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WO2016013182A1 - 炭化珪素半導体素子およびその製造方法 - Google Patents

炭化珪素半導体素子およびその製造方法 Download PDF

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WO2016013182A1
WO2016013182A1 PCT/JP2015/003590 JP2015003590W WO2016013182A1 WO 2016013182 A1 WO2016013182 A1 WO 2016013182A1 JP 2015003590 W JP2015003590 W JP 2015003590W WO 2016013182 A1 WO2016013182 A1 WO 2016013182A1
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WO
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silicon carbide
carbide semiconductor
region
semiconductor layer
layer
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PCT/JP2015/003590
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French (fr)
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篤志 大岡
内田　正雄
信之 堀川
楠本　修
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Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
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    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

Definitions

  • the present invention relates to a semiconductor element, and more particularly to a silicon carbide semiconductor element such as a power semiconductor device used for high withstand voltage and large current, and a method for manufacturing the same.
  • Silicon carbide (silicon carbide: SiC) is a high-hardness semiconductor material with a larger band gap than silicon (Si), and is applied to various semiconductor devices such as power elements, environmental elements, high-temperature operating elements, and high-frequency elements. Has been. In particular, application to power elements such as semiconductor elements and rectifying elements has attracted attention.
  • a power element using SiC has advantages such as a significant reduction in power loss compared to a Si power element. Further, the SiC power element can realize a smaller semiconductor device as compared with the Si power element by utilizing such characteristics.
  • MOSFET metal-oxide-semiconductor
  • SiC-MOSFETs MOSFETs using SiC
  • Patent Document 1 As a conventional configuration for reducing conduction loss, for example, a configuration described in Patent Document 1 is known (particularly, refer to FIG. 1 of Patent Document 1).
  • a configuration disclosed in Patent Document 1 a high-concentration n-type epitaxial layer is formed on a low-concentration n-type drift layer, and the n-type epitaxial layer is used as a channel layer.
  • the carrier flow can be kept away from the gate insulating film interface. Therefore, carriers can be prevented from scattering with defects near the interface, field effect mobility can be improved, and conduction loss of the semiconductor element can be reduced.
  • an improvement in switching speed is effective in reducing switching loss, but this requires reduction of gate resistance and various capacitance components such as input capacitance and feedback capacitance.
  • the feedback capacitance that is, the capacitance between the gate and the drain is the capacitance component that contributes the most to the switching loss. Therefore, it is essential to reduce the capacitance between the gate and the drain in order to guarantee a high speed and low loss operation.
  • Patent Document 2 As a conventional configuration for reducing the capacitance between the gate and the drain, for example, a configuration described in Patent Document 2 is known.
  • 2 and 3 of Patent Document 2 show cross-sectional views of a vertical MOSFET having a conventional configuration, and a gate electrode is formed from a part on a JFET (Junction Field Effect Transistor) region sandwiched between p-type body regions. It has been removed. According to this configuration, the area where the gate electrode and the JFET region overlap in a plan view is reduced, so that the capacitance between the gate and the drain can be reduced.
  • the structure having the above characteristics is also shown in a semiconductor element using SiC.
  • JP 2010-27833 A International Publication No. 2010/073991
  • Patent Document 1 has a high-concentration n-type epitaxial layer, so that conduction loss can be reduced.
  • the semiconductor element since the n-type epitaxial layer is also formed on the JFET region, the semiconductor element is in an off state. At this time, the spread of the depletion layer that should extend from the gate insulating film toward the substrate is suppressed.
  • the extension of the depletion layer under the gate insulating film is shorter as the concentration of the n-type epitaxial layer is higher. When the extension of the depletion layer is shorter, the capacity between the gate and the drain is the largest. That is, the high-concentration n-type epitaxial layer has an effect of reducing conduction loss, but causes an increase in gate-drain capacitance and switching loss.
  • the increased gate-drain capacitance in the semiconductor element having the n-type epitaxial layer can be improved by, for example, the configuration disclosed in Patent Document 2.
  • the configuration shown in Patent Document 2 removes a part of the gate electrode, it has a problem that the cross-sectional area through which the gate current can flow is reduced by the removed area. Therefore, when viewed from the viewpoint of high speed and low loss operation, the gate resistance increases and the gate drive capability decreases, so that the effect of reducing the capacitance between the gate and the drain is canceled.
  • the present invention has been made in view of the above two problems, and an object thereof is to achieve both reduction of conduction loss and reduction of switching loss.
  • an object thereof is to achieve both reduction of conduction loss and reduction of switching loss.
  • it is to reduce the gate-drain capacitance without increasing the gate resistance.
  • a silicon carbide semiconductor element of the present disclosure includes a first conductivity type semiconductor substrate, a first conductivity type first silicon carbide semiconductor layer located on a surface of the semiconductor substrate, and a semiconductor substrate.
  • a drain electrode located on the back surface, a plurality of second conductivity type body regions spaced apart in the first silicon carbide semiconductor layer, a first conductivity type source region located in the body region, and a source region;
  • a source electrode which is electrically connected.
  • a unit cell including a second silicon carbide semiconductor layer of a type, a gate insulating film located on the surface of the second silicon carbide semiconductor layer, and a gate electrode located on the gate insulating film is integrated.
  • the second silicon carbide semiconductor layer includes a high-concentration layer containing at least a first conductivity type impurity at a concentration higher than that of the JFET region on the upper surface side, and the second silicon carbide semiconductor layer is located at a part on the JFET region.
  • the second silicon carbide semiconductor layer has a gap that extends from the upper surface to the lower surface side of the high-concentration layer, and the width of the gap is narrower than the width of the JFET region.
  • a method for manufacturing a silicon carbide semiconductor element of the present disclosure includes a step of forming a first silicon carbide semiconductor layer of a first conductivity type on a surface of a first conductivity type semiconductor substrate, and a step of separating the first silicon carbide semiconductor layer in the first silicon carbide semiconductor layer Forming at least two second conductivity type body regions; and forming a first conductivity type source region in the body regions.
  • a step of forming a second conductivity type second silicon carbide semiconductor layer on the surface of the first silicon carbide semiconductor layer, and a second silicon carbide semiconductor layer located above the JFET region sandwiched between the plurality of body regions Removing at least a part of the second silicon carbide semiconductor layer from the upper surface of the second silicon carbide semiconductor layer, forming a gate insulating film in a region where at least a part of the second silicon carbide semiconductor layer is removed, and the second silicon carbide semiconductor layer Forming a gate insulating film on the region where the film is not removed.
  • the present invention has an effect that both conduction loss and switching loss can be reduced.
  • FIG. 1 is a schematic cross-sectional view of the silicon carbide semiconductor element according to the first embodiment.
  • FIG. 2A is a schematic plan view of the silicon carbide semiconductor element according to the first embodiment.
  • FIG. 2B is a schematic plan view of the silicon carbide semiconductor element according to Embodiment 1.
  • 2C is a schematic plan view of the silicon carbide semiconductor element according to Embodiment 1.
  • FIG. 3A is a schematic diagram showing how a depletion layer extends in the JFET region in the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 3B is a schematic diagram showing how the depletion layer spreads in the JFET region in the silicon carbide semiconductor device according to the comparative example.
  • FIG. 3A is a schematic diagram showing how a depletion layer extends in the JFET region in the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 3B is a schematic diagram showing how the depletion layer spreads in the JFET region in the silicon carbide semiconductor device according
  • FIG. 4A is a graph comparing the relationship between the gate-drain capacitance and the drain voltage in the silicon carbide semiconductor device according to the first embodiment and the silicon carbide semiconductor device having the conventional structure.
  • FIG. 4B is a graph showing the relationship between the gate-drain charge amount and the width of the channel removal region in the silicon carbide semiconductor device according to the first exemplary embodiment.
  • FIG. 5A is a graph comparing the relationship between drain current and drain voltage in the silicon carbide semiconductor device according to Embodiment 1 and the silicon carbide semiconductor device of the comparative example.
  • FIG. 5B is a graph showing a relationship between the on-resistance and the width of the channel removal region in the silicon carbide semiconductor device according to the first exemplary embodiment.
  • FIG. 6A is a cross sectional view showing a method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 6B is a cross sectional view showing the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 6C is a cross sectional view showing a method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 6D is a cross sectional view showing a method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 6E is a cross sectional view showing a method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 6F is a cross sectional view showing the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 6G is a cross sectional view showing a method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 6H is a cross sectional view showing a method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 6I is a cross sectional view showing a method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 6J is a cross sectional view showing the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 6K is a cross sectional view showing a method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 6L is a cross sectional view showing a method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 6M is a cross sectional view showing a method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 6N is a cross sectional view showing the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 6O is a cross sectional view showing the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 6P is a cross sectional view showing the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 7A is a schematic plan view of a silicon carbide semiconductor element according to a modification of the first embodiment.
  • FIG. 7B is a schematic plan view of a silicon carbide semiconductor element according to a modification of the first embodiment.
  • FIG. 8A is a schematic cross-sectional view of the silicon carbide semiconductor element according to the second embodiment.
  • FIG. 8B is a schematic cross-sectional view of the silicon carbide semiconductor element according to Embodiment 2.
  • FIG. 1 schematically shows a cross section of silicon carbide semiconductor device 100 of the first embodiment.
  • FIG. 1 is a schematic cross-sectional view in which two unit cells 100u in a vertical SiC-MOSFET are arranged in parallel.
  • a commercially available silicon carbide semiconductor element 100 includes a plurality of unit cells.
  • Silicon carbide semiconductor element 100 includes a first conductivity type semiconductor substrate 101 and a first conductivity type first silicon carbide semiconductor layer (silicon carbide epitaxial layer) 102 located on the surface of semiconductor substrate 101.
  • the first conductivity type is n-type
  • the second conductivity type is p-type.
  • the first conductivity type may be p-type
  • the second conductivity type may be n-type.
  • the semiconductor substrate 101 has n + type conductivity and is made of silicon carbide (SiC).
  • First silicon carbide semiconductor layer 102 is n ⁇ type.
  • the “+” or “ ⁇ ” on the right shoulder of the n-type or p-type conductivity represents the relative concentration of impurities. For example, “n + ” means that the n-type impurity concentration is higher than “n”, and “n ⁇ ” means that the n-type impurity concentration is lower than “n”.
  • first silicon carbide semiconductor layer 102 a body region 103 of a second conductivity type different from the first conductivity type of the semiconductor substrate 101 is provided.
  • a region other than body region 103 of first silicon carbide semiconductor layer 102 is referred to as drift region 102d.
  • the body region 103 is formed by introducing a second conductivity type impurity into the first conductivity type first silicon carbide semiconductor layer 102.
  • the second conductivity type impurity is an impurity introduced to obtain a second conductivity type semiconductor, and similarly, the first conductivity type impurity is introduced to obtain a first conductivity type semiconductor. Impurities.
  • the body region 103 includes a first conductivity type impurity and a second conductivity type impurity, and is defined as a region in which the second conductivity type impurity concentration is higher than the first conductivity type impurity concentration. .
  • the first conductivity type impurity concentration of drift region 102 d in contact with body region 103 is equal to the second conductivity type impurity concentration of body region 103.
  • a source region 104 of the first conductivity type is provided in the body region 103.
  • Source region 104 is of n + type.
  • a second conductivity type contact region 105 is formed in the body region 103.
  • Contact region 105 is preferably p + type.
  • a source electrode 109 is formed on the source region 104. Source electrode 109 is in electrical contact with both source region 104 and contact region 105.
  • the drift region 102d a region adjacent to the body region 103, that is, a region sandwiched between the body regions 103 of two adjacent unit cells is referred to as a JFET (Junction Field Effect Transistor: junction).
  • the width of the JFET region 102j is assumed to be 1 ⁇ m.
  • the JFET region 102j may be the same as the first silicon carbide semiconductor layer as part of the first silicon carbide semiconductor layer 102, but the first conductivity type impurity is introduced by ion implantation or the like, The impurity concentration may be higher than that of first silicon carbide semiconductor layer 102.
  • the concentration of the JFET region 102j can be reduced.
  • the depth of the high-concentration JFET region 102j is set to be at least greater than the depth of the body region 103 as shown in FIG.
  • the depth of the JFET region 102j here refers to the depth at which the impurity concentration in the JFET region 102j is the same as that in the drift region 102d.
  • the depth of JFET region 102j is assumed to be equal to the depth of body region 103.
  • the reason why the depth of the high-concentration JFET region 102j is set deeper than the depth of the body region 103 is that the PN junction constituted by the body region 103 and the drift region 102d adjacent to the left and right is turned on by the silicon carbide semiconductor element 100. This is because the reverse bias state occurs at the time, and the depletion layer spreads from the PN junction interface toward the semiconductor substrate 101, so that the effective depth of the JFET region 102j becomes deep.
  • the effective JFET region 102j here is not a physical JFET region 102j defined by a region sandwiched between adjacent body regions 103 but a depletion from a PN junction constituted by the body region 103 and the drift region 102d.
  • the effective depth of the JFET region 102j at the on time is deeper than the physical depth of the JFET region 102j by the depletion layer width extending from the PN junction interface.
  • the depth of the high-concentration JFET region 102j is shallower than the effective JFET region 102j, the resistance in the region of the effective JFET region 102j that is not highly concentrated increases.
  • the depth of the high-concentration JFET region 102 j is set to be greater than the depth of the body region 103.
  • a second conductivity type second silicon carbide semiconductor layer 106 is provided so as to be in contact with at least part of the JFET region 102j, the body region 103, and the source region 104, respectively.
  • the second silicon carbide semiconductor layer 106 is formed by epitaxial growth. Second silicon carbide semiconductor layer 106 is disposed on and in contact with JFET region 102 j, body region 103, and source region 104.
  • second silicon carbide semiconductor layer 106 includes channel region 106 c in a region in contact with body region 103.
  • the length of the channel region 106c corresponds to the length indicated by the solid double arrow shown in FIG. That is, the “channel length” of the MOSFET is defined by the horizontal length of the upper surface of the body region 103 (the surface in contact with the second silicon carbide semiconductor layer 106) in the drawing.
  • the entire region where body region 103 and second silicon carbide semiconductor layer 106 are in contact can be used as channel length L.
  • the second silicon carbide semiconductor layer 106 has a dopant concentration distribution in a direction perpendicular to the semiconductor substrate 101. Specifically, second silicon carbide semiconductor layer 106 has a concentration distribution in which the dopant concentration on the side in contact with gate insulating film 107 (to be described later) is larger than the dopant concentration on the side in contact with body region 103.
  • the second silicon carbide semiconductor layer 106 has a two-layer structure.
  • the side in contact with the source region 104 is referred to as a lower layer 106b
  • the side in contact with the gate insulating film 107 is referred to as an upper layer 106a.
  • Second silicon carbide semiconductor layer 106 serving as a channel layer is formed by epitaxial growth.
  • the dopant concentration of the second silicon carbide semiconductor layer 106 is mainly controlled by the flow rate of the doping gas during epitaxial growth.
  • a doping gas is introduced to intentionally change the dopant concentration to form the upper layer 106a and the lower layer 106b.
  • the lower layer 106b of the second silicon carbide semiconductor layer 106 is in an undoped state in which the dopant concentration is extremely small.
  • the upper layer 106a of the second silicon carbide semiconductor layer 106 has an n-type dopant.
  • the boundary between the upper layer 106a and the lower layer 106b is defined as a boundary where the dopant concentration is switched abruptly, for example.
  • the side closer to the gate insulating film 107 than the boundary is the upper layer 106a, and the side closer to the body region is the lower layer 106b. At this time, a boundary is selected such that the dopant concentration increases in the direction from the lower layer 106b to the upper layer 106a.
  • the average dopant concentration of the upper layer 106a is larger than the average dopant concentration of the lower layer 106b, the upper layer 106a is a high concentration layer, and the lower layer 106b is a low concentration layer.
  • the dopant concentration continuously changes in the second silicon carbide semiconductor layer (channel layer) 106 the upper layer 106a has an arbitrary depth (for example, 10 nm) from the surface side close to the gate insulating film 107, and the others Is defined as the lower layer 106b. In this case, however, the average dopant concentration of the upper layer 106a is larger than the average dopant concentration of the lower layer 106b.
  • the upper layer 106a of the second silicon carbide semiconductor layer 106 is removed from a part of the region disposed above the JFET region 102j. Note that part or all of the lower layer 106b in contact with the upper layer 106a may be removed, or the lower layer 106b may not be removed. As will be described later, since the removal step is performed from the surface side of second silicon carbide semiconductor layer 106, second silicon carbide semiconductor layer 106 has a partially depressed shape. This recess that is a missing portion of the second silicon carbide semiconductor layer 106 is defined as a channel removal region 106r. In the example shown in FIG.
  • channel removal region 106r corresponds to the length indicated by the channel removal width 106d shown in FIG. That is, the “channel removal width” is defined by the horizontal length of the channel removal region 106r in the drawing, and the “channel removal depth” is the surface of the semiconductor substrate 101 in the channel removal region 106r in the same as above. Is defined by the length in the vertical direction.
  • the width of the channel removal region 106r (channel removal width 106d) is set to be at least less than the width of the JFET region 102j.
  • the reason for setting the channel removal width 106d in this way is that when the channel removal width 106d is equal to or larger than the width of the JFET region 102j, the channel removal width 106d is formed on the outermost surface of the second silicon carbide semiconductor layer 106 when the silicon carbide semiconductor device 100 is on. This is because the conductive path of the carriers to be electrically isolated from the JFET region 102j increases the resistance in the channel region 106c where the channel region 106c and the channel removal region 106r overlap.
  • the second silicon carbide semiconductor layer originally present in the channel removal region 106r is removed by, for example, thermal oxidation. Therefore, the gate insulating film 107 is formed in the channel removal region 106r.
  • this gate insulating film 107 formed by the thermal oxidation process has a film thickness larger than the channel removal depth of the second silicon carbide semiconductor layer 106
  • the second silicon carbide semiconductor layer 106 has The gate insulating film 107 formed in the existing region is defined as the gate insulating film 107b, and the other gate insulating film 107 is defined as the gate insulating film 107a.
  • the thickness of the gate insulating film 107b is the same as the channel removal depth of the channel removal region 106r.
  • the bottom surface side of the gate insulating film 107b is in contact with the lower layer 106b when the lower layer 106b is not completely removed, and with the JFET region 102j when it is completely removed.
  • a gate insulating film 107a is formed on the upper surface of the second silicon carbide semiconductor layer other than the gate insulating film 107b and the channel removal region 106r.
  • a gate electrode 108 is formed on the gate insulating film 107a. The gate electrode 108 is located at least above the channel region 106c.
  • An interlayer insulating film 111 is formed so as to cover the gate electrode 108, and an upper electrode 112 is formed on the interlayer insulating film 111.
  • the upper electrode 112 is connected to the source electrode 109 through a contact hole 111 c provided in the interlayer insulating film 111.
  • a drain electrode 110 is formed on the back surface of the semiconductor substrate 101.
  • a back electrode 113 is further formed on the drain electrode 110.
  • Unit cell 100u of silicon carbide semiconductor device 100 has, for example, a square shape when viewed in plan, that is, when silicon carbide semiconductor device 100 is viewed from the upper electrode 112 side.
  • the unit cell 100u may have a rectangle, a rectangle other than a quadrangle, or a polygon.
  • 2A, FIG. 2B, and FIG. 2C are cross-sectional views in a plane view passing through the JFET region 102j, the body region 103, the source region 104, and the contact region 105 in FIG. Note that the channel removal region 106r is indicated by a two-dot chain line.
  • FIG. 2A shows the arrangement of the unit cells 100u. As shown in FIG.
  • the unit cells 100u are two-dimensionally arranged in the x and y directions, and the arrangement in the y direction is alternately shifted by 1 ⁇ 2. Also in FIG. 2B, the unit cells 100u are two-dimensionally arranged in the x and y directions, and in this case, the arrangement in the y direction is not shifted. When the unit cells 100u have a shape that is long in one direction, they may be arranged in parallel as shown in FIG. 2C. In any arrangement method, the channel removal region 106r is formed along the entire periphery of the unit cell 100u when viewed in plan. Silicon carbide semiconductor element 100 is configured by a plurality of unit cells 100u arranged in this way.
  • silicon carbide semiconductor element 100 Next, the operation of silicon carbide semiconductor element 100 will be described.
  • silicon carbide semiconductor device 100 second silicon carbide semiconductor layer 106, gate electrode 108 that controls current flowing in second silicon carbide semiconductor layer 106, gate insulating film 107, and second silicon carbide semiconductor layer 106 are electrically connected.
  • the source electrode 109 and the drain electrode 110 connected to each other constitute a MOSFET.
  • the MOSFET When the threshold voltage of the MOSFET (threshold voltage of the forward current) is Vth, the MOSFET is turned on when Vgs ⁇ Vth, and carriers flow in the outermost layer of the second silicon carbide semiconductor layer (channel layer) 106. A conductive path that can be formed is formed. At this time, if Vds> 0 V, a current flows from the drain electrode 110 to the source electrode 109 through the semiconductor substrate 101, the drift region 102d, the JFET region 102j, the second silicon carbide semiconductor layer 106, and the source region 104.
  • the gate insulating film 107 of the MOSFET using SiC is generally composed of a SiO 2 film formed by surface oxidation of the first silicon carbide semiconductor layer 102 or the second silicon carbide semiconductor layer 106, but the Si / SiO 2 interface
  • the control of the interface state means to reduce the interface state density.
  • Many interface states existing at the SiC / SiO 2 interface capture charge carriers when Vgs ⁇ Vth, and are negatively charged. Therefore, they become a Coulomb scattering source of charge carriers flowing through the upper layer 106a, increasing on-resistance and conduction loss. Cause.
  • second silicon carbide semiconductor layer 106 is doped at a high concentration as in silicon carbide semiconductor element 100 of the present embodiment, second silicon carbide semiconductor layer 106 is less susceptible to the influence of the interface from the interface. Since it flows in the film, it is expected to reduce on-resistance and further reduce conduction loss.
  • FIG. 3A and 3B correspond to schematic views of silicon carbide semiconductor device 100 of the present embodiment and silicon carbide semiconductor device 1000 of the comparative example, respectively.
  • the depletion layer 300s extends toward the center of the JFET region 102j.
  • the depletion layer includes a depletion layer 300 t extending from the gate insulating film 107 toward the semiconductor substrate 101 in addition to the depletion layer 300 s extending from the adjacent left and right body regions 103.
  • Wd the distance from the gate insulating film 107 to the end of the depletion layer 300t extending in the direction of the semiconductor substrate 101.
  • the transition time from on to off (turn-off) or off to on (turn-on) (hereinafter referred to as “mirror period”) should be extremely small And switching loss can be suppressed.
  • silicon carbide semiconductor device 100 of the present embodiment and silicon carbide semiconductor device 1000 of the comparative example have a parasitic capacitance between the terminals, and in particular, the length of the mirror period is determined by the gate-drain capacitance. Therefore, it is important to reduce the gate-drain capacitance. Specifically, the smaller the gate-drain capacitance is, the shorter the mirror period required for charging and discharging charge carriers can be prevented, and the increase in switching loss can be prevented.
  • the thickness of the gate insulating film 107 disposed on the JFET region 102j is the thickness of the gate insulating film 107 disposed on the JFET region 102j.
  • the other is the length of the depletion layer 300t extending from directly under the gate insulating film 107 toward the semiconductor substrate 101, that is, Wd in FIGS. 3A and 3B.
  • the capacitance per unit area between gate and drain (Cgd) is defined as follows: can do.
  • FIGS. 3A and 3B show the difference in how the depletion layer 300t spreads (length of Wd) in silicon carbide semiconductor device 100 of the present embodiment and silicon carbide semiconductor device 1000 of the comparative example.
  • silicon carbide semiconductor device 100 as described above, at least upper layer 106a having a high impurity concentration in second silicon carbide semiconductor layer 106 is removed from channel removal region 106r.
  • upper layer 106a having a high impurity concentration is not removed at all, and is disposed as it is above JFET region 102j.
  • a region with a high impurity concentration (for example, the upper layer 106a in this case) contains a large number of carriers as compared with a region with a low impurity concentration, so that charge / discharge of carriers is difficult to proceed and a voltage is applied to the drain electrode 110.
  • the spread of the depletion layer 300t is limited. That is, the upper layer 106a of the second silicon carbide semiconductor layer 106 disposed for the purpose of reducing the on-resistance and conduction loss causes an increase in gate-drain capacitance.
  • depletion layer 300t does not extend below the upper layer 106a of the second silicon carbide semiconductor layer 106 in the silicon carbide semiconductor element 1000 of the comparative example shown in FIG. 3B.
  • Wd is the value of the comparative example. It is larger than the configuration.
  • the thickness (Tox) of the gate insulating film 107 in the channel removal region 106r that is, the gate insulating film
  • the sum of the thickness of 107a and the thickness of gate insulating film 107b can be made larger than the thickness of gate insulating film 107a formed on second silicon carbide semiconductor layer 106 other than channel removal region 106r. Therefore, the gate-drain capacitance can be greatly reduced by the synergistic effect of widening the depletion layer 300t and partially increasing the thickness of the gate insulating film 107.
  • JFET region 102j is made high in concentration, but spread of depletion layer 300t is suppressed at the impurity concentration of high concentration JFET region 102j. I understand that it is not. Therefore, in order to achieve the purpose of reducing the capacitance between the gate and the drain, even a region having a higher impurity concentration than at least the high-concentration JFET region 102j in the second silicon carbide semiconductor layer 106 included in the channel removal region 106r. It only has to be removed. That is, in this embodiment, the region that must be removed is only the upper layer 106a having an impurity concentration higher than that of the high-concentration JFET region 102j.
  • the capacitance can be reduced if at least a region having a higher impurity concentration than the impurity concentration of the high-concentration JFET region 102j is removed. The effect can be observed.
  • part or all of the low-concentration lower layer 106b may be removed.
  • the electric field strength applied to the gate insulating film 107 on the JFET region 102j tends to vary in the off state, resulting in poor breakdown voltage.
  • the depth of the channel removal region 106r is set deep enough to reach the lower layer 106b as in the present embodiment, when the depth of the channel removal region 106r varies between the unit cells 100u.
  • variation in electric field strength applied to the gate insulating film 107 can be suppressed. This is because the degree of influence on the device characteristics is relatively higher when the variation occurs in the low impurity concentration region (lower layer 106b) than when the variation occurs in the high impurity concentration region (upper layer 106a). This is because it can be made smaller.
  • FIG. 4A shows the result of calculating the dependence of the gate-drain capacitance on the drain voltage in the silicon carbide semiconductor device 100 of the present embodiment and the silicon carbide semiconductor device 1000 of the comparative example by simulation.
  • the width of channel removal region 106r (channel removal width 106d) is set to 0.5 ⁇ m.
  • the capacity reduction effect in this embodiment is most noticeable particularly in a region where the drain voltage is low (in this case, Vds ⁇ 20 V) before the gate-drain capacity suddenly drops.
  • FIG. 4B shows the dependence of the gate charge amount (Qgd) that must be charged and discharged in the mirror period on the channel removal width Wd.
  • Qgd is defined as follows using the gate-drain capacitance (Cgd).
  • the integration interval of the integration is approximately from the on voltage to the power supply voltage.
  • the on-voltage referred to here is determined by the product of the resistance (hereinafter referred to as “on-resistance”) when the silicon carbide semiconductor element 100 is in the on state and the load current IL, and the on-resistance of the silicon carbide semiconductor element 100 is, for example, 100 m ⁇ or less. When it is low, it is about 1 to 10V.
  • the power supply voltage varies depending on the intended use of silicon carbide semiconductor element 100, a semiconductor element using SiC generally uses a power supply voltage in a high withstand voltage region of 600 V or higher. Therefore, each time the MOSFET repeats turn-on and turn-off switching, the gate-drain capacitance needs to be charged / discharged in this large voltage range, and the total amount of charge / discharge during switching is defined by the above Qgd.
  • FIG. 4B shows the dependence of Qgd on the channel removal width, but the channel removal width is all normalized with respect to the value of 0 ⁇ m. That is, the case where the channel removal width 106d is 0 ⁇ m is the same as that of the silicon carbide semiconductor element 1000 of the comparative example. From FIG. 4B, it can be seen that Qgd monotonously decreases by increasing the channel removal width. Therefore, from the viewpoint of reducing the switching loss, it can be said that the wider the channel removal width 106d, the better.
  • the channel removal width 106d adversely affects the current-voltage characteristics. As described above, this is because when the channel removal width 106d is equal to or larger than the width of the JFET region 102j, the second silicon carbide semiconductor layer 106 is electrically separated from the JFET region 102j, and the resistance in the channel region 106c increases. is there.
  • FIGS. 5A and 5B show the results of calculating the effect of the channel removal width on the current-voltage characteristics.
  • the width of channel removal region 106r (channel removal width 106d) is set to 0.5 ⁇ m.
  • the channel removal width 106d is, for example, 0.5 ⁇ m or less, the influence of the channel removal width 106d on the current-voltage characteristics is considered to be limited.
  • FIG. 5B shows the dependency of on-resistance on the channel removal width 106d.
  • the channel removal width 106d when the channel removal width 106d is 0 ⁇ m, it has the same configuration as the silicon carbide semiconductor element 1000 of the comparative example, and the on-resistance at this time is normalized to 1. As shown in FIG. 5B, in the region where the channel removal width 106d is larger than 0.5 ⁇ m, the on-resistance is greatly increased. This means that, in the second silicon carbide semiconductor layer 106, the second silicon carbide semiconductor layer 106 on the JFET region 102j whose lateral distance is within 0.25 ⁇ m from the center of the JFET region 102j is used as a carrier conduction path.
  • the second silicon carbide semiconductor layer 106 on the JFET region 102j located within 0.25 ⁇ m from both ends of the JFET region 102j to the inside of the JFET region 102j functions as a carrier conduction path. Suggests that Therefore, the second silicon carbide semiconductor layer 106 within 0.25 ⁇ m inward from both ends of the JFET region 102j, which is necessary as a conductive path for carriers, must be excluded from the channel removal region 106r.
  • the width of the JFET region 102j has been described as 1 ⁇ m.
  • the width of the JFET region 102j is Wj ( ⁇ m)
  • the channel removal width 106d is Wr ( ⁇ m). Will satisfy the following conditions.
  • Wr ⁇ Wj ⁇ 0.25 ⁇ m ⁇ 2 As described above, 0.25 ⁇ m is a width that must be secured as a carrier conduction path at the end of the JFET region 102j, and is doubled because such a region exists at both ends of the JFET region 102j. . Further, in order to set Wr to a positive value, the width Wj of the JFET region 102j is Wj> 0.5 ⁇ m. Must meet the requirements.
  • silicon carbide semiconductor device 100 provides channel removal region 106r to promote the spread of depletion layer 300t extending under gate insulating film 107 and reduce the gate-drain capacitance. can do. Further, by setting the width Wr ( ⁇ m) of the channel removal region 106r and the width Wj ( ⁇ m) of the JFET region 102j so as to satisfy Wr ⁇ (Wj ⁇ 0.25 ⁇ m ⁇ 2) and Wj> 0.5 ⁇ m, respectively. Also, an increase in on-resistance can be suppressed. Thus, according to the present embodiment, it is possible to provide silicon carbide semiconductor device 100 capable of simultaneously reducing conduction loss by introducing a channel layer and switching loss by reducing gate-drain capacitance. Can do.
  • the semiconductor substrate 101 is prepared.
  • the semiconductor substrate 101 is, for example, an n-type 4H—SiC offcut substrate having a low resistance (resistivity 0.02 ⁇ cm).
  • first, a step of forming first silicon carbide semiconductor layer 102 on the surface of semiconductor substrate 101 is performed. Specifically, a high resistance first silicon carbide semiconductor layer 102 is epitaxially grown on the semiconductor substrate 101. Before the first silicon carbide semiconductor layer 102 is formed, a buffer layer made of n-type high impurity concentration SiC may be deposited on the semiconductor substrate 101. The impurity concentration of the buffer layer is, for example, 1 ⁇ 10 18 cm ⁇ 3 and the thickness is 1 ⁇ m.
  • the first silicon carbide semiconductor layer 102 is made of, for example, n-type 4H—SiC, and the impurity concentration and film thickness are, for example, 1 ⁇ 10 16 cm ⁇ 3 and 10 ⁇ m, respectively.
  • a step of forming a body region is performed. Specifically, a mask 201 made of, for example, SiO 2 is formed on the first silicon carbide semiconductor layer 102, Al (aluminum) ions, for example, are implanted into the first silicon carbide semiconductor layer 102, and the body implantation region 103i is formed. Form. The body implantation region 103 i becomes the body region 103 after the implanted ions are activated. In addition, in the first silicon carbide semiconductor layer 102, a region other than the body region 103 is a drift region 102d. Preferably, when silicon carbide semiconductor element 100 has a desired breakdown voltage, the concentration and thickness of body region 103 are determined so that punch-through does not occur between source region 104 and drift region 102d.
  • the mask 201 is removed, followed by a step of forming a source electrode.
  • the source implantation region 104i is formed by ion implantation of, for example, nitrogen into the body implantation region 103i using the mask 202.
  • the mask 202 may be formed by forming the sidewall mask of the mask 201 while leaving the mask 201 (that is, a so-called self-alignment process in which the source implantation region 104i is formed in a self-aligned manner with respect to the body implantation region 103i. May be applied).
  • a contact implantation region 105 i is formed by implanting Al after forming the mask 203.
  • the contact implantation region 105i is preferably formed deeper than the source implantation region 104i.
  • the JFET implantation region 102i is formed by ion implantation of N, for example.
  • JFET implantation region 102 i is formed from the surface of first silicon carbide semiconductor layer 102 to a position deeper than body implantation region 103 i with respect to the vertical direction of semiconductor substrate 101.
  • the impurity concentration at the time of ion implantation in the JFET implantation region 102i is higher than the dopant concentration in the drift region 102d.
  • the average impurity concentration of the JFET implantation region 102i is set to about 5 ⁇ 10 16 cm ⁇ 3 .
  • the mask 204 is removed, and a high temperature heat treatment (activation annealing) for activating the impurities implanted into the first silicon carbide semiconductor layer 102 is performed, as shown in FIG. 6F.
  • Region 103, source region 104, contact region 105, and high-concentration JFET region 102j are formed.
  • the ion implantation profile is adjusted so that the depth of the body region 103 is 600 nm, for example, and the average impurity concentration is about 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the ion implantation profile is adjusted so that the depth of the source region 104 is, for example, 250 nm and the average impurity concentration is about 5 ⁇ 10 19 cm ⁇ 3 .
  • the depth of the body region 103 is set to a depth at which an impurity concentration equivalent to, for example, 1 ⁇ 10 16 cm ⁇ 3 that is the impurity concentration of the first silicon carbide semiconductor layer 102 is obtained.
  • the depth of the source region 104 is set to a depth at which an average impurity concentration of the body region 103 can be obtained, for example.
  • the depth of the high-concentration JFET region 102j is set to a depth at which, for example, 1 ⁇ 10 16 cm ⁇ 3, which is the impurity concentration of the first silicon carbide semiconductor layer 102, is obtained, similarly to the depth of the body region 103.
  • the depth of the contact region 105 is, for example, 400 nm, the average impurity concentration is about 1 ⁇ 10 20 cm ⁇ 3 , and the depth thereof is, for example, a depth at which the average impurity concentration of the body region 103 can be obtained.
  • the surface layer of first silicon carbide semiconductor layer 102 may be removed in order to clean the surface of first silicon carbide semiconductor layer 102 after activation annealing. For example, when the surface layer of the first silicon carbide semiconductor layer 102 is removed by 50 nm, the depths of the body region 103, the source region 104, and the contact region 105 are all reduced by about 50 nm, and become 550 nm, 200 nm, and 350 nm, respectively.
  • second silicon carbide semiconductor layer 106 is epitaxially grown on the entire surface of first silicon carbide semiconductor layer 102 including JFET region 102j, body region 103, source region 104, and contact region 105.
  • the second silicon carbide semiconductor layer 106 includes an upper layer 106a and a lower layer 106b as described.
  • the upper layer 106a is formed continuously after the lower layer 106b is formed.
  • epitaxial growth may be stopped, and after an interval of time, epitaxial growth may be added to form upper layer 106a.
  • the dopant concentration is ideally 1 ⁇ 10 15 cm ⁇ 3 or less, but may be 2 ⁇ 10 16 cm ⁇ 3 or less due to the influence of residual nitrogen or the like in the epitaxial growth apparatus. is there.
  • the film thickness of the lower layer 106b is, for example, 26 nm.
  • the upper layer 106a is formed by introducing nitrogen as a doping gas.
  • the dopant concentration and final film thickness of the upper layer 106a are, for example, about 2 ⁇ 10 18 cm ⁇ 3 , 24 nm.
  • a part thereof disappears from the outermost surface due to oxidation. It is formed thicker than the target value (for example, 24 nm).
  • the target value for example, 24 nm.
  • the subsequent channel removal region 106r is a half of the original channel removal region 106r in FIG. 1).
  • a step of removing at least a part of the second silicon carbide semiconductor layer 106 is performed. For example, at least the upper layer 106a of the second silicon carbide semiconductor layer contained in the channel removal region 106r is removed by dry etching or thermal oxidation.
  • the channel removal region 106r may include a part or all of the lower layer 106b.
  • thermal oxidation is preferable to dry etching, and there are three reasons for this.
  • the second point is thermal oxidation for forming the gate insulating film 107a while leaving the thermal oxide film (gate insulating film 107b) in the channel removal region 106r formed for removing the second silicon carbide semiconductor layer 106 as it is. As a result, the gate insulating film 107 (corresponding to the gate insulating film 107b in FIG.
  • the channel removal region 106r in the channel removal region 106r can be made thicker than the region other than the channel removal region 106r. This is because the drain-to-drain capacitance is further reduced.
  • the third point is that the number of manufacturing steps is reduced by simultaneously removing the second silicon carbide semiconductor layer 106 in the channel removal region 106r and forming the gate insulating film 107b.
  • the gate insulating film 107a is formed at least on the surface of the upper layer 106a of the second silicon carbide semiconductor layer, in other words, in the region where the second silicon carbide semiconductor layer 106 is not removed by, for example, thermal oxidation.
  • the gate insulating film 107b formed in the channel removal region 106r shown in FIG. 6I becomes slightly thicker due to the additional thermal oxidation.
  • the thickness of the gate insulating film 107b formed in the channel removal region 106r is set to the depth of the channel removal region 106r as compared with the thickness of the gate insulating film 107a.
  • the gate insulating film 107a Since the thickness of the gate insulating film 107a is added, it becomes larger.
  • dry etching is selected as a method of providing the channel removal region 106r, the gate insulating film 107a is formed on the upper layer 106a of the second silicon carbide semiconductor layer and along the bottom surface of the depression of the channel removal region 106r. At this time, the gate insulating film 107 has the same thickness in the channel removal region 106r and other regions (not shown). Further, in this case, the gate insulating film 107b and the gate insulating film 107a formed in the channel removal region 106r are formed at the same time.
  • the gate insulating film 107a is formed by thermal oxidation, a part of the upper layer 106a of the second silicon carbide semiconductor layer becomes the gate insulating film 107a.
  • the thickness of the upper layer 106a of the second silicon carbide semiconductor layer 106 to be formed is adjusted so that the target value (for example, 24 nm) is obtained after forming 107a (in this case, for example, the upper layer of the second silicon carbide semiconductor layer with respect to the target value).
  • 106a is formed to a thickness of about 50 nm, and the target thickness is obtained through the cleaning process of the upper layer 106a of the second silicon carbide semiconductor layer 106 before the gate insulating film is formed and the gate insulating film forming process.
  • a polycrystalline silicon film doped with about 7 ⁇ 10 20 cm ⁇ 3 of phosphorus is deposited on the surface of the gate insulating film 107.
  • the thickness of the polycrystalline silicon film is, for example, about 500 nm.
  • a CVD method or an ALD method can be used as a deposition method.
  • a gate electrode 108 is formed in a desired region by dry-etching the polycrystalline silicon film using a mask (not shown).
  • an interlayer insulating film 111 using, for example, SiO 2 is deposited by a CVD method so as to cover the surface of the gate electrode 108 and the surface of the first silicon carbide semiconductor layer 102.
  • the thickness of the interlayer insulating film 111 is, for example, 1 ⁇ m.
  • the interlayer insulating film 111 on the surface of the contact region 105 and a part of the surface of the source region 104 is removed by dry etching using a mask (not shown). As a result, a contact hole 111c is formed.
  • a nickel film 109i having a thickness of about 50 nm is formed on the interlayer insulating film 111, for example.
  • the nickel film 109i is reacted with the silicon carbide surface by heat treatment in an inert atmosphere at a temperature of, for example, 950 ° C. for 5 minutes to form the source electrode 109 made of nickel silicide.
  • FIG. 6O after the nickel film 109i on the interlayer insulating film 111 is removed by etching, for example, nickel is deposited on the entire back surface of the semiconductor substrate 101, and similarly reacted with silicon carbide by heat treatment.
  • the drain electrode 110 is formed.
  • an upper film 112 is obtained as shown in FIG. 6P by depositing an aluminum film having a thickness of about 4 ⁇ m on the interlayer insulating film 111 and in the contact hole 111c and etching it into a desired pattern.
  • a gate wiring (or gate pad) that contacts the gate electrode 108 is also formed in another region at the chip end.
  • Ti / Ni / Ag for example, is deposited on the back surface of the drain electrode 110 as the back surface electrode 113 for die bonding (the Ti side is in contact with the drain electrode 110).
  • silicon carbide semiconductor device 100 shown in FIG. 1 is obtained.
  • (Modification of channel removal region 106r) 2A to 2C have already shown an example of a planar configuration diagram of the unit cell 100u in the present embodiment.
  • the channel removal region 106r is formed along the outer periphery of the unit cell 100u.
  • the channel removal region 106r may be formed along only a part of the outer periphery of the unit cell 100u.
  • the channel removal region 106r is at least It is formed in the “near boundary” where three or more unit cells 100u are in contact.
  • the “near boundary” here is included in a circle whose radius is a length obtained by subtracting 0.25 ⁇ m from the distance from the boundary center 100c to the nearest body region 103 for the purpose of securing the width of the current path. Defined as an area. Therefore, the channel removal region 106r is not necessarily circular.
  • the area where the channel removal region 106r is formed is reduced, so that the effect of reducing the gate-drain capacitance is reduced, but the position of the channel removal region 106r is The possibility of increasing the on-resistance when shifted in the unit cell 100u can be minimized.
  • the number of channel removal regions 106r is at least four or more.
  • the unit cell 100u is formed in the vicinity of the boundary. Even in this configuration, when the position of the channel removal region 106r is deviated in the unit cell 100u, the possibility of increasing the on-resistance can be minimized, and a margin for manufacturing variation is increased. Is a more preferred configuration.
  • FIG. 8A schematically shows a cross section of silicon carbide semiconductor device 200 of the second embodiment.
  • Silicon carbide semiconductor element 200 includes a plurality of unit cells 200u.
  • the depth of the channel removal region 106r is set deeper than that in the first embodiment.
  • the channel removal region 106r in the first embodiment is a missing portion of the second silicon carbide semiconductor layer 106, whereas the channel removal region 106r in the second embodiment has the second silicon carbide semiconductor layer 106.
  • the omission of the JFET region 102j is also included.
  • Missing JFET region 102j is missing from the upper surface side of JFET region 102j and is spatially continuous with missing silicon carbide semiconductor layer 106. Steps other than the channel removal step are the same as those in the first embodiment. As in the first embodiment, high-concentration impurities of the first conductivity type may be introduced into the JFET region 102j.
  • the gate insulating film 107b formed in the channel removal region 106r can be further thickened. Therefore, the gate-drain capacitance can be further reduced, and the effect of reducing the switching loss is increased.
  • the surface layer portions of the second silicon carbide semiconductor layer 106 and the JFET region 102j existing in the channel removal region 106r are removed by dry etching or thermal oxidation, for example.
  • the gate insulating film formed in the region where the second silicon carbide semiconductor layer 106 originally existed in the channel removal region 106r is called a gate insulating film 107b, and the JFET region 102j exists.
  • the gate insulating film formed in the formed region is referred to as a gate insulating film 107c.
  • FIG. 8B shows an enlarged schematic cross-sectional view of the silicon carbide semiconductor element 200 of the second embodiment in the vicinity of the JFET region 102j.
  • the width of the JFET region 102j is defined as Wj ( ⁇ m)
  • the width of the channel removal region 106r in the channel removal step is defined as Wr ( ⁇ m)
  • the removal depth of the surface layer portion of the JFET 102j in the channel removal step is defined as Dj ( ⁇ m).
  • the removal depth Dj of the surface layer portion of the JFET 102j is equal to the thickness of the gate insulating film 107c, and the thickness of the gate insulating film 107 in the channel removal region 106r is increased by the removal depth Dj.
  • the width Wr of the channel removal region 106r is set to suppress an increase in on-resistance.
  • current path 500 in JFET region 102 j has an angle ⁇ with respect to the main surface of first silicon carbide semiconductor layer 102 when connected to second silicon carbide semiconductor layer 106.
  • the angle ⁇ is 45 °. Therefore, the maximum value of the removal depth Dj of the surface layer portion of the JFET 102j needs to be set so that the channel removal region 106r does not intersect the current path 500 when the angle ⁇ is 45 °. By setting Dj in this way, the channel removal region 106r can be formed without increasing the resistance in the JFET 102j.
  • the removal depth Dj of the surface layer portion of the JFET region 102j is Dj ⁇ (Wj ⁇ Wr) / 2 ⁇ tan ( ⁇ ) ⁇ (Wj ⁇ Wr) / 2 ⁇ tan (45 °) ⁇ (Wj ⁇ Wr) / 2 It is set to satisfy. According to the above equation, when the width of the JFET region 102j is wide or the width of the channel removal region 106r is narrow, the removal depth of the surface layer portion of the JFET region 102j can be increased.
  • Wr ⁇ (Wj ⁇ 0.25 ⁇ m ⁇ 2), Wj> 0.5 ⁇ m, and Dj ⁇ ((Wj ⁇ Wr) / 2) are set to be satisfied.
  • the channel removal region 106r in the present second embodiment may be arranged along the entire periphery of the unit cell 200u when viewed in a plan view, or only in the vicinity of the boundary where at least three unit cells 200u are in contact with each other. May be arranged.
  • silicon carbide is described as 4H—SiC, but other polytypes (6H—SiC, 3C—SiC, 15R—SiC) may be used.
  • 6H—SiC, 3C—SiC, 15R—SiC 6H—SiC, 3C—SiC, 15R—SiC
  • the explanation has been given with respect to the principal plane that is off-cut from the (0001) plane as the plane orientation, other planes ((11-20) plane, (1-100) plane, or (000-1) plane) and their off-states.
  • the cut surface can be used.
  • the substrate may be made of Si and the drift layer may have a heterojunction made of silicon carbide (3C—SiC).
  • the silicon carbide semiconductor element of the present disclosure can be widely applied to various power control devices and drive devices such as inverter circuits and chopper circuits.
  • Silicon carbide semiconductor element 100u, 200u Unit cell 101
  • Semiconductor substrate 102 First silicon carbide semiconductor layer 102d Drift region 102i JFET injection region 102j JFET region 103 Body region 103i Body injection region 104
  • Source region 104i Source injection region 105
  • Contact region 105i Contact injection region 106
  • Second silicon carbide semiconductor layer 106a Upper layer 106b Lower layer 106c Channel region 106d Channel removal width 106r Channel removal region 107, 107a, 107b, 107c
  • Gate insulation film 108
  • Upper electrode 113 Back electrode 201, 202, 203, 204, 205 Disk 300 s, 300 t depletion layer 500 current path 1000 silicon carbide semiconductor device

Landscapes

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Abstract

　導通損失の低減とスイッチング損失の低減を両立する炭化珪素半導体素子及びその製造方法を提供する。　炭化珪素半導体素子において、第１炭化珪素半導体層の表面に接する第２炭化珪素半導体層は、少なくとも第１導電型の不純物濃度の高い上層を有する。第１炭化珪素半導体層内部に離散して配置されたボディ領域に挟まれたＪＦＥＴ領域上方において、第２炭化珪素半導体層のうち、少なくともＪＦＥＴ領域の不純物濃度よりも不純物濃度の高い高濃度層が表面側から除去された欠落であるチャネル除去領域を有する。チャネル除去領域の幅はＪＦＥＴ領域の幅よりも小さい。

Description

炭化珪素半導体素子およびその製造方法
　本発明は、半導体素子に関し、特に、高耐圧、大電流用に使用されるパワー半導体デバイス等の炭化珪素半導体素子およびその製造方法に関する。
　炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子、耐環境素子、高温動作素子、高周波素子等の様々な半導体装置に応用されている。中でも、半導体素子や整流素子などのパワー素子への応用が注目されている。ＳｉＣを用いたパワー素子は、Ｓｉパワー素子よりも電力損失を大幅に低減できるなどの利点がある。また、ＳｉＣパワー素子は、そのような特性を活かして、Ｓｉパワー素子と比較して、より小型の半導体装置を実現することができる。
　ＳｉＣを用いたパワー素子のうち代表的な半導体素子は、金属－酸化物－半導体（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：略称：ＭＯＳ）構造を有する電界効果トランジスタ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）である。以下、ＭＯＳ構造のＦＥＴを「ＭＯＳＦＥＴ」と称する。
　ＳｉＣを用いた半導体素子には高耐圧の実現とともに、半導体素子が導通しているときの損失を低減することが期待されている。また、ＭＯＳＦＥＴは多数キャリアデバイスであり、ユニポーラ動作が可能であるため、高速スイッチング素子として期待されている。したがって、ＳｉＣを用いたＭＯＳＦＥＴ（以下、「ＳｉＣ－ＭＯＳＦＥＴ」と称する）には、導通損失及びスイッチング損失を同時に低減することが要求される。
　導通損失を低減する従来の構成としては、例えば特許文献１に記載されているような構成が知られている（特に、特許文献１の図１参照）。特許文献１に示される構成では、高濃度のｎ型エピタキシャル層が低濃度のｎ型ドリフト層上に形成されており、上記ｎ型エピタキシャル層がチャネル層として利用されている。チャネル層を有する構成によると、ゲート絶縁膜界面からキャリアの流れを遠ざけることができる。したがって、キャリアが界面近傍の欠陥と散乱するのを抑制し、電界効果移動度を向上することができ、半導体素子の導通損失の低減が可能となる。
　一方、スイッチング損失の低減にはスイッチング速度の向上が有効であるが、これには、ゲート抵抗の低減や、入力容量・帰還容量など各種容量成分の低減が必要となる。この中でも特に帰還容量、すなわちゲート－ドレイン間の容量はスイッチング損失に最も大きく寄与する容量成分であるため、高速・低損失動作を保証するにはゲート－ドレイン間の容量の低減が不可欠となる。
　ゲート－ドレイン間の容量を低減する従来の構成としては、例えば特許文献２に記載されている構成が知られている。特許文献２の図２および図３は従来の構成を有する縦型ＭＯＳＦＥＴの断面図を示しており、ｐ型ボディ領域に挟まれたＪＦＥＴ（Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）領域上の一部からゲート電極が取り除かれている。この構成によると、平面視したときにゲート電極とＪＦＥＴ領域が重なる面積が減少するため、ゲート－ドレイン間の容量低減が可能となる。上記特徴を有した構成はＳｉＣを用いた半導体素子においても示されている。
特開２０１０－２７８３３号公報 国際公開第２０１０／０７３９９１号
　特許文献１に示される構成は高濃度のｎ型エピタキシャル層を有するため導通損失の低減が可能となる一方、ｎ型エピタキシャル層がＪＦＥＴ領域上にも形成されているため、半導体素子がオフ状態のとき、ゲート絶縁膜から基板へ向かって伸びていくはずの空乏層の広がりが抑制される。ゲート絶縁膜下の空乏層の伸び方は、ｎ型エピタキシャル層の濃度が高ければ高いほど短くなり、空乏層の伸び方が短いときにゲート－ドレイン間の容量は最も大きくなる。つまり、高濃度のｎ型エピタキシャル層は導通損失を低減させる効果がある一方で、ゲート－ドレイン間の容量及びスイッチング損失の増大化を引き起こす。
　上記ｎ型エピタキシャル層を有する半導体素子において増大したゲート－ドレイン間の容量は、例えば特許文献２に示される構成により改善することができる。しかしながら、特許文献２に示される構成は、ゲート電極の一部を取り除くものであるため、ゲート電流が流れることのできる断面積が取り除かれた面積分だけ減少するという課題を有していた。したがって、高速・低損失動作の観点から見たとき、ゲート抵抗が増大し、ゲート駆動能力が落ちてしまうため、ゲート－ドレイン間の容量低減効果を打ち消すものとなる。
　本発明は、上記二点の課題を鑑みてなされたものであり、その目的は導通損失の低減とスイッチング損失の低減を両立することにある。特に導通損失の低減を目的とした、チャネル層を有する縦型ＳｉＣ－ＭＯＳＦＥＴにおいて、ゲート抵抗を増大させることなく、ゲート－ドレイン間の容量を低減することにある。
　上記課題を解決するために、本開示の炭化珪素半導体素子は、第１導電型の半導体基板と、半導体基板の表面上に位置する第１導電型の第１炭化珪素半導体層と、半導体基板の裏面に位置するドレイン電極と、第１炭化珪素半導体層内に離間して位置する複数の第２導電型のボディ領域と、ボディ領域内に位置する第１導電型のソース領域と、ソース領域と電気的に接続するソース電極とを有する。そして、第１炭化珪素半導体層の表面において、平面視して、ボディ領域が位置していない領域の第１導電型のＪＦＥＴ領域と、第１炭化珪素半導体層の表面上に位置する第１導電型の第２炭化珪素半導体層と、第２炭化珪素半導体層の表面上に位置するゲート絶縁膜と、ゲート絶縁膜上に位置するゲート電極と、を備えたユニットセルを集積化している。第２炭化珪素半導体層は、少なくともＪＦＥＴ領域よりも高濃度の第１導電型の不純物を含む高濃度層を上面側に備え、第２炭化珪素半導体層は、ＪＦＥＴ領域上の一部に位置する第２炭化珪素半導体層の上面から高濃度層より下面側まで続く欠落を有し、欠落の幅はＪＦＥＴ領域の幅よりも狭いという構成を有する。
　本開示の炭化珪素半導体素子の製造方法は、第１導電型の半導体基板の表面上に第１導電型の第１炭化珪素半導体層を形成する工程と、第１炭化珪素半導体層内に離間した少なくとも２つの第２導電型のボディ領域を形成する工程と、ボディ領域内に第１導電型のソース領域を形成する工程とを含む。さらに、第１炭化珪素半導体層の表面上に第１導電型の第２炭化珪素半導体層を形成する工程と、複数のボディ領域に挟まれたＪＦＥＴ領域の上方に位置する第２炭化珪素半導体層の少なくとも一部を第２炭化珪素半導体層上面から除去する工程と、第２炭化珪素半導体層の少なくとも一部が除去された領域に、ゲート絶縁膜を形成する工程と、第２炭化珪素半導体層の除去されていない領域上に、ゲート絶縁膜を形成する工程と、を含む。
　本発明は、導通損失とスイッチング損失の低減を両立できるという効果を奏する。
図１は、実施の形態１に係る炭化珪素半導体素子の断面模式図である。 図２Ａは、実施の形態１に係る炭化珪素半導体素子の平面模式図である。 図２Ｂは、実施の形態１に係る炭化珪素半導体素子の平面模式図である。 図２Ｃは、実施の形態１に係る炭化珪素半導体素子の平面模式図である。 図３Ａは、実施の形態１に係る炭化珪素半導体素子におけるＪＦＥＴ領域内の空乏層の広がり方を示す模式図である。 図３Ｂは、比較例に係る炭化珪素半導体素子におけるＪＦＥＴ領域内の空乏層の広がり方を示す模式図である。 図４Ａは、実施の形態１に係る炭化珪素半導体素子及び従来構造の炭化珪素半導体素子におけるゲート－ドレイン間容量とドレイン電圧の関係を対比したグラフである。 図４Ｂは、実施の形態１に係る炭化珪素半導体素子におけるゲート－ドレイン間電荷量とチャネル除去領域の幅の関係を示すグラフである。 図５Ａは、実施の形態１に係る炭化珪素半導体素子及び比較例の炭化珪素半導体素子におけるドレイン電流とドレイン電圧の関係を対比したグラフである。 図５Ｂは、実施の形態１に係る炭化珪素半導体素子におけるオン抵抗とチャネル除去領域の幅の関係を示すグラフである。 図６Ａは、実施の形態１に係る炭化珪素半導体素子の製造方法を示す断面図である。 図６Ｂは、実施の形態１に係る炭化珪素半導体素子の製造方法を示す断面図である。 図６Ｃは、実施の形態１に係る炭化珪素半導体素子の製造方法を示す断面図である。 図６Ｄは、実施の形態１に係る炭化珪素半導体素子の製造方法を示す断面図である。 図６Ｅは、実施の形態１に係る炭化珪素半導体素子の製造方法を示す断面図である。 図６Ｆは、実施の形態１に係る炭化珪素半導体素子の製造方法を示す断面図である。 図６Ｇは、実施の形態１に係る炭化珪素半導体素子の製造方法を示す断面図である。 図６Ｈは、実施の形態１に係る炭化珪素半導体素子の製造方法を示す断面図である。 図６Ｉは、実施の形態１に係る炭化珪素半導体素子の製造方法を示す断面図である。 図６Ｊは、実施の形態１に係る炭化珪素半導体素子の製造方法を示す断面図である。 図６Ｋは、実施の形態１に係る炭化珪素半導体素子の製造方法を示す断面図である。 図６Ｌは、実施の形態１に係る炭化珪素半導体素子の製造方法を示す断面図である。 図６Ｍは、実施の形態１に係る炭化珪素半導体素子の製造方法を示す断面図である。 図６Ｎは、実施の形態１に係る炭化珪素半導体素子の製造方法を示す断面図である。 図６Ｏは、実施の形態１に係る炭化珪素半導体素子の製造方法を示す断面図である。 図６Ｐは、実施の形態１に係る炭化珪素半導体素子の製造方法を示す断面図である。 図７Ａは、実施の形態１の変形例に係る炭化珪素半導体素子の平面模式図である。 図７Ｂは、実施の形態１の変形例に係る炭化珪素半導体素子の平面模式図である。 図８Ａは、実施の形態２に係る炭化珪素半導体素子の断面模式図である。 図８Ｂは、実施の形態２に係る炭化珪素半導体素子の断面模式図である。
　（実施の形態１）
　以下、図面を参照しながら、本開示の実施の形態にかかる半導体素子について説明する。
　図１は本実施の形態１の炭化珪素半導体素子１００の断面を模式的に示している。図１は、縦型ＳｉＣ－ＭＯＳＦＥＴにおけるユニットセル１００ｕを２個並列に配置した断面模式図を示しており、市販される炭化珪素半導体素子１００は、複数のユニットセルを含む。
　（炭化珪素半導体素子１００の構成）
　炭化珪素半導体素子１００は、第１導電型の半導体基板１０１と、半導体基板１０１の表面上に位置する第１導電型の第１炭化珪素半導体層（炭化珪素エピタキシャル層）１０２とを備える。本実施の形態では、第１導電型がｎ型であり、第２導電型がｐ型である。しかし、第１導電型がｐ型であり、第２導電型がｎ型であってもよい。半導体基板１０１は、ｎ＋型の導電性を有し、炭化珪素（ＳｉＣ）によって構成される。第１炭化珪素半導体層１０２は、ｎ－型である。ｎ型またはｐ型の導電型の右肩の「＋」または「－」は、不純物の相対的な濃度を表している。例えば、「ｎ＋」は「ｎ」よりもｎ型不純物濃度が高いことを意味し、「ｎ－」は「ｎ」よりもｎ型不純物濃度が低いことを意味している。
　第１炭化珪素半導体層１０２内には、半導体基板１０１の第１導電型とは異なる第２導電型のボディ領域１０３が設けられている。第１炭化珪素半導体層１０２のボディ領域１０３以外の領域をドリフト領域１０２ｄと呼ぶ。
　ボディ領域１０３は第１導電型の第１炭化珪素半導体層１０２に第２導電型の不純物を導入することにより形成される。なお、第２導電型の不純物とは第２導電型の半導体を得るために導入される不純物であり、同様に、第１導電型の不純物とは第１導電型の半導体を得るために導入される不純物である。ボディ領域１０３は、第１導電型の不純物及び第２導電型の不純物を含んでおり、第２導電型の不純物濃度の方が第１導電型の不純物濃度より高くなっている領域として規定される。ボディ領域１０３の底面では、ボディ領域１０３と接するドリフト領域１０２ｄの第１導電型の不純物濃度と、ボディ領域１０３の第２導電型の不純物濃度とが等しくなっている。
　ボディ領域１０３内には、第１導電型のソース領域１０４が設けられている。ソース領域１０４はｎ＋型である。
　好ましくは、ボディ領域１０３には、第２導電型のコンタクト領域１０５が形成される。コンタクト領域１０５は、ｐ＋型であることが望ましい。ソース領域１０４上にはソース電極１０９が形成されている。ソース電極１０９は、ソース領域１０４及びコンタクト領域１０５の両方と電気的に接触している。
　ドリフト領域１０２ｄのうち、ボディ領域１０３と隣接する領域、つまり、隣接する２つのユニットセルの各ボディ領域１０３の間に挟まれる領域を、説明を簡便にするためにＪＦＥＴ（Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：接合型電界効果トランジスタ）領域１０２ｊと呼び、本実施の形態１では、このＪＦＥＴ領域１０２ｊの幅を１μｍとして説明する。ＪＦＥＴ領域１０２ｊは、第１炭化珪素半導体層１０２の一部として、その不純物濃度は第１炭化珪素半導体層と同じであってもよいが、第１導電型の不純物をイオン注入等により導入し、第１炭化珪素半導体層１０２よりも不純物濃度を高くしてもよい。このようにＪＦＥＴ領域１０２ｊを高濃度化することにより、ＪＦＥＴ領域１０２ｊの抵抗を低減することができる。
　この高濃度のＪＦＥＴ領域１０２ｊの深さは、図１に示すように少なくともボディ領域１０３の深さよりも大きくなるように設定される。なお、ここでいうＪＦＥＴ領域１０２ｊの深さとは、ＪＦＥＴ領域１０２ｊにおける不純物濃度が、ドリフト領域１０２ｄと同じ不純物濃度になるときの深さをいうこととする。一方、ＪＦＥＴ領域１０２ｊにおける不純物濃度を第１炭化珪素半導体層１０２の不純物濃度よりも高くしない場合には、ＪＦＥＴ領域１０２ｊの深さは、ボディ領域１０３の深さと等しいものとする。高濃度のＪＦＥＴ領域１０２ｊの深さをボディ領域１０３の深さよりも深く設定する理由は、左右に隣接するボディ領域１０３とドリフト領域１０２ｄとによって構成されるＰＮ接合が、炭化珪素半導体素子１００がオン時のときに逆バイアス状態となり、ＰＮ接合界面から半導体基板１０１の方向に空乏層が広がるため、実効的なＪＦＥＴ領域１０２ｊの深さが深くなるためである。ここでいう実効的なＪＦＥＴ領域１０２ｊとは、隣接するボディ領域１０３に挟まれる領域によって規定される物理的なＪＦＥＴ領域１０２ｊでなく、ボディ領域１０３とドリフト領域１０２ｄとによって構成されるＰＮ接合から空乏層が広がるために電気的に高抵抗となる領域を除いた、電気的に低抵抗なＪＦＥＴ領域１０２ｊのことをいう。したがって、オン時のときの実効的なＪＦＥＴ領域１０２ｊの深さは、ＰＮ接合界面から広がる空乏層幅の分だけ、物理的なＪＦＥＴ領域１０２ｊの深さよりも深くなる。高濃度のＪＦＥＴ領域１０２ｊの深さが、実効的なＪＦＥＴ領域１０２ｊの深さよりも浅いと、実効的なＪＦＥＴ領域１０２ｊのうち高濃度化されていない領域における抵抗が増大する。この抵抗増大を抑制する目的で、高濃度のＪＦＥＴ領域１０２ｊの深さは、ボディ領域１０３の深さよりも大きくなるように設定される。
　第１炭化珪素半導体層１０２上には、ＪＦＥＴ領域１０２ｊ、ボディ領域１０３、及びソース領域１０４の少なくとも一部にそれぞれ接するように第１導電型の第２炭化珪素半導体層１０６が設けられている。
　本実施の形態１では、第２炭化珪素半導体層１０６は、エピタキシャル成長によって形成されている。第２炭化珪素半導体層１０６は、ＪＦＥＴ領域１０２ｊ、ボディ領域１０３、ソース領域１０４の上に接して配置されている。図１に示される例では、第２炭化珪素半導体層１０６は、ボディ領域１０３に接する領域内にチャネル領域１０６ｃを含んでいる。チャネル領域１０６ｃの長さ（チャネル長Ｌ）は、図１に示されている実線の双方向矢印で示される長さに相当する。すなわち、ＭＯＳＦＥＴの「チャネル長」は、図面上における、ボディ領域１０３の上面（第２炭化珪素半導体層１０６と接する表面）の水平方向の長さによって規定される。図１に示される例では、ボディ領域１０３と第２炭化珪素半導体層１０６とが接する全領域をチャネル長Ｌとして用いることができる。
　なお、ここでは、第２炭化珪素半導体層１０６は、半導体基板１０１に対して垂直方向に、ドーパント濃度の分布を有している。具体的には、第２炭化珪素半導体層１０６は、後述するゲート絶縁膜１０７に接する側のドーパント濃度がボディ領域１０３に接する側のドーパント濃度より大きい濃度分布を有する。
　以下では、簡便に表現するため、第２炭化珪素半導体層１０６が２層の積層構造である例について説明する。以下、第２炭化珪素半導体層１０６のうち、ソース領域１０４に接する側を下層１０６ｂ、ゲート絶縁膜１０７に接する側を上層１０６ａと表現する。チャネル層となる第２炭化珪素半導体層１０６はエピタキシャル成長で形成される。第２炭化珪素半導体層１０６のドーパント濃度は、エピタキシャル成長中のドーピングガスの流量で主に制御される。ここでは、ドーピングガスを導入して、ドーパント濃度を意図的に変更し、上層１０６ａと下層１０６ｂを形成する。第２炭化珪素半導体層１０６の下層１０６ｂは、例えばドーパント濃度が極めて小さいアンドープ状態である。また第２炭化珪素半導体層１０６の上層１０６ａは、ｎ型のドーパントを有している。上層１０６ａと下層１０６ｂの境界は、ドーパント濃度が例えば急激に切り替わる境界で定義する。その境界よりもゲート絶縁膜１０７に近い側を上層１０６ａ、ボディ領域に近い側を下層１０６ｂとする。このとき、下層１０６ｂから上層１０６ａの方向に対して、ドーパント濃度は高くなるような境界を選択する。また、このように選択した際、上層１０６ａの平均ドーパント濃度は、下層１０６ｂの平均ドーパント濃度より大きく、上層１０６ａは高濃度層、下層１０６ｂは低濃度層である。なお、第２炭化珪素半導体層（チャネル層）１０６内で、ドーパント濃度が連続的に変化する場合は、ゲート絶縁膜１０７に近い表面側から任意の深さ（例えば１０ｎｍ）を上層１０６ａ、それ以外の部分を下層１０６ｂと定義する。但しこの場合も上層１０６ａの平均ドーパント濃度は、下層１０６ｂの平均ドーパント濃度より大きい。
　第２炭化珪素半導体層１０６のうち、ＪＦＥＴ領域１０２ｊの上方に配置されている領域の一部から、第２炭化珪素半導体層１０６の少なくとも上層１０６ａが除去されている。なお、上層１０６ａと接している下層１０６ｂについても、一部または全部が除去されていても良いし、下層１０６ｂが除去されていなくても良い。上記除去工程は後で説明するように、第２炭化珪素半導体層１０６の表面側からなされるものであるため、第２炭化珪素半導体層１０６は一部が窪んでいる形状となる。第２炭化珪素半導体層１０６の欠落であるこの窪みをチャネル除去領域１０６ｒと定義する。図１に示される例では、第２炭化珪素半導体層１０６のうち、チャネル除去領域１０６ｒに含まれる上層１０６ａと下層１０６ｂの一部が除去されている。チャネル除去領域１０６ｒの幅は、図１に示されているチャネル除去幅１０６ｄで示される長さに相当する。つまり、「チャネル除去幅」は、図面上における、チャネル除去領域１０６ｒの水平方向の長さによって規定され、また、「チャネル除去深さ」は、同上における、チャネル除去領域１０６ｒの半導体基板１０１の表面に対して垂直方向の長さによって規定される。
　チャネル除去領域１０６ｒの幅（チャネル除去幅１０６ｄ）は少なくともＪＦＥＴ領域１０２ｊの幅未満となるように設定される。チャネル除去幅１０６ｄをこのように設定する理由は、チャネル除去幅１０６ｄがＪＦＥＴ領域１０２ｊの幅以上になると、炭化珪素半導体素子１００がオン時のときに第２炭化珪素半導体層１０６の最表面に形成されるキャリアの導電経路がＪＦＥＴ領域１０２ｊと電気的に隔離されてしまうため、チャネル領域１０６ｃのうち、チャネル領域１０６ｃとチャネル除去領域１０６ｒがオーバーラップしている領域における抵抗が増大するためである。
　本実施の形態１では、チャネル除去領域１０６ｒに元々存在していた第２炭化珪素半導体層は、例えば熱酸化によって除去されている。したがって、チャネル除去領域１０６ｒにはゲート絶縁膜１０７が形成されている。熱酸化工程によって形成されるこのゲート絶縁膜１０７は、第２炭化珪素半導体層１０６のチャネル除去深さよりも大きな膜厚を有するが、説明を簡便にするために、第２炭化珪素半導体層１０６が存在していた領域に形成されているゲート絶縁膜１０７を、ゲート絶縁膜１０７ｂとして定義し、それ以外のゲート絶縁膜１０７をゲート絶縁膜１０７ａと定義する。この定義によると、ゲート絶縁膜１０７ｂの厚さは、チャネル除去領域１０６ｒのチャネル除去深さと同じである。ゲート絶縁膜１０７ｂの底面側は、下層１０６ｂが完全に除去されていない場合には下層１０６ｂに、完全に除去されている場合にはＪＦＥＴ領域１０２ｊにそれぞれ接している。
　ゲート絶縁膜１０７ｂ及びチャネル除去領域１０６ｒ以外の第２炭化珪素半導体層の上面には、ゲート絶縁膜１０７ａが形成されている。ゲート絶縁膜１０７ａの上にはゲート電極１０８が形成されている。ゲート電極１０８は少なくともチャネル領域１０６ｃの上方に位置している。
　ゲート電極１０８を覆うように層間絶縁膜１１１が形成され、層間絶縁膜１１１上に上部電極１１２が形成されている。上部電極１１２は、層間絶縁膜１１１に設けられたコンタクトホール１１１ｃを介してソース電極１０９に接続されている。半導体基板１０１の裏面には、ドレイン電極１１０が形成されている。ドレイン電極１１０には更に裏面電極１１３が形成されている。
　炭化珪素半導体素子１００のユニットセル１００ｕは、平面視したとき、即ち、上部電極１１２側から炭化珪素半導体素子１００を見た場合、例えば正方形状を有している。ユニットセル１００ｕは、長方形や、四角形以外の長方形、多角形形状を有していてもよい。図２Ａ、図２Ｂ、図２Ｃは何れも図１におけるＪＦＥＴ領域１０２ｊ、ボディ領域１０３、ソース領域１０４、コンタクト領域１０５を通る平面視した面での断面図である。なお、チャネル除去領域１０６ｒは２点鎖線で示している。図２Ａは、ユニットセル１００ｕの配置を示している。図２Ａに示すように、ユニットセル１００ｕは、例えば、ｘ及びｙ方向に２次元に配列されており、ｙ方向の配列は交互に１／２ずつシフトしている。図２Ｂでも、ユニットセル１００ｕはｘ及びｙ方向に２次元に配列されており、この場合ｙ方向の配列はシフトされていない。ユニットセル１００ｕが一方向に長い形状を有する場合には、図２Ｃに示すように並列に配置されていても良い。いずれの配置方法においても、チャネル除去領域１０６ｒは平面視されたとき、ユニットセル１００ｕの全周囲に沿う形で形成されている。このように配置された複数のユニットセル１００ｕによって、炭化珪素半導体素子１００が構成される。
　（炭化珪素半導体素子１００の動作及び効果）
　次に、炭化珪素半導体素子１００の動作を説明する。炭化珪素半導体素子１００において、第２炭化珪素半導体層１０６と、第２炭化珪素半導体層１０６に流れる電流を制御するゲート電極１０８と、ゲート絶縁膜１０７と、第２炭化珪素半導体層１０６に電気的に接続されたソース電極１０９、及びドレイン電極１１０とによってＭＯＳＦＥＴが構成される。
　ＭＯＳＦＥＴの閾値電圧（順方向電流の閾値電圧）をＶｔｈとすると、ＭＯＳＦＥＴは、Ｖｇｓ≧Ｖｔｈの場合にオン状態となり、第２炭化珪素半導体層（チャネル層）１０６の最表層にはキャリアが流れることのできる導電経路が形成される。このときＶｄｓ＞０Ｖであれば、半導体基板１０１、ドリフト領域１０２ｄ、ＪＦＥＴ領域１０２ｊ、第２炭化珪素半導体層１０６及びソース領域１０４を介してドレイン電極１１０からソース電極１０９へと電流が流れる。
　ＳｉＣを用いたＭＯＳＦＥＴのゲート絶縁膜１０７は一般に、第１炭化珪素半導体層１０２もしくは第２炭化珪素半導体層１０６の表面酸化により形成されたＳｉＯ２膜で構成されているが、Ｓｉ／ＳｉＯ２界面のように界面準位の制御された界面の形成が非常に難しいことが知られている。ここで、界面準位の制御とは界面準位密度を低下させることを言う。ＳｉＣ／ＳｉＯ２界面に多数存在する界面準位は、Ｖｇｓ≧Ｖｔｈの場合に電荷キャリアを捕獲し、負に帯電するため、上層１０６ａを流れる電荷キャリアのクーロン散乱源となり、オン抵抗や導通損失増大の原因となる。しかし、本実施の形態の炭化珪素半導体素子１００のように、第２炭化珪素半導体層１０６が高濃度にドーピングされている場合、キャリアが、界面からの影響を受けにくい第２炭化珪素半導体層１０６膜中を流れるため、オン抵抗の低減、さらには導通損失の低減が期待される。
　一方、Ｖｇｓ＜Ｖｔｈの場合には、第２炭化珪素半導体層１０６の膜中に形成されていた導電経路が空乏化により消失するため、ＭＯＳＦＥＴとしてはオフ状態になる。図３Ａ、ＢはＭＯＳＦＥＴがオフ状態（Ｖｇｓ＜Ｖｔｈ）、且つドレイン電極１１０にＶｄｓ＝１０Ｖの電圧が印加されているときの、ＪＦＥＴ領域１０２ｊ近傍の模式図を示している。図３Ａ及び図３Ｂはそれぞれ本実施の形態の炭化珪素半導体素子１００と比較例の炭化珪素半導体素子１０００の模式図に対応している。いずれの素子においても、ＭＯＳＦＥＴがオフ状態のときには、ドレイン電極１１０には正の電圧（例えば図３Ａ、図３ＢではＶｄｓ＝１０Ｖ）が印加されるため、ボディ領域１０３とＪＦＥＴ領域１０２ｊの境界を起点として、ＪＦＥＴ領域１０２ｊの中心部へ向かって空乏層３００ｓが広がる。ここで、空乏層は、隣接する左右のボディ領域１０３から広がる空乏層３００ｓに加えて、ゲート絶縁膜１０７から半導体基板１０１の方向へ向かって広がる空乏層３００ｔとを含む。なお、図３Ａ、図３Ｂではゲート絶縁膜１０７から半導体基板１０１の方向に向かって広がる空乏層３００ｔ端部までの距離をＷｄと定義している。
　ＭＯＳＦＥＴが寄生容量を含まない理想的な電気スイッチであれば、オンからオフ状態（ターンオフ）またはオフからオン状態（ターンオン）への移行時間（以下、「ミラー期間」と称する）を極めて小さくすることができ、スイッチング損失の抑制が可能となる。しかしながら、本実施の形態の炭化珪素半導体素子１００や比較例の炭化珪素半導体素子１０００は各端子間に寄生容量を有しており、特にゲート－ドレイン間の容量によってミラー期間の長さが決定するため、ゲート－ドレイン間の容量をいかに低減するかが重要となる。具体的には、ゲート－ドレイン間の容量を小さくすれば小さくするほど、電荷キャリアの充放電に必要なミラー期間を短縮することができ、スイッチング損失の増加を防ぐことができる。
　ここで、ＭＯＳＦＥＴにおけるゲート－ドレイン間の容量を決定する二つのパラメータについて説明する。一つは、ＪＦＥＴ領域１０２ｊ上に配置されているゲート絶縁膜１０７の厚さである。もう一つは、ゲート絶縁膜１０７直下から半導体基板１０１に向かって伸びる空乏層３００ｔの長さ、すなわち図３Ａ、図３ＢにおけるＷｄである。いま、ゲート絶縁膜１０７の厚さをＴｏｘ、ゲート絶縁膜１０７及び炭化珪素の誘電率をそれぞれεｏｘ及びεＳｉＣとしたとき、ゲート－ドレイン間の単位面積あたりの容量（Ｃｇｄ）は以下のように規定することができる。
　Ｃｇｄ＝１／［（Ｔｏｘ／εｏｘ）＋（Ｗｄ／εＳｉＣ）］
　上記式からも明らかであるように、ゲート－ドレイン間の容量低減にはゲート絶縁膜１０７から伸びる空乏層３００ｔの広幅化や、ゲート絶縁膜１０７の厚膜化などが有効な施策として考えられ、本実施の形態ではこれら施策を同時に実施することにより、ゲート－ドレイン間の容量低減を図っている。ここで、空乏層３００ｔの広幅化とは、空乏層３００ｔの深さ方向、即ち図３Ａ、図３Ｂにおける紙面上下方向の幅を広くすることを言う。なお、εｏｘやεＳｉＣなど、各種材料の誘電率低下もゲート－ドレイン間容量の低減につながるが、本実施の形態はあくまでＳｉＣを用いた半導体素子に関するものであるため、ここでは説明を省略することとする。
　図３Ａ、図３Ｂは、本実施の形態の炭化珪素半導体素子１００及び比較例の炭化珪素半導体素子１０００における、空乏層３００ｔの広がり方（Ｗｄの長さ）の違いを示している。炭化珪素半導体素子１００では前述したように、第２炭化珪素半導体層１０６のうち、少なくとも不純物濃度の高い上層１０６ａが、チャネル除去領域１０６ｒより除去されている。一方、炭化珪素半導体素子１０００では、不純物濃度の高い上層１０６ａが全く除去されずに、ＪＦＥＴ領域１０２ｊ上方にそのまま配置されている。不純物濃度の高い領域（例えばここでは上層１０６ａ）は不純物濃度の低い領域と比べて、多数のキャリアを含有するため、キャリアの充放電が進行しにくく、ドレイン電極１１０に電圧が印加されている状態でも空乏層３００ｔの広がりが限定的となる。つまり、オン抵抗や導通損失の低減を目的として配置されている第２炭化珪素半導体層１０６のうち上層１０６ａが、ゲート－ドレイン間容量増大の原因となる。
　上記事象は、図３Ｂに示される比較例の炭化珪素半導体素子１０００において、空乏層３００ｔが第２炭化珪素半導体層１０６の上層１０６ａより下に広がっていないことからも分かる。一方、図３Ａに示される本実施の形態の炭化珪素半導体素子１００においては、ゲート絶縁膜１０７の下方に不純物濃度の高い領域が存在しないため、空乏層３００ｔが広がりやすくなり、Ｗｄが比較例の構成と比較して大きくなっている。さらに、チャネル除去領域１０６ｒに形成される第２炭化珪素半導体層１０６は、ゲート絶縁膜１０７ｂにより置換されているため、チャネル除去領域１０６ｒにおけるゲート絶縁膜１０７の厚さ（Ｔｏｘ）即ち、ゲート絶縁膜１０７ａの厚さとゲート絶縁膜１０７ｂの厚さの和を、チャネル除去領域１０６ｒ以外の第２炭化珪素半導体層１０６上に形成されているゲート絶縁膜１０７ａの厚さよりも大きくすることができる。したがって、空乏層３００ｔの広幅化と、ゲート絶縁膜１０７の部分的な厚膜化の相乗効果により、ゲート－ドレイン間容量の大幅な低減が可能となる。
　また、図３Ａに示される本実施の形態の炭化珪素半導体素子１００では、ＪＦＥＴ領域１０２ｊを高濃度にしているが、高濃度のＪＦＥＴ領域１０２ｊの不純物濃度程度では、空乏層３００ｔの広がりが抑制されていないことが分かる。したがって、ゲート－ドレイン間の容量を低減する目的を達成する上では、チャネル除去領域１０６ｒに含まれる第２炭化珪素半導体層１０６のうち、少なくとも高濃度のＪＦＥＴ領域１０２ｊよりも不純物濃度の高い領域さえ除去されていればよい。つまり、本実施の形態において、必ず除去されなくてはならない領域は、高濃度のＪＦＥＴ領域１０２ｊの不純物濃度よりも不純物濃度の高い上層１０６ａのみである。なお、第２炭化珪素半導体層１０６内で、不純物濃度が連続的に変化する場合は、不純物濃度が高濃度のＪＦＥＴ領域１０２ｊの不純物濃度よりも高い領域を少なくとも除去していれば、容量低減の効果を観測することができる。
　なお、本実施の形態では、必ず除去されなくてはならない高濃度の上層１０６ａに加えて、低濃度の下層１０６ｂについても、一部または全てが除去されていても良い。上層１０６ａのみが除去され、且つ各ユニットセル１００ｕ間でチャネル除去深さにばらつきが生じた場合、オフ状態のときにＪＦＥＴ領域１０２ｊ上のゲート絶縁膜１０７にかかる電界強度がばらつき易くなり、耐圧不良の原因となる。一方、本実施の形態のように、チャネル除去領域１０６ｒの深さを下層１０６ｂに到達する程度まで深く設定した場合、各ユニットセル１００ｕ間でチャネル除去領域１０６ｒの深さにばらつきが生じた場合においても、ゲート絶縁膜１０７にかかる電界強度のばらつきを抑制することができる。これは、不純物濃度の低い領域（下層１０６ｂ）に対してばらつきが生じる場合のほうが、不純物濃度の高い領域（上層１０６ａ）に対してばらつきが生じる場合よりも、デバイス特性に与える影響度合いを相対的に小さくできるためである。
　図４Ａには、本実施の形態の炭化珪素半導体素子１００と比較例の炭化珪素半導体素子１０００におけるそれぞれのゲート－ドレイン間容量のドレイン電圧に対する依存性をシミュレーションにより計算した結果が示されている。なお、図４Ａに示されている本実施の形態の炭化珪素半導体素子１００では、チャネル除去領域１０６ｒの幅（チャネル除去幅１０６ｄ）が０．５μｍに設定されている。
　まず、炭化珪素半導体素子１００及び１０００に共通している事象として、ゲート－ドレイン間容量がドレイン電圧の増加に対して減少することが分かる。これは、空乏層３００ｓや３００ｔがドレイン電圧の増加とともに広がるためである。また、Ｖｄｓ＝２０Ｖ近辺では、ＪＦＥＴ領域１０２ｊに隣接する左右のボディ領域１０３から広がってくる空乏層３００ｓが結合するため、ゲート－ドレイン間の容量が急激に低下する。ゲート－ドレイン間の容量が急激に低下して以降（Ｖｄｓ＞２０Ｖ）の容量値の絶対値やその変化の仕方は、ボディ領域１０３とドリフト領域１０２ｄの濃度により一意的に導き出されるため、これら領域の濃度が等しい炭化珪素半導体素子１００及び１０００においては同等となる。したがって、本実施の形態における容量低減効果は、特にゲート－ドレイン間の容量が急降下する前の、ドレイン電圧が低い領域（この場合Ｖｄｓ＜２０Ｖ）において最も顕著となる。
　図４Ｂには、ミラー期間において充放電されなければならないゲート電荷量（Ｑｇｄ）のチャネル除去幅Ｗｄに対する依存性を示している。Ｑｇｄはゲート－ドレイン間容量（Ｃｇｄ）を用いて、以下のように定義される。
　Ｑｇｄ＝∫（Ｃｇｄ）ｄＶｄｓ
　上記積分の積分区間は、およそオン電圧から電源電圧までである。ここで言うオン電圧は炭化珪素半導体素子１００がオン状態のときの抵抗（以下、「オン抵抗」と称する）と負荷電流ＩＬの積によって決まり、炭化珪素半導体素子１００のオン抵抗が例えば１００ｍΩ以下と低い場合には１～１０Ｖ程度となる。一方、電源電圧は炭化珪素半導体素子１００の使用用途によっても異なるが、ＳｉＣを用いた半導体素子では一般に６００Ｖ以上の高耐圧領域の電源電圧が用いられる。したがって、ＭＯＳＦＥＴがターンオンおよびターンオフのスイッチングを繰り返す度に、この大きな電圧幅において、ゲート－ドレイン間容量の充放電が必要となり、スイッチング時に充放電される総電荷量が上記Ｑｇｄによって規定される。
　Ｑｇｄは大きければ大きいほど、スイッチング時間が長くなり、スイッチング損失も増大するため、Ｑｇｄを最小化することが望ましい。図４Ｂは前述したように、Ｑｇｄのチャネル除去幅に対する依存性を示しているが、チャネル除去幅が０μｍの値に対して全て規格化されている。チャネル除去幅１０６ｄが０μｍの場合とはつまり、比較例の炭化珪素半導体素子１０００と同一の構成である。図４Ｂからは、Ｑｇｄがチャネル除去幅を広くすることによって、単調に低減していることが分かる。したがって、スイッチング損失を低減する観点から見たとき、チャネル除去幅１０６ｄは広ければ広いほど良いことが言える。
　しかしながら、チャネル除去幅１０６ｄを安易に広くすることは、電流―電圧特性に対して悪影響を及ぼすことが想定される。これは前述したように、チャネル除去幅１０６ｄがＪＦＥＴ領域１０２ｊの幅以上になると、第２炭化珪素半導体層１０６がＪＦＥＴ領域１０２ｊと電気的に分離され、チャネル領域１０６ｃでの抵抗が増大するためである。
　いま、チャネル除去幅が電流―電圧特性に及ぼす効果を計算した結果が、図５Ａ及び図５Ｂに示されている。図５Ａに示される本実施の形態の炭化珪素半導体素子１００では、チャネル除去領域１０６ｒの幅（チャネル除去幅１０６ｄ）が０．５μｍに設定されている。この図からも分かるように、チャネル除去幅１０６ｄが例えば０．５μｍもしくはそれ以下である場合、チャネル除去幅１０６ｄが電流―電圧特性に及ぼす影響は限定的だと考えられる。また、図５Ｂにはオン抵抗のチャネル除去幅１０６ｄに対する依存性が示されている。図４Ｂと同様、チャネル除去幅１０６ｄが０μｍの場合は比較例の炭化珪素半導体素子１０００と同一構成となっており、このときのオン抵抗を１として規格化している。図５Ｂに示されるように、チャネル除去幅１０６ｄが０．５μｍより大きい領域では、オン抵抗が大幅に増大する。これはつまり、第２炭化珪素半導体層１０６のうち、ＪＦＥＴ領域１０２ｊの中心から横方向の距離が０．２５μｍ以内にあるＪＦＥＴ領域１０２ｊ上の第２炭化珪素半導体層１０６は、キャリアの導電経路として機能しておらず、反対に、ＪＦＥＴ領域１０２ｊの両端からＪＦＥＴ領域１０２ｊの内側に向かって０．２５μｍ以内にあるＪＦＥＴ領域１０２ｊ上の第２炭化珪素半導体層１０６は、キャリアの導電経路として機能していることを示唆している。したがって、キャリアの導電経路として必要な、ＪＦＥＴ領域１０２ｊの両端から内側に向かって０．２５μｍ以内にある第２炭化珪素半導体層１０６は、チャネル除去領域１０６ｒからは除外されなければならない。
　なお、本実施形態の炭化珪素半導体素子１００においては、ＪＦＥＴ領域１０２ｊの幅を１μｍとして説明したが、ＪＦＥＴ領域１０２ｊの幅をＷｊ（μｍ）とした場合、チャネル除去幅１０６ｄであるＷｒ（μｍ）は下記の条件を満たすこととなる。
　Ｗｒ≦Ｗｊ－０．２５μｍ×２
　０．２５μｍは前述した通り、ＪＦＥＴ領域１０２ｊの端部において、キャリアの導電経路として確保されなければならない幅であり、ＪＦＥＴ領域１０２ｊの両端においてこのような領域が存在するために２倍されている。さらに、Ｗｒを正の値とするためには、ＪＦＥＴ領域１０２ｊの幅Ｗｊは
　Ｗｊ＞０．５μｍ
の条件を満たさなければならない。
　以上のように、本実施の形態の炭化珪素半導体素子１００は、チャネル除去領域１０６ｒを設けることにより、ゲート絶縁膜１０７下に広がる空乏層３００ｔの広がり方を促進させ、ゲート－ドレイン間容量を低減することができる。また、チャネル除去領域１０６ｒの幅Ｗｒ（μｍ）とＪＦＥＴ領域１０２ｊの幅Ｗｊ（μｍ）をそれぞれ、Ｗｒ≦（Ｗｊ－０．２５μｍ×２）、Ｗｊ＞０．５μｍを満たすように設定することにより、オン抵抗の増大も抑制できる。このように、本実施の形態によれば、チャネル層導入による導通損失の低減と、ゲート－ドレイン間容量低減によるスイッチング損失低減を、同時に実現することが可能な炭化珪素半導体素子１００を提供することができる。
　（炭化珪素半導体素子１００の製造方法）
　次に、図６Ａから図６Ｐを参照しながら、本実施形態の炭化珪素半導体素子１００の製造方法の一例を詳述する。なお、以下で説明される特定の数値、材料、プロセス条件については、あくまでも一例である。
　まず、半導体基板１０１を準備する。半導体基板１０１は、例えば、低抵抗（抵抗率０．０２Ωｃｍ）のｎ型４Ｈ－ＳｉＣオフカット基板である。
　図６Ａに示すように、まず、半導体基板１０１の表面上に第１炭化珪素半導体層１０２を形成する工程を行う。具体的には半導体基板１０１の上に高抵抗の第１炭化珪素半導体層１０２をエピタキシャル成長させる。第１炭化珪素半導体層１０２を形成する前に、半導体基板１０１上に、ｎ型高不純物濃度のＳｉＣによって構成されるバッファー層を堆積しても良い。バッファー層の不純物濃度は、例えば、１×１０１８ｃｍ－３であり、厚みは１μｍである。第１炭化珪素半導体層１０２は、例えば、ｎ型４Ｈ－ＳｉＣによって構成され、不純物濃度及び膜厚は、例えばそれぞれ１×１０１６ｃｍ－３及び１０μｍである。
　次に、図６Ｂに示すように、ボディ領域を形成する工程を行う。具体的には、第１炭化珪素半導体層１０２の上に、例えばＳｉＯ２からなるマスク２０１を形成し、例えばＡｌ（アルミニウム）イオンを第１炭化珪素半導体層１０２に注入し、ボディ注入領域１０３ｉを形成する。ボディ注入領域１０３ｉは、注入されたイオンの活性化後、ボディ領域１０３となる。また、第１炭化珪素半導体層１０２のうち、ボディ領域１０３以外の領域はドリフト領域１０２ｄとなる。好ましくは、炭化珪素半導体素子１００が所望の耐圧を有するとき、ソース領域１０４とドリフト領域１０２ｄとの間でパンチスルーが起きないように、ボディ領域１０３の濃度や厚さが決定される。
　図６Ｃに示すように、イオン注入後、マスク２０１を除去し、続いて、ソース電極を形成する工程を行う。具体的には、マスク２０２を用いてボディ注入領域１０３ｉに、例えば窒素をイオン注入することによってソース注入領域１０４ｉを形成する。マスク２０１を残したままで、マスク２０１の側壁マスクを形成してマスク２０２を形成しても良い（つまり、ボディ注入領域１０３ｉに対してソース注入領域１０４ｉを自己整合的に形成する、いわゆるセルフアラインプロセスを適用しても良い）。
　イオン注入後、マスク２０２を除去し、図６Ｄに示すように、マスク２０３を形成した後にＡｌを注入することによって、コンタクト注入領域１０５ｉを形成する。ここで、コンタクト注入領域１０５ｉはソース注入領域１０４ｉより深く形成されることが好ましい。
　次に、マスク２０３を除去し、ＪＦＥＴ領域１０２ｊに対し、マスク２０４を用いて半導体基板１０１の上方からみてＪＦＥＴ領域１０２ｊを包括するように、図６Ｅに示した第１導電型のＪＦＥＴ注入領域１０２ｉを形成する。このＪＦＥＴ注入領域１０２ｉは、例えばＮをイオン注入して形成する。本実施の形態では、ＪＦＥＴ注入領域１０２ｉは半導体基板１０１の垂直方向に対して、第１炭化珪素半導体層１０２の表面から、ボディ注入領域１０３ｉよりも深い位置まで形成される。また、ＪＦＥＴ注入領域１０２ｉのイオン注入時の不純物濃度は、ドリフト領域１０２ｄのドーパント濃度より大きい。本実施形態においては、ＪＦＥＴ注入領域１０２ｉの平均不純物濃度は約５×１０１６ｃｍ－３に設定される。
　これらのイオン注入後に、マスク２０４を除去して、第１炭化珪素半導体層１０２に注入された不純物を活性化させる高温熱処理（活性化アニール）を行うことにより、図６Ｆに示したように、ボディ領域１０３、ソース領域１０４、コンタクト領域１０５、高濃度のＪＦＥＴ領域１０２ｊが形成される。ボディ領域１０３の深さは例えば６００ｎｍ、平均的な不純物濃度は、約１×１０１８ｃｍ－３から１×１０１９ｃｍ－３となるように、イオン注入プロファイルを調整する。ソース領域１０４の深さは例えば２５０ｎｍ、平均的な不純物濃度は約５×１０１９ｃｍ－３となるように、イオン注入プロファイルを調整する。ここで、ボディ領域１０３の深さは、例えば第１炭化珪素半導体層１０２の不純物濃度である１×１０１６ｃｍ－３と同等の不純物濃度が得られる深さとする。また、ソース領域１０４の深さは、例えばボディ領域１０３の平均不純物濃度が得られる深さとする。さらに、高濃度のＪＦＥＴ領域１０２ｊの深さもボディ領域１０３の深さと同様に、例えば第１炭化珪素半導体層１０２の不純物濃度である１×１０１６ｃｍ－３が得られる深さまでとする。
　コンタクト領域１０５の深さは例えば４００ｎｍ、平均的な不純物濃度は約１×１０２０ｃｍ－３であり、その深さは、例えばボディ領域１０３の平均不純物濃度が得られる深さとする。なお、活性化アニール後の第１炭化珪素半導体層１０２の表面清浄化のために、第１炭化珪素半導体層１０２の表層を除去する場合がある。例えば第１炭化珪素半導体層１０２の表層を５０ｎｍ除去した場合、ボディ領域１０３、ソース領域１０４、コンタクト領域１０５の深さは、全て５０ｎｍほど小さくなり、それぞれ、５５０ｎｍ、２００ｎｍ、３５０ｎｍとなる。
　次に、図６Ｇに示すように、第２炭化珪素半導体層１０６を形成する工程を行う。具体的にはＪＦＥＴ領域１０２ｊ、ボディ領域１０３、ソース領域１０４、及びコンタクト領域１０５を含む第１炭化珪素半導体層１０２の表面全体に、第２炭化珪素半導体層１０６をエピタキシャル成長させる。第２炭化珪素半導体層１０６は、記述の通り上層１０６ａ及び下層１０６ｂからなる。本実施の形態では、下層１０６ｂの形成後に連続して上層１０６ａを形成する。なお、第２炭化珪素半導体層１０６の下層１０６ｂを形成した後で、エピタキシャル成長を停止し、時間間隔を開けた後にエピタキシャル成長を追加して上層１０６ａを形成しても良い。下層１０６ｂはアンドープ状態なので、理想的にはドーパント濃度は１×１０１５ｃｍ－３以下であるが、エピタキシャル成長装置中の残留窒素等の影響もあり、２×１０１６ｃｍ－３以下となる場合もある。下層１０６ｂの膜厚は例えば２６ｎｍである。下層１０６ｂ形成後に窒素をドーピングガスとして導入することにより上層１０６ａが形成している。上層１０６ａのドーパント濃度及び最終的な膜厚は、例えば約２×１０１８ｃｍ－３、２４ｎｍであるが、後のゲート絶縁膜形成工程で、最表面からその一部が酸化により消失するため、目標値（例えば２４ｎｍ）よりも厚めに形成される。ゲート絶縁膜１０７として、別途絶縁膜を堆積する場合は、目標値２４ｎｍを形成する。
　第２炭化珪素半導体層１０６形成後、図６Ｇに示す後にチャネル除去領域１０６ｒとなる領域を露出するように、例えば窒化珪素（ＳｉＮ）により構成されるマスク２０５を形成する（なお、図６Ｇに示す後のチャネル除去領域１０６ｒは、図１における本来のチャネル除去領域１０６ｒの半分の領域を示している）。図６Ｈに示すように、マスク２０５形成後、第２炭化珪素半導体層１０６の少なくとも一部を除去する工程を行う。例えばドライエッチングや熱酸化により、少なくともチャネル除去領域１０６ｒに含有される第２炭化珪素半導体層の上層１０６ａを除去する。既述の通り、チャネル除去領域１０６ｒには、下層１０６ｂの一部または全てが含まれていても良い。
　なお、除去の方法としては熱酸化がドライエッチングよりも好ましく、その理由としては三点が挙げられる。一点目は、極めて厚さの薄い第２炭化珪素半導体層１０６を除去するためには、エッチング量の再現性や精度が必要となるが、ドライエッチングよりも熱酸化のほうがより再現性や精度に優れ、またウェハ面内における分布も良好であるからである。二点目は、第２炭化珪素半導体層１０６を除去するために形成されたチャネル除去領域１０６ｒの熱酸化膜（ゲート絶縁膜１０７ｂ）をそのまま残して、ゲート絶縁膜１０７ａを形成するための熱酸化を行うことにより、チャネル除去領域１０６ｒにおけるゲート絶縁膜１０７（後に示す図６Ｉにおけるゲート絶縁膜１０７ｂに相当）を、チャネル除去領域１０６ｒ以外の領域と比べて厚くすることができ、以ってゲート－ドレイン間容量の更なる低減につながるからである。三点目は、チャネル除去領域１０６ｒにおける第２炭化珪素半導体層１０６の除去と、ゲート絶縁膜１０７ｂの形成を同時に行うことにより、製造工程数が減少するからである。
　次いで、図６Ｉに示すように、例えば熱酸化によって、少なくとも第２炭化珪素半導体層の上層１０６ａの表面上、言い換えると第２炭化珪素半導体層１０６が除去されていない領域にゲート絶縁膜１０７ａを形成する。図６Ｉで示したチャネル除去領域１０６ｒに形成されたゲート絶縁膜１０７ｂは、追加の熱酸化によって僅かに膜厚が大きくなる。図６Ｉに示すように、本実施の形態においては、ゲート絶縁膜１０７ａの膜厚と比べて、チャネル除去領域１０６ｒに形成されたゲート絶縁膜１０７ｂの膜厚は、チャネル除去領域１０６ｒの深さにゲート絶縁膜１０７ａの膜厚が加算されるので大きくなる。なお、チャネル除去領域１０６ｒを設ける方法としてドライエッチングを選択した場合には、ゲート絶縁膜１０７ａは第２炭化珪素半導体層の上層１０６ａ上、及びチャネル除去領域１０６ｒの窪みの底面に沿って形成され、このときゲート絶縁膜１０７の厚さはチャネル除去領域１０６ｒ及びその他の領域において同一膜厚となる（不図示）。さらに、この場合、チャネル除去領域１０６ｒ内に形成するゲート絶縁膜１０７ｂとゲート絶縁膜１０７ａとは同時に形成される。
　熱酸化によりゲート絶縁膜１０７ａを形成した場合は、第２炭化珪素半導体層の上層１０６ａの一部はゲート絶縁膜１０７ａになってしまうため、熱酸化により消失する厚さを考慮し、ゲート絶縁膜１０７ａ形成後に目標値（例えば２４ｎｍ）になるよう、形成する第２炭化珪素半導体層１０６の上層１０６ａの厚さを調整する（今の場合は目標値に対して例えば第２炭化珪素半導体層の上層１０６ａを約５０ｎｍ程度厚く形成し、ゲート絶縁膜形成前の第２炭化珪素半導体層１０６の上層１０６ａの清浄化工程と、ゲート絶縁膜形成工程を経て、厚さ目標値が得られる。）。その後、ゲート絶縁膜１０７の表面に、リンを７×１０２０ｃｍ－３程度ドーピングした多結晶シリコン膜を堆積する。多結晶シリコン膜の厚さは、例えば、５００ｎｍ程度である。堆積方法としては、ＣＶＤ工法やＡＬＤ工法を用いることができる。
　次に、図６Ｊに示すように、マスク（不図示）を用いて、多結晶シリコン膜をドライエッチングすることにより、所望の領域にゲート電極１０８を形成する。続いて、図６Ｋに示すように、ゲート電極１０８の表面及び第１炭化珪素半導体層１０２の表面を覆うように、例えばＳｉＯ２を用いた層間絶縁膜１１１をＣＶＤ法によって堆積する。層間絶縁膜１１１の厚さは、例えば１μｍである。
　次に、図６Ｌに示すように、マスク（不図示）を用いて、ドライエッチングにより、コンタクト領域１０５の表面上と、ソース領域１０４の一部の表面上との層間絶縁膜１１１を除去することによって、コンタクトホール１１１ｃを形成する。
　その後、図６Ｍに示すように、例えば厚さ５０ｎｍ程度のニッケル膜１０９ｉを、層間絶縁膜１１１上に形成する。図６Ｎに示すように、不活性雰囲気内で例えば９５０℃の温度で、５分間熱処理することにより、ニッケル膜１０９ｉを炭化珪素表面と反応させ、ニッケルシリサイドで構成されるソース電極１０９を形成する。次いで、図６Ｏに示すように、エッチングによって、層間絶縁膜１１１上のニッケル膜１０９ｉを除去した後に、半導体基板１０１の裏面にも、例えばニッケルを全面に堆積させ、同様に熱処理によって炭化珪素と反応させて、ドレイン電極１１０を形成する。
　続いて、層間絶縁膜１１１上及びコンタクトホール１１１ｃ内に、厚さ４μｍ程度のアルミニウム膜を堆積し、所望のパターンにエッチングすることにより、図６Ｐに示すように、上部電極１１２が得られる。なお、図示しないが、チップ端にゲート電極１０８と接触するゲート配線（又はゲートパッド）も他の領域に形成する。更に、ドレイン電極１１０の裏面に、ダイボンド用の裏面電極１１３として、例えばＴｉ／Ｎｉ／Ａｇを堆積する（Ｔｉ側がドレイン電極１１０に接する）。このようにして、図１に示した炭化珪素半導体素子１００が得られる。
　（チャネル除去領域１０６ｒの変形例）
　図２Ａ～図２Ｃでは本実施の形態における、ユニットセル１００ｕの平面構成図の一例を既に示した。この構成によると、チャネル除去領域１０６ｒはユニットセル１００ｕの外周部を沿う形で形成されている。図２Ａ～図２Ｃで示した構成に加えて、図７Ａ、図７Ｂに示すように、チャネル除去領域１０６ｒは、ユニットセル１００ｕの外周部の一部のみを沿う形で形成されていても良い。
　例えば、図７Ａに示すように、ユニットセル１００ｕが、ｘ及びｙ方向に２次元に配列されており、ｙ方向の配列が交互に１／２ずつシフトされている場合、チャネル除去領域１０６ｒは少なくとも３つ以上のユニットセル１００ｕが接する「境界近傍」において形成される。ここで言う「境界近傍」とは、境界中心１００ｃから最も近いボディ領域１０３までの距離から、電流経路の幅を確保する目的として０．２５μｍ差し引いた長さを半径とする円の中に包含されている領域として定義される。したがって、チャネル除去領域１０６ｒとする領域は必ずしも円形でなくても良い。この構成によれば、ユニットセル１００ｕを平面視したときに、チャネル除去領域１０６ｒが形成される面積が減少するため、ゲート－ドレイン間容量の低減効果は小さくなるが、チャネル除去領域１０６ｒの位置がユニットセル１００ｕ内でずれたときに、オン抵抗が増加する可能性を極小化することができる。
　同様に、例えば、図７Ｂに示すように、ユニットセル１００ｕが、ｘ及びｙ方向に２次元に配列されており、ｙ方向の配列がシフトされていない場合、チャネル除去領域１０６ｒは少なくとも４つ以上のユニットセル１００ｕが接する境界近傍において形成される。この構成においても、チャネル除去領域１０６ｒの位置がユニットセル１００ｕ内でずれたときに、オン抵抗が増加する可能性を極小化することができ、製造ばらつきに対するマージンが大きくなるため、製造の観点からはより好ましい構成となる。
　（実施の形態２）
　図８Ａは本実施の形態２の炭化珪素半導体素子２００の断面を模式的に示している。炭化珪素半導体素子２００は、複数のユニットセル２００ｕを含む。本実施の形態２では、チャネル除去領域１０６ｒの深さが、実施の形態１と比べてさらに深く設定されている。具体的には、実施の形態１におけるチャネル除去領域１０６ｒが第２炭化珪素半導体層１０６の欠落であったのに対し、本実施の形態２におけるチャネル除去領域１０６ｒは、第２炭化珪素半導体層１０６の欠落に加えて、ＪＦＥＴ領域１０２ｊの欠落も包含する構成となっている。ＪＦＥＴ領域１０２ｊの欠落はＪＦＥＴ領域１０２ｊの上面側からの欠落であって、第２炭化珪素半導体層１０６の欠落と空間的に連続している。なお、チャネル除去工程以外の工程は、実施の形態１と同様である。実施の形態１と同様にＪＦＥＴ領域１０２ｊに第１導電型の高濃度の不純物を導入してもよい。
　本実施の形態２によれば、チャネル除去領域１０６ｒに形成されるゲート絶縁膜１０７ｂをさらに厚膜化することができる。したがって、ゲート－ドレイン間容量のさらなる低減が可能となり、スイッチング損失の低減効果が増大する。
　本実施の形態２でも実施の形態１と同様に、例えばドライエッチングや熱酸化により、チャネル除去領域１０６ｒ内に存在する第２炭化珪素半導体層１０６及びＪＦＥＴ領域１０２ｊの表層部が除去されている。説明を簡便にするために、チャネル除去領域１０６ｒのうち、元々第２炭化珪素半導体層１０６が存在していた領域に形成されているゲート絶縁膜をゲート絶縁膜１０７ｂと呼び、ＪＦＥＴ領域１０２ｊが存在していた領域に形成されているゲート絶縁膜をゲート絶縁膜１０７ｃと呼ぶこととする。
　図８Ｂには、本実施の形態２の炭化珪素半導体素子２００のＪＦＥＴ領域１０２ｊ近傍における断面模式図が拡大して示されている。いま、ＪＦＥＴ領域１０２ｊの幅をＷｊ（μｍ）、チャネル除去工程におけるチャネル除去領域１０６ｒの幅をＷｒ（μｍ）、チャネル除去工程におけるＪＦＥＴ１０２ｊ表層部の除去深さをＤｊ（μｍ）と定義する。この定義によれば、ＪＦＥＴ１０２ｊ表層部の除去深さＤｊはゲート絶縁膜１０７ｃの厚さと等しく、除去深さＤｊの分だけ、チャネル除去領域１０６ｒにおけるゲート絶縁膜１０７の厚さが大きくなる。
　チャネル除去領域１０６ｒの幅Ｗｒは、実施の形態１と同様に、オン抵抗の増大を抑制するために、
　Ｗｒ≦Ｗｊ－０．２５μｍ×２
を満たすように設定されている。
　さらに、Ｗｒを正にするために、
　Ｗｊ＞０．５μｍ
とする必要がある。
　さらに、図８Ｂに示されるように、ＪＦＥＴ領域１０２ｊ内における電流経路５００は、第２炭化珪素半導体層１０６と接続する際、第１炭化珪素半導体層１０２の主面上に対して角度θを有する。いま、ＪＦＥＴ領域１０２ｊ内におけるキャリアの移動度が、半導体基板１０１の主面上に対して平行な方向と垂直な方向においておよそ等しくなるとき、この角度θは４５°となる。したがって、ＪＦＥＴ１０２ｊ表層部の除去深さＤｊの最大値は、角度θが４５°のとき、チャネル除去領域１０６ｒが電流経路５００と交差しないように設定される必要がある。このようにＤｊを設定することにより、ＪＦＥＴ１０２ｊ内における抵抗を増大させることなく、チャネル除去領域１０６ｒを形成することができる。このとき、ＪＦＥＴ領域１０２ｊ表層部の除去深さＤｊは、
　Ｄｊ≦（Ｗｊ－Ｗｒ）／２×ｔａｎ（θ）
　　　≦（Ｗｊ－Ｗｒ）／２×ｔａｎ（４５°）
　　　≦（Ｗｊ－Ｗｒ）／２
を満たすように設定されている。上記式によれば、ＪＦＥＴ領域１０２ｊの幅が広い場合や、チャネル除去領域１０６ｒの幅が狭い場合において、ＪＦＥＴ領域１０２ｊ表層部の除去深さを深くすることができる。
　以上のように、Ｗｒ≦（Ｗｊ－０．２５μｍ×２）と、Ｗｊ＞０．５μｍと、Ｄｊ≦（（Ｗｊ－Ｗｒ）／２）の何れをも満たすように設定されている。
　また、本実施の形態２におけるチャネル除去領域１０６ｒは、平面視されたとき、ユニットセル２００ｕの全周囲に沿って配置されていても良いし、少なくとも３つ以上のユニットセル２００ｕが接する境界近傍のみに配置されていても良い。
　なお、以上の説明では、炭化珪素は４Ｈ－ＳｉＣで説明したが、他のポリタイプ（６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ、１５Ｒ－ＳｉＣ）でも差し支えない。また、面方位として（０００１）面からオフカットした主面で説明したが、他の面（（１１－２０）面や（１－１００）面、または（０００－１）面）及びこれらのオフカット面でも差し支えない。また、基板がＳｉからなり、ドリフト層が炭化珪素（３Ｃ－ＳｉＣ）から成るヘテロ接合を有していても良い。
　本開示の炭化珪素半導体素子は、インバータ回路やチョッパ回路等の種々の電力制御装置や駆動装置に広く適用できる。
　１００，２００　炭化珪素半導体素子
　１００ｕ，２００ｕ　ユニットセル
　１０１　半導体基板
　１０２　第１炭化珪素半導体層
　１０２ｄ　ドリフト領域
　１０２ｉ　ＪＦＥＴ注入領域
　１０２ｊ　ＪＦＥＴ領域
　１０３　ボディ領域
　１０３ｉ　ボディ注入領域
　１０４　ソース領域
　１０４ｉ　ソース注入領域
　１０５　コンタクト領域
　１０５ｉ　コンタクト注入領域
　１０６　第２炭化珪素半導体層
　１０６ａ　上層
　１０６ｂ　下層
　１０６ｃ　チャネル領域
　１０６ｄ　チャネル除去幅
　１０６ｒ　チャネル除去領域
　１０７，１０７ａ，１０７ｂ，１０７ｃ　ゲート絶縁膜
　１０８　ゲート電極
　１０９　ソース電極
　１０９ｉ　ニッケル膜
　１１０　ドレイン電極
　１１１　層間絶縁膜
　１１１ｃ　コンタクトホール
　１１２　上部電極
　１１３　裏面電極
　２０１，２０２，２０３，２０４，２０５　マスク
　３００ｓ，３００ｔ　空乏層
　５００　電流経路
　１０００　炭化珪素半導体素子

Claims (15)

  1. 　第１導電型の半導体基板と、
    　前記半導体基板の表面上に位置する第１導電型の第１炭化珪素半導体層と、
    　前記半導体基板の裏面に位置するドレイン電極と、
    　前記第１炭化珪素半導体層内に離間して位置する複数の第２導電型のボディ領域と、
    　前記ボディ領域内に位置する第１導電型のソース領域と、
    　前記ソース領域と電気的に接続するソース電極と、
    　前記第１炭化珪素半導体層の表面において、平面視して、前記ボディ領域が位置していない領域の第１導電型のＪＦＥＴ領域と、
    　前記第１炭化珪素半導体層の表面上に位置する第１導電型の第２炭化珪素半導体層と、
    　前記第２炭化珪素半導体層の表面上に位置するゲート絶縁膜と、
    　前記ゲート絶縁膜上に位置するゲート電極と、
    を備えたユニットセルを集積化してなり、
    　前記第２炭化珪素半導体層は、少なくとも前記ＪＦＥＴ領域よりも高濃度の第１導電型の不純物を含む高濃度層を前記ゲート絶縁膜側に備え、
    　前記第２炭化珪素半導体層は、前記ＪＦＥＴ領域上の一部に位置する前記第２炭化珪素半導体層の表面から前記高濃度層より前記ＪＦＥＴ領域側まで続く欠落を有し、前記欠落の幅は前記ＪＦＥＴ領域の幅よりも狭い炭化珪素半導体素子。
  2. 　前記第２炭化珪素半導体層の前記欠落は前記ＪＦＥＴ領域に接している、
    　請求項１に記載の炭化珪素半導体素子。
  3. 　前記第２炭化珪素半導体層の前記欠落と前記ＪＦＥＴ領域の間に前記第２炭化珪素半導体層の一部が残存している、
    請求項１に記載の炭化珪素半導体素子。
  4. 　前記ＪＦＥＴ領域は前記第２炭化珪素半導体層の前記欠落に連続する欠落を有する、
    請求項２に記載の炭化珪素半導体素子。
  5. 　離間して位置する前記ボディ領域の最短間隔をＷｊ（μｍ）、前記第２炭化珪素半導体層の前記欠落の幅をＷｒ（μｍ）と定義したとき、
    　　Ｗｊ＞０．５μｍ
    　　Ｗｒ≦Ｗｊ－０．２５μｍ×２
    の何れも満たす、
    請求項１から４のいずれか１項に記載の炭化珪素半導体素子。
  6. 　離間して位置する前記ボディ領域の最短間隔をＷｊ（μｍ）、前記第２炭化珪素半導体層の前記欠落の幅をＷｒ（μｍ）、前記ＪＦＥＴ領域の前記欠落の深さをＤｊ（μｍ）と定義したとき、
    　　Ｗｊ＞０．５μｍ
    　　Ｗｒ≦Ｗｊ－０．２５μｍ×２
    　　Ｄｊ≦（Ｗｊ－Ｗｒ）／２
    の何れも満たす、
    請求項４に記載の炭化珪素半導体素子。
  7. 　前記第２炭化珪素半導体層の前記欠落に位置する前記ゲート絶縁膜の厚みは、前記第２炭化珪素半導体層の前記欠落と離間した前記第２炭化珪素半導体層上の前記ゲート絶縁膜の厚みよりも厚い、
    請求項１から６のいずれか１項に記載の炭化珪素半導体素子。
  8. 　前記ＪＦＥＴ領域は前記第１炭化珪素半導体層よりも高濃度の第１導電型の不純物濃度を含む、
    請求項１から７のいずれか１項に記載の炭化珪素半導体素子。
  9. 　前記第２炭化珪素半導体層は、平面視にて前記ユニットセルの全周囲に欠落を有する、請求項１から８のいずれか１項に記載の炭化珪素半導体素子。
  10. 　前記第２炭化珪素半導体層は、平面視にて少なくとも３つ以上の前記ユニットセルが接する境界近傍に欠落が配置されている、
    請求項１から８のいずれか１項に記載の炭化珪素半導体素子。
  11. 　第１導電型の半導体基板の表面上に第１導電型の第１炭化珪素半導体層を形成する工程（ａ）と、
    　前記第１炭化珪素半導体層内に離間した少なくとも２つの第２導電型のボディ領域を形成する工程（ｂ）と、
    　前記ボディ領域内に第１導電型のソース領域を形成する工程（ｃ）と、
    　前記第１炭化珪素半導体層の表面上に第１導電型の第２炭化珪素半導体層を形成する工程（ｄ）と、
    　前記複数のボディ領域に挟まれたＪＦＥＴ領域に平面視において重なる前記第２炭化珪素半導体層の少なくとも一部を前記第２炭化珪素半導体層の表面から除去する工程（ｅ）と、
    　前記第２炭化珪素半導体層の少なくとも一部が除去された領域に、ゲート絶縁膜を形成する工程（ｆ）と、
    　前記第２炭化珪素半導体層の除去されていない領域上に、ゲート絶縁膜を形成する工程（ｇ）と、を含む、
    炭化珪素半導体素子の製造方法。
  12. 　前記工程（ｅ）は前記第２炭化珪素半導体層の少なくとも一部を熱酸化する工程を含む、
    請求項１１に記載の炭化珪素半導体素子の製造方法。
  13. 　前記工程（ｅ）及び前記工程（ｆ）が同時に実施される、
    請求項１１又は１２に記載の炭化珪素半導体素子の製造方法。
  14. 　前記工程（ｆ）及び前記工程（ｇ）が同時に実施される、
    請求項１１又は１２に記載の炭化珪素半導体素子の製造方法。
  15. 　前記工程（ｆ）に続き、前記工程（ｇ）が実施される、
    請求項１１から１３のいずれか１項に記載の炭化珪素半導体素子の製造方法。
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