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WO2015122257A1 - 光電変換素子 - Google Patents

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WO2015122257A1
WO2015122257A1 PCT/JP2015/051790 JP2015051790W WO2015122257A1 WO 2015122257 A1 WO2015122257 A1 WO 2015122257A1 JP 2015051790 W JP2015051790 W JP 2015051790W WO 2015122257 A1 WO2015122257 A1 WO 2015122257A1
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WO
WIPO (PCT)
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type
amorphous semiconductor
semiconductor layer
silicon substrate
photoelectric conversion
Prior art date
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Ceased
Application number
PCT/JP2015/051790
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English (en)
French (fr)
Inventor
神川　剛
真臣 原田
和也 辻埜
直城 小出
直城 浅野
雄太 松本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of WO2015122257A1 publication Critical patent/WO2015122257A1/ja
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10F10/00—Individual photovoltaic cells, e.g. solar cells
    • H10F10/10—Individual photovoltaic cells, e.g. solar cells having potential barriers
    • H10F10/16—Photovoltaic cells having only PN heterojunction potential barriers
    • H10F10/164—Photovoltaic cells having only PN heterojunction potential barriers comprising heterojunctions with Group IV materials, e.g. ITO/Si or GaAs/SiGe photovoltaic cells
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    • H10F10/166—Photovoltaic cells having only PN heterojunction potential barriers comprising heterojunctions with Group IV materials, e.g. ITO/Si or GaAs/SiGe photovoltaic cells the heterojunctions being Group IV-IV heterojunctions, e.g. Si/Ge, SiGe/Si or Si/SiC photovoltaic cells the Group IV-IV heterojunctions being heterojunctions of crystalline and amorphous materials, e.g. silicon heterojunction [SHJ] photovoltaic cells
    • H—ELECTRICITY
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    • H10F10/10—Individual photovoltaic cells, e.g. solar cells having potential barriers
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    • H10F77/707—Surface textures, e.g. pyramid structures of the substrates or of layers on substrates, e.g. textured ITO layer on a glass substrate
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    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Definitions

  • This invention relates to a photoelectric conversion element.
  • pyramidal unevenness caused by the (111) plane is obtained by anisotropically etching the surface of the silicon substrate having the (100) plane using an alkaline solution. It is known to use a light confinement structure having a shape.
  • Such a light confinement structure can increase the short-circuit current because the reflectivity of the surface of the silicon substrate is reduced due to the pyramidal uneven shape.
  • intrinsic (i-type) amorphous silicon is interposed between the n-type single crystal silicon substrate and the p-type amorphous silicon layer to reduce defects at the interface and to improve the heterojunction interface characteristics.
  • HIT Heterojunction with Intrinsic Thin Layer
  • ⁇ Pyramidal irregularities are formed on the surface of the silicon substrate so that incident sunlight is not reflected on the surface of the silicon substrate, thereby reducing the reflectance of the surface of the silicon substrate.
  • a photoelectric conversion element capable of improving the conversion efficiency by suppressing the deterioration of the passivation characteristics due to the texture structure is provided.
  • the photoelectric conversion element is a photoelectric conversion element including a silicon substrate, and the silicon substrate has first and second surfaces.
  • the first surface is textured.
  • the second surface is opposed to the first surface, has no texture structure, and includes a first unevenness and a second unevenness.
  • the height difference of the first unevenness is 6 ⁇ m or less, and the average surface roughness of the second unevenness is smaller than 0.75 nm.
  • the open circuit voltage is increased. Become.
  • the conversion efficiency can be improved by suppressing the deterioration of the passivation characteristics due to the texture structure.
  • the height difference of the first unevenness is 2 ⁇ m or less.
  • the open circuit voltage can be dramatically increased as the average surface roughness of the second unevenness decreases.
  • the photoelectric conversion element further includes first and second amorphous semiconductor layers.
  • the first amorphous semiconductor layer is disposed in contact with the second surface and substantially has an i-type conductivity type.
  • the second amorphous semiconductor layer is disposed in contact with the first amorphous semiconductor layer and has a conductivity type opposite to that of the silicon substrate.
  • the conversion efficiency can be improved by suppressing the deterioration of the passivation characteristics due to the texture structure.
  • the average surface roughness of the second unevenness is 0.40 nm or less.
  • the open circuit voltage can be increased dramatically as the height difference of the first unevenness decreases.
  • the photoelectric conversion element further includes third and fourth amorphous semiconductor layers.
  • the third amorphous semiconductor layer is disposed in contact with the first surface and substantially has an i-type conductivity type.
  • the fourth amorphous semiconductor layer is disposed in contact with the third amorphous semiconductor layer and has the same conductivity type as that of the silicon substrate.
  • the light receiving surface of the silicon substrate is passivated by the third amorphous semiconductor layer, and recombination of the photoexcited minority carriers on the light receiving surface side is suppressed. As a result, the short circuit current increases.
  • the photoelectric conversion element further includes first to fifth amorphous semiconductor layers.
  • the first amorphous semiconductor layer is disposed in contact with the first surface.
  • the second amorphous semiconductor layer is disposed in contact with the second surface and has a substantially i-type conductivity type.
  • the third amorphous semiconductor layer is disposed in contact with the second surface and is disposed adjacent to the second amorphous semiconductor layer in the in-plane direction of the silicon substrate.
  • the fourth amorphous semiconductor layer is disposed in contact with the second amorphous semiconductor layer and has a conductivity type opposite to that of the silicon substrate.
  • the fifth amorphous semiconductor layer is disposed in contact with the third amorphous semiconductor layer and has the same conductivity type as that of the silicon substrate.
  • the photoelectric conversion element in which the pn junction by the heterojunction is arranged on the side opposite to the light receiving surface, recombination of carriers on the light receiving surface side of the silicon substrate is suppressed to increase the short-circuit current and increase the open circuit voltage.
  • the conversion efficiency can be further improved by further suppressing the deterioration of the passivation characteristics due to the texture structure.
  • the silicon substrate is substantially sandwiched between the i-type amorphous semiconductor layers, thermal strain of the silicon substrate can be suppressed in the manufacturing process of the photoelectric conversion element, so that the lifetime of the carrier can be suppressed.
  • the first amorphous semiconductor layer includes sixth and seventh amorphous semiconductor layers.
  • the sixth amorphous semiconductor layer is disposed in contact with the light receiving surface of the silicon substrate and substantially has an i-type conductivity type.
  • the seventh amorphous semiconductor layer is disposed in contact with the sixth amorphous semiconductor layer and has the same conductivity type as that of the silicon substrate.
  • the recombination of carriers on the light receiving surface side of the silicon substrate is further suppressed.
  • the conversion efficiency can be further improved by increasing the short-circuit current.
  • the open circuit voltage is increased. Become.
  • the conversion efficiency can be improved by suppressing the deterioration of the passivation characteristics due to the texture structure.
  • FIG. 1 It is sectional drawing which shows the structure of the photoelectric conversion element by Embodiment 1 of this invention. It is a top view of the electrode of the back surface side of the photoelectric conversion element shown in FIG. It is a figure which shows the microscope picture of the (100) plane of an n-type single crystal silicon substrate. It is a figure which shows the SEM photograph of a flat board
  • FIG. 4 is a third process diagram illustrating a method for manufacturing the photoelectric conversion element illustrated in FIG. 1.
  • 6 is a cross-sectional view illustrating a configuration of a photoelectric conversion element according to Embodiment 2.
  • FIG. It is a 1st process drawing which shows the manufacturing method of the photoelectric conversion element shown in FIG.
  • It is a 2nd process drawing which shows the manufacturing method of the photoelectric conversion element shown in FIG.
  • It is a figure which shows the microscope picture of the (100) plane of an n-type single crystal silicon substrate.
  • 6 is a cross-sectional view illustrating a configuration of a photoelectric conversion element according to Embodiment 4.
  • FIG. FIG. 15 is a first process diagram illustrating a method for manufacturing the photoelectric conversion element illustrated in FIG. 14.
  • FIG. 15 is a second process diagram illustrating a method for manufacturing the photoelectric conversion element illustrated in FIG. 14.
  • FIG. 15 is a third process diagram illustrating the method for manufacturing the photoelectric conversion element illustrated in FIG. 14.
  • FIG. 6 is a cross-sectional view illustrating a configuration of a photoelectric conversion element according to a fifth embodiment.
  • FIG. 19 is a first process diagram illustrating a method for manufacturing the photoelectric conversion element illustrated in FIG. 18.
  • FIG. 19 is a second process diagram illustrating a method of manufacturing the photoelectric conversion element illustrated in FIG. 18.
  • FIG. 19 is a third process diagram illustrating a method for manufacturing the photoelectric conversion element illustrated in FIG. 18. It is the schematic which shows the structure of a photoelectric conversion module provided with the photoelectric conversion element by this embodiment.
  • amorphous silicon is expressed as “a-Si”, but this notation actually means that hydrogen (H) atoms are included.
  • (a-Ge) means that an H atom is contained.
  • the amorphous semiconductor layer includes a completely amorphous semiconductor layer and a microcrystalline semiconductor layer.
  • the microcrystalline semiconductor layer refers to a semiconductor in which the average particle diameter of semiconductor crystals precipitated in the amorphous semiconductor layer is 1 to 50 nm.
  • FIG. 1 is a cross-sectional view showing the configuration of the photoelectric conversion element according to Embodiment 1.
  • photoelectric conversion element 100 according to Embodiment 1 includes n-type single crystal silicon substrate 1, amorphous semiconductor layer 2, i-type amorphous semiconductor layers 3 and 4, and p-type non-crystal.
  • a crystalline semiconductor layer 5, an n-type amorphous semiconductor layer 6, transparent conductive films 7 and 8, electrodes 9 and 10, and an insulating layer 11 are provided.
  • the n-type single crystal silicon substrate 1 has, for example, a (100) plane orientation and a specific resistance of 0.1 to 10 ⁇ ⁇ cm.
  • the n-type single crystal silicon substrate 1 has a light receiving surface textured.
  • the thickness of the n-type single crystal silicon substrate 1 is, for example, 100 to 150 ⁇ m.
  • the amorphous semiconductor layer 2 is disposed on the n-type single crystal silicon substrate 1 in contact with the light receiving surface of the n-type single crystal silicon substrate 1.
  • i-type amorphous semiconductor layers 3 and 4 are arranged on n-type single crystal silicon substrate 1 in contact with the back surface of n-type single crystal silicon substrate 1 (the surface opposite to the surface on which the texture structure is formed). .
  • the p-type amorphous semiconductor layer 5 is disposed on the i-type amorphous semiconductor layer 3 in contact with the i-type amorphous semiconductor layer 3.
  • the n-type amorphous semiconductor layer 6 is disposed on the i-type amorphous semiconductor layer 4 in contact with the i-type amorphous semiconductor layer 4.
  • the transparent conductive film 7 is disposed on the p-type amorphous semiconductor layer 5 in contact with the p-type amorphous semiconductor layer 5.
  • the transparent conductive film 8 is disposed on the n-type amorphous semiconductor layer 6 in contact with the n-type amorphous semiconductor layer 6.
  • the electrode 9 is disposed on the transparent conductive film 7 in contact with the transparent conductive film 7.
  • the electrode 10 is disposed on the transparent conductive film 8 in contact with the transparent conductive film 8.
  • the insulation increase 11 is disposed on the amorphous semiconductor layer 2 in contact with the amorphous semiconductor layer 2.
  • the amorphous semiconductor layer 2 is composed of i-type amorphous semiconductor layer / n-type amorphous semiconductor layer or n-type amorphous semiconductor layer.
  • the amorphous semiconductor layer 2 is composed of an i-type amorphous semiconductor layer / n-type amorphous semiconductor layer
  • the i-type amorphous semiconductor layer is disposed in contact with the n-type single crystal silicon substrate 1, and the n-type non-crystalline semiconductor layer 2 is formed.
  • the crystalline semiconductor layer is disposed in contact with the i-type amorphous semiconductor layer.
  • the i-type amorphous semiconductor layer is made of i-type a-Si.
  • the i-type amorphous semiconductor layer has a thickness of 1 to 10 nm, for example, a thickness of 3 nm.
  • the n-type amorphous semiconductor layer is made of n-type a-Si.
  • the n-type amorphous semiconductor layer has a thickness of 2 to 50 nm, for example, a thickness of 12 nm.
  • the n-type amorphous semiconductor layer has a thickness of 3 to 60 nm, for example, 15 nm.
  • the amorphous semiconductor layer 2 includes at least an n-type amorphous semiconductor layer having the same conductivity type as that of the n-type single crystal silicon substrate 1. As a result, the amorphous semiconductor layer 2 can suppress the minority carriers (holes) generated in the n-type single crystal silicon substrate 1 from reaching the insulating layer 11 and improve the short circuit current.
  • Each of the i-type amorphous semiconductor layers 3 and 4 is made of i-type a-Si.
  • the i-type amorphous semiconductor layer 3 has a thickness of 1 to 10 nm, for example, 2 nm.
  • the i-type amorphous semiconductor layer 4 has a thickness of 1 to 10 nm, for example, a thickness of 3 nm.
  • the thickness of the i-type amorphous semiconductor layer 4 is different from the thickness of the i-type amorphous semiconductor layer 3.
  • the thickness of the i-type amorphous semiconductor layer 4 may be the same as the thickness of the i-type amorphous semiconductor layer 3.
  • the p-type amorphous semiconductor layer 5 is made of p-type a-Si.
  • the p-type amorphous semiconductor layer 5 has a thickness of 2 to 50 nm, for example, a thickness of 25 nm.
  • the p-type amorphous semiconductor layer 5 contains, for example, boron (B) as a p-type impurity, and the B concentration is, for example, 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 .
  • the n-type amorphous semiconductor layer 6 is made of n-type a-Si.
  • the n-type amorphous semiconductor layer 6 has a thickness of 2 to 50 nm, for example, a thickness of 15 nm.
  • the n-type amorphous semiconductor layer 6 includes, for example, phosphorus (P) as an n-type impurity, and the P concentration is, for example, 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 .
  • Each of the transparent conductive films 7 and 8 is made of ITO, SnO 2, ZnO, or the like. Each of the transparent conductive films 7 and 8 has a thickness of 70 to 100 nm.
  • Each of the electrodes 9 and 10 is made of a conductive material such as a metal such as Ag, Cu, Sn, Pt, or Au, or an alloy containing one or more of these metals.
  • a conductive material such as a metal such as Ag, Cu, Sn, Pt, or Au, or an alloy containing one or more of these metals.
  • Each of the electrodes 9 and 10 may be a single film of the metal described above or a multilayer film of the transparent conductive film and the metal.
  • the insulating layer 11 has a function as an antireflection film and a function as a protective film.
  • the insulating layer 11 is made of silicon or aluminum nitride, oxynitride and oxide, titanium, zirconium, niobium, yttrium, tantalum, or the like, and generally has a large absorption in the visible light region. Made of no dielectric.
  • the insulating layer 11 may be a single film as described above, and is preferably a multilayer film made of a material selected from the above.
  • the insulating layer 11 has a thickness of 80 to 300 nm. Thereby, the reflectance at the surface of the n-type single crystal silicon substrate 1 can be reduced, and the short-circuit current can be increased.
  • the insulating layer 11 is preferably made of silicon nitride or silicon oxynitride.
  • FIG. 2 is a plan view of the electrodes 9 and 10 on the back surface side of the photoelectric conversion element 100 shown in FIG. Referring to FIG. 2, each of electrodes 9 and 10 has a comb shape. The comb shape of the electrode 9 is arranged so as to mesh with the comb shape of the electrode 10.
  • FIG. 3 is a view showing a micrograph of the (100) plane of the n-type single crystal silicon substrate 1.
  • the silicon substrate used for the photoelectric conversion element is usually not subjected to a mirroring process such as CMP (Chemical-Mechanical Polishing) from the viewpoint of low cost.
  • CMP Chemical-Mechanical Polishing
  • the silicon substrate is planarized by chemical etching without using a mechanical polishing step as in CMP.
  • a substrate surface is called a flat substrate surface.
  • substrate surface is a board
  • etching is performed in order to remove the damage layer and the unevenness on the surface and flatten the surface.
  • this etching is called a damage layer removal etching process.
  • an alkaline solution such as sodium hydroxide (NaOH) is generally used for stabilization of the process.
  • an alkaline solution for example, NaOH etching solution: 10%, diluted with H 2 O, about 2 minutes at 80 ° C.
  • an alkaline solution for example, NaOH etching solution: 10%, diluted with H 2 O, about 2 minutes at 80 ° C.
  • etching can be performed without generating a complete pyramid shape.
  • a quadrangular uneven shape is formed as shown in FIG.
  • This rectangular uneven shape is referred to as “macro unevenness” in the embodiment of the present invention.
  • This macro unevenness is a quadrangle whose length of one side is about 10 to 50 ⁇ m, and when measuring the depth with a laser microscope or the like, it exists in a wide range from shallow to about 500 nm to several ⁇ m. ((B) of FIG. 3).
  • the angle of the slope is about 10 to 30 degrees, and most is about 20 degrees.
  • the angle of the slope here is an angle formed by the substrate surface ((100) plane) and a quadrangular slope as shown in FIG.
  • the substrate thickness is etched as thin as about 100 to 150 ⁇ m by using acid-based etching such as hydrofluoric acid.
  • acid-based etching such as hydrofluoric acid.
  • a protective film SiO 2 , SiN, etc.
  • the thickness of the protective film is about 1 to 2 ⁇ m.
  • the protective film is formed by a method such as sputtering, electron beam evaporation, and TEOS. Since the surface of the silicon substrate on which the protective film is formed is not etched with an alkaline etchant, a texture structure is not formed.
  • the n-type single crystal silicon substrate 1 having the texture structure formed only on one side can be produced.
  • macro unevenness is formed on the entire surface of the substrate, and unevenness on the order of ⁇ m is formed on the flat substrate surface on which the texture structure is not formed.
  • FIG. 4 is a view showing an SEM (Scanning Electron Microscope) photograph of the flat substrate surface.
  • the vertex area and the bottom area are always present in the pyramid shape, and such a vertex area and the bottom area are not present on the flat surface.
  • the top and bottom become carrier recombination centers that cause a decrease in the lifetime of minority carriers, this type of loss occurs because there is almost no flat substrate surface. It is difficult to perform passivation that is better than the surface on which the texture structure is formed.
  • the inclined surface of the macro unevenness has an angle of about 10 to 30 degrees.
  • the (111) plane appears by anisotropic etching, so the angle with the (100) plane is 54.7 degrees.
  • the angle is completely matched with 54.7 degrees. It is difficult to do so, but the inclination is slightly relaxed, but it is still about 50 degrees.
  • the surface orientation of silicon is greatly different between the texture structure and the macro unevenness formed on the flat substrate surface. For this reason, when amorphous silicon is deposited by the CVD method, the mechanism of passivation is greatly different.
  • the flat substrate surface is different from the surface having a texture structure in that the flat substrate surface has very fine nano irregularities on the order of nm.
  • FIG. 5 is a diagram showing an AFM image.
  • 5A is an AFM image showing a height distribution
  • FIG. 5B is a differential image of the height distribution.
  • fine irregularities of about several tens to 100 nm are formed.
  • the size is greatly different by a digit and completely different.
  • the height is about several nm, and a height of about several nm is formed on the entire surface of the substrate.
  • this unevenness is referred to as “nano-unevenness”, and an unevenness having a size smaller than 1 ⁇ m and a height smaller than 100 nm is defined as nano-unevenness.
  • corrugation whose magnitude
  • the macro unevenness and the nano unevenness are defined as described above.
  • “macro unevenness is 2 ⁇ m or less” is described in all regions of the substrate. It is not necessarily formed to be 2 ⁇ m or less, and some abnormal portions may be formed. Even in this case, since the abnormal portion is very small in area, the effect described in the embodiment of the present invention is not affected. Therefore, even if the macro unevenness is 2 ⁇ m or less or the nano unevenness is 0.75 nm or less, it is a problem if 90% or more of the total area of the silicon substrate is within the described range. Make it not exist.
  • the n-type single crystal silicon substrate 1 has macro unevenness and nano unevenness on the surface opposite to the light receiving surface (surface on which the texture structure is formed).
  • the size of the nano unevenness is defined by the average surface roughness Ra measured by AFM.
  • the average surface roughness Ra is an index for quantifying the unevenness of the surface measured by AFM, and is defined by the following equation.
  • hydrofluoric acid solution the hydrofluoric acid solution.
  • the average surface roughness Ra was smaller when treated with a solution (A) having a higher hydrofluoric acid concentration. It was found that the higher the hydrofluoric acid concentration, the lower the average surface roughness Ra, and the lower the height of the irregularities, the closer to the flat state.
  • the thickness of the silicon substrate was adjusted so that the thickness after the treatment with the solutions (A) and (B) was the same.
  • hydrofluoric acid concentration and nitric acid concentration are not limited to the above, and can be set as appropriate.
  • a photoelectric conversion element having the structure shown in FIG. 1 was produced using these substrates.
  • the size of the photoelectric conversion element was 2 cm square, and the photoelectric conversion elements were produced at equal intervals in 4 rows ⁇ 4 columns in a silicon substrate (125 mm square).
  • FIG. 6 is a diagram showing the relationship between the average surface roughness and the open circuit voltage.
  • the vertical axis represents the open circuit voltage
  • the horizontal axis represents the average surface roughness.
  • the open circuit voltage is normalized by the open circuit voltage when the height difference of the macro unevenness is 6 ⁇ m and the average surface roughness Ra is 1.15 nm.
  • the open circuit voltage Voc increases as the average surface roughness Ra decreases with respect to each height difference of the macro unevenness.
  • the open circuit voltage Voc hardly changes even if the height difference of the macro unevenness is reduced.
  • the open circuit voltage Voc is improved if the height difference of the macro unevenness is 6 ⁇ m or less. Further, the improvement rate of the open circuit voltage Voc increases as the height difference of the macro unevenness decreases in the range of 6 ⁇ m or less.
  • the open circuit voltage Voc When the nano unevenness is large, even if the level difference of the macro unevenness is reduced and flattened, the open circuit voltage Voc is not greatly improved. However, when the nano unevenness is 0.75 nm or less, the height of the macro unevenness is high. It has been found that reducing the difference is effective in improving the open circuit voltage Voc.
  • the height difference of the macro unevenness is preferably 2 ⁇ m or less. Moreover, it is more preferable that the height difference of the macro unevenness is 1 ⁇ m or less, and the average surface roughness of the nano unevenness is 0.4 nm or less. When the thickness is 0.4 nm or less, the flatness is improved, and the adhesiveness when the electrode is formed becomes uniform, so that an effect of suppressing electrode peeling is obtained.
  • the open circuit voltage Voc is correlated with the macro unevenness and the nano unevenness as follows.
  • the macro unevenness on the (100) plane has an angle of about 20 degrees from the (100) plane, and exposes a crystal plane different from the (111) plane of the texture structure.
  • nano unevenness having a large average surface roughness Ra is formed on the slope portion, it is considered that the recombination center of the carrier becomes large.
  • the open circuit voltage Voc is considered to be lower, and it is considered that the area of the slope portion is reduced by reducing the height difference of the macro unevenness.
  • the open circuit voltage Voc increases as the average surface roughness Ra decreases.
  • the pn junction is formed between the n-type single crystal silicon substrate 1 and the p-type amorphous semiconductor layer 5 deposited on the n-type single crystal silicon substrate 1.
  • the shape of the pn junction interface affects the open circuit voltage Voc. That is, it was found that the higher the open circuit voltage Voc is obtained, the smaller the average surface roughness Ra and the pn junction formed with a flat interface.
  • the average surface roughness Ra of the nano unevenness is determined by the concentration of hydrofluoric acid (mixing ratio of hydrofluoric acid and nitric acid). It was found that the unevenness can be controlled by the concentration regardless of the etching time.
  • the shape of the macro unevenness changes by adjusting the etching time.
  • the rectangular recesses seen in the macro unevenness are gradually etched by the longer etching time, and the depth of the rectangular shape (the difference in height from the surroundings) becomes smaller. Further, the angle of the quadrangular inclined portion gradually decreases from about 20 degrees.
  • the open circuit voltage Voc that determines the characteristics of the photoelectric conversion element has a strong correlation with the surface roughness of the silicon substrate. It was found that the surface roughness depends on both the macro unevenness and the nano unevenness, and the mutual roughness influences each other.
  • the open-circuit voltage Voc is improved, so the n-type single crystal silicon substrate 1 is Opposite to the surface on which the texture structure is formed, it has a surface (back surface) in which the macro unevenness is 0.6 ⁇ m or less and the average surface roughness of the nano unevenness is 0.75 nm or less.
  • FIG. 7 to 9 are first to third process diagrams showing a method for manufacturing the photoelectric conversion element 100 shown in FIG. 1, respectively.
  • the photoelectric conversion element 100 is manufactured by a plasma CVD (Chemical Vapor Deposition) method mainly using a plasma apparatus.
  • a plasma CVD Chemical Vapor Deposition
  • the plasma apparatus includes, for example, a power source that applies RF power of 13.56 MHz to the parallel plate electrodes via a matching unit.
  • the silicon substrate sliced from the silicon ingot is etched with the above-described solution (A) to produce the n-type single crystal silicon substrate 1 having macro unevenness and nano unevenness ( Step (a) in FIG. 7).
  • silicon oxide (SiO 2) having a thickness of about 100 to 300 nm is formed on one surface of the n-type single crystal silicon substrate 1 by sputtering, and 1 wt% to 5 wt% potassium hydroxide (KOH) and 1
  • the surface of the n-type single crystal silicon substrate 1 is chemically anisotropically etched by using 10% by weight of isopropyl alcohol (IPA) at a temperature of 80 ° C. to 90 ° C. for 30 minutes.
  • IPA isopropyl alcohol
  • the other surface of the silicon substrate 1 is textured (see step (b) in FIG. 7). In this case, the inclination angle of the formed pyramid shape is between 50 degrees and 60 degrees.
  • the n-type single crystal silicon substrate 1 is immersed in hydrofluoric acid to remove the natural oxide film formed on the surface of the n-type single crystal silicon substrate 1, and the surface of the n-type single crystal silicon substrate 1 is hydrogenated. Terminate.
  • the n-type single crystal silicon substrate 1 is put into the reaction chamber of the plasma apparatus.
  • the amorphous semiconductor layer 2 is formed on the light receiving surface (surface on which the texture structure is formed) of the n-type single crystal silicon substrate 1 by the plasma CVD method (see step (c) in FIG. 7).
  • the i-type amorphous semiconductor layer is formed of, for example, 40 sccm of silane (SiH 4 ) gas and 0 sccm to 100 sccm.
  • SiH 4 silane
  • the pressure was set to 40 Pa (40 to 120 Pa)
  • the substrate temperature was set to 170 ° C.
  • the n-type amorphous semiconductor layer is formed by, for example, flowing 40 sccm of SiH 4 gas, 0 sccm to 100 scm of H 2 gas, and hydrogen-diluted 40 sccm of phosphine (PH 3 ) gas into the reaction chamber.
  • set 40Pa 40 ⁇ 120Pa
  • the substrate temperature 170 °C 130 ⁇ 180 °C
  • the RF having a power density of 8.33mW / cm 2 (5 ⁇ 15mW / cm 2) through a matching unit And applied to parallel plate electrodes.
  • the concentration of PH 3 gas diluted with hydrogen is, for example, 1%.
  • the n-type amorphous semiconductor layer is formed using the above formation conditions.
  • the i-type amorphous semiconductor layer 20 is formed on the back surface (texture structure is different) of the n-type single crystal silicon substrate 1 by plasma CVD. It is formed on the surface opposite to the formed surface (see step (d) in FIG. 7).
  • a resist is applied to the entire surface of the p-type amorphous semiconductor layer 30, and the applied resist is patterned by photolithography to form a resist pattern 40 (see step (f) in FIG. 8).
  • a part of the i-type amorphous semiconductor layer 20 and the p-type amorphous semiconductor layer 30 is etched using the resist pattern 40 as a mask, and the i-type amorphous semiconductor layer 3 and the p-type amorphous semiconductor layer 5 are removed. (See step (g) in FIG. 8).
  • an i-type amorphous semiconductor layer 50 is deposited on the n-type single crystal silicon substrate 1 and the resist pattern 40 using the same formation conditions as those of the i-type amorphous semiconductor layer described above, and thereafter, an n-type amorphous semiconductor is deposited.
  • the n-type amorphous semiconductor layer 60 is formed on the i-type amorphous semiconductor layer 50 by plasma CVD using the same formation conditions as those of the porous semiconductor layer (see step (h) in FIG. 8).
  • the resist pattern 40 is removed using an alkaline solution (KOH, NaOH).
  • KOH, NaOH an alkaline solution
  • the i-type amorphous semiconductor layer / n-type amorphous semiconductor layer formed on the resist pattern 40 is removed by lift-off, and the i-type amorphous semiconductor layer 4 and the n-type amorphous semiconductor layer 6 are removed. Is formed (see step (i) in FIG. 8).
  • an insulating layer 11 made of silicon nitride is formed on the amorphous semiconductor layer 2 by a sputtering method (see step (j) in FIG. 9).
  • a transparent conductive film (ITO) is formed on the entire surface of the p-type amorphous semiconductor layer 5 and the n-type amorphous semiconductor layer 6 by a sputtering method, and subsequently, Ag is formed by an electron beam evaporation method. Then, the transparent conductive film (ITO) and Ag are etched to form the transparent conductive films 7 and 8 and the electrodes 9 and 10 (see step (k) in FIG. 9). Thereby, the photoelectric converter 100 is completed.
  • ITO transparent conductive film
  • the i-type amorphous semiconductor layer 4 / n-type amorphous semiconductor layer 6 is formed after the i-type amorphous semiconductor layer 3 / p-type amorphous semiconductor layer 5 is formed.
  • the present invention is not limited to this, and after forming the i-type amorphous semiconductor layer 4 / n-type amorphous semiconductor layer 6, the i-type amorphous semiconductor layer 3 / p-type amorphous semiconductor layer is formed. 5 may be formed.
  • the n-type single crystal silicon substrate 1 of the photoelectric conversion element 100 has a texture structure on the surface where the height difference of the macro unevenness is 0.6 ⁇ m or less and the average surface roughness of the nano unevenness is 0.75 nm or less. Therefore, the open circuit voltage of the photoelectric conversion element 100 is increased. Therefore, the conversion efficiency can be improved by suppressing the deterioration of the passivation characteristics due to the texture structure.
  • the transparent conductive film 7 is disposed between the p-type amorphous semiconductor layer 5 and the electrode 9, and the transparent conductive film is interposed between the n-type amorphous semiconductor layer 6 and the electrode 10. Since 8 is disposed, carrier recombination can be suppressed at the interface between the p-type amorphous semiconductor layer 5 and the electrode 9 and at the interface between the n-type amorphous semiconductor layer 6 and the electrode 10.
  • the light transmitted through the n-type single crystal silicon substrate 1 can be reflected at the interface between the transparent conductive film 7 and the electrode 9 and the interface between the transparent conductive film 8 and the electrode 10 to increase the short circuit current.
  • the photoelectric conversion element 100 may not include the transparent conductive film 8. This is because the transparent conductive film 8 is disposed between the n-type amorphous semiconductor layer 6 that collects majority carriers (electrons) and the electrode 10, so that recombination of carriers does not become a problem. Therefore, in the photoelectric conversion element 100, it is sufficient that a transparent conductive film is disposed between at least the p-type amorphous semiconductor layer 5 that collects minority carriers (holes) and the electrode 9.
  • the photoelectric conversion element 100 may not include the i-type amorphous semiconductor layers 3 and 4. Even without the i-type amorphous semiconductor layers 3 and 4, a pn junction (n-type single crystal silicon substrate 1 / p-type amorphous semiconductor layer 5) can be formed on the back surface of the n-type single crystal silicon substrate 1. Because it can.
  • the i-type amorphous semiconductor layers 3 and 4 are made of i-type a-Si.
  • the i-type amorphous semiconductor layers 3 and 4 are not limited to this. , I-type a-SiC, i-type a-SiN, i-type a-SiO, i-type a-SiON, i-type a-SiGe, and i-type a-Ge.
  • the i-type amorphous semiconductor layers 3 and 4 may contain P or B of 1 ⁇ 10 16 cm ⁇ 3 or less.
  • dopant impurities such as P and B are attached to the walls of the reaction chamber, and the dopant impurities are mixed when forming the i-type amorphous semiconductor layers 3 and 4. Because it does. Even if a dopant impurity having a concentration of 1 ⁇ 10 16 cm ⁇ 3 or less is mixed, an amorphous silicon film or the like containing a dopant impurity having a concentration of 1 ⁇ 10 16 cm ⁇ 3 or less is substantially i-type conductive. Has a mold. Therefore, the i-type amorphous semiconductor layers 3 and 4 only need to have substantially the i-type conductivity type.
  • the n-type amorphous semiconductor layer 3 has been described as being made of n-type a-Si, the first embodiment is not limited to this, and the n-type amorphous semiconductor layer 3 is made of n-type a-SiC, n It may be composed of any one of type a-SiN, n-type a-SiO, n-type a-SiON, n-type a-SiGe, and n-type a-Ge.
  • the p-type amorphous semiconductor layer 5 has been described as being made of p-type a-Si.
  • the first embodiment is not limited to this, and the p-type amorphous semiconductor layer 5 is composed of p-type a-SiC, p-type. It may be composed of any one of type a-SiN, p-type a-SiO, p-type a-SiON, p-type a-SiGe, and p-type a-Ge.
  • i-type a-SiC is formed by the above-described plasma CVD method using SiH 4 gas, H 2 gas, and methane (CH 4 ) gas as material gases.
  • i-type a-SiN is formed by the above-described plasma CVD method using SiH 4 gas, H 2 gas and ammonia (NH 3 ) gas as material gases.
  • the i-type a-SiO is formed by the above-described plasma CVD method using SiH 4 gas, H 2 gas, and O 2 gas as material gases.
  • the i-type a-SiON is formed by the above-described plasma CVD method using SiH 4 gas, H 2 gas, O 2 gas, and NH 3 gas as material gases.
  • the i-type a-SiGe is formed by the above-described plasma CVD method using SiH 4 gas, H 2 gas and germane (GeH 4 ) gas as material gases.
  • i-type a-Ge is formed by the above-described plasma CVD method using H 2 gas and GeH 4 gas as material gases.
  • the n-type a-SiC is formed by the above-described plasma CVD method using SiH 4 gas, H 2 gas, CH 4 gas, and PH 3 gas as material gases.
  • the n-type a-SiN is formed by the above-described plasma CVD method using SiH 4 gas, H 2 gas, NH 3 gas, and PH 3 gas as material gases.
  • the n-type a-SiO is formed by the above-described plasma CVD method using SiH 4 gas, H 2 gas, O 2 gas, and PH 3 gas as material gases.
  • the n-type a-SiON is formed by the above-described plasma CVD method using SiH 4 gas, H 2 gas, and O 2 gas as materials gas and NH 3 gas and PH 3 gas.
  • the n-type a-SiGe is formed by the above-described plasma CVD method using SiH 4 gas, H 2 gas, GeH 4 gas and PH 3 gas as material gases.
  • the n-type a-Ge is formed by the above-described plasma CVD method using H 2 gas, GeH 4 gas and PH 3 gas as material gases.
  • the p-type a-SiC is formed by the above-described plasma CVD method using SiH 4 gas, H 2 gas, CH 4 gas, and B 2 H 6 gas as material gases.
  • the p-type a-SiN is formed by the above-described plasma CVD method using SiH 4 gas, H 2 gas, NH 3 gas, and B 2 H 6 gas as material gases.
  • the p-type a-SiO is formed by the above-described plasma CVD method using SiH 4 gas, H 2 gas, O 2 gas, and B 2 H 6 gas as material gases.
  • the p-type a-SiON is formed by the above-described plasma CVD method using SiH 4 gas, H 2 gas, O 2 gas, NH 3 gas, and B 2 H 6 gas as material gases.
  • the p-type a-SiGe is formed by the above-described plasma CVD method using SiH 4 gas, H 2 gas, GeH 4 gas, and B 2 H 6 gas as material gases.
  • the p-type a-Ge is formed by the above-described plasma CVD method using H 2 gas, GeH 4 gas, and B 2 H 6 gas as material gases.
  • the photoelectric conversion element 100 may include any one of a p-type single crystal silicon substrate, an n-type polycrystalline silicon substrate, and a p-type polycrystalline silicon substrate instead of the n-type single crystal silicon substrate 1.
  • each of the p-type single crystal silicon substrate, the n-type polycrystalline silicon substrate, and the p-type polycrystalline silicon substrate is etched by the above-described method, and the macro unevenness whose height difference is 6 ⁇ m or less and the average surface roughness are It has a surface (back surface) including nano unevenness that is 0.75 nm or less.
  • the texture structure is formed by dry etching.
  • the photoelectric conversion element 100 generally only needs to include a silicon substrate.
  • the pn junction is not the light-receiving surface side where the texture structure is formed, but the macro unevenness having a height difference of 6 ⁇ m or less and the nano unevenness having an average surface roughness of 0.75 nm or less. It is arranged on the surface side having This is because the open circuit voltage is improved when the height difference of the macro unevenness is 6 ⁇ m or less and the average surface roughness of the nano unevenness is 0.75 nm or less.
  • FIG. 10 is a cross-sectional view illustrating a configuration of the photoelectric conversion element according to the second embodiment.
  • photoelectric conversion element 200 according to the second embodiment includes n-type single crystal silicon substrate 1, i-type amorphous semiconductor layers 201 and 203, n-type amorphous semiconductor layer 202, p A type amorphous semiconductor layer 204, a transparent conductive film 205, a conductive layer 206, and electrodes 207 and 208 are provided.
  • the i-type amorphous semiconductor layer 201 is made of an intrinsic amorphous semiconductor.
  • the i-type amorphous semiconductor layer 201 is disposed on the n-type single crystal silicon substrate 1 in contact with the light-receiving surface (surface on which the texture structure is formed) of the n-type single crystal silicon substrate 1.
  • the i-type amorphous semiconductor layer 201 has a thickness of 0.5 nm to 25 nm, for example.
  • the i-type amorphous semiconductor layer 201 includes i-type a-SiC, i-type a-SiO, i-type a-SiON, i-type a-SiN, i-type a-Si, i-type a-SiGe, and i-type. It consists of one of a-Ge.
  • the n-type amorphous semiconductor layer 202 is made of an amorphous semiconductor doped with n-type impurities.
  • the n-type impurity is, for example, P.
  • the n-type amorphous semiconductor layer 202 is disposed on the i-type amorphous semiconductor layer 201 in contact with the i-type amorphous semiconductor layer 201.
  • the thickness of the n-type amorphous semiconductor layer 202 is, for example, about 2 nm to about 50 nm.
  • the P concentration in the n-type amorphous semiconductor layer 202 is, for example, 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 .
  • the n-type amorphous semiconductor layer 202 includes n-type a-SiC, n-type a-SiO, n-type a-SiON, n-type a-SiN, n-type a-Si, n-type a-SiGe, and n-type. It consists of one of a-Ge.
  • the i-type amorphous semiconductor layer 203 is disposed on the n-type single crystal silicon substrate 1 in contact with the surface opposite to the light receiving surface of the n-type single crystal silicon substrate 1.
  • the thickness of the i-type amorphous semiconductor layer 203 is the same as the thickness of the i-type amorphous semiconductor layer 201.
  • the i-type amorphous semiconductor layer 203 includes i-type a-SiC, i-type a-SiO, i-type a-SiON, i-type a-SiN, i-type a-Si, i-type a-SiGe, and i-type. It consists of one of a-Ge.
  • the p-type amorphous semiconductor layer 204 is made of an amorphous semiconductor doped with p-type impurities.
  • the p-type impurity is, for example, B.
  • the p-type amorphous semiconductor layer 204 is disposed on the i-type amorphous semiconductor layer 203 in contact with the i-type amorphous semiconductor layer 203.
  • the thickness of the p-type amorphous semiconductor layer 204 is, for example, about 2 nm to about 50 nm.
  • the p-type amorphous semiconductor layer 204 includes p-type a-SiC, p-type a-SiO, p-type a-SiON, p-type a-SiN, p-type a-Si, p-type a-SiGe, and p-type. It consists of one of a-Ge.
  • the B concentration in the p-type amorphous semiconductor layer 204 is, for example, 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 .
  • the transparent conductive film 205 is disposed on the n-type amorphous semiconductor layer 202 in contact with the n-type amorphous semiconductor layer 202.
  • the transparent conductive film 205 is made of, for example, ITO, SnO 2, ZnO, or the like.
  • the conductive layer 206 is disposed on the p-type amorphous semiconductor layer 204 in contact with the p-type amorphous semiconductor layer 204.
  • the conductive layer 206 is made of a conductive material such as a transparent conductive film, a metal such as Ag, Cu, Sn, Pt, Au, Ti, Ta, Ni, Co, and Al, and an alloy containing one or more of those metals. Become.
  • the thickness of the conductive layer 206 is, for example, about 70 nm to about 100 nm.
  • the electrode 207 is disposed on the transparent conductive film 205 in contact with a part of the transparent conductive film 205.
  • the electrode 207 is made of Ag, for example.
  • the electrode 208 is disposed on the conductive layer 206 in contact with the conductive layer 206.
  • the electrode 208 is made of Ag, for example.
  • 11 and 12 are first and second process diagrams showing a method for manufacturing the photoelectric conversion element 200 shown in FIG. 10, respectively.
  • steps (a) and (b) in FIG. 7 are performed to produce the n-type single crystal silicon substrate 1 (steps (a) and (in FIG. 11). b)).
  • the n-type single crystal silicon substrate 1 is immersed in hydrofluoric acid to remove the natural oxide film formed on the surface of the n-type single crystal silicon substrate 1, and the surface of the n-type single crystal silicon substrate 1 is hydrogenated. Terminate.
  • the n-type single crystal silicon substrate 1 is put into the reaction chamber of the plasma apparatus.
  • the i-type amorphous semiconductor layer 201 is formed on the light-receiving surface (texture structure is formed) using the same formation conditions as those for the i-type amorphous semiconductor layers 3 and 4 described above. (Refer to step (c) in FIG. 11).
  • the n-type amorphous semiconductor layer 202 is formed on the i-type amorphous semiconductor layer 201 using the same formation conditions as those for the n-type amorphous semiconductor layer 306 described above (step (d) in FIG. )reference).
  • the i-type amorphous semiconductor layer 203 is formed on the surface opposite to the light-receiving surface of the n-type single crystal silicon substrate 1 using the same formation conditions as the i-type amorphous semiconductor layers 3 and 4. (See step (e) in FIG. 11).
  • the p-type amorphous semiconductor layer 204 is formed on the i-type amorphous semiconductor layer 203 using the same formation conditions as those for the p-type amorphous semiconductor layer 5 described above (step (f) in FIG. )reference).
  • the transparent conductive film 205 and the conductive layer 206 may be formed by a thin film forming method such as a CVD method and an evaporation method, a plating method, or a combination thereof, in addition to the sputtering method.
  • an Ag paste obtained by kneading Ag fine powder in an epoxy resin is formed by screen printing to a height of about 10 to 30 ⁇ m and a width of 100 to 500 ⁇ m, and then fired and cured at 200 ° C. for 80 minutes to form a comb shape. Electrodes 207 and 208 are formed (see step (i) in FIG. 12). Thereby, the photoelectric conversion element 200 is completed.
  • the photoelectric conversion element 200 includes the n-type single crystal silicon substrate 1 and a pn junction (n-type single crystal silicon substrate 1 / p-type amorphous semiconductor) formed by a heterojunction on the side opposite to the light receiving surface. Layer 204) is present. Therefore, the conversion efficiency can be improved by suppressing the deterioration of the passivation characteristics due to the texture structure.
  • the conductive layer 206 is disposed between the p-type amorphous semiconductor layer 204 and the electrode 208, carriers at the interface between the p-type amorphous semiconductor layer 204 and the electrode 208 are used. Can be suppressed.
  • the conductive layer 206 is made of a transparent conductive film and the electrode 208 is made of Ag, the light transmitted through the n-type single crystal silicon substrate 1 is reflected at the interface of the conductive layer 206 (transparent conductive film) / electrode 208 (Ag). And is absorbed by the n-type single crystal silicon substrate 1. Therefore, the short circuit current of the photoelectric conversion element 200 can be increased.
  • the i-type amorphous semiconductor layer 203 / p-type amorphous semiconductor layer 204 is formed on the light receiving surface side, and the i-type amorphous semiconductor layer 201 / n-type amorphous semiconductor layer 202 is formed. May be formed on the side opposite to the light receiving surface.
  • the open-circuit voltage was improved when the height difference of the macro unevenness was 6 ⁇ m or less and the average surface roughness of the nano unevenness was 0.75 nm or less. Therefore, the conversion efficiency can be improved by suppressing the deterioration of the passivation characteristics due to the texture structure.
  • the silicon substrate was etched using NaOH etching solution: 10%, diluted with H 2 O, and at 80 ° C. for about 2 minutes.
  • NaOH etching solution 10%
  • the silicon substrate was etched using H 2 O dilution at 100 ° C. for about 3 minutes.
  • FIG. 13 is a view showing a micrograph of the (100) plane of the n-type single crystal silicon substrate. When the silicon substrate is etched under the above conditions, spoon-cut macro unevenness is formed (see FIG. 13A).
  • the height difference is slightly smaller than that of the square macro unevenness (see FIG. 13B), which is preferable.
  • the height difference means a height difference from the bottom of the spoon cut portion to the highest region of the boundary with the adjacent spoon cut portion.
  • the height difference of the macro unevenness is 6 ⁇ m or less and the average surface of the nano unevenness is the same as in the first embodiment.
  • the roughness is 0.75 nm or less, the open circuit voltage is improved.
  • the conversion efficiency can be improved by suppressing the deterioration of the passivation characteristics due to the texture structure.
  • the configuration of the photoelectric conversion element in the third embodiment may be the photoelectric conversion element 100 or 200 described above, or may be a photoelectric conversion element according to the fourth or fifth embodiment described later.
  • FIG. 14 is a cross-sectional view showing the configuration of the photoelectric conversion element according to the fourth embodiment.
  • a photoelectric conversion element 400 according to Embodiment 4 includes an n-type single crystal silicon substrate 401, an antireflection film 402, a first passivation film 403, a second passivation film 404, electrodes 405, and 406.
  • N-type single crystal silicon substrate 401 includes p-type diffusion layer 4011 and n-type diffusion layer 4012 in contact with the surface opposite to the light receiving surface.
  • the p-type diffusion layers 4011 and the n-type diffusion layers 4012 are alternately arranged in the in-plane direction of the n-type single crystal silicon substrate 401.
  • the p-type diffusion layer 4011 has a B concentration of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 , for example.
  • the p-type diffusion layer 4011 has a thickness of 100 to 200 nm, for example.
  • the n-type diffusion layer 4012 has a P concentration of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the n-type diffusion layer 4012 has a thickness of 100 to 200 nm, for example.
  • n-type single crystal silicon substrate 401 is the same as the description of the n-type single crystal silicon substrate 1.
  • the antireflection film 402 is disposed on the n-type single crystal silicon substrate 401 in contact with the light receiving surface (the surface on which the texture structure is formed) of the n-type single crystal silicon substrate 401.
  • the antireflection film 402 is made of, for example, silicon nitride and has a thickness of, for example, 80 to 300 nm.
  • the first passivation film 403 is disposed in contact with the p-type diffusion layer 4011 of the n-type single crystal silicon substrate 401.
  • the first passivation film 403 is made of, for example, SiO 2 and has a thickness of, for example, 100 to 200 nm.
  • the second passivation film 404 is disposed in contact with a portion other than the p-type diffusion layer 4011 of the n-type single crystal silicon substrate 401.
  • the second passivation film 404 is made of, for example, silicon nitride and has a thickness of 100 to 200 nm, for example.
  • the electrode 405 is disposed in contact with the p-type diffusion layer 4011 through the first passivation film 403.
  • the electrode 405 is made of Ag, for example.
  • the electrode 406 is disposed in contact with the n-type diffusion layer 4012 through the second passivation film 404.
  • the electrode 406 is made of Ag, for example.
  • 15 to 17 are first to third process diagrams showing a method for manufacturing the photoelectric conversion element 400 shown in FIG. 14, respectively.
  • steps (a) and (b) in FIG. 7 are executed to manufacture the n-type single crystal silicon substrate 1 (steps (a) and (in FIG. 15). b)).
  • a first diffusion mask 410 made of silicon oxide is formed on the entire light receiving surface and back surface of the n-type single crystal silicon substrate 401.
  • a first etching paste is printed in a desired pattern on the first diffusion mask 410 formed on the back surface of the n-type single crystal silicon substrate 401 by a screen printing method.
  • the n-type single crystal silicon substrate 401 on which the first etching paste is printed is subjected to heat treatment. Thus, only the portion on which the first etching paste is printed is removed by etching from the first diffusion mask 410 formed on the back surface of the n-type single crystal silicon substrate 401.
  • the n-type single crystal silicon substrate 401 is immersed in water, and ultrasonic cleaning is performed by applying ultrasonic waves.
  • the first etching paste is removed, and a window 412 is formed on the back surface of the n-type single crystal silicon substrate 401 (see step (c) in FIG. 15).
  • B which is a p-type impurity
  • BSG boron silicate glass
  • a second diffusion mask 411 made of silicon oxide is formed on the entire light receiving surface and back surface of the n-type single crystal silicon substrate 401.
  • a second etching paste is printed in a desired pattern on the second diffusion mask 411 formed on the back surface of the n-type single crystal silicon substrate 401 by a screen printing method.
  • the n-type single crystal silicon substrate 401 on which the second etching paste is printed is subjected to heat treatment. Thereby, only the portion on which the second etching paste is printed is removed by etching from the second diffusion mask 411 formed on the back surface of the n-type single crystal silicon substrate 401.
  • the n-type single crystal silicon substrate 401 is immersed in water, and ultrasonic cleaning is performed by applying ultrasonic waves.
  • the second etching paste is removed, and a window 414 is formed on the back surface of the n-type single crystal silicon substrate 401 (see step (e) in FIG. 15).
  • n-type diffusion layer 4012 is formed (see step (f) in FIG. 16).
  • n-type single crystal silicon substrate 401 thermal oxidation is performed on the n-type single crystal silicon substrate 401.
  • a silicon oxide film 413 is formed on the light receiving surface of the n-type single crystal silicon substrate 401, and a passivation film 415 made of silicon oxide is formed on the back surface of the n-type single crystal silicon substrate 401 (step (g in FIG. 16). )reference).
  • an etching paste is printed on the passivation film 415 other than the portion formed on the p-type diffusion layer 4011 by a screen printing method, and the n-type single crystal silicon substrate 401 is heat-treated.
  • a portion of the passivation film 415 other than the portion formed on the p-type diffusion layer 4011 is removed, and the first passivation film 403 is formed on the p-type diffusion layer 4011 (step (h) in FIG. )reference).
  • a second passivation film 404 made of silicon nitride is formed on the back surface of the n-type single crystal silicon substrate 401 by plasma CVD (see step (i) in FIG. 16).
  • the silicon oxide film 413 formed on the light receiving surface of the n-type single crystal silicon substrate 401 is removed using a hydrogen fluoride aqueous solution or the like, and the antireflection film 402 made of silicon nitride is removed from the n-type single crystal silicon substrate 401. It is formed on the light receiving surface (see step (j) in FIG. 17).
  • an etching paste is printed by screen printing on a part of the first passivation film 403 and a part of the second passivation film 404 located on the n-type diffusion layer 4012, and the n-type single crystal silicon substrate 401 is formed. Heat treatment. Thereby, a part of the first passivation film 403 and a part of the second passivation film 404 are removed, and contact holes 416 and 417 are formed (see step (k) in FIG. 17).
  • the photoelectric conversion element 400 is opposed to the light receiving surface on which the texture structure is formed, and the height difference of the macro unevenness is 0.6 ⁇ m or less. Since the n-type single crystal silicon substrate 401 having a front surface (back surface) having an average surface roughness of unevenness of 0.75 nm or less is provided, the open circuit voltage Voc is improved. Therefore, the conversion efficiency can be improved by suppressing the deterioration of the passivation characteristics due to the texture structure.
  • FIG. 18 is a cross-sectional view showing the configuration of the photoelectric conversion element according to the fifth embodiment.
  • photoelectric conversion element 500 according to Embodiment 5 includes n-type single crystal silicon substrate 501, antireflection film 502, insulating layer 504, and electrodes 503 and 505.
  • N-type single crystal silicon substrate 501 includes an n-type diffusion layer 5011 and a p-type diffusion layer 5012.
  • N-type diffusion layer 5011 is disposed in n-type single crystal silicon substrate 501 in contact with the light receiving surface of n-type single crystal silicon substrate 501.
  • the n-type diffusion layer 5011 has a P concentration of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the n-type diffusion layer 5011 has a thickness of 100 to 200 nm, for example.
  • the p-type diffusion layer 5012 is disposed in the n-type single crystal silicon substrate 501 in contact with the surface opposite to the light receiving surface of the n-type single crystal silicon substrate 501.
  • the p-type diffusion layer 5012 has a B concentration of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 , for example.
  • the p-type diffusion layer 5012 has a thickness of 100 to 200 nm, for example.
  • n-type single crystal silicon substrate 501 is the same as the description of the n-type single crystal silicon substrate 1.
  • the antireflection film 502 is disposed on the n-type single crystal silicon substrate 501 in contact with the light receiving surface of the n-type single crystal silicon substrate 501.
  • the antireflection film 502 is made of any one of silicon oxide, silicon nitride, and silicon oxynitride.
  • the antireflection film 502 has a thickness of 80 to 300 nm in consideration of the function of preventing the reflection of incident light.
  • the electrode 503 is disposed in contact with the n-type diffusion layer 5011 of the n-type single crystal silicon substrate 501 through the antireflection film 502.
  • the electrode 503 is made of Ag, for example.
  • the insulating layer 504 is made of the same material as the antireflection film 502 and has a thickness of 100 to 200 nm.
  • the electrode 505 is disposed in contact with the p-type diffusion layer 5012 of the n-type single crystal silicon substrate 501 through the insulating layer 504.
  • the electrode 505 is made of Ag, for example.
  • the photoelectric conversion element 500 includes a pn junction (bulk region / p-type diffusion layer 5012 of the n-type single crystal silicon substrate 501) on the side opposite to the light receiving surface where the texture structure is formed.
  • 19 to 21 are first to third process diagrams showing a method for manufacturing the photoelectric conversion element 500 shown in FIG. 18, respectively.
  • P atoms are vapor-phase diffused from the light receiving surface of the n-type single crystal silicon substrate 501 into the n-type single crystal silicon substrate 501 to form an n-type diffusion layer 5011 (see step (c) in FIG. 19).
  • B atoms are vapor-phase diffused from the back surface of the n-type single crystal silicon substrate 501 into the n-type single crystal silicon substrate 501 to form a p-type diffusion layer 5012 (see step (d) in FIG. 19).
  • an antireflection film 502 is formed on the light receiving surface of the n-type single crystal silicon substrate 501 by a sputtering method (see step (e) in FIG. 19).
  • an insulating layer 504 is formed on the back surface of the n-type single crystal silicon substrate 501 by a sputtering method (see step (f) in FIG. 20).
  • a resist is applied to the entire surface of the antireflection film 502, and the applied resist is patterned by photolithography to form a resist pattern 510 (see step (g) in FIG. 20).
  • step (h) in FIG. 20 a part of the antireflection film 502 is etched using the resist pattern 510 as a mask.
  • the Ag paste is printed by screen printing, and the printed Ag paste is baked to form the electrode 503 (see step (i) in FIG. 20).
  • a resist is applied to the entire surface of the insulating layer 504, and the applied resist is patterned by photolithography to form a resist pattern 520 (see step (j) in FIG. 21).
  • a part of the insulating layer 504 is etched using the resist pattern 520 as a mask (see step (k) in FIG. 21).
  • the photoelectric conversion element 500 has a macro unevenness difference of 0.6 ⁇ m or less with respect to the light receiving surface on which the texture structure is formed, and Since the n-type single crystal silicon substrate 501 having a front surface (back surface) having an average surface roughness of nano unevenness of 0.75 nm or less is provided, the open circuit voltage Voc is improved. Therefore, the conversion efficiency can be improved by suppressing the deterioration of the passivation characteristics due to the texture structure.
  • the n-type single crystal silicon substrate 501 of the photoelectric conversion element 500 may include a p-type diffusion layer in contact with the light-receiving surface and may include an n-type diffusion layer in contact with the back surface opposite to the light-receiving surface.
  • FIG. 22 is a schematic diagram illustrating a configuration of a photoelectric conversion module including the photoelectric conversion element according to this embodiment.
  • the photoelectric conversion module 1000 includes a plurality of photoelectric conversion elements 1001, a cover 1002, and output terminals 1003 and 1004.
  • the plurality of photoelectric conversion elements 1001 are arranged in an array and connected in series. Note that the plurality of photoelectric conversion elements 1001 may be connected in parallel instead of being connected in series, or may be connected in combination of series and parallel.
  • Each of the plurality of photoelectric conversion elements 1001 includes any one of the photoelectric conversion elements 100, 200, 400, and 500.
  • the cover 1002 is made of a weather resistant cover and covers the plurality of photoelectric conversion elements 1001.
  • the output terminal 1003 is connected to a photoelectric conversion element 1001 arranged at one end of a plurality of photoelectric conversion elements 1001 connected in series.
  • the output terminal 1004 is connected to the photoelectric conversion element 1001 disposed at the other end of the plurality of photoelectric conversion elements 1001 connected in series.
  • the photoelectric conversion elements 100, 200, 400, and 500 have high conversion efficiency.
  • the conversion efficiency of the photoelectric conversion module 1000 can be improved.
  • the photoelectric conversion module according to Embodiment 6 is not limited to the configuration illustrated in FIG. 22, and may have any configuration as long as any one of the photoelectric conversion elements 100, 200, 300, 400, and 500 is used.
  • FIG. 23 is a schematic diagram showing a configuration of a photovoltaic power generation system including the photoelectric conversion element according to this embodiment.
  • the solar power generation system 1100 includes a photoelectric conversion module array 1101, a connection box 1102, a power conditioner 1103, a distribution board 1104, and a power meter 1105.
  • connection box 1102 is connected to the photoelectric conversion module array 1101.
  • the power conditioner 1103 is connected to the connection box 1102.
  • Distribution board 1104 is connected to power conditioner 1103 and electrical equipment 1110.
  • the power meter 1105 is connected to the distribution board 1104 and the grid connection.
  • the photoelectric conversion module array 1101 converts sunlight into electricity to generate DC power, and supplies the generated DC power to the connection box 1102.
  • connection box 1102 receives the DC power generated by the photoelectric conversion module array 1101 and supplies the received DC power to the power conditioner 1103.
  • the power conditioner 1103 converts the DC power received from the connection box 1102 into AC power, and supplies the converted AC power to the distribution board 1104. Further, the power conditioner 1103 may supply a part of the DC power received from the connection box 1102 to the distribution board 1104 as it is without converting the DC power into AC power.
  • Distribution board 1104 supplies AC power received from power conditioner 1103 and / or commercial power received via power meter 1105 to electrical equipment 1110. Further, when the AC power received from the power conditioner 1103 is larger than the power consumption of the electric equipment 1110, the distribution board 1104 supplies the surplus AC power to the grid interconnection via the power meter 1105.
  • the power meter 1105 measures power in the direction from the grid connection to the distribution board 1104 and measures power in the direction from the distribution board 1104 to the grid connection.
  • FIG. 24 is a schematic diagram showing the configuration of the photoelectric conversion module array 1101 shown in FIG.
  • the photoelectric conversion module array 1101 includes a plurality of photoelectric conversion modules 1120 and output terminals 1121 and 1122.
  • the plurality of photoelectric conversion modules 1120 are arranged in an array and connected in series. Note that the plurality of photoelectric conversion modules 1120 may be connected in parallel instead of being connected in series, or may be connected in combination of series and parallel. Each of the plurality of photoelectric conversion modules 1120 includes a photoelectric conversion module 1000 shown in FIG.
  • the output terminal 1121 is connected to a photoelectric conversion module 1120 located at one end of a plurality of photoelectric conversion modules 1120 connected in series.
  • the output terminal 1122 is connected to the photoelectric conversion module 1120 located at the other end of the plurality of photoelectric conversion modules 1120 connected in series.
  • the photoelectric conversion module array 1101 generates sunlight by converting sunlight into electricity, and supplies the generated DC power to the power conditioner 1103 via the connection box 1102.
  • the power conditioner 1103 converts the DC power received from the photoelectric conversion module array 1101 into AC power, and supplies the converted AC power to the distribution board 1104.
  • the distribution board 1104 supplies the AC power received from the power conditioner 1103 to the electrical device 1110 when the AC power received from the power conditioner 1103 is greater than or equal to the power consumption of the electrical device 1110. Then, the distribution board 1104 supplies surplus AC power to the grid connection via the power meter 1105.
  • the distribution board 1104 receives the AC power received from the grid connection and the AC power received from the power conditioner 1103 to the electric device 1110. Supply.
  • the solar power generation system 1100 includes any one of the photoelectric conversion elements 100, 200, 400, and 500 having high conversion efficiency.
  • the conversion efficiency of the photovoltaic power generation system 1100 can be improved.
  • the photovoltaic power generation system according to Embodiment 7 is not limited to the configuration shown in FIGS. 23 and 24, and may have any configuration as long as any one of photoelectric conversion elements 100, 200, 400, and 500 is used. .
  • FIG. 25 is a schematic diagram showing a configuration of a photovoltaic power generation system including a photoelectric conversion element according to this embodiment.
  • solar power generation system 1200 includes subsystems 1201 to 120n (n is an integer of 2 or more), power conditioners 1211 to 121n, and a transformer 1221.
  • the photovoltaic power generation system 1200 is a photovoltaic power generation system having a larger scale than the photovoltaic power generation system 1100 illustrated in FIG.
  • the power conditioners 1211 to 121n are connected to the subsystems 1201 to 120n, respectively.
  • the transformer 1221 is connected to the power conditioners 1211 to 121n and the grid connection.
  • Each of the subsystems 1201 to 120n includes module systems 1231 to 123j (j is an integer of 2 or more).
  • Each of the module systems 1231 to 123j includes photoelectric conversion module arrays 1301 to 130i (i is an integer of 2 or more), connection boxes 1311 to 131i, and a current collection box 1321.
  • Each of the photoelectric conversion module arrays 1301 to 130i has the same configuration as the photoelectric conversion module array 1101 shown in FIG.
  • connection boxes 1311 to 131i are connected to the photoelectric conversion module arrays 1301 to 130i, respectively.
  • the current collection box 1321 is connected to the connection boxes 1311 to 131i. Also, j current collection boxes 1321 of the subsystem 1201 are connected to the power conditioner 1211. The j current collection boxes 1321 of the subsystem 1202 are connected to the power conditioner 1212. Hereinafter, similarly, j current collection boxes 1321 of the subsystem 120n are connected to the power conditioner 121n.
  • the i photoelectric conversion module arrays 1301 to 130i of the module system 1231 convert sunlight into electricity to generate DC power, and the generated DC power is supplied to the current collecting box 1321 through the connection boxes 1311 to 131i, respectively.
  • the i photoelectric conversion module arrays 1301 to 130i of the module system 1232 convert sunlight into electricity to generate DC power, and the generated DC power is supplied to the current collecting box 1321 through the connection boxes 1311 to 131i, respectively.
  • the i photoelectric conversion module arrays 1301 to 130i of the module system 123j convert sunlight into electricity to generate DC power, and the generated DC power is connected to the connection boxes 1311 to 131i, respectively. To supply box 1321.
  • the j current collection boxes 1321 of the subsystem 1201 supply DC power to the power conditioner 1211.
  • the j current collection boxes 1321 of the subsystem 1202 supply DC power to the power conditioner 1212 in the same manner.
  • the j current collecting boxes 1321 of the subsystem 120n supply DC power to the power conditioner 121n.
  • the power conditioners 1211 to 121n convert the DC power received from the subsystems 1201 to 120n into AC power, and supply the converted AC power to the transformer 1221.
  • the transformer 1221 receives AC power from the power conditioners 1211 to 121n, converts the voltage level of the received AC power, and supplies it to the grid interconnection.
  • the solar power generation system 1200 includes any one of the photoelectric conversion elements 100, 200, 300, 400, and 500 having high conversion efficiency.
  • the conversion efficiency of the photovoltaic power generation system 1200 can be improved.
  • the photovoltaic power generation system according to Embodiment 8 is not limited to the configuration shown in FIG. 25, and may have any configuration as long as any one of the photoelectric conversion elements 100, 200, 400, and 500 is used.
  • the height difference of the macro unevenness is 0.6 ⁇ m or less, and the average surface roughness of the nano unevenness is
  • the n-type single crystal silicon substrate 1 having a surface (back surface) having a thickness of 0.75 nm or less it is possible to increase the open-circuit voltage and suppress the deterioration of the passivation characteristics due to the texture structure and increase the conversion efficiency. explained.
  • the height difference of the macro unevenness is 0.6 ⁇ m or less, and the nano unevenness
  • the open circuit voltage is increased, and the deterioration of the passivation characteristics due to the texture structure is suppressed, thereby converting the conversion efficiency. I explained that I can make it higher.
  • the height difference of the macro unevenness is 0.6 ⁇ m or less, and the average surface roughness of the nano unevenness is
  • an n-type single crystal silicon substrate 401 having a surface (back surface) having a thickness of 0.75 nm or less it is possible to increase the open-circuit voltage and suppress the deterioration of the passivation characteristics due to the texture structure to increase the conversion efficiency. explained.
  • the height difference of the macro unevenness is 0.6 ⁇ m or less, and the average surface roughness of the nano unevenness is 0.75 nm or less.
  • the pn junction may be either a heterojunction or a homojunction, and the arrangement position of the pn junction may be on the light receiving surface side of the silicon substrate.
  • the light receiving surface may be on the opposite side.
  • the photoelectric conversion element according to the embodiment of the present invention is a photoelectric conversion element including a silicon substrate, and the silicon substrate is opposed to the first surface on which the texture structure is formed and the first surface.
  • the texture structure is not formed, and the first surface has a second surface including the first unevenness and the second surface, and the height difference of the first unevenness is 6 ⁇ m or less, and the average of the second unevenness
  • the surface roughness should just be smaller than 0.75 nm.
  • the open-circuit voltage is improved, and the conversion efficiency is suppressed by suppressing the deterioration of the passivation characteristics due to the texture structure. It is because it can improve.
  • the photoelectric conversion element 100 in which the pn junction by the heterojunction is provided on the side opposite to the light receiving surface, it is important to form the pn junction by the heterojunction with the silicon substrate. Therefore, the photoelectric conversion element according to the embodiment of the invention preferably includes a first unevenness having a height difference of 0.6 ⁇ m or less and a second unevenness having an average surface roughness of 0.75 nm or less.
  • a first amorphous semiconductor layer disposed in contact with the second surface and having a substantially i-type conductivity, and a first amorphous semiconductor layer And a second amorphous semiconductor layer having a conductivity type opposite to that of the silicon substrate.
  • This invention is applied to a photoelectric conversion element.

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Abstract

　光電変換素子（１００）は、ｎ型単結晶シリコン基板（１）を備える。ｎ型単結晶シリコン基板（１）は、テクスチャ構造が形成された受光面と、受光面に対して、高低差が０．６μｍ以下であるマクロ凹凸と平均面粗さが０．７５ｎｍ以下であるナノ凹凸とを含む表面（裏面）を有する。そして、光電変換素子（１００）は、ｉ型非晶質半導体層（３，４）と、ｐ型非晶質半導体層（５）と、ｎ型非晶質半導体層（６）とを受光面と反対側に備える。ｐ型非晶質半導体層（５）は、ｉ型非晶質半導体層（３）上に配置され、ｎ型非晶質半導体層（６）は、ｉ型非晶質半導体層（４）上に配置される。これにより、ヘテロ接合によるｐｎ接合がｎ型単結晶シリコン基板（１）の裏面側に形成される。

Description

光電変換素子
　この発明は、光電変換素子に関するものである。
　従来、単結晶シリコン基板を用いた光起電力装置では、（１００）面を有するシリコン基板の表面をアルカリ溶液を用いて異方性エッチングすることにより、（１１１）面に起因したピラミッド状の凹凸形状を形成した光閉じ込め構造を用いることが知られている。
　このような光閉じ込め構造は、ピラミッド状の凹凸形状により、シリコン基板の表面の反射率が低減されるので、短絡電流を増加させることができる。
　一方、ｎ型単結晶シリコン基板とｐ型非晶質シリコン層との間に真性（ｉ型）の非晶質シリコンを介在させて、その界面での欠陥を低減し、ヘテロ接合界面の特性を改善させたＨＩＴ（Heterojunction with Intrinsic Thin layer）構造の光起電力装置が知られている。
特開２０１１－７７２４０号公報
　入射する太陽光がシリコン基板の表面で反射しないように、シリコン基板の表面にピラミッド状の凹凸形状を形成することで、シリコン基板の表面の反射率を下げる。
　シリコン結晶系太陽電池では、一般に、シリコンの表面のダングリングボンドにより少数キャリアのライフタイムが低下する。このため、ｐ型非晶質シリコン層とシリコン基板との間に真性（ｉ型）の非晶質シリコンを成膜して高いパッシベーション効果を得ている。これにより、シリコン結晶の表面でのキャリアの消滅を抑制する。
　しかし、ピラミッド構造が形成されたシリコン基板の表面に均一に非晶質シリコンを成膜しても、均一に高いパッシベーション特性が得られるわけではない。そして、シリコン表面において均一に効果的なパッシベーション特性が得られない場合、太陽電池の変換効率が低下するという問題がある。
　そこで、この発明の実施の形態によれば、テクスチャ構造によるパッシベーション特性の低下を抑制して変換効率を向上可能な光電変換素子を提供する。
　この発明の実施の形態によれば、光電変換素子は、シリコン基板を備える光電変換素子であって、シリコン基板は、第１および第２の表面を有する。第１の表面は、テクスチャ構造が形成される。第２の表面は、第１の表面に対向するとともに、テクスチャ構造が形成されておらず、第１の凹凸および第２の凹凸を含む。第１の凹凸の高低差は、６μｍ以下であり、第２の凹凸の平均面粗さは、０．７５ｎｍよりも小さい。
　高低差が０．６μｍ以下である第１の凹凸と、平均面粗さが０．７５ｎｍ以下である第２の凹凸とを含む第２の表面を有するシリコン基板を用いることにより、開放電圧が大きくなる。
　従って、テクスチャ構造によるパッシベーション特性の低下を抑制して変換効率を向上できる。
　好ましくは、第１の凹凸の高低差は、２μｍ以下である。
　第１の凹凸の高低差が２μｍ以下であれば、第２の凹凸の平均面粗さが小さくなるに従って開放電圧が飛躍的に大きくできる。
　好ましくは、光電変換素子は、第１および第２の非晶質半導体層を更に備える。第１の非晶質半導体層は、第２の表面に接して配置され、実質的にｉ型の導電型を有する。第２の非晶質半導体層は、第１の非晶質半導体層に接して配置され、シリコン基板の導電型と反対の導電型を有する。
　シリコン基板の受光面と反対側にヘテロ接合によるｐｎ接合を設けた光電変換素子において、テクスチャ構造によるパッシベーション特性の低下を抑制して変換効率を向上できる。
　好ましくは、第２の凹凸の平均面粗さは、０．４０ｎｍ以下である。
　第１の凹凸の高低差が小さくなるに従って、開放電圧を飛躍的に大きくできる。
　好ましくは、光電変換素子は、第３および第４の非晶質半導体層を更に備える。第３の非晶質半導体層は、第１の表面に接して配置され、実質的にｉ型の導電型を有する。第４の非晶質半導体層は、第３の非晶質半導体層に接して配置され、シリコン基板の導電型と同じ導電型を有する。
　シリコン基板の受光面が第３の非晶質半導体層によってパッシベートされ、光励起された少数キャリアの受光面側での再結合が抑制される。その結果、短絡電流が大きくなる。
　従って、変換効率を向上できる。
　好ましくは、光電変換素子が、第１から第５の非晶質半導体層を更に備える。第１の非晶質半導体層は、第１の表面に接して配置される。第２の非晶質半導体層は、第２の表面に接して配置され、実質的にｉ型の導電型を有する。第３の非晶質半導体層は、第２の表面に接して配置されるとともにシリコン基板の面内方向において第２の非晶質半導体層に隣接して配置され、実質的にｉ型の導電型を有する。第４の非晶質半導体層は、第２の非晶質半導体層に接して配置され、シリコン基板の導電型と反対の導電型を有する。第５の非晶質半導体層は、第３の非晶質半導体層に接して配置され、シリコン基板の導電型と同じ導電型を有する。
　ヘテロ接合によるｐｎ接合が受光面と反対側に配置された光電変換素子において、シリコン基板の受光面側におけるキャリアの再結合を抑制して短絡電流が大きくなるとともに、開放電圧が大きくなる。
　従って、シリコン基板の受光面と反対側にヘテロ接合によるｐｎ接合を設けた光電変換素子において、テクスチャ構造によるパッシベーション特性の低下を更に抑制して変換効率を向上できる。
　また、シリコン基板は、実質的にｉ型の非晶質半導体層によって挟み込まれるので、光電変換素子の製造工程においてシリコン基板の熱歪を抑制してキャリアのライフタイムの低下を抑制できる。
　好ましくは、第１の非晶質半導体層は、第６および第７の非晶質半導体層を含む。第６の非晶質半導体層は、シリコン基板の受光面に接して配置され、実質的にｉ型の導電型を有する。第７の非晶質半導体層は、第６の非晶質半導体層に接して配置され、シリコン基板の導電型と同じ導電型を有する。
　シリコン基板の受光面側におけるキャリアの再結合が更に抑制される。
　従って、短絡電流を大きくして変換効率を更に向上できる。
　高低差が０．６μｍ以下である第１の凹凸と、平均面粗さが０．７５ｎｍ以下である第２の凹凸とを含む第２の表面を有するシリコン基板を用いることにより、開放電圧が大きくなる。
　従って、テクスチャ構造によるパッシベーション特性の低下を抑制して変換効率を向上できる。
この発明の実施の形態１による光電変換素子の構成を示す断面図である。 図１に示す光電変換素子の裏面側の電極の平面図である。 ｎ型単結晶シリコン基板の（１００）面の顕微鏡写真を示す図である。 フラット基板面のＳＥＭ写真を示す図である。 ＡＦＭ像を示す図である。 平均面粗さと開放電圧との関係を示す図である。 図１に示す光電変換素子の製造方法を示す第１の工程図である。 図１に示す光電変換素子の製造方法を示す第２の工程図である。 図１に示す光電変換素子の製造方法を示す第３の工程図である。 実施の形態２による光電変換素子の構成を示す断面図である。 図１０に示す光電変換素子の製造方法を示す第１の工程図である。 図１０に示す光電変換素子の製造方法を示す第２の工程図である。 ｎ型単結晶シリコン基板の（１００）面の顕微鏡写真を示す図である。 実施の形態４による光電変換素子の構成を示す断面図である。 図１４に示す光電変換素子の製造方法を示す第１の工程図である。 図１４に示す光電変換素子の製造方法を示す第２の工程図である。 図１４に示す光電変換素子の製造方法を示す第３の工程図である。 実施の形態５による光電変換素子の構成を示す断面図である。 図１８に示す光電変換素子の製造方法を示す第１の工程図である。 図１８に示す光電変換素子の製造方法を示す第２の工程図である。 図１８に示す光電変換素子の製造方法を示す第３の工程図である。 この実施の形態による光電変換素子を備える光電変換モジュールの構成を示す概略図である。 この実施の形態による光電変換素子を備える太陽光発電システムの構成を示す概略図である。 図２３に示す光電変換モジュールアレイの構成を示す概略図である。 この実施の形態による光電変換素子を備える太陽光発電システムの構成を示す概略図である。
　本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
　この明細書において、アモルファスシリコンを「ａ－Ｓｉ」と表記するが、この表記は、実際には、水素（Ｈ）原子が含まれていることを意味する。アモルファスシリコンカーバイド（ａ－ＳｉＣ）、アモルファスシリコンオキサイド（ａ－ＳｉＯ）、アモルファスシリコンナイトライド（ａ－ＳｉＮ）、アモルファスシリコンオキサイドナイトライド（ａ－ＳｉＯＮ）、アモルファスシリコンゲルマニウム（ａ－ＳｉＧｅ）およびアモルファスゲルマニウム（ａ－Ｇｅ）についても、同様に、Ｈ原子が含まれていることを意味する。更に、非晶質半導体層とは、完全に非晶質な半導体層、および微結晶半導体層を含むものとする。そして、微結晶半導体層とは、非晶質半導体層中に析出している半導体結晶の平均粒子径が１～５０ｎｍである半導体を言う。
　［実施の形態１］
　図１は、実施の形態１による光電変換素子の構成を示す断面図である。図１を参照して、実施の形態１による光電変換素子１００は、ｎ型単結晶シリコン基板１と、非晶質半導体層２と、ｉ型非晶質半導体層３，４と、ｐ型非晶質半導体層５と、ｎ型非晶質半導体層６と、透明導電膜７，８と、電極９，１０と、絶縁層１１とを備える。
　ｎ型単結晶シリコン基板１は、例えば、（１００）の面方位および０．１～１０Ω・ｃｍの比抵抗を有する。また、ｎ型単結晶シリコン基板１は、受光面がテクスチャ化されている。そして、ｎ型単結晶シリコン基板１の厚みは、例えば、１００～１５０μｍである。
　非晶質半導体層２は、ｎ型単結晶シリコン基板１の受光面に接してｎ型単結晶シリコン基板１上に配置される。
　ｉ型非晶質半導体層３，４は、ｎ型単結晶シリコン基板１の裏面（テクスチャ構造が形成された表面と反対側の表面）に接してｎ型単結晶シリコン基板１上に配置される。
　ｐ型非晶質半導体層５は、ｉ型非晶質半導体層３に接してｉ型非晶質半導体層３上に配置される。
　ｎ型非晶質半導体層６は、ｉ型非晶質半導体層４に接してｉ型非晶質半導体層４上に配置される。
　透明導電膜７は、ｐ型非晶質半導体層５に接してｐ型非晶質半導体層５上に配置される。
　透明導電膜８は、ｎ型非晶質半導体層６に接してｎ型非晶質半導体層６上に配置される。
　電極９は、透明導電膜７に接して透明導電膜７上に配置される。
　電極１０は、透明導電膜８に接して透明導電膜８上に配置される。
　絶縁増１１は、非晶質半導体層２に接して非晶質半導体層２上に配置される。
　非晶質半導体層２は、ｉ型非晶質半導体層／ｎ型非晶質半導体層、またはｎ型非晶質半導体層からなる。非晶質半導体層２がｉ型非晶質半導体層／ｎ型非晶質半導体層からなる場合、ｉ型非晶質半導体層がｎ型単結晶シリコン基板１に接して配置され、ｎ型非晶質半導体層がｉ型非晶質半導体層に接して配置される。
　ｉ型非晶質半導体層は、ｉ型ａ－Ｓｉからなる。そして、ｉ型非晶質半導体層は、１～１０ｎｍの厚みを有し、例えば、３ｎｍの厚みを有する。
　ｎ型非晶質半導体層は、ｎ型ａ－Ｓｉからなる。そして、ｎ型非晶質半導体層は、２～５０ｎｍの厚みを有し、例えば、１２ｎｍの厚みを有する。
　なお、非晶質半導体層２がｎ型非晶質半導体層のみからなる場合、ｎ型非晶質半導体層は、３～６０ｎｍの厚みを有し、例えば、１５ｎｍの厚みを有する。
　このように、非晶質半導体層２は、ｎ型単結晶シリコン基板１と同じ導電型のｎ型非晶質半導体層を少なくとも含む。その結果、非晶質半導体層２は、ｎ型単結晶シリコン基板１中で生成された少数キャリア（正孔）が絶縁層１１へ到達するのを抑制し、短絡電流を向上できる。
　ｉ型非晶質半導体層３，４の各々は、ｉ型ａ－Ｓｉからなる。そして、ｉ型非晶質半導体層３は、１～１０ｎｍの厚みを有し、例えば、２ｎｍの厚みを有する。また、ｉ型非晶質半導体層４は、１～１０ｎｍの厚みを有し、例えば、３ｎｍの厚みを有する。このように、ｉ型非晶質半導体層４の厚みは、ｉ型非晶質半導体層３の厚みと異なる。なお、ｉ型非晶質半導体層４の厚みは、ｉ型非晶質半導体層３の厚みと同じであってもよい。
　ｐ型非晶質半導体層５は、ｐ型ａ－Ｓｉからなる。ｐ型非晶質半導体層５は、２～５０ｎｍの厚みを有し、例えば、２５ｎｍの厚みを有する。そして、ｐ型非晶質半導体層５は、例えば、ボロン（Ｂ）をｐ型不純物として含み、Ｂ濃度は、例えば、１×１０１９ｃｍ－３～１×１０２０ｃｍ－３である。
　ｎ型非晶質半導体層６は、ｎ型ａ－Ｓｉからなる。ｎ型非晶質半導体層６は、２～５０ｎｍの厚みを有し、例えば、１５ｎｍの厚みを有する。そして、ｎ型非晶質半導体層６は、例えば、リン（Ｐ）をｎ型不純物として含み、Ｐ濃度は、例えば、１×１０１９ｃｍ－３～１×１０２０ｃｍ－３である。
　透明導電膜７，８の各々は、ＩＴＯ、ＳｎＯ２およびＺｎＯ等からなる。そして、透明導電膜７，８の各々は、７０～１００ｎｍの厚みを有する。
　電極９，１０の各々は、Ａｇ，Ｃｕ，Ｓｎ，Ｐｔ，Ａｕ等の金属、それらの金属のうちの１種以上を含む合金等の導電性材料からなる。また、電極９，１０の各々は、上述した金属の単膜であってもよいし、透明導電膜と上記金属との多層膜であってもよい。
　絶縁層１１は、反射防止膜としての機能と保護膜としての機能とを有する。絶縁層１１は、シリコンまたはアルミニウムの窒化物、酸窒化物および酸化物、チタニウム、ジルコニウム、ニオビウム、イットリウムおよびタンタリウム等の酸化物等からなり、一般的には、可視光領域に大きな吸収を持たない誘電体からなる。また、絶縁層１１は、上記の単体の膜であってもよく、好ましく、上記から選択された材料の多層膜からなる。そして、絶縁層１１は、８０～３００ｎｍの厚みを有する。これにより、ｎ型単結晶シリコン基板１の表面における反射率を低下させることができ、短絡電流を増加させることができる。また、非晶質半導体層２の表面のパッシベーションを考慮すると、絶縁層１１を窒化シリコンまたは酸窒化シリコンによって構成することが好ましい。
　図２は、図１に示す光電変換素子１００の裏面側の電極９，１０の平面図である。図２を参照して、電極９，１０の各々は、櫛形を有する。そして、電極９の櫛形は、電極１０の櫛形と噛み合うように配置される。
　図３は、ｎ型単結晶シリコン基板１の（１００）面の顕微鏡写真を示す図である。光電変換素子に用いられるシリコン基板は、低コストの観点から、通常、ＣＭＰ（Chemical Mechanical Polishing）等のミラー化処理を行っていない。そして、ＣＭＰのように機械的な研磨工程を用いずに、化学的なエッチングでシリコン基板を平坦化させている。この発明の実施の形態においては、このような基板面をフラット基板面と呼ぶ。このため、フラット基板面は、図３の（ａ）に示すように、凹凸を有する基板表面になっているが、一般的なテクスチャ構造と異なる。
　フラット基板の作製工程としては、バルクのシリコンからワイヤーソウにより、バルクシリコンをスライスし、ウェハー状に加工する。厚みは、１００～３００μｍ程度である。スライスされたシリコン基板の表面には、スライス時のダメージ層が数μｍから数十μｍ程度の深さで存在し、表面の凹凸も、同様の深さである。このため、表面のダメージ層および凹凸を除去し、平坦化させるために、エッチングを行う。ここでは、このエッチングをダメージ層除去エッチング工程と呼ぶ。ダメージ層除去エッチング工程においては、工程の安定化のために、一般的に、水酸化ナトリウム（ＮａＯＨ）等のアルカリ溶液が用いられる。
　アルカリ溶液（例えば、ＮａＯＨエッチング液：１０％、Ｈ２Ｏ希釈、８０℃で２分程度）を用いると、図３の（ａ）に示すように、四角形の凹凸が重なるように形成される。これは、アルカリ溶液でシリコン基板をエッチングすると、異方性エッチングにより、ピラミッド状のテクスチャ構造が、一部、形成されるからである。
　即ち、エッチング温度および濃度を調整することで、完全なピラミッド形状を発生させることなく、エッチングすることができる。しかし、完全にピラミッド形状の発生を抑制することが困難であるため、図３の（ａ）に示すように、四角形の凹凸形状が形成されることになる。
　この四角形の凹凸形状を、この発明の実施の形態においては、「マクロ凹凸」と呼ぶ。このマクロ凹凸は、１辺の長さが１０～５０μｍ程度の四角形であり、レーザ顕微鏡等で深さを測定すると、浅いもので５００ｎｍ程度から数μｍ程度のものまで、幅広い範囲で存在している（図３の（ｂ））。
　また、斜面の角度は、１０度から３０度くらいで、多くは、２０度程度である。ここでの斜面の角度は、図３の（ｂ）に示すように、基板表面（（１００）面）と四角形の形状の斜面部とのなす角度である。
　更に、シリコンの光吸収係数等から、太陽光を効率よく吸収する適正な基板厚にするために、フッ硝酸等の酸系のエッチングを用いて、基板厚を１００～１５０μｍ程度に薄くエッチングする。この場合、酸系エッチングは、等方性エッチングであるため、先に形成されたマクロ凹凸の形状は、維持される。
　このようにしてシリコン基板を作製した後、シリコン基板の裏面に保護膜（ＳｉＯ２，ＳｉＮ等）を形成する。保護膜の厚みは、１～２μｍ程度である。保護膜は、スパッタリング法、電子ビーム蒸着およびＴＥＯＳ法等の方法によって形成される。保護膜が形成されているシリコン基板の表面は、アルカリ系エッチャントでは、エッチングされないため、テクスチャ構造が形成されない。
　従って、テクスチャ構造が片面だけに形成され、他の面がフラット面となるシリコン基板を作製できる。そして、フラット面が形成された面は、裏面側になる。その後、保護膜をフッ酸等でエッチングすることによって除去する。
　このようにして、テクスチャ構造が片面だけに形成されたｎ型単結晶シリコン基板１を作製できる。
　上述したように、マクロ凹凸が基板全面に形成され、テクスチャ構造が形成されていないフラット基板面には、μｍオーダーの凹凸が形成される。
　図４は、フラット基板面のＳＥＭ（Scanning Electron Microscope）写真を示す図である。
　図４を参照して、μｍオーダーの凹凸が形成されているが、段差は、四角形の周辺のみのため、テクスチャ構造のように、反射率を低減する効果は、非常に小さい。そのため、フラット基板面は、テクスチャ構造が形成された表面とは、大きく役割が異なる。
　また、テクスチャ構造の場合には、頂点領域および底部領域がピラミッド形状には必ず存在しており、フラット面には、このような頂点領域および底部領域が存在しない。この頂点部および底部は、少数キャリアのライフタイムの低下を引き起こすキャリア再結合中心になることは、よく知られているが、フラット基板面には、ほぼ存在しないため、この種のロスは、起こり難く、テクスチャ構造が形成された面よりも、良好なパッシベーションを行うことができる。
　しかし、フラット基板面には、別の問題が存在する。上述したとおり、マクロ凹凸の斜面部は、１０～３０度程度の角度を持っている。ピラミッド状のテクスチャ構造では、異方性エッチングによって、（１１１）面が現れるため、（１００）面との角度が５４．７度になる、エッチング条件によっては、完全に５４．７度に一致させることは困難であるため、少し傾きが緩くなるが、それでも、５０度程度となる。
　上記のように、テクスチャ構造と、フラット基板面に形成されるマクロ凹凸とは、シリコンの面方位が大きく異なる。このため、ＣＶＤ法によってアモルファスシリコンを堆積した時に、パッシベーションのメカニズムが大きく異なる。
　また、フラット基板面がテクスチャ構造を有する面と異なることは、フラット基板面は、非常に微細なｎｍオーダーのナノ凹凸を有することである。
　図３に示したマクロ凹凸の底部領域Ａにおいて、２μｍ角の範囲で凹凸形状をＡＦＭ（Atomic Force Microscope）を用いて測定した。その結果を図５に示す。図５は、ＡＦＭ像を示す図である。図５の（ａ）は、高さ分布を示すＡＦＭ像であり、図５の（ｂ）は、高さ分布の微分像である。
　図５から解るように、数十ｎｍから１００ｎｍ程度の微細な凹凸が形成されている。上述したマクロ凹凸と比べても、大きさが桁で大きく異なり、全く異なる。高さも、数ｎｍ程度の高さを有しており、数ｎｍ程度の高さが基板の全面に形成されている。
　このように、化学エッチングのみで基板の平坦化を行った場合には、非常に複雑な大小さまざまな大きさまたは形状の凹凸が形成されており、テクスチャ構造が形成された面とは、全く異なる形状の表面になる。
　この発明の実施の形態においては、この凹凸を「ナノ凹凸」と呼び、大きさが１μｍよりも小さく、高さが１００ｎｍよりも小さいｎｍオーダーの凹凸をナノ凹凸と定義する。また、大きさが１０μｍ以上であり、高低差が１００ｎｍ以上である凹凸をマクロ凹凸と定義する。
　このように、この発明の実施の形態においては、マクロ凹凸およびナノ凹凸を上記のように定義しているが、「マクロ凹凸が２μｍ以下の基板」と記載しても、基板の全ての領域で完全に２μｍ以下に形成されているわけではなく、異常個所が一部形成されている場合がある。この場合においても、その異常個所が、面積的に非常に小さいため、この発明の実施の形態に記載された効果が影響を受けるわけではない。そのため、マクロ凹凸が２μｍ以下、若しくは、ナノ凹凸が０．７５ｎｍ以下と記載している場合であっても、シリコン基板の全面積の９０％以上の面積が、記載の範囲に入っていれば問題ないものとする。
　このように、この発明の実施の形態においては、ｎ型単結晶シリコン基板１は、受光面（テクスチャ構造が形成された表面）と反対側の表面に、マクロ凹凸およびナノ凹凸を有することを特徴とする。
　（表面凹凸とセル特性との相関）
　ナノ凹凸の凹凸を制御することができるかを調べた結果、フッ酸および硝酸濃度を変えたフッ硝酸溶液にシリコン基板を浸すことにより、ナノ凹凸の大きさを変化させることが可能であることが解った。
　ナノ凹凸の大きさを、ＡＦＭで測定された平均面粗さＲａによって定義することにする。
　平均面粗さＲａとは、ＡＦＭで測定した面の凹凸量を定量化する指標であって、次の式によって定義される。
Figure JPOXMLDOC01-appb-M000001
　式（１）において、Ｚｅは、面の高さの平均値であり、ｎは、測定点の数である。
　ここで、フッ硝酸溶液は、以下の２種類の溶液を使用した。
　溶液（Ａ）　ＨＦ：ＨＮＯ３：Ｈ２Ｏ＝８．３重量％：５０．０重量％：４１．７重量％
　溶液（Ｂ）　ＨＦ：ＨＮＯ３：Ｈ２Ｏ＝４．５重量％：５４．５重量％：４１．０重量％
　これらの溶液（Ａ），（Ｂ）に浸す前の平均面粗さＲａは、Ｒａ＝０．７５ｎｍであったが、溶液（Ａ）によって、Ｒａ＝０．２６ｎｍになり、溶液（Ｂ）によって、Ｒａ＝０．３４ｎｍになった。
　フッ酸濃度が高い溶液（Ａ）で処理する方が平均面粗さＲａが小さくなった。フッ酸濃度が高い溶液ほど、平均面粗さＲａが小さくなり、凹凸の高さが低く平坦に近い状態になることが解った。
　なお、この場合、シリコン基板の厚みは、溶液（Ａ），（Ｂ）で処理を行った後の厚みが同じになるように揃えた。
　フッ酸濃度および硝酸濃度は、上記に限らず、適宜設定することができる。
　これらの基板を用いて図１に示す構造の光電変換素子を作製した。光電変換素子の大きさは、２ｃｍ角であり、シリコン基板（１２５ｍｍ角）内に４行×４列に等間隔に光電変換素子を作製した。
　図６は、平均面粗さと開放電圧との関係を示す図である。図６において、縦軸は、開放電圧を表わし、横軸は、平均面粗さを表わす。また、開放電圧は、マクロ凹凸の高低差が６μｍであり、平均面粗さＲａが１．１５ｎｍであるときの開放電圧で規格化されている。
　図６を参照して、開放電圧Ｖｏｃは、マクロ凹凸の各高低差に対して、平均面粗さＲａが小さくなるに従って大きくなる。
　また、平均面粗さＲａが０．７５ｎｍよりも大きい領域では、開放電圧Ｖｏｃは、マクロ凹凸の高低差が小さくなっても、殆ど変化しない。しかし、平均面粗さＲａが０．７５ｎｍ以下の領域においては、マクロ凹凸の高低差が６μｍ以下であれば、開放電圧Ｖｏｃが改善される。また、マクロ凹凸の高低差が６μｍ以下の範囲において小さくなるに従って、開放電圧Ｖｏｃの改善率が高くなる。
　ナノ凹凸が大きい場合は、マクロ凹凸の高低差を小さくして平坦化しても、開放電圧Ｖｏｃの大きな改善は得られないが、ナノ凹凸が０．７５ｎｍ以下である場合には、マクロ凹凸の高低差を小さくすることが開放電圧Ｖｏｃの改善に有効であることが解った。
　マクロ凹凸の高低差が２μｍ以下であることが好ましい。また、マクロ凹凸の高低差が１μｍ以下であり、ナノ凹凸の平均面粗さが０．４ｎｍ以下であることが更に好ましい。０．４ｎｍ以下では、平坦性が向上することで、電極を形成したときの密着性に関して均一になるため、電極剥がれが抑制される効果が得られた。
　このように、開放電圧Ｖｏｃがマクロ凹凸およびナノ凹凸と相関を持つことに関しては、次のように考えられる。
　（１００）面上のマクロ凹凸は、上述したように、（１００）面から主として２０度程度の角度を持ち、テクスチャ構造の（１１１）面とは異なる結晶面を露出する。この斜面部に平均面粗さＲａが大きいナノ凹凸が形成されると、キャリアの再結合中心が大きくなるものと考えられる。斜面部の領域の面積が大きくなると、開放電圧Ｖｏｃが、より低くなると考えられ、マクロ凹凸の高低差を小さくすることで、斜面部の面積が減少するものと考えられる。
　上述したように、開放電圧Ｖｏｃは、平均面粗さＲａが小さくなるに従って大きくなる。光電変換素子１００の構造では、ｐｎ接合は、ｎ型単結晶シリコン基板１と、ｎ型単結晶シリコン基板１上に堆積されたｐ型非晶質半導体層５との間で形成されるため、ｐｎ接合の界面の形状が開放電圧Ｖｏｃに影響を及ぼす。即ち、平均面粗さＲａが小さく、平坦な界面で形成されたｐｎ接合ほど、高い開放電圧Ｖｏｃが得られることが解った。
　ナノ凹凸は、フッ硝酸の濃度（フッ酸と硝酸の混合比）で平均面粗さＲａが決定される。エッチング時間によらず、濃度で凹凸を制御できることが解った。
　それに対して、エッチング時間を調整することで、マクロ凹凸は、形状が変化していくことが解った。マクロ凹凸に見られる四角形の凹部は、エッチング時間が長くなることで徐々にエッチングが進み、四角形の形状の深さ（周りとの高低差）が小さくなっていく。また、四角形の形状の傾斜部の角度も、２０度程度から徐々に小さくなっていく。
　光電変換素子の特性を決定する開放電圧Ｖｏｃは、シリコン基板の表面ラフネスと強い相関があることが解った。表面ラフネスとは、マクロ凹凸およびナノ凹凸の両方に依存しており、更に、お互いのラフネスが相互に影響していることが解った。
　上述したように、マクロ凹凸の高低差が６μｍ以下であり、ナノ凹凸の平均面粗さが０．７５ｎｍ以下であれば、開放電圧Ｖｏｃが改善されるので、ｎ型単結晶シリコン基板１は、テクスチャ構造が形成された表面に対向し、マクロ凹凸が０．６μｍ以下であり、かつ、ナノ凹凸の平均面粗さが０．７５ｎｍ以下である表面（裏面）を有する。
　図７から図９は、それぞれ、図１に示す光電変換素子１００の製造方法を示す第１から第３の工程図である。
　光電変換素子１００の製造方法について説明する。光電変換素子１００は、プラズマ装置を主に用いてプラズマＣＶＤ（Chemical Vapour Deposition）法によって製造される。
　プラズマ装置は、例えば、１３．５６ＭＨｚのＲＦ電力を整合器を介して平行平板電極に印加する電源を備える。
　光電変換素子１００の製造が開始されると、シリコンのインゴットからスライスされたシリコン基板を上述した溶液（Ａ）でエッチングしてマクロ凹凸およびナノ凹凸を有するｎ型単結晶シリコン基板１を作製する（図７の工程（ａ）参照）。
　その後、ｎ型単結晶シリコン基板１の一方の表面に１００～３００ｎｍ程度の厚みを有する酸化シリコン（ＳｉＯ２）をスパッタリング法によって形成し、１重量％～５重量％の水酸化カリウム（ＫＯＨ）および１重量％～１０重量％のイソプロピルアルコール（ＩＰＡ）を用いて８０℃～９０℃の温度で、３０分間、ｎ型単結晶シリコン基板１の表面を化学的に異方性エッチングし、ｎ型単結晶シリコン基板１の他方の表面をテクスチャ化する（図７の工程（ｂ）参照）。この場合、形成されたピラミッド形状の傾斜角度は、５０度と６０度との間である。
　その後、ｎ型単結晶シリコン基板１をフッ酸中に浸漬してｎ型単結晶シリコン基板１の表面に形成された自然酸化膜を除去するとともに、ｎ型単結晶シリコン基板１の表面を水素で終端する。
　ｎ型単結晶シリコン基板１の洗浄が終了すると、ｎ型単結晶シリコン基板１をプラズマ装置の反応室に入れる。
　そして、非晶質半導体層２をｎ型単結晶シリコン基板１の受光面（テクスチャ構造が形成された表面）にプラズマＣＶＤ法によって形成する（図７の工程（ｃ）参照）。非晶質半導体層２がｉ型非晶質半導体層／ｎ型非晶質半導体層からなる場合、ｉ型非晶質半導体層は、例えば、４０ｓｃｃｍのシラン（ＳｉＨ４）ガスと、０ｓｃｃｍ～１００ｓｃｍの水素（Ｈ２）ガスとを反応室に流し、圧力を４０Ｐａ（４０～１２０Ｐａ）に設定し、基板温度を１７０℃（１３０～１８０℃）に設定し、８．３３ｍＷ／ｃｍ２（５～１５ｍＷ／ｃｍ２）のパワー密度を有するＲＦパワーを整合器を介して平行平板電極に印加することによって形成される。なお、ＳｉＨ４ガスのＨ２ガスによる希釈率は、５倍以下である。
　また、ｎ型非晶質半導体層は、例えば、４０ｓｃｃｍのＳｉＨ４ガスと、０ｓｃｃｍ～１００ｓｃｍのＨ２ガスと、水素希釈された４０ｓｃｃｍのフォスフィン（ＰＨ３）ガスとを反応室に流し、圧力を４０Ｐａ（４０～１２０Ｐａ）に設定し、基板温度を１７０℃（１３０～１８０℃）に設定し、８．３３ｍＷ／ｃｍ２（５～１５ｍＷ／ｃｍ２）のパワー密度を有するＲＦを整合器を介して平行平板電極に印加することによって形成される。なお、水素希釈されたＰＨ３ガスの濃度は、例えば、１％である。
　非晶質半導体層２がｎ型非晶質半導体層のみからなる場合、ｎ型非晶質半導体層は、上記の形成条件を用いて形成される。
　工程（ｃ）の後、上述したｉ型非晶質半導体層と同じ形成条件を用いて、ｉ型非晶質半導体層２０をプラズマＣＶＤ法によってｎ型単結晶シリコン基板１の裏面（テクスチャ構造が形成された表面と反対側の表面）に形成する（図７の工程（ｄ）参照）。
　そして、４０ｓｃｃｍのＳｉＨ４ガスと、０ｓｃｃｍ～１００ｓｃｍのＨ２ガスと、水素希釈された４０ｓｃｃｍのジボラン（Ｂ２Ｈ６）ガスとを反応室に流し、圧力を４０Ｐａ（４０～１２０Ｐａ）に設定し、基板温度を１７０℃（１３０～１８０℃）に設定し、５～１５ｍＷ／ｃｍ２のパワー密度を有するＲＦパワーを整合器を介して平行平板電極に印加する。これによって、ｐ型非晶質半導体層３０がｉ型非晶質半導体層２０上に形成される（図７の工程（ｅ）参照）。
　その後、ｐ型非晶質半導体層３０の全面にレジストを塗布し、その塗布したレジストをフォトリソグラフィによってパターンニングしてレジストパターン４０を形成する（図８の工程（ｆ）参照）。
　そして、レジストパターン４０をマスクとしてｉ型非晶質半導体層２０およびｐ型非晶質半導体層３０の一部をエッチングし、ｉ型非晶質半導体層３およびｐ型非晶質半導体層５を形成する（図８の工程（ｇ）参照）。
　引き続いて、上述したｉ型非晶質半導体層と同じ形成条件を用いてｉ型非晶質半導体層５０をｎ型単結晶シリコン基板１およびレジストパターン４０上に堆積し、その後、ｎ型非晶質半導体層と同じ形成条件を用いてｎ型非晶質半導体層６０をｉ型非晶質半導体層５０上にプラズマＣＶＤ法によって形成する（図８の工程（ｈ）参照）。
　そして、アルカリ溶液（ＫＯＨ，ＮａＯＨ）を用いてレジストパターン４０を除去する。これによって、レジストパターン４０上に形成されたｉ型非晶質半導体層／ｎ型非晶質半導体層がリフトオフにより除去され、ｉ型非晶質半導体層４およびｎ型非晶質半導体層６が形成される（図８の工程（ｉ）参照）。
　その後、例えば、窒化シリコンからなる絶縁層１１を非晶質半導体層２上にスパッタリング法によって形成する（図９の工程（ｊ）参照）。
　そして、ｐ型非晶質半導体層５およびｎ型非晶質半導体層６の全面に透明導電膜（ＩＴＯ）をスパッタリング法によって形成し、引き続いて、電子ビーム蒸着法によってＡｇを形成する。そして、透明導電膜（ＩＴＯ）およびＡｇをエッチングし、透明導電膜７，８および電極９，１０を形成する（図９の工程（ｋ）参照）。これによって、光電変換子１００が完成する。
　なお、上記においては、ｉ型非晶質半導体層３／ｐ型非晶質半導体層５を形成した後にｉ型非晶質半導体層４／ｎ型非晶質半導体層６を形成すると説明したが、実施の形態１においては、これに限らず、ｉ型非晶質半導体層４／ｎ型非晶質半導体層６を形成した後にｉ型非晶質半導体層３／ｐ型非晶質半導体層５を形成してもよい。
　光電変換素子１００のｎ型単結晶シリコン基板１は、マクロ凹凸の高低差が０．６μｍ以下であり、かつ、ナノ凹凸の平均面粗さが０．７５ｎｍ以下である表面をテクスチャ構造が形成された表面（受光面）に対向して有するので、光電変換素子１００の開放電圧が大きくなる。従って、テクスチャ構造によるパッシベーション特性の低下を抑制して変換効率を向上できる。
　また、光電変換素子１００においては、ｐ型非晶質半導体層５と電極９との間に透明導電膜７が配置され、ｎ型非晶質半導体層６と電極１０との間に透明導電膜８が配置されるため、ｐ型非晶質半導体層５と電極９との界面、およびｎ型非晶質半導体層６と電極１０との界面におけるキャリアの再結合を抑制できる。
　更に、ｎ型単結晶シリコン基板１を透過した光を透明導電膜７と電極９との界面および透明導電膜８と電極１０との界面で反射して短絡電流を増加できる。
　なお、光電変換素子１００は、透明導電膜８を備えていなくてもよい。透明導電膜８は、多数キャリア（電子）を収集するｎ型非晶質半導体層６と電極１０との間に配置されるため、キャリアの再結合が問題にならないからである。従って、光電変換素子１００においては、少なくとも、少数キャリア（正孔）を収集するｐ型非晶質半導体層５と電極９との間に透明導電膜が配置されていればよい。
　更に、光電変換素子１００は、ｉ型非晶質半導体層３，４を備えていなくてもよい。ｉ型非晶質半導体層３，４が無くても、ｎ型単結晶シリコン基板１の裏面でｐｎ接合（ｎ型単結晶シリコン基板１／ｐ型非晶質半導体層５）を形成することができるからである。
　上記においては、ｉ型非晶質半導体層３，４は、ｉ型ａ－Ｓｉからなると説明したが、実施の形態１においては、これに限らず、ｉ型非晶質半導体層３，４は、ｉ型ａ－ＳｉＣ，ｉ型ａ－ＳｉＮ，ｉ型ａ－ＳｉＯ，ｉ型ａ－ＳｉＯＮ，ｉ型ａ－ＳｉＧｅ，ｉ型ａ－Ｇｅのいずれかからなっていてもよい。
　また、ｉ型非晶質半導体層３，４は、１×１０１６ｃｍ－３以下のＰまたはＢを含んでいてもよい。１つの反応室で光電変換素子１００を作製する場合、反応室の壁にＰおよびＢ等のドーパント不純物が付着しており、ドーパント不純物がｉ型非晶質半導体層３，４の成膜時に混入するからである。そして、１×１０１６ｃｍ－３以下の濃度であるドーパント不純物が混入しても、１×１０１６ｃｍ－３以下の濃度のドーパント不純物を含むアモルファスシリコン膜等は、実質的にｉ型の導電型を有する。従って、ｉ型非晶質半導体層３，４は、実質的にｉ型の導電型を有していればよい。
　ｎ型非晶質半導体層３は、ｎ型ａ－Ｓｉからなると説明したが、実施の形態１においては、これに限らず、ｎ型非晶質半導体層３は、ｎ型ａ－ＳｉＣ，ｎ型ａ－ＳｉＮ，ｎ型ａ－ＳｉＯ，ｎ型ａ－ＳｉＯＮ，ｎ型ａ－ＳｉＧｅ，ｎ型ａ－Ｇｅのいずれかからなっていてもよい。
　ｐ型非晶質半導体層５は、ｐ型ａ－Ｓｉからなると説明したが、実施の形態１においては、これに限らず、ｐ型非晶質半導体層５は、ｐ型ａ－ＳｉＣ，ｐ型ａ－ＳｉＮ，ｐ型ａ－ＳｉＯ，ｐ型ａ－ＳｉＯＮ，ｐ型ａ－ＳｉＧｅ，ｐ型ａ－Ｇｅのいずれかからなっていてもよい。
　この場合、ｉ型ａ－ＳｉＣは、ＳｉＨ４ガス、Ｈ２ガスおよびメタン（ＣＨ４）ガスを材料ガスとして、上述したプラズマＣＶＤ法によって形成される。ｉ型ａ－ＳｉＮは、ＳｉＨ４ガス、Ｈ２ガスおよびアンモニア（ＮＨ３）ガスを材料ガスとして、上述したプラズマＣＶＤ法によって形成される。ｉ型ａ－ＳｉＯは、ＳｉＨ４ガス、Ｈ２ガスおよびＯ２ガスを材料ガスとして、上述したプラズマＣＶＤ法によって形成される。ｉ型ａ－ＳｉＯＮは、ＳｉＨ４ガス、Ｈ２ガス、Ｏ２ガスをおよびＮＨ３ガスを材料ガスとして、上述したプラズマＣＶＤ法によって形成される。ｉ型ａ－ＳｉＧｅは、ＳｉＨ４ガス、Ｈ２ガスおよびゲルマン（ＧｅＨ４）ガスを材料ガスとして、上述したプラズマＣＶＤ法によって形成される。ｉ型ａ－Ｇｅは、Ｈ２ガスおよびＧｅＨ４ガスを材料ガスとして、上述したプラズマＣＶＤ法によって形成される。
　ｎ型ａ－ＳｉＣは、ＳｉＨ４ガス、Ｈ２ガス、ＣＨ４ガスおよびＰＨ３ガスを材料ガスとして、上述したプラズマＣＶＤ法によって形成される。ｎ型ａ－ＳｉＮは、ＳｉＨ４ガス、Ｈ２ガス、ＮＨ３ガスおよびＰＨ３ガスを材料ガスとして、上述したプラズマＣＶＤ法によって形成される。ｎ型ａ－ＳｉＯは、ＳｉＨ４ガス、Ｈ２ガス、Ｏ２ガスおよびＰＨ３ガスを材料ガスとして、上述したプラズマＣＶＤ法によって形成される。ｎ型ａ－ＳｉＯＮは、ＳｉＨ４ガス、Ｈ２ガス、Ｏ２ガスを、ＮＨ３ガスおよびＰＨ３ガスを材料ガスとして、上述したプラズマＣＶＤ法によって形成される。ｎ型ａ－ＳｉＧｅは、ＳｉＨ４ガス、Ｈ２ガス、ＧｅＨ４ガスおよびＰＨ３ガスを材料ガスとして、上述したプラズマＣＶＤ法によって形成される。ｎ型ａ－Ｇｅは、Ｈ２ガス、ＧｅＨ４ガスおよびＰＨ３ガスを材料ガスとして、上述したプラズマＣＶＤ法によって形成される。
　ｐ型ａ－ＳｉＣは、ＳｉＨ４ガス、Ｈ２ガス、ＣＨ４ガスおよびＢ２Ｈ６ガスを材料ガスとして、上述したプラズマＣＶＤ法によって形成される。ｐ型ａ－ＳｉＮは、ＳｉＨ４ガス、Ｈ２ガス、ＮＨ３ガスおよびＢ２Ｈ６ガスを材料ガスとして、上述したプラズマＣＶＤ法によって形成される。ｐ型ａ－ＳｉＯは、ＳｉＨ４ガス、Ｈ２ガス、Ｏ２ガスおよびＢ２Ｈ６ガスを材料ガスとして、上述したプラズマＣＶＤ法によって形成される。ｐ型ａ－ＳｉＯＮは、ＳｉＨ４ガス、Ｈ２ガス、Ｏ２ガスを、ＮＨ３ガスおよびＢ２Ｈ６ガスを材料ガスとして、上述したプラズマＣＶＤ法によって形成される。ｐ型ａ－ＳｉＧｅは、ＳｉＨ４ガス、Ｈ２ガス、ＧｅＨ４ガスおよびＢ２Ｈ６ガスを材料ガスとして、上述したプラズマＣＶＤ法によって形成される。ｐ型ａ－Ｇｅは、Ｈ２ガス、ＧｅＨ４ガスおよびＢ２Ｈ６ガスを材料ガスとして、上述したプラズマＣＶＤ法によって形成される。
　また、光電変換素子１００は、ｎ型単結晶シリコン基板１に代えて、ｐ型単結晶シリコン基板、ｎ型多結晶シリコン基板およびｐ型多結晶シリコン基板のいずれかを備えていてもよい。
　この場合、ｐ型単結晶シリコン基板、ｎ型多結晶シリコン基板およびｐ型多結晶シリコン基板の各々は、上述した方法によってエッチングされ、高低差が６μｍ以下であるマクロ凹凸と、平均面粗さが０．７５ｎｍ以下であるナノ凹凸とを含む表面（裏面）を有する。
　また、ｐ型単結晶シリコン基板の一方面（＝受光面）には、上述した方法によってテクスチャ構造が形成され、ｎ型多結晶シリコン基板またはｐ型多結晶シリコン基板の一方面（受光面）には、ドライエッチングによってテクスチャ構造が形成される。
　このように、光電変換素子１００は、一般的には、シリコン基板を備えていればよい。
　そして、光電変換素子１００においては、ｐｎ接合は、テクスチャ構造が形成される受光面側ではなく、高低差が６μｍ以下であるマクロ凹凸と、平均面粗さが０．７５ｎｍ以下であるナノ凹凸とを有する表面側に配置される。マクロ凹凸の高低差が６μ以下であり、ナノ凹凸の平均面粗さが０．７５ｎｍ以下であれば、開放電圧が改善されるからである。
　［実施の形態２］
　図１０は、実施の形態２による光電変換素子の構成を示す断面図である。図１０を参照して、実施の形態２による光電変換素子２００は、ｎ型単結晶シリコン基板１と、ｉ型非晶質半導体層２０１，２０３と、ｎ型非晶質半導体層２０２と、ｐ型非晶質半導体層２０４と、透明導電膜２０５と、導電層２０６と、電極２０７，２０８とを備える。
　ｉ型非晶質半導体層２０１は、真性な非晶質半導体からなる。ｉ型非晶質半導体層２０１は、ｎ型単結晶シリコン基板１の受光面（テクスチャ構造が形成された表面）に接してｎ型単結晶シリコン基板１上に配置される。ｉ型非晶質半導体層２０１の厚みは、例えば、０．５ｎｍ～２５ｎｍである。そして、ｉ型非晶質半導体層２０１は、ｉ型ａ－ＳｉＣ，ｉ型ａ－ＳｉＯ，ｉ型ａ－ＳｉＯＮ，ｉ型ａ－ＳｉＮ，ｉ型ａ－Ｓｉ，ｉ型ａ－ＳｉＧｅ，ｉ型ａ－Ｇｅのいずれかからなる。
　ｎ型非晶質半導体層２０２は、ｎ型の不純物がドープされた非晶質半導体からなる。ｎ型の不純物は、例えば、Ｐである。ｎ型非晶質半導体層２０２は、ｉ型非晶質半導体層２０１に接してｉ型非晶質半導体層２０１上に配置される。ｎ型非晶質半導体層２０２の厚みは、例えば、約２ｎｍ～約５０ｎｍである。ｎ型非晶質半導体層２０２におけるＰ濃度は、例えば、１×１０１９ｃｍ－３～１×１０２０ｃｍ－３である。そして、ｎ型非晶質半導体層２０２は、ｎ型ａ－ＳｉＣ，ｎ型ａ－ＳｉＯ，ｎ型ａ－ＳｉＯＮ，ｎ型ａ－ＳｉＮ，ｎ型ａ－Ｓｉ，ｎ型ａ－ＳｉＧｅ，ｎ型ａ－Ｇｅのいずれかからなる。
　ｉ型非晶質半導体層２０３は、ｎ型単結晶シリコン基板１の受光面と反対側の表面に接してｎ型単結晶シリコン基板１上に配置される。ｉ型非晶質半導体層２０３の厚みは、ｉ型非晶質半導体層２０１の厚みと同じである。そして、ｉ型非晶質半導体層２０３は、ｉ型ａ－ＳｉＣ，ｉ型ａ－ＳｉＯ，ｉ型ａ－ＳｉＯＮ，ｉ型ａ－ＳｉＮ，ｉ型ａ－Ｓｉ，ｉ型ａ－ＳｉＧｅ，ｉ型ａ－Ｇｅのいずれかからなる。
　ｐ型非晶質半導体層２０４は、ｐ型の不純物がドープされた非晶質半導体からなる。ｐ型の不純物は、例えば、Ｂである。ｐ型非晶質半導体層２０４は、ｉ型非晶質半導体層２０３に接してｉ型非晶質半導体層２０３上に配置される。ｐ型非晶質半導体層２０４の厚みは、例えば、約２ｎｍ～約５０ｎｍである。そして、ｐ型非晶質半導体層２０４は、ｐ型ａ－ＳｉＣ，ｐ型ａ－ＳｉＯ，ｐ型ａ－ＳｉＯＮ，ｐ型ａ－ＳｉＮ，ｐ型ａ－Ｓｉ，ｐ型ａ－ＳｉＧｅ，ｐ型ａ－Ｇｅのいずれかからなる。そして、ｐ型非晶質半導体層２０４におけるＢ濃度は、例えば、１×１０１９ｃｍ－３～１×１０２０ｃｍ－３である。
　透明導電膜２０５は、ｎ型非晶質半導体層２０２に接してｎ型非晶質半導体層２０２上に配置される。透明導電膜２０５は、例えば、ＩＴＯ、ＳｎＯ２およびＺｎＯ等からなる。
　導電層２０６は、ｐ型非晶質半導体層２０４に接してｐ型非晶質半導体層２０４上に配置される。導電層２０６は、透明導電膜、Ａｇ，Ｃｕ，Ｓｎ，Ｐｔ，Ａｕ，Ｔｉ，Ｔａ，Ｎｉ，Ｃｏ，Ａｌ等の金属、およびそれらの金属のうちの一種以上を含む合金等の導電性材料からなる。導電層２０６の厚みは、例えば、約７０ｎｍ～約１００ｎｍである。
　電極２０７は、透明導電膜２０５の一部に接して透明導電膜２０５上に配置される。電極２０７は、例えば、Ａｇからなる。
　電極２０８は、導電層２０６に接して導電層２０６上に配置される。電極２０８は、例えば、Ａｇからなる。
　図１１および図１２は、それぞれ、図１０に示す光電変換素子２００の製造方法を示す第１および第２の工程図である。
　光電変換素子２００の製造が開始されると、図７の工程（ａ），（ｂ）と同じ工程を実行してｎ型単結晶シリコン基板１を作製する（図１１の工程（ａ），（ｂ）参照）。
　その後、ｎ型単結晶シリコン基板１をフッ酸中に浸漬してｎ型単結晶シリコン基板１の表面に形成された自然酸化膜を除去するとともに、ｎ型単結晶シリコン基板１の表面を水素で終端する。
　ｎ型単結晶シリコン基板１の洗浄が終了すると、ｎ型単結晶シリコン基板１をプラズマ装置の反応室に入れる。
　そして、上述したｉ型非晶質半導体層３，４の形成条件と同じ形成条件を用いてｉ型非晶質半導体層２０１をｎ型単結晶シリコン基板１の受光面（テクスチャ構造が形成された表面）上に形成する（図１１の工程（ｃ）参照）。
　その後、上述したｎ型非晶質半導体層３０６の形成条件と同じ形成条件を用いてｎ型非晶質半導体層２０２をｉ型非晶質半導体層２０１上に形成する（図１１の工程（ｄ）参照）。
　次に、ｉ型非晶質半導体層３，４の形成条件と同じ形成条件を用いてｉ型非晶質半導体層２０３をｎ型単結晶シリコン基板１の受光面と反対側の表面上に形成する（図１１の工程（ｅ）参照）。
　そして、上述したｐ型非晶質半導体層５の形成条件と同じ形成条件を用いてｐ型非晶質半導体層２０４をｉ型非晶質半導体層２０３上に形成する（図１２の工程（ｆ）参照）。
　その後、ｎ型単結晶シリコン基板１の温度が１８０℃になるようにｎ型単結晶シリコン基板１を加熱し、２００～８００ｓｃｃｍのアルゴン（Ａｒ）ガスと、０～３０ｓｃｃｍの酸素（Ｏ２）ガスとの混合ガスを流してチャンバ内の圧力を０．４～１．３Ｐａに保ちながら０．２～２ｋＷの電力を投入して放電させる。これによって、透明導電膜２０５（＝ＩＴＯ）がｎ型非晶質半導体層２０２上に形成される（図１２の工程（ｇ）参照）。
　次に、導電層２０６（ＩＴＯ）を透明導電膜２０５（＝ＩＴＯ）と同じ形成条件によってｐ型非晶質半導体層２０４上に形成する（図１２の工程（ｈ）参照）。
　なお、透明導電膜２０５および導電層２０６は、スパッタリング法の他に、ＣＶＤ法および蒸着法等の薄膜形成方法、またはめっき法、またはそれらの組合せによって形成されてもよい。
　そして、エポキシ樹脂にＡｇの微粉末を練り込んだＡｇペーストをスクリーン印刷によって、高さを約１０～３０μｍ、幅を１００～５００μｍに形成した後、２００℃で８０分、焼成硬化することによって櫛形の電極２０７，２０８を形成する（図１２の工程（ｉ）参照）。これによって、光電変換素子２００が完成する。
　光電変換素子２００は、光電変換素子１００と同じようにｎ型単結晶シリコン基板１を備え、受光面と反対側にヘテロ接合によるｐｎ接合（ｎ型単結晶シリコン基板１／ｐ型非晶質半導体層２０４）が存在する。従って、テクスチャ構造によるパッシベーション特性の低下を抑制して変換効率を向上できる。
　また、光電変換素子２００においては、ｐ型非晶質半導体層２０４と電極２０８との間に導電層２０６が配置されているため、ｐ型非晶質半導体層２０４と電極２０８との界面におけるキャリアの再結合を抑制できる。また、導電層２０６が透明導電膜からなり、電極２０８がＡｇからなる場合、ｎ型単結晶シリコン基板１を透過した光は、導電層２０６（透明導電膜）／電極２０８（Ａｇ）界面で反射され、ｎ型単結晶シリコン基板１で吸収される。従って、光電変換素子２００の短絡電流を増加できる。
　なお、光電変換素子２００において、ｉ型非晶質半導体層２０３／ｐ型非晶質半導体層２０４を受光面側に形成し、ｉ型非晶質半導体層２０１／ｎ型非晶質半導体層２０２を受光面と反対側に形成してもよい。このようにしても、マクロ凹凸の高低差が６μｍ以下になり、かつ、ナノ凹凸の平均面粗さが０．７５ｎｍ以下になると、開放電圧が向上した。従って、テクスチャ構造によるパッシベーション特性の低下を抑制して変換効率を向上できる。
　実施の形態２におけるその他の説明は、実施の形態１についての説明と同じである。
　［実施の形態３］
　実施の形態１においては、ＮａＯＨエッチング液：１０％、Ｈ２Ｏ希釈、８０℃で２分程度の条件を用いてシリコン基板をエッチングしたが、実施の形態３においては、ＮａＯＨエッチング液：１０％、Ｈ２Ｏ希釈、１００℃で３分程度の条件を用いてシリコン基板をエッチングした。
　図１３は、ｎ型単結晶シリコン基板の（１００）面の顕微鏡写真を示す図である。上記条件でシリコン基板をエッチングした場合、スプーンカット状のマクロ凹凸が形成される（図１３の（ａ）参照）。
　このスプーンカット状のマクロ凹凸が発生する場合には、若干、四角形のマクロ凹凸に比べ、高低差が小さくなるので（図１３の（ｂ）参照）、好ましい。この場合、高低差とは、スプーンカット部のボトムから隣り合うスプーンカット部との境界の一番高い領域までの高低差を言う。
　図１３に示すマクロ凹凸を有するｎ型単結晶シリコン基板を用いた光電変換素子においても、実施の形態１と同じように、マクロ凹凸の高低差が６μｍ以下であり、かつ、ナノ凹凸の平均面粗さが０．７５ｎｍ以下である場合、開放電圧が向上する。
　従って、テクスチャ構造によるパッシベーション特性の低下を抑制して変換効率を向上できる。
　なお、実施の形態３における光電変換素子の構成は、上述した光電変換素子１００，２００であってもよいし、後述する実施の形態４，５による光電変換素子であってもよい。
　［実施の形態４］
　図１４は、実施の形態４による光電変換素子の構成を示す断面図である。図１４を参照して、実施の形態４による光電変換素子４００は、ｎ型単結晶シリコン基板４０１と、反射防止膜４０２と、第１パッシベーション膜４０３と、第２パッシベーション膜４０４と、電極４０５，４０６とを備える。
　ｎ型単結晶シリコン基板４０１は、ｐ型拡散層４０１１とｎ型拡散層４０１２とを受光面と反対側の表面に接して含む。この場合、ｐ型拡散層４０１１およびｎ型拡散層４０１２は、ｎ型単結晶シリコン基板４０１の面内方向に交互に配置される。ｐ型拡散層４０１１は、例えば、１×１０１８ｃｍ－３～１×１０１９ｃｍ－３のＢ濃度を有する。また、ｐ型拡散層４０１１は、例えば、１００～２００ｎｍの厚みを有する。ｎ型拡散層４０１２は、例えば、１×１０１８ｃｍ－３～１×１０１９ｃｍ－３のＰ濃度を有する。また、ｎ型拡散層４０１２は、例えば、１００～２００ｎｍの厚みを有する。
　ｎ型単結晶シリコン基板４０１についてのその他の説明は、ｎ型単結晶シリコン基板１についての説明と同じである。
　反射防止膜４０２は、ｎ型単結晶シリコン基板４０１の受光面（テクスチャ構造が形成された表面）に接してｎ型単結晶シリコン基板４０１上に配置される。反射防止膜４０２は、例えば、窒化シリコンからなり、例えば、８０～３００ｎｍの厚みを有する。
　第１パッシベーション膜４０３は、ｎ型単結晶シリコン基板４０１のｐ型拡散層４０１１に接して配置される。第１パッシベーション膜４０３は、例えば、ＳｉＯ２からなり、例えば、１００～２００ｎｍの厚みを有する。
　第２パッシベーション膜４０４は、ｎ型単結晶シリコン基板４０１のｐ型拡散層４０１１以外の部分に接して配置される。第２パッシベーション膜４０４は、例えば、窒化シリコンからなり、例えば、１００～２００ｎｍの厚みを有する。
　電極４０５は、第１パッシベーション膜４０３を貫通してｐ型拡散層４０１１に接して配置される。そして、電極４０５は、例えば、Ａｇからなる。
　電極４０６は、第２パッシベーション膜４０４を貫通してｎ型拡散層４０１２に接して配置される。そして、電極４０６は、例えば、Ａｇからなる。
　図１５から図１７は、それぞれ、図１４に示す光電変換素子４００の製造方法を示す第１から第３の工程図である。
　光電変換素子４００の製造が開始されると、図７の工程（ａ），（ｂ）と同じ工程を実行してｎ型単結晶シリコン基板１を作製する（図１５の工程（ａ），（ｂ）参照）。
　そして、ｎ型単結晶シリコン基板４０１の受光面および裏面の全面に酸化シリコンからなる第１拡散マスク４１０を形成する。次に、ｎ型単結晶シリコン基板４０１の裏面に形成された第１拡散マスク４１０に第１エッチングペーストをスクリーン印刷法によって所望のパターンに印刷する。続いて、第１エッチングペーストが印刷されたｎ型単結晶シリン基板４０１を加熱処理する。これにより、ｎ型単結晶シリコン基板４０１の裏面に形成された第１拡散マスク４１０のうち、第１エッチングペーストが印刷された部分のみがエッチングによって除去される。その後、ｎ型単結晶シリコン基板４０１を水中に浸漬し、超音波を印加して超音波洗浄を行う。これにより、第１エッチングペーストが除去され、ｎ型単結晶シリコン基板４０１の裏面に窓４１２が形成される（図１５の工程（ｃ）参照）。
　そうすると、ｐ型不純物であるＢを窓４１２を介してｎ型単結晶シリコン基板４０１へ気相拡散させる。そして、第１拡散マスク４１０と、Ｂが拡散してｎ型単結晶シリコン基板４０１に形成されたＢＳＧ（ボロンシリケートガラス）とをフッ化水素水溶液等を用いて除去する。これによって、ｐ型拡散層４０１１が形成される（図１５の工程（ｄ）参照）。
　その後、ｎ型単結晶シリコン基板４０１の受光面および裏面の全面に、酸化シリコンからなる第２拡散マスク４１１を形成する。次に、ｎ型単結晶シリコン基板４０１の裏面に形成された第２拡散マスク４１１上に第２エッチングペーストをスクリーン印刷法によって所望のパターンに印刷する。続いて、第２エッチングペーストが印刷されたｎ型単結晶シリコン基板４０１を加熱処理する。これにより、ｎ型単結晶シリコン基板４０１の裏面に形成された第２拡散マスク４１１のうち、第２エッチングペーストが印刷された部分のみがエッチングによって除去される。その後、ｎ型単結晶シリコン基板４０１を水中に浸漬し、超音波を印加して超音波洗浄を行う。これにより、第２エッチングペーストが除去され、ｎ型単結晶シリコン基板４０１の裏面に窓４１４が形成される（図１５の工程（ｅ）参照）。
　そうすると、ｎ型不純物であるＰを窓４１４を介してｎ型単結晶シリコン基板４０１へ気相拡散させる。そして、第２拡散マスク４１１と、Ｐが拡散してｎ型単結晶シリコン基板４０１に形成されたＰＳＧ（リンシリケートガラス）とをフッ化水素水溶液等を用いて除去する。これによって、ｎ型拡散層４０１２が形成される（図１６の工程（ｆ）参照）。
　次に、ｎ型単結晶シリコン基板４０１に対して熱酸化を行う。これにより、ｎ型単結晶シリコン基板４０１の受光面に酸化シリコン膜４１３が形成され、ｎ型単結晶シリコン基板４０１の裏面に酸化シリコンからなるパッシベーション膜４１５が形成される（図１６の工程（ｇ）参照）。
　その後、パッシベーション膜４１５のうち、ｐ型拡散層４０１１上に形成された部分以外の部分にエッチングペーストをスクリーン印刷法によって印刷し、ｎ型単結晶シリコン基板４０１を加熱処理する。これにより、パッシベーション膜４１５のうち、ｐ型拡散層４０１１上に形成された部分以外の部分が除去され、ｐ型拡散層４０１１上に第１パッシベーション膜４０３が形成される（図１６の工程（ｈ）参照）。
　次に、プラズマＣＶＤ法によって窒化シリコンからなる第２パッシベーション膜４０４をｎ型単結晶シリコン基板４０１の裏面に形成する（図１６の工程（ｉ）参照）。
　引き続いて、ｎ型単結晶シリコン基板４０１の受光面に形成された酸化シリコン膜４１３をフッ化水素水溶液等を用いて除去し、窒化シリコンからなる反射防止膜４０２をｎ型単結晶シリコン基板４０１の受光面に形成する（図１７の工程（ｊ）参照）。
　そして、第１パッシベーション膜４０３の一部と、第２パッシベーション膜４０４のうち、ｎ型拡散層４０１２上に位置する部分とにエッチングペーストをスクリーン印刷法によって印刷し、ｎ型単結晶シリコン基板４０１を加熱処理する。これにより、第１パッシベーション膜４０３の一部と、第２パッシベーション膜４０４の一部とが除去され、コンタクトホール４１６，４１７が形成される（図１７の工程（ｋ）参照）。
　その後、コンタクトホール４１６，４１７にＡｇペーストを印刷し、その印刷したＡｇペーストを焼成する。これにより、電極４０５，４０６が形成され、光電変換素子４００が完成する（図１７の工程（ｌ）参照）。
　光電変換素子４００は、光電変換素子１００のｎ型単結晶シリコン基板１と同じように、テクスチャ構造が形成された受光面に対向して、マクロ凹凸の高低差が０．６μｍ以下であり、ナノ凹凸の平均面粗さが０．７５ｎｍ以下である表面（裏面）を有するｎ型単結晶シリコン基板４０１を備えるので、開放電圧Ｖｏｃが向上する。従って、テクスチャ構造によるパッシベーション特性の低下を抑制して変換効率を向上できる。
　実施の形態４におけるその他の説明は、実施の形態１における説明と同じである。
　［実施の形態５］
　図１８は、実施の形態５による光電変換素子の構成を示す断面図である。図１８を参照して、実施の形態５による光電変換素子５００は、ｎ型単結晶シリコン基板５０１と、反射防止膜５０２と、絶縁層５０４と、電極５０３，５０５とを備える。
　ｎ型単結晶シリコン基板５０１は、ｎ型拡散層５０１１と、ｐ型拡散層５０１２とを含む。ｎ型拡散層５０１１は、ｎ型単結晶シリコン基板５０１の受光面に接してｎ型単結晶シリコン基板５０１中に配置される。ｎ型拡散層５０１１は、例えば、１×１０１８ｃｍ－３～１×１０１９ｃｍ－３のＰ濃度を有する。また、ｎ型拡散層５０１１は、例えば、１００～２００ｎｍの厚みを有する。
　ｐ型拡散層５０１２は、ｎ型単結晶シリコン基板５０１の受光面と反対側の表面に接してｎ型単結晶シリコン基板５０１中に配置される。ｐ型拡散層５０１２は、例えば、１×１０１８ｃｍ－３～１×１０１９ｃｍ－３のＢ濃度を有する。また、ｐ型拡散層５０１２は、例えば、１００～２００ｎｍの厚みを有する。
　ｎ型単結晶シリコン基板５０１についてのその他の説明は、ｎ型単結晶シリコン基板１についての説明と同じである。
　反射防止膜５０２は、ｎ型単結晶シリコン基板５０１の受光面に接してｎ型単結晶シリコン基板５０１上に配置される。反射防止膜５０２は、酸化シリコン、窒化シリコンおよび酸窒化シリコンのいずれかからなる。反射防止膜５０２は、入射光の反射を防止する機能を考慮すると、８０～３００ｎｍの厚みを有する。
　電極５０３は、反射防止膜５０２を貫通してｎ型単結晶シリコン基板５０１のｎ型拡散層５０１１に接して配置される。電極５０３は、例えば、Ａｇからなる。
　絶縁層５０４は、ｎ型単結晶シリコン基板５０１の裏面（＝受光面と反対側の表面）に接してｎ型単結晶シリコン基板５０１上に配置される。絶縁層５０４は、反射防止膜５０２と同じ材料からなり、１００～２００ｎｍの厚みを有する。
　電極５０５は、絶縁層５０４を貫通してｎ型単結晶シリコン基板５０１のｐ型拡散層５０１２に接して配置される。電極５０５は、例えば、Ａｇからなる。
　このように、光電変換素子５００は、テクスチャ構造が形成される受光面と反対側にｐｎ接合（ｎ型単結晶シリコン基板５０１のバルク領域／ｐ型拡散層５０１２）を備える。
　図１９から図２１は、それぞれ、図１８に示す光電変換素子５００の製造方法を示す第１から第３の工程図である。
　光電変換素子５００の製造が開始されると、図７の工程（ａ），（ｂ）と同じ工程を実行してｎ型単結晶シリコン基板５０１を作成する（図１９の工程（ａ），（ｂ）参照）。
　その後、Ｐ原子をｎ型単結晶シリコン基板５０１の受光面からｎ型単結晶シリコン基板５０１中へ気相拡散し、ｎ型拡散層５０１１を形成する（図１９の工程（ｃ）参照）。
　そして、Ｂ原子をｎ型単結晶シリコン基板５０１の裏面からｎ型単結晶シリコン基板５０１中へ気相拡散し、ｐ型拡散層５０１２を形成する（図１９の工程（ｄ）参照）。
　引き続いて、反射防止膜５０２をスパッタリング法によってｎ型単結晶シリコン基板５０１の受光面上に形成する（図１９の工程（ｅ）参照）。
　そして、絶縁層５０４をスパッタリング法によってｎ型単結晶シリコン基板５０１の裏面上に形成する（図２０の工程（ｆ）参照）。
　その後、レジストを反射防止膜５０２の全面に塗布し、その塗布したレジストをフォトリソグラフィによってパターンニングしてレジストパターン５１０を形成する（図２０の工程（ｇ）参照）。
　そうすると、レジストパターン５１０をマスクとして反射防止膜５０２の一部をエッチングする（図２０の工程（ｈ）参照）。
　そして、Ａｇペーストをスクリーン印刷によって印刷し、その印刷したＡｇペーストを焼成して電極５０３を形成する（図２０の工程（ｉ）参照）。
　引き続いて、レジストを絶縁層５０４の全面に塗布し、その塗布したレジストをフォトリソグラフィによってパターンニングしてレジストパターン５２０を形成する（図２１の工程（ｊ）参照）。
　そして、レジストパターン５２０をマスクとして絶縁層５０４の一部をエッチングする（図２１の工程（ｋ）参照）。
　その後、絶縁層５０４を覆うようにＡｇを電子ビーム蒸着して電極５０５を形成する（図２１の工程（ｌ）参照）。これによって、光電変換素子５００が完成する。
　光電変換素子５００は、光電変換素子１００のｎ型単結晶シリコン基板１と同じように、テクスチャ構造が形成された受光面に対して、マクロ凹凸の高低差が０．６μｍ以下であり、かつ、ナノ凹凸の平均面粗さが０．７５ｎｍ以下である表面（裏面）を有するｎ型単結晶シリコン基板５０１を備えるので、開放電圧Ｖｏｃが向上する。従って、テクスチャ構造によるパッシベーション特性の低下を抑制して変換効率を向上できる。
　なお、光電変換素子５００のｎ型単結晶シリコン基板５０１は、受光面に接してｐ型拡散層を含み、受光面と反対側の裏面に接してｎ型拡散層を含んでいてもよい。
　実施の形態５におけるその他の説明は、実施の形態１における説明と同じである。
　［実施の形態６］
　図２２は、この実施の形態による光電変換素子を備える光電変換モジュールの構成を示す概略図である。図２２を参照して、光電変換モジュール１０００は、複数の光電変換素子１００１と、カバー１００２と、出力端子１００３，１００４とを備える。
　複数の光電変換素子１００１は、アレイ状に配置され、直列に接続される。なお、複数の光電変換素子１００１は、直列に接続される代わりに、並列に接続されてもよく、直列と並列を組み合わせて接続されてもよい。
　そして、複数の光電変換素子１００１の各々は、光電変換素子１００，２００，４００，５００のいずれかからなる。
　カバー１００２は、耐候性のカバーからなり、複数の光電変換素子１００１を覆う。
　出力端子１００３は、直列に接続された複数の光電変換素子１００１の一方端に配置される光電変換素子１００１に接続される。
　出力端子１００４は、直列に接続された複数の光電変換素子１００１の他方端に配置される光電変換素子１００１に接続される。
　上述したように、光電変換素子１００，２００，４００，５００は、高い変換効率を有する。
　従って、光電変換モジュール１０００の変換効率を向上できる。
　なお、実施の形態６による光電変換モジュールは、図２２に示す構成に限らず、光電変換素子１００，２００，３００，４００，５００のいずれかを用いる限り、どのような構成であってもよい。
　［実施の形態７］
　図２３は、この実施の形態による光電変換素子を備える太陽光発電システムの構成を示す概略図である。
　図２３を参照して、太陽光発電システム１１００は、光電変換モジュールアレイ１１０１と、接続箱１１０２と、パワーコンディショナー１１０３と、分電盤１１０４と、電力メーター１１０５とを備える。
　接続箱１１０２は、光電変換モジュールアレイ１１０１に接続される。パワーコンディショナー１１０３は、接続箱１１０２に接続される。分電盤１１０４は、パワーコンディショナー１１０３および電気機器１１１０に接続される。電力メーター１１０５は、分電盤１１０４および系統連系に接続される。
　光電変換モジュールアレイ１１０１は、太陽光を電気に変換して直流電力を発電し、その発電した直流電力を接続箱１１０２に供給する。
　接続箱１１０２は、光電変換モジュールアレイ１１０１が発電した直流電力を受け、その受けた直流電力をパワーコンディショナー１１０３へ供給する。
　パワーコンディショナー１１０３は、接続箱１１０２から受けた直流電力を交流電力に変換し、その変換した交流電力を分電盤１１０４に供給する。また、パワーコンディショナー１１０３は、接続箱１１０２から受けた直流電力の一部を交流電力に変換せずに、直流電力のままで分電盤１１０４に供給してもよい。
　分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力および／または電力メーター１１０５を介して受けた商用電力を電気機器１１１０へ供給する。また、分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力が電気機器１１１０の消費電力よりも多いとき、余った交流電力を電力メーター１１０５を介して系統連系へ供給する。
　電力メーター１１０５は、系統連系から分電盤１１０４へ向かう方向の電力を計測するとともに、分電盤１１０４から系統連系へ向かう方向の電力を計測する。
　図２４は、図２３に示す光電変換モジュールアレイ１１０１の構成を示す概略図である。
　図２４を参照して、光電変換モジュールアレイ１１０１は、複数の光電変換モジュール１１２０と、出力端子１１２１，１１２２とを含む。
　複数の光電変換モジュール１１２０は、アレイ状に配列され、直列に接続される。なお、複数の光電変換モジュール１１２０は、直列に接続される代わりに、並列に接続されてもよく、直列と並列を組み合わせて接続されてもよい。そして、複数の光電変換モジュール１１２０の各々は、図２２に示す光電変換モジュール１０００からなる。
　出力端子１１２１は、直列に接続された複数の光電変換モジュール１１２０の一方端に位置する光電変換モジュール１１２０に接続される。
　出力端子１１２２は、直列に接続された複数の光電変換モジュール１１２０の他方端に位置する光電変換モジュール１１２０に接続される。
　太陽光発電システム１１００における動作を説明する。光電変換モジュールアレイ１１０１は、太陽光を電気に変換して直流電力を発電し、その発電した直流電力を接続箱１１０２を介してパワーコンディショナー１１０３へ供給する。
　パワーコンディショナー１１０３は、光電変換モジュールアレイ１１０１から受けた直流電力を交流電力に変換し、その変換した交流電力を分電盤１１０４へ供給する。
　分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力が電気機器１１１０の消費電力以上であるとき、パワーコンディショナー１１０３から受けた交流電力を電気機器１１１０に供給する。そして、分電盤１１０４は、余った交流電力を電力メーター１１０５を介して系統連系へ供給する。
　また、分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力が電気機器１１１０の消費電力よりも少ないとき、系統連系から受けた交流電力およびパワーコンディショナー１１０３から受けた交流電力を電気機器１１１０へ供給する。
　太陽光発電システム１１００は、上述したように、高い変換効率を有する光電変換素子１００，２００，４００，５００のいずれかを備えている。
　従って、太陽光発電システム１１００の変換効率を向上できる。
　なお、実施の形態７による太陽光発電システムは、図２３，２４に示す構成に限らず、光電変換素子１００，２００，４００，５００のいずれかを用いる限り、どのような構成であってもよい。
　［実施の形態８］
　図２５は、この実施の形態による光電変換素子を備える太陽光発電システムの構成を示す概略図である。
　図２５を参照して、太陽光発電システム１２００は、サブシステム１２０１～１２０ｎ（ｎは２以上の整数）と、パワーコンディショナー１２１１～１２１ｎと、変圧器１２２１とを備える。太陽光発電システム１２００は、図２３に示す太陽光発電システム１１００よりも規模が大きい太陽光発電システムである。
　パワーコンディショナー１２１１～１２１ｎは、それぞれ、サブシステム１２０１～１２０ｎに接続される。
　変圧器１２２１は、パワーコンディショナー１２１１～１２１ｎおよび系統連系に接続される。
　サブシステム１２０１～１２０ｎの各々は、モジュールシステム１２３１～１２３ｊ（ｊは２以上の整数）からなる。
　モジュールシステム１２３１～１２３ｊの各々は、光電変換モジュールアレイ１３０１～１３０ｉ（ｉは２以上の整数）と、接続箱１３１１～１３１ｉと、集電箱１３２１とを含む。
　光電変換モジュールアレイ１３０１～１３０ｉの各々は、図２３に示す光電変換モジュールアレイ１１０１と同じ構成からなる。
　接続箱１３１１～１３１ｉは、それぞれ、光電変換モジュールアレイ１３０１～１３０ｉに接続される。
　集電箱１３２１は、接続箱１３１１～１３１ｉに接続される。また、サブシステム１２０１のｊ個の集電箱１３２１は、パワーコンディショナー１２１１に接続される。サブシステム１２０２のｊ個の集電箱１３２１は、パワーコンディショナー１２１２に接続される。以下、同様にして、サブシステム１２０ｎのｊ個の集電箱１３２１は、パワーコンディショナー１２１ｎに接続される。
　モジュールシステム１２３１のｉ個の光電変換モジュールアレイ１３０１～１３０ｉは、太陽光を電気に変換して直流電力を発電し、その発電した直流電力をそれぞれ接続箱１３１１～１３１ｉを介して集電箱１３２１へ供給する。モジュールシステム１２３２のｉ個の光電変換モジュールアレイ１３０１～１３０ｉは、太陽光を電気に変換して直流電力を発電し、その発電した直流電力をそれぞれ接続箱１３１１～１３１ｉを介して集電箱１３２１へ供給する。以下、同様にして、モジュールシステム１２３ｊのｉ個の光電変換モジュールアレイ１３０１～１３０ｉは、太陽光を電気に変換して直流電力を発電し、その発電した直流電力をそれぞれ接続箱１３１１～１３１ｉを介して集電箱１３２１へ供給する。
　そして、サブシステム１２０１のｊ個の集電箱１３２１は、直流電力をパワーコンディショナー１２１１へ供給する。
　サブシステム１２０２のｊ個の集電箱１３２１は、同様にして直流電力をパワーコンディショナー１２１２へ供給する。
　以下、同様にして、サブシステム１２０ｎのｊ個の集電箱１３２１は、直流電力をパワーコンディショナー１２１ｎへ供給する。
　パワーコンディショナー１２１１～１２１ｎは、それぞれ、サブシステム１２０１～１２０ｎから受けた直流電力を交流電力に変換し、その変換した交流電力を変圧器１２２１へ供給する。
　変圧器１２２１は、パワーコンディショナー１２１１～１２１ｎから交流電力を受け、その受けた交流電力の電圧レベルを変換して系統連系へ供給する。
　太陽光発電システム１２００は、上述したように、高い変換効率を有する光電変換素子１００，２００，３００，４００，５００のいずれかを備えている。
　従って、太陽光発電システム１２００の変換効率を向上できる。
　なお、実施の形態８による太陽光発電システムは、図２５に示す構成に限らず、光電変換素子１００，２００，４００，５００のいずれかを用いる限り、どのような構成であってもよい。
　上述した実施の形態１においては、受光面と反対側にヘテロ接合によるｐｎ接合を設けた光電変換素子１００において、マクロ凹凸の高低差が０．６μｍ以下であり、かつ、ナノ凹凸の平均面粗さが０．７５ｎｍ以下である表面（裏面）を有するｎ型単結晶シリコン基板１を用いることにより、開放電圧を高くして、テクスチャ構造によるパッシベーション特性の低下を抑制して変換効率を高くできることについて説明した。
　また、実施の形態２においては、受光面側または受光面と反対側にヘテロ接合によるｐｎ接合を設けた光電変換素子２００において、マクロ凹凸の高低差が０．６μｍ以下であり、かつ、ナノ凹凸の平均面粗さが０．７５ｎｍ以下である表面（裏面）を有するｎ型単結晶シリコン基板１を用いることにより、開放電圧を高くして、テクスチャ構造によるパッシベーション特性の低下を抑制して変換効率を高くできることについて説明した。
　更に、実施の形態４においては、受光面と反対側にホモ接合によるｐｎ接合を設けた光電変換素子４００において、マクロ凹凸の高低差が０．６μｍ以下であり、かつ、ナノ凹凸の平均面粗さが０．７５ｎｍ以下である表面（裏面）を有するｎ型単結晶シリコン基板４０１を用いることにより、開放電圧を高くして、テクスチャ構造によるパッシベーション特性の低下を抑制して変換効率を高くできることについて説明した。
　更に、実施の形態５においては、受光面側にホモ接合によるｐｎ接合を設けた光電変換素子５００において、マクロ凹凸の高低差が０．６μｍ以下であり、かつ、ナノ凹凸の平均面粗さが０．７５ｎｍ以下である表面（裏面）を有するｎ型単結晶シリコン基板５０１を用いることにより、開放電圧を高くして、テクスチャ構造によるパッシベーション特性の低下を抑制して変換効率を高くできることについて説明した。
　従って、この発明の実施の形態による光電変換素子は、ｐｎ接合は、ヘテロ接合およびホモ接合のいずれからなっていてもよく、ｐｎ接合の配置位置は、シリコン基板の受光面側であってもよく、受光面と反対側であってもよい。その結果、この発明の実施の形態による光電変換素子は、シリコン基板を備える光電変換素子であって、シリコン基板は、テクスチャ構造が形成された第１の表面と、第１の表面に対向するとともに、テクスチャ構造が形成されておらず、第１の凹凸および第２の凹凸を含む第２の表面とを有し、第１の凹凸の高低差は、６μｍ以下であり、第２の凹凸の平均面粗さは、０．７５ｎｍよりも小さければよい。
　第１の凹凸の高低差が６μｍ以下であり、第２の凹凸の平均面粗さが０．７５ｎｍよりも小さければ、開放電圧が向上し、テクスチャ構造によるパッシベーション特性の低下を抑制して変換効率を向上できるからである。
　ヘテロ接合によるｐｎ接合を受光面と反対側に設けた光電変換素子１００においては、シリコン基板との間でヘテロ接合によるｐｎ接合を構成することが重要である。従って、の発明の実施の形態による光電変換素子は、好ましくは、高低差が０．６μｍ以下である第１の凹凸と、平均面粗さが０．７５ｎｍ以下である第２の凹凸とを含む第２の表面を有するシリコン基板に加えて、第２の表面に接して配置され、実質的にｉ型の導電型を有する第１の非晶質半導体層と、第１の非晶質半導体層に接して配置され、シリコン基板の導電型と反対の導電型を有する第２の非晶質半導体層とを更に備えていればよい。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　この発明は、光電変換素子に適用される。

Claims (5)

  1. 　シリコン基板を備える光電変換素子であって、
    　前記シリコン基板は、
    　テクスチャ構造が形成された第１の表面と、
    　前記第１の表面に対向するとともに、前記テクスチャ構造が形成されておらず、第１の凹凸および第２の凹凸を含む第２の表面とを有し、
    　前記第１の凹凸の高低差は、６μｍ以下であり、
    　前記第２の凹凸の平均面粗さは、０．７５ｎｍよりも小さい、光電変換素子。
  2. 　前記第２の表面に接して配置され、実質的にｉ型の導電型を有する第１の非晶質半導体層と、
    　前記第１の非晶質半導体層に接して配置され、前記シリコン基板の導電型と反対の導電型を有する第２の非晶質半導体層とを更に備える、請求項１に記載の光電変換素子。
  3. 　前記第１の表面に接して配置され、実質的にｉ型の導電型を有する第３の非晶質半導体層と、
    　前記第３の非晶質半導体層に接して配置され、前記シリコン基板の導電型と同じ導電型を有する第４の非晶質半導体層とを更に備える、請求項１または請求項２に記載の光電変換素子。
  4. 　前記第１の表面に接して配置された第１の非晶質半導体層と、
    　前記第２の表面に接して配置され、実質的にｉ型の導電型を有する第２の非晶質半導体層と、
    　前記第２の表面に接して配置されるとともに前記シリコン基板の面内方向において前記第２の非晶質半導体層に隣接して配置され、実質的にｉ型の導電型を有する第３の非晶質半導体層と、
    　前記第２の非晶質半導体層に接して配置され、前記シリコン基板の導電型と反対の導電型を有する第４の非晶質半導体層と、
    　前記第３の非晶質半導体層に接して配置され、前記シリコン基板の導電型と同じ導電型を有する第５の非晶質半導体層とを更に備える、請求項１に記載の光電変換素子。
  5. 　前記第１の非晶質半導体層は、
    　前記シリコン基板の受光面に接して配置され、実質的にｉ型の導電型を有する第６の非晶質半導体層と、
    　前記第６の非晶質半導体層に接して配置され、前記シリコン基板の導電型と同じ導電型を有する第７の非晶質半導体層とを含む、請求項４に記載の光電変換素子。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017051635A1 (ja) * 2015-09-24 2017-03-30 シャープ株式会社 半導体基板、光電変換素子、半導体基板の製造方法および光電変換素子の製造方法
WO2017130654A1 (ja) * 2016-01-25 2017-08-03 長州産業株式会社 光発電素子
WO2022138941A1 (ja) * 2020-12-25 2022-06-30 株式会社カネカ 太陽電池ユニット、太陽電池ユニットの良否判定装置、太陽電池ユニットのエッチング装置、および太陽電池ユニットの製造方法
EP4131425A1 (en) * 2021-08-04 2023-02-08 Shanghai Jinko Green Energy Enterprise Management Co., Ltd. Solar cell, manufacturing method thereof, and photovoltaic module
US11843071B2 (en) 2021-08-04 2023-12-12 Shanghai Jinko Green Energy Enterprise Management Co., Ltd. Solar cell, manufacturing method thereof, and photovoltaic module
JP7595198B1 (ja) 2023-10-09 2024-12-05 晶科能源（海▲寧▼）有限公司 太陽電池及びその製造方法、光起電力モジュール

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11191632A (ja) * 1997-10-21 1999-07-13 Sharp Corp 薄膜太陽電池およびその製造方法
WO2008037658A2 (fr) * 2006-09-26 2008-04-03 Commissariat A L'energie Atomique Procede de realisation de cellule photovoltaique a heterojonction en face arriere
JP2011077240A (ja) * 2009-09-30 2011-04-14 Sanyo Electric Co Ltd 光起電力装置
EP2421057A2 (en) * 2010-08-17 2012-02-22 Lg Electronics Inc. Solar cell
JP2012216788A (ja) * 2011-03-30 2012-11-08 Panasonic Corp テクスチャ形成面を有するシリコン基板、およびその製造方法
JP2012222300A (ja) * 2011-04-13 2012-11-12 Panasonic Corp テクスチャ形成面を有するシリコン基板、およびその製造方法
WO2014042114A1 (ja) * 2012-09-12 2014-03-20 シャープ株式会社 光電変換素子および光電変換素子の製造方法
JP2014170775A (ja) * 2013-03-01 2014-09-18 Panasonic Corp シリコン基板、およびその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11191632A (ja) * 1997-10-21 1999-07-13 Sharp Corp 薄膜太陽電池およびその製造方法
WO2008037658A2 (fr) * 2006-09-26 2008-04-03 Commissariat A L'energie Atomique Procede de realisation de cellule photovoltaique a heterojonction en face arriere
JP2011077240A (ja) * 2009-09-30 2011-04-14 Sanyo Electric Co Ltd 光起電力装置
EP2421057A2 (en) * 2010-08-17 2012-02-22 Lg Electronics Inc. Solar cell
JP2012216788A (ja) * 2011-03-30 2012-11-08 Panasonic Corp テクスチャ形成面を有するシリコン基板、およびその製造方法
JP2012222300A (ja) * 2011-04-13 2012-11-12 Panasonic Corp テクスチャ形成面を有するシリコン基板、およびその製造方法
WO2014042114A1 (ja) * 2012-09-12 2014-03-20 シャープ株式会社 光電変換素子および光電変換素子の製造方法
JP2014170775A (ja) * 2013-03-01 2014-09-18 Panasonic Corp シリコン基板、およびその製造方法

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017051635A1 (ja) * 2015-09-24 2017-03-30 シャープ株式会社 半導体基板、光電変換素子、半導体基板の製造方法および光電変換素子の製造方法
WO2017130654A1 (ja) * 2016-01-25 2017-08-03 長州産業株式会社 光発電素子
WO2022138941A1 (ja) * 2020-12-25 2022-06-30 株式会社カネカ 太陽電池ユニット、太陽電池ユニットの良否判定装置、太陽電池ユニットのエッチング装置、および太陽電池ユニットの製造方法
JPWO2022138941A1 (ja) * 2020-12-25 2022-06-30
JP7777090B2 (ja) 2020-12-25 2025-11-27 株式会社カネカ 太陽電池ユニット、太陽電池ユニットの良否判定装置、太陽電池ユニットのエッチング装置、および太陽電池ユニットの製造方法
EP4372829A3 (en) * 2021-08-04 2024-08-07 Shanghai Jinko Green Energy Enterprise Management Co., Ltd. Solar cell, manufacturing method thereof, and photovoltaic module
EP4535961A3 (en) * 2021-08-04 2025-04-23 Shanghai Jinko Green Energy Enterprise Management Co., Ltd. Solar cell, manufacturing method thereof, and photovoltaic module
US11824136B2 (en) 2021-08-04 2023-11-21 Shanghai Jinko Green Energy Enterprise Management Co., Ltd. Solar cell, manufacturing method thereof, and photovoltaic module
US11843071B2 (en) 2021-08-04 2023-12-12 Shanghai Jinko Green Energy Enterprise Management Co., Ltd. Solar cell, manufacturing method thereof, and photovoltaic module
US11929449B2 (en) 2021-08-04 2024-03-12 Shanghai Jinko Green Energy Enterprise Management Co., Ltd. Solar cell, manufacturing method thereof, and photovoltaic module
US11581454B1 (en) 2021-08-04 2023-02-14 Shanghai Jinko Green Energy Enterprise Management Co., Ltd. Solar cell, manufacturing method thereof, and photovoltaic module
US12132138B2 (en) 2021-08-04 2024-10-29 Shanghai Jinko Green Energy Enterprise Management Co., Ltd. Solar cell, manufacturing method thereof, and photovoltaic module
JP2023159201A (ja) * 2021-08-04 2023-10-31 上海晶科緑能企業管理有限公司 太陽電池及びその製造方法、太陽電池モジュール
JP7612780B2 (ja) 2021-08-04 2025-01-14 上海晶科緑能企業管理有限公司 太陽電池及びその製造方法、太陽電池モジュール
JP2025041865A (ja) * 2021-08-04 2025-03-26 上海晶科緑能企業管理有限公司 太陽電池及びその製造方法、太陽電池モジュール
US12514021B2 (en) 2021-08-04 2025-12-30 Shanghai Jinko Green Energy Enterprise Management Co., Ltd. Solar cell, manufacturing method thereof, and photovoltaic module
EP4131425A1 (en) * 2021-08-04 2023-02-08 Shanghai Jinko Green Energy Enterprise Management Co., Ltd. Solar cell, manufacturing method thereof, and photovoltaic module
JP7595198B1 (ja) 2023-10-09 2024-12-05 晶科能源（海▲寧▼）有限公司 太陽電池及びその製造方法、光起電力モジュール
JP2025065571A (ja) * 2023-10-09 2025-04-21 晶科能源（海▲寧▼）有限公司 太陽電池及びその製造方法、光起電力モジュール
US12278299B1 (en) 2023-10-09 2025-04-15 Jinko Solar (Haining) Co., Ltd. Solar cell, method for preparing the same and photovoltaic module

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