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WO2015174197A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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semiconductor region
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善昭 豊田
英明 片倉
崇智 大江
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Fuji Electric Co Ltd
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Fuji Electric Co Ltd
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    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS

Definitions

  • a vertical power semiconductor device and a horizontal semiconductor device forming a control / protection circuit (circuit portion) of the vertical power semiconductor device for the purpose of achieving high reliability, downsizing and cost reduction of the power semiconductor device
  • Power semiconductor devices provided on the same semiconductor substrate are known (see, for example, Patent Documents 1 and 2 below).
  • a vertical n-channel power MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • a lateral CMOS Complementary MOS: complementary MOS
  • a p-type base region 106 is selectively provided in the n ⁇ -type semiconductor layer 102. Inside the p-type base region 106, an n + -type source region 107 and a p + -type diffusion region 108 are selectively provided.
  • the back surface electrode 111 to be the drain electrode of the vertical n-channel power MOSFET 121 is formed on the entire back surface (surface on the n + -type drain region side) of the semiconductor wafer. Thereafter, the semiconductor wafer is diced (cut) into individual chip shapes, whereby the conventional semiconductor device shown in FIG. 25 is completed.
  • the contact size (contact area between the metal wiring layer and the p + -type diffusion region) of the horizontal p-channel MOSFET 122 constituting the horizontal CMOS for the control circuit is reduced in order to miniaturize the circuit portion, the metal wiring layer and p
  • the contact resistance (ie, on-resistance) between the + type diffusion region (ie, the source electrode 116 and the p + type source region 112, and the drain electrode 117 and the p + type drain region 113) is increased.
  • the contact quality of the Therefore, in order to miniaturize the circuit part, it is necessary to take measures to improve the contact between the metal wiring layer of the lateral p-channel MOSFET 122 and the semiconductor part, but a new problem arises that the process cost increases. .
  • FIGS. 30 to 32 are cross-sectional views showing a state in which a mask displacement occurs during the manufacture of a conventional semiconductor device.
  • FIG. 30 when the position of the opening 133a of the resist mask 133 for forming the p.sup. + Type diffusion region 108 deviates from the predetermined position (a mask deviation to the right as shown by the white arrow in FIG. And p + type diffusion regions 108 are formed at positions deviated from predetermined positions according to the amount of deviation of the resist mask 133.
  • ion implantation is performed using the second gate electrode as a mask, and a fourth step of forming the third semiconductor region and the fourth semiconductor region in a self-aligned manner with the second gate electrode is performed.
  • a fifth step of selectively forming the second semiconductor region in the first semiconductor region is performed.
  • a sixth step of forming a resist mask on one main surface of the semiconductor substrate is performed.
  • a seventh step of selectively removing the resist mask to expose the first semiconductor region, the third semiconductor region, and the fourth semiconductor region is performed.
  • ion implantation is performed using the resist mask as a mask, and the first semiconductor region, the third semiconductor region, and the fourth semiconductor region each have an impurity concentration higher than that of the first semiconductor region.
  • ion implantation is performed through the contact hole, and the first semiconductor region, the third semiconductor region, and the fourth semiconductor region each have an impurity concentration higher than that of the first semiconductor region.
  • a first diffusion region of a second conductivity type, a second diffusion region of a second conductivity type having an impurity concentration equal to or higher than the impurity concentration of the third semiconductor region, and a second impurity region having an impurity concentration equal to or higher than the impurity concentration of the fourth semiconductor region An eighth step of forming a second diffusion type third diffusion region is performed.
  • a ninth step of forming a plurality of metal interconnection layers respectively connected to the corresponding first diffusion region, the second diffusion region, and the third diffusion region via different contact holes is performed.
  • FIG. 30 is a cross-sectional view showing a state in which mask misalignment has occurred during the manufacture of a conventional semiconductor device.
  • FIG. 31 is a cross-sectional view showing a state in which mask misalignment has occurred during the manufacture of a conventional semiconductor device.
  • FIG. 32 is a cross-sectional view showing a state in which mask misalignment has occurred during the manufacture of a conventional semiconductor device.
  • n and p in the layer or region having n or p, it is meant that electrons or holes are majority carriers, respectively.
  • + and-attached to n and p mean that the impurity concentration is higher and the impurity concentration is lower than that of the layer or region to which it is not attached, respectively.
  • a lateral CMOS for a control circuit for controlling the n-channel power MOSFET 21 is provided. First, the structure of the vertical n-channel power MOSFET 21 will be described. In the vertical n-channel power MOSFET 21, the n + -type semiconductor layer 1 functions as a drain region, and the n ⁇ -type semiconductor layer 2 functions as a drift region.
  • a p-type base region (first semiconductor region) 6 is selectively provided in the surface layer on the front surface side of the substrate.
  • the p-type base region 6 is provided in contact with the gate insulating film 4 provided on the side wall of the trench 3, and faces the gate electrode 5 via the gate insulating film 4.
  • the n + -type source region (second semiconductor region) 7 and the p + -type diffusion region (first diffusion region) 8 are selectively selected in the surface layer on the front side of the substrate. It is provided.
  • Interlayer insulating film 9 is provided on the front surface of the substrate and covers gate electrode 5, p-type base region 6, n + -type source region 7 and p + -type diffusion region 8.
  • a contact hole 10a which penetrates the interlayer insulating film 9 in the depth direction and reaches the p + -type diffusion region 8 is provided.
  • Source electrode 10 is a metal wiring layer in contact with p + -type diffusion region 8 via contact hole 10 a and in contact with n + -type source region 7 via a contact hole (not shown) at a portion not shown.
  • Source electrode 10 is electrically insulated from gate electrode 5 by interlayer insulating film 9.
  • a back surface electrode 11 to be a drain electrode is provided on the back surface (surface on the n + -type semiconductor layer 1 side) of the epitaxial substrate. The back electrode 11 is in contact with the entire back surface of the epitaxial substrate.
  • the lateral p-channel MOSFET 22 is separated from the vertical n-channel power MOSFET 21 by a local insulating film such as the LOCOS film 20, for example.
  • the n -- type semiconductor layer 2 functions as a base region.
  • the + type drain region (fourth semiconductor region) 13 is selectively provided.
  • the p + -type source region 12 and the p + -type drain region 13 are respectively implanted at both ends of the gate electrode 17 by ion implantation using a gate electrode (second gate electrode) 17 described later provided on the front surface of the substrate as a mask. It is a p + -type diffusion region (Psd) formed in a self-aligned manner.
  • the depth of the p + -type diffusion region 14 is illustrated deeper than the p + -type source region 12, but the depth of the p + -type diffusion region 14 is the same as that of the p + -type source region 12 The depth may be lower than the depth of the p + -type source region 12.
  • the impurity concentration of the p + -type diffusion region 15 is equal to the impurity concentration of the p + -type drain region 13 or higher than the impurity concentration of the p + -type drain region 13. Therefore, by providing to overlap the p + -type diffusion region 15 in the p + -type drain region 13, p + -type drain region 13 is partially high impurity concentration. Thus, the contact resistance between the p + -type diffusion region 15 and the drain electrode 19, p + -type if p + -type diffusion region 15 in the interior of the drain region 13 is not provided (i.e. only p + -type drain region 13 (When provided). That is, the contact between the p + -type drain region 13 and the drain electrode 19 is improved.
  • the gate electrode 17 is formed on the front surface of the semiconductor wafer via the gate insulating film 16.
  • the method of forming the MOS gate structure and the gate insulating film 16 and the gate electrode 17 is, for example, the same as the method of manufacturing the semiconductor device according to the second embodiment described later.
  • a silicon nitride film (not shown) is deposited on the front surface of the semiconductor wafer, and the silicon nitride film is selectively removed by photolithography and etching to form a LOCOS film 20. The part corresponding to the area is exposed.
  • the silicon (Si) portion exposed at the opening of the silicon nitride film is thermally oxidized by LOCOS technology to locally form an oxide film (SiO 2 film) to be a LOCOS film 20.
  • the formation region of the vertical n-channel power MOSFET 21 and the formation region of the lateral p-channel MOSFET 22 are separated by the LOCOS film 20.
  • the silicon nitride film used to form the LOCOS film 20 is removed.
  • the silicon portion exposed on the front surface of the semiconductor wafer is thermally oxidized to form an oxide film (SiO 2 film) 41 along the front surface of the semiconductor wafer and the inner wall of the trench 3.
  • a polysilicon (poly-Si) layer 42 is formed on the front surface of the semiconductor wafer so as to fill the inside of the trench 3.
  • the polysilicon layer 42 is patterned by photolithography and etching, and a portion to be the gate electrode 5 of the vertical n-channel power MOSFET 21 and a portion to be the gate electrode 17 of the lateral p-channel MOSFET 22 Leave.
  • any one or more of the following four conditions are applied to form the p + -type source region 12, the p + -type drain region 13 and the p + -type It is preferable to form the diffusion regions 24 and 25.
  • the first condition is that the p + -type source region 12 and the p + -type drain region 13 are formed shallow. Since the thicknesses of the p + -type source region 12 and the p + -type drain region 13 are reduced, lateral diffusion of the p + -type source region 12 and the p + -type drain region 13 can be suppressed. Therefore, the gate length (the lateral length of the gate electrode 17) can be shortened.

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Description

半導体装置および半導体装置の製造方法
　この発明は、半導体装置および半導体装置の製造方法に関する。
　従来、パワー半導体素子の高信頼性化、小型化および低コスト化を目的として、縦型パワー半導体素子と、この縦型パワー半導体素子の制御・保護用回路（回路部）を構成する横型半導体素子とを同一の半導体基板（半導体チップ）上に設けたパワー半導体装置が公知である（例えば、下記特許文献１，２参照。）。従来の半導体装置の構造について、出力段用の縦型ｎチャネルパワーＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）と、制御回路用の横型ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＯＳ：相補型ＭＯＳ）とを同一の半導体基板上に設けたパワー半導体装置を例に説明する。
　図２５は、従来の半導体装置の構造を示す断面図である。図２５に示す半導体装置は、出力段用の縦型ｎチャネルパワーＭＯＳＦＥＴ１２１としてトレンチゲート構造の縦型ＭＯＳＦＥＴを設けたパワー半導体装置の一例である。また、図２５には、相補に接続されて制御回路用の横型ＣＭＯＳを構成する横型ｐチャネルＭＯＳＦＥＴ１２２および横型ｎチャネルＭＯＳＦＥＴのうち、横型ｐチャネルＭＯＳＦＥＴ１２２のみを図示する（図２６～２９においても同様）。縦型ｎチャネルパワーＭＯＳＦＥＴ１２１において、ｎ-型半導体層１０２はドリフト領域として機能する。ｎ-型半導体層１０２の内部には、ｐ型ベース領域１０６が選択的に設けられている。ｐ型ベース領域１０６の内部にｎ+型ソース領域１０７およびｐ+型拡散領域１０８がそれぞれ選択的に設けられている。
　ｐ+型拡散領域１０８は、深さ方向に層間絶縁膜１０９を貫通してｐ+型拡散領域１０８に達するコンタクトホール１１０ａを介してソース電極１１０に接続され、ｎ+型ソース領域１０７とソース電極１１０とを電気的に接続するコンタクト領域として機能する。一方、横型ＣＭＯＳを構成する横型ｐチャネルＭＯＳＦＥＴ１２２において、ｎ-型半導体層１０２はベース領域として機能する。ｎ-型半導体層１０２の内部には、ｐ+型ソース領域１１２およびｐ+型ドレイン領域１１３がそれぞれ選択的に設けられている。ｐ+型ソース領域１１２およびｐ+型ドレイン領域１１３は、ｎ-型半導体層１０２上にゲート絶縁膜１１４を介して設けられたゲート電極１１５をマスクとしてイオン注入によりゲート電極１１５の両端部にそれぞれ自己整合的に形成された比較的高不純物濃度のｐ+型拡散領域（Ｐｓｄ：ソース/ドレイン領域）である。
　ｐ+型ソース領域１１２は、深さ方向に層間絶縁膜１０９を貫通してｐ+型ソース領域１１２に達するコンタクトホール１１６ａを介して金属配線層であるソース電極１１６に接続され、横型ｐチャネルＭＯＳＦＥＴ１２２のソース端子をなす。ｐ+型ドレイン領域１１３は、深さ方向に層間絶縁膜１０９を貫通してｐ+型ドレイン領域１１３に達するコンタクトホール１１７ａを介して金属配線層であるドレイン電極１１７に接続され、横型ｐチャネルＭＯＳＦＥＴ１２２のドレイン端子をなす。符号１０１，１０３～１０５，１１１はそれぞれ縦型ｎチャネルパワーＭＯＳＦＥＴ１２１のｎ+型半導体層（ドレイン領域）、トレンチ、ゲート絶縁膜、ゲート電極およびドレイン電極である。符号１２０はＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）膜である。
　次に、図２５に示す従来の半導体装置の製造方法について説明する。図２６～２９は、従来の半導体装置の製造途中の状態を示す断面図である。まず、図２６に示すように、ｎ+型半導体層１０１およびｎ-型半導体層１０２が積層されてなる半導体ウエハのおもて面側（ｎ-型半導体層１０２側）の、縦型ｎチャネルパワーＭＯＳＦＥＴ１２１の形成領域に、ｐ型ベース領域１０６、ｎ+型ソース領域１０７、トレンチ１０３、ゲート絶縁膜１０４およびゲート電極１０５からなるＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造を形成する。次に、半導体ウエハのおもて面上の、横型ｐチャネルＭＯＳＦＥＴ１２２の形成領域に、ゲート絶縁膜１１４を介してゲート電極１１５を形成する。
　次に、半導体ウエハのおもて面上に、横型ｐチャネルＭＯＳＦＥＴ１２２のｐ+型ソース領域１１２の形成領域に対応する部分からｐ+型ドレイン領域１１３の形成領域に対応する部分までが開口するレジストマスク１３１を形成する。次に、レジストマスク１３１およびゲート電極１１５をマスクとしてｐ型不純物をイオン注入１３２し、ゲート電極１１５の両端部にそれぞれ自己整合的にｐ+型ソース領域１１２およびｐ+型ドレイン領域１１３となるｐ型拡散領域（Ｐｓｄ）を形成する。そして、レジストマスク１３１を除去した後、熱処理により、ｐ+型ソース領域１１２およびｐ+型ドレイン領域１１３となるｐ型拡散領域を拡散させる。
　次に、図２７に示すように、縦型ｎチャネルパワーＭＯＳＦＥＴ１２１のｐ+型拡散領域１０８の形成領域に対応する部分が開口するレジストマスク１３３を形成する。次に、レジストマスク１３３をマスクとしてｐ型不純物をイオン注入１３４し、ｐ型ベース領域１０６の内部にｐ+型拡散領域１０８を形成する。そして、レジストマスク１３３を除去した後、熱処理によりｐ+型拡散領域１０８を拡散させる。次に、図２８に示すように、半導体ウエハのおもて面上に、層間絶縁膜１０９を形成する。次に、層間絶縁膜１０９上に、コンタクトホール１１０ａ，１１６ａ，１１７ａの形成領域に対応する部分が開口するレジストマスク１３５を形成する。符号１３５ａは、レジストマスク１３５の開口部である。
　次に、レジストマスク１３５をマスクとして層間絶縁膜１０９をエッチングし、コンタクトホール１１０ａ，１１６ａ，１１７ａを形成する。次に、図２９に示すように、レジストマスク１３５を除去した後、コンタクトホール１１０ａ，１１６ａ，１１７ａに埋め込むようにアルミニウム（Ａｌ）からなる金属配線層を形成する。次に、この金属配線層をパターニングして、縦型ｎチャネルパワーＭＯＳＦＥＴ１２１のソース電極１１０になる部分と、横型ｐチャネルＭＯＳＦＥＴ１２２のソース電極１１６およびドレイン電極１１７になる部分とを残す。次に、半導体ウエハの裏面（ｎ+型ドレイン領域側の表面）全体に、縦型ｎチャネルパワーＭＯＳＦＥＴ１２１のドレイン電極となる裏面電極１１１を形成する。その後、半導体ウエハを個々のチップ状にダイシング（切断）することで、図２５に示す従来の半導体装置が完成する。
　縦型ＭＯＳＦＥＴ単体の製造方法として、ＭＯＳ型トランジスタのコンタクトホールをマスクとしイオン注入を行い、高濃度拡散領域を形成する方法が提案されている（例えば、下記特許文献３参照。）。また、縦型ＭＯＳＦＥＴ単体の別の製造方法として、次の方法が提案されている。ｎ-型エピタキシャル層には、バックゲート領域としてのｐ+型拡散層と、ドレイン領域としてのｎ+型拡散層とが形成されている。バックゲート領域としてのｐ+型拡散層には、ソース領域としてのｎ++型拡散層と、ｐ++型拡散層とが形成されている。ｐ++型拡散層は、コンタクトホールの形状に合わせて、２回のイオン注入工程により形成され、その表面部と深部との不純物濃度が調整される（例えば、下記特許文献４参照。）。
特開２００２－３５９２９４号公報 特開２０００－０９１３４４号公報 特開２００２－０５７３３３号公報 特開２００７－０６７１２７号公報
　しかしながら、上述した縦型パワー半導体素子と回路部とを同一の半導体基板上に設けたパワー半導体装置には小型化および低コスト化が要求される。この要求に応えるため、回路部（縦型パワー半導体素子の制御・保護用回路）の微細化と、単位面積当たりのオン抵抗（ＲｏｎＡ）低減による縦型パワー半導体素子の微細化とによるチップサイズの縮小化が検討されているが、次の問題が生じる。
　回路部を微細化するために、制御回路用の横型ＣＭＯＳを構成する横型ｐチャネルＭＯＳＦＥＴ１２２のコンタクトサイズ（金属配線層とｐ+型拡散領域との接触面積）を小さくした場合、金属配線層とｐ+型拡散領域（すなわちソース電極１１６とｐ+型ソース領域１１２、およびドレイン電極１１７とｐ+型ドレイン領域１１３）とのコンタクト抵抗（すなわちオン抵抗）が上昇するなど、金属配線層と半導体部とのコンタクト性が悪化する。したがって、回路部を微細化するためには、横型ｐチャネルＭＯＳＦＥＴ１２２の金属配線層と半導体部とのコンタクト性を改善するための対策が必要となるが、プロセスコストが増大するという新たな問題が生じる。
　一方、縦型ｎチャネルパワーＭＯＳＦＥＴ１２１では、上述したようにレジストマスク１３３を用いてｐ+型拡散領域１０８を形成する場合、次の問題が生じる。図３０～３２は、従来の半導体装置の製造途中においてマスクずれが生じた状態を示す断面図である。図３０に示すように、ｐ+型拡散領域１０８を形成するためのレジストマスク１３３の開口部１３３ａの位置が所定位置からずれた場合（図３０では白抜き矢印で示すように右側へのマスクずれ）、ｐ+型拡散領域１０８は、レジストマスク１３３のずれ量に応じて所定位置よりもずれた位置に形成される。
　そして、図３１に示すように、コンタクトホール１１０ａを形成するためのレジストマスク１３５の開口部１３５ａの位置が、レジストマスク１３３の開口部１３３ａがずれた方向と反対方向にずれた場合（図３１では白抜き矢印で示すように左側へのマスクずれ）、ｐ+型拡散領域１０８から離れた位置にコンタクトホール１１０ａが形成される。このとき、マスクずれの程度によっては、コンタクトホール１１０ａにｐ+型拡散領域１０８が露出されない虞がある。この場合、図３２に示すように、ソース電極１１０（金属配線層）とｐ+型拡散領域１０８とが接触しないため（符号１４１で示す部分）、金属配線層と半導体部とのコンタクト性が悪化する。
　したがって、ソース電極１１０とｐ+型拡散領域１０８とを接触させるために、ｐ+型拡散領域１０８を形成するためのレジストマスク１３３と、コンタクトホール１１０ａ形成用のレジストマスク１３５とのずれに対するマージンを確保した素子寸法で素子設計を行う必要がある。具体的には、例えばコンタクトホール１１０ａの幅（トレンチ１０３が並ぶ方向の幅、以下、単に幅とする）を、マスクずれに対するマージンを加算した広い幅にする必要がある。しかしながら、特にセルピッチやコンタクトサイズの小さいトレンチゲート構造の縦型ＭＯＳＦＥＴにおいて、マスクずれに対するマージンを確保することはさらなる微細化を進める上での障害となる。
　この発明は、上述した従来技術による問題点を解消するため、金属配線層と半導体部とのコンタクト性がよく、かつ微細化を図ることができる半導体装置および半導体装置の製造方法を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、縦型半導体素子と横型半導体素子とを同一の半導体基板上に備えた半導体装置であって、次の特徴を有する。前記縦型半導体素子は、第２導電型の第１半導体領域、第１導電型の第２半導体領域、第２導電型の第１拡散領域、第１ゲート絶縁膜および第１ゲート電極を有する。前記第１半導体領域は、第１導電型の半導体層を構成する前記半導体基板の一方の面の表面層に選択的に設けられている。前記第２半導体領域は、前記第１半導体領域の内部に選択的に設けられている。前記第１拡散領域は、前記第１半導体領域の内部に選択的に設けられている。前記第１拡散領域は、前記第１半導体領域よりも不純物濃度が高い。前記第１ゲート絶縁膜は、前記半導体層と前記第２半導体領域との間で前記第１半導体領域に接する。前記第１ゲート電極は、前記第１ゲート絶縁膜に接する。前記横型半導体素子は、第２導電型の第３半導体領域、第２導電型の第４半導体領域、第２導電型の第２拡散領域、第２導電型の第３拡散領域、第２ゲート絶縁膜および第２ゲート電極を有する。前記第３半導体領域は、前記半導体基板の一方の面の表面層に、前記第１半導体領域と離して選択的に設けられている。前記第４半導体領域は、前記半導体基板の一方の面の表面層に、前記第１半導体領域および前記第３半導体領域と離して選択的に設けられている。前記第２拡散領域は、前記第３半導体領域の内部に選択的に設けられている。前記第２拡散領域は、前記第３半導体領域の不純物濃度以上の不純物濃度を有する。前記第３拡散領域は、前記第４半導体領域の内部に選択的に設けられている。前記第３拡散領域は、前記第４半導体領域の不純物濃度以上の不純物濃度を有する。前記第２ゲート電極は、前記半導体層の、前記第３半導体領域と前記第４半導体領域とに挟まれた部分の表面上に前記第２ゲート絶縁膜を介して設けられている。そして、層間絶縁膜は、前記第１ゲート電極および前記第２ゲート電極を覆う。前記層間絶縁膜を貫通する複数のコンタクトホールが設けられている。前記第１拡散領域、前記第２拡散領域および前記第３拡散領域のそれぞれは、異なるコンタクトホールを介して対応する金属配線層に接続されている。
　また、この発明にかかる半導体装置は、上述した発明において、前記第１拡散領域、前記第２拡散領域および前記第３拡散領域のそれぞれは、前記金属配線層との接続をとるための対応する前記コンタクトホールとほぼ同じ幅を有することを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第２拡散領域と前記金属配線層との接続をとるための前記コンタクトホールは、前記第３半導体領域の、前記第２ゲート電極側に対して反対側の端部寄りに設けられていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第３拡散領域と前記金属配線層との接続をとるための前記コンタクトホールは、前記第４半導体領域の、前記第２ゲート電極側に対して反対側の端部寄りに設けられていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記縦型半導体素子は、トレンチ、前記第１ゲート絶縁膜および前記第１ゲート電極からなるトレンチゲート構造を備える。前記トレンチは、前記半導体基板の一方の面から所定の深さで、前記第１半導体領域および前記第２半導体領域に接するように設けられている。前記第１ゲート絶縁膜は、前記トレンチの内壁に沿って設けられている。前記第１ゲート電極は、前記トレンチの内部の、前記第１ゲート絶縁膜の内側に設けられている。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、上述した縦型半導体素子と横型半導体素子とを同一の半導体基板上に備えた半導体装置の製造方法であって、次の特徴を有する。まず、前記半導体基板の一方の面上に、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜を形成する第１工程を行う。次に、前記第１ゲート絶縁膜に接する前記第１ゲート電極を形成するとともに、前記第２ゲート絶縁膜に接する前記第２ゲート電極を形成する第２工程を行う。次に、前記半導体基板の一方の面の表面層に、前記第１ゲート絶縁膜に接する前記第１半導体領域を選択的に形成する第３工程を行う。次に、前記第２ゲート電極をマスクとしてイオン注入を行い、前記第２ゲート電極に自己整合的に前記第３半導体領域および前記第４半導体領域を形成する第４工程を行う。次に、前記第１半導体領域の内部に前記第２半導体領域を選択的に形成する第５工程を行う。次に、前記半導体基板の一方の主面上にレジストマスクを形成する第６工程を行う。次に、前記レジストマスクを選択的に除去して、前記第１半導体領域、前記第３半導体領域および前記第４半導体領域を露出させる第７工程を行う。次に、前記レジストマスクをマスクとしてイオン注入を行い、前記第１半導体領域、前記第３半導体領域および前記第４半導体領域の内部に、それぞれ、前記第１半導体領域よりも高い不純物濃度を有する第２導電型の第１拡散領域、前記第３半導体領域の不純物濃度以上の不純物濃度を有する第２導電型の第２拡散領域、および、前記第４半導体領域の不純物濃度以上の不純物濃度を有する第２導電型の第３拡散領域を形成する第８工程を行う。次に、前記レジストマスクを除去する第９工程を行う。次に、前記半導体基板の一方の主面上に層間絶縁膜を形成する第１０工程を行う。次に、前記層間絶縁膜を貫通する複数のコンタクトホールを形成し、前記第１拡散領域、前記第２拡散領域および前記第３拡散領域をそれぞれ対応する異なる前記コンタクトホールに露出させる第１１工程を行う。次に、異なる前記コンタクトホールを介して対応する前記第１拡散領域、前記第２拡散領域および前記第３拡散領域にそれぞれ接続される複数の金属配線層を形成する第１２工程を行う。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、上述した縦型半導体素子と横型半導体素子とを同一の半導体基板に備えた半導体装置の製造方法であって、次の特徴を有する。まず、前記半導体基板の一方の面上に、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜を形成する第１工程を行う。次に、前記第１ゲート絶縁膜に接する前記第１ゲート電極を形成するとともに、前記第２ゲート絶縁膜に接する前記第２ゲート電極を形成する第２工程を行う。次に、前記半導体基板の一方の面の表面層に、前記第１ゲート絶縁膜に接する前記第１半導体領域を選択的に形成する第３工程を行う。次に、前記第２ゲート電極をマスクとしてイオン注入を行い、前記第２ゲート電極に自己整合的に前記第３半導体領域および前記第４半導体領域を形成する第４工程を行う。次に、前記第１半導体領域の内部に前記第２半導体領域を選択的に形成する第５工程を行う。次に、前記半導体基板の一方の主面上に層間絶縁膜を形成する第６工程を行う。次に、前記層間絶縁膜を選択的に除去して複数のコンタクトホールを形成し、異なる前記コンタクトホールにそれぞれ対応する前記第１半導体領域、前記第３半導体領域および前記第４半導体領域を露出させる第７工程を行う。次に、前記コンタクトホールを介してイオン注入を行い、前記第１半導体領域、前記第３半導体領域および前記第４半導体領域の内部に、それぞれ、前記第１半導体領域よりも高い不純物濃度を有する第２導電型の第１拡散領域、前記第３半導体領域の不純物濃度以上の不純物濃度を有する第２導電型の第２拡散領域、および、前記第４半導体領域の不純物濃度以上の不純物濃度を有する第２導電型の第３拡散領域を形成する第８工程を行う。次に、異なる前記コンタクトホールを介して対応する前記第１拡散領域、前記第２拡散領域および前記第３拡散領域にそれぞれ接続される複数の金属配線層を形成する第９工程を行う。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第７工程では、前記第３半導体領域の、前記第２ゲート電極側に対して反対側の端部寄りに、前記第２拡散領域と前記金属配線層との接続をとるための前記コンタクトホールを形成することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第７工程では、前記第４半導体領域の、前記第２ゲート電極側に対して反対側の端部寄りに、前記第３拡散領域と前記金属配線層との接続をとるための前記コンタクトホールを形成することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程の前に、前記半導体基板の一方の面に、前記縦型半導体素子と前記横型半導体素子とを分離する局部絶縁膜を形成する工程をさらに行う。そして、前記第８工程では、前記第３半導体領域から、前記第７工程時に前記コンタクトホールに露出されたことで除去された前記局部絶縁膜の端部の残渣に覆われた部分まで延びる前記第２拡散領域を形成することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程の前に、前記半導体基板の一方の面に、前記縦型半導体素子と前記横型半導体素子とを分離する局部絶縁膜を形成する工程をさらに行う。そして、前記第８工程では、前記第４半導体領域から、前記第７工程時に前記コンタクトホールに露出されたことで除去された前記局部絶縁膜の端部の残渣に覆われた部分まで延びる前記第３拡散領域を形成することを特徴とする。
　本発明にかかる半導体装置および半導体装置の製造方法によれば、第２，３拡散領域によってそれぞれ第３，４半導体領域を部分的に高不純物濃度とすることができるため、金属配線層と半導体部（第３，４半導体領域）との接続をとるためのコンタクトホールの幅を狭くして微細化を図った場合においても、金属配線層と半導体部とのコンタクト性を向上させることができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。 図２は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図３は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図４は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図５は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図６は、実施の形態２にかかる半導体装置の構造を示す断面図である。 図７は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 図８は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 図９は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 図１０は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 図１１は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 図１２は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 図１３は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 図１４は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 図１５は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 図１６は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 図１７は、実施の形態２にかかる半導体装置の製造途中においてマスクずれが生じた状態を示す断面図である。 図１８は、実施の形態２にかかる半導体装置の製造途中においてマスクずれが生じた状態を示す断面図である。 図１９は、実施の形態２にかかる半導体装置の製造途中においてマスクずれが生じた状態を示す断面図である。 図２０は、実施の形態２にかかる半導体装置の製造に用いるマスクのマスクパターンを示す説明図である。 図２１は、従来の半導体装置の製造に用いるマスクのマスクパターンを示す説明図である。 図２２は、図６の横型ｐチャネルＭＯＳＦＥＴのｐ+型ソース領域側のコンタクトホールを形成するときの状態を拡大して示す断面図である。 図２３は、図２５の横型ｐチャネルＭＯＳＦＥＴのｐ+型ソース領域側のコンタクトホールを形成するときの状態を拡大して示す断面図である。 図２４は、図２５の横型ｐチャネルＭＯＳＦＥＴのｐ+型ソース領域側のコンタクトホールを形成するときの状態を拡大して示す断面図である。 図２５は、従来の半導体装置の構造を示す断面図である。 図２６は、従来の半導体装置の製造途中の状態を示す断面図である。 図２７は、従来の半導体装置の製造途中の状態を示す断面図である。 図２８は、従来の半導体装置の製造途中の状態を示す断面図である。 図２９は、従来の半導体装置の製造途中の状態を示す断面図である。 図３０は、従来の半導体装置の製造途中においてマスクずれが生じた状態を示す断面図である。 図３１は、従来の半導体装置の製造途中においてマスクずれが生じた状態を示す断面図である。 図３２は、従来の半導体装置の製造途中においてマスクずれが生じた状態を示す断面図である。
　以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
　実施の形態１にかかる半導体装置の構造について、出力段用の縦型ｎチャネルパワーＭＯＳＦＥＴと、制御回路用の横型ＣＭＯＳとを同一の半導体基板上に設けたパワー半導体装置を例に説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１に示す半導体装置は、出力段用の縦型ｎチャネルパワーＭＯＳＦＥＴ（縦型半導体素子）２１としてトレンチゲート構造の縦型ＭＯＳＦＥＴを設けたパワー半導体装置の一例である。また、図１には、相補に接続されて制御回路用の横型ＣＭＯＳを構成する横型ｐチャネルＭＯＳＦＥＴ２２および横型ｎチャネルＭＯＳＦＥＴのうち、横型ｐチャネルＭＯＳＦＥＴ（横型半導体素子）２２のみを図示する（図２～１９においても同様）。
　図１に示すように、ｎ+型半導体層１上にｎ-型半導体層２がエピタキシャル成長されてなる同一のエピタキシャル基板（半導体チップ）上に、出力段用の縦型ｎチャネルパワーＭＯＳＦＥＴ２１と、縦型ｎチャネルパワーＭＯＳＦＥＴ２１を制御するための制御回路用の横型ＣＭＯＳと、が設けられている。まず、縦型ｎチャネルパワーＭＯＳＦＥＴ２１の構造について説明する。縦型ｎチャネルパワーＭＯＳＦＥＴ２１において、ｎ+型半導体層１はドレイン領域として機能し、ｎ-型半導体層２はドリフト領域として機能する。ｎ-型半導体層２には、基板おもて面（エピタキシャル基板のｎ-型半導体層２側の面）から深さ方向に、ｎ+型半導体層１に達しない深さでトレンチ３が設けられている。トレンチ３の内部には、トレンチ３の内壁に沿ってゲート絶縁膜４が設けられ、ゲート絶縁膜４の内側に例えばポリシリコン（Ｐｏｌｙ－Ｓｉ）からなるゲート電極５が設けられている。
　また、ｎ-型半導体層２の内部には、基板おもて面側の表面層にｐ型ベース領域（第１半導体領域）６が選択的に設けられている。ｐ型ベース領域６は、トレンチ３の側壁に設けられたゲート絶縁膜４に接するように設けられ、ゲート絶縁膜４を介してゲート電極５に対向する。ｐ型ベース領域６の内部には、基板おもて面側の表面層にｎ+型ソース領域（第２半導体領域）７およびｐ+型拡散領域（第１拡散領域）８がそれぞれ選択的に設けられている。ｎ+型ソース領域７は、トレンチ３の側壁に設けられたゲート絶縁膜（第１ゲート絶縁膜）４に接するように設けられ、ゲート絶縁膜４を介してゲート電極（第１ゲート電極）５に対向する。ｐ+型拡散領域８は、後述するソース電極１０に接し、ｎ+型ソース領域７とソース電極１０とを電気的に接続するコンタクト領域として機能する。
　ｐ+型拡散領域８は、ｐ型ベース領域６とソース電極１０とのコンタクト抵抗を低減する機能を有するとともに、アバランシェ耐量を向上させる機能を有する。また、これらの機能を効果的に得られるように、ｐ+型拡散領域８は、ｐ型ベース領域６よりも高い不純物濃度で、かつｎ+型ソース領域７よりも深い拡散深さで設けられるのが好ましい。ｐ+型拡散領域８を設けることにより、縦型ｎチャネルパワーＭＯＳＦＥＴ２１のアバランシェ降伏時に発生するホール（正孔）をソース電極１０へ引き抜きやすくし、ホールがｐ型ベース領域６を通過する際の電圧降下を抑制することができる。これにより、アバランシェ破壊の原因となるｎ-型半導体層２、ｐ型ベース領域６およびｎ+型ソース領域７からなる寄生バイポーラトランジスタの動作を抑制することができるため、アバランシェ耐量を向上させることができる。
　層間絶縁膜９は、基板おもて面上に設けられ、ゲート電極５、ｐ型ベース領域６、ｎ+型ソース領域７およびｐ+型拡散領域８を覆う。層間絶縁膜９には、深さ方向に層間絶縁膜９を貫通してｐ+型拡散領域８に達するコンタクトホール１０ａが設けられている。ソース電極１０は、コンタクトホール１０ａを介してｐ+型拡散領域８に接し、かつ図示省略する部分でコンタクトホール（不図示）を介してｎ+型ソース領域７に接する金属配線層である。ソース電極１０は、層間絶縁膜９によってゲート電極５と電気的に絶縁されている。エピタキシャル基板の裏面（ｎ+型半導体層１側の面）には、ドレイン電極となる裏面電極１１が設けられている。裏面電極１１は、エピタキシャル基板の裏面全面に接する。
　次に、横型ＣＭＯＳを構成する横型ｐチャネルＭＯＳＦＥＴ２２の構造について説明する。横型ｐチャネルＭＯＳＦＥＴ２２は、例えばＬＯＣＯＳ膜２０などの局部絶縁膜によって縦型ｎチャネルパワーＭＯＳＦＥＴ２１と分離されている。横型ｐチャネルＭＯＳＦＥＴ２２において、ｎ-型半導体層２は、ベース領域として機能する。ｎ-型半導体層２の内部には、基板おもて面（エピタキシャル基板のｎ-型半導体層２側の面）側の表面層に、ｐ+型ソース領域（第３半導体領域）１２およびｐ+型ドレイン領域（第４半導体領域）１３がそれぞれ選択的に設けられている。ｐ+型ソース領域１２およびｐ+型ドレイン領域１３は、基板おもて面上に設けられた後述するゲート電極（第２ゲート電極）１７をマスクとしてイオン注入によりゲート電極１７の両端部にそれぞれ自己整合的に形成されたｐ+型拡散領域（Ｐｓｄ）である。
　ｐ+型ソース領域１２の内部には、ｐ+型拡散領域（第２拡散領域）１４が選択的に設けられている。ｐ+型拡散領域１４は、ｐ+型ソース領域１２の内部に設けられていればよく、ｐ+型ソース領域１２の内部での位置は種々変更可能である。ｐ+型拡散領域１４は、後述するソース電極１８に接し、ｐ+型ソース領域１２とソース電極１８とを電気的に接続する。ｐ+型拡散領域１４の深さは、設計条件に合わせて種々変更可能である。例えば、図１においては、ｐ+型拡散領域１４の深さをｐ+型ソース領域１２よりも深く図示しているが、ｐ+型拡散領域１４の深さはｐ+型ソース領域１２と同じ深さであってもよいし、ｐ+型ソース領域１２の深さよりも浅くてもよい。
　ｐ+型拡散領域１４の不純物濃度は、ｐ+型ソース領域１２の不純物濃度と等しい、またはｐ+型ソース領域１２の不純物濃度よりも高い。このため、ｐ+型ソース領域１２にｐ+型拡散領域１４を重なるように設けることで、ｐ+型ソース領域１２は部分的に高不純物濃度となる。これによって、ｐ+型拡散領域１４とソース電極１８とのコンタクト抵抗は、ｐ+型ソース領域１２の内部にｐ+型拡散領域１４が設けられていない場合（すなわちｐ+型ソース領域１２のみを設けた場合）よりも低減される。すなわち、ｐ+型ソース領域１２とソース電極１８とのコンタクト性が向上される。
　ｐ+型ドレイン領域１３の内部には、ｐ+型拡散領域（第３拡散領域）１５が選択的に設けられている。ｐ+型拡散領域１５は、ｐ+型ドレイン領域１３の内部に設けられていればよく、ｐ+型ドレイン領域１３の内部での位置は種々変更可能である。ｐ+型拡散領域１５は、後述するドレイン電極１９に接し、ｐ+型ドレイン領域１３とドレイン電極１９とを電気的に接続する。ｐ+型拡散領域１５の深さは、設計条件に合わせて種々変更可能である。例えば、図１においては、ｐ+型拡散領域１５の深さをｐ+型ドレイン領域１３よりも深く図示しているが、ｐ+型拡散領域１５の深さはｐ+型ドレイン領域１３と同じ深さであってもよいし、ｐ+型ドレイン領域１３の深さよりも浅くてもよい。
　ｐ+型拡散領域１５の不純物濃度は、ｐ+型ドレイン領域１３の不純物濃度と等しい、またはｐ+型ドレイン領域１３の不純物濃度よりも高い。このため、ｐ+型ドレイン領域１３にｐ+型拡散領域１５を重なるように設けることで、ｐ+型ドレイン領域１３は部分的に高不純物濃度となる。これによって、ｐ+型拡散領域１５とドレイン電極１９とのコンタクト抵抗は、ｐ+型ドレイン領域１３の内部にｐ+型拡散領域１５が設けられていない場合（すなわちｐ+型ドレイン領域１３のみを設けた場合）よりも低減される。すなわち、ｐ+型ドレイン領域１３とドレイン電極１９とのコンタクト性が向上される。
　ｎ-型半導体層２の、ｐ+型ソース領域１２とｐ+型ドレイン領域１３とに挟まれた部分の表面上には、ゲート絶縁膜（第２ゲート絶縁膜）１６を介して例えばポリシリコン（Ｐｏｌｙ－Ｓｉ）からなるゲート電極１７が設けられている。層間絶縁膜９は、基板おもて面上に、縦型ｎチャネルパワーＭＯＳＦＥＴ２１から横型ｐチャネルＭＯＳＦＥＴ２２にわたって設けられ、ｐ+型ソース領域１２、ｐ+型ドレイン領域１３、ｐ+型拡散領域１４，１５およびゲート電極１７を覆う。層間絶縁膜９には、深さ方向に層間絶縁膜９を貫通してｐ+型拡散領域１４，１５に達するコンタクトホール１８ａ，１９ａが設けられている。
　コンタクトホール１８ａ，１９ａの横方向（ドレイン電流の流れる方向）の位置は、マスクずれが生じたときに、ゲート電極１７を露出させない位置に設定する必要がある。このため、例えばゲート電極１７とコンタクトホール１８ａ，１９ａとの間の距離が、コンタクトホール１８ａ，１９ａとＬＯＣＯＳ膜２０との間の距離よりも長くなるように、コンタクトホール１８ａ，１９ａの配置を設計してもよい。ソース電極１８は、コンタクトホール１８ａを介してｐ+型拡散領域１４に接する金属配線層である。ドレイン電極１９は、コンタクトホール１９ａを介してｐ+型拡散領域１５に接する金属配線層である。ソース電極１８およびドレイン電極１９は、層間絶縁膜９によってゲート電極１７と電気的に絶縁されている。
　次に、実施の形態１にかかる半導体装置の製造方法について説明する。図２～５は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、図２に示すように、ｎ+型半導体層１およびｎ-型半導体層２が積層されてなる半導体ウエハ（エピタキシャルウエハ）を用意する。次に、縦型ｎチャネルパワーＭＯＳＦＥＴ２１の形成領域において、半導体ウエハのおもて面側（ｎ-型半導体層２側）に、ｐ型ベース領域６、ｎ+型ソース領域７、トレンチ３、ゲート絶縁膜４およびゲート電極５からなるＭＯＳゲート構造を形成する。また、横型ｐチャネルＭＯＳＦＥＴ２２の形成領域において、半導体ウエハのおもて面上に、ゲート絶縁膜１６を介してゲート電極１７を形成する。これらＭＯＳゲート構造、ゲート絶縁膜１６およびゲート電極１７を形成する方法は、例えば、後述する実施の形態２にかかる半導体装置の製造方法と同様である。
　次に、半導体ウエハのおもて面上に、横型ｐチャネルＭＯＳＦＥＴ２２のｐ+型ソース領域１２の形成領域に対応する部分からｐ+型ドレイン領域１３の形成領域に対応する部分までが開口するレジストマスク３１を形成する。次に、レジストマスク３１およびゲート電極１７をマスクとしてｐ型不純物をイオン注入３２し、横型ｐチャネルＭＯＳＦＥＴ２２のゲート電極１７の両端部にそれぞれ自己整合的にｐ+型ソース領域１２およびｐ+型ドレイン領域１３となるｐ+型拡散領域（Ｐｓｄ）を形成する。次に、レジストマスク３１を除去した後、熱処理により、横型ｐチャネルＭＯＳＦＥＴ２２のｐ+型ソース領域１２およびｐ+型ドレイン領域１３を拡散させる。
　次に、図３に示すように、ｐ+型拡散領域８，１４，１５の形成領域に対応する部分が開口するレジストマスク３３を形成する。次に、レジストマスク３３をマスクとしてｐ型不純物をイオン注入３４し、ｐ型ベース領域６の内部にｐ+型拡散領域８を形成するとともに、ｐ+型ソース領域１２およびｐ+型ドレイン領域１３の内部にそれぞれｐ+型拡散領域１４，１５を形成する。すなわち、縦型ｎチャネルパワーＭＯＳＦＥＴ２１のコンタクト領域として機能するｐ+型拡散領域８と、横型ｐチャネルＭＯＳＦＥＴ２２のコンタクト領域として機能するｐ+型拡散領域１４，１５とは、同一のイオン注入３４によって形成される。そして、レジストマスク３３を除去した後、熱処理によりｐ+型拡散領域８，１４，１５を拡散させる。
　次に、図４に示すように、半導体ウエハのおもて面全体に、例えばＢＰＳＧ（Ｂｏｒｏ　Ｐｈｏｓｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）等の層間絶縁膜９を形成する。次に、層間絶縁膜９上に、コンタクトホール１０ａ，１８ａ，１９ａの形成領域に対応する部分が開口するレジストマスク３５を形成する。次に、レジストマスク３５をマスクとして層間絶縁膜９をエッチングし、コンタクトホール１０ａ，１８ａ，１９ａを形成する。そして、レジストマスク３５を除去する。これによって、コンタクトホール１０ａ，１８ａ，１９ａにそれぞれｐ+型拡散領域８，１４，１５が露出される。
　次に、図５に示すように、コンタクトホール１０ａ，１８ａ，１９ａに埋め込むように、例えばアルミニウムとシリコンの合金（Ａｌ－Ｓｉ）からなる金属配線層を形成する。次に、この金属配線層をパターニングして、縦型ｎチャネルパワーＭＯＳＦＥＴ２１のソース電極１０になる部分と、横型ｐチャネルＭＯＳＦＥＴ２２のソース電極１８およびドレイン電極１９になる部分とを残す。次に、半導体ウエハの裏面（ｎ+型半導体層１側の表面）全体に、縦型ｎチャネルパワーＭＯＳＦＥＴ２１のドレイン電極となる裏面電極１１を形成する。その後、半導体ウエハを個々のチップ状にダイシング（切断）することで、図１に示す半導体装置が完成する。
　以上、説明したように、実施の形態１によれば、出力段素子とこの出力段素子を制御するための回路部とを同一の半導体基板上に設けた半導体装置において、回路部を構成する横型ｐチャネルＭＯＳＦＥＴのＰｓｄ（ｐ+型ソース領域およびｐ+型ドレイン領域）の内部にｐ+型拡散領域を形成することで、Ｐｓｄを部分的に高不純物濃度とすることができるため、金属配線層とＰｓｄとの接続をとるためのコンタクトホールの幅を狭くして微細化を図る場合においても、金属配線層とＰｓｄとのコンタクト性を向上させることができる。このため、回路部を構成する横型ｐチャネルＭＯＳＦＥＴにおいて、金属配線層とＰｓｄとの接続をとるためのコンタクトホールの幅を狭くしてセルピッチを微細化することができる。これにより、半導体チップの縮小化を図ることができる。
　具体的には、実施の形態１においては、従来と比較して例えばマスク上の寸法を次の値まで微細化可能である。従来の半導体装置では、コンタクトホールの幅を２．０μｍとし、ゲート電極とコンタクトホールとの間の距離およびコンタクトホールとＬＯＣＯＳ膜との間の距離をそれぞれ１．５μｍおよび２．０μｍとしていた。それに対して、実施の形態１においては、コンタクトホールの幅を０．７μｍとし、ゲート電極とコンタクトホールとの間の距離およびコンタクトホールとＬＯＣＯＳ膜との間の距離をそれぞれ１．０μｍおよび２．０μｍとすることができる。このように、実施の形態１においては、回路部を構成する横型ｐチャネルＭＯＳＦＥＴのコンタクトホールの幅を従来よりも狭くすることができる。
　また、実施の形態１によれば、出力段素子である縦型ｎチャネルパワーＭＯＳＦＥＴをトレンチゲート構造とすることで、出力段素子である縦型ｎチャネルパワーＭＯＳＦＥＴをプレーナゲート構造とする場合よりも微細化を図ることができ、さらに半導体チップの縮小化を図ることができる。また、実施の形態１によれば、横型ｐチャネルＭＯＳＦＥＴのＰｓｄの内部に形成するｐ+型拡散領域を、出力段素子である縦型ｎチャネルパワーＭＯＳＦＥＴのコンタクト領域となるｐ+型拡散領域と同時にイオン注入によって形成することができるため、横型ｐチャネルＭＯＳＦＥＴのＰｓｄ内部のｐ+型拡散領域を形成するための新たな工程を追加する必要がない。このため、コストが増大することを防止することができる。
（実施の形態２）
　次に、実施の形態２にかかる半導体装置の製造方法について説明する。図６は、実施の形態２にかかる半導体装置の構造を示す断面図である。図７～１６は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。なお、図６に示す縦型ｎチャネルパワーＭＯＳＦＥＴ２１と図７～１６に示す製造工程で作製（製造）される縦型ｎチャネルパワーＭＯＳＦＥＴ２１とは、若干異なる断面構造で図示されているが、同様の縦型ｎチャネルパワーＭＯＳＦＥＴ２１をあらわしている。実施の形態２にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、層間絶縁膜９にコンタクトホール１０ａ，１８ａ，１９ａを形成した後に、コンタクトホール１０ａ，１８ａ，１９ａを介して（層間絶縁膜９をマスクとして）ｐ型不純物をイオン注入４９しｐ+型拡散領域２８，２４，２５を形成する点である。
　具体的には、まず、図７に示すように、ｎ+型半導体層１およびｎ-型半導体層２が積層されてなる半導体ウエハ（エピタキシャルウエハ）を用意する。次に、半導体ウエハのおもて面（ｎ-型半導体層２側の面）上に、例えば熱酸化膜（ＳｉＯ2膜）（または熱酸化膜およびシリコン窒化膜（ＳｉＮ膜）が順に積層されなる積層膜）からなる保護膜（不図示）を形成する。次に、フォトリソグラフィおよびエッチングにより保護膜を選択的に除去し、縦型ｎチャネルパワーＭＯＳＦＥＴ２１のトレンチ３の形成領域に対応する部分を露出させる。次に、保護膜の残部をマスクとしてエッチングを行い、縦型ｎチャネルパワーＭＯＳＦＥＴ２１のトレンチ３を形成する。そして、トレンチ３の形成に用いた保護膜を除去する。
　次に、図８に示すように、半導体ウエハのおもて面にシリコン窒化膜（不図示）を堆積し、フォトリソグラフィおよびエッチングによりシリコン窒化膜を選択的に除去して、ＬＯＣＯＳ膜２０の形成領域に対応する部分を露出させる。次に、シリコン窒化膜の残部をマスクとしてＬＯＣＯＳ技術により、シリコン窒化膜の開口部に露出するシリコン（Ｓｉ）部を熱酸化してＬＯＣＯＳ膜２０となる酸化膜（ＳｉＯ2膜）を局部的に形成する。このＬＯＣＯＳ膜２０によって、縦型ｎチャネルパワーＭＯＳＦＥＴ２１の形成領域と横型ｐチャネルＭＯＳＦＥＴ２２の形成領域とが分離される。そして、ＬＯＣＯＳ膜２０の形成に用いたシリコン窒化膜を除去する。
　次に、図９に示すように、半導体ウエハのおもて面に露出するシリコン部を熱酸化し、半導体ウエハのおもて面およびトレンチ３の内壁に沿って酸化膜（ＳｉＯ2膜）４１を形成する。次に、半導体ウエハのおもて面上に、トレンチ３の内部を埋め込むように例えばポリシリコン（ｐｏｌｙ－Ｓｉ）層４２を形成する。次に、図１０に示すように、フォトリソグラフィおよびエッチングによりポリシリコン層４２をパターニングし、縦型ｎチャネルパワーＭＯＳＦＥＴ２１のゲート電極５になる部分と、横型ｐチャネルＭＯＳＦＥＴ２２のゲート電極１７になる部分とを残す。さらに、エッチングにより酸化膜４１をパターニングし、縦型ｎチャネルパワーＭＯＳＦＥＴ２１のゲート絶縁膜４になる部分と、横型ｐチャネルＭＯＳＦＥＴ２２のゲート絶縁膜１６になる部分とを残す。
　次に、図１１に示すように、半導体ウエハのおもて面に、縦型ｎチャネルパワーＭＯＳＦＥＴ２１のｐ型ベース領域６の形成領域に対応する部分が開口するレジストマスク４３を形成する。次に、レジストマスク４３をマスクとしてｐ型不純物をイオン注入４４し、縦型ｎチャネルパワーＭＯＳＦＥＴ２１のｐ型ベース領域６を形成する。次に、レジストマスク４３を除去した後、熱処理により、縦型ｎチャネルパワーＭＯＳＦＥＴ２１のｐ型ベース領域６を拡散させる。次に、図１２に示すように、半導体ウエハのおもて面上に、横型ｐチャネルＭＯＳＦＥＴ２２のｐ+型ソース領域１２の形成領域に対応する部分からｐ+型ドレイン領域１３の形成領域に対応する部分までが開口するレジストマスク４５を形成する。
　次に、レジストマスク４５およびゲート電極１７をマスクとしてｐ型不純物をイオン注入４６し、横型ｐチャネルＭＯＳＦＥＴ２２のゲート電極１７の両端部にそれぞれ自己整合的にｐ+型ソース領域１２およびｐ+型ドレイン領域１３となるｐ+型拡散領域（Ｐｓｄ）を形成する。そして、レジストマスク４５を除去する。次に、図１３に示すように、半導体ウエハのおもて面に、縦型ｎチャネルパワーＭＯＳＦＥＴ２１のｎ+型ソース領域７の形成領域に対応する部分が開口するレジストマスク４７を形成する。次に、レジストマスク４７をマスクとしてｎ型不純物をイオン注入４８し、縦型ｎチャネルパワーＭＯＳＦＥＴ２１のｎ+型ソース領域７を形成する。
　次に、レジストマスク４７を除去した後、熱処理により、縦型ｎチャネルパワーＭＯＳＦＥＴ２１のｎ+型ソース領域７と、横型ｐチャネルＭＯＳＦＥＴ２２のｐ+型ソース領域１２およびｐ+型ドレイン領域１３とを拡散させる。次に、図１４に示すように、半導体ウエハのおもて面全体に、例えばＢＰＳＧ等の層間絶縁膜９を形成する。次に、図１５に示すように、フォトリソグラフィおよびエッチングにより層間絶縁膜９を選択的に除去し、深さ方向に層間絶縁膜９を貫通するコンタクトホール１０ａ，１８ａ，１９ａを形成する。これによって、コンタクトホール１０ａ，１８ａ，１９ａにそれぞれｐ型ベース領域６、ｐ+型ソース領域１２およびｐ+型ドレイン領域１３が露出される。
　次に、図１６に示すように、コンタクトホール１０ａ，１８ａ，１９ａを介して（層間絶縁膜９をマスクとして）シリコン部にｐ型不純物をイオン注入４９し、ｐ型ベース領域６の内部にｐ+型拡散領域２８を形成するとともに、ｐ+型ソース領域１２およびｐ+型ドレイン領域１３の内部にそれぞれｐ+型拡散領域２４，２５を形成する（いわゆるプラグインプラ方式）。これによって、ｐ+型拡散領域２８，２４，２５はそれぞれコンタクトホール１０ａ，１８ａ，１９ａの直下に自己整合的に形成され、コンタクトホール１０ａ，１８ａ，１９ａにそれぞれｐ+型拡散領域２８，２４，２５が露出された状態となる。これらｐ+型拡散領域２８，２４，２５は、それぞれ、例えばコンタクトホール１０ａ，１８ａ，１９ａとほぼ同じ幅で形成される。次に、熱処理によりｐ+型拡散領域２８，２４，２５を拡散させる。
　次に、コンタクトホール１０ａ，１８ａ，１９ａに埋め込むように、金属配線層（不図示）を形成する。次に、この金属配線層をパターニングして、縦型ｎチャネルパワーＭＯＳＦＥＴ２１のソース電極１０になる部分と、横型ｐチャネルＭＯＳＦＥＴ２２のソース電極１８およびドレイン電極１９になる部分とを残す。次に、半導体ウエハの裏面（ｎ+型半導体層１側の表面）全体に、縦型ｎチャネルパワーＭＯＳＦＥＴ２１のドレイン電極となる裏面電極１１を形成する。その後、半導体ウエハを個々のチップ状にダイシング（切断）することで、図６に示す半導体装置が完成する。
　上述したようにコンタクトホール１０ａ，１８ａ，１９ａを介してｐ+型拡散領域２８，２４，２５を形成することで、ｐ+型拡散領域２８，２４，２５にそれぞれ各金属配線層を確実に接触させることができる。このため、縦型ｎチャネルパワーＭＯＳＦＥＴ２１および横型ｐチャネルＭＯＳＦＥＴ２２のコンタクト性を向上させることができる。また、ｐ+型拡散領域２８，２４，２５を形成するためのマスクと、コンタクトホールを形成するためのマスク（すなわち層間絶縁膜９）とのマスクずれを考慮する必要がなくなるため、縦型ｎチャネルパワーＭＯＳＦＥＴ２１および横型ｐチャネルＭＯＳＦＥＴ２２の微細化を図ることができる。その理由は、次のとおりである。
　図１７～１９は、実施の形態２にかかる半導体装置の製造途中においてマスクずれが生じた状態を示す断面図である。図２０は、実施の形態２にかかる半導体装置の製造に用いるマスクのマスクパターンを示す説明図である。図２１は、従来の半導体装置（図２５参照）の製造に用いるマスクのマスクパターンを示す説明図である。図２０，２１において（ａ）は縦型ｎチャネルパワーＭＯＳＦＥＴのコンタクトホールを形成するためのマスクパターンを示す平面図である。具体的には、図２０（ａ）は図１６の上面図であり、図２１（ａ）は図２８の上面図である。図２０，２１において（ｂ）は（ａ）のマスクパターンを用いて作製される縦型ｎチャネルパワーＭＯＳＦＥＴの断面構造を示す断面図である。
　まず、図２５に示す従来の半導体装置の製造方法において、上述したように、縦型ｎチャネルパワーＭＯＳＦＥＴ１２１のｐ+型拡散領域１０８を形成するためのレジストマスク１３３と、コンタクトホール１１０ａを形成するためのレジストマスク１３５とのマスクずれが生じた場合について説明する（図３０～３２参照）。従来の半導体装置の製造方法では、マスクずれに対するマージンを考慮していなかったり、マスクずれに対するマージンが足りない場合、図３２に示すように、ソース電極１１０（金属配線層）とｐ+型拡散領域１０８とが接触しない（符号１４１で示す部分）。この状態となった場合、ソース電極１１０とｐ+型拡散領域１０８とのコンタクト性が著しく低下してしまう。
　したがって、従来の半導体装置の製造方法においてマスクずれに対するマージンを考慮した場合、図２１に示すように、ｐ+型拡散領域１０８の幅Ｘ１４（すなわちレジストマスク１３３の開口部１３３ａの幅（トレンチ１０３が並ぶ方向の幅））は、コンタクトホール１１０ａの幅Ｘ１１（すなわちレジストマスク１３５の開口部１３５ａの幅）に、マスクずれに対するマージンＸ１３を加算した幅となる（Ｘ１４＝Ｘ１１＋２・Ｘ１３）。すなわち、マスクずれが生じた場合においてもソース電極１１０とｐ+型拡散領域１０８とが接触するように、ｐ+型拡散領域１０８の幅Ｘ１４をコンタクトホール１１０ａの幅Ｘ１１よりもマージンＸ１３だけ広くする必要がある。符号Ｘ１２は、トレンチ１０３とｐ+型拡散領域１０８との間の距離である。
　一方、実施の形態２にかかる半導体装置の製造方法においては、図１７に示すように、縦型ｎチャネルパワーＭＯＳＦＥＴ２１のコンタクトホール１０ａを形成するためのレジストマスク５０の開口部５０ａの位置が所定位置からずれた場合であっても（図１７では白抜き矢印で示すように左側へのマスクずれ）、図１８に示すように、コンタクトホール１０ａを介してｐ+型拡散領域２８を形成するためのイオン注入４９を行う。これによって、コンタクトホール１０ａの直下（コンタクトホール１０ａの内部に露出する半導体部）に自己整合的にｐ+型拡散領域２８が形成される。このため、その後、図１９に示すように、コンタクトホール１０ａの内部に埋め込まれたソース電極１０（金属配線層）は確実にｐ+型拡散領域２８に接し、ソース電極１０とｐ+型拡散領域２８とのコンタクト性が確保される（符号５１に示す部分）。
　したがって、実施の形態２にかかる半導体装置の製造方法においては、マスクずれに対するマージンを考慮して素子設計を行う必要はない。具体的には、図２０に示すように、ｐ+型拡散領域２８の幅Ｘ４は、コンタクトホール１０ａの幅Ｘ１と等しい。厳密には、ｐ+型拡散領域２８の幅Ｘ４は、ｐ+型拡散領域２８の熱拡散により横方向に広がるため、コンタクトホール１０ａの幅Ｘ１よりも若干広くなる。すなわち、従来よりもｐ+型拡散領域２８の幅Ｘ４が狭くてもよいため、従来よりもセルピッチの微細化が可能となる。符号Ｘ２は、トレンチ３とコンタクトホール１０ａとの間の距離である。
　また、横型ｐチャネルＭＯＳＦＥＴ２２のコンタクトホール１８ａ，１９ａを形成する際にマスクずれが生じた場合においても、コンタクトホール１８ａ，１９ａの直下に自己整合的にｐ+型拡散領域２４，２５が形成される（符号５２に示す部分）。このため、本発明のように、ｐ+型拡散領域２４，２５によりｐ+型ソース領域１２およびｐ+型ドレイン領域１３を部分的に高不純物濃度とすることでコンタクト抵抗を低減させた構造とした場合においても、マスクずれに対するマージンを考慮する必要がない。このため、ｐ+型ソース領域１２およびｐ+型ドレイン領域１３の幅（横方向の幅、以下、単に幅とする）を従来と同程度に維持することができる。
　さらに、横型ｐチャネルＭＯＳＦＥＴ２２の微細化を図るためには、例えば、次の４つの条件のいずれか一つ以上を適用して、ｐ+型ソース領域１２、ｐ+型ドレイン領域１３およびｐ+型拡散領域２４，２５を形成することが好ましい。１つ目の条件は、ｐ+型ソース領域１２およびｐ+型ドレイン領域１３を浅く形成する点である。ｐ+型ソース領域１２およびｐ+型ドレイン領域１３の厚さを薄くした分、ｐ+型ソース領域１２およびｐ+型ドレイン領域１３の横方向拡散を抑制することができる。このため、ゲート長（ゲート電極１７の横方向の長さ）を短くすることができる。
　２つ目の条件は、上述したようにコンタクトホール１８ａ，１９ａを介してイオン注入４９を行うことにより、ｐ+型ソース領域１２およびｐ+型ドレイン領域１３の内部にそれぞれｐ+型拡散領域２４，２５を形成する点である。コンタクトホール１８ａ，１９ａの直下に自己整合的にｐ+型拡散領域２４，２５を形成することができるため、マスクずれに対するマージンを考慮する必要がない。
　３つ目の条件は、ｐ+型拡散領域２４，２５を形成するためのイオン注入４９を、ｐ+型ソース領域１２およびｐ+型ドレイン領域１３を形成するためのイオン注入４６よりも高い加速電圧で行う点である。具体的には、例えば、ｐ+型拡散領域２４，２５を形成するためのイオン注入４９を、酸化膜残り（局部絶縁膜の端部の残渣）を突き抜ける程度の高い加速電圧（例えば１００ｋｅＶ以上２００ｋｅＶ以下程度）で行う。これにより、次の効果が得られる。図２２は、図６の横型ｐチャネルＭＯＳＦＥＴのｐ+型ソース領域側のコンタクトホールを形成するときの状態を拡大して示す断面図である。図２２には、マスクずれが生じ、コンタクトホール１８ａ，１９ａを形成するためのエッチングによってＬＯＣＯＳバーズビーク（局部絶縁膜の端部）２０ａが除去された状態を示す。
　酸化膜残りとは、エッチングによってＬＯＣＯＳバーズビーク２０ａが除去されたときに、ＬＯＣＯＳ膜２０のエッチング後の端部に残る突起（ばり）部分である。ＬＯＣＯＳバーズビーク２０ａとは、上述したようにシリコン窒化膜をマスクとして形成されるＬＯＣＯＳ膜２０の、マスク下側（ｎ-型半導体層２側）にもぐりこむように成長した部分であり、外側に向うにつれて厚さが薄くなる鳥のくちばしのような形状の端部である。比較として、従来の半導体装置（図２５）において、横型ｐチャネルＭＯＳＦＥＴ１２２のコンタクトホール１１６ａ，１１７ａを形成するときの状態を図２３，２４に示す。図２３，２４は、図２５の横型ｐチャネルＭＯＳＦＥＴのｐ+型ソース領域側のコンタクトホールを形成するときの状態を拡大して示す断面図である。
　図２３に示すように、従来の半導体装置では、コンタクトホール１１６ａを形成するためのレジストマスク１３５の位置がずれたときに、レジストマスク１３５の開口部１３５ａをＬＯＣＯＳバーズビーク１２０ａの上方に位置させないように、ＬＯＣＯＳバーズビークに対するマージンＸ５を設定しておく必要がある。ＬＯＣＯＳバーズビークに対するマージンＸ５を設定しない場合、図２４に示すように、マスクずれが生じたときに、コンタクトホール１１６ａを形成するためのエッチングによって層間絶縁膜１０９とともにＬＯＣＯＳバーズビーク１２０ａが除去され、コンタクトホール１１６ａにｎ-型半導体層１０２が露出してしまう。このため、コンタクトホール１１６ａ内に形成されるソース電極１１６と、コンタクトホール１１６ａ内に露出するｎ-型半導体層１０２とが短絡してしまう。図示省略するｐ+型ドレイン領域１１３側においても同様の問題が生じる。
　一方、実施の形態２においては、横型ｐチャネルＭＯＳＦＥＴ２２のコンタクトホール１８ａ，１９ａを形成するためのレジストマスク５０の開口部５０ｂ，５０ｃがＬＯＣＯＳバーズビーク２０ａの上方に位置したとしても、ソース電極１８とｎ-型半導体層２が短絡することはない。その理由は、次の通りである。例えば、図２２に示すように、横型ｐチャネルＭＯＳＦＥＴ２２のコンタクトホール１８ａ，１９ａの形成時、マスクずれが生じ、エッチングによって層間絶縁膜９とともにＬＯＣＯＳバーズビーク２０ａが除去されたと仮定する。このとき、例えばｐ+型ソース領域１２側のコンタクトホール１８ａにｎ-型半導体層２が露出したとしても、その後、コンタクトホール１８ａを介してイオン注入４９を行うため、ｎ-型半導体層２の、コンタクトホール１８ａに露出された部分に自己整合的にｐ+型拡散領域２４が形成される。具体的には、酸化膜残り２０ｂを突き抜ける程度の高い加速電圧でイオン注入４９を行い、ｐ+型ソース領域１２から酸化膜残り２０ｂの直下（ｎ-型半導体層２の、酸化膜残り２０ｂに接する部分）まで延びるようにｐ+型拡散領域２４を形成する。このため、ソース電極１８（金属配線層）を形成する時点においては、コンタクトホール１８ａにｎ-型半導体層２は露出されていないからである。このように、マスクずれが生じた場合においてもソース電極１８とｎ-型半導体層２とが短絡しないため、ＬＯＣＯＳバーズビークに対するマージンＸ５を設定する必要がない。図示省略するがｐ+型ドレイン領域１３側においても、ｐ+型ソース領域１２側と同様にｐ+型拡散領域２５を形成すればよい。
　また、上述したようにコンタクトホール１８ａ，１９ａの形成位置によらず、金属配線層とｎ-型半導体層２とが接触することを回避することができるため、例えばコンタクトホール１８ａ，１９ａは、Ｐｓｄ（ｐ+型ソース領域１２およびｐ+型ドレイン領域１３）の中央（横方向の中央）よりもＬＯＣＯＳ膜２０寄りに配置してもよい。すなわち、Ｐｓｄの、ゲート電極側端部からコンタクトホールまでの幅を、ＬＯＣＯＳ膜側端部からコンタクトホールまでの幅よりも広くしてもよい。ゲート絶縁膜１６とｐ+型拡散領域２４，２５との間の距離を長くすることができるため、ホットキャリアによる悪影響（しきい値電圧などの特性変動や、ゲート絶縁膜１６の経時破壊）を抑制することができるからである。
　４つ目の条件は、ｐ+型拡散領域２４，２５を形成した後に行う熱処理を、可能な限り低い温度、かつ短い時間で行う点である。これにより、ｐ+型ソース領域１２およびｐ+型ドレイン領域１３の拡散を抑制し、ｐ+型ソース領域１２およびｐ+型ドレイン領域１３の幅が広くなることを抑制することができる。具体的には、例えば、ｐ+型拡散領域２４，２５を拡散させるための熱処理を、急速加熱処理（ＲＴＡ：Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）によって短時間で行う。
　以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、コンタクトホールを介してイオン注入を行うことによって、コンタクトホールの直下に自己整合的にｐ+型拡散領域を形成することができるため、コンタクトホールやｐ+型拡散領域を形成するためのレジストマスクのマスクずれに対するマージンを設定する必要がない。このため、出力段素子である縦型ｎチャネルパワーＭＯＳＦＥＴ、および、回路部を構成する横型ｐチャネルＭＯＳＦＥＴともに、マスクずれに対するマージン分の微細化が可能となる。また、実施の形態２によれば、コンタクトホールを介してイオン注入を行うことによって、コンタクトホールの直下に自己整合的にｐ+型拡散領域を形成するため、コンタクトホールの形成時にＬＯＣＯＳバーズビークが除去されたとしても、コンタクトホールの内部にベース領域となるｎ-型半導体層が露出しない。このため、ＬＯＣＯＳバーズビークに対するマージンを設定する必要がないため、さらに微細化が可能となる。
　具体的には、実施の形態２においては、従来と比較して例えばマスク上の寸法を次の値まで微細化可能である。従来の半導体装置では、コンタクトホールの幅を２．０μｍとし、ゲート電極とコンタクトホールとの間の距離およびコンタクトホールとＬＯＣＯＳ膜との間の距離をそれぞれ１．５μｍおよび２．０μｍとしていた。それに対して、実施の形態１においては、コンタクトホールの幅を０．７μｍとし、ゲート電極とコンタクトホールとの間の距離およびコンタクトホールとＬＯＣＯＳ膜との間の距離をともに１．０μｍとすることができる。このように、実施の形態１と同様に、回路部を構成する横型ｐチャネルＭＯＳＦＥＴのコンタクトホールの幅を従来よりも狭くすることができる。また、実施の形態２において、コンタクトホールとＬＯＣＯＳ膜との間の距離を従来よりも短くすることができる理由は、ＬＯＣＯＳバーズビークに対するマージンを設定しないからである。
　以上において本発明では、出力段用のトレンチゲート構造の縦型ｎチャネルパワーＭＯＳＦＥＴと制御回路用の横型ＣＭＯＳとを同一の半導体基板上に形成した半導体装置を例に説明しているが、上述した各実施の形態に限らず、さまざまな構成の回路に適用することが可能である。例えば、出力段用の縦型ｎチャネルパワーＭＯＳＦＥＴをプレーナゲート構造としてもよいし、出力段用の縦型ｎチャネルパワーＭＯＳＦＥＴおよび制御回路用の横型ＣＭＯＳに加えてさらに同一の半導体基板上に複数の半導体素子を設けてもよい。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
　以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、産業用や自動車用のインテリジェント・パワースイッチ（ＩＰＳ：Ｉｎｔｅｌｌｉｇｅｎｔ　Ｐｏｗｅｒ　Ｓｗｉｔｃｈ）などに使用されるパワー半導体装置に有用であり、特に出力段用の縦型パワー半導体素子と、この縦型パワー半導体素子の制御回路用の横型半導体素子とを同一の半導体基板上に形成した集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）に適している。
　１　ｎ+型半導体層
　２　ｎ-型半導体層
　３　トレンチ
　４，１６　ゲート絶縁膜
　５，１７　ゲート電極
　６　ｐ型ベース領域
　７　ｎ+型ソース領域
　８，１４，１５，２４，２５，２８　ｐ+型拡散領域
　９　層間絶縁膜
　１０，１８　ソース電極
　１０ａ，１８ａ，１９ａ　コンタクトホール
　１１　裏面電極
　１２　ｐ+型ソース領域
　１３　ｐ+型ドレイン領域
　１９　ドレイン電極
　２０　ＬＯＣＯＳ膜
　２０ａ　ＬＯＣＯＳバーズビーク
　２１　縦型ｎチャネルパワーＭＯＳＦＥＴ
　２２　横型ｐチャネルＭＯＳＦＥＴ
　Ｘ１　コンタクトホールの幅
　Ｘ２　トレンチとコンタクトホールとの間の距離
　Ｘ４　ｐ+型拡散領域の幅
　Ｘ５　ＬＯＣＯＳバーズビークに対するマージン

Claims (11)

  1. 　縦型半導体素子と横型半導体素子とを同一の半導体基板上に備えた半導体装置であって、
    　前記縦型半導体素子は、
    　第１導電型の半導体層を構成する前記半導体基板の一方の面の表面層に選択的に設けられた第２導電型の第１半導体領域と、
    　前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
    　前記第１半導体領域の内部に選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第１拡散領域と、
    　前記半導体層と前記第２半導体領域との間で前記第１半導体領域に接する第１ゲート絶縁膜と、
    　前記第１ゲート絶縁膜に接する第１ゲート電極と、
    　を有し、
    　前記横型半導体素子は、
    　前記半導体基板の一方の面の表面層に、前記第１半導体領域と離して選択的に設けられた第２導電型の第３半導体領域と、
    　前記半導体基板の一方の面の表面層に、前記第１半導体領域および前記第３半導体領域と離して選択的に設けられた第２導電型の第４半導体領域と、
    　前記第３半導体領域の内部に選択的に設けられた、前記第３半導体領域の不純物濃度以上の不純物濃度を有する第２導電型の第２拡散領域と、
    　前記第４半導体領域の内部に選択的に設けられた、前記第４半導体領域の不純物濃度以上の不純物濃度を有する第２導電型の第３拡散領域と、
    　前記半導体層の、前記第３半導体領域と前記第４半導体領域とに挟まれた部分の表面上に第２ゲート絶縁膜を介して設けられた第２ゲート電極と、
    　を有し、
    　前記第１ゲート電極および前記第２ゲート電極を覆うように層間絶縁膜が設けられ、
    　前記層間絶縁膜を貫通する複数のコンタクトホールが設けられ、
    　前記第１拡散領域、前記第２拡散領域および前記第３拡散領域のそれぞれは、異なるコンタクトホールを介して対応する金属配線層に接続されていることを特徴とする半導体装置。
  2. 　前記第１拡散領域、前記第２拡散領域および前記第３拡散領域のそれぞれは、前記金属配線層との接続をとるための対応する前記コンタクトホールとほぼ同じ幅を有することを特徴とする請求項１に記載の半導体装置。
  3. 　前記第２拡散領域と前記金属配線層との接続をとるための前記コンタクトホールは、前記第３半導体領域の、前記第２ゲート電極側に対して反対側の端部寄りに設けられていることを特徴とする請求項１に記載の半導体装置。
  4. 　前記第３拡散領域と前記金属配線層との接続をとるための前記コンタクトホールは、前記第４半導体領域の、前記第２ゲート電極側に対して反対側の端部寄りに設けられていることを特徴とする請求項１に記載の半導体装置。
  5. 　前記縦型半導体素子は、
    　前記半導体基板の一方の面から所定の深さで、前記第１半導体領域および前記第２半導体領域に接するように設けられたトレンチと、
    　前記トレンチの内壁に沿って設けられた前記第１ゲート絶縁膜と、
    　前記トレンチの内部の、前記第１ゲート絶縁膜の内側に設けられた前記第１ゲート電極と、からなるトレンチゲート構造を備えることを特徴とする請求項１～４のいずれか一つに記載の半導体装置。
  6. 　第１導電型の半導体層を構成する半導体基板の一方の面の表面層に選択的に設けられた第２導電型の第１半導体領域と、前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、前記半導体層と前記第２半導体領域との間で前記第１半導体領域に接する第１ゲート絶縁膜と、前記第１ゲート絶縁膜に接する第１ゲート電極と、を有する縦型半導体素子と、
    　前記半導体基板の一方の面の表面層に、前記第１半導体領域と離して選択的に設けられた第２導電型の第３半導体領域と、前記半導体基板の一方の面の表面層に、前記第１半導体領域および前記第３半導体領域と離して選択的に設けられた第２導電型の第４半導体領域と、前記半導体層の、前記第３半導体領域と前記第４半導体領域とに挟まれた部分の表面上に第２ゲート絶縁膜を介して設けられた第２ゲート電極と、を有する横型半導体素子と、を同一の前記半導体基板上に備えた半導体装置の製造方法であって、
    　前記半導体基板の一方の面上に、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜を形成する第１工程と、
    　前記第１ゲート絶縁膜に接する前記第１ゲート電極を形成するとともに、前記第２ゲート絶縁膜に接する前記第２ゲート電極を形成する第２工程と、
    　前記第２工程の後、前記半導体基板の一方の面の表面層に、前記第１ゲート絶縁膜に接する前記第１半導体領域を選択的に形成する第３工程と、
    　前記第３工程の後、前記第２ゲート電極をマスクとしてイオン注入を行い、前記第２ゲート電極に自己整合的に前記第３半導体領域および前記第４半導体領域を形成する第４工程と、
    　前記第４工程の後、前記第１半導体領域の内部に前記第２半導体領域を選択的に形成する第５工程と、
    　前記第５工程の後、前記半導体基板の一方の主面上にレジストマスクを形成する第６工程と、
    　前記レジストマスクを選択的に除去して、前記第１半導体領域、前記第３半導体領域および前記第４半導体領域を露出させる第７工程と、
    　前記レジストマスクをマスクとしてイオン注入を行い、前記第１半導体領域、前記第３半導体領域および前記第４半導体領域の内部に、それぞれ、前記第１半導体領域よりも高い不純物濃度を有する第２導電型の第１拡散領域、前記第３半導体領域の不純物濃度以上の不純物濃度を有する第２導電型の第２拡散領域、および、前記第４半導体領域の不純物濃度以上の不純物濃度を有する第２導電型の第３拡散領域を形成する第８工程と、
    　前記第８工程の後、前記レジストマスクを除去する第９工程と、
    　前記第９工程の後、前記半導体基板の一方の主面上に層間絶縁膜を形成する第１０工程と、
    　前記層間絶縁膜を貫通する複数のコンタクトホールを形成し、前記第１拡散領域、前記第２拡散領域および前記第３拡散領域のそれぞれを対応する異なる前記コンタクトホールに露出させる第１１工程と、
    　異なる前記コンタクトホールを介して対応する前記第１拡散領域、前記第２拡散領域および前記第３拡散領域にそれぞれ接続される複数の金属配線層を形成する第１２工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  7. 　第１導電型の半導体層を構成する半導体基板の一方の面の表面層に選択的に設けられた第２導電型の第１半導体領域と、前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、前記半導体層と前記第２半導体領域との間で前記第１半導体領域に接する第１ゲート絶縁膜と、前記第１ゲート絶縁膜に接する第１ゲート電極と、を有する縦型半導体素子と、
    　前記半導体基板の一方の面の表面層に、前記第１半導体領域と離して選択的に設けられた第２導電型の第３半導体領域と、前記半導体基板の一方の面の表面層に、前記第１半導体領域および前記第３半導体領域と離して選択的に設けられた第２導電型の第４半導体領域と、前記半導体層の、前記第３半導体領域と前記第４半導体領域とに挟まれた部分の表面上に第２ゲート絶縁膜を介して設けられた第２ゲート電極と、を有する横型半導体素子と、を同一の前記半導体基板に備えた半導体装置の製造方法であって、
    　前記半導体基板の一方の面上に、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜を形成する第１工程と、
    　前記第１ゲート絶縁膜に接する前記第１ゲート電極を形成するとともに、前記第２ゲート絶縁膜に接する前記第２ゲート電極を形成する第２工程と、
    　前記第２工程の後、前記半導体基板の一方の面の表面層に、前記第１ゲート絶縁膜に接する前記第１半導体領域を選択的に形成する第３工程と、
    　前記第３工程の後、前記第２ゲート電極をマスクとしてイオン注入を行い、前記第２ゲート電極に自己整合的に前記第３半導体領域および前記第４半導体領域を形成する第４工程と、
    　前記第４工程の後、前記第１半導体領域の内部に前記第２半導体領域を選択的に形成する第５工程と、
    　前記第５工程の後、前記半導体基板の一方の主面上に層間絶縁膜を形成する第６工程と、
    　前記層間絶縁膜を選択的に除去して複数のコンタクトホールを形成し、異なる前記コンタクトホールにそれぞれ対応する前記第１半導体領域、前記第３半導体領域および前記第４半導体領域を露出させる第７工程と、
    　前記コンタクトホールを介してイオン注入を行い、前記第１半導体領域、前記第３半導体領域および前記第４半導体領域の内部に、それぞれ、前記第１半導体領域よりも高い不純物濃度を有する第２導電型の第１拡散領域、前記第３半導体領域の不純物濃度以上の不純物濃度を有する第２導電型の第２拡散領域、および、前記第４半導体領域の不純物濃度以上の不純物濃度を有する第２導電型の第３拡散領域を形成する第８工程と、
    　前記第８工程の後、異なる前記コンタクトホールを介して対応する前記第１拡散領域、前記第２拡散領域および前記第３拡散領域にそれぞれ接続される複数の金属配線層を形成する第９工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  8. 　前記第７工程では、前記第３半導体領域の、前記第２ゲート電極側に対して反対側の端部寄りに、前記第２拡散領域と前記金属配線層との接続をとるための前記コンタクトホールを形成することを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 　前記第７工程では、前記第４半導体領域の、前記第２ゲート電極側に対して反対側の端部寄りに、前記第３拡散領域と前記金属配線層との接続をとるための前記コンタクトホールを形成することを特徴とする請求項７に記載の半導体装置の製造方法。
  10. 　前記第１工程の前に、前記半導体基板の一方の面に、前記縦型半導体素子と前記横型半導体素子とを分離する局部絶縁膜を形成する工程をさらに含み、
    　前記第８工程では、前記第３半導体領域から、前記第７工程時に前記コンタクトホールに露出されたことで除去された前記局部絶縁膜の端部の残渣に覆われた部分まで延びる前記第２拡散領域を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
  11. 　前記第１工程の前に、前記半導体基板の一方の面に、前記縦型半導体素子と前記横型半導体素子とを分離する局部絶縁膜を形成する工程をさらに含み、
    　前記第８工程では、前記第４半導体領域から、前記第７工程時に前記コンタクトホールに露出されたことで除去された前記局部絶縁膜の端部の残渣に覆われた部分まで延びる前記第３拡散領域を形成することを特徴とする請求項７～９のいずれか一つに記載の半導体装置の製造方法。
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WO2023203428A1 (ja) * 2022-04-22 2023-10-26 株式会社半導体エネルギー研究所 半導体装置、及び、半導体装置の作製方法

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