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WO2015141517A1 - 半導体発光素子及びその製造方法 - Google Patents

半導体発光素子及びその製造方法 Download PDF

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WO2015141517A1
WO2015141517A1 PCT/JP2015/056951 JP2015056951W WO2015141517A1 WO 2015141517 A1 WO2015141517 A1 WO 2015141517A1 JP 2015056951 W JP2015056951 W JP 2015056951W WO 2015141517 A1 WO2015141517 A1 WO 2015141517A1
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WO
WIPO (PCT)
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layer
metal layer
semiconductor layer
semiconductor
light emitting
Prior art date
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Ceased
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PCT/JP2015/056951
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English (en)
French (fr)
Inventor
杉山　徹
月原　政志
晃平 三好
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ushio Denki KK
Original Assignee
Ushio Denki KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Definitions

  • the present invention relates to a semiconductor light emitting device and a method for manufacturing the same.
  • a structure in which an electrode for supplying power to a p-type semiconductor layer and an electrode for supplying power to an n-type semiconductor layer are disposed at positions opposite to the active layer has been developed.
  • an n-type semiconductor layer, an active layer, and a p-type semiconductor layer are arranged in this order from the bottom on the sapphire substrate. Thereafter, after a support substrate made of Si or CuW is bonded to the p-type semiconductor layer side, the sapphire substrate is removed.
  • the element surface is an n-type semiconductor layer, and an electrode (n-side electrode) is provided on the n-type semiconductor side, and a voltage as a power supply line is connected to the n-side electrode.
  • n-side electrode an electrode
  • a voltage as a power supply line is connected to the n-side electrode.
  • Patent Document 1 discloses a configuration in which an insulating layer is provided immediately below the n-side electrode for the purpose of spreading the current in a direction parallel to the substrate surface of the support substrate.
  • FIG. 10 schematically shows a cross-sectional view of the semiconductor light-emitting element disclosed in Patent Document 1.
  • the conventional semiconductor light emitting device 90 includes a conductive layer 92, a reflective film 93, an insulating layer 94, a reflective electrode 95, a semiconductor layer 99, and an n-side electrode 100 on a support substrate 91.
  • the semiconductor layer 99 includes a p-type semiconductor layer 96, an active layer 97 formed on the p-type semiconductor layer 96, and an n-type semiconductor layer 98 formed on the active layer 97.
  • the reflective electrode 95 is an electrode corresponding to the aforementioned “p-side electrode”.
  • the insulating layer 94 is formed in a region including a position vertically below the position where the n-side electrode 100 is formed.
  • a reflective film 93 made of a metal material is formed below the insulating layer 94.
  • the reflective film 93 does not have ohmic properties and does not function as an electrode.
  • the reflective electrode 95 is made of a metal material and functions as an electrode (p-side electrode) by realizing ohmic contact between the reflective electrode 95 and the p-type semiconductor layer 96.
  • an insulating layer 94 is provided at a position vertically below the n-side electrode 100. Most of the current is prevented from flowing in the active layer 97 in the vertical direction. That is, after passing through the reflective electrode 95, the current flows toward the n-side electrode 100 while spreading in a direction parallel to the surface of the support substrate 91 (horizontal direction). Thereby, the effect of expanding the current flowing in the active layer 97 in the horizontal direction is obtained, and the light emitting region in the active layer 97 is expanded in the horizontal direction.
  • the reflective electrode 95 reflects light emitted in the direction toward the support substrate 91 (downward in the drawing) out of the light emitted from the active layer 97, and extracts the light to the n-side semiconductor layer 98 side (upward in the drawing). It also serves the purpose of increasing the take-out efficiency.
  • the reflective film 93 is also formed for the same purpose. The reflective film 93 reflects light that has traveled downward through a portion where the reflective electrode 95 is not formed and changes the traveling direction toward the n-side semiconductor layer 98, thereby increasing light extraction efficiency.
  • the light emitted downward from the active layer 97 is reflected by the reflective film 93 and extracted upward, the light is reflected twice before being reflected by the reflective film 93 and after being reflected by the insulating film 94. Will pass through.
  • the insulating film 94 several percent of the light is absorbed by the insulating film 94. More specifically, about 3 to 4% of light is absorbed by the insulating film 94 from the active layer 97 through the insulating film 94 to reach the reflecting film 93, and the light reflected by the reflecting film 93 is further reflected by the insulating film. A further 3 to 4% of light is absorbed by the insulating film 94 until it passes through 94 and is extracted to the outside on the n-type semiconductor layer 98 side.
  • an object of the present invention is to provide a semiconductor light emitting device in which the light extraction efficiency is further improved while ensuring the horizontal spread of the current flowing through the active layer.
  • a method for manufacturing a semiconductor light emitting device includes: A step (a) of forming a semiconductor layer including an active layer on the growth substrate; Forming a first metal layer on the upper surface of the semiconductor layer (b); A step (c) of forming a second metal layer on a part of the upper surface of the first metal layer without performing an annealing treatment after the step (b); And it has the process (d) which performs an annealing process after the said process (c), It is characterized by the above-mentioned.
  • the annealing process is performed in a state where the second metal layer is formed on a part of the upper surface of the first metal layer, so that the portion of the first metal layer where the second metal layer is formed on the upper surface and the upper surface There is a difference in the amount of oxygen introduced at the time of annealing between the locations where the is exposed.
  • a metal oxide layer constituting an ohmic contact is formed at the interface with the semiconductor layer (hereinafter referred to as “first interface”) in the region of the first metal layer where the upper surface is exposed.
  • first interface the semiconductor layer
  • second interface oxygen is not sufficiently supplied at the interface with the semiconductor layer in the region of the first metal layer whose upper surface is covered with the second metal layer.
  • less or no metal oxide layer is formed.
  • the ohmic contact is not formed at the second interface as compared with the first interface, and the resistance is increased.
  • the resistance value is made different between the region where the second metal layer is formed and the region where the second metal layer is not formed at the interface between the semiconductor layer and the first metal layer.
  • the second metal layer is formed in a region where current is not desired to flow in a direction orthogonal to the surface of the substrate, and then annealing is performed, so that the region has higher resistance than the adjacent region.
  • the current flowing in the active layer can be expanded in the direction parallel to the substrate surface (horizontal direction), so that the light extraction efficiency is increased.
  • the conventional semiconductor light emitting device described with reference to FIG. 10 has the effect of spreading the current flowing in the active layer 97 in the horizontal direction by including the insulating layer 94 formed above the reflective film 93.
  • the insulating layer 94 is provided above the reflecting film 93, the light emitted from the active layer 97 is reflected twice by the reflecting film 93 and extracted twice in the insulating layer 94. Forced to pass. As a result, several percent of light has been absorbed in the insulating layer 94.
  • the current flowing in the active layer is expanded in the horizontal direction by varying the resistance at the interface between the first metal layer and the semiconductor layer depending on the location. The effect is realized. For this reason, it is not necessary to provide an insulating layer between the first metal layer and the semiconductor layer. As a result, the light emitted from the active layer to the substrate side is not absorbed by the insulating layer until it is reflected by the first metal layer and extracted to the light extraction surface, and the light extraction efficiency is improved as compared with the conventional case. .
  • the step (a) includes forming an n-type or p-type first semiconductor layer on the growth substrate, forming the active layer on the first semiconductor layer, and an upper layer of the active layer.
  • the method may further include a step of forming a second semiconductor layer having a conductivity type different from that of the first semiconductor layer.
  • a step (e) of forming a support substrate on the first metal layer and the second metal layer a step (f) of peeling the growth substrate, and the first Forming a first electrode on a surface of the semiconductor layer opposite to the active layer, the surface facing the second metal layer in a direction perpendicular to the surface of the support substrate (g) You may have.
  • the contact resistance at the interface between the first metal layer and the semiconductor layer (second semiconductor layer) is a direction perpendicular to the surface of the support substrate with respect to the first electrode (hereinafter referred to as “vertical direction”).
  • vertical direction a direction perpendicular to the surface of the support substrate with respect to the first electrode
  • the first metal layer can be made of a material containing Ag
  • the second metal layer may be made of a material containing at least one of Ti, Pt, Mo, Rh, Cu, Au, Mg, Ni, and W.
  • the semiconductor light emitting device is An n-type or p-type first semiconductor layer, a second semiconductor layer having a different conductivity type from the first semiconductor layer, and the first semiconductor layer and the second semiconductor layer are formed on a support substrate.
  • a semiconductor light emitting device having an active layer A first electrode formed in contact with the upper surface of the first semiconductor layer; A first metal layer formed in contact with the bottom surface of the second semiconductor layer; Of the bottom surface of the first metal layer, comprising a second metal layer formed in contact with the position facing the first electrode with respect to the direction orthogonal to the surface of the support substrate, Of the interface between the first metal layer and the second semiconductor layer, the resistance of the first interface at a position facing the second metal layer in the direction orthogonal to the surface of the support substrate is the second metal in the direction. It is characterized by being higher than the resistance of the second interface at a position not facing the layer.
  • the entire upper surface of the first metal layer may be in contact with the bottom surface of the second semiconductor layer.
  • the total area of the region where the second metal layer is in contact with the bottom surface of the first metal layer may be 60% or less of the area of the p-type semiconductor layer. According to this configuration, an effect of further improving the light extraction efficiency can be obtained.
  • the contact area between the first semiconductor layer and the first electrode is the contact area between the second metal layer and the first metal layer at a position facing the first electrode and the direction perpendicular to the surface of the support substrate. It may be 50% or less. According to this configuration, an effect of further improving the light extraction efficiency can be obtained.
  • the first semiconductor layer can be composed of an n-type semiconductor layer
  • the second semiconductor layer can be composed of a p-type semiconductor layer.
  • the first electrode corresponds to the n-side electrode
  • the second electrode corresponds to the p-side electrode.
  • the present invention it is possible to realize a semiconductor light emitting device in which the light extraction efficiency is further improved as compared with the prior art while ensuring the horizontal spread of the current flowing through the active layer.
  • FIG. 1A It is a part of process sectional drawing of embodiment of a semiconductor light-emitting device. It is a part of process sectional drawing of embodiment of a semiconductor light-emitting device. It is a part of process sectional drawing of embodiment of a semiconductor light-emitting device. It is a part of process sectional drawing of embodiment of a semiconductor light-emitting device. It is a part of process sectional drawing of embodiment of a semiconductor light-emitting device. It is a part of process sectional drawing of embodiment of a semiconductor light-emitting device. It is a part of process sectional drawing of embodiment of a semiconductor light-emitting device. It is a part of process sectional drawing of embodiment of a semiconductor light-emitting device.
  • FIG. 2 is a cross-sectional view schematically showing the configuration of an evaluation element of Example 1.
  • FIG. 2 is a cross-sectional view schematically showing the configuration of an evaluation element of Example 1.
  • FIG. 6 is a cross-sectional view schematically showing a configuration of an evaluation element of Example 2.
  • FIG. 6 is a cross-sectional view schematically showing a configuration of an evaluation element of Example 2.
  • FIG. It is a table
  • 6 is a cross-sectional view schematically showing the structure of a semiconductor light emitting element of Comparative Example 1.
  • FIG. 6 is a cross-sectional view schematically showing the structure of a semiconductor light emitting element of Comparative Example 2.
  • FIG. 10 is a cross-sectional view schematically showing the structure of a semiconductor light emitting element of Comparative Example 3.
  • FIG. 6 is a graph showing IL characteristics (current-light output characteristics) of semiconductor light emitting devices of Example 3 and Comparative Examples 1 to 3.
  • FIG. 8 is a table comparing optical outputs of semiconductor light emitting devices of Examples 4 to 7.
  • 6 is a table comparing the light outputs of the semiconductor light emitting devices of Examples 8 to 11 and the semiconductor light emitting device of Comparative Example 2.
  • FIG. It is sectional drawing which shows the structure of the conventional semiconductor light-emitting device typically.
  • the semiconductor light emitting device of the present invention will be described with reference to the drawings.
  • the dimensional ratio of the drawings does not necessarily match the actual dimensional ratio.
  • the description of AlGaN is synonymous with the description of Al m Ga 1-m N (0 ⁇ m ⁇ 1), and the description of the composition ratio of Al and Ga is simply omitted. It is not intended to limit the composition ratio of Al and Ga to 1: 1. The same applies to the descriptions of InGaN, InGaP, and AlGaInP.
  • FIG. 1A is a cross-sectional view schematically showing a configuration of an embodiment of a semiconductor light emitting device.
  • the semiconductor light emitting device 1 includes a support substrate 11, a first metal layer 19, a second metal layer 20, a semiconductor layer 30, and n-side electrodes (42, 43).
  • FIG. 1B is a schematic plan view when the semiconductor light emitting element 1 is viewed from above.
  • FIG. 1A corresponds to a cross-sectional view taken along line AA in FIG. 1B.
  • FIG. 1C shows a part extracted from FIG. 1A for convenience of explanation.
  • the n-side electrodes (42, 43) correspond to the “first electrode”.
  • the more detailed configuration of the semiconductor light emitting device 1 is as follows.
  • the semiconductor light emitting device 1 has a solder layer (13, 15) on the upper layer of the support substrate 11, and has a solder diffusion preventing layer 17 on the upper layer of the solder layer (13, 15).
  • the semiconductor light emitting device 1 has a first metal layer 19 and a second metal layer 20 on the solder diffusion preventing layer 17.
  • the second metal layer 20 is formed in contact with the bottom surface (the surface on the support substrate 11 side) of the first metal layer 19. In the example of FIG. 1A, the second metal layer 20 is formed at a position sandwiched between the first metal layer 19 and the solder diffusion prevention layer 17.
  • the semiconductor light emitting device 1 has an insulating layer 21 on the solder diffusion preventing layer 17, and the insulating layer 21 is formed outside the first metal layer 19 and the second metal layer 20.
  • the semiconductor layer 30 includes a p-type semiconductor layer 32, a p-type semiconductor layer 31, an active layer 33, and an n-type semiconductor layer 35.
  • the p-type semiconductor layer 32 is formed in contact with the upper surface of the first metal layer 19 (surface opposite to the support substrate 11).
  • the p-type semiconductor layer 31 is formed on the p-type semiconductor layer 32.
  • the active layer 33 is formed on the p-type semiconductor layer 31.
  • the n-type semiconductor layer 35 is formed on the active layer 33.
  • the n-side electrodes (42, 43) are formed in the upper layer of the n-type semiconductor layer 35.
  • the n-type semiconductor layer 35 corresponds to a “first semiconductor layer”
  • the p-type semiconductor layer 31 and the p-type semiconductor layer 32 correspond to a “second semiconductor layer”.
  • the support substrate 11 is composed of a conductive substrate such as CuW, W, or Mo, or a semiconductor substrate such as Si.
  • solder layer 13, solder layer 15, solder diffusion preventing layer 17 The solder layer 13 and the solder layer 15 are made of, for example, Au—Sn, Au—In, Au—Cu—Sn, Cu—Sn, Pd—Sn, Sn, or the like. As will be described later, the solder layer 13 and the solder layer 15 oppose the solder layer 13 formed on the support substrate 11 and the solder layer 15 formed on another substrate (a growth substrate 61 described later). And then bonding them together.
  • the solder diffusion preventing layer 17 is made of, for example, a Pt-based metal (an alloy of Ti and Pt), W, Mo, Ni, or the like. As will be described later, the solder diffusion preventing layer 17 functions to prevent a decrease in luminous efficiency. The reason is that the solder diffusion preventing layer 17 prevents the constituent material of the solder layer (13, 15) from diffusing to the first metal layer 19 side when bonding through the solder layer (13, 15). This is because it has a function. If the constituent material of the solder layers (13, 15) diffuses toward the first metal layer 19, the reflectance of the light emitted from the active layer 33 toward the first metal layer 19 in the first metal layer 19 is reduced. It will decline.
  • the solder layer 13, the solder layer 15, and the solder diffusion prevention layer 17 are all made of a highly conductive material (metal material).
  • the first metal layer 19 is made of, for example, Ag, an Ag alloy (for example, Ni / Ag) or the like.
  • the first metal layer 19 is in contact with the p-type semiconductor layer 32 and constitutes a “p-side electrode”.
  • the semiconductor light emitting element 1 is assumed that the light emitted from the active layer 33 is extracted upward (on the n-type semiconductor layer 35 side) in FIG. 1A.
  • the first metal layer 19 functions to increase the light emission efficiency by reflecting the light emitted downward from the active layer 33 upward.
  • An upward arrow in FIG. 1A represents the light extraction direction.
  • the first metal layer 19 is formed below the p-type semiconductor layer (31, 32).
  • the region where the first metal layer 19 is formed includes a region directly below the n-side electrode (42, 43).
  • the first metal layer 19 is formed so that the upper surface of the first metal layer 19 is in contact with the p-type semiconductor layer 32.
  • this is merely an example, and a part of the upper surface of the first metal layer 19 may not be in contact with the p-type semiconductor layer 32.
  • the second metal layer 20 is made of a material containing at least one of Ti, Pt, Mo, Rh, Cu, Au, Mg, Ni, and W.
  • the second metal layer 20 is formed below the first metal layer 19.
  • the second metal layer 20 may not necessarily be formed of a material having a higher reflectance than the first metal layer 19. This is because most of the light emitted downward from the active layer 33 is reflected upward by the first metal layer 19.
  • the second metal layer 20 may be made of the same material as the solder diffusion prevention layer 17. However, as will be described later in the section of “Manufacturing Method”, even if the second metal layer 20 and the solder diffusion prevention layer 17 are made of the same material, the step of forming the second metal layer 20 is executed.
  • the semiconductor light emitting device 1 is formed through the step of performing an annealing process and the step of forming the solder diffusion preventing layer 17, and therefore the step of forming a metal layer made of the same material is required a plurality of times. It becomes.
  • the second metal layer 20 is formed so that the upper surface of the second metal layer 20 is in contact with the bottom surface of the first metal layer 19. However, the upper surface of the second metal layer 20 is not in contact with all the bottom surfaces of the first metal layer 19. As shown in FIG. 1A, the bottom surface of the first metal layer 19 has a region in contact with the second metal layer 20 and a region in contact with the solder diffusion prevention layer 17.
  • the second metal layer 20 is formed at a position facing the n-side electrode (42, 43) in a direction orthogonal to the surface of the support substrate 11. As shown in FIG. 1C, the width D of the second metal layer 20 is formed to be larger than the width d of the n-side electrodes (42, 43).
  • the entire upper surface of the first metal layer 19 is in contact with the semiconductor layer 30 (p-type semiconductor layer 32).
  • the first metal layer 19 is formed after the semiconductor layer 30 is formed, and then the annealing process is performed.
  • the second metal layer 20 is subsequently formed.
  • an annealing process is performed.
  • a difference is provided in the resistance at the interface between the first metal layer 19 and the semiconductor layer 30 between the place where the second metal layer 20 is formed and the place where the second metal layer 20 is not formed.
  • the resistance of the first interface 5 is higher than the resistance of the second interface 6 (see FIG. 1C).
  • the second metal layer 20 is made of a metal material, it is assumed that the electrical conductivity is high like the first metal layer 19.
  • the contact resistance between the interface of the semiconductor layer 30 and the first metal layer 19 (first interface 5) is vertically above the portion where the second metal layer 20 is formed, and the semiconductor layer 30 at other positions.
  • the contact resistance at the interface (second interface 6) of the first metal layer 19 is higher. For this reason, when a voltage is applied to the semiconductor light emitting element 1, the current flowing from the second metal layer 20 toward the n-side electrodes (42, 43) flows in a direction perpendicular to the surface of the support substrate 11. Hateful.
  • the second interface 6 is a position that does not face the n-side electrode (42, 43) in a direction orthogonal to the surface of the support substrate 11. For this reason, the current flowing into the semiconductor layer 30 through the second interface 6 is directed in the direction parallel to the surface of the support substrate 11, that is, in the horizontal direction, toward the n-side electrode (42, 43), It flows in the semiconductor layer 30. As a result, a current can flow through a wide range in the active layer 33, so that the light emission efficiency can be increased.
  • Insulating layer 21 is composed for example SiO 2, SiN, Zr 2 O 3, AlN, etc. Al 2 O 3.
  • the insulating layer 21 is formed outside the first metal layer 19 and the second metal layer 20, and a part of the insulating layer 21 is located outside the semiconductor layer 30.
  • the insulating layer 21 functions as an etching stopper layer at the time of element isolation.
  • the insulating layer 21 may be formed such that a part of the insulating layer 21 is formed at a position vertically below the n-side electrode 43. In this case, in addition to the first interface 5 described above, the insulating layer 21 also has an effect of making it difficult to flow a current from the first metal layer 19 to the n-side electrode 43 along the direction orthogonal to the surface of the support substrate 11. Is obtained.
  • the semiconductor layer 30 includes the p-type semiconductor layer 32, the p-type semiconductor layer 31, the active layer 33, and the n-type semiconductor layer 35.
  • the p-type semiconductor layer 32 is made of, for example, GaN.
  • the p-type semiconductor layer 31 is made of, for example, AlGaN. All layers are doped with p-type impurities such as Mg, Be, Zn, or C.
  • the p-type semiconductor layer 32 has a higher impurity concentration than the p-type semiconductor layer 31 and forms a contact layer.
  • the active layer 33 is formed of a semiconductor layer having a multiple quantum well structure in which, for example, a light emitting layer made of InGaN and a barrier layer made of AlGaN are repeated. These layers may be undoped or p-type or n-type doped.
  • the n-type semiconductor layer has a multilayer structure including, for example, a layer (electron supply layer) made of AlGaN and a layer (protective layer) made of GaN. At least the protective layer is doped with an n-type impurity such as Si, Ge, S, Se, Sn, or Te.
  • the n-side electrodes (42, 43) are the upper layers of the n-type semiconductor layer 35, and are formed in a region near the end and a region near the center of the n-type semiconductor layer 35 in the cross-sectional view shown in FIG. It is made of Au. What is formed in the region near the end corresponds to the n-side electrode 43, and what is formed in the region near the center corresponds to the n-side electrode 42. For example, in the regions 43a and 43b, a wire 45 made of Au, Cu, or the like is connected to the n-side electrode 43 (see FIG. 1B), and the semiconductor light emitting element 1 is disposed on the other side of the wire 45. (Not shown). That is, the n-side electrode 43 functions as a power supply terminal of the semiconductor light emitting element 1.
  • the n-side electrode 42 is formed at one location in the central vicinity region, but a plurality of the n-side electrodes 42 are formed and arranged in a grid pattern. It does not matter as long as it is. Furthermore, the n-side electrode 42 may be formed in a mesh shape so that the n-side electrodes 42 intersect with each other.
  • the n-side electrode 42 and the n-side electrode 43 are connected in the upper layer of the semiconductor layer 30 and have a function of expanding the current path in a direction parallel to the surface of the support substrate 11 (horizontal direction). Plays. That is, the n-side electrode 42 and the n-side electrode 43 are in contact with the upper surface of the n-type semiconductor layer 35 at a location different from the portion of the n-side electrode 43 that constitutes the power supply terminal in the upper surface of the n-type semiconductor layer 35. Thus, it is formed for the purpose of flowing a current over a wide range of the n-type semiconductor layer 35 with respect to the horizontal direction during energization, thereby causing a current to flow over a wide range within the active layer 33.
  • an insulating layer as a protective film may be formed on the side surface of the semiconductor layer 30.
  • the insulating layer as the protective film is preferably made of a light-transmitting material (for example, SiO 2 ).
  • minute irregularities may be formed on the upper surface of the n-type semiconductor layer 35.
  • Step S1 As shown in FIG. 2A, the epitaxial layer 40 is formed on the growth substrate 61.
  • This step S1 is performed by the following procedure, for example.
  • the c-plane sapphire substrate used as the growth substrate 61 is cleaned. More specifically, for this cleaning, for example, a growth substrate 61 is disposed in a processing furnace of a MOCVD (Metal Organic Chemical Vapor Deposition) apparatus, and hydrogen gas having a flow rate of 10 slm is placed in the processing furnace. While flowing, the furnace temperature is raised to, for example, 1150 ° C. In the present embodiment, the semiconductor layer is described as being epitaxially grown on the c-plane of the sapphire substrate.
  • MOCVD Metal Organic Chemical Vapor Deposition
  • a low-temperature buffer layer made of GaN is formed on the surface of the growth substrate 61, and an underlayer made of GaN is further formed thereon. These low-temperature buffer layer and underlayer correspond to the undoped layer 36.
  • a specific method for forming the undoped layer 36 is, for example, as follows.
  • the furnace pressure of the ⁇ CVD apparatus is set to 100 kPa, and the furnace temperature is set to 480 ° C. Then, while flowing nitrogen gas and hydrogen gas with a flow rate of 5 slm respectively as carrier gases into the processing furnace, trimethylgallium (TMG) with a flow rate of 50 ⁇ mol / min and ammonia with a flow rate of 250,000 ⁇ mol / min as the source gas are 68 Supply for seconds. As a result, a low-temperature buffer layer made of GaN having a thickness of 20 nm is formed on the surface of the c-plane sapphire substrate 61.
  • TMG trimethylgallium
  • the furnace temperature of the MOCVD apparatus is raised to 1150 ° C. Then, while flowing nitrogen gas having a flow rate of 20 slm and hydrogen gas having a flow rate of 15 slm as a carrier gas in the processing furnace, TMG having a flow rate of 100 ⁇ mol / min and ammonia having a flow rate of 250,000 ⁇ mol / min are fed into the processing furnace. For 30 minutes. As a result, a base layer made of GaN having a thickness of 1.7 ⁇ m is formed on the surface of the low-temperature buffer layer.
  • n-type semiconductor layer 35 (Formation of n-type semiconductor layer 35) Next, an n-type semiconductor layer 35 made of AlGaN is formed on the undoped layer 36.
  • a specific method for forming the n-type semiconductor layer 35 is, for example, as follows.
  • the furnace pressure of the MOCVD apparatus is set to 30 kPa. Then, while flowing nitrogen gas having a flow rate of 20 slm as carrier gas and hydrogen gas having a flow rate of 15 slm into the processing furnace, TMG having a flow rate of 94 ⁇ mol / min and trimethylaluminum (TMA) having a flow rate of 6 ⁇ mol / min are used as source gases. Ammonia with a flow rate of 250,000 ⁇ mol / min and tetraethylsilane with a flow rate of 0.025 ⁇ mol / min are supplied for 60 minutes. Thereby, for example, an n-type semiconductor layer 35 having a composition of Al 0.06 Ga 0.94 N, a Si concentration of 3 ⁇ 10 19 / cm 3 , and a thickness of 2 ⁇ m is formed on the undoped layer 36.
  • n-type semiconductor having a protective layer made of n-type GaN having a thickness of 5 nm on the n-type AlGaN layer is provided.
  • a layer 35 may be formed.
  • Si is used as the n-type impurity contained in the n-type semiconductor layer 35 .
  • Ge, S, Se, Sn, Te, or the like can be used as the n-type impurity in addition to Si. .
  • an active layer 33 having a multiple quantum well structure in which a light emitting layer made of InGaN and a barrier layer made of n-type AlGaN are periodically repeated is formed on the n-type semiconductor layer 35.
  • a specific method for forming the active layer 33 is, for example, as follows.
  • the furnace pressure of the MOCVD apparatus is set to 100 kPa, and the furnace temperature is set to 830 ° C. Then, while flowing nitrogen gas having a flow rate of 15 slm and hydrogen gas having a flow rate of 1 slm as a carrier gas in the processing furnace, TMG having a flow rate of 10 ⁇ mol / min and trimethylindium (TMI having a flow rate of 12 ⁇ mol / min) as a source gas. ) And ammonia with a flow rate of 300,000 ⁇ mol / min are supplied for 48 seconds.
  • TMG having a flow rate of 10 ⁇ mol / min
  • TMA having a flow rate of 1.6 ⁇ mol / min
  • tetraethylsilane having a flow rate of 0.002 ⁇ mol / min
  • ammonia having a flow rate of 300,000 ⁇ mol / min
  • the active layer 33 having a 15-cycle multiple quantum well structure composed of a light emitting layer made of InGaN having a thickness of 2 nm and a barrier layer made of n-type AlGaN having a thickness of 7 nm becomes n It is formed in the upper layer of the type semiconductor layer 35.
  • a p-type semiconductor layer 31 made of AlGaN is formed on the active layer 33, and a p-type semiconductor layer 32 is formed on the p-type semiconductor layer 31.
  • a specific method for forming the p-type semiconductor layer 31 and the p-type semiconductor layer 32 is, for example, as follows.
  • the furnace pressure of the MOCVD apparatus is maintained at 100 kPa, and the furnace temperature is raised to 1025 ° C. while nitrogen gas having a flow rate of 15 slm and hydrogen gas having a flow rate of 25 slm are allowed to flow into the processing furnace. Thereafter, as source gases, TMG with a flow rate of 35 ⁇ mol / min, TMA with a flow rate of 20 ⁇ mol / min, ammonia with a flow rate of 250,000 ⁇ mol / min, and biscyclopenta with a flow rate of 0.1 ⁇ mol / min for doping p-type impurities. Dienylmagnesium (CP 2 Mg) is fed into the processing furnace for 60 seconds.
  • CP 2 Mg Dienylmagnesium
  • a hole supply layer having a composition of Al 0.3 Ga 0.7 N having a thickness of 20 nm is formed on the surface of the active layer 33. Thereafter, the flow rate of TMA is changed to 4 ⁇ mol / min, and the source gas is supplied for 360 seconds, whereby a hole supply layer having a composition of Al 0.13 Ga 0.87 N having a thickness of 120 nm is formed.
  • a p-type semiconductor layer 31 is formed by these hole supply layers.
  • the p-type impurity concentration of the p-type semiconductor layer 31 is, for example, about 3 ⁇ 10 19 / cm 3 .
  • the supply of TMA is stopped, the flow rate of CP 2 Mg is changed to 0.2 ⁇ mol / min, and the source gas is supplied for 20 seconds, whereby the thickness is about 5 nm and the p-type impurity concentration is 1
  • a p-type semiconductor layer 32 made of p-type GaN of about ⁇ 10 20 / cm 3 is formed.
  • the epitaxial layer 40 including the undoped layer 36, the n-type semiconductor layer 35, the active layer 33, the p-type semiconductor layer 31, and the p-type semiconductor layer 32 is formed on the sapphire substrate 61.
  • This step S1 corresponds to the step (a).
  • Step S2 an activation process is performed on the wafer obtained in step S1. More specifically, activation treatment is performed at 650 ° C. for 15 minutes in a nitrogen atmosphere using an RTA (Rapid Thermal Anneal) device.
  • RTA Rapid Thermal Anneal
  • the first metal layer 19 is formed at a predetermined location on the upper surface of the p-type semiconductor layer 32.
  • a case is shown in which the first metal layer 19 is formed over substantially the entire upper surface of the p-type semiconductor layer 32 inside the formation region of the p-type semiconductor layer 32. More specifically, for example, a film is formed on the upper surface of the p-type semiconductor layer 32 by a sputtering apparatus so as to include a position positioned vertically below a region where the n-side electrode 42 as a power supply terminal is formed in a later step.
  • the first metal layer 19 is formed by depositing Ni having a thickness of 0.7 nm and Ag having a thickness of 150 nm.
  • This step S3 corresponds to the step (b).
  • the second metal layer 20 is formed at a predetermined position on the upper layer of the first metal layer 19.
  • the second metal layer 20 is formed at a position located vertically below the region where the n-side electrode (42, 43) is formed in a later step.
  • the second metal layer 20 is formed by depositing 20 nm of Ni, 20 nm of Ti, and 30 nm of Pt on the upper surface of the first metal layer 19 by a sputtering apparatus. It is formed.
  • This step S4 corresponds to the step (c).
  • Step S5 An annealing process is performed in a state where the second metal layer 20 is formed on a part of the upper surface of the first metal layer 19. Specifically, contact annealing is performed at 400 ° C. for 2 minutes in a dry air atmosphere using an RTA apparatus.
  • the first metal layer 19 has a portion where the upper surface is exposed and a portion where the upper surface is covered with the second metal layer 20.
  • the annealing process is performed in this state, there is a difference in the amount of oxygen introduced during annealing between the two locations.
  • the metal constituting the ohmic contact An oxide layer is formed.
  • the interface between the lower layer of the first metal layer 19 and the p-type semiconductor layer 32 where the upper surface is covered with the second metal layer 20 (corresponding to the “second interface 6” described above). Since sufficient oxygen is not supplied, there are few or no metal oxide layers formed compared to the first interface 5. As a result, the ohmic contact is not formed at the second interface 6 as compared with the first interface 5, and the resistance is increased.
  • step S ⁇ b> 4 the location where the second metal layer 20 is formed is vertically above the region of the upper surface of the first metal layer 19 where resistance at the interface between the first metal layer 19 and the p-type semiconductor layer 32 is to be increased. It is good to be in the position. More specifically, in the semiconductor light emitting device 1, it is preferable that the second metal layer 20 be formed in a region where it is difficult to flow current along a direction (vertical direction) orthogonal to the substrate surface of the support substrate 11. As described above, in the present embodiment, the second metal layer 20 is formed at a location located vertically below the region where the n-side electrodes (42, 43) are formed in the subsequent steps.
  • the first interface 5 formed through this step S5 becomes a position facing the n-side electrode (42, 43) with respect to the vertical direction when the semiconductor light emitting device 1 is formed.
  • the current hardly flows in the vertical direction in the semiconductor layer 30, and the path of the current flowing in the active layer 33 can be expanded in the horizontal direction.
  • This step S5 corresponds to the step (d).
  • Step S6 the insulating layer 21 is formed in the upper layer of the p-type semiconductor layer 32 at a position outside the first metal layer 19 and the second metal layer 20.
  • SiO 2 is formed to a thickness of about 200 nm by a sputtering method.
  • the material to be deposited may be an insulating material, such as SiN or Al 2 O 3 .
  • Step S7 As shown in FIG. 2E, the solder diffusion preventing layer 17 is formed so as to cover the upper surfaces of the first metal layer 19, the second metal layer 20, and the insulating layer 21. Thereafter, a solder layer 15 is formed on the solder diffusion preventing layer 17.
  • a specific method for forming the solder diffusion preventing layer 17 and the solder layer 15 is, for example, as follows.
  • solder diffusion preventing layer 17 is formed. After that, Ti having a thickness of 10 nm is deposited on the upper surface (Pt surface) of the solder diffusion preventing layer 17, and then Au—Sn solder composed of Au 80% Sn 20% is deposited to a thickness of 3 ⁇ m. A solder layer 15 is formed.
  • the solder layer 13 may be formed on the upper surface of the support substrate 11 prepared separately from the growth substrate 61 (see FIG. 2F).
  • the solder layer 13 may be made of the same material as the solder layer 15.
  • the growth layer 61 and the support substrate 11 are bonded together by bonding the solder layer 15 and the solder layer 13 together.
  • the support substrate 11 for example, CuW is used as described above in the “Structure” section.
  • a solder diffusion prevention layer for preventing the diffusion of the material of the solder layer 13 is formed on the support substrate 11 with the same material as the solder diffusion prevention layer 17, and the solder layer 13 is formed of the solder diffusion layer. It may be formed as an upper layer of the prevention layer.
  • Step S8 Next, as shown in FIG. 2G, the growth substrate 61 and the support substrate 11 are bonded together. More specifically, the solder layer 15 and the solder layer 13 formed on the upper layer of the support substrate 11 are bonded together at a temperature of 280 ° C. and a pressure of 0.2 MPa. This step S8 corresponds to the step (e). As described above, when the solder layer 13 is not formed on the upper layer of the support substrate 11, the support substrate 11 and the growth substrate 61 may be bonded together via the solder layer 15.
  • Step S9 Next, as shown in FIG. 2H, the growth substrate 61 is peeled off. More specifically, with the growth substrate 61 facing up and the support substrate 11 facing down, the interface between the growth substrate 61 and the epitaxial layer 40 is decomposed by irradiation with a KrF excimer laser from the growth substrate 61 side. Thus, the growth substrate 61 is peeled off. While the sapphire constituting the growth substrate 61 passes through the laser, the underlying GaN (undoped layer 36) absorbs the laser, so that the temperature of this interface is increased and GaN is decomposed. As a result, the growth substrate 61 is peeled off.
  • GaN (undoped layer 36) remaining on the wafer is removed by wet etching using hydrochloric acid or the like, or dry etching using an ICP apparatus, whereby the n-type semiconductor layer 35 is exposed.
  • step S9 the growth substrate 61 and the undoped layer 36 are removed, and the semiconductor layer 30 having the p-type semiconductor layer 32, the p-type semiconductor layer 31, the active layer 33, and the n-type semiconductor layer 35 remains.
  • This step S9 corresponds to the step (f).
  • Step S10 Next, as shown in FIG. 2I, adjacent elements are separated from each other. Specifically, the semiconductor layer 30 is etched using the ICP device until the upper surface of the insulating layer 21 is exposed to the boundary region with the adjacent element. As described above, at this time, the insulating layer 21 also functions as a stopper during etching.
  • Step S11 Next, as shown in FIG. 2J, the n-side electrodes (42, 43) are in the direction perpendicular to the surface of the support substrate 11 with respect to the second metal layer 20 in the upper surface of the n-type semiconductor layer 35. It is formed at an opposing position. Specifically, after an electrode made of Cr having a thickness of 100 nm and Au having a thickness of 3 ⁇ m is formed, sintering is performed at 250 ° C. for 1 minute in a nitrogen atmosphere.
  • This step S11 corresponds to the step (g).
  • Step S12 Thereafter, the elements are separated from each other by, for example, a laser dicing apparatus, the back surface of the support substrate 11 is joined to the package by, for example, Ag paste, and wire bonding is performed on the n-side electrode 43 as a power supply terminal.
  • wire bonding is performed by connecting a wire 45 made of Au to a bonding region of ⁇ 100 ⁇ m with a load of 50 g. Thereby, the nitride semiconductor light emitting device 1 shown in FIG. 1A is formed.
  • unevenness may be formed on the surface of the n-type semiconductor layer 35 by being immersed in an alkaline solution such as KOH between Step S8 and Step S9. Further, after the n-side electrode (42, 43) is formed on the upper surface of the n-type semiconductor layer 35, the insulating layer may be formed so as to cover the side surface of the semiconductor layer 30.
  • Example Hereinafter, with reference to an Example and a comparative example, it verifies that the semiconductor light-emitting device 1 raises light extraction efficiency rather than a conventional device.
  • step S4 after the second metal layer 20 is partially formed on the upper surface of the first metal layer 19, an annealing process is performed in step S5, whereby the second metal layer 20 and the semiconductor layer 30 are processed.
  • a difference can be provided in the resistance of the interface is described with reference to examples.
  • FIG. 3A is a cross-sectional view schematically showing the configuration of the evaluation element 70 created as Example 1
  • FIG. 3B is a plan view schematically showing the configuration of the evaluation element 70.
  • the evaluation element 70 is manufactured by the following method. First, after Steps S1 and S2 were executed, two first metal layers 19 (19a, 19b) were formed with a gap 73 by a method similar to Step S3. Then, after the second metal layer 20 (20a, 20b) was formed on the upper layer of the first metal layer 19 by the same method as in step S4, annealing treatment was performed by the same method as in step S5. In step S5, annealing was performed at four different temperatures of 350 ° C., 400 ° C., 450 ° C., and 500 ° C., and each evaluation element 70 was created.
  • Example 1 As the evaluation element 70 corresponding to Example 1, a plurality of elements were produced in which the distance of the gap 73 was varied by 5 ⁇ m from 5 ⁇ m to 30 ⁇ m.
  • Example 2 is a cross-sectional view schematically showing the configuration of the evaluation element 71 created as Example 2
  • FIG. 4B is a plan view schematically showing the configuration of the evaluation element 71.
  • the evaluation element 70 is manufactured by the following method. First, after steps S1 and S2 were executed, two first metal layers 19 (19a, 19b) were formed with a gap 73 by the same method as in step S3. Thereafter, annealing was performed by the same method as step S5 without performing step S4, that is, without forming the second metal layer 20. The annealing was performed at four temperatures of 350 ° C., 400 ° C., 450 ° C., and 500 ° C., as in Example 1.
  • the prober 23a is brought into contact with the second metal layer 20a and the prober 23b is brought into contact with the second metal layer 20b with respect to the plurality of evaluation elements 70 of Example 1 having different gaps 73, and between the electrodes through the probers 23a and 23b.
  • a current-voltage characteristic (IV characteristic) when a voltage was applied to was obtained. This measurement method is based on the so-called TLM (Transmission Line Model) method. Then, the resistance value of each evaluation element 70 is derived from the obtained IV characteristics, and the contact specific resistance between the second metal layer 20 and the p-type semiconductor layer 32 is the distance between the gap 73 and each evaluation element 70. It was calculated from the relationship of resistance values.
  • the prober 23a is brought into contact with the first metal layer 19a
  • the prober 23b is brought into contact with the first metal layer 19b
  • the probers 23a and 23b are passed through the plurality of evaluation elements 71 of Example 2 having different gaps 73.
  • Current-voltage characteristics (IV characteristics) when a voltage was applied between both electrodes were obtained.
  • the resistance value of each evaluation element 71 is derived from this IV characteristic, and the contact specific resistance between the first metal layer 19 and the p-type semiconductor layer 32 is the distance between the gap 73 and the resistance value of each evaluation element 70. Calculated from relationship.
  • FIG. 5 is a table in which the contact specific resistance in Example 1 and Example 2 calculated by the above method is shown for each annealing temperature. According to FIG. 5, it is understood that the contact specific resistance of Example 1 is higher than the contact specific resistance of Example 2 at each annealing temperature.
  • the contact specific resistance of Example 1 is the resistance of the interface between the first metal layer 19 and the semiconductor layer 30 at the place where the second metal layer 20 is formed on the upper surface of the first metal layer 19, that is, the resistance of the first interface 5.
  • Corresponding to The contact specific resistance of Example 2 is the resistance of the interface between the first metal layer 19 and the semiconductor layer 30 at the location where the second metal layer 20 is not formed on the upper surface of the first metal layer 19, that is, the resistance of the second interface 6.
  • the annealing is performed in a state where the second metal layer 20 is formed on a part of the upper surface of the first metal layer 19, so that the difference in the resistance at the interface between the first metal layer 19 and the semiconductor layer 30 is different. It can be seen that is provided.
  • the annealing temperature is 400 ° C. and 450 ° C.
  • the contact specific resistance difference between Example 1 and Example 2 can be greatly increased as compared with the case where the annealing temperature is 350 ° C. or 500 ° C.
  • the annealing process in step S5 is more preferably performed at 400 ° C. or higher and 450 ° C. or lower.
  • Example 3 As the element of Example 3, the semiconductor light emitting element 1 (see FIGS. 1A to 1C) manufactured through the above-described steps S1 to S12 was employed.
  • Comparative Example 1 As the element of Comparative Example 1, the semiconductor light emitting element 81 manufactured without performing Step S4 was employed. That is, the semiconductor light emitting device of Comparative Example 1 was manufactured through steps S6 to S12 after the first metal layer 19 was formed and then annealed without the second metal layer 20 being formed.
  • FIG. 6A is a cross-sectional view schematically showing the structure of the semiconductor light emitting element 81 of Comparative Example 1.
  • FIG. This structure corresponds to the conventional semiconductor light emitting device.
  • FIG. 6B is a cross-sectional view schematically showing the structure of the semiconductor light emitting device 82 of Comparative Example 2.
  • FIG. 6C is a cross-sectional view schematically showing the structure of the semiconductor light emitting device 83 of Comparative Example 3.
  • the semiconductor light emitting device 83 of Comparative Example 3 is structurally the same as the semiconductor light emitting device 1 of Example 3 shown in FIG. 1A.
  • FIG. 7 is a graph showing IL characteristics (current-light output characteristics) of the semiconductor light-emitting element 1 of Example 3 and the semiconductor light-emitting elements (81 to 83) of Comparative Examples 1 to 3. As can be seen from FIG. 7, the light output of the semiconductor light emitting device of Example 3 is extremely higher than that of each of the semiconductor light emitting devices of Comparative Examples 1 to 3.
  • the material having high resistance is not formed vertically below the n-side electrodes (42, 43), so that the current flows in the direction perpendicular to the surface of the support substrate 11 in the semiconductor layer 30. It is considered that it is relatively easy to flow along. As a result, in the semiconductor light emitting device 81 of the comparative example 1, a large amount of current flows in a limited region in the active layer 33, and the light emitting region is limited. It is presumed that the light output is lower than that of the element 1.
  • the second metal layer 20 is formed so as to be in contact with the entire surface of the first metal layer 19.
  • the overall resistance of the interface between the first metal layer 19 and the semiconductor layer 30 is high. That is, at the interface between the first metal layer 19 and the semiconductor layer 30, a portion having a low resistance and a portion having a high resistance are not formed, so that the current flows through the semiconductor layer 30 and the surface of the support substrate 11. It is considered that it is relatively easy to flow along the direction orthogonal to the direction.
  • the semiconductor light emitting device 83 of Comparative Example 3 is manufactured by performing an annealing process before the second metal layer 20 is formed. Therefore, even if the second metal layer 20 is formed on a part of the upper surface of the first metal layer 19 after the annealing treatment, the resistance at the interface between the first metal layer 19 and the semiconductor layer 30 is To be determined. For this reason, the semiconductor light emitting element 31 of the comparative example 3 is in the same state as the semiconductor light emitting element 81 of the comparative example 1. That is, since a highly resistive material is not formed vertically below the n-side electrodes (42, 43), the current is compared in the semiconductor layer 30 along the direction perpendicular to the surface of the support substrate 11. It is thought that it is easy to flow.
  • the semiconductor light emitting device 1 of Example 1 has a high resistance value at a position below the n-side electrodes (42, 43) in the interface between the first metal layer 19 and the semiconductor layer 30.
  • the interface 5 is formed, and the second interface 6 having a resistance value lower than that of the first interface 5 is formed at other locations. Therefore, the current hardly flows in the semiconductor layer 30 in the direction perpendicular to the surface of the support substrate 11, and the path of the current flowing in the active layer 33 can be expanded in the horizontal direction. Thereby, it is considered that the light emitting region in the active layer 33 is expanded in the horizontal direction and high light output is realized.
  • Example 4 The width d of the n-side electrode (42, 43) was set to 10 ⁇ m, and the width D of the second metal layer 20 was set to 30 ⁇ m, so that the semiconductor light emitting device 1 was manufactured. The value of d / D at this time is 33%. (Example 5) The width d of the n-side electrodes (42, 43) was set to 20 ⁇ m, and the width D of the second metal layer 20 was set to 50 ⁇ m. Thus, the semiconductor light emitting device 1 was manufactured. The value of d / D at this time is 40%.
  • Example 6 The width d of the n-side electrodes (42, 43) was set to 15 ⁇ m, and the width D of the second metal layer 20 was set to 30 ⁇ m. Thus, the semiconductor light emitting device 1 was manufactured. The value of d / D at this time is 50%.
  • Example 7 The width d of the n-side electrodes (42, 43) was set to 20 ⁇ m, and the width D of the second metal layer 20 was set to 30 ⁇ m. Thus, the semiconductor light emitting device 1 was manufactured. The value of d / D at this time is 67%.
  • FIG. 8 is a table comparing the light outputs of the semiconductor light emitting devices 1 of Examples 4-7.
  • the results of the evaluation are as follows. Compared with the semiconductor light emitting device 81 of Comparative Example 1 corresponding to the conventional device, the device with extremely improved light output is evaluated as “A”. Although not as high as the element “A”, the element whose light output is improved as compared with the semiconductor light emitting element 81 of Comparative Example 1 is evaluated as “B”. Compared with the semiconductor light emitting element 81 of Comparative Example 1, an element having a slight improvement in light output is evaluated as “C”.
  • the light output of the semiconductor light emitting device 1 of Examples 4 and 5 is high, the light output of the semiconductor light emitting device 1 of Example 6 is the next highest, and the light output of the semiconductor light emitting device 1 of Example 7 is high. You can see that it is the lowest. That is, if the value of the width d of the n-side electrode (42, 43) with respect to the width D of the second metal layer 20 exceeds 50%, the effect of improving the light output of the semiconductor light emitting element 1 cannot be obtained sufficiently. Conceivable.
  • the location of the first metal layer 19 where the second metal layer 20 is formed as the upper layer is greater than the location of the first metal layer 19 where the upper surface is exposed.
  • the amount of oxygen introduced is reduced.
  • the former first metal layer 19 has a higher resistance at the interface with the semiconductor layer 30 than the latter first metal layer 19.
  • the interface with the semiconductor layer 30 is high in all of the first metal layer 19 covered with the second metal layer 20 on the upper surface. It does not become resistance. That is, it is conceivable that a contact is formed by oxygen introduced from the side of the second metal layer 20 at a location near the outer edge of the first metal layer 19.
  • the value of the width d of the n-side electrode (42, 43) with respect to the width D of the second metal layer 20 is 50% or less, that is, the second value with respect to the width d of the n-side electrode (42, 43). It is considered preferable that the value of the width D of the bimetallic layer 20 is set to be twice or more. In other words, the second metal layer 20 and the first metal layer at a position where the contact area between the n-type semiconductor layer 35 and the n-side electrode (42, 43) faces the n-side electrode in a direction orthogonal to the surface of the support substrate 11 is provided. It can be said that it is preferable to set the contact area of 19 to 50% or less.
  • the resistance at the interface between the first metal layer 19 and the semiconductor layer 30 is opposed to the n-side electrode (42, 43) in the vertical direction at a position facing the n-side electrode (42, 43). It can be set higher than the position where it does not.
  • Example 8 The area G1 of the first metal layer 19 was set to 940000 ⁇ m 2 , the total area G2 of the second metal layer 20 was set to 282000 ⁇ m 2 , and the semiconductor light emitting device 1 was manufactured. The value of G2 / G1 at this time is 30%. In the following Examples 9 to 11, the area G1 of the first metal layer 19 is common. Example 9 The total area G2 of the second metal layer 20 was set to 470000 ⁇ m 2 . The value of G2 / G1 at this time is 50%. (Example 10) The total area G2 of the second metal layer 20 was set to 565000 ⁇ m 2 . The value of G2 / G1 at this time is 60%.
  • the total area G2 of the second metal layer 20 was set to 660000 ⁇ m 2 .
  • the value of G2 / G1 at this time is 70%.
  • the total area G2 of the second metal layer 20 was set to 940000 ⁇ m 2 .
  • the second metal layer 20 is formed on the entire upper surface of the first metal layer 19, the annealing process according to step S5 is performed, and then manufactured through steps S6 to S12. This corresponds to the semiconductor light emitting element 82 of Comparative Example 2. Note that the value of G2 / G1 at this time is 100%.
  • FIG. 9 is a table comparing the light outputs of the semiconductor light emitting devices 1 of Examples 8 to 11 and the semiconductor light emitting device 82 of Comparative Example 2. About the content of evaluation of "A”, “B”, and “C”, it is the same as that of FIG. Compared with the semiconductor light emitting element 81 of Comparative Example 1, an element having the same optical output is evaluated as “D”.
  • the semiconductor light emitting device 82 of Comparative Example 2 showed a significantly lower light output than the semiconductor light emitting devices 1 of Examples 8 to 11. The reason for this is as described above.
  • the semiconductor light emitting device 1 of Example 11 exhibited a slightly lower light output than the semiconductor light emitting devices 1 of Examples 8 to 10.
  • the semiconductor light emitting devices 1 of Examples 8 and 9 exhibited the highest light output.
  • the semiconductor light emitting device 1 of Example 10 showed lower light output than Examples 8 and 9, but higher light output than Example 11.
  • the ratio (G2 / G1) of the area G2 of the second metal layer 20 to the area G1 of the first metal layer 19 is preferably 60% or less.
  • the semiconductor light emitting element 1 is configured to include the second metal layer 20.
  • the second metal layer 20 covers the part of the upper surface of the first metal layer 19 during the annealing process according to step S5, thereby reducing the amount of oxygen introduced. It is provided to make a difference. For this reason, the second metal layer 20 may be removed after the annealing process according to step S5 is completed.
  • solder layer 17 is formed to efficiently bond the growth substrate 61 and the support substrate 11, and the function of the semiconductor light emitting element 1 can be realized if the bonding of these two substrates can be realized. This is not always necessary.
  • the expression that another layer B is formed on the “upper layer” or “upper” of a certain layer A is the upper layer or upper layer of the layer A by rotating the element or turning the element upside down. This includes a configuration in which the layer B is located in the area.
  • the expression that another layer B is formed in the “lower layer” or “below” of a certain layer A means that the element is rotated or turned upside down, thereby lowering or lowering the layer A. This includes a configuration in which the layer B is located in the area. The same applies to the expressions “upper surface” and “bottom surface”.
  • the configuration in which the p-type semiconductor layer (31, 32) is in contact with the first metal layer 19 and light is extracted from the n-type semiconductor layer 35 side has been described.

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Abstract

　活性層を流れる電流の水平方向への拡がりを確保しながら、光の取り出し効率を更に向上させた半導体発光素子を実現する。 本発明の半導体発光素子の製造方法は、成長基板の上層に活性層を含む半導体層を形成する工程（ａ）、半導体層の上面に第一金属層を形成する工程（ｂ）、工程（ｂ）の後にアニール処理を行うことなく前記第一金属層の上面の一部に第二金属層を形成する工程（ｃ）、及び、工程（ｃ）の後にアニール処理を行う工程（ｄ）を有する。

Description

半導体発光素子及びその製造方法
　本発明は、半導体発光素子及びその製造方法に関する。
　従来、窒化物半導体を用いた発光素子においては、ｐ型半導体層に給電するための電極と、ｎ型半導体層に給電するための電極とを活性層に対して反対側の位置に配置する構造、いわゆる「縦型構造」の発光素子の開発が進められている。この縦型構造の発光素子を製造する際には、サファイア基板上に下から順にｎ型半導体層、活性層、及びｐ型半導体層が配置される。その後、当該ｐ型半導体層側にＳｉやＣｕＷからなる支持基板が接合された後、サファイア基板が除去される。素子表面はｎ型半導体層となり、このｎ型半導体側に電極（ｎ側電極）が設けられ、ｎ側電極に給電線であるワイヤが繋げられて電圧供給がなされる。縦型構造においては、ｐ型半導体層側の電極（ｐ側電極）とｎ側電極の間に電圧が印加されると、ｐ側電極から活性層を介してｎ側電極に電流が流れ、活性層が発光する。
　ｐ側電極とｎ側電極は、支持基板の面に直交する方向（以下、「鉛直方向」と呼ぶことがある。）に対向する位置関係に配置される。このため、両電極間に電圧が印加された場合、ｐ側電極からｎ側電極に向かってほぼ最短距離で向かう鉛直方向の電流経路が形成される。このとき、ｎ側電極の鉛直下方に位置する活性層内の領域を大部分の電流が流れ、活性層内の他の領域にはあまり電流が流れない。この結果、発光領域が限定的となり発光効率が低くなるという問題がある。この問題を解決するために、種々の対策が講じられている。例えば、下記特許文献１には、電流を支持基板の基板面に対して平行な方向に拡げることを目的として、ｎ側電極の直下の位置に絶縁層が設けられた構成が開示されている。
特許第４２０７７８１号公報
　図１０は、特許文献１に開示された半導体発光素子の断面図を模式的に示したものである。従来の半導体発光素子９０は、支持基板９１上に導電層９２、反射膜９３、絶縁層９４、反射電極９５、半導体層９９、及びｎ側電極１００を備えて構成される。半導体層９９は、ｐ型半導体層９６と、ｐ型半導体層９６の上層に形成された活性層９７と、活性層９７の上層に形成されたｎ型半導体層９８とを有する。反射電極９５は前述の「ｐ側電極」に対応する電極である。
　絶縁層９４は、ｎ側電極１００が形成されている位置の鉛直下方の位置を含む領域に形成される。絶縁層９４の下層には金属材料からなる反射膜９３が形成されているが、この反射膜９３はオーミック性を有さず電極としての機能を奏さない。一方、反射電極９５は金属材料からなり、反射電極９５とｐ型半導体層９６との間でオーミック接触が実現されることで電極（ｐ側電極）として機能している。
　支持基板９１とｎ側電極１００の間に電圧が印加されると、ｎ側電極１００の鉛直下方の位置には絶縁層９４が設けられているため、ｎ側電極１００の鉛直下方の領域において、活性層９７内を鉛直方向に大部分の電流が流れることが防止される。すなわち、電流は反射電極９５を通過した後、支持基板９１の面に対して平行な方向（水平方向）に拡がりながらｎ側電極１００に向かって流れる。これにより、活性層９７内を流れる電流を水平方向に拡げる効果が得られ、活性層９７内の発光領域が水平方向に拡げられる。
　反射電極９５は、活性層９７で発光した光のうち、支持基板９１に向かう方向（図面下向き）に放射された光を反射させてｎ側半導体層９８側（図面上向き）に取り出すことで、光の取り出し効率を高める目的を兼ねている。反射膜９３も同様の目的で形成されている。反射膜９３によって、反射電極９５が形成されていない箇所を通過して下向きに進行した光が反射されてｎ側半導体層９８側に進行方向を変えることで、光の取り出し効率が高められる。
　しかし、活性層９７から下向きに放射された光が反射膜９３によって反射されて上向きに取り出されるに際し、この光は、反射膜９３で反射される前と反射した後の２回にわたって、絶縁膜９４内を通過することになる。この結果、絶縁膜９４内を光が通過する際に数％の光が当該絶縁膜９４によって吸収されてしまう。より詳細には、活性層９７から絶縁膜９４を通過して反射膜９３に達するまでに絶縁膜９４で３～４％程度の光が吸収され、更に反射膜９３で反射された光が絶縁膜９４を通過してｎ型半導体層９８側の外部に取り出されるまでに絶縁膜９４で更に３～４％の光が吸収される。
　つまり、従来の構成では、活性層９７から放射された光のうち、下向きに放射された光を反射させて取り出し効率を高めてはいるものの、一部の光が絶縁膜９４内に吸収されてしまうため、取り出し効率が十分に高められているとはいえない。
　本発明は、上記の課題に鑑み、活性層を流れる電流の水平方向への拡がりを確保しながら、光の取り出し効率を更に向上させた半導体発光素子を提供することを目的とする。
　本発明に係る半導体発光素子の製造方法は、
　成長基板の上層に活性層を含む半導体層を形成する工程（ａ）、
　前記半導体層の上面に第一金属層を形成する工程（ｂ）、
　前記工程（ｂ）の後にアニール処理を行うことなく前記第一金属層の上面の一部に第二金属層を形成する工程（ｃ）、
　及び、前記工程（ｃ）の後にアニール処理を行う工程（ｄ）を有することを特徴とする。
　第一金属層の上面の一部に第二金属層が形成された状態でアニール処理が行われることで、第一金属層のうち、上面に第二金属層が形成されている箇所と、上面が露出されている箇所とで、アニール時に導入される酸素量に差が生じる。この結果、上面が露出されている第一金属層の領域における半導体層との界面（以下、「第一界面」と呼ぶ。）にはオーミックコンタクトを構成する金属酸化物層が形成される。一方、上面が第二金属層で覆われている第一金属層の領域における半導体層との界面（以下、「第二界面」と呼ぶ。）においては、十分に酸素が供給されないため、第一界面と比べて、形成される金属酸化物層が少ないか又は全く形成されない。この結果、第二界面においては、第一界面と比べてオーミックコンタクトが形成されなくなり、抵抗が高くなる。
　つまり、上記の方法によれば、半導体層と第一金属層の界面において、第二金属層が形成されている領域と第二金属層が形成されていない領域とで、抵抗値を異ならせることができる。よって、基板の面に直交する方向に電流を流したくない領域に予め第二金属層が形成された上でアニール処理が行われることで、当該領域を、隣接する領域よりも高抵抗とすることができる。従って、基板面に平行な方向に電流が流れやすくなる。この結果、活性層内を流れる電流を基板面に平行な方向（水平方向）に拡げることができるので、光取り出し効率が高められる。
　図１０を参照して説明された従来の半導体発光素子は、反射膜９３の上層に形成された絶縁層９４を備えることで、活性層９７内を流れる電流を水平方向に拡げる効果を実現した。しかし、この反射膜９３の上層に絶縁層９４が設けられていることで、活性層９７から放射された光は、反射膜９３で反射されて取り出されるまでの間に絶縁層９４内を２回通過することが余儀なくされる。これにより、絶縁層９４内で数％の光が吸収されてしまっていた。
　これに対し、上記の方法によって製造された半導体発光素子によれば、第一金属層と半導体層の界面における抵抗を場所に応じて異ならせることで、活性層内を流れる電流を水平方向に拡げる効果が実現される。このため、第一金属層と半導体層の間に絶縁層が設けられる必要がない。この結果、活性層から基板側に放射された光が第一金属層で反射されて光取り出し面に取り出されるまでに、絶縁層によって吸収されることがなく、従来よりも光取り出し効率が高められる。
　前記工程（ａ）は、前記成長基板の上層にｎ型又はｐ型の第一半導体層を形成する工程、前記第一半導体層の上層に前記活性層を形成する工程、及び前記活性層の上層に前記第一半導体層とは異なる導電型の第二半導体層を形成する工程を有するものとしても構わない。また、前記工程（ｄ）の後に、前記第一金属層及び前記第二金属層の上層に支持基板を形成する工程（ｅ）と、前記成長基板を剥離する工程（ｆ）と、前記第一半導体層の上面のうち、前記活性層とは反対側の面であって、前記支持基板の面に直交する方向に前記第二金属層と対向する位置に第一電極を形成する工程（ｇ）とを有しても構わない。
　この方法によれば、第一金属層と半導体層（第二半導体層）との界面の接触抵抗は、第一電極に対して支持基板の面に直交する方向（以下、「鉛直方向」と呼ぶことがある。）に対向する位置において、第一電極に対して鉛直方向に対向しない位置と比べて高くなる。よって、第一電極と第一金属層の間において、鉛直方向に電流を流しにくくすることができ、活性層内を流れる電流を水平方向に拡げる効果が得られる。
　前記第一金属層は、Ａｇを含む材料で構成することができ、
　前記第二金属層は、Ｔｉ、Ｐｔ、Ｍｏ、Ｒｈ、Ｃｕ、Ａｕ、Ｍｇ、Ｎｉ、及びＷの少なくとも一つを含む材料で構成することができる。
　本発明に係る半導体発光素子は、
　支持基板上に、ｎ型又はｐ型の第一半導体層と、前記第一半導体層とは導電型の異なる第二半導体層と、前記第一半導体層及び前記第二半導体層の間に形成された活性層とを有する半導体発光素子であって、
　前記第一半導体層の上面に接触して形成された第一電極と、
　前記第二半導体層の底面に接触して形成された第一金属層と、
　前記第一金属層の底面のうち、前記支持基板の面に直交する方向に関して前記第一電極と対向する位置に接触して形成された第二金属層を備え、
　前記第一金属層と前記第二半導体層の界面のうち、前記支持基板の面に直交する方向に前記第二金属層と対向する位置の第一界面の抵抗が、前記方向に前記第二金属層と対向しない位置の第二界面の抵抗よりも高いことを特徴とする。
　前記第一金属層の上面全面が前記第二半導体層の底面に接触しているものとすることができる。
　前記第二金属層が前記第一金属層の底面に接触している領域の総面積を、前記ｐ型半導体層の面積の６０％以下としても構わない。この構成によれば、光取り出し効率を更に向上させる効果が得られる。
　前記第一半導体層と前記第一電極の接触面積を、当該第一電極と前記支持基板の面に直交する方向に対向する位置における前記第二金属層と前記第一金属層の接触面積の、５０％以下としても構わない。この構成によれば、光取り出し効率を更に向上させる効果が得られる。
　第一半導体層はｎ型半導体層で構成されることができ、第二半導体層はｐ型半導体層で構成されることができる。この場合、第一電極がｎ側電極に相当し、第二電極がｐ側電極に相当する。
　本発明によれば、活性層を流れる電流の水平方向への拡がりを確保しながら、従来よりも光の取り出し効率を更に向上させた半導体発光素子が実現される。
半導体発光素子の実施形態の構成を模式的に示す断面図である。 半導体発光素子の実施形態の構成を模式的に示す平面図である。 図１Ａの一部を抜き出した図面である。 半導体発光素子の実施形態の工程断面図の一部である。 半導体発光素子の実施形態の工程断面図の一部である。 半導体発光素子の実施形態の工程断面図の一部である。 半導体発光素子の実施形態の工程断面図の一部である。 半導体発光素子の実施形態の工程断面図の一部である。 半導体発光素子の実施形態の工程断面図の一部である。 半導体発光素子の実施形態の工程断面図の一部である。 半導体発光素子の実施形態の工程断面図の一部である。 半導体発光素子の実施形態の工程断面図の一部である。 半導体発光素子の実施形態の工程断面図の一部である。 実施例１の評価用素子の構成を模式的に示す断面図である。 実施例１の評価用素子の構成を模式的に示す断面図である。 実施例２の評価用素子の構成を模式的に示す断面図である。 実施例２の評価用素子の構成を模式的に示す断面図である。 実施例１及び実施例２の評価用素子における接触比抵抗をアニール温度毎に示した結果を示す表である。 比較例１の半導体発光素子の構造を模式的に示す断面図である。 比較例２の半導体発光素子の構造を模式的に示す断面図である。 比較例３の半導体発光素子の構造を模式的に示す断面図である。 実施例３及び比較例１～３の各半導体発光素子のＩ－Ｌ特性（電流光出力特性）を示すグラフである。 実施例４～７の半導体発光素子の光出力を比較した表である。 実施例８～１１の半導体発光素子及び比較例２の半導体発光素子の光出力を比較した表である。 従来の半導体発光素子の構成を模式的に示す断面図である。
　本発明の半導体発光素子につき、図面を参照して説明する。各図において図面の寸法比と実際の寸法比は必ずしも一致しない。また、以下において、ＡｌＧａＮという記述は、ＡｌmＧａ1-mＮ（０＜ｍ＜１）という記述と同義であり、ＡｌとＧａの組成比の記述を単に省略して記載したものであって、ＡｌとＧａの組成比が１：１である場合に限定する趣旨ではない。ＩｎＧａＮ、ＩｎＧａＰ、及びＡｌＧａＩｎＰという記述についても同様である。
　［構造］
　図１Ａは、半導体発光素子の実施形態の構成を模式的に示す断面図である。半導体発光素子１は、支持基板１１、第一金属層１９、第二金属層２０、半導体層３０、及びｎ側電極（４２，４３）を含んで構成される。図１Ｂは、半導体発光素子１を上面から見たときの模式的な平面図である。図１Ａは、図１ＢにおけるＡ－Ａ線断面図に対応している。図１Ｃは、説明の都合上、図１Ａの一部を抜き出して図示したものである。本実施形態においては、ｎ側電極（４２，４３）が「第一電極」に対応する。
　半導体発光素子１の、より詳細な構成は以下の通りである。半導体発光素子１は、支持基板１１の上層にハンダ層（１３，１５）を有し、ハンダ層（１３，１５）の上層にハンダ拡散防止層１７を有する。半導体発光素子１は、ハンダ拡散防止層１７の上層に第一金属層１９及び第二金属層２０を有する。第二金属層２０は、第一金属層１９の底面（支持基板１１側の面）に接触して形成されている。図１Ａの例では、第二金属層２０は、第一金属層１９とハンダ拡散防止層１７に挟まれた位置に形成されている。
　半導体発光素子１は、ハンダ拡散防止層１７の上層に絶縁層２１を有し、この絶縁層２１は第一金属層１９及び第二金属層２０の外側に位置して形成されている。半導体層３０は、ｐ型半導体層３２、ｐ型半導体層３１、活性層３３、及びｎ型半導体層３５を有する。ｐ型半導体層３２は、第一金属層１９の上面（支持基板１１とは反対側の面）に接触して形成されている。ｐ型半導体層３１は、ｐ型半導体層３２の上層に形成されている。活性層３３は、ｐ型半導体層３１の上層に形成されている。ｎ型半導体層３５は、活性層３３の上層に形成されている。ｎ側電極（４２，４３）は、ｎ型半導体層３５の上層に形成されている。本実施形態においては、ｎ型半導体層３５が「第一半導体層」に対応し、ｐ型半導体層３１及びｐ型半導体層３２が「第二半導体層」に対応する。
　　（支持基板１１）
　支持基板１１は、例えばＣｕＷ、Ｗ、Ｍｏなどの導電性基板、又はＳｉなどの半導体基板で構成される。
　　（ハンダ層１３、ハンダ層１５、ハンダ拡散防止層１７）
　ハンダ層１３及びハンダ層１５は、例えばＡｕ－Ｓｎ、Ａｕ－Ｉｎ、Ａｕ－Ｃｕ－Ｓｎ、Ｃｕ－Ｓｎ、Ｐｄ－Ｓｎ、Ｓｎなどで構成される。後述するように、これらのハンダ層１３とハンダ層１５は、支持基板１１上に形成されたハンダ層１３と、別の基板（後述する成長基板６１）上に形成されたハンダ層１５とを対向させた後に、両者を貼り合わせることで形成されたものである。
　ハンダ拡散防止層１７は、例えばＰｔ系の金属（ＴｉとＰｔの合金）、Ｗ、Ｍｏ、Ｎｉなどで構成される。後述するように、ハンダ拡散防止層１７は、発光効率の低下を防止する機能を果たしている。その理由は、ハンダ拡散防止層１７は、ハンダ層（１３，１５）を介した貼り合わせの際、ハンダ層（１３，１５）の構成材料が第一金属層１９側に拡散するのを防止する機能を有するためである。もしハンダ層（１３，１５）の構成材料が第一金属層１９側に拡散すると、活性層３３から第一金属層１９に向けて放射された光の、当該第一金属層１９における反射率が低下してしまう。
　ハンダ層１３、ハンダ層１５、及びハンダ拡散防止層１７は、いずれも導電性の高い材料（金属材料）で構成される。
　　（第一金属層１９、第二金属層２０）
　第一金属層１９は、例えばＡｇ、Ａｇ合金（例えばＮｉ／Ａｇ）などで構成される。第一金属層１９は、ｐ型半導体層３２と接触しており、「ｐ側電極」を構成する。半導体発光素子１は、活性層３３から放射された光が、図１Ａの上方向（ｎ型半導体層３５側）に取り出されることが想定されている。第一金属層１９は、活性層３３から下向きに放射された光を上向きに反射させることで、発光効率を高める機能を果たしている。図１Ａ内における上向きの矢印は、光の取り出し方向を表している。
　第一金属層１９は、ｐ型半導体層（３１，３２）の下層に形成されている。第一金属層１９が形成されている領域には、ｎ側電極（４２，４３）の鉛直下方の領域が含まれる。図１Ａに示されるように、本実施形態では、第一金属層１９は、当該第一金属層１９の上面が全てｐ型半導体層３２に接触するように形成されている。ただし、これはあくまで一例であり、第一金属層１９の上面の一部の領域が、ｐ型半導体層３２と接触していないものとしても構わない。
　第二金属層２０は、Ｔｉ、Ｐｔ、Ｍｏ、Ｒｈ、Ｃｕ、Ａｕ、Ｍｇ、Ｎｉ、及びＷを少なくとも一つ含む材料で構成される。第二金属層２０は、第一金属層１９の下層に形成されている。第二金属層２０は、必ずしも第一金属層１９ほど反射率の高い材料で形成されていなくても構わない。なぜなら、活性層３３から下向きに放射された光の大半は第一金属層１９において上向きに反射されるためである。第二金属層２０は、ハンダ拡散防止層１７と同一の材料で構成されていても構わない。ただし、「製造方法」の項において後述されるように、仮に第二金属層２０とハンダ拡散防止層１７が同一の材料で構成されていたとしても、第二金属層２０を形成する工程が実行された後、アニール処理を実行する工程、及びハンダ拡散防止層１７を形成する工程を経て、半導体発光素子１が形成されるため、同一材料で構成される金属層を形成する工程は複数回必要となる。
　第二金属層２０は、当該第二金属層２０の上面が第一金属層１９の底面に接触するように形成されている。ただし、第一金属層１９の全ての底面に対して、第二金属層２０の上面が接触しているわけではない。図１Ａに示されるように、第一金属層１９の底面は、第二金属層２０に接触している領域と、ハンダ拡散防止層１７に接触している領域を有する。
　第二金属層２０は、ｎ側電極（４２，４３）に対して、支持基板１１の面に直交する方向に対向する位置に形成されている。図１Ｃに示されるように、第二金属層２０の幅Ｄは、ｎ側電極（４２，４３）の幅ｄよりも大きくなるように形成されている。
　本実施形態においては、第一金属層１９の上面の全面が、半導体層３０（ｐ型半導体層３２）に接触している。「製造方法」の項で後述されるように、半導体発光素子１を製造するに際しては、半導体層３０が形成された後、第一金属層１９が形成され、その後、アニール処理が実行されることなく、引き続き第二金属層２０が形成される。そして、第二金属層２０が形成された後に、アニール処理が行われる。この結果、第二金属層２０が形成されている箇所と、第二金属層２０が形成されていない箇所において、第一金属層１９と半導体層３０の界面の抵抗に差が設けられる。より詳細には、第一金属層１９と半導体層３０の界面のうち、第二金属層２０に対して、支持基板１１の面に直交する方向に対向する第一界面５と、第二金属層２０に対して、支持基板１１の面に直交する方向に対向しない第二界面６とを比較すると、第一界面５の抵抗は第二界面６の抵抗よりも高くなる（図１Ｃ参照）。
　このような構成の下で、支持基板１１とｎ側電極（４２，４３）の間に電圧が印加されると、支持基板１１、ハンダ層（１３，１５）、ハンダ拡散防止層１７、第一金属層１９、半導体層３０を介してｎ側電極（４２，４３）へと流れる電流経路が形成される。第二金属層２０は金属材料で構成されるため、第一金属層１９と同様に導電率が高いことが想定される。しかし、第二金属層２０が形成されている箇所の鉛直上方においては、半導体層３０と第一金属層１９の界面（第一界面５）との接触抵抗が、他の位置における半導体層３０と第一金属層１９の界面（第二界面６）の接触抵抗よりも高くなっている。このため、半導体発光素子１に対して電圧が印加された場合、第二金属層２０からｎ側電極（４２，４３）に向かって流れる電流は、支持基板１１の面に直交する方向には流れにくい。
　つまり、第一金属層１９を通過した電流は、第一界面５よりも抵抗の低い第二界面６を介して半導体層３０へと流れやすくなる。第二界面６は、ｎ側電極（４２，４３）に対して支持基板１１の面に直交する方向に対向しない位置である。このため、第二界面６を介して半導体層３０に流入した電流は、ｎ側電極（４２，４３）の方へ向かうにあたって、支持基板１１の面に平行な方向すなわち水平方向に拡がりながら、当該半導体層３０内を流れる。この結果、活性層３３内の広い範囲に電流を流すことができるため、発光効率を高めることができる。
　　（絶縁層２１）
　絶縁層２１は、例えばＳｉＯ２、ＳｉＮ、Ｚｒ２Ｏ３、ＡｌＮ、Ａｌ２Ｏ３などで構成される。本実施形態では、絶縁層２１は、第一金属層１９及び第二金属層２０の外側に形成されており、絶縁層２１の一部は、半導体層３０の外側に位置している。「製造方法」の項で後述されるように、この絶縁層２１は、素子分離時におけるエッチングストッパー層として機能する。
　絶縁層２１は、当該絶縁層２１の一部分がｎ側電極４３の鉛直下方の位置に形成されているものとしても構わない。この場合、上述した第一界面５に加えて、絶縁層２１によっても、第一金属層１９から支持基板１１の面に直交する方向に沿ってｎ側電極４３へと向かう電流を流しにくくする効果が得られる。
　　（半導体層３０）
　上述したように、半導体層３０は、ｐ型半導体層３２、ｐ型半導体層３１、活性層３３、及びｎ型半導体層３５を有して構成される。
　ｐ型半導体層３２は、例えばＧａＮで構成される。ｐ型半導体層３１は、例えばＡｌＧａＮで構成される。いずれの層も、Ｍｇ、Ｂｅ、Ｚｎ、又はＣなどのｐ型不純物がドープされている。ｐ型半導体層３２は、ｐ型半導体層３１よりも不純物濃度が高濃度であり、コンタクト層を形成している。
　活性層３３は、例えばＩｎＧａＮからなる発光層とＡｌＧａＮからなる障壁層が繰り返されてなる多重量子井戸構造を有する半導体層で形成される。これらの層はアンドープでもｐ型又はｎ型にドープされていても構わない。
　ｎ型半導体層は、例えばＡｌＧａＮで構成される層（電子供給層）とＧａＮで構成される層（保護層）とを含む多層構造で構成される。少なくとも保護層には、Ｓｉ、Ｇｅ、Ｓ、Ｓｅ、Ｓｎ、又はＴｅなどのｎ型不純物がドープされている。
　　（ｎ側電極４２，ｎ側電極４３）
　ｎ側電極（４２，４３）は、ｎ型半導体層３５の上層であって、図１Ａに示される断面図におけるｎ型半導体層３５の端部近傍領域と中央近傍領域に形成され、例えばＣｒ－Ａｕで構成される。端部近傍領域に形成されたものがｎ側電極４３に対応し、中央近傍領域に形成されたものがｎ側電極４２に対応する。ｎ側電極４３には、例えば領域４３ａ及び４３ｂにおいて、Ａｕ、Ｃｕなどで構成されるワイヤ４５が連絡されており（図１Ｂ参照）、このワイヤ４５の他方は、半導体発光素子１が配置されている基板（支持基板１１）の給電パターンなどに接続される（不図示）。つまり、ｎ側電極４３は、半導体発光素子１の給電端子として機能している。
　図１Ａ、図１Ｂ、及び図１Ｃに示される構成では、ｎ側電極４２が、中央近傍領域の１箇所に形成されているが、このｎ側電極４２が複数形成されて、格子状に配置されているものとしても構わない。更に、ｎ側電極４２は、当該ｎ側電極４２同士が交差するように形成されて、網目状に配置されても構わない。
　図１Ｂにも示されるように、ｎ側電極４２とｎ側電極４３は、半導体層３０の上層において連結されており、支持基板１１の面に平行な方向（水平方向）に電流経路を拡げる役目を果たしている。つまり、ｎ側電極４２とｎ側電極４３は、ｎ型半導体層３５の上面のうち、給電端子を構成するｎ側電極４３の部分とは異なる箇所において、ｎ型半導体層３５の上面と接触されることで、通電時において水平方向に関してｎ型半導体層３５の広い範囲に電流を流し、これによって活性層３３内の広い範囲に電流を流すことを目的として形成されている。
　図示していないが、半導体層３０の側面に保護膜としての絶縁層が形成されていても構わない。この保護膜としての絶縁層は、透光性を有する材料（例えばＳｉＯ2など）で構成するのが好ましい。光取り出し効率を更に高める目的で、ｎ型半導体層３５の上面に微小の凹凸（メサ構造）が形成されていても構わない。
　本実施形態の半導体発光素子１によって、従来構成と同等の低電圧駆動を実現しながらも、従来構成よりも光の取り出し効率が高められていることに関しては、「検証」の項において実施例及び比較例を参照して後述される。
　［製造方法］
　次に、半導体発光素子１の製造方法の一例につき、図２Ａ～図２Ｌに示す工程断面図を参照して説明される。以下で説明する製造条件や膜厚などの寸法は、あくまで一例であって、これらの数値に限定されるものではない。
　　（ステップＳ１）
　図２Ａに示されるように、成長基板６１上にエピタキシャル層４０が形成される。このステップＳ１は、例えば以下の手順により行われる。
　　　（成長基板６１の準備）
　まず、成長基板６１として利用されるｃ面サファイア基板のクリーニングが行われる。このクリーニングは、より具体的には、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相蒸着）装置の処理炉内に成長基板６１が配置され、処理炉内に流量が１０ｓｌｍの水素ガスを流しながら、炉内温度を例えば１１５０℃に昇温することにより行われる。本実施形態では、サファイア基板のｃ面に半導体層をエピタキシャル成長させるものとして説明される。
　　　（アンドープ層３６の形成）
　次に、成長基板６１の表面に、ＧａＮよりなる低温バッファ層が形成され、更にその上層にＧａＮよりなる下地層が形成される。これらの低温バッファ層及び下地層がアンドープ層３６に対応する。アンドープ層３６の具体的な形成方法は、例えば以下の通りである。
　まず、МОＣＶＤ装置の炉内圧力が１００ｋＰａに、炉内温度が４８０℃に設定される。そして、処理炉内に、キャリアガスとして流量がそれぞれ５ｓｌｍの窒素ガス及び水素ガスを流しながら、原料ガスとして、流量が５０μｍｏｌ／ｍｉｎのトリメチルガリウム（ＴＭＧ）及び流量が２５００００μｍｏｌ／ｍｉｎのアンモニアが、６８秒間供給される。これにより、ｃ面サファイア基板６１の表面に、厚みが２０ｎｍのＧａＮよりなる低温バッファ層が形成される。
　次に、ＭＯＣＶＤ装置の炉内温度が１１５０℃に昇温される。そして、処理炉内にキャリアガスとして流量が２０ｓｌｍの窒素ガス及び流量が１５ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１００μｍｏｌ／ｍｉｎのＴＭＧ及び流量が２５００００μｍｏｌ／ｍｉｎのアンモニアが、処理炉内に３０分間供給される。これにより、低温バッファ層の表面に、厚みが１．７μｍのＧａＮよりなる下地層が形成される。
　　　（ｎ型半導体層３５の形成）
　次に、アンドープ層３６の上層に、ＡｌＧａＮからなるｎ型半導体層３５が形成される。ｎ型半導体層３５の具体的な形成方法は、例えば以下の通りである。
　引き続き炉内温度が１１５０℃に設定された状態で、ＭＯＣＶＤ装置の炉内圧力が３０ｋＰａに設定される。そして、処理炉内に、キャリアガスとして流量が２０ｓｌｍの窒素ガス及び流量が１５ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が９４μｍｏｌ／ｍｉｎのＴＭＧ、流量が６μｍｏｌ／ｍｉｎのトリメチルアルミニウム（ＴＭＡ）、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア及び流量が０．０２５μｍｏｌ／ｍｉｎのテトラエチルシランが、６０分間供給される。これにより、例えばＡｌ0.06Ｇａ0.94Ｎの組成を有し、Ｓｉ濃度が３×１０19／ｃｍ3で、厚みが２μｍのｎ型半導体層３５がアンドープ層３６の上層に形成される。
　この後、ＴＭＡの供給が停止されると共に、それ以外の原料ガスが６秒間供給されることにより、ｎ型ＡｌＧａＮ層の上層に厚みが５ｎｍのｎ型ＧａＮよりなる保護層を有する、ｎ型半導体層３５が形成されてもよい。
　上記の説明では、ｎ型半導体層３５に含まれるｎ型不純物をＳｉとする場合について説明したが、ｎ型不純物としては、Ｓｉ以外にＧｅ、Ｓ、Ｓｅ、Ｓｎ又はＴｅなどを用いることができる。
　　（活性層３３の形成）
　次に、ｎ型半導体層３５の上層に、ＩｎＧａＮで構成される発光層及びｎ型ＡｌＧａＮで構成される障壁層が周期的に繰り返される多重量子井戸構造を有する、活性層３３が形成される。活性層３３の具体的な形成方法は、例えば以下の通りである。
　まず、ＭＯＣＶＤ装置の炉内圧力が１００ｋＰａに、炉内温度が８３０℃に設定される。そして、処理炉内に、キャリアガスとして、流量が１５ｓｌｍの窒素ガス及び流量が１ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１０μｍｏｌ／ｍｉｎのＴＭＧ、流量が１２μｍｏｌ／ｍｉｎのトリメチルインジウム（ＴＭＩ）及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアが、４８秒間供給されるステップが行われる。その後、流量が１０μｍｏｌ／ｍｉｎのＴＭＧ、流量が１．６μｍｏｌ／ｍｉｎのＴＭＡ、流量が０．００２μｍｏｌ／ｍｉｎのテトラエチルシラン及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアが、処理炉内に１２０秒間供給されるステップが行われる。以下、これらの２つのステップが繰り返されることにより、厚みが２ｎｍのＩｎＧａＮよりなる発光層及び厚みが７ｎｍのｎ型ＡｌＧａＮよりなる障壁層による１５周期の多重量子井戸構造を有する活性層３３が、ｎ型半導体層３５の上層に形成される。
　　（ｐ型半導体層３１、ｐ型半導体層３２の形成）
　次に、活性層３３の上層に、ＡｌＧａＮで構成されるｐ型半導体層３１が形成され、ｐ型半導体層３１の上層に、ｐ型半導体層３２が形成される。ｐ型半導体層３１及びｐ型半導体層３２の具体的な形成方法は、例えば以下の通りである。
　ＭＯＣＶＤ装置の炉内圧力が１００ｋＰａに維持され、処理炉内に、キャリアガスとして流量が１５ｓｌｍの窒素ガス及び流量が２５ｓｌｍの水素ガスを流しながら、炉内温度が１０２５℃に昇温される。その後、原料ガスとして、流量が３５μｍｏｌ／ｍｉｎのＴＭＧ、流量が２０μｍｏｌ／ｍｉｎのＴＭＡ、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア、及びｐ型不純物をドープするための流量が０．１μｍｏｌ／ｍｉｎのビスシクロペンタジエニルマグネシウム（ＣＰ2Ｍｇ）が、処理炉内に６０秒間供給される。これにより、活性層３３の表面に、厚みが２０ｎｍのＡｌ0.3Ｇａ0.7Ｎの組成を有する正孔供給層が形成される。その後、ＴＭＡの流量が４μｍｏｌ／ｍｉｎに変更されて、原料ガスが３６０秒間供給されることにより、厚みが１２０ｎｍのＡｌ0.13Ｇａ0.87Ｎの組成を有する正孔供給層が形成される。これらの正孔供給層により、ｐ型半導体層３１が形成される。このｐ型半導体層３１のｐ型不純物濃度は、例えば３×１０19／ｃｍ3程度である。
　更にその後、ＴＭＡの供給が停止されると共に、ＣＰ2Ｍｇの流量が０．２μｍｏｌ／ｍｉｎに変更されて原料ガスが２０秒間供給されることにより、厚みが５ｎｍ程度で、ｐ型不純物濃度が１×１０20／ｃｍ3程度のｐ型ＧａＮよりなるｐ型半導体層３２が形成される。
　このようにして、サファイア基板６１上に、アンドープ層３６、ｎ型半導体層３５、活性層３３、ｐ型半導体層３１、及びｐ型半導体層３２からなるエピタキシャル層４０が形成される。このステップＳ１が工程（ａ）に対応する。
　　（ステップＳ２）
　次に、ステップＳ１で得られたウェハに対して、活性化処理が行われる。より具体的には、ＲＴＡ（Rapid Thermal Anneal：急速加熱）装置を用いて、窒素雰囲気下中で６５０℃で１５分間の活性化処理が行われる。
　　（ステップＳ３）
　次に、図２Ｂに示されるように、ｐ型半導体層３２の上面の所定箇所に第一金属層１９が形成される。ここでは、ｐ型半導体層３２の形成領域よりも内側において、ｐ型半導体層３２の上面のほぼ全域に、第一金属層１９が形成される場合が示されている。より具体的には、後の工程で給電端子としてのｎ側電極４２が形成される領域の鉛直下方に位置する箇所を含むように、例えば、スパッタ装置にてｐ型半導体層３２の上面に膜厚０．７ｎｍのＮｉ及び膜厚１５０ｎｍのＡｇが成膜されることで、第一金属層１９が形成される。
　このステップＳ３が工程（ｂ）に対応する。
　　（ステップＳ４）
　次に、図２Ｃに示されるように、第一金属層１９の上層の所定箇所に、第二金属層２０が形成される。特に、後の工程でｎ側電極（４２，４３）が形成される領域の鉛直下方に位置する箇所に、第二金属層２０が形成される。具体的な方法の一例としては、スパッタ装置にて第一金属層１９の上面に膜厚２０ｎｍのＮｉ、２０ｎｍのＴｉ及び膜厚３０ｎｍのＰｔが成膜されることで、第二金属層２０が形成される。
　このステップＳ４が工程（ｃ）に対応する。
　　（ステップＳ５）
　第一金属層１９の一部の上面に第二金属層２０が形成された状態において、アニール処理が行われる。具体的には、ＲＴＡ装置を用いて、ドライエア雰囲気中で４００℃、２分間のコンタクトアニールが行われる。
　図２Ｃに示されるように、第一金属層１９は、上面が露出されている箇所と、上面が第二金属層２０で覆われている箇所を有する。この状態でアニール処理が行われると、前記２つの箇所の間では、アニール時に導入される酸素量に差が生じる。この結果、上面が露出されている箇所の第一金属層１９の下層とｐ型半導体層３２との界面（上記の「第一界面５」に対応する。）には、オーミックコンタクトを構成する金属酸化物層が形成される。これに対し、上面が第二金属層２０で覆われている箇所の第一金属層１９の下層とｐ型半導体層３２との界面（上記の「第二界面６」に対応する。）においては、十分に酸素が供給されないため、第一界面５と比べて、形成される金属酸化物層が少ないか、又は全く形成されない。この結果、第二界面６においては、第一界面５と比べてオーミックコンタクトが形成されなくなり、抵抗が高くなる。
　つまり、ステップＳ４において、第二金属層２０が形成される箇所は、第一金属層１９の上面のうち、第一金属層１９とｐ型半導体層３２の界面における抵抗を高めたい領域の鉛直上方の位置にするのが良い。より詳細には、半導体発光素子１において、支持基板１１の基板面に直交する方向（鉛直方向）に沿って電流を流しにくくしたい領域に、第二金属層２０が形成されるのが好ましい。上述したように、本実施形態では、後の工程において、ｎ側電極（４２，４３）が形成される領域の鉛直下方に位置する箇所に、第二金属層２０が形成されている。このため、本ステップＳ５を経て形成される第一界面５は、半導体発光素子１として形成された時点において、鉛直方向に関して、ｎ側電極（４２，４３）と対向する位置となる。この結果、電流は、半導体層３０内を鉛直方向に流れにくくなり、活性層３３内を流れる電流の経路を水平方向に拡げることができる。
　このステップＳ５が工程（ｄ）に対応する。
　　（ステップＳ６）
　次に、図２Ｄに示すように、絶縁層２１が、第一金属層１９及び第二金属層２０の外側の位置において、ｐ型半導体層３２の上層に形成される。具体的な方法の一例としては、第一金属層１９及び第二金属層２０の上層がマスクされた状態で、例えばＳｉＯ2がスパッタリング法によって膜厚２００ｎｍ程度成膜される。成膜される材料は、絶縁性材料であればよく、例えばＳｉＮ、Ａｌ2Ｏ3でも良い。
　　（ステップＳ７）
　図２Ｅに示されるように、ハンダ拡散防止層１７が、第一金属層１９、第二金属層２０、及び絶縁層２１の上面を覆うように形成される。その後、ハンダ層１５が、ハンダ拡散防止層１７の上層に形成される。ハンダ拡散防止層１７及びハンダ層１５の具体的な形成方法は、例えば以下の通りである。
　まず、電子線蒸着装置（ＥＢ装置）にて、膜厚１００ｎｍのＴｉと膜厚２００ｎｍのＰｔが、第一金属層１９、第二金属層２０、及び絶縁層２１の上面を覆うように、３周期成膜されることで、ハンダ拡散防止層１７が形成される。更にその後、膜厚１０ｎｍのＴｉが、ハンダ拡散防止層１７の上面（Ｐｔ表面）に蒸着された後、Ａｕ８０％Ｓｎ２０％で構成されるＡｕ－Ｓｎハンダが、膜厚３μｍ蒸着されることで、ハンダ層１５が形成される。
　このハンダ層１５の形成ステップにおいて、ハンダ層１３が、成長基板６１とは別に準備された支持基板１１の上面にも形成されるものとして構わない（図２Ｆ参照）。このハンダ層１３は、ハンダ層１５と同一の材料で構成されるものとしても構わない。次のステップにおいて、ハンダ層１５とハンダ層１３とが接合されることで、成長基板６１と支持基板１１が貼り合わせられる。支持基板１１としては、「構造」の項で前述されたように、例えばＣｕＷが用いられる。
　この図２Ｆにおいて、支持基板１１上に、ハンダ層１３の材料の拡散を防止するためのハンダ拡散防止層が、ハンダ拡散防止層１７と同様の材料で形成され、ハンダ層１３が、このハンダ拡散防止層の上層に形成されるものとしても構わない。
　　（ステップＳ８）
　次に、図２Ｇに示すように、成長基板６１と支持基板１１とが貼り合わせられる。より具体的には、２８０℃の温度、０．２ＭＰａの圧力下で、ハンダ層１５と支持基板１１の上層に形成されたハンダ層１３とが貼り合わせる。このステップＳ８が工程（ｅ）に対応する。上述したように、支持基板１１の上層にハンダ層１３が形成されていない場合には、ハンダ層１５を介して支持基板１１と成長基板６１が貼り合わせられるものとしても構わない。
　　（ステップＳ９）
　次に、図２Ｈに示すように、成長基板６１が剥離される。より具体的には、成長基板６１を上に、支持基板１１を下に向けた状態で、成長基板６１側からＫｒＦエキシマレーザが照射されて、成長基板６１とエピタキシャル層４０の界面が分解されることで、成長基板６１の剥離が行われる。成長基板６１を構成するサファイアはレーザが通過する一方、その下層のＧａＮ（アンドープ層３６）はレーザを吸収するため、この界面が高温化してＧａＮが分解される。これによって成長基板６１が剥離される。
　その後、ウェハ上に残存しているＧａＮ（アンドープ層３６）が、塩酸等を用いたウェットエッチング、又はＩＣＰ装置を用いたドライエッチングによって除去され、これによってｎ型半導体層３５が露出される。ステップＳ９を経て、成長基板６１及びアンドープ層３６が除去されて、ｐ型半導体層３２、ｐ型半導体層３１、活性層３３、及びｎ型半導体層３５を有する半導体層３０が残存する。
　このステップＳ９が工程（ｆ）に対応する。
　　（ステップＳ１０）
　次に、図２Ｉに示されるように、隣接する素子同士が分離される。具体的には、隣接素子との境界領域に対し、ＩＣＰ装置を用いて絶縁層２１の上面が露出されるまで半導体層３０がエッチングされる。上述したように、このとき、絶縁層２１はエッチング時のストッパーとしても機能する。
　　（ステップＳ１１）
　次に、図２Ｊに示されるように、ｎ側電極（４２，４３）が、ｎ型半導体層３５の上面のうち、第二金属層２０に対して、支持基板１１の面に直交する方向に対向する位置に、形成される。具体的には、膜厚１００ｎｍのＣｒと膜厚３μｍのＡｕからなる電極が形成された後、窒素雰囲気中で２５０℃、１分間のシンタリングが行われる。
　このステップＳ１１が工程（ｇ）に対応する。
　　（ステップＳ１２）
　その後、各素子同士が、例えばレーザダイシング装置によって分離され、支持基板１１の裏面が、例えばＡｇペーストにてパッケージと接合され、給電端子としてのｎ側電極４３に対してワイヤボンディングが行われる。例えば、５０ｇの荷重でΦ１００μｍのボンディング領域にＡｕからなるワイヤ４５が連結されることで、ワイヤボンディングが行われる。これにより、図１Ａに示す窒化物半導体発光素子１が形成される。
　なお、ステップＳ８とステップＳ９の間に、ＫＯＨ等のアルカリ溶液に浸されることでｎ型半導体層３５の表面に凹凸（メサ構造）が形成されても構わない。また、ｎ側電極（４２，４３）が、ｎ型半導体層３５の上面に形成された後、絶縁層が、半導体層３０の側面を覆うように形成されても構わない。
　［実施例］
　以下、実施例及び比較例を参照して、半導体発光素子１が、従来素子よりも光取り出し効率が高められる点につき検証される。
　　＜界面抵抗に関する検証＞
　まず、ステップＳ４において、第二金属層２０が、第一金属層１９の上面に部分的に形成された後に、ステップＳ５において、アニール処理が行われることで、第二金属層２０と半導体層３０の界面の抵抗に差を設けることができる点につき、実施例を参照して説明
される。
　（実施例１）
　図３Ａは、実施例１として作成された評価用素子７０の構成を模式的に示す断面図であり、図３Ｂは、評価用素子７０の構成を模式的に示す平面図である。評価用素子７０は、以下の方法で製造されたものである。まず、ステップＳ１及びＳ２が実行された後、ステップＳ３と同様の方法によって、間隙７３を有した状態で２つの第一金属層１９（１９ａ，１９ｂ）が形成された。その後、ステップＳ４と同様の方法によって、第二金属層２０（２０ａ，２０ｂ）が第一金属層１９の上層に形成された後、ステップＳ５と同様の方法によってアニール処理が行われた。なお、ステップＳ５において、３５０℃、４００℃、４５０℃及び５００℃の４種類の異なる温度でアニール処理が行われて、各評価用素子７０が作成された。
　実施例１に対応する評価用素子７０として、間隙７３の距離を５μｍから３０μｍまで５μｍずつ異ならせた複数の素子が作成された。
　（実施例２）
　図４Ａは、実施例２として作成した評価用素子７１の構成を模式的に示す断面図であり、図４Ｂは、評価用素子７１の構成を模式的に示す平面図である。評価用素子７０は、以下の方法で製造されたものである。まず、ステップＳ１及びＳ２が実行された後、ステップＳ３と同様の方法によって、間隙７３を有した状態で、２つの第一金属層１９（１９ａ，１９ｂ）が形成された。その後、ステップＳ４を行わずに、すなわち第二金属層２０が形成されずに、ステップＳ５と同様の方法によってアニール処理が行われた。なお、アニールは、実施例１と同様に、３５０℃、４００℃、４５０℃及び５００℃の４種類の温度で行われた。
　実施例２に対応する評価用素子７１としても、実施例１に対応する評価用素子７０と同様に、間隙７３の距離を５μｍから３０μｍまで５μｍずつ異ならせた複数の素子が作成された。
　（検証結果）
　間隙７３の異なる複数の実施例１の評価用素子７０に対し、第二金属層２０ａにプローバ２３ａを接触させ、第二金属層２０ｂにプローバ２３ｂを接触させて、プローバ２３ａ及び２３ｂを通じて両電極間に電圧を印加したときの電流電圧特性（Ｉ－Ｖ特性）が得られた。この測定方法は、いわゆるＴＬＭ（Transmission Line Model）法に基づくものである。そして、各評価用素子７０の抵抗値が、得られたＩ－Ｖ特性から導出され、第二金属層２０とｐ型半導体層３２の接触比抵抗が、間隙７３の距離と各評価用素子７０の抵抗値の関係から算定された。
　同様に、間隙７３の異なる複数の実施例２の評価用素子７１に対し、第一金属層１９ａにプローバ２３ａを接触させ、第一金属層１９ｂにプローバ２３ｂを接触させて、プローバ２３ａ及び２３ｂを通じて両電極間に電圧を印加したときの電流電圧特性（Ｉ－Ｖ特性）が得られた。各評価用素子７１の抵抗値が、このＩ－Ｖ特性から導出され、第一金属層１９とｐ型半導体層３２の接触比抵抗が、間隙７３の距離と各評価用素子７０の抵抗値の関係から算定された。
　図５は、上記の方法によって算定された、実施例１及び実施例２における接触比抵抗が、アニール温度毎に示された表である。図５によれば、各アニール温度において、実施例１の接触比抵抗は、いずれも実施例２の接触比抵抗に比べて高くなっていることが理解される。実施例１の接触比抵抗は、第一金属層１９の上面に第二金属層２０が形成されている箇所における、当該第一金属層１９と半導体層３０の界面、すなわち第一界面５の抵抗に対応する。実施例２の接触比抵抗は、第一金属層１９の上面に第二金属層２０が形成されていない箇所における、当該第一金属層１９と半導体層３０の界面、すなわち第二界面６の抵抗に対応する。
　図５の結果より、第二金属層２０が第一金属層１９の上面の一部分に形成された状態で、アニールが行われることで、第一金属層１９と半導体層３０の界面の抵抗に差が設けられることが分かる。なお、特にアニール温度が４００℃の場合と４５０℃の場合には、アニール温度が３５０℃の場合や５００℃の場合と比べて、実施例１と実施例２の接触比抵抗差を極めて大きくできていることが分かる。これにより、ステップＳ５におけるアニール処理は、４００℃以上４５０℃以下で実施するのがより好ましいといえる。
　　＜光出力に関する検証＞
　次に、上述した方法によって製造された半導体発光素子１が、従来の構成よりも光出力が高くなる点につき、実施例及び比較例を参照して説明される。
　（実施例３）
　実施例３の素子として、上述したステップＳ１～Ｓ１２を経て製造された半導体発光素子１（図１Ａ～図１Ｃを参照）が採用された。
　（比較例１）
　比較例１の素子として、ステップＳ４を行わずに製造された半導体発光素子８１が採用された。すなわち、比較例１の半導体発光素子は、第一金属層１９が形成された後、第二金属層２０が形成されることなくアニール処理が行われ、その後ステップＳ６～Ｓ１２を経て製造されたものに対応する。図６Ａは、比較例１の半導体発光素子８１の構造を模式的に示す断面図である。この構造は、従来例の半導体発光素子に対応するものである。
　（比較例２）
　比較例２の素子として、ステップＳ３の後、第二金属層２０が第一金属層１９の上面全面に形成され、ステップＳ５に係るアニール処理が行われ、その後ステップＳ６～Ｓ１２を経て製造された半導体発光素子８２が採用された。図６Ｂは、比較例２の半導体発光素子８２の構造を模式的に示す断面図である。
　（比較例３）
　比較例３の素子として、ステップＳ４とステップＳ５の順番を入れ替えて製造された半導体発光素子８３が採用された。すなわち、比較例３の素子は、第一金属層１９が形成された後、先にアニール処理が実行されてから、実施例１と同様に第二金属層２０が形成され、その後ステップＳ６～Ｓ１２を経て製造されたものに対応する。図６Ｃは、比較例３の半導体発光素子８３の構造を模式的に示す断面図である。比較例３の半導体発光素子８３は、構造的には図１Ａに示す実施例３の半導体発光素子１と同じになる。
　図７は、上記実施例３の半導体発光素子１及び比較例１～３の各半導体発光素子（８１～８３）のＩ－Ｌ特性（電流光出力特性）を示すグラフである。図７によれば、実施例３の半導体発光素子は、比較例１～３の各半導体発光素子と比べて、光出力が極めて高くなっていることが分かる。
　比較例１の半導体発光素子８１は、ｎ側電極（４２，４３）の鉛直下方に抵抗の高い材料が形成されていない結果、電流が半導体層３０内を支持基板１１の面に直交する方向に沿って比較的流れやすくなっているものと考えられる。この結果、比較例１の半導体発光素子８１は、多くの電流が活性層３３内の限られた領域に流れてしまい、発光領域が限定的になってしまったことで、実施例３の半導体発光素子１よりも光出力が低くなっているものと推察される。
　比較例２の半導体発光素子８２では、第二金属層２０が、第一金属層１９の全面に接触するように形成されている。この結果、第一金属層１９と半導体層３０の界面の抵抗が全体的に高くなっている。つまり、第一金属層１９と半導体層３０の界面において、抵抗の低い箇所と抵抗の高い箇所が形成されているわけではないため、やはり、電流が、半導体層３０内を、支持基板１１の面に直交する方向に沿って比較的流れやすくなっているものと考えられる。
　比較例３の半導体発光素子８３は、第二金属層２０が形成される前に、アニール処理が行われることで製造されている。このため、アニール処理が行われた後に、第二金属層２０が、第一金属層１９の上面の一部分に形成されたとしても、第一金属層１９と半導体層３０の界面の抵抗はアニール時において決定される。このため、比較例３の半導体発光素子３１は、比較例１の半導体発光素子８１とほぼ同様の状態となる。つまり、ｎ側電極（４２，４３）の鉛直下方に抵抗の高い材料が形成されていないことになるので、電流が、半導体層３０内を、支持基板１１の面に直交する方向に沿って比較的流れやすくなっているものと考えられる。
　これに対し、実施例１の半導体発光素子１は、第一金属層１９と半導体層３０の界面のうち、ｎ側電極（４２，４３）の鉛直下方の位置については、抵抗値が高い第一界面５が形成され、それ以外の箇所については、第一界面５よりも抵抗値が低い第二界面６が形成される。よって、電流は半導体層３０内を支持基板１１の面に直交する方向に流れにくくなり、活性層３３内を流れる電流の経路が水平方向に拡げられることができる。これにより、活性層３３内の発光領域が水平方向に拡げられて、高い光出力が実現したものと考えられる。
　　＜ｎ側電極（４２，４３）の幅と第二金属層２０の幅の関係に関する検証＞
　ｎ側電極（４２，４３）の幅ｄと第二金属層２０の幅Ｄとの関係を変えながらステップＳ１～Ｓ１２の各ステップが実行されることで、複数の半導体発光素子１が作製された。
　（実施例４）
　ｎ側電極（４２，４３）の幅ｄが１０μｍに、第二金属層２０の幅Ｄが３０μｍに設定されて、半導体発光素子１が作製された。このときのｄ／Ｄの値は３３％である。
　（実施例５）
　ｎ側電極（４２，４３）の幅ｄが２０μｍに、第二金属層２０の幅Ｄが５０μｍに設定されて、半導体発光素子１が作製された。このときのｄ／Ｄの値は４０％である。
　（実施例６）
　ｎ側電極（４２，４３）の幅ｄが１５μｍに、第二金属層２０の幅Ｄが３０μｍに設定されて、半導体発光素子１が作製された。このときのｄ／Ｄの値は５０％である。
　（実施例７）
　ｎ側電極（４２，４３）の幅ｄが２０μｍに、第二金属層２０の幅Ｄが３０μｍに設定されて、半導体発光素子１が作製された。このときのｄ／Ｄの値は６７％である。
　図８は、実施例４～７の半導体発光素子１の光出力を比較した表である。評価の結果については、以下の通りである。従来の素子に対応する比較例１の半導体発光素子８１と比べて、極めて光出力が向上した素子が「Ａ」と評価されている。「Ａ」の素子ほどではないが、比較例１の半導体発光素子８１と比べて、光出力が向上した素子が「Ｂ」と評価されている。比較例１の半導体発光素子８１と比べて、ほんのわずかに光出力が向上した素子が「Ｃ」と評価されている。
　図８によれば、実施例４及び５の半導体発光素子１の光出力が高く、実施例６の半導体発光素子１の光出力が次に高く、実施例７の半導体発光素子１の光出力が最も低いことが分かる。すなわち、第二金属層２０の幅Ｄに対するｎ側電極（４２，４３）の幅ｄの値が５０％を超えると、半導体発光素子１の光出力を向上させる効果が十分には得られないと考えられる。
　上述したように、ステップＳ５のアニール工程において、上層に第二金属層２０が形成されている第一金属層１９の箇所に対しては、上面が露出している第一金属層１９の箇所よりも酸素の導入量が少なくなる。この結果、前者の第一金属層１９の箇所は、後者の第一金属層１９の箇所よりも、半導体層３０との界面における抵抗が高くなる。しかし、実際には第二金属層２０の側方からも酸素が導入されるため、上面に第二金属層２０に覆われた第一金属層１９の全てにおいて、半導体層３０との界面が高抵抗になるわけではない。すなわち、第一金属層１９の外縁に近い箇所においては、第二金属層２０の側方から導入される酸素によってコンタクトが形成されることが考えられる。
　そこで、第二金属層２０の側方から酸素が流入することに鑑み、第二金属層２０の幅Ｄが、ｎ側電極（４２，４３）の幅ｄよりも十分厚く設定される場合を考える。このとき、仮に第二金属層２０の外縁から酸素が流入されたとしても、支持基板１１の面に平行な方向に係る第二金属層２０の中央付近、すなわちｎ側電極（４２，４３）と鉛直方向に対向する位置付近については、十分な酸素が供給されない。
　図８の結果に鑑みれば、第二金属層２０の幅Ｄに対するｎ側電極（４２，４３）の幅ｄの値が５０％以下、すなわち、ｎ側電極（４２，４３）の幅ｄに対する第二金属層２０の幅Ｄの値が２倍以上に設定されるのが好ましいと考えられる。言い換えれば、ｎ型半導体層３５とｎ側電極（４２，４３）の接触面積が、支持基板１１の面に直交する方向にｎ側電極と対向する位置における第二金属層２０と第一金属層１９の接触面積の、５０％以下に設定されるのが好ましいと言える。これにより、第一金属層１９と半導体層３０の界面の抵抗が、ｎ側電極（４２，４３）との鉛直方向に対向する位置において、ｎ側電極（４２，４３）との鉛直方向に対向しない位置よりも、高く設定されることができる。
　　＜第一金属層１９と第二金属層２０の面積比に関する検証＞
　ステップＳ４において形成される第二金属層２０の面積を変えながら、ステップＳ１～Ｓ１２の各ステップが実行されることで、複数の半導体発光素子１が作製された。
　（実施例８）
　第一金属層１９の面積Ｇ１が９４００００μｍ2に設定され、第二金属層２０の総面積Ｇ２が２８２０００μｍ2に設定されて、半導体発光素子１が作製された。このときのＧ２／Ｇ１の値は３０％である。なお、以下の実施例９～１１において、第一金属層１９の面積Ｇ１は共通である。
　（実施例９）
　第二金属層２０の総面積Ｇ２が、４７００００μｍ2に設定された。このときのＧ２／Ｇ１の値は、５０％である。
　（実施例１０）
　　第二金属層２０の総面積Ｇ２が、５６５０００μｍ2に設定された。このときのＧ２／Ｇ１の値は、６０％である。
　（実施例１１）
　　第二金属層２０の総面積Ｇ２が、６６００００μｍ2に設定された。このときのＧ２／Ｇ１の値は、７０％である。
　（比較例２）
　　第二金属層２０の総面積Ｇ２が、９４００００μｍ2に設定された。この条件下で製造される素子は、第二金属層２０が第一金属層１９の上面全面に形成され、ステップＳ５に係るアニール処理が行われ、その後ステップＳ６～Ｓ１２を経て製造された、上記比較例２の半導体発光素子８２に対応するものである。なお、このときのＧ２／Ｇ１の値は１００％である。
　図９は、実施例８～１１の半導体発光素子１及び比較例２の半導体発光素子８２の光出力を比較した表である。「Ａ」、「Ｂ」、「Ｃ」の評価の内容については、図８と同様である。比較例１の半導体発光素子８１と比べて、同程度の光出力である素子が、「Ｄ」と評価されている。
　比較例２の半導体発光素子８２は、実施例８～１１の半導体発光素子１と比べて、著しく低い光出力を示した。この理由は上述した通りである。また、実施例１１の半導体発光素子１は、実施例８～１０の半導体発光素子１と比べると、少し低い光出力を示した。実施例８～１０の間では、実施例８及び９の半導体発光素子１が、最も高い光出力を示した。実施例１０の半導体発光素子１は、実施例８及び９よりは低い光出力を示したが、実施例１１よりは高い光出力を示した。
　この結果より、第二金属層２０が第一金属層１９の上面に広範囲に形成されると、接触抵抗の高い第一界面５が形成される領域が極めて高まることで、半導体層３０内を流れる電流を水平方向に拡げる効果が抑制されてしまうことが示唆される。図９の結果からは、第一金属層１９の面積Ｇ１に対する第二金属層２０の面積Ｇ２の比（Ｇ２／Ｇ１）が、６０％以下とされるのが好ましいと言える。
　［別実施形態］
　以下、別実施形態について説明される。
　〈１〉　上述された実施形態において、半導体発光素子１は第二金属層２０を備えて構成された。しかし、「製造方法」の項で上述されたように、第二金属層２０は、ステップＳ５に係るアニール工程時において、第一金属層１９の上面の一部を覆うことで酸素の導入量に差をつけるために設けられている。このため、ステップＳ５に係るアニール工程が完了した後に、第二金属層２０が除去されても構わない。
　〈２〉　上述した構造及び製造方法は、あくまで実施形態の一例であって、これらの構成やプロセスの全てを備えなければならないというものではない。例えば、ハンダ層１７は、成長基板６１と支持基板１１の貼り合わせを効率的に行うべく形成されたものであり、これら２基板の貼り合わせが実現できるのであれば半導体発光素子１の機能を実現する上で必ずしも必要なものではない。
　〈３〉　本明細書において、ある層Ａの「上層」又は「上方」に別の層Ｂが形成されるという表現は、素子を回転させたり上下を反転させることで、層Ａの上層又は上方に層Ｂが位置する構成を含む趣旨である。同様に、本明細書において、ある層Ａの「下層」又は「下方」に別の層Ｂが形成されるという表現は、素子を回転させたり上下を反転させることで、層Ａの下層又は下方に層Ｂが位置する構成を含む趣旨である。「上面」及び「底面」という表現についても同様である。
　上記実施形態では、ｐ型半導体層（３１，３２）が第一金属層１９に接触し、光がｎ型半導体層３５側から取り出される構成について説明された。しかし、ｐ型半導体層とｎ型半導体層の位置が反転された構成が採用されることも可能である。
　　　　１　　　：　　半導体発光素子
　　　　５　　　：　　第一界面
　　　　６　　　：　　第二界面
　　　１１　　　：　　支持基板
　　　１３　　　：　　ハンダ層
　　　１５　　　：　　ハンダ層
　　　１７　　　：　　ハンダ拡散防止層
　　　１９（１９ａ，１９ｂ）　　　：　　第一金属層
　　　２０（２０ａ，２０ｂ）　　　：　　第二金属層
　　　２１　　　：　　絶縁層
　　　２３ａ，２３ｂ　　　：　　プローバ
　　　３０　　　：　　半導体層
　　　３１　　　：　　ｐ型半導体層
　　　３２　　　：　　ｐ型半導体層
　　　３３　　　：　　活性層
　　　３５　　　：　　ｎ型半導体層
　　　３６　　　：　　アンドープ層
　　　４０　　　：　　エピタキシャル層
　　　４２　　　：　　ｎ側電極
　　　４３　　　：　　ｎ側電極
　　　４５　　　：　　ワイヤ
　　　６１　　　：　　成長基板
　　　７０　　　：　　評価用素子
　　　７１　　　：　　評価用素子
　　　７３　　　：　　間隙
　　　８１　　　：　　比較例１の半導体発光素子
　　　８２　　　：　　比較例２の半導体発光素子
　　　８３　　　：　　比較例３の半導体発光素子
　　　９０　　　：　　従来の半導体発光素子
　　　９１　　　：　　支持基板
　　　９２　　　：　　導電層
　　　９３　　　：　　反射膜
　　　９４　　　：　　絶縁層
　　　９５　　　：　　反射電極
　　　９６　　　：　　ｐ型半導体層
　　　９７　　　：　　活性層
　　　９８　　　：　　ｎ型半導体層
　　　９９　　　：　　半導体層
　　１００　　　：　　ｎ側電極

Claims (8)

  1. 　半導体発光素子の製造方法であって、
    　成長基板の上層に活性層を含む半導体層を形成する工程（ａ）、
    　前記半導体層の上面に第一金属層を形成する工程（ｂ）、
    　前記工程（ｂ）の後にアニール処理を行うことなく前記第一金属層の上面の一部に第二金属層を形成する工程（ｃ）、
    　及び、前記工程（ｃ）の後にアニール処理を行う工程（ｄ）を有することを特徴とする半導体発光素子の製造方法。
  2. 　前記工程（ａ）は、前記成長基板の上層にｎ型又はｐ型の第一半導体層を形成する工程、前記第一半導体層の上層に前記活性層を形成する工程、及び前記活性層の上層に前記第一半導体層とは異なる導電型の第二半導体層を形成する工程を有しており、
    　前記工程（ｄ）の後に、前記第一金属層及び前記第二金属層の上層に支持基板を形成する工程（ｅ）、
    　前記成長基板を剥離する工程（ｆ）、
    　及び、前記第一半導体層の上面のうち、前記活性層とは反対側の面であって、前記支持基板の面に直交する方向に前記第二金属層と対向する位置に第一電極を形成する工程（ｇ）を有することを特徴とする請求項１に記載の半導体発光素子の製造方法。
  3. 　前記第一金属層はＡｇを含む材料で構成され、
    　前記第二金属層はＴｉ、Ｐｔ、Ｍｏ、Ｒｈ、Ｃｕ、Ａｕ、Ｍｇ、Ｎｉ、及びＷの少なくとも一つを含む材料で構成されることを特徴とする請求項１又は２に記載の半導体発光素子の製造方法。
  4. 　支持基板上に、ｎ型又はｐ型の第一半導体層と、前記第一半導体層とは導電型の異なる第二半導体層と、前記第一半導体層及び前記第二半導体層の間に形成された活性層とを有する半導体発光素子であって、
    　前記第一半導体層の上面に接触して形成された第一電極と、
    　前記第二半導体層の底面に接触して形成された第一金属層と、
    　前記第一金属層の底面のうち、前記支持基板の面に直交する方向に関して前記第一電極と対向する位置に接触して形成された第二金属層を備え、
    　前記第一金属層と前記第二半導体層の界面のうち、前記支持基板の面に直交する方向に前記第二金属層と対向する位置の第一界面の抵抗が、前記方向に前記第二金属層と対向しない位置の第二界面の抵抗よりも高いことを特徴とする半導体発光素子。
  5. 　前記第一金属層はＡｇを含む材料で構成され、
    　前記第二金属層はＴｉ、Ｐｔ、Ｍｏ、Ｒｈ、Ｃｕ、Ａｕ、Ｍｇ、Ｎｉ、及びＷの少なくとも一つを含む材料で構成されることを特徴とする請求項４に記載の半導体発光素子。
  6. 　前記第一金属層の上面全面が前記第二半導体層の底面に接触していることを特徴とする請求項４又は５に記載の半導体発光素子。
  7. 　前記第二金属層が前記第一金属層の底面に接触している領域の総面積が、前記第二半導体層の面積の６０％以下であることを特徴とする請求項６に記載の半導体発光素子。
  8. 　前記第一半導体層と前記第一電極の接触面積は、当該第一電極と前記支持基板の面に直交する方向に対向する位置における前記第二金属層と前記第一金属層の接触面積の５０％以下であることを特徴とする請求項４～７のいずれか１項に記載の半導体発光素子。
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