[go: up one dir, main page]

WO2015019411A1 - 半導体集積回路装置 - Google Patents

半導体集積回路装置 Download PDF

Info

Publication number
WO2015019411A1
WO2015019411A1 PCT/JP2013/071213 JP2013071213W WO2015019411A1 WO 2015019411 A1 WO2015019411 A1 WO 2015019411A1 JP 2013071213 W JP2013071213 W JP 2013071213W WO 2015019411 A1 WO2015019411 A1 WO 2015019411A1
Authority
WO
WIPO (PCT)
Prior art keywords
memory cell
region
misfet
bit line
access
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2013/071213
Other languages
English (en)
French (fr)
Inventor
新居　浩二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2015530577A priority Critical patent/JPWO2015019411A1/ja
Priority to US14/909,135 priority patent/US9515076B2/en
Priority to CN201380078485.XA priority patent/CN105408960B/zh
Priority to KR1020167003454A priority patent/KR20160040577A/ko
Priority to EP13891121.9A priority patent/EP3032540B1/en
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to PCT/JP2013/071213 priority patent/WO2015019411A1/ja
Priority to TW103118160A priority patent/TWI647811B/zh
Publication of WO2015019411A1 publication Critical patent/WO2015019411A1/ja
Anticipated expiration legal-status Critical
Priority to US15/338,390 priority patent/US9711512B2/en
Priority to US15/635,970 priority patent/US9972629B2/en
Priority to US15/960,492 priority patent/US20180240801A1/en
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6211—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies integral with the bulk semiconductor substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/257—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are characterised by top-view geometrical layouts, e.g. interdigitated, semi-circular, annular or L-shaped electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • H10W20/43—

Definitions

  • the present application relates to a semiconductor integrated circuit device (or semiconductor device), and can be applied to, for example, an SRAM (Static Random Access Memory) circuit and a device having the same.
  • SRAM Static Random Access Memory
  • Patent Document 1 Japanese Unexamined Patent Publication No. 2011-171753
  • Patent Document 2 US Pat. No. 6,535,453
  • Patent Document 3 Japanese Unexamined Patent Publication No. 2003-297793
  • Patent Document 4 Japanese Patent No. 8238142
  • Patent Document 5 Japanese Patent Laid-Open No. 2002-43441
  • Patent Document 5 relates to a multi-port SRAM.
  • the center of the cell is an N-type well region.
  • an SRAM layout in which P-type well regions are arranged on both sides thereof.
  • Patent Document 6 similarly relates to a multi-port SRAM. There are disclosed various triple-port SRAM circuits and cell layouts corresponding to them.
  • Patent Document 7 Japanese Unexamined Patent Publication No. 2011-35398 (Patent Document 7) or US Pat. No. 8,0094,633 (Patent Document 8) corresponding thereto relates to a multi-port SRAM.
  • Patent Document 8 Japanese Unexamined Patent Publication No. 2011-35398
  • Patent Document 8 US Pat. No. 8,0094,633
  • Patent Document 8 Japanese Unexamined Patent Publication No. 2011-35398
  • Patent Document 8 US Pat. No. 8,0094,633
  • a multi-port SRAM is mixedly mounted together with a logic circuit such as a digital signal processing circuit.
  • a logic circuit such as a digital signal processing circuit.
  • 1 port is a differential write & read port
  • 2 ports are single-ended read only ports.
  • the write and read ports are limited to one and that high-speed read characteristics as high as differential read cannot be expected with single-ended read. Became clear.
  • the outline of an embodiment of the present application is that, in a memory cell structure of an embedded SRAM, it has three differential write & read ports (transmission gate base), and an N well region, for example, in the center of the cell. And a P-well region is arranged on both sides thereof.
  • a plurality of high-speed write & read ports can be secured without significantly increasing the cell occupation area.
  • FIG. 1 is an overall chip top view for explaining an outline of a layout of a memory-embedded logic chip that is an example of a semiconductor chip in a semiconductor integrated circuit device according to an embodiment of the present application
  • FIG. 2 is a circuit block diagram for explaining an example of a relationship between an embedded SRAM area EM and a digital signal processing circuit area DSP in FIG. 1.
  • FIG. 2 is a schematic circuit diagram of a memory cell region MC in FIG. 1 for explaining a basic cell layout (all complementary bit line configuration 3 ports) of an embedded SRAM in the semiconductor integrated circuit device according to the embodiment of the present application.
  • FIG. 4 is an enlarged plan layout view (displaying up to a third layer embedded wiring) of the memory cell region MC of FIG. 1 corresponding to FIG. 3;
  • FIG. 5 is an enlarged plan layout view (displaying up to 1-2 interlayer vias 21) of the memory cell region MC of FIG. 1 corresponding to FIG. 4;
  • FIG. 5 is an enlarged plan layout view (mainly showing a second layer embedded wiring M2 and a third layer embedded wiring M3) of the memory cell region MC of FIG. 1 corresponding to FIG. 4; Expansion of the memory cell region MC in FIG. 1 corresponding to FIG. 5 for explaining the first modification (active region equal width type 3 port) regarding the cell layout of the embedded SRAM in the semiconductor integrated circuit device of the one embodiment of the present application.
  • FIG. 6 is a plan layout view (displaying up to 1-2 interlayer via 21).
  • FIG. 8 is a device cross-sectional view corresponding to the X-X ′ cross section of FIG. 7.
  • FIG. 1 corresponding to FIG. 7 for explaining a modification 2 (A port type N channel type MISFET active region wide type 3 port) concerning the cell layout of the embedded SRAM in the semiconductor integrated circuit device of the embodiment of the present application.
  • FIG. 4 is an enlarged plan layout view (displaying up to 1-2 interlayer via 21) of a memory cell region MC.
  • FIG. 1 corresponding to FIG. 5 for explaining a third modification (A port system high Vth-B & C port system low Vth type 3 port) regarding the cell layout of the embedded SRAM in the semiconductor integrated circuit device of the embodiment of the present application.
  • FIG. 6 is an enlarged plan layout view (displaying up to 1-2 interlayer via 21) of the memory cell region MC of FIG.
  • the memory cell region MC (vertical) in FIG.
  • FIG. 12 is an enlarged plan layout view (displaying up to a third layer embedded wiring) of the memory cell region MC1 of FIG. 11 and its periphery.
  • FIG. 13 is an enlarged plan layout view (displaying up to 1-2 interlayer vias 21) of the memory cell region MC of FIG. 1 corresponding to FIG. 12;
  • FIG. 13 is an enlarged plan layout view (mainly showing a second layer embedded wiring M2 and a third layer embedded wiring M3) of the memory cell region MC of FIG. 1 corresponding to FIG.
  • FIG. 12 is a schematic circuit diagram illustrating an example of a read circuit (also including a write circuit) corresponding to FIG. 11.
  • FIG. 13 is an enlarged plan layout view (up to the second layer embedded wiring is shown) showing the range of FIG. 12 expanded to three adjacent cells in the upward direction.
  • FIG. 17 is an enlarged plan layout view corresponding to FIG. 16 (mainly showing a second layer embedded wiring M2 and a third layer embedded wiring M3).
  • Memory cell region MC (FIG. 1) corresponding to FIG. 11 for explaining the fifth modification (partial single-ended bit line configuration 4 ports) regarding the cell layout of the embedded SRAM in the semiconductor integrated circuit device according to the embodiment of the present application.
  • 3 is a schematic circuit diagram in a vertical direction, that is, three cells are displayed in the bit line direction.
  • FIG. 19 is an enlarged plan layout view (up to the third layer embedded wiring) of the memory cell region MC1 and the periphery thereof in FIG. 18;
  • FIG. 20 is an enlarged plan layout view (displaying up to 1-2 interlayer via 21) of the memory cell region MC of FIG. 1 corresponding to FIG. 19;
  • FIG. 20 is an enlarged plan layout view (mainly showing a second layer embedded wiring M2 and a third layer embedded wiring M3) of the memory cell region MC of FIG. 1 corresponding to FIG. 19;
  • FIG. 19 is a schematic circuit diagram (C port system single-ended bit line) illustrating an example of a read circuit corresponding to FIG. 18;
  • FIG. 19 is a schematic circuit diagram (D port system single-ended bit line) illustrating an example of a read circuit corresponding to FIG. 18;
  • FIG. 20 is an enlarged plan layout diagram showing the range of FIG. 19 expanded to three adjacent cells in the upward direction (however, up to the second layer embedded wiring is displayed);
  • FIG. 25 is an enlarged plan layout diagram corresponding to FIG. 24 (displaying up to 1-2 interlayer via 21).
  • FIG. 25 is an enlarged plan view layout diagram (mainly showing a second layer embedded wiring M2 and a third layer embedded wiring M3) corresponding to FIG. 24;
  • FIG. 1 is an enlarged plan layout view of the memory cell region MC of FIG.
  • FIG. 28 is an enlarged plan layout view (mainly showing a second layer embedded wiring M2 and a third layer embedded wiring M3) of the memory cell region MC of FIG. 1 corresponding to FIG. 27; 1 is an enlarged planar layout of the memory cell region MC of FIG. 1 for explaining a modified example 7 (B & C port-based access MISFET mutual upside down three ports) related to the cell layout of the embedded SRAM in the semiconductor integrated circuit device according to the embodiment of the present application. It is a figure (displaying to 3rd layer embedded wiring).
  • FIG. 28 is an enlarged plan layout view (mainly showing a second layer embedded wiring M2 and a third layer embedded wiring M3) of the memory cell region MC of FIG. 1 corresponding to FIG. 27; 1 is an enlarged planar layout of the memory cell region MC of FIG. 1 for explaining a modified example 7 (B & C port-based access MISFET mutual upside down three ports) related to the cell layout of the embedded SRAM in the semiconductor integrated circuit device according to the embodiment of the present application. It is
  • FIG. 30 is an enlarged plan layout diagram (displaying up to 1-2 interlayer via 21) of the memory cell region MC of FIG. 1 corresponding to FIG. 29;
  • FIG. 30 is an enlarged plan view layout (mainly showing a second layer embedded wiring M2 and a third layer embedded wiring M3) of the memory cell region MC of FIG. 1 corresponding to FIG. 29;
  • 1 is an enlarged plan layout view (1-2) of the memory cell region MC of FIG. 1 for explaining a modification 8 (FIN basic type 3 port) related to the cell layout of the embedded SRAM in the semiconductor integrated circuit device of the embodiment of the present application. (Up to interlayer via 21 is displayed).
  • FIG. 33 is a device perspective view showing an example of a three-dimensional shape of the FIN-type MIFET of FIG. 32.
  • FIG. 30 is an enlarged plan layout diagram (displaying up to 1-2 interlayer via 21) of the memory cell region MC of FIG. 1 corresponding to FIG. 29;
  • FIG. 30 is an enlarged plan view layout (mainly showing a second
  • FIG. 3 is a schematic circuit diagram of a memory cell region MC.
  • FIG. FIG. 35 is an enlarged plan layout view (displaying up to 1-2 interlayer via 21) of the memory cell region MC of FIG. 1 corresponding to FIG. 34; Memory cell region MC of FIG. 1 corresponding to FIG. 34 for explaining Modification Example 9 (A port system access MISFET parallel FIN type 3 port) regarding the cell layout of the embedded SRAM in the semiconductor integrated circuit device of the one embodiment of the present application.
  • It is a schematic circuit diagram.
  • FIG. 36 is an enlarged plan layout view (displaying up to 1-2 interlayer via 21) of the corresponding memory cell region MC of FIG. 3 is a schematic circuit configuration diagram of an embedded SRAM region EM for explaining an outline of the embedded SRAM in the semiconductor integrated circuit device according to the embodiment of the present application.
  • FIG. 3 is a schematic circuit configuration diagram of an embedded SRAM region EM for explaining an outline of the embedded SRAM in the semiconductor integrated circuit device according to the embodiment of the present application.
  • each memory cell region has a rectangular shape having a long side and a short side in plan view, and includes the following: (D1) a first well region having a first conductivity type provided at a central portion with respect to the long side; (D2) a second well region and a third well region having a second conductivity type provided on both sides of the first well region with respect to the long side; (D3) a first bit line and a second bit line extending in a direction orthogonal to the long side and forming a mutually complementary pair; (D4) a third bit line and a fourth bit line extending in a direction orthogonal to the long side and forming a mutually complementary pair; (D5)
  • each memory cell region further includes: (D6) data storage unit; (D7) a first storage node provided in the data storage unit; (D8) a second storage node provided in the data storage unit and complementary to the first storage node; (D9) a first driver MISFET provided in the second well region and having one of its source and drain terminals connected to the first storage node; (D10) a second driver MISFET which is the data storage unit and is provided in the third well region, and one of the source and drain terminals thereof is connected to the second storage node; (D11) a first access MISFET provided in the second well region, with one of its source and drain terminals connected to the first storage node and the other connected to the first bit line; (D12) a second access MISFET provided in the third well region, with one of its source and drain terminals connected to the second storage node and the other connected to the second bit line; (D13) a third access MISFET provided in the second well region, with one of its source
  • each memory cell region further includes: (D17) The first driver MISFET and the first access MISFET are formed, and the first driver MISFET and the first access MISFET have a rectangular shape extending in the second well region in a direction perpendicular to the long side. Active area of; (D18) The third access MISFET and the fifth access MISFET are formed, and the second access MISFET has a rectangular shape extending in the second well region in a direction perpendicular to the long side.
  • each memory cell region further includes: (D21) a first local interconnect that interconnects the impurity regions of the first active region and the second active region; (D22) A second local interconnect that interconnects the impurity regions of the third active region and the fourth active region.
  • each memory cell region further includes: (D23) a first pull-up MISFET which is the data storage unit and is provided in the first well region, and one of its source and drain terminals is connected to the first storage node; (D24) a second pull-up MISFET provided in the first well region and having one of its source and drain terminals connected to the second storage node; (D25) A power supply wiring that is connected to the other terminals of the first pull-up MISFET and the second pull-up MISFET, extends in a direction orthogonal to the long side, and includes a first layer embedded wiring .
  • each memory cell region further includes: (D23) a first pull-up MISFET which is the data storage unit and is provided in the first well region, and one of its source and drain terminals is connected to the first storage node; (D24) a second pull-up MISFET provided in the first well region and having one of its source and drain terminals connected to the second storage node;
  • all MISFETs constituting each memory cell region are constituted by Fin-type FETs.
  • each memory cell region or any one of the memory cell regions adjacent above and below has the following: (D26) a first word line extending in a direction parallel to the long side in the memory cell region and controlling the first access MISFET and the second access MISFET in the memory cell region; (D27) In a memory cell region adjacent in the vertical direction of the memory cell region, the memory cell region extends in a direction parallel to the long side, and the adjacent memory cell region and the third access MISFET of the memory cell region A second word line for controlling the fourth access MISFET; (D28) The fifth access MISFET of the memory cell region extending in the direction parallel to the long side in the memory cell region and adjacent to the memory cell region and the vertical direction of the memory cell region, and A third word line for controlling the sixth access MISFET.
  • the widths of the first active region, the second active region, the third active region, and the fourth active region are: equal.
  • each memory cell region has a rectangular shape having a long side and a short side in plan view, and includes the following: (D1) a first well region provided in the center with respect to the long side; (D2) a second well region and a third well region provided on both sides of the first well region with respect to the long side; (D3) a first bit line and a second bit line extending in a direction orthogonal to the long side and forming a mutually complementary pair; (D4) a third bit line and a fourth bit line extending in a direction orthogonal to the long side and forming a mutually complementary pair; (D5) A fifth bit line and a sixth bit line that extend in a direction
  • each memory cell region further includes: (D6) data storage unit; (D7) a first storage node provided in the data storage unit; (D8) a second storage node provided in the data storage unit and complementary to the first storage node; (D9) a first driver MISFET provided in the second well region and having one of its source and drain terminals connected to the first storage node; (D10) a second driver MISFET which is the data storage unit and is provided in the third well region, and one of the source and drain terminals thereof is connected to the second storage node; (D11) a first access MISFET provided in the second well region, with one of its source and drain terminals connected to the first storage node and the other connected to the first bit line; (D12) a second access MISFET provided in the third well region, with one of its source and drain terminals connected to the second storage node and the other connected to the second bit line; (D13) a third access MISFET provided in the second well region, with one of its
  • each memory cell region further includes: (D17) The first driver MISFET and the first access MISFET are formed, and the first driver MISFET and the first access MISFET have a rectangular shape extending in the second well region in a direction perpendicular to the long side. Active area of; (D18) The third access MISFET and the fifth access MISFET are formed, and the second access MISFET has a rectangular shape extending in the second well region in a direction perpendicular to the long side.
  • each memory cell region further includes: (D21) a first local interconnect that interconnects the impurity regions of the first active region and the second active region; (D22) A second local interconnect that interconnects the impurity regions of the third active region and the fourth active region.
  • the width of the first active region is wider than the width of the second active region, and the width of the third active region is the fourth active region. It is wider than the width of the active area.
  • each memory cell region or one of the memory cell regions adjacent to the upper and lower sides thereof further has the following: (D23) a first word line extending in a direction parallel to the long side in the memory cell region and controlling the first access MISFET and the second access MISFET in the memory cell region; (D24) The memory cell region extends in a direction parallel to the long side at or near the boundary region of the memory cell region vertically adjacent to the memory cell region, and the third access MISFETs of these memory cell regions and A second word line for controlling the fourth access MISFET; (D25) A third word that extends in the direction parallel to the long side in the memory cell region and controls the fifth access MISFET in the memory cell region adjacent to the memory cell region in the vertical direction line; (D26) A fourth word line extending in a direction parallel to the long side in the memory cell region vertically adjacent to the memory cell region and controlling the sixth access MISFET of these memory cell regions .
  • semiconductor device or “semiconductor integrated circuit device” mainly refers to various types of transistors (active elements) alone, and resistors, capacitors, etc. as semiconductor chips (eg, single crystal). A silicon substrate) or a semiconductor chip packaged.
  • MISFET Metal Insulator Semiconductor Effect Transistor
  • MOSFET Metal Oxide Field Element Effect Transistor
  • CMOS Complementary Metal Oxide Semiconductor
  • the wafer process of today's semiconductor integrated circuit device that is, LSI (Large Scale Integration) is usually considered in two parts. That is, the first consists of carrying in a silicon wafer as a raw material to a premetal process (formation of an interlayer insulation film between the lower end of the M1 wiring layer and the gate electrode structure, contact hole formation, tungsten plug, embedding, etc. This is a FEOL (Front End of Line) process. The second is BEOL (Back End of Line) starting from the formation of the M1 wiring layer until the formation of the pad opening in the final passivation film on the aluminum-based pad electrode (including the process in the wafer level package process). It is a process.
  • FEOL Front End of Line
  • the same layer name is assigned to the wiring and via belonging to the same interlayer insulating film. That is, the via between the first layer embedded wiring and the second layer embedded wiring is the second layer via.
  • the material, composition, etc. may be referred to as “X consisting of A”, etc., except when clearly stated otherwise and clearly from the context, except for A It does not exclude what makes an element one of the main components.
  • the component it means “X containing A as a main component”.
  • silicon member is not limited to pure silicon, but also includes SiGe alloys, other multi-component alloys containing silicon as a main component, and members containing other additives. Needless to say.
  • silicon oxide film “silicon oxide insulating film” and the like are not only relatively pure undoped silicon oxide but also other silicon oxides as main components. Including membrane.
  • a silicon oxide insulating film doped with impurities such as TEOS-based silicon oxide (TEOS-based silicon oxide), PSG (Phosphorus Silicate Glass), BPSG (Borophosphosilicate Glass) is also a silicon oxide film.
  • a coating system film such as SOG (Spin On Glass) or nano-clustering silica (NSC) is also a silicon oxide film or a silicon oxide insulating film.
  • a low-k insulating film such as FSG (Fluorosilicate Glass), SiOC (Silicon Oxalbide), carbon-doped silicon oxide (OSD), or OSG (Organosilicate Glass) is also similarly used. It is a membrane. Further, a silica-based Low-k insulating film (porous insulating film, including “porous” or “porous” when including a porous porous material) in which pores are introduced in the same members as those described above is also a silicon oxide film or silicon oxide. It is a system insulating film.
  • silicon nitride insulating films that are commonly used in the semiconductor field include silicon nitride insulating films.
  • Materials belonging to this system include SiN, SiCN, SiNH, SiCNH, and the like.
  • SiN silicon nitride
  • SiNH silicon nitride
  • SiCNH silicon nitride insulating films.
  • SiC has properties similar to SiN
  • SiON should be classified as a silicon oxide insulating film in many cases, but in the case of an etch stop film, it is close to SiC, SiN, or the like.
  • the silicon nitride film is frequently used as an etch stop film in SAC (Self-Aligned Contact) technology, that is, CESL (Contact Etch-Stop Layer), and also used as a stress imparting film in SMT (Stress Memoryization Technique). .
  • SAC Self-Aligned Contact
  • CESL Contact Etch-Stop Layer
  • SMT Stress Memoryization Technique
  • “Wafer” usually refers to a single crystal silicon wafer on which a semiconductor integrated circuit device (same as a semiconductor device and an electronic device) is formed, but an insulating substrate such as an epitaxial wafer, an SOI substrate, an LCD glass substrate and the like. Needless to say, a composite wafer such as a semiconductor layer is also included.
  • “whole”, “whole”, “whole area” and the like include cases of “substantially whole”, “substantially general”, “whole area”, and the like. Therefore, for example, 80% or more of a certain area can be referred to as “whole”, “whole”, and “whole area”. The same applies to “all circumferences”, “full lengths”, and the like.
  • the term “rectangular” includes “substantially rectangular”. Therefore, for example, if the area of the portion different from the rectangle is less than about 20% of the whole, it can be said to be a rectangle. In this case, the same applies to “annular” and the like. In this case, when the annular body is divided, a portion obtained by interpolating or extrapolating the divided element portion is a part of the annular body.
  • periodic includes almost periodic, and for each element, for example, if the deviation of the period is less than about 20%, each element can be said to be “periodic”. . Furthermore, if what is out of this range is, for example, less than about 20% of all the elements to be periodic, it can be said to be “periodic” as a whole.
  • the “data storage section” (with respect to the memory cell) refers to a portion of the SRAM memory cell that retains data and excludes an access MISFET, a word line, a bit line, and the like.
  • the “local interconnect” is a layout in which tungsten plugs for normal contacts are laid out relatively long, and interconnect wiring (so-called first wiring) between two or more impurity regions on a semiconductor substrate. This means what is used as the zero-layer wiring).
  • width refers to the width in the short side direction, that is, the width orthogonal to the long side (longitudinal direction). Usually equal to the length of the short side.
  • “height” (about the memory cell) means the length of the short side in the case of a substantially rectangular memory cell. Specifically, it is the width of the memory cell measured along the extending direction of the bit line.
  • MISFET Unlike the “planar gate type MISFET”, there are MISFETs having a three-dimensional channel structure called “FIN type MISFET”, etc., but there are various similar structures and classifications are also divided into sections. Accordingly, in the present application, in a narrow sense, a fin (FIN) type, a pi gate (Pi-Gate) type, an omega gate ( ⁇ -Gate) type, a tri-gate (Tri-Gate) type, an all-round gate (Gate-all-) The term “FIN type MISFET” is used in a broad sense, including the “around” type.
  • FIN type parallel MISFET refers to one in which a plurality of FIN type MISFETs are connected in parallel and used like a single MISFET. In particular, when distinguishing non-parallel ones, it is called “FIN type non-parallel MISFET”.
  • hatching or the like may be omitted even in a cross section when it becomes complicated or when it is clearly distinguished from a gap.
  • the contour line of the background may be omitted even if the hole is planarly closed.
  • it may be hatched to clearly indicate that it is not a void.
  • FIGS. 1 and 2 Description of a memory-embedded logic chip that is an example of a semiconductor chip in a semiconductor integrated circuit device according to an embodiment of the present application (mainly FIGS. 1 and 2)
  • the chip layout or the like shown in this section is an example of a semiconductor integrated circuit device to which the cell layout described in section (2-2) is applied, and it goes without saying that various forms can be used in other forms.
  • specific description will be given mainly using an embedded SRAM as an example, but it goes without saying that the following various examples can also be applied to a general-purpose SRAM, that is, a non-embedded SRAM such as a dedicated SRAM.
  • a transmission port type access (Transmission Gate Based Access) MISFET configuration multi-port memory cell that is, a non-isolated multi-port memory cell will be specifically described as an example.
  • the multi-port memory cell having the transmission gate type access MISFET configuration has an advantage that any port (with respect to the differential port) can be used for writing.
  • a device having a separate read port has a high degree of integration and also has the possibility of access for writing and reading to the same cell at the same time.
  • FIG. 1 is an entire top view of a chip for explaining an outline of a layout of a memory-embedded logic chip which is an example of a semiconductor chip in a semiconductor integrated circuit device according to an embodiment of the present application.
  • FIG. 2 is a circuit block diagram for explaining an example of the relationship between the embedded SRAM area EM and the digital signal processing circuit area DSP of FIG. Based on these, a memory-embedded logic chip, which is an example of a semiconductor chip in the semiconductor integrated circuit device of one embodiment of the present application, will be described.
  • an analog circuit area AR for processing an analog signal related to an image or the like is provided on the first main surface 1a or surface (device surface) of the SRAM-embedded logic chip 2 (semiconductor substrate).
  • a logic circuit region LR for performing digital logic processing is provided on the first main surface 1a of the chip 2.
  • a digital signal processing circuit region DSP for processing a digital signal is provided on the first main surface 1a of the chip 2.
  • an embedded SRAM area EM that accommodates an SRAM (Static Random Access Memory) circuit is provided on the first main surface 1 a of the chip 2.
  • the SRAM area EM accommodates a 3-port SRAM circuit (referred to as a “3-port SRAM circuit”).
  • the embedded SRAM area EM can be divided into a memory array area MA and a memory peripheral circuit area PR.
  • a large number of memory cell areas MC MC1 are arranged in a matrix.
  • a large number of word lines WL Wordline
  • BL bit lines
  • the memory peripheral circuit region PR is provided with a column control circuit region CC for controlling reading and writing of data via a row control circuit RC for controlling the word line WL and the like and a bit line BL.
  • FIG. 2 shows an example of the relationship between the digital signal processing circuit area DSP and the 3-port SRAM circuit EM in FIG.
  • the data A stored in the 3-port SRAM circuit EM is read out via the A port PA, and the data B read out via the B port PB is converted into a digital signal.
  • digital arithmetic processing is performed to obtain data C, which is stored in the 3-port SRAM circuit EM via the C port PC.
  • image processing and the like such a series of processes is repeated at a high speed.
  • CMIS Complementary Metal Insulator Semiconductor
  • SRAM Serial Advanced RAM
  • a port is added by adding a transfer MISFET as an access transistor (transfer gate base multiport).
  • the embedded SRAM will be described.
  • the memory cell may be another type of SRAM cell.
  • the number of ports is not limited to three, and may be four or more or two.
  • the MISFETs used in sections other than sections (2-10) to (2-12) are basically all planar gate type, but all or part of the MISFETs use Fin type MISFETs. Needless to say.
  • the embedded memory region will be specifically described by taking a three-layer metal wiring structure as an example, but the total number of wiring layers may be four or more. Other than that.
  • the embedded wiring is a copper-based embedded wiring by a damascene method or the like, but is not limited to a copper-based embedded wiring, and may be a silver-based or other embedded wiring.
  • the wiring system is not limited to the embedded wiring but may be a non-embedded wiring such as an aluminum-based wiring.
  • FIG. 3 is a schematic circuit diagram of the memory cell region MC of FIG. 1 for explaining the basic cell layout (all complementary bit line configuration 3 ports) of the embedded SRAM in the semiconductor integrated circuit device according to the embodiment of the present application. is there.
  • FIG. 4 is an enlarged plan layout view (displaying up to the third layer embedded wiring) of the memory cell region MC of FIG. 1 corresponding to FIG.
  • FIG. 5 is an enlarged plan layout view (up to the 1-2 interlayer via 21 is shown) of the memory cell region MC of FIG. 1 corresponding to FIG. 6 is an enlarged plan layout view (mainly showing the second layer embedded wiring M2 and the third layer embedded wiring M3) of the memory cell region MC of FIG. 1 corresponding to FIG. Based on these, the basic cell layout (all complementary bit line configuration 3 ports) of the embedded SRAM in the semiconductor integrated circuit device of the one embodiment of the present application will be described.
  • the circuit configuration of the memory cell MC will be described with reference to FIG. 3 (this memory cell is generally called “complete CMOS cell” or the like).
  • the data storage portion SP of the memory cell region MC (MC1) is provided with P channel type pull-up (Pull Up) MISFETs (P11, P12), and one of these source / drain terminals.
  • Pdd power supply wiring
  • Node positive storage node
  • SNB inverted storage node
  • One of the source and drain terminals of the first driver MISFET that is, the N-channel type driver (Driver) MISFET (DN11)
  • the N-channel type driver MISFET DN11
  • the second driver MISFET that is, the N-channel type driver MISFET (DN12)
  • the inverting storage node SNB is connected to the ground wiring Vss.
  • the gate electrodes of the P-channel pull-up MISFET (P11) and the N-channel driver MISFET (DN11) are connected to the inversion storage node SNB, and the P-channel pull-up MISFET (P12) and the N-channel driver The gate electrode of the MISFET (DN12) is connected to the positive storage node SN.
  • An A port word line WLA1, a B port word line WLB1, and a C port word line WLC1 are provided in the row direction (X-axis direction or horizontal direction) in the memory cell region MC.
  • the A port word line WLA1 is connected to the gate electrodes of the first and second access MISFETs, that is, N-channel access MISFETs (AN11, AN12).
  • the gate electrode of the third and fourth access MISFETs that is, N-channel access MISFETs (AN13 and AN14) is connected to the B port word line WLB1.
  • the gate electrodes of the fifth and sixth access MISFETs that is, N-channel access MISFETs (AN15, AN16) are connected to the C port word line WLC1.
  • the A port (Port) positive (True) bit line BLA first bit line
  • a pair of A-port inversion (Complementary) bit lines BLAB second bit lines
  • One of the source and drain terminals of the N-channel type access MISFET (AN11) is connected to the A port positive bit line BLA, and the other is connected to the positive storage node SN (first storage node).
  • one of the source and drain terminals of the N-channel access MISFET (AN12) is connected to the A port inverted bit line BLAB, and the other is connected to the inverted storage node SNB (second storage node).
  • SNB second storage node
  • a B-port positive bit line BLB third bit line
  • a B-port inverted bit line BLBB fourth bit line
  • AN13 One of the source and drain terminals of the N-channel access MISFET (AN13) is connected to the B port positive bit line BLB, and the other is connected to the positive storage node SN.
  • AN14 one of the source and drain terminals of the N-channel access MISFET (AN14) is connected to the B port inverted bit line BLBB, and the other is connected to the inverted storage node SNB.
  • Port (complementary write & read port) is configured.
  • C port positive bit line BLC (fifth bit line) and a C port inversion bit line BLCB (sixth bit line) forming a complementary pair therewith.
  • One of the source and drain terminals of the N-channel access MISFET (AN15) is connected to the C port positive bit line BLC, and the other is connected to the positive storage node SN.
  • one of the source and drain terminals of the N channel type access MISFET (AN16) is connected to the C port inverted bit line BLCB, and the other is connected to the inverted storage node SNB.
  • Port (complementary write & read port) is configured.
  • the memory array area MA (FIG. 1) has a horizontally long rectangular memory cell area MC1 (MC) periodically spread in a matrix. It has a structure (some operations such as flipping may be included for convenience of layout).
  • the basic concept of layout is summarized as follows. That is, (1) In the central portion of the memory cell region MC1, N-type well region 4n (first conductivity type first) for forming first and second pull-up MISFETs, that is, P-channel type pull-up MISFETs (P11, P12). 1 well region).
  • an N-type driver MISFET (DN11) and an N-type access MISFET (AN11, AN13, AN15) for forming a P-type well region 4p A second well region of the second conductivity type
  • a third well region) of the mold is placed.
  • the left and right P-type well regions 4p may be connected to each other.
  • the active regions 18p1 and 18p2 where the P-type source / drain regions and the like are formed have a vertically long rectangular shape, and are geometrically separated from each other by the STI region 3 (element isolation region). Then, it is arranged in the N-type well region 4n.
  • the active region 18n1 for forming the N-channel driver MISFET (DN11) and the N-channel access MISFET (AN11, AN13, AN15) In the example, it has a complex polygonal shape including an integral recess, and is provided in the left P-type well region 4p.
  • the active region 18n2 for forming the N-channel driver MISFET (DN12) and the N-channel access MISFET (AN12, AN14, AN16) has a complex polygonal shape including an integral recess in this example. Are provided in the right P-type well region 4p.
  • Each gate electrode 16 extends in the lateral direction so as to cross the corresponding active region 18n1, 18n2, 18p1, 18p2.
  • the relatively short interconnection in the memory cell region MC1 is mainly formed by the first layer embedded wiring M1.
  • the first layer embedded wiring M1 is formed by, for example, a single damascene method.
  • the first-layer buried wiring M1 is also used as an intermediate metal layer between the upper and lower conductive layers.
  • each gate electrode 16, the first layer embedded wiring M 1, etc. and the corresponding active region 18 n 1, 18 n 2, 18 p 1, 18 p 2 is contact portion 6 (specifically, For example, it is taken through a tungsten plug).
  • relatively long wirings in the vertical direction such as the layer through wirings TW21 and TW22 are formed by the second layer embedded wiring M2.
  • the second layer embedded wiring M2 is formed by, for example, a dual damascene method.
  • the second-layer buried wiring M2 is also used as an intermediate metal layer between the upper and lower conductive layers.
  • the ground wiring Vss by the second layer embedded wiring M2 is arranged between adjacent bit lines to provide a shielding effect.
  • the second layer through wiring such as signal wiring which is not directly related to the SRAM region by the second layer embedded wiring M2 is connected to the power wiring. And running in parallel. This has the merit that a relatively lower layer wiring can be used as a longitudinal signal line.
  • the first layer embedded wiring M1 and the second layer embedded wiring M2 are connected to each other by the 1-2 interlayer via 21.
  • Each word line WLA1, WLB1, WLC1 is formed by a third layer embedded wiring M3 in this example.
  • the third layer embedded wiring M3 is formed by, for example, a dual damascene method.
  • Each second layer embedded wiring M2 and third layer embedded wiring M3 are connected to each other by 2-3 interlayer vias 22.
  • the N well region is disposed in the center of the horizontally long rectangular memory cell region, the P well regions are disposed on both sides, and each port has a differential bit line configuration. Therefore, high-speed writing and reading characteristics can be secured for each port (transmission gate base) while minimizing an increase in the chip occupation area.
  • This example can be combined with various examples. For example, it can be combined with one or a plurality of sections (2-5) to (2-12).
  • FIG. 7 is a memory cell region of FIG. 1 corresponding to FIG. 5 for explaining a modification 1 (active region equal width type 3 port) regarding the cell layout of the embedded SRAM in the semiconductor integrated circuit device of the one embodiment of the present application.
  • FIG. 4 is an enlarged plan layout view of MC (displaying up to 1-2 interlayer via 21).
  • FIG. 8 is a device cross-sectional view corresponding to the X-X ′ cross section of FIG. 7. Based on these drawings, a description will be given of Modification Example 1 (active area equal width type 3 port) regarding the cell layout of the embedded SRAM in the semiconductor integrated circuit device according to the embodiment of the present application.
  • This layout is basically the same as that described with reference to FIGS. 3 to 6.
  • the shape of the active region in the P-type well region 4p is different.
  • a LIC Local Interconnect
  • the active regions 18n1, 18n2, 18n3, and 18n4 where the N-type source / drain regions and the like are formed each have a vertically long rectangular shape, and geometrically the STI region 3 (element isolation region) Are vertically separated in the P-type well region 4p.
  • the width of each active region 18n1, 18n2, 18n3, 18n4 is: Are equal. This facilitates lithography.
  • the LICs As a result of the separation of the active regions 18n1, 18n3 and the active regions 18n2, 18n4 from each other, the LICs, ie, the local interconnects 8a, 8b (first local interconnect and second Local interconnect).
  • FIG. 8 shows a cross section taken along line X-X ′ of FIG.
  • the chip 2 (FIG. 1) is formed on, for example, a P-type single crystal silicon semiconductor substrate 1s.
  • a P-type well region 4p is provided on the top thereof
  • An STI (Shallow Trench Isolation) region 3 is provided on the surface.
  • the surface of the semiconductor substrate 1s without the STI region 3 is an active region, and a high concentration N-type source / drain region 5n is provided in a part thereof.
  • a premetal insulating film 7 made of a silicon oxide-based insulating film or the like is formed, in which a local interconnect is formed. 8, that is, a tungsten plug 9 (Tungsten Plug) is embedded.
  • a first interlayer insulating film 10 made of, for example, a silicon oxide insulating film or the like (for example, a non-porous Low-k insulating film) is formed.
  • a copper-based first layer embedded wiring M1 is embedded therein.
  • the local interconnect 8 (tungsten plug 9) and the high-concentration N-type source / drain region 5n are electrically connected to each other at the contact portion 6 (to the substrate or the gate electrode).
  • An upper multilayer wiring layer 12 made of, for example, a silicon oxide insulating film or the like (for example, a porous low-k insulating film) is formed on the first interlayer insulating film 10 and the first layer embedded wiring M1. .
  • the active regions forming the N-channel type MISFETs (planar gate type in this example) constituting each memory cell are basically all vertically long rectangles, and the widths thereof are made equal. Has the advantage of being easy.
  • the equal width of the active region may be applied not only to the N-channel type MISFET but also to the P-channel type MISFET constituting each memory cell.
  • the active regions that form the P-channel MISFETs (planar gate type in this example) constituting each memory cell are basically all vertically long rectangles, and the widths are active to form the N-channel MISFETs. Make it equal to the width of the region. If it does in this way, it has the merit that microfabrication becomes still easier.
  • the active region in the P-type well region is relatively simple and has a rectangular structure (regardless of width and length). Suitable for processing. Moreover, since the length (vertical direction) is made the same, this point is also suitable for fine processing.
  • This example can be combined with various examples. For example, it can be combined with one or a plurality of sections (2-5) to (2-9).
  • FIG. 9 corresponds to FIG. 7 for explaining the modification 2 (A port type N-channel type MISFET active region wide type 3 port) concerning the cell layout of the embedded SRAM in the semiconductor integrated circuit device of the one embodiment of the present application.
  • FIG. 2 is an enlarged plan layout view (displaying up to 1-2 interlayer vias 21) of the memory cell region MC of FIG. 1; Based on this, a second modification (A-port N-channel MISFET active region wide three-port) regarding the cell layout of the embedded SRAM in the semiconductor integrated circuit device according to the embodiment of the present application will be described.
  • the widths of the active regions 18n3 and 18n4 forming the N channel driver MISFETs (DN11 and DN12) and the N channel access MISFETs (AN11 and AN12) are N channel type access MISFETs.
  • the active regions 18n1 and 18n2 forming are wider than the width.
  • the width of the active region of the A-port N-channel MISFET constituting each memory cell is made wider than the width of the active region of the B- and C-port N-channel MISFETs. Since the drive capability of the system driver transistor and access transistor is improved, the read and write speeds are improved. In addition, improvement in SNM (Static Noise Margin) characteristics can be expected.
  • Modification 3 A port system high Vth-B & C port system low Vth type 3 port related to the cell layout of the embedded SRAM in the semiconductor integrated circuit device according to the embodiment of the present application (mainly FIG. 10)
  • the example described in this section is a modification regarding the cell layout of the example described in the sections (2-1) and (2-2). Since the example described here is basically the same as the example described in the sections (2-1) and (2-2), only different parts will be described below in principle.
  • the threshold voltages of some of the plurality of N-channel MISFETs constituting the cell are relatively high.
  • the threshold voltages of the plurality of N-channel MISFETs constituting the cell are basically set to the same level.
  • a difference may be provided in the threshold voltage in various modes.
  • a mode in which the threshold voltages of the N-channel driver MISFET (DN11, DN12) and the N-channel access MISFET (AN11, AN12) are relatively increased will be described in detail. Needless to say, a mode in which the threshold voltage is relatively increased by a combination may be used.
  • this example can be combined with various examples. For example, it can be combined with one or a plurality of sections (2-2) to (2-4) and sections (2-6) to (2-12). be able to.
  • FIG. 10 corresponds to FIG. 5 for explaining Modification 3 (A port system high Vth-B & C port system low Vth type 3 port) related to the cell layout of the embedded SRAM in the semiconductor integrated circuit device of the one embodiment of the present application.
  • 2 is an enlarged plan layout view (displaying up to 1-2 interlayer via 21) of the memory cell region MC of FIG. Based on this, a third modification (A port system high Vth-B & C port system low Vth type 3 port) regarding the cell layout of the embedded SRAM in the semiconductor integrated circuit device according to the embodiment of the present application will be described.
  • the P-type well region 4p is divided into high Vth regions HVth1 and HVth2 having relatively high threshold voltages.
  • the threshold voltage is divided into low Vth regions LVth1 and LVth2. That is, the threshold voltages of the N-channel type driver MISFETs (DN11, DN12) and the N-channel type access MISFETs (AN11, AN12) are relatively increased, and the threshold voltages of the N-channel type access MISFETs (AN13, AN14, AN15, AN16) are increased. Is relatively low.
  • the threshold voltage of the A port type N channel MISFET constituting each memory cell is set relatively higher than the threshold voltage of the B and C port type N channel MISFETs.
  • the leakage current of the system can be reduced, and the B and C port systems can be set to relatively high-speed reading and high-speed writing.
  • this example can be combined with various examples. For example, it can be combined with one or more of sections (2-2) to (2-5) and sections (2-7) to (2-12). be able to.
  • FIG. 11 shows a memory cell region of FIG. 1 corresponding to FIG. 3 for explaining a modification 4 (low height cell structure 3 port) regarding the cell layout of the embedded SRAM in the semiconductor integrated circuit device of the embodiment of the present application.
  • FIG. 6 is a schematic circuit diagram of MC (displaying three cells in the vertical direction, that is, the bit line direction).
  • FIG. 12 is an enlarged plan layout view (displaying up to the third layer embedded wiring) of the memory cell region MC1 of FIG. 11 and its periphery.
  • FIG. 13 is an enlarged plan layout view (displaying up to 1-2 interlayer via 21) of the memory cell region MC of FIG. 1 corresponding to FIG. FIG.
  • FIG. 14 is an enlarged plan layout view (mainly showing the second layer embedded wiring M2 and the third layer embedded wiring M3) of the memory cell region MC of FIG. 1 corresponding to FIG.
  • FIG. 15 is a schematic circuit diagram showing an example of a read circuit (also including a write circuit) corresponding to FIG.
  • FIG. 16 is an enlarged plan layout view (up to the second layer embedded wiring is shown) in which the range of FIG. 12 is expanded to three adjacent cells in the upward direction.
  • FIG. 17 is an enlarged plan layout view (mainly showing the second layer embedded wiring M2 and the third layer embedded wiring M3) corresponding to FIG. Based on these drawings, a description will be given of Modification Example 4 (low-height cell structure 3 port) regarding the cell layout of the embedded SRAM in the semiconductor integrated circuit device according to the embodiment of the present application.
  • Modification Example 4 low-height cell structure 3 port
  • two sets of B-port and C-port bit line pairs are wired per cell column, and a B-port word line and a C-port word line (each second line) (One word line) is wired to two rows of cells one by one and interleaved.
  • one A port word line (first word line) is wired independently for one row of cells, and one A port bit line pair is provided for each column. That is, the number of bit line pairs for the B port system and the C port system is doubled to reduce one word line. This is because, considering a horizontally long memory cell, even if the number of bit lines running vertically increases significantly, it is advantageous in terms of occupied area to reduce the number of word lines running horizontally.
  • FIG. 11 basically shows three circuits shown in FIG. 3 arranged in the vertical direction. However, in some cases, in some cases, a vertical or horizontal inversion operation is involved in view of layout, wiring, and filling efficiency.
  • the data storage portion SP in the memory cell region MC1 is provided with P-channel pull-up MISFETs (P11, P12), and one of these source / drain terminals is connected to the power supply wiring Vdd.
  • the other is connected to the primary storage node SN and the inverted storage node SNB, respectively.
  • One of the source and drain terminals of the N-channel type driver MISFET (DN11) is connected to the positive storage node SN, and the other is connected to the ground wiring Vss.
  • one of the source / drain terminals of the N-channel type driver MISFET (DN12) is connected to the inverted storage node SNB, and the other is connected to the ground wiring Vss.
  • the gate electrodes of the P-channel pull-up MISFET (P11) and the N-channel driver MISFET (DN11) are connected to the inversion storage node SNB, and the P-channel pull-up MISFET (P12) and the N-channel driver The gate electrode of the MISFET (DN12) is connected to the positive storage node SN.
  • an A port word line WLA1 (first word line) and a B port word line WLB1 (second word line) are provided.
  • the A port word line WLA1 is connected to the gate electrode of an N-channel access MISFET (AN11, AN12).
  • the gate electrode of the N-channel access MISFET (AN13, AN14) is connected to the B port word line WLB1.
  • the gate electrode of the N-channel access MISFET (AN15, AN16) is connected to the C port word line WLC1 (third word line) provided in the lower memory cell region.
  • an A-port positive bit line BLA and an A-port inversion bit line BLAB that forms a complementary pair are provided in the column direction in the memory cell region MC1.
  • One of the source and drain terminals of the N channel type access MISFET (AN11) is connected to the A port positive bit line BLA, and the other is connected to the positive storage node SN.
  • one of the source and drain terminals of the N channel type access MISFET (AN12) is connected to the A port inverted bit line BLAB, and the other is connected to the inverted storage node SNB.
  • Port complementary write & read port
  • a B port positive bit line BLB0 and a B port inversion bit line BLB0B forming a complementary pair are provided.
  • One of the source and drain terminals of the N-channel access MISFET (AN13) is connected to the B port positive bit line BLB, and the other is connected to the positive storage node SN.
  • one of the source and drain terminals of the N-channel access MISFET (AN14) is connected to the B port inverted bit line BLB0B, and the other is connected to the inverted storage node SNB.
  • a type B port (complementary write & read port) is configured.
  • a C port positive bit line BLC0 and a C port inversion bit line BLC0B forming a complementary pair are provided in the column direction in the memory cell region MC1.
  • One of the source and drain terminals of the N-channel access MISFET (AN15) is connected to the C port positive bit line BLC0, and the other is connected to the positive storage node SN.
  • one of the source and drain terminals of the N-channel type access MISFET (AN16) is connected to the C port inverted bit line BLC0B, and the other is connected to the inverted storage node SNB.
  • a C port (complementary write & read port) of the mold is configured.
  • the data storage portion SP in the memory cell region MC2 is provided with P-channel pull-up MISFETs (P21, P22), and one of these source / drain terminals is connected to the power supply wiring Vdd.
  • the other is connected to the primary storage node SN and the inverted storage node SNB, respectively.
  • One of the source and drain terminals of the N-channel type driver MISFET (DN21) is connected to the positive storage node SN, and the other is connected to the ground wiring Vss.
  • one of the source and drain terminals of the N-channel type driver MISFET (DN22) is connected to the inverted storage node SNB, and the other is connected to the ground wiring Vss.
  • the gate electrodes of the P-channel pull-up MISFET (P21) and the N-channel driver MISFET (DN21) are connected to the inverting storage node SNB, and the P-channel pull-up MISFET (P22) and the N-channel driver The gate electrode of the MISFET (DN22) is connected to the positive storage node SN.
  • An A port word line WLA2 and a C port word line WLC2 are provided in the row direction in the memory cell region MC2.
  • the A port word line WLA2 is connected to the gate electrode of an N-channel access MISFET (AN21, AN22).
  • the gate electrode of the N channel type access MISFET (AN25, AN26) is connected to the C port word line WLC2.
  • the gate electrode of the N channel type access MISFET (AN23, AN24) is connected to the B port word line WLB1 provided in the lower memory cell region MC1.
  • an A port positive bit line BLA and an A port inverted bit line BLAB forming a complementary pair are provided in the column direction in the memory cell region MC2.
  • One of the source and drain terminals of the N-channel access MISFET (AN21) is connected to the A port positive bit line BLA, and the other is connected to the positive storage node SN.
  • one of the source / drain terminals of the N channel type access MISFET (AN22) is connected to the A port inverted bit line BLAB, and the other is connected to the inverted storage node SNB.
  • Port (complementary write & read port) is configured.
  • a B-port positive bit line BLB1 and a B-port inverted bit line BLB1B forming a complementary pair are provided.
  • One of the source and drain terminals of the N channel type access MISFET (AN23) is connected to the B port positive bit line BLB1, and the other is connected to the positive storage node SN.
  • one of the source and drain terminals of the N-channel access MISFET (AN24) is connected to the B port inverted bit line BLB1B, and the other is connected to the inverted storage node SNB, thereby complementing this cell.
  • a type B port (complementary write & read port) is configured.
  • a C port positive bit line BLC1 and a C port inversion bit line BLC1B forming a pair complementary thereto are provided in the column direction in the memory cell region MC2.
  • One of the source and drain terminals of the N-channel access MISFET (AN25) is connected to the C port positive bit line BLC1, and the other is connected to the positive storage node SN.
  • one of the source and drain terminals of the N-channel access MISFET (AN26) is connected to the C port inverted bit line BLC1B, and the other is connected to the inverted storage node SNB, thereby complementing this cell.
  • a C port (complementary write & read port) of the mold is configured.
  • P-channel pull-up MISFETs (P31, P32) are provided in the data storage portion SP of the memory cell region MC3, and one of these source / drain terminals is connected to the power supply wiring Vdd. The other is connected to the primary storage node SN and the inverted storage node SNB, respectively.
  • One of the source and drain terminals of the N-channel type driver MISFET (DN31) is connected to the positive storage node SN, and the other is connected to the ground wiring Vss.
  • one of the source and drain terminals of the N-channel type driver MISFET (DN32) is connected to the inverting storage node SNB, and the other is connected to the ground wiring Vss.
  • the gate electrodes of the P-channel pull-up MISFET (P31) and the N-channel driver MISFET (DN31) are connected to the inversion storage node SNB, and the P-channel pull-up MISFET (P32) and the N-channel driver The gate electrode of the MISFET (DN32) is connected to the positive storage node SN.
  • An A port word line WLA3 and a B port word line WLB2 are provided in the row direction in the memory cell region MC3.
  • the A port word line WLA3 is connected to the gate electrode of an N-channel access MISFET (AN31, AN32).
  • the gate electrode of the N channel type access MISFET (AN33, AN34) is connected to the B port word line WLB2.
  • the gate electrode of the N channel type access MISFET (AN35, AN36) is connected to the C port word line WLC2 provided in the lower memory cell region MC21.
  • an A-port positive bit line BLA and an A-port inverted bit line BLAB forming a complementary pair are provided in the column direction in the memory cell region MC3.
  • One of the source and drain terminals of the N channel type access MISFET (AN31) is connected to the A port positive bit line BLA, and the other is connected to the positive storage node SN.
  • one of the source and drain terminals of the N-channel access MISFET (AN32) is connected to the A port inverted bit line BLAB, and the other is connected to the inverted storage node SNB.
  • Port (complementary write & read port) is configured.
  • a B port positive bit line BLB0 and a B port inversion bit line BLB0B forming a complementary pair are provided.
  • One of the source and drain terminals of the N-channel access MISFET (AN33) is connected to the B-port positive bit line BLB0, and the other is connected to the positive storage node SN.
  • one of the source and drain terminals of the N-channel access MISFET (AN34) is connected to the B port inverted bit line BLB0B, and the other is connected to the inverted storage node SNB, thereby complementing this cell.
  • a type B port (complementary write & read port) is configured.
  • a C port positive bit line BLC0 and a C port inversion bit line BLC0B forming a pair complementary thereto are provided.
  • One of the source and drain terminals of the N-channel type access MISFET (AN35) is connected to the C port positive bit line BLC0, and the other is connected to the positive storage node SN.
  • one of the source and drain terminals of the N-channel type access MISFET (AN36) is connected to the C port inverted bit line BLC0B, and the other is connected to the inverted storage node SNB.
  • a C port (complementary write & read port) of the mold is configured.
  • bit line pairs are different from each other in the memory cells adjacent vertically. In other words, every other B and C port bit line pair is the same for every other memory cell lined up and down.
  • one word line provided in one memory cell is an A port word line, and the other is a B port word line for each memory cell adjacent in the vertical direction.
  • C port system word lines are alternately switched.
  • the access MISFET related to the port of the same system is controlled by the word line related to the port of the same system as in the other examples.
  • Each bit line BLA, BLB0, BLB1, BLC0, BLC1, BLAB, BLB0B, BLB1B, BLC0B, BLC1B, power supply wiring Vdd, ground wiring Vss, and the like are formed by the second layer embedded wiring M2.
  • relatively long wirings in the vertical direction such as second layer through wirings TW21 and TW22 such as signal wirings for logic circuits passing over the embedded SRAM region EM are embedded in the second layer. It is formed by the wiring M2.
  • the second layer embedded wiring M2 is formed by, for example, a dual damascene method.
  • the second-layer buried wiring M2 is also used as an intermediate metal layer between the upper and lower conductive layers.
  • Each word line WLA1, WLB1 is formed by a third layer embedded wiring M3 in this example.
  • the third layer embedded wiring M3 is formed by, for example, a dual damascene method.
  • the B port (C port is equivalent to the B port and A port is a standard one) will be described with reference to FIG. Briefly, read and write operations will be described.
  • the B port word line WLB1 is activated, and the information in the memory cell MC1 is read to the B port positive bit line BLB0 and the B port inverted bit BLB0B.
  • the column decoder circuit CD is controlled by the address data AD, and the information read to the B port positive bit line BLB0 and the B port inversion bit BLB0B is inverted via the column decoder circuit CD, respectively. It is transmitted to the data line DLB.
  • Information on the positive data line DL and the inverted data line DLB is amplified by, for example, a sense amplifier SAL such as a latch-type sense amplifier.
  • the information amplified by the sense amplifier SAL is converted into, for example, a single-ended signal by the data output control circuit RB, and output to the outside of the SRAM circuit EM as a read data signal RS.
  • the B port word line WLB1 When writing to the memory cell MC1, first, the B port word line WLB1 is activated, and single-ended write information WS is input from the outside of the SRAM circuit EM, and the write drive circuit WD is passed through the data input control circuit WB. To be supplied.
  • the write drive circuit WD supplies the write information WS to the positive data line DL and the inverted data line DLB as a full swing complementary write pair signal, respectively.
  • This write signal is transmitted to the B port positive bit line BLB0 and the B port inversion bit BLB0B through the column decoder circuit CD, and is written into the memory cell MC1.
  • the B port word line WLB1 is activated, and the information in the memory cell MC2 is read to the B port positive bit line BLB1 and the B port inversion bit BLB1B.
  • the column decoder circuit CD is controlled by the address data AD, and the information read to the B port positive bit line BLB1 and the B port inversion bit BLB1B is inverted via the column decoder circuit CD to the positive data line DL and the inverted data, respectively. It is transmitted to the data line DLB.
  • Information on the positive data line DL and the inverted data line DLB is amplified by, for example, a sense amplifier SAL such as a latch-type sense amplifier.
  • the information amplified by the sense amplifier SAL is converted into, for example, a single-ended signal by the data output control circuit RB, and output to the outside of the SRAM circuit EM as a read data signal RS.
  • the B port word line WLB1 becomes active, and single-ended write information WS is input from the outside of the SRAM circuit EM, and the write drive circuit WD is passed through the data input control circuit WB. To be supplied.
  • the write drive circuit WD supplies the write information WS to the positive data line DL and the inverted data line DLB as a full swing complementary write pair signal, respectively.
  • This write signal is transmitted to the B port positive bit line BLB1 and the B port inversion bit BLB1B via the column decoder circuit CD, and is written into the memory cell MC2.
  • FIG. 16 and FIG. 17 are plan layout diagrams relating to the three memory cell regions MC1, MC2 and MC3 arranged in the vertical direction corresponding to FIG. A supplementary explanation will be given regarding the layout.
  • the basic concept of layout is as follows. That is, (1) Since one of the word lines for controlling a certain memory cell is in, for example, a memory cell adjacent to the lower side, a vertical wiring having a length similar to the width of the memory cell (in this example, The second layer embedded wiring M2) is required.
  • the gate electrode of the N-channel access MISFET (AN23, AN24) is, for example, B in the memory cell region MC1 via the second layer embedded wiring M2. It is connected to the port word line WLB1.
  • two B port bit line pairs and two C port bit line pairs are prepared, and one B port word line and one C port word line are prepared for two rows of memory cells. And they are interleaved. As a result, the number of metal word lines (third-layer embedded wiring) running in the horizontal direction is two per row, which is effective in reducing the cell height.
  • sections (2-3) to (2-5), (2-8) and (2-10) to (2-12) can be combined with one or more.
  • FIG. 18 shows the memory cell of FIG. 1 corresponding to FIG. 11 for explaining Modification 5 (partial single-ended bit line configuration 4 ports) related to the cell layout of the embedded SRAM in the semiconductor integrated circuit device of the one embodiment of the present application.
  • FIG. 5 is a schematic circuit diagram of a region MC (displaying three cells in the vertical direction, that is, the bit line direction).
  • FIG. 19 is an enlarged plan layout view (displaying up to the third layer embedded wiring) of the memory cell region MC1 of FIG. 18 and its periphery.
  • FIG. 20 is an enlarged plan layout view (displaying up to 1-2 interlayer via 21) of the memory cell region MC of FIG. 1 corresponding to FIG. FIG.
  • FIG. 21 is an enlarged plan layout view (mainly showing the second layer embedded wiring M2 and the third layer embedded wiring M3) of the memory cell region MC of FIG. 1 corresponding to FIG.
  • FIG. 22 is a schematic circuit diagram (C port system single-ended bit line) showing an example of a read circuit corresponding to FIG.
  • FIG. 23 is a schematic circuit diagram (D port system single-ended bit line) showing an example of a read circuit corresponding to FIG.
  • FIG. 24 is an enlarged plan layout view (up to the second layer embedded wiring is shown) showing the range of FIG. 19 expanded to three adjacent cells in the upward direction.
  • FIG. 25 is an enlarged plan layout view (displaying up to 1-2 interlayer via 21) corresponding to FIG. FIG.
  • 26 is an enlarged plan layout view (mainly showing the second layer embedded wiring M2 and the third layer embedded wiring M3) corresponding to FIG. Based on these, a fifth modification (partial single-ended bit line configuration, four ports) relating to the cell layout of the embedded SRAM in the semiconductor integrated circuit device according to the embodiment of the present application will be described.
  • the A port bit line (first and second bit lines) and the B port bit line (third and fourth bit lines) are bit line pairs that form a pair with each other. is there.
  • the C port bit line (fifth bit line) and the D port bit line (sixth bit line) are bit lines that do not form a pair with each other.
  • FIG. 19 the planar layout of the unit memory cell region MC in this example is shown in FIG. 19 (corresponding to FIG. 12) to FIG. 21 and FIG. 24 to FIG.
  • FIG. 19 the planar layout of the unit memory cell region MC in this example is shown in FIG. 19 (corresponding to FIG. 12) to FIG. 21 and FIG. 24 to FIG.
  • FIG. 19 when referring to the memory cell in the vertical direction, above or below, it indicates the extending direction of the bit line.
  • the word lines WLA ⁇ b> 1 and WLC ⁇ b> 1 cross.
  • the word line WLB1 (third word line) extends in the vicinity of the upper cell boundary along the boundary.
  • the word line WLA1 controls the A port system access transistor in the memory cell region MC1
  • the word line WLC1 controls the C port system access transistor of this memory cell and the lower memory cell. Yes.
  • the word line WLB1 controls the B port access transistor of this memory cell and the upper memory cell.
  • a word line WLD1 (fourth word line) is provided so as to cross the cells in parallel with these word lines.
  • the word line WLD1 controls the D port access transistors of this memory cell and the lower memory cell. That is, the access transistors in the memory cell region MC1 are controlled by these four word lines.
  • the word lines WLA2 and WLD2 cross, and the word line WLB1 (third word line) is The vicinity of the lower cell boundary extends along the boundary.
  • the word line WLA2 controls the A port system access transistor in the memory cell region MC2
  • the word line WLD2 controls the D port system access transistor of this memory cell and the upper memory cell.
  • the word line WLB1 controls the B port access transistor of this memory cell and the lower memory cell.
  • a word line WLC2 (fourth word line) is provided so as to cross the cell in parallel with these word lines.
  • the word line WLC2 controls the access transistor of the C port system of this memory cell and the upper memory cell. That is, the access transistor in the memory cell region MC2 is controlled by these four word lines.
  • the word lines WLA3 and WLC2 cross, and the word line WLB2 (third word line) is The vicinity of the upper cell boundary extends along the boundary.
  • the word line WLA3 controls the A port access transistor in the memory cell region MC3
  • the word line WLC2 controls the C port access transistor of this memory cell and the lower memory cell.
  • the word line WLB2 controls the B port access transistors of this memory cell and the upper memory cell.
  • a word line WLD2 (fourth word line) is provided so as to cross the cell in parallel with these word lines.
  • the word line WLD2 controls the D port access transistors of the memory cell and the lower memory cell. That is, the access transistor in the memory cell region MC3 is controlled by these four word lines.
  • the column control circuit region CD selects one of the C port positive bit lines BLC0 and BLC1 based on the address signal AD.
  • the information read to the positive data line DL is amplified by the single end sense amplifier SAS and output to the data output control circuit RB, where it is latched and the like, and is read out as a read signal RS in the embedded SRAM region EM (FIG. 1). Output to the outside.
  • the column control circuit region CD selects one of the D port inversion bit lines BLD0B and BLD1B based on the address signal AD.
  • the information read out to the inverted data line DLB is amplified by the single end sense amplifier SAS, output to the data output control circuit RB, where it is latched and inverted, and then inverted as the read signal RS as the embedded SRAM region EM. It is output outside (FIG. 1).
  • the C port having a single-ended bit line configuration by multiplexing the B and C port system bit lines and interleaving the B and C port system word lines and further dividing the C port system bit line pair. Since the system bit line and the D port system bit line are used, the number of word lines is 2.5 per cell. Therefore, compared with the section (2-6), in exchange for a slight increase in the cell area, two single-ended ports (write & read ports) are secured while securing two high-speed differential ports (write & read ports). Read-only port) can be added.
  • this example can be combined with various examples. For example, it can be combined with one or more of sections (2-3) to (2-7) and sections (2-9) to (2-12). be able to.
  • FIG. 27 is an enlarged view of the memory cell region MC of FIG. 1 for explaining a modification 6 (first layer power supply vertical wiring configuration 3 ports) relating to the cell layout of the embedded SRAM in the semiconductor integrated circuit device of the one embodiment of the present application.
  • FIG. 6 is a plan layout view (displaying up to 1-2 interlayer via 21).
  • FIG. 28 is an enlarged plan layout view (mainly showing the second layer embedded wiring M2 and the third layer embedded wiring M3) of the memory cell region MC of FIG. 1 corresponding to FIG. Based on these, a sixth modification (first layer power supply vertical wiring configuration 3 ports) relating to the cell layout of the embedded SRAM in the semiconductor integrated circuit device according to the embodiment of the present application will be described.
  • This example is basically the same as that described with reference to FIG. 9, but as shown in FIGS. 27 and 28, a part of the portion interconnected by the first layer embedded wiring M ⁇ b> 1 is replaced with the LIC (8 a, 8b, 8c, 8d) is characterized in that the power supply wiring Vdd (power supply wiring) in the central portion of each memory cell region MC1 is configured by the first layer embedded wiring M1.
  • Vdd power supply wiring
  • the power supply wiring by the first layer embedded wiring is vertically passed through the central portion of the N-type well region 4n (first conductivity type well region), the second layer is formed in the peripheral portion thereof.
  • the embedded wiring can be freely used for signal wiring or the like.
  • This example can be combined with various examples. For example, it can be combined with one or more of sections (2-2) to (2-8) and sections (2-10) to (2-12). be able to.
  • FIG. 29 shows a memory cell region MC of FIG. 1 for explaining a modification 7 (B & C port system access MISFET mutual upside down 3 port) regarding the cell layout of the embedded SRAM in the semiconductor integrated circuit device of the embodiment of the present application. It is an enlarged plan layout view (displays up to the third layer embedded wiring).
  • FIG. 30 is an enlarged plan layout view (displaying up to 1-2 interlayer via 21) of the memory cell region MC of FIG. 1 corresponding to FIG.
  • FIG. 31 is an enlarged plan layout view (mainly showing the second layer embedded wiring M2 and the third layer embedded wiring M3) of the memory cell region MC of FIG. 1 corresponding to FIG. Based on these, a seventh modification (B & C port access MISFET mutual upside down three ports) concerning the cell layout of the embedded SRAM in the semiconductor integrated circuit device of the one embodiment of the present application will be described.
  • N-channel access MISFETs (AN13, AN15)
  • the N-channel access MISFETs (AN14, AN16) are characterized in that the upper and lower positional relations are mutually inverted.
  • the B port system and C port system access transistors are vertically inverted in one P type well region (second conductivity type well region), the B port system and C port system The load capacity balance of the bit line pair can be improved.
  • the bulk type is described as an example of the FIN type MISFET, but it goes without saying that the SOI type may be used.
  • the bulk method has an advantage that the process is simple. This is the same in the following sections.
  • this example can be combined with various examples. For example, it can be combined with one or a plurality of sections (2-2) to (2-9).
  • FIG. 32 is an enlarged plan layout view of the memory cell region MC of FIG. 1 for explaining a modification 8 (FIN basic type 3 port) regarding the cell layout of the embedded SRAM in the semiconductor integrated circuit device according to the embodiment of the present invention.
  • 1-2 displays the interlayer via 21).
  • FIG. 33 is a device perspective view showing an example of a three-dimensional shape of the FIN-type MIFET of FIG. Based on these, a description will be given of Modification Example 8 (FIN basic type 3 port) regarding the cell layout of the embedded SRAM in the semiconductor integrated circuit device according to the embodiment of the present application.
  • the active regions 18n1, 18n2, 18n3, and 18n4 in which the N-type source / drain regions and the like are formed have a vertically long rectangular shape, as in FIG. In particular, they are separated from each other by the STI region 3 (element isolation region) and are arranged vertically in the P-type well region 4p.
  • the planar widths of the active regions 18n1, 18n2, 18n3, and 18n4 are made equal. This facilitates lithography.
  • each N-channel MISFET (DN11, DN12, AN11, AN12, AN13, AN14, AN15, AN16) and each P-channel MISFET (P11, P12) are defined as FIN-type MISFETs.
  • the P-channel type MISFETs (P11, P12) are first and second pull-up MISFETs, respectively.
  • STI region 3 element isolation region
  • the gate electrode 16 straddles the gate insulating film 15 in a direction orthogonal to the fins 17, and the fins 17 on both sides serve as a source region 17s and a drain region 17d, respectively.
  • the apparent active region width is narrow, but since both sides also contribute effectively, a relatively wide effective active region width (ie, gate width). Width) can be secured.
  • active area width simply refers to “apparent width”, ie, “planar width of the active area”.
  • the width of the active region and the height of the fin are the same for both the N-channel type MISFET and the P-channel type pull-up MISFET. This is because in that case, fine processing is easier due to the structure of the FIN type transistor.
  • the width of the active region and the height of the fin may be different between the N-channel type MISFET and the P-channel type pull-up MISFET, respectively.
  • the N-channel MISFET and the P-channel MISFET (not limited to the pull-up MISFET) constituting each memory cell are FIN-type MISFETs, so that miniaturization is possible while ensuring driving capability. Become.
  • this example can be combined with various examples. For example, it can be combined with one or a plurality of sections (2-2) to (2-9).
  • FIG. 34 corresponds to FIG. 3 for explaining Modification 8 (data storage unit N-channel type MISFET total parallel FIN type 3-port) related to the cell layout of the embedded SRAM in the semiconductor integrated circuit device according to the embodiment of the present application.
  • FIG. 2 is a schematic circuit diagram of a memory cell region MC in FIG. 1.
  • FIG. 35 is an enlarged plan layout view (displaying up to 1-2 interlayer via 21) of memory cell region MC of FIG. 1 corresponding to FIG. Based on these, a description will be given of Modification 8 (data storage unit N-channel MISFET total parallel FIN type 3 port) regarding the cell layout of the embedded SRAM in the semiconductor integrated circuit device according to the embodiment of the present application.
  • each N-channel type MISFET (DN11, DN12, AN11, AN12) is a parallel type MISFET. It is an additional feature.
  • the active regions 18n1, 18n2, 18n31, 18n32, 18n41, and 18n42 in which the N-type source / drain regions and the like are formed have a vertically long rectangular shape, These are separated from each other by the STI region 3 (element isolation region) and arranged vertically in the P-type well region 4p.
  • the planar widths of the active regions 18n1, 18n2, 18n3, and 18n4 are made equal. This facilitates lithography.
  • the consistency with the FIN process is ensured.
  • the driving capability of the port-type N-channel MISFET can be improved. This makes it possible to further speed up the writing and reading of the A port system.
  • the write margin from the A port system can be improved.
  • this example can be combined with various examples. For example, it can be combined with one or a plurality of sections (2-2) to (2-9).
  • FIG. 36 is a memory of FIG. 1 corresponding to FIG. 34 for explaining a modification 9 (A port type access MISFET parallel FIN type 3 port) concerning the cell layout of the embedded SRAM in the semiconductor integrated circuit device of the embodiment of the present application. It is a schematic circuit diagram of the cell region MC.
  • FIG. 37 is an enlarged plan layout view (up to the 1-2 interlayer via 21) of the memory cell region MC of FIG. 1 corresponding to FIG. Based on these, a modification 9 (A port access MISFET parallel FIN type 3 port) regarding the cell layout of the embedded SRAM in the semiconductor integrated circuit device of the one embodiment of the present application will be described.
  • each N-channel MISFET (AN11, AN12) is a parallel MISFET. Characteristic.
  • the active regions 18n1, 18n2, 18n31, 18n32, 18n41, and 18n42 in which the N-type source / drain regions and the like are formed have a vertically long rectangular shape, These are separated from each other by the STI region 3 (element isolation region) and arranged vertically in the P-type well region 4p.
  • the planar widths of the active regions 18n1, 18n2, 18n3, and 18n4 are made equal. This facilitates lithography.
  • the write margin from the A-port system can be improved. it can. Further, parallelization is only for N-channel access MISFETs, and an increase in standby leakage current can be suppressed as compared with the example in section (2-11).
  • FIG. 38 is a schematic circuit configuration diagram of the embedded SRAM region EM for explaining the outline of the embedded SRAM in the semiconductor integrated circuit device according to the embodiment of the present application. Based on this, a supplementary explanation regarding the above-described embodiment (including modifications) and a general consideration will be given.
  • a multi-port SRAM is mounted together with a logic circuit such as a digital signal processing circuit.
  • a logic circuit such as a digital signal processing circuit.
  • 1 port is a differential write & read port
  • 2 ports are single-ended read only ports.
  • the occupied area of the embedded SRAM is reduced in this configuration, the number of write & read ports is limited to one.
  • high-speed read as high as differential read is possible. It became clear that there was a problem that the characteristics could not be expected.
  • the multi-port embedded SRAM memory cell of the semiconductor integrated circuit device has a configuration as shown in FIG. That is, in the memory cell structure of the embedded SRAM, it has three differential write & read ports, for example, an N well region (or first conductivity type well region) is arranged in the center of the cell, P well regions (or well regions of the second conductivity type) are arranged on both sides. Specifically, as shown in FIG. 38, in the embedded SRAM region EM, three pairs of bit lines BLA, BLAB, BLB, BLBB, BLC, and BLCB are provided for each column.
  • the memory cell arrangement region MA in the embedded SRAM region EM has a matrix shape so that the extending direction of the bit lines BLA, BLAB, BLB, BLBB, BLC, and BLCB is orthogonal to the long side (SL).
  • a large number of memory cell regions MC are arranged. That is, the three pairs of bit lines BLA, BLAB, BLB, BLBB, BLC, and BLCB extend along the short side SS of the memory cell region MC.
  • a central portion of each memory cell region MC is, for example, an N-type well region 4n (first conductivity type well region), and both sides thereof are a P-type well region 4p (second conductivity type well region). Has been.
  • the vertical structure of the device (mainly a structure other than the planar layout) is other than the planar gate (sections (2-10) to (2-12)).
  • the planar gate (sections (2-10) to (2-12)).
  • source / drain structure has been shown in a simplified manner, it is needless to say that an elevated source / drain (Elevated Source Drain) region may be used.
  • elevated source / drain Elevated Source Drain
  • the P-channel type MISFET has been described on the assumption that it has a Si-based source / drain region in order to ensure simplicity, but a SiGe-based source / drain also has a Si-based source / drain region. Needless to say, it may have a region.
  • a P-type single crystal silicon substrate has been specifically described as an example of a semiconductor substrate.
  • an N-type single crystal silicon substrate can be used for P-type and N-type.
  • an intrinsic type single crystal silicon substrate may also be used.
  • the semiconductor substrate is not limited to a single crystal substrate but may be an SOI substrate.
  • First main surface or surface (device surface) of an integrated circuit chip or semiconductor substrate 1b First main surface or back surface (integrated circuit chip or semiconductor substrate) 1s P-type single crystal silicon region (substrate region of semiconductor substrate) 2 Semiconductor chip (integrated circuit chip or semiconductor substrate) 3 STI region (element isolation region) 4n N-type well region (first conductivity type well region) 4p P-type well region (second conductivity type well region) 5n High-concentration N-type source / drain region 6 Contact portion (with substrate or gate electrode) 7 Premetal insulating film 8, 8a, 8b, 8c, 8d LIC (Local Interconnect) 9 Tungsten plug DESCRIPTION OF SYMBOLS 10 1st layer interlayer insulation film 12 Upper layer multilayer wiring layer 15 Gate insulation film 16 Gate electrode 17 Fin (Fin) 17 d Fin drain region 17 s Fin source region 18 Active region 18 n 1, 18 n 2, 18 n 3, 18 n 21, 18 n 32, 18 n 4, 18 n 41, 18 n

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Static Random-Access Memory (AREA)

Abstract

　画像情報等を処理するチップにおいては、デジタル信号処理回路等のロジック回路とともに、マルチポートのＳＲＡＭを混載することが行われている。その際、たとえば、３ポートであれば、１ポートを差動書き込み＆読み出しポートとして、２ポートをシングルエンド読み出し専用ポートとするものがある。しかし、この構成では、埋め込みＳＲＡＭの占有面積は小さくなるものの、書き込み＆読み出しポートが一つに限られるほか、シングルエンド読み出しでは、差動読み出しほどの高速読み出し特性は期待できないとの問題があることが明らかとなった。本願の概要は、埋め込みＳＲＡＭのメモリセル構造に於いて、３個の差動書き込み＆読み出しポートを有し、セル中央に、たとえば、Ｎウエル領域を配し、その両側に、Ｐウエル領域を配するものである。

Description

半導体集積回路装置
　本願は、半導体集積回路装置（または半導体装置）に関し、たとえば、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）回路および、これを有するデバイスに適用することができるものである。
　日本特開２０１１－１７１７５３号公報（特許文献１）、これに対応する米国特許第６５３５４５３号公報（特許文献２）、日本特開２００３－２９７９５３号公報（特許文献３）、これに対応する米国特許第８２３８１４２号公報（特許文献４）または、日本特開２００２－４３４４１号公報（特許文献５）は、マルチポートＳＲＡＭに関するものである。そこには、差動型デュアルポート（Ｄｕａｌ　Ｐｏｒｔ）、または二つの分離型シングルエンドリードポート（Ｓｉｎｇｌｅ　Ｅｎｄｅｄ　Ｒｅａｄ　Ｐｏｒｔ）を有するトリプルポート（Ｔｒｉｐｌｅ　Ｐｏｒｔ）のＳＲＡＭ回路、セルの中央部をＮ型ウエル領域とし、その両側にＰ型ウエル領域を配置するＳＲＡＭレイアウト等が開示されている。
　日本特開２００８－２１１０７７号公報（特許文献６）は、同様に、マルチポートＳＲＡＭに関するものである。そこには、各種のトリプルポートのＳＲＡＭ回路および、これらに対応するセルレイアウトが開示されている。
　日本特開２０１１－３５３９８号公報（特許文献７）または、これに対応する米国特許第８００９４６３号公報（特許文献８）は、同様に、マルチポートＳＲＡＭに関するものである。そこには、デュアルポートのＳＲＡＭのセルレイアウトの例として、ビット線間に、これらと平行に、それぞれ接地線を配置する例が開示されている。
特開２０１１－１７１７５３号公報 米国特許第６５３５４５３号公報 特開２００３－２９７９５３号公報 米国特許第８２３８１４２号公報 特開２００２－４３４４１号公報 特開２００８－２１１０７７号公報 特開２０１１－３５３９８号公報 米国特許第８００９４６３号公報
　たとえば、画像情報等を処理するチップにおいては、デジタル信号処理回路等のロジック回路とともに、マルチポートのＳＲＡＭを混載することが行われている。その際、たとえば、３ポートであれば、１ポートを差動書き込み＆読み出しポートとして、２ポートをシングルエンド読み出し専用ポートとするものがある。しかし、この構成では、埋め込みＳＲＡＭの占有面積は小さくなるものの、書き込み＆読み出しポートが一つに限られるほか、シングルエンド読み出しでは、差動読み出しほどの高速読み出し特性は期待できないなどの問題があることが明らかとなった。
　このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
　本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
　すなわち、本願の一実施の形態の概要は、埋め込みＳＲＡＭのメモリセル構造に於いて、３個の差動書き込み＆読み出しポート（トランスミッションゲートベース）を有し、セル中央に、たとえば、Ｎウエル領域を配し、その両側に、Ｐウエル領域を配するものである。
　本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
　すなわち、前記本願の一実施の形態によれば、セルの占有面積を大幅に増やすことなく、複数の高速書き込み＆読み出しポートを確保することができる。
本願の一実施の形態の半導体集積回路装置における半導体チップの一例であるメモリ混載ロジックチップのレイアウトの概要を説明するためのチップ上面全体図である。 図１の埋め込みＳＲＡＭ領域ＥＭとデジタル信号処理回路領域ＤＳＰの関係の一例を説明するための回路ブロック図である。 本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭの基本的セルレイアウト（全相補ビット線構成３ポート）を説明するための図１のメモリセル領域ＭＣの模式的回路図である。 図３に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（第３層埋め込み配線までを表示）である。 図４に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１－２層間ビア２１までを表示）である。 図４に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（主に第２層埋め込み配線Ｍ２および第３層埋め込み配線Ｍ３を表示）である。 本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例１（アクティブ領域等幅型３ポート）を説明するための図５に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１－２層間ビア２１までを表示）である。 図７のＸ－Ｘ’断面に対応するデバイス断面図である。 本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例２（Ａポート系Ｎチャネル型ＭＩＳＦＥＴアクティブ領域幅広型３ポート）を説明するための図７に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１－２層間ビア２１までを表示）である。 本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例３（Ａポート系高Ｖｔｈ－Ｂ＆Ｃポート系低Ｖｔｈ型３ポート）を説明するための図５に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１－２層間ビア２１までを表示）である。 本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例４（低高さセル構造３ポート）を説明するための図３に対応する図１のメモリセル領域ＭＣ（縦方向すなわち、ビット線方向に３セル分を表示）の模式的回路図である。 図１１のメモリセル領域ＭＣ１とその周辺の拡大平面レイアウト図（第３層埋め込み配線までを表示）である。 図１２に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１－２層間ビア２１までを表示）である。 図１２に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（主に第２層埋め込み配線Ｍ２および第３層埋め込み配線Ｍ３を表示）である。 図１１に対応する読み出し回路（書き込み回路も併記）の一例を示す模式回路図である。 図１２の範囲を上方向の隣接する３個のセルまで拡張して示した拡大平面レイアウト図（ただし、第２層埋め込み配線までを表示）である。 図１６に対応する拡大平面レイアウト図（主に第２層埋め込み配線Ｍ２および第３層埋め込み配線Ｍ３を表示）である。 本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例５（部分シングルエンドビット線構成４ポート）を説明するための図１１に対応する図１のメモリセル領域ＭＣ（縦方向すなわち、ビット線方向に３セル分を表示）の模式的回路図である。 図１８のメモリセル領域ＭＣ１とその周辺の拡大平面レイアウト図（第３層埋め込み配線までを表示）である。 図１９に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１－２層間ビア２１までを表示）である。 図１９に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（主に第２層埋め込み配線Ｍ２および第３層埋め込み配線Ｍ３を表示）である。 図１８に対応する読み出し回路の一例を示す模式回路図（Ｃポート系シングルエンドビット線）である。 図１８に対応する読み出し回路の一例を示す模式回路図（Ｄポート系シングルエンドビット線）である。 図１９の範囲を上方向の隣接する３個のセルまで拡張して示した拡大平面レイアウト図（ただし、第２層埋め込み配線までを表示）である。 図２４に対応する拡大平面レイアウト図（１－２層間ビア２１までを表示）である。 図２４に対応する拡大平面レイアウト図（主に第２層埋め込み配線Ｍ２および第３層埋め込み配線Ｍ３を表示）である。 本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例６（第１層電源縦配線構成３ポート）を説明するための図１のメモリセル領域ＭＣの拡大平面レイアウト図（１－２層間ビア２１までを表示）である。 図２７に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（主に第２層埋め込み配線Ｍ２および第３層埋め込み配線Ｍ３を表示）である。 本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例７（Ｂ＆Ｃポート系アクセスＭＩＳＦＥＴ相互上下反転３ポート）を説明するための図１のメモリセル領域ＭＣの拡大平面レイアウト図（第３層埋め込み配線までを表示）である。 図２９に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１－２層間ビア２１までを表示）である。 図２９に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（主に第２層埋め込み配線Ｍ２および第３層埋め込み配線Ｍ３を表示）である。 本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例８（ＦＩＮ基本型３ポート）を説明するための図１のメモリセル領域ＭＣの拡大平面レイアウト図（１－２層間ビア２１までを表示）である。 図３２のＦＩＮ型ＭＩＦＥＴの立体形状の一例を示すデバイス斜視図である。 本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例８（データ記憶部Ｎチャネル型ＭＩＳＦＥＴ総並列ＦＩＮ型３ポート）を説明するための図３に対応する図１のメモリセル領域ＭＣの模式的回路図である。 図３４に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１－２層間ビア２１までを表示）である。 本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例９（Ａポート系アクセスＭＩＳＦＥＴ並列ＦＩＮ型３ポート）を説明するため図３４に対応する図１のメモリセル領域ＭＣの模式的回路図である。 図３６対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１－２層間ビア２１までを表示）である。 本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのアウトラインを説明するための埋め込みＳＲＡＭ領域ＥＭの模式的回路構成図である。
１．実施の形態の概要等
　　１－１．実施の形態の概要
　　先ず、本願において開示される代表的な実施の形態について概要を説明する。
　１．以下を含む半導体集積回路装置：
（ａ）第1の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第1の主面側に設けられた埋め込みＳＲＡＭ領域；
（ｃ）前記ＳＲＡＭ領域内に設けられたメモリセル配置領域；
（ｄ）前記メモリセル配置領域内にマトリクス状に設けられた多数のメモリセル領域、
　ここで、各メモリセル領域は、平面的に見て長辺および短辺を有する長方形形状を有し、以下を含む：
（ｄ１）前記長辺に関して、中央部に設けられた第１導電型を有する第１のウエル領域；
（ｄ２）前記長辺に関して、前記第１のウエル領域の両側に設けられた第２導電型を有する第２のウエル領域および第３のウエル領域；
（ｄ３）前記長辺と直交する方向に延在し、相互に相補的な対を成す第１のビット線および第２のビット線；
（ｄ４）前記長辺と直交する方向に延在し、相互に相補的な対を成す第３のビット線および第４のビット線；
（ｄ５）前記長辺と直交する方向に延在し、相互に相補的な対を成す第５のビット線および第６のビット線。
　２．前記項１に記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
（ｄ６）データ記憶部；
（ｄ７）前記データ記憶部に設けられた第１の記憶ノード；
（ｄ８）前記データ記憶部に設けられ、前記第１の記憶ノードと相補的な第２の記憶ノード；
（ｄ９）前記データ記憶部であって、前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続された第１のドライバＭＩＳＦＥＴ；
（ｄ１０）前記データ記憶部であって、前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続された第２のドライバＭＩＳＦＥＴ；
（ｄ１１）前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続され、他方が前記第１のビット線に接続された第１のアクセスＭＩＳＦＥＴ；
（ｄ１２）前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続され、他方が前記第２のビット線に接続された第２のアクセスＭＩＳＦＥＴ；
（ｄ１３）前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続され、他方が前記第３のビット線に接続された第３のアクセスＭＩＳＦＥＴ；
（ｄ１４）前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続され、他方が前記第４のビット線に接続された第４のアクセスＭＩＳＦＥＴ；
（ｄ１５）前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続され、他方が前記第５のビット線に接続された第５のアクセスＭＩＳＦＥＴ；
（ｄ１６）前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続され、他方が前記第６のビット線に接続された第６のアクセスＭＩＳＦＥＴ。
　３．前記項２に記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
（ｄ１７）前記第１のドライバＭＩＳＦＥＴおよび前記第１のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第１のアクティブ領域；
（ｄ１８）前記第３のアクセスＭＩＳＦＥＴおよび前記第５のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第２のアクティブ領域；
（ｄ１９）前記第２のドライバＭＩＳＦＥＴおよび前記第２のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第３のアクティブ領域；
（ｄ２０）前記第４のアクセスＭＩＳＦＥＴおよび前記第６のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第４のアクティブ領域。
　４．前記項３に記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
（ｄ２１）前記第１のアクティブ領域と前記第２のアクティブ領域の不純物領域を相互に連結する第１のローカルインタコネクト；
（ｄ２２）前記第３のアクティブ領域と前記第４のアクティブ領域の不純物領域を相互に連結する第２のローカルインタコネクト。
　５．前記項３または４に記載の半導体集積回路装置において、前記第１のアクティブ領域の幅は、前記第２のアクティブ領域の幅よりも広く、前記第３のアクティブ領域の幅は、前記第４のアクティブ領域の幅よりも広い。
　６．前記項２から５のいずれか一つに記載の半導体集積回路装置において、前記第１のドライバＭＩＳＦＥＴ、前記第２のドライバＭＩＳＦＥＴ、前記第１のアクセスＭＩＳＦＥＴおよび前記第２のアクセスＭＩＳＦＥＴは、前記第３のアクセスＭＩＳＦＥＴ、前記第４のアクセスＭＩＳＦＥＴ、前記第５のアクセスＭＩＳＦＥＴおよび前記第６のアクセスＭＩＳＦＥＴよりも閾値電圧が高い。
　７．前記項２から６のいずれか一つに記載の半導体集積回路装置において、前記第３のアクセスＭＩＳＦＥＴと前記第５のアクセスＭＩＳＦＥＴの前記短辺に沿った方向の平面的位置関係と、前記第４のアクセスＭＩＳＦＥＴと前記第６のアクセスＭＩＳＦＥＴの前記短辺に沿った方向の平面的位置関係は、相互に反転している。
　８．前記項２から７のいずれか一つに記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
（ｄ２３）前記データ記憶部であって、前記第１のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続された第１のプルアップＭＩＳＦＥＴ；
（ｄ２４）前記データ記憶部であって、前記第１のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続された第２のプルアップＭＩＳＦＥＴ；
（ｄ２５）前記第１のプルアップＭＩＳＦＥＴおよび前記第２のプルアップＭＩＳＦＥＴの他方の端子に接続され、前記長辺と直交する方向に延在し、第１層埋め込み配線から構成された電源供給配線。
　９．前記項２から８のいずれか一つに記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
（ｄ２３）前記データ記憶部であって、前記第１のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続された第１のプルアップＭＩＳＦＥＴ；
（ｄ２４）前記データ記憶部であって、前記第１のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続された第２のプルアップＭＩＳＦＥＴ、
　ここで、各メモリセル領域を構成する全てのＭＩＳＦＥＴは、Ｆｉｎ型ＦＥＴで構成されている。
　１０．前記項９に記載の半導体集積回路装置において、前記第１のアクセスＭＩＳＦＥＴおよび前記第２のアクセスＭＩＳＦＥＴは、Ｆｉｎ型並列ＦＥＴで構成されている。
　１１．前記項９に記載の半導体集積回路装置において、前記第１のドライバＭＩＳＦＥＴおよび前記第２のドライバＭＩＳＦＥＴおよび前記第１のアクセスＭＩＳＦＥＴおよび前記第２のアクセスＭＩＳＦＥＴは、Ｆｉｎ型並列ＦＥＴで構成されている。
　１２．前記項１から１１のいずれか一つに記載の半導体集積回路装置において：
（ｘ１）各メモリセル領域の前記第３のビット線および前記第４のビット線と、前記長辺と直交する方向において、このメモリセル領域に隣接するメモリセル領域の前記第３のビット線および前記第４のビット線は、異なるものであり；
（ｘ２）各メモリセル領域の前記第５のビット線および前記第６のビット線と、前記長辺と直交する方向において、このメモリセル領域に隣接するメモリセル領域の前記第５のビット線および前記第６のビット線は、異なるものである。
　１３．前記項１２に記載の半導体集積回路装置において、各メモリセル領域または、その上下に隣接するいずれかのメモリセル領域は、更に以下を有する：
（ｄ２６）当該メモリセル領域内に於いて前記長辺と平行な方向に延在し、当該メモリセル領域の前記第１のアクセスＭＩＳＦＥＴおよび前記第２のアクセスＭＩＳＦＥＴを制御する第１のワード線；
（ｄ２７）当該メモリセル領域の上下方向に隣接するメモリセル領域内に於いて前記長辺と平行な方向に延在し、この隣接メモリセル領域および当該メモリセル領域の前記第３のアクセスＭＩＳＦＥＴおよび前記第４のアクセスＭＩＳＦＥＴを制御する第２のワード線；
（ｄ２８）当該メモリセル領域内に於いて前記長辺と平行な方向に延在し、当該メモリセル領域および当該メモリセル領域の上下方向に隣接するメモリセル領域の前記第５のアクセスＭＩＳＦＥＴおよび前記第６のアクセスＭＩＳＦＥＴを制御する第３のワード線。
　１４．前記項３から１３のいずれか一つに記載の半導体集積回路装置において、前記第１のアクティブ領域、前記第２のアクティブ領域、前記第３のアクティブ領域および前記第４のアクティブ領域の幅は、等しい。
　１５．以下を含む半導体集積回路装置：
（ａ）第1の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第1の主面側に設けられた埋め込みＳＲＡＭ領域；
（ｃ）前記ＳＲＡＭ領域内に設けられたメモリセル配置領域；
（ｄ）前記メモリセル配置領域内にマトリクス状に設けられた多数のメモリセル領域、
　ここで、各メモリセル領域は、平面的に見て長辺および短辺を有する長方形形状を有し、以下を含む：
（ｄ１）前記長辺に関して、中央部に設けられた第１のウエル領域；
（ｄ２）前記長辺に関して、前記第１のウエル領域の両側に設けられた第２のウエル領域および第３のウエル領域；
（ｄ３）前記長辺と直交する方向に延在し、相互に相補的な対を成す第１のビット線および第２のビット線；
（ｄ４）前記長辺と直交する方向に延在し、相互に相補的な対を成す第３のビット線および第４のビット線；
（ｄ５）前記長辺と直交する方向に延在し、相互に相補的な対を成さない第５のビット線および第６のビット線。
　１６．前記項１５に記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
（ｄ６）データ記憶部；
（ｄ７）前記データ記憶部に設けられた第１の記憶ノード；
（ｄ８）前記データ記憶部に設けられ、前記第１の記憶ノードと相補的な第２の記憶ノード；
（ｄ９）前記データ記憶部であって、前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続された第１のドライバＭＩＳＦＥＴ；
（ｄ１０）前記データ記憶部であって、前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続された第２のドライバＭＩＳＦＥＴ；
（ｄ１１）前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続され、他方が前記第１のビット線に接続された第１のアクセスＭＩＳＦＥＴ；
（ｄ１２）前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続され、他方が前記第２のビット線に接続された第２のアクセスＭＩＳＦＥＴ；
（ｄ１３）前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続され、他方が前記第３のビット線に接続された第３のアクセスＭＩＳＦＥＴ；
（ｄ１４）前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続され、他方が前記第４のビット線に接続された第４のアクセスＭＩＳＦＥＴ；
（ｄ１５）前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続され、他方が前記第５のビット線に接続された第５のアクセスＭＩＳＦＥＴ；
（ｄ１６）前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続され、他方が前記第６のビット線に接続された第６のアクセスＭＩＳＦＥＴ。
　１７．前記項１６に記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
（ｄ１７）前記第１のドライバＭＩＳＦＥＴおよび前記第１のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第１のアクティブ領域；
（ｄ１８）前記第３のアクセスＭＩＳＦＥＴおよび前記第５のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第２のアクティブ領域；
（ｄ１９）前記第２のドライバＭＩＳＦＥＴおよび前記第２のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第３のアクティブ領域；
（ｄ２０）前記第４のアクセスＭＩＳＦＥＴおよび前記第６のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第４のアクティブ領域。
　１８．前記項１７に記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
（ｄ２１）前記第１のアクティブ領域と前記第２のアクティブ領域の不純物領域を相互に連結する第１のローカルインタコネクト；
（ｄ２２）前記第３のアクティブ領域と前記第４のアクティブ領域の不純物領域を相互に連結する第２のローカルインタコネクト。
　１９．前記項１７または１８に記載の半導体集積回路装置において、前記第１のアクティブ領域の幅は、前記第２のアクティブ領域の幅よりも広く、前記第３のアクティブ領域の幅は、前記第４のアクティブ領域の幅よりも広い。
　２０．前記項１６に記載の半導体集積回路装置において、各メモリセル領域または、その上下に隣接するいずれかのメモリセル領域は、更に以下を有する：
（ｄ２３）当該メモリセル領域内において前記長辺と平行な方向に延在し、当該メモリセル領域の前記第１のアクセスＭＩＳＦＥＴおよび前記第２のアクセスＭＩＳＦＥＴを制御する第１のワード線；
（ｄ２４）当該メモリセル領域と上下方向に隣接するメモリセル領域の境界領域又はその近傍に於いて前記長辺と平行な方向に延在し、これらのメモリセル領域の前記第３のアクセスＭＩＳＦＥＴおよび前記第４のアクセスＭＩＳＦＥＴを制御する第２のワード線；
（ｄ２５）当該メモリセル領域内に於いて前記長辺と平行な方向に延在し、このメモリセル領域と上下方向に隣接するメモリセル領域の前記第５のアクセスＭＩＳＦＥＴを制御する第３のワード線；
（ｄ２６）当該メモリセル領域と上下方向に隣接するメモリセル領域内において前記長辺と平行な方向に延在し、これらのメモリセル領域の前記第６のアクセスＭＩＳＦＥＴを制御する第４のワード線。
　　１－２．本願における記載形式、基本的用語、用法の説明
　１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
　更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したもの、および、半導体チップ等をパッケージングしたものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ　Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
　今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、二つの部分に分けて考えられている。すなわち、一つ目は、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ　Ｅｎｄ　ｏｆ　Ｌｉｎｅ）工程である。二つ目は、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ　Ｅｎｄ　ｏｆ　Ｌｉｎｅ）工程である。
　なお、本願に於いては、便宜上、層間絶縁膜の層に着目して、同一の層間絶縁膜に属する配線とビアを同一の層名を付す。すなわち、第１層埋め込み配線と第２層埋め込み配線の間のビアは第２層ビアである。
　２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
　同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Ｕｎｄｏｐｅｄ　Ｓｉｌｉｃｏｎ　Ｄｉｏｘｉｄｅ）だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、ＴＥＯＳベース酸化シリコン（ＴＥＯＳ－ｂａｓｅｄ　ｓｉｌｉｃｏｎ　ｏｘｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、ＣＶＤ酸化膜のほか、ＳＯＧ（Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ）、ナノクラスタリングシリカ（ＮＳＣ：Ｎａｎｏ－Ｃｌｕｓｔｅｒｉｎｇ　Ｓｉｌｉｃａ）等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、ＦＳＧ（Ｆｌｕｏｒｏｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）、ＳｉＯＣ（Ｓｉｌｉｃｏｎ　Ｏｘｉｃａｒｂｉｄｅ）またはカーボンドープ酸化シリコン（Ｃａｒｂｏｎ－ｄｏｐｅｄ　Ｓｉｌｉｃｏｎ　ｏｘｉｄｅ）またはＯＳＧ（Ｏｒｇａｎｏｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）等のＬｏｗ－ｋ絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Ｌｏｗ－ｋ絶縁膜（ポーラス系絶縁膜、「ポーラスまたは多孔質」というときは、分子性多孔質を含む）も酸化シリコン膜または酸化シリコン系絶縁膜である。
　また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統に属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
　なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多いが、エッチストップ膜とする場合は、ＳｉＣ，ＳｉＮ等に近い。
　窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ－Ａｌｉｇｎｅｄ　Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ　Ｅｔｃｈ－Ｓｔｏｐ　Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ　Ｍｅｍｏｒｉｚａｔｉｏｎ　Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
　３．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
　４．図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。従って、たとえば、「正方形」とは、ほぼ正方形を含み（長方形についても同じ）、「直交」とは、ほぼ直交する場合を含み、「一致」とは、ほぼ一致する場合を含む。このことは、「平行」、「直角」についても同じである。従って、たとえば、完全な平行からの１０度程度のずれは、平行に属する。
　また、ある領域について、「全体」、「全般」、「全域」等というときは、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」等の場合を含む。従って、たとえば、ある領域の８０％以上は、「全体」、「全般」、「全域」ということができる。このことは、「全周」、「全長」等についても同じである。
　更に、有るものの形状について、「矩形」というときは、「ほぼ矩形」を含む。従って、たとえば、矩形と異なる部分の面積が、全体の２０％程度未満であれば、矩形ということができる。この場合に於いて、このことは、「環状」等についても同じである。この場合に於いて、環状体が、分断されている場合は、その分断された要素部分を内挿または外挿した部分が環状体の一部である。
　また、周期性についても、「周期的」は、ほぼ周期的を含み、個々の要素について、たとえば、周期のずれが２０％未満程度であれば、個々の要素は「周期的」ということができる。更に、この範囲から外れるものが、その周期性の対象となる全要素のたとえば２０％未満程度であれば、全体として「周期的」ということができる。
　なお、本節の定義は、一般的なものであり、以下の個別の記載で異なる定義があるときは、ここの部分については、個別の記載を優先する。ただし、当該個別の記載部分に規定等されていない部分については、明確に否定されていない限り、本節の定義、規定等がなお有効である。
　５．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
　６．本願に於いて、「（メモリセルに関して）データ記憶部」とは、ＳＲＡＭメモリセルの内、データを保持する部分であって、アクセスＭＩＳＦＥＴ、ワード線、ビット線等を除いた部分を言う。
　また、「ローカルインタコネクト」とは、通常のコンタクト用のタングステンプラグ等を比較的長めにレイアウトしたものであって、半導体基板上の二つ以上の不純物領域等の間の相互接続配線（いわゆる第０層配線）として使用されているものを言う。
　更に、「（長方形のものについて）幅」とは、短辺方向の幅、すなわち、長辺（長手方向）と直交する幅を言う。通常、短辺の長さに等しい。
　また、「（メモリセルについて）高さ」とは、ほぼ長方形のメモリセルの場合は、短辺の長さを言う。具体的には、ビット線の延在方向に沿って測ったメモリセルの幅である。
　「（メモリセルについて）上下方向」とは、ビット線の延在方向である。
　「（閾値電圧について）高いまたは低い」とは、その値の符号が同じであることを前提として、その絶対値が大きいとき「高い」といい、その逆のとき、「低い」という。
　「プレーナゲート型ＭＩＳＦＥＴ」と異なり、３次元的なチャネル構造を有するＭＩＳＦＥＴに、「ＦＩＮ型ＭＩＳＦＥＴ」等と呼ばれるものがあるが、類似の構造が種々あり、分類も区区である。従って、本願に於いては、狭義のフィン（ＦＩＮ）型、パイゲート（Ｐｉ－Ｇａｔｅ）型、オメガゲート（Ω－Ｇａｔｅ）型、トライゲート（Ｔｒｉ－Ｇａｔｅ）型、全周ゲート（Ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）型等を含めて、広い意味で、「ＦＩＮ型ＭＩＳＦＥＴ」と呼ぶこととする。
　これに関して「ＦＩＮ型並列ＭＩＳＦＥＴ」とは、複数のＦＩＮ型ＭＩＳＦＥＴを並列接続して、一つのＭＩＳＦＥＴのように使用するものを言う。特に、並列でないものを区別するときは、「ＦＩＮ型非並列ＭＩＳＦＥＴ」という。
　２．実施の形態の詳細
　実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
　また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
　なお、二者択一の場合の呼称に関して、一方を「第１」等として、他方を「第２」等と呼ぶ場合に於いて、代表的な実施の形態に沿って、対応付けして例示する場合があるが、たとえば「第１」といっても、例示した当該選択肢に限定されるものではないことは言うまでもない。
　　２－１．本願の一実施の形態の半導体集積回路装置における半導体チップの一例であるメモリ混載ロジックチップ等の説明（主に図１および図２）
　このセクションで示すチップレイアウト等は、セクション（２－２）で説明するセルレイアウトを適用する半導体集積回路装置の一例であり、これ以外の形態でも、種々利用できることはいうまでもない。以下では、主に、埋め込み型（Ｅｍｂｅｄｄｅｄ）ＳＲＡＭを例にとり、具体的に説明するが、以下の各種の例は、汎用ＳＲＡＭすなわち、専用ＳＲＡＭ等の非埋め込み型ＳＲＡＭにも適用できることは言うまでもない。
　また、ここで示すチップレイアウト等は、以下の全ての基本例および変形例の基礎となるものであるから、以下の変形例等に於いては、その説明は、原則として繰り返さない。
　以下では、トランスミッションゲート型アクセス（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｇａｔｅ　Ｂａｓｅｄ　Ａｃｃｅｓｓ）ＭＩＳＦＥＴ構成のマルチポート（Ｍｕｌｔｉ－ｐｏｒｔ）メモリセル、すなわち、非分離型（Ｎｏｎ－Ｉｓｏｌａｔｅｄ）マルチポートメモリセルを例にとり具体的に説明する。しかし、分離型リードポート（Ｉｓｏｌａｔｅｄ　Ｒｅａｄ－ｐｏｒｔ）等を有するマルチポートメモリセル等にも適用できることは言うまでもない。このトランスミッションゲート型アクセスＭＩＳＦＥＴ構成のマルチポートメモリセルは、任意のポート（差動ポートに関して）を書き込みに使用できるメリットを有する。一方、分離型リードポートを有するものは、集積度が高いほか、同時に同一のセルに書き込みおよび読み出しのためのアクセスの可能性を有する。
　図１は本願の一実施の形態の半導体集積回路装置における半導体チップの一例であるメモリ混載ロジックチップのレイアウトの概要を説明するためのチップ上面全体図である。図２は図１の埋め込みＳＲＡＭ領域ＥＭとデジタル信号処理回路領域ＤＳＰの関係の一例を説明するための回路ブロック図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置における半導体チップの一例であるメモリ混載ロジックチップ等を説明する。
　図１に示すように、ＳＲＡＭ混載ロジックチップ２（半導体基板）の第１の主面１ａまたは表面（デバイス面）上には、たとえば、画像等に関するアナログ信号を処理するアナログ回路領域ＡＲが設けられている。同様に、チップ２の第１の主面１ａ上には、デジタル論理処理を行うロジック回路領域ＬＲが設けられている。このロジック回路領域ＬＲ内には、たとえば、デジタル信号を処理するデジタル信号処理回路領域ＤＳＰが設けられている。更に、チップ２の第１の主面１ａ上には、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）回路を収容する埋め込みＳＲＡＭ領域ＥＭが設けられている。この例に於いては、ＳＲＡＭ領域ＥＭには、３ポート構成のＳＲＡＭ回路（「３ポートＳＲＡＭ回路」という）が収容されている。
　埋め込みＳＲＡＭ領域ＥＭは、メモリアレー領域ＭＡとメモリ周辺回路領域ＰＲに分けることができる。このメモリアレー領域ＭＡ（メモリセル配置領域）には、多数のメモリセル領域ＭＣ（ＭＣ１）がマトリクス状に配列されている。更に、メモリアレー領域ＭＡには、横方向に各メモリセル領域ＭＣを制御するための多数のワード線ＷＬ（Ｗｏｒｄｌｉｎｅ）が横断しており、縦方向には、データの読み出し、または書き込みのための多数のビット線ＢＬ（Ｂｉｔｌｉｎｅ）が縦断している。
　メモリ周辺回路領域ＰＲには、ワード線ＷＬ等を制御する行制御回路ＲＣおよびビット線ＢＬを介して、データの読み出しや書き込みを制御する列制御回路領域ＣＣが設けられている。
　次に、図１におけるデジタル信号処理回路領域ＤＳＰと３ポートＳＲＡＭ回路ＥＭとの関係の一例を図２に示す。図２に示すように、たとえば、３ポートＳＲＡＭ回路ＥＭに収納されていたデータＡがＡポートＰＡを介して読み出され、それと、ＢポートＰＢを介して読み出されたデータＢが、デジタル信号処理回路領域ＤＳＰにおいて、デジタル演算処理されて、データＣとなり、それが、ＣポートＰＣを介して、３ポートＳＲＡＭ回路ＥＭに収納される。通常、画像処理等に於いては、このような一連のプロセスが高速で繰り返される。
　　２－２．本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭの基本的セルレイアウト（全相補ビット線構成３ポート）の説明（主に図３から図６）
　このセクションでは、セクション（２－１）で説明した点を踏まえて、セクション（２－３）以降で説明する変形例の基礎となる全相補ビット線構成３ポートＳＲＡＭのセルレイアウトを説明する。
　また、ここでは、完全ＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の標準６トランジスタＳＲＡＭメモリセルをベースとし、これに、トランスファＭＩＳＦＥＴをアクセストランジスタとして付加してポートを増設した（トランスファゲートベースマルチポート）３ポート埋め込みＳＲＡＭを説明する。しかし、メモリセルは、他の種類のＳＲＡＭセルでも良いことは言うまでもない。また、ポートの数は、３に限らず、４以上でも、２でも良い。
　なお、セクション（２－１０）から（２－１２）以外で使用するＭＩＳＦＥＴは、基本的に全て、プレーナゲート（Ｐｌａｎａｒ　Ｇａｔｅ）型であるが、全部又は一部に、Ｆｉｎ型ＭＩＳＦＥＴを使用してもよいことは言うまでもない。
　また、以下では、説明を明確にするために、埋め込みメモリ領域に関しては、３層メタル配線構造を例に取り具体的に説明するが、配線層の総数は、４層以上であっても、それ以外であっても良い。なお、以下の例に於いては、埋め込み配線は、ダマシン方式等による銅系埋め込み配線であるが、銅系埋め込み配線に限らず、銀系やその他の埋め込み配線でもよい。また、配線系は、埋め込み配線に限らず、アルミニウム系配線のように、非埋め込み配線でもよい。
　図３は本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭの基本的セルレイアウト（全相補ビット線構成３ポート）を説明するための図１のメモリセル領域ＭＣの模式的回路図である。図４は図３に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（第３層埋め込み配線までを表示）である。図５は図４に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１－２層間ビア２１までを表示）である。図６は図４に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（主に第２層埋め込み配線Ｍ２および第３層埋め込み配線Ｍ３を表示）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭの基本的セルレイアウト（全相補ビット線構成３ポート）を説明する。
　まず、図３に基づいて、メモリセルＭＣの回路的な構成を説明する（このメモリセルは、一般に「完全ＣＭＯＳセル」等と呼ばれるものである）。図３に示すように、メモリセル領域ＭＣ（ＭＣ１）のデータ記憶部ＳＰには、Ｐチャネル型プルアップ（Ｐｕｌｌ　Ｕｐ）ＭＩＳＦＥＴ（Ｐ１１、Ｐ１２）が設けられており、これらのソースドレイン端子の一方が、それぞれ電源配線Ｖｄｄに接続されており、他方が、それぞれ正記憶ノード（Ｎｏｄｅ）ＳＮおよび反転記憶ノードＳＮＢに接続されている。正記憶ノードＳＮには、第１のドライバＭＩＳＦＥＴすなわちＮチャネル型ドライバ（Ｄｒｉｖｅｒ）ＭＩＳＦＥＴ（ＤＮ１１）のソースドレイン端子の一方が接続されており、他方が接地配線Ｖｓｓに接続されている。一方、反転記憶ノードＳＮＢには、第２のドライバＭＩＳＦＥＴすなわちＮチャネル型ドライバＭＩＳＦＥＴ（ＤＮ１２）のソースドレイン端子の一方が接続されており、他方が接地配線Ｖｓｓに接続されている。ここで、Ｐチャネル型プルアップＭＩＳＦＥＴ（Ｐ１１）およびＮチャネル型ドライバＭＩＳＦＥＴ（ＤＮ１１）のゲート電極は、反転記憶ノードＳＮＢに接続されており、Ｐチャネル型プルアップＭＩＳＦＥＴ（Ｐ１２）およびＮチャネル型ドライバＭＩＳＦＥＴ（ＤＮ１２）のゲート電極は、正記憶ノードＳＮに接続されている。
　メモリセル領域ＭＣ内の行方向（Ｘ軸方向または、横方向）には、Ａポートワード（Ｐｏｒｔ　Ｗｏｒｄ）線ＷＬＡ１、Ｂポートワード線ＷＬＢ１およびＣポートワード線ＷＬＣ１が設けられている。Ａポートワード線ＷＬＡ１には、第１及び第２のアクセスＭＩＳＦＥＴすなわちＮチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１１、ＡＮ１２）のゲート電極が接続されている。同様に、Ｂポートワード線ＷＬＢ１には、第３及び第４のアクセスＭＩＳＦＥＴすなわちＮチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１３、ＡＮ１４）のゲート電極が接続されている。更に、Ｃポートワード線ＷＬＣ１には、第５及び第６のアクセスＭＩＳＦＥＴすなわちＮチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１５、ＡＮ１６）のゲート電極が接続されている。
　一方、メモリセル領域ＭＣ内の列方向（Ｙ軸方向、縦方向または上下方向）には、Ａポート（Ｐｏｒｔ）正（Ｔｒｕｅ）ビット線ＢＬＡ（第１のビット線）および、これと相補的な対を成すＡポート反転（Ｃｏｍｐｌｅｍｅｎｔａｒｙ）ビット線ＢＬＡＢ（第２のビット線）が設けられている。Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１１）のソースドレイン端子の一方は、Ａポート正ビット線ＢＬＡと接続されており、他方は、正記憶ノードＳＮ（第１の記憶ノード）と接続されている。一方、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１２）のソースドレイン端子の一方は、Ａポート反転ビット線ＢＬＡＢと接続されており、他方は、反転記憶ノードＳＮＢ（第２の記憶ノード）と接続されており、これらにより、相補型のＡポート（相補型書き込み＆読み出しポート）を構成している。
　また、メモリセル領域ＭＣ内の列方向には、Ｂポート正ビット線ＢＬＢ（第３のビット線）および、これと相補的な対を成すＢポート反転ビット線ＢＬＢＢ（第４のビット線）が設けられている。Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１３）のソースドレイン端子の一方は、Ｂポート正ビット線ＢＬＢと接続されており、他方は、正記憶ノードＳＮと接続されている。一方、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１４）のソースドレイン端子の一方は、Ｂポート反転ビット線ＢＬＢＢと接続されており、他方は、反転記憶ノードＳＮＢと接続されており、これらにより、相補型のＢポート（相補型書き込み＆読み出しポート）を構成している。
　更に、メモリセル領域ＭＣ内の列方向には、Ｃポート正ビット線ＢＬＣ（第５のビット線）および、これと相補的な対を成すＣポート反転ビット線ＢＬＣＢ（第６のビット線）が設けられている。Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１５）のソースドレイン端子の一方は、Ｃポート正ビット線ＢＬＣと接続されており、他方は、正記憶ノードＳＮと接続されている。一方、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１６）のソースドレイン端子の一方は、Ｃポート反転ビット線ＢＬＣＢと接続されており、他方は、反転記憶ノードＳＮＢと接続されており、これらにより、相補型のＣポート（相補型書き込み＆読み出しポート）を構成している。
　次に、図３に対応する具体的平面レイアウトの一例を図４、図５及び図６により説明する。図４、図５及び図６に示すように、この例に於いては、メモリアレー領域ＭＡ（図１）は、横長の長方形のメモリセル領域ＭＣ１（ＭＣ）を周期的にマトリクス状に敷き詰めた構造となっている（レイアウトの都合により、一部に反転等の操作を含む場合がある）。以下レイアウトの基本的な考え方をまとめると以下のごとくである。すなわち、
　（１）メモリセル領域ＭＣ１の中央部に、第１及び第２のプルアップＭＩＳＦＥＴすなわちＰチャネル型プルアップＭＩＳＦＥＴ（Ｐ１１、Ｐ１２）を形成するためのＮ型ウエル領域４ｎ（第１導電型の第１のウエル領域）を配置する。そして、この例に於いては、Ｎ型ウエル領域４ｎの左側に、Ｎチャネル型ドライバＭＩＳＦＥＴ（ＤＮ１１）、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１１、ＡＮ１３、ＡＮ１５）を形成するためのＰ型ウエル領域４ｐ（第２導電型の第２のウエル領域）を配置する。同様に、Ｎ型ウエル領域４ｎの右側に、Ｎチャネル型ドライバＭＩＳＦＥＴ（ＤＮ１２）、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１２、ＡＮ１４、ＡＮ１６）を形成するためのもう一つのＰ型ウエル領域４ｐ（第２導電型の第３のウエル領域）を配置する。なお、左右のＰ型ウエル領域４ｐは、相互に連結されていても良い。
　（２）Ｐ型ソースドレイン領域等が形成されるアクティブ領域１８ｐ１、１８ｐ２は、この例では、それぞれ縦長の長方形形状をしており、幾何学的にＳＴＩ領域３（素子分離領域）によって相互に分離されて、Ｎ型ウエル領域４ｎ内に配置されている。Ｎ型ソースドレイン領域等が形成されるアクティブ領域１８ｎ１、１８ｎ２の内、Ｎチャネル型ドライバＭＩＳＦＥＴ（ＤＮ１１）、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１１、ＡＮ１３、ＡＮ１５）を形成するためのアクティブ領域１８ｎ１は、この例では、一体の凹部を含む複雑な多角形形状を有し、左側のＰ型ウエル領域４ｐに設けられている。一方、Ｎチャネル型ドライバＭＩＳＦＥＴ（ＤＮ１２）、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１２、ＡＮ１４、ＡＮ１６）を形成するためのアクティブ領域１８ｎ２は、この例では、一体の凹部を含む複雑な多角形形状を有し、右側のＰ型ウエル領域４ｐに設けられている。
　（３）各ゲート電極１６は、対応するアクティブ領域１８ｎ１、１８ｎ２、１８ｐ１、１８ｐ２を横断するように、横方向に延在している。
　（４）この例に於いては、メモリセル領域ＭＣ１内の比較的短い相互接続は、主に、第１層埋め込み配線Ｍ１によって形成されている。第１層埋め込み配線Ｍ１は、たとえば、シングルダマシン方式により形成されている。また、この例においては、第１層埋め込み配線Ｍ１は、上下の導電層間の仲介メタル層としても利用されている。
　（５）各ゲート電極１６、第１層埋め込み配線Ｍ１等と、対応するアクティブ領域１８ｎ１、１８ｎ２、１８ｐ１、１８ｐ２（その部分のソースドレイン領域）とのコンタクトは、コンタクト部６（具体的には、例えば、タングステンプラグ）を介して、取られている。
　（６）各ビット線ＢＬＡ、ＢＬＢ、ＢＬＣ、ＢＬＡＢ、ＢＬＢＢ、ＢＬＣＢ、電源配線Ｖｄｄ、接地配線Ｖｓｓ、たとえばロジック回路用の信号配線等の内、埋め込みＳＲＡＭ領域ＥＭ上を通過するもの等の第２層スルー（Ｔｈｒｏｕｇｈ）配線ＴＷ２１、ＴＷ２２等の縦方向の比較的長い配線は、この例では、第２層埋め込み配線Ｍ２によって形成されている。第２層埋め込み配線Ｍ２は、たとえば、デュアルダマシン方式により形成されている。また、この例においては、第２層埋め込み配線Ｍ２は、上下の導電層間の仲介メタル層としても利用されている。
　また、この例では、第２層埋め込み配線Ｍ２による接地配線Ｖｓｓを近接するビット線間に配し、シールド効果を持たせている。
　更に、この例では、メモリセル中央部のＮ型ウエル領域上に於いて、第２層埋め込み配線Ｍ２によるＳＲＡＭ領域とは直接関係のない信号配線等の第２層スルー（Ｔｈｒｏｕｇｈ）配線を電源配線と平行に走らせている。このことにより、比較的下層の配線を縦断信号線として使用できるメリットを有する。
　（７）各第１層埋め込み配線Ｍ１と第２層埋め込み配線Ｍ２間は、１－２層間ビア２１によって、相互に接続されている。
　（８）各ワード線ＷＬＡ１、ＷＬＢ１、ＷＬＣ１は、この例では、第３層埋め込み配線Ｍ３によって形成されている。第３層埋め込み配線Ｍ３は、たとえば、デュアルダマシン方式により形成されている。
　（９）各第２層埋め込み配線Ｍ２と第３層埋め込み配線Ｍ３間は、２－３層間ビア２２によって、相互に接続されている。
　以上説明したように、埋め込み型３ポートＳＲＡＭにおいて、横長長方形メモリセル領域の中央部に、Ｎウエル領域を配置し、両側にＰウエル領域を配置するとともに、各ポートを差動ビット線構成としたので、チップ占有面積の増大を最小限に抑えつつ、各ポート（トランスミッションゲートベース）について、高速の書き込み、および、読み出し特性を確保することができる。
　　２－３．本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例１（アクティブ領域等幅型３ポート）の説明（主に図７および図８）
　このセクションでは、セクション（２－１）および（２－２）で説明した例のセルレイアウトに関する変形例を説明する。
　以下の例は、基本的に図１から図６で説明したものと同じであり、以下に於いては原則として、異なる部分のみを説明する。このことは、以下の他の変形例に於いても同じである。
　この例は、各種の例と組み合わせ可能でるが、たとえば、セクション（２－５）から（２－１２）の一つ又は、複数と組み合わせることができる。
　図７は本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例１（アクティブ領域等幅型３ポート）を説明するための図５に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１－２層間ビア２１までを表示）である。図８は図７のＸ－Ｘ’断面に対応するデバイス断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例１（アクティブ領域等幅型３ポート）を説明する。
　このレイアウトは、基本的に図３から図６で説明したものと同じであるが、図７及び図８に示すように、Ｐ型ウエル領域４ｐ内のアクティブ領域の形状が異なっており、図８に詳述するようなＬＩＣ（Ｌｏｃａｌ　Ｉｎｔｅｒｃｏｎｎｅｃｔ）が用いられている点が異なる。すなわち、
　（１）Ｎ型ソースドレイン領域等が形成されるアクティブ領域１８ｎ１、１８ｎ２、１８ｎ３、１８ｎ４は、この例では、それぞれ縦長の長方形形状をしており、幾何学的にＳＴＩ領域３（素子分離領域）によって相互に分離されて、Ｐ型ウエル領域４ｐ内に縦長に配置されている。そして、この例に於いては、各アクティブ領域１８ｎ１、１８ｎ２、１８ｎ３、１８ｎ４（それぞれ、第２のアクティブ領域、第４のアクティブ領域、第１のアクティブ領域および第３のアクティブ領域）の幅は、等しくされている。これにより、リソグラフィが容易となる。
　（２）アクティブ領域１８ｎ１、１８ｎ３およびアクティブ領域１８ｎ２、１８ｎ４が相互に分離した結果、これらを相互接続するものとして、ＬＩＣすなわち、ローカルインタコネクト８ａ、８ｂ（それぞれ、第１のローカルインタコネクトおよび第２のローカルインタコネクト）が使用されている。
　次に、図７のＸ－Ｘ’断面を図８に示す。図８に示すように、チップ２（図１）は、たとえば、Ｐ型単結晶シリコン半導体基板１ｓ上に形成されており、たとえば、その上部には、Ｐ型ウエル領域４ｐが設けられており、その表面には、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）領域３が設けられている。ＳＴＩ領域３のない半導体基板１ｓの表面は、アクティブ領域となっており、その一部には、高濃度Ｎ型ソースドレイン領域５ｎが設けられている。
　半導体基板１ｓの表面１ａ（裏面１ｂと反対の面）上には、たとえば、酸化シリコン系絶縁膜等から構成されたプリメタル（Ｐｒｅｍｅｔａｌ）絶縁膜７が形成されており、その中にはローカルインタコネクト８、すなわち、タングステンプラグ９（Ｔｕｎｇｓｔｅｎ　Ｐｌｕｇ）が埋め込まれている。プリメタル絶縁膜７およびローカルインタコネクト８の上には、たとえば、酸化シリコン系絶縁膜等（たとえば、非多孔質系Ｌｏｗ－ｋ絶縁膜）による第１層層間絶縁膜１０が形成されており、その中には、たとえば、銅系の第１層埋め込み配線Ｍ１が埋め込まれている。なお、ローカルインタコネクト８（タングステンプラグ９）と高濃度Ｎ型ソースドレイン領域５ｎは、（基板またはゲート電極との）コンタクト部６に於いて、相互に電気的に接続されている。第１層層間絶縁膜１０および第１層埋め込み配線Ｍ１の上には、たとえば、酸化シリコン系絶縁膜等（たとえば、多孔質系Ｌｏｗ－ｋ絶縁膜）による上層多層配線層１２が形成されている。
　以上説明したように、各メモリセルを構成するＮチャネル型ＭＩＳＦＥＴ（この例ではプレーナゲート型）を形成するアクティブ領域を基本的に全て、縦長の長方形とし、その幅を等しくしたので、微細加工が容易になるメリットを有する。
　また、複数のアクティブ領域間の相互接続にローカルインタコネクトを利用したので、第１層埋め込み配線等を谷離予で切るメリットを有する。
　なお、アクティブ領域の等幅化は、Ｎチャネル型ＭＩＳＦＥＴばかりでなく、各メモリセルを構成するＰチャネル型ＭＩＳＦＥＴにも適用しても良い。すなわち、すなわち、各メモリセルを構成するＰチャネル型ＭＩＳＦＥＴ（この例ではプレーナゲート型）を形成するアクティブ領域を基本的に全て、縦長の長方形とし、その幅を、Ｎチャネル型ＭＩＳＦＥＴを形成するアクティブ領域の幅と等しくする。このようにすると、微細加工が更に容易になるメリットを有する。
　なお、図４等の例と比較すると、図７等の例では、Ｐ型ウエル領域内のアクティブ領域が、比較的簡単で矩形構造（幅や長さとは無関係に）をしているので、微細加工に適している。また、長さ（縦方向）が同一にされているので、この点でも、微細加工に適している。
　　２－４．本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例２（Ａポート系Ｎチャネル型ＭＩＳＦＥＴアクティブ領域幅広型３ポート）の説明（主に図９）
　このセクションで説明するものは、セクション（２－１）および（２－２）で説明した例のセルレイアウトに関する変形例に属するが、直接的には、セクション（２－３）で説明した例の変形例と見ることもできる。ここで説明する例は、基本的に、セクション（２－３）で説明した例と同じであるから、以下では原則として、異なる部分のみを説明する。
　この例は、各種の例と組み合わせ可能でるが、たとえば、セクション（２－５）から（２－９）の一つ又は、複数と組み合わせることができる。
　図９は本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例２（Ａポート系Ｎチャネル型ＭＩＳＦＥＴアクティブ領域幅広型３ポート）を説明するための図７に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１－２層間ビア２１までを表示）である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例２（Ａポート系Ｎチャネル型ＭＩＳＦＥＴアクティブ領域幅広型３ポート）を説明する。
　この例は、図７及び図８で説明したものと基本的に同じである。しかし、この例では図９に示すように、Ｎチャネル型ドライバＭＩＳＦＥＴ（ＤＮ１１、ＤＮ１２）およびＮチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１１、ＡＮ１２）を形成するアクティブ領域１８ｎ３、１８ｎ４の幅が、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１３、ＡＮ１４、ＡＮ１５、ＡＮ１６）を形成するアクティブ領域１８ｎ１、１８ｎ２の幅よりも広くなっている点が異なる。
　以上説明したように、各メモリセルを構成するＡポート系のＮチャネル型ＭＩＳＦＥＴのアクティブ領域の幅をＢおよびＣポート系のＮチャネル型ＭＩＳＦＥＴのアクティブ領域の幅よりも広くすることにより、Ａポート系のドライバトランジスタやアクセストランジスタの駆動能力が向上するため、読み出し、および書き込み速度が向上する。また、ＳＮＭ（Ｓｔａｔｉｃ　Ｎｏｉｓｅ　Ｍａｒｇｉｎ）特性の向上が期待できる。
　　２－５．本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例３（Ａポート系高Ｖｔｈ－Ｂ＆Ｃポート系低Ｖｔｈ型３ポート）の説明（主に図１０）
　このセクションで説明する例は、セクション（２－１）および（２－２）で説明した例のセルレイアウトに関する変形例である。ここで説明する例は、基本的に、セクション（２－１）および（２－２）で説明した例と同じであるから、以下では原則として、異なる部分のみを説明する。
　この例の特徴は、セルを構成する複数のＮチャネル型ＭＩＳＦＥＴの一部の閾値電圧を相対的に高くしている点にある。一方、これ以外の例では、第一義的には、セルを構成する複数のＮチャネル型ＭＩＳＦＥＴの閾値電圧は、基本的に同一レベルにされている。しかし、この例と同じように、閾値電圧に各種のモードで、差を設けるようにしてもよい。なお、この例では、Ｎチャネル型ドライバＭＩＳＦＥＴ（ＤＮ１１、ＤＮ１２）およびＮチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１１、ＡＮ１２）の閾値電圧を相対的に高くするモードを具体的に説明するが、それ以外のＭＩＳＦＥＴの組み合わせで閾値電圧を相対的に高くするモードでも良いことは言うまでもない。
　また、この例は、各種の例と組み合わせ可能でるが、たとえば、セクション（２－２）から（２－４）およびセクション（２－６）から（２－１２）の一つ又は、複数と組み合わせることができる。
　図１０は本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例３（Ａポート系高Ｖｔｈ－Ｂ＆Ｃポート系低Ｖｔｈ型３ポート）を説明するための図５に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１－２層間ビア２１までを表示）である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例３（Ａポート系高Ｖｔｈ－Ｂ＆Ｃポート系低Ｖｔｈ型３ポート）を説明する。
　この例は、図３から図６で説明したものと基本的に同じであるが、図１０に示すように、Ｐ型ウエル領域４ｐを、閾値電圧が相対的に高い高Ｖｔｈ領域ＨＶｔｈ１、ＨＶｔｈ２と、閾値電圧が相対的に低い低Ｖｔｈ領域ＬＶｔｈ１、ＬＶｔｈ２に区分した点が異なる。すなわち、Ｎチャネル型ドライバＭＩＳＦＥＴ（ＤＮ１１、ＤＮ１２）およびＮチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１１、ＡＮ１２）の閾値電圧を相対的に高くし、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１３、ＡＮ１４、ＡＮ１５、ＡＮ１６）の閾値電圧を相対的に低くするのである。
　以上説明したように、各メモリセルを構成するＡポート系のＮチャネル型ＭＩＳＦＥＴの閾値電圧をＢおよびＣポート系のＮチャネル型ＭＩＳＦＥＴの閾値電圧よりも、相対的に高く設定したので、Ａポート系のリーク電流を低減できるとともに、ＢおよびＣポート系を相対的に高速読み出し、および高速書き込みとすることができる。
　　２－６．本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例４（低高さセル構造３ポート）の説明（主に図１１から図１７）
　このセクションで説明するものは、セクション（２－１）および（２－２）で説明した例のセルレイアウトに関する変形例に属するが、直接的には、セクション（２－３）で説明した例の変形例と見ることもできる。
　ここに説明する例は、図７及び図８で説明したものと基本的に同じであるので、以下では、原則として異なる部分のみを説明する。
　また、この例は、各種の例と組み合わせ可能でるが、たとえば、セクション（２－２）から（２－５）およびセクション（２－７）から（２－１２）の一つ又は、複数と組み合わせることができる。
　図１１は本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例４（低高さセル構造３ポート）を説明するための図３に対応する図１のメモリセル領域ＭＣ（縦方向すなわち、ビット線方向に３セル分を表示）の模式的回路図である。図１２は図１１のメモリセル領域ＭＣ１とその周辺の拡大平面レイアウト図（第３層埋め込み配線までを表示）である。図１３は図１２に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１－２層間ビア２１までを表示）である。図１４は図１２に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（主に第２層埋め込み配線Ｍ２および第３層埋め込み配線Ｍ３を表示）である。図１５は図１１に対応する読み出し回路（書き込み回路も併記）の一例を示す模式回路図である。図１６は図１２の範囲を上方向の隣接する３個のセルまで拡張して示した拡大平面レイアウト図（ただし、第２層埋め込み配線までを表示）である。図１７は図１６に対応する拡大平面レイアウト図（主に第２層埋め込み配線Ｍ２および第３層埋め込み配線Ｍ３を表示）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例４（低高さセル構造３ポート）を説明する。
　図１１に示すように、この例では、Ｂポート系およびＣポート系のビット線ペアをセル１列あたりに２組配線して、Ｂポート系ワード線とＣポート系ワード線（各第２のワード線である）をセル２行に対して、１本ずつ配線し、インタリーブ接続する。一方、Ａポート系ワード線（第１のワード線）は、セル１行に対して、独立して１本配線し、Ａポート系ビット線ペアは、各列に対して、１組とする。すなわち、Ｂポート系およびＣポート系のビット線ペアを倍に増やすことで、ワード線を１本減らしているのである。これは、横長のメモリセルを考慮すると、たとえ、縦に走るビット線が大幅に増えても、横に走るワード線を減らした方が占有面積の点で有利だからである。
　図１１は、基本的に図３の回路を上下方向に３個並べたものであるが、レイアウト、配線の引き回し、充填効率の観点で一部に上下又は左右の反転操作を伴う場合がある。
　以下に、図３の場合と同様に説明すると、以下の通りである。
　図１１に示すように、メモリセル領域ＭＣ１のデータ記憶部ＳＰには、Ｐチャネル型プルアップＭＩＳＦＥＴ（Ｐ１１、Ｐ１２）が設けられており、これらのソースドレイン端子の一方が、それぞれ電源配線Ｖｄｄに接続されており、他方が、それぞれ正記憶ノードＳＮおよび反転記憶ノードＳＮＢに接続されている。正記憶ノードＳＮには、Ｎチャネル型ドライバＭＩＳＦＥＴ（ＤＮ１１）のソースドレイン端子の一方が接続されており、他方が接地配線Ｖｓｓに接続されている。一方、反転記憶ノードＳＮＢには、Ｎチャネル型ドライバＭＩＳＦＥＴ（ＤＮ１２）のソースドレイン端子の一方が接続されており、他方が接地配線Ｖｓｓに接続されている。ここで、Ｐチャネル型プルアップＭＩＳＦＥＴ（Ｐ１１）およびＮチャネル型ドライバＭＩＳＦＥＴ（ＤＮ１１）のゲート電極は、反転記憶ノードＳＮＢに接続されており、Ｐチャネル型プルアップＭＩＳＦＥＴ（Ｐ１２）およびＮチャネル型ドライバＭＩＳＦＥＴ（ＤＮ１２）のゲート電極は、正記憶ノードＳＮに接続されている。
　メモリセル領域ＭＣ１内の行方向には、Ａポートワード線ＷＬＡ１（第１のワード線）およびＢポートワード線ＷＬＢ１（第２のワード線）が設けられている。Ａポートワード線ＷＬＡ１には、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１１、ＡＮ１２）のゲート電極が接続されている。同様に、Ｂポートワード線ＷＬＢ１には、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１３、ＡＮ１４）のゲート電極が接続されている。更に、下側のメモリセル領域内に設けられたＣポートワード線ＷＬＣ１（第３のワード線）には、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１５、ＡＮ１６）のゲート電極が接続されている。
　一方、メモリセル領域ＭＣ１内の列方向には、Ａポート正ビット線ＢＬＡおよび、これと相補的な対を成すＡポート反転ビット線ＢＬＡＢが設けられている。Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１１）のソースドレイン端子の一方は、Ａポート正ビット線ＢＬＡと接続されており、他方は、正記憶ノードＳＮと接続されている。一方、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１２）のソースドレイン端子の一方は、Ａポート反転ビット線ＢＬＡＢと接続されており、他方は、反転記憶ノードＳＮＢと接続されており、これらにより、相補型のＡポート（相補型書き込み＆読み出しポート）を構成している。
　また、メモリセル領域ＭＣ１内の列方向には、Ｂポート正ビット線ＢＬＢ０および、これと相補的な対を成すＢポート反転ビット線ＢＬＢ０Ｂが設けられている。Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１３）のソースドレイン端子の一方は、Ｂポート正ビット線ＢＬＢと接続されており、他方は、正記憶ノードＳＮと接続されている。一方、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１４）のソースドレイン端子の一方は、Ｂポート反転ビット線ＢＬＢ０Ｂと接続されており、他方は、反転記憶ノードＳＮＢと接続されており、これらにより、このセルに関して相補型のＢポート（相補型書き込み＆読み出しポート）を構成している。
　更に、メモリセル領域ＭＣ１内の列方向には、Ｃポート正ビット線ＢＬＣ０および、これと相補的な対を成すＣポート反転ビット線ＢＬＣ０Ｂが設けられている。Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１５）のソースドレイン端子の一方は、Ｃポート正ビット線ＢＬＣ０と接続されており、他方は、正記憶ノードＳＮと接続されている。一方、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１６）のソースドレイン端子の一方は、Ｃポート反転ビット線ＢＬＣ０Ｂと接続されており、他方は、反転記憶ノードＳＮＢと接続されており、これらにより、このセルに関して相補型のＣポート（相補型書き込み＆読み出しポート）を構成している。
　同様に、メモリセル領域ＭＣ２のデータ記憶部ＳＰには、Ｐチャネル型プルアップＭＩＳＦＥＴ（Ｐ２１、Ｐ２２）が設けられており、これらのソースドレイン端子の一方が、それぞれ電源配線Ｖｄｄに接続されており、他方が、それぞれ正記憶ノードＳＮおよび反転記憶ノードＳＮＢに接続されている。正記憶ノードＳＮには、Ｎチャネル型ドライバＭＩＳＦＥＴ（ＤＮ２１）のソースドレイン端子の一方が接続されており、他方が接地配線Ｖｓｓに接続されている。一方、反転記憶ノードＳＮＢには、Ｎチャネル型ドライバＭＩＳＦＥＴ（ＤＮ２２）のソースドレイン端子の一方が接続されており、他方が接地配線Ｖｓｓに接続されている。ここで、Ｐチャネル型プルアップＭＩＳＦＥＴ（Ｐ２１）およびＮチャネル型ドライバＭＩＳＦＥＴ（ＤＮ２１）のゲート電極は、反転記憶ノードＳＮＢに接続されており、Ｐチャネル型プルアップＭＩＳＦＥＴ（Ｐ２２）およびＮチャネル型ドライバＭＩＳＦＥＴ（ＤＮ２２）のゲート電極は、正記憶ノードＳＮに接続されている。
　メモリセル領域ＭＣ２内の行方向には、Ａポートワード線ＷＬＡ２およびＣポートワード線ＷＬＣ２が設けられている。Ａポートワード線ＷＬＡ２には、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ２１、ＡＮ２２）のゲート電極が接続されている。同様に、Ｃポートワード線ＷＬＣ２には、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ２５、ＡＮ２６）のゲート電極が接続されている。更に、下側のメモリセル領域ＭＣ１内に設けられたＢポートワード線ＷＬＢ１には、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ２３、ＡＮ２４）のゲート電極が接続されている。
　一方、メモリセル領域ＭＣ２内の列方向には、Ａポート正ビット線ＢＬＡおよび、これと相補的な対を成すＡポート反転ビット線ＢＬＡＢが設けられている。Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ２１）のソースドレイン端子の一方は、Ａポート正ビット線ＢＬＡと接続されており、他方は、正記憶ノードＳＮと接続されている。一方、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ２２）のソースドレイン端子の一方は、Ａポート反転ビット線ＢＬＡＢと接続されており、他方は、反転記憶ノードＳＮＢと接続されており、これらにより、相補型のＡポート（相補型書き込み＆読み出しポート）を構成している。
　また、メモリセル領域ＭＣ２内の列方向には、Ｂポート正ビット線ＢＬＢ１および、これと相補的な対を成すＢポート反転ビット線ＢＬＢ１Ｂが設けられている。Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ２３）のソースドレイン端子の一方は、Ｂポート正ビット線ＢＬＢ１と接続されており、他方は、正記憶ノードＳＮと接続されている。一方、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ２４）のソースドレイン端子の一方は、Ｂポート反転ビット線ＢＬＢ１Ｂと接続されており、他方は、反転記憶ノードＳＮＢと接続されており、これらにより、このセルに関して相補型のＢポート（相補型書き込み＆読み出しポート）を構成している。
　更に、メモリセル領域ＭＣ２内の列方向には、Ｃポート正ビット線ＢＬＣ１および、これと相補的な対を成すＣポート反転ビット線ＢＬＣ１Ｂが設けられている。Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ２５）のソースドレイン端子の一方は、Ｃポート正ビット線ＢＬＣ１と接続されており、他方は、正記憶ノードＳＮと接続されている。一方、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ２６）のソースドレイン端子の一方は、Ｃポート反転ビット線ＢＬＣ１Ｂと接続されており、他方は、反転記憶ノードＳＮＢと接続されており、これらにより、このセルに関して相補型のＣポート（相補型書き込み＆読み出しポート）を構成している。
　同様に、メモリセル領域ＭＣ３のデータ記憶部ＳＰには、Ｐチャネル型プルアップＭＩＳＦＥＴ（Ｐ３１、Ｐ３２）が設けられており、これらのソースドレイン端子の一方が、それぞれ電源配線Ｖｄｄに接続されており、他方が、それぞれ正記憶ノードＳＮおよび反転記憶ノードＳＮＢに接続されている。正記憶ノードＳＮには、Ｎチャネル型ドライバＭＩＳＦＥＴ（ＤＮ３１）のソースドレイン端子の一方が接続されており、他方が接地配線Ｖｓｓに接続されている。一方、反転記憶ノードＳＮＢには、Ｎチャネル型ドライバＭＩＳＦＥＴ（ＤＮ３２）のソースドレイン端子の一方が接続されており、他方が接地配線Ｖｓｓに接続されている。ここで、Ｐチャネル型プルアップＭＩＳＦＥＴ（Ｐ３１）およびＮチャネル型ドライバＭＩＳＦＥＴ（ＤＮ３１）のゲート電極は、反転記憶ノードＳＮＢに接続されており、Ｐチャネル型プルアップＭＩＳＦＥＴ（Ｐ３２）およびＮチャネル型ドライバＭＩＳＦＥＴ（ＤＮ３２）のゲート電極は、正記憶ノードＳＮに接続されている。
　メモリセル領域ＭＣ３内の行方向には、Ａポートワード線ＷＬＡ３およびＢポートワード線ＷＬＢ２が設けられている。Ａポートワード線ＷＬＡ３には、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ３１、ＡＮ３２）のゲート電極が接続されている。同様に、Ｂポートワード線ＷＬＢ２には、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ３３、ＡＮ３４）のゲート電極が接続されている。更に、下側のメモリセル領域ＭＣ２１内に設けられたＣポートワード線ＷＬＣ２には、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ３５、ＡＮ３６）のゲート電極が接続されている。
　一方、メモリセル領域ＭＣ３内の列方向には、Ａポート正ビット線ＢＬＡおよび、これと相補的な対を成すＡポート反転ビット線ＢＬＡＢが設けられている。Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ３１）のソースドレイン端子の一方は、Ａポート正ビット線ＢＬＡと接続されており、他方は、正記憶ノードＳＮと接続されている。一方、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ３２）のソースドレイン端子の一方は、Ａポート反転ビット線ＢＬＡＢと接続されており、他方は、反転記憶ノードＳＮＢと接続されており、これらにより、相補型のＡポート（相補型書き込み＆読み出しポート）を構成している。
　また、メモリセル領域ＭＣ３内の列方向には、Ｂポート正ビット線ＢＬＢ０および、これと相補的な対を成すＢポート反転ビット線ＢＬＢ０Ｂが設けられている。Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ３３）のソースドレイン端子の一方は、Ｂポート正ビット線ＢＬＢ０と接続されており、他方は、正記憶ノードＳＮと接続されている。一方、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ３４）のソースドレイン端子の一方は、Ｂポート反転ビット線ＢＬＢ０Ｂと接続されており、他方は、反転記憶ノードＳＮＢと接続されており、これらにより、このセルに関して相補型のＢポート（相補型書き込み＆読み出しポート）を構成している。
　更に、メモリセル領域ＭＣ３内の列方向には、Ｃポート正ビット線ＢＬＣ０および、これと相補的な対を成すＣポート反転ビット線ＢＬＣ０Ｂが設けられている。Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ３５）のソースドレイン端子の一方は、Ｃポート正ビット線ＢＬＣ０と接続されており、他方は、正記憶ノードＳＮと接続されている。一方、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ３６）のソースドレイン端子の一方は、Ｃポート反転ビット線ＢＬＣ０Ｂと接続されており、他方は、反転記憶ノードＳＮＢと接続されており、これらにより、このセルに関して相補型のＣポート（相補型書き込み＆読み出しポート）を構成している。
　以上のように、Ｂ，Ｃポート系について言えば、上下に隣接するメモリセルに於いて、各ビット線対は、相互に異なっている。言い換えれば、各Ｂ，Ｃポート系ビット線対は、上下方向に並ぶメモリセルに関して、一つおきに同一となる。
　これに対応して、一つのメモリセルに設けられたワード線は、一つは、Ａポート系ワード線であり、もう一方は、上下方向に隣接するメモリセルごとに、Ｂポート系ワード線とＣポート系ワード線が交互に入れ替わっている。
　しかし、各メモリセルについて、同一系統のポートに係るアクセスＭＩＳＦＥＴは、同一系統のポートに係るワード線によって制御されている点は、他の例と同一である。
　このレイアウトは、基本的に図７で説明したものと同じであるが、図１２から図１４に示すように、メモリセル領域ＭＣ１についてみると、ワード線とビット線に関して、以下のように異なるところがある。すなわち、
　（１）各ビット線ＢＬＡ、ＢＬＢ０、ＢＬＢ１、ＢＬＣ０、ＢＬＣ１、ＢＬＡＢ、ＢＬＢ０Ｂ、ＢＬＢ１Ｂ、ＢＬＣ０Ｂ、ＢＬＣ１Ｂ、電源配線Ｖｄｄ、接地配線Ｖｓｓ等は、第２層埋め込み配線Ｍ２によって形成されている。更に、たとえばロジック回路用の信号配線等の内、埋め込みＳＲＡＭ領域ＥＭ上を通過するもの等の第２層スルー（Ｔｈｒｏｕｇｈ）配線ＴＷ２１、ＴＷ２２等の縦方向の比較的長い配線は、第２層埋め込み配線Ｍ２によって形成されている。第２層埋め込み配線Ｍ２は、たとえば、デュアルダマシン方式により形成されている。また、この例においては、第２層埋め込み配線Ｍ２は、上下の導電層間の仲介メタル層としても利用されている。
　（２）各ワード線ＷＬＡ１、ＷＬＢ１は、この例では、第３層埋め込み配線Ｍ３によって形成されている。第３層埋め込み配線Ｍ３は、たとえば、デュアルダマシン方式により形成されている。
　次に、この例のＳＲＡＭのセルレイアウトの意義の理解を助けるために、図１５により、Ｂポート（ＣポートはＢポートと等価であり、Ａポートは、標準的なものである）を例にとり、簡単に、読み出し及び書き込み動作を説明する。図１５に示すように、メモリセルＭＣ１からの読み出し時には、先ず、Ｂポートワード線ＷＬＢ１がアクティブ状態となり、メモリセルＭＣ１の情報が、Ｂポート正ビット線ＢＬＢ０およびＢポート反転ビットＢＬＢ０Ｂに読み出される。そして、アドレスデータＡＤによって、列デコーダ回路ＣＤが制御され、Ｂポート正ビット線ＢＬＢ０およびＢポート反転ビットＢＬＢ０Ｂに読み出された情報は、列デコーダ回路ＣＤを介して、それぞれ正データ線ＤＬおよび反転データ線ＤＬＢに伝えられる。正データ線ＤＬおよび反転データ線ＤＬＢ上の情報は、たとえば、ラッチ型センスアンプ等のセンスアンプＳＡＬによって増幅される。センスアンプＳＡＬによって増幅された情報は、データ出力制御回路ＲＢによって、たとえば、シングルエンドの信号とされ、読み出しデータ信号ＲＳとしてＳＲＡＭ回路ＥＭの外部に出力される。
　メモリセルＭＣ１へ書き込む時には、先ず、Ｂポートワード線ＷＬＢ１がアクティブ状態となるとともに、シングルエンドの書き込み情報ＷＳがＳＲＡＭ回路ＥＭの外部から入力され、データ入力制御回路ＷＢを介して、書き込み駆動回路ＷＤに供給される。書き込み駆動回路ＷＤは、書き込み情報ＷＳをフルスイングの相補書き込み対信号として、それぞれ正データ線ＤＬおよび反転データ線ＤＬＢに供給する。この書き込み信号は、列デコーダ回路ＣＤを介して、それぞれＢポート正ビット線ＢＬＢ０およびＢポート反転ビットＢＬＢ０Ｂに伝えられ、メモリセルＭＣ１に書き込まれる。
　同様に、メモリセルＭＣ２からの読み出し時には、先ず、Ｂポートワード線ＷＬＢ１がアクティブ状態となり、メモリセルＭＣ２の情報が、Ｂポート正ビット線ＢＬＢ１およびＢポート反転ビットＢＬＢ１Ｂに読み出される。そして、アドレスデータＡＤによって、列デコーダ回路ＣＤが制御され、Ｂポート正ビット線ＢＬＢ１およびＢポート反転ビットＢＬＢ１Ｂに読み出された情報は、列デコーダ回路ＣＤを介して、それぞれ正データ線ＤＬおよび反転データ線ＤＬＢに伝えられる。正データ線ＤＬおよび反転データ線ＤＬＢ上の情報は、たとえば、ラッチ型センスアンプ等のセンスアンプＳＡＬによって増幅される。センスアンプＳＡＬによって増幅された情報は、データ出力制御回路ＲＢによって、たとえば、シングルエンドの信号とされ、読み出しデータ信号ＲＳとしてＳＲＡＭ回路ＥＭの外部に出力される。
　メモリセルＭＣ２へ書き込む時には、先ず、Ｂポートワード線ＷＬＢ１がアクティブ状態となるとともに、シングルエンドの書き込み情報ＷＳがＳＲＡＭ回路ＥＭの外部から入力され、データ入力制御回路ＷＢを介して、書き込み駆動回路ＷＤに供給される。書き込み駆動回路ＷＤは、書き込み情報ＷＳをフルスイングの相補書き込み対信号として、それぞれ正データ線ＤＬおよび反転データ線ＤＬＢに供給する。この書き込み信号は、列デコーダ回路ＣＤを介して、それぞれＢポート正ビット線ＢＬＢ１およびＢポート反転ビットＢＬＢ１Ｂに伝えられ、メモリセルＭＣ２に書き込まれる。
　次に、図１１に対応して、上下方向に並んだ３個のメモリセル領域ＭＣ１、ＭＣ２、ＭＣ３に関する平面レイアウト図である図１６及び図１７に基づいて、図１２から図１４に基づいて説明したレイアウトに関して、補足的な説明を行う。図１６及び図１７（図１１参照）に示すように、レイアウトの基本的考え方は、以下の通りである。すなわち、
　（１）あるメモリセルを制御するワード線のうち、１本は、たとえば、下方に隣接するメモリセルにあるので、メモリセルの幅と同程度の長さの縦方向の配線（この例では、第２層埋め込み配線Ｍ２）を必要とする。従って、たとえば、メモリセル領域ＭＣ２を例に取り説明するとすれば、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ２３、ＡＮ２４）のゲート電極は、たとえば、第２層埋め込み配線Ｍ２を介してメモリセル領域ＭＣ１にあるＢポートワード線ＷＬＢ１に接続されている。
　以上説明したように、Ｂポート系ビット線ペアおよびＣポート系ビット線ペアをそれぞれ２組用意し、Ｂポート系ワード線およびＣポート系ワード線をメモリセル２行に対して、１本ずつ用意して、それらをインタリーブ接続している。このことにより、横方向に走るメタルワード線（第３層埋め込み配線）が１行あたり、２本となるので、セル高さ（Ｃｅｌｌ　Ｈｅｉｇｈｔ）の低減に有効である。
　　２－７．本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例５（部分シングルエンドビット線構成４ポート）の説明（主に図１８から図２６）
　このセクションで説明するものは、セクション（２－１）および（２－２）で説明した例のセルレイアウトに関する変形例に属するが、直接的には、セクション（２－６）で説明した例の変形例と見ることもできる。
　この例は、基本的にセクション（２－６）で説明したものと同じであるので、以下では、原則として異なる部分のみを説明する。
　この例は、種々の例と組み合わせ可能であるが、たとえば、セクション（２－３）から（２－５）、（２－８）および（２－１０）から（２－１２）の各例の一つ又は複数と組み合わせることが可能である。
　図１８は本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例５（部分シングルエンドビット線構成４ポート）を説明するための図１１に対応する図１のメモリセル領域ＭＣ（縦方向すなわち、ビット線方向に３セル分を表示）の模式的回路図である。図１９は図１８のメモリセル領域ＭＣ１とその周辺の拡大平面レイアウト図（第３層埋め込み配線までを表示）である。図２０は図１９に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１－２層間ビア２１までを表示）である。図２１は図１９に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（主に第２層埋め込み配線Ｍ２および第３層埋め込み配線Ｍ３を表示）である。図２２は図１８に対応する読み出し回路の一例を示す模式回路図（Ｃポート系シングルエンドビット線）である。図２３は図１８に対応する読み出し回路の一例を示す模式回路図（Ｄポート系シングルエンドビット線）である。図２４は図１９の範囲を上方向の隣接する３個のセルまで拡張して示した拡大平面レイアウト図（ただし、第２層埋め込み配線までを表示）である。図２５は図２４に対応する拡大平面レイアウト図（１－２層間ビア２１までを表示）である。図２６は図２４に対応する拡大平面レイアウト図（主に第２層埋め込み配線Ｍ２および第３層埋め込み配線Ｍ３を表示）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例５（部分シングルエンドビット線構成４ポート）を説明する。
　この例は、基本的に、図１１で説明したものと同じであるが、図１８に示すように、図１１におけるＣポート正ビット線ＢＬＣ０、ＢＬＣ１（正論理）がシングルエンド化されるとともに、Ｃポート反転ビット線ＢＬＣ０Ｂ、ＢＬＣ１Ｂがシングルエンド化され、Ｄポート反転ビット線ＢＬＤ０Ｂ、ＢＬＤ１Ｂ（負論理）となっている点が異なる。ここで、シングルエンドポート（Ｃポート、Ｄポート）は、読み出し専用ポートとなる。
　言い換えれば、この例では、Ａポート系ビット線（第１及び第２のビット線）およびＢポート系ビット線（第３及び第４のビット線）は、それぞれ相互に対を成すビット線対である。一方、Ｃポート系ビット線（第５のビット線）およびＤポート系ビット線（第６のビット線）は、それぞれ相互に対を成さないビット線である。
　次に、この例における単位メモリセル領域ＭＣの平面レイアウトを図１９（図１２に対応）から図２１および図２４から図２６に示す。他のセクションと同様に、メモリセルに関して、上下方向、上又は下というときは、ビット線の延在方向を指す。
　図１９から図２１に示すように、図１２から図１４等と異なり、たとえば、メモリセル領域ＭＣ１については、ワード線ＷＬＡ１、ＷＬＣ１（それぞれ、第１のワード線及び第２のワード線）が横断しており、ワード線ＷＬＢ１（第３のワード線）は、上方のセル境界上近傍を境界に沿って延在している。ここで、ワード線ＷＬＡ１は、メモリセル領域ＭＣ１内のＡポート系のアクセストランジスタを制御しており、ワード線ＷＬＣ１は、このメモリセル及び下方のメモリセルのＣポート系のアクセストランジスタを制御している。一方、ワード線ＷＬＢ１は、このメモリセル及び上方のメモリセルのＢポート系のアクセストランジスタを制御している。更に、下方のメモリセル領域内には、これらのワード線と平行に、ワード線ＷＬＤ１（第４のワード線）がセルを横断するように設けられている。ここで、ワード線ＷＬＤ１は、このメモリセルおよび下方のメモリセルのＤポート系のアクセストランジスタを制御している。すなわち、メモリセル領域ＭＣ１内のアクセストランジスタは、これらの４本のワード線によって制御されている。
　同様に、たとえば、メモリセル領域ＭＣ２については、ワード線ＷＬＡ２、ＷＬＤ２（それぞれ、第１のワード線及び第２のワード線）が横断しており、ワード線ＷＬＢ１（第３のワード線）は、下方のセル境界上近傍を境界に沿って延在している。ここで、ワード線ＷＬＡ２は、メモリセル領域ＭＣ２内のＡポート系のアクセストランジスタを制御しており、ワード線ＷＬＤ２は、このメモリセル及び上方のメモリセルのＤポート系のアクセストランジスタを制御している。一方、ワード線ＷＬＢ１は、このメモリセル及び下方のメモリセルのＢポート系のアクセストランジスタを制御している。更に、上方のメモリセル領域ＭＣ３内には、これらのワード線と平行に、ワード線ＷＬＣ２（第４のワード線）がセルを横断するように設けられている。ここで、ワード線ＷＬＣ２は、このメモリセルおよび上方のメモリセルのＣポート系のアクセストランジスタを制御している。すなわち、メモリセル領域ＭＣ２内のアクセストランジスタは、これらの４本のワード線によって制御されている。
　同様に、たとえば、メモリセル領域ＭＣ３については、ワード線ＷＬＡ３、ＷＬＣ２（それぞれ、第１のワード線及び第２のワード線）が横断しており、ワード線ＷＬＢ２（第３のワード線）は、上方のセル境界上近傍を境界に沿って延在している。ここで、ワード線ＷＬＡ３は、メモリセル領域ＭＣ３内のＡポート系のアクセストランジスタを制御しており、ワード線ＷＬＣ２は、このメモリセル及び下方のメモリセルのＣポート系のアクセストランジスタを制御している。一方、ワード線ＷＬＢ２は、このメモリセル及び上方のメモリセルのＢポート系のアクセストランジスタを制御している。更に、下方のメモリセル領域ＭＣ２内には、これらのワード線と平行に、ワード線ＷＬＤ２（第４のワード線）がセルを横断するように設けられている。ここで、ワード線ＷＬＤ２は、このメモリセルおよび下方のメモリセルのＤポート系のアクセストランジスタを制御している。すなわち、メモリセル領域ＭＣ３内のアクセストランジスタは、これらの４本のワード線によって制御されている。
　次に、読み出し動作について簡単に説明する。これらの動作は、基本的に図１５について説明したものと同様であるので、主に、相違している部分を説明する。すなわち、差動ポートであるポートＡおよびポートＢについては、図１５について説明したものと全く同一である。異なっているのは、図２２及び図２３に示すように、シングルエンドポートであるポートＣおよびポートＤである。
　図２２に示すように、ポートＣの読み出し動作については、アドレス信号ＡＤに基づいて、列制御回路領域ＣＤがＣポート正ビット線ＢＬＣ０、ＢＬＣ１のいずれかを選択する。正データ線ＤＬに読み出された情報は、シングルエンドセンスアンプＳＡＳで増幅され、データ出力制御回路ＲＢに出力され、そこで、ラッチ等され、読み出し信号ＲＳとして、埋め込みＳＲＡＭ領域ＥＭ（図１）の外部に出力される。
　同様に、図２３に示すように、ポートＤの読み出し動作については、アドレス信号ＡＤに基づいて、列制御回路領域ＣＤがＤポート反転ビット線ＢＬＤ０Ｂ、ＢＬＤ１Ｂのいずれかを選択する。反転データ線ＤＬＢに読み出された情報は、シングルエンドセンスアンプＳＡＳで増幅され、データ出力制御回路ＲＢに出力され、そこで、ラッチ等され、反転された後、読み出し信号ＲＳとして、埋め込みＳＲＡＭ領域ＥＭ（図１）の外部に出力される。
　以上説明したように、Ｂ、Ｃポート系ビット線の多重化とＢ、Ｃポート系ワード線のインタリーブ接続に、更に、Ｃポート系ビット線対の分割により、シングルエンドビット線構成としたＣポート系ビット線およびＤポート系ビット線としたので、ワード線の数がセルあたり、２．５本となる。従って、セクション（２－６）と比較して、若干のセル面積の増大と引き換えに、２個の高速の差動ポート（書き込み＆読み出しポート）を確保したまま、２個のシングルエンド型ポート（読み出し専用ポート）を追加することができる。
　　２－８．本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例６（第１層電源縦配線構成３ポート）の説明（主に図２７および図２８）
　このセクションで説明するものは、セクション（２－１）および（２－２）で説明した例のセルレイアウトに関する変形例に属するが、直接的には、セクション（２－４）で説明した例の変形例と見ることもできる。
　この例は、基本的にセクション（２－４）で説明したものと同じであるので、以下では、原則として異なる部分のみを説明する。
　また、この例は、各種の例と組み合わせ可能でるが、たとえば、セクション（２－３）から（２－７）およびセクション（２－９）から（２－１２）の一つ又は、複数と組み合わせることができる。
　図２７は本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例６（第１層電源縦配線構成３ポート）を説明するための図１のメモリセル領域ＭＣの拡大平面レイアウト図（１－２層間ビア２１までを表示）である。図２８は図２７に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（主に第２層埋め込み配線Ｍ２および第３層埋め込み配線Ｍ３を表示）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例６（第１層電源縦配線構成３ポート）を説明する。
　この例は、基本的に図９で説明したものと同じであるが、図２７及び図２８に示すように、第１層埋め込み配線Ｍ１で相互接続していた部分の一部をＬＩＣ（８ａ、８ｂ、８ｃ、８ｄ）で代替させることにより、各メモリセル領域ＭＣ１の中央部における電源配線Ｖｄｄ（電源供給配線）を第１層埋め込み配線Ｍ１で構成している点が特徴となっている。
　以上説明したように、Ｎ型ウエル領域４ｎ（第１導電型ウエル領域）の中央部に、第１層埋め込み配線による電源配線を縦に通しているので、その周辺部分に於いて、第２層埋め込み配線を信号配線等に自由に使用できるメリットを有する。
　　２－９．本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例７（Ｂ＆Ｃポート系アクセスＭＩＳＦＥＴ相互上下反転３ポート）の説明（主に図２９から図３１）
　このセクションで説明するものは、セクション（２－１）および（２－２）で説明した例のセルレイアウトに関する変形例である。
　この例は、基本的にセクション（２－１）および（２－２）で説明したものと同じであるので、以下では、原則として異なる部分のみを説明する。
　また、この例は、各種の例と組み合わせ可能でるが、たとえば、セクション（２－２）から（２－８）およびセクション（２－１０）から（２－１２）の一つ又は、複数と組み合わせることができる。
　図２９は本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例７（Ｂ＆Ｃポート系アクセスＭＩＳＦＥＴ相互上下反転３ポート）を説明するための図１のメモリセル領域ＭＣの拡大平面レイアウト図（第３層埋め込み配線までを表示）である。図３０は図２９に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１－２層間ビア２１までを表示）である。図３１は図２９に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（主に第２層埋め込み配線Ｍ２および第３層埋め込み配線Ｍ３を表示）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例７（Ｂ＆Ｃポート系アクセスＭＩＳＦＥＴ相互上下反転３ポート）を説明する。
　この例は、基本的に、図４から図６で説明したものと同じであるが、図２９から図３１に示すように、各メモリセル領域ＭＣ１について、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１３、ＡＮ１５）とＮチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１４、ＡＮ１６）の上下の位置関係が相互に反転している点が特徴となっている。
　以上説明したように、Ｂポート系およびＣポート系のアクセストランジスタの位置を一方のＰ型ウエル領域（第２導電型ウエル領域）において、上下反転しているので、Ｂポート系およびＣポート系のビット線ペアの負荷容量バランスを良好にすることができる。
　　２－１０．本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例８（ＦＩＮ基本型３ポート）の説明（主に図３２および図３３）
　このセクションで説明するものは、セクション（２－１）および（２－２）で説明した例のセルレイアウトに関する変形例に属するが、直接的には、セクション（２－３）で説明した例の変形例と見ることもできる。
　この例は、基本的にセクション（２－３）で説明したものと同じであるので、以下では、原則として異なる部分のみを説明する。
　なお、この例では、ＦＩＮ型ＭＩＳＦＥＴとして、バルク方式を例に取り具体的に説明するが、ＳＯＩ方式等でも良いことは言うまでもない。ただし、バルク方式は、プロセスが簡単であるメリットを有する。このことは、以下のセクションでも同じである。
　また、この例は、各種の例と組み合わせ可能でるが、たとえば、セクション（２－２）から（２－９）の一つ又は、複数と組み合わせることができる。
　図３２は本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例８（ＦＩＮ基本型３ポート）を説明するための図１のメモリセル領域ＭＣの拡大平面レイアウト図（１－２層間ビア２１までを表示）である。図３３は図３２のＦＩＮ型ＭＩＦＥＴの立体形状の一例を示すデバイス斜視図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例８（ＦＩＮ基本型３ポート）を説明する。
　この例は、図３２に示すように、図７と同様に、Ｎ型ソースドレイン領域等が形成されるアクティブ領域１８ｎ１、１８ｎ２、１８ｎ３、１８ｎ４は、それぞれ縦長の長方形形状をしており、幾何学的にＳＴＩ領域３（素子分離領域）によって相互に分離されて、Ｐ型ウエル領域４ｐ内に縦長に配置されている。そして、この例に於いては、各アクティブ領域１８ｎ１、１８ｎ２、１８ｎ３、１８ｎ４の平面的な幅は、等しくされている。これにより、リソグラフィが容易となる。
　更に、図３３に示すように、各Ｎチャネル型ＭＩＳＦＥＴ（ＤＮ１１、ＤＮ１２、ＡＮ１１、ＡＮ１２、ＡＮ１３、ＡＮ１４、ＡＮ１５、ＡＮ１６）および各Ｐチャネル型ＭＩＳＦＥＴ（Ｐ１１、Ｐ１２）が、ＦＩＮ型ＭＩＳＦＥＴとされている点が付加的な特徴である。ここで、Ｐチャネル型ＭＩＳＦＥＴ（Ｐ１１、Ｐ１２）は、それぞれ第１及び第２のプルアップＭＩＳＦＥＴである。図３３に示すように、典型的なＦＩＮ型ＭＩＳＦＥＴ（この例では、バルク方式）においては、単結晶シリコン基板１ｓの表面に、たとえば、ＳＴＩ領域３（素子分離領域）で区画されたアクティブ領域１８があり、その上部が、フィン１７（Ｆｉｎ）となっている。フィン１７と直交する方向にゲート絶縁膜１５を介して、ゲート電極１６がまたいでおり、この両側のフィン１７の部分が、それぞれソース領域１７ｓおよびドレイン領域１７ｄとなっている。
　このように、ＦＩＮ型ＭＩＳＦＥＴでは、見かけ上のアクティブ領域の幅は、狭くなっているが、実効的には、両側面も寄与するので、比較的広い実効的なアクティブ領域の幅（すなわち、ゲート幅）を確保することができる。なお、この例では、単に「アクティブ領域の幅」というときは、「見かけ上の幅」すなわち、「アクティブ領域の平面的な幅」を指すものとする。
　この例では、アクティブ領域の幅およびフィンの高さは、Ｎチャネル型ＭＩＳＦＥＴおよびＰチャネル型プルアップＭＩＳＦＥＴともに同じである。これは、その方が、ＦＩＮ型トランジスタの構造上、微細加工が容易だからである。
　また、Ｐチャネル型プルアップＭＩＳＦＥＴのソースドレイン領域にＳｉＧｅ等を適用する場合は、アクティブ領域の幅およびフィンの高さをＮチャネル型ＭＩＳＦＥＴと同じにしても駆動能力上、遜色がないからである。また、以下の説明するように、Ｐチャネル型プルアップＭＩＳＦＥＴの駆動能力を上げたい場合には、並列化することもできる。
　なお、アクティブ領域の幅およびフィンの高さは、それぞれ、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型プルアップＭＩＳＦＥＴで異ならせても良いことは言うまでもない。
　以上説明したように、各メモリセルを構成するＮチャネル型ＭＩＳＦＥＴおよびＰチャネル型ＭＩＳＦＥＴ（プルアップＭＩＳＦＥＴに限らない）をＦＩＮ型ＭＩＳＦＥＴとしたので、駆動能力を確保した上で、微細化が可能となる。
　　２－１１．本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例８（データ記憶部Ｎチャネル型ＭＩＳＦＥＴ総並列ＦＩＮ型３ポート）の説明（主に図３４および図３５）
　このセクションで説明するものは、セクション（２－１）および（２－２）で説明した例のセルレイアウトに関する変形例に属するが、直接的には、セクション（２－１０）で説明した例の変形例と見ることもできる。
　この例は、基本的にセクション（２－１０）で説明したものと同じであるので、以下では、原則として異なる部分のみを説明する。
　また、この例は、各種の例と組み合わせ可能でるが、たとえば、セクション（２－２）から（２－９）の一つ又は、複数と組み合わせることができる。
　更に、この例では、Ａポート系のＮチャネル型ＭＩＳＦＥＴ（なお、ドライバは全ポートに共通）の全部を並列化する例を説明するが、並列化は、次のセクションに示すように、Ａポート系のＮチャネル型ＭＩＳＦＥＴの一部であってもよいし、他の系統のポートに属するＮチャネル型ＭＩＳＦＥＴの全部又は一部であってもよい。また、Ｐチャネル型ＭＩＳＦＥＴを並列化してもよい。
　また、並列化の列数は、ここでは、２列の場合を例に取り具体的に説明するが、２列に限らず、３列以上であっても良い。
　図３４は本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例８（データ記憶部Ｎチャネル型ＭＩＳＦＥＴ総並列ＦＩＮ型３ポート）を説明するための図３に対応する図１のメモリセル領域ＭＣの模式的回路図である。図３５は図３４に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１－２層間ビア２１までを表示）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例８（データ記憶部Ｎチャネル型ＭＩＳＦＥＴ総並列ＦＩＮ型３ポート）を説明する。
　この例は、図３２と基本的に同じであるが、図３４及び図３５に示すように、各Ｎチャネル型ＭＩＳＦＥＴ（ＤＮ１１、ＤＮ１２、ＡＮ１１、ＡＮ１２）が、並列型ＭＩＳＦＥＴとされている点が付加的な特徴である。
　また、この例でも、図３２と同様に、Ｎ型ソースドレイン領域等が形成されるアクティブ領域１８ｎ１、１８ｎ２、１８ｎ３１、１８ｎ３２、１８ｎ４１、１８ｎ４２は、それぞれ縦長の長方形形状をしており、幾何学的にＳＴＩ領域３（素子分離領域）によって相互に分離されて、Ｐ型ウエル領域４ｐ内に縦長に配置されている。そして、この例に於いては、各アクティブ領域１８ｎ１、１８ｎ２、１８ｎ３、１８ｎ４の平面的な幅は、等しくされている。これにより、リソグラフィが容易となる。
　以上説明したように、各メモリセルを構成するＡポート系のＮチャネル型ＭＩＳＦＥＴの全てを並列化（複数並列、この例では２本）したので、ＦＩＮプロセスとの整合性を確保しつつ、Ａポート系のＮチャネル型ＭＩＳＦＥＴの駆動能力を向上させることができる。これにより、Ａポート系の書き込み、及び、読み出しの更なる高速化が可能となる。また、Ａポート系からの書き込みマージンを向上させることができる。
　　２－１２．本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例９（Ａポート系アクセスＭＩＳＦＥＴ並列ＦＩＮ型３ポート）の説明（主に図３６および図３７）
　このセクションで説明するものは、セクション（２－１）および（２－２）で説明した例のセルレイアウトに関する変形例に属するが、直接的には、セクション（２－１１）で説明した例の変形例と見ることもできる。
　この例は、基本的にセクション（２－１１）で説明したものと同じであるので、以下では、原則として異なる部分のみを説明する。
　また、この例は、各種の例と組み合わせ可能でるが、たとえば、セクション（２－２）から（２－９）の一つ又は、複数と組み合わせることができる。
　図３６は本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例９（Ａポート系アクセスＭＩＳＦＥＴ並列ＦＩＮ型３ポート）を説明するため図３４に対応する図１のメモリセル領域ＭＣの模式的回路図である。図３７は図３６対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１－２層間ビア２１までを表示）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例９（Ａポート系アクセスＭＩＳＦＥＴ並列ＦＩＮ型３ポート）を説明する。
　この例は、図３４及び図３５と基本的に同じであるが、図３６及び図３７に示すように、各Ｎチャネル型ＭＩＳＦＥＴ（ＡＮ１１、ＡＮ１２）が、並列型ＭＩＳＦＥＴとされている点が付加的な特徴である。
　また、この例でも、図３５と同様に、Ｎ型ソースドレイン領域等が形成されるアクティブ領域１８ｎ１、１８ｎ２、１８ｎ３１、１８ｎ３２、１８ｎ４１、１８ｎ４２は、それぞれ縦長の長方形形状をしており、幾何学的にＳＴＩ領域３（素子分離領域）によって相互に分離されて、Ｐ型ウエル領域４ｐ内に縦長に配置されている。そして、この例に於いては、各アクティブ領域１８ｎ１、１８ｎ２、１８ｎ３、１８ｎ４の平面的な幅は、等しくされている。これにより、リソグラフィが容易となる。
　以上説明したように、各メモリセルを構成するＡポート系のＮチャネル型アクセスＭＩＳＦＥＴのみを並列化（複数並列、この例では２本）したので、Ａポート系からの書き込みマージンを向上させることができる。また、並列化は、Ｎチャネル型アクセスＭＩＳＦＥＴのみであり、セクション（２－１１）の例と比べて、スタンバイリーク電流の増大を抑制することができる。
　　２－１３．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察（主に図３８）
　図３８は本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのアウトラインを説明するための埋め込みＳＲＡＭ領域ＥＭの模式的回路構成図である。これに基づいて、前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察を行う。
　（１）埋め込み型マルチポートＳＲＡＭの技術的課題等：
　先に説明したように、画像情報等を処理するチップにおいては、デジタル信号処理回路等のロジック回路とともに、マルチポートのＳＲＡＭを混載することが行われている。その際、たとえば、３ポートであれば、１ポートを差動書き込み＆読み出しポートとして、２ポートをシングルエンド読み出し専用ポートとするものがある。しかし、本願発明者が検討したところによると、この構成では、埋め込みＳＲＡＭの占有面積は小さくなるものの、書き込み＆読み出しポートが一つに限られるほか、シングルエンド読み出しでは、差動読み出しほどの高速読み出し特性は期待できないとの問題があることが明らかとなった。
　（２）前記一実施の形態の半導体集積回路装置のアウトラインの説明（主に図３８参照）：
　そこで、前記一実施の形態の半導体集積回路装置のマルチポート埋め込みＳＲＡＭのメモリセルにおいては、図３８に示すような構成としている。すなわち、埋め込みＳＲＡＭのメモリセル構造に於いて、３個の差動書き込み＆読み出しポートを有し、セル中央に、たとえば、Ｎウエル領域（または、第１導電型のウエル領域）を配し、その両側に、Ｐウエル領域（または、第２導電型のウエル領域）を配するものである。具体的には、図３８に示すように、埋め込みＳＲＡＭ領域ＥＭ内には、３対のビット線ＢＬＡ、ＢＬＡＢ、ＢＬＢ、ＢＬＢＢ、ＢＬＣ、ＢＬＣＢが列ごとに設けられている。また、埋め込みＳＲＡＭ領域ＥＭ内のメモリセル配置領域ＭＡには、このビット線ＢＬＡ、ＢＬＡＢ、ＢＬＢ、ＢＬＢＢ、ＢＬＣ、ＢＬＣＢの延在方向と、その長辺（ＳＬ）が直交するように、マトリクス状に多数のメモリセル領域ＭＣが配置されている。すなわち、３対のビット線ＢＬＡ、ＢＬＡＢ、ＢＬＢ、ＢＬＢＢ、ＢＬＣ、ＢＬＣＢは、メモリセル領域ＭＣの短辺ＳＳに沿うように延在している。そして、各メモリセル領域ＭＣの中央部は、たとえば、Ｎ型ウエル領域４ｎ（第１導電型ウエル領域）とされており、その両側は、Ｐ型ウエル領域４ｐ（第２導電型ウエル領域）とされている。
　このことにより、セルの占有面積を大幅に増やすことなく、複数の高速書き込み＆読み出しポートを確保することができる。
　　２－１４．サマリ
　以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
　例えば、前記実施の形態に於いては、簡潔性を確保するために、デバイスの縦構造（主として平面レイアウト以外の構造）については、プレーナゲート（セクション（２－１０）から（２－１２）以外）に関しては、ゲートファーストプロセスを想定して具体的に説明したが、ゲートラストプロセスでも、それらの中間的なプロセスによるものでも良いことは言うまでもない。
　また、ソースドレイン構造についても、簡素化して示したが、エレベイテッドソースドレイン（Ｅｌｅｖａｔｅｄ　Ｓｏｕｒｃｅ　Ｄｒａｉｎ）領域を有するものでも良いことは言うまでもない。
　更に、Ｐチャネル型ＭＩＳＦＥＴに関しては、簡潔性を確保するために、Ｓｉ系のソースドレイン領域を有するものを想定して説明したが、Ｓｉ系のソースドレイン領域を有するものでも、ＳｉＧｅ系のソースドレイン領域を有するものでも良いことは言うまでもない。
　また、前記実施の形態に於いては、半導体基板として、Ｐ型単結晶シリコン基板を例に取り具体的に説明したが、必要に応じて、Ｎ型単結晶シリコン基板でも、Ｐ型、Ｎ型またはイントリンシック型等の単結晶シリコン基板でもよいことは言うまでもない。
　更に、半導体基板は、単結晶基板に限らず、ＳＯＩ基板でもよいことは言うまでもない。
　なお、前記実施の形態に於いては、主に、３ポート（差動３ポート）および４ポート（差動２ポート＋シングルエンド２ポート）を例に取り具体的に説明したが、その他のポート構成を有するマルチポート埋め込みＳＲＡＭにも適用できることは言うまでもない。ただし、ここの示した構成によれば、特に、チップ占有面積を極端に増加させることなく、画像等の処理に適した高速ポートを複数有するマルチポート埋め込みＳＲＡＭとすることができるメリットを有する。
　前記実施の形態で説明した技術は、半導体集積回路装置および、これを用いた電子装置等に広く適用することができる。
　１ａ　（集積回路チップまたは半導体基板の）第１の主面または表面（デバイス面）
　１ｂ　（集積回路チップまたは半導体基板の）第１の主面または裏面
　１ｓ　Ｐ型単結晶シリコン領域（半導体基板の基板領域）
　２　半導体チップ（集積回路チップまたは半導体基板）
　３　ＳＴＩ領域（素子分離領域）
　４ｎ　Ｎ型ウエル領域（第１導電型ウエル領域）
　４ｐ　Ｐ型ウエル領域（第２導電型ウエル領域）
　５ｎ　高濃度Ｎ型ソースドレイン領域
　６　（基板またはゲート電極との）コンタクト部
　７　プリメタル（Ｐｒｅｍｅｔａｌ）絶縁膜
　８、８ａ、８ｂ、８ｃ、８ｄ　ＬＩＣ（Ｌｏｃａｌ　Ｉｎｔｅｒｃｏｎｎｅｃｔ）
　９　タングステンプラグ（Ｔｕｎｇｓｔｅｎ　Ｐｌｕｇ）
　１０　第１層層間絶縁膜
　１２　上層多層配線層
　１５　ゲート絶縁膜
　１６　ゲート電極
　１７　フィン（Ｆｉｎ）
　１７ｄ　フィンのドレイン領域
　１７ｓ　フィンのソース領域
　１８　アクティブ領域
　１８ｎ１、１８ｎ２、１８ｎ３、１８ｎ２１、１８ｎ３２、１８ｎ４、１８ｎ４１、１８ｎ４２　Ｎ型ソースドレイン領域等が形成されるアクティブ領域
　１８ｐ１、１８ｐ２　Ｐ型ソースドレイン領域等が形成されるアクティブ領域
　２１　１－２層間ビア
　２２　２－３層間ビア
　ＡＤ　アドレスデータ（アドレス信号）
　ＡＮ１１、ＡＮ１２、ＡＮ１３、ＡＮ１４、ＡＮ１５、ＡＮ１６、ＡＮ２１、ＡＮ２２、ＡＮ２３、ＡＮ２４、ＡＮ１２５、ＡＮ２６、ＡＮ３１、ＡＮ３２、ＡＮ３３、ＡＮ３４、ＡＮ３５、ＡＮ３６　Ｎチャネル型アクセスＭＩＳＦＥＴ
　ＡＲ　アナログ回路領域
　ＢＬ　ビット線（Ｂｉｔｌｉｎｅ）
　ＢＬＡ　Ａポート（Ｐｏｒｔ）正（Ｔｒｕｅ）ビット線
　ＢＬＡＢ　Ａポート反転（Ｃｏｍｐｌｅｍｅｎｔａｒｙ）ビット線
　ＢＬＢ、ＢＬＢ０、ＢＬＢ１　Ｂポート正ビット線
　ＢＬＢ０Ｂ、ＢＬＢ１Ｂ、ＢＬＢＢ　Ｂポート反転ビット線
　ＢＬＣ、ＢＬＣ０、ＢＬＣ１　Ｃポート正ビット線
　ＢＬＣ０Ｂ、ＢＬＣ１Ｂ、ＢＬＣＢ　Ｃポート反転ビット線
　ＢＬＤ０Ｂ、ＢＬＤ１Ｂ　Ｄポート反転ビット線
　ＣＣ　列制御回路領域
　ＣＤ　列デコーダ回路領域（または列デコーダ回路）
　ＤＬ　正データ線
　ＤＬＢ　反転データ線
　ＤＮ１１、ＤＮ１２、ＤＮ２１、Ｄ２２、ＤＮ３１、Ｄ３２　Ｎチャネル型ドライバ（Ｄｒｉｖｅｒ）ＭＩＳＦＥＴ
　ＤＳＰ　デジタル信号処理回路領域
　ＥＭ　埋め込みＳＲＡＭ領域（または、ＳＲＡＭ回路）
　ＨＶｔｈ１、ＨＶｔｈ２　高Ｖｔｈ領域
　ＬＲ　論理回路領域
　ＬＶｔｈ１、ＬＶｔｈ２　低Ｖｔｈ領域
　Ｍ１　第１層埋め込み配線
　Ｍ２　第２層埋め込み配線
　Ｍ３　第３層埋め込み配線
　ＭＡ　メモリアレー領域（メモリセル配置領域）
　ＭＣ、ＭＣ１、ＭＣ２、ＭＣ３　メモリセル領域（メモリセル）
　ＭＳ２　第２層配線メタルスペーサ
　Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２、Ｐ３１、Ｐ３２　Ｐチャネル型プルアップ（Ｐｕｌｌ　Ｕｐ）ＭＩＳＦＥＴ
　ＰＡ　Ａポート
　ＰＢ　Ｂポート
　ＰＣ　Ｃポート
　ＰＲ　メモリ周辺回路領域
　ＲＢ　データ出力制御回路
　ＲＣ　行制御回路
　ＲＳ　読み出しデータ（読み出し信号）
　ＳＡＬ　ラッチ型センスアンプ（センスアンプ）
　ＳＡＳ　シングルエンド型センスアンプ
　ＳＬ　長方形メモリセル領域の長辺
　ＳＮ　正記憶ノード
　ＳＮＢ　反転記憶ノード
　ＳＰ　メモリセル領域のデータ記憶部
　ＳＳ　長方形メモリセル領域の短辺
　ＴＷ２１、ＴＷ２２、ＴＷ２３　第２層スルー（Ｔｈｒｏｕｇｈ）配線
　Ｖｄｄ　電源配線、電源又は電源電位
　Ｖｓｓ　接地配線、接地又は接地電位
　ＷＢ　データ入力制御回路
　ＷＤ　書き込み駆動回路
　ＷＬ　ワード線（Ｗｏｒｄｌｉｎｅ）
　ＷＬＡ１、ＷＬＡ２、ＷＬＡ３　Ａポートワード（Ｐｏｒｔ　Ｗｏｒｄ）線
　ＷＬＢ１、ＷＬＢ２　Ｂポートワード線
　ＷＬＣ１、ＷＬＣ２　Ｃポートワード線
　ＷＬＤ１、ＷＬＤ２　Ｄポートワード線
　ＷＳ　入力データ

Claims (20)

  1. 　　以下を含む半導体集積回路装置：
    （ａ）第1の主面を有する半導体基板；
    （ｂ）前記半導体基板の前記第1の主面側に設けられた埋め込みＳＲＡＭ領域；
    （ｃ）前記ＳＲＡＭ領域内に設けられたメモリセル配置領域；
    （ｄ）前記メモリセル配置領域内にマトリクス状に設けられた多数のメモリセル領域、
    　ここで、各メモリセル領域は、平面的に見て長辺および短辺を有する長方形形状を有し、以下を含む：
    （ｄ１）前記長辺に関して、中央部に設けられた第１導電型を有する第１のウエル領域；
    （ｄ２）前記長辺に関して、前記第１のウエル領域の両側に設けられた第２導電型を有する第２のウエル領域および第３のウエル領域；
    （ｄ３）前記長辺と直交する方向に延在し、相互に相補的な対を成す第１のビット線および第２のビット線；
    （ｄ４）前記長辺と直交する方向に延在し、相互に相補的な対を成す第３のビット線および第４のビット線；
    （ｄ５）前記長辺と直交する方向に延在し、相互に相補的な対を成す第５のビット線および第６のビット線。
  2. 　請求項１に記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
    （ｄ６）データ記憶部；
    （ｄ７）前記データ記憶部に設けられた第１の記憶ノード；
    （ｄ８）前記データ記憶部に設けられ、前記第１の記憶ノードと相補的な第２の記憶ノード；
    （ｄ９）前記データ記憶部であって、前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続された第１のドライバＭＩＳＦＥＴ；
    （ｄ１０）前記データ記憶部であって、前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続された第２のドライバＭＩＳＦＥＴ；
    （ｄ１１）前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続され、他方が前記第１のビット線に接続された第１のアクセスＭＩＳＦＥＴ；
    （ｄ１２）前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続され、他方が前記第２のビット線に接続された第２のアクセスＭＩＳＦＥＴ；
    （ｄ１３）前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続され、他方が前記第３のビット線に接続された第３のアクセスＭＩＳＦＥＴ；
    （ｄ１４）前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続され、他方が前記第４のビット線に接続された第４のアクセスＭＩＳＦＥＴ；
    （ｄ１５）前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続され、他方が前記第５のビット線に接続された第５のアクセスＭＩＳＦＥＴ；
    （ｄ１６）前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続され、他方が前記第６のビット線に接続された第６のアクセスＭＩＳＦＥＴ。
  3. 　請求項２に記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
    （ｄ１７）前記第１のドライバＭＩＳＦＥＴおよび前記第１のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第１のアクティブ領域；
    （ｄ１８）前記第３のアクセスＭＩＳＦＥＴおよび前記第５のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第２のアクティブ領域；
    （ｄ１９）前記第２のドライバＭＩＳＦＥＴおよび前記第２のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第３のアクティブ領域；
    （ｄ２０）前記第４のアクセスＭＩＳＦＥＴおよび前記第６のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第４のアクティブ領域。
  4. 　請求項３に記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
    （ｄ２１）前記第１のアクティブ領域と前記第２のアクティブ領域の不純物領域を相互に連結する第１のローカルインタコネクト；
    （ｄ２２）前記第３のアクティブ領域と前記第４のアクティブ領域の不純物領域を相互に連結する第２のローカルインタコネクト。
  5. 　請求項４に記載の半導体集積回路装置において、前記第１のアクティブ領域の幅は、前記第２のアクティブ領域の幅よりも広く、前記第３のアクティブ領域の幅は、前記第４のアクティブ領域の幅よりも広い。
  6. 　請求項２に記載の半導体集積回路装置において、前記第１のドライバＭＩＳＦＥＴ、前記第２のドライバＭＩＳＦＥＴ、前記第１のアクセスＭＩＳＦＥＴおよび前記第２のアクセスＭＩＳＦＥＴは、前記第３のアクセスＭＩＳＦＥＴ、前記第４のアクセスＭＩＳＦＥＴ、前記第５のアクセスＭＩＳＦＥＴおよび前記第６のアクセスＭＩＳＦＥＴよりも閾値電圧が高い。
  7. 　請求項２に記載の半導体集積回路装置において、前記第３のアクセスＭＩＳＦＥＴと前記第５のアクセスＭＩＳＦＥＴの前記短辺に沿った方向の平面的位置関係と、前記第４のアクセスＭＩＳＦＥＴと前記第６のアクセスＭＩＳＦＥＴの前記短辺に沿った方向の平面的位置関係は、相互に反転している。
  8. 　請求項４に記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
    （ｄ２３）前記データ記憶部であって、前記第１のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続された第１のプルアップＭＩＳＦＥＴ；
    （ｄ２４）前記データ記憶部であって、前記第１のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続された第２のプルアップＭＩＳＦＥＴ；
    （ｄ２５）前記第１のプルアップＭＩＳＦＥＴおよび前記第２のプルアップＭＩＳＦＥＴの他方の端子に接続され、前記長辺と直交する方向に延在し、第１層埋め込み配線から構成された電源供給配線。
  9. 　請求項２に記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
    （ｄ２３）前記データ記憶部であって、前記第１のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続された第１のプルアップＭＩＳＦＥＴ；
    （ｄ２４）前記データ記憶部であって、前記第１のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続された第２のプルアップＭＩＳＦＥＴ、
    　ここで、各メモリセル領域を構成する全てのＭＩＳＦＥＴは、Ｆｉｎ型ＦＥＴで構成されている。
  10. 　請求項９に記載の半導体集積回路装置において、前記第１のアクセスＭＩＳＦＥＴおよび前記第２のアクセスＭＩＳＦＥＴは、Ｆｉｎ型並列ＦＥＴで構成されている。
  11. 　請求項９に記載の半導体集積回路装置において、前記第１のドライバＭＩＳＦＥＴおよび前記第２のドライバＭＩＳＦＥＴおよび前記第１のアクセスＭＩＳＦＥＴおよび前記第２のアクセスＭＩＳＦＥＴは、Ｆｉｎ型並列ＦＥＴで構成されている。
  12. 　請求項２に記載の半導体集積回路装置において：
    （ｘ１）各メモリセル領域の前記第３のビット線および前記第４のビット線と、前記長辺と直交する方向において、このメモリセル領域に隣接するメモリセル領域の前記第３のビット線および前記第４のビット線は、異なるものであり；
    （ｘ２）各メモリセル領域の前記第５のビット線および前記第６のビット線と、前記長辺と直交する方向において、このメモリセル領域に隣接するメモリセル領域の前記第５のビット線および前記第６のビット線は、異なるものである。
  13. 　請求項１２に記載の半導体集積回路装置において、各メモリセル領域または、その上下に隣接するいずれかのメモリセル領域は、更に以下を有する：
    （ｄ２６）当該メモリセル領域内に於いて前記長辺と平行な方向に延在し、当該メモリセル領域の前記第１のアクセスＭＩＳＦＥＴおよび前記第２のアクセスＭＩＳＦＥＴを制御する第１のワード線；
    （ｄ２７）当該メモリセル領域の上下方向に隣接するメモリセル領域内に於いて前記長辺と平行な方向に延在し、この隣接メモリセル領域および当該メモリセル領域の前記第３のアクセスＭＩＳＦＥＴおよび前記第４のアクセスＭＩＳＦＥＴを制御する第２のワード線；
    （ｄ２８）当該メモリセル領域内に於いて前記長辺と平行な方向に延在し、当該メモリセル領域および当該メモリセル領域の上下方向に隣接するメモリセル領域の前記第５のアクセスＭＩＳＦＥＴおよび前記第６のアクセスＭＩＳＦＥＴを制御する第３のワード線。
  14. 　請求項３に記載の半導体集積回路装置において、前記第１のアクティブ領域、前記第２のアクティブ領域、前記第３のアクティブ領域および前記第４のアクティブ領域の幅は、等しい。
  15. 　　以下を含む半導体集積回路装置：
    （ａ）第1の主面を有する半導体基板；
    （ｂ）前記半導体基板の前記第1の主面側に設けられた埋め込みＳＲＡＭ領域；
    （ｃ）前記ＳＲＡＭ領域内に設けられたメモリセル配置領域；
    （ｄ）前記メモリセル配置領域内にマトリクス状に設けられた多数のメモリセル領域、
    　ここで、各メモリセル領域は、平面的に見て長辺および短辺を有する長方形形状を有し、以下を含む：
    （ｄ１）前記長辺に関して、中央部に設けられた第１のウエル領域；
    （ｄ２）前記長辺に関して、前記第１のウエル領域の両側に設けられた第２のウエル領域および第３のウエル領域；
    （ｄ３）前記長辺と直交する方向に延在し、相互に相補的な対を成す第１のビット線および第２のビット線；
    （ｄ４）前記長辺と直交する方向に延在し、相互に相補的な対を成す第３のビット線および第４のビット線；
    （ｄ５）前記長辺と直交する方向に延在し、相互に相補的な対を成さない第５のビット線および第６のビット線。
  16. 　請求項１５に記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
    （ｄ６）データ記憶部；
    （ｄ７）前記データ記憶部に設けられた第１の記憶ノード；
    （ｄ８）前記データ記憶部に設けられ、前記第１の記憶ノードと相補的な第２の記憶ノード；
    （ｄ９）前記データ記憶部であって、前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続された第１のドライバＭＩＳＦＥＴ；
    （ｄ１０）前記データ記憶部であって、前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続された第２のドライバＭＩＳＦＥＴ；
    （ｄ１１）前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続され、他方が前記第１のビット線に接続された第１のアクセスＭＩＳＦＥＴ；
    （ｄ１２）前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続され、他方が前記第２のビット線に接続された第２のアクセスＭＩＳＦＥＴ；
    （ｄ１３）前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続され、他方が前記第３のビット線に接続された第３のアクセスＭＩＳＦＥＴ；
    （ｄ１４）前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続され、他方が前記第４のビット線に接続された第４のアクセスＭＩＳＦＥＴ；
    （ｄ１５）前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続され、他方が前記第５のビット線に接続された第５のアクセスＭＩＳＦＥＴ；
    （ｄ１６）前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続され、他方が前記第６のビット線に接続された第６のアクセスＭＩＳＦＥＴ。
  17. 　請求項１６に記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
    （ｄ１７）前記第１のドライバＭＩＳＦＥＴおよび前記第１のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第１のアクティブ領域；
    （ｄ１８）前記第３のアクセスＭＩＳＦＥＴおよび前記第５のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第２のアクティブ領域；
    （ｄ１９）前記第２のドライバＭＩＳＦＥＴおよび前記第２のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第３のアクティブ領域；
    （ｄ２０）前記第４のアクセスＭＩＳＦＥＴおよび前記第６のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第４のアクティブ領域。
  18. 　請求項１７に記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
    （ｄ２１）前記第１のアクティブ領域と前記第２のアクティブ領域の不純物領域を相互に連結する第１のローカルインタコネクト；
    （ｄ２２）前記第３のアクティブ領域と前記第４のアクティブ領域の不純物領域を相互に連結する第２のローカルインタコネクト。
  19. 　請求項１８に記載の半導体集積回路装置において、前記第１のアクティブ領域の幅は、前記第２のアクティブ領域の幅よりも広く、前記第３のアクティブ領域の幅は、前記第４のアクティブ領域の幅よりも広い。
  20. 　請求項１６に記載の半導体集積回路装置において、各メモリセル領域または、その上下に隣接するいずれかのメモリセル領域は、更に以下を有する：
    （ｄ２３）当該メモリセル領域内において前記長辺と平行な方向に延在し、当該メモリセル領域の前記第１のアクセスＭＩＳＦＥＴおよび前記第２のアクセスＭＩＳＦＥＴを制御する第１のワード線；
    （ｄ２４）当該メモリセル領域と上下方向に隣接するメモリセル領域の境界領域又はその近傍に於いて前記長辺と平行な方向に延在し、これらのメモリセル領域の前記第３のアクセスＭＩＳＦＥＴおよび前記第４のアクセスＭＩＳＦＥＴを制御する第２のワード線；
    （ｄ２５）当該メモリセル領域内に於いて前記長辺と平行な方向に延在し、このメモリセル領域と上下方向に隣接するメモリセル領域の前記第５のアクセスＭＩＳＦＥＴを制御する第３のワード線；
    （ｄ２６）当該メモリセル領域と上下方向に隣接するメモリセル領域内において前記長辺と平行な方向に延在し、これらのメモリセル領域の前記第６のアクセスＭＩＳＦＥＴを制御する第４のワード線。
PCT/JP2013/071213 2013-08-06 2013-08-06 半導体集積回路装置 Ceased WO2015019411A1 (ja)

Priority Applications (10)

Application Number Priority Date Filing Date Title
PCT/JP2013/071213 WO2015019411A1 (ja) 2013-08-06 2013-08-06 半導体集積回路装置
US14/909,135 US9515076B2 (en) 2013-08-06 2013-08-06 Semiconductor integrated circuit device
CN201380078485.XA CN105408960B (zh) 2013-08-06 2013-08-06 半导体集成电路器件
KR1020167003454A KR20160040577A (ko) 2013-08-06 2013-08-06 반도체 집적 회로 장치
EP13891121.9A EP3032540B1 (en) 2013-08-06 2013-08-06 Semiconductor integrated circuit device
JP2015530577A JPWO2015019411A1 (ja) 2013-08-06 2013-08-06 半導体集積回路装置
TW103118160A TWI647811B (zh) 2013-08-06 2014-05-23 Semiconductor integrated circuit device
US15/338,390 US9711512B2 (en) 2013-08-06 2016-10-30 Semiconductor integrated circuit device
US15/635,970 US9972629B2 (en) 2013-08-06 2017-06-28 Semiconductor integrated circuit device
US15/960,492 US20180240801A1 (en) 2013-08-06 2018-04-23 Semiconductor integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/071213 WO2015019411A1 (ja) 2013-08-06 2013-08-06 半導体集積回路装置

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US14/909,135 A-371-Of-International US9515076B2 (en) 2013-08-06 2013-08-06 Semiconductor integrated circuit device
US15/338,390 Continuation US9711512B2 (en) 2013-08-06 2016-10-30 Semiconductor integrated circuit device

Publications (1)

Publication Number Publication Date
WO2015019411A1 true WO2015019411A1 (ja) 2015-02-12

Family

ID=52460784

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2013/071213 Ceased WO2015019411A1 (ja) 2013-08-06 2013-08-06 半導体集積回路装置

Country Status (7)

Country Link
US (4) US9515076B2 (ja)
EP (1) EP3032540B1 (ja)
JP (1) JPWO2015019411A1 (ja)
KR (1) KR20160040577A (ja)
CN (1) CN105408960B (ja)
TW (1) TWI647811B (ja)
WO (1) WO2015019411A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016151866A1 (ja) * 2015-03-26 2016-09-29 ルネサスエレクトロニクス株式会社 半導体装置
US20170301678A1 (en) * 2013-08-06 2017-10-19 Renesas Electronics Corporation Semiconductor integrated circuit device
KR20170131186A (ko) * 2016-05-19 2017-11-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스용 구조 및 방법
JP2018129551A (ja) * 2018-05-17 2018-08-16 ルネサスエレクトロニクス株式会社 半導体装置
US10177133B2 (en) 2014-05-16 2019-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including source/drain contact having height below gate stack
TWI882479B (zh) * 2023-01-27 2025-05-01 台灣積體電路製造股份有限公司 記憶體單元、記憶體單元陣列以及製造積體電路的方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10242148B2 (en) * 2014-08-25 2019-03-26 Mediatek Inc. Integrated circuit and routing design of the same
US9524972B2 (en) * 2015-02-12 2016-12-20 Qualcomm Incorporated Metal layers for a three-port bit cell
TWI726869B (zh) * 2016-02-24 2021-05-11 聯華電子股份有限公司 靜態隨機存取記憶體的佈局結構及其製作方法
US10074605B2 (en) 2016-06-30 2018-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell and array structure having a plurality of bit lines
US10515969B2 (en) * 2016-11-17 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11094594B2 (en) * 2017-09-12 2021-08-17 Mediatek Inc. Semiconductor structure with buried power rail, integrated circuit and method for manufacturing the semiconductor structure
US10559573B2 (en) 2017-09-22 2020-02-11 United Microelectronics Corp. Static random access memory structure
CN109545252B (zh) * 2017-09-22 2021-10-08 联华电子股份有限公司 静态随机存取存储器的布局图案
US10930595B2 (en) * 2017-09-28 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Standard cells having via rail and deep via structures
US10410934B2 (en) * 2017-12-07 2019-09-10 Micron Technology, Inc. Apparatuses having an interconnect extending from an upper conductive structure, through a hole in another conductive structure, and to an underlying structure
JP6896597B2 (ja) * 2017-12-20 2021-06-30 ルネサスエレクトロニクス株式会社 半導体記憶装置
US11152376B2 (en) * 2017-12-26 2021-10-19 Stmicroelectronics International N.V. Dual port memory cell with improved access resistance
CN110600546B (zh) * 2018-06-13 2022-12-06 联华电子股份有限公司 纳米管晶体管结构和纳米管反相器结构
CN108615733B (zh) * 2018-06-21 2023-12-19 长江存储科技有限责任公司 半导体结构及其形成方法
US10672770B2 (en) * 2018-08-14 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
US11170843B2 (en) * 2020-03-19 2021-11-09 Arm Limited Bitcell with multiple read bitlines
US11462282B2 (en) * 2020-04-01 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure
US11398274B2 (en) 2020-08-25 2022-07-26 Qualcomm Incorporated Pseudo-triple-port SRAM
US11302388B2 (en) 2020-08-25 2022-04-12 Qualcomm Incorporated Decoding for pseudo-triple-port SRAM
US11361817B2 (en) 2020-08-25 2022-06-14 Qualcomm Incorporated Pseudo-triple-port SRAM bitcell architecture
JP2024054547A (ja) * 2022-10-05 2024-04-17 ローム株式会社 Ｒａｍ及び短絡検出システム
US20240306361A1 (en) * 2023-03-09 2024-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integration of memory cell and logic cell

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59231792A (ja) * 1983-05-31 1984-12-26 インタ−ナシヨナル　ビジネス　マシ−ンズ　コ−ポレ−シヨン 多重ポ−ト・メモリ・システム
JPH04345991A (ja) * 1991-05-24 1992-12-01 Hitachi Ltd 半導体記憶装置及び並列計算機システム
JP2002043441A (ja) 2000-05-16 2002-02-08 Mitsubishi Electric Corp 半導体記憶装置
JP2003132684A (ja) * 2001-10-23 2003-05-09 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2003297953A (ja) 2002-04-01 2003-10-17 Mitsubishi Electric Corp 半導体記憶装置
JP2008211077A (ja) 2007-02-27 2008-09-11 Matsushita Electric Ind Co Ltd 半導体メモリセル
JP2011035398A (ja) 2009-07-31 2011-02-17 Taiwan Semiconductor Manufacturing Co Ltd デュアルポートｓｒａｍセルの構造
US8009463B2 (en) 2009-07-31 2011-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Cell structure for dual port SRAM
JP2011171753A (ja) 2000-05-16 2011-09-01 Renesas Electronics Corp 半導体記憶装置

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5235543A (en) * 1989-12-29 1993-08-10 Intel Corporation Dual port static memory with one cycle read-modify-write
JP2002089586A (ja) * 2000-09-19 2002-03-27 Nsk Warner Kk 摩擦板
TW522546B (en) * 2000-12-06 2003-03-01 Mitsubishi Electric Corp Semiconductor memory
JP2003051191A (ja) * 2001-05-31 2003-02-21 Mitsubishi Electric Corp 半導体記憶装置
JP2003132683A (ja) * 2001-10-23 2003-05-09 Hitachi Ltd 半導体装置
JP2003218238A (ja) * 2001-11-14 2003-07-31 Mitsubishi Electric Corp 半導体記憶装置
JP2003173681A (ja) * 2001-12-07 2003-06-20 Mitsubishi Electric Corp 半導体メモリ回路およびラッチ回路
JP4073691B2 (ja) * 2002-03-19 2008-04-09 株式会社ルネサステクノロジ 半導体記憶装置
JP2004022809A (ja) * 2002-06-17 2004-01-22 Renesas Technology Corp 半導体記憶装置
JP2004079897A (ja) * 2002-08-21 2004-03-11 Renesas Technology Corp スタティック型半導体記憶装置
US8397034B1 (en) * 2003-06-27 2013-03-12 Cypress Semiconductor Corporation Multi-port arbitration system and method
KR100706737B1 (ko) * 2003-08-28 2007-04-12 가부시끼가이샤 르네사스 테크놀로지 반도체 기억 장치 및 그 제조 방법
US20070257277A1 (en) * 2004-06-04 2007-11-08 Nec Corporation Semiconductor Device and Method for Manufacturing the Same
US7830703B2 (en) 2004-06-04 2010-11-09 Nec Corporation Semiconductor device and manufacturing method thereof
JP4553185B2 (ja) * 2004-09-15 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP4912016B2 (ja) * 2005-05-23 2012-04-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4578329B2 (ja) * 2005-06-03 2010-11-10 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7269056B1 (en) * 2006-04-27 2007-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Power grid design for split-word line style memory cell
US7440356B2 (en) * 2006-07-13 2008-10-21 Lsi Corporation Modular design of multiport memory bitcells
JP5057430B2 (ja) * 2006-12-18 2012-10-24 ルネサスエレクトロニクス株式会社 半導体集積回路とその製造方法
JP2008176910A (ja) * 2006-12-21 2008-07-31 Matsushita Electric Ind Co Ltd 半導体記憶装置
US7839697B2 (en) * 2006-12-21 2010-11-23 Panasonic Corporation Semiconductor memory device
US20080212392A1 (en) * 2007-03-02 2008-09-04 Infineon Technologies Multiple port mugfet sram
JP4461154B2 (ja) * 2007-05-15 2010-05-12 株式会社東芝 半導体装置
JP2009238332A (ja) * 2008-03-27 2009-10-15 Renesas Technology Corp 半導体記憶装置
JP2010118597A (ja) * 2008-11-14 2010-05-27 Nec Electronics Corp 半導体装置
US8942030B2 (en) * 2010-06-25 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for SRAM cell circuit
US8675397B2 (en) * 2010-06-25 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Cell structure for dual-port SRAM
US8576655B2 (en) * 2011-06-21 2013-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memories
JP5653856B2 (ja) * 2011-07-21 2015-01-14 ルネサスエレクトロニクス株式会社 半導体装置
CN103703556B (zh) * 2011-07-29 2017-02-22 瑞萨电子株式会社 半导体器件及其制造方法
JP5873762B2 (ja) * 2012-05-29 2016-03-01 ルネサスエレクトロニクス株式会社 半導体装置、および半導体装置の識別情報生成方法
JP6151504B2 (ja) * 2012-10-17 2017-06-21 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR20150016797A (ko) * 2013-08-05 2015-02-13 삼성전자주식회사 가상 분리 소스라인 구조를 갖는 불휘발성 반도체 메모리 장치의 메모리 셀 어레이
WO2015019411A1 (ja) * 2013-08-06 2015-02-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59231792A (ja) * 1983-05-31 1984-12-26 インタ−ナシヨナル　ビジネス　マシ−ンズ　コ−ポレ−シヨン 多重ポ−ト・メモリ・システム
JPH04345991A (ja) * 1991-05-24 1992-12-01 Hitachi Ltd 半導体記憶装置及び並列計算機システム
JP2002043441A (ja) 2000-05-16 2002-02-08 Mitsubishi Electric Corp 半導体記憶装置
US6535453B2 (en) 2000-05-16 2003-03-18 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
JP2011171753A (ja) 2000-05-16 2011-09-01 Renesas Electronics Corp 半導体記憶装置
JP2003132684A (ja) * 2001-10-23 2003-05-09 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2003297953A (ja) 2002-04-01 2003-10-17 Mitsubishi Electric Corp 半導体記憶装置
US8238142B2 (en) 2002-04-01 2012-08-07 Renesas Electronics Coporation Semiconductor memory device
JP2008211077A (ja) 2007-02-27 2008-09-11 Matsushita Electric Ind Co Ltd 半導体メモリセル
JP2011035398A (ja) 2009-07-31 2011-02-17 Taiwan Semiconductor Manufacturing Co Ltd デュアルポートｓｒａｍセルの構造
US8009463B2 (en) 2009-07-31 2011-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Cell structure for dual port SRAM

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3032540A4

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170301678A1 (en) * 2013-08-06 2017-10-19 Renesas Electronics Corporation Semiconductor integrated circuit device
US9972629B2 (en) * 2013-08-06 2018-05-15 Renesas Electronics Corporation Semiconductor integrated circuit device
US10177133B2 (en) 2014-05-16 2019-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including source/drain contact having height below gate stack
US12336296B2 (en) 2014-05-16 2025-06-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including source/drain contact having height below gate stack
US11862623B2 (en) 2014-05-16 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including source/drain contact having height below gate stack
US11581300B2 (en) 2014-05-16 2023-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including source/drain contact having height below gate stack
US10833061B2 (en) 2014-05-16 2020-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including source/drain contact having height below gate stack
US10424575B2 (en) 2015-03-26 2019-09-24 Renesas Electronics Corporation Semiconductor device
WO2016151866A1 (ja) * 2015-03-26 2016-09-29 ルネサスエレクトロニクス株式会社 半導体装置
US10811405B2 (en) 2015-03-26 2020-10-20 Renesas Electronics Corporation Semiconductor device
JPWO2016151866A1 (ja) * 2015-03-26 2017-06-08 ルネサスエレクトロニクス株式会社 半導体装置
CN106716625A (zh) * 2015-03-26 2017-05-24 瑞萨电子株式会社 半导体器件
KR20170131186A (ko) * 2016-05-19 2017-11-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스용 구조 및 방법
DE102016114779B4 (de) * 2016-05-19 2025-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleiterstruktur und verfahren zu ihrer herstellung
JP2018129551A (ja) * 2018-05-17 2018-08-16 ルネサスエレクトロニクス株式会社 半導体装置
TWI882479B (zh) * 2023-01-27 2025-05-01 台灣積體電路製造股份有限公司 記憶體單元、記憶體單元陣列以及製造積體電路的方法
US12334178B2 (en) 2023-01-27 2025-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, system and method of forming the same

Also Published As

Publication number Publication date
US9972629B2 (en) 2018-05-15
US9711512B2 (en) 2017-07-18
TW201507101A (zh) 2015-02-16
US20170047332A1 (en) 2017-02-16
JPWO2015019411A1 (ja) 2017-03-02
US20170301678A1 (en) 2017-10-19
CN105408960B (zh) 2019-02-15
US9515076B2 (en) 2016-12-06
EP3032540B1 (en) 2025-12-03
US20160181255A1 (en) 2016-06-23
EP3032540A1 (en) 2016-06-15
US20180240801A1 (en) 2018-08-23
EP3032540A4 (en) 2017-03-15
TWI647811B (zh) 2019-01-11
KR20160040577A (ko) 2016-04-14
CN105408960A (zh) 2016-03-16

Similar Documents

Publication Publication Date Title
TWI647811B (zh) Semiconductor integrated circuit device
JP3852729B2 (ja) 半導体記憶装置
CN101246888B (zh) 集成电路、双端口静态随机存取存储器单元及半导体架构
CN102194514B (zh) 完全平衡双沟道内存单元
US10147729B2 (en) Structures, devices and methods for memory devices
TWI427772B (zh) 記憶體元件
US7535752B2 (en) Semiconductor static random access memory device
KR100468780B1 (ko) 더블 포트 반도체 메모리 장치
CN103915112A (zh) 双端口sram连接结构
CN102298963A (zh) 双端口静态随机存取存储器的单元结构
US20220093613A1 (en) Semiconductor storage device
US20220359541A1 (en) Semiconductor storage device
US12225719B2 (en) Semiconductor storage device
CN103022008B (zh) 用于半导体存储器的布局
JPWO2019155559A1 (ja) 半導体集積回路装置
US20250365917A1 (en) Interconnect structures for integration of memory cells and logic cells
WO2023157754A1 (ja) 半導体記憶装置
WO2019142670A1 (ja) 半導体集積回路装置
WO2019159739A1 (ja) 半導体集積回路装置
CN116249340A (zh) 存储器器件和结构
WO2020070830A1 (ja) 半導体記憶装置
TWI888928B (zh) 記憶體電路
CN103035278B (zh) 存储单元布局

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201380078485.X

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13891121

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2015530577

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 2013891121

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 14909135

Country of ref document: US

ENP Entry into the national phase

Ref document number: 20167003454

Country of ref document: KR

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

WWG Wipo information: grant in national office

Ref document number: 2013891121

Country of ref document: EP