WO2015016309A1

WO2015016309A1 - 積層セラミックコンデンサおよび積層セラミックコンデンサの製造方法

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Publication number: WO2015016309A1
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Inventors: 土井章孝; 山口晋一
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Filing date: 2014-07-31
Publication date: 2015-02-05
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Abstract

　十分な高温負荷寿命を有する積層セラミックコンデンサおよびかかる積層セラミックコンデンサを確実に製造することが可能な積層セラミックコンデンサの製造方法を提供する。　内部電極３，４を、ＳｎがＮｉに固溶した構成のものにするとともに、内部電極の、セラミック誘電体層と対向する表面から２ｎｍの深さの領域における、Ｓｎ／（Ｎｉ＋Ｓｎ）比（原子数比）のばらつきのＣＶ値を３２％以下とする。　内部電極形成用の導電性ペーストとして、Ｎｉ粉末と、ＢＥＴ法により求めた比表面積が１０ｍ²／ｇ以上の、ＳｎＯまたはＳｎＯ₂で表される酸化スズ粉末とを含む導電性ペーストを用いる。　また、導電性ペーストとして、Ｎｉ－Ｓｎ合金粉末を含む導電性ペーストを用いる。または、Ｎｉ－Ｓｎ合金粉末と、比表面積が１０ｍ²／ｇ以上の、ＳｎＯまたはＳｎＯ₂で表される酸化スズ粉末とを含む導電性ペーストを用いる。

Description

積層セラミックコンデンサおよび積層セラミックコンデンサの製造方法

　本発明は誘電体セラミック層を介して互いに対向するように内部電極が配設された構造を有する積層セラミックコンデンサおよび積層セラミックコンデンサの製造方法に関する。

　近年のエレクトロニクス技術の進展に伴い、積層セラミックコンデンサには小型化および大容量化が要求されている。これらの要求を満たすため、積層セラミックコンデンサを構成するセラミック誘電体層の薄層化が進められている。
　しかし、セラミック誘電体層を薄層化すると、１層あたりに加わる電界強度が相対的に高くなる。よって、電圧印加時における耐久性、信頼性の向上が求められる。

　このような、積層セラミックコンデンサとして、例えば、積層されている複数のセラミック誘電体層と、セラミック誘電体層間の界面に沿って形成されている複数の内部電極とを有する積層体と、積層体の外表面に形成され、内部電極と電気的に接続されている複数の外部電極とを備えた積層セラミックコンデンサが知られている（特許文献１参照）。そして、この特許文献１の積層セラミックコンデンサにおいては、内部電極として、Ｎｉを主成分として用いたものが開示されている。

特開平１１－２８３８６７号公報

　しかしながら、Ｎｉを主成分として用いた内部電極を備える、上記特許文献１の積層セラミックコンデンサにおいては、高温負荷寿命が必ずしも十分ではなく、さらに高温負荷寿命の長い、耐久性に優れた積層セラミックコンデンサの開発が求められているのが実情である。

　本発明は上記課題を解決するためになされたものであって、セラミック誘電体層がより薄層化した場合にも、十分な高温負荷寿命を有する耐久性に優れた積層セラミックコンデンサ、およびかかる積層セラミックコンデンサを確実に製造することが可能な積層セラミックコンデンサの製造方法を提供することを目的とする。

　上記課題を解決するため、本発明の積層セラミックコンデンサは、
　複数のセラミック誘電体層が積層されたセラミック積層体と、前記セラミック積層体の内部に、前記セラミック誘電体層を介して互いに対向するように配設された複数の内部電極と、前記セラミック積層体の外表面に前記内部電極と導通するように配設された外部電極とを備える積層セラミックコンデンサであって、
　前記内部電極において、ＳｎがＮｉに固溶しているとともに、
　前記内部電極の、前記セラミック誘電体層と対向する表面から２ｎｍの深さの領域における、ＳｎとＮｉの合計含有量に対するＳｎの含有量の比（原子数比）であるＳｎ／（Ｎｉ＋Ｓｎ）比のばらつきのＣＶ値が３２％以下であること
　を特徴としている。

　また、本発明の積層セラミックコンデンサの製造方法は、上述の本発明の積層セラミックコンデンサを製造するための方法であって、
　積層され、焼成後に前記セラミック誘電体層となる複数の未焼成セラミック誘電体層と、Ｎｉ成分とＳｎ成分とを含む導電性ペーストを塗布することにより形成され、前記未焼成セラミック誘電体層間の複数の界面に沿って配設された、焼成後に前記内部電極となる複数の未焼成内部電極パターンとを有する未焼成セラミック積層体を形成する工程と、
　前記未焼成セラミック積層体を焼成することにより、前記セラミック積層体を得る工程と
　を備えるとともに、
　前記導電性ペーストとして、Ｎｉ粉末と、ＢＥＴ法により求めた比表面積が１０ｍ²／ｇ以上の、ＳｎＯまたはＳｎＯ₂で表される酸化スズ粉末とを含む導電性ペーストを用いること
　を特徴としている。

　また、本発明の他の積層セラミックコンデンサの製造方法は、上述の本発明の積層セラミックコンデンサを製造するための方法であって、
　積層され、焼成後に前記セラミック誘電体層となる複数の未焼成セラミック誘電体層と、Ｎｉ成分とＳｎ成分とを含む導電性ペーストを塗布することにより形成され、前記未焼成セラミック誘電体層間の複数の界面に沿って配設された、焼成後に前記内部電極となる複数の未焼成内部電極パターンとを有する未焼成セラミック積層体を形成する工程と、
　前記未焼成セラミック積層体を焼成することにより、前記セラミック積層体を得る工程と
　を備えるとともに、
　前記導電性ペーストとして、Ｎｉ－Ｓｎ合金粉末を含む導電性ペーストを用いること
　を特徴としている。

　また、本発明のさらに他の積層セラミックコンデンサの製造方法は、上述の本発明の積層セラミックコンデンサを製造するための方法であって、
　積層され、焼成後に前記セラミック誘電体層となる複数の未焼成セラミック誘電体層と、Ｎｉ成分とＳｎ成分とを含む導電性ペーストを塗布することにより形成され、前記未焼成セラミック誘電体層間の複数の界面に沿って配設された、焼成後に前記内部電極となる複数の未焼成内部電極パターンとを有する未焼成セラミック積層体を形成する工程と、
　前記未焼成セラミック積層体を焼成することにより、前記セラミック積層体を得る工程と
　を備えるとともに、
　前記導電性ペーストとして、Ｎｉ－Ｓｎ合金粉末と、ＢＥＴ法により求めた比表面積が１０ｍ²／ｇ以上の、ＳｎＯまたはＳｎＯ₂で表される酸化スズ粉末とを含む導電性ペーストを用いること
　を特徴としている。

　本発明の積層セラミックコンデンサは、内部電極において、ＳｎがＮｉに固溶しており、かつ、内部電極の、セラミック誘電体層と対向する表面から２ｎｍの深さの領域における、ＳｎとＮｉの合計含有量に対するＳｎの含有量の比（原子数比）であるＳｎ／（Ｎｉ＋Ｓｎ）比のばらつきのＣＶ値が３２％以下となるようにしているので、高温負荷寿命の長い，耐久性に優れた積層セラミックコンデンサを提供することが可能になる。

　本発明においては、内部電極において、ＳｎがＮｉに固溶すること、言い換えると、ＮｉとＳｎが合金を形成する（Ｎｉ－Ｓｎ合金化する）ことにより、セラミック誘電体層と内部電極の界面の状態（電気的な障壁高さ）が変化し、これが、高温負荷寿命の向上に寄与する。

　すなわち、より高い信頼性を得るには、内部電極において、ＮｉとＳｎが合金を形成しているとともに、セラミック誘電体層と内部電極の界面におけるＳｎ／（Ｎｉ＋Ｓｎ）比のばらつきが小さいことが望ましい。

　特に、セラミック誘電体層と内部電極の界面（具体的には、内部電極の、セラミック誘電体層と対向する表面から２ｎｍの深さの領域）に、Ｎｉ－Ｓｎ合金が存在し、かつ、Ｓｎ／（Ｎｉ＋Ｓｎ）比のばらつきのＣＶ値が３２％以下であることが、高温負荷寿命の向上にとって重要である。

　なお、Ｓｎ／（Ｎｉ＋Ｓｎ）比が不均一である場合には、上記界面のＳｎ濃度の低い箇所では得られる効果が小さくなり、Ｓｎ濃度の高い箇所では、内部電極の玉化による局所的な素子（セラミック誘電体層）の薄層化が生じて信頼性が低下する場合がある。

　また、本発明の積層セラミックコンデンサの製造方法は、複数の未焼成セラミック誘電体層と、Ｎｉ成分とＳｎ成分とを含む導電性ペーストを塗布することにより形成され、未焼成セラミック誘電体層間の複数の界面に沿って配設された複数の未焼成内部電極パターンとを有する未焼成セラミック積層体を形成する工程と、未焼成セラミック積層体を焼成することによりセラミック積層体を得る工程とを備えるとともに、導電性ペーストとして、ＢＥＴ法により求めた比表面積が１０ｍ²／ｇ以上の、ＳｎＯまたはＳｎＯ₂で表される酸化スズ粉末が配合された導電性ペーストを用いるようにしているので、上記本発明の積層セラミックコンデンサを効率よく製造することができる。

　すなわち、ＢＥＴ法により求めた比表面積が１０ｍ²／ｇ以上と大きい、微細な酸化スズ粉末が配合された導電性ペーストを用いるようにしているので、ＳｎとＮｉとが固溶し、Ｎｉ－Ｓｎ合金化した内部電極を確実に形成することが可能になる。その結果、焼成後に形成されるセラミック誘電体層と内部電極の界面（具体的には、内部電極の、セラミック誘電体層と対向する表面から２ｎｍの深さの領域）に、Ｎｉ－Ｓｎ合金が存在し、かつ、Ｓｎ／（Ｎｉ＋Ｓｎ）比のばらつきのＣＶ値が３２％以下であるような、高温負荷寿命が長く、信頼性の高い積層セラミックコンデンサを効率よく製造することが可能になる。
　また、Ｎｉ粉末と、酸化スズ粉末の割合を調整するだけで、容易に意図するＳｎ／（Ｎｉ＋Ｓｎ）比の内部電極を形成することが可能になり、製造工程の自由度を高く保つことができる。

　また、本発明の積層セラミックコンデンサの製造方法においては、導電性ペーストとして、ＢＥＴ法により求めた比表面積が１０ｍ²／ｇ以上の、ＳｎＯまたはＳｎＯ₂で表される酸化スズ粉末が配合された導電性ペーストを用いる代わりに、Ｎｉ－Ｓｎ合金粉末を含む導電性ペーストを用いることも可能である。
　この場合、内部電極を構成するＮｉとＳｎの割合（目標とする割合）に対応した、割合でＮｉとＳｎを含むＮｉ－Ｓｎ合金粉末を用意することが必要になるが、Ｎｉ－Ｓｎ合金の場合、Ｓｎ／（Ｎｉ＋Ｓｎ）比は安定しているので、セラミック誘電体層と内部電極の界面、Ｎｉ－Ｓｎ合金が存在し、かつ、Ｓｎ／（Ｎｉ＋Ｓｎ）比のばらつきのＣＶ値が３２％以下であるような内部電極を精度よく形成することが可能になり、高温負荷寿命が長く、信頼性の高い積層セラミックコンデンサを確実に製造することができる。

　さらに、導電性ペーストとして、Ｎｉ－Ｓｎ合金粉末と、ＢＥＴ法により求めた比表面積が１０ｍ²／ｇ以上の、ＳｎＯまたはＳｎＯ₂で表される酸化スズ粉末とを含む導電性ペーストを用いることも可能である。
　その場合、Ｎｉ－Ｓｎ合金粉末と、酸化スズ粉末を用意することが必要になるが、例えば、所定のＳｎ／（Ｎｉ＋Ｓｎ）比の内部電極を形成しようとした場合、ＮｉとＳｎの割合が安定したＮｉ－Ｓｎ合金粉末で、上記Ｓｎ／（Ｎｉ＋Ｓｎ）比の主要な部分を確保し、酸化スズ粉末の添加量により、Ｓｎ／（Ｎｉ＋Ｓｎ）比の微調整を行うようなことが可能になり、生産プロセスの自由度を確保することができる。

本発明の実施形態にかかる積層セラミックコンデンサの構成を示す正面断面図である。本発明の実施形態にかかる積層セラミックコンデンサを構成する内部電極について、ＷＤＸによるＮｉとＳｎのマッピング分析をおこなった個所を示す説明図である。

　以下に本発明の実施形態を示して、本発明の特徴とするところをさらに詳しく説明する。

　［実施形態１］
　＜積層セラミックコンデンサの構成＞
　図１は、本発明の一実施形態（実施形態１）にかかる積層セラミックコンデンサの構成を示す正面断面図である。
　この積層セラミックコンデンサ１は、セラミック積層体５を備えている。セラミック積層体５は、積層された複数のセラミック誘電体層２と、その内部に、セラミック誘電体層２を介して互いに対向するように配設された複数の内部電極３，４を備えている。なお、セラミック誘電体層２の内部に配設された内部電極３，４は、交互にセラミック積層体５の逆側の端面に引き出されている。

　そして、セラミック積層体５の互いに対向する端面には、内部電極３，４と電気的に接続するように外部電極６，７が配設されている。

　セラミック積層体５の外表面上の互いに対抗する端面には、外部電極６，７が形成されている。そして、外部電極６，７は、それぞれ、交互に逆側の端面に引き出された内部電極３，４と接続している。
　なお、外部電極６，７を構成する導電材料としては、例えばＡｇまたはＣｕを主成分とするものなどを用いることができる。

　なお、この実施形態１の積層セラミックコンデンサ１は、２個の外部電極６，７を備える２端子型のものであるが、本発明は、多数の外部電極を備える多端子型の構成のものにも適用することができる。

　この積層セラミックコンデンサ１において、内部電極３，４は、ＳｎがＮｉに固溶したＮｉ－Ｓｎ合金を主たる成分とする電極である。

　そして、内部電極３，４の、セラミック誘電体層２と対向する表面から２ｎｍの深さの領域（界面近傍領域ともいう）における、ＳｎとＮｉの合計含有量に対するＳｎの含有量の比（原子数比）であるＳｎ／（Ｎｉ＋Ｓｎ）比のばらつきのＣＶ値が３２％以下となるように構成されている。

　このような構成とすることにより、高温負荷寿命の長い信頼性の高い積層セラミックコンデンサ１を得ることが可能になる。

　＜積層セラミックコンデンサの製造＞
　次に、上述の本発明の一実施形態（実施形態１）にかかる積層セラミックコンデンサ１の製造方法について説明する。

　（１）最初に、ＴｉとＢａを含むペロブスカイト型化合物の原料として、ＢａＣＯ₃粉末と、ＴｉＯ₂粉末を所定量秤量した。それから秤量した粉末を合わせて、ボールミルにより混合した後、所定の条件で熱処理を行うことにより、セラミック誘電体層を構成する材料の主成分となるチタン酸バリウム系ペロブスカイト型化合物粉末を得た。

　（２）次に、副成分である、Ｄｙ₂Ｏ₃、ＭｇＯ、ＭｎＯ、ＳｉＯ₂の各粉末を用意し、上述の主成分１００モル部に対してＤｙ₂Ｏ₃が０．７５モル部、ＭｇＯが１モル部、ＭｎＯが０．２モル部、ＳｉＯ₂が１モル部となるように秤量した。これらの粉末を主成分のチタン酸バリウム系ペロブスカイト型化合物粉末と配合し、ボールミルにより一定時間混合し、乾燥した後、乾式粉砕し、原料粉末を得た。

　（３）また、この原料粉末にポリビニルブチラール系バインダーおよびエタノールなどの有機溶剤を加えて、ボールミルにより湿式混合し、スラリーを調整した。このセラミックスラリーをドクターブレード法によりシート成形し、焼成後の厚みが０．８μｍとなるようなセラミックグリーンシートを得た。なお、このセラミックグリーンシートは焼成後に誘電体セラミック層となるセラミックグリーンシートである。

　（４）また、以下の方法で内部電極形成用の導電性ペーストを調製した。
　固形成分として、金属粉末（この実施形態では、Ｎｉ粉末）、共材としてのセラミック粉末（この実施形態では、セラミック誘電体層を構成するセラミックと同じ組成のセラミック粉末）、所定の比表面積を有する酸化スズ粉末（ＳｎＯまたはＳｎＯ₂）、分散剤、および溶剤を混合することによって第１ミルベースを得た。

　上記酸化スズ（ＳｎＯまたはＳｎＯ₂）としては、表１に示すように、比表面積が、３ｍ²／ｇ（試料番号１１）～１７３ｍ²／ｇ（試料番号５）の範囲で異なるものを用いた。
　なお、上記酸化スズ（ＳｎＯまたはＳｎＯ₂）の比表面積は、サンプルセルに酸化スズ（試料）を充填し、加熱脱気（脱脂）処理を行った後に、吸着法にて測定（使用ガス：Ｎ₂）し、ＢＥＴ１点法にて算出することにより求められる値である。
　また、Ｎｉ粉末と酸化スズ（ＳｎＯまたはＳｎＯ₂）の割合は、結果的に、得られる積層セラミックコンデンサを構成する内部電極の、セラミック誘電体層との界面近傍のＳｎ／（Ｎｉ＋Ｓｎ）比（原子数比）の平均値が、表１に示すように、０．０５８（試料番号１１）～０．１６９（試料番号１）となるような範囲で変化させた。

　そして、これを玉石とともに容積１Ｌの樹脂ポットに投入し、樹脂ポットを一定回転速度で１２時間回転させることによって、ポットミル分散処理を行い、第１スラリーを得た。

　次に、上記樹脂ポット中の第１スラリーに、エチルセルロースと溶剤とを予め混合しておいた有機ビヒクルを添加することにより第２ミルベースを得た。
　それから、樹脂ポットを一定速度で１２時間回転させることによって、ポットミル分散処理を行い、第２スラリーを得た。

　そして、第２スラリーを加温した状態で、目開きが１μｍのメンブレン式フィルタを用いて、圧力１．５ｋｇ／ｃｍ²未満の条件で加圧濾過を行い、導電性ペーストを得た。

　（５）次に、この導電性ペーストを、上述のようにして作製したセラミックグリーンシート上に所定のパターンで印刷し、焼成後に内部電極となる導電性ペースト層（内部電極パターン）を形成した。導電性ペースト層の厚みは、焼成後に、厚みが０．６μｍの内部電極が得られるような厚みとした。

　（６）それから、内部電極パターンが形成されたセラミックグリーンシートを、内部電極パターンの引き出されている側が交互に逆側になるように複数枚積層し、未焼成のセラミック積層体を得た。

　（７）このセラミック積層体を熱処理してバインダーを燃焼させた後、Ｈ₂－Ｎ₂－Ｈ₂Ｏガスからなる還元雰囲気中で焼成することにより、セラミック焼結体（セラミック積層体）を得た。

　（８）次に、得られたセラミック積層体の両端面に、ガラスフリットを含有するＣｕペーストを塗布して焼き付けることにより、内部電極と電気的に接続された外部電極を形成した。これにより図１に示すような構造を有する積層セラミックコンデンサ（表１の試料番号１～１１の試料）１を得た。

　なお、表１の試料番号に＊を付した試料番号１０，１１の試料は本発明の要件を満たさない比較例の試料であり、表１の試料番号に＊を付していない試料番号１～９の試料は、本発明の要件を満たす実施例にかかる試料である。

　なお、この実施形態１において得た積層セラミックコンデンサの外形寸法は、幅（Ｗ）：０．５ｍｍ、長さ（Ｌ）：１．０ｍｍ、厚さ（Ｔ）：０．３ｍｍであり、内部電極間に介在するセラミック誘電体層の厚みが０．８μｍであった。また、内部電極間に介在する有効セラミック誘電体層の総数は１００層であり、１層あたりの対向電極の面積は３×１０^-7ｍ²であった。

　それから、上述のようにして作製した積層セラミックコンデンサについて、以下に説明する方法により、「内部電極中にＳｎが存在すること」、「内部電極に含まれるＳｎがＮｉと合金化していること」、および、「内部電極の界面近傍領域におけるＳｎ／（Ｎｉ＋Ｓｎ）比」を調べた。

　以下、説明を行う。
　（１）内部電極中にＳｎが存在することの確認
　（１－１）研磨
　各試料を長さ（Ｌ）方向が垂直方向に沿う姿勢で保持し、試料の周りを樹脂で固め、試料の幅（Ｗ）と、厚さ（Ｔ）により規定されるＷＴ面を樹脂から露出させた。
　それから、研磨機により、各試料のＷＴ面を研磨し、各試料の長さ（Ｌ）方向の１／２程度の深さまで研磨を行った。そして、研磨による内部電極のダレをなくすために、研磨終了後に、イオンミリングにより、研磨表面を加工した。

　（１－２）内部電極のマッピング分析
　それから、図２に示すように、ＷＴ断面のＬ方向１／２程度の位置における、内部電極が積層されている領域を、各試料の厚み（Ｔ）方向に３等分し、中央領域と、および、上下の外層部（無効部）に近い領域（すなわち、上部領域および下部領域）との３つの領域において、ＷＤＸ（波長分散Ｘ線分光法）によりＮｉおよびＳｎのマッピング分析を行った。
　その結果、各試料（試料番号１～１１のいずれの試料にもＳｎ成分が配合されている）において、内部電極中にＳｎが存在していることが確認された。

　（２）内部電極に含まれるＳｎがＮｉと合金化していることの確認
　焼成後の積層セラミックコンデンサ（積層体）を粉砕し、粉末状にした。その粉末をＸＲＤで分析した。
　その結果、Ｎｉのピーク位置がシフトしていることが確認された。このことから、内部電極中のＳｎは、ＮｉとＳｎの合金の形で存在していることがわかる。

　（３）内部電極中のＳｎの分布の確認
　焼成後の積層セラミックコンデンサ（積層体）のＷＴ断面のＬ方向の１／２程度の位置において、試料の内部電極が積層されている領域をＴ方向に３等分し、中央領域、および、上下の外層部（無効部）に近い領域（すなわち、上部領域および下部領域）の３つの領域の、Ｗ方向における中央部を、ＦＩＢによるマイクロサンプリング加工法を用いて加工し、薄片化された分析用の試料を作製した。
　なお、薄片試料厚みは６０ｎｍ以下となるように加工した。また、ＦＩＢ加工時に形成された試料表面のダメージ層は、Ａｒイオンミリングによって除去した。
　また、分析試料の加工には、ＦＩＢはＳＭＩ３０５０ＳＥ（セイコーインスツル社製）を、ＡｒイオンミリングはＰＩＰＳ（Ｇａｔａｎ社製）を用いた。

　それから、上述のようにして作製した試料をＳＴＥＭ（走査透過型電子顕微鏡）で観察し、試料中の各領域から異なる内部電極を４本選んだ。
　また、薄片化試料断面（薄片化試料の主面）に略垂直になっているセラミック素子と内部電極の界面を５箇所探した（上記内部電極４本のそれぞれについて５箇所探した）。

　そして、その略垂直になっている界面に接している内部電極を、略垂直になっている界面に対して垂直な方向（積層方向）に、界面から２ｎｍ内部電極内部に入った領域（以下、界面近傍領域と記す）について分析を実施した。

　なお、薄片化試料断面に略垂直になっている上記界面は次のようにして探した。まず、ＳＴＥＭにより界面の両側に現れる線、すなわちフレネルフリンジを観察し、フォーカスを変化させたときに、フレネルフリンジのコントラストが両側でほぼ対称に変化する界面を探し、これを薄片化試料断面に対して略垂直になっている界面とした。

　また、ＳＴＥＭ分析において、ＳＴＥＭはＪＥＭ－２２００ＦＳ（ＪＥＯＬ製）を用いた。加速電圧は２００ｋＶである。
　検出器は、ＪＥＤ－２３００Ｔで６０ｍｍ²口径のＳＤＤ検出器を用い、ＥＤＸシステムはＮｏｒａｎ　Ｓｙｓｔｅｍ７（サーモフィッシャーサイエンティフィック社製）を用いた。

　そして、界面近傍領域の５箇所×内部電極４本の合計２０箇所において、ＥＤＸ（エネルギー分散型Ｘ線分析装置）を用いてＮｉとＳｎの定量分析を実施した。電子線の測定プローブ径は約１ｎｍとし、測定時間は３０秒とした。なお、得られたＥＤＸスペクトルからの定量補正はクリフ・ロリマー補正を用いた。

　そして、上記２０箇所におけるＮｉとＳｎの定量分析の結果から、内部電極の界面近傍領域における、ＳｎとＮｉの合計含有量に対するＳｎの含有量の比（原子数比）であるＳｎ／（Ｎｉ＋Ｓｎ）比の平均値を求め、該平均値から標準偏差およびＳｎ／（Ｎｉ＋Ｓｎ）比のばらつきのＣＶ値を求めた。ここで、ＣＶ値は下記の式により求められる値である。
　ＣＶ値（％）＝（標準偏差／平均値）×１００
　なお、ＳｎとＮｉの合計含有率に対するＳｎの含有率の比（Ｓｎ／（Ｎｉ＋Ｓｎ）比（原子数比））の平均値およびＣＶ値（％）を表１に示す。

　＜特性の評価＞
　上述のようにして作製した各積層セラミックコンデンサ（表１の試料番号１～１１の試料）について、以下に説明する方法で、高温負荷試験を行い、ＭＴＴＦを算出した。

　まず、自動ブリッジ式測定器を用いて静電容量を、ＡＣ電圧０．５Ｖｒｍｓ、１ｋＨｚで測定することで良品選別を行い、１０個の良品サンプルを得た。
　それから、これらのサンプルについて、１６５℃、６．３Ｖの条件で高温負荷試験を行い、絶縁抵抗が１０ＫΩ以下になるまでに経過した時間を故障時間とした。そして、この故障時間からＭＴＴＦを算出した。その結果を表１に併せて示す。

　表１に示すように、ＳｎとＮｉの合計含有量に対するＳｎの含有量の比（原子数比）であるＳｎ／（Ｎｉ＋Ｓｎ）比のばらつきのＣＶ値が３２％を超える、試料番号１０および１１の試料（本発明の要件を満たさない比較例としての試料）の場合、高温負荷試験におけるＭＴＴＦは２８．４および１０．７であった。

　これに対し、Ｓｎ／（Ｎｉ＋Ｓｎ）比のばらつきのＣＶ値が３２％以下である、試料番号１～９の試料（本発明の要件を満たす実施例にかかる試料）においては、高温負荷試験におけるＭＴＴＦが４４．８～６０．７の範囲にあり、大幅に向上していることが確認された。その理由は必ずしも明確ではないが、内部電極のＮｉ－Ｓｎ合金化によってセラミック誘電体層と内部電極の界面の状態（電気的な障壁高さ）が変化したことによるものと考えられる。

　なお、本発明において、内部電極のセラミック誘電体層と対向する表面から２ｎｍの深さの領域（界面近傍領域）におけるＳｎ／（Ｎｉ＋Ｓｎ）比は、高いほうが高温負荷寿命の向上にとって望ましく、特に上限値はない。
　これは、Ｓｎ／（Ｎｉ＋Ｓｎ）比が高いほうが、セラミック誘電体層と内部電極の界面の状態（電気的な障壁高さ）の変化の度合いが大きくなると考えられることによる。

　また、本発明においては、Ｓｎ／（Ｎｉ＋Ｓｎ）比の下限についても特に制約はなく、内部電極がＮｉ－Ｓｎ合金を主たる成分とするものである場合には、広く本発明を適用することが可能である。ただし、通常は、Ｓｎ／（Ｎｉ＋Ｓｎ）比が０．０２以上であることが望ましい。

　なお、内部電極のセラミック誘電体層と対向する表面から２ｎｍの深さの領域におけるＳｎ／（Ｎｉ＋Ｓｎ）比（原子数比）は、表１では最大値が０．１６９であるが、Ｓｎ／（Ｎｉ＋Ｓｎ）比（原子数）が０．２０以上である場合にも、ＣＶ値を３２．０％以下とすることにより、ＭＴＴＦを向上させる効果が得られることを確認している。

　上述の実施形態の結果から、本発明の積層セラミックコンデンサにおいては、セラミック誘電体層と内部電極の界面（セラミック素子部と内部電極の界面から内部電極側へ２ｎｍ入った領域（界面近傍領域））におけるＳｎ／（Ｎｉ＋Ｓｎ）比のばらつきが小さいことが、ＭＴＴＦの向上の見地から望ましいことがわかる。

　一方、内部電極の界面近傍領域のＳｎ／（Ｎｉ＋Ｓｎ）比のばらつきのＣＶ値が３２％を超えるような大きさになると、界面のＳｎ濃度の低い箇所では得られる効果が小さくなり、Ｓｎ濃度の高い箇所では、内部電極の玉化による局所的な素子の薄層化が生じて信頼性が低下するというような問題も生じ、好ましくない。

　なお、内部電極の界面近傍領域のＳｎ／（Ｎｉ＋Ｓｎ）比ばらつきを抑制する（すなわち、均一な界面を形成する）ためには、導電性ペースト中に含まれるＳｎ成分が均一に分布している必要があり、そのためには、Ｎｉ粉末と、粒径の小さく、比表面積の大きい酸化スズ粉末（ＳｎＯまたはＳｎＯ₂）を含む導電性ペーストを用いることが好ましく、上記実施形態からは、酸化スズ粉末（ＳｎＯまたはＳｎＯ₂）として、比表面積が１０ｍ²／ｇ以上のものを用いることが好ましいことがわかる。

　また、導電性ペーストとして、Ｎｉ－Ｓｎ合金粉末を含む導電性ペーストを用いることも、内部電極の界面近傍領域のＳｎ／（Ｎｉ＋Ｓｎ）比ばらつきを抑制して、Ｓｎ／（Ｎｉ＋Ｓｎ）比が均一な界面を形成するために有効である。

　さらに、比表面積が１０ｍ²／ｇ以上の酸化スズ粉末（ＳｎＯまたはＳｎＯ₂）と、Ｎｉ－Ｓｎ合金とを組み合わせて配合した導電性ペースト用いることも可能である。例えば、ＮｉとＳｎとの割合（Ｓｎ／（Ｎｉ＋Ｓｎ）比）が、目標とするＳｎ／（Ｎｉ＋Ｓｎ）比とは異なるＮｉ－Ｓｎ合金と、比表面積が１０ｍ²／ｇ以上の酸化スズ粉末（ＳｎＯまたはＳｎＯ₂）とを含む導電性ペーストを用いて、界面のＳｎ／（Ｎｉ＋Ｓｎ）比が意図するような値を有し、ＣＶ値が３２％以下であるような内部電極を形成することができる。

　なお、上述のように、Ｎｉ－Ｓｎ合金粉末を含む導電性ペーストを用いた場合および、比表面積が１０ｍ²／ｇ以上の比表面積の大きい酸化スズ粉末（ＳｎＯまたはＳｎＯ₂）と、Ｎｉ－Ｓｎ合金とを組み合わせて配合した導電性ペースト用いた場合にも、界面近傍領域におけるＳｎ／（Ｎｉ＋Ｓｎ）比のばらつきを小さくすることが可能で、ＭＴＴＦを向上させることができることが確認されている。

　また、本発明の積層セラミックコンデンサにおいては、セラミック誘電体層と内部電極との界面に、ＮｉとＳｎ以外のセラミック誘電体層や内部電極に含まれる元素が存在していてもよい。
　また、セラミック誘電体層と内部電極との界面の一部に、ＮｉとＳｎ以外から構成される異相が存在していてもよい。

　さらに、導電性ペーストに配合した共材は、セラミック誘電体層を構成するセラミック材料粉末と同一組成でもよく、一部の構成元素を含まないものでもよく、一部の構成元素が異なっていてもよく、また、配合比率が異なっていてもよい。
　また、本発明においては、導電性ペーストとして、共材を含まないものを用いることも可能である。

　また、セラミック誘電体層を構成するセラミック材料および共材を構成するセラミック材料は、ペロブスカイト型酸化物を主成分とするものであることが望ましい。上記実施形態ではセラミック材料として、ペロブスカイト型酸化物であるＢａＴｉＯ₃を用いたが、ＢａＴｉＯ₃を構成するＢａの一部がＣａやＳｒで置換されていたり、ＢａＴｉＯ₃を構成するＴｉの一部がＺｒで置換されていたりしてもよい。また、ＣａＺｒＯ₃などの他のペロブスカイト型化合物を用いることも可能である。

　本発明はさらにその他の点においても上記実施形態に限定されるものではなく、セラミック積層体を構成するセラミック誘電体層や内部電極の層数などに関し、発明の範囲内において種々の応用、変形を加えることが可能である。

　１　　　　　　積層セラミックコンデンサ
　２　　　　　　セラミック誘電体層
　３，４　　　　内部電極
　５　　　　　　セラミック積層体
　６，７　　　　外部電極
　Ｌ　　　　　　長さ
　Ｔ　　　　　　厚さ
　Ｗ　　　　　　幅

Claims

　複数のセラミック誘電体層が積層されたセラミック積層体と、前記セラミック積層体の内部に、前記セラミック誘電体層を介して互いに対向するように配設された複数の内部電極と、前記セラミック積層体の外表面に前記内部電極と導通するように配設された外部電極とを備える積層セラミックコンデンサであって、
　前記内部電極において、ＳｎがＮｉに固溶しているとともに、
　前記内部電極の、前記セラミック誘電体層と対向する表面から２ｎｍの深さの領域における、ＳｎとＮｉの合計含有量に対するＳｎの含有量の比（原子数比）であるＳｎ／（Ｎｉ＋Ｓｎ）比のばらつきのＣＶ値が３２％以下であること
　を特徴とする積層セラミックコンデンサ。
　請求項１記載の積層セラミックコンデンサの製造方法であって、
　積層され、焼成後に前記セラミック誘電体層となる複数の未焼成セラミック誘電体層と、Ｎｉ成分とＳｎ成分とを含む導電性ペーストを塗布することにより形成され、前記未焼成セラミック誘電体層間の複数の界面に沿って配設された、焼成後に前記内部電極となる複数の未焼成内部電極パターンとを有する未焼成セラミック積層体を形成する工程と、
　前記未焼成セラミック積層体を焼成することにより、前記セラミック積層体を得る工程と
　を備えるとともに、
　前記導電性ペーストとして、Ｎｉ粉末と、ＢＥＴ法により求めた比表面積が１０ｍ²／ｇ以上の、ＳｎＯまたはＳｎＯ₂で表される酸化スズ粉末とを含む導電性ペーストを用いること
　を特徴とする積層セラミックコンデンサの製造方法。
　請求項１記載の積層セラミックコンデンサの製造方法であって、
　積層され、焼成後に前記セラミック誘電体層となる複数の未焼成セラミック誘電体層と、Ｎｉ成分とＳｎ成分とを含む導電性ペーストを塗布することにより形成され、前記未焼成セラミック誘電体層間の複数の界面に沿って配設された、焼成後に前記内部電極となる複数の未焼成内部電極パターンとを有する未焼成セラミック積層体を形成する工程と、
　前記未焼成セラミック積層体を焼成することにより、前記セラミック積層体を得る工程と
　を備えるとともに、
　前記導電性ペーストとして、Ｎｉ－Ｓｎ合金粉末を含む導電性ペーストを用いること
　を特徴とする積層セラミックコンデンサの製造方法。
　請求項１記載の積層セラミックコンデンサの製造方法であって、
　積層され、焼成後に前記セラミック誘電体層となる複数の未焼成セラミック誘電体層と、Ｎｉ成分とＳｎ成分とを含む導電性ペーストを塗布することにより形成され、前記未焼成セラミック誘電体層間の複数の界面に沿って配設された、焼成後に前記内部電極となる複数の未焼成内部電極パターンとを有する未焼成セラミック積層体を形成する工程と、
　前記未焼成セラミック積層体を焼成することにより、前記セラミック積層体を得る工程と
　を備えるとともに、
　前記導電性ペーストとして、Ｎｉ－Ｓｎ合金粉末と、ＢＥＴ法により求めた比表面積が１０ｍ²／ｇ以上の、ＳｎＯまたはＳｎＯ₂で表される酸化スズ粉末とを含む導電性ペーストを用いること
　を特徴とする積層セラミックコンデンサの製造方法。