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WO2015008354A1 - データ転送装置、データ転送方法及び情報処理装置 - Google Patents

データ転送装置、データ転送方法及び情報処理装置 Download PDF

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WO2015008354A1
WO2015008354A1 PCT/JP2013/069435 JP2013069435W WO2015008354A1 WO 2015008354 A1 WO2015008354 A1 WO 2015008354A1 JP 2013069435 W JP2013069435 W JP 2013069435W WO 2015008354 A1 WO2015008354 A1 WO 2015008354A1
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WO
WIPO (PCT)
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data
data size
storage unit
size information
copy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2013/069435
Other languages
English (en)
French (fr)
Inventor
省吾 大神
良晃 小笠原
黒田　康弘
健二 白瀬
徹 吉永
達彦 根岸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Priority to PCT/JP2013/069435 priority patent/WO2015008354A1/ja
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Ceased legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter

Definitions

  • the present invention relates to a data transfer device, a data transfer method, and an information processing device.
  • FIG. 13 is a diagram illustrating a configuration of an information processing apparatus 500 including a conventional I / O (Input / Output) subsystem.
  • the information processing apparatus 500 includes a processor 504, a memory 503, a system controller 502, an I / O subsystem 510, and I / O devices 507 and 508.
  • the I / O devices 507 and 508 are input / output devices.
  • the I / O device 507 is a disk device
  • the I / O device 508 is a network interface.
  • the memory 503 is a storage device including a ROM and a RAM.
  • the processor 504 is a processing device, and implements various functions by executing an OS or a program stored in the memory 503 or the like.
  • the system controller 502 connects the processor 504 and the memory 503 to the I / O subsystem 510 and controls data communication. In addition, the system controller 502 also performs writing and reading of data to and from the memory 503 in response to requests from the processor 504, an end point 506 described later, and the like. *
  • the I / O subsystem 510 is a bus system that connects the processor 504 and the memory 503 and the I / O devices 507 and 508 inside the information processing apparatus 500. As its standard, for example, Peripheral Component Interconnect Express (PCIe) It has been known.
  • PCIe Peripheral Component Interconnect Express
  • the I / O subsystem 510 includes a root complex 501, a switch 505, and one or more endpoints 506.
  • the root complex 501 is an I / O host bridge, and performs conversion between a data transfer protocol between the processor 504, the memory 503, and the root complex 501 and a data transfer protocol in the I / O subsystem 510.
  • the root complex 501 is connected to the processor 504 and the memory 503 via the system controller 502.
  • An interface connecting the root complex 501 and the system controller 502 is called a system interface 501a, and an interface connecting the root complex 501 and the switch 505 is called an I / O interface 501b.
  • the switch 505 is a device for route aggregation and provides a fan-out function for the I / O bus.
  • Endpoint 506 is a device located at the end of the I / O bus structure. This end point 506 is an interface to which the I / O devices 507 and 508 are connected. In the I / O subsystem 510, data transfer is performed using packets.
  • the endpoint 506 generally employs a direct memory access (DMA) method in order to realize high-throughput data transfer between the memory 503 and the I / O devices 507 and 508.
  • DMA direct memory access
  • FIG. 14 is a diagram showing processing of the route complex 501 when a DMA read request is made by the end point 506 in the conventional information processing apparatus.
  • the DMA read request packet issued by the endpoint 506 is received via the switch 505 at the input of the I / O interface 501b of the route complex 501.
  • the DMA read request packet is composed of only a header portion without a payload portion.
  • the root complex 501 After receiving the DMA read request packet, the root complex 501 issues a read request to the memory 503 via the system interface 501a and receives response data from the memory 503. After receiving the data, the root complex 501 generates a DMA read response packet and sends it to the I / O interface 501b.
  • the DMA read response packet includes a read response command, a header portion specifying a response destination ID, and a payload.
  • the DMA read response packet reaches the end point 506 that made the read request via the switch 505, and the DMA read processing is completed.
  • the upper limit of the size of the payload (payload size) added to one packet can be set as follows, for example. That is, the upper limit of the payload size can be set in consideration of the maximum payload size (MPSS: Max Payload Size Supported) that can be processed per packet by each device of the root complex 501, the switch 505, and the endpoint 506. .
  • MPSS is a device-specific value.
  • the upper limit value of the set payload size is called an MPS (Max Payload Size) setting value or simply MPS.
  • Each device in the I / O subsystem 510 can arbitrarily set the MPS setting value as 128 bytes, 256 bytes, 512 bytes, etc. within a range not exceeding MPSS.
  • the MPS setting value can be individually set for each device.
  • the MPS setting values of the root complex 501 and the switch 505 are each 512 bytes
  • the MPSs of the three endpoints 506 are 512 bytes, 256 bytes, and 128 bytes, respectively.
  • the MPS set value is mainly used for the following uses (1) and (2).
  • (1) Checking payload size of received packet A device (receiving device) that has received a packet with a payload compares the payload size of the received packet with the MPS setting value of the receiving device itself. Then, only a packet having a payload size equal to or smaller than the MPS set value is processed, and when the payload size of the packet is large, the received device discards the packet as an error. As a result, data transfer fails.
  • a device that transmits a packet with a payload determines the payload size of the packet based on the MPS setting value of the transmission device so that the transmission destination device can process it.
  • a plurality of packets having a payload size with the MPS setting value as an upper limit are transmitted in multiple times.
  • Each device in the I / O subsystem 510 includes a setting register (not shown) for limiting the data size of the read request.
  • the maximum read request data size (Max-Read-Request-Size: MRRS setting value) can be set to any size such as 128 bytes, 256 bytes, 512 bytes, etc.
  • a setting value can be specified.
  • the packet has a fixed header length and a variable payload length, so that the larger the payload size per packet, the more efficiently data can be transferred.
  • the payload size of the DMA read response packet is maximized within the possible range based on the MPS setting value of the root complex 501. This increases the efficiency of data transfer.
  • FIG. 15 is a diagram showing data transfer processing when a read request is received from an end point in a conventional information processing apparatus.
  • FIG. 15 shows an example of data transfer when the MPS setting of the root complex 501 is 512 bytes and a 2 Kbyte read request packet is received from the endpoint 506.
  • the root complex 501 receives one DMA read request packet of 2 Kbytes from the endpoint 506 via the I / O interface 501b.
  • the root complex 501 issues a memory read request divided in units of 128 bytes to the system controller 502 a total of 16 times from the output of the system interface 501a.
  • the root complex 501 Triggered by the data response from the memory 503 input to the system interface 501a, the root complex 501 generates a DMA read response packet having a payload size of up to 512 bytes.
  • the created response packet is sent to the I / O interface 501b.
  • the response packet is transmitted a minimum of four times.
  • the MPSS may be different for each device, and the MPS setting value can be set for each device. Therefore, if the MPS setting value is freely set, data transfer may fail. That is, as shown in the above-described use (1), data transmission fails when a packet is transmitted with a payload size exceeding the MPS setting value on the data receiving side.
  • the MPS setting value of the root complex 501 is set to 512 bytes and the MPSS of the endpoint 506 is set to 128 bytes and the MPS setting value is also set to 128 bytes. If the root complex 501 issues a DMA read response packet with a payload size of 512 bytes when the endpoint 506 makes a DMA read request of, for example, 2 Kbytes, this payload size is larger than the MPS setting value (128 bytes) of the endpoint 506. large. Therefore, the endpoint 506 treats the received DMA read response packet as an error, and data transfer fails.
  • This data transfer failure is caused by the fact that the MPS setting value in the I / O subsystem 510 can be set independently. Therefore, in the conventional information processing apparatus 500, one of the following (a1) and (a2) is shown. Using such a technique, data transfer failures are avoided in system operation.
  • (A1) Unifying MPS setting values in accordance with the minimum MPSS in the I / O subsystem 510 The minimum MPSS in the I / O subsystem 510 is set as the MPS setting value for all devices.
  • the route complex 501 issues a DMA read response packet that can be received by the endpoint 506 regardless of which endpoint 506 performs a DMA read of an arbitrary size.
  • FIG. 16 is a diagram showing data transfer processing when a read request is received from an end point in a conventional information processing apparatus.
  • FIG. 16 shows an example of data transfer when a 2 Kbyte read request is received from the endpoint 506, and shows a specific example of data transfer when the MPS set value is unified with 128 bytes.
  • the root complex 501 receives one DMA read request packet of 2 Kbytes from the endpoint 506 via the I / O interface 501b.
  • the root complex 501 issues a memory read request divided in units of 128 bytes to the system controller 502 a total of 16 times from the output of the system interface 501a.
  • the root complex 501 Triggered by the data response from the memory 503 input to the system interface 501a, the root complex 501 generates a DMA read response packet having a payload size of 128 bytes.
  • the created response packet is sent to the I / O interface 501b.
  • the response packet is sent out at least 16 times.
  • (A2) Setting the upper limit of the data size of the DMA read request of the endpoint 506 The MPS setting value of each endpoint 506 is set within a range not exceeding its own MPSS, and the MRRS setting value of the endpoint 506 is set to the MPS setting value. Make them the same size. In this case, the data size of the DMA read does not exceed the MPS setting value of the endpoint 506, and the payload size of the DMA read response packet of the root complex 501 does not exceed the MPS setting value of the request source endpoint 506. Therefore, the DMA read is successful.
  • FIG. 17 is a diagram showing data transfer processing when a read request is received from an end point in a conventional information processing apparatus.
  • FIG. 17 shows an example of data transfer when a 2 Kbyte read request is received from the endpoint 506, and the data transfer when the MPS setting value and MRRS setting value of the endpoint 506 are unified with 512 bytes. A specific example is shown.
  • the endpoint 506 issues a 512-byte DMA read request at least four times even when it wants to perform a DMA read of 2 Kbytes.
  • the root complex 501 issues memory read requests divided in units of 128 bytes to the system controller 502 a total of 16 times from the output of the system interface 501a.
  • the root complex 501 In response to a data response from the memory 503 input to the system interface 501a, the root complex 501 generates a DMA read response packet having a payload size of 512 bytes.
  • the created response packet is sent to the I / O interface 501b. The response packet is transmitted a minimum of four times.
  • an extra packet header is generated at the output or input of the I / O interface 501b of the root complex 501, and there is a problem that the data transfer efficiency is lowered. That is, as shown in FIG. 16, in order to use the method (a1) for unifying the MPS setting value in accordance with the minimum MPSS in the I / O subsystem 510, the payload size of the response packet for the read request becomes small. Therefore, the data throughput on the output bus of the I / O interface 501b of the root complex 501 is reduced. Further, the increased header portion of the response packet imposes data transfer on the output bus of the I / O interface 501b of the root complex 501.
  • the data size of the DMA read can be designated as an arbitrary size (see FIG. 15).
  • the number of DMA read requests issued is increased (4 times in the example shown in FIG. 17) as compared to once in the example shown. Therefore, the increased header portion of the DMA read request packet imposes data transfer on the input bus of the I / O interface 501b of the root complex 501.
  • an object of the present invention is to improve data transfer efficiency.
  • the present invention is not limited to the above-described object, and other effects of the present invention can be achieved by the functions and effects derived from the respective configurations shown in the embodiments for carrying out the invention which will be described later. It can be positioned as one of
  • the data transfer device receives a data acquisition request from the input / output control device provided in the input / output bus
  • the read copy of the first data size information related to the input / output control device is compared with the second data size information that can be processed by the data transfer apparatus, and the data acquisition is performed based on the smaller data size information.
  • a determination unit that determines a response data size for a request, a generation unit that generates response data based on the response data size determined by the determination unit, and a transmission unit that transmits the response data generated by the generation unit With.
  • FIG. 6 is a flowchart illustrating a DMA read response packet transmission process by an egress processing unit in the information processing apparatus as an example of the first embodiment; 6 is a flowchart illustrating an outline of a technique for determining a payload size of a DMA read response packet in the information processing apparatus as an example of the first embodiment.
  • FIG. 1 is a diagram illustrating a functional configuration of an information processing apparatus 1 as an example of a first embodiment.
  • the information processing apparatus 1 includes, for example, a PCIe bus as an I / O bus system.
  • the information processing apparatus 1 according to the first embodiment includes a processor 32, a memory 31, a system controller 30, a route complex 50, a switch 33, and one or more endpoints 34.
  • the root complex 50, the switch 33, and the end point 34 are referred to as an I / O subsystem 2.
  • the memory 31 is a storage device including a ROM and a RAM. Various software programs and data for these programs are written in the ROM of the memory 31. The software program on the memory 31 is appropriately read into the processor 32 and executed.
  • a RAM (main storage device) of the memory 31 is used as a primary storage memory or a working memory.
  • the processor 32 is a processing device that performs various controls and operations, and is, for example, a CPU (Central Processing Unit).
  • the processor 32 implements various functions by executing an OS or a program stored in the memory 31 or a storage device (not shown).
  • the system controller 30 connects the processor 32 and the memory 31 to the root complex 50 and controls data communication.
  • the system controller 30 also writes data to and reads data from the memory 31 in response to requests from the processor 32, the endpoint 34, and the like.
  • the system controller 30 has functions as, for example, a host bridge and a memory controller.
  • the switch 33 is a device for route aggregation and provides a fan-out function for the I / O bus. That is, the switch 33 connects the end point 34 and the route complex 50 and controls data communication.
  • the end point 34 is an input / output device located at the end of the I / O bus (input / output bus) structure, and is connected to an I / O device (not shown) such as a storage device or a network interface device.
  • the endpoint 34 may be an I / O device using PCIe, or may be an interface for connecting a device other than PCIe. For example, when receiving a DMA (Direct Memory Access) request from a subordinate I / O device, the endpoint 34 transmits the request to the root complex 50.
  • DMA Direct Memory Access
  • the DMA read request is made by transmitting a DMA read request packet from the end point 34.
  • the route complex 50 is connected to the end point 34 via the switch 33.
  • the root complex 50 is also connected to the memory 31 and the processor 32 via the system controller 30.
  • the root complex 50 is a root device having an I / O bus structure, and performs protocol conversion to mutually transfer a PCIe packet transmitted from the endpoint 34 and a packet according to the protocol of the memory 31 or the processor 32. To do.
  • the root complex 50 includes a system interface 26 that connects to the system controller 30 and an I / O interface 25 that connects to the switch 33.
  • the endpoint 34 receives a DMA request from an I / O device under the endpoint 34, the endpoint 34 transmits the DMA request to the root complex 50.
  • the route complex 50 transfers the DMA request received from the end point 34 to the system controller 30.
  • the root complex 50 divides the DMA request received from the end point 34 into one or more DMA requests (divided requests). Specifically, the route complex 50 divides the data requested by the read request received from the end point 34 so that the data finally becomes a size that can be transmitted to and received from the system controller 30, and the divided data. A new read request (split request) is generated every time. Then, the root complex 50 transmits the read request generated by the division to the system controller 30.
  • the system controller 30 When the system controller 30 receives a read request from the root complex 50, the system controller 30 reads data requested by the read request from the memory 31. Then, the system controller 30 transmits the data read from the memory 31 to the root complex 50 as read data (response).
  • the root complex 50 receives read data for the read request from the system controller 30.
  • the route complex 50 generates a DMA read response packet having a predetermined payload size and transfers it to the endpoint 34 when the received one or more read data reaches a predetermined payload size described later.
  • the endpoint 34 receives the DMA read response packet from the root complex 50, the endpoint 34 transmits data to the I / O device that requested the DMA.
  • the root complex 50 includes an ingress processing unit 10, a scoreboard 14, and an egress processing unit 15.
  • the ingress processing unit 10 includes a reception unit 11, a packet division unit 12, and a system interface transmission unit 13.
  • the receiving unit 11 receives a DMA read request (DMA read request packet) from the end point 34. Then, the reception unit 11 outputs the received DMA read request to the packet division unit 12.
  • DMA read request packet DMA read request packet
  • the packet dividing unit 12 divides the DMA read request into one or more DMA read requests (divided requests). For example, if the DMA request is a DMA read request, the DMA read request is divided into one or more read requests (divided requests). Specifically, the packet division unit 12 divides the DMA read request from the end point 34 into data sizes that can be processed by the system controller 30 and divides it into one or more read requests. The packet division unit 12 divides the DMA read request into one or more read requests having a size (for example, 128 kbytes) that can be processed by the system controller 30.
  • a size for example, 128 kbytes
  • the packet division unit 12 stores information on the read request (division request) in the scoreboard 14 to be described later with reference to FIG.
  • the system interface transmission unit 13 performs a process of sequentially transmitting the read requests created by the packet division unit 12 to the system controller 30 via the system interface 26.
  • the read request created by dividing is also a DMA read request to the memory 31.
  • the system controller 30 reads data requested by the read request from the memory 31, and transmits response data including the read data (read data) to the root complex 50.
  • the score board 14 stores information on the read request created by the packet dividing unit 12.
  • FIG. 2 is a diagram illustrating an example of the scoreboard 14 in the information processing apparatus 1 as an example of the first embodiment. As illustrated in FIG. 2, the score board 14 is configured by associating fields of a reception request number “No.”, a command, a Requester-ID, a division number, and a count number.
  • the reception request number “No.” is identification information for specifying a reception request (read request).
  • the scoreboard 14 stores information including a command, a Requester-ID, a division number, and a count number in association with each reception request number “No.”.
  • the scoreboard 14 can be a volatile memory such as a RAM.
  • the reception request number “No.” is identification information assigned to reception requests in the order of reception.
  • the command is a command included in the reception request. If the reception request is a read request, a read command is stored.
  • the number of divisions is the number of division requests finally divided from the reception request by the packet division unit 12.
  • the count value is a value indicating the number of split requests that have not been transmitted as a response.
  • the Requester-ID is included in the DMA read request packet and serves as identification information (request source identification information, ID) indicating the request source of the DMA read request. That is, Requester-ID functions as a request source ID of a read request.
  • FIG. 3 shows a configuration example of the DMA read request packet.
  • the DMA read request packet (Memory Read) shown in FIG. 3 is configured as a 96-bit packet.
  • a 16-bit Requester-ID is included in a DMA read request packet, and this Requester-ID functions as identification information of a packet issuer device.
  • This Requester-ID includes an 8-bit Bus-ID, a 5-bit Device-ID, and a 3-bit Function-ID.
  • the Requester-ID extracted from the DMA read request packet is stored in the Requester-ID of the scoreboard 14.
  • the information stored in the scoreboard 14 is not limited to these, and for example, a tag for identifying a reception request may be stored.
  • the egress processing unit 15 includes a system interface reception unit 16, a response queue 17, a data buffer 18, a control unit 19, a transmission unit 20, a monitoring unit 24, and an MPS setting table 51.
  • the system interface receiving unit 16 receives response data from the system controller 30.
  • the system interface reception unit 16 stores the header part included in the response data in the response queue 17. Further, the system interface receiving unit 16 stores the data part included in the response data in the data buffer 18.
  • the data part stored in the data buffer 18 and the header part stored in the response queue 17 are stored in a one-to-one correspondence.
  • the MPS setting table (storage unit) 51 records a copy of the MPS setting values (first data size information) of all devices in the I / O subsystem 2. That is, the MPS setting table 51 centrally manages copies of MPS setting values of all devices in the / O subsystem 2.
  • the MPS setting table 51 is stored in a register provided in the egress processing unit 15.
  • FIG. 4 is a diagram for explaining the configuration of the MPS setting table 51 in the information processing apparatus 1 as an example of the first embodiment.
  • the MPS setting table 51 is configured by associating an MPS setting with a Bus-ID.
  • the Bus-ID is identification information that uniquely identifies a device in the I / O subsystem 2, and is included in the Requester-ID of the DMA read request packet.
  • the Bus-ID entry preferably uses the same value as the MPS register defined by PCIe.
  • the MPS setting is information indicating MPS, and is, for example, 3-bit information.
  • the MPS setting is represented by a binary number with “b” added to the tail.
  • the MPS value is referred to as the MPS setting value.
  • the control unit 19 described later refers to the MPS setting table 51 based on the 8-bit Bus-ID included in the Requester-ID, using the Requester-ID in the scoreboard 14. Then, the control unit 19 selects an entry that matches the Bus-ID included in the Requester-ID from the MPS setting table 51, and extracts the corresponding MPS setting value.
  • the MPS setting table 51 for example, a copy of each MPS setting value is set in the process of setting the MPS setting value of each endpoint 34 by the processor 32 executing the control program.
  • the MPS setting table 51 shown in FIG. 4 includes the Bus-ID and the MPS setting value, but is not limited to this, and other information may be stored. For example, Device-ID and Function-ID included in the Requester-ID may be stored in the MPS setting table 51.
  • the control unit 19 determines the payload size of the response transmitted to the end point 34.
  • the control unit 19 includes an MPS register 191.
  • the MPS register 191 stores the MPS setting value (second data size information) of the root complex 50.
  • the MPS register 191 is connected to the processor 32 via, for example, the system controller 30 or directly. When the processor 32 executes the OS, the MPS setting value can be written in the MPS register 191 by the function.
  • the control unit (decision unit) 19 refers to the MPS setting table 51 based on the Bus-ID included in the Requester-ID of the read request from the read request source, and acquires a copy of the MPS setting value of the read request source. Then, the obtained copy of the MPS setting value is compared with the MPS setting value stored in the MPS register 191. Then, as a result of the comparison, the control unit 19 determines the payload size based on the smaller MPS setting value. Details of the method for determining the payload size by the control unit 19 will be described later with reference to FIG.
  • extracting the copy of the MPS setting value of the read request source from the MPS setting table 51 by the control unit 19 is simply referred to as extracting the MPS setting value of the read request source.
  • the control unit 19 notifies the transmission unit 20 of the determined payload size. Further, the control unit 19 detects that the packet can be issued based on the reception state of the response data. In this case, the control unit 19 instructs the transmission unit 20 to issue a packet.
  • control unit 19 refers to the scoreboard 14 to be described later every time transmission of the DMA read response packet (response) to the end point 34 by the transmission unit 20 is completed, and the division source of the response whose transmission has been completed Decrement the count value of the reception request. Note that the number of divisions can be used as the initial value of the count value.
  • the control unit 19 determines that the transmission of the response to the reception request whose count value is 0 has been completed. The control unit 19 clears the packet information of the reception request for which the transmission of the response has been completed from the scoreboard 14.
  • the transmission unit (creation unit) 20 generates a DMA read response packet based on the payload size notified from the control unit 19 and sends it to the switch 33 via the I / O interface 25.
  • the transmission unit 20 includes a payload generation unit 21, a packet generation unit 22, and an output buffer 23.
  • the payload generation unit 21 When the payload generation unit 21 receives the response data extracted from the data buffer 18, the payload generation unit 21 generates a payload having a payload size notified from the control unit 19. Note that a method for creating a payload having a predetermined payload size is known, and a detailed description thereof will be omitted. Then, the payload generation unit 21 outputs the generated payload to the packet generation unit 22.
  • the packet generation unit 22 When receiving the payload from the payload generation unit 21, the packet generation unit 22 generates header information and generates response data (DMA read response packet) to the endpoint 34 including the payload received from the payload generation unit 21. .
  • the packet generator 22 stores the generated response data in the output buffer 23.
  • the output buffer 23 is a storage device that stores response data.
  • the transmission unit 20 When the response is stored in the output buffer 23, the transmission unit 20 outputs the response data stored in the output buffer 23 to the endpoint 34.
  • the monitoring unit 24 monitors the output buffer 23 and detects the busy state of the transmission unit 20. When the busy state is detected, the monitoring unit 24 generates busy information and notifies the control unit 19 (busy notification).
  • the busy information includes, for example, information indicating that the transmission unit 20 is busy.
  • the monitoring unit 24 determines that the transmission unit 20 is busy based on the availability of the output buffer 23 when, for example, the available capacity of the output buffer 23 for storing new packets is below a certain level. to decide. In addition, the monitoring unit 24 determines that the transmission unit 20 is busy, for example, when the communication line is busy based on the communication status of the communication line that sends a packet from the output buffer 23 to the endpoint 34. May be.
  • the DMA read response packet transmission processing by the egress processing unit 15 in the information processing apparatus 1 as an example of the first embodiment configured as described above will be described according to the flowchart (steps A1 to A5) shown in FIG.
  • the control unit 19 monitors the busy state of the monitoring unit 24 (step A1). When busy notification is not performed from the monitoring unit 24, the control unit 19 determines the payload size and notifies the determined payload size to the transmission unit 20 (step A2).
  • the payload generation unit 21 In the transmission unit 20, the payload generation unit 21 generates a payload using the data unit stored in the data buffer 18 in accordance with the payload size notified from the control unit 19 (step A3).
  • the payload generation unit 21 extracts one or more response data from the data buffer 18 according to the notified payload size, and generates a payload.
  • the packet generator 22 generates header information using the header stored in the response queue 17, and generates a DMA read response packet using the payload created by the payload generator 21 (step A4).
  • the header information is generated based on, for example, information included in the header portion of the response data used for the payload, for example, a transmission destination address.
  • the packet generator 22 stores the generated DMA read response packet in the output buffer 23, and the transmitter 20 transmits the DMA read response packet to the requesting endpoint 34 via the switch 33 (step A5).
  • step A5 an outline of a technique for determining the payload size of the DMA read response packet in the information processing apparatus 1 as an example of the first embodiment will be described according to the flowchart (steps B1 to B7) shown in FIG.
  • step B1 the control unit 19 extracts the request source MPS setting value from the MPS setting table 51 using the Bus-ID of the Requester-ID of the DMA read request packet.
  • step B2 the control unit 19 reads the MPS setting value of the root complex 50 from the MPS register 191 and compares it with the MPS setting value of the request source extracted in step B1. Then, the control unit 19 sets the smaller MPS setting value of the MPS setting value of the request source and the MPS setting value of the root complex 50 as the checking MPS.
  • the check MPS is a value temporarily used to determine the payload size.
  • step B3 the control unit 19 confirms whether the read response packet can be generated by the check MPS. If the read response packet can be generated (see YES route in step B3), the control MPS at that time is determined as the payload size. (Step B4). The control unit 19 notifies the transmission unit 20 of the determined payload size. The transmission unit 20 generates a DMA read response packet having the notified check MPS as a payload size.
  • the control unit 19 reduces the check MPS step by step until reaching the minimum value, and the read response Check if the packet can be generated. That is, the control unit 19 confirms whether or not the checking MPS is the minimum value (step B5). If the check MPS is not the minimum value (see the NO route in step B5), the check MPS is decreased by a predetermined amount in step B7, and the process returns to step B3. Note that the amount of decrease and the minimum value are assumed to be arbitrary, for example, both are 128 bytes.
  • step B5 If the check MPS is the minimum value (see YES route in step B5), that is, if the read response packet cannot be generated even with the minimum check MPS, the payload size is not determined (step B6). ). That is, the processing is terminated without generating the DMA read response packet, and the determination of the payload size and the generation of the DMA read response packet are left to the next timing.
  • step C1 the control unit 19 determines whether or not the egress processing unit 15 (transmission unit 20) is busy based on the busy information notified from the monitoring unit 24.
  • step C1 If it is determined that the transmission unit 20 is busy (see YES route in step C1), the process returns to step C1. In this case, for example, after a certain period of time, the control unit 19 performs the process of step C1 again. The control part 19 repeats the process of step C1 until the busy state of the transmission part 20 is cancelled
  • step C2 the control unit 19 uses the Requester-ID (identification information) of the DMA read request packet (DMA read request).
  • the MPS setting value of the corresponding request source is extracted from the MPS setting table 51.
  • step C3 the control unit 19 compares the MPS set value of the request source with the MPS set value stored in the MPS register 191, and sets the smaller MPS set value as the check MPS.
  • the check MPS is a value temporarily used to determine the payload size.
  • step C6 the control unit 19 determines the payload size to be 512 bytes. If the check MPS is smaller than 512 bytes (see NO route in step C4), it is confirmed in step C8 whether the check MPS is 256 bytes or more which is the second threshold value. When the checking MPS is 256 bytes or more (see YES route in Step C8), the control unit 19 shifts the processing to Step C9. In step C9, the control unit 19 determines whether a response having a payload size of 256 bytes can be generated. If it is determined that a response having a payload size of 512 bytes cannot be generated (see NO route in step C5), the process proceeds to step C9.
  • step C8 When the MPS for check is smaller than 256 bytes (refer to the NO route in step C8), or when it is determined that a response having a payload size of 256 bytes cannot be generated (refer to the NO route in step C9), the control unit 19 The process proceeds to step C11. In step C11, the control unit 19 determines whether a response with a payload size of 128 bytes can be generated.
  • step C11 If it is determined that a response having a payload size of 128 bytes cannot be generated (see the NO route in step C11), the control unit 434 returns the process to step C1. In this case, when new response data is stored in the response queue 17, the control unit 19 starts processing from step C1. When the payload size is determined (steps C6, C10, and C12), in step C7, the control unit 19 notifies the payload generation unit 21 of the determined payload size. When the above process ends, the control unit 19 ends the process for determining the payload size.
  • the ingress processing unit 10 described above performs pipeline processing by connecting processing elements such as reception processing in the reception unit 11, packet division processing in the packet division unit 12, and transmission processing in the system interface transmission unit 13 in series. Can do.
  • the receiving process, the packet dividing process, and the transmitting process can be further divided into a plurality of processing elements to perform pipeline processing.
  • pipeline processing can be performed by connecting processing elements such as reception processing in the system interface reception unit 16 and transmission processing in the transmission unit 20 in series.
  • the reception process and the transmission process can be further divided into a plurality of processing elements to perform pipeline processing.
  • the scoreboard 14, the response queue 17, the data buffer 18, and the like are described separately.
  • the scoreboard 14, the response queue 17, the data buffer 18 and the like may be realized by one memory, or two or more as necessary. It may be realized with a memory.
  • copies of the MPS setting values of all the devices in the I / O subsystem 2 are recorded in the MPS setting table 51, and the control unit 19 With reference to this MPS setting table 51, the MPS setting value of the device that issued the DMA read request packet is acquired. Then, the control unit 19 acquires the MPS setting value of the read request source, compares the acquired MPS setting value with the MPS setting value stored in the MPS register 191, and based on the smaller MPS setting value. To determine the payload size.
  • FIG. 8 is a diagram illustrating a configuration of an information processing apparatus 1 as an example of a second embodiment.
  • the information processing apparatus 1 illustrated in FIG. 8 includes the MPS setting table 51 in the memory 31 instead of including the MPS setting table 51 in the egress processing unit 15 of the information processing apparatus 1 of the first embodiment illustrated in FIG.
  • the MPS setting table base address register 52 is provided, and the ingress processing unit 10 is provided with an MPS setting reading unit 53.
  • a score board 14 a is provided instead of the score board 14.
  • the MPS setting table base address register (third storage unit) 52 stores address information (MPS setting table address information, base address, access information) indicating the storage location of the MPS setting table 31 on the memory 31.
  • the MPS setting table address information is address information indicating the position where the MPS setting table 51 is stored on the memory 31, and indicates, for example, the head position (base address) of the MPS setting table 51.
  • the MPS setting reading unit 53 can access the MPS setting table 51 in the memory 31 by referring to the MPS setting table address information.
  • the MPS setting reading unit (acquisition unit) 53 refers to the MPS table base address information and accesses the MPS setting table 51 on the memory 31. Then, the MPS setting reading unit 53 refers to the MPS setting table 51 based on the Requester-ID of the DMA read request packet, and reads a copy of the MPS setting value corresponding to the Requester-ID.
  • the storage location of each MPS setting value in the MPS setting table 51 is indicated by a value obtained by adding a predetermined offset value to the base address (the head address of the MPS setting table 51) indicated by the MPS setting table address information.
  • the predetermined offset value corresponds to Requester-ID (Bus-ID). That is, the value obtained by adding the Requester-ID of the request source device to the base address indicates the storage location of the MPS setting value of the request source device in the MPS setting table 51.
  • the Requester-ID of the request source device may be referred to as a request source ID offset.
  • the reading of the MPS set value from the memory 31 is performed, for example, by notifying the base address and the request source ID offset from the ingress processing unit 10 via the system controller 30.
  • the MPS setting value read from the memory 31 is delivered to the MPS setting reading unit 53 via the system controller 30 and the system interface receiving unit 16.
  • the MPS setting value read from the MPS setting table 51 of the memory 31 is transferred to the packet dividing unit 12, and the packet dividing unit 12 sends the MPS setting value to the requester-ID of the request source on the scoreboard 14a. Store in association with.
  • FIG. 9 is a diagram illustrating an example of the scoreboard 14a in the information processing apparatus 1 as an example of the second embodiment.
  • the scoreboard (second storage unit) 14a includes an MPS set value (MPS) field in the scoreboard 14 of the first embodiment shown in FIG.
  • MPS setting value has a data size of 3 bits, for example.
  • the packet dividing unit 12 registers the corresponding MPS setting value together with the read request information (Requester-ID or the like) in the scoreboard 14a.
  • the control unit 19 of the egress processing unit 15 refers to the scoreboard 14a based on the Requester-ID, and the MPS setting value field of the scoreboard 14a. Are extracted and used as MPS set values.
  • FIG. 10 is a sequence diagram illustrating data transfer in the information processing apparatus as an example of the second embodiment.
  • the route complex 50 After receiving the DMA read request packet via the I / O interface 25 (see P1), the route complex 50 causes the MPS setting reading unit 53 to read the corresponding MPS setting value from the MPS setting table 51 on the memory 31. Is issued (see P2).
  • the system controller 30 reads the MPS setting value from the MPS setting table 51 in the memory 31 and responds to the MPS setting reading unit 53 (see P3).
  • the packet dividing unit 12 stores the MPS setting value in the scoreboard 14a.
  • the root complex 50 After the reading of the corresponding MPS setting value from the memory 31 is completed, the root complex 50 starts reading the data of the DMA read request (see P4), and the system interface receiving unit 16 receives the read response (see P5).
  • the control unit 19 uses the Requester-ID of the DMA read request packet (DMA read request) to extract the MPS setting value of the corresponding request source from the scoreboard 14a.
  • control unit 19 compares the MPS setting value of the request source with the MPS setting value stored in the MPS register 191, and sets the smaller MPS setting value as the checking MPS.
  • control unit 19 determines that a response having the payload size set as the check MPS can be generated, the control unit 19 determines the check MPS as the payload size and notifies the transmission unit 20 of the determination.
  • the transmission unit 20 creates a response packet having the notified payload size and transmits a DMA read response packet to the I / O interface 25 (see P6).
  • the MPS setting table 51 is stored in the memory (main storage device) 31 having a larger memory resource than the register of the egress processing unit 15. Thereby, it is easy to increase the number of table entries. Thereby, there is an advantage that the MPS setting value to be extracted can be set with a fine granularity for each Requester-ID.
  • the MPS setting reading unit 53 reads the MPS setting value from the MPS setting table 51 of the memory 31, and the packet dividing unit 12 stores the MPS setting value in the scoreboard 14a. Thereby, in the root complex 50, the control unit 19 can extract the MPS setting value of the request source of the DMA read request with reference to the score board 14a. That is, it is not necessary for the control unit 19 to read out the MPS setting value from the MPS setting table 51 of the memory 31, and the processing speed can be improved.
  • FIG. 11 is a diagram illustrating a configuration of an information processing apparatus 1 as an example of a third embodiment.
  • the information processing apparatus 1 shown in FIG. 11 includes an MPS setting table cache 54 in the root complex 50 of the information processing apparatus 1 of the second embodiment shown in FIG.
  • the MPS setting table cache 54 is a cache memory that stores MPS setting values read from the memory 31.
  • the MPS setting table cache 54 stores the MPS setting value read from the memory 31 in association with the corresponding Requester-ID. That is, the MPS setting reading unit 53 is configured to read the MPS setting value from the MPS setting table cache 54 using the Requester-ID as a tag.
  • the MPS setting reading unit 53 refers to the MPS setting table cache 54 based on the Requester-ID of the DMA read request packet. .
  • the MPS setting value is read from the MPS setting table cache 54. Thereby, the reading process of the MPS set value to the memory 31 can be omitted.
  • the MPS setting reading unit 53 reads the MPS setting value from the MPS setting table 51 of the memory 31. Thereafter, a DMA read response packet is generated as in the second embodiment.
  • the DMA setting value is read from the MPS setting table 51 on the memory 31 each time a DMA read request occurs.
  • the MPS setting table cache 54 is provided in the root complex 50, and the MPS setting value read by the MPS setting reading unit 53 is cached in the MPS setting table cache 54.
  • the MPS setting reading unit 53 reads the MPS setting value from the MPS setting table cache 54, so that the MPS setting value reading process from the memory 31 can be omitted.
  • the processor 32 When setting the MPS setting value for each device, the processor 32 sets the same setting value as the MPS setting content set for each device in the Requester-ID or Bus-ID entry corresponding to the corresponding device in the MPS setting table 51. Is stored. If the endpoint 34 does not have an MPS setting value, the processor 32 sets the smallest possible value (for example, 128 bytes for the PCIe interface) in the corresponding entry of the MPS setting table 51.
  • the minimum setting value is set.
  • the processor 32 sets the same MPS setting value as the content set in the device on the memory address corresponding to the Requester-ID of each device in the I / O subsystem.
  • the endpoint 34 may be added / deleted while the system is operating.
  • adding an end point 34 in such a system for example, when the processor 32 performs setting for incorporating the added end point 34, it is desirable to set the corresponding entry in the MPS setting table 51 as well.
  • deleting the endpoint 34 it is desirable that the corresponding entry in the MPS setting table 51 is cleared to zero or not operated.
  • FIG. 12 is a diagram illustrating a configuration of an information processing apparatus 1a as an example of a fourth embodiment.
  • the information processing apparatus 1a illustrated in FIG. 12 includes a plurality of (three or more in the example illustrated in FIG. 12) processing units 100-1 to 100-3 including a processor 32, a memory 31, a system controller 30, and a route complex 50. ing.
  • the plurality of processing units 100-1 to 100-3 are connected via a switch 33.
  • the processing unit 100-1 has the same configuration as the information processing apparatus 1 as an example of the third embodiment described above.
  • the plurality of processing units 100-1 to 100-3 have the same configuration.
  • FIG. 12 for the sake of convenience, the configuration of the egress processing unit 15 in the processing unit 100-1 is not shown. Further, in FIG. 12, only the processing unit 100-1 shows the configuration of the root complex 50 and the memory 31, and the illustration of these configurations in the other processing units 100-2 and 100-3 is omitted. .
  • reference numerals 100-1 to 100-3 are used when one of the plurality of processing units needs to be specified, but reference numeral 100 is used when referring to an arbitrary processing unit.
  • the MPS setting values of all the root complex 50 devices are registered in the MPS setting table of the memory 31 of each processing unit 100.
  • the MPS setting value of each device of each route complex 50 of the information processing apparatus 1a is stored in the MPS setting table 51 on the memory 31 of each processing unit.
  • the root complex 50 responding to the read is read as in the third embodiment.
  • the payload size corresponding to the MPS setting value of the request source root complex 50 can be determined.

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Abstract

　入出力バスに備えられる入出力制御デバイス（３４）からデータ取得要求を受信すると、入出力制御デバイス（３４）が処理可能な第１のデータサイズ情報のコピーを格納する格納部（５１）から読み出した入出力制御デバイス（３４）に関する第１のデータサイズ情報のコピーと、データ転送装置（５０）が処理可能な第２のデータサイズ情報（ＭＰＳ設定値）とを比較し、小さい方のデータサイズ情報に基づいて前記データ取得要求に対する応答データサイズを決定する決定部（１９）と、決定部（１９）によって決定された前記応答データサイズに基づいて応答データを作成する作成部（２０）とを備えることで、データ転送効率を向上できるようにする。

Description

データ転送装置、データ転送方法及び情報処理装置
　本発明は、データ転送装置、データ転送方法及び情報処理装置に関する。
　図１３は従来のＩ／Ｏ（Input/Output：入出力）サブシステムを備える情報処理装置５００の構成を示す図である。
　この情報処理装置５００は、プロセッサ５０４，メモリ５０３，システムコントローラ５０２，Ｉ／Ｏサブシステム５１０及びＩ／Ｏデバイス５０７，５０８を備える。
　Ｉ／Ｏデバイス５０７，５０８は入出力装置であり、例えば、Ｉ／Ｏデバイス５０７はディスク装置であり、Ｉ／Ｏデバイス５０８はネットワークインタフェースである。
　メモリ５０３は、ＲＯＭ及びＲＡＭを含む記憶装置である。プロセッサ５０４は、処理装置であり、メモリ５０３等に格納されたＯＳやプログラムを実行することにより、種々の機能を実現する。システムコントローラ５０２は、プロセッサ５０４やメモリ５０３とＩ／Ｏサブシステム５１０とを接続し、データの通信制御を行なう。又、システムコントローラ５０２は、プロセッサ５０４や後述するエンドポイント５０６等からのリクエストに応じて、メモリ５０３へのデータの書込み、読み出し等も行なう。　
　Ｉ／Ｏサブシステム５１０は、情報処理装置５００の内部でプロセッサ５０４やメモリ５０３とＩ／Ｏデバイス５０７，５０８とを接続するバスシステムであり、その規格として、例えば、Peripheral Component Interconnect Express（PCIe）が知られている。
　Ｉ／Ｏサブシステム５１０は、ルートコンプレックス（Root Complex）５０１，スイッチ５０５及び１つ以上のエンドポイント５０６を備える。
　ルートコンプレックス５０１は、Ｉ／Ｏホストブリッジであり、プロセッサ５０４，メモリ５０３及びルートコンプレックス５０１の間のデータ転送プロトコルとＩ／Ｏサブシステム５１０内のデータ転送プロトコルとの間の変換を行なう。ルートコンプレックス５０１は、システムコントローラ５０２を介してプロセッサ５０４やメモリ５０３と接続される。
　なお、ルートコンプレックス５０１とシステムコントローラ５０２との間を接続するインタフェースをシステムインタフェース５０１ａといい、ルートコンプレックス５０１とスイッチ５０５との間を接続するインタフェースをＩ／Ｏインタフェース５０１ｂという。
　スイッチ５０５は、経路集約用のデバイスであり、Ｉ／Ｏバスに対しファンアウト機能を提供する。
　エンドポイント５０６は、Ｉ／Ｏバス構造の末端に位置する装置である。このエンドポイント５０６は、Ｉ／Ｏデバイス５０７，５０８が接続されるインタフェースである。
　Ｉ／Ｏサブシステム５１０においては、データ転送はパケットを用いて行なわれる。エンドポイント５０６は、メモリ５０３とＩ／Ｏデバイス５０７，５０８との間で高スループットのデータ転送を実現するため、一般にＤＭＡ（Direct Memory Access）方式を採用している。
　図１４は従来の情報処理装置においてエンドポイント５０６によりＤＭＡリード要求が行なわれた際のルートコンプレックス５０１の処理を示す図である。
　エンドポイント５０６が発行したＤＭＡ リード要求パケットは、スイッチ５０５を経由して、ルートコンプレックス５０１のＩ／Ｏインタフェース５０１ｂの入力で受信される。ＤＭＡリード要求パケットはペイロード部がないヘッダ部のみで構成される。
　ルートコンプレックス５０１は、ＤＭＡリード要求パケットの受信後、システムインタフェース５０１ａを介してメモリ５０３にリード要求を発行し、メモリ５０３から応答データを受信する。データ受信後、ルートコンプレックス５０１は、ＤＭＡリード応答パケットを生成し、Ｉ／Ｏインタフェース５０１ｂに送出する。ここで、ＤＭＡリード応答パケットは、リード応答コマンド，応答先のＩＤを指定したヘッダ部及びペイロードを備える。
　ＤＭＡリード応答パケットは、スイッチ５０５を経由して、リード要求を行なったエンドポイント５０６に到達し、ＤＭＡリード処理が完了する。
　ここで、１つのパケットに付加されるペイロードのサイズ（ペイロードサイズ）は、例えば、以下のようにその上限を設定することができる。すなわち、ペイロードサイズの上限は、ルートコンプレックス５０１，スイッチ５０５，及びエンドポイント５０６の各デバイスが１パケット当りに処理できる最大のペイロードサイズ（ＭＰＳＳ；Max Payload Size Supported）を考慮して設定することが出来る。ＭＰＳＳは、デバイス固有の値である。設定されたペイロードサイズの上限値をＭＰＳ（Max Payload Size）設定値もしくは単にＭＰＳという。
　Ｉ／Ｏサブシステム５１０内の各デバイスは、ＭＰＳ設定値を、ＭＰＳＳを超えない範囲で128バイト，256バイト，512バイト，・・・などと任意に設定できる。また、ＭＰＳＳはＩ／Ｏサブシステム５１０内の各デバイスで異なる場合があるので、ＭＰＳ設定値をデバイス毎に個別に設定することができる。図１３に示す例においては、ルートコンプレックス５０１及びスイッチ５０５のＭＰＳ設定値がそれぞれ512バイトであり、又、３つのエンドポイント５０６のＭＰＳがそれぞれ512バイト，256バイト，128バイトである。
　ＭＰＳ設定値は、主に以下に示す用途（１），（２）に用いられる。
　（１）受信パケットのペイロードサイズチェック
　ペイロード付きパケットを受信したデバイス（受信デバイス）は、受信したパケットのペイロードサイズと当該受信デバイス自身のＭＰＳ設定値とを比較する。そして、ＭＰＳ設定値以下のペイロードサイズのパケットのみを処理し、パケットのペイロードサイズが大きい場合は、エラーとして、受信したデバイスがパケットを破棄する。この結果、データ転送が失敗することになる。
　（２）送信パケットに付加するペイロードサイズの上限
　ペイロード付きパケットを送信するデバイスは、送信先のデバイスが処理できるように、送信デバイスのＭＰＳ設定値に基づきパケットのペイロードサイズを決定する。ＭＰＳ設定値より大きなサイズのデータを転送したい場合には、ＭＰＳ設定値を上限としたペイロードサイズを有する複数のパケットを複数回に分けて送信する。
　また、Ｉ／Ｏサブシステム５１０内の各デバイスは、リード要求のデータサイズを制限するための図示しない設定レジスタを備えている。リード要求のデータサイズの最大値（Max-Read-Request-Size：ＭＲＲＳ設定値）は、128バイト，256バイト，512バイト，・・・などと任意の大きさに設定でき、各デバイスで個別の設定値を指定できる。
　パケットは、ヘッダ部が固定長に対してペイロードは可変長であるので、１パケット当りのペイロードサイズが大きい程、効率良くデータを転送できる。従来の情報処理装置５００においては、ルートコンプレックス５０１がエンドポイント５０６のＤＭＡリード要求に応答する際に、ルートコンプレックス５０１のＭＰＳ設定値を基にＤＭＡリード応答パケットのペイロードサイズを可能な範囲で最大にすることで、データ転送の効率を上げている。
　図１５は従来の情報処理装置において、エンドポイントからリード要求を受けた場合のデータ転送処理を示す図である。この図１５においては、ルートコンプレックス５０１のＭＰＳ設定が512バイトであり、エンドポイント５０６から2Kバイトのリード要求パケットを受けた場合のデータ転送例を示す。
　ルートコンプレックス５０１は、Ｉ／Ｏインタフェース５０１ｂを介してエンドポイント５０６から2Kバイトの１つのＤＭＡリード要求パケットを受信する。ルートコンプレックス５０１は、128バイト単位で分割されたメモリリード要求を、システムコントローラ５０２に対してシステムインタフェース５０１ａの出力から合計で１６回発行する。
　システムインタフェース５０１ａに入力されたメモリ５０３からのデータ応答を契機に、ルートコンプレックス５０１は、最大512バイト のペイロードサイズを持つＤＭＡリード応答パケットを生成する。そして、ルートコンプレックス５０１においては、作成した応答パケットをＩ／Ｏインタフェース５０１ｂに送出する。応答パケットの送出回数は最小で４回となる。
　ルートコンプレックス５０１においては、スループットを向上させるために効率よくデータ転送を行ないたい。そのためにＭＰＳ設定値を大きくすることが有効である。
　しかし、情報処理装置においては、デバイス毎にＭＰＳＳが異なる場合があり、且つＭＰＳ設定値をデバイス毎に設定できるため、自由にＭＰＳ設定値を設定するとデータ転送に失敗する場合がある。すなわち、上述した用途（１）に示したように、データ受信側のＭＰＳ設定値を超えるペイロードサイズでパケット送信するとデータ転送に失敗する。
　例えば、ルートコンプレックス５０１のＭＰＳ設定値が512バイトで設定されているＩ／Ｏ サブシステム５１０で、エンドポイント５０６のＭＰＳＳが128バイトでＭＰＳ設定値も128バイトと設定されるシステムを想定する。
　エンドポイント５０６が例えば2Kバイト のＤＭＡリード要求した場合に、ルートコンプレックス５０１がペイロードサイズ512バイトのＤＭＡリード応答パケットを発行すると、このペイロードサイズは、エンドポイント５０６のＭＰＳ設定値（128バイト）よりも大きい。従って、エンドポイント５０６においては、この受信したＤＭＡリード応答パケットをエラーとして扱い、データ転送が失敗する。
　このデータ転送失敗はＩ／Ｏサブシステム５１０内のＭＰＳ設定値を独立して設定できることに起因するので、従来の情報処理装置５００においては、以下の（ａ１），（ａ２）のいずれかに示すような手法を用いてシステム運用でデータ転送の失敗を回避している。
　（ａ１）Ｉ／Ｏサブシステム５１０内で最小のＭＰＳＳに合わせてＭＰＳ設定値を統一
　Ｉ／Ｏサブシステム５１０内において最小のＭＰＳＳを全デバイスのＭＰＳ設定値とする。これにより、どのエンドポイント５０６が任意のサイズのＤＭＡリードを行なっても、ルートコンプレックス５０１はエンドポイント５０６が受信可能なＤＭＡリード応答パケットを発行する。
　図１６は従来の情報処理装置において、エンドポイントからリード要求を受けた場合のデータ転送処理を示す図である。この図１６においては、エンドポイント５０６から2Kバイトのリード要求を受けた場合のデータ転送例であって、ＭＰＳ設定値が128バイトで統一された場合のデータ転送の具体例を示す。
　ルートコンプレックス５０１は、Ｉ／Ｏインタフェース５０１ｂを介してエンドポイント５０６から2Kバイトの１つのＤＭＡリード要求パケットを受信する。ルートコンプレックス５０１は、128バイト単位で分割されたメモリリード要求を、システムコントローラ５０２に対してシステムインタフェース５０１ａの出力から合計で１６回発行する。
　システムインタフェース５０１ａに入力されたメモリ５０３からのデータ応答を契機に、ルートコンプレックス５０１は、128バイト のペイロードサイズを持つＤＭＡリード応答パケットを生成する。そして、ルートコンプレックス５０１においては、作成した応答パケットをＩ／Ｏインタフェース５０１ｂに送出する。応答パケットの送出回数は最小でも１６回となる。
　（ａ２）エンドポイント５０６のＤＭＡリード要求のデータサイズの上限を設ける
　各エンドポイント５０６のＭＰＳ設定値は自身のＭＰＳＳを超えない範囲で設定するとともに、エンドポイント５０６のＭＲＲＳ設定値をＭＰＳ設定値と同じ大きさにする。この場合、ＤＭＡリードのデータサイズがエンドポイント５０６のＭＰＳ設定値を超えることはなく、ルートコンプレックス５０１のＤＭＡリード応答パケットのペイロードサイズも要求元エンドポイント５０６のＭＰＳ設定値を超えない。従って、ＤＭＡリードは成功する。
　図１７は従来の情報処理装置において、エンドポイントからリード要求を受けた場合のデータ転送処理を示す図である。この図１７においては、エンドポイント５０６から2Kバイトのリード要求を受けた場合のデータ転送例であって、エンドポイント５０６のＭＰＳ設定値及びＭＲＲＳ設定値が512バイトで統一された場合のデータ転送の具体例を示す。
　この図１７に示すように、エンドポイント５０６は、2Kバイト分のDMA リードをしたい場合であっても、512バイト のＤＭＡリード要求を最低4回発行する。
　その後、ルートコンプレックス５０１は、128バイト単位で分割されたメモリリード要求を、システムコントローラ５０２に対してシステムインタフェース５０１ａの出力から合計で１６回発行する。
　システムインタフェース５０１ａに入力されたメモリ５０３からのデータ応答を契機に、ルートコンプレックス５０１は、512バイト のペイロードサイズを持つＤＭＡリード応答パケットを生成する。そして、ルートコンプレックス５０１においては、作成した応答パケットをＩ／Ｏインタフェース５０１ｂに送出する。応答パケットの送出回数は最小で４回となる。
特開２０１２－２０５１４２号公報
　従来の情報処理装置においては、ルートコンプレックス５０１のＩ／Ｏインタフェース５０１ｂの出力もしくは入力に余分なパケットのヘッダ部が発生してしまうため、データ転送効率を低下させるという課題がある。
　すなわち、図１６に示したように、Ｉ／Ｏサブシステム５１０内で最小のＭＰＳＳに合わせてＭＰＳ設定値を統一する手法（ａ１）を用いるには、リード要求に対する応答パケットのペイロードサイズが小さくなるため、ルートコンプレックス５０１のＩ／Ｏインタフェース５０１ｂの出力バスにおけるデータスループットが減少する。又、増加した応答パケットのヘッダ部が、ルートコンプレックス５０１のＩ／Ｏインタフェース５０１ｂの出力バスのデータ転送を圧迫する。
　また、図１７に示したように、エンドポイント５０６のＤＭＡ リード要求のデータサイズの上限を設ける手法（ａ２）を用いる場合には、ＤＭＡリードのデータサイズを任意サイズに指定できる場合（図１５に示す例では１回）に比べて、ＤＭＡリード要求の発行回数が増加する（図１７に示す例では４回）。従って、増加したＤＭＡリード要求パケットのヘッダ部が、ルートコンプレックス５０１のＩ／Ｏインタフェース５０１ｂの入力バスのデータ転送を圧迫する。
　１つの側面では、本発明は、データ転送効率を向上できるようにすることを目的とする。
　なお、前記目的に限らず、後述する発明を実施するための形態に示す各構成により導かれる作用効果であって、従来の技術によっては得られない作用効果を奏することも本発明の他の目的の１つとして位置付けることができる。
　このため、このデータ転送装置は、入出力バスに備えられる入出力制御デバイスからデータ取得要求を受信すると、前記入出力制御デバイスが処理可能な第１のデータサイズ情報のコピーを格納する格納部から読み出した前記入出力制御デバイスに関する前記第１のデータサイズ情報のコピーと、当該データ転送装置が処理可能な第２のデータサイズ情報とを比較し、小さい方のデータサイズ情報に基づいて前記データ取得要求に対する応答データサイズを決定する決定部と、前記決定部によって決定された前記応答データサイズに基づいて応答データを作成する作成部と、前記作成部によって作成された前記応答データを送信する送信部とを備える。
　開示の技術によれば、データ転送効率を向上できる利点がある。
第１実施形態の一例としての情報処理装置の機能構成を例示する図である。 第１実施形態の一例としての情報処理装置におけるスコアボードの例を示す図である。 ＤＭＡリード要求パケットの構成例を示す図である。 第１実施形態の一例としての情報処理装置におけるＭＰＳ設定テーブルの構成を説明するための図である。 第１実施形態の一例としての情報処理装置におけるイーグレス処理部によるＤＭＡリード応答パケットの送信処理を示すフローチャートである。 第１実施形態の一例としての情報処理装置におけるＤＭＡリード応答パケットのペイロードサイズの決定手法の概要を示すフローチャートである。 第１実施形態の一例としての情報処理装置の制御部によるペイロードサイズの決定方法を示すフローチャートである。 第２実施形態の一例としての情報処理装置の構成を示す図である。 第２実施形態の一例としての情報処理装置におけるスコアボードの例を示す図である。 第２実施形態の一例としての情報処理装置におけるデータ転送を示すシーケンス図である。 第３実施形態の一例としての情報処理装置の構成を示す図である。 第４実施形態の一例としての情報処理装置の構成を示す図である。 従来のＩ／Ｏサブシステムを備える情報処理装置の構成を示す図である。 従来の情報処理装置においてエンドポイントによりＤＭＡリード要求が行なわれた際のルートコンプレックスの処理を示す図である。 従来の情報処理装置において、エンドポイントからリード要求を受けた場合のデータ転送処理を示す図である。 従来の情報処理装置において、エンドポイントからリード要求を受けた場合のデータ転送処理を示す図である。 従来の情報処理装置において、エンドポイントからリード要求を受けた場合のデータ転送処理を示す図である。
　以下、図面を参照して本データ転送装置、データ転送方法及び情報処理装置に係る実施の形態を説明する。ただし、以下に示す実施形態はあくまでも例示に過ぎず、実施形態で明示しない種々の変形例や技術の適用を排除する意図はない。すなわち、本実施形態を、その趣旨を逸脱しない範囲で種々変形（実施形態を組み合わせる等）して実施することができる。又、各図は、図中に示す構成要素のみを備えるという趣旨ではなく、他の機能等を含むことができる。
　（Ａ）第１実施形態
　図１は第１実施形態の一例としての情報処理装置１の機能構成を例示する図である。本情報処理装置１は、Ｉ／Ｏバスシステムとして、例えばPCIeバスを備える。
　第１実施形態の情報処理装置１は、図１に示すように、プロセッサ３２，メモリ３１，システムコントローラ３０，ルートコンプレックス５０，スイッチ３３及び１つ以上のエンドポイント３４を備える。又、情報処理装置１において、ルートコンプレックス５０，スイッチ３３及びエンドポイント３４をＩ／Ｏサブシステム２という。
　メモリ３１は、ＲＯＭ及びＲＡＭを含む記憶装置である。メモリ３１のＲＯＭには、種々のソフトウェアプログラムやこのプログラム用のデータ類が書き込まれている。メモリ３１上のソフトウェアプログラムは、プロセッサ３２に適宜読み込まれて実行される。又、メモリ３１のＲＡＭ（主記憶装置）は、一次記憶メモリあるいはワーキングメモリとして利用される。
　プロセッサ３２は、種々の制御や演算を行なう処理装置であり、例えば、ＣＰＵ（Central Processing Unit）である。プロセッサ３２は、メモリ３１や図示しない記憶装置等に格納されたＯＳやプログラムを実行することにより、種々の機能を実現する。
　システムコントローラ３０は、プロセッサ３２やメモリ３１とルートコンプレックス５０とを接続し、データの通信制御を行なう。システムコントローラ３０は、プロセッサ３２やエンドポイント３４等からのリクエストに応じて、メモリ３１へのデータの書込み、読み出し等も行なう。システムコントローラ３０は、例えば、ホストブリッジやメモリコントローラとしての機能を備える。
　スイッチ３３は、経路集約用のデバイスであり、Ｉ／Ｏバスに対しファンアウト機能を提供する。すなわち、スイッチ３３は、エンドポイント３４とルートコンプレックス５０とを接続し、データの通信制御を行なう。
　エンドポイント３４は、Ｉ／Ｏバス（入出力バス）構造の末端に位置する入出力デバイスであり、ストレージ装置やネットワークインタフェース装置等の図示しないＩ／Ｏ装置が接続される。
　エンドポイント３４は、PCIeを利用したＩ／Ｏ装置であってもよく、又、PCIe以外のデバイスを接続するためのインタフェースであってもよい。
　エンドポイント３４は、例えば、配下のＩ／Ｏ装置からＤＭＡ（Direct Memory Access）要求を受けると、要求をルートコンプレックス５０に送信する。
　以下、Ｉ／Ｏ装置からのＤＭＡ要求として、特に、メモリ３１のデータをリードするＤＭＡリード要求が行なわれる場合について説明する。ＤＭＡリード要求は、エンドポイント３４からＤＭＡリード要求パケットを送信することにより行なわれる。
　ルートコンプレックス５０は、スイッチ３３を介してエンドポイント３４と接続されている。又、ルートコンプレックス５０は、システムコントローラ３０を介してメモリ３１及びプロセッサ３２とも接続されている。
　ルートコンプレックス５０は、Ｉ／Ｏバス構造のルートデバイスであり、プロトコル変換を行なって、エンドポイント３４から送信されるPCIeのパケットと、メモリ３１やプロセッサ３２のプロトコルにしたがったパケットとを相互に転送する。
　ルートコンプレックス５０は、システムコントローラ３０との間を接続するシステムインタフェース２６と、スイッチ３３との間を接続するＩ／Ｏインタフェース２５とを備える。
　エンドポイント３４は、エンドポイント３４配下のＩ／Ｏ装置からＤＭＡ要求を受けると、ＤＭＡ要求をルートコンプレックス５０に送信する。
　ルートコンプレックス５０は、エンドポイント３４からＤＭＡ要求を受信すると、このエンドポイント３４から受信したＤＭＡ要求をシステムコントローラ３０に転送する。
　この際、ルートコンプレックス５０は、エンドポイント３４から受信したＤＭＡ要求を１または２以上のＤＭＡ要求（分割リクエスト）に分割する。具体的には、ルートコンプレックス５０は、エンドポイント３４から受信したリード要求が要求するデータを、最終的に、システムコントローラ３０との間で送受信可能なサイズ以下となるように分割し、分割したデータ毎に新たなリード要求（分割リクエスト）を生成する。そして、ルートコンプレックス５０は、分割して生成したリード要求をシステムコントローラ３０に送信する。
　システムコントローラ３０は、ルートコンプレックス５０からリード要求を受信すると、そのリード要求で要求されるデータをメモリ３１から読み出す。そして、システムコントローラ３０は、メモリ３１から読み出したデータを、リードデータ（レスポンス）として、ルートコンプレックス５０に送信する。
　ルートコンプレックス５０は、システムコントローラ３０からリード要求に対するリードデータを受信する。そして、ルートコンプレックス５０は、受信した１または２以上のリードデータが、後述する所定のペイロードサイズになると、所定のペイロードサイズを有するＤＭＡリード応答パケットを生成してエンドポイント３４に転送する。エンドポイント３４は、ルートコンプレックス５０からＤＭＡリード応答パケットを受信すると、ＤＭＡ要求のあったＩ／Ｏ装置にデータを送信する。
　なお、上記ＤＭＡ転送の処理では、ルートコンプレックス５０とエンドポイント３４との間、及び、ルートコンプレックス５０とシステムコントローラ３０との間は、それぞれパケット形式でデータの送受信が行なわれる。
　ルートコンプレックス５０は、図１に示すように、イングレス処理部１０，スコアボード１４及びイーグレス処理部１５を備える。
　イングレス処理部１０は、受信部１１，パケット分割部１２及びシステムインタフェース送信部１３を備える。
　受信部１１は、エンドポイント３４からＤＭＡリード要求（ＤＭＡリード要求パケット）を受信する。そして、受信部１１は、受信したＤＭＡリード要求をパケット分割部１２に出力する。
　パケット分割部１２は、ＤＭＡリード要求を１または２以上のＤＭＡリード要求（分割リクエスト）に分割する。例えば、ＤＭＡ要求がＤＭＡリード要求である場合には、このＤＭＡリード要求を１または２以上のリード要求（分割リクエスト）に分割する。具体的には、パケット分割部１２は、エンドポイント３４からのＤＭＡリード要求をシステムコントローラ３０が処理可能なデータサイズに分割して、１または２以上のリード要求に分割する。パケット分割部１２は、ＤＭＡリード要求を、システムコントローラ３０が処理可能なサイズ（例えば、128kバイト）の１または２以上のリード要求に分割する。
　パケット分割が完了すると、パケット分割部１２は、図２を用いて後述するスコアボード１４にリード要求（分割リクエスト）についての情報を記憶する。
　システムインタフェース送信部１３は、パケット分割部１２が作成したリード要求を、順次、システムインタフェース２６を介してシステムコントローラ３０に送信する処理を行なう。
　エンドポイント３４から受信したＤＭＡ要求がメモリ３１に対するＤＭＡリード要求である場合、分割して作成されたリード要求もメモリ３１に対するＤＭＡリード要求となる。この場合、システムコントローラ３０は、ルートコンプレックス５０から受信したリード要求に基づき、リード要求が要求するデータをメモリ３１から読み出し、読み出したデータ（リードデータ）を含むレスポンスデータをルートコンプレックス５０に送信する。
　スコアボード１４は、パケット分割部１２によって作成されたリード要求についての情報を格納する。
　図２は第１実施形態の一例としての情報処理装置１におけるスコアボード１４の例を示す図である。
　スコアボード１４は、図２に例示するように、受信リクエスト番号「Ｎｏ．」，コマンド，Requester-ID，分割数及びカウント数の各フィールドを対応付けて構成されている。受信リクエスト番号「Ｎｏ．」は、受信リクエスト（リード要求）を特定するための識別情報である。スコアボード１４は、受信リクエスト番号「Ｎｏ．」毎に、コマンド，Requester-ID，分割数及びカウント数を含む情報を対応させて記憶する。スコアボード１４には、ＲＡＭなどの揮発性メモリを使用することができる。
　受信リクエスト番号「Ｎｏ．」は、受信順に受信リクエストに割り当てる識別情報である。コマンドは、受信リクエストに含まれるコマンドである。受信リクエストがリード要求である場合には、リード命令が格納される。分割数は、パケット分割部１２により受信リクエストから最終的に分割された分割リクエストの数である。カウント値は、レスポンスとして未送信である分割リクエストの数を示す値である。
　Requester-IDは、ＤＭＡリード要求パケットに含まれ、ＤＭＡリード要求の要求元を示す識別情報（要求元識別情報，ＩＤ）の役割をする。すなわち、Requester-IDはリード要求の要求元ＩＤとして機能する。
　図３はＤＭＡリード要求パケットの構成例を示す。この図３に示すＤＭＡリード要求パケット（Memory Read）は96ビットのパケットとして構成されている。PCIeでは、ＤＭＡリード要求パケット内に16ビットのRequester-IDが含まれており、このRequester-IDがパケット発行元デバイスの識別情報として機能する。このRequester-IDには、8ビットのBus-ID，5ビットのDevice-ID及び3ビットのFunction-IDが含まれている。
　スコアボード１４のRequester-IDには、このＤＭＡリード要求パケットから抽出されたRequester-IDが格納される。
　なお、スコアボード１４に格納する情報は、これらに限定されるものではなく、例えば、受信リクエストを識別するためのタグ等を格納してもよい。
　イーグレス処理部１５は、システムインタフェース受信部１６，レスポンスキュー１７，データバッファ１８，制御部１９，送信部２０，監視部２４及びＭＰＳ設定テーブル５１を備える。
　システムインタフェース受信部１６は、システムコントローラ３０からレスポンスデータを受信する。システムインタフェース受信部１６は、レスポンスデータに含まれるヘッダ部を、レスポンスキュー１７に格納する。又、システムインタフェース受信部１６は、レスポンスデータに含まれるデータ部を、データバッファ１８に格納する。データバッファ１８に格納されるデータ部と、レスポンスキュー１７に格納されるヘッダ部とは、１対１に対応づけて格納される。
　ＭＰＳ設定テーブル（格納部）５１は、Ｉ／Ｏサブシステム２内の全デバイスのＭＰＳ設定値（第１のデータサイズ情報）のコピーを記録する。すなわち、ＭＰＳ設定テーブル５１は、／Ｏサブシステム２内の全デバイスのＭＰＳ設定値のコピーを一元管理する。このＭＰＳ設定テーブル５１は、イーグレス処理部１５に備えられたレジスタに格納される。
　図４は第１実施形態の一例としての情報処理装置１におけるＭＰＳ設定テーブル５１の構成を説明するための図である。
　ＭＰＳ設定テーブル５１は、この図４に示すように、Bus-IDに対してＭＰＳ設定を対応付けて構成されている。Bus-IDは、Ｉ／Ｏサブシステム２内のデバイスを一意に特定する識別情報であり、ＤＭＡリード要求パケットのRequester-IDに含まれている。
　図４に示す例においては、Bus-IDとして0～255の整数を用いた２５６のエントリが示されている。なお、このBus-IDのエントリは、PCIeで規定されているＭＰＳレジスタと同様の値を用いることが望ましい。
　ＭＰＳ設定は、ＭＰＳを示す情報であり、例えば、3ビットの情報である。図４に示す例においては、ＭＰＳ設定を、尾部に“b”を付した２進数で表している。この図４に示す例においては、例えば、ＭＰＳ設定“000b”がＭＰＳ＝128バイトを示し、ＭＰＳ設定“001b”がＭＰＳ＝256バイトを示す。ＭＰＳの値をＭＰＳ設定値という。
　後述する制御部１９は、スコアボード１４内のRequester-IDを用いて、Requester-IDに含まれる8ビットのBus-IDに基づいてＭＰＳ設定テーブル５１を参照する。そして、制御部１９は、ＭＰＳ設定テーブル５１からRequester-IDに含まれるBus-IDと一致するエントリを選択し、その対応するＭＰＳ設定値を抽出する。
　このＭＰＳ設定テーブル５１には、例えば、プロセッサ３２が制御プログラムを実行することにより、各エンドポイント３４のＭＰＳ設定値の設定を行なう過程で、各ＭＰＳ設定値のコピーを設定する。
　なお、図４に示すＭＰＳ設定テーブル５１は、Bus-IDとＭＰＳ設定値とを備えているが、これに限定されるものではなく、他の情報を格納してもよい。例えば、ＭＰＳ設定テーブル５１に、Requester-IDに含まれるDevice-IDやFunction-IDを格納してもよい。
　制御部１９は、エンドポイント３４に送信するレスポンスのペイロードサイズを決定する。制御部１９は、ＭＰＳレジスタ１９１を備える。ＭＰＳレジスタ１９１はルートコンプレックス５０のＭＰＳ設定値（第２のデータサイズ情報）を格納する。ＭＰＳレジスタ１９１は、例えば、システムコントローラ３０を介して、又は、直接、プロセッサ３２と接続されている。プロセッサ３２がＯＳを実行することにより、その機能によってＭＰＳレジスタ１９１にＭＰＳ設定値を書き込むことができる。
　制御部（決定部）１９は、リード要求元からのリード要求のRequester-IDに含まれるBus-IDに基づいてＭＰＳ設定テーブル５１を参照して、リード要求元のＭＰＳ設定値のコピーを取得し、この取得したＭＰＳ設定値のコピーと、ＭＰＳレジスタ１９１に格納されたＭＰＳ設定値とを比較する。
　そして、制御部１９は、この比較の結果、小さい方のＭＰＳ設定値に基づいて、ペイロードサイズを決定する。なお、この制御部１９によるペイロードサイズの決定方法の詳細は、図７を用いて後述する。
　なお、以下、制御部１９がＭＰＳ設定テーブル５１からリード要求元のＭＰＳ設定値のコピーを抽出することを、単に、リード要求元のＭＰＳ設定値を抽出するという。
　制御部１９は、決定したペイロードサイズを送信部２０に通知する。
　また、制御部１９は、レスポンスデータの受信状態等に基づいて、パケットが発行可能であることを検出する。この場合、制御部１９は、送信部２０にパケットの発行を指示する。
　また、制御部１９は、送信部２０による、エンドポイント３４へのＤＭＡリード応答パケット（レスポンス）の送信が完了する毎に、後述するスコアボード１４を参照し、送信が完了したレスポンスの分割元の受信リクエストのカウント値をデクリメントする。
　なお、カウント値の初期値には、分割数を使用することができる。カウント値が０になると、制御部１９は、カウント値が０となった受信リクエストに対するレスポンスの送信が完了したと判断する。制御部１９は、レスポンスの送信が完了した受信リクエストのパケット情報を、スコアボード１４からクリアする。
　送信部（作成部）２０は、制御部１９から通知されたペイロードサイズに基づき、ＤＭＡリード応答パケットを生成し、Ｉ／Ｏインタフェース２５を介してスイッチ３３に送出する。
　送信部２０は、図１に示すように、ペイロード生成部２１，パケット生成部２２及び出力バッファ２３を備える。
　ペイロード生成部２１は、データバッファ１８から取り出したレスポンスデータを受信すると、制御部１９から通知されたペイロードサイズのペイロードを生成する。なお、所定のペイロードサイズのペイロードを作成する手法は既知であり、その詳細な説明は省略する。そして、ペイロード生成部２１は、生成したペイロードをパケット生成部２２に出力する。
　パケット生成部２２は、ペイロード生成部２１からペイロードを受信すると、ヘッダ情報を生成して、ペイロード生成部２１から受信したペイロードを含む、エンドポイント３４へのレスポンスデータ（ＤＭＡリード応答パケット）を生成する。パケット生成部２２は、生成したレスポンスデータを出力バッファ２３に格納する。出力バッファ２３は、レスポンスデータを格納する記憶装置である。
　送信部２０は、出力バッファ２３にレスポンスが格納されると、出力バッファ２３に格納されたレスポンスデータを、エンドポイント３４に出力する。
　監視部２４は、出力バッファ２３を監視して、送信部２０のビジー（busy）状態を検出する。ビジー状態を検出すると、監視部２４は、ビジー情報を生成して制御部１９に通知（ビジー通知）する。このビジー情報には、例えば送信部２０がビジー状態であることを示す情報が含まれる。
　なお、監視部２４は、出力バッファ２３の空き状況に基づいて、例えば、出力バッファ２３の、新たなパケットを格納するための空き容量が一定以下の場合に、送信部２０がビジー状態であると判断する。また、監視部２４は、出力バッファ２３からエンドポイント３４へパケットを送出する通信回線の通信状況に基づいて、例えば、通信回線がビジー状態の場合に、送信部２０がビジー状態であると判断してもよい。
　上述の如く構成された第１実施形態の一例としての情報処理装置１におけるイーグレス処理部１５によるＤＭＡリード応答パケットの送信処理を、図５に示すフローチャート（ステップＡ１～Ａ５）に従って説明する。
　制御部１９は監視部２４のビジー状態を監視している（ステップＡ１）。監視部２４からビジー通知が行なわれていない場合に、制御部１９がペイロードサイズを決定し、決定したペイロードサイズを送信部２０に通知する（ステップＡ２）。
　送信部２０において、ペイロード生成部２１が、制御部１９から通知されたペイロードサイズに従って、データバッファ１８に格納されているデータ部を用いてペイロードを生成する（ステップＡ３）。ペイロード生成部２１は、通知されたペイロードサイズに従い、データバッファ１８から１又は２以上のレスポンスデータを取りだして、ペイロードを生成する。
　パケット生成部２２が、レスポンスキュー１７に格納されたヘッダ部を用いてヘッダ情報を生成し、ペイロード生成部２１によって作成されたペイロードを用いて、ＤＭＡリード応答パケットを生成する（ステップＡ４）。ヘッダ情報は、例えば、ペイロードに使用したレスポンスデータのヘッダ部に含まれる情報、例えば、送信先アドレス等に基づいて生成される。
　パケット生成部２２は、生成したＤＭＡリード応答パケットを出力バッファ２３に格納し、送信部２０は、このＤＭＡリード応答パケットをスイッチ３３を介して要求元のエンドポイント３４に送信する（ステップＡ５）。
　次に、第１実施形態の一例としての情報処理装置１におけるＤＭＡリード応答パケットのペイロードサイズの決定手法の概要を、図６に示すフローチャート（ステップＢ１～Ｂ７）に従って説明する。
　まず、ステップＢ１において、制御部１９は、ＤＭＡリード要求パケットのRequester-IDのBus-IDを用いて、ＭＰＳ設定テーブル５１から要求元のＭＰＳ設定値を抽出する。
　ステップＢ２において、制御部１９は、ＭＰＳレジスタ１９１からルートコンプレックス５０のＭＰＳ設定値を読み出し、ステップＢ１において抽出した要求元のＭＰＳ設定値と比較する。そして、制御部１９は、要求元のＭＰＳ設定値とルートコンプレックス５０のＭＰＳ設定値とのうち、小さい方のＭＰＳ設定値をチェック用ＭＰＳとする。チェック用ＭＰＳはペイロードサイズを決定するために暫定的に用いられる値である。
　ステップＢ３において、制御部１９は、チェック用ＭＰＳでリード応答パケットを生成可能かを確認し、生成可能であれば（ステップＢ３のＹＥＳルート参照）、その時点でのチェック用ＭＰＳをペイロードサイズとして決定する（ステップＢ４）。制御部１９は、決定したペイロードサイズを送信部２０に通知する。送信部２０は、通知されたチェック用ＭＰＳをペイロードサイズとするＤＭＡリード応答パケットを生成する。
　一方、チェック用ＭＰＳでパケット生成可能でない場合には（ステップＢ３のＮＯルート参照）、制御部１９は、チェック用ＭＰＳを、その最小値となるまでの間で段階的に減少させながら、リード応答パケットが生成可能かをチェックしていく。
　すなわち、制御部１９は、チェック用ＭＰＳが最小値であるか否かを確認する（ステップＢ５）。チェック用ＭＰＳが最小値ではない場合には（ステップＢ５のＮＯルート参照）、ステップＢ７において、チェック用ＭＰＳを所定量減少させ、ステップＢ３に戻る。なお、減少量と最小値は任意の大きさを想定しており、例えば両者を128バイトとする。
　また、チェック用ＭＰＳが最小値である場合（ステップＢ５のＹＥＳルート参照）、すなわち、最小となるチェック用ＭＰＳでもリード応答パケットを生成可能ではない場合は、ペイロードサイズの決定は行なわない（ステップＢ６）。すなわち、ＤＭＡリード応答パケットの生成は行なわずに処理を終了し、ペイロードサイズの決定やＤＭＡリード応答パケットの生成は次のタイミングに任せる。
　次に、第１実施形態の一例としての情報処理装置１の制御部１９によるペイロードサイズの決定方法を、図７に示すフローチャート（ステップＣ１～Ｃ１２）に従って説明する。
　ステップＣ１において、制御部１９は、監視部２４から通知されるビジー情報に基づき、イーグレス処理部１５（送信部２０）がビジー状態か否かを判別する。
　送信部２０がビジー状態であると判別すると（ステップＣ１のＹＥＳルート参照）、ステップＣ１に戻る。この場合、例えば、一定期間経過後に、制御部１９は、再度ステップＣ１の処理を行なう。制御部１９は、送信部２０のビジー状態が解除されるまで、ステップＣ１の処理を繰り返す。なお、送信部２０がビジー状態の間も、受信部１１は、システムコントローラ３０からレスポンスデータを受信し、レスポンスデータに含まれるヘッダ部およびデータ部を、それぞれ、レスポンスキュー１７及びデータバッファ１８に格納することができる。ただし、レスポンスキュー１７及びデータバッファ１８に空き領域がある場合に限る。
　一方、送信部２０がビジー状態でないと判別すると（ステップＣ１のＮＯルート参照）、ステップＣ２において、制御部１９は、ＤＭＡリード要求パケット（ＤＭＡリード要求）のRequester-ID（識別情報）を用いて、ＭＰＳ設定テーブル５１から該当する要求元のＭＰＳ設定値を抽出する。
　ステップＣ３において、制御部１９は、要求元のＭＰＳ設定値と、ＭＰＳレジスタ１９１に格納されたＭＰＳ設定値とを比較し、小さい方のＭＰＳ設定値をチェック用ＭＰＳとして設定する。チェック用ＭＰＳはペイロードサイズを決定するために暫定的に用いられる値である。
　ステップＣ４において、チェック用ＭＰＳが第１の閾値である512バイト以上であるか否かを確認する。チェック用ＭＰＳが512バイト以上の場合（ステップＣ４のＹＥＳルート参照）、制御部１９は、処理をステップＣ５に移行する。ステップＣ５において、制御部１９は、ペイロードサイズが512バイトのレスポンスを生成可能か判別する。例えば、レスポンスデータのペイロードサイズが128バイトの場合、制御部１９は、システムコントローラ３０から４つ（4×128バイト＝512バイト）以上レスポンスデータを受信している場合に、ペイロードサイズが512バイトのレスポンスを生成可能と判別できる。なお、このようなペイロードサイズが所定のレスポンスデータを作成可能であるか否かの判断は、既知の種々の手法を用いて行なうことができる。
　ペイロードサイズが512バイトのレスポンスを生成可能と判別した場合（ステップＣ５のＹＥＳルート参照）には、ステップＣ６において、制御部１９は、ペイロードサイズを512バイトに決定する。
　チェック用ＭＰＳが512バイトより小さい場合には（ステップＣ４のＮＯルート参照）、ステップＣ８において、チェック用ＭＰＳが第２の閾値である256バイト以上であるか否かを確認する。チェック用ＭＰＳが256バイト以上の場合（ステップＣ８のＹＥＳルート参照）、制御部１９は、処理をステップＣ９に移行する。ステップＣ９において、制御部１９は、ペイロードサイズが256バイトのレスポンスを生成可能か判別する。又、ペイロードサイズが512バイトのレスポンスを生成できないと判別した場合にも（ステップＣ５のＮＯルート参照）、ステップＣ９に移行する。
　例えば、レスポンスデータのペイロードサイズが128バイトの場合、制御部１９は、システムコントローラ３０から２つ（2×128バイト＝256バイト）以上レスポンスデータを受信している場合に、ペイロードサイズが256バイトのレスポンスを生成可能と判別できる。
　ペイロードサイズが256バイトのレスポンスを生成可能と判別した場合（ステップＣ９のＹＥＳルート参照）には、ステップＣ１０において、制御部１９は、ペイロードサイズを256バイトに決定する。
　チェック用ＭＰＳが256バイトより小さい場合には（ステップＣ８のＮＯルート参照）、又は、ペイロードサイズが256バイトのレスポンスを生成できないと判別した場合（ステップＣ９のＮＯルート参照）、制御部１９は、処理をステップＣ１１に移行する。ステップＣ１１において、制御部１９は、ペイロードサイズが128バイトのレスポンスを生成可能か判別する。
　例えば、レスポンスデータのペイロードサイズが128バイトの場合、制御部１９は、システムコントローラ３０から少なくとも１つ（1×128バイト＝128バイト）以上レスポンスデータを受信している場合に、ペイロードサイズが128バイトのレスポンスを生成可能と判別できる。
　ペイロードサイズが128バイトのレスポンスを生成可能と判別した場合（ステップＣ１１のＹＥＳルート参照）、ステップＣ１２において、制御部１９は、ペイロードサイズを128バイトに決定する。
　また、ペイロードサイズが128バイトのレスポンスを生成できないと判別した場合（ステップＣ１１のＮＯルート参照）、制御部４３４は、処理をステップＣ１に戻る。この場合、新たなレスポンスデータがレスポンスキュー１７に格納されると、制御部１９は、ステップＣ１から処理を開始する。
　ペイロードサイズを決定すると（ステップＣ６，Ｃ１０及びＣ１２）、ステップＣ７において、制御部１９は、決定したペイロードサイズをペイロード生成部２１に通知する。以上の処理が終了すると、制御部１９は、ペイロードサイズを決定する処理を終了する。
　以上に説明したイングレス処理部１０は、受信部１１における受信処理、パケット分割部１２におけるパケット分割処理およびシステムインタフェース送信部１３における送信処理などの処理要素を直列に連結してパイプライン処理を行なうことができる。この場合、受信処理、パケット分割処理および送信処理を、さらに複数の処理要素に分割してパイプライン処理を行なうこともできる。
　同様に、イーグレス処理部１５においても、システムインタフェース受信部１６における受信処理、送信部２０における送信処理などの処理要素を直列に連結してパイプライン処理を行なうことができる。この場合、受信処理および送信処理を、さらに複数の処理要素に分割してパイプライン処理を行なうこともできる。
　また、図１に示す例においては、スコアボード１４、レスポンスキュー１７およびデータバッファ１８等を別々に記載しているが、１つのメモリで実現してもよいし、必要に応じて、２以上のメモリで実現してもよい。
　このように、実施形態の一例としての情報処理装置１によれば、ＭＰＳ設定テーブル５１にＩ／Ｏサブシステム２内の全デバイスのＭＰＳ設定値のコピーを記録しておき、制御部１９が、このＭＰＳ設定テーブル５１を参照して、ＤＭＡリード要求パケットの発行元デバイスのＭＰＳ設定値を取得する。そして、制御部１９が、リード要求元のＭＰＳ設定値を取得して、この取得したＭＰＳ設定値と、ＭＰＳレジスタ１９１に格納されたＭＰＳ設定値とを比較し、小さい方のＭＰＳ設定値に基づいて、ペイロードサイズを決定する。
　これにより、Ｉ／Ｏサブシステム２内の各デバイスが異なるＭＰＳＳを有する場合でも、各デバイスに応じた最適なペイロードサイズのレスポンスデータを作成することができ、データ転送効率を向上させることができる。その結果、ルートコンプレックス５０－エンドポイント３４間のバスを効率的に使用してスループットを向上させることができる。
　（Ｂ）第２実施形態
　図８は第２実施形態の一例としての情報処理装置１の構成を示す図である。この図８に示す情報処理装置１は、図１に示した第１実施形態の情報処理装置１のイーグレス処理部１５にＭＰＳ設定テーブル５１を備える代わりに、メモリ３１にＭＰＳ設定テーブル５１を備える。又、ＭＰＳ設定テーブルベースアドレスレジスタ５２を備えるとともに、イングレス処理部１０にＭＰＳ設定読出部５３を備える。更に、スコアボード１４に代えてスコアボード１４ａを備える。
　なお、図中、既述の符号と同一の符号は同様の部分を示しているので、その説明は省略する。
　ＭＰＳ設定テーブルベースアドレスレジスタ（第３格納部）５２には、メモリ３１上のＭＰＳ設定テーブル３１の格納場所を示すアドレス情報（ＭＰＳ設定テーブルアドレス情報，ベースアドレス，アクセス情報）が格納される。ＭＰＳ設定テーブルアドレス情報は、メモリ３１上においてＭＰＳ設定テーブル５１が格納されている位置を示すアドレス情報であり、例えば、ＭＰＳ設定テーブル５１の先頭位置（ベースアドレス）を示す。
　ＭＰＳ設定読出部５３は、このＭＰＳ設定テーブルアドレス情報を参照することにより、メモリ３１におけるＭＰＳ設定テーブル５１にアクセスすることができる。
　ＭＰＳ設定読出部（取得部）５３は、受信部１１からＤＭＡリード要求が転送されると、ＭＰＳテーブルベースアドレス情報を参照して、メモリ３１上のＭＰＳ設定テーブル５１にアクセスする。そして、ＭＰＳ設定読出部５３は、ＤＭＡリード要求パケットのRequester-IDに基づいてＭＰＳ設定テーブル５１を参照して、Requester-IDに対応するＭＰＳ設定値のコピーを読み出す。
　なお、ＭＰＳ設定テーブル５１における各ＭＰＳ設定値の格納位置は、ＭＰＳ設定テーブルアドレス情報によって示されるベースアドレス（ＭＰＳ設定テーブル５１の先頭アドレス）に所定のオフセット値を加算した値で示される。そして、本第２実施形態において、その所定のオフセット値は、Requester-ID（Bus-ID）に相当する。すなわち、ベースアドレスに要求元デバイスのRequester-IDを加算した値が、ＭＰＳ設定テーブル５１において当該要求元デバイスのＭＰＳ設定値の格納位置を示す。以下、要求元デバイスのRequester-IDを要求元ＩＤオフセットという場合がある。
　このメモリ３１からのＭＰＳ設定値の読み出しは、例えば、イングレス処理部１０からシステムコントローラ３０を介してベースアドレスと要求元ＩＤオフセットとを通知することにより行なわれる。メモリ３１から読み出されたＭＰＳ設定値は、システムコントローラ３０及びシステムインタフェース受信部１６を介してＭＰＳ設定読出部５３に送達される。
　なお、メモリ３１からのＭＰＳ設定値の読み出しには、既知の種々のメモリ読み出し手法を用いることができる。
　また、メモリ３１のＭＰＳ設定テーブル５１から読み出されたＭＰＳ設定値はパケット分割部１２に受け渡され、パケット分割部１２は、このＭＰＳ設定値を、スコアボード１４ａに、要求元のRequester-IDに対応付けて格納する。
　図９は第２実施形態の一例としての情報処理装置１におけるスコアボード１４ａの例を示す図である。
　スコアボード（第２格納部）１４ａは、この図９に示すように、図２に示した第１実施形態のスコアボード１４にＭＰＳ設定値（ＭＰＳ）のフィールドを備える。ＭＰＳ設定値は、例えば3ビットのデータサイズを有する。
　ＭＰＳ設定読出部５３によるメモリ３１からＭＰＳ設定値の読み出しが完了すると、パケット分割部１２が該当するＭＰＳ設定値をリード要求情報（Requester-ID等）とともにスコアボード１４ａに登録する。
　本第２実施形態においては、イーグレス処理部１５の制御部１９は、ＭＰＳ設定テーブル５１を参照する変わりに、Requester-IDに基づいてスコアボード１４ａを参照し、このスコアボード１４ａのＭＰＳ設定値フィールドの値を抽出してＭＰＳ設定値として使用する。
　ルートコンプレックス５０による該当ＭＰＳ設定値の取得は、ＤＭＡリード応答パケットを生成する前に行なう必要がある。そのため、イングレス処理部１０からメモリ３１へリード要求を行なう前にＭＰＳ設定テーブル５１を読み出し、スコアボード１４ａへ格納する。
　図１０は第２実施形態の一例としての情報処理装置におけるデータ転送を示すシーケンス図である。
　ルートコンプレックス５０は、Ｉ／Ｏインタフェース２５を介してＤＭＡリード要求パケットを受信した後（Ｐ１参照）、ＭＰＳ設定読出部５３が、メモリ３１上のＭＰＳ設定テーブル５１から該当するＭＰＳ設定値のリード要求を発行する（Ｐ２参照）。システムコントローラ３０はメモリ３１のＭＰＳ設定テーブル５１からＭＰＳ設定値を読み出し、ＭＰＳ設定読出部５３に応答する（Ｐ３参照）。パケット分割部１２は、スコアボード１４ａにＭＰＳ設定値を格納する。
　メモリ３１から該当ＭＰＳ設定値の読み出しが完了した後、ルートコンプレックス５０はＤＭＡリード要求のデータ読み出しを開始し（Ｐ４参照）、システムインタフェース受信部１６がリード応答を受信する（Ｐ５参照）。制御部１９は、ＤＭＡリード要求パケット（ＤＭＡリード要求）のRequester-IDを用いて、スコアボード１４ａから該当する要求元のＭＰＳ設定値を抽出する。
　制御部１９は、第１実施形態と同様に、要求元のＭＰＳ設定値と、ＭＰＳレジスタ１９１に格納されたＭＰＳ設定値とを比較し、小さい方のＭＰＳ設定値をチェック用ＭＰＳとして設定する。
　そして、制御部１９は、チェック用ＭＰＳとして設定したペイロードサイズのレスポンスを生成可能と判別した場合に、チェック用ＭＰＳをペイロードサイズとして決定し、送信部２０に通知する。
　送信部２０が、通知されたペイロードサイズの応答パケットを作成して、Ｉ／Ｏインタフェース２５にＤＭＡリード応答パケットを送信する（Ｐ６参照）。
　このように、第２実施形態の情報処理装置１によれば、ＭＰＳ設定テーブル５１を、イーグレス処理部１５のレジスタよりもメモリ資源が大きいメモリ（主記憶装置）３１に格納する。これにより、テーブルエントリ数を増やすことが容易である。これにより、抽出するＭＰＳ設定値をRequester-ID毎の細かい粒度で設定できる利点がある。
　またＭＰＳ設定読出部５３が、メモリ３１のＭＰＳ設定テーブル５１からＭＰＳ設定値を読み出し、パケット分割部１２がこのＭＰＳ設定値をスコアボード１４ａに格納する。これにより、ルートコンプレックス５０において制御部１９がスコアボード１４ａを参照して、ＤＭＡリード要求の要求元のＭＰＳ設定値を抽出することができる。すなわち、制御部１９がメモリ３１のＭＰＳ設定テーブル５１からＭＰＳ設定値を読み出す必要がなく、処理速度を向上させることができる。
　（Ｃ）第３実施形態
　図１１は第３実施形態の一例としての情報処理装置１の構成を示す図である。この図１１に示す情報処理装置１は、図８に示した第２実施形態の情報処理装置１のルートコンプレックス５０にＭＰＳ設定テーブルキャッシュ５４を備える。
　ＭＰＳ設定テーブルキャッシュ５４は、メモリ３１から読み出したＭＰＳ設定値を格納するキャッシュメモリである。このＭＰＳ設定テーブルキャッシュ５４には、メモリ３１から読み出したＭＰＳ設定値を、対応するRequester-IDに関連付けて格納する。すなわち、ＭＰＳ設定読出部５３が、このＭＰＳ設定テーブルキャッシュ５４からRequester-IDをタグとしてＭＰＳ設定値を読み出すことができるよう構成されている。
　イングレス処理部１０の受信部１１からＤＭＡリード要求がＭＰＳ設定読出部５３に転送されると、ＭＰＳ設定読出部５３は、ＤＭＡリード要求パケットのRequester-IDに基づき、ＭＰＳ設定テーブルキャッシュ５４を参照する。
　このＭＰＳ設定テーブルキャッシュ５４内に該当するＭＰＳ設定値が存在する場合には、このＭＰＳ設定値をＭＰＳ設定テーブルキャッシュ５４から読み出す。これにより、メモリ３１へのＭＰＳ設定値の読み出し処理を省略することができる。一方、ＭＰＳ設定テーブルキャッシュ５４に対応するＭＰＳ設定値が存在しない場合には、ＭＰＳ設定読出部５３は、メモリ３１のＭＰＳ設定テーブル５１からＭＰＳ設定値の読み出しを行なう。その後、第２実施形態と同様にＤＭＡリード応答パケットを生成する。
　上述した第２実施形態の一例としての情報処理装置１においては、ＤＭＡリード要求が起きるたびにメモリ３１上のＭＰＳ設定テーブル５１からＤＭＡ設定値の読み出しを実行している。これにより、メモリ３１とルートコンプレックス５０との間でのデータ転送手順が増加する。
　本第３実施形態の一例としての情報処理装置１においては、ルートコンプレックス５０にＭＰＳ設定テーブルキャッシュ５４を備え、ＭＰＳ設定読出部５３が読み出したＭＰＳ設定値をこのＭＰＳ設定テーブルキャッシュ５４にキャッシュする。これにより、ＭＰＳ設定読出部５３がＭＰＳ設定テーブルキャッシュ５４からＭＰＳ設定値を読み出すことで、メモリ３１からのＭＰＳ設定値の読み出し処理を省略することが可能となる。
　（Ｄ）第１～第３実施形態での運用について
　上述した第１～第３実施形態において、データ転送の効率を向上させるには、以下の（１），（２）に示す運用指針を適用することが望ましい。
　（１）Ｉ／Ｏ サブシステム内のＭＰＳ設定値はＭＰＳＳを超えない範囲で最大にする。ただし、システムのＩ／ＯリードにあたるＤＭＡライト転送を成功させるためにエンドポイント３４のＭＰＳ設定値はルートコンプレックス５０のＭＰＳ設定値以下とする。
　（２）各デバイスのＭＲＲＳ設定値は可能な限り大きくする。なお、PCIeインタフェースでは4Kバイト が最大のＭＲＲＳ設定値となる。
　ＭＰＳ設定テーブル５１の初期化及びエントリの登録は、プロセッサ３２が設定用プログラム（ソフトウェア）を実行することで実現する。具体的には、Ｉ／Ｏサブシステムの初期設定時に、かかる設定用ソフトウェアを併せて実行する。
　プロセッサ３２は、各デバイスのＭＰＳ設定値をセットする際に、ＭＰＳ設定テーブル５１内の該当デバイスに対応したRequester-IDまたはBus-IDのエントリに、各デバイスにセットしたＭＰＳ設定内容と同じ設定値を格納する。
　エンドポイント３４がＭＰＳ設定値を有していない場合には、プロセッサ３２は、出来る限り最小の値（例えば、PCIeインタフェースでは128バイト）をＭＰＳ設定テーブル５１の該当エントリにセットする。
　また、Ｉ／Ｏサブシステム内のデバイス構成によりＭＰＳ設定テーブル５１の同一エントリに複数回設定する場合は、最小の設定値をセットする。
　上述した第２実施形態及び第３実施形態の情報処理装置１においては、メモリ３１上にＭＰＳ設定テーブル５１を設けるために、例えば、ＭＰＳ設定テーブルアドレス情報によって示されるアドレスを先頭に連続するアドレス領域内にＭＰＳ設定テーブル５１を用意する。プロセッサ３２は、このＭＰＳ設定テーブル５１において、Ｉ／Ｏサブシステム内の各デバイスのRequester-IDに対応するメモリアドレス上に、当該デバイスにセットされた内容と同じＭＰＳ設定値をセットする。
　また、情報処理装置によっては、システムが稼働中にエンドポイント３４が追加・削除される場合がある。そのようなシステムにおいてエンドポイント３４を追加する場合には、例えば、追加したエンドポイント３４を組み込むための設定をプロセッサ３２が行なう際に、ＭＰＳ設定テーブル５１の該当エントリも設定することが望ましい。
　一方、エンドポイント３４を削除する場合は、ＭＰＳ設定テーブル５１の該当エントリをゼロクリアするか、もしくは操作しないでおくことが望ましい。
　（Ｅ）第４実施形態
　図１２は第４実施形態の一例としての情報処理装置１ａの構成を示す図である。この図１２に示す情報処理装置１ａは、プロセッサ３２，メモリ３１，システムコントローラ３０及びルートコンプレックス５０を備える複数（図１２に示す例では３つ以上）の処理ユニット１００－１～１００－３を備えている。これらの複数の処理ユニット１００－１～１００－３は、スイッチ３３を介して接続されている。
　図中、既述の符号と同一の符号は同様の部分を示しているので、その説明は省略する。すなわち、処理ユニット１００－１は、上述した第３実施形態の一例としての情報処理装置１と同様の構成を有する。そして、複数の処理ユニット１００－１～１００－３は、互いに同様の構成を有する。
　なお、図１２中においては、便宜上、処理ユニット１００－１におけるイーグレス処理部１５の構成の図示を省略している。又、この図１２中においては、処理ユニット１００－１についてのみ、ルートコンプレックス５０やメモリ３１の構成を示し、他の処理ユニット１００－２，１００－３におけるこれらの構成の図示を省略している。
　以下、処理ユニットを示す符号としては、複数の処理ユニットのうち１つを特定する必要があるときには符号１００－１～１００－３を用いるが、任意の処理ユニットを指すときには符号１００を用いる。
　この図１２に示す情報処理装置１ａにおいて、各処理ユニット１００のメモリ３１のＭＰＳ設定テーブルに、全ルートコンプレックス５０デバイスのＭＰＳ設定値が登録されている。
　各処理ユニットのメモリ３１上のＭＰＳ設定テーブル５１には、情報処理装置１ａの各ルートコンプレックス５０の各デバイスのＭＰＳ設定値がそれぞれ格納されている。これにより、あるルートコンプレックス５０からスイッチ３３を介して他のルートコンプレックス５０上のメモリ３１に対してリード要求をする場合に、前記第３実施形態と同様に、リード応答するルートコンプレックス５０は、リード要求元のルートコンプレックス５０のＭＰＳ設定値に応じたペイロードサイズを決定することが出来る。
　このように、本第４実施形態の一例としての情報処理装置１ａによれば、複数のルートコンプレックス５０が異なるＭＰＳ設定値をもつ場合でも、ルートコンプレックス５０間でリードのデータ転送を効率よく行なうことができる。
　（Ｆ）その他
　そして、開示の技術は上述した実施形態に限定されるものではなく、本実施形態の趣旨を逸脱しない範囲で種々変形して実施することができる。本実施形態の各構成及び各処理は、必要に応じて取捨選択することができ、あるいは適宜組み合わせてもよい。
　また、上述した開示により本実施形態を当業者によって実施・製造することが可能である。
　１，１ａ　　情報処理装置
　２　　Ｉ／Ｏサブシステム
　１０　　イングレス処理部
　１１　　受信部
　１２　　パケット分割部
　１３　　システムインタフェース送信部
　１４，１４ａ　　スコアボード（第２格納部）
　１５　　イーグレス処理部
　１６　　システムインタフェース受信部
　１７　　レスポンスキュー
　１８　　データバッファ
　１９　　制御部（決定部）
　２０　　送信部（作成部）
　２１　　ペイロード生成部
　２２　　パケット生成部
　２３　　出力バッファ
　２４　　監視部
　２５　　Ｉ／Ｏインタフェース
　２６　　システムインタフェース
　３０　　システムコントローラ
　３１　　メモリ（主記憶装置）
　３２　　プロセッサ
　３３　　スイッチ
　３４　　エンドポイント（入出力制御デバイス）
　５０　　ルートコンプレックス（データ転送装置）
　５１　　ＭＰＳ設定テーブル（格納部）
　５２　　ＭＰＳ設定テーブルベースアドレスレジスタ（第３格納部）
　５３　　ＭＰＳ設定読出部（取得部）
　５４　　ＭＰＳ設定テーブルキャッシュ（キャッシュメモリ）
　１００－１～１００－３，１００　　処理ユニット
 

Claims (21)

  1. 　入出力バスに備えられる入出力制御デバイスからデータ取得要求を受信すると、前記入出力制御デバイスが処理可能な第１のデータサイズ情報のコピーを格納する格納部から読み出した前記入出力制御デバイスに関する前記第１のデータサイズ情報のコピーと、当該データ転送装置が処理可能な第２のデータサイズ情報とを比較し、小さい方のデータサイズ情報に基づいて前記データ取得要求に対する応答データサイズを決定する決定部と、
    　前記決定部によって決定された前記応答データサイズに基づいて応答データを作成する作成部と、
    　前記作成部によって作成された前記応答データを送信する送信部と
    を備えることを特徴とする、データ転送装置。
  2. 　前記決定部が、前記小さい方のデータサイズ情報に基づき、前記応答データを生成可能であるか否かを判断し、前記応答データを生成不可であると判断した場合に、前記データサイズを減少させることを特徴する、請求項１記載のデータ転送装置。
  3. 　前記格納部において、前記入出力制御デバイスの前記第１のデータサイズ情報のコピーが、前記入出力制御デバイスの識別情報に関連付けて格納され、
    　前記決定部が、前記リード要求に含まれる要求元識別情報に基づいて、前記格納部から、前記データ取得要求を発行した入出力制御デバイスの前記第１のデータサイズ情報のコピーを読み出すことを特徴とする、請求項１又は２記載のデータ転送装置。
  4. 　前記格納部を備えることを特徴とする、請求項１～３のいずれか１項に記載のデータ転送装置。
  5. 　前記格納部が当該データ転送装置の外部の主記憶装置に備えられ、
    　前記データ転送装置が、
    　　前記主記憶装置の前記格納部から前記第１のデータサイズ情報のコピーを取得する取得部と、
    　　前記格納部から読み出された前記第１のデータサイズ情報のコピーを格納する第２格納部とを備え、
    　前記決定部が、前記第２格納部から前記第１のデータサイズ情報のコピーを取得することを特徴とする、請求項１～３のいずれか１項に記載のデータ転送装置。
  6. 　前記主記憶装置から読み出された前記第１のデータサイズ情報のコピーを格納するキャッシュメモリを備え、
    　前記取得部が、前記主記憶装置の前記格納部に代えて前記キャッシュメモリから前記第１のデータサイズ情報のコピーを取得することを特徴とする、請求項５記載のデータ転送装置。
  7. 　前記格納部へのアクセス情報を格納する第３格納部を備え、
    　前記取得部が、前記第３格納部から読み出した前記アクセス情報を用いて、前記主記憶装置の前記格納部から前記第１のデータサイズ情報のコピーを取得することを特徴とする、請求項５又は６記載のデータ転送装置。
  8. 　入出力バスに備えられるデータ転送装置におけるデータ転送方法であって、
    　前記入出力バスに備えられる入出力制御デバイスからデータ取得要求を受信する処理と、
    　前記入出力制御デバイスが処理可能な第１のデータサイズ情報のコピーを格納する格納部から読み出した前記入出力制御デバイスに関する前記第１のデータサイズ情報のコピーと、前記データ転送装置が処理可能な第２のデータサイズ情報とを比較して、小さい方のデータサイズ情報に基づいて前記データ取得要求に対する応答データサイズを決定する処理と、
    　決定された前記応答データサイズに基づいて応答データを作成する処理と、
    　作成された前記応答データを送信する処理と
    を備えることを特徴とする、データ転送方法。
  9. 　前記小さい方のデータサイズ情報に基づき、前記応答データを生成可能であるか否かを判断し、前記応答データを生成不可であると判断した場合に、前記データサイズを減少させる処理を備えることを特徴する、請求項８記載のデータ転送方法。
  10. 　前記格納部において、前記入出力制御デバイスの前記第１のデータサイズ情報のコピーが、前記入出力制御デバイスの識別情報に関連付けて格納され、
    　前記リード要求に含まれる要求元識別情報に基づいて、前記格納部から、前記データ取得要求を発行した入出力制御デバイスの前記第１のデータサイズ情報のコピーを読み出す処理を備えることを特徴とする、請求項８又は９記載のデータ転送方法。
  11. 　前記データ転送装置が、前記格納部を備えることを特徴とする、請求項８～１０のいずれか１項に記載のデータ転送方法。
  12. 　前記格納部が前記データ転送装置の外部の主記憶装置に備えられ、
    　前記主記憶装置の前記格納部から前記第１のデータサイズ情報のコピーを取得する処理と、
    　前記格納部から取得された前記第１のデータサイズ情報のコピーを第２格納部に格納する処理と、
    　前記第２格納部から前記第１のデータサイズ情報のコピーを取得して、前記データ取得要求に対する応答データサイズを決定する処理と
    を備えることを特徴とする、請求項８～１１のいずれか１項に記載のデータ転送方法。
  13. 　前記主記憶装置の前記格納部から読み出された前記第１のデータサイズ情報のコピーをキャッシュメモリに格納する処理と、
    　前記主記憶装置の前記格納部に代えて前記キャッシュメモリから前記第１のデータサイズ情報のコピーを取得する処理と
    を備えることを特徴とする、請求項１２記載のデータ転送方法。
  14. 　第３格納部に前記データ転送装置が、前記格納部へのアクセス情報を格納する処理と、
    　前記第３格納部から読み出した前記アクセス情報を用いて、前記主記憶装置の前記格納部から前記第１のデータサイズ情報のコピーを取得する処理と
    を備えることを特徴とする、請求項１２又は１３記載のデータ転送方法。
  15. 　プロセッサと、
    　主記憶装置と、
    　データ転送装置及び入出力制御デバイスを備える入出力バスと、
    　前記入出力制御デバイスが処理可能な第１のデータサイズ情報のコピーを格納する格納部と、
    　前記入出力制御デバイスからデータ取得要求を受信すると、前記格納部から読み出した前記入出力制御デバイスに関する前記第１のデータサイズ情報のコピーと、前記データ転送装置が処理可能な第２のデータサイズ情報とを比較し、小さい方のデータサイズ情報に基づいて前記データ取得要求に対する応答データサイズを決定する決定部と、
    　前記決定部によって決定された前記応答データサイズに基づいて応答データを作成する作成部と、
    　前記作成部によって作成された前記応答データを送信する送信部と
    を備えることを特徴とする、情報処理装置。
  16. 　前記決定部が、前記小さい方のデータサイズ情報に基づき、前記応答データを生成可能であるか否かを判断し、前記応答データを生成不可であると判断した場合に、前記データサイズを減少させることを特徴する、請求項１５記載の情報処理装置。
  17. 　前記格納部において、前記入出力制御デバイスの前記第１のデータサイズ情報のコピーが、前記入出力制御デバイスの識別情報に関連付けて格納され、
    　前記決定部が、前記リード要求に含まれる要求元識別情報に基づいて、前記データ取得要求を発行した入出力制御デバイスの前記第１のデータサイズ情報を読み出すことを特徴とする、請求項１５又は１６記載の情報処理装置。
  18. 　前記データ転送装置が、前記格納部を備えることを特徴とする、請求項１５～１７のいずれか１項に記載の情報処理装置。
  19. 　前記格納部が前記主記憶装置に備えられ、
    　前記データ転送装置が、
    　　前記格納部から読み出した前記第１のデータサイズ情報を格納する第２格納部と、
    　　前記主記憶装置から前記第１のデータサイズ情報を取得し、前記第２格納部に格納する取得部とを備え、
    　前記決定部が、前記第２格納部から前記第１のデータサイズ情報を取得することを特徴とする、請求項１５～１７のいずれか１項に記載の情報処理装置。
  20. 　前記主記憶装置から読み出された前記第１のデータサイズ情報のコピーを格納するキャッシュメモリを備え、
    　前記取得部が、前記主記憶装置の前記格納部に代えて前記キャッシュメモリから前記第１のデータサイズ情報のコピーを取得することを特徴とする、請求項１９記載の情報処理装置。
  21. 　前記データ転送装置が、前記格納部へのアクセス情報を格納する第３格納部を備え、
    　前記取得部が、前記第３格納部から読み出した前記アクセス情報を用いて、前記主記憶装置の前記格納部から前記第１のデータサイズ情報のコピーを取得することを特徴とする、請求項１９又は２０記載の情報処理装置。
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