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WO2015088280A1 - 이미지 센서의 단위 화소 - Google Patents

이미지 센서의 단위 화소 Download PDF

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WO2015088280A1
WO2015088280A1 PCT/KR2014/012279 KR2014012279W WO2015088280A1 WO 2015088280 A1 WO2015088280 A1 WO 2015088280A1 KR 2014012279 W KR2014012279 W KR 2014012279W WO 2015088280 A1 WO2015088280 A1 WO 2015088280A1
Authority
WO
WIPO (PCT)
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source
unit pixel
drain
floating gate
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/KR2014/012279
Other languages
English (en)
French (fr)
Inventor
박광수
민병일
남동욱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BEYONDEYES
Original Assignee
BEYONDEYES
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020140138572A external-priority patent/KR101626121B1/ko
Application filed by BEYONDEYES filed Critical BEYONDEYES
Priority to US15/103,797 priority Critical patent/US9640572B2/en
Publication of WO2015088280A1 publication Critical patent/WO2015088280A1/ko
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Ceased legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
    • H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
    • H10F30/21—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation
    • H10F30/28—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices being characterised by field-effect operation, e.g. junction field-effect phototransistors
    • H10F30/282—Insulated-gate field-effect transistors [IGFET], e.g. MISFET [metal-insulator-semiconductor field-effect transistor] phototransistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H10F39/80373—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor characterised by the gate of the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H10F39/80377—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor characterised by the channel of the transistor, e.g. channel having a doping gradient

Definitions

  • the present invention relates to an image sensor, and more particularly, to a unit pixel of an image sensor having high sensitivity.
  • Image sensors are sensors that convert light into electrical signals.
  • Representative image sensors include APS (Active Pixel Sensor) and PPS (Passive Pixel Sensor) using CMOS.
  • Photodiodes used in such image sensors accumulate incident light and convert it into electrical signals.
  • a typical photodiode outputs a low current for a small amount of light, so the exposure time needs to be increased to accumulate a lot of charge to enable signal processing. Therefore, it is difficult to apply an image sensor using a general photodiode to a high speed camera.
  • the amount of incident light is small in a dark environment, there is a problem in the quality of the image generated using the image sensor.
  • a unit pixel formed on a substrate and converting incident light into an electrical signal.
  • the unit pixel is applied with a power supply voltage, a source having a silicide layer for a metal contact formed thereon, and formed to be spaced apart from the source, a drain formed with a silicide layer for a metal contact formed therebetween, and formed between a source and a drain to flow a current.
  • It has a nonsal structure in which a channel, an insulating layer formed on the channel, and a silicide layer is not formed on the top to facilitate light absorption, and is formed on the insulating layer so as to be located between the source and the drain.
  • a floating gate for controlling an amount of current flowing through the channel into an electric field by an electron-hole pair generated by light, wherein the body of the unit pixel is floated, and the electric field is concentrated to the source and electron to the drain side by the power supply voltage applied to the source. Concentrated holes cause the electric field to act on the channel.
  • the insulating layer may be formed to extend under the floating gate.
  • the thickness of the insulating layer may be 7nm to 10nm.
  • the insulating layer may be formed of a high-K insulator.
  • the floating gate may be intrinsically doped.
  • the thickness of the floating gate may be 100nm to 1um.
  • the lower edge of the floating gate may be formed in a plane to disperse electrons.
  • the insulating layer may be formed between the source and the drain and formed in the trench with both sides inclined.
  • the source may include a lightly doped drain (LDD) region formed under one side of the floating gate, a P + region formed on one side of the LDD region, and a silicide layer formed on at least a portion of the P + region for metal contact. It may include.
  • LDD lightly doped drain
  • the LDD region may be formed at a predetermined depth under one side of the floating gate to be spaced apart from the insulating layer.
  • the LDD region may be formed at a low doping concentration to lower the electric field with the floating gate.
  • the substrate may be an epitaxial wafer.
  • the substrate may be an SOI wafer.
  • a unit pixel formed on a substrate and converting incident light into an electrical signal.
  • the unit pixel may include a light receiving unit for outputting pixel current by the incident light and a select transistor for controlling the output of the pixel current, wherein the light receiving unit is formed to be spaced apart from the source, a source having a silicide layer for metal contact formed thereon, and A drain formed with a silicide layer for metal contact, a channel formed between the source and the drain, through which a current flows, an insulating layer formed on the upper portion of the channel, and a nonsal structure having no silicide layer formed thereon to facilitate light absorption.
  • a floating gate formed on the insulating layer so as to be positioned between the source and the drain, the floating gate controlling an amount of current flowing through the channel by an electron-hole pair generated by incident light. Floating, the electric field is concentrated on the source side by the supply voltage applied to the source and drain side It is generated by the concentration of the hole to.
  • the light receiving portion may be formed in the N-well formed on the substrate.
  • the light receiver may further include a reset terminal formed in the N-well and receiving a reset signal.
  • the semiconductor device may further include a drain formed in the N-well, a source formed in the substrate, a source receiving a power voltage, and a reset gate positioned between the drain and the source and receiving a reset signal.
  • the body of the select transistor may be connected to ground.
  • the light receiving unit and the select transistor may share a body.
  • the electronic device may further include a charge pump for applying a high voltage to the gate of the select transistor.
  • it may further include a polarization induction structure formed spaced apart from the upper portion of the floating gate.
  • 1 is an exemplary diagram illustrating a circuit of a unit pixel of an image sensor.
  • FIG. 2 is an exemplary diagram schematically illustrating a circuit cross section of a unit pixel of the image sensor illustrated in FIG. 1.
  • FIG. 3 is an exemplary diagram for describing an operating principle of a unit pixel of the image sensor illustrated in FIG. 1.
  • FIG. 4 is a diagram illustrating a structure of a light receiving unit of a unit pixel.
  • FIG. 5 is an exemplary view showing in detail the structure of the corner portion of the gate shown in FIG.
  • FIG. 6 is another exemplary view illustrating in detail a structure of a corner portion of the gate illustrated in FIG. 4.
  • FIG. 7 is a diagram illustrating another structure of a light receiving unit of a unit pixel.
  • FIG. 8 is an exemplary view showing in detail the structure of the corner portion of the gate shown in FIG.
  • 9, 10, 11, 12, 13, 14, 15, and 16 are exemplary views illustrating a process of manufacturing a light receiving unit of a unit pixel of the image sensor illustrated in FIG. 4.
  • 17, 18, 19, 20, and 21 are exemplary views illustrating a process of forming a lower edge of a gate of a unit pixel into a plane.
  • 22, 23, 24, and 25 are exemplary diagrams illustrating another process of forming the lower edge of the gate of the unit pixel into a plane.
  • 26, 27, 28, and 29 are exemplary diagrams illustrating another process of forming a lower edge of a gate of a unit pixel into a plane.
  • FIG. 30 is another exemplary diagram illustrating a circuit of unit pixels of an image sensor.
  • FIG. 31 is a diagram illustrating a circuit cross section of a unit pixel of the image sensor illustrated in FIG. 30.
  • FIG. 32 is an exemplary diagram for describing a structure for potentially separating an N-Well of a unit pixel of the image sensor illustrated in FIG. 1 or 30.
  • 33 is another exemplary diagram illustrating a circuit of unit pixels of an image sensor.
  • FIG. 34 is a diagram illustrating a circuit cross section of a unit pixel of the image sensor illustrated in FIG. 33.
  • 35 is another exemplary diagram illustrating a circuit of unit pixels of an image sensor.
  • FIG. 36 is a diagram illustrating a circuit cross section of a unit pixel of the image sensor illustrated in FIG. 35.
  • 37 is another exemplary diagram illustrating a circuit of unit pixels of an image sensor.
  • FIG. 38 is a diagram illustrating a circuit cross section of a unit pixel of the image sensor illustrated in FIG. 37.
  • 39 is another exemplary diagram illustrating a circuit of unit pixels of an image sensor.
  • FIG. 40 is a diagram illustrating a circuit cross section of a unit pixel of the image sensor illustrated in FIG. 39.
  • 41 is another exemplary diagram illustrating a circuit of unit pixels of an image sensor.
  • FIG. 42 is a diagram illustrating a circuit cross section of a unit pixel of the image sensor illustrated in FIG. 41.
  • 43 is another exemplary diagram illustrating a circuit of unit pixels of an image sensor.
  • FIG. 44 is a diagram illustrating a circuit cross section of a unit pixel of the image sensor illustrated in FIG. 43.
  • 45 is another exemplary diagram illustrating a circuit of unit pixels of an image sensor.
  • FIG. 46 is a diagram illustrating a circuit cross section of a unit pixel of the image sensor illustrated in FIG. 45.
  • 47 is another exemplary diagram illustrating a circuit of unit pixels of an image sensor.
  • FIG. 48 is a diagram illustrating a circuit cross section of a unit pixel of the image sensor illustrated in FIG. 47.
  • FIG. 49 is a diagram illustrating a circuit of a unit pixel of an image sensor implemented on an SOI substrate.
  • 1 is an exemplary diagram illustrating a circuit of a unit pixel of an image sensor.
  • the unit pixel 100 photoelectrically converts light to output pixel current.
  • the unit pixel 100 includes a PMOS 110 serving as a light receiving unit for photoelectric conversion of incident light and an NMOS 120 connected to the PMOS 110 to serve as a switch.
  • the PMOS 110 controls the magnitude of the pixel current flowing through the channel formed between the source and the drain by the electric field by the floating gate polarized by the incident light
  • the NMOS 120 is a unit transistor to output the pixel current as the select transistor.
  • Select 100 and determine the exposure time.
  • the NMOS 120 performs a switching operation by the SEL control signal applied to the control gate, and the SEL control signal may be a voltage signal larger than the power supply voltage VDD.
  • the NMOS may be a native or medium Vt transistor having a low Vth.
  • the source of the PMOS 110 is coupled to the power supply voltage VDD and the drain is coupled to the drain of the NMOS 120.
  • the body of the PMOS 110 is formed as a floating body, and the body of the NMOS 120 is connected to the ground voltage GND. Meanwhile, the body or P-well of the NMOS 120 may also be formed as a floating body in the pixel region.
  • the source of the NMOS 120 outputs a pixel current, and the output pixel current may be applied to an I-V converter (IVC).
  • IVC I-V converter
  • PMOS 110 and NMOS 120 may be implemented through a general MOSFET process.
  • the operation of the unit pixel 100 is as follows.
  • the power supply voltage VDD is applied to the source of the PMOS 110 formed on the same substrate as the NMOS 120, the PN junction surface is formed in all regions where the N-well and the p-type substrate face and are electrically neutral due to reverse bias.
  • the depletion region in a state is formed thick.
  • the P voltage is induced by the electric field between the source and the drain of the PMOS 110.
  • photons are incident on the lower junction surface of the N-well in which the floating gate and the depletion region are generated, thereby generating an electron hole pair (EHP).
  • EHP electron hole pair
  • a P-channel is completed between an N-well disposed under the floating gate, that is, a drain and a source.
  • a voltage is applied to the gate of the NMOS 120 connected to the PMOS 110 and a channel is formed between the source and the drain formed in the NMOS 120 to receive the signal charge formed in the PMOS 110 to output the pixel current.
  • one photon generates one electron-hole pair, while the PMOS 110 of the unit pixel 100 induces a channel current of the PMOS in which one photon is amplified.
  • the current gain of the photocurrent reaches 100 to 1000, so that the image can be realized even in low light where a small amount of light is incident, and the charge accumulation time can be reduced by 100 to 1000 times compared to the conventional sensor.
  • the charge accumulation time is sufficient only by a delay of several tens of clocks rather than one frame or one line, thus eliminating long integration time, thereby enabling high speed video.
  • FIG. 2 is an exemplary diagram schematically illustrating a circuit cross section of a unit pixel of the image sensor illustrated in FIG. 1.
  • the PMOS 110 is formed in the N-well 140 formed on the P-type substrate 150, and the body is floated.
  • the NMOS 120 is formed on the P-type substrate 150, and the body is connected to the ground voltage GND.
  • the PMOS 110 is an insulating layer positioned between the first P + region 111 and the second P + region 112 formed between the N-well 140 and the first P + region 111 and the second P + region 112. It consists of a floating gate 113 formed on the top.
  • the NMOS 120 includes an insulating layer disposed between the first N + region 121 and the second N + region 122, the first N + region 121, and the second N + region 122 formed on the P-type substrate 150.
  • the control gate 123 is formed on the upper portion, and the third P + region 114 formed on the P-type substrate 150.
  • the first P + region 111 operates as a source of the PMOS 110, and a power supply voltage VDD is applied.
  • the second P + region 112 operates as a drain of the PMOS 110.
  • the first N + region 121 operates as a drain of the NMOS 120 and is connected to the drain of the PMOS 110.
  • the second N + region 122 operates as a source of the NMOS 120 and is connected to the IVC to output pixel current.
  • the control gate 123 is formed on the insulating layer positioned between the first N + region 121 and the second N + region 122.
  • the third P + region 114 is connected to the ground voltage GND.
  • the ground voltage GND may be a reference voltage for the NMOS 120 to operate as a switch. In addition, it may serve to be isolated between the unit pixels.
  • a silicide layer for metal contact is formed on the first to third P + regions 111, 112 and 113, the first and second N + regions 121 and 122, and the control gate 123, but the floating gate ( On top of 113, no silicide layer is formed to suppress reflection of light and to facilitate absorption and transmission of light.
  • the silicide layer since the silicide layer is formed for the purpose of ohmic contact, the silicide layer may serve as a site for supplying free electrons to the floating gate 113.
  • the nonsal structure that does not form the silicide layer on the floating gate 113 may facilitate the absorption and transmission of light and may also remove the influence of free electrons.
  • the IVC connected to the column line in common outside the pixel may convert the output pixel current into a voltage by driving a capacitor or a resistor.
  • FIG. 3 is an exemplary diagram for describing an operating principle of a unit pixel of the image sensor illustrated in FIG. 1.
  • the floating gate 113 may be formed of polysilicon doped with N-, and may be formed with a thickness of 100 nm to 1 ⁇ m to widen the absorption wavelength band of light.
  • the floating gate 113 When manufactured according to a general MOSFET process, the floating gate 113 is formed to have a thickness of 200 to 300 nm and absorbs most of short wavelengths of 400 nm or less, but transmits a long wavelength band of visible light, for example, 500 to 1,100 nm. Therefore, the thickness of the floating gate 113 may be increased in order to increase the absorption of the long wavelength band having high transmittance. Due to the increase in the thickness of the floating gate 113, the probability of generating EHP in the floating gate 113 due to light may be increased.
  • polysilicon may be stacked and vertically connected to each other to be used as a gate, thereby increasing the thickness of the floating gate 113.
  • PIP polysilicon-insulator-polysilicon
  • the floating gate 113a shown on the left side shows electron distribution in a state where light is not irradiated.
  • the floating gate 113a is doped with N- to form a buried channel between the PMOS source and the PMOS drain, which minimizes noise generation due to surface current.
  • the lower left side faces the PMOS source side
  • the lower right side faces the PMOS drain side.
  • the floating gate 113b shown in the center represents a state in which light is incident, EHP is generated, electrons and holes are polarized, and are distributed by an external electric field.
  • EHP is generated
  • electrons and holes are polarized, and are distributed by an external electric field.
  • electrons separated from the hole can move freely outside the grain boundaries of the polysilicon, and due to the field effect of the PMOS source, the lower left corner of the floating gate 113b, i.e., close to the PMOS source Are concentrated.
  • an electric field is formed at the lower left of the floating gate 113b, and as the number of electrons concentrated increases, the electric field also becomes stronger.
  • the hole is pushed by the hole carriers of the PMOS source and the lower channel, so that the polarization phenomenon occurs inside the floating gate 113b while the carrier moves to the upper right side of the floating gate 113b, that is, away from the PMOS source. .
  • the polarized electrons and holes are recombined so as to be in thermal equilibrium, and are in the same state as the left side 113a.
  • the right side is the floating gate 113c in which polarization occurs.
  • the greater the intensity of the incident light the greater the EHP generation, and thus the greater the polarization.
  • the electric field effect is applied to the lower surface of the floating gate 113c and the upper surface of the channel due to the polarization of the floating gate 113c, the electric charge of the lower surface of the floating gate 113c increases according to the intensity of the incident light, thereby causing a large electric field. Effect.
  • the channel between the PMOS source and the PMOS drain expands to increase the amount of current flowing through the channel.
  • FIG. 4 is a diagram illustrating a structure of a light receiving unit of a unit pixel.
  • an N-well 205 is formed by injecting N-type impurities into the P-type substrate 200.
  • the N-well 205 includes a source and a drain, and an insulating layer on the N-well. After this is formed, a PMOS with a floating gate formed of polysilicon is formed. P + impurities are implanted into the N-well 205 to form a source 210a which is a first P + region and a drain 210b which is a second P + region.
  • the source 210a and the drain 210b are structures corresponding to each other and may be formed by the same process. Silicide layers 235a and 235b for metal contact are formed on the source 210a and the drain 210b, respectively.
  • the insulating layer 230 is positioned between the silicide layers 235a and 235b, and the floating gate 240 is formed of polysilicon on the insulating layer 230.
  • Lightly-doped drain (LDD) 215a and 215b are formed on the right side of the source 210a and the left side of the drain 210b, respectively.
  • Spacers 245a and 245b are formed on side surfaces of the floating gate 240 to prevent P + impurity implantation into the LDDs 215a and 215b.
  • the N-well 205 may include a channel layer 225 in which a buried channel is formed and a carrier departure preventing layer 220 having a lower doping concentration in order to prevent carriers generated in the channel from entering an adjacent MOS.
  • the left side of the source 210a and the right side of the drain 210b are regions 250a and 250b that electrically separate the PMOS constituting the light-receiving portion from other adjacent MOSs, for example, Local Oxidation of Silicon (LOCOS) or Shallow Trench. It may be formed respectively by the isolation (STI) method.
  • the passivation layer 255 is formed on the light receiving unit.
  • an epitaxial wafer may be used for uniformity of the N-well 205.
  • the light receiving unit shown in FIG. 4 uses the principle that charge polarization occurs due to the interaction between the EHP excited by the light and the bias terminal, and a channel is formed under the floating gate 240 by the electric field due to the amount of polarized charge.
  • the bias stage is the source 210a in the case of PMOS.
  • Vt in the structure shown in FIG. 4 is influenced by the doping concentration of the N-well 205. Therefore, if the characteristic of each unit pixel is not uniform in the pixel array for the image sensor, a problem may occur that the image quality may be degraded.
  • an epitaxial wafer may be used. Since Vt is proportional to the doping concentration, the doping concentration of the N-well 205 may be adjusted for the operation of the light receiving unit.
  • the insulating layer 230 may be formed of a high-k dielectric to prevent a change in the amount of charge of the floating gate 240 by tunneling.
  • High-K Dielectric may be, for example, Al 2 O 3 , HfSiO x , HfSiON (nitrided hafnium silicates), or the like.
  • the insulating layer 230 may be formed of a low-k dielectric to prevent a change in the amount of charge of the floating gate 240 by tunneling.
  • a low-k dielectric such as 0.11um, low-K materials, fluorine silicon glass (FSG) or undoped silicon dioxide (USG) are used to reduce gate leakage.
  • FSG fluorine silicon glass
  • USG undoped silicon dioxide
  • the doping concentration of the LDDs 215a and 215b may be lowered to prevent the change in the amount of charge of the floating gate 240 due to tunneling.
  • the general LDD doping concentration is 1x10 15 or less, but since the doping concentration of LDD varies depending on the process, the doping concentration may be lowered to be below the doping concentration applied in the process.
  • the doping concentrations of the LDDs 215a and 215b are lowered, a voltage drop due to a relatively high resistance may occur, thereby lowering an electric field between the LDD 215a and the gate 240.
  • the PMOS may be light doped to be P ⁇ .
  • FIG. 5 is an exemplary view showing in detail the structure of the corner portion of the gate shown in FIG. Referring to FIG. 5, a structure of a lower left side of the source 210a and the floating gate 240 that operate as a bias stage is illustrated. Since the structures of the lower right side of the drain 210b and the floating gate 240 are configured in the same manner, redundant description thereof will be omitted.
  • the thickness D1 of the insulating layer 230 may be increased to prevent a change in the amount of charge of the floating gate 240 due to tunneling.
  • the insulating layer 230 may be formed of, for example, silicon oxide (SiO 2 ).
  • an afterimage effect may occur due to the outflow and inflow delay of the electrons, and may also cause a memory effect.
  • the memory effect is a phenomenon in which an electric charge is continuously trapped in the defects site of the floating gate 240 or inside the insulating layer 230, and thus the image is exposed to light even when the power is turned off and on. Accordingly, tunneling may be prevented by increasing the thickness D1 of the insulating layer 230 to increase the distance between the lower left corner of the floating gate 240 where the electrons are concentrated and the LDD 215a.
  • the thickness of the insulating layer is 7 nm or less, and the thickness of the insulating layer 230 may be increased by about 20%, for example, 7 nm to 10 nm.
  • the thickness of the insulating layer 230 may be, for example, 4nm ⁇ 6nm.
  • the floating gate 240 may be a nonsal structure having no silicide layer formed thereon in order to suppress reflection of light and to facilitate absorption and transmission of light.
  • a silicide protective layer (not shown) is formed on the floating gate 240 when the silicide layer is formed on the source 210a and the drain 210b. It may be formed wider than the area of 240.
  • the silicide protection layer may extend to the extent that the silicide layers 235a and 235b formed on the drain 210a and the source 210b do not have a problem with the metal contact. Therefore, the length of the insulating layer 230 may be increased by D2.
  • a silicide layer may be formed on a portion of the upper portion of the floating gate 240, or one side of the lower portion of the floating gate 240 may not contact the silicide layers 235a and 235b formed on the source 210a or the drain 210b.
  • the silicide layer is formed on a part of the upper portion of the floating gate 240 due to a mismatch of the mask, the incident light may be prevented.
  • the free gate may act as a site for supplying free electrons, thereby causing a problem in the uniformity between pixels. You can.
  • the conventional JUST method of matching the area of the mask and the floating gate may cause a yield problem during mass production, and a silicide layer may be formed on a part of the floating gate, which may cause inter-pixel uniformity problems.
  • the floating gate 240 may be formed thick to increase absorption of light.
  • the floating gate 240 absorbs most of short wavelengths of 400 nm or less, but the long wavelength band of visible light, for example, 500 to 1,100 nm, absorbs only a portion and transmits a considerable amount. Therefore, the thickness of the floating gate 240 may be increased to increase the absorption rate of the long wavelength band having high transmittance. Due to an increase in the thickness of the floating gate 240, EHP generation in the floating gate 240 due to incident light may be increased.
  • floating gate 240 may be doped to be close to intrinsic. Floating gate 240 may be doped to be intrinsically close when doping against the polarity of floating gate 240 to form a buried channel.
  • the floating gate of the PMOS may be doped with N-type impurities
  • the floating gate of the NMOS may be doped with P-type impurities to form a buried channel.
  • intrinsic does not mean only when the concentration of the impurity is a specific concentration, for example, 1e10 / cm 3 or less, and may include a case where the concentration of the N-type impurity and the concentration of the P-type impurity are substantially the same.
  • the amount of charge polarization due to EHP generation can be kept to a minimum when light is not incident.
  • the electric field between the LDDs 215a and 215b and the floating gate 240 may be lowered.
  • FIG. 6 is another exemplary view illustrating in detail a structure of a corner portion of the gate illustrated in FIG. 4.
  • a structure of the drain 210a and the lower left side of the floating gate 240 that operate as a bias stage is illustrated. Since the structures of the lower right side of the source 210b and the floating gate 240 are configured in the same manner, redundant description thereof will be omitted.
  • the LDD 215a may be deeply formed in order to prevent a change in charge amount of the floating gate 240 due to tunneling.
  • the LDD acceptor implant energy is increased to form the LDD 215a.
  • the LDD 215a may be formed at a depth where the top surface thereof does not contact the insulating layer 230. For this reason, the distance D3 between the LDD 215a from the lower left corner of the floating gate 240 increases, and the occurrence of the tunneling phenomenon can be suppressed.
  • FIG. 7 is a diagram illustrating another structure of a light receiving unit of a unit pixel.
  • the light receiving unit of the unit pixel is formed of an N-well 305 formed by injecting N-type impurities into the P-type substrate 300, a source and a drain formed in the N-well 305, and between the source and the drain. It is a PMOS composed of a floating gate 340 formed on an insulating layer located.
  • the source 310a and the drain 310b are formed by injecting P + impurities into the N-well 305.
  • the source 310a and the drain 310b are structures corresponding to each other and may be formed by the same process. Silicide layers 335a and 335b for metal contact are formed on the source 310a and the drain 310b, respectively.
  • the insulating layer 330 is positioned between the silicide layers 335a and 335b, and the floating gate 340 is formed of polysilicon on the insulating layer 330.
  • the lower edge of the floating gate 340 may be formed in a plane shape.
  • LDDs 315a and 315b are formed on the right side of the source 310a and the left side of the drain 310b, respectively.
  • Spacers 345a and 345b are formed on the side of the floating gate 340 to prevent P + impurity implantation into the LDDs 315a and 315b.
  • the N-well 305 may include a channel layer 325 in which a buried channel is formed and a carrier departure preventing layer 320 having a lower doping concentration in order to prevent carriers generated in the channel from entering an adjacent MOS. It is formed at the bottom.
  • the left side of the source 310a and the right side of the drain 310b are regions 350a and 350b which electrically separate the PMOS constituting the light receiving unit from other adjacent MOSs, and may be formed, for example, in a LOCOS or STI scheme. have.
  • an epitaxial wafer may be used for uniformity of the N-well 305.
  • the insulating layer 330 may be formed of a high-k dielectric to prevent a change in the amount of charge of the floating gate 340 due to tunneling.
  • the insulating layer 330 may be formed of a low-k dielectric to prevent a change in the amount of charge of the floating gate 340 due to tunneling.
  • the doping concentration of the LDDs 315a and 315b may be lowered in order to prevent a change in the amount of charge of the floating gate 340 due to tunneling.
  • the floating gate 340 may be a nonsal structure having no silicide layer formed thereon in order to suppress reflection of light and to facilitate absorption and transmission of light.
  • the floating gate 340 may be formed thick to increase absorption of light.
  • floating gate 340 may be doped close to intrinsic.
  • FIG. 8 is an exemplary view illustrating in detail the structure of the gate edge portion illustrated in FIG. 7. Referring to FIG. 8, a structure of the lower left side of the source 310a and the floating gate 340 that operate as the bias stage is illustrated. Since the structures of the drain 310b and the lower right side of the floating gate 340 are configured in the same manner, redundant description thereof will be omitted.
  • the lower left corner of the floating gate 340 may be formed as a surface 341. 9 to 16, a shallow trench is formed between the source 310a and the drain 310b, and then an insulating layer 330 is formed, or as shown in FIGS. 17 to 5E, the floating gate 340.
  • the edge of the floating gate 340 may be formed as a surface 341 by forming a protrusion on the portion of the insulating layer 330 at which the edge of the bottom surface is formed and then forming the floating gate 340.
  • the insulating layer 330 may include the first insulating layer 331, the second insulating layer 332, and the third insulating layer. 333.
  • the first insulating layer 331 is positioned between the bottom surface of the floating gate 340 and the channel layer 325 and is formed at a depth D4 inside the substrate as compared with the third insulating layer 333.
  • the second insulating layer 332 connects the first insulating layer 331 and the third insulating layer 333, and connects the surface 341 of the lower left side of the gate 340 and the inclined surface 316a of the LDD 315a. According to the thickness D5.
  • the third insulating layer 333 is parallel to the silicide layer 335a and has a length D2.
  • the thickness D1 and the thickness D5 may be substantially the same, so that the distance from the LDD is not substantially changed, but the strength of the electric field applied to the LDD may be weakened, as compared with the case where the lower left side of the floating gate 340 is an edge. .
  • the lower left corner of the floating gate 340 When the lower left corner of the floating gate 340 is formed as the surface 341, electrons are not concentrated and distributed along the surface 341, so that a phenomenon in which an electric field is strongly displayed at a specific portion may be improved.
  • a hot carrier caused by a thermal effect may cause leakage or electrons trapped in a defect.
  • the proposed unit pixel has a structure in which a very small amount of current is controlled by photons, and thus, an afterimage effect may occur due to tunneling or hot carrier. Therefore, in order to prevent this, the lower left corner of the floating gate 340 in which the electric field may be concentrated may be formed in a plane.
  • 9 to 16 are diagrams illustrating a process of manufacturing a light receiving unit of a unit pixel of the image sensor illustrated in FIG. 7.
  • an N-well 305 is formed on the P-type substrate 300.
  • the N-well 305 may be formed by implanting P or the like.
  • the silicon nitride layer 400 is formed on the upper surface of the P-type substrate 300 on which the N-well 305 is formed.
  • a portion of the silicon nitride layer 400 stacked on the top surface of the N-well 305 is removed to form the opening 410.
  • the N-well 305 located in the opening 410 is etched to form the trench 415.
  • the silicon nitride layer 400 is removed and the insulating layers 331, 332, and 333 are formed on the upper surface of the P-type substrate 300 on which the trench 415 is formed.
  • the insulating layers 331, 332, and 333 are also formed on the lower surface and the inclined surface of the trench 415.
  • LOCOS 420a and 420b are formed on the left and right sides of the trench 415, respectively.
  • the channel layer 325 is formed by performing an implant for adjusting the Vt of the N-well.
  • the gate 340 is formed of polysilicon in the trench 415 in which the insulating layers 331, 332, and 333 are formed.
  • the gate top may be flattened when the gate is formed.
  • the gate formed by a typical MOSFET process is etched roundly on top.
  • the photoresist may be more widely deposited in consideration of etching of polysilicon located at the lower ends of the photoresist due to etchant.
  • dry etching and wet etching may be mixed to planarize the upper etching surface of the gate.
  • P- impurity is implanted into the top of the N-well to form LDDs 315a and 315b. Thereafter, P + impurities are implanted to form the source 310a and the drain 310b.
  • P-type impurities may also be implanted into the gate when P- and P + impurities are implanted, and the N-type impurities may be implanted through a separate process to substantially dope the gate substantially intrinsic.
  • a separate mask may be used to prevent the gate is doped to the P-type during P- impurity and / or P + impurity implantation.
  • silicide layers 335a and 335b for metal contact are formed on the source 310a and the drain 310b.
  • the silicide layers 335a and 335b are formed after removing the insulating layer over the source 310a and the drain 310b. At this time, the silicide layer is not formed on the gate 340 of the PMOS.
  • a metal for outputting an electric signal from the unit pixel is wired.
  • the metal 430 is connected to the source 310a and the drain 310b of the PMOS to transmit an electrical signal to the outside.
  • the location of the contact may be spaced as far as possible from the gate 340.
  • the electric field applied to the gate 340 may be reduced.
  • a polarization inducing structure may be formed of a metal around the gate 340 for shading to facilitate polarization.
  • the polarization inducing structure may be composed of a metal 440 around the gate 340 disposed at a position where an electric field may be applied to the upper right side of the gate 340, and the metal 440 contacts the drain 301b. I never do that.
  • the metal 440 may be connected to the ground voltage GND to concentrate the holes toward the upper right side of the gate 340.
  • the metal 440 may be connected to VDD to push holes to the lower left of the gate 340 to increase the recombination rate and the coupling rate of the electron-holes.
  • the drain 310b is floated to bring the source 310a and the drain 310b into equilibrium with the same value.
  • charge polarization may be formed up and down, unlike in FIG. 3C. Therefore, using the polarization induction structure, when the select transistor NMOS 120 is Off, the recombination rate of the electron-hole and the metal 440 is connected to the power supply voltage VDD to return to the equilibrium state as shown in 113a of FIG. The field effect can be induced to increase the coupling speed.
  • 17 to 21 are views illustrating a process of forming a lower edge of a gate of a light receiving unit of a unit pixel into a plane.
  • the NMOS portion will be omitted and described.
  • an N-well 305 is formed on the P-type substrate 300.
  • the N-well 305 may be formed by injecting P impurities or the like.
  • Protrusions 334a and 334b are formed at positions where the gate 340 is to be formed on the insulating layer 330.
  • both side surfaces of the protrusions 334a and 334b may be formed as inclined surfaces.
  • a gate 340 is formed of polysilicon between the protrusions 334a and 334b.
  • the lower edges of the gate 340 are located on the inclined surfaces of the protrusions 334a and 334b facing each other. Therefore, the lower edge of the gate 340 may be formed in a plane.
  • the gate upper portion can be made flat when forming the gate.
  • the photoresist may be more widely deposited in consideration of etching of polysilicon located at the lower ends of the photoresist due to etchant.
  • dry etching and wet etching may be mixed to planarize the upper etching surface of the gate 340.
  • P-type impurities are implanted to form LDD regions 315a and 315b and P + regions 310a and 310b to form a source and a drain.
  • the P-type impurity may be implanted in the gate, and the N-type impurity may be implanted through a separate process to substantially dope the gate substantially intrinsic.
  • a separate mask may be used to prevent the gate is doped to the P-type during P- impurity and / or P + impurity implantation.
  • silicide layers 335a and 335b for metal contacts are formed on the P + regions 310a and 310b. In this case, the silicide layer is not formed on the gate 340.
  • 22 to 25 are diagrams illustrating another process of forming the lower edge of the gate of the light receiving unit of the unit pixel into a plane.
  • the silicon nitride layer 400 is formed on the upper surface of the P-type substrate 300, and an opening 410 is formed at a position where a shallow trench is to be formed using a mask.
  • field oxide is formed in the opening 410.
  • the silicon nitride layer 400 and the FOX are removed to form the trench 415. Both sides of the trench 415 may be formed as inclined surfaces.
  • an insulating layer is formed on the upper surface of the P-type substrate 300 and the lower surface of both sides of the trench 415. Then, to form a PMOS, N-well, gate, LDD region, P + region, and silicide layers are sequentially formed. Steps (a) to (d) may be performed on the bare wafer prior to forming the PMOS component, so that subsequent effects on other processes may be less. On the other hand, since the present process using FOX is the same process only different from the depth of the LOCOS process, it can proceed to the LOCOS process after Figs. 22 to 25.
  • 26 to 29 are diagrams illustrating another process of forming the bottom edge of the gate of the light receiving unit of the unit pixel into a plane.
  • the silicon nitride layer 400 is formed on the upper surface of the P-type substrate 300, and an opening 410 is formed at a position where a trench is to be formed using a mask.
  • trenches 415 are formed by etching with KOH or the like.
  • a shallow trench 415 may be formed by applying an (111) plane anisotropic etching method used in a MEMS process. Both sides of the trench 415 may be formed as inclined surfaces.
  • CMOS process is used by providing a wafer to remove the silicon nitride layer 400 by etching so that a general CMOS process can proceed.
  • an insulating layer is formed on an upper surface of the P-type substrate 300 and lower surfaces of both sides of the trench 415. Then, to form a PMOS, N-well, gate, LDD region, P + region, and silicide layers are sequentially formed. 26 to 29 may be performed on a bare wafer before forming a PMOS component.
  • a wafer preprocessed with a MEMS process it is not necessary to apply a special process such as MEMS during a general CMOS process. The impact may be small.
  • this process can alleviate the phenomenon that the upper part of the gate becomes curved due to isotropic etching, thereby reducing the volume variation of the gate due to the curved surface generation.
  • FIG. 30 is another exemplary diagram illustrating a circuit of unit pixels of an image sensor.
  • the unit pixel 500 photoelectrically converts light to output pixel current.
  • the unit pixel 500 includes a PMOS 510 serving as a light receiving unit for photoelectric conversion of incident light and an NMOS 520 connected to the PMOS 510 and serving as a switch.
  • the PMOS 510 controls the amount of pixel current flowing through a channel formed between a source and a drain by an electric field by a floating gate polarized by incident light
  • the NMOS 520 operates as a select transistor to output a pixel current.
  • Select 500 and perform the function of determining the exposure time.
  • the source of the PMOS 510 is coupled to the supply voltage VDD and the drain is coupled to the drain of the NMOS 520.
  • the body of the PMOS 510 may be connected to the reset by forming a contact for connecting to the outside, and the body of the NMOS 520 may be connected to the ground voltage GND.
  • the source of the NMOS 520 outputs a pixel current, and the output pixel current is input to an I-V converter (IVC).
  • IVC I-V converter
  • the PMOS 510 and NMOS 520 may be implemented through a general MOSFET process.
  • FIG. 31 is a diagram illustrating a circuit cross section of a unit pixel of the image sensor illustrated in FIG. 30.
  • an N-well 540 is formed on the P-type substrate 550, the PMOS 510 constituting the unit pixel 500 is formed on the N-well 540, and the NMOS 520 is formed on the P-type substrate 550. It is formed on the P-type substrate 550.
  • a floating gate 513 is formed over the insulating layer located between the source 511 and the drain 512 of the PMOS 510. As the gate 513 floats, recombination of the EHP can be facilitated to maintain thermal equilibrium when the light is in a state of no light.
  • P + impurities are implanted into the N-well 540 to form a source 511 which is a first P + region and a drain 512 which is a second P + region, and the floating gate 513 is doped with polysilicon by N-impurity. Impurity concentration can be adjusted and can be configured as P-type, intrinsic, or N-type depending on the concentration of N-impurities.
  • a silicide layer for metal contact is formed on the source 511 and the drain 513, but a silicide layer is not formed on the floating gate 513 to increase polarization due to light reception.
  • the control gate 523 is positioned over the insulating layer located between the drain 521 and the source 522 of the NMOS 520.
  • N + impurities are implanted into the P-type substrate 550 to form a drain 521 which is a first N + region and a source 522 which is a second N + region, and the control gate 523 is doped with polysilicon by N- impurities. Is formed.
  • a silicide layer for metal contact is formed on the drain 521, the control gate 522, and the source 522.
  • the drain 521 of the NMOS 520 is connected to the drain 512 of the PMOS 510.
  • the body 530 of the NMOS 520 is connected to the ground voltage GND.
  • the ground voltage GND may be a reference voltage for the NMOS 520 to operate as a switch.
  • the unit pixel illustrated in FIG. 31 further includes a reset stage 514 formed in the N-well 540.
  • the unit pixel absorbs light in the short wavelength band through the floating gate, but light in the long wavelength band may pass through the floating gate.
  • the transmitted light is absorbed inside the N-well below the gate and deeper into the depletion layer at the interface between the Nwell and the P-type substrate, creating electron-hole pairs.
  • the generated holes move to the P-type substrate, but some of the electrons remain inside the N-well, which increases the electron density of the N-well. Increasing the electron density of the N-well may cause an afterimage effect.
  • the N-well is floated, and in non-operation, a specific voltage, for example, a power supply voltage or a current is supplied to the N-well through the reset stage 514.
  • a specific voltage for example, a power supply voltage or a current is supplied to the N-well through the reset stage 514.
  • the electrons remaining inside the wells can be removed continuously. Through this, it is possible to always operate under the same conditions every time the unit pixel is selected.
  • the voltage or current supplied to the N-well through the reset stage 514 may vary.
  • the temperature of the substrate may vary depending on the external temperature or the operating time. Since the Vth of the N-well is an inverse function of the temperature, the voltage or or current for resetting the N-well can be adjusted outside the pixel according to the temperature change so that the Vth of the N-well is constant at the temperature. That is, the higher the temperature, the lower the Vth, so that more current can flow, so that it can be reset to a higher voltage.
  • FIG. 32 is an exemplary diagram for describing a structure for potentially separating an N-Well of a unit pixel of the image sensor illustrated in FIG. 1 or 30.
  • One unit pixel may be configured in one N-well or a plurality of unit pixels in a 2 ⁇ 2 array, a row, or a column may be configured in one N-well.
  • the ground voltage GND is connected to the periphery (four surfaces) of the N-well to eliminate overflow or interference between adjacent pixels.
  • P + regions 560 may be formed to electrically separate the N-well from the P-type substrate.
  • the isolation method such as LOCOS, STI, etc., closes to the surface of the substrate including the buried channel.
  • the channel to be formed does not affect or minimize the adjacent unit pixels.
  • 33 is another exemplary diagram illustrating a circuit of unit pixels of an image sensor.
  • the unit pixel 600 photoelectrically converts incident light and outputs pixel current.
  • the unit pixel 600 may include a PMOS 610 that serves as a light receiving unit for photoelectric conversion of incident light, an NMOS 620 that is connected to the PMOS 610, and serves as a switch, and an N-well in which the PMOS 610 is formed.
  • NMOS 660 to reset and deliver bias.
  • the PMOS 610 controls the magnitude of pixel current flowing through a channel formed between a source and a drain by an electric field by a floating gate polarized by incident light
  • the NMOS 620 operates as a select transistor to output pixel current.
  • the unit pixel 600 is selected and an exposure time is determined.
  • the source of the PMOS 610 is coupled to the supply voltage VDD and the drain is coupled to the drain of the NMOS 620.
  • the N-well, the body of the PMOS 610 is contacted to connect to Reset and coupled to the source of the NMOS 660.
  • the body of the NMOS 620 and the body of the NMOS 660 may be connected to a common ground voltage GND with a P-type substrate.
  • the source of the NMOS 620 outputs a pixel current, and the output pixel current is input to an I-V converter (IVC).
  • IVC I-V converter
  • the drain of the NMOS 660 may be electrically connected to the source of the PMOS 610, and the source of the NMOS 660 is connected to the N-well.
  • the PMOS 610, NMOS 620, and NMOS 660 may be implemented through a general MOSFET process.
  • the unit pixel shown in FIG. 34 further includes a reset NMOS 660 formed in the N-well 640.
  • the reset NMOS 660 is similar in structure to the transfer gate of the 4 Transistor APS unit pixel for CIS, but can function as a reset transistor to remove excess electrons generated from the EHP.
  • the N-well 640 is floated when the unit pixel is in operation, and the Reset signal 663 is reset when the unit pixel is not in operation. ), The electrons remaining in the N-well 640 may be continuously removed. Through this, it is possible to always operate under the same conditions every time the unit pixel is selected.
  • FIG. 34 is a diagram illustrating a circuit cross section of a unit pixel of the image sensor illustrated in FIG. 33.
  • an N-well 640 is formed on the P-type substrate 650
  • a PMOS 610 constituting the unit pixel 600 is formed on the N-well 640
  • the NMOS 620 is formed on the P-type substrate 650.
  • the NMOS 660 is formed between the P-type substrate 650 and the N-well 640 and the P-type substrate 650.
  • a gate 613 is positioned on an insulating layer positioned between the source 611 and the drain 613 of the PMOS 610, and the gate 613 is formed as a floating gate. As the gate 613 floats, recombination of the EHP can be facilitated to maintain thermal equilibrium when there is no incident light.
  • P + impurities are implanted into the N-well 640 to form a source 611 which is a first P + region and a drain 612 which is a second P + region, and the floating gate 613 is doped with polysilicon by N-impurity. Impurity concentration can be adjusted and can be configured as P-type, intrinsic, or N-type depending on the concentration of N-impurities.
  • a silicide layer for metal contact is formed on the top of the source 611 and the drain 612, but a silicide layer is formed on the floating gate 613 to suppress reflection of light and to facilitate absorption and transmission of light. It is not formed.
  • the control gate 623 is positioned over the insulating layer located between the drain 621 and the source 622 of the NMOS 620.
  • N + impurity is implanted into the P-type substrate 650 to form a drain 621 which is a first N + region and a source 622 which is a second N + region, and a gate 623 is formed by doping polysilicon with N- impurity. do.
  • a silicide layer for metal contact is formed on the drain 621, the source 622, and the control gate 623.
  • the drain 621 of the NMOS 620 is connected with the drain 612 of the PMOS 610.
  • the body 630 of the NMOS 620 is connected to the ground voltage GND.
  • the ground voltage GND may be a reference voltage for the NMOS 620 to operate as a switch.
  • the source 661 of the NMOS 660 is formed on the N-well 640 and the P-type substrate, and the drain 662 is formed on the P-type substrate 650.
  • the source 661 and the drain 662 are formed of an N + diffusion layer, and the reset gate 663 is formed of polysilicon.
  • the NMOS may not transfer high voltages well, which may cause a problem in that electrons do not easily exit to the drain 662 at initialization.
  • the source 661 is formed to span the N-well 640 and the P-type substrate, electrons can be easily escaped through the drain 662 connected to the power supply voltage VDD during reset, so that N The electrons remaining in the well 640 may be effectively removed.
  • a silicide layer for metal contact is formed on the drain 662 and the reset gate 663.
  • the N-well 640 and other unit pixels may be independently maintained as floating bodies, and when Reset is On, all unit pixels may be initialized under the same condition.
  • Reset when Reset is Off, that is, when the unit pixel is operating, the depletion layer is spread around the lower part by providing a reverse bias condition to the power supply voltage VDD outside the N-well 640 to solve the interference problem between the N-wells.
  • the P-type substrate 630 is connected to the ground voltage GND, but the drain 662 for initialization has a reverse bias between the drain 662 and the P-type substrate 650 since the power supply voltage VDD is connected.
  • Depletion layer may be increased around the bottom (662).
  • a high voltage may be applied through the control gate 623 of the NMOS 620 to remove the charge remaining in the connection portion between the PMOS 610 and the NMOS 620.
  • the Vds of the unit pixel is completed by the bottom voltage connected to the IVC (not shown) through the NMOS 620 which is the select transistor, and the pixel current is transferred to the IVC through the switching of the NMOS 620. Delivered.
  • the Vt of the NMOS 620 may be low in order to less affect the characteristics of the unit pixel 600 due to the MOSFET characteristics of the NMOS 620.
  • NMOS transistors used for a unit pixel in a CIS have a native or medium Vt, which has a lower Vt than a general NMOS.
  • the SEL control signal acting on the control gate 623 of the NMOS 620 is applied at a voltage of 10-25% higher than 3.3 V, which is generally applied using, for example, a charge pump, or the like.
  • the SEL control signal may be 4-4.5V.
  • an electrical potential barrier may be provided under the channel of the NMOS 620.
  • An electrical potential barrier can be formed by adding a HAL implant under the channel.
  • FIG. 35 is still another exemplary diagram illustrating a circuit of a unit pixel of an image sensor
  • FIG. 36 is a diagram illustrating a circuit cross section of the unit pixel of the image sensor illustrated in FIG. 35.
  • the unit pixel 700 photoelectrically converts incident light and outputs pixel current.
  • the unit pixel 700 includes an NMOS 710 serving as a light receiving unit for photoelectric conversion of incident light and an NMOS 720 connected to the NMOS 710 and serving as a switch.
  • the NMOS 710 controls the magnitude of pixel current flowing through a channel formed between a source and a drain by an electric field by a floating gate polarized by incident light, and the NMOS 720 operates as a select transistor to output pixel current.
  • the unit pixel 700 is selected and an exposure time is determined.
  • the SEL control signal applied to the gate of the NMOS 720 may be a voltage signal greater than the power supply voltage VDD.
  • the bodies of NMOS 710 and NMOS 720 share a P-type substrate, may be P-wells with different doping concentrations, and are formed of floating bodies.
  • the unit pixel 700 inputs three N + regions 701, 702, and 703 formed at a predetermined distance on a P-type substrate, and a floating gate 704 and an SEL control signal formed on an insulating layer positioned between the regions. Receiving control gate 705.
  • the first N + region 701 operates as a drain of the NMOS 710 and is supplied with a power supply voltage VDD.
  • the second N + region 702 acts as the source of the NMOS 710 and the drain of the NMOS 720.
  • a floating gate 704 is formed over the insulating layer located between the first N + region 701 and the second N + region 702.
  • the third N + region 703 operates as a source of the NMOS 720 and is connected to the IVC to output pixel current.
  • a control gate 705 is formed over the insulating layer located between the second N + region 702 and the third N + region 703.
  • the silicide layer for metal contact is formed on the first to third N + regions 701, 702, and 703 and the control gate 705, but the reflection of light is suppressed and the light is absorbed on the floating gate 704. And no silicide layer is formed to facilitate permeation.
  • This structure can combine the two N + regions required for the two NMOSs in the layout implementation of the NMOS into one, that is, the second N + region 702 is the source of the NMOS 710 and the drain of the NMOS 720. It can operate to reduce the size of the unit pixel.
  • the IVC may drive a capacitor or a resistor to convert the output pixel current into a voltage.
  • FIG. 37 is another exemplary diagram illustrating a circuit of unit pixels of an image sensor
  • FIG. 38 is a diagram illustrating a circuit cross section of the unit pixel of the image sensor illustrated in FIG. 37.
  • the unit pixel 750 photoelectrically converts incident light to output pixel current.
  • the unit pixel 750 includes an NMOS 770 serving as a light receiving unit for photoelectric conversion of incident light and an NMOS 760 connected to the NMOS 770 and serving as a switch.
  • the NMOS 770 controls the magnitude of pixel current flowing through a channel formed between a source and a drain by an electric field by a floating gate polarized by incident light, and the NMOS 760 operates as a select transistor to input the driving current I_in.
  • the unit pixel 750 to be received and the exposure time are determined.
  • the SEL control signal applied to the gate of the NMOS 760 may be a voltage signal greater than the power supply voltage VDD.
  • the bodies of NMOS 760 and NMOS 770 share a P-type substrate and are formed of floating bodies.
  • the unit pixel 750 includes three N + regions 751, 752, and 753 formed at a predetermined distance on a P-type substrate, and a control gate 754 and a floating gate 755 formed on an insulating layer disposed between the regions. It is composed.
  • the first N + region 751 operates as a drain of the NMOS 760, and a driving current I_in is applied.
  • the second N + region 752 acts as the source of the NMOS 760 and the drain of the NMOS 770.
  • the control gate 754 is formed on the insulating layer positioned between the first N + region 751 and the second N + region 752.
  • the third N + region 753 operates as a source of the NMOS 770 and consumes the applied driving current I_in connected to the ground voltage GND.
  • a floating gate 755 is formed on the insulating layer positioned between the second N + region 752 and the third N + region 753.
  • a silicide layer for metal contact is formed on the first to third N + regions 751, 752, and 753 and the control gate 754, but the reflection of light is suppressed and the light is absorbed on the floating gate 755. And no silicide layer is formed to facilitate permeation.
  • This structure has an advantage in that the size of the unit pixel can be reduced by combining two N + regions required for two NMOSs into one in implementing the layout of the NMOS.
  • the IVC charges the capacitor and supplies the driving current I_in to the light receiving unit 770 through the SEL control gate 754 to consume the ground voltage GND, thereby reducing the voltage charged by the reset by the light receiving unit 770.
  • a change in charge amount can be generated as a signal.
  • the IVC may be further included in the structure or using a current mirror in the circuit, and may convert the mirrored current into a voltage signal.
  • FIG. 39 is another exemplary diagram illustrating a circuit of unit pixels of an image sensor
  • FIG. 40 is a diagram illustrating a circuit cross section of the unit pixel of the image sensor illustrated in FIG. 39.
  • the unit pixel 800 photoelectrically converts incident light and outputs pixel current.
  • the unit pixel 800 includes an NMOS 810 serving as a light receiving unit for photoelectric conversion of incident light and a PMOS 820 connected to the NMOS 810 to serve as a switch.
  • the NMOS 810 controls the magnitude of the pixel current flowing through the channel formed between the drain and the source by the electric field caused by the floating gate polarized by the incident light
  • the PMOS 820 operates as a select transistor to output the pixel current.
  • the unit pixel 800 is selected and an exposure time is determined.
  • the SEL control signal applied to the gate of the PMOS 820 is turned on to the ground voltage GND, and a voltage greater than the power supply voltage VDD may be applied to the body.
  • NMOS 810 is formed on a P-type substrate, and the body is floated.
  • PMOS 820 is formed in the N-well formed on the P-type substrate, the body is connected to VDD.
  • the NMOS 810 is formed on top of an insulating layer formed between the first N + region 811, the second N + region 812, and the first N + region 811 and the second N + region 812 formed on the P-type substrate. It is composed of a floating gate 813 formed.
  • the PMOS 820 is a control gate 823 formed on top of an insulating layer located between the first P + region 821, the second P + region 822, and the first P + region 821 and the second P + region 822.
  • the first N + region 811 operates as a drain of the NMOS 810, and a power supply voltage VDD is applied.
  • the second N + region 812 acts as the source of the NMOS 810.
  • a floating gate 813 is formed between the first N + region 811 and the second N + region 812.
  • the first P + region 821 acts as a source and is connected to the source of the NMOS 810.
  • the second P + region 822 operates as a drain of the PMOS 820 and is connected to the IVC to output pixel current.
  • the control gate 823 is formed between the first P + region 821 and the second P + region 822.
  • the third N + region 824 is connected to the power supply voltage VDD.
  • the power supply voltage VDD may be a reference voltage for the PMOS 820 to operate as a switch.
  • a silicide layer for metal contact is formed on the first to third N + regions 811, 812, and 824, the first and second P + regions 821 and 822, and the control gate 823, but the floating gate 813 is formed.
  • the silicide layer is not formed on the upper side of the upper surface.
  • the select transistor PMOS of the plurality of unit pixels may be configured.
  • the size of the unit pixel can be reduced as a whole by implementing a plurality of PMOS switching functions in one N-well.
  • the IVC may drive a capacitor or a resistor to convert the output pixel current into a voltage.
  • FIG. 41 is another exemplary diagram illustrating a circuit of unit pixels of an image sensor
  • FIG. 42 is a diagram illustrating a circuit cross section of the unit pixel of the image sensor illustrated in FIG. 41.
  • the unit pixel 850 photoelectrically converts incident light and outputs pixel current.
  • the unit pixel 850 includes an NMOS 870 serving as a light receiving unit for photoelectric conversion of incident light and a PMOS 860 connected to the NMOS 870 and serving as a switch.
  • the NMOS 870 controls the magnitude of the pixel current flowing in the channel formed between the drain and the source by the electric field of the floating gate polarized by the incident light
  • the PMOS 860 operates as a select transistor to input the driving current I_in.
  • the unit pixel 850 to be received is selected and an exposure time is determined.
  • the SEL control signal applied to the gate of the PMOS 860 is turned on to the ground voltage GND, and a voltage greater than the power supply voltage VDD may be applied to the body.
  • PMOS 860 is formed in the N-well formed on the P-type substrate, the body is connected to VDD.
  • NMOS 870 is formed on a P-type substrate, and the body is floated.
  • the PMOS 860 is a control gate 863 formed on top of an insulating layer located between the first P + region 861, the second P + region 862, and the first P + region 861 and the second P + region 862.
  • a third N + region 864 wherein the first P + region 861, the second P + region 862, and the third N + region 864 are all formed in the N-well.
  • the NMOS 870 is formed on top of an insulating layer located between the first N + region 871, the second N + region 872, and the first N + region 871 and the second N + region 872 formed in the P-type substrate. It is composed of a floating gate 873 formed.
  • the first P + region 861 operates as a source and a driving current I_in is applied.
  • the second P + region 862 operates as the drain of the PMOS 860.
  • the control gate 863 is formed between the first P + region 861 and the second P + region 862.
  • the third N + region 864 is connected to the power supply voltage VDD.
  • the power supply voltage VDD may be a reference voltage for the PMOS 860 to operate as a switch.
  • the first N + region 871 operates as the drain of the NMOS 870 and is connected to the drain of the PMOS 860.
  • the second N + region 872 operates as a source of the NMOS 870 and consumes the applied driving current I_in connected to the ground voltage GND.
  • a first floating gate 873 is formed between the first N + region 871 and the second N + region 872.
  • a silicide layer for metal contact is formed on the first and second P + regions 861 and 862, the first to third N + regions 871, 872 and 864, and the control gate 863, but the first floating A silicide layer is not formed on the gate 873 in order to suppress reflection of light and to facilitate absorption and transmission of light.
  • the select transistor PMOS of the plurality of unit pixels may be configured.
  • the size of the unit pixel can be reduced as a whole by implementing a plurality of PMOSs that switch to one N-well.
  • the IVC may generate a charge amount change in which the voltage charged by the reset is reduced by the light receiver 870 by providing the charge charged in the capacitor to the driving current I_in to consume the ground voltage GND.
  • the IVC may be further included in the structure or using a current mirror in the circuit, and may convert the mirrored current into a voltage signal.
  • FIG. 43 is another exemplary diagram illustrating a circuit of a unit pixel of an image sensor
  • FIG. 44 is a diagram illustrating a circuit cross section of the unit pixel of the image sensor illustrated in FIG. 43.
  • the unit pixel 900 photoelectrically converts incident light to output pixel current.
  • the unit pixel 900 includes a PMOS 910 serving as a light receiving unit for photoelectric conversion of incident light and a PMOS 920 connected to the PMOS 910 and serving as a switch.
  • the PMOS 910 controls the magnitude of pixel current flowing through a channel formed between a source and a drain by an electric field by a floating gate polarized by incident light, and the PMOS 920 operates as a select transistor to output pixel current.
  • the unit pixel 900 is selected and an exposure time is determined.
  • the SEL control signal applied to the control gate of the PMOS 920 is a negative voltage lower than the ground voltage GND. 920 may be turned on. Meanwhile, since the body of the PMOS 920 is floated together with the PMOS 910 serving as the light receiving unit, when the power voltage VDD applied to the PMOS 910 is applied at a high voltage, the PMOS (ground) is applied to the ground voltage GND. 920 may be turned on.
  • the bodies of the PMOS 910 and PMOS 920 share an N-well formed in a P-type substrate, and are formed as floating bodies.
  • the unit pixel 900 includes three P + regions 901, 902, and 903 formed at a predetermined distance on the N-well, and one floating gate 904 and one control gate 905 formed between the regions. do.
  • the first P + region 901 operates as a source of the PMOS 910 and is supplied with a power supply voltage VDD.
  • the second P + region 902 acts as the drain of the PMOS 910 and the source of the PMOS 920.
  • This structure has the advantage of reducing the size of the unit pixel by combining the two P + regions required for each two PMOS in the layout implementation of the PMOS.
  • a floating gate 904 is formed over the insulating layer located between the first P + region 901 and the second P + region 902.
  • the third P + region 903 operates as a drain of the PMOS 920 and is connected to the IVC to output pixel current.
  • the control gate 905 is formed on the insulating layer positioned between the second P + region 902 and the third P + region 903.
  • the silicide layer for metal contact is formed on the first to third P + regions 901, 902, and 903 and the control gate 905, but the reflection of light is suppressed and the light is absorbed on the floating gate 904. And no silicide layer is formed to facilitate permeation.
  • the IVC may drive a capacitor or a resistor to convert the output pixel current into a voltage.
  • FIG. 45 is still another exemplary diagram illustrating a circuit of unit pixels of an image sensor
  • FIG. 46 is a diagram illustrating a circuit cross section of the unit pixel of the image sensor illustrated in FIG. 45.
  • the unit pixel 950 photoelectrically converts incident light to output pixel current.
  • the unit pixel 950 includes a PMOS 970 serving as a light receiving unit for photoelectric conversion of incident light and a PMOS 960 connected to the PMOS 970 and serving as a switch.
  • the PMOS 970 controls the magnitude of the pixel current flowing through the channel formed between the source and the drain by the electric field by the floating gate polarized by the incident light, and the PMOS 960 operates as a select transistor to input the driving current I_in.
  • a unit pixel 950 is selected and a exposure time is determined.
  • the SEL control signal applied to the control gate of the PMOS 960 is a negative voltage lower than the ground voltage GND. 960 may be turned on.
  • the body of the PMOS 960 is floated together with the PMOS 970 which is the light receiving unit, the ground voltage is applied when the power supply voltage VDD supplying I_in from the outside of the unit pixel 950 is applied at a high voltage.
  • the PMOS 960 can be turned on by GND.
  • the bodies of PMOS 960 and PMOS 970 share an N-well formed in a P-type substrate and are formed of floating bodies.
  • the unit pixel 950 includes three P + regions 951, 952, and 953 formed at a predetermined distance on the N-well, and one control gate 954 and one floating gate 955 formed between the regions. .
  • the first P + region 951 operates as a source of the PMOS 960, and a driving current I_in is applied.
  • the second P + region 952 acts as the drain of the PMOS 960 and the source of the PMOS 970. This structure has the advantage of reducing the size of the unit pixel by combining the two P + regions required for each two PMOS in the layout implementation of the PMOS.
  • the control gate 954 is formed on the insulating layer positioned between the first P + region 951 and the second P + region 952.
  • the third P + region 953 acts as a drain of the PMOS 970 and consumes the applied driving current I_in connected to the ground voltage GND.
  • a floating gate 955 is formed on the insulating layer positioned between the second P + region 952 and the third P + region 953.
  • a silicide layer for metal contact is formed on the first to third P + regions 951, 952, and 953 and the control gate 954, but the reflection of light is suppressed and the light is absorbed on the floating gate 955. And no silicide layer is formed to facilitate permeation.
  • the IVC may generate a change in the charge amount of the voltage charged by the reset by the light receiving unit 770 by providing the charge charged in the capacitor to the driving current I_in to consume the ground voltage GND.
  • the IVC may be further included in the structure or using a current mirror in the circuit, and may convert the mirrored current into a voltage signal.
  • FIG. 47 is another exemplary diagram illustrating a circuit of unit pixels of an image sensor
  • FIG. 48 is a diagram illustrating a circuit cross section of the unit pixel of the image sensor illustrated in FIG. 47.
  • the unit pixel 1000 photoelectrically converts incident light to output pixel current.
  • the unit pixel 1000 includes a PMOS 1020 serving as a light receiving unit for photoelectric conversion of incident light and an NMOS 1010 connected to the PMOS 1020 to serve as a switch.
  • the PMOS 1020 controls the magnitude of pixel current flowing through a channel formed between a source and a drain by an electric field by a floating gate polarized by incident light
  • the NMOS 1010 operates as a select transistor to input the driving current I_in.
  • a function of selecting a unit pixel 1000 to be received and determining an exposure time is performed.
  • the SEL control signal applied to the gate of the NMOS 1010 may be a voltage signal greater than the power supply voltage VDD.
  • the NMOS 1010 is formed on a P-type substrate, and the body is connected to the ground voltage GND.
  • PMOS 1020 is formed in an N-well formed on a P-type substrate, and the body is floated.
  • the NMOS 1010 is formed on top of an insulating layer located between the first N + region 1011, the second N + region 1012, the first N + region 1011 and the second N + region 1012 formed on the P-type substrate.
  • the PMOS 1020 is a floating gate 1023 formed on top of an insulating layer positioned between the first P + region 1021, the second P + region 1022, and the first P + region 1021 and the second P + region 1022.
  • the first P + region 1021 and the second P + region 1022 are formed in the N-well.
  • the first N + region 1011 operates as a drain and a driving current I_in is applied.
  • the second N + region 1012 acts as the source of the NMOS 1010.
  • the control gate 1013 is formed on the insulating layer positioned between the first N + region 1011 and the second N + region 1012.
  • the third P + region 1014 is connected to the ground voltage GND.
  • the ground voltage GND may be a reference voltage for the NMOS 1010 to operate as a switch.
  • the first P + region 1021 operates as a source of the PMOS 1020 and is connected to the source of the NMOS 1010.
  • the second P + region 1022 acts as a drain of the PMOS 1020 and consumes the applied driving current I_in connected to the ground voltage GND.
  • a floating gate 1023 is formed on the insulating layer positioned between the first P + region 1021 and the second P + region 1022. Silicide layers for metal contact are formed on the first and second N + regions 1011 and 1012, the first to third P + regions 1021, 1022 and 1014, and the control gate 1013, but the floating gate ( On top of 1023, no silicide layer is formed to suppress reflection of light and to facilitate absorption and transmission of light.
  • the IVC may generate a change in the charge amount of the voltage charged by the reset by the light receiving unit 770 by providing the charge charged in the capacitor to the driving current I_in to consume the ground voltage GND.
  • the IVC may be further included in the structure or using a current mirror in the circuit, and may convert the mirrored current into a voltage signal.
  • FIG. 49 is a diagram illustrating a circuit of a unit pixel of an image sensor implemented on an SOI substrate.
  • the incident light may be transmitted without being completely absorbed by the floating gate of the unit pixel.
  • visible light in the long wavelength band is absorbed by the depletion region formed at the interface between the N-well and the P-type substrate after passing through the floating gate to generate electron-hole pairs.
  • the generated holes move to the P-type substrate, but a certain amount of electrons may remain in the N-well.
  • Most of the electrons move to the source to which the power supply voltage is applied, but a certain amount of electrons cannot move to the source due to the potential barrier by the interface acting as the PN junction surface. If the electron density of the N-well increases due to the remaining electrons, negative effects such as an afterimage effect may occur.
  • the supply voltage or current can be supplied to the N-well to continuously remove the electrons remaining in the N-well.
  • an SOI substrate may be used in order not to form an interface which is the cause of electron retention.
  • An N-well 1105 is formed over the SiO 2 layer 1100.
  • the SOI substrate is independent of temperature change, and has a large noise reduction effect.
  • the silicon layer on the top of the SiO 2 (1105) may be formed thin with a thickness D6 of 100 ⁇ 200nm.
  • a wafer having a thin thickness D6 of the silicon layer on the top of SiO 2 1105 is used.
  • Using a wafer with a thin thickness D6 of the silicon layer can reduce the generation of electron-hole pairs by near infrared rays in the floating gate and N-well. Through this, it is possible to prevent color distortion due to near infrared rays, there may be an advantage that does not need to use an infrared cut filter additionally attached to the lower portion of the external optical lens.

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Abstract

기판상에 형성되며 입사된 빛을 전기 신호로 변환하는 단위 화소가 제공된다. 단위 화소는 전원전압이 인가되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 소스, 소스로부터 이격되어 형성되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 드레인, 소스와 드레인 사이에 형성되어 전류가 흐르는 채널, 채널의 상부에 형성되는 절연층, 및 빛의 흡수를 용이하게 하기 위해서 상부에 실리사이드층이 형성되지 않은 Nonsal구조를 가지며, 소스와 드레인 사이에 위치하도록 절연층의 상부에 형성되며, 입사된 빛에 의해 발생한 전자-정공쌍에 의한 전계로 채널을 흐르는 전류량을 제어하는 플로팅 게이트를 포함하되, 단위 화소의 바디는 플로팅되고, 전계는 소스에 인가된 전원전압에 의해 소스측으로 집중된 전자와 드레인측으로 집중된 정공에 의해 채널에 전계를 작용하게 한다.

Description

이미지 센서의 단위 화소
본 발명은 이미지 센서에 관한 것으로, 상세하게는 고감도 특성을 갖는 이미지 센서의 단위 화소에 관한 것이다.
이미지 센서는 빛을 전기 신호로 변환하는 센서이다. 대표적인 이미지 센서로 CMOS를 이용한 APS(Active Pixel Sensor), PPS(Passive Pixel Sensor)가 있다. 이러한 이미지 센서에 사용되는 포토 다이오드는 입사된 빛을 축적하여 전기 신호로 변환한다. 일반적인 포토 다이오드는 적은 광량에 대해서는 낮은 전류를 출력하므로, 신호 처리가 가능하도록 많은 전하를 축적하기 위해서는 노출 시간을 늘려야 한다. 따라서 일반적인 포토 다이오드를 사용하는 이미지 센서를 고속 카메라에 적용하기가 어렵다. 또한, 주변이 어두운 환경에서는 입사되는 빛의 양이 작기 때문에 이러한 이미지 센서를 이용하여 생성된 영상의 품질에 문제가 발생한다. 고감도 특성을 갖는 이미지 센서의 단위 화소에 대한 연구가 진행되고는 있으나, 여전히 잔상 효과나 메모리 효과를 해결하고 있지 못한 실정이다.
본 발명의 일측면에 따르면, 기판상에 형성되며 입사된 빛을 전기 신호로 변환하는 단위 화소가 제공된다. 단위 화소는 전원전압이 인가되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 소스, 소스로부터 이격되어 형성되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 드레인, 소스와 드레인 사이에 형성되어 전류가 흐르는 채널, 채널의 상부에 형성되는 절연층, 및 빛의 흡수를 용이하게 하기 위해서 상부에 실리사이드층이 형성되지 않은 Nonsal구조를 가지며, 소스와 드레인 사이에 위치하도록 절연층의 상부에 형성되며, 입사된 빛에 의해 발생한 전자-정공쌍에 의한 전계로 채널을 흐르는 전류량을 제어하는 플로팅 게이트를 포함하되, 단위 화소의 바디는 플로팅되고, 전계는 소스에 인가된 전원전압에 의해 소스측으로 집중된 전자와 드레인측으로 집중된 정공에 의해 채널에 전계를 작용하게 한다.
일 실시예에 따르면, 절연층은 플로팅 게이트의 하부에서 연장되도록 형성될 수 있다.
일 실시예에 따르면, 절연층의 두께는 7nm 내지 10nm 일 수 있다.
일 실시예에 따르면, 절연층은 high-K 절연체로 형성될 수 있다.
일 실시예에 따르면, 플로팅 게이트는 진성으로 도핑될 수 있다.
일 실시예에 따르면, 플로팅 게이트의 두께는 100nm 내지 1um 일 수 있다.
일 실시예에 따르면, 플로팅 게이트의 하부 모서리는 면으로 형성되어 전자가 분산되도록 할 수 있다.
일 실시예에 따르면, 절연층은 소스와 드레인 사이에 위치하며 양측면이 경사진 트렌치에 형성될 수 있다.
일 실시예에 따르면, 소스는 플로팅 게이트의 일측 하부에 형성되는 LDD(Lightly doped drain) 영역, LDD 영역의 일측에 형성되는 P+ 영역, 메탈 컨택을 위해서 P+ 영역의 상부의 적어도 일부에 형성되는 실리사이드층을 포함할 수 있다.
일 실시예에 따르면, LDD 영역은 플로팅 게이트의 일측 하부에 일정 깊이로 형성되어 절연층으로부터 이격될 수 있다.
일 실시예에 따르면, LDD 영역은 플로팅 게이트과의 전계를 낮추기 위해 낮은 도핑 농도로 형성될 수 있다.
일 실시예에 따르면, 기판은 Epitaxial wafer 일 수 있다.
일 실시예에 따르면, 기판은 SOI wafer일 수 있다.
본 발명의 다른 측면에 따르면, 기판상에 형성되며 입사된 빛을 전기 신호로 변환하는 단위 화소가 제공된다. 단위 화소는 입사된 빛에 의해 화소 전류를 출력하는 수광부 및 화소 전류의 출력을 제어하는 셀렉트 트랜지스터를 포함하되, 수광부는 상부에 메탈 컨택을 위한 실리사이드층이 형성된 소스, 소스로부터 이격되어 형성되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 드레인, 소스와 드레인 사이에 형성되어 전류가 흐르는 채널, 채널의 상부에 형성되는 절연층, 빛의 흡수를 용이하게 하기 위해서 상부에 실리사이드층이 형성되지 않은 Nonsal구조를 가지며, 소스와 드레인 사이에 위치하도록 절연층의 상부에 형성되며, 입사된 빛에 의해 발생한 전자-정공쌍에 의한 전계로 채널을 흐르는 전류량을 제어하는 플로팅 게이트를 포함하고, 단위 화소의 바디는 플로팅되며, 전계는 소스에 인가된 전원전압에 의해 소스측으로 집중된 전자와 드레인측으로 집중된 정공에 의해 발생된다.
일 실시예에 따르면, 수광부는 기판에 형성된 N-well에 형성될 수 있다.
일 실시예에 따르면, 수광부는 N-well에 형성되며 리셋 신호를 입력 받는 Reset단을 더 포함할 수 있다.
일 실시예에 따르면, N-well에 형성된 드레인, 기판에 형성되며, 전원전압을 입력 받는 소스, 및 드레인과 소스 사이에 위치하며 리셋 신호를 입력 받는 리셋 게이트를 더 포함할 수 있다.
일 실시예에 따르면, 셀렉트 트랜지스터의 바디는 접지에 연결될 수 있다.
일 실시예에 따르면, 수광부와 셀렉트 트랜지스터는 바디를 공유할 수 있다.
일 실시예에 따르면, 셀렉트 트랜지스터의 게이트에 높은 전압을 인가하기 위한 전하 펌프를 더 포함할 수 있다.
일 실시예에 따르면, 플로팅 게이트의 상부로부터 이격되어 형성된 분극 유도 구조를 더 포함할 수 있다.
이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다.
도 1은 이미지 센서의 단위 화소의 회로를 도시한 예시도이다.
도 2는 도 1에 도시된 이미지 센서의 단위 화소의 회로 단면을 개략적으로 도시한 예시도이다.
도 3은 도 1에 도시된 이미지 센서의 단위 화소의 동작 원리를 설명하기 위한 예시도이다.
도 4는 단위 화소의 수광부의 구조를 예시적으로 도시한 도면이다.
도 5는 도 4에 도시된 게이트의 모서리 부분의 구조를 상세하게 도시한 예시도이다.
도 6은 도 4에 도시된 게이트의 모서리 부분의 구조를 상세하게 도시한 다른 예시도이다.
도 7은 단위 화소의 수광부의 다른 구조를 예시적으로 도시한 도면이다.
도 8은 도 7에 도시된 게이트의 모서리 부분의 구조를 상세하게 도시한 예시도이다.
도 9, 10, 11, 12, 13, 14, 15 및 16은 도 4에 도시된 이미지 센서의 단위 화소의 수광부를 제조하는 과정을 도시한 예시도이다.
도 17, 18, 19, 20, 및 21은 단위 화소의 게이트의 하부 모서리를 면으로 형성하는 과정을 도시한 예시도이다.
도 22, 23, 24, 및 25는 단위 화소의 게이트의 하부 모서리를 면으로 형성하는 다른 과정을 도시한 예시도이다.
도 26, 27, 28, 및 29는 단위 화소의 게이트의 하부 모서리를 면으로 형성하는 또 다른 과정을 도시한 예시도이다.
도 30은 이미지 센서의 단위 화소의 회로를 도시한 다른 예시도이다.
도 31은 도 30에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 32는 도 1 또는 도 30에 도시된 이미지 센서의 단위 화소의 N-Well을 전위적으로 분리하기 위한 구조를 설명하기 위한 예시도이다.
도 33은 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
도 34는 도 33에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 35는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
도 36은 도 35에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 37은 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
도 38은 도 37에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 39는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
도 40은 도 39에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 41은 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
도 42는 도 41에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 43은 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
도 44는 도 43에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 45는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
도 46은 도 45에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 47은 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
도 48은 도 47에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 49는 SOI 기판에 구현된 이미지 센서의 단위 화소의 회로를 도시한 예시도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 이미지 센서의 단위 화소의 회로를 도시한 예시도이다.
단위 화소(100)는 빛을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(100)는 입사된 빛을 광전변환하는 수광부 역할을 하는 PMOS(110)와 PMOS(110)에 연결되어 스위치 역할을 하는 NMOS(120)로 구성된다. 여기서, PMOS(110)는 입사된 빛으로 분극된 플로팅 게이트에 의한 전계로 소스와 드레인간 형성된 채널을 흐르는 화소 전류의 크기를 제어하며, NMOS(120)는 셀렉트 트랜지스터로서 화소 전류를 출력할 단위 화소(100)를 선택하고 노출 시간을 결정하는 기능을 수행한다. NMOS(120)는 제어 게이트에 인가되는 SEL 제어 신호에 의해 스위칭 동작을 하며, SEL 제어 신호는 전원전압 VDD보다 큰 전압 신호일 수 있다. 여기서, NMOS는 Vth가 낮은 Native 또는 Medium Vt의 트랜지스터일 수 있다.
PMOS(110)의 소스는 전원전압 VDD에 결합되며, 드레인은 NMOS(120)의 드레인에 결합된다. PMOS(110)의 바디는 플로팅 바디로 형성되며, NMOS(120)의 바디는 접지전압 GND에 연결된다. 한편, 화소 영역에서 NMOS(120)의 바디 혹은 P-well은 플로팅 바디로도 형성될 수 있다. NMOS(120)의 소스는 화소 전류를 출력하며, 출력된 화소 전류는 IVC(I-V Converter)에 인가될 수 있다. PMOS(110) 및 NMOS(120)는 일반적인 MOSFET 공정을 통해 구현될 수 있다.
단위 화소(100)의 동작은 다음과 같다. NMOS(120)와 동일한 기판상에 형성된 PMOS(110)의 소스에 전원전압 VDD를 인가하면, N-well과 p형 기판이 대면하는 모든 영역에서 PN접합면이 형성되고 역바이어스로 인해서 전기적으로 중성상태인 공핍영역이 두껍게 형성된다. 또한 전원전압은 PMOS(110)의 소스와 드레인사이에 전계에 의해서 P채널이 유도된다. 이후, 수광부인 PMOS(110)로 빛이 입사되면, 광자가 플로팅 게이트와 공핍영역이 생성된 N-well의 하부 접합면에 입사되어 전자-정공쌍(EHP; Electron hole pair)이 생성된다. PMOS(110)의 플로팅 게이트에서는 분극 현상으로 인해 플로팅 게이트의 하부에 위치한 N-well, 즉, 드레인과 소스 사이에 P채널을 완성하게 된다. PMOS(110)와 연결된 NMOS(120)의 게이트에 전압이 인가되고 NMOS(120)에 형성된 소스와 드레인 사이에 채널이 형성되어 PMOS(110)에 형성된 신호 전하를 받아 화소 전류를 출력한다. 종래의 씨모스 이미지 센서는 하나의 광자가 하나의 전자-정공쌍을 생성시키는 반면, 단위 화소(100)의 PMOS(110)는 하나의 광자가 증폭된 PMOS의 채널전류를 유도한다. 따라서, 광전류의 전류 이득이 100~1000에 달하여 소량의 빛이 입사되는 저조도에서도 영상의 구현이 가능하며, 종래의 센서보다 전하축적시간을 100~1000배 줄일 수 있다. 이로 인해, 전하축적 시간이 1프레임 또는 1라인이 아닌 수십 클럭의 지연만으로 충분하므로 긴 인테그레이션 시간이 불필요하여 고속의 동영상 구현을 가능하게 한다.
도 2는 도 1에 도시된 이미지 센서의 단위 화소의 회로 단면을 개략적으로 도시한 예시도이다.
PMOS(110)는 P 형 기판(150)에 형성된 N-well(140)에 형성되며, 바디는 플로팅된다. NMOS(120)는 P 형 기판(150)에 형성되며, 바디는 접지전압 GND에 연결된다. PMOS(110)는 N-well(140)에 형성된 제1 P+ 영역(111)과 제2 P+ 영역(112), 및 제1 P+ 영역(111)과 제2 P+ 영역(112) 사이에 위치한 절연층의 상부에 형성된 플로팅 게이트(113)로 구성된다. NMOS(120)는 P 형 기판(150)에 형성된 제1 N+ 영역(121)과 제2 N+ 영역(122), 제1 N+ 영역(121)과 제2 N+ 영역(122) 사이에 위치한 절연층의 상부에 형성된 제어 게이트(123), 및 P 형 기판(150)에 형성된 제3 P+ 영역(114)로 구성된다. 제1 P+ 영역(111)은 PMOS(110)의 소스로 동작하며, 전원전압 VDD가 인가된다. 제2 P+ 영역(112)는 PMOS(110)의 드레인으로 동작한다. 제1 N+ 영역(121)은 NMOS(120)의 드레인으로 동작하며, PMOS(110)의 드레인에 연결된다. 제2 N+ 영역(122)은 NMOS(120)의 소스로 동작하며, IVC에 연결되어 화소 전류를 출력한다. 제1 N+ 영역(121)과 제2 N+ 영역(122) 사이에 위치한 절연층의 상부에 제어 게이트(123)가 형성된다. 제3 P+ 영역(114)은 접지전압 GND에 연결된다. 여기서, 접지전압 GND는 NMOS(120)가 스위치로 동작하기 위한 기준 전압이 될 수 있다. 또한, 단위 화소 상호간에 고립되는 역할을 할 수 있다. 제1 내지 제3 P+ 영역(111, 112, 113), 제1 및 제2 N+ 영역(121, 122), 및 제어 게이트(123)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성되나, 플로팅 게이트(113)의 상부에는 빛의 반사를 억제하고 빛의 흡수 및 투과를 용이하게 하기 위하여 실리사이드층이 형성되지 않는다. 또한, 실리사이드층은 Ohmic Contact을 위한 목적으로 형성되므로, 실리사이드층은 플로팅 게이트(113)에 자유전자를 공급하는 사이트의 역할을 할 수 있다. 따라서, 플로팅 게이트(113)의 상부에 실리사이드층을 형성하지 않는 Nonsal 구조는 빛의 흡수 및 투과를 용이하게 할 뿐 아니라 자유전자에 의한 영향도 제거할 수 있다. 한편, 픽셀 외부에 공통으로 컬럼라인에 연결된 IVC는 커패시터 또는 저항을 드라이빙하여 출력된 화소 전류를 전압으로 변환할 수 있다.
도 3은 도 1에 도시된 이미지 센서의 단위 화소의 동작 원리를 설명하기 위한 예시도이다.
플로팅 게이트(113)는 N-로 도핑된 폴리실리콘으로 형성될 수 있으며, 빛의 흡수 파장대를 넓게 하기 위해 100nm 내지 1um의 두께로 형성될 수 있다. 일반적인 MOSFET 공정에 따라 제작되는 경우, 플로팅 게이트(113)는 200~300nm의 두께로 형성되며 400nm 이하의 단파장은 대부분 흡수하지만, 가시광의 장파장대역, 예를 들어, 500~1,100nm은 상당량 투과시킨다. 따라서 투과율이 높은 장파장대역의 흡수율을 높이기 위해서 플로팅 게이트(113)의 두께를 증가시킬 수 있다. 플로팅 게이트(113)의 두께 증가로 인해 빛에 의한 플로팅 게이트(113) 내에서의 EHP 생성 확률이 증가될 수 있다. 또한 PIP(polysilicon-insulator-polysilicon) 커패시터 방식을 지원하는 공정에서는, 폴리실리콘을 적층시키고 수직으로 서로 연결하여 게이트로 이용함으로써, 플로팅 게이트(113)의 두께를 증가시킨 것과 같은 효과를 줄 수 있다. 한편, 플로팅 게이트(113)의 두께를 증가시킴으로써, N-well 및/또는 P형 기판 내부까지 입사한 빛에 의한 EHP 생성을 감소시킬 수도 있다.
좌측에 도시된 플로팅 게이트(113a)는 빛이 조사되지 않은 상태에서의 전자 분포를 나타낸다. 계면 전류(Surface current)에 의한 노이즈 발생을 최소화하는 Buried Channel을 PMOS 소스와 PMOS 드레인 사이에 형성하기 위해, 플로팅 게이트(113a)는 N-로 도핑된다. 여기서, 좌측 하단은 PMOS 소스측을 향하고 있으며, 우측 하단은 PMOS 드레인측을 향한다.
중앙에 도시된 플로팅 게이트(113b)는 빛이 입사되어 EHP가 생성되고 전자와 정공이 분극되어 외부 전계에 의해 분포하는 상태를 나타낸다. 플로팅 게이트(113b)에서, 정공에서 분리된 전자는 폴리실리콘의 그레인 경계의 외부에서 자유롭게 이동할 수 있으며, PMOS 소스의 전계효과로 인해 플로팅 게이트(113b)의 좌측 하단, 즉, PMOS 소스에 가까운 위치에 집중된다. 전자가 집중되면서 플로팅 게이트(113b)의 좌측 하부에는 전계가 형성되며, 집중되는 전자의 수가 증가할수록 전계도 강해진다. 한편, 정공은 PMOS 소스와 하부의 채널의 홀 캐리어에 밀려서 플로팅 게이트(113b)의 우측 상단, 즉, PMOS 소스에서 먼 쪽으로 전하(carrier)가 이동하면서 플로팅 게이트(113b) 내부에서 분극 현상이 발생한다. 빛이 사라지면, 분극되었던 전자와 정공은 열적 평형상태가 되기 위해 재결합되어 다시 좌측(113a)과 같은 상태가 된다.
우측은 분극 현상이 발생한 플로팅 게이트(113c)이다. 입사된 빛의 세기가 클수록 EHP 생성이 많아지므로, 따라서 분극 현상도 크게 나타난다. 플로팅 게이트(113c)의 분극 현상으로 인하여 플로팅 게이트(113c)의 하면과 채널의 상면에 전계효과가 작용하면 입사된 빛의 세기에 따라 플로팅 게이트(113c)의 하면의 전하가 증가하여 전계가 크게 걸리는 효과가 나타난다. 이로 인해, PMOS 소스와 PMOS 드레인간 채널이 확장하여 채널을 통해서 흐르는 전류량이 증가하게 된다.
도 4는 단위 화소의 수광부의 구조를 예시적으로 도시한 도면이다.
도 4를 참조하면, P형 기판(200)에 N형 불순물을 주입하여 N-well(205)이 형성되며, N-well(205)에 소스 및 드레인으로 구성되며 N-well의 상부에는 절연층이 형성된 후 폴리실리콘으로 증착 형성된 플로팅 게이트가 구비된 PMOS가 형성된다. N-well(205)에 P+ 불순물을 주입하여 제1 P+ 영역인 소스(210a)와 제2 P+ 영역인 드레인(210b)을 형성한다. 소스(210a) 및 드레인(210b)은 서로 대응되는 구조로서 동일한 공정에 의해서 형성될 수 있다. 소스(210a) 및 드레인(210b)의 상부에는 메탈 컨택을 위한 실리사이드층(235a, 235b)이 각각 형성된다. 실리사이드층(235a, 235b) 사이에 절연층(230)이 위치하며, 절연층(230)의 상부에 폴리실리콘으로 플로팅 게이트(240)가 형성된다. 소스(210a)의 우측 및 드레인(210b)의 좌측에는 각각 LDD(Lightly-doped drain)(215a, 215b)가 형성된다. 플로팅 게이트(240)의 측면에는 LDD(215a, 215b)로의 P+ 불순물 주입을 방지하기 위한 스페이서(245a, 245b)가 형성된다. 한편, N-well(205)은 Buried channel이 형성되는 채널층(225)과 채널에서 생성된 캐리어가 인접한 MOS에 들어가는 것을 방지하기 위해 도핑 농도를 낮춘 캐리어 이탈 방지층(220)이 채널층(225) 하부에 형성된다. 소스(210a)의 좌측 및 드레인(210b)의 우측은 수광부를 구성하는 PMOS를 인접한 다른 MOS와 전기적으로 분리하는 영역(250a, 250b)으로, 예를 들어, Local Oxidation of Silicon (LOCOS) 또는 Shallow Trench Isolation (STI) 방식 등으로 각각 형성될 수 있다. 패시베이션층(255)은 수광부의 상부에 형성된다.
예시적인 실시예로, N-well(205)의 균일성을 위해 Epitaxial wafer가 사용될 수 있다. 도 4에 도시된 수광부는 빛에 의해 여기된 EHP와 바이어스단과의 상호작용으로 인하여 전하분극 현상이 나타나고, 분극된 전하량에 의해 플로팅 게이트(240)의 하부에 전계에 의해 채널이 형성되는 원리를 이용한다. 여기서, 바이어스단은 PMOS의 경우 소스(210a)이다. 도 4에 도시된 구조에서의 Vt는 N-well(205)의 도핑농도에 영향을 받는다. 따라서 이미지센서를 위한 화소 어레이에서 각각의 단위 화소의 특성이 균일하지 못하면 영상 품질이 저하될 수 있는 문제가 발생할 수 있다. 단위 화소 특성의 균일도, 예를 들어, Vt의 균일도를 높이기 위하여, Epitaxial wafer가 사용될 수 있다. Vt는 도핑농도에 비례하므로, 수광부의 동작을 위해서 N-well(205)의 도핑농도가 조절될 수 있다.
예시적인 실시예로, 터널링에 의해 플로팅 게이트(240)의 전하량에 변화가 발생하는 것을 방지하기 위해서, 절연층(230)은 High-K Dielectric으로 형성될 수 있다. 여기서, High-K Dielectric은, 예를 들어, Al2O3, HfSiOx, HfSiON (nitrided hafnium silicates) 등일 수 있다.
예시적인 다른 실시예로, 터널링에 의해 플로팅 게이트(240)의 전하량에 변화가 발생하는 것을 방지하기 위해서, 절연층(230)은 Low-K Dielectric으로 형성될 수 있다. 일반적으로 구리를 사용하지 않는 공정, 예를 들어, 0.11um 공정의 경우에는 Low-K 물질인 fluorine silicon glass (FSG) 또는 undoped silicon dioxide (USG)를 사용하여 Gate Leakage를 줄인다. 수광부를 제조하기 위하여 High-K Dielectric의 적용이 불가하거나 제조비용이 높아지는 공정의 경우, USG 등을 사용함으로써 Low-K Dielectric 물질로도 터널링을 방지할 수 있다.
예시적인 실시예로, 터널링에 의해 플로팅 게이트(240)의 전하량에 변화가 발생하는 것을 방지하기 위해서, LDD(215a, 215b)의 도핑 농도를 낮출 수 있다. 여기서, 일반적인 LDD의 도핑 농도는 1x1015 이하이지만, LDD의 도핑 농도는 공정에 따라 달라지므로, 해당 공정에서 적용하는 도핑 농도 이하가 되도록 도핑 농도를 낮출 수 있다. LDD(215a, 215b)의 도핑 농도를 낮추면, 상대적으로 높은 저항으로 인한 전압 강하가 발생하고 이로 인해 LDD(215a)와 게이트(240)간 전계가 낮아질 수 있다. LDD(215a, 215b)의 도핑 농도를 낮추기 위해서, PMOS의 경우 P-가 되도록 light doped할 수 있다.
도 5는 도 4에 도시된 게이트의 모서리 부분의 구조를 상세하게 도시한 예시도이다. 도 5를 참조하면, 바이어스단으로 동작하는 소스(210a)와 플로팅 게이트(240)의 좌측 하부의 구조가 도시되어 있다. 드레인(210b)과 플로팅 게이트(240)의 우측 하부의 구조는 동일하게 구성되므로 중복된 설명은 생략한다.
예시적인 실시예로, 터널링에 의해 플로팅 게이트(240)의 전하량에 변화가 발생하는 것을 방지하기 위해서, 절연층(230)의 두께 D1이 증가될 수 있다. 여기서, 절연층(230)은 예를 들어, 실리콘 산화물(SiO2)로 형성될 수 있다. 플로팅 게이트(240)와 소스(210a) 사이에 터널링이 발생하여 전자가 소스(210a)로 빠져나가면 플로팅 게이트(240)의 양전하가 증가하게 되어 채널에 흐르는 전류가 감소되는 결과를 초래할 수 있다. 따라서, 터널링은 도 4에 도시된 단위 화소의 수광부의 동작에 부정적인 효과를 초래할 수 있다. 또한, 터널링에 의해, 전자가 플로팅 게이트(240)에서 소스(210a)로 빠져나가면서 전자의 유출과 유입 지연으로 인한 잔상 효과가 발생할 수 있으며, 메모리효과를 발생시킬 수도 있다. 여기서, 메모리효과는 전하가 플로팅 게이트(240)의 defects site 또는 절연층(230) 내부에 계속 갇혀 있어서 전원이 off가 되었다가 on이 되어도 계속 빛에 노출된 것과 같은 이미지가 보이는 현상이다. 따라서, 절연층(230)을 두께 D1을 증가시켜서 전자가 집중되는 플로팅 게이트(240)의 좌측 하부 모서리와 LDD(215a)간의 거리를 증가시킴으로써, 터널링을 방지할 수 있다. 여기서, 3.3V로 동작하는 일반적인 MOS의 경우 절연층의 두께는 7nm 이하이며, 절연층(230)의 두께는 이에 비해 약 20%까지 증가될 수 있는데, 예를 들어, 7nm~10nm일 수 있다. 한편, 1.5V의 경우 절연층(230)의 두께는, 예를 들어, 4nm~6nm일 수 있다.
예시적인 실시예로, 빛의 반사를 억제하고 빛의 흡수 및 투과를 용이하게 하기 위하여 플로팅 게이트(240)는 상부에 실리사이드층이 형성되지 않은 nonsal 구조가 될 수 있다. 플로팅 게이트(240)의 상부에 실리사이드층을 형성하지 않기 위해서, 소스(210a) 및 드레인(210b) 상부에 실리사이드층 형성시 플로팅 게이트(240)의 상부에 실리사이드 보호층(미도시)을 플로팅 게이트(240)의 면적보다 넓게 형성할 수 있다. 여기서, 실리사이드 보호층은 드레인(210a) 및 소스(210b) 상부에 형성된 실리사이드층(235a, 235b)이 메탈 컨택에 문제가 없을 정도까지 확장될 수 있다. 따라서, 절연층(230)의 길이가 D2만큼 증가될 수 있다. 이로 인해, 플로팅 게이트(240)의 상부 일부에 실리사이드층이 형성되거나 플로팅 게이트(240) 하부의 일측이 소스(210a) 또는 드레인(210b) 상부에 형성된 실리사이드층(235a, 235b)에 접촉되지 않도록 할 수 있다. 마스크의 불일치 등으로 인해서 플로팅 게이트(240)의 상부 일부에 실리사이드층이 형성되는 경우, 입사광의 입사를 방해할 수 있다. 한편, 플로팅 게이트(240)의 하부와 실리사이드층(235a, 235b)이 접촉하거나, 플로팅 게이트(240)에 실리사이드층이 형성되면, 자유전자를 공급하는 사이트로서 작용하게 되어 화소간 균일성에 문제를 발생시킬 수 있다. 종래의 마스크와 플로팅 게이트의 면적을 일치시키는 JUST 방식은 양산시 수율문제를 발생할 가능성이 있으며, 플로팅 게이트 일부에 실리사이드층이 형성될 수 있어서 화소간 균일성 문제를 초래할 수 있다.
예시적인 실시예로, 플로팅 게이트(240)는 빛의 흡수율을 높이기 위해 두껍게 형성될 수 있다. 일반적인 MOSFET 공정에 따라 제작되는 경우, 플로팅 게이트(240)는 400nm 이하의 단파장은 대부분 흡수하지만, 가시광의 장파장대역, 예를 들어, 500~1,100nm은 일부 만을 흡수하고 상당량 투과시킨다. 따라서 투과율이 높은 장파장대역의 흡수율을 높이기 위해서 플로팅 게이트(240)의 두께를 증가시킬 수 있다. 플로팅 게이트(240)의 두께 증가로 인해 입사광에 의한 플로팅 게이트(240) 내의 EHP 생성이 증가될 수 있다.
예시적인 실시예로, 플로팅 게이트(240)는 진성(Intrinsic)에 가깝도록 도핑될 수 있다. Buried channel을 형성하기 위해 플로팅 게이트(240)의 극성에 반대로 도핑할 때 플로팅 게이트(240)는 진성에 가깝게 도핑될 수 있다. 예를 들어, PMOS로 수광부를 구현하는 경우, PMOS의 플로팅 게이트는 N형 불순물로 도핑하며, NMOS로 수광부를 구현하는 경우, NMOS의 플로팅 게이트는 P형 불순물로 도핑하여 Buried channel을 형성할 수 있다. 여기서, 진성은 불순물의 농도가 특정 농도, 예를 들어, 1e10/cm3 이하인 경우만을 의미하는 것은 아니며, N형 불순물의 농도와 P형 불순물의 농도가 실질적으로 동일한 경우도 포함할 수 있다. 이로 인해서, 빛이 입사되지 않았을 때 EHP 생성에 의한 전하 분극량을 최소로 유지할 수 있다. 전하 분극량이 최소화되면 LDD(215a, 215b)와 플로팅 게이트(240)간 전계가 낮아질 수 있다.
도 6은 도 4에 도시된 게이트의 모서리 부분의 구조를 상세하게 도시한 다른 예시도이다. 도 6을 참조하면, 바이어스단으로 동작하는 드레인(210a)과 플로팅 게이트(240)의 좌측 하부의 구조가 도시되어 있다. 소스(210b)와 플로팅 게이트(240)의 우측 하부의 구조는 동일하게 구성되므로 중복된 설명은 생략한다.
예시적인 실시예로, 터널링에 의해 플로팅 게이트(240)의 전하량에 변화가 발생하는 것을 방지하기 위해서, LDD(215a)를 깊게 형성할 수 있다. LDD(215a)를 기판의 상부로부터 깊이 D3(>D1)에 형성하기 위해서, LDD accepter Implant 에너지를 높여서 LDD(215a)를 형성한다. LDD accepter Implant 에너지를 높이면, LDD(215a)는 상면이 절연층(230)에 접하지 않는 깊이에 형성될 수 있다. 이로 인해, 플로팅 게이트(240)의 좌측 하부의 모서리로부터 LDD(215a) 사이의 거리 D3가 증가하여 터널링 현상의 발생이 억제될 수 있다.
도 7은 단위 화소의 수광부의 다른 구조를 예시적으로 도시한 도면이다.
도 7을 참조하면, 단위 화소의 수광부는 P형 기판(300)에 N형 불순물을 주입하여 형성된 N-well(305), N-well(305)에 형성된 소스와 드레인, 및 소스와 드레인 사이에 위치한 절연층의 상부에 형성된 플로팅 게이트(340)로 구성된 PMOS이다. 소스(310a) 및 드레인(310b)은 N-well(305)에 P+ 불순물을 주입하여 형성된다. 소스(310a) 및 드레인(310b)은 서로 대응되는 구조로서 동일한 공정에 의해서 형성될 수 있다. 소스(310a) 및 드레인(310b)의 상부에는 메탈 컨택을 위한 실리사이드층(335a, 335b)이 각각 형성된다. 실리사이드층(335a, 335b) 사이에 절연층(330)이 위치하며, 절연층(330)의 상부에 폴리실리콘으로 플로팅 게이트(340)가 형성된다. 여기서, 플로팅 게이트(340)의 하부 모서리는 면 형상으로 형성될 수 있다. 소스(310a)의 우측 및 드레인(310b)의 좌측에는 각각 LDD(315a, 315b)가 형성된다. 플로팅 게이트(340)의 측면에는 LDD(315a, 315b)로의 P+ 불순물 주입을 방지하기 위한 스페이서(345a, 345b)가 형성된다. 한편, N-well(305)은 Buried channel이 형성되는 채널층(325)과 채널에서 생성된 캐리어가 인접한 MOS에 들어가는 것을 방지하기 위해 도핑 농도를 낮춘 캐리어 이탈 방지층(320)이 채널층(325) 하부에 형성된다. 소스(310a)의 좌측 및 드레인(310b)의 우측은 수광부를 구성하는 PMOS를 인접한 다른 MOS와 전기적으로 분리하는 영역(350a, 350b)으로, 예를 들어, LOCOS 또는 STI 방식 등으로 각각 형성될 수 있다.
예시적인 실시예로, N-well(305)의 균일성을 위해 Epitaxial wafer가 사용될 수 있다. 예시적인 실시예로, 터널링에 의해 플로팅 게이트(340)의 전하량에 변화가 발생하는 것을 방지하기 위해서, 절연층(330)은 High-K Dielectric으로 형성될 수 있다. 예시적인 실시예로, 터널링에 의해 플로팅 게이트(340)의 전하량에 변화가 발생하는 것을 방지하기 위해서, 절연층(330)은 Low-K Dielectric으로 형성될 수 있다. 예시적인 실시예로, 터널링에 의해 플로팅 게이트(340)의 전하량에 변화가 발생하는 것을 방지하기 위해서, LDD(315a, 315b)의 도핑 농도를 낮출 수 있다. 예시적인 실시예로, 빛의 반사를 억제하고 빛의 흡수 및 투과를 용이하게 하기 위하여 플로팅 게이트(340)는 상부에 실리사이드층이 형성되지 않은 nonsal 구조가 될 수 있다. 예시적인 실시예로, 플로팅 게이트(340)는 빛의 흡수율을 높이기 위해 두껍게 형성될 수 있다. 예시적인 실시예로, 플로팅 게이트(340)는 진성에 가깝도록 도핑될 수 있다.
도 8은 도 7에 도시된 게이트 모서리 부분의 구조를 상세하게 도시한 예시도이다. 도 8을 참조하면, 바이어스단으로 동작하는 소스(310a)와 플로팅 게이트(340)의 좌측 하부의 구조가 도시되어 있다. 드레인(310b)과 플로팅 게이트(340)의 우측 하부의 구조는 동일하게 구성되므로 중복된 설명은 생략한다.
전계가 특정 부분에 집중되지 않도록 하기 위해서, 플로팅 게이트(340)의 좌측 하부 모서리는 면(341)으로 형성될 수 있다. 도 9 내지 16에 도시된 바와 같이, 소스(310a)와 드레인(310b) 사이에 얕은 트렌치를 형성한 후 절연층(330)을 형성하거나, 도 17 내지 5e에 도시된 바와 같이, 플로팅 게이트(340)의 모서리가 위치하는 절연층(330)상의 부분에 돌기를 형성한 후 플로팅 게이트(340)를 형성하는 방식 등을 통해 플로팅 게이트(340)의 모서리를 면(341)으로 형성할 수 있다. 트렌치를 이용하여 플로팅 게이트(340)의 좌측 하부 모서리를 면(341)으로 형성할 때, 절연층(330)은 제1 절연층(331), 제2 절연층(332), 및 제3 절연층(333)으로 구성될 수 있다. 제1 절연층(331)은 플로팅 게이트(340)의 하면과 채널층(325) 사이에 위치하며 제3 절연층(333)에 비해 기판 안쪽으로 깊이 D4에 형성된다. 제2 절연층(332)은 제1 절연층(331)과 제3 절연층(333)을 연결하며, 게이트(340)의 좌측 하부의 면(341) 및 LDD(315a)의 경사면(316a)을 따라 두께 D5로 형성된다. 제3 절연층(333)은 실리사이드층(335a)과 평행하며 길이 D2로 형성된다. 여기서, 두께 D1과 두께 D5는 실질적으로 동일할 수 있어서, 플로팅 게이트(340)의 좌측 하부가 모서리인 경우와 비교할 때, LDD와의 거리는 실질적으로 달라지지 않지만 LDD에 걸리는 전계의 세기는 약해질 수 있다.
플로팅 게이트(340)의 좌측 하부 모서리가 면(341)으로 형성되면 전자가 집중되지 않고 면(341)을 따라 분산되므로, 전계가 특정 부분에 강하게 나타나는 현상이 개선될 수 있다. 일반적인 MOSFET에서, 특정 부분에 전계가 강하게 걸리게 되면 열적 효과에 의한 hot carrier로 인해 leakage가 발생하거나 defect에 전자가 갇히게 되는 문제가 발생할 수 있다. 이에 반해, 제안된 단위 화소는 광자에 의해 매우 적은량의 전류를 제어하는 구조이므로 터널링이나 Hot Carrier에 의해 잔상효과가 발생할 수 있다. 따라서 이를 방지하기 위하여 전계가 집중될 수 있는 플로팅 게이트(340)의 좌측 하부 모서리를 면으로 형성할 수 있다.
도 9 내지 16은 도 7에 도시된 이미지 센서의 단위 화소의 수광부를 제조하는 과정을 도시한 예시도이다.
도 9에서, P형 기판(300)상에 N-well(305)을 형성한다. N-well(305)은 P 등을 임플란트하여 형성할 수 있다.
도 10에서, N-well(305)이 형성된 P형 기판(300)의 상면에 질화실리콘층(400)을 형성한다.
도 11에서, 트렌치를 형성하기 위하여, N-well(305)의 상면에 적층된 실리콘 질화실리콘층(400)의 일부를 제거하여 개구(410)를 형성한다.
도 12에서, 개구(410)에 위치한 N-well(305)을 에칭하여 트렌치(415)를 형성한다.
도 13에서, 질화실리콘층(400)을 제거하고 절연층(331, 332, 333)을 트렌치(415)가 형성된 P형 기판(300)의 상면에 형성한다. 절연층(331, 332, 333)은 트렌치(415)의 하면과 경사면에도 형성된다. 또한, LOCOS(420a, 420b)를 트렌치(415)의 좌측과 우측에 각각 형성한다. 절연층(331, 332, 333)이 형성된 후, N-well의 Vt를 조절하기 위한 임플란트를 수행하여 채널층(325)이 형성된다.
도 14에서, 절연층(331, 332, 333)이 형성된 트렌치(415)에 폴리실리콘으로 게이트(340)를 형성한다. 여기서, 게이트 형성시 게이트 상부를 평탄하게 할 수 있다. 일반적인 MOSFET 공정에 의해 형성된 게이트는 상부가 둥글게 식각된다. 일반적인 전자 소자의 경우에는 게이트 상부가 평탄하지 않더라도 동작에 문제가 없으나, 이미지 센서의 경우에는 화소의 균일성에 큰 문제를 야기할 수 있다. 따라서, 폴리실리콘 증착 후 습식 식각 공정시 포토 레지스트 하부 양단에 위치한 폴리실리콘이 etchant로 인해 식각되는 것을 고려하여 포토 레지스트를 보다 넓게 증착할 수 있다. 또한, 등방성 습식 식각 대신에 건식 식각과 습식 식각을 혼용하여 게이트의 상부 식각면이 평탄해지도록 할 수 있다.
도 15에서, P- 불순물을 N-well의 상부에 주입하여 LDD(315a, 315b)를 형성한다. 이후 P+ 불순물을 주입하여 소스(310a) 및 드레인(310b)을 형성한다. P- 불순물 및 P+ 불순물 주입시 게이트에도 P형 불순물이 주입될 수 있으며, 별도 공정을 통해 N형 불순물을 주입하여 게이트를 실질적으로 진성에 가깝게 도핑할 수 있다. 한편, P- 불순물 및/또는 P+ 불순물 주입시 게이트가 P형으로 도핑되는 것을 방지하기 위해 하고, 별도의 마스크를 사용할 수도 있다. 소스(310a) 및 드레인(310b) 형성 후, 소스(310a) 및 드레인(310b)의 상부에 메탈 컨택을 위한 실리사이드층(335a, 335b)을 형성한다. 실리사이드층(335a, 335b)은 소스(310a) 및 드레인(310b) 상부의 절연층을 제거한 후 형성된다. 이 때, PMOS의 게이트(340)의 상부에는 실리사이드층을 형성하지 않는다.
도 16에서, 단위 화소에서 전기 신호를 출력하기 위한 메탈을 배선한다. PMOS의 소스(310a) 및 드레인(310b)과 각각 연결되어 외부로 전기 신호를 전달하는 메탈(430)을 형성한다. 메탈(430)를 이용하여 소스(310a) 및 드레인(310b)과 컨택을 형성할 때 컨택의 위치는 게이트(340)로부터 가능한 멀리 이격시킬 수 있다. 컨택이 게이트(340)로부터 이격될수록 게이트(340)에 미치는 전계가 감소될 수 있다. 한편, 차광을 위한 게이트(340) 주변의 메탈로 분극 현상을 용이하게 하는 분극 유도 구조를 형성할 수 있다. 분극 유도 구조는 게이트(340)의 우측 상단에 전계를 작용시킬 수 있는 위치에 배치된 게이트(340) 주변의 메탈(440)로 구성될 수 있으며, 메탈(440)은 드레인(301b)과는 컨택하지 않는다. 빛이 입사되어 단위 화소로부터 전기 신호가 출력될 때 메탈(440)은 접지전압 GND에 연결되어 정공이 게이트(340)의 우측 상부로 집중되도록 할 수 있다. 이와 반대로, 빛이 입사되지 않거나 광량이 감소했을 때 메탈(440)은 VDD에 연결되어 정공을 게이트(340)의 좌측 하부로 밀어내어 전자-정공의 재결합율 및 결합 속도를 높이도록 할 수 있다. 셀렉트 트랜지스터 NMOS(120)가 Off일 때는 드레인(310b)이 플로팅되어 소스(310a)와 드레인(310b)이 같은 값으로 평형상태를 갖게 된다. 이 때 게이트(340)에서는 도 3의 (c)과 달리 상하로 전하 분극이 형성될 수 있다. 따라서, 분극 유도 구조를 이용하면, 셀렉트 트랜지스터 NMOS(120)가 Off일 때, 메탈(440)이 전원전압 VDD에 연결되어 도 3의 113a와 같은 평형상태로 돌아올 수 있도록 전자-정공의 재결합율 및 결합 속도를 높이도록 전계효과로 유도할 수 있다.
도 17 내지 21은 단위 화소의 수광부의 게이트의 하부 모서리를 면으로 형성하는 과정을 도시한 예시도이다. 설명의 중복을 피하기 위해서 NMOS 부분은 생략하고 설명하기로 한다.
도 17에서, P형 기판(300)상에 N-well(305)을 형성한다. N-well(305)은 P 불순물 등을 주입하여 형성할 수 있다.
도 18에서, 절연층(330)과 LOCOS(420a, 420b)를 형성하고, N-well의 Vt를 조절하기 위한 임플란트를 수행하여 채널층(325)를 형성한 후, 포토 및 에칭 등과 같은 추가 공정을 통해서 절연층(330)의 상부에 게이트(340)가 형성될 위치에 돌출부(334a, 334b)를 형성한다. 예를 들어, SiO2로 절연층(330)을 형성하는 경우, 절연층(330)을 SiO2 등방성 식각에 의해 게이트(340)의 하부 모서리가 위치하는 곳에 돌출부(334a, 334b)를 형성할 수 있다. 여기서 돌출부(334a, 334b)의 양측면은 경사면으로 형성될 수 있다.
도 19에서, 돌출부(334a, 334b) 사이에 폴리실리콘으로 게이트(340)를 형성한다. 여기서, 게이트(340)의 하부 모서리는 돌출부(334a, 334b)의 서로 마주보는 경사면에 각각 위치한다. 따라서, 게이트(340)의 하부 모서리는 면으로 형성될 수 있다. 한편, 게이트 형성시 게이트 상부를 평탄하게 할 수 있다. 폴리실리콘 증착 후 습식 식각 공정시 포토 레지스트 하부 양단에 위치한 폴리실리콘이 etchant로 인해 식각되는 것을 고려하여 포토 레지스트를 보다 넓게 증착할 수 있다. 또한, 등방성 습식 식각 대신에 건식 식각과 습식 식각을 혼용하여 게이트(340)의 상부 식각면이 평탄해지도록 할 수 있다.
도 20에서, 소스와 드레인을 형성하기 위해서 P형 불순물을 주입하여 LDD 영역(315a, 315b), P+ 영역(310a, 310b)을 형성한다. P형 불순물 주입시 게이트에도 P형 불순물이 주입될 수 있으며, 별도 공정을 통해 N형 불순물을 주입하여 게이트를 실질적으로 진성에 가깝게 도핑할 수 있다. 한편, P- 불순물 및/또는 P+ 불순물 주입시 게이트가 P형으로 도핑되는 것을 방지하기 위해 하고, 별도의 마스크를 사용할 수도 있다.
도 21에서, P+ 영역(310a, 310b)의 상부에 메탈 컨택을 위한 실리사이드층(335a, 335b)을 형성한다. 이 때, 게이트(340)의 상부에는 실리사이드층을 형성하지 않는다.
도 22 내지 25는 단위 화소의 수광부의 게이트의 하부 모서리를 면으로 형성하는 다른 과정을 도시한 예시도이다.
도 22에서, P형 기판(300)의 상면에 질화실리콘층(400)을 형성하고 마스크를 사용하여 얕은 트렌치가 형성될 위치에 개구(410)를 형성한다.
도 23에서, 개구(410)에 FOX(field oxide)를 형성한다.
도 24에서, 질화실리콘층(400) 및 FOX를 제거하여 트렌치(415)를 형성한다. 트렌치(415)의 양측면은 경사면으로 형성될 수 있다.
도 25에서, P 형 기판(300)의 상부 및 트렌치(415)의 양측면 밑 하면에 절연층을 형성한다. 이후 PMOS를 형성하기 위해, N-well, 게이트, LDD 영역, P+ 영역, 실리사이드층을 순차적으로 형성한다. 단계 (a) 내지 단계 (d)는 PMOS 구성부를 형성하기 전에 Bare wafer상에서 수행될 수 있으므로, 이후의 다른 공정에 대한 영향이 적을 수 있다. 한편, FOX를 이용한 본 공정은 LOCOS 공정과 깊이가 다를 뿐 동일한 공정이므로, 도 22 내지 도 25 이후에 LOCOS 공정을 진행할 수 있다.
도 26 내지 29는 단위 화소의 수광부의 게이트의 하부 모서리를 면으로 형성하는 또 다른 과정을 도시한 예시도이다.
도 26에서, P형 기판(300)의 상면에 질화실리콘층(400)을 형성하고 마스크를 사용하여 트렌치가 형성될 위치에 개구(410)를 형성한다.
도 27에서, KOH 등으로 에칭하여 트렌치(415)를 형성한다. 보다 정밀하게 하기 위하여 MEMS공정에서 사용하는 (111)면 이방성식각(anisotropic etching) 방법을 적용하여 얕은 트렌치(415)를 형성할 수 있다. 트렌치(415)의 양측면은 경사면으로 형성될 수 있다.
도 28에서, 에칭으로 질화실리콘층(400)을 제거하여 일반적인 CMOS 공정이 진행될 수 있도록 웨이퍼를 제공하여 종례의 CMOS 공정을 사용한다.
도 29에서, P 형 기판(300)의 상부 및 트렌치(415)의 양측면 밑 하면에 절연층을 형성한다. 이후 PMOS를 형성하기 위해, N-well, 게이트, LDD 영역, P+ 영역, 실리사이드층을 순차적으로 형성한다. 도 26 내지 도 29는 PMOS 구성부를 형성하기 전에 Bare wafer상에서 수행될 수 있는데, MEMS 공정으로 미리 처리된 웨이퍼를 사용하게 되면 일반적인 CMOS 공정중에 MEMS와 같은 특수공정을 적용할 필요가 없어 다른 공정에 대한 영향이 적을 수 있다. 또한, 이 공정으로 게이트의 상부가 등방성 식각으로 인해 곡면이 되는 현상을 완화시킬 수 있어 곡면생성에 의한 게이트의 부피 편차를 줄일 수 있다.
도 30은 이미지 센서의 단위 화소의 회로를 도시한 다른 예시도이다.
단위 화소(500)는 빛을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(500)는 입사된 빛을 광전변환하는 수광부 역할을 하는 PMOS(510)와 PMOS(510)에 연결되어 스위치 역할을 하는 NMOS(520)로 구성된다. 여기서, PMOS(510)는 입사된 빛으로 분극된 플로팅 게이트에 의한 전계로 소스와 드레인간 형성된 채널을 흐르는 화소 전류량을 제어하며, NMOS(520)는 셀렉트 트랜지스터로 동작하여 화소 전류를 출력할 단위 화소(500)를 선택하고 노출 시간을 결정하는 기능을 수행한다.
PMOS(510)의 소스는 전원전압 VDD에 결합되며, 드레인은 NMOS(520)의 드레인에 결합된다. PMOS(510)의 바디는 외부와 연결을 위해 컨텍이 형성되어 Reset에 연결되며, NMOS(520)의 바디는 접지전압 GND에 연결될 수 있다. NMOS(520)의 소스는 화소 전류를 출력하며, 출력된 화소 전류는 IVC(I-V Converter)에 입력된다. PMOS(510) 및 NMOS(520)는 일반적인 MOSFET 공정을 통해 구현될 수 있다.
도 31은 도 30에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 31을 참조하면, N-well(540)이 P형 기판(550)에 형성되며, 단위 화소(500)를 구성하는 PMOS(510)는 N-well(540)에 형성되고 NMOS(520)는 P형 기판(550)에 형성된다.
PMOS(510)의 소스(511) 및 드레인(512) 사이에 위치한 절연층의 상부에 플로팅 게이트(513)가 형성된다. 게이트(513)가 플로팅됨으로써, 빛이 없는 상태가 되면 열적 평형상태를 유지하기 위해 EHP의 재결합이 용이해질 수 있다. N-well(540)에 P+ 불순물을 주입하여 제1 P+ 영역인 소스(511)와 제2 P+ 영역인 드레인(512)을 형성하며, 플로팅 게이트(513)는 폴리실리콘을 N-불순물로 도핑하여 불순물 농도를 조절할 수 있으며 N-불순물의 농도에 따라서 P형, 진성, 또는 N형으로 구성할 수 있다. 소스(511) 및 드레인(513)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성되나, 플로팅 게이트(513)의 상부에는 수광에 의한 분극을 높이기 위해 실리사이드층이 형성되지 않는다.
NMOS(520)의 드레인(521) 및 소스(522) 사이에 위치한 절연층의 상부에 제어 게이트(523)가 위치한다. P형 기판(550)에 N+ 불순물을 주입하여 제1 N+ 영역인 드레인(521)와 제2 N+ 영역인 소스(522)을 형성하며, 제어 게이트(523)는 폴리실리콘을 N- 불순물으로 도핑하여 형성된다. 드레인(521), 제어 게이트(522) 및 소스(522)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다. NMOS(520)의 드레인(521)은 PMOS(510)의 드레인(512)과 연결된다. 또한, NMOS(520)의 바디(530)는 접지전압 GND에 연결된다. 여기서, 접지전압 GND는 NMOS(520)가 스위치로 동작하기 위한 기준 전압이 될 수 있다.
도 2에 도시된 단위 화소와 비교할 때, 도 31에 도시된 단위 화소는 N-well(540)에 형성된 Reset 단(514)을 더 포함한다. 단위 화소는 플로팅 게이트를 통하여 단파장 대역의 빛을 흡수하지만 장파장 대역의 빛은 플로팅 게이트를 투과할 수 있다. 투과한 빛은 게이트 하부의 N-well 내부와 더 깊이로는 Nwell과 P형 기판 계면의 공핍층에서 흡수되어 전자-정공쌍이 생성된다. 생성된 정공은 P형 기판으로 이동하지만 전자의 일부는 N-well 내부에 남게 되어 N-well의 전자밀도가 증가하게 된다. N-well의 전자밀도의 증가는 잔상효과를 초래할 수 있다. 이러한 문제를 해결하기 위하여 단위 화소가 동작시에는 N-well을 Floating되도록 하고, 비동작시에는 특정 전압, 예를 들어, 전원전압 또는 전류를 Reset 단(514)을 통해 N-well에 공급하여 N-well 내부에 남은 전자를 지속적으로 제거할 수 있다. 이를 통해서, 매번 단위 화소가 선택되었을 시에 항상 동일 조건에서 동작 할 수 있다.
한편, 화소가 동작하지 않을 때에 Reset 단(514)을 통해 N-well에 공급되는 전압 또는 전류는 가변될 수 있다. 외부 온도 또는 동작 시간에 따라 기판의 온도는 변화할 수 있다. N-well의 Vth는 온도의 반비례 함수이므로 온도변화에 따라 N-well을 Reset하기 위한 전압 또는 또는 전류를 화소 외부에서 조절하여 N-well의 Vth가 온도에 일정하도록 조절할 수 있다. 즉, 온도가 높아질수록 Vth는 낮아지게 되어 전류가 더 많이 흐를 수 있으므로 더 높은 전압으로 Reset할 수 있다.
도 32는 도 1 또는 도 30에 도시된 이미지 센서의 단위 화소의 N-Well을 전위적으로 분리하기 위한 구조를 설명하기 위한 예시도이다.
1 개의 N-well에 1 개의 단위 화소를 구성하거나 1개의 N-well에 2x2 어레이, 로(row) 또는 컬럼(column)에 속한 복수의 단위 화소를 구성할 수 있다. 도 32에 도시된 바와 같이, 1 개의 N-well에 1 개의 단위 화소를 구성하는 경우에, 인접한 화소간의 Overflow나 간섭성을 없애기 위해 N-well의 주변(4면)에 접지전압 GND에 연결되는 P+ 영역들(560)을 형성하여 N-well을 P형 기판과 전기적으로 분리시킬 수 있다. 한편, 하나의 N-well에 복수의 단위 화소를 구성하는 경우와 같이 단위 화소의 크기를 줄이기 위하여 N-well을 공유하는 방식에서는 LOCOS, STI 등의 isolation방식으로 buried channel을 포함하는 기판 표면에 가깝게 형성되는 채널이 인접 단위 화소에 영향을 주지 않거나 최소화될 수 있다.
도 33은 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
단위 화소(600)는 입사광을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(600)는 입사광을 광전변환하는 수광부 역할을 하는 PMOS(610), PMOS(610)에 연결되어 스위치 역할을 하는 NMOS(620), 및 PMOS(610)가 형성된 N-well을 리셋하고 바이어스를 전달하는 NMOS(660)로 구성된다. 여기서, PMOS(610)는 입사된 빛으로 분극된 플로팅 게이트에 의한 전계로 소스와 드레인간 형성된 채널을 흐르는 화소 전류의 크기를 제어하며, NMOS(620)는 셀렉트 트랜지스터로 동작하여 화소 전류를 출력할 단위 화소(600)를 선택하고 노출 시간을 결정하는 기능을 수행한다.
PMOS(610)의 소스는 전원전압 VDD에 결합되며, 드레인은 NMOS(620)의 드레인에 결합된다. PMOS(610)의 바디인 N-well은 Reset에 연결을 위하여 컨텍이 형성되어 NMOS(660)의 소스에 결합된다. NMOS(620)의 바디와 NMOS(660)의 바디는 P 형 기판으로 공통의 접지전압 GND에 연결될 수 있다. NMOS(620)의 소스는 화소 전류를 출력하며, 출력된 화소 전류는 IVC(I-V Converter)에 입력된다. NMOS(660)의 드레인은 PMOS(610)의 소스에 전기적으로 연결될 수 있으며, NMOS(660)의 소스는 N-well에 연결된다. PMOS(610), NMOS(620) 및 NMOS(660)는 일반적인 MOSFET 공정을 통해 구현될 수 있다.
도 2에 도시된 단위 화소와 비교할 때, 도 34에 도시된 단위 화소는 N-well(640)에 형성된 Reset용 NMOS(660)을 더 포함한다. Reset용 NMOS(660)는 구조적으로 CIS용 4Transistor APS 단위 화소의 Transfer Gate의 구조와 유사하지만 기능적으로 Reset 트랜지스터로 동작하여 EHP로부터 생성된 잉여 전자를 제거할 수 있다. N-well(640)에서 N-well(640)의 전자밀도를 일정하게 유지하기 위하여 단위 화소가 동작시에는 N-well(640)을 Floating되도록 하고, 동작하지 않을 때에는 Reset 신호를 Reset 게이트(663)에 인가하여 N-well(640) 내부에 남은 전자를 지속적으로 제거할 수 있다. 이를 통해서, 매번 단위 화소가 선택되었을 시에 항상 동일 조건에서 동작 할 수 있다.
도 34는 도 33에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 34를 참조하면, N-well(640)이 P형 기판(650)에 형성되며, 단위 화소(600)를 구성하는 PMOS(610)는 N-well(640)에 형성되고 NMOS(620)은 P형 기판(650)에 형성되며, NMOS(660)은 N-well(640)과 P형 기판(650) 사이에 형성된다.
PMOS(610)의 소스(611) 및 드레인(613) 사이에 위치한 절연층의 상부에 게이트(613)가 위치하며, 게이트(613)는 플로팅 게이트로 형성된다. 게이트(613)가 플로팅됨으로써, 입사광이 없는 상태가 되면 열적 평형상태를 유지하기 위해 EHP의 재결합이 용이해질 수 있다. N-well(640)에 P+ 불순물을 주입하여 제1 P+ 영역인 소스(611)와 제2 P+ 영역인 드레인(612)을 형성하며, 플로팅 게이트(613)는 폴리실리콘을 N-불순물로 도핑하여 불순물 농도를 조절할 수 있으며 N-불순물의 농도에 따라서 P형, 진성, 또는 N형으로 구성할 수 있다. 소스(611) 및 드레인(612)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성되나, 플로팅 게이트(613)의 상부에는 상부에는 빛의 반사를 억제하고 빛의 흡수 및 투과를 용이하게 하기 위해 실리사이드층이 형성되지 않는다.
NMOS(620)의 드레인(621) 및 소스(622) 사이에 위치한 절연층의 상부에 제어 게이트(623)가 위치한다. P형 기판(650)에 N+ 불순물을 주입하여 제1 N+ 영역인 드레인(621) 및 제2 N+ 영역인 소스(622)를 형성하며, 게이트(623)는 폴리실리콘을 N- 불순물으로 도핑하여 형성된다. 드레인(621) 및 소스(622), 상부의 제어 게이트(623)에는 메탈 컨택을 위한 실리사이드층이 형성된다. NMOS(620)의 드레인(621)은 PMOS(610)의 드레인(612)과 연결된다. 또한, NMOS(620)의 바디(630)는 접지전압 GND에 연결된다. 여기서, 접지전압 GND는 NMOS(620)가 스위치로 동작하기 위한 기준 전압이 될 수 있다.
NMOS(660)의 소스(661)는 N-well(640)과 P형 기판에 형성되며, 드레인(662)은 P 형 기판(650)에 형성된다. 소스(661)와 드레인(662)은 N+ 확산층으로 형성되며, 리셋 게이트(663)는 폴리실리콘으로 형성된다. 일반적으로 NMOS는 높은 전압을 잘 전달하지 못해서 초기화시 전자가 드레인(662)으로 잘 빠져나가지 못하는 문제가 발생할 수 있다. 이를 해결하기 위해서, 소스(661)를 N-well(640)과 P형 기판에 걸쳐지게 형성하면, 초기화(reset)시 전자가 전원전압 VDD에 연결된 드레인(662)을 통해 잘 빠져나갈 수 있어서 N-well(640)에 남은 전자를 효과적으로 제거할 수 있다. 드레인(662)과 리셋 게이트(663)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다. NMOS(660)에 의해서, N-well(640)과 다른 단위 화소를 독립적으로 플로팅 바디로 유지할 수 있고, Reset이 On일때 전체 단위 화소들을 동일한 조건으로 초기화할 수 있다. 한편, Reset이 Off, 즉, 단위 화소가 동작하고 있을 때, N-well(640) 외곽에서 전원전압 VDD로 역바이어스 조건을 제공하여 공핍층이 하부 주변으로 확산되어 N-well간의 간섭문제를 해결할 수 있다. 즉, 바디(630)인 P형 기판은 접지전압 GND로 연결되어 있지만 초기화를 위한 드레인(662)은 전원전압 VDD가 연결되므로 드레인(662)과 P형 기판(650)간에 역바이어스가 걸리므로 드레인(662) 하부 주변에 공핍층이 증대될 수 있다.
한편, NMOS(620)의 제어 게이트(623)을 통해 높은 전압을 인가하여 PMOS(610)와 NMOS(620)의 연결부에 남아있는 전하를 제거할 수 있다. 단위 화소(600)가 동작할 때, 셀렉트 트랜지스터인 NMOS(620)를 통해서 IVC(미도시)에 연결된 Bottom 전압에 의해 단위 화소의 Vds가 완성되며 NMOS(620)의 스위칭을 통해 화소 전류가 IVC에 전달된다. 그런데, NMOS(620)의 MOSFET 특성으로 인하여 단위 화소(600)의 특성에 영향을 덜 주기 위해서 NMOS(620)의 Vt가 낮을 수 있다. 예를 들어, CIS에서 단위 화소에 사용되는 4개의 NMOS 트랜지스터는 Native 또는 Medium Vt를 가지는데, 일반적인 NMOS에 비해서 Vt가 낮다. 따라서, NMOS(620)의 제어 게이트(623)에 작용하는 SEL 제어 신호는 예를 들어, 전하 펌프(Charge Pump) 등을 이용한 일반적으로 적용되는 3.3V 보다 10-25% 높은 전압으로 인가하여 PMOS(610)와 NMOS(620)의 연결부에서 전하가 완전히 전달되지 못하고 남는 잔류 전하에 의한 문제를 해결할 수 있다. 여기서, SEL 제어 신호는 4-4.5V일 수 있다.
한편, 단위 화소(600)에 의해 발생된 화소전류가 인접한 다른 단위 화소로 넘어가는 현상을 방지하기 위해서, NMOS(620)의 채널 하부에 전기적인 Potential barrier를 설치할 수 있다. 전기적인 Potential barrier는 채널 하부에 HAL implant를 추가하여 형성할 수 있다.
도 35는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이고, 도 36은 도 35에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
단위 화소(700)는 입사광을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(700)는 입사된 빛을 광전변환하는 수광부 역할을 하는 NMOS(710)와 NMOS(710)에 연결되어 스위치 역할을 하는 NMOS(720)로 구성된다. 여기서, NMOS(710)는 입사된 빛으로 분극된 플로팅 게이트에 의한 전계로 소스와 드레인간 형성된 채널을 흐르는 화소 전류의 크기를 제어하며, NMOS(720)는 셀렉트 트랜지스터로 동작하여 화소 전류를 출력할 단위 화소(700)를 선택하고 노출 시간을 결정하는 기능을 수행한다. NMOS(720)의 게이트에 인가되는 SEL 제어 신호는 전원전압 VDD보다 큰 전압 신호일 수 있다.
NMOS(710) 및 NMOS(720)의 바디는 P 형 기판을 공유하고, 도핑농도를 달리하는 P-well일 수 있으며 플로팅 바디로 형성된다. 단위 화소(700)는 P 형 기판상에 일정한 거리를 두고 형성된 세 개의 N+ 영역(701, 702, 703) 및 영역들 사이에 위치한 절연층의 상부에 형성된 플로팅 게이트(704)와 SEL 제어신호를 입력 받는 제어 게이트(705)로 구성된다. 제1 N+ 영역(701)은 NMOS(710)의 드레인으로 동작하며, 전원전압 VDD가 인가된다. 제2 N+ 영역(702)는 NMOS(710)의 소스 및 NMOS(720)의 드레인으로 동작한다. 제1 N+ 영역(701)과 제2 N+ 영역(702) 사이에 위치한 절연층의 상부에 형성된 플로팅 게이트(704)가 형성된다. 제3 N+ 영역(703)은 NMOS(720)의 소스로 동작하며, IVC에 연결되어 화소 전류를 출력한다. 제2 N+ 영역(702)과 제3 N+ 영역(703) 사이에 위치한 절연층의 상부에 형성된 제어 게이트(705)가 형성된다. 제1 내지 제3 N+ 영역(701, 702, 703) 및 제어 게이트(705)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성되나, 플로팅 게이트(704)의 상부에는 빛의 반사를 억제하고 빛의 흡수 및 투과를 용이하게 하기 위해 실리사이드층이 형성되지 않는다. 이 구조는 NMOS를 레이아웃적으로 구현함에 있어서 2개의 NMOS에 각각 필요한 2 개의 N+ 영역을 하나로 합칠 수 있어서 즉, 제2 N+ 영역(702)는 NMOS(710)의 소스 및 NMOS(720)의 드레인으로 동작할 수 있어서 단위 화소의 크기를 줄일 수 있는 장점이 있다. 한편, IVC는 커패시터 또는 저항을 드라이빙하여 출력된 화소 전류를 전압으로 변환할 수 있다.
도 37은 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이고, 도 38은 도 37에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
단위 화소(750)는 입사광을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(750)는 입사된 빛을 광전변환하는 수광부 역할을 하는 NMOS(770)와 NMOS(770)에 연결되어 스위치 역할을 하는 NMOS(760)로 구성된다. 여기서, NMOS(770)는 입사된 빛으로 분극된 플로팅 게이트에 의한 전계로 소스와 드레인간 형성된 채널을 흐르는 화소 전류의 크기를 제어하며, NMOS(760)는 셀렉트 트랜지스터로 동작하여 구동전류 I_in를 입력받을 단위 화소(750)를 선택하고 노출 시간을 결정하는 기능을 수행한다. NMOS(760)의 게이트에 인가되는 SEL 제어 신호는 전원전압 VDD보다 큰 전압 신호일 수 있다.
NMOS(760) 및 NMOS(770)의 바디는 P 형 기판을 공유하며, 플로팅 바디로 형성된다. 단위 화소(750)는 P 형 기판상에 일정한 거리를 두고 형성된 세 개의 N+ 영역(751, 752, 753) 및 영역 사이에 위치한 절연층의 상부에 형성된 제어 게이트(754)와 플로팅 게이트(755)로 구성된다. 제1 N+ 영역(751)은 NMOS(760)의 드레인으로 동작하며, 구동전류 I_in이 인가된다. 제2 N+ 영역(752)는 NMOS(760)의 소스 및 NMOS(770)의 드레인으로 동작한다. 제1 N+ 영역(751)과 제2 N+ 영역(752) 사이에 위치한 절연층의 상부에 제어 게이트(754)가 형성된다. 제3 N+ 영역(753)은 NMOS(770)의 소스로 동작하며, 접지전압 GND에 연결되어 인가된 구동전류 I_in을 소모한다. 제2 N+ 영역(752)과 제3 N+ 영역(753) 사이에 위치한 절연층의 상부에 형성된 플로팅 게이트(755)가 형성된다. 제1 내지 제3 N+ 영역(751, 752, 753) 및 제어 게이트(754)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성되나, 플로팅 게이트(755)의 상부에는 빛의 반사를 억제하고 빛의 흡수 및 투과를 용이하게 하기 위하여 실리사이드층이 형성되지 않는다. 이 구조는 NMOS를 레이아웃적으로 구현함에 있어서 2개의 NMOS에 각각 필요한 2 개의 N+ 영역을 하나로 합칠 수 있어서 단위 화소의 크기를 줄일 수 있는 장점이 있다. 여기서, IVC는 커패시터에 전하를 충전하고 SEL 제어 게이트(754)를 통해서 수광부(770)에 구동전류 I_in을 제공하여 접지전압 GND로 소모시키는 방식으로 리셋으로 충전된 전압이 수광부(770)에 의해 줄어든 전하량 변화를 신호로 생성할 수 있다. 한편, IVC는 회로적으로 전류 미러를 사용하거나 상기 구조에 더 포함할 수 있으며, 미러링된 전류를 전압 신호로 변환할 수도 있다.
도 39는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이고, 도 40은 도 39에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
단위 화소(800)는 입사광을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(800)는 입사된 빛을 광전변환하는 수광부 역할을 하는 NMOS(810)와 NMOS(810)에 연결되어 스위치 역할을 하는 PMOS(820)로 구성된다. 여기서, NMOS(810)는 입사된 빛으로 분극된 플로팅 게이트에 의한 전계로 드레인과 소스간 형성된 채널을 흐르는 화소 전류의 크기를 제어하며, PMOS(820)는 셀렉트 트랜지스터로 동작하여 화소 전류를 출력할 단위 화소(800)를 선택하고 노출 시간을 결정하는 기능을 수행한다. PMOS(820)의 게이트에 인가되는 SEL 제어 신호는 접지전압 GND로 On시키며 바디에는 전원전압 VDD 보다 큰 전압을 인가할 수 있다.
NMOS(810)는 P 형 기판에 형성되며, 바디는 플로팅된다. PMOS(820)는 P 형 기판에 형성된 N-well에 형성되며, 바디는 VDD에 연결된다. NMOS(810)는 P 형 기판에 형성된 제1 N+ 영역(811), 제2 N+ 영역(812), 및 제1 N+ 영역(811)과 제2 N+ 영역(812) 사이에 위치한 절연층의 상부에 형성된 플로팅 게이트(813)로 구성된다. PMOS(820)는 제1 P+ 영역(821), 제2 P+ 영역(822), 제1 P+ 영역(821)과 제2 P+ 영역(822) 사이에 위치한 절연층의 상부에 형성된 제어 게이트(823), 및 제3 N+ 영역(824)으로 구성되며, 제1 P+ 영역(821), 제2 P+ 영역(822) 및 제3 N+ 영역(824)은 N-well에 형성된다. 제1 N+ 영역(811)은 NMOS(810)의 드레인으로 동작하며, 전원전압 VDD가 인가된다. 제2 N+ 영역(812)는 NMOS(810)의 소스로 동작한다. 제1 N+ 영역(811)과 제2 N+ 영역(812) 사이에 플로팅 게이트(813)가 형성된다. 제1 P+ 영역(821)은 소스로 동작하며, NMOS(810)의 소스와 연결된다. 제2 P+ 영역(822)은 PMOS(820)의 드레인으로 동작하며, IVC에 연결되어 화소 전류를 출력한다. 제1 P+ 영역(821)과 제2 P+ 영역(822) 사이에 제어 게이트(823)가 형성된다. 제3 N+ 영역(824)은 전원전압 VDD에 연결된다. 여기서, 전원전압 VDD는 PMOS(820)가 스위치로 동작하기 위한 기준 전압이 될 수 있다. 제1 내지 제3 N+ 영역(811, 812, 824), 제1 및 제2 P+ 영역(821, 822), 제어 게이트(823)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성되나, 플로팅 게이트(813)의 상부에는 빛의 반사를 억제하고 빛의 흡수 및 투과를 용이하게 하기 위하여 실리사이드층이 형성되지 않는다. 도 39 및 12b에 도시된 단위 화소는 독립된 1 개의 N-well에 1 개의 단위 화소용 셀렉트 트랜지스터 PMOS를 구성하고 있지만, 1개의 N-well로 2x2 어레이, 로(row) 또는 컬럼(column)에 속한 복수의 단위 화소들의 셀렉트 트랜지스터 PMOS를 구성할 수도 있다. 이 경우, 1개의 N-well에 스위치 기능을 하는 복수의 PMOS를 구현함으로 인해서 단위 화소의 크기를 전체적으로 줄일 수 있다. 한편, IVC는 커패시터 또는 저항을 드라이빙하여 출력된 화소 전류를 전압으로 변환할 수 있다.
도 41은 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이고, 도 42는 도 41에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
단위 화소(850)는 입사광을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(850)는 입사된 빛을 광전변환하는 수광부 역할을 하는 NMOS(870)와 NMOS(870)에 연결되어 스위치 역할을 하는 PMOS(860)로 구성된다. 여기서, NMOS(870)는 입사된 빛으로 분극된 플로팅 게이트에 의한 전계로 드레인과 소스간 형성된 채널에 흐르는 화소 전류의 크기를 제어하며, PMOS(860)는 셀렉트 트랜지스터로 동작하여 구동전류 I_in를 입력 받을 단위 화소(850)를 선택하고 노출 시간을 결정하는 기능을 수행한다. PMOS(860)의 게이트에 인가되는 SEL 제어 신호는 접지전압 GND로 On시키며 바디에는 전원전압 VDD 보다 큰 전압을 인가할 수 있다.
PMOS(860)는 P 형 기판에 형성된 N-well에 형성되며, 바디는 VDD에 연결된다. NMOS(870)는 P 형 기판에 형성되며, 바디는 플로팅된다. PMOS(860)는 제1 P+ 영역(861), 제2 P+ 영역(862), 제1 P+ 영역(861)과 제2 P+ 영역(862) 사이에 위치한 절연층의 상부에 형성된 제어 게이트(863), 및 제3 N+ 영역(864)으로 구성되며, 제1 P+ 영역(861), 제2 P+ 영역(862), 및 제3 N+ 영역(864)은 모두 N-well에 형성된다. NMOS(870)는 P 형 기판에 형성된 제1 N+ 영역(871), 제2 N+ 영역(872), 및 제1 N+ 영역(871)과 제2 N+ 영역(872) 사이에 위치한 절연층의 상부에 형성된 플로팅 게이트(873)로 구성된다. 제1 P+ 영역(861)은 소스로 동작하며, 구동전류 I_in이 인가된다. 제2 P+ 영역(862)은 PMOS(860)의 드레인으로 동작한다. 제1 P+ 영역(861)과 제2 P+ 영역(862) 사이에 제어 게이트(863)가 형성된다. 제3 N+ 영역(864)은 전원전압 VDD에 연결된다. 여기서, 전원전압 VDD는 PMOS(860)가 스위치로 동작하기 위한 기준 전압이 될 수 있다. 제1 N+ 영역(871)은 NMOS(870)의 드레인으로 동작하며, PMOS(860)의 드레인과 연결된다. 제2 N+ 영역(872)는 NMOS(870)의 소스로 동작하며, 접지전압 GND에 연결되어 인가된 구동전류 I_in을 소모한다. 제1 N+ 영역(871)과 제2 N+ 영역(872) 사이에 제1 플로팅 게이트(873)가 형성된다. 제1 및 제2 P+ 영역(861, 862), 제1 내지 제3 N+ 영역(871, 872, 864), 및 제어 게이트(863)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성되나, 제1 플로팅 게이트(873)의 상부에는 빛의 반사를 억제하고 빛의 흡수 및 투과를 용이하게 하기 위하여 실리사이드층이 형성되지 않는다. 도 41 및 13b에 도시된 단위 화소는 독립된 1 개의 N-well에 1 개의 단위 화소용 셀렉트 트랜지스터 PMOS를 구성하고 있지만, 1개의 N-well로 2x2 어레이, 로(row) 또는 컬럼(column)에 속한 복수의 단위 화소들의 셀렉트 트랜지스터 PMOS를 구성할 수도 있다. 이 경우, 1개의 N-well에 스위치 기능을 하는 복수의 PMOS를 구현함으로 인해서 단위 화소의 크기를 전체적으로 줄일 수 있다. 여기서, IVC는 커패시터에 충전된 전하를 구동전류 I_in으로 제공하여 접지전압 GND로 소모시키는 방식으로 리셋으로 충전된 전압이 수광부(870)에 의해 줄어든 전하량 변화를 신호로 생성할 수 있다. 한편, IVC는 회로적으로 전류 미러를 사용하거나 상기 구조에 더 포함할 수 있으며, 미러링된 전류를 전압 신호로 변환할 수도 있다.
도 43은 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이고, 도 44는 도 43에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
단위 화소(900)는 입사광을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(900)는 입사된 빛을 광전변환하는 수광부 역할을 하는 PMOS(910)와 PMOS(910)에 연결되어 스위치 역할을 하는 PMOS(920)로 구성된다. 여기서, PMOS(910)는 입사된 빛으로 분극된 플로팅 게이트에 의한 전계로 소스와 드레인간 형성된 채널을 흐르는 화소 전류의 크기를 제어하며, PMOS(920)는 셀렉트 트랜지스터로 동작하여 화소 전류를 출력할 단위 화소(900)를 선택하고 노출 시간을 결정하는 기능을 수행한다. PMOS(920)가 스위치로 동작할 때 기준전압이 되는 전원전압 VDD이 바디에 연결되지 않으므로, PMOS(920)의 제어 게이트에 인가되는 SEL 제어 신호는 접지전압 GND보다 낮은 (-) 전압으로 PMOS(920)를 On시킬 수 있다, 한편, PMOS(920)의 바디는 수광부인 PMOS(910)과 함께 플로팅되므로, PMOS(910)에 인가되는 전원전압 VDD를 높은 전압으로 인가하면 접지전압 GND으로 PMOS(920)를 On시킬 수 있다.
PMOS(910) 및 PMOS(920)의 바디는 P 형 기판에 형성된 N-well을 공유하며, 플로팅 바디로 형성된다. 단위 화소(900)는 N-well 상에 일정한 거리를 두고 형성된 세 개의 P+ 영역(901, 902, 903) 및 영역들 사이에 형성된 한 개의 플로팅 게이트(904)와 한 개의 제어 게이트(905)로 구성된다. 제1 P+ 영역(901)은 PMOS(910)의 소스로 동작하며, 전원전압 VDD가 인가된다. 제2 P+ 영역(902)는 PMOS(910)의 드레인 및 PMOS(920)의 소스로 동작한다. 이 구조는 PMOS를 레이아웃적으로 구현함에 있어서 2개의 PMOS에 각각 필요한 2 개의 P+ 영역을 하나로 합칠 수 있어서 단위 화소의 크기를 줄일 수 있는 장점이 있다. 제1 P+ 영역(901)과 제2 P+ 영역(902) 사이에 위치한 절연층의 상부에 플로팅 게이트(904)가 형성된다. 제3 P+ 영역(903)은 PMOS(920)의 드레인으로 동작하며, IVC에 연결되어 화소 전류를 출력한다. 제2 P+ 영역(902)과 제3 P+ 영역(903) 사이에 위치한 절연층의 상부에 제어 게이트(905)가 형성된다. 제1 내지 제3 P+ 영역(901, 902, 903) 및 제어 게이트(905)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성되나, 플로팅 게이트(904)의 상부에는 빛의 반사를 억제하고 빛의 흡수 및 투과를 용이하게 하기 위하여 실리사이드층이 형성되지 않는다. 한편, IVC는 커패시터 또는 저항을 드라이빙하여 출력된 화소 전류를 전압으로 변환할 수 있다.
도 45는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이고, 도 46은 도 45에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
단위 화소(950)는 입사광을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(950)는 입사된 빛을 광전변환하는 수광부 역할을 하는 PMOS(970)와 PMOS(970)에 연결되어 스위치 역할을 하는 PMOS(960)로 구성된다. 여기서, PMOS(970)는 입사된 빛으로 분극된 플로팅 게이트에 의한 전계로 소스와 드레인간 형성된 채널을 흐르는 화소 전류의 크기를 제어하며, PMOS(960)는 셀렉트 트랜지스터로 동작하여 구동전류 I_in를 입력 받을 단위 화소(950)를 선택하고 노출 시간을 결정하는 기능을 수행한다. PMOS(960)가 스위치로 동작할 때 기준전압이 되는 전원전압 VDD이 바디에 연결되지 않으므로, PMOS(960)의 제어 게이트에 인가되는 SEL 제어 신호는 접지전압 GND보다 낮은 (-) 전압으로 PMOS(960)를 On시킬 수 있다, 한편, PMOS(960)의 바디는 수광부인 PMOS(970)과 함께 플로팅되므로, 단위 화소(950) 외부에서 I_in을 공급하는 전원전압 VDD를 높은 전압으로 인가하면 접지전압 GND으로 PMOS(960)를 On시킬 수 있다.
PMOS(960) 및 PMOS(970)의 바디는 P 형 기판에 형성된 N-well을 공유하며, 플로팅 바디로 형성된다. 단위 화소(950)는 N-well 상에 일정한 거리를 두고 형성된 세 개의 P+ 영역(951, 952, 953) 및 영역 사이에 형성된 한 개의 제어 게이트(954)와 한 개의 플로팅 게이트(955)로 구성된다. 제1 P+ 영역(951)은 PMOS(960)의 소스로 동작하며, 구동전류 I_in이 인가된다. 제2 P+ 영역(952)는 PMOS(960)의 드레인 및 PMOS(970)의 소스로 동작한다. 이 구조는 PMOS를 레이아웃적으로 구현함에 있어서 2개의 PMOS에 각각 필요한 2 개의 P+ 영역을 하나로 합칠 수 있어서 단위 화소의 크기를 줄일 수 있는 장점이 있다. 제1 P+ 영역(951)과 제2 P+ 영역(952) 사이에 위치한 절연층의 상부에 제어 게이트(954)가 형성된다. 제3 P+ 영역(953)은 PMOS(970)의 드레인으로 동작하며, 접지전압 GND에 연결되어 인가된 구동전류 I_in을 소모한다. 제2 P+ 영역(952)과 제3 P+ 영역(953) 사이에 위치한 절연층의 상부에 플로팅 게이트(955)가 형성된다. 제1 내지 제3 P+ 영역(951, 952, 953) 및 제어 게이트(954)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성되나, 플로팅 게이트(955)의 상부에는 빛의 반사를 억제하고 빛의 흡수 및 투과를 용이하게 하기 위하여 실리사이드층이 형성되지 않는다. 여기서, IVC는 커패시터에 충전된 전하를 구동전류 I_in으로 제공하여 접지전압 GND로 소모시키는 방식으로 리셋으로 충전된 전압이 수광부(770)에 의해 줄어든 전하량 변화를 신호로 생성할 수 있다. 한편, IVC는 회로적으로 전류 미러를 사용하거나 상기 구조에 더 포함할 수 있으며, 미러링된 전류를 전압 신호로 변환할 수도 있다.
도 47은 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이고, 도 48은 도 47에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
단위 화소(1000)는 입사광을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(1000)는 입사된 빛을 광전변환하는 수광부 역할을 하는 PMOS(1020)와 PMOS(1020)에 연결되어 스위치 역할을 하는 NMOS(1010)로 구성된다. 여기서, PMOS(1020)는 입사된 빛으로 분극된 플로팅 게이트에 의한 전계로 소스와 드레인간 형성된 채널을 흐르는 화소 전류의 크기를 제어하며, NMOS(1010)는 셀렉트 트랜지스터로 동작하여 구동전류 I_in를 입력 받을 단위 화소(1000)를 선택하고 노출 시간을 결정하는 기능을 수행한다. NMOS(1010)의 게이트에 인가되는 SEL 제어 신호는 전원전압 VDD보다 큰 전압 신호일 수 있다.
NMOS(1010)는 P 형 기판에 형성되며, 바디는 접지전압 GND에 연결된다. PMOS(1020)는 P 형 기판에 형성된 N-well에 형성되며, 바디는 플로팅된다. NMOS(1010)는 P 형 기판에 형성된 제1 N+ 영역(1011), 제2 N+ 영역(1012), 제1 N+ 영역(1011)과 제2 N+ 영역(1012) 사이에 위치한 절연층의 상부에 형성된 제어 게이트(1013), 및 제3 P+ 영역(1014)로 구성된다. PMOS(1020)는 제1 P+ 영역(1021), 제2 P+ 영역(1022), 및 제1 P+ 영역(1021)과 제2 P+ 영역(1022) 사이에 위치한 절연층의 상부에 형성된 플로팅 게이트(1023)로 구성되며, 제1 P+ 영역(1021)과 제2 P+ 영역(1022)은 N-well에 형성된다. 제1 N+ 영역(1011)은 드레인으로 동작하며, 구동전류 I_in이 인가된다. 제2 N+ 영역(1012)은 NMOS(1010)의 소스로 동작한다. 제1 N+ 영역(1011)과 제2 N+ 영역(1012) 사이에 위치한 절연층의 상부에 제어 게이트(1013)가 형성된다. 제3 P+ 영역(1014)은 접지전압 GND에 연결된다. 여기서, 접지전압 GND는 NMOS(1010)가 스위치로 동작하기 위한 기준 전압이 될 수 있다. 제1 P+ 영역(1021)은 PMOS(1020)의 소스로 동작하며, NMOS(1010)의 소스와 연결된다. 제2 P+ 영역(1022)는 PMOS(1020)의 드레인으로 동작하며, 접지전압 GND에 연결되어 인가된 구동전류 I_in을 소모한다. 제1 P+ 영역(1021)과 제2 P+ 영역(1022) 사이에 위치한 절연층의 상부에 플로팅 게이트(1023)가 형성된다. 제1 및 제2 N+ 영역(1011, 1012), 제1 내지 제3 P+ 영역(1021, 1022, 1014), 및 제어 게이트(1013)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성되나, 플로팅 게이트(1023)의 상부에는 빛의 반사를 억제하고 빛의 흡수 및 투과를 용이하게 하기 위하여 실리사이드층이 형성되지 않는다. 여기서, IVC는 커패시터에 충전된 전하를 구동전류 I_in으로 제공하여 접지전압 GND로 소모시키는 방식으로 리셋으로 충전된 전압이 수광부(770)에 의해 줄어든 전하량 변화를 신호로 생성할 수 있다. 한편, IVC는 회로적으로 전류 미러를 사용하거나 상기 구조에 더 포함할 수 있으며, 미러링된 전류를 전압 신호로 변환할 수도 있다.
도 49는 SOI 기판에 구현된 이미지 센서의 단위 화소의 회로를 도시한 예시도이다.
입사된 빛은 단위 화소의 플로팅 게이트에 완전히 흡수되지 못하고 투과될 수 있다. 특히, 장파장 대역의 가시광은 플로팅 게이트를 투과한 후 N-well과 P형 기판의 계면에 형성된 공핍 영역에 의해 흡수되어 전자-정공 쌍을 생성한다. 생성된 정공은 P형 기판으로 이동하지만 일정량의 전자는 N-well에 잔류할 수 있다. 대부분의 전자는 전원전압이 인가된 소스로 이동하지만 PN 접합면으로 작용하는 계면에 의한 전위 장벽으로 인해서 일정량의 전자가 소스로 이동하지 못하게 된다. 잔류하는 전자로 인해 N-well의 전자밀도가 증가하면 잔상효과와 같은 부정적인 효과가 발생할 수 있다. 전자의 잔류를 방지하기 위한 방법으로, 전원전압 또는 전류를 N-well에 공급하여 N-well 내부에 남은 전자를 지속적으로 제거할 수 있다. 한편, 전자 잔류의 원인인 계면을 형성하지 않기 위해서 SOI 기판을 사용할 수도 있다. SiO2층(1100) 상부에 N-well(1105)이 형성된다. 여기서, N-well(1105)의 하부는 SiO2층(1100)에 접하도록 형성될 수 있으므로, 이종접합(NP) 계면이 생성되지 않는다. 한편, 이외에도 SOI 기판은 온도 변화에 독립적이고, 노이즈 감소 효과가 크다.
일 실시예로, SiO2(1105) 상부의 실리콘층은 100~200nm의 두께 D6로 얇게 형성될 수 있다. 가시광 전용 센서를 제작할 경우, 700nm 이상의 파장을 갖는 근적외선에 의해 검출된 영상에 왜곡이 발생할 수 있다. 즉, 플로팅 게이트를 투과한 근적외선이 플로팅 게이트 및 N-well에 흡수되지 않도록 하기 위하여 SiO2(1105) 상부의 실리콘층의 두께 D6가 얇은 웨이퍼를 사용한다. 실리콘층의 두께 D6가 얇은 웨이퍼를 사용하면, 플로팅 게이트 및 N-well에서 근적외선에 의한 전자-정공 쌍의 생성을 감소시킬 수 있다. 이를 통해, 근적외선에 의한 컬러왜곡을 방지할 수 있으며, 외부 광학 렌즈 하부에 추가로 부착하여 사용하는 적외선 차단 필터를 사용하지 않아도 되는 장점이 있을 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (21)

  1. 기판상에 형성되며 입사된 빛을 전기 신호로 변환하는 단위 화소에 있어서,
    전원전압이 인가되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 소스;
    상기 소스로부터 이격되어 형성되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 드레인;
    상기 소스와 상기 드레인 사이에 형성되어 전류가 흐르는 채널;
    상기 채널의 상부에 형성되는 절연층; 및
    빛의 흡수를 용이하게 하기 위해서 상부에 실리사이드층이 형성되지 않은 Nonsal구조를 가지며, 상기 소스와 상기 드레인 사이에 위치하도록 상기 절연층의 상부에 형성되며, 입사된 빛에 의해 발생한 전자-정공쌍에 의한 전계로 상기 채널을 흐르는 전류량을 제어하는 플로팅 게이트를 포함하되,
    상기 단위 화소의 바디는 플로팅되고,
    상기 전계는 상기 소스에 인가된 상기 전원전압에 의해 상기 소스측으로 집중된 전자와 상기 드레인측으로 집중된 정공에 의해 채널에 전계를 작용하게 하는 단위 화소.
  2. 제1항에 있어서, 상기 절연층은 상기 플로팅 게이트의 하부에서 연장되도록 형성되는 단위 화소.
  3. 제1항에 있어서, 상기 절연층의 두께는 7nm 내지 10nm인 단위 화소.
  4. 제1항에 있어서, 상기 절연층은 high-K 절연체로 형성되는 단위 화소.
  5. 제1항에 있어서, 상기 플로팅 게이트는 진성으로 도핑되는 단위 화소.
  6. 제1항에 있어서, 상기 플로팅 게이트의 두께는 100nm 내지 1um인 단위 화소.
  7. 제1항에 있어서, 상기 플로팅 게이트의 하부 모서리는 면으로 형성되어 상기 전자가 분산되도록 하는 단위 화소.
  8. 제1항에 있어서, 상기 절연층은 상기 소스와 상기 드레인 사이에 위치하며 양측면이 경사진 트렌치에 형성되는 단위 화소.
  9. 제1항에 있어서, 상기 소스는
    상기 플로팅 게이트의 일측 하부에 형성되는 LDD(Lightly doped drain) 영역;
    상기 LDD 영역의 일측에 형성되는 P+ 영역;
    메탈 컨택을 위해서 상기 P+ 영역의 상부의 적어도 일부에 형성되는 실리사이드층을 포함하는 단위 화소.
  10. 제9항에 있어서, 상기 LDD 영역은 상기 플로팅 게이트의 일측 하부에 일정 깊이로 형성되어 상기 절연층으로부터 이격되는 단위 화소.
  11. 제9항에 있어서, 상기 LDD 영역은 상기 플로팅 게이트과의 전계를 낮추기 위해 낮은 도핑 농도로 형성되는 단위 화소.
  12. 제1항에 있어서, 상기 기판은 Epitaxial wafer인 단위 화소.
  13. 제1항에 있어서, 상기 기판은 SOI wafer인 단위 화소.
  14. 기판상에 형성되며 입사된 빛을 전기 신호로 변환하는 단위 화소에 있어서,
    입사된 빛에 의해 화소 전류를 출력하는 수광부; 및
    상기 화소 전류의 출력을 제어하는 셀렉트 트랜지스터를 포함하되,
    상기 수광부는
    상부에 메탈 컨택을 위한 실리사이드층이 형성된 소스,
    상기 소스로부터 이격되어 형성되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 드레인,
    상기 소스와 상기 드레인 사이에 형성되어 전류가 흐르는 채널,
    상기 채널의 상부에 형성되는 절연층,
    빛의 흡수를 용이하게 하기 위해서 상부에 실리사이드층이 형성되지 않은 Nonsal구조를 가지며, 상기 소스와 상기 드레인 사이에 위치하도록 상기 절연층의 상부에 형성되며, 입사된 빛에 의해 발생한 전자-정공쌍에 의한 전계로 상기 채널을 흐르는 전류량을 제어하는 플로팅 게이트를 포함하고,
    상기 단위 화소의 바디는 플로팅되며,
    상기 전계는 상기 소스에 인가된 상기 전원전압에 의해 상기 소스측으로 집중된 전자와 상기 드레인측으로 집중된 정공에 의해 발생되는 단위 소자.
  15. 제14항에 있어서, 상기 수광부는 상기 기판에 형성된 N-well에 형성되는 단위 화소.
  16. 제15항에 있어서, 상기 수광부는 상기 N-well에 형성되며 리셋 신호를 입력 받는 Reset단을 더 포함하는 단위 화소.
  17. 제15항에 있어서,
    상기 N-well에 형성된 드레인,
    상기 기판에 형성되며, 전원전압을 입력 받는 소스, 및
    상기 드레인과 소스 사이에 위치하며 리셋 신호를 입력 받는 리셋 게이트를 더 포함하는 단위 화소.
  18. 제14항에 있어서, 상기 셀렉트 트랜지스터의 바디는 접지에 연결되는 단위 화소.
  19. 제14항에 있어서, 상기 수광부와 상기 셀렉트 트랜지스터는 바디를 공유하는 단위 화소.
  20. 제14항에 있어서, 상기 셀렉트 트랜지스터의 게이트에 높은 전압을 인가하기 위한 전하 펌프를 더 포함하는 단위 화소.
  21. 제14항에 있어서, 상기 플로팅 게이트의 상부로부터 이격되어 형성된 분극 유도 구조를 더 포함하는 단위 화소.
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