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WO2015087413A1 - 半導体装置 - Google Patents

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WO2015087413A1
WO2015087413A1 PCT/JP2013/083204 JP2013083204W WO2015087413A1 WO 2015087413 A1 WO2015087413 A1 WO 2015087413A1 JP 2013083204 W JP2013083204 W JP 2013083204W WO 2015087413 A1 WO2015087413 A1 WO 2015087413A1
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WO
WIPO (PCT)
Prior art keywords
transistors
gate
wiring
transistor
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2013/083204
Other languages
English (en)
French (fr)
Inventor
舛岡　富士雄
正通 浅野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisantis Electronics Singapore Pte Ltd
Original Assignee
Unisantis Electronics Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unisantis Electronics Singapore Pte Ltd filed Critical Unisantis Electronics Singapore Pte Ltd
Priority to PCT/JP2013/083204 priority Critical patent/WO2015087413A1/ja
Publication of WO2015087413A1 publication Critical patent/WO2015087413A1/ja
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines

Definitions

  • the present invention relates to a semiconductor device.
  • SGT Surrounding Gate Transistor
  • FIG. 9 is a circuit diagram of an inverter
  • Qp is a P-channel MOS transistor (hereinafter referred to as a PMOS transistor)
  • Qn is an N-channel MOS transistor (hereinafter referred to as an NMOS transistor)
  • IN is an input signal
  • OUT is an output signal
  • Vcc Is a power source
  • Vss is a reference power source.
  • FIG. 10a shows a plan view of a layout in which the inverter of FIG.
  • FIG. 10b shows a cross-sectional view in the cut line AA ′ direction in the plan view of FIG. 10a.
  • planar silicon layers 2p and 2n are formed on an insulating film such as a buried oxide film layer (BOX) 1 formed on the substrate, and the planar silicon layers 2p and 2n are impurity-implanted or the like.
  • a p + diffusion layer and an n + diffusion layer are formed.
  • Reference numeral 3 denotes a silicide layer formed on the surface of the planar silicon layer (2p, 2n), which connects the planar silicon layers 2p, 2n.
  • 4n is an n-type silicon pillar
  • 4p is a p-type silicon pillar
  • 5 is a gate insulating film surrounding the silicon pillars 4n and 4p
  • 6 is a gate electrode
  • 6a is a gate wiring.
  • a p + diffusion layer 7p and an n + diffusion layer 7n are respectively formed on the uppermost portions of the silicon pillars 4n and 4p by impurity implantation or the like.
  • 8 is a silicon nitride film for protecting the gate insulating film 5 and the like
  • 9p and 9n are p + diffusion layers 7p and silicide layers connected to the n + diffusion layers 7n
  • 10p and 10n are silicide layers 9p and 9n and metal wiring 13a.
  • 13b, and 11 are contacts for connecting the gate wiring 6a and the metal wiring 13c, respectively.
  • the silicon pillar 4n, the lower diffusion layer 2p, the upper diffusion layer 7p, the gate insulating film 5, and the gate electrode 6 constitute a PMOS transistor Qp.
  • the gate electrode 6 constitutes an NMOS transistor Qn.
  • the upper diffusion layers 7p and 7n serve as sources, and the lower diffusion layers 2p and 2n serve as drains.
  • a power supply Vcc is supplied to the metal wiring 13a, a reference power supply Vss is supplied to the metal wiring 13b, and an input signal IN is connected to the metal wiring 13c.
  • the silicide layer 3 connecting the drain diffusion layer 2p of the PMOS transistor Qp and the drain diffusion layer 2n of the NMOS transistor Qn becomes the output OUT.
  • the PMOS transistor and the NMOS transistor are completely separated from each other in structure, and well isolation is not required unlike the planar transistor. Since it becomes a floating body, there is no need for a body terminal for supplying a potential to the well unlike a planar transistor, and the layout (arrangement) can be very compact.
  • FIG. 11 shows an entire circuit of a mask ROM as a typical memory.
  • Reference numeral 200 denotes a row selection decoder.
  • the row selection decoder 200 receives the row address signal XADD and outputs a row selection signal WLg. 300a, 300b and 300c receive column address signals YADDa, YADDb and YADDc, respectively, and output column selection signals YAi, YBj and YCk.
  • 400 is a column selection gate decoder.
  • Reference numeral 500 denotes a sense amplifier that amplifies minute data of the memory cell output to the data line DL, and 600 denotes an output circuit that further amplifies the output of the sense amplifier and outputs an output signal DOUT to the outside of the chip.
  • the source of the transistors constituting the memory cell M (0, 0) shown in the memory array 100 is connected to the reference power supply Vss, and the drain is connected to the bit line BL0 through a contact indicated by a broken line in FIG.
  • a current flows from the bit line BL0 to the reference power supply Vss via the contact (A).
  • This is defined as data “1”.
  • there is no contact in the contact region B of M (1, 0) no contact is made with the bit line BL0, and no current flows even if the row selection line WL1 is selected and the selection transistor is turned on.
  • This state is defined as data “0”. That is, it is a so-called contact program type mask ROM that stores data depending on whether or not there is a contact connecting the selection transistor and the bit line. The same applies to other memory cells.
  • FIGS. 12a, 12b, 12c, 12d, and 12e are diagrams in which the memory array of the mask ROM of FIG. 11 is configured using SGTs.
  • 12a is a plan view of the layout (arrangement) of the memory array of mask ROM cells
  • FIG. 12b is a cross-sectional view along the cut line AA ′ in FIG. 12a
  • FIG. 12e is a cross-sectional view along the cut line DD ′ in FIG. 12a.
  • FIG. 12a is a plan view of the layout (arrangement) of the memory array of mask ROM cells
  • FIG. 12b is a cross-sectional view along the cut line AA ′ in FIG. 12a
  • FIG. 12c is a cut line BB in FIG. 12d
  • FIG. 12e is a cross-sectional view along the cut line
  • FIGS. 12a, 12a, representative memory cells M (0,0) to M (0,7) are arranged in the first row (upper row in the figure), and M (1,0) to M (1, 7) is arranged in the second row, and similarly, M (3,0) to M (3,7) are arranged in the lowest row.
  • the silicon pillars of the transistors are arranged at the minimum processing pitch and are constituted by the wiring of the first metal wiring layer.
  • the bit lines BL0 to BL7 thus arranged are similarly arranged at the minimum processing pitch. The same applies to other memory cells.
  • FIGS. 12a, 12b, 12c, 12d, and 12e portions having the same structure as in FIGS. 10a and 10b are indicated by corresponding symbols in the 100s.
  • a planar silicon layer 102Mn is formed on an insulating film such as a buried oxide film layer (BOX) 101 formed on a substrate, and this planar silicon layer 102Mn Is composed of an n + diffusion layer by impurity implantation or the like.
  • 103M is a silicide layer formed on the surface of the planar silicon layer 102Mn.
  • 104Mp is a p-type silicon pillar, 105M is a gate insulating film surrounding the silicon pillar 104Mp, 106M is a gate electrode, and 106Wa0, 106Wa1, and 106Wa3 are gate wirings.
  • n + diffusion layer 107M is formed on the top of 104Mp by impurity implantation or the like.
  • 108M is a silicon nitride film for protecting the gate insulating film 105M
  • 109M is a silicide layer connected to the n + diffusion layer 107M
  • 110M is a contact connecting the silicide layer 109M and the wiring 113M of the first metal wiring layer. is there.
  • the 111Wa0 is a contact for connecting the gate wiring 106Wa0 and the wiring 113Wa0 of the first metal wiring layer.
  • the gate wiring 106Wa0 is connected to the gate electrodes 106M of the memory cells M (0, 0) to M (0, n) arranged in the row direction.
  • the contact 114Wa0 is a contact for connecting the wiring 113Wa0 of the first metal wiring layer and the wiring 115Wa0 of the second metal wiring layer.
  • the wiring 115Wa0 of the second metal wiring layer becomes the row selection line WL0.
  • the wiring 115Wa0 of the second metal wiring layer is connected to the gate electrode 106M of the memory cell via the contact 114Wb0, the wiring 113Wb0 of the first metal wiring layer, the contact 111Wb0, and the gate electrode 106Wb0.
  • every eight memory cells are connected. This is for the purpose of shunting (short-circuiting) the wiring of the second metal wiring layer at regular intervals of the gate electrode extending in the row direction so that the resistance of the gate electrode 106M does not increase. The same connection is made for the other row selection lines.
  • the drain diffusion layer 107M of the memory cell M (0, 0), the silicide layer 109M covering the surface thereof, and the bit line 113B0 which is the wiring of the first metal wiring layer are connected to the contact 110M ( 0,0) and data “1” is stored as a memory cell.
  • an imaginary contact 110z is shown at the same position in the memory cell M (0, 1). This is because there is no contact at this position in this figure, and data “0” is stored in this memory cell. However, if data “1” is to be stored in this memory cell, contact is made at this position. Shows that to place.
  • the mask ROM using the SGT is characterized in that the reference power supply Vss of the memory cell is supplied by the lower diffusion layer, and the wiring area of the reference power supply is not necessary. As a result, all the memory cells can be arranged using the dimension which is the minimum interval in processing, a memory with a reduced area can be provided, and the bit lines can also be arranged at the minimum interval.
  • the greatest feature of the SGT is that, in terms of structural principle, the lower layer wiring by the silicide layer existing on the substrate side under the silicon pillar and the upper wiring by contact connection at the upper part of the silicon pillar can be used.
  • An object of the present invention is to provide a low cost semiconductor device with a minimum area, which is a column selection gate decoder that can be arranged in a memory cell array composed of one transistor by utilizing the feature of SGT.
  • a semiconductor device that constitutes a decoder circuit by arranging, on a substrate, a plurality of transistors whose sources, drains, and gates are arranged hierarchically in a direction perpendicular to the substrate.
  • Each of the plurality of transistors includes: Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • a gate electrode of the kth transistor is connected to one of the plurality of selection signal lines;
  • the other of the drain region and the source region of the i-th group of transistors among the first to n-th transistors is disposed under the silicon pillar, and is a silicide layer disposed on the substrate side from the silicon pillar.
  • the first to nth input / output lines extend at least partially in the first direction, and sequentially in a second direction orthogonal to the first direction.
  • the plurality of selection signal lines extend at least partially in the second direction;
  • the first to nth transistors are arranged at intersections of the first to nth input / output lines and the plurality of selection signal lines.
  • the i-th group of transistors of the first to n-th are arranged in an oblique direction with respect to the second direction in ascending order of numbers.
  • the first to nth input / output lines extend at least partially in the first direction and are sequentially arranged in a second direction orthogonal to the first direction.
  • the plurality of selection signal lines extend at least partially in the second direction; Among the first to n-th transistors, the adjacent second h-1 (h is a natural number) input / output line and the second h input / output line of the first to n-th input / output lines.
  • the corresponding second h-1 transistor and second h transistor are arranged in the first direction with at least one of the plurality of selection signal lines interposed therebetween, At least one of the first to n-th transistors other than the second h-1 transistor and the second h transistor is a position of the second h-1 transistor in the first direction. A position in the first direction between the position in the first direction of the second h transistor;
  • the k-th transistor is arranged in the first direction at the intersection of the selection signal line to which the gate electrode of the k-th transistor is connected and the k-th input / output line. Located in the vicinity.
  • the first to nth input / output lines extend at least partially in the first direction, and sequentially in a second direction orthogonal to the first direction.
  • the plurality of selection signal lines extend at least partially in the second direction;
  • the kth transistor and the (k + 1) th transistor are disposed across at least one of the plurality of selection signal lines, Among the first to n-th transistors, at least one of the transistors other than the k-th transistor and the k + 1-th transistor is a position of the k-th transistor in the first direction and the k + 1-th transistor. A position in the first direction between the position in the first direction of the transistor;
  • the decoder circuit is a column selection gate decoder circuit for a memory array in which memory cells are arranged in a matrix.
  • the first to nth input / output signal lines are bit lines
  • the plurality of selection signal lines are column selection signal lines
  • the first to nth transistors are column selection gate transistors.
  • the first to nth transistors are N-channel MOS transistors.
  • the first to nth transistors are P-channel MOS transistors.
  • Each of the plurality of transistors includes: Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • a gate electrode of the kth transistor is connected to one of the first plurality of selection signal lines;
  • a gate electrode of the j-th transistor is connected to one of the second plurality of selection signal lines;
  • the other of the jn-th group of transistors and the drain region and the source region of the j-th transistor is disposed below the silicon pillar, and via a silicide layer disposed on the substrate side from the silicon pillar.
  • One of the drain region and the source region of the (n + 1) th to (n + m) th transistors is connected in common, and a semiconductor device is provided.
  • the first to nth input / output lines extend at least partially in the first direction, and sequentially in a second direction orthogonal to the first direction.
  • the first and second selection signal lines extend at least partially in the second direction;
  • the first to nth transistors are arranged at intersections of the first to nth input / output lines and the first plurality of selection signal lines.
  • the jn-th group of transistors and the j-th transistor are arranged in the second direction in order, and the jn-th group of transistors in ascending order. It is arranged diagonally.
  • the first to nth input / output lines extend at least partially in the first direction, and sequentially extend in a second direction orthogonal to the first direction.
  • the first and second selection signal lines extend at least partially in the second direction;
  • the k-th and k + 1-th transistors of the jn-th group of transistors arranged across at least one of the first plurality of selection signal lines, and the k-th transistors
  • the other of the jn-th group of transistors having a position in the first direction between a position in the first direction of the transistor and a position in the first direction of the k + 1th transistor;
  • the decoder circuit is a column selection gate decoder circuit for a memory array in which memory cells are arranged in a matrix.
  • the first to nth input / output signal lines are bit lines,
  • the first and second selection signal lines are column selection signal lines;
  • the first to n + m transistors are column selection gate transistors.
  • the first to nth input / output lines extend at least partially in the first direction, and sequentially in a second direction orthogonal to the first direction.
  • the first and second selection signal lines extend at least partially in the second direction;
  • the k-th and k + 1-th transistors of the jn-th group of transistors arranged across at least one of the first plurality of selection signal lines, and the k-th transistors
  • the other of the jn-th group of transistors having a position in the first direction between a position in the first direction of the transistor and a position in the first direction of the k + 1th transistor;
  • There is at least one set of transistors, and each of the jn-th group of transistors is arranged to correspond to at least one of the transistors constituting one set of the at least one set of transistors.
  • the kth transistor includes the first transistor on the memory cell side at the intersection of one of the first plurality of selection signal lines to which the gate electrode of the kth transistor is connected and the kth bit line.
  • the decoder circuit is a column selection gate decoder circuit for a memory array in which memory cells are arranged in a matrix.
  • the first to nth input / output signal lines are bit lines,
  • the first and second selection signal lines are column selection signal lines;
  • the first to n + m transistors are column selection gate transistors.
  • the first to n + m transistors are N-channel MOS transistors.
  • the first to n + m transistors are P-channel MOS transistors.
  • Example of this invention It is an equivalent circuit schematic of the Example of this invention. It is a top view of the column selection gate decoder of Example 1 of this invention. It is sectional drawing of the column selection gate decoder of Example 1 of this invention. It is sectional drawing of the column selection gate decoder of Example 1 of this invention. It is sectional drawing of the column selection gate decoder of Example 1 of this invention. It is sectional drawing of the column selection gate decoder of Example 1 of this invention. It is sectional drawing of the column selection gate decoder of Example 1 of this invention. It is a top view of the column selection gate decoder of Example 2 of this invention. It is sectional drawing of the column selection gate decoder of Example 2 of this invention.
  • FIG. 1 shows an equivalent circuit 400 of one column selection gate decoder.
  • the NMOS transistor AG0 serving as a column selection gate has a source connected to the bit line BL0, a gate connected to the column selection signal YA0, and a drain connected to the common node N1.
  • the NMOS transistor AG1 serving as a column selection gate has a source connected to the bit line BL1, a gate connected to the column selection signal YA1, and a drain connected to the common node N1.
  • the source is connected to the bit line BL2, the gate is connected to the column selection signal YA2, and the drain is connected to the common node N1.
  • the source is connected to the bit line BL3, the gate is connected to the column selection signal YA3, and the drain is connected to the common node N1.
  • the NMOS transistor BG0 serving as a column selection gate has a source connected to the common node N1, a gate connected to the column selection signal YB0, and a drain connected to the common node N5.
  • the NMOS transistor CG0 serving as the column selection gate has a source connected to the common node N5, a gate connected to the column selection signal YC0, and a drain connected to the common node N7.
  • the common node N7 becomes the data line DL.
  • NMOS transistors AG4, AG5, AG6, and AG7 have sources connected to bit lines BL4, BL5, BL6, and BL7, drains connected to a common node N2, and gates connected to column selection signals YA0, YA1, YA2, and YA3, respectively.
  • the NMOS transistor BG1 has a source connected to the common node N2, a drain connected to the common node N5, and a gate connected to a wiring for supplying the column selection signal YB1. Similar connections are made for the NMOS transistors AG8 to AG15 and the NMOS transistors BG2, BG3, and CG1.
  • Example 1 is shown in FIGS. 2a, 2b, 2c, 2d, 2e and 2f.
  • 2a is a plan view of the layout (arrangement) of the column selection gate decoder of the present invention
  • FIG. 2b is a sectional view taken along the cut line AA ′ in FIG. 2a
  • FIG. 2c is a cut line B-- in FIG.
  • FIG. 2d is a cross-sectional view along the cut line CC ′ in FIG. 2a
  • FIG. 2e is a cross-sectional view along the cut line DD ′ in FIG. 2a
  • FIG. Fig. 2b shows a cross-sectional view along the cut line EE 'in Fig. 2a.
  • the equivalent circuit of this embodiment follows the circuit block 401 of FIG. 2a, the memory cells M (0,0) to M (0,7) in FIG. 11 are arranged at the bottom of the figure, and bit lines BL0 to BL7 ("first to nth inputs / outputs" Signal line) is extended and arranged in the vertical direction of the figure (corresponding to "first direction” of the present invention) by the wiring of the first metal wiring layer.
  • wiring for supplying column selection signals YA0 to YA3 (corresponding to “plurality of selection signal lines” and “first plurality of selection signal lines” of the present invention)
  • wiring for supplying column selection signals YB0 and YB1 (present) “Corresponding to“ second plurality of selection signal lines ”of the invention” is extended and arranged in the horizontal direction of the drawing (corresponding to “second direction” of the present invention) by the wiring of the second metal wiring layer.
  • the column selection gate transistor AG0 is provided at the intersection of the bit lines BL0 to BL7 constituted by the wiring of the first metal wiring layer and the wiring for supplying the column selection signals YA0 to YA3 constituted by the wiring of the second metal wiring layer.
  • NMOS transistors AG0, AG1, AG2, and AG3 (“i-th group transistors”, “jn-th group” of the present invention) which are column selection gate transistors. Common drain) and the source of BG0 (corresponding to “n + 1 to n + m transistors” and “jth transistor” of the present invention), and AG4, AG5, AG6, AG7 (corresponding to “transistor of the present invention”) Common drains of ‘i-th group transistors’ and ‘j-th group transistors’ and BG1 (corresponding to ‘n + 1 to n + m transistors’ and ‘jth transistors’ of the present invention).
  • the area reduction is achieved by connecting the sources in common by the lower diffusion layers. 2a, 2b, 2c, 2d, 2e, and 2f, portions having the same structure as in FIGS. 10a and 10b are indicated by corresponding symbols in the 200s.
  • planar silicon layers 202na and 202nb are formed on an insulating film such as a buried oxide layer (BOX) 201 formed on the substrate.
  • the planar silicon layers 202na and 202nb are each composed of an n + diffusion layer by impurity implantation or the like.
  • Reference numeral 203 denotes a silicide layer formed on the surface of the planar silicon layer (202na, 202nb).
  • the surrounding gate insulating film 206 is a gate electrode, and 206a, 206b, 206c, 206d, 206e, 206f, 206g, 206h, 206i and 206j are gate wirings.
  • 208 is a silicon nitride film for protecting the gate insulating film 205.
  • 207nAG6, 207nAG7, 207nBG0, and 207nBG1 are silicide layers connected to each other.
  • 210nAG0, 210nAG1, 210nAG2, 210nAG3, 210nAG4, 210nAG5, 210nAG6, 210nAG7, 210nBG0, 210nBG1 are the silicide layers 209nAG0, 209nAG1, 209nAG2, 209nAG3, 209nAG4, 209nAG7, 209nAG7, 209nAG20, Contacts 113B0, 113B1, 113B2, 113B3, 113B4, 113B5, 113B6, 113B7, 213k, and 213k are connected, 211a is a contact that connects the gate wiring 206a and the wiring 213a of the first metal wiring layer, and 211b is a gate wiring.
  • 211c is a contact connecting the gate wiring 206c and the first metal wiring layer 213c
  • 211d is a contact connecting the gate wiring 206d and the first metal wiring layer 213d
  • 211e is the gate wiring 206e and the first metal wiring layer 213c.
  • a contact connecting the wiring 213e of the metal wiring layer, 211f is a contact connecting the gate wiring 206f and the wiring 213f of the first metal wiring layer
  • 211g is a contact connecting the wiring 213g of the gate wiring 206g and the first metal wiring layer.
  • 211h is a contact connecting the gate wiring 206h and the first metal wiring layer 213h
  • 211i is a contact connecting the gate wiring 206i and the first metal wiring layer 213i
  • 211j is the gate wiring 206j and the first metal wiring layer 213h. Coupling that connects the wiring 213j of the metal wiring layer It is tact.
  • 214a is a contact connecting the wiring 213a of the first metal wiring layer and the wiring 215a of the second metal wiring layer
  • 214b is a wiring 213b of the first metal wiring layer and the wiring 215b of the second metal wiring layer.
  • 214c is a contact for connecting the wiring 213c of the first metal wiring layer and the wiring 215c of the second metal wiring layer
  • 214d is a wiring of the wiring 213d of the first metal wiring layer and the wiring of the second metal wiring layer 215d is a contact for connecting 215d
  • 214e is a contact for connecting the wiring 215e of the first metal wiring layer and the wiring 215a of the second metal wiring layer
  • 214f is a wiring 213f of the first metal wiring layer and the second metal wiring layer
  • a contact 214g for connecting the wiring 215b of the first metal wiring layer is a wiring 213g of the first metal wiring layer and a wiring 21 of the second metal wiring layer.
  • c is a contact for connecting c
  • 214h is a contact for connecting the wiring 213h of the first metal wiring layer and the wiring 213d of the second metal wiring layer
  • 214i is a wiring 213i of the first metal wiring layer and the second metal wiring layer
  • 214j is a contact for connecting the wiring 215e of the first metal wiring layer
  • 214j is a contact for connecting the wiring 215j of the first metal wiring layer and the wiring 215f of the second metal wiring layer.
  • the silicon pillar 204pAG0, the lower diffusion layer 202na, the upper diffusion layer 207nAG0, the gate insulating film 205, and the gate electrode 206 constitute an NMOS transistor AG0.
  • the gate electrode 206 constitutes the NMOS transistor AG1, and the silicon pillar 204pAG2, the lower diffusion layer 202na, the upper diffusion layer 207nAG2, the gate insulating film 205, and the gate electrode 206 constitute the NMOS transistor AG2, and the silicon pillar 204pAG3, the lower diffusion layer.
  • the 202na, the upper diffusion layer 207nAG3, the gate insulating film 205, and the gate electrode 206 constitute an NMOS transistor AG3, a silicon pillar 204pAG4, a lower diffusion layer 202nb,
  • the diffusion layer 207nAG4, the gate insulating film 205, and the gate electrode 206 constitute the NMOS transistor AG4, and the silicon pillar 204pAG5, the lower diffusion layer 202nb, the upper diffusion layer 207nAG5, the gate insulating film 205, and the gate electrode 206 constitute the NMOS transistor AG5.
  • the silicon pillar 204pAG6, the lower diffusion layer 202nb, the upper diffusion layer 207nAG6, the gate insulating film 205, and the gate electrode 206 constitute an NMOS transistor AG6.
  • the silicon pillar 204pAG7, the lower diffusion layer 202nb, the upper diffusion layer 207nAG7, and the gate insulating film 205 and the gate electrode 206 constitute an NMOS transistor AG7, which includes a silicon pillar 204pBG0, a lower diffusion layer 202na, an upper diffusion layer 207nBG0, a gate insulating film 205, a gate
  • the electrode 206 constitute an NMOS transistor BG0, silicon pillar 204PBG1, lower diffusion layer 202Nb, the upper diffusion layer 207NBG1, the gate insulating film 205, the gate electrode 206, constituting the NMOS transistor BG1.
  • the gate wiring 206a is connected to the gate electrode 206 of the NMOS transistor AG0
  • the gate wiring 206b is connected to the gate electrode 206 of the NMOS transistor AG1
  • the gate wiring 206c is connected to the gate electrode 206 of the NMOS transistor AG2.
  • a gate wiring 206d is connected to the gate electrode 206 of the NMOS transistor AG3
  • a gate wiring 206e is connected to the gate electrode 206 of the NMOS transistor AG4
  • a gate wiring 206f is connected to the gate electrode 206 of the NMOS transistor AG5.
  • a gate wiring 206g is connected to the gate electrode 206 of AG6, a gate wiring 206h is connected to the gate electrode 206 of the NMOS transistor AG7, and a gate power of the NMOS transistor BG0.
  • 206 gate lines 206i is connected to the gate line 206j is connected to the gate electrode 206 of the NMOS transistor BG1.
  • the lower diffusion layer 202na serves as a common drain of the NMOS transistors AG0, AG1, AG2, and AG3 via the silicide layer 203, is connected to the source of the NMOS transistor BG0, and the n + diffusion layer 207nBG0 that is the drain of BG0 includes the silicide layer 209nBG0 and It is connected to the wiring 213k of the first metal wiring layer through the contact 210nBG0.
  • the lower diffusion layer 202nb becomes a common drain of the NMOS transistors AG4, AG5, AG6, and AG7 through the silicide layer 203, is connected to the source of the NMOS transistor BG1, and the n + diffusion layer 207nBG1 that is the drain of BG1 It is connected to wiring 213k of the first metal wiring layer through layer 209nBG1 and contact 210nBG1.
  • the drains of the NMOS transistors BG0 and BG1 are commonly connected to the data line DL.
  • the upper diffusion layer 207nAG0 serving as the source of the NMOS transistor AG0 is connected to the wiring 113B0 of the first metal wiring layer via the silicide layer 209nAG0 and the contact 210nAG0, and 113B0 becomes the bit line BL0.
  • the upper diffusion layer 207nAG1 serving as the source of the NMOS transistor AG1 is connected to the wiring 113B1 of the first metal wiring layer through the silicide layer 209nAG1 and the contact 210nAG1, and 113B1 becomes the bit line BL1.
  • the upper diffusion layer 207nAG2 serving as the source of the NMOS transistor AG2 is connected to the wiring 113B2 of the first metal wiring layer through the silicide layer 209nAG2 and the contact 210nAG2, and 113B2 becomes the bit line BL2.
  • the upper diffusion layer 207nAG3 serving as the source of the NMOS transistor AG3 is connected to the wiring 113B3 of the first metal wiring layer through the silicide layer 209nAG3 and the contact 210nAG3, and 113B3 becomes the bit line BL3.
  • the upper diffusion layer 207nAG4 serving as the source of the NMOS transistor AG4 is connected to the wiring 113B4 of the first metal wiring layer via the silicide layer 209nAG4 and the contact 210nAG4, and 113B4 becomes the bit line BL4.
  • the upper diffusion layer 207nAG5 serving as the source of the NMOS transistor AG5 is connected to the wiring 113B5 of the first metal wiring layer through the silicide layer 209nAG5 and the contact 210nAG5, and 113B5 becomes the bit line BL5.
  • the upper diffusion layer 207nAG6 serving as the source of the NMOS transistor AG6 is connected to the wiring 113B6 of the first metal wiring layer via the silicide layer 209nAG6 and the contact 210nAG6, and 113B6 becomes the bit line BL6.
  • the upper diffusion layer 207nAG7 serving as the source of the NMOS transistor AG7 is connected to the wiring 113B7 of the first metal wiring layer through the silicide layer 209nAG7 and the contact 210nAG7, and 113B7 becomes the bit line BL7.
  • the bit lines BL0, BL1, BL2, BL3, BL4, BL5, BL6, and BL7 configured by the wiring of the first metal wiring layer are arranged to extend in the vertical direction in FIG.
  • the second metal wiring layer wiring 215a for supplying the column selection signal YA0 extends in the horizontal direction of FIG. 2a, and is connected to the gate wiring 206a via the contact 214a, the first metal wiring layer wiring 213a, and the contact 211a.
  • the gate wiring 206a is connected to the gate electrode 206 of the NMOS transistor AG0.
  • the wiring 215a of the second metal wiring layer is connected to the gate wiring 206e via the contact 214e, the wiring 213e of the first metal wiring layer, and the contact 211e, and the gate wiring 206e is connected to the gate electrode 206 of the NMOS transistor AG4. Connected.
  • the second metal wiring layer wiring 215b for supplying the column selection signal YA1 extends in the horizontal direction of FIG.
  • the gate wiring 206b is connected to the gate electrode 206 of the NMOS transistor AG1.
  • the wiring 215b of the second metal wiring layer is connected to the gate wiring 206f via the contact 214f, the wiring 213f of the first metal wiring layer, and the contact 211f, and the gate wiring 206f is connected to the gate electrode 206 of the NMOS transistor AG5.
  • the second metal wiring layer wiring 215c for supplying the column selection signal YA2 extends in the horizontal direction of FIG.
  • the gate wiring 206c is connected to the gate electrode 206 of the NMOS transistor AG2. Further, the wiring 215c of the second metal wiring layer is connected to the gate wiring 206g through the contact 214g, the wiring 213g of the first metal wiring layer, and the contact 211g, and the gate wiring 206g is connected to the gate electrode 206 of the NMOS transistor AG6. Connected.
  • the second metal wiring layer wiring 215d for supplying the column selection signal YA3 extends in the horizontal direction of FIG.
  • the gate wiring 206d is connected to the gate electrode 206 of the NMOS transistor AG3. Further, the wiring 215d of the second metal wiring layer is connected to the gate wiring 206h via the contact 214h, the wiring 213h of the first metal wiring layer, and the contact 211h, and the gate wiring 206h is connected to the gate electrode 206 of the NMOS transistor AG7. Connected.
  • the wiring 215e of the second metal wiring layer that supplies the column selection signal YB0 extends in the horizontal direction of FIG. 2a, and is connected to the gate wiring 206i via the contact 214i, the wiring 213i of the first metal wiring layer, and the contact 211i.
  • the gate wiring 206i is connected to the gate electrode 206 of the NMOS transistor BG0.
  • the second metal wiring layer wiring 215f for supplying the column selection signal YB1 extends in the horizontal direction of FIG. 2a, and is connected to the gate wiring 206j via the contact 214j, the first metal wiring layer wiring 213j, and the contact 211j.
  • the gate wiring 206j is connected to the gate electrode 206 of the NMOS transistor BG1.
  • the bit lines BL0 to BL7 configured by the wiring of the first metal wiring layer extending in the vertical direction are configured by the wiring of the second metal wiring layer extending in the horizontal direction. 1 can be selectively connected to the common node N5 of FIG. 1 by the wiring for supplying the column selection signals AG0 to AG3 and BG0 and BG1.
  • This figure constitutes a column selection gate decoder 401a.
  • the wiring 213k (node N5) of the first metal wiring layer serving as the common drain of the NMOS transistors BG0 and BG1 extends to the right of FIG. 2a and is connected to the data line DL (node) via the NMOS transistor CG0 (not shown). N7).
  • bit lines BL8 to BL11 and BL12 to BL15 of adjacent blocks are connected via NMOS transistors AG8, AG9, AG10, AG11 and AG12, AG13, AG14, AG15 (not shown).
  • the nodes N3 and N4 are commonly connected to the node N3 and the node N4, respectively, and the nodes N3 and N4 are connected to the node N6 serving as a common drain via the NMOS transistors BG2 and BG3, respectively.
  • the column selection gate decoder 400 shown in FIG. 1 is configured by being connected to the data line DL via an NMOS transistor CG1 (not shown).
  • the common drains of the NMOS transistors AG0, AG1, AG2, and AG3, which are column selection gate transistors, and the source of the column selection gate transistor BG0 are commonly connected by the lower diffusion layer, thereby eliminating the wiring region
  • a column selection gate decoder having a reduced area can be provided by a bit line extending in the direction and a column selection signal extending in the horizontal direction.
  • the transistors are arranged obliquely and the lower diffusion layer region is provided obliquely. However, this is because the arrangement interval of the column selection gate transistors is minimized. This is to make the upper and lower arrangement intervals of the selection signal as small as possible.
  • the NMOS transistor AG1 in order to minimize the distance between the NMOS transistors AG0 and AG1 and reduce the distance between the wiring that supplies the column selection signal YA0 and the wiring that supplies the column selection signal YA1, the NMOS transistor AG1 is moved to the right. It is shifted. The same applies to the other transistors.
  • the slanted slender shape is used. For example, when the resistance of the silicide layer is desired to be reduced, diffusion is performed. Changes such as increasing the width of the area are possible. Of course, it is also possible to arrange them in a vertical row without oblique arrangement.
  • the shape of the lower diffusion layer region is not limited to the present embodiment, and can be made an optimum shape according to the purpose.
  • Example 2 is shown in FIGS. 3a, 3b, 3c, 3d, 3e, 3f, 3g, 3h, 3i and 3j.
  • 3a is a plan view of the layout (arrangement) of the column selection gate decoder of the present invention
  • FIG. 3b is a sectional view taken along the cut line AA ′ in FIG. 3a
  • FIG. 3c is a cut line B-- in FIG.
  • FIG. 3d is a cross-sectional view along the cut line CC ′ in FIG. 3a
  • FIG. 3e is a cross-sectional view along the cut line DD ′ in FIG. 3a
  • FIG. 3a is a cross-sectional view along the cut line EE ′ in FIG.
  • FIG. 3g is a cross-sectional view along the cut line FF ′ in FIG. 3a
  • FIG. 3h is along the cut line GG ′ in FIG.
  • FIG. 3i is a cross-sectional view taken along the cut line HH ′ in FIG. 3a
  • FIG. 3j is a plan view showing only the wiring of the first metal wiring layer in FIG. 3a.
  • the equivalent circuit of this embodiment follows the circuit block 401 of FIG. In FIG. 3a, the memory cells M (0,0) to M (0,7) in FIG. 11 are arranged in the lower part of the drawing, and the bit lines BL0 to BL7 are arranged in the vertical direction of the drawing in the first metal wiring layer. It is extended by wiring.
  • Wirings for supplying the column selection signals YA0, YA2, YA1, YA3, YB0, YB1 are arranged in the order from the bottom of the figure so as to extend in the lateral direction of FIG. 3a by the wiring of the second metal wiring layer.
  • the column selection gate transistor AG0 is provided at the intersection of the bit lines BL0 to BL7 constituted by the wiring of the first metal wiring layer and the wiring for supplying the column selection signals YA0 to YA3 constituted by the wiring of the second metal wiring layer.
  • ⁇ AG7 are arranged.
  • the difference from the first embodiment is that the arrangement order of the wirings for supplying the column selection signals YA0 to YA3 is changed.
  • column select gate transistors AG0 and AG1 (invention of the present invention) corresponding to adjacent bit lines BL0 and BL1 (corresponding to “adjacent 2h-1 input / output lines and 2h input / output lines” of the present invention). (Corresponding to the “second h-1 transistor and the second h transistor”) in the vertical direction of FIG. 3A with the column selection signal YA2 interposed therebetween, and column selection gate transistors other than the column selection gate transistors AG0 and AG1.
  • a certain AG2 is arranged to have a vertical position between the vertical positions of the column selection gate transistors AG0 and AG1.
  • column selection gate transistors AG2 and AG3 corresponding to adjacent bit lines BL2 and BL3 are arranged in the vertical direction of FIG.
  • the transistor AG1 is arranged so as to have a vertical position between the vertical positions of the column selection gate transistors AG2 and AG3.
  • the dimension is not determined by the gate interval of the column selection gate transistor. That is, the interval between the NMOS transistors AG0 and AG2, or the interval between AG0 and AG1, is not the minimum interval but can be arranged with a margin, and the column selection signal YA0, which is the wiring of the second metal wiring layer, The wirings supplying YA2 and YA1 can realize a minimum interval.
  • a column selection gate decoder that can arrange all the wirings of the second metal wiring layer constituting the wirings supplying the column selection signals YA0, YA2, YA1, YA3, YB0, and YB1 at the minimum interval and further reduced in the vertical direction.
  • the common feature of the present invention is that the common drain or source of the column selection gate transistors can be commonly connected by the lower diffusion layer and the wiring region can be omitted. 3a, 3b, 3c, 3d, 3e, 3f, 3g, 3h, 3i, and 3j, FIGS. 2a, 2b, 2c, 2d, 2e, and 2f.
  • planar silicon layers 202na and 202nb are respectively formed on the first and second planar silicon layers 202na and 202nb by n + diffusion layers by impurity implantation or the like.
  • Reference numeral 203 denotes a silicide layer formed on the surface of the planar silicon layer (202na, 202nb).
  • 204pAG0, 204pAG1, 204pAG2, 204pAG3, 204pAG4, 204pAG5, 204pAG6, 204pAG7, 204pBG0, 204pBG1 is a p-type silicon pillar
  • 205 is a silicon pillar 204pAG0, 204pAG1, 204pAG2, 204pAG3, 204pAG4, 204pAG5p
  • a gate insulating film 206 is a gate electrode
  • 206a, 206b, 206c, 206d, 206e, 206f, 206g, 206h, 206i, and 206j are gate wirings.
  • 208 is a silicon nitride film for protecting the gate insulating film 205.
  • 207nAG6, 207nAG7, 207nBG0, and 207nBG1 are silicide layers connected to each other.
  • 210nAG0, 210nAG1, 210nAG2, 210nAG3, 210nAG4, 210nAG5, 210nAG6, 210nAG7, 210nBG0, 210nBG1 are the silicide layers 209nAG0, 209nAG1, 209nAG2, 209nAG3, 209nAG4, 209nAG7, 209nAG7, 209nAG20, Contacts 113B0, 113B1, 113B2, 113B3, 113B4, 113B5, 113B6, 113B7, 213k, and 213k are connected, 211a is a contact that connects the gate wiring 206a and the wiring 213a of the first metal wiring layer, and 211b is a gate wiring.
  • 211c is a contact connecting the gate wiring 206c and the first metal wiring layer 213c
  • 211d is a contact connecting the gate wiring 206d and the first metal wiring layer 213d
  • 211e is the gate wiring 206e and the first metal wiring layer 213c.
  • a contact connecting the wiring 213e of the metal wiring layer, 211f is a contact connecting the gate wiring 206f and the wiring 213f of the first metal wiring layer
  • 211g is a contact connecting the wiring 213g of the gate wiring 206g and the first metal wiring layer.
  • 211h is a contact connecting the gate wiring 206h and the first metal wiring layer 213h
  • 211i is a contact connecting the gate wiring 206i and the first metal wiring layer 213i
  • 211j is the gate wiring 206j and the first metal wiring layer 213h. Coupling that connects the wiring 213j of the metal wiring layer It is tact.
  • 214a is a contact connecting the wiring 213a of the first metal wiring layer and the wiring 215a of the second metal wiring layer
  • 214b is a wiring 213b of the first metal wiring layer and the wiring 215b of the second metal wiring layer.
  • 214c is a contact for connecting the wiring 213c of the first metal wiring layer and the wiring 215c of the second metal wiring layer
  • 214d is a wiring of the wiring 213d of the first metal wiring layer and the wiring of the second metal wiring layer 215d is a contact for connecting 215d
  • 214e is a contact for connecting the wiring 215e of the first metal wiring layer and the wiring 215a of the second metal wiring layer
  • 214f is a wiring 213f of the first metal wiring layer and the second metal wiring layer
  • a contact 214g for connecting the wiring 215b of the first metal wiring layer is a wiring 213g of the first metal wiring layer and a wiring 21 of the second metal wiring layer.
  • c is a contact for connecting c
  • 214h is a contact for connecting the wiring 213h of the first metal wiring layer and the wiring 213d of the second metal wiring layer
  • 214i is a wiring 213i of the first metal wiring layer and the second metal wiring layer
  • 214j is a contact for connecting the wiring 215e of the first metal wiring layer
  • 214j is a contact for connecting the wiring 215j of the first metal wiring layer and the wiring 215f of the second metal wiring layer.
  • the silicon pillar 204pAG0, the lower diffusion layer 202na, the upper diffusion layer 207nAG0, the gate insulating film 205, and the gate electrode 206 constitute an NMOS transistor AG0.
  • the gate electrode 206 constitutes the NMOS transistor AG1, and the silicon pillar 204pAG2, the lower diffusion layer 202na, the upper diffusion layer 207nAG2, the gate insulating film 205, and the gate electrode 206 constitute the NMOS transistor AG2, and the silicon pillar 204pAG3, the lower diffusion layer.
  • the 202na, the upper diffusion layer 207nAG3, the gate insulating film 205, and the gate electrode 206 constitute an NMOS transistor AG3, a silicon pillar 204pAG4, a lower diffusion layer 202nb,
  • the diffusion layer 207nAG4, the gate insulating film 205, and the gate electrode 206 constitute the NMOS transistor AG4, and the silicon pillar 204pAG5, the lower diffusion layer 202nb, the upper diffusion layer 207nAG5, the gate insulating film 205, and the gate electrode 206 constitute the NMOS transistor AG5.
  • the silicon pillar 204pAG6, the lower diffusion layer 202nb, the upper diffusion layer 207nAG6, the gate insulating film 205, and the gate electrode 206 constitute an NMOS transistor AG6.
  • the silicon pillar 204pAG7, the lower diffusion layer 202nb, the upper diffusion layer 207nAG7, and the gate insulating film 205 and the gate electrode 206 constitute an NMOS transistor AG7, which includes a silicon pillar 204pBG0, a lower diffusion layer 202na, an upper diffusion layer 207nBG0, a gate insulating film 205, a gate
  • the electrode 206 constitute an NMOS transistor BG0, silicon pillar 204PBG1, lower diffusion layer 202Nb, the upper diffusion layer 207NBG1, the gate insulating film 205, the gate electrode 206, constituting the NMOS transistor BG1.
  • the gate wiring 206a is connected to the gate electrode 206 of the NMOS transistor AG0
  • the gate wiring 206b is connected to the gate electrode 206 of the NMOS transistor AG1
  • the gate wiring 206c is connected to the gate electrode 206 of the NMOS transistor AG2.
  • a gate wiring 206d is connected to the gate electrode 206 of the NMOS transistor AG3
  • a gate wiring 206e is connected to the gate electrode 206 of the NMOS transistor AG4
  • a gate wiring 206f is connected to the gate electrode 206 of the NMOS transistor AG5.
  • a gate wiring 206g is connected to the gate electrode 206 of AG6, a gate wiring 206h is connected to the gate electrode 206 of the NMOS transistor AG7, and a gate power of the NMOS transistor BG0.
  • 206 gate lines 206i is connected to the gate line 206j is connected to the gate electrode 206 of the NMOS transistor BG1.
  • the lower diffusion layer 202na serves as a common drain of the NMOS transistors AG0, AG1, AG2, and AG3 via the silicide layer 203, is connected to the source of the NMOS transistor BG0, and the n + diffusion layer 207nBG0 that is the drain of BG0 includes the silicide layer 209nBG0 and It is connected to the wiring 213k of the first metal wiring layer through the contact 210nBG0.
  • the wiring 213k of the first metal wiring layer becomes the node N5 in FIG.
  • the lower diffusion layer 202nb becomes a common drain of the NMOS transistors AG4, AG5, AG6, and AG7 through the silicide layer 203, is connected to the source of the NMOS transistor BG1, and the n + diffusion layer 207nBG1 that is the drain of BG1 It is connected to wiring 213k of the first metal wiring layer through layer 209nBG1 and contact 210nBG1.
  • the drains of the NMOS transistors BG0 and BG1 are commonly connected to the node N5.
  • the upper diffusion layer 207nAG0 serving as the source of the NMOS transistor AG0 is connected to the wiring 113B0 of the first metal wiring layer via the silicide layer 209nAG0 and the contact 210nAG0, and 113B0 becomes the bit line BL0.
  • the upper diffusion layer 207nAG1 serving as the source of the NMOS transistor AG1 is connected to the wiring 113B1 of the first metal wiring layer through the silicide layer 209nAG1 and the contact 210nAG1, and 113B1 becomes the bit line BL1.
  • the upper diffusion layer 207nAG2 serving as the source of the NMOS transistor AG2 is connected to the wiring 113B2 of the first metal wiring layer through the silicide layer 209nAG2 and the contact 210nAG2, and 113B2 becomes the bit line BL2.
  • the upper diffusion layer 207nAG3 serving as the source of the NMOS transistor AG3 is connected to the wiring 113B3 of the first metal wiring layer through the silicide layer 209nAG3 and the contact 210nAG3, and 113B3 becomes the bit line BL3.
  • the upper diffusion layer 207nAG4 serving as the source of the NMOS transistor AG4 is connected to the wiring 113B4 of the first metal wiring layer via the silicide layer 209nAG4 and the contact 210nAG4, and 113B4 becomes the bit line BL4.
  • the upper diffusion layer 207nAG5 serving as the source of the NMOS transistor AG5 is connected to the wiring 113B5 of the first metal wiring layer through the silicide layer 209nAG5 and the contact 210nAG5, and 113B5 becomes the bit line BL5.
  • the upper diffusion layer 207nAG6 serving as the source of the NMOS transistor AG6 is connected to the wiring 113B6 of the first metal wiring layer via the silicide layer 209nAG6 and the contact 210nAG6, and 113B6 becomes the bit line BL6.
  • the upper diffusion layer 207nAG7 serving as the source of the NMOS transistor AG7 is connected to the wiring 113B7 of the first metal wiring layer through the silicide layer 209nAG7 and the contact 210nAG7, and 113B7 becomes the bit line BL7.
  • the bit lines BL0, BL1, BL2, BL3, BL4, BL5, BL6, and BL7 configured by the wiring of the first metal wiring layer are arranged to extend in the vertical direction in FIG. 3A.
  • the second metal wiring layer wiring 215a for supplying the column selection signal YA0 extends in the horizontal direction at the bottom of the figure, and the gate wiring 206a is connected via the contact 214a, the first metal wiring layer wiring 213a, and the contact 211a.
  • the gate wiring 206a is connected to the gate electrode 206 of the NMOS transistor AG0.
  • the wiring 215a of the second metal wiring layer is connected to the gate wiring 206e via the contact 214e, the wiring 213e of the first metal wiring layer, and the contact 211e, and the gate wiring 206e is connected to the gate electrode 206 of the NMOS transistor AG4. Connected.
  • the wiring 215c of the second metal wiring layer that supplies the column selection signal YA2 extends in the lateral direction immediately above the drawing of the wiring 215a of the second metal wiring layer that is the column selection signal YA0.
  • One metal wiring layer 213c is connected to the gate wiring 206c via the contact 211c, and the gate wiring 206c is connected to the gate electrode 206 of the NMOS transistor AG2.
  • the wiring 215c of the second metal wiring layer is connected to the gate wiring 206g through the contact 214g, the wiring 213g of the first metal wiring layer, and the contact 211g, and the gate wiring 206g is connected to the gate electrode 206 of the NMOS transistor AG6. Connected.
  • the arrangement position of the NMOS transistor AG2 is shifted to the right and can be arranged at the position of the wiring 113B2 of the first metal wiring layer, which is one bit away from the bit line BL2, and the NMOS transistor AG0. And a space between the second metal 215a and the second metal 215c can be minimized.
  • a second metal wiring layer wiring 215b for supplying the column selection signal YA1 is arranged and extends in the horizontal direction in the figure, and contacts 214b, first metal wiring layer wiring 213b, contacts
  • the gate wiring 206b is connected to the gate electrode 206 of the NMOS transistor AG1.
  • the wiring 215b of the second metal wiring layer is connected to the gate wiring 206f via the contact 214f, the wiring 213f of the first metal wiring layer, and the contact 211f, and the gate wiring 206f is connected to the gate electrode 206 of the NMOS transistor AG5. Connected.
  • a second metal wiring layer wiring 215d for supplying the column selection signal YA3 is arranged on the second metal wiring layer wiring 215b and extends in the lateral direction of FIG. 3a, and contacts 214d and the first metal wiring
  • the layer wiring 213d and the contact 211d are connected to the gate wiring 206d, and the gate wiring 206d is connected to the gate electrode 206 of the NMOS transistor AG3.
  • the wiring 215d of the second metal wiring layer is connected to the gate wiring 206h via the contact 214h, the wiring 213h of the first metal wiring layer, and the contact 211h, and the gate wiring 206h is connected to the gate electrode 206 of the NMOS transistor AG7. Connected.
  • the wiring 215e of the second metal wiring layer that supplies the column selection signal YB0 extends in the horizontal direction in FIG. 3A, and is connected to the gate wiring 206i via the contact 214i, the wiring 213i of the first metal wiring layer, and the contact 211i.
  • the gate wiring 206i is connected to the gate electrode 206 of the NMOS transistor BG0.
  • the wiring 215f of the second metal wiring layer that supplies the column selection signal YB1 extends in the horizontal direction in FIG. 3A, and is connected to the gate wiring 206j via the contact 214j, the wiring 213j of the first metal wiring layer, and the contact 211j.
  • the gate wiring 206j is connected to the gate electrode 206 of the NMOS transistor BG1.
  • the column selection gate transistors AG0, AG2, AG1, AG3, BG0, and BG1 are sequentially arranged on the left and right (arranged in a staggered manner), and the first metal wiring layer extending in the vertical direction.
  • the bit lines BL0 to BL7 constituted by the wirings of the second and the wirings for supplying the column selection signals YA0 to YA3 and YB0, YB1 constituted by the wirings of the second metal wiring layer extending in the horizontal direction are at minimum intervals. Can be arranged.
  • This figure constitutes a column selection gate decoder 401b.
  • the wiring 213k (node N5) of the first metal wiring layer serving as the common drain of the NMOS transistors BG0 and BG1 extends to the right in FIG. 3a and is connected to the data line DL (node) via the NMOS transistor CG0 (not shown). N7).
  • bit lines BL8 to BL11 and BL12 to BL15 of adjacent blocks (not shown) are connected via NMOS transistors AG8, AG9, AG10, AG11 and AG12, AG13, AG14, AG15 (not shown).
  • the nodes N3 and N4 are commonly connected to the node N3 and the node N4, respectively, and the nodes N3 and N4 are connected to the node N6 serving as a common drain via the NMOS transistors BG2 and BG3, respectively.
  • the column selection gate decoder 400 shown in FIG. 1 is configured by being connected to the data line DL via an NMOS transistor CG1 (not shown).
  • the common drains of the NMOS transistors AG0, AG1, AG2, and AG3, which are column selection gate transistors, and the source of the column selection gate transistor BG0 are commonly connected by the lower diffusion layer, thereby eliminating the wiring region,
  • a column selection gate decoder having a reduced area can be provided by a bit line extending in the direction and a column selection signal extending in the horizontal direction. Furthermore, by changing the order of the column selection signals, the wiring interval of the second metal wiring layer can be minimized, and a column selection gate decoder having a minimum area can be provided.
  • the current paths during operation are between the NMOS transistor AG0 and the NMOS transistor BG0, between AG1 and BG0, between AG2 and BG0, or between AG3 and BG0, respectively.
  • the smaller the parasitic resistance value the better the electrical characteristics.
  • this interval is widened and the resistance is low.
  • a sufficient width of the silicide layer 203 is secured. Further, since the silicide layer is not formed under the gate wiring and only the diffusion layer having a high resistance is formed, it is preferable not to arrange the gate wiring on the current path.
  • the gate contact 211c of the NMOS transistor AG2 is arranged on the left side of the drawing in the same manner as the gate contacts 211a and 211b of the NMOS transistor AG0 or AG1, the circuit connection is the same.
  • the gate wiring 206c crosses between the NMOS transistors BG0, and the silicide layer 203 does not exist below the gate wiring 206c, and only the diffusion layer is formed. Therefore, extra parasitic resistance is added. Therefore, in this embodiment, the gate wiring 206c of the NMOS transistor AG2 is contacted in the region of the adjacent lower diffusion layer 202nb that is an empty region, and only the silicide layer 203 is provided between the NMOS transistor AG0 and the NMOS transistor BG0.
  • the gate wiring 206e is arranged on the right side of the figure, but since it is out of the current path of the NMOS transistor AG4 and the NMOS transistor BG1, there is no extra parasitic resistance in the current path, which is favorable. Characteristics are obtained.
  • the sheet resistance value ⁇ s (lowes) of the silicide layer is typically several ⁇ / ⁇ and the sheet resistance value ⁇ s of the diffusion layer is several tens of ⁇ / ⁇ , and the gate wiring should avoid current paths as much as possible. It is preferable to arrange.
  • the gate wiring may be arranged in another place without depending on the present embodiment.
  • Example 3 is shown in FIGS. 4a, 4b, 4c, 4d, 4e and 4f.
  • 4a is a plan view of the layout (arrangement) of the column selection gate decoder of the present invention
  • FIG. 4b is a cross-sectional view along the cut line AA ′ in FIG. 4a
  • FIG. 4c is a cut line B-- in FIG. 4d is a cross-sectional view along the cut line CC ′ in FIG. 4a
  • FIG. 4e is a cross-sectional view along the cut line DD ′ in FIG. 4a
  • FIG. FIG. 4B is a plan view showing only the wiring of the first metal wiring layer in FIG. 4A.
  • the equivalent circuit of this embodiment follows the circuit block 401 of FIG.
  • memory cells M (0,0) to M (0,7) in FIG. 11 are arranged in the lower part of the figure, and bit lines BL0 to BL7 are arranged in the vertical direction of the figure in the first metal wiring layer. It is extended by wiring. Further, wirings for supplying the column selection signals YA0, YA2, YA1, YA3, YB0, and YB1 are arranged so as to extend in the horizontal direction of FIG. 4a by the wiring of the second metal wiring layer in order from the bottom of the figure.
  • a column selection gate transistor is provided at the intersection of the bit lines BL0 to BL7 constituted by the wiring of the first metal wiring layer and the wiring for supplying the column selection signal lines YA0 to YA3 constituted by the wiring of the second metal wiring layer.
  • AG0 to AG7 are arranged.
  • the difference from the second embodiment is the wiring for supplying the column selection signals YA0 to YA3, YB0 and YB1, and the gate electrodes 206a, 206b, 206c, 206d, 206e, 206f and 206g of the column selection gate transistors AG0 to AG7, BG0 and BG1.
  • the 206h, 206i, and 206j are unified in the vicinity of the corresponding column select gate transistors in the first direction (immediately above in FIG. 4a) to reduce variations in parasitic capacitance and the like.
  • the gate interval of the column selection gate transistor can be increased, and the second metal wiring layer
  • the wirings that supply the column selection signals YA0, YA2, YA1, YA3, YB0, and YB1, which are wirings can be arranged with a minimum interval.
  • the common feature of the present invention is that the common drain or source of the column selection gate transistors can be commonly connected by the lower diffusion layer and the wiring region can be omitted.
  • planar silicon layers 202na and 202nb are formed on an insulating film such as a buried oxide layer (BOX) 201 formed on the substrate.
  • the planar silicon layers 202na and 202nb are each composed of an n + diffusion layer by impurity implantation or the like.
  • Reference numeral 203 denotes a silicide layer formed on the surface of the planar silicon layer (202na, 202nb).
  • 204pAG0, 204pAG1, 204pAG2, 204pAG3, 204pAG4, 204pAG5, 204pAG6, 204pAG7, 204pBG0, 204pBG1 is a p-type silicon pillar
  • 205 is a silicon pillar 204pAG0, 204pAG1, 204pAG2, 204pAG3, 204pAG4, 204pAG5p
  • a gate insulating film 206 is a gate electrode
  • 206a, 206b, 206c, 206d, 206e, 206f, 206g, 206h, 206i, and 206j are gate wirings.
  • 208 is a silicon nitride film for protecting the gate insulating film 205.
  • 207nAG6, 207nAG7, 207nBG0, and 207nBG1 are silicide layers connected to each other.
  • 210nAG0, 210nAG1, 210nAG2, 210nAG3, 210nAG4, 210nAG5, 210nAG6, 210nAG7, 210nBG0, 210nBG1 are the silicide layers 209nAG0, 209nAG1, 209nAG2, 209nAG3, 209nAG4, 209nAG7, 209nAG7, 209nAG20, Contacts 113B0, 113B1, 113B2, 113B3, 113B4, 113B5, 113B6, 113B7, 213k, and 213k are connected, 211a is a contact that connects the gate wiring 206a and the wiring 213a of the first metal wiring layer, and 211b is a gate wiring.
  • 211c is a contact connecting the gate wiring 206c and the first metal wiring layer 213c
  • 211d is a contact connecting the gate wiring 206d and the first metal wiring layer 213d
  • 211e is the gate wiring 206e and the first metal wiring layer 213c.
  • a contact connecting the wiring 213e of the metal wiring layer, 211f is a contact connecting the gate wiring 206f and the wiring 213f of the first metal wiring layer
  • 211g is a contact connecting the wiring 213g of the gate wiring 206g and the first metal wiring layer.
  • 211h is a contact connecting the gate wiring 206h and the first metal wiring layer 213h
  • 211i is a contact connecting the gate wiring 206i and the first metal wiring layer 213i
  • 211j is the gate wiring 206j and the first metal wiring layer 213h. Coupling that connects the wiring 213j of the metal wiring layer It is tact.
  • 214a is a contact connecting the wiring 213a of the first metal wiring layer and the wiring 215a of the first metal wiring layer
  • 214b is a wiring 213b of the first metal wiring layer and the wiring 215b of the second metal wiring layer.
  • 214c is a contact for connecting the wiring 213c of the first metal wiring layer and the wiring 215c of the second metal wiring layer
  • 214d is a wiring of the wiring 213d of the first metal wiring layer and the wiring of the second metal wiring layer 215d is a contact for connecting 215d
  • 214e is a contact for connecting the wiring 215e of the first metal wiring layer and the wiring 215a of the second metal wiring layer
  • 214f is a wiring 213f of the first metal wiring layer and the second metal wiring layer
  • a contact 214g for connecting the wiring 215b of the first metal wiring layer is a wiring 213g of the first metal wiring layer and a wiring 21 of the second metal wiring layer.
  • c is a contact for connecting c
  • 214h is a contact for connecting the wiring 213h of the first metal wiring layer and the wiring 213d of the second metal wiring layer
  • 214i is a wiring 213i of the first metal wiring layer and the second metal wiring layer
  • 214j is a contact for connecting the wiring 215e of the first metal wiring layer
  • 214j is a contact for connecting the wiring 215j of the first metal wiring layer and the wiring 215f of the second metal wiring layer.
  • the silicon pillar 204pAG0, the lower diffusion layer 202na, the upper diffusion layer 207nAG0, the gate insulating film 205, and the gate electrode 206 constitute an NMOS transistor AG0.
  • the gate electrode 206 constitutes the NMOS transistor AG1, and the silicon pillar 204pAG2, the lower diffusion layer 202na, the upper diffusion layer 207nAG2, the gate insulating film 205, and the gate electrode 206 constitute the NMOS transistor AG2, and the silicon pillar 204pAG3, the lower diffusion layer.
  • the 202na, the upper diffusion layer 207nAG3, the gate insulating film 205, and the gate electrode 206 constitute an NMOS transistor AG3, a silicon pillar 204pAG4, a lower diffusion layer 202nb,
  • the diffusion layer 207nAG4, the gate insulating film 205, and the gate electrode 206 constitute the NMOS transistor AG4, and the silicon pillar 204pAG5, the lower diffusion layer 202nb, the upper diffusion layer 207nAG5, the gate insulating film 205, and the gate electrode 206 constitute the NMOS transistor AG5.
  • the silicon pillar 204pAG6, the lower diffusion layer 202nb, the upper diffusion layer 207nAG6, the gate insulating film 205, and the gate electrode 206 constitute an NMOS transistor AG6.
  • the silicon pillar 204pAG7, the lower diffusion layer 202nb, the upper diffusion layer 207nAG7, and the gate insulating film 205 and the gate electrode 206 constitute an NMOS transistor AG7, which includes a silicon pillar 204pBG0, a lower diffusion layer 202na, an upper diffusion layer 207nBG0, a gate insulating film 205, a gate
  • the electrode 206 constitute an NMOS transistor BG0, silicon pillar 204PBG1, lower diffusion layer 202Nb, the upper diffusion layer 207NBG1, the gate insulating film 205, the gate electrode 206, constituting the NMOS transistor BG1.
  • the gate wiring 206a is connected to the gate electrode 206 of the NMOS transistor AG0
  • the gate wiring 206b is connected to the gate electrode 206 of the NMOS transistor AG1
  • the gate wiring 206c is connected to the gate electrode 206 of the NMOS transistor AG2.
  • a gate wiring 206d is connected to the gate electrode 206 of the NMOS transistor AG3
  • a gate wiring 206e is connected to the gate electrode 206 of the NMOS transistor AG4
  • a gate wiring 206f is connected to the gate electrode 206 of the NMOS transistor AG5.
  • a gate wiring 206g is connected to the gate electrode 206 of AG6, a gate wiring 206h is connected to the gate electrode 206 of the NMOS transistor AG7, and a gate power of the NMOS transistor BG0.
  • 206 gate lines 206i is connected to the gate line 206j is connected to the gate electrode 206 of the NMOS transistor BG1.
  • the difference between the present embodiment and the second embodiment is the position of the gate wiring.
  • the gate wiring 206a is arranged immediately above the NMOS transistor AG0, and by minimizing the wiring area, the parasitic capacitance of the wiring is minimized.
  • the lower diffusion layer 202na serves as a common drain of the NMOS transistors AG0, AG1, AG2, and AG3 via the silicide layer 203, is connected to the source of the NMOS transistor BG0, and the n + diffusion layer 207nBG0 that is the drain of BG0 includes the silicide layer 209nBG0 and It is connected to the wiring 213k of the first metal wiring layer through the contact 210nBG0.
  • the lower diffusion layer 202nb becomes a common drain of the NMOS transistors AG4, AG5, AG6, and AG7 through the silicide layer 203, is connected to the source of the NMOS transistor BG1, and the n + diffusion layer 207nBG1 that is the drain of BG1 It is connected to wiring 213k of the first metal wiring layer through layer 209nBG1 and contact 210nBG1.
  • the drains of the NMOS transistors BG0 and BG1 are connected in common.
  • the upper diffusion layer 207nAG0 serving as the source of the NMOS transistor AG0 is connected to the wiring 113B0 of the first metal wiring layer via the silicide layer 209nAG0 and the contact 210nAG0, and 113B0 becomes the bit line BL0.
  • the upper diffusion layer 207nAG1 serving as the source of the NMOS transistor AG1 is connected to the wiring 113B1 of the first metal wiring layer through the silicide layer 209nAG1 and the contact 210nAG1, and 113B1 becomes the bit line BL1.
  • the upper diffusion layer 207nAG2 serving as the source of the NMOS transistor AG2 is connected to the wiring 113B2 of the first metal wiring layer through the silicide layer 209nAG2 and the contact 210nAG2, and 113B2 becomes the bit line BL2.
  • the upper diffusion layer 207nAG3 serving as the source of the NMOS transistor AG3 is connected to the wiring 113B3 of the first metal wiring layer through the silicide layer 209nAG3 and the contact 210nAG3, and 113B3 becomes the bit line BL3.
  • the upper diffusion layer 207nAG4 serving as the source of the NMOS transistor AG4 is connected to the wiring 113B4 of the first metal wiring layer via the silicide layer 209nAG4 and the contact 210nAG4, and 113B4 becomes the bit line BL4.
  • the upper diffusion layer 207nAG5 serving as the source of the NMOS transistor AG5 is connected to the wiring 113B5 of the first metal wiring layer through the silicide layer 209nAG5 and the contact 210nAG5, and 113B5 becomes the bit line BL5.
  • the upper diffusion layer 207nAG6 serving as the source of the NMOS transistor AG6 is connected to the wiring 113B6 of the first metal wiring layer via the silicide layer 209nAG6 and the contact 210nAG6, and 113B6 becomes the bit line BL6.
  • the upper diffusion layer 207nAG7 serving as the source of the NMOS transistor AG7 is connected to the wiring 113B7 of the first metal wiring layer through the silicide layer 209nAG7 and the contact 210nAG7, and 113B7 becomes the bit line BL7.
  • the bit lines BL0, BL1, BL2, BL3, BL4, BL5, BL6, and BL7 constituted by the wiring of the first metal wiring layer are arranged to extend in the vertical direction in FIG. 4a.
  • the second metal wiring layer wiring 215a for supplying the column selection signal YA0 extends in the horizontal direction at the bottom of FIG. 4a and is connected to the gate wiring via the contact 214a, the first metal wiring layer wiring 213a, and the contact 211a.
  • the gate wiring 206a is connected to the gate electrode 206 of the NMOS transistor AG0.
  • the wiring 215a of the second metal wiring layer is connected to the gate wiring 206e via the contact 214e, the wiring 213e of the first metal wiring layer, and the contact 211e, and the gate wiring 206e is connected to the gate electrode 206 of the NMOS transistor AG4. Connected.
  • the wiring 215c of the second metal wiring layer that supplies the column selection signal YA2 extends in the lateral direction immediately above the drawing of the wiring 215a of the second metal wiring layer that is the column selection signal YA0.
  • One metal wiring layer 213c is connected to the gate wiring 206c via the contact 211c, and the gate wiring 206c is connected to the gate electrode 206 of the NMOS transistor AG2.
  • the wiring 215c of the second metal wiring layer is connected to the gate wiring 206g through the contact 214g, the wiring 213g of the first metal wiring layer, and the contact 211g, and the gate wiring 206g is connected to the gate electrode 206 of the NMOS transistor AG6. Connected.
  • the arrangement position of the NMOS transistor AG2 is shifted to the right and can be arranged at the position of the wiring 113B2 of the first metal wiring layer, which is one bit away from the bit line BL2, and the NMOS transistor AG0. And a space between the second metal 215a and the second metal 215c can be minimized.
  • a second metal wiring layer wiring 215b for supplying the column selection signal YA1 is arranged and extends in the horizontal direction of FIG. 4a, and contacts 214b, first metal wiring layer wiring 213b,
  • the gate line 206b is connected to the gate line 206b through the contact 211b, and the gate line 206b is connected to the gate electrode 206 of the NMOS transistor AG1.
  • the wiring 215b of the second metal wiring layer is connected to the gate wiring 206f via the contact 214f, the wiring 213f of the first metal wiring layer, and the contact 211f, and the gate wiring 206f is connected to the gate electrode 206 of the NMOS transistor AG5. Connected.
  • a second metal wiring layer wiring 215d for supplying the column selection signal YA3 is arranged on the second metal wiring layer wiring 215b and extends in the lateral direction of FIG. 4a, and contacts 214d and the first metal wiring.
  • the layer wiring 213d and the contact 211d are connected to the gate wiring 206d, and the gate wiring 206d is connected to the gate electrode 206 of the NMOS transistor AG3.
  • the wiring 215d of the second metal wiring layer is connected to the gate wiring 206h via the contact 214h, the wiring 213h of the first metal wiring layer, and the contact 211h, and the gate wiring 206h is connected to the gate electrode 206 of the NMOS transistor AG7. Connected.
  • the wiring 215e of the second metal wiring layer that supplies the column selection signal YB0 extends in the lateral direction of FIG. 4a, and is connected to the gate wiring 206i via the contact 214i, the wiring 213i of the first metal wiring layer, and the contact 211i.
  • the gate wiring 206i is connected to the gate electrode 206 of the NMOS transistor BG0.
  • the second metal wiring layer wiring 215f for supplying the column selection signal YB1 extends in the horizontal direction in FIG. 4a, and is connected to the gate wiring 206j via the contact 214j, the first metal wiring layer wiring 213j, and the contact 211j.
  • the gate wiring 206j is connected to the gate electrode 206 of the NMOS transistor BG1.
  • the column selection gate transistors AG0, AG2, AG1, AG3, BG0, and BG1 are sequentially arranged on the left and right, and the bit is configured by the wiring of the first metal wiring layer extending in the vertical direction.
  • Each of the column selection signals AG0 to AG3 and BG0 and BG1 formed by the lines BL0 to BL7 and the wiring of the second metal wiring layer extending in the horizontal direction can be arranged at a minimum interval.
  • This figure constitutes a column selection gate decoder 401c. Note that the wiring 213k (node N5) of the first metal wiring layer serving as the common drain of the NMOS transistors BG0 and BG1 extends to the right of FIG.
  • bit lines BL8 to BL11 and BL12 to BL15 of adjacent blocks (not shown) configured in the same manner as in the present embodiment are connected via NMOS transistors AG8, AG9, AG10, AG11 and AG12, AG13, AG14, AG15 (not shown).
  • the nodes N3 and N4 are commonly connected to the node N3 and the node N4, respectively, and the nodes N3 and N4 are connected to the node N6 serving as a common drain via the NMOS transistors BG2 and BG3, respectively.
  • the column selection gate decoder 400 shown in FIG. 1 is configured by being connected to the data line DL via an NMOS transistor CG1 (not shown).
  • the common drains of the NMOS transistors AG0, AG1, AG2, and AG3, which are column selection gate transistors, and the source of the column selection gate transistor BG0 are commonly connected by the lower diffusion layer, thereby eliminating the wiring region and increasing the vertical direction.
  • a column selection gate decoder having a reduced area can be provided by the bit line extending in the horizontal direction and the column selection signal extending in the horizontal direction.
  • the wiring interval of the second metal wiring layer can be minimized, and a column selection gate decoder having a minimum area can be provided.
  • the wiring resistance of the silicide layer 203 is reduced as much as possible by separating the vertical column in which the NMOS transistors AG0, AG1, and BG0 are arranged and the vertical column in which the NMOS transistors AG2 and AG3 are arranged. Further, for the purpose of minimizing the gate wiring capacitance, a gate contact is provided immediately above the NMOS transistors AG0 to AG3, BG0 and BG1. In other words, the kth transistor is arranged in the vicinity of the first direction on the memory cell side at the intersection of the column selection signal line to which the gate electrode of the kth transistor is connected and the kth bit line.
  • FIG. 5 shows an equivalent circuit 410 of another column selection gate decoder.
  • the NMOS transistor AG0 serving as a column selection gate has a source connected to the bit line BL0, a gate connected to the column selection signal YA0, and a drain connected to the common node N1.
  • the NMOS transistor AG1 serving as a column selection gate has a source connected to the bit line BL1, a gate connected to the column selection signal YA1, and a drain connected to the common node N1.
  • the source is connected to the bit line BL2
  • the gate is connected to the column selection signal YA2
  • the drain is connected to the common node N1.
  • the NMOS transistor AG3 serving as a column selection gate the source is connected to the bit line BL3, the gate is connected to the column selection signal YA3, and the drain is connected to the common node N1.
  • the source is connected to the bit line BL4, the gate is connected to the column selection signal YA4, and the drain is connected to the common node N1.
  • the source is connected to the bit line BL5, the gate is connected to the column selection signal YA5, and the drain is connected to the common node N1.
  • the NMOS transistor AG6 serving as a column selection gate has a source connected to the bit line BL6, a gate supplying a column selection signal YA6, and a drain connected to the common node N1.
  • the NMOS transistor AG7 serving as a column selection gate has a source connected to the bit line BL7, a gate connected to the column selection signal YA7, and a drain connected to the common node N1.
  • the NMOS transistor BG0 serving as the column selection gate has a source connected to the common node N1, a gate connected to the wiring for supplying the column selection signal YB0, and a drain connected to the common node N3.
  • the common node N3 becomes the data line DL.
  • the NMOS transistors AG8, AG9, AG10, AG11, AG12, AG13, AG14, AG15 have sources at the bit lines BL8, BL9, BL10, BL11, BL12, BL13, BL14, BL15, and drains at the common node N2, respectively.
  • the gates are connected to wirings for supplying column selection signals YA0, YA1, YA2, YA3, YA4, YA5, YA6, and YA7, respectively.
  • the NMOS transistor BG1 has a source connected to the common node N2, a drain connected to the common node N3, and a gate connected to a wiring for supplying the column selection signal YB1.
  • bit lines BL0 to BL7 are shown. However, in the case corresponding to FIG. 1, two memory cell arrays of FIG. 11 may be arranged, or the row selection line WL0 is set. The position of the shunt contacts 111Wb0 and 114Wb0 may be changed every 16 cells.
  • Example 4 is shown in FIGS. 6a, 6b and 6c.
  • 6a is a plan view of the layout (arrangement) of the column selection gate decoder of the present invention
  • FIG. 6b is a cross-sectional view along the cut line AA ′ in FIG. 6a
  • FIG. 6c is a cut line B-- in FIG. It is sectional drawing along B '.
  • the difference from the first embodiment (FIG. 2) is that the number of column selection signals is increased.
  • the equivalent circuit of this embodiment follows the circuit block 411 in FIG. In FIG. 6a, memory cells M (0,0) to M (0,7) in FIG.
  • bit lines BL0 to BL7 are arranged in the vertical direction of the figure in the first metal wiring layer. It is extended by wiring.
  • column selection signals YA0 to YA7, YB0, YB1 are arranged to extend in the horizontal direction in the drawing by the wiring of the second metal wiring layer.
  • Column selection gate transistors AG0 to AG7 are arranged at intersections of bit lines BL0 to BL7 constituted by the wiring of the first metal wiring layer and column selection signal lines YA0 to YA7 constituted of the wiring of the second metal wiring layer. Be placed.
  • the major feature of the present invention is that the common drains of the NMOS transistors AG0 to AG7, which are column selection gate transistors, and the source of BG0 are connected in common by the lower diffusion layer, respectively. Reduction is achieved. Furthermore, the order of the wirings for supplying the column selection signal is changed to, for example, YA0, YA4, YA1, YA5, YA2, YA6, YA3, YA7 in order from the bottom. That is, column selection gate transistors AG0 and AG1 are arranged with column selection signal YA4 interposed therebetween, and column selection gate transistors AG4 other than column selection gate transistors AG0 and AG1 are arranged in the vertical direction of column selection gate transistors AG0 and AG1.
  • column selection gate transistors AG1 and AG2, AG2 and AG3, AG3 and BG0, AG3 and AG4, AG4 and AG5, AG5 and AG6, AG6 and AG7 are supplied to column selection signals YA5, YA6, YA7, YA1 to YA2 and YA5, respectively.
  • column selection gate transistors AG5 other than column selection gate transistors AG1 and AG2, AG5, column selection gate transistors other than column selection gate transistors AG2 and AG3, AG6, column selection Column selection gate transistors AG7 other than the gate transistors AG3 and BG0, column selection gate transistors AG1 to AG2 and AG5 to AG6 other than the column selection gate transistors AG3 and AG4, and column selection gates other than the column selection gate transistors AG4 and AG5
  • Each of the column selection gate transistors AG1 and AG2 includes an AG1 transistor, an AG2 column selection gate transistor other than the column selection gate transistors AG5 and AG6, and an AG3 column selection gate transistor other than the column selection gate transistors AG6 and AG7.
  • Vertical position between vertical positions, column select gate transistor AG6 Arranged so as to have a vertical position between the vertical position of the AG7.
  • a planar silicon layer 202na is formed on an insulating film such as a buried oxide film layer (BOX) 201 formed on the substrate.
  • the planar silicon layer 202na is formed by impurity implantation or the like. It consists of an n + diffusion layer.
  • 203 is a silicide layer formed on the surface of the planar silicon layer (202na).
  • 204pAG0, 204pAG1, 204pAG2, 204pAG3, 204pAG4, 204pAG5, 204pAG6, 204pAG7, 204pBG0 are p-type silicon pillars
  • 205 are silicon pillars 204pAG0, 204pAG1, 204pAG2, 204pAG3, 204pAG4, 204pAG5, 204pAG6, 204pAG0, 204 Reference numeral 206 denotes a gate electrode
  • 206a, 206b, 206c, 206d, 206e, 206f, 206g, 206h and 206i are gate wirings, respectively.
  • 204pAG0 At the top of the silicon pillars 204pAG0, 204pAG1, 204pAG2, 204pAG3, 204pAG4, 204pAG5, 204pAG6, 204pAG7, 204pBG0, n + diffusion layers 207nAG0, 207nAG1, 207nAG2, 207nAG3, 207nAG4, 207nAG5, 207nAG6, 207nAG7, 207nAG6, 207nAG7, etc. It is formed by. 208 is a silicon nitride film for protecting the gate insulating film 205. , 207 nAG 7 and 207 nBG 0 are silicide layers connected to each other.
  • 210 nAG 0, 210 nAG 1, 210 nAG 2, 210 nAG 3, 210 nAG 4, 210 nAG 5, 210 nAG 6, 210 nAG 7, 210 nBG 0 are silicide layers 209 nAG 0, 209 nAG 1, 209 nAG 2, 209 nAG 3, 209 nAG 4, 209 nAG 5, 209 nB 0 1, and 209 nB 0 1 , 113B2, 113B3, 113B4, 113B5, 113B6, 113B7, and 213k
  • 211a is a contact that connects the gate wiring 206a and the wiring 213a of the first metal wiring layer
  • 211b is a gate wiring 206b and the first metal.
  • a contact 211c for connecting the wiring 213b of the wiring layer is provided.
  • a contact connecting the wiring 213c of the first wiring layer, 211d is a contact connecting the gate wiring 206d and the wiring 213d of the first metal wiring layer, and 211e is a contact connecting the wiring 213e of the first metal wiring layer and the gate wiring 206e.
  • 211f is a contact connecting the gate wiring 206f and the first metal wiring layer 213f
  • 211g is a contact connecting the gate wiring 206g and the first metal wiring layer 213g
  • 211h is the gate wiring 206h and the first metal wiring layer 213f.
  • a contact 211i connects the wiring 213h of the metal wiring layer, and 211i is a contact connecting the gate wiring 206i and the wiring 213i of the first metal wiring layer.
  • 214a is a contact connecting the wiring 213a of the first metal wiring layer and the wiring 215a of the second metal wiring layer
  • 214b is a wiring 213b of the first metal wiring layer and the wiring 215b of the second metal wiring layer.
  • 214c is a contact for connecting the wiring 213c of the first metal wiring layer and the wiring 215c of the second metal wiring layer
  • 214d is a wiring of the wiring 213d of the first metal wiring layer and the wiring of the second metal wiring layer 215d is a contact for connecting 215d
  • 214c is a contact for connecting the wiring 215e of the first metal wiring layer and the wiring 215e of the second metal wiring layer
  • 214f is a wiring 213f of the first metal wiring layer and the second metal wiring layer
  • a contact 214g for connecting the wiring 215f of the first metal wiring layer is a wiring 213g of the first metal wiring layer and a wiring 21 of the second metal wiring layer.
  • a contact connecting g, 214h a contact connecting the wiring 213h of the first metal wiring layer and the wiring 213h of the second metal wiring layer, and 214i a wiring 213i of the first metal wiring layer and the second metal wiring layer This is a contact for connecting the wiring 215i.
  • the silicon pillar 204pAG0, the lower diffusion layer 202na, the upper diffusion layer 207nAG0, the gate insulating film 205, and the gate electrode 206 constitute an NMOS transistor AG0.
  • the gate electrode 206 constitutes the NMOS transistor AG1, and the silicon pillar 204pAG2, the lower diffusion layer 202na, the upper diffusion layer 207nAG2, the gate insulating film 205, and the gate electrode 206 constitute the NMOS transistor AG2, and the silicon pillar 204pAG3, the lower diffusion layer.
  • NMOS transistor AG3 silicon pillar 204pAG4, lower diffusion layer 202na, upper The diffusion layer 207nAG4, the gate insulating film 205, and the gate electrode 206 constitute the NMOS transistor AG4, and the silicon pillar 204pAG5, the lower diffusion layer 202na, the upper diffusion layer 207nAG5, the gate insulating film 205, and the gate electrode 206 constitute the NMOS transistor AG5.
  • the silicon pillar 204pAG6, the lower diffusion layer 202na, the upper diffusion layer 207nAG6, the gate insulating film 205, and the gate electrode 206 constitute an NMOS transistor AG6.
  • the silicon pillar 204pAG7, the lower diffusion layer 202na, the upper diffusion layer 207nAG7, and the gate insulating film 205 and the gate electrode 206 constitute an NMOS transistor AG7, which includes a silicon pillar 204pBG0, a lower diffusion layer 202na, an upper diffusion layer 207nBG0, a gate insulating film 205, a gate The electrode 206, constituting the NMOS transistor BG0.
  • the gate wiring 206a is connected to the gate electrode 206 of the NMOS transistor AG0
  • the gate wiring 206b is connected to the gate electrode 206 of the NMOS transistor AG1
  • the gate wiring 206c is connected to the gate electrode 206 of the NMOS transistor AG2.
  • a gate wiring 206d is connected to the gate electrode 206 of the NMOS transistor AG3
  • a gate wiring 206e is connected to the gate electrode 206 of the NMOS transistor AG4
  • a gate wiring 206f is connected to the gate electrode 206 of the NMOS transistor AG5.
  • a gate wiring 206g is connected to the gate electrode 206 of AG6, a gate wiring 206h is connected to the gate electrode 206 of the NMOS transistor AG7, and a gate power of the NMOS transistor BG0.
  • 206 gate lines 206i is connected to.
  • the lower diffusion layer 202na serves as a common drain for the NMOS transistors AG0, AG1, AG2, AG3, AG4, AG5, AG6, and AG7 via the silicide layer 203, is connected to the source of the NMOS transistor BG0, and is an n + diffusion that is the drain of BG0
  • the layer 207nBG0 is connected to the wiring 213k of the first metal wiring layer through the silicide layer 209nBG0 and the contact 210nBG0.
  • the wiring 213k of the first metal wiring layer becomes the data line DL.
  • the upper diffusion layer 207nAG0 serving as the source of the NMOS transistor AG0 is connected to the wiring 113B0 of the first metal wiring layer via the silicide layer 209nAG0 and the contact 210nAG0, and 113B0 becomes the bit line BL0.
  • the upper diffusion layer 207nAG1 serving as the source of the NMOS transistor AG1 is connected to the wiring 113B1 of the first metal wiring layer through the silicide layer 209nAG1 and the contact 210nAG1, and 113B1 becomes the bit line BL1.
  • the upper diffusion layer 207nAG2 serving as the source of the NMOS transistor AG2 is connected to the wiring 113B2 of the first metal wiring layer through the silicide layer 209nAG2 and the contact 210nAG2, and 113B2 becomes the bit line BL2.
  • the upper diffusion layer 207nAG3 serving as the source of the NMOS transistor AG3 is connected to the wiring 113B3 of the first metal wiring layer through the silicide layer 209nAG3 and the contact 210nAG3, and 113B3 becomes the bit line BL3.
  • the upper diffusion layer 207nAG4 serving as the source of the NMOS transistor AG4 is connected to the wiring 113B4 of the first metal wiring layer via the silicide layer 209nAG4 and the contact 210nAG4, and 113B4 becomes the bit line BL4.
  • the upper diffusion layer 207nAG5 serving as the source of the NMOS transistor AG5 is connected to the wiring 113B5 of the first metal wiring layer through the silicide layer 209nAG5 and the contact 210nAG5, and 113B5 becomes the bit line BL5.
  • the upper diffusion layer 207nAG6 serving as the source of the NMOS transistor AG6 is connected to the wiring 113B6 of the first metal wiring layer via the silicide layer 209nAG6 and the contact 210nAG6, and 113B6 becomes the bit line BL6.
  • the upper diffusion layer 207nAG7 serving as the source of the NMOS transistor AG7 is connected to the wiring 113B7 of the first metal wiring layer through the silicide layer 209nAG7 and the contact 210nAG7, and 113B7 becomes the bit line BL7.
  • the bit lines BL0, BL1, BL2, BL3, BL4, BL5, BL6, and BL7 configured by the wiring of the first metal wiring layer are arranged to extend in the vertical direction in FIG. 6a.
  • the wiring 215a of the second metal wiring layer that supplies the column selection signal YA0 extends in the horizontal direction in FIG. 6A, and is connected to the gate wiring 206a via the contact 214a, the wiring 213a of the first metal wiring layer, and the contact 211a.
  • the gate wiring 206a is connected to the gate electrode 206 of the NMOS transistor AG0.
  • the wiring 215e of the second metal wiring layer that supplies the column selection signal YA4 extends in the horizontal direction of FIG. 6a, and is connected to the gate wiring 206e via the contact 214e, the wiring 213e of the first metal wiring layer, and the contact 211e.
  • the gate wiring 206e is connected to the gate electrode 206 of the NMOS transistor AG4.
  • the wiring 215b of the second metal wiring layer that supplies the column selection signal YA1 extends in the horizontal direction of FIG. 6a, and is connected to the gate wiring 206b via the contact 214b, the wiring 213b of the first metal wiring layer, and the contact 211b.
  • the gate wiring 206b is connected to the gate electrode 206 of the NMOS transistor AG1.
  • the second metal wiring layer wiring 215f for supplying the column selection signal YA5 extends in the horizontal direction of FIG. 6a and is connected to the gate wiring 206f via the contact 214f, the first metal wiring layer wiring 213f, and the contact 211f.
  • the gate wiring 206f is connected to the gate electrode 206 of the NMOS transistor AG5.
  • the wiring 215c of the second metal wiring layer that supplies the column selection signal YA2 extends in the horizontal direction of FIG. 6a, and is connected to the gate wiring 206c via the contact 214c, the wiring 213c of the first metal wiring layer, and the contact 211c.
  • the gate wiring 206c is connected to the gate electrode 206 of the NMOS transistor AG2.
  • the second metal wiring layer wiring 215g for supplying the column selection signal YA6 extends in the horizontal direction of FIG. 6a and is connected to the gate wiring 206g via the contact 214g, the first metal wiring layer wiring 213g, and the contact 211g.
  • the gate wiring 206g is connected to the gate electrode 206 of the NMOS transistor AG2.
  • the second metal wiring layer wiring 215d for supplying the column selection signal YA3 extends in the horizontal direction of FIG. 6a, and is connected to the gate wiring 206d via the contact 214d, the first metal wiring layer wiring 213d, and the contact 211d.
  • the gate wiring 206d is connected to the gate electrode 206 of the NMOS transistor AG3.
  • the second metal wiring layer wiring 215h for supplying the column selection signal YA7 extends in the horizontal direction of FIG. 6a and is connected to the gate wiring 206h via the contact 214h, the first metal wiring layer wiring 213h, and the contact 211h.
  • the gate wiring 206h is connected to the gate electrode 206 of the NMOS transistor AG7.
  • the wiring 215i of the second metal wiring layer that supplies the column selection signal YB0 extends in the horizontal direction in FIG. 6A, and is connected to the gate wiring 206i via the contact 214i, the wiring 213i of the first metal wiring layer, and the contact 211i.
  • the gate wiring 206i is connected to the gate electrode 206 of the NMOS transistor BG0.
  • the column selection signal YB1 supplied by the wiring 215j of the second metal wiring layer is a signal input to the gate electrode of the column selection gate transistor BG1 arranged in an adjacent block (not shown). Only the wiring is drawn.
  • the bit lines BL0 to BL7 configured by the wiring of the first metal wiring layer extending in the vertical direction are configured by the wiring of the second metal wiring layer extending in the horizontal direction.
  • the wirings for supplying the column selection signals AG0 to AG7 and BG0 thus made can be selectively connected to the data line DL.
  • a column selection gate decoder 411 is configured.
  • the wiring 213k (data line DL) of the first metal wiring layer serving as a common drain of the NMOS transistors BG0 and BG1 is an NMOS transistor of an adjacent block (not shown) that is configured in the same manner as this figure at a location (not shown).
  • a gate decoder 410 is configured.
  • the drains or sources of the nine transistors are connected by commonly connecting the common drains of the NMOS transistors AG0 to AG7, which are column selection gate transistors, and the source of the column selection gate transistor BG0 by the lower diffusion layer.
  • Column selection gate with reduced area by eliminating the wiring area and arranging the bit line extending in the vertical direction and the wiring for supplying the column selection signal extending in the horizontal direction at the minimum interval A decoder can be provided.
  • FIG. 7 shows an equivalent circuit 420 of another column selection gate decoder.
  • the column selection gate decoder in the first to fourth embodiments is configured by an NMOS transistor.
  • the column selection gate decoder is configured by a PMOS transistor.
  • the logic signal becomes negative logic. That is, the selected signal is logic “0” and the non-selected signal is logic “1”.
  • the output logic of the column selection decoder needs to be negative logic.
  • the drain is connected to the bit line BL0, the gate is connected to the wiring for supplying the column selection signal YAp0, and the source is connected to the common node N1.
  • the PMOS transistor AGp1 serving as a column selection gate has a drain connected to the bit line BL1, a gate connected to the column supply signal YAp1, and a source connected to the common node N1.
  • the drain is connected to the bit line BL2, the gate is connected to a line for supplying the column selection signal YAp2, and the source is connected to the common node N1.
  • the drain is connected to the bit line BL3, the gate is connected to the wiring for supplying the column selection signal YAp3, and the source is connected to the common node N1.
  • the PMOS transistor BGp0 serving as the column selection gate has a drain connected to the common node N1, a gate connected to the column selection signal YBp0, and a source connected to the common node N5.
  • the common node N5 is connected to the data line DL.
  • the PMOS transistors AGp4, AGp5, AGp6, AGp7 have drains connected to the bit lines BL4, BL5, BL6, BL7, sources connected to the common node N2, and gates respectively connected to column selection signals YAp0, YAp1, YAp2, YAp3.
  • the PMOS transistor BGp1 has a drain connected to the common node N2, a source connected to the common node N5, and a gate connected to a wiring for supplying the column selection signal YBp1. Similar connections are made for the PMOS transistors AGp8 to AGp15 and the PMOS transistors BGp2 and BGp3.
  • bit lines BL0 to BL7 are described.
  • FIG. 12a In the case corresponding to FIG. 5 having 16 bit lines, two memory cell arrays of FIG. 12a are arranged side by side. If arranged, there will be 16 bit lines.
  • FIG. 12a every eight row selection lines WL0 are shunted (short-circuited) by the wiring (115W0) of the second metal wiring layer for the purpose of reducing the resistance of the row selection line (WL0). If the positions of the contacts 111Wb0 and 114Wb0 to be changed are changed every 16 bit lines, a memory having 16 bit lines can be obtained.
  • Example 5 is shown in FIGS. 8a, 8b, 8c, 8d, 8e, and 8f.
  • 8a is a plan view of the layout (arrangement) of the column selection gate decoder of the present invention
  • FIG. 8b is a sectional view taken along the cut line AA ′ in FIG. 8a
  • FIG. 8c is a cut line B-- in FIG.
  • FIG. 8d is a cross-sectional view along the cut line CC ′ in FIG. 8a
  • FIG. 8e is a cross-sectional view along the cut line DD ′ in FIG. 8a
  • FIG. FIG. 8b shows a cross-sectional view along the cut line EE ′ in FIG. 8a.
  • the equivalent circuit of this embodiment follows the circuit block 421 of FIG.
  • the memory cells M (0,0) to M (0,7) in FIG. 11 are arranged in the lower part of the drawing, and the bit lines BL0 to BL7 are arranged in the vertical direction of the drawing in the first metal wiring layer. It is extended by wiring.
  • Column selection signals YAp0 to YAp3, YBp0, and YBp1 are arranged so as to extend in the horizontal direction of FIG. 8a by the wiring of the second metal wiring layer.
  • a column selection gate transistor AGp0 is provided at the intersection of the bit lines BL0 to BL7 constituted by the wiring of the first metal wiring layer and the wiring for supplying the column selection signals YAp0 to YAp3 constituted by the wiring of the second metal wiring layer.
  • ⁇ AGp7 are arranged.
  • the major features of the present invention are the common source of the PMOS transistors AGp0, AGp1, AGp2, and AGp3, the drain of BGp0, and the drains of AGp4, AGp5, AGp6, and AGp7, which are column selection gate transistors.
  • the common source and the drain of BG1 are connected in common by the lower diffusion layer, thereby achieving area reduction. 8a, FIG. 8b, FIG. 8c, FIG. 8d, FIG. 8e and FIG. 8f, the parts having the same structure as those in FIG. 2a, FIG. 2b, FIG. 2c, FIG. It is shown by the symbol.
  • planar silicon layers 202pa and 202pb are formed on an insulating film such as a buried oxide film layer (BOX) 201 formed on the substrate.
  • the planar silicon layers 202pa and 202pb are each composed of a p + diffusion layer by impurity implantation or the like.
  • Reference numeral 203 denotes a silicide layer formed on the surface of the planar silicon layer (202pa, 202pb).
  • the surrounding gate insulating film 206 is a gate electrode, and 206a, 206b, 206c, 206d, 206e, 206f, 206g, 206h, 206i and 206j are gate wirings.
  • 208 is a silicon nitride film for protecting the gate insulating film 205.
  • 207pAG6, 207pAG7, 207pBG0, and 207pBG1 are silicide layers connected to each other.
  • 210pAG0, 210pAG1, 210pAG2, 210pAG3, 210pAG4, 210pAG5, 210pAG6, 210pAG7, 210pBG0, 210pBG1 are silicide layers 209pAG0, 209pAG1, 209pAG2, 209pAG3, 209pAG4, 209pAG20, 209pAG20, 9pB2020 Contacts 113B0, 113B1, 113B2, 113B3, 113B4, 113B5, 113B6, 113B7, 213k, and 213k are connected, 211a is a contact that connects the gate wiring 206a and the wiring 213a of the first metal wiring layer, and 211b is a gate wiring.
  • 211c is a contact connecting the gate wiring 206c and the first metal wiring layer 213c
  • 211d is a contact connecting the gate wiring 206d and the first metal wiring layer 213d
  • 211e is the gate wiring 206e and the first metal wiring layer 213c.
  • a contact connecting the wiring 213e of the metal wiring layer, 211f is a contact connecting the gate wiring 206f and the wiring 213f of the first metal wiring layer
  • 211g is a contact connecting the wiring 213g of the gate wiring 206g and the first metal wiring layer.
  • 211h is a contact connecting the gate wiring 206h and the first metal wiring layer 213h
  • 211i is a contact connecting the gate wiring 206i and the first metal wiring layer 213i
  • 211j is the gate wiring 206j and the first metal wiring layer 213h. Coupling that connects the wiring 213j of the metal wiring layer It is tact.
  • 214a is a contact connecting the wiring 213a of the first metal wiring layer and the wiring 215a of the 21st metal wiring layer
  • 214b is the wiring 213b of the first metal wiring layer and the wiring 215b of the second metal wiring layer.
  • 214c is a contact for connecting the wiring 213c of the first metal wiring layer and the wiring 215c of the second metal wiring layer
  • 214d is a wiring of the wiring 213d of the first metal wiring layer and the wiring of the second metal wiring layer 215d is a contact for connecting 215d
  • 214e is a contact for connecting the wiring 215e of the first metal wiring layer and the wiring 215a of the second metal wiring layer
  • 214f is a wiring 213f of the first metal wiring layer and the second metal wiring layer
  • a contact 214g for connecting the wiring 215b of the first metal wiring layer is connected to a wiring 213g of the first metal wiring layer and a wiring 2 of the second metal wiring layer.
  • 5c is a contact for connecting 5c
  • 214h is a contact for connecting the wiring 213h of the first metal wiring layer and the wiring 213d of the second metal wiring layer
  • 214i is a wiring 213i of the first metal wiring layer and the second metal wiring layer
  • 214j is a contact for connecting the wiring 215e of the first metal wiring layer
  • 214j is a contact for connecting the wiring 215j of the first metal wiring layer and the wiring 215f of the second metal wiring layer.
  • the silicon pillar 204nAG0, the lower diffusion layer 202pa, the upper diffusion layer 207pAG0, the gate insulating film 205, and the gate electrode 206 constitute a PMOS transistor AGp0.
  • the gate electrode 206 constitutes the PMOS transistor AGp1, and the silicon pillar 204nAG2, the lower diffusion layer 202pa, the upper diffusion layer 207pAG2, the gate insulating film 205, and the gate electrode 206 constitute the PMOS transistor AGp2, and the silicon pillar 204nAG3, the lower diffusion layer.
  • upper diffusion layer 207 pAG 3, gate insulating film 205, and gate electrode 206 constitute a PMOS transistor AGp 3
  • silicon pillar 204 n AG 4 lower diffusion layer 202 b, the upper diffusion layer 207pAG4, the gate insulating film 205, and the gate electrode 206 constitute a PMOS transistor AGp4.
  • the silicon pillar 204nAG5, the lower diffusion layer 202pb, the upper diffusion layer 207pAG5, the gate insulating film 205, and the gate electrode 206 constitute a PMOS transistor.
  • the silicon pillar 204nAG6, the lower diffusion layer 202pb, the upper diffusion layer 207pAG6, the gate insulating film 205, and the gate electrode 206 constitute the PMOS transistor AGp6, and the silicon pillar 204nAG7, the lower diffusion layer 202pb, the upper diffusion layer 207pAG7, The gate insulating film 205 and the gate electrode 206 constitute a PMOS transistor AGp7.
  • the silicon pillar 204nBG0, the lower diffusion layer 202pa, the upper diffusion layer 207pBG0, the gate insulation 205, the gate electrode 206 constitute a PMOS transistor BGp0, silicon pillar 204NBG1, lower diffusion layer 202Pb, the upper diffusion layer 207PBG1, the gate insulating film 205, the gate electrode 206, constituting the PMOS transistor BGP1.
  • a gate wiring 206a is connected to the gate electrode 206 of the PMOS transistor AGp0
  • a gate wiring 206b is connected to the gate electrode 206 of the PMOS transistor AGp1
  • a gate wiring 206c is connected to the gate electrode 206 of the PMOS transistor AGp2.
  • a gate wiring 206d is connected to the gate electrode 206 of the PMOS transistor AGp3
  • a gate wiring 206e is connected to the gate electrode 206 of the PMOS transistor AGp4
  • a gate wiring 206f is connected to the gate electrode 206 of the PMOS transistor AGp5.
  • a gate line 206g is connected to the gate electrode 206 of AGp6, and a gate line 206h is connected to the gate electrode 206 of the PMOS transistor AGp7.
  • the gate electrode 206 of the Gp0 is connected a gate line 206i
  • the gate wiring 206j is connected to the gate electrode 206 of the PMOS transistor BGP1.
  • the lower diffusion layer 202pa serves as a common source for the PMOS transistors AGp0, AGp1, AGp2, and AGp3 via the silicide layer 203 and is connected to the drain of the PMOS transistor BGp0.
  • the p + diffusion layer 207pBG0 that is the source of BGp0 It is connected to the wiring 213k of the first metal wiring layer through the contact 210pBG0.
  • the wiring 213k of the first metal wiring layer becomes the data line DL.
  • the lower diffusion layer 202pb becomes a common source of the PMOS transistors AGp4, AGp5, AGp6, and AGp7 via the silicide layer 203, is connected to the drain of the PMOS transistor BGp1, and the p + diffusion layer 207pBG1 that is the source of BGp1 It is connected to wiring 213k of the first metal wiring layer through layer 209pBG1 and contact 210pBG1.
  • the sources of the PMOS transistors BGp0 and BGp1 are commonly connected to the data line DL.
  • the upper diffusion layer 207pAG0 serving as the drain of the PMOS transistor AGp0 is connected to the wiring 113B0 of the first metal wiring layer through the silicide layer 209pAG0 and the contact 210pAG0, and 113B0 becomes the bit line BL0.
  • the upper diffusion layer 207pAG1 serving as the drain of the PMOS transistor AGp1 is connected to the wiring 113B1 of the first metal wiring layer via the silicide layer 209pAG1 and the contact 210pAG1, and 113B1 becomes the bit line BL1.
  • the upper diffusion layer 207pAG2 serving as the drain of the PMOS transistor AGp2 is connected to the wiring 113B2 of the first metal wiring layer through the silicide layer 209pAG2 and the contact 210pAG2, and 113B2 becomes the bit line BL2.
  • the upper diffusion layer 207pAG3 serving as the drain of the PMOS transistor AGp3 is connected to the wiring 113B3 of the first metal wiring layer through the silicide layer 209pAG3 and the contact 210pAG3, and 113B3 becomes the bit line BL3.
  • the upper diffusion layer 207pAG4 serving as the drain of the PMOS transistor AGp4 is connected to the wiring 113B4 of the first metal wiring layer via the silicide layer 209pAG4 and the contact 210pAG4, and 113B4 becomes the bit line BL4.
  • the upper diffusion layer 207pAG5 serving as the source of the PMOS transistor AGp5 is connected to the wiring 113B5 of the first metal wiring layer via the silicide layer 209pAG5 and the contact 210pAG5, and 113B5 becomes the bit line BL5.
  • the upper diffusion layer 207pAG6 serving as the drain of the PMOS transistor AGp6 is connected to the wiring 113B6 of the first metal wiring layer through the silicide layer 209pAG6 and the contact 210pAG6, and 113B6 becomes the bit line BL6.
  • the upper diffusion layer 207pAG7 serving as the drain of the PMOS transistor AGp7 is connected to the wiring 113B7 of the first metal wiring layer through the silicide layer 209pAG7 and the contact 210pAG7, and 113B7 becomes the bit line BL7.
  • the bit lines BL0, BL1, BL2, BL3, BL4, BL5, BL6, and BL7 configured by the wiring of the first metal wiring layer are arranged to extend in the vertical direction in FIG. 8a.
  • the second metal wiring layer wiring 215a for supplying the column selection signal YAp0 extends in the horizontal direction of FIG. 8a and is connected to the gate wiring 206a via the contact 214a, the first metal wiring layer wiring 213a, and the contact 211a.
  • the gate wiring 206a is connected to the gate electrode 206 of the PMOS transistor AGp0.
  • the wiring 215a of the second metal wiring layer is connected to the gate wiring 206e via the contact 214e, the wiring 213e of the first metal wiring layer, and the contact 211e, and the gate wiring 206e is connected to the gate electrode 206 of the NMOS transistor AG4. Connected.
  • the second metal wiring layer wiring 215b for supplying the column selection signal YAp1 extends in the horizontal direction of FIG.
  • the gate wiring 206b is connected to the gate electrode 206 of the PMOS transistor AGp1.
  • the wiring 215b of the second metal wiring layer is connected to the gate wiring 206f through the contact 214f, the wiring 213f of the first metal wiring layer, and the contact 211f, and the gate wiring 206f is connected to the gate electrode 206 of the PMOS transistor AGp5.
  • the second metal wiring layer wiring 215c for supplying the column selection signal YAp2 extends in the horizontal direction of FIG.
  • the gate wiring 206c is connected to the gate electrode 206 of the PMOS transistor AGp2.
  • the second metal wiring layer wiring 215c is connected to the gate wiring 206g via the contact 214g, the first metal wiring layer wiring 213g, and the contact 211g, and the gate wiring 206g is connected to the gate electrode 206 of the PMOS transistor AGp6. Connected.
  • the second metal wiring layer wiring 215d supplying the column selection signal YAp3 extends in the horizontal direction of FIG.
  • the gate wiring 206d is connected to the gate electrode 206 of the PMOS transistor AGp3. Further, the wiring 215d of the second metal wiring layer is connected to the gate wiring 206h via the contact 214h, the wiring 213h of the first metal wiring layer, and the contact 211h, and the gate wiring 206h is connected to the gate electrode 206 of the PMOS transistor AGp7. Connected.
  • the second metal wiring layer wiring 215e for supplying the column selection signal YBp0 extends in the horizontal direction of FIG. 8a and is connected to the gate wiring 206i via the contact 214i, the first metal wiring layer wiring 213i, and the contact 211i.
  • the gate wiring 206i is connected to the gate electrode 206 of the PMOS transistor BGp0.
  • the wiring 215f of the second metal wiring layer that supplies the column selection signal YBp1 extends in the horizontal direction of FIG. 8a, and is connected to the gate wiring 206j via the contact 214j, the wiring 213j of the first metal wiring layer, and the contact 211j.
  • the gate wiring 206j is connected to the gate electrode 206 of the PMOS transistor BGp1.
  • the bit lines BL0 to BL7 configured by the wiring of the first metal wiring layer extending in the vertical direction are configured by the wiring of the second metal wiring layer extending in the horizontal direction.
  • a column selection gate decoder 421 is configured. Note that the wiring 213k (data line DL) of the first metal wiring layer serving as a common source of the PMOS transistors BGp0 and BGp1 extends to the right of FIG.
  • the column selection gate decoder 420 shown in FIG. 7 is configured.
  • the common source of the PMOS transistors AGp0, AGp1, AGp2, and AGp3, which are column selection gate transistors, and the drain of the column selection gate transistor BGp0 are connected in common by the lower diffusion layer, thereby eliminating the wiring region and increasing the vertical direction.
  • a column selection gate decoder having a reduced area can be provided by the bit line extending in the horizontal direction and the column selection signal extending in the horizontal direction.
  • the arrangement efficiency is improved, the transistors are arranged obliquely, and the lower diffusion layer region is provided obliquely. However, this reduces the arrangement interval of the column selection gate transistors to reduce the column selection signal. This is to make the arrangement interval as small as possible.
  • the PMOS transistor AGp1 is shifted to the right in order to minimize the transistor interval between the PMOS transistors AGp0 and AGp1 and reduce the interval between the column selection signals YAp0 and YAp1.
  • the slanted slender shape is used.
  • diffusion is performed. Changes such as increasing the width of the region can be made, and the shape of the lower diffusion layer region is not limited to the present embodiment, and can be optimized according to the purpose.
  • a column selection gate decoder having an NMOS transistor configuration is suitable for setting the operating point of the bit line and the data line to a low potential. Conversely, when the operating point is set to a high value, column selection by a PMOS transistor is performed.
  • a gate decoder is preferred.
  • the adjacent 2h-1 (h is a natural number) input / output line and the second hth of the first to nth input / output lines are arranged in the first direction with one of the plurality of selection signal lines interposed therebetween, and the first to nth transistors
  • One of the transistors other than the second h-1 transistor and the second h transistor has a position in the first direction of the second h-1 transistor and a position in the first direction of the second h transistor.
  • the interval between the plurality of selection signal lines can be minimized, and a column selection gate decoder having a minimum area can be provided.
  • the number of selection signal lines sandwiched between the second h-1 transistor and the second h transistor can be two or more, and the second h-1
  • the number of transistors other than the 2h-1 and 2h transistors having the position in the first direction between the position in the first direction of the second transistor and the position in the first direction of the second h transistor is also two. It will be apparent to those skilled in the art that this can be done.
  • the kth transistor and the (k + 1) th transistor are arranged across one of the plurality of selection signal lines, and the kth transistor and the (k + 1) th transistor among the first to nth transistors are arranged.
  • One of the transistors other than the first transistor is disposed to have a first direction position between the first direction position of the kth transistor and the first direction position of the k + 1th transistor.
  • the interval between the plurality of selection signal lines can be minimized, and a column selection gate decoder having a minimum area can be provided.
  • the number of selection signal lines sandwiched between the kth transistor and the (k + 1) th transistor can be two or more.
  • the number of transistors other than the kth and k + 1th transistors having a position in the first direction between the position in the first direction and the position in the first direction of the (k + 1) th transistor can be two or more. Will be apparent to those skilled in the art.
  • the k-th transistor and the (k + 1) -th transistor among the transistors in the j ⁇ n group which are arranged with one of the first plurality of selection signal lines interposed therebetween, And one of the jn-th group of transistors having a first directional position between a first directional position of the kth transistor and a first directional position of the k + 1th transistor.
  • the number of the first plurality of selection signal lines sandwiched between the kth transistor and the (k + 1) th transistor may be two or more. It will be apparent to those skilled in the art that the number of transistors other than the k-th and k + 1-th transistors constituting the set of transistors can be two or more.
  • the present embodiment can be easily realized even with a normal CMOS structure and is not limited to the BOX structure.
  • the memory of the embodiment has been described using a mask ROM.
  • the memory can be configured with one transistor, and the memory is miniaturized so that the metal wiring interval of the bit lines is determined by the minimum interval.
  • the present invention can be applied. Note that when a high voltage is required as in a flash memory, a transistor with a high breakdown voltage such as a thick oxide film may be used as a transistor constituting the decoder.
  • the column selection gate decoder that selects one bit line from a plurality of bit lines by a column selection signal has been described.
  • this idea is based on a plurality of input signals or output signals instead of bit lines. It can also be applied to a decoder of a transfer circuit that selectively transfers.
  • the silicon column of the PMOS transistor is defined as n-type silicon and the NMOS silicon column is defined as a p-type silicon layer.
  • Both the PMOS transistor and the NMOS transistor use a so-called neutral semiconductor that does not inject impurities into the silicon pillar, and the channel control, that is, the threshold values of the PMOS and NMOS, are specific to the metal gate material. In some cases, the difference between the functions (Work Function) is used.
  • the lower diffusion layer or the upper diffusion layer is covered with the silicide layer.
  • silicide is used to reduce the resistance, and other low-resistance materials may be used.
  • a generic term for metal compounds is defined as silicide.
  • the essence of the present invention is that the source or drain of the selection transistor constituting the memory cell is commonly connected via the lower diffusion layer, which is a feature of SGT, and the wiring region is omitted, thereby reducing the area.
  • a reduced column select gate decoder can be provided.
  • the wiring method of the gate wiring, the wiring position, the wiring method of the metal wiring, the wiring position, etc. other than those shown in the drawings of the present embodiment Belongs to.

Landscapes

  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

　縦型トランジスタであるSurrounding Gate Transistor（ＳＧＴ）を用いて、列選択ゲートデコーダを構成する半導体装置を小さい面積で提供する。　複数のビット線と共通データ線を選択的に接続するＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタにより構成される列選択ゲートデコーダにおいて、前記ＭＯＳトランジスタは、基板上に形成された平面状シリコン層上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートがシリコン柱を取り囲む構造を有し、前記平面状シリコン層は第１の導電型を持つ第１の活性化領域と第２の導電型を持つ第２の活性化領域からなり、それらが平面状シリコン層表面に形成されたシリコン層を通して互いに接続されることにより小さい面積の半導体装置を提供する。

Description

半導体装置
　本発明は、半導体装置に関する。
昨今、半導体集積回路は大規模化されており、最先端のＭＰＵ（Ｍｉｃｒｏ－ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）では、トランジスタの数が１Ｇ（ギガ）個にも達する半導体チップが開発されている。一般に、このＭＰＵでは、プロトコル制御用に固定データの内蔵メモリとして、マスクＲＯＭ（Ｍａｓｋ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）あるいはフラッシュメモリ（Ｆｌａｓｈ　Ｍｅｍｏｒｙ）が用いられている。
これらの最先端ＭＰＵおよびメモリは、非特許文献１に示すように、従来技術である平面形成トランジスタ、いわゆるＣＭＯＳプレーナー型プロセスを用いて製造されており、従来の平面状の微細化だけでは大容量化、低価格化に限界が見えてきている。
この課題を解決する手段として、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案され、ＳＧＴの製造方法、ＳＧＴを用いたＣＭＯＳインバータ、ＮＡＮＤ回路が開示されている。例えば、特許文献１、特許文献２、特許文献３を参照。
特許第５１３０５９６号公報 特許第５０３１８０９号公報 特許第４７５６２２１号公報
吉澤浩和著、ＣＭＯＳ　ＯＰアンプ回路実務設計の基礎、ＣＱ出版社、２００７年８月１日、ｐ．２３
図９、図１０ａ、図１０ｂに、従来のＳＧＴを用いたインバータの回路図とレイアウト図を示す。
図９は、インバータの回路図であり、ＱｐはＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと称す）、ＱｎはＮチャネルＭＯSトランジスタ（以下ＮＭＯＳトランジスタと称す）、ＩＮは入力信号、ＯＵＴは出力信号、Ｖｃｃは電源、Ｖｓｓは基準電源である。
図１０ａには、一例として、図９のインバータをＳＧＴで構成したレイアウトの平面図を示す。また、図１０ｂには、図１０ａの平面図におけるカットラインＡ－Ａ’方向の断面図を示す。
図１０ａ、図１０ｂにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）１などの絶縁膜上に平面状シリコン層２ｐ、２ｎが形成され、前記平面状シリコン層２ｐ、２ｎは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層から構成される。３は、平面状シリコン層（２ｐ、２ｎ）の表面に形成されるシリサイド層であり、前記平面状シリコン層２ｐ、２ｎを接続する。４ｎはｎ型シリコン柱、４ｐはｐ型シリコン柱、５は、シリコン柱４ｎ、４ｐを取り囲むゲート絶縁膜、６はゲート電極、６ａはゲート配線である。シリコン柱４ｎ、４ｐの最上部には、それぞれｐ＋拡散層７ｐ、ｎ＋拡散層７ｎが不純物注入等により形成される。８はゲート絶縁膜５等を保護するためのシリコン窒化膜、９ｐ、９ｎはｐ＋拡散層７ｐ、ｎ＋拡散層７ｎに接続されるシリサイド層、１０ｐ、１０ｎは、シリサイド層９ｐ、９ｎとメタル配線１３ａ、１３ｂとをそれぞれ接続するコンタクト、１１は、ゲート配線６ａとメタル配線１３ｃを接続するコンタクトである。
シリコン柱４ｎ、下部拡散層２ｐ、上部拡散層７ｐ、ゲート絶縁膜５、ゲート電極６により、ＰＭＯＳトランジスタＱｐを構成し、シリコン柱４ｐ、下部拡散層２ｎ、上部拡散層７ｎ、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎを構成する。上部拡散層７ｐ、７ｎはソース、下部拡散層２ｐ、２ｎはドレインとなる。メタル配線１３ａには電源Ｖｃｃが供給され、メタル配線１３ｂには基準電源Ｖｓｓが供給され、メタル配線１３ｃには、入力信号ＩＮが接続される。また、ＰＭＯＳトランジスタＱｐのドレイン拡散層２ｐとＮＭＯＳトランジスタＱｎのドレイン拡散層２ｎを接続するシリサイド層３が出力ＯＵＴとなる。
図９、図１０ａ、図１０ｂで示したＳＧＴを用いたインバータは、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタが構造上完全に分離されており、プレーナトランジスタのように、ｗｅｌｌ分離が必要なく、さらに、シリコン柱はフローティングボディとなるため、プレーナトランジスタのように、ｗｅｌｌへ電位を供給するボディ端子も必要なく、非常にコンパクトにレイアウト（配置）ができることが特徴である。
図１１に、代表的なメモリとして、マスクＲＯＭの全体回路を示す。
１００は、１トランジスタとコンタクトから構成されるマスクＲＯＭセルＭ（０，０）～Ｍ（ｍ，ｎ）をマトリックス状に配置したメモリアレイであり、ｍ行、ｎ列のメモリアレイを構成する。
これらのマスクＲＯＭセルは、行方向に、行選択線（ワード線）ＷＬｇ（ｇ＝０～ｍ）を共通接続して横方向に配置され、列方向に、ビット線ＢＬｈ(ｈ＝０～ｎ)を共通接続して縦方向に配置される。
２００は、行選択デコーダを示す。行選択デコーダ２００は、行アドレス信号ＸＡＤＤを受けて、行選択信号ＷＬｇを出力する。
３００ａ、３００ｂおよび３００ｃは、それぞれ列アドレス信号ＹＡＤＤａ、ＹＡＤＤｂおよびＹＡＤＤｃを受けて、列選択信号ＹＡｉ、ＹＢｊおよびＹＣｋを出力する列選択デコーダ、４００は列選択ゲートデコーダであり、列選択デコーダ３００ａ、３００ｂおよび３００ｃの出力ＹＡｉ、ＹＢｊおよびＹＣｋを受けて、ビット線ＢＬｈ（ｈ＝０～ｎ）を選択的にデータ線ＤＬに接続する。５００は、データ線ＤＬに出力されたメモリセルの微小データを増幅するセンスアンプ、６００はセンスアンプの出力をさらに増幅して、チップの外部に出力信号ＤＯＵＴを出力する出力回路である。
なお、メモリアレイ１００に示すメモリセルＭ（０，０）を構成するトランジスタのソースは基準電源Ｖｓｓに接続され、ドレインは図のＡの破線で示すコンタクトによりビット線ＢＬ０に接続される。この状態では、行選択信号ＷＬ０が選択され、選択トランジスタがオンすると、コンタクト（Ａ）を介してビット線ＢＬ０から基準電源Ｖｓｓに電流が流れる。これをデータ“１”と定義する。一方、Ｍ（１，０）のコンタクト領域Ｂには、コンタクトが存在せず、ビット線ＢＬ０と接続されておらず、行選択線ＷＬ１が選択されて選択トランジスタがオンしても電流は流れない。この状態をデータ“０”と定義する。すなわち、選択トランジスタとビット線を接続するコンタクトがあるかないかにより、データを記憶する、いわゆるコンタクトプログラム方式のマスクＲＯＭである。他のメモリセルにおいても同様である。
図１２ａ、図１２ｂ、図１２ｃ、図１２ｄ、および図１２ｅに、図１１のマスクＲＯＭのメモリアレイを、ＳＧＴを用いて構成した図を示す。
図１２ａは、マスクＲＯＭセルのメモリアレイのレイアウト（配置）の平面図、図１２ｂは、図１２ａにおけるカットラインＡ－Ａ’に沿った断面図、図１２ｃは、図１２ａにおけるカットラインＢ－Ｂ’に沿った断面図、図１２ｄは、図１２ａにおけるカットラインＣ－Ｃ’に沿った断面図、図１２ｅは、図１２ａにおけるカットラインＤ－Ｄ’に沿った断面図を示す。
図１２ａにおいて、代表的なメモリセルＭ（０，０）～Ｍ（０，７）が、１行目（図の上の行）、に配置され、Ｍ（１，０）～Ｍ（１，７）が２行目に配置され、同様にして、Ｍ（３，０）～Ｍ（３，７）が最下位の行に配置されている。
行方向に配置されたメモリセルＭ（０，０）～Ｍ（０，７）はトランジスタのシリコン柱が加工上の最小最ピッチにて配置されており、第１のメタル配線層の配線により構成されたビット線ＢＬ０～ＢＬ７は、同様に加工上の最小ピッチにて配置される。他のメモリセルにおいても同様である。なお、図１２ａ、図１２ｂ、図１２ｃ、図１２ｄ、および図１２ｅにおいて、図１０ａ、図１０ｂと同じ構造の箇所については、１００番台の対応する記号で示してある。
これらのメモリセルがマトリックス状に配置されたメモリアレイは、基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２Ｍｎが形成され、この平面状シリコン層１０２Ｍｎは不純物注入等により、ｎ＋拡散層から構成される。１０３Ｍは、平面状シリコン層１０２Ｍｎの表面に形成されるシリサイド層である。１０４Ｍｐはｐ型シリコン柱、１０５Ｍはシリコン柱１０４Ｍｐを取り囲むゲート絶縁膜、１０６Ｍはゲート電極、１０６Ｗａ０、１０６Ｗａ１、１０６Ｗａ３は、それぞれゲート配線である。１０４Ｍｐの最上部には、ｎ＋拡散層１０７Ｍが不純物注入等により形成される。１０８Ｍはゲート絶縁膜１０５Ｍを保護するためのシリコン窒化膜、１０９Ｍは、ｎ＋拡散層１０７Ｍに接続されるシリサイド層、１１０Ｍは、シリサイド層１０９Ｍと第１のメタル配線層の配線１１３Ｍを接続するコンタクトである。
シリコン柱１０４Ｍｐ、下部拡散層１０２Ｍｎ、上部拡散層１０７Ｍ、ゲート絶縁膜１０５Ｍ、ゲート電極１０６Ｍにより、メモリセルの選択トランジスタＭ（ｐ，ｑ）（ｐ＝０～３、ｑ＝０～７）を構成する。
１１１Ｗａ０は、ゲート配線１０６Ｗａ０と第１のメタル配線層の配線１１３Ｗａ０を接続するコンタクトである。また、ゲート配線１０６Ｗａ０は、行方向に配置されるメモリセルＭ（０，０）～Ｍ（０，ｎ）のゲート電極１０６Ｍに接続される。また、コンタクト１１４Ｗａ０は、第１のメタル配線層の配線１１３Ｗａ０と第２のメタル配線層の配線１１５Ｗａ０を接続するコンタクトである。ここで、第２のメタル配線層の配線１１５Ｗａ０は、行選択線ＷＬ０となる。なお、第２のメタル配線層の配線１１５Ｗａ０は、コンタクト１１４Ｗｂ０、第１のメタル配線層の配線１１３Ｗｂ０、コンタクト１１１Ｗｂ０、ゲート電極１０６Ｗｂ０を介して、メモリセルのゲート電極１０６Ｍに接続される。図では、メモリセル８個おきに接続される。これは、ゲート電極１０６Ｍの抵抗が高くならないように、行方向に延在したゲート電極の一定間隔毎に、第２のメタル配線層の配線にてシャント（短絡）させる目的である。
他の行選択線についても、同様の接続となる。
ここで、図１２ｂに示すように、メモリセルＭ（０，０）のドレイン拡散層１０７Ｍとその表面を覆うシリサイド層１０９Ｍと第１のメタル配線層の配線であるビット線１１３Ｂ０は、コンタクト１１０Ｍ（０，０）を介して接続され、メモリセルとして、データ“１”が記憶される。一方、メモリセルＭ（０，１）は、同様の位置に、架空のコンタクト１１０ｚが示されている。これは、本図では、この位置にコンタクトは存在せず、このメモリセルにはデータ“０”が記憶されるが、もし、このメモリセルにデータ“１”を記憶したい時には、この位置にコンタクトを配置することを示している。
同様に、メモリセルＭ（０，２）、Ｍ（０，４）、Ｍ（０，６）には、コンタクトが存在し、データ“１”が記憶され、メモリセルＭ（０，３）、Ｍ（０，５）、Ｍ（０，７）には、架空のコンタクト１１０ｚが配置され、データ“０”が記憶されている。
以上のように、ＳＧＴを用いたマスクＲＯＭの特徴は、メモリセルの基準電源Ｖｓｓが下部拡散層により供給されており、基準電源の配線領域が必要ないことである。このことにより、全てのメモリセルは、加工上の最小間隔である寸法を用いて配置が可能となり、面積の縮小されたメモリが提供でき、ビット線も最小間隔にて配置が可能となる。
上述したように、ＳＧＴの最大の特徴は、構造原理的に、シリコン柱下部の基板側に存在するシリサイド層による下層配線と、シリコン柱上部のコンタクト接続による上部配線が利用できる点にある。本発明は、このＳＧＴの特徴を利用して、１トランジスタで構成されるメモリセルアレイに配置可能な列選択ゲートデコーダであり、最小面積で低価格な半導体装置を提供することが目的である。
　（１）本発明によれば、ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
　前記複数のトランジスタの各々は、
　　シリコン柱と、
　　前記シリコン柱の側面を取り囲む絶縁体と、
　　前記絶縁体を囲むゲートと、
　　前記シリコン柱の上部または下部に配置されるソース領域と、
　　前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
　前記デコーダ回路は、少なくとも、
　　第１～第ｎ（ｎは自然数）の入力／出力信号線と、
　　複数の選択信号線と、
　　第１～第ｉ（ｉは自然数）の群からなる第１～第ｎの前記トランジスタを具備し、　第ｋ（ｋ＝１～ｎ）の入力／出力信号線は、第ｋのトランジスタのソース領域およびドレイン領域のうちの一方に接続され、
　前記第ｋのトランジスタのゲート電極は、前記複数の選択信号線のうちの１つに接続され、
　前記第１～第ｎのトランジスタのうちの第ｉの群のトランジスタのドレイン領域およびソース領域のうちの他方は、前記シリコン柱の下部に配置され、前記シリコン柱より基板側に配置されたシリサイド層を介して共通接続されたことを特徴とする半導体装置が提供される。
（２）本発明の好ましい態様では、前記第１～第ｎの入力／出力線は、少なくとも部分的に第１の方向に延在し、順に前記第１の方向と直交する第２の方向に配置され、
　前記複数の選択信号線は、少なくとも部分的に前記第２の方向に延在し、
　前記第１～第ｎのトランジスタは、前記第１～第ｎの入力／出力線と前記複数の選択信号線の交点に配置される。
（３）また、別の態様では、前記第１～第ｎのうちの第ｉの群のトランジスタは、番号の小さい順に前記第２の方向に対して斜めの方向に配置される。
（４）さらに別の態様では、前記第１～第ｎの入力／出力線は、少なくとも部分的に第１の方向に延在し、順に前記第１の方向と直交する第２の方向に配置され、
　前記複数の選択信号線は、少なくとも部分的に前記第２の方向に延在し、
　前記第１～第ｎのトランジスタのうち、前記第１～第ｎの入力／出力線のうちの隣接する第２ｈ－１（ｈは自然数）の入力／出力線と第２ｈの入力／出力線に対応する第２ｈ－１のトランジスタと第２ｈのトランジスタは、前記第１の方向に、前記複数の選択信号線のうちの少なくとも１つを挟んで配置され、
　前記第１～第ｎのトランジスタのうちの、前記第２ｈ－１のトランジスタと前記第２ｈのトランジスタ以外のトランジスタの少なくとも１つは、該第２ｈ－１のトランジスタの前記第１の方向の位置と該第２ｈのトランジスタの前記第１の方向の位置との間の前記第１の方向の位置を有する。
（５）また、別の態様では、前記第ｋのトランジスタは、該第ｋのトランジスタのゲート電極が接続される選択信号線と前記第ｋの入力／出力線の交点の前記第１の方向の近傍に配置される。
（６）また、別の態様では、前記第１～第ｎの入力／出力線は、少なくとも部分的に第１の方向に延在し、順に前記第１の方向と直交する第２の方向に配置され、
　前記複数の選択信号線は、少なくとも部分的に前記第２の方向に延在し、
　前記第ｋのトランジスタと第ｋ＋１のトランジスタは、前記複数の選択信号線のうちの少なくとも１つを挟んで配置され、
　前記第１～第ｎのトランジスタのうちの、前記第ｋのトランジスタと前記第ｋ＋１のトランジスタ以外のトランジスタの少なくとも１つは、該第ｋのトランジスタの前記第１の方向の位置と該第ｋ＋１のトランジスタの前記第１の方向の位置との間の前記第１の方向の位置を有する。
（７）また、別の態様では、前記デコーダ回路は、メモリセルがマトリックス状に配置されたメモリアレイのための列選択ゲートデコーダ回路であり、
　前記第１～第ｎの入力／出力信号線はビット線であり、
　前記複数の選択信号線は列選択信号線であり、
　前記第１～第ｎのトランジスタは列選択ゲートトランジスタである。
（８）また、別の態様では、前記第１～第ｎのトランジスタは、ＮチャネルＭＯＳトランジスタである。
（９）さらに、別の態様では、前記第１～第ｎのトランジスタは、ＰチャネルＭＯＳトランジスタである。
　（１０）また、本発明によれば、ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
　前記複数のトランジスタの各々は、
　　シリコン柱と、
　　前記シリコン柱の側面を取り囲む絶縁体と、
　　前記絶縁体を囲むゲートと、
　　前記シリコン柱の上部または下部に配置されるソース領域と、
　　前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
　前記デコーダ回路は、少なくとも、
　　第１～第ｎの入力／出力信号線と、
　　第１の複数の選択信号線と、
　　第２の複数の選択信号線と、
　　第１～第ｎのトランジスタと、
　　第ｎ＋１～第ｎ＋ｍのトランジスタと
を具備し、
　第ｋ（ｋ＝１～ｎ）の入力／出力信号線は、第ｋのトランジスタのソース領域およびドレイン領域のうちの一方に接続され、
　第ｊ（ｊ＝ｎ＋１～ｎ＋ｍ）のトランジスタのソース領域およびドレイン領域のうちの他方は、前記第１～第ｎのトランジスタのうちの第ｊ－ｎの群のトランジスタのソース領域およびドレイン領域のうちの他方と接続され、
　前記第ｋのトランジスタのゲート電極は、前記第１の複数の選択信号線のうちの１つに接続され、
　前記第ｊのトランジスタのゲート電極は、前記第２の複数の選択信号線のうちの１つに接続され、
　前記第ｊ－ｎの群のトランジスタおよび前記第ｊのトランジスタのドレイン領域およびソース領域のうちの他方は、前記シリコン柱の下部に配置され、前記シリコン柱より基板側に配置されたシリサイド層を介して共通接続され、
　前記第ｎ＋１～第ｎ＋ｍのトランジスタのドレイン領域およびソース領域のうちの一方は、共通に接続されたことを特徴とする半導体装置が提供される。
（１１）また、別の態様では、前記第１～第ｎの入力／出力線は、少なくとも部分的に第１の方向に延在し、順に前記第１の方向と直交する第２の方向に配置され、
　前記第１および第２の複数の選択信号線は、少なくとも部分的に前記第２の方向に延在し、
　前記第１～第ｎのトランジスタは、前記第１～第ｎの入力／出力線と前記第１の複数の選択信号線の交点に配置される。
（１２）また、別の態様では、前記第ｊ－ｎの群のトランジスタおよび前記第ｊのトランジスタは、順にかつ前記第ｊ－ｎの群のトランジスタについては番号の小さい順に前記第２の方向に対して斜めに配置される。
（１３）また、別の態様では、前記第１～第ｎの入力／出力線は、少なくとも部分的に第１の方向に延在し、順に前記第１の方向と直交する第２の方向に配置され、
　前記第１および第２の複数の選択信号線は、少なくとも部分的に前記第２の方向に延在し、
　前記第１の複数の選択信号線のうちの少なくとも１つを挟んで配置される、前記第ｊ－ｎの群のトランジスタのうちの前記第ｋのトランジスタと第ｋ＋１のトランジスタ、および該第ｋのトランジスタの前記第１の方向の位置と該第ｋ＋１のトランジスタの前記第１の方向の位置との間の前記第１の方向の位置を有する前記第ｊ－ｎの群のトランジスタのうちの他の少なくとも１つのトランジスタの組が少なくとも１つ存在し、前記第ｊ－ｎの群のトランジスタの各々は、該少なくとも１つのトランジスタの組のうちの１つの組を構成するトランジスタに少なくとも該当するように配置される。
（１４）さらに、別の態様では、前記デコーダ回路は、メモリセルがマトリックス状に配置されたメモリアレイのための列選択ゲートデコーダ回路であり、
　前記第１～第ｎの入力／出力信号線はビット線であり、
　前記第１および第２の複数の選択信号線は列選択信号線であり、
　前記第１～第ｎ＋ｍのトランジスタは列選択ゲートトランジスタである。
（１５）また、別の態様では、前記第１～第ｎの入力／出力線は、少なくとも部分的に第１の方向に延在し、順に前記第１の方向と直交する第２の方向に配置され、
　前記第１および第２の複数の選択信号線は、少なくとも部分的に前記第２の方向に延在し、
　前記第１の複数の選択信号線のうちの少なくとも１つを挟んで配置される、前記第ｊ－ｎの群のトランジスタのうちの前記第ｋのトランジスタと第ｋ＋１のトランジスタ、および該第ｋのトランジスタの前記第１の方向の位置と該第ｋ＋１のトランジスタの前記第１の方向の位置との間の前記第１の方向の位置を有する前記第ｊ－ｎの群のトランジスタのうちの他の１つのトランジスタの組が少なくとも１つ存在し、前記第ｊ－ｎの群のトランジスタの各々は、該少なくとも１つのトランジスタの組のうちの１つの組を構成するトランジスタに少なくとも該当するように配置され、
　前記第ｋのトランジスタは、該第ｋのトランジスタのゲート電極が接続される前記第１の複数の選択信号線のうちの１つと第ｋのビット線の交点の、前記メモリセル側の前記第１の方向の近傍に配置され、
　前記デコーダ回路は、メモリセルがマトリックス状に配置されたメモリアレイのための列選択ゲートデコーダ回路であり、
　前記第１～第ｎの入力／出力信号線はビット線であり、
　前記第１および第２の複数の選択信号線は列選択信号線であり、
　前記第１～第ｎ＋ｍのトランジスタは列選択ゲートトランジスタである。
（１６）また、別の態様では、前記第１～第ｎ＋ｍのトランジスタは、ＮチャネルＭＯＳトランジスタである。
（１７）また、別の態様では、前記第１～第ｎ＋ｍのトランジスタは、ＰチャネルＭＯＳトランジスタである。
本発明の実施例の等価回路図である。 本発明の実施例１の列選択ゲートデコーダの平面図である。 本発明の実施例１の列選択ゲートデコーダの断面図である。 本発明の実施例１の列選択ゲートデコーダの断面図である。 本発明の実施例１の列選択ゲートデコーダの断面図である。 本発明の実施例１の列選択ゲートデコーダの断面図である。 本発明の実施例１の列選択ゲートデコーダの断面図である。 本発明の実施例２の列選択ゲートデコーダの平面図である。 本発明の実施例２の列選択ゲートデコーダの断面図である。 本発明の実施例２の列選択ゲートデコーダの断面図である。 本発明の実施例２の列選択ゲートデコーダの断面図である。 本発明の実施例２の列選択ゲートデコーダの断面図である。 本発明の実施例２の列選択ゲートデコーダの平面図である。 本発明の実施例２の列選択ゲートデコーダの断面図である。 本発明の実施例２の列選択ゲートデコーダの断面図である。 本発明の実施例２の列選択ゲートデコーダの断面図である。 本発明の実施例２の列選択ゲートデコーダの第１のメタル配線層の配線の平面図である。 本発明の実施例３の列選択ゲートデコーダの平面図である。 本発明の実施例３の列選択ゲートデコーダの断面図である。 本発明の実施例３の列選択ゲートデコーダの断面図である。 本発明の実施例３の列選択ゲートデコーダの断面図である。 本発明の実施例３の列選択ゲートデコーダの断面図である。 本発明の実施例３の列選択ゲートデコーダの第１のメタル配線層の配線の平面図である。 本発明の別な実施例の等価回路図である。 本発明の実施例４の列選択ゲートデコーダの平面図である。 本発明の実施例４の列選択ゲートデコーダの断面図である。 本発明の実施例４の列選択ゲートデコーダの断面図である。 本発明のさらに別な実施例の等価回路図である。 本発明の実施例５の列選択ゲートデコーダの平面図である。 本発明の実施例５の列選択ゲートデコーダの断面図である。 本発明の実施例５の列選択ゲートデコーダの断面図である。 本発明の実施例５の列選択ゲートデコーダの断面図である。 本発明の実施例５の列選択ゲートデコーダの断面図である。 本発明の実施例５の列選択ゲートデコーダの断面図である。 インバータの等価回路図である。 ＳＧＴによるインバータの平面図である。 ＳＧＴによるインバータの断面図である。 マスクＲＯＭの等価回路である。 ＳＧＴを用いたマスクＲＯＭの平面図である。 ＳＧＴを用いたマスクＲＯＭの断面図である。 ＳＧＴを用いたマスクＲＯＭの断面図である。 ＳＧＴを用いたマスクＲＯＭの断面図である。 ＳＧＴを用いたマスクＲＯＭの断面図である。
図１に１つの列選択ゲートデコーダの等価回路４００を示す。
ＹＡｉ（ｉ＝０～３）、ＹＢｊ（ｊ＝０～１）、ＹＣｋ（ｋ＝０～１）は、それぞれ図１１における列デコーダ３００ａ、３００ｂ、３００ｃから出力される列選択信号である。
列選択ゲートとなるＮＭＯＳトランジスタＡＧ０は、ソースがビット線ＢＬ０、ゲートが列選択信号ＹＡ０を供給する配線、ドレインが共通ノードＮ１に接続される。
列選択ゲートとなるＮＭＯＳトランジスタＡＧ１は、ソースがビット線ＢＬ１、ゲートが列選択信号ＹＡ１を供給する配線、ドレインが共通ノードＮ１に接続される。
列選択ゲートとなるＮＭＯＳトランジスタＡＧ２は、ソースがビット線ＢＬ２、ゲートが列選択信号ＹＡ２を供給する配線、ドレインが共通ノードＮ１に接続される。
列選択ゲートとなるＮＭＯＳトランジスタＡＧ３は、ソースがビット線ＢＬ３、ゲートが列選択信号ＹＡ３を供給する配線、ドレインが共通ノードＮ１に接続される。
また、列選択ゲートとなるＮＭＯＳトランジスタＢＧ０は、ソースが共通ノードＮ１、ゲートが列選択信号ＹＢ０を供給する配線、ドレインが共通ノードＮ５に接続される。
また、列選択ゲートとなるＮＭＯＳトランジスタＣＧ０は、ソースが共通ノードＮ５、ゲートが列選択信号ＹＣ０を供給する配線、ドレインが共通ノードＮ７に接続される。ここで、共通ノードＮ７はデータ線ＤＬとなる。
同様に、ＮＭＯＳトランジスタＡＧ４、ＡＧ５、ＡＧ６、ＡＧ７は、ソースがそれぞれビット線ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７に、ドレインが共通ノードＮ２に接続され、ゲートがそれぞれ列選択信号ＹＡ０、ＹＡ１、ＹＡ２、ＹＡ３を供給する配線に接続される。また、ＮＭＯＳトランジスタＢＧ１は、ソースが共通ノードＮ２に、ドレインが共通ノードＮ５に接続され、ゲートが列選択信号ＹＢ１を供給する配線に接続される。
ＮＭＯＳトランジスタＡＧ８～ＡＧ１５、ＮＭＯＳトランジスタＢＧ２、ＢＧ３、ＣＧ１についても同様の接続が行われている。
（実施例１）
図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅおよび図２ｆに、実施例１を示す。図２ａは、本発明の列選択ゲートデコーダのレイアウト（配置）の平面図、図２ｂは、図２ａにおけるカットラインＡ－Ａ’に沿った断面図、図２ｃは、図２ａにおけるカットラインＢ－Ｂ’に沿った断面図、図２ｄは、図２ａにおけるカットラインＣ－Ｃ’に沿った断面図、図２ｅは、図２ａにおけるカットラインＤ－Ｄ’に沿った断面図、図２ｆは、図２ａにおけるカットラインＥ－Ｅ’に沿った断面図を示す。本実施例の等価回路は、図１の回路ブロック４０１に従う。
図２ａにおいて、図１１におけるメモリセルＭ（０，０）～Ｍ（０，７）が、図の下部に配置され、ビット線ＢＬ０～ＢＬ７（本発明の「第１～第ｎの入力／出力信号線」に対応）が図の縦方向（本発明の「第１の方向」に対応）に、第１のメタル配線層の配線により延在配置される。
また、列選択信号ＹＡ０～ＹＡ３を供給する配線（本発明の「複数の選択信号線」、「第１の複数の選択信号線」に対応）、列選択信号ＹＢ０、ＹＢ１を供給する配線（本発明の「第２の複数の選択信号線」に対応）が第２のメタル配線層の配線により図の横方向（本発明の「第２の方向」に対応）に延在配置される。
第１のメタル配線層の配線により構成されるビット線ＢＬ０～ＢＬ７と、第２のメタル配線層の配線により構成される列選択信号ＹＡ０～ＹＡ３を供給する配線の交点に、列選択ゲートトランジスタＡＧ０～ＡＧ７（本発明の「第１～第ｎのトランジスタ」に対応）が配置される。
ここで、本発明の大きな特徴は、後述するように、列選択ゲートトランジスタであるＮＭＯＳトランジスタＡＧ０，ＡＧ１、ＡＧ２、ＡＧ３（本発明の「第ｉの群のトランジスタ」、「第ｊ－ｎの群のトランジスタ」に対応）の共通ドレインとＢＧ０（本発明の「第ｎ＋１～第ｎ＋ｍのトランジスタ」、「第ｊのトランジスタ」に対応）のソース、およびＡＧ４，ＡＧ５、ＡＧ６、ＡＧ７（本発明の「第ｉの群のトランジスタ」、「第ｊ－ｎの群のトランジスタ」に対応）の共通ドレインとＢＧ１（本発明の「第ｎ＋１～第ｎ＋ｍのトランジスタ」、「第ｊのトランジスタ」に対応）のソースがそれぞれ下部拡散層により共通接続されることにより、面積縮小が達成されることである。
なお、図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅおよび図２ｆにおいて、図１０ａ、図１０ｂと同じ構造の箇所については、２００番台の対応する記号で示してある。
図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅおよび図２ｆにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｎａ、２０２ｎｂが形成され、この平面状シリコン層２０２ｎａ、２０２ｎｂは不純物注入等により、それぞれｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｎａ、２０２ｎｂ）の表面に形成されるシリサイド層である。２０４ｐＡＧ０、２０４ｐＡＧ１、２０４ｐＡＧ２、２０４ｐＡＧ３、２０４ｐＡＧ４、２０４ｐＡＧ５、２０４ｐＡＧ６、２０４ｐＡＧ７、２０４ｐＢＧ０、２０４ｐＢＧ１、はｐ型シリコン柱、２０５はシリコン柱２０４ｐＡＧ０、２０４ｐＡＧ１、２０４ｐＡＧ２、２０４ｐＡＧ３、２０４ｐＡＧ４、２０４ｐＡＧ５、２０４ｐＡＧ６、２０４ｐＡＧ７、２０４ｐＢＧ０、２０４ｐＢＧ１を取り囲むゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ、２０６ｈ、２０６ｉおよび２０６ｊは、それぞれゲート配線である。シリコン柱２０４ｐＡＧ０、２０４ｐＡＧ１、２０４ｐＡＧ２、２０４ｐＡＧ３、２０４ｐＡＧ４、２０４ｐＡＧ５、２０４ｐＡＧ６、２０４ｐＡＧ７、２０４ｐＢＧ０、２０４ｐＢＧ１の最上部には、それぞれｎ＋拡散層２０７ｎＡＧ０、２０７ｎＡＧ１、２０７ｎＡＧ２、２０７ｎＡＧ３、２０７ｎＡＧ４、２０７ｎＡＧ５、２０７ｎＡＧ６、２０７ｎＡＧ７、２０７ｎＢＧ０、２０７ｎＢＧ１が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｎＡＧ０、２０９ｎＡＧ１、２０９ｎＡＧ２、２０９ｎＡＧ３、２０９ｎＡＧ４、２０９ｎＡＧ５、２０９ｎＡＧ６、２０９ｎＡＧ７、２０９ｎＢＧ０、２０９ｎＢＧ１はそれぞれｎ＋拡散層２０７ｎＡＧ０、２０７ｎＡＧ１、２０７ｎＡＧ２、２０７ｎＡＧ３、２０７ｎＡＧ４、２０７ｎＡＧ５、２０７ｎＡＧ６、２０７ｎＡＧ７、２０７ｎＢＧ０、２０７ｎＢＧ１に接続されるシリサイド層である。
２１０ｎＡＧ０、２１０ｎＡＧ１、２１０ｎＡＧ２、２１０ｎＡＧ３、２１０ｎＡＧ４、２１０ｎＡＧ５、２１０ｎＡＧ６、２１０ｎＡＧ７、２１０ｎＢＧ０、２１０ｎＢＧ１は、シリサイド層２０９ｎＡＧ０、２０９ｎＡＧ１、２０９ｎＡＧ２、２０９ｎＡＧ３、２０９ｎＡＧ４、２０９ｎＡＧ５、２０９ｎＡＧ６、２０９ｎＡＧ７、２０９ｎＢＧ０、２０９ｎＢＧ１と第１のメタル配線層の配線１１３Ｂ０、１１３Ｂ１、１１３Ｂ２、１１３Ｂ３、１１３Ｂ４、１１３Ｂ５、１１３Ｂ６、１１３Ｂ７、２１３ｋ、２１３ｋをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１のメタル配線層の配線２１３ａを接続するコンタクト、２１１ｂはゲート配線２０６ｂと第１のメタル配線層の配線２１３ｂを接続するコンタクト、２１１ｃはゲート配線２０６ｃと第１のメタル配線層の配線２１３ｃを接続するコンタクト、２１１ｄはゲート配線２０６ｄと第１のメタル配線層の配線２１３ｄを接続するコンタクト、２１１ｅはゲート配線２０６ｅと第１のメタル配線層の配線２１３ｅを接続するコンタクト、２１１ｆはゲート配線２０６ｆと第１のメタル配線層の配線２１３ｆを接続するコンタクト、２１１ｇはゲート配線２０６ｇと第１のメタル配線層の配線２１３ｇを接続するコンタクト、２１１ｈはゲート配線２０６ｈと第１のメタル配線層の配線２１３ｈを接続するコンタクト、２１１ｉはゲート配線２０６ｉと第１のメタル配線層の配線２１３ｉを接続するコンタクト、２１１ｊはゲート配線２０６ｊと第１のメタル配線層の配線２１３ｊを接続するコンタクトである。
また、２１４ａは第１のメタル配線層の配線２１３ａと第２のメタル配線層の配線２１５ａを接続するコンタクト、２１４ｂは第１のメタル配線層の配線２１３ｂと第２のメタル配線層の配線２１５ｂを接続するコンタクト、２１４ｃは第１のメタル配線層の配線２１３ｃと第２のメタル配線層の配線２１５ｃを接続するコンタクト、２１４ｄは第１のメタル配線層の配線２１３ｄと第２のメタル配線層の配線２１５ｄを接続するコンタクト、２１４ｅは第１のメタル配線層の配線２１３ｅと第２のメタル配線層の配線２１５ａを接続するコンタクト、２１４ｆは第１のメタル配線層の配線２１３ｆと第２のメタル配線層の配線２１５ｂを接続するコンタクト、２１４ｇは第１のメタル配線層の配線２１３ｇと第２のメタル配線層の配線２１５ｃを接続するコンタクト、２１４ｈは第１のメタル配線層の配線２１３ｈと第２のメタル配線層の配線２１３ｄを接続するコンタクト、２１４ｉは第１のメタル配線層の配線２１３ｉと第２のメタル配線層の配線２１５ｅを接続するコンタクト、２１４ｊは第１のメタル配線層の配線２１３ｊと第２のメタル配線層の配線２１５ｆを接続するコンタクトである。
シリコン柱２０４ｐＡＧ０、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ０、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ０を構成し、シリコン柱２０４ｐＡＧ１、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ１を構成し、シリコン柱２０４ｐＡＧ２、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ２を構成し、シリコン柱２０４ｐＡＧ３、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ３を構成し、シリコン柱２０４ｐＡＧ４、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＡＧ４、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ４を構成し、シリコン柱２０４ｐＡＧ５、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＡＧ５、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ５を構成し、シリコン柱２０４ｐＡＧ６、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＡＧ６、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ６を構成し、シリコン柱２０４ｐＡＧ７、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＡＧ７、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ７を構成し、シリコン柱２０４ｐＢＧ０、下部拡散層２０２ｎａ、上部拡散層２０７ｎＢＧ０、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＢＧ０を構成し、シリコン柱２０４ｐＢＧ１、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＢＧ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＢＧ１を構成する。
また、ＮＭＯＳトランジスタＡＧ０のゲート電極２０６にはゲート配線２０６ａが接続され、ＮＭＯＳトランジスタＡＧ１のゲート電極２０６にはゲート配線２０６ｂが接続され、ＮＭＯＳトランジスタＡＧ２のゲート電極２０６にはゲート配線２０６ｃが接続され、ＮＭＯＳトランジスタＡＧ３のゲート電極２０６にはゲート配線２０６ｄが接続され、ＮＭＯＳトランジスタＡＧ４のゲート電極２０６にはゲート配線２０６ｅが接続され、ＮＭＯＳトランジスタＡＧ５のゲート電極２０６にはゲート配線２０６ｆが接続され、ＮＭＯＳトランジスタＡＧ６のゲート電極２０６にはゲート配線２０６ｇが接続され、ＮＭＯＳトランジスタＡＧ７のゲート電極２０６にはゲート配線２０６ｈが接続され、ＮＭＯＳトランジスタＢＧ０のゲート電極２０６にはゲート配線２０６ｉが接続され、ＮＭＯＳトランジスタＢＧ１のゲート電極２０６にはゲート配線２０６ｊが接続される。
下部拡散層２０２ｎａは、シリサイド層２０３を介してＮＭＯＳトランジスタＡＧ０、ＡＧ１、ＡＧ２、ＡＧ３の共通ドレインとなり、ＮＭＯＳトランジスタＢＧ０のソースに接続され、ＢＧ０のドレインであるｎ＋拡散層２０７ｎＢＧ０は、シリサイド層２０９ｎＢＧ０およびコンタクト２１０ｎＢＧ０を介して第１のメタル配線層の配線２１３ｋに接続される。同様に、下部拡散層２０２ｎｂは、シリサイド層２０３を介してＮＭＯＳトランジスタＡＧ４、ＡＧ５、ＡＧ６、ＡＧ７の共通ドレインとなり、ＮＭＯＳトランジスタＢＧ１のソースに接続され、ＢＧ１のドレインであるｎ＋拡散層２０７ｎＢＧ１は、シリサイド層２０９ｎＢＧ１およびコンタクト２１０ｎＢＧ１を介して第１のメタル配線層の配線２１３ｋに接続される。ここで、ＮＭＯＳトランジスタＢＧ０とＢＧ１のドレインは、共通に、データ線ＤＬに接続される。
ＮＭＯＳトランジスタＡＧ０のソースとなる上部拡散層２０７ｎＡＧ０は、シリサイド層２０９ｎＡＧ０およびコンタクト２１０ｎＡＧ０を介して第１のメタル配線層の配線１１３Ｂ０と接続され、１１３Ｂ０はビット線ＢＬ０となる。ＮＭＯＳトランジスタＡＧ１のソースとなる上部拡散層２０７ｎＡＧ１は、シリサイド層２０９ｎＡＧ１およびコンタクト２１０ｎＡＧ１を介して第１のメタル配線層の配線１１３Ｂ１と接続され、１１３Ｂ１はビット線ＢＬ１となる。ＮＭＯＳトランジスタＡＧ２のソースとなる上部拡散層２０７ｎＡＧ２は、シリサイド層２０９ｎＡＧ２およびコンタクト２１０ｎＡＧ２を介して第１のメタル配線層の配線１１３Ｂ２と接続され、１１３Ｂ２はビット線ＢＬ２となる。ＮＭＯＳトランジスタＡＧ３のソースとなる上部拡散層２０７ｎＡＧ３は、シリサイド層２０９ｎＡＧ３およびコンタクト２１０ｎＡＧ３を介して第１のメタル配線層の配線１１３Ｂ３と接続され、１１３Ｂ３はビット線ＢＬ３となる。ＮＭＯＳトランジスタＡＧ４のソースとなる上部拡散層２０７ｎＡＧ４は、シリサイド層２０９ｎＡＧ４およびコンタクト２１０ｎＡＧ４を介して第１のメタル配線層の配線１１３Ｂ４と接続され、１１３Ｂ４はビット線ＢＬ４となる。ＮＭＯＳトランジスタＡＧ５のソースとなる上部拡散層２０７ｎＡＧ５は、シリサイド層２０９ｎＡＧ５およびコンタクト２１０ｎＡＧ５を介して第１のメタル配線層の配線１１３Ｂ５と接続され、１１３Ｂ５はビット線ＢＬ５となる。ＮＭＯＳトランジスタＡＧ６のソースとなる上部拡散層２０７ｎＡＧ６は、シリサイド層２０９ｎＡＧ６およびコンタクト２１０ｎＡＧ６を介して第１のメタル配線層の配線１１３Ｂ６と接続され、１１３Ｂ６はビット線ＢＬ６となる。ＮＭＯＳトランジスタＡＧ７のソースとなる上部拡散層２０７ｎＡＧ７は、シリサイド層２０９ｎＡＧ７およびコンタクト２１０ｎＡＧ７を介して第１のメタル配線層の配線１１３Ｂ７と接続され、１１３Ｂ７はビット線ＢＬ７となる。ここで、第１のメタル配線層の配線で構成されるビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７は図２ａにおいて縦方向に延在配置される。
列選択信号ＹＡ０を供給する第２のメタル配線層の配線２１５ａは、図２ａの横方向に延在し、コンタクト２１４ａ、第１のメタル配線層の配線２１３ａ、コンタクト２１１ａを介してゲート配線２０６ａに接続され、ゲート配線２０６ａはＮＭＯＳトランジスタＡＧ０のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ａは、コンタクト２１４ｅ、第１のメタル配線層の配線２１３ｅ、コンタクト２１１ｅを介してゲート配線２０６ｅに接続され、ゲート配線２０６ｅはＮＭＯＳトランジスタＡＧ４のゲート電極２０６に接続される。
列選択信号ＹＡ１を供給する第２のメタル配線層の配線２１５ｂは、図２ａの横方向に延在し、コンタクト２１４ｂ、第１のメタル配線層の配線２１３ｂ、コンタクト２１１ｂを介してゲート配線２０６ｂに接続され、ゲート配線２０６ｂはＮＭＯＳトランジスタＡＧ１のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ｂは、コンタクト２１４ｆ、第１のメタル配線層の配線２１３ｆ、コンタクト２１１ｆを介してゲート配線２０６ｆに接続され、ゲート配線２０６ｆはＮＭＯＳトランジスタＡＧ５のゲート電極２０６に接続される。
列選択信号ＹＡ２を供給する第２のメタル配線層の配線２１５ｃは、図２ａの横方向に延在し、コンタクト２１４ｃ、第１のメタル配線層の配線２１３ｃ、コンタクト２１１ｃを介してゲート配線２０６ｃに接続され、ゲート配線２０６ｃはＮＭＯＳトランジスタＡＧ２のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ｃは、コンタクト２１４ｇ、第１のメタル配線層の配線２１３ｇ、コンタクト２１１ｇを介してゲート配線２０６ｇに接続され、ゲート配線２０６ｇはＮＭＯＳトランジスタＡＧ６のゲート電極２０６に接続される。
列選択信号ＹＡ３を供給する第２のメタル配線層の配線２１５ｄは、図２ａの横方向に延在し、コンタクト２１４ｄ、第１のメタル配線層の配線２１３ｄ、コンタクト２１１ｄを介してゲート配線２０６ｄに接続され、ゲート配線２０６ｄはＮＭＯＳトランジスタＡＧ３のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ｄは、コンタクト２１４ｈ、第１のメタル配線層の配線２１３ｈ、コンタクト２１１ｈを介してゲート配線２０６ｈに接続され、ゲート配線２０６ｈはＮＭＯＳトランジスタＡＧ７のゲート電極２０６に接続される。
列選択信号ＹＢ０を供給する第２のメタル配線層の配線２１５ｅは、図２ａの横方向に延在し、コンタクト２１４ｉ、第１のメタル配線層の配線２１３ｉ、コンタクト２１１ｉを介してゲート配線２０６ｉに接続され、ゲート配線２０６ｉはＮＭＯＳトランジスタＢＧ０のゲート電極２０６に接続される。
列選択信号ＹＢ１を供給する第２のメタル配線層の配線２１５ｆは、図２ａの横方向に延在し、コンタクト２１４ｊ、第１のメタル配線層の配線２１３ｊ、コンタクト２１１ｊを介してゲート配線２０６ｊに接続され、ゲート配線２０６ｊはＮＭＯＳトランジスタＢＧ１のゲート電極２０６に接続される。
このような構成にすることにより、縦方向に延在した第１のメタル配線層の配線により構成されたビット線ＢＬ０～ＢＬ７を、横方向に延在した第２のメタル配線層の配線により構成された列選択信号ＡＧ０～ＡＧ３およびＢＧ０、ＢＧ１を供給する配線により、選択的に図１の共通ノードＮ５に接続することができる。本図により、列選択ゲートデコーダ４０１ａを構成する。
なお、ＮＭＯＳトランジスタＢＧ０とＢＧ１の共通ドレインとなる第１のメタル配線層の配線２１３ｋ（ノードＮ５）は、図２ａの右に延在して、図示しないＮＭＯＳトランジスタＣＧ０を介してデータ線ＤＬ（ノードＮ７）へ接続される。一方、本実施例と同様に構成されている図示しない隣接したブロックのビット線ＢＬ８～ＢＬ１１およびＢＬ１２～ＢＬ１５は、図示しないＮＭＯＳトランジスタＡＧ８、ＡＧ９、ＡＧ１０、ＡＧ１１およびＡＧ１２、ＡＧ１３、ＡＧ１４、ＡＧ１５を介して、それぞれノードＮ３あるいはノードＮ４に共通に接続され、ノードＮ３およびノードＮ４は、それぞれＮＭＯＳトランジスタＢＧ２およびＢＧ３を介して共通ドレインとなるノードＮ６に接続される。さらに、図示しないＮＭＯＳトランジスタＣＧ１を介して、データ線ＤＬに接続され、図１に示す列選択ゲートデコーダ４００を構成する。
本実施例によれば、列選択ゲートトランジスタであるＮＭＯＳトランジスタＡＧ０，ＡＧ１、ＡＧ２、ＡＧ３の共通ドレインおよび列選択ゲートトランジスタＢＧ０のソースを下部拡散層により共通接続させることで、配線領域をなくし、縦方向に延在配置されたビット線と、横方向に延在配置された列選択信号により、面積が縮小された、列選択ゲートデコーダが提供できる。
なお、図２ａでは、配置面積の縮小を図るため、トランジスタを斜めに配置して、下部拡散層領域を斜めに設けているが、これは、列選択ゲートトランジスタの配置間隔を最小にして、列選択信号の上下の配置間隔をできるだけ小さくするためである。すなわち、例として、ＮＭＯＳトランジスタＡＧ０とＡＧ１のトランジスタ間隔を最小限にして、列選択信号ＹＡ０を供給する配線と列選択信号ＹＡ１を供給する配線の間隔を小さくするために、ＮＭＯＳトランジスタＡＧ１を右にずらしてある。他のトランジスタも同様である。本実施例では、下部拡散層領域の面積を最小にして、寄生の拡散容量を最小にするために、斜めの細長い形状にしてあるが、例えば、シリサイド層の抵抗を小さくしたい場合には、拡散領域の幅を太くする等変更は可能である。もちろん、斜めの配置をせずに、縦一列に配置することも可能である。このように、下部拡散層領域の形状は、本実施例にとらわれず、目的に応じて最適形状にすることができる。
（実施例２）
図３ａ、図３ｂ、図３ｃ、図３ｄ、図３ｅ、図３ｆ、図３ｇ、図３ｈ、図３ｉおよび図３ｊに、実施例２を示す。図３ａは、本発明の列選択ゲートデコーダのレイアウト（配置）の平面図、図３ｂは、図３ａにおけるカットラインＡ－Ａ’に沿った断面図、図３ｃは、図３ａにおけるカットラインＢ－Ｂ’に沿った断面図、図３ｄは、図３ａにおけるカットラインＣ－Ｃ’に沿った断面図、図３ｅは、図３ａにおけるカットラインＤ－Ｄ’に沿った断面図、図３ｆは、図３ａにおけるカットラインＥ－Ｅ’に沿った断面図、図３ｇは、図３ａにおけるカットラインＦ－Ｆ’に沿った断面図、図３ｈは、図３ａにおけるカットラインＧ－Ｇ’に沿った断面図、図３ｉは、図３ａにおけるカットラインＨ－Ｈ’に沿った断面図、図３ｊは、図３ａにおける第１のメタル配線層の配線のみを表示した平面図を示す。本実施例の等価回路は、図１の回路ブロック４０１に従う。
図３ａにおいて、図１１におけるメモリセルＭ（０，０）～Ｍ（０，７）が、図の下部に配置され、ビット線ＢＬ０～ＢＬ７が図の縦方向に、第１のメタル配線層の配線により延在配置される。
列選択信号ＹＡ０、ＹＡ２、ＹＡ１、ＹＡ３、ＹＢ０、ＹＢ１を供給する配線が図の下から順番に、第２のメタル配線層の配線により図３ａの横方向に延在配置される。
第１のメタル配線層の配線により構成されるビット線ＢＬ０～ＢＬ７と、第２のメタル配線層の配線により構成される列選択信号ＹＡ０～ＹＡ３を供給する配線の交点に、列選択ゲートトランジスタＡＧ０～ＡＧ７が配置される。実施例１と異なるところは、列選択信号ＹＡ０～ＹＡ３を供給する配線の配置順番を変更したことである。すなわち、隣接するビット線ＢＬ０とＢＬ１（本発明の「隣接する第２ｈ－１の入力／出力線と第２ｈの入力／出力線」に対応）に対応する列選択ゲートトランジスタＡＧ０とＡＧ１（本発明の「第２ｈ－１のトランジスタと第２ｈのトランジスタ」に対応）を、図３ａの縦方向に、列選択信号ＹＡ２を挟んで配置し、列選択ゲートトランジスタＡＧ０とＡＧ１以外の列選択ゲートトランジスタであるＡＧ２が、列選択ゲートトランジスタＡＧ０とＡＧ１の縦方向の位置の間の縦方向の位置を有するように配置する。また、隣接するビット線ＢＬ２とＢＬ３に対応する列選択ゲートトランジスタＡＧ２とＡＧ３を、図３ａの縦方向に、列選択信号ＹＡ１を挟んで配置し、列選択ゲートトランジスタＡＧ２とＡＧ３以外の列選択ゲートトランジスタであるＡＧ１が、列選択ゲートトランジスタＡＧ２とＡＧ３の縦方向の位置の間の縦方向の位置を有するように配置する。このように配置することにより、列選択ゲートトランジスタのゲート間隔により寸法が決まることがなくなる。すなわち、ＮＭＯＳトランジスタＡＧ０とＡＧ２との間隔、あるいは、ＡＧ０とＡＧ１との間隔は、最小間隔ではなく、余裕を持って配置でき、且つ、第２のメタル配線層の配線である列選択信号ＹＡ０、ＹＡ２、ＹＡ１を供給する配線は、最小間隔が実現できる。列選択信号ＹＡ０、ＹＡ２、ＹＡ１、ＹＡ３、ＹＢ０、ＹＢ１を供給する配線の構成する第２のメタル配線層の配線を全て最小間隔にて配置でき、縦方向にさらに縮小された列選択ゲートデコーダが提供できる。
ここで、本発明の大きな特徴である、列選択ゲートトランジスタの共通ドレインあるいはソースを下部拡散層により共通接続して配線領域を省略できることは、実施例１と同様である。
なお、図３ａ、図３ｂ、図３ｃ、図３ｄ、図３ｅ、図３ｆ、図３ｇ、図３ｈ、図３ｉおよび図３ｊにおいて、図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅおよび図２ｆと同じ構造の箇所については、２００番台の対応する記号で示してある。
図３ａ、図３ｂ、図３ｃ、図３ｄ、図３ｅ、図３ｆ、図３ｇ、図３ｈ、図３ｉおよび図３ｊにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｎａ、２０２ｎｂが形成され、この平面状シリコン層２０２ｎａ、２０２ｎｂは不純物注入等により、それぞれｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｎａ、２０２ｎｂ）の表面に形成されるシリサイド層である。２０４ｐＡＧ０、２０４ｐＡＧ１、２０４ｐＡＧ２、２０４ｐＡＧ３、２０４ｐＡＧ４、２０４ｐＡＧ５、２０４ｐＡＧ６、２０４ｐＡＧ７、２０４ｐＢＧ０、２０４ｐＢＧ１はｐ型シリコン柱、２０５はシリコン柱２０４ｐＡＧ０、２０４ｐＡＧ１、２０４ｐＡＧ２、２０４ｐＡＧ３、２０４ｐＡＧ４、２０４ｐＡＧ５、２０４ｐＡＧ６、２０４ｐＡＧ７、２０４ｐＢＧ０、２０４ｐＢＧ１を取り囲むゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ、２０６ｈ、２０６ｉおよび２０６ｊは、それぞれゲート配線である。シリコン柱２０４ｐＡＧ０、２０４ｐＡＧ１、２０４ｐＡＧ２、２０４ｐＡＧ３、２０４ｐＡＧ４、２０４ｐＡＧ５、２０４ｐＡＧ６、２０４ｐＡＧ７、２０４ｐＢＧ０、２０４ｐＢＧ１の最上部には、それぞれｎ＋拡散層２０７ｎＡＧ０、２０７ｎＡＧ１、２０７ｎＡＧ２、２０７ｎＡＧ３、２０７ｎＡＧ４、２０７ｎＡＧ５、２０７ｎＡＧ６、２０７ｎＡＧ７、２０７ｎＢＧ０、２０７ｎＢＧ１が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｎＡＧ０、２０９ｎＡＧ１、２０９ｎＡＧ２、２０９ｎＡＧ３、２０９ｎＡＧ４、２０９ｎＡＧ５、２０９ｎＡＧ６、２０９ｎＡＧ７、２０９ｎＢＧ０、２０９ｎＢＧ１はそれぞれｎ＋拡散層２０７ｎＡＧ０、２０７ｎＡＧ１、２０７ｎＡＧ２、２０７ｎＡＧ３、２０７ｎＡＧ４、２０７ｎＡＧ５、２０７ｎＡＧ６、２０７ｎＡＧ７、２０７ｎＢＧ０、２０７ｎＢＧ１に接続されるシリサイド層である。
２１０ｎＡＧ０、２１０ｎＡＧ１、２１０ｎＡＧ２、２１０ｎＡＧ３、２１０ｎＡＧ４、２１０ｎＡＧ５、２１０ｎＡＧ６、２１０ｎＡＧ７、２１０ｎＢＧ０、２１０ｎＢＧ１は、シリサイド層２０９ｎＡＧ０、２０９ｎＡＧ１、２０９ｎＡＧ２、２０９ｎＡＧ３、２０９ｎＡＧ４、２０９ｎＡＧ５、２０９ｎＡＧ６、２０９ｎＡＧ７、２０９ｎＢＧ０、２０９ｎＢＧ１と第１のメタル配線層の配線１１３Ｂ０、１１３Ｂ１、１１３Ｂ２、１１３Ｂ３、１１３Ｂ４、１１３Ｂ５、１１３Ｂ６、１１３Ｂ７、２１３ｋ、２１３ｋをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１のメタル配線層の配線２１３ａを接続するコンタクト、２１１ｂはゲート配線２０６ｂと第１のメタル配線層の配線２１３ｂを接続するコンタクト、２１１ｃはゲート配線２０６ｃと第１のメタル配線層の配線２１３ｃを接続するコンタクト、２１１ｄはゲート配線２０６ｄと第１のメタル配線層の配線２１３ｄを接続するコンタクト、２１１ｅはゲート配線２０６ｅと第１のメタル配線層の配線２１３ｅを接続するコンタクト、２１１ｆはゲート配線２０６ｆと第１のメタル配線層の配線２１３ｆを接続するコンタクト、２１１ｇはゲート配線２０６ｇと第１のメタル配線層の配線２１３ｇを接続するコンタクト、２１１ｈはゲート配線２０６ｈと第１のメタル配線層の配線２１３ｈを接続するコンタクト、２１１ｉはゲート配線２０６ｉと第１のメタル配線層の配線２１３ｉを接続するコンタクト、２１１ｊはゲート配線２０６ｊと第１のメタル配線層の配線２１３ｊを接続するコンタクトである。
また、２１４ａは第１のメタル配線層の配線２１３ａと第２のメタル配線層の配線２１５ａを接続するコンタクト、２１４ｂは第１のメタル配線層の配線２１３ｂと第２のメタル配線層の配線２１５ｂを接続するコンタクト、２１４ｃは第１のメタル配線層の配線２１３ｃと第２のメタル配線層の配線２１５ｃを接続するコンタクト、２１４ｄは第１のメタル配線層の配線２１３ｄと第２のメタル配線層の配線２１５ｄを接続するコンタクト、２１４ｅは第１のメタル配線層の配線２１３ｅと第２のメタル配線層の配線２１５ａを接続するコンタクト、２１４ｆは第１のメタル配線層の配線２１３ｆと第２のメタル配線層の配線２１５ｂを接続するコンタクト、２１４ｇは第１のメタル配線層の配線２１３ｇと第２のメタル配線層の配線２１５ｃを接続するコンタクト、２１４ｈは第１のメタル配線層の配線２１３ｈと第２のメタル配線層の配線２１３ｄを接続するコンタクト、２１４ｉは第１のメタル配線層の配線２１３ｉと第２のメタル配線層の配線２１５ｅを接続するコンタクト、２１４ｊは第１のメタル配線層の配線２１３ｊと第２のメタル配線層の配線２１５ｆを接続するコンタクトである。
シリコン柱２０４ｐＡＧ０、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ０、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ０を構成し、シリコン柱２０４ｐＡＧ１、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ１を構成し、シリコン柱２０４ｐＡＧ２、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ２を構成し、シリコン柱２０４ｐＡＧ３、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ３を構成し、シリコン柱２０４ｐＡＧ４、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＡＧ４、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ４を構成し、シリコン柱２０４ｐＡＧ５、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＡＧ５、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ５を構成し、シリコン柱２０４ｐＡＧ６、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＡＧ６、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ６を構成し、シリコン柱２０４ｐＡＧ７、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＡＧ７、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ７を構成し、シリコン柱２０４ｐＢＧ０、下部拡散層２０２ｎａ、上部拡散層２０７ｎＢＧ０、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＢＧ０を構成し、シリコン柱２０４ｐＢＧ１、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＢＧ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＢＧ１を構成する。
また、ＮＭＯＳトランジスタＡＧ０のゲート電極２０６にはゲート配線２０６ａが接続され、ＮＭＯＳトランジスタＡＧ１のゲート電極２０６にはゲート配線２０６ｂが接続され、ＮＭＯＳトランジスタＡＧ２のゲート電極２０６にはゲート配線２０６ｃが接続され、ＮＭＯＳトランジスタＡＧ３のゲート電極２０６にはゲート配線２０６ｄが接続され、ＮＭＯＳトランジスタＡＧ４のゲート電極２０６にはゲート配線２０６ｅが接続され、ＮＭＯＳトランジスタＡＧ５のゲート電極２０６にはゲート配線２０６ｆが接続され、ＮＭＯＳトランジスタＡＧ６のゲート電極２０６にはゲート配線２０６ｇが接続され、ＮＭＯＳトランジスタＡＧ７のゲート電極２０６にはゲート配線２０６ｈが接続され、ＮＭＯＳトランジスタＢＧ０のゲート電極２０６にはゲート配線２０６ｉが接続され、ＮＭＯＳトランジスタＢＧ１のゲート電極２０６にはゲート配線２０６ｊが接続される。
下部拡散層２０２ｎａは、シリサイド層２０３を介してＮＭＯＳトランジスタＡＧ０、ＡＧ１、ＡＧ２、ＡＧ３の共通ドレインとなり、ＮＭＯＳトランジスタＢＧ０のソースに接続され、ＢＧ０のドレインであるｎ＋拡散層２０７ｎＢＧ０は、シリサイド層２０９ｎＢＧ０およびコンタクト２１０ｎＢＧ０を介して第１のメタル配線層の配線２１３ｋに接続される。ここで、第１のメタル配線層の配線２１３ｋは図１のノードＮ５となる。同様に、下部拡散層２０２ｎｂは、シリサイド層２０３を介してＮＭＯＳトランジスタＡＧ４、ＡＧ５、ＡＧ６、ＡＧ７の共通ドレインとなり、ＮＭＯＳトランジスタＢＧ１のソースに接続され、ＢＧ１のドレインであるｎ＋拡散層２０７ｎＢＧ１は、シリサイド層２０９ｎＢＧ１およびコンタクト２１０ｎＢＧ１を介して第１のメタル配線層の配線２１３ｋに接続される。ここで、ＮＭＯＳトランジスタＢＧ０とＢＧ１のドレインは、共通にノードＮ５に接続される。
ＮＭＯＳトランジスタＡＧ０のソースとなる上部拡散層２０７ｎＡＧ０は、シリサイド層２０９ｎＡＧ０およびコンタクト２１０ｎＡＧ０を介して第１のメタル配線層の配線１１３Ｂ０と接続され、１１３Ｂ０はビット線ＢＬ０となる。ＮＭＯＳトランジスタＡＧ１のソースとなる上部拡散層２０７ｎＡＧ１は、シリサイド層２０９ｎＡＧ１およびコンタクト２１０ｎＡＧ１を介して第１のメタル配線層の配線１１３Ｂ１と接続され、１１３Ｂ１はビット線ＢＬ１となる。ＮＭＯＳトランジスタＡＧ２のソースとなる上部拡散層２０７ｎＡＧ２は、シリサイド層２０９ｎＡＧ２およびコンタクト２１０ｎＡＧ２を介して第１のメタル配線層の配線１１３Ｂ２と接続され、１１３Ｂ２はビット線ＢＬ２となる。ＮＭＯＳトランジスタＡＧ３のソースとなる上部拡散層２０７ｎＡＧ３は、シリサイド層２０９ｎＡＧ３およびコンタクト２１０ｎＡＧ３を介して第１のメタル配線層の配線１１３Ｂ３と接続され、１１３Ｂ３はビット線ＢＬ３となる。ＮＭＯＳトランジスタＡＧ４のソースとなる上部拡散層２０７ｎＡＧ４は、シリサイド層２０９ｎＡＧ４およびコンタクト２１０ｎＡＧ４を介して第１のメタル配線層の配線１１３Ｂ４と接続され、１１３Ｂ４はビット線ＢＬ４となる。ＮＭＯＳトランジスタＡＧ５のソースとなる上部拡散層２０７ｎＡＧ５は、シリサイド層２０９ｎＡＧ５およびコンタクト２１０ｎＡＧ５を介して第１のメタル配線層の配線１１３Ｂ５と接続され、１１３Ｂ５はビット線ＢＬ５となる。ＮＭＯＳトランジスタＡＧ６のソースとなる上部拡散層２０７ｎＡＧ６は、シリサイド層２０９ｎＡＧ６およびコンタクト２１０ｎＡＧ６を介して第１のメタル配線層の配線１１３Ｂ６と接続され、１１３Ｂ６はビット線ＢＬ６となる。ＮＭＯＳトランジスタＡＧ７のソースとなる上部拡散層２０７ｎＡＧ７は、シリサイド層２０９ｎＡＧ７およびコンタクト２１０ｎＡＧ７を介して第１のメタル配線層の配線１１３Ｂ７と接続され、１１３Ｂ７はビット線ＢＬ７となる。ここで、第１のメタル配線層の配線で構成されるビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７は図３ａにおいて縦方向に延在配置される。
列選択信号ＹＡ０を供給する第２のメタル配線層の配線２１５ａは、図の下部に横方向に延在し、コンタクト２１４ａ、第１のメタル配線層の配線２１３ａ、コンタクト２１１ａを介してゲート配線２０６ａに接続され、ゲート配線２０６ａはＮＭＯＳトランジスタＡＧ０のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ａは、コンタクト２１４ｅ、第１のメタル配線層の配線２１３ｅ、コンタクト２１１ｅを介してゲート配線２０６ｅに接続され、ゲート配線２０６ｅはＮＭＯＳトランジスタＡＧ４のゲート電極２０６に接続される。
列選択信号ＹＡ２を供給する第２のメタル配線層の配線２１５ｃが、列選択信号ＹＡ０である第２のメタル配線層の配線２１５ａの図の直上に、横方向に延在し、コンタクト２１４ｃ、第１のメタル配線層の配線２１３ｃ、コンタクト２１１ｃを介してゲート配線２０６ｃに接続され、ゲート配線２０６ｃはＮＭＯＳトランジスタＡＧ２のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ｃは、コンタクト２１４ｇ、第１のメタル配線層の配線２１３ｇ、コンタクト２１１ｇを介してゲート配線２０６ｇに接続され、ゲート配線２０６ｇはＮＭＯＳトランジスタＡＧ６のゲート電極２０６に接続される。このように、順番を入れ替えることで、ＮＭＯＳトランジスタＡＧ２の配置位置が右にずれて、ビット線ＢＬ２である、１本離れた第１のメタル配線層の配線１１３Ｂ２の位置に配置でき、ＮＭＯＳトランジスタＡＧ０とＡＧ２との間隔に余裕が生じ、第２メタル２１５ａと２１５ｃとの上下の間隔を最小にすることができる。
同様にして、次に、列選択信号ＹＡ１を供給する第２のメタル配線層の配線２１５ｂが配置され、図の横方向に延在し、コンタクト２１４ｂ、第１のメタル配線層の配線２１３ｂ、コンタクト２１１ｂを介してゲート配線２０６ｂに接続され、ゲート配線２０６ｂはＮＭＯＳトランジスタＡＧ１のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ｂは、コンタクト２１４ｆ、第１のメタル配線層の配線２１３ｆ、コンタクト２１１ｆを介してゲート配線２０６ｆに接続され、ゲート配線２０６ｆはＮＭＯＳトランジスタＡＧ５のゲート電極２０６に接続される。
列選択信号ＹＡ３を供給する第２のメタル配線層の配線２１５ｄが第２のメタル配線層の配線２１５ｂの上に配置され、図３ａの横方向に延在し、コンタクト２１４ｄ、第１のメタル配線層の配線２１３ｄ、コンタクト２１１ｄを介してゲート配線２０６ｄに接続され、ゲート配線２０６ｄはＮＭＯＳトランジスタＡＧ３のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ｄは、コンタクト２１４ｈ、第１のメタル配線層の配線２１３ｈ、コンタクト２１１ｈを介してゲート配線２０６ｈに接続され、ゲート配線２０６ｈはＮＭＯＳトランジスタＡＧ７のゲート電極２０６に接続される。
列選択信号ＹＢ０を供給する第２のメタル配線層の配線２１５ｅは、図３ａの横方向に延在し、コンタクト２１４ｉ、第１のメタル配線層の配線２１３ｉ、コンタクト２１１ｉを介してゲート配線２０６ｉに接続され、ゲート配線２０６ｉはＮＭＯＳトランジスタＢＧ０のゲート電極２０６に接続される。
列選択信号ＹＢ１を供給する第２のメタル配線層の配線２１５ｆは、図３ａの横方向に延在し、コンタクト２１４ｊ、第１のメタル配線層の配線２１３ｊ、コンタクト２１１ｊを介してゲート配線２０６ｊに接続され、ゲート配線２０６ｊはＮＭＯＳトランジスタＢＧ１のゲート電極２０６に接続される。
このような構成にすることにより、列選択ゲートトランジスタＡＧ０、ＡＧ２、ＡＧ１、ＡＧ３、ＢＧ０、ＢＧ１が左右に順次配置され（千鳥状に配置され）、縦方向に延在した第１のメタル配線層の配線により構成されたビット線ＢＬ０～ＢＬ７と、横方向に延在した第２のメタル配線層の配線により構成された列選択信号ＹＡ０～ＹＡ３およびＹＢ０、ＹＢ１を供給する配線のそれぞれが最小間隔にて配置できる。本図により、列選択ゲートデコーダ４０１ｂを構成する。
なお、ＮＭＯＳトランジスタＢＧ０とＢＧ１の共通ドレインとなる第１のメタル配線層の配線２１３ｋ（ノードＮ５）は、図３ａの右に延在して、図示しないＮＭＯＳトランジスタＣＧ０を介してデータ線ＤＬ（ノードＮ７）へ接続される。一方、本実施例と同様に構成されている図示しない隣接したブロックのビット線ＢＬ８～ＢＬ１１およびＢＬ１２～ＢＬ１５は、図示しないＮＭＯＳトランジスタＡＧ８、ＡＧ９、ＡＧ１０、ＡＧ１１およびＡＧ１２、ＡＧ１３、ＡＧ１４、ＡＧ１５を介して、それぞれノードＮ３あるいはノードＮ４に共通に接続され、ノードＮ３およびノードＮ４は、それぞれＮＭＯＳトランジスタＢＧ２およびＢＧ３を介して共通ドレインとなるノードＮ６に接続される。さらに、図示しないＮＭＯＳトランジスタＣＧ１を介して、データ線ＤＬに接続され、図１に示す列選択ゲートデコーダ４００を構成する。
本実施例によれば、列選択ゲートトランジスタであるＮＭＯＳトランジスタＡＧ０，ＡＧ１、ＡＧ２、ＡＧ３の共通ドレインおよび列選択ゲートトランジスタＢＧ０のソースを下部拡散層により共通接続させることで、配線領域をなくし、縦方向に延在配置されたビット線と、横方向に延在配置された列選択信号により、面積が縮小された、列選択ゲートデコーダが提供できる。さらに、列選択信号の順番を入れ替えることにより、第２のメタル配線層の配線の間隔を最小にでき、最小面積の列選択ゲートデコーダが提供できる。
なお、本実施例における、動作時の電流経路は、それぞれＮＭＯＳトランジスタＡＧ０とＮＭＯＳトランジスタＢＧ０の間、あるいはＡＧ１とＢＧ０の間、あるいはＡＧ２とＢＧ０の間、あるいはＡＧ３とＢＧ０の間であり、この間の寄生抵抗値はできるだけ小さいほうが電気的特性が良好となる。図では、ＮＭＯＳトランジスタＡＧ０、ＡＧ１、ＢＧ０が配置される縦の列と、ＮＭＯＳトランジスタＡＧ２、ＡＧ３が配置される縦の列との間を電流が流れるので、この間隔を広げて、低抵抗であるシリサイド層２０３の幅を十分確保してある。また、ゲート配線の下にはシリサイド層は形成されずに抵抗の高い拡散層のみとなるので、上記の電流経路上にゲート配線を配置しないようにするのが好ましい。例えば、ＮＭＯＳトランジスタＡＧ２のゲートコンタクト２１１ｃの位置を、ＮＭＯＳトランジスタＡＧ０あるいはＡＧ１のゲートコンタクト２１１ａ、２１１ｂと同じように、図の左側に配置しても回路接続としては同じであるが、ＮＭＯＳトランジスタＡＧ０とＮＭＯＳトランジスタＢＧ０の間をゲート配線２０６ｃが横切る形となり、ゲート配線２０６ｃの下にはシリサイド層２０３は存在せずに拡散層のみとなるので、余分な寄生抵抗が追加されることとなる。従って、本実施例では、ＮＭＯＳトランジスタＡＧ２のゲート配線２０６ｃは、空き領域である隣の下部拡散層２０２ｎｂの領域でコンタクトを取って、ＮＭＯＳトランジスタＡＧ０とＮＭＯＳトランジスタＢＧ０との間はシリサイド層２０３のみで接続されるように配置している。なお、ＮＭＯＳトランジスタＡＧ４に関しては、ゲート配線２０６ｅが図の右側に配置されているが、ＮＭＯＳトランジスタＡＧ４とＮＭＯＳトランジスタＢＧ１の電流経路から外れているので、電流経路に余分な寄生抵抗はなく、良好な特性が得られる。ちなみに、標準的には、シリサイド層のシート抵抗値ρｓ（ローエス）は数Ω／□、拡散層のシート抵抗値ρｓは、数十Ω／□であり、ゲート配線は、できるだけ電流経路を避けて配置することが好ましい。また、やむを得ず寄生抵抗が入った場合には、抵抗値を考慮することが必要である。
上記主旨の範囲において、本実施例に拠らず、他の場所にゲート配線を配置しても良い。
（実施例３）
図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅおよび図４ｆに、実施例３を示す。図４ａは、本発明の列選択ゲートデコーダのレイアウト（配置）の平面図、図４ｂは、図４ａにおけるカットラインＡ－Ａ’に沿った断面図、図４ｃは、図４ａにおけるカットラインＢ－Ｂ’に沿った断面図、図４ｄは、図４ａにおけるカットラインＣ－Ｃ’に沿った断面図、図４ｅは、図４ａにおけるカットラインＤ－Ｄ’に沿った断面図、図４ｆは、図４ａにおける第１のメタル配線層の配線のみを表示した平面図を示す。本実施例の等価回路は、図１の回路ブロック４０１に従う。
図４ａにおいて、図１１におけるメモリセルＭ（０，０）～Ｍ（０，７）が、図の下部に配置され、ビット線ＢＬ０～ＢＬ７が図の縦方向に、第１のメタル配線層の配線により延在配置される。
また、列選択信号ＹＡ０、ＹＡ２、ＹＡ１、ＹＡ３、ＹＢ０、ＹＢ１を供給する配線が図の下から順番に、第２のメタル配線層の配線により図４ａの横方向に延在配置される。
第１のメタル配線層の配線により構成されるビット線ＢＬ０～ＢＬ７と、第２のメタル配線層の配線により構成される列選択信号線ＹＡ０～ＹＡ３を供給する配線の交点に、列選択ゲートトランジスタＡＧ０～ＡＧ７が配置される。実施例２と異なるところは、列選択信号ＹＡ０～ＹＡ３、ＹＢ０およびＹＢ１を供給する配線と列選択ゲートトランジスタＡＧ０～ＡＧ７、ＢＧ０およびＢＧ１のゲート電極２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ、２０６ｈ、２０６ｉ、２０６ｊとの接続位置を、それぞれ対応する列選択ゲートトランジスタの第１の方向の近傍（図４ａでは直上）に統一して、寄生容量等のばらつきを低減したものである。
本実施例においても、実施例２と同様に列選択信号ＹＡ０～ＹＡ３を供給する配線の配置順番を変更したことにより、列選択ゲートトランジスタのゲート間隔に余裕ができ、第２のメタル配線層の配線である列選択信号ＹＡ０、ＹＡ２、ＹＡ１、ＹＡ３、ＹＢ０、ＹＢ１を供給する配線は、最小間隔で配置することが実現できることは、実施例２と同じである。
ここで、本発明の大きな特徴である、列選択ゲートトランジスタの共通ドレインあるいはソースを下部拡散層により共通接続して配線領域を省略できることは、実施例１あるいは実施例２と同様である。
なお、図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅおよび図４ｆにおいて、図３ａ、図３ｂ、図３ｃ、図３ｄ、図３ｅ、図４ｆ、図４ｇ、図４ｈ、図４ｉおよび図４ｊと同じ構造の箇所については、２００番台の対応する記号で示してある。
図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅおよび図４ｆにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｎａ、２０２ｎｂが形成され、この平面状シリコン層２０２ｎａ、２０２ｎｂは不純物注入等により、それぞれｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｎａ、２０２ｎｂ）の表面に形成されるシリサイド層である。２０４ｐＡＧ０、２０４ｐＡＧ１、２０４ｐＡＧ２、２０４ｐＡＧ３、２０４ｐＡＧ４、２０４ｐＡＧ５、２０４ｐＡＧ６、２０４ｐＡＧ７、２０４ｐＢＧ０、２０４ｐＢＧ１はｐ型シリコン柱、２０５はシリコン柱２０４ｐＡＧ０、２０４ｐＡＧ１、２０４ｐＡＧ２、２０４ｐＡＧ３、２０４ｐＡＧ４、２０４ｐＡＧ５、２０４ｐＡＧ６、２０４ｐＡＧ７、２０４ｐＢＧ０、２０４ｐＢＧ１を取り囲むゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ、２０６ｈ、２０６ｉおよび２０６ｊは、それぞれゲート配線である。シリコン柱２０４ｐＡＧ０、２０４ｐＡＧ１、２０４ｐＡＧ２、２０４ｐＡＧ３、２０４ｐＡＧ４、２０４ｐＡＧ５、２０４ｐＡＧ６、２０４ｐＡＧ７、２０４ｐＢＧ０、２０４ｐＢＧ１の最上部には、それぞれｎ＋拡散層２０７ｎＡＧ０、２０７ｎＡＧ１、２０７ｎＡＧ２、２０７ｎＡＧ３、２０７ｎＡＧ４、２０７ｎＡＧ５、２０７ｎＡＧ６、２０７ｎＡＧ７、２０７ｎＢＧ０、２０７ｎＢＧ１が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｎＡＧ０、２０９ｎＡＧ１、２０９ｎＡＧ２、２０９ｎＡＧ３、２０９ｎＡＧ４、２０９ｎＡＧ５、２０９ｎＡＧ６、２０９ｎＡＧ７、２０９ｎＢＧ０、２０９ｎＢＧ１はそれぞれｎ＋拡散層２０７ｎＡＧ０、２０７ｎＡＧ１、２０７ｎＡＧ２、２０７ｎＡＧ３、２０７ｎＡＧ４、２０７ｎＡＧ５、２０７ｎＡＧ６、２０７ｎＡＧ７、２０７ｎＢＧ０、２０７ｎＢＧ１に接続されるシリサイド層である。
２１０ｎＡＧ０、２１０ｎＡＧ１、２１０ｎＡＧ２、２１０ｎＡＧ３、２１０ｎＡＧ４、２１０ｎＡＧ５、２１０ｎＡＧ６、２１０ｎＡＧ７、２１０ｎＢＧ０、２１０ｎＢＧ１は、シリサイド層２０９ｎＡＧ０、２０９ｎＡＧ１、２０９ｎＡＧ２、２０９ｎＡＧ３、２０９ｎＡＧ４、２０９ｎＡＧ５、２０９ｎＡＧ６、２０９ｎＡＧ７、２０９ｎＢＧ０、２０９ｎＢＧ１と第１のメタル配線層の配線１１３Ｂ０、１１３Ｂ１、１１３Ｂ２、１１３Ｂ３、１１３Ｂ４、１１３Ｂ５、１１３Ｂ６、１１３Ｂ７、２１３ｋ、２１３ｋをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１のメタル配線層の配線２１３ａを接続するコンタクト、２１１ｂはゲート配線２０６ｂと第１のメタル配線層の配線２１３ｂを接続するコンタクト、２１１ｃはゲート配線２０６ｃと第１のメタル配線層の配線２１３ｃを接続するコンタクト、２１１ｄはゲート配線２０６ｄと第１のメタル配線層の配線２１３ｄを接続するコンタクト、２１１ｅはゲート配線２０６ｅと第１のメタル配線層の配線２１３ｅを接続するコンタクト、２１１ｆはゲート配線２０６ｆと第１のメタル配線層の配線２１３ｆを接続するコンタクト、２１１ｇはゲート配線２０６ｇと第１のメタル配線層の配線２１３ｇを接続するコンタクト、２１１ｈはゲート配線２０６ｈと第１のメタル配線層の配線２１３ｈを接続するコンタクト、２１１ｉはゲート配線２０６ｉと第１のメタル配線層の配線２１３ｉを接続するコンタクト、２１１ｊはゲート配線２０６ｊと第１のメタル配線層の配線２１３ｊを接続するコンタクトである。
また、２１４ａは第１のメタル配線層の配線２１３ａと第１のメタル配線層の配線２１５ａを接続するコンタクト、２１４ｂは第１のメタル配線層の配線２１３ｂと第２のメタル配線層の配線２１５ｂを接続するコンタクト、２１４ｃは第１のメタル配線層の配線２１３ｃと第２のメタル配線層の配線２１５ｃを接続するコンタクト、２１４ｄは第１のメタル配線層の配線２１３ｄと第２のメタル配線層の配線２１５ｄを接続するコンタクト、２１４ｅは第１のメタル配線層の配線２１３ｅと第２のメタル配線層の配線２１５ａを接続するコンタクト、２１４ｆは第１のメタル配線層の配線２１３ｆと第２のメタル配線層の配線２１５ｂを接続するコンタクト、２１４ｇは第１のメタル配線層の配線２１３ｇと第２のメタル配線層の配線２１５ｃを接続するコンタクト、２１４ｈは第１のメタル配線層の配線２１３ｈと第２のメタル配線層の配線２１３ｄを接続するコンタクト、２１４ｉは第１のメタル配線層の配線２１３ｉと第２のメタル配線層の配線２１５ｅを接続するコンタクト、２１４ｊは第１のメタル配線層の配線２１３ｊと第２のメタル配線層の配線２１５ｆを接続するコンタクトである。
シリコン柱２０４ｐＡＧ０、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ０、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ０を構成し、シリコン柱２０４ｐＡＧ１、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ１を構成し、シリコン柱２０４ｐＡＧ２、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ２を構成し、シリコン柱２０４ｐＡＧ３、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ３を構成し、シリコン柱２０４ｐＡＧ４、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＡＧ４、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ４を構成し、シリコン柱２０４ｐＡＧ５、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＡＧ５、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ５を構成し、シリコン柱２０４ｐＡＧ６、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＡＧ６、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ６を構成し、シリコン柱２０４ｐＡＧ７、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＡＧ７、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ７を構成し、シリコン柱２０４ｐＢＧ０、下部拡散層２０２ｎａ、上部拡散層２０７ｎＢＧ０、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＢＧ０を構成し、シリコン柱２０４ｐＢＧ１、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＢＧ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＢＧ１を構成する。
また、ＮＭＯＳトランジスタＡＧ０のゲート電極２０６にはゲート配線２０６ａが接続され、ＮＭＯＳトランジスタＡＧ１のゲート電極２０６にはゲート配線２０６ｂが接続され、ＮＭＯＳトランジスタＡＧ２のゲート電極２０６にはゲート配線２０６ｃが接続され、ＮＭＯＳトランジスタＡＧ３のゲート電極２０６にはゲート配線２０６ｄが接続され、ＮＭＯＳトランジスタＡＧ４のゲート電極２０６にはゲート配線２０６ｅが接続され、ＮＭＯＳトランジスタＡＧ５のゲート電極２０６にはゲート配線２０６ｆが接続され、ＮＭＯＳトランジスタＡＧ６のゲート電極２０６にはゲート配線２０６ｇが接続され、ＮＭＯＳトランジスタＡＧ７のゲート電極２０６にはゲート配線２０６ｈが接続され、ＮＭＯＳトランジスタＢＧ０のゲート電極２０６にはゲート配線２０６ｉが接続され、ＮＭＯＳトランジスタＢＧ１のゲート電極２０６にはゲート配線２０６ｊが接続される。
ここで、本実施例が実施例２と異なるところは、ゲート配線の位置である。図のように、ゲート配線２０６ａはＮＭＯＳトランジスタＡＧ０の直上に配置され、配線面積を最小にすることで、配線の寄生容量を最小にしている。
下部拡散層２０２ｎａは、シリサイド層２０３を介してＮＭＯＳトランジスタＡＧ０、ＡＧ１、ＡＧ２、ＡＧ３の共通ドレインとなり、ＮＭＯＳトランジスタＢＧ０のソースに接続され、ＢＧ０のドレインであるｎ＋拡散層２０７ｎＢＧ０は、シリサイド層２０９ｎＢＧ０およびコンタクト２１０ｎＢＧ０を介して第１のメタル配線層の配線２１３ｋに接続される。同様に、下部拡散層２０２ｎｂは、シリサイド層２０３を介してＮＭＯＳトランジスタＡＧ４、ＡＧ５、ＡＧ６、ＡＧ７の共通ドレインとなり、ＮＭＯＳトランジスタＢＧ１のソースに接続され、ＢＧ１のドレインであるｎ＋拡散層２０７ｎＢＧ１は、シリサイド層２０９ｎＢＧ１およびコンタクト２１０ｎＢＧ１を介して第１のメタル配線層の配線２１３ｋに接続される。ここで、ＮＭＯＳトランジスタＢＧ０とＢＧ１のドレインは、共通に接続される。
ＮＭＯＳトランジスタＡＧ０のソースとなる上部拡散層２０７ｎＡＧ０は、シリサイド層２０９ｎＡＧ０およびコンタクト２１０ｎＡＧ０を介して第１のメタル配線層の配線１１３Ｂ０と接続され、１１３Ｂ０はビット線ＢＬ０となる。ＮＭＯＳトランジスタＡＧ１のソースとなる上部拡散層２０７ｎＡＧ１は、シリサイド層２０９ｎＡＧ１およびコンタクト２１０ｎＡＧ１を介して第１のメタル配線層の配線１１３Ｂ１と接続され、１１３Ｂ１はビット線ＢＬ１となる。ＮＭＯＳトランジスタＡＧ２のソースとなる上部拡散層２０７ｎＡＧ２は、シリサイド層２０９ｎＡＧ２およびコンタクト２１０ｎＡＧ２を介して第１のメタル配線層の配線１１３Ｂ２と接続され、１１３Ｂ２はビット線ＢＬ２となる。ＮＭＯＳトランジスタＡＧ３のソースとなる上部拡散層２０７ｎＡＧ３は、シリサイド層２０９ｎＡＧ３およびコンタクト２１０ｎＡＧ３を介して第１のメタル配線層の配線１１３Ｂ３と接続され、１１３Ｂ３はビット線ＢＬ３となる。ＮＭＯＳトランジスタＡＧ４のソースとなる上部拡散層２０７ｎＡＧ４は、シリサイド層２０９ｎＡＧ４およびコンタクト２１０ｎＡＧ４を介して第１のメタル配線層の配線１１３Ｂ４と接続され、１１３Ｂ４はビット線ＢＬ４となる。ＮＭＯＳトランジスタＡＧ５のソースとなる上部拡散層２０７ｎＡＧ５は、シリサイド層２０９ｎＡＧ５およびコンタクト２１０ｎＡＧ５を介して第１のメタル配線層の配線１１３Ｂ５と接続され、１１３Ｂ５はビット線ＢＬ５となる。ＮＭＯＳトランジスタＡＧ６のソースとなる上部拡散層２０７ｎＡＧ６は、シリサイド層２０９ｎＡＧ６およびコンタクト２１０ｎＡＧ６を介して第１のメタル配線層の配線１１３Ｂ６と接続され、１１３Ｂ６はビット線ＢＬ６となる。ＮＭＯＳトランジスタＡＧ７のソースとなる上部拡散層２０７ｎＡＧ７は、シリサイド層２０９ｎＡＧ７およびコンタクト２１０ｎＡＧ７を介して第１のメタル配線層の配線１１３Ｂ７と接続され、１１３Ｂ７はビット線ＢＬ７となる。ここで、第１のメタル配線層の配線で構成されるビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７は図４ａにおいて縦方向に延在配置される。
列選択信号ＹＡ０を供給する第２のメタル配線層の配線２１５ａは、図４ａの下部に横方向に延在し、コンタクト２１４ａ、第１のメタル配線層の配線２１３ａ、コンタクト２１１ａを介してゲート配線２０６ａに接続され、ゲート配線２０６ａはＮＭＯＳトランジスタＡＧ０のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ａは、コンタクト２１４ｅ、第１のメタル配線層の配線２１３ｅ、コンタクト２１１ｅを介してゲート配線２０６ｅに接続され、ゲート配線２０６ｅはＮＭＯＳトランジスタＡＧ４のゲート電極２０６に接続される。
列選択信号ＹＡ２を供給する第２のメタル配線層の配線２１５ｃが、列選択信号ＹＡ０である第２のメタル配線層の配線２１５ａの図の直上に、横方向に延在し、コンタクト２１４ｃ、第１のメタル配線層の配線２１３ｃ、コンタクト２１１ｃを介してゲート配線２０６ｃに接続され、ゲート配線２０６ｃはＮＭＯＳトランジスタＡＧ２のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ｃは、コンタクト２１４ｇ、第１のメタル配線層の配線２１３ｇ、コンタクト２１１ｇを介してゲート配線２０６ｇに接続され、ゲート配線２０６ｇはＮＭＯＳトランジスタＡＧ６のゲート電極２０６に接続される。このように、順番を入れ替えることで、ＮＭＯＳトランジスタＡＧ２の配置位置が右にずれて、ビット線ＢＬ２である、１本離れた第１のメタル配線層の配線１１３Ｂ２の位置に配置でき、ＮＭＯＳトランジスタＡＧ０とＡＧ２との間隔に余裕が生じ、第２メタル２１５ａと２１５ｃとの上下の間隔を最小にすることができる。
同様にして、次に、列選択信号ＹＡ１を供給する第２のメタル配線層の配線２１５ｂが配置され、図４ａの横方向に延在し、コンタクト２１４ｂ、第１のメタル配線層の配線２１３ｂ、コンタクト２１１ｂを介してゲート配線２０６ｂに接続され、ゲート配線２０６ｂはＮＭＯＳトランジスタＡＧ１のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ｂは、コンタクト２１４ｆ、第１のメタル配線層の配線２１３ｆ、コンタクト２１１ｆを介してゲート配線２０６ｆに接続され、ゲート配線２０６ｆはＮＭＯＳトランジスタＡＧ５のゲート電極２０６に接続される。
列選択信号ＹＡ３を供給する第２のメタル配線層の配線２１５ｄが第２のメタル配線層の配線２１５ｂの上に配置され、図４ａの横方向に延在し、コンタクト２１４ｄ、第１のメタル配線層の配線２１３ｄ、コンタクト２１１ｄを介してゲート配線２０６ｄに接続され、ゲート配線２０６ｄはＮＭＯＳトランジスタＡＧ３のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ｄは、コンタクト２１４ｈ、第１のメタル配線層の配線２１３ｈ、コンタクト２１１ｈを介してゲート配線２０６ｈに接続され、ゲート配線２０６ｈはＮＭＯＳトランジスタＡＧ７のゲート電極２０６に接続される。
列選択信号ＹＢ０を供給する第２のメタル配線層の配線２１５ｅは、図４ａの横方向に延在し、コンタクト２１４ｉ、第１のメタル配線層の配線２１３ｉ、コンタクト２１１ｉを介してゲート配線２０６ｉに接続され、ゲート配線２０６ｉはＮＭＯＳトランジスタＢＧ０のゲート電極２０６に接続される。
列選択信号ＹＢ１を供給する第２のメタル配線層の配線２１５ｆは、図４ａの横方向に延在し、コンタクト２１４ｊ、第１のメタル配線層の配線２１３ｊ、コンタクト２１１ｊを介してゲート配線２０６ｊに接続され、ゲート配線２０６ｊはＮＭＯＳトランジスタＢＧ１のゲート電極２０６に接続される。
このような構成にすることにより、列選択ゲートトランジスタＡＧ０、ＡＧ２、ＡＧ１、ＡＧ３、ＢＧ０、ＢＧ１が左右に順次配置され、縦方向に延在した第１のメタル配線層の配線により構成されたビット線ＢＬ０～ＢＬ７と、横方向に延在した第２のメタル配線層の配線により構成された列選択信号ＡＧ０～ＡＧ３およびＢＧ０、ＢＧ１のそれぞれが最小間隔にて配置できる。本図により、列選択ゲートデコーダ４０１ｃを構成する。
なお、ＮＭＯＳトランジスタＢＧ０とＢＧ１の共通ドレインとなる第１のメタル配線層の配線２１３ｋ（ノードＮ５）は、図４ａの右に延在して、図示しないＮＭＯＳトランジスタＣＧ０を介してデータ線ＤＬ（ノードＮ７）へ接続される。一方、本実施例と同様に構成されている図示しない隣接したブロックのビット線ＢＬ８～ＢＬ１１およびＢＬ１２～ＢＬ１５は、図示しないＮＭＯＳトランジスタＡＧ８、ＡＧ９、ＡＧ１０、ＡＧ１１およびＡＧ１２、ＡＧ１３、ＡＧ１４、ＡＧ１５を介して、それぞれノードＮ３あるいはノードＮ４に共通に接続され、ノードＮ３およびノードＮ４は、それぞれＮＭＯＳトランジスタＢＧ２およびＢＧ３を介して共通ドレインとなるノードＮ６に接続される。さらに、図示しないＮＭＯＳトランジスタＣＧ１を介して、データ線ＤＬに接続され、図１に示す列選択ゲートデコーダ４００を構成する。
本発明によれば、列選択ゲートトランジスタであるＮＭＯＳトランジスタＡＧ０，ＡＧ１、ＡＧ２、ＡＧ３の共通ドレインおよび列選択ゲートトランジスタＢＧ０のソースを下部拡散層により共通接続させることで、配線領域をなくし、縦方向に延在配置されたビット線と、横方向に延在配置された列選択信号により、面積が縮小された、列選択ゲートデコーダが提供できる。さらに、列選択信号の順番を入れ替えることにより、第２のメタル配線層の配線の間隔を最小にでき、最小面積の列選択ゲートデコーダが提供できる。
なお、図では、ＮＭＯＳトランジスタＡＧ０、ＡＧ１、ＢＧ０が配置される縦の列と、ＮＭＯＳトランジスタＡＧ２、ＡＧ３が配置される縦の列との間を空けて、シリサイド層２０３の配線抵抗をできるだけ削減し、さらに、ゲート配線容量を最小にする目的で、ゲートコンタクトをＮＭＯＳトランジスタＡＧ０～ＡＧ３，ＢＧ０、ＢＧ１の直上に設けている。すなわち、第ｋのトランジスタが、第ｋのトランジスタのゲート電極が接続される列選択信号線と第ｋのビット線の交点の、メモリセル側の第１の方向の近傍に配置される。
（実施例４）
図５に別な列選択ゲートデコーダの等価回路４１０を示す。
ＹＡｊ（ｊ＝０～７）、ＹＢｋ（ｋ＝０～３）は列選択信号である。図１１および図１の列選択ゲートデコーダと異なるところは、列選択デコーダ３００ｃを削減して、列選択デコーダ３００ａ、３００ｂの割り振りを、列選択信号ＹＡｉ（ｉ＝０～７）、ＹＢｊ（ｊ＝０～１）としたことである。
列選択ゲートとなるＮＭＯＳトランジスタＡＧ０は、ソースがビット線ＢＬ０、ゲートが列選択信号ＹＡ０を供給する配線、ドレインが共通ノードＮ１に接続される。
列選択ゲートとなるＮＭＯＳトランジスタＡＧ１は、ソースがビット線ＢＬ１、ゲートが列選択信号ＹＡ１を供給する配線、ドレインが共通ノードＮ１に接続される。
列選択ゲートとなるＮＭＯＳトランジスタＡＧ２は、ソースがビット線ＢＬ２、ゲートが列選択信号ＹＡ２を供給する配線、ドレインが共通ノードＮ１に接続される。
列選択ゲートとなるＮＭＯＳトランジスタＡＧ３は、ソースがビット線ＢＬ３、ゲートが列選択信号ＹＡ３を供給する配線、ドレインが共通ノードＮ１に接続される。
列選択ゲートとなるＮＭＯＳトランジスタＡＧ４は、ソースがビット線ＢＬ４、ゲートが列選択信号ＹＡ４を供給する配線、ドレインが共通ノードＮ１に接続される。
列選択ゲートとなるＮＭＯＳトランジスタＡＧ５は、ソースがビット線ＢＬ５、ゲートが列選択信号ＹＡ５を供給する配線、ドレインが共通ノードＮ１に接続される。
列選択ゲートとなるＮＭＯＳトランジスタＡＧ６は、ソースがビット線ＢＬ６、ゲートが列選択信号ＹＡ６を供給する配線、ドレインが共通ノードＮ１に接続される。
列選択ゲートとなるＮＭＯＳトランジスタＡＧ７は、ソースがビット線ＢＬ７、ゲートが列選択信号ＹＡ７を供給する配線、ドレインが共通ノードＮ１に接続される。
また、列選択ゲートとなるＮＭＯＳトランジスタＢＧ０は、ソースが共通ノードＮ１に、ゲートが列選択信号ＹＢ０を供給する配線に、ドレインが共通ノードＮ３に接続される。ここで、共通ノードＮ３はデータ線ＤＬとなる。
同様に、ＮＭＯＳトランジスタＡＧ８、ＡＧ９、ＡＧ１０、ＡＧ１１、ＡＧ１２、ＡＧ１３、ＡＧ１４、ＡＧ１５は、ソースがそれぞれビット線ＢＬ８、ＢＬ９、ＢＬ１０、ＢＬ１１、ＢＬ１２、ＢＬ１３、ＢＬ１４、ＢＬ１５に、ドレインが共通ノードＮ２に接続され、ゲートがそれぞれ列選択信号ＹＡ０、ＹＡ１、ＹＡ２、ＹＡ３、ＹＡ４、ＹＡ５、ＹＡ６、ＹＡ７を供給する配線に接続される。また、ＮＭＯＳトランジスタＢＧ１は、ソースが共通ノードＮ２に、ドレインが共通ノードＮ３に接続され、ゲートが列選択信号ＹＢ１を供給する配線に接続される。
なお、図１１のマスクＲＯＭ図面では、ビット線がＢＬ０～ＢＬ７まで記載されているが、図１に対応する場合には、図１１のメモリセルアレイを２個並べても良いし、行選択線ＷＬ０をシャントするコンタクト１１１Ｗｂ０、１１４Ｗｂ０の位置を１６セル毎に変更しても良い。
図６ａ、図６ｂおよび図６ｃに、実施例４を示す。図６ａは、本発明の列選択ゲートデコーダのレイアウト（配置）の平面図、図６ｂは、図６ａにおけるカットラインＡ－Ａ’に沿った断面図、図６ｃは、図６ａにおけるカットラインＢ－Ｂ’に沿った断面図である。、実施例１（図２）との構成の違いは、列選択信号数が増えたことである。本実施例の等価回路は、図５の回路ブロック４１１に従う。
図６ａにおいて、図１１におけるメモリセルＭ（０，０）～Ｍ（０，７）が、図の下部に配置され、ビット線ＢＬ０～ＢＬ７が図の縦方向に、第１のメタル配線層の配線により延在配置される。また、列選択信号ＹＡ０～ＹＡ７、ＹＢ０、ＹＢ１が第２のメタル配線層の配線により図の横方向に延在配置される。第１のメタル配線層の配線により構成されるビット線ＢＬ０～ＢＬ７と、第２のメタル配線層の配線により構成される列選択信号線ＹＡ０～ＹＡ７の交点に、列選択ゲートトランジスタＡＧ０～ＡＧ７が配置される。
ここで、本発明の大きな特徴は、他の実施例と同様に、列選択ゲートトランジスタであるＮＭＯＳトランジスタＡＧ０～ＡＧ７の共通ドレインとＢＧ０のソースがそれぞれ下部拡散層により共通接続されることにより、面積縮小が達成されることである。さらに、列選択信号を供給する配線の順番を、例えば、下から順番に、ＹＡ０、ＹＡ４、ＹＡ１、ＹＡ５、ＹＡ２、ＹＡ６、ＹＡ３、ＹＡ７のように変更した。すなわち、列選択ゲートトランジスタＡＧ０とＡＧ１を、列選択信号ＹＡ４を挟んで配置し、列選択ゲートトランジスタＡＧ０とＡＧ１以外の列選択ゲートトランジスタであるＡＧ４が、列選択ゲートトランジスタＡＧ０とＡＧ１の縦方向の位置の間の縦方向の位置を有するように配置する。また、列選択ゲートトランジスタＡＧ１とＡＧ２、ＡＧ２とＡＧ３、ＡＧ３とＢＧ０、ＡＧ３とＡＧ４、ＡＧ４とＡＧ５、ＡＧ５とＡＧ６、ＡＧ６とＡＧ７を、それぞれ列選択信号ＹＡ５、ＹＡ６、ＹＡ７、ＹＡ１～ＹＡ２およびＹＡ５～ＹＡ６、ＹＡ１、ＹＡ２、ＹＡ３を挟んで配置し、列選択ゲートトランジスタＡＧ１とＡＧ２以外の列選択ゲートトランジスタであるＡＧ５、列選択ゲートトランジスタＡＧ２とＡＧ３以外の列選択ゲートトランジスタであるＡＧ６、列選択ゲートトランジスタＡＧ３とＢＧ０以外の列選択ゲートトランジスタであるＡＧ７、列選択ゲートトランジスタＡＧ３とＡＧ４以外の列選択ゲートトランジスタであるＡＧ１～ＡＧ２及びＡＧ５～ＡＧ６、列選択ゲートトランジスタＡＧ４とＡＧ５以外の列選択ゲートトランジスタであるＡＧ１、列選択ゲートトランジスタＡＧ５とＡＧ６以外の列選択ゲートトランジスタであるＡＧ２、列選択ゲートトランジスタＡＧ６とＡＧ７以外の列選択ゲートトランジスタであるＡＧ３が、それぞれ列選択ゲートトランジスタＡＧ１とＡＧ２の縦方向の位置の間の縦方向の位置、列選択ゲートトランジスタＡＧ２とＡＧ３の縦方向の位置の間の縦方向の位置、列選択ゲートトランジスタＡＧ３とＢＧ０の縦方向の位置の間の縦方向の位置、列選択ゲートトランジスタＡＧ３とＡＧ４の縦方向の位置の間の縦方向の位置、列選択ゲートトランジスタＡＧ４とＡＧ５の縦方向の位置の間の縦方向の位置、列選択ゲートトランジスタＡＧ５とＡＧ６の縦方向の位置の間の縦方向の位置、列選択ゲートトランジスタＡＧ６とＡＧ７の縦方向の位置の間の縦方向の位置を有するように配置する。このように配置することにより、ＮＭＯＳトランジスタの間隔に余裕ができ、列選択信号である第２のメタル配線層の配線が、最小間隔にて配置できることである。
なお、図６ａ、図６ｂ、図６ｃにおいて、図２と同じ構造の箇所については、２００番台の対応する記号で示してある。
図６ａ、図６ｂ、図６ｃにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｎａが形成され、この平面状シリコン層２０２ｎａは不純物注入等によりｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｎａ）の表面に形成されるシリサイド層である。２０４ｐＡＧ０、２０４ｐＡＧ１、２０４ｐＡＧ２、２０４ｐＡＧ３、２０４ｐＡＧ４、２０４ｐＡＧ５、２０４ｐＡＧ６、２０４ｐＡＧ７、２０４ｐＢＧ０はｐ型シリコン柱、２０５はシリコン柱２０４ｐＡＧ０、２０４ｐＡＧ１、２０４ｐＡＧ２、２０４ｐＡＧ３、２０４ｐＡＧ４、２０４ｐＡＧ５、２０４ｐＡＧ６、２０４ｐＡＧ７、２０４ｐＢＧ０を取り囲むゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ、２０６ｈおよび２０６ｉは、それぞれゲート配線である。シリコン柱２０４ｐＡＧ０、２０４ｐＡＧ１、２０４ｐＡＧ２、２０４ｐＡＧ３、２０４ｐＡＧ４、２０４ｐＡＧ５、２０４ｐＡＧ６、２０４ｐＡＧ７、２０４ｐＢＧ０の最上部には、それぞれｎ＋拡散層２０７ｎＡＧ０、２０７ｎＡＧ１、２０７ｎＡＧ２、２０７ｎＡＧ３、２０７ｎＡＧ４、２０７ｎＡＧ５、２０７ｎＡＧ６、２０７ｎＡＧ７、２０７ｎＢＧ０が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｎＡＧ０、２０９ｎＡＧ１、２０９ｎＡＧ２、２０９ｎＡＧ３、２０９ｎＡＧ４、２０９ｎＡＧ５、２０９ｎＡＧ６、２０９ｎＡＧ７、２０９ｎＢＧ０はそれぞれｎ＋拡散層２０７ｎＡＧ０、２０７ｎＡＧ１、２０７ｎＡＧ２、２０７ｎＡＧ３、２０７ｎＡＧ４、２０７ｎＡＧ５、２０７ｎＡＧ６、２０７ｎＡＧ７、２０７ｎＢＧ０に接続されるシリサイド層である。
２１０ｎＡＧ０、２１０ｎＡＧ１、２１０ｎＡＧ２、２１０ｎＡＧ３、２１０ｎＡＧ４、２１０ｎＡＧ５、２１０ｎＡＧ６、２１０ｎＡＧ７、２１０ｎＢＧ０は、シリサイド層２０９ｎＡＧ０、２０９ｎＡＧ１、２０９ｎＡＧ２、２０９ｎＡＧ３、２０９ｎＡＧ４、２０９ｎＡＧ５、２０９ｎＡＧ６、２０９ｎＡＧ７、２０９ｎＢＧ０と第１のメタル配線層の配線１１３Ｂ０、１１３Ｂ１、１１３Ｂ２、１１３Ｂ３、１１３Ｂ４、１１３Ｂ５、１１３Ｂ６、１１３Ｂ７、２１３ｋをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１のメタル配線層の配線２１３ａを接続するコンタクト、２１１ｂはゲート配線２０６ｂと第１のメタル配線層の配線２１３ｂを接続するコンタクト、２１１ｃはゲート配線２０６ｃと第１のメタル配線層の配線２１３ｃを接続するコンタクト、２１１ｄはゲート配線２０６ｄと第１のメタル配線層の配線２１３ｄを接続するコンタクト、２１１ｅはゲート配線２０６ｅと第１のメタル配線層の配線２１３ｅを接続するコンタクト、２１１ｆはゲート配線２０６ｆと第１のメタル配線層の配線２１３ｆを接続するコンタクト、２１１ｇはゲート配線２０６ｇと第１のメタル配線層の配線２１３ｇを接続するコンタクト、２１１ｈはゲート配線２０６ｈと第１のメタル配線層の配線２１３ｈを接続するコンタクト、２１１ｉはゲート配線２０６ｉと第１のメタル配線層の配線２１３ｉを接続するコンタクトである。
また、２１４ａは第１のメタル配線層の配線２１３ａと第２のメタル配線層の配線２１５ａを接続するコンタクト、２１４ｂは第１のメタル配線層の配線２１３ｂと第２のメタル配線層の配線２１５ｂを接続するコンタクト、２１４ｃは第１のメタル配線層の配線２１３ｃと第２のメタル配線層の配線２１５ｃを接続するコンタクト、２１４ｄは第１のメタル配線層の配線２１３ｄと第２のメタル配線層の配線２１５ｄを接続するコンタクト、２１４ｅは第１のメタル配線層の配線２１３ｅと第２のメタル配線層の配線２１５ｅを接続するコンタクト、２１４ｆは第１のメタル配線層の配線２１３ｆと第２のメタル配線層の配線２１５ｆを接続するコンタクト、２１４ｇは第１のメタル配線層の配線２１３ｇと第２のメタル配線層の配線２１５ｇを接続するコンタクト、２１４ｈは第１のメタル配線層の配線２１３ｈと第２のメタル配線層の配線２１３ｈを接続するコンタクト、２１４ｉは第１のメタル配線層の配線２１３ｉと第２のメタル配線層の配線２１５ｉを接続するコンタクトである。
シリコン柱２０４ｐＡＧ０、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ０、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ０を構成し、シリコン柱２０４ｐＡＧ１、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ１を構成し、シリコン柱２０４ｐＡＧ２、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ２を構成し、シリコン柱２０４ｐＡＧ３、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ３を構成し、シリコン柱２０４ｐＡＧ４、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ４、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ４を構成し、シリコン柱２０４ｐＡＧ５、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ５、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ５を構成し、シリコン柱２０４ｐＡＧ６、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ６、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ６を構成し、シリコン柱２０４ｐＡＧ７、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ７、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ７を構成し、シリコン柱２０４ｐＢＧ０、下部拡散層２０２ｎａ、上部拡散層２０７ｎＢＧ０、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＢＧ０を構成する。
また、ＮＭＯＳトランジスタＡＧ０のゲート電極２０６にはゲート配線２０６ａが接続され、ＮＭＯＳトランジスタＡＧ１のゲート電極２０６にはゲート配線２０６ｂが接続され、ＮＭＯＳトランジスタＡＧ２のゲート電極２０６にはゲート配線２０６ｃが接続され、ＮＭＯＳトランジスタＡＧ３のゲート電極２０６にはゲート配線２０６ｄが接続され、ＮＭＯＳトランジスタＡＧ４のゲート電極２０６にはゲート配線２０６ｅが接続され、ＮＭＯＳトランジスタＡＧ５のゲート電極２０６にはゲート配線２０６ｆが接続され、ＮＭＯＳトランジスタＡＧ６のゲート電極２０６にはゲート配線２０６ｇが接続され、ＮＭＯＳトランジスタＡＧ７のゲート電極２０６にはゲート配線２０６ｈが接続され、ＮＭＯＳトランジスタＢＧ０のゲート電極２０６にはゲート配線２０６ｉが接続される。
下部拡散層２０２ｎａは、シリサイド層２０３を介してＮＭＯＳトランジスタＡＧ０、ＡＧ１、ＡＧ２、ＡＧ３、ＡＧ４、ＡＧ５、ＡＧ６、ＡＧ７の共通ドレインとなり、ＮＭＯＳトランジスタＢＧ０のソースに接続され、ＢＧ０のドレインであるｎ＋拡散層２０７ｎＢＧ０は、シリサイド層２０９ｎＢＧ０およびコンタクト２１０ｎＢＧ０を介して第１のメタル配線層の配線２１３ｋに接続される。ここで、第１のメタル配線層の配線２１３ｋはデータ線ＤＬとなる。
ＮＭＯＳトランジスタＡＧ０のソースとなる上部拡散層２０７ｎＡＧ０は、シリサイド層２０９ｎＡＧ０およびコンタクト２１０ｎＡＧ０を介して第１のメタル配線層の配線１１３Ｂ０と接続され、１１３Ｂ０はビット線ＢＬ０となる。ＮＭＯＳトランジスタＡＧ１のソースとなる上部拡散層２０７ｎＡＧ１は、シリサイド層２０９ｎＡＧ１およびコンタクト２１０ｎＡＧ１を介して第１のメタル配線層の配線１１３Ｂ１と接続され、１１３Ｂ１はビット線ＢＬ１となる。ＮＭＯＳトランジスタＡＧ２のソースとなる上部拡散層２０７ｎＡＧ２は、シリサイド層２０９ｎＡＧ２およびコンタクト２１０ｎＡＧ２を介して第１のメタル配線層の配線１１３Ｂ２と接続され、１１３Ｂ２はビット線ＢＬ２となる。ＮＭＯＳトランジスタＡＧ３のソースとなる上部拡散層２０７ｎＡＧ３は、シリサイド層２０９ｎＡＧ３およびコンタクト２１０ｎＡＧ３を介して第１のメタル配線層の配線１１３Ｂ３と接続され、１１３Ｂ３はビット線ＢＬ３となる。ＮＭＯＳトランジスタＡＧ４のソースとなる上部拡散層２０７ｎＡＧ４は、シリサイド層２０９ｎＡＧ４およびコンタクト２１０ｎＡＧ４を介して第１のメタル配線層の配線１１３Ｂ４と接続され、１１３Ｂ４はビット線ＢＬ４となる。ＮＭＯＳトランジスタＡＧ５のソースとなる上部拡散層２０７ｎＡＧ５は、シリサイド層２０９ｎＡＧ５およびコンタクト２１０ｎＡＧ５を介して第１のメタル配線層の配線１１３Ｂ５と接続され、１１３Ｂ５はビット線ＢＬ５となる。ＮＭＯＳトランジスタＡＧ６のソースとなる上部拡散層２０７ｎＡＧ６は、シリサイド層２０９ｎＡＧ６およびコンタクト２１０ｎＡＧ６を介して第１のメタル配線層の配線１１３Ｂ６と接続され、１１３Ｂ６はビット線ＢＬ６となる。ＮＭＯＳトランジスタＡＧ７のソースとなる上部拡散層２０７ｎＡＧ７は、シリサイド層２０９ｎＡＧ７およびコンタクト２１０ｎＡＧ７を介して第１のメタル配線層の配線１１３Ｂ７と接続され、１１３Ｂ７はビット線ＢＬ７となる。ここで、第１のメタル配線層の配線で構成されるビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７は図６ａにおいて縦方向に延在配置される。
列選択信号ＹＡ０を供給する第２のメタル配線層の配線２１５ａは、図６ａの横方向に延在し、コンタクト２１４ａ、第１のメタル配線層の配線２１３ａ、コンタクト２１１ａを介してゲート配線２０６ａに接続され、ゲート配線２０６ａはＮＭＯＳトランジスタＡＧ０のゲート電極２０６に接続される。列選択信号ＹＡ４を供給する第２のメタル配線層の配線２１５ｅは、図６ａの横方向に延在し、コンタクト２１４ｅ、第１のメタル配線層の配線２１３ｅ、コンタクト２１１ｅを介してゲート配線２０６ｅに接続され、ゲート配線２０６ｅはＮＭＯＳトランジスタＡＧ４のゲート電極２０６に接続される。
列選択信号ＹＡ１を供給する第２のメタル配線層の配線２１５ｂは、図６ａの横方向に延在し、コンタクト２１４ｂ、第１のメタル配線層の配線２１３ｂ、コンタクト２１１ｂを介してゲート配線２０６ｂに接続され、ゲート配線２０６ｂはＮＭＯＳトランジスタＡＧ１のゲート電極２０６に接続される。列選択信号ＹＡ５を供給する第２のメタル配線層の配線２１５ｆは、図６ａの横方向に延在し、コンタクト２１４ｆ、第１のメタル配線層の配線２１３ｆ、コンタクト２１１ｆを介してゲート配線２０６ｆに接続され、ゲート配線２０６ｆはＮＭＯＳトランジスタＡＧ５のゲート電極２０６に接続される。
列選択信号ＹＡ２を供給する第２のメタル配線層の配線２１５ｃは、図６ａの横方向に延在し、コンタクト２１４ｃ、第１のメタル配線層の配線２１３ｃ、コンタクト２１１ｃを介してゲート配線２０６ｃに接続され、ゲート配線２０６ｃはＮＭＯＳトランジスタＡＧ２のゲート電極２０６に接続される。列選択信号ＹＡ６を供給する第２のメタル配線層の配線２１５ｇは、図６ａの横方向に延在し、コンタクト２１４ｇ、第１のメタル配線層の配線２１３ｇ、コンタクト２１１ｇを介してゲート配線２０６ｇに接続され、ゲート配線２０６ｇはＮＭＯＳトランジスタＡＧ２のゲート電極２０６に接続される。
列選択信号ＹＡ３を供給する第２のメタル配線層の配線２１５ｄは、図６ａの横方向に延在し、コンタクト２１４ｄ、第１のメタル配線層の配線２１３ｄ、コンタクト２１１ｄを介してゲート配線２０６ｄに接続され、ゲート配線２０６ｄはＮＭＯＳトランジスタＡＧ３のゲート電極２０６に接続される。列選択信号ＹＡ７を供給する第２のメタル配線層の配線２１５ｈは、図６ａの横方向に延在し、コンタクト２１４ｈ、第１のメタル配線層の配線２１３ｈ、コンタクト２１１ｈを介してゲート配線２０６ｈに接続され、ゲート配線２０６ｈはＮＭＯＳトランジスタＡＧ７のゲート電極２０６に接続される。
列選択信号ＹＢ０を供給する第２のメタル配線層の配線２１５ｉは、図６ａの横方向に延在し、コンタクト２１４ｉ、第１のメタル配線層の配線２１３ｉ、コンタクト２１１ｉを介してゲート配線２０６ｉに接続され、ゲート配線２０６ｉはＮＭＯＳトランジスタＢＧ０のゲート電極２０６に接続される。ここで、第２のメタル配線層の配線２１５ｊにより供給される列選択信号ＹＢ１は、図示しない隣接したブロックに配置される列選択ゲートトランジスタＢＧ１のゲート電極に入力される信号であり、本図では、配線のみが描かれている。
このような構成にすることにより、縦方向に延在した第１のメタル配線層の配線により構成されたビット線ＢＬ０～ＢＬ７を、横方向に延在した第２のメタル配線層の配線により構成された列選択信号ＡＧ０～ＡＧ７およびＢＧ０を供給する配線により、選択的にデータ線ＤＬに接続することができる。本図により、列選択ゲートデコーダ４１１を構成する。
なお、ＮＭＯＳトランジスタＢＧ０とＢＧ１の共通ドレインとなる第１のメタル配線層の配線２１３ｋ（データ線ＤＬ）は、図示しない個所において、本図と同様に構成されている図示しない隣接したブロックのＮＭＯＳトランジスタＢＧ１のドレインに接続され、図示しないＮＭＯＳトランジスタＡＧ８、ＡＧ９、ＡＧ１０、ＡＧ１１、ＡＧ１２、ＡＧ１３、ＡＧ１４、ＡＧ１５を介して、図示しないビット線ＢＬ８～ＢＬ１５に選択的に接続され、図５に示す列選択ゲートデコーダ４１０を構成する。
本発明によれば、列選択ゲートトランジスタであるＮＭＯＳトランジスタＡＧ０～ＡＧ７の共通ドレインおよび列選択ゲートトランジスタＢＧ０のソースを下部拡散層により共通接続させることで、９個のトランジスタのドレインあるいはソースを接続する配線領域をなくし、縦方向に延在配置されたビット線と、横方向に延在配置された列選択信号を供給する配線を最小間隔にて配置することにより、面積が縮小された列選択ゲートデコーダが提供できる。
なお、図では、下部拡散層領域の寄生容易を最小にするために、斜めの形状にして、中を繰り抜く形状にしているが、上述したように、シリサイドの寄生抵抗を削減する目的では、広い範囲で下部拡散層を設ける設計変更は本発明の主旨の範囲である。
（実施例５）
図７に別の列選択ゲートデコーダの等価回路４２０を示す。
実施例１～４における列選択ゲートデコーダは、ＮＭＯＳトランジスタにより構成されていたが、本実施例では、ＰＭＯＳトランジスタにより構成される。本実施例も、図１１の列選択デコーダ３００ｃを削減しており、列選択信号は、ＹＡｐｊ（ｊ＝０～３）、ＹＢｐｋ（ｋ＝０～３）としている。さらに、ＰＭＯＳトランジスタなので、論理信号が負論理になる。すなわち、選択された信号が論理“０”、非選択の信号が論理“１”となる。これに対応して、列選択デコーダの出力論理も負論理にする必要がある。
列選択ゲートとなるＰＭＯＳトランジスタＡＧｐ０は、ドレインがビット線ＢＬ０、ゲートが列選択信号ＹＡｐ０を供給する配線、ソースが共通ノードＮ１に接続される。
列選択ゲートとなるＰＭＯＳトランジスタＡＧｐ１は、ドレインがビット線ＢＬ１、ゲートが列選択信号ＹＡｐ１を供給する配線、ソースが共通ノードＮ１に接続される。
列選択ゲートとなるＰＭＯＳトランジスタＡＧｐ２は、ドレインがビット線ＢＬ２、ゲートが列選択信号ＹＡｐ２を供給する配線、ソースが共通ノードＮ１に接続される。
列選択ゲートとなるＰＭＯＳトランジスタＡＧｐ３は、ドレインがビット線ＢＬ３、ゲートが列選択信号ＹＡｐ３を供給する配線、ソースが共通ノードＮ１に接続される。
また、列選択ゲートとなるＰＭＯＳトランジスタＢＧｐ０は、ドレインが共通ノードＮ１、ゲートが列選択信号ＹＢｐ０を供給する配線、ソースが共通ノードＮ５に接続される、ここで、共通ノードＮ５はデータ線ＤＬとなる。
同様に、ＰＭＯＳトランジスタＡＧｐ４、ＡＧｐ５、ＡＧｐ６、ＡＧｐ７は、ドレインがそれぞれビット線ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７に、ソースが共通ノードＮ２に接続され、ゲートがそれぞれ列選択信号ＹＡｐ０、ＹＡｐ１、ＹＡｐ２、ＹＡｐ３を供給する配線に接続される。また、ＰＭＯＳトランジスタＢＧｐ１は、ドレインが共通ノードＮ２に、ソースが共通ノードＮ５に接続され、ゲートが列選択信号ＹＢｐ１を供給する配線に接続される。
ＰＭＯＳトランジスタＡＧｐ８～ＡＧｐ１５、ＰＭＯＳトランジスタＢＧｐ２、ＢＧｐ３についても同様の接続が行われている。
なお、図１２ａのマスクＲＯＭ図面では、ビット線がＢＬ０～ＢＬ７まで記載されているが、ビット線が１６本である図５に対応する場合には、図１２ａのメモリセルアレイを横に２個並べて配置すれば、ビット線１６本となる。また、図１２ａでは、行選択線（ＷＬ０）の低抵抗化を目的として行選択線ＷＬ０を第２メタル配線層の配線（１１５Ｗ０）で８本置きにシャント（ショート）しているが、このシャントするコンタクト１１１Ｗｂ０、１１４Ｗｂ０の位置をビット線１６本置きに変更すれば、ビット線１６本のメモリが得られる。
図８ａ、図８ｂ、図８ｃ、図８ｄ、図８ｅおよび図８ｆに、実施例５を示す。図８ａは、本発明の列選択ゲートデコーダのレイアウト（配置）の平面図、図８ｂは、図８ａにおけるカットラインＡ－Ａ’に沿った断面図、図８ｃは、図８ａにおけるカットラインＢ－Ｂ’に沿った断面図、図８ｄは、図８ａにおけるカットラインＣ－Ｃ’に沿った断面図、図８ｅは、図８ａにおけるカットラインＤ－Ｄ’に沿った断面図、図８ｆは、図８ａにおけるカットラインＥ－Ｅ’に沿った断面図を示す。本実施例の等価回路は、図５の回路ブロック４２１に従う。図８ａにおいて、図１１におけるメモリセルＭ（０，０）～Ｍ（０，７）が、図の下部に配置され、ビット線ＢＬ０～ＢＬ７が図の縦方向に、第１のメタル配線層の配線により延在配置される。
列選択信号ＹＡｐ０～ＹＡｐ３、ＹＢｐ０、ＹＢｐ１が第２のメタル配線層の配線により図８ａの横方向に延在配置される。
第１のメタル配線層の配線により構成されるビット線ＢＬ０～ＢＬ７と、第２のメタル配線層の配線により構成される列選択信号ＹＡｐ０～ＹＡｐ３を供給する配線の交点に、列選択ゲートトランジスタＡＧｐ０～ＡＧｐ７が配置される。
ここで、本発明の大きな特徴は、他の実施例と同様に、列選択ゲートトランジスタであるＰＭＯＳトランジスタＡＧｐ０，ＡＧｐ１、ＡＧｐ２、ＡＧｐ３の共通ソースとＢＧｐ０のドレイン、およびＡＧｐ４，ＡＧｐ５、ＡＧｐ６、ＡＧｐ７の共通ソースとＢＧ１のドレインがそれぞれ下部拡散層により共通接続されることにより、面積縮小が達成されることである。
なお、図８ａ、図８ｂ、図８ｃ、図８ｄ、図８ｅおよび図８ｆにおいて、図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅおよび図２ｆと同じ構造の箇所については、２００番台の対応する記号で示してある。
図８ａ、図８ｂ、図８ｃ、図８ｄ、図８ｅおよび図８ｆにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｐａ、２０２ｐｂが形成され、この平面状シリコン層２０２ｐａ、２０２ｐｂは不純物注入等により、それぞれｐ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｐａ、２０２ｐｂ）の表面に形成されるシリサイド層である。２０４ｎＡＧ０、２０４ｎＡＧ１、２０４ｎＡＧ２、２０４ｎＡＧ３、２０４ｎＡＧ４、２０４ｎＡＧ５、２０４ｎＡＧ６、２０４ｎＡＧ７、２０４ｎＢＧ０、２０４ｎＢＧ１、はｎ型シリコン柱、２０５はシリコン柱２０４ｎＡＧ０、２０４ｎＡＧ１、２０４ｎＡＧ２、２０４ｎＡＧ３、２０４ｎＡＧ４、２０４ｎＡＧ５、２０４ｎＡＧ６、２０４ｎＡＧ７、２０４ｎＢＧ０、２０４ｎＢＧ１を取り囲むゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ、２０６ｈ、２０６ｉおよび２０６ｊは、それぞれゲート配線である。シリコン柱２０４ｎＡＧ０、２０４ｎＡＧ１、２０４ｎＡＧ２、２０４ｎＡＧ３、２０４ｎＡＧ４、２０４ｎＡＧ５、２０４ｎＡＧ６、２０４ｎＡＧ７、２０４ｎＢＧ０、２０４ｎＢＧ１の最上部には、それぞれｐ＋拡散層２０７ｐＡＧ０、２０７ｐＡＧ１、２０７ｐＡＧ２、２０７ｐＡＧ３、２０７ｐＡＧ４、２０７ｐＡＧ５、２０７ｐＡＧ６、２０７ｐＡＧ７、２０７ｐＢＧ０、２０７ｐＢＧ１が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｐＡＧ０、２０９ｐＡＧ１、２０９ｐＡＧ２、２０９ｐＡＧ３、２０９ｐＡＧ４、２０９ｐＡＧ５、２０９ｐＡＧ６、２０９ｐＡＧ７、２０９ｐＢＧ０、２０９ｐＢＧ１はそれぞれｐ＋拡散層２０７ｐＡＧ０、２０７ｐＡＧ１、２０７ｐＡＧ２、２０７ｐＡＧ３、２０７ｐＡＧ４、２０７ｐＡＧ５、２０７ｐＡＧ６、２０７ｐＡＧ７、２０７ｐＢＧ０、２０７ｐＢＧ１に接続されるシリサイド層である。
２１０ｐＡＧ０、２１０ｐＡＧ１、２１０ｐＡＧ２、２１０ｐＡＧ３、２１０ｐＡＧ４、２１０ｐＡＧ５、２１０ｐＡＧ６、２１０ｐＡＧ７、２１０ｐＢＧ０、２１０ｐＢＧ１は、シリサイド層２０９ｐＡＧ０、２０９ｐＡＧ１、２０９ｐＡＧ２、２０９ｐＡＧ３、２０９ｐＡＧ４、２０９ｐＡＧ５、２０９ｐＡＧ６、２０９ｐＡＧ７、２０９ｐＢＧ０、２０９ｐＢＧ１と第１のメタル配線層の配線１１３Ｂ０、１１３Ｂ１、１１３Ｂ２、１１３Ｂ３、１１３Ｂ４、１１３Ｂ５、１１３Ｂ６、１１３Ｂ７、２１３ｋ、２１３ｋをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１のメタル配線層の配線２１３ａを接続するコンタクト、２１１ｂはゲート配線２０６ｂと第１のメタル配線層の配線２１３ｂを接続するコンタクト、２１１ｃはゲート配線２０６ｃと第１のメタル配線層の配線２１３ｃを接続するコンタクト、２１１ｄはゲート配線２０６ｄと第１のメタル配線層の配線２１３ｄを接続するコンタクト、２１１ｅはゲート配線２０６ｅと第１のメタル配線層の配線２１３ｅを接続するコンタクト、２１１ｆはゲート配線２０６ｆと第１のメタル配線層の配線２１３ｆを接続するコンタクト、２１１ｇはゲート配線２０６ｇと第１のメタル配線層の配線２１３ｇを接続するコンタクト、２１１ｈはゲート配線２０６ｈと第１のメタル配線層の配線２１３ｈを接続するコンタクト、２１１ｉはゲート配線２０６ｉと第１のメタル配線層の配線２１３ｉを接続するコンタクト、２１１ｊはゲート配線２０６ｊと第１のメタル配線層の配線２１３ｊを接続するコンタクトである。
また、２１４ａは第１のメタル配線層の配線２１３ａと第２１のメタル配線層の配線２１５ａを接続するコンタクト、２１４ｂは第１のメタル配線層の配線２１３ｂと第２のメタル配線層の配線２１５ｂを接続するコンタクト、２１４ｃは第１のメタル配線層の配線２１３ｃと第２のメタル配線層の配線２１５ｃを接続するコンタクト、２１４ｄは第１のメタル配線層の配線２１３ｄと第２のメタル配線層の配線２１５ｄを接続するコンタクト、２１４ｅは第１のメタル配線層の配線２１３ｅと第２のメタル配線層の配線２１５ａを接続するコンタクト、２１４ｆは第１のメタル配線層の配線２１３ｆと第２のメタル配線層の配線２１５ｂを接続するコンタクト、２１４ｇは第１のメタル配線層の配線２１３ｇと第２のメタル配線層の配線２１５ｃを接続するコンタクト、２１４ｈは第１のメタル配線層の配線２１３ｈと第２のメタル配線層の配線２１３ｄを接続するコンタクト、２１４ｉは第１のメタル配線層の配線２１３ｉと第２のメタル配線層の配線２１５ｅを接続するコンタクト、２１４ｊは第１のメタル配線層の配線２１３ｊと第２のメタル配線層の配線２１５ｆを接続するコンタクトである。
シリコン柱２０４ｎＡＧ０、下部拡散層２０２ｐａ、上部拡散層２０７ｐＡＧ０、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＡＧｐ０を構成し、シリコン柱２０４ｎＡＧ１、下部拡散層２０２ｐａ、上部拡散層２０７ｐＡＧ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＡＧｐ１を構成し、シリコン柱２０４ｎＡＧ２、下部拡散層２０２ｐａ、上部拡散層２０７ｐＡＧ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＡＧｐ２を構成し、シリコン柱２０４ｎＡＧ３、下部拡散層２０２ｐａ、上部拡散層２０７ｐＡＧ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＡＧｐ３を構成し、シリコン柱２０４ｎＡＧ４、下部拡散層２０２ｐｂ、上部拡散層２０７ｐＡＧ４、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＡＧｐ４を構成し、シリコン柱２０４ｎＡＧ５、下部拡散層２０２ｐｂ、上部拡散層２０７ｐＡＧ５、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＡＧｐ５を構成し、シリコン柱２０４ｎＡＧ６、下部拡散層２０２ｐｂ、上部拡散層２０７ｐＡＧ６、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＡＧｐ６を構成し、シリコン柱２０４ｎＡＧ７、下部拡散層２０２ｐｂ、上部拡散層２０７ｐＡＧ７、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＡＧｐ７を構成し、シリコン柱２０４ｎＢＧ０、下部拡散層２０２ｐａ、上部拡散層２０７ｐＢＧ０、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＢＧｐ０を構成し、シリコン柱２０４ｎＢＧ１、下部拡散層２０２ｐｂ、上部拡散層２０７ｐＢＧ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＢＧｐ１を構成する。
また、ＰＭＯＳトランジスタＡＧｐ０のゲート電極２０６にはゲート配線２０６ａが接続され、ＰＭＯＳトランジスタＡＧｐ１のゲート電極２０６にはゲート配線２０６ｂが接続され、ＰＭＯＳトランジスタＡＧｐ２のゲート電極２０６にはゲート配線２０６ｃが接続され、ＰＭＯＳトランジスタＡＧｐ３のゲート電極２０６にはゲート配線２０６ｄが接続され、ＰＭＯＳトランジスタＡＧｐ４のゲート電極２０６にはゲート配線２０６ｅが接続され、ＰＭＯＳトランジスタＡＧｐ５のゲート電極２０６にはゲート配線２０６ｆが接続され、ＰＭＯＳトランジスタＡＧｐ６のゲート電極２０６にはゲート配線２０６ｇが接続され、ＰＭＯＳトランジスタＡＧｐ７のゲート電極２０６にはゲート配線２０６ｈが接続され、ＰＭＯＳトランジスタＢＧｐ０のゲート電極２０６にはゲート配線２０６ｉが接続され、ＰＭＯＳトランジスタＢＧｐ１のゲート電極２０６にはゲート配線２０６ｊが接続される。
下部拡散層２０２ｐａは、シリサイド層２０３を介してＰＭＯＳトランジスタＡＧｐ０、ＡＧｐ１、ＡＧｐ２、ＡＧｐ３の共通ソースとなり、ＰＭＯＳトランジスタＢＧｐ０のドレインに接続され、ＢＧｐ０のソースであるｐ＋拡散層２０７ｐＢＧ０は、シリサイド層２０９ｐＢＧ０およびコンタクト２１０ｐＢＧ０を介して第１のメタル配線層の配線２１３ｋに接続される。ここで、第１のメタル配線層の配線２１３ｋはデータ線ＤＬとなる。同様に、下部拡散層２０２ｐｂは、シリサイド層２０３を介してＰＭＯＳトランジスタＡＧｐ４、ＡＧｐ５、ＡＧｐ６、ＡＧｐ７の共通ソースとなり、ＰＭＯＳトランジスタＢＧｐ１のドレインに接続され、ＢＧｐ１のソースであるｐ＋拡散層２０７ｐＢＧ１は、シリサイド層２０９ｐＢＧ１およびコンタクト２１０ｐＢＧ１を介して第１のメタル配線層の配線２１３ｋに接続される。ここで、ＰＭＯＳトランジスタＢＧｐ０とＢＧｐ１のソースは、共通に、データ線ＤＬに接続される。
ＰＭＯＳトランジスタＡＧｐ０のドレインとなる上部拡散層２０７ｐＡＧ０は、シリサイド層２０９ｐＡＧ０およびコンタクト２１０ｐＡＧ０を介して第１のメタル配線層の配線１１３Ｂ０と接続され、１１３Ｂ０はビット線ＢＬ０となる。ＰＭＯＳトランジスタＡＧｐ１のドレインとなる上部拡散層２０７ｐＡＧ１は、シリサイド層２０９ｐＡＧ１およびコンタクト２１０ｐＡＧ１を介して第１のメタル配線層の配線１１３Ｂ１と接続され、１１３Ｂ１はビット線ＢＬ１となる。ＰＭＯＳトランジスタＡＧｐ２のドレインとなる上部拡散層２０７ｐＡＧ２は、シリサイド層２０９ｐＡＧ２およびコンタクト２１０ｐＡＧ２を介して第１のメタル配線層の配線１１３Ｂ２と接続され、１１３Ｂ２はビット線ＢＬ２となる。ＰＭＯＳトランジスタＡＧｐ３のドレインとなる上部拡散層２０７ｐＡＧ３は、シリサイド層２０９ｐＡＧ３およびコンタクト２１０ｐＡＧ３を介して第１のメタル配線層の配線１１３Ｂ３と接続され、１１３Ｂ３はビット線ＢＬ３となる。ＰＭＯＳトランジスタＡＧｐ４のドレインとなる上部拡散層２０７ｐＡＧ４は、シリサイド層２０９ｐＡＧ４およびコンタクト２１０ｐＡＧ４を介して第１のメタル配線層の配線１１３Ｂ４と接続され、１１３Ｂ４はビット線ＢＬ４となる。ＰＭＯＳトランジスタＡＧｐ５のソースとなる上部拡散層２０７ｐＡＧ５は、シリサイド層２０９ｐＡＧ５およびコンタクト２１０ｐＡＧ５を介して第１のメタル配線層の配線１１３Ｂ５と接続され、１１３Ｂ５はビット線ＢＬ５となる。ＰＭＯＳトランジスタＡＧｐ６のドレインとなる上部拡散層２０７ｐＡＧ６は、シリサイド層２０９ｐＡＧ６およびコンタクト２１０ｐＡＧ６を介して第１のメタル配線層の配線１１３Ｂ６と接続され、１１３Ｂ６はビット線ＢＬ６となる。ＰＭＯＳトランジスタＡＧｐ７のドレインとなる上部拡散層２０７ｐＡＧ７は、シリサイド層２０９ｐＡＧ７およびコンタクト２１０ｐＡＧ７を介して第１のメタル配線層の配線１１３Ｂ７と接続され、１１３Ｂ７はビット線ＢＬ７となる。ここで、第１のメタル配線層の配線で構成されるビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７は図８ａにおいて縦方向に延在配置される。
列選択信号ＹＡｐ０を供給する第２のメタル配線層の配線２１５ａは、図８ａの横方向に延在し、コンタクト２１４ａ、第１のメタル配線層の配線２１３ａ、コンタクト２１１ａを介してゲート配線２０６ａに接続され、ゲート配線２０６ａはＰＭＯＳトランジスタＡＧｐ０のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ａは、コンタクト２１４ｅ、第１のメタル配線層の配線２１３ｅ、コンタクト２１１ｅを介してゲート配線２０６ｅに接続され、ゲート配線２０６ｅはＮＭＯＳトランジスタＡＧ４のゲート電極２０６に接続される。
列選択信号ＹＡｐ１を供給する第２のメタル配線層の配線２１５ｂは、図８ａの横方向に延在し、コンタクト２１４ｂ、第１のメタル配線層の配線２１３ｂ、コンタクト２１１ｂを介してゲート配線２０６ｂに接続され、ゲート配線２０６ｂはＰＭＯＳトランジスタＡＧｐ１のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ｂは、コンタクト２１４ｆ、第１のメタル配線層の配線２１３ｆ、コンタクト２１１ｆを介してゲート配線２０６ｆに接続され、ゲート配線２０６ｆはＰＭＯＳトランジスタＡＧｐ５のゲート電極２０６に接続される。
列選択信号ＹＡｐ２を供給する第２のメタル配線層の配線２１５ｃは、図８ａの横方向に延在し、コンタクト２１４ｃ、第１のメタル配線層の配線２１３ｃ、コンタクト２１１ｃを介してゲート配線２０６ｃに接続され、ゲート配線２０６ｃはＰＭＯＳトランジスタＡＧｐ２のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ｃは、コンタクト２１４ｇ、第１のメタル配線層の配線２１３ｇ、コンタクト２１１ｇを介してゲート配線２０６ｇに接続され、ゲート配線２０６ｇはＰＭＯＳトランジスタＡＧｐ６のゲート電極２０６に接続される。
列選択信号ＹＡｐ３を供給する第２のメタル配線層の配線２１５ｄは、図８ａの横方向に延在し、コンタクト２１４ｄ、第１のメタル配線層の配線２１３ｄ、コンタクト２１１ｄを介してゲート配線２０６ｄに接続され、ゲート配線２０６ｄはＰＭＯＳトランジスタＡＧｐ３のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ｄは、コンタクト２１４ｈ、第１のメタル配線層の配線２１３ｈ、コンタクト２１１ｈを介してゲート配線２０６ｈに接続され、ゲート配線２０６ｈはＰＭＯＳトランジスタＡＧｐ７のゲート電極２０６に接続される。
列選択信号ＹＢｐ０を供給する第２のメタル配線層の配線２１５ｅは、図８ａの横方向に延在し、コンタクト２１４ｉ、第１のメタル配線層の配線２１３ｉ、コンタクト２１１ｉを介してゲート配線２０６ｉに接続され、ゲート配線２０６ｉはＰＭＯＳトランジスタＢＧｐ０のゲート電極２０６に接続される。列選択信号ＹＢｐ１を供給する第２のメタル配線層の配線２１５ｆは、図８ａの横方向に延在し、コンタクト２１４ｊ、第１のメタル配線層の配線２１３ｊ、コンタクト２１１ｊを介してゲート配線２０６ｊに接続され、ゲート配線２０６ｊはＰＭＯＳトランジスタＢＧｐ１のゲート電極２０６に接続される。
このような構成にすることにより、縦方向に延在した第１のメタル配線層の配線により構成されたビット線ＢＬ０～ＢＬ７を、横方向に延在した第２のメタル配線層の配線により構成された列選択信号ＡＧｐ０～ＡＧｐ３およびＢＧｐ０、ＢＧｐ１により、選択的にデータ線ＤＬに接続することができる。本図により、列選択ゲートデコーダ４２１を構成する。
なお、ＰＭＯＳトランジスタＢＧｐ０とＢＧｐ１の共通ソースとなる第１のメタル配線層の配線２１３ｋ（データ線ＤＬ）は、図８ａの右に延在して、本図と同様に構成されている図示しない隣接したブロックのＰＭＯＳトランジスタＢＧｐ２およびＢＧｐ３のソースに接続され、図示しないＰＭＯＳトランジスタＡＧｐ８、ＡＧｐ９、ＡＧｐ１０、ＡＧｐ１１、ＡＧｐ１２、ＡＧｐ１３、ＡＧｐ１４、ＡＧｐ１５を介して、図示しないビット線ＢＬ８～ＢＬ１５に選択的に接続され、図７に示す列選択ゲートデコーダ４２０を構成する。
本発明によれば、列選択ゲートトランジスタであるＰＭＯＳトランジスタＡＧｐ０，ＡＧｐ１、ＡＧｐ２、ＡＧｐ３の共通ソースおよび列選択ゲートトランジスタＢＧｐ０のドレインを下部拡散層により共通接続させることで、配線領域をなくし、縦方向に延在配置されたビット線と、横方向に延在配置された列選択信号により、面積が縮小された、列選択ゲートデコーダが提供できる。
なお、図では、配置の効率を図り、トランジスタを斜めに配置して、下部拡散層領域を斜めに設けているが、これは、列選択ゲートトランジスタの配置間隔を縮小して、列選択信号の配置間隔をできるだけ小さくするためである。すなわち、例として、ＰＭＯＳトランジスタＡＧｐ０とＡＧｐ１のトランジスタ間隔を最小にして、列選択信号ＹＡｐ０とＹＡｐ１の間隔を小さくするために、ＰＭＯＳトランジスタＡＧｐ１を右にずらしてある。他のトランジスタも同様である。本実施例では、下部拡散層領域の面積を最小にして、寄生の拡散容量を最小にするために、斜めの細長い形状にしてあるが、例えば、シリサイド層の抵抗を小さくしたい場合には、拡散領域の幅を太くする等変更は可能であり、この下部拡散層領域の形状は、本実施例にとらわれず、目的に応じて最適形状にすることができる。
なお、ビット線およびデータ線の動作点を低い電位に設定する場合に、ＮＭＯＳトランジスタ構成の列選択ゲートデコーダが適しており、逆に、動作点を高く設定する場合には、ＰＭＯＳトランジスタによる列選択ゲートデコーダが好ましい。
実施例２、３では、第１～第ｎのトランジスタのうち、第１～第ｎの入力／出力線のうちの隣接する第２ｈ－１（ｈは自然数）の入力／出力線と第２ｈの入力／出力線に対応する第２ｈ－１のトランジスタと第２ｈのトランジスタが、第１の方向に、複数の選択信号線のうちの１つを挟んで配置され、第１～第ｎのトランジスタのうちの、第２ｈ－１のトランジスタと第２ｈのトランジスタ以外のトランジスタの１つが、該第２ｈ－１のトランジスタの第１の方向の位置と該第２ｈのトランジスタの第１の方向の位置との間の第１の方向の位置を有するように配置されることによって、複数の選択信号線の間隔を最小にでき、最小面積の列選択ゲートデコーダを提供することができた。ここで、複数の選択信号線の間隔を小さくするために、第２ｈ－１のトランジスタと第２ｈのトランジスタに挟まれる選択信号線の本数は２本以上とすることができ、また第２ｈ－１のトランジスタの第１の方向の位置と第２ｈのトランジスタの第１の方向の位置との間の第１の方向の位置を有する第２ｈ－１と第２ｈのトランジスタ以外のトランジスタの個数も２つ以上とすることができることは、当業者に明らかであろう。
実施例５では、第ｋのトランジスタと第ｋ＋１のトランジスタが、複数の選択信号線のうちの１つを挟んで配置され、第１～第ｎのトランジスタのうちの、第ｋのトランジスタと第ｋ＋１のトランジスタ以外のトランジスタの１つが、該第ｋのトランジスタの第１の方向の位置と該第ｋ＋１のトランジスタの第１の方向の位置との間の第１の方向の位置を有するように配置されることによって、複数の選択信号線の間隔を最小にでき、最小面積の列選択ゲートデコーダを提供することができた。ここで、複数の選択信号線の間隔を小さくするために、第ｋのトランジスタと第ｋ＋１のトランジスタに挟まれる選択信号線の本数は２本以上とすることができ、また第ｋのトランジスタの第１の方向の位置と第ｋ＋１のトランジスタの第１の方向の位置との間の第１の方向の位置を有する第ｋと第ｋ＋１のトランジスタ以外のトランジスタの個数も２つ以上とすることができることは、当業者に明らかであろう。
実施例２、３、５では、第１の複数の選択信号線のうちの１つを挟んで配置される、第ｊ－ｎの群のトランジスタのうちの第ｋのトランジスタと第ｋ＋１のトランジスタ、および該第ｋのトランジスタの第１の方向の位置と該第ｋ＋１のトランジスタの第１の方向の位置との間の第１の方向の位置を有する第ｊ－ｎの群のトランジスタのうちの１つのトランジスタの組が複数存在し、第ｊ－ｎの群のトランジスタの各々が、該トランジスタの組のうちの１つの組を構成するトランジスタに少なくとも該当するように配置されることによって、第１の複数の選択信号線の間隔を最小にでき、最小面積の列選択ゲートデコーダを提供することができた。ここで、第１の複数の選択信号線の間隔を小さくするために、該第ｋのトランジスタと第ｋ＋１のトランジスタに挟まれる第１の複数の選択信号線の本数は２本以上とすることができ、また該トランジスタの組を構成する第ｋと第ｋ＋１以外のトランジスタの個数も２つ以上とすることができることは、当業者に明らかであろう。
なお、実施例は全て、ＢＯＸ構造を採用して説明したが、通常のＣＭＯＳ構造でも本実施例を容易に実現でき、ＢＯＸ構造に限定するものではない。
また、実施例のメモリはマスクＲＯＭを用いて説明したが、ブラッシュメモリのように、１トランジスタでメモリが構成でき、ビット線のメタル配線間隔が最小間隔で決まるような，微細化されたメモリには、本発明が適応できる。なお、フラッシュメモリのように高電圧を必要とする場合には、デコーダを構成するトランジスタは、酸化膜を厚くする等、高耐圧用のトランジスタを用いても良い。
さらに、本実施例では、複数のビット線を列選択信号により１つのビット線を選択する、列選択ゲートデコーダについて説明したが、この考えは、ビット線でなく、複数の入力信号あるいは出力信号を選択的に転送するトランスファー回路のデコーダにも応用できる。
本実施例の説明では、便宜上、ＰＭＯＳトランジスタのシリコン柱はｎ型シリコン、ＮＭＯＳシリコン柱はｐ型シリコン層と定義したが、微細化されたプロセスでは、不純物注入による濃度の制御が困難となるため、ＰＭＯＳトランジスタもＮＭＯＳトランジスタも、シリコン柱は不純物注入を行わない、いわゆる中性（イントリンジック：Ｉｎｔｒｉｎｓｉｃ）な半導体を用い、チャネルの制御、すなわちＰＭＯＳ、ＮＭＯＳの閾値は、金属ゲート材固有のワークファンクション（Ｗｏｒｋ　Ｆｕｎｃｔｉｎ）の差を利用する場合もある。
また、本実施例では、下部拡散層あるいは上部拡散層をシリサイド層で覆うようにしたが、低抵抗にするためにシリサイドを採用したものであり、他の低抵抗な材料でもかまわない。金属化合物の総称としてシリサイドと定義をしている。
本発明の本質は、メモリセルを構成する選択トランジスタのソースあるいはドレインを、ＳＧＴの特徴であるところの、下部拡散層を介して共通に接続することにより、配線領域を省略することにより、面積の縮小された列選択ゲートデコーダを提供できる。本発明の配置方法に従った場合において、ゲート配線の配線方法、配線位置、メタル配線の配線方法および配線位置等は本実施例の図面に示したもの以外のものも、本発明の技術的範囲に属するものである。
ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７：ビット線
ＹＡ０、ＹＡ１、ＹＡ２、ＹＡ３、ＹＡ４、ＹＡ５、ＹＡ６、ＹＡ７、ＹＢ０、ＹＢ１、ＹＢ２、ＹＢ３、ＹＣ０、ＹＣ１：列選択信号
ＡＧ０、ＡＧ１、ＡＧ２、ＡＧ３、ＡＧ４、ＡＧ５、ＡＧ６、ＡＧ７、ＢＧ０、ＢＧ１、ＢＧ２、ＢＧ３、ＣＧ０、ＣＧ１：ＮＭＯＳトランジスタ
ＡＧｐ０、ＡＧｐ１、ＡＧｐ２、ＡＧｐ３、ＡＧｐ４、ＡＧｐ５、ＡＧｐ６、ＡＧｐ７、ＢＧｐ０、ＢＧｐ１、ＢＧｐ２、ＢＧｐ３：ＰＭＯＳトランジスタ
ＤＬ：データ線
２０１：埋め込み酸化膜層
２０２ｎａ、２０２ｎｂ、２０２ｐａ、２０２ｐｂ：平面状シリコン層
２０３：シリサイド層
２０４ｐＡＧ０、２０４ｐＡＧ１、２０４ｐＡＧ２、２０４ｐＡＧ３、２０４ｐＡＧ４、２０４ｐＡＧ５、２０４ｐＡＧ６、２０４ｐＡＧ７、２０４ｐＢＧ０、２０４ｐＢＧ１：ｐ型シリコン柱
２０４ｎＡＧ０、２０４ｎＡＧ１、２０４ｎＡＧ２、２０４ｎＡＧ３、２０４ｎＡＧ４、２０４ｎＡＧ５、２０４ｎＡＧ６、２０４ｎＡＧ７、２０４ｎＢＧ０、２０４ｎＢＧ１：ｎ型シリコン柱
２０５：ゲート絶縁膜
２０６：ゲート電極
２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ、２０６ｈ、２０６ｉ、２０６ｊ：ゲート配線
２０７ｎＡＧ０、２０７ｎＡＧ１、２０７ｎＡＧ２、２０７ｎＡＧ３、２０７ｎＡＧ４、２０７ｎＡＧ５、２０７ｎＡＧ６、２０７ｎＡＧ７、２０７ｎＢＧ０、２０７ｎＢＧ１：ｎ＋拡散層
２０７ｐＡＧ０、２０７ｐＡＧ１、２０７ｐＡＧ２、２０７ｐＡＧ３、２０７ｐＡＧ４、２０７ｐＡＧ５、２０７ｐＡＧ６、２０７ｐＡＧ７、２０７ｐＢＧ０、２０７ｐＢＧ１：ｐ＋拡散層
２０８：シリコン窒化膜
２０９ｎＡＧ０、２０９ｎＡＧ１、２０９ｎＡＧ２、２０９ｎＡＧ３、２０９ｎＡＧ４、２０９ｎＡＧ５、２０９ｎＡＧ６、２０９ｎＡＧ７、２０９ｎＢＧ０、２０９ｎＢＧ１、２０９ｐＡＧ０、２０９ｐＡＧ１、２０９ｐＡＧ２、２０９ｐＡＧ３、２０９ｐＡＧ４、２０９ｐＡＧ５、２０９ｐＡＧ６、２０９ｐＡＧ７、２０９ｐＢＧ０、２０９ｐＢＧ１：シリサイド層
２１０ｎＡＧ０、２１０ｎＡＧ１、２１０ｎＡＧ２、２１０ｎＡＧ３、２１０ｎＡＧ４、２１０ｎＡＧ５、２１０ｎＡＧ６、２１０ｎＡＧ７、２１０ｎＢＧ０、２１０ｎＢＧ１、２１０ｐＡＧ０、２１０ｐＡＧ１、２１０ｐＡＧ２、２１０ｐＡＧ３、２１０ｐＡＧ４、２１０ｐＡＧ５、２１０ｐＡＧ６、２１０ｐＡＧ７、２１０ｐＢＧ０、２１０ｐＢＧ１：コンタクト
２１１ａ、２１１ｂ、２１１ｃ、２１１ｄ、２１１ｅ、２１１ｆ、２１１ｇ、２１１ｈ、２１１ｉ、２１１ｊ：コンタクト
１１３Ｂ０、１１３Ｂ１、１１３Ｂ２、１１３Ｂ４、１１３Ｂ５、１１３Ｂ６、１１３Ｂ７：第１のメタル配線層の配線
２１３ａ、２１３ｂ、２１３ｃ、２１３ｄ、２１３ｅ、２１３ｆ、２１３ｇ、２１３ｈ、２１３ｉ、２１３ｊ、２１３ｋ：第１のメタル配線層の配線
２１４ａ、２１４ｂ、２１４ｃ、２１４ｄ、２１４ｅ、２１４ｆ、２１４ｇ、２１４ｈ、２１４ｉ、２１４ｊ：コンタクト
２１５ａ、２１５ｂ、２１５ｃ、２１５ｄ、２１５ｅ、２１５ｆ、２１５ｇ、２１５ｈ、２１５ｉ、２１５ｊ：第２のメタル配線層の配線

Claims (17)

  1. 　ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
    　前記複数のトランジスタの各々は、
    　　シリコン柱と、
    　　前記シリコン柱の側面を取り囲む絶縁体と、
    　　前記絶縁体を囲むゲートと、
    　　前記シリコン柱の上部または下部に配置されるソース領域と、
    　　前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    　前記デコーダ回路は、少なくとも、
    　　第１～第ｎ（ｎは自然数）の入力／出力信号線と、
    　　複数の選択信号線と、
    　　第１～第ｉ（ｉは自然数）の群からなる第１～第ｎの前記トランジスタを具備し、第ｋ（ｋ＝１～ｎ）の入力／出力信号線は、第ｋのトランジスタのソース領域およびドレイン領域のうちの一方に接続され、
    　前記第ｋのトランジスタのゲート電極は、前記複数の選択信号線のうちの１つに接続され、
    　前記第１～第ｎのトランジスタのうちの第ｉの群のトランジスタのドレイン領域およびソース領域のうちの他方は、前記シリコン柱の下部に配置され、前記シリコン柱より基板側に配置されたシリサイド層を介して共通接続されたことを特徴とする半導体装置。
  2. 　前記第１～第ｎの入力／出力線は、少なくとも部分的に第１の方向に延在し、順に前記第１の方向と直交する第２の方向に配置され、
    　前記複数の選択信号線は、少なくとも部分的に前記第２の方向に延在し、
    　前記第１～第ｎのトランジスタは、前記第１～第ｎの入力／出力線と前記複数の選択信号線の交点に配置されることを特徴とする請求項１に記載の半導体装置。
  3. 　前記第１～第ｎのうちの第ｉの群のトランジスタは、番号の小さい順に前記第２の方向に対して斜めの方向に配置されることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 　前記第１～第ｎの入力／出力線は、少なくとも部分的に第１の方向に延在し、順に前記第１の方向と直交する第２の方向に配置され、
    　前記複数の選択信号線は、少なくとも部分的に前記第２の方向に延在し、
    　前記第１～第ｎのトランジスタのうち、前記第１～第ｎの入力／出力線のうちの隣接する第２ｈ－１（ｈは自然数）の入力／出力線と第２ｈの入力／出力線に対応する第２ｈ－１のトランジスタと第２ｈのトランジスタは、前記第１の方向に、前記複数の選択信号線のうちの少なくとも１つを挟んで配置され、
    　前記第１～第ｎのトランジスタのうちの、前記第２ｈ－１のトランジスタと前記第２ｈのトランジスタ以外のトランジスタの少なくとも１つは、該第２ｈ－１のトランジスタの前記第１の方向の位置と該第２ｈのトランジスタの前記第１の方向の位置との間の前記第１の方向の位置を有することを特徴とする請求項１または請求項２に記載の半導体装置。
  5. 　前記第ｋのトランジスタは、該第ｋのトランジスタのゲート電極が接続される選択信号線と前記第ｋの入力／出力線の交点の前記第１の方向の近傍に配置されることを特徴とする請求項４に記載の半導体装置。
  6. 　前記第１～第ｎの入力／出力線は、少なくとも部分的に第１の方向に延在し、順に前記第１の方向と直交する第２の方向に配置され、
    　前記複数の選択信号線は、少なくとも部分的に前記第２の方向に延在し、
    　前記第ｋのトランジスタと第ｋ＋１のトランジスタは、前記複数の選択信号線のうちの少なくとも１つを挟んで配置され、
    　前記第１～第ｎのトランジスタのうちの、前記第ｋのトランジスタと前記第ｋ＋１のトランジスタ以外のトランジスタの少なくとも１つは、該第ｋのトランジスタの前記第１の方向の位置と該第ｋ＋１のトランジスタの前記第１の方向の位置との間の前記第１の方向の位置を有することを特徴とする請求項１または請求項２に記載の半導体装置。
  7. 　前記デコーダ回路は、メモリセルがマトリックス状に配置されたメモリアレイのための列選択ゲートデコーダ回路であり、
    　前記第１～第ｎの入力／出力信号線はビット線であり、
    　前記複数の選択信号線は列選択信号線であり、
    　前記第１～第ｎのトランジスタは列選択ゲートトランジスタであることを特徴とする請求項１～請求項６のいずれか一項に記載の半導体装置。
  8. 　前記第１～第ｎのトランジスタは、ＮチャネルＭＯＳトランジスタであることを特徴とする請求項１～請求項７のいずれか一項に記載の半導体装置。
  9. 　前記第１～第ｎのトランジスタは、ＰチャネルＭＯＳトランジスタであることを特徴とする請求項１～請求項７のいずれか一項に記載の半導体装置。
  10. 　ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
    　前記複数のトランジスタの各々は、
    　　シリコン柱と、
    　　前記シリコン柱の側面を取り囲む絶縁体と、
    　　前記絶縁体を囲むゲートと、
    　　前記シリコン柱の上部または下部に配置されるソース領域と、
    　　前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    　前記デコーダ回路は、少なくとも、
    　　第１～第ｎの入力／出力信号線と、
    　　第１の複数の選択信号線と、
    　　第２の複数の選択信号線と、
    　　第１～第ｎのトランジスタと、
    　　第ｎ＋１～第ｎ＋ｍのトランジスタと
    を具備し、
    　第ｋ（ｋ＝１～ｎ）の入力／出力信号線は、第ｋのトランジスタのソース領域およびドレイン領域のうちの一方に接続され、
    　第ｊ（ｊ＝ｎ＋１～ｎ＋ｍ）のトランジスタのソース領域およびドレイン領域のうちの他方は、前記第１～第ｎのトランジスタのうちの第ｊ－ｎの群のトランジスタのソース領域およびドレイン領域のうちの他方と接続され、
    　前記第ｋのトランジスタのゲート電極は、前記第１の複数の選択信号線のうちの１つに接続され、
    　前記第ｊのトランジスタのゲート電極は、前記第２の複数の選択信号線のうちの１つに接続され、
    　前記第ｊ－ｎの群のトランジスタおよび前記第ｊのトランジスタのドレイン領域およびソース領域のうちの他方は、前記シリコン柱の下部に配置され、前記シリコン柱より基板側に配置されたシリサイド層を介して共通接続され、
    　前記第ｎ＋１～第ｎ＋ｍのトランジスタのドレイン領域およびソース領域のうちの一方は、共通に接続されたことを特徴とする半導体装置。
  11. 　前記第１～第ｎの入力／出力線は、少なくとも部分的に第１の方向に延在し、順に前記第１の方向と直交する第２の方向に配置され、
    　前記第１および第２の複数の選択信号線は、少なくとも部分的に前記第２の方向に延在し、
    　前記第１～第ｎのトランジスタは、前記第１～第ｎの入力／出力線と前記第１の複数の選択信号線の交点に配置されることを特徴とする請求項１０に記載の半導体装置。
  12. 　前記第ｊ－ｎの群のトランジスタおよび前記第ｊのトランジスタは、順にかつ前記第ｊ－ｎの群のトランジスタについては番号の小さい順に前記第２の方向に対して斜めに配置されることを特徴とする請求項１０または請求項１１に記載の半導体装置。
  13. 　前記第１～第ｎの入力／出力線は、少なくとも部分的に第１の方向に延在し、順に前記第１の方向と直交する第２の方向に配置され、
    　前記第１および第２の複数の選択信号線は、少なくとも部分的に前記第２の方向に延在し、
    　前記第１の複数の選択信号線のうちの少なくとも１つを挟んで配置される、前記第ｊ－ｎの群のトランジスタのうちの前記第ｋのトランジスタと第ｋ＋１のトランジスタ、および該第ｋのトランジスタの前記第１の方向の位置と該第ｋ＋１のトランジスタの前記第１の方向の位置との間の前記第１の方向の位置を有する前記第ｊ－ｎの群のトランジスタのうちの他の少なくとも１つのトランジスタの組が少なくとも１つ存在し、前記第ｊ－ｎの群のトランジスタの各々は、該少なくとも１つのトランジスタの組のうちの１つの組を構成するトランジスタに少なくとも該当するように配置されることを特徴とする請求項１０または請求項１１に記載の半導体装置。
  14. 　前記デコーダ回路は、メモリセルがマトリックス状に配置されたメモリアレイのための列選択ゲートデコーダ回路であり、
    　前記第１～第ｎの入力／出力信号線はビット線であり、
    　前記第１および第２の複数の選択信号線は列選択信号線であり、
    　前記第１～第ｎ＋ｍのトランジスタは列選択ゲートトランジスタであることを特徴とする請求項１０～請求項１３のいずれか一項に記載の半導体装置。
  15. 　前記第１～第ｎの入力／出力線は、少なくとも部分的に第１の方向に延在し、順に前記第１の方向と直交する第２の方向に配置され、
    　前記第１および第２の複数の選択信号線は、少なくとも部分的に前記第２の方向に延在し、
    　前記第１の複数の選択信号線のうちの少なくとも１つを挟んで配置される、前記第ｊ－ｎの群のトランジスタのうちの前記第ｋのトランジスタと第ｋ＋１のトランジスタ、および該第ｋのトランジスタの前記第１の方向の位置と該第ｋ＋１のトランジスタの前記第１の方向の位置との間の前記第１の方向の位置を有する前記第ｊ－ｎの群のトランジスタのうちの他の１つのトランジスタの組が少なくとも１つ存在し、前記第ｊ－ｎの群のトランジスタの各々は、該少なくとも１つのトランジスタの組のうちの１つの組を構成するトランジスタに少なくとも該当するように配置され、
    　前記第ｋのトランジスタは、該第ｋのトランジスタのゲート電極が接続される前記第１の複数の選択信号線のうちの１つと第ｋのビット線の交点の、前記メモリセル側の前記第１の方向の近傍に配置され、
    　前記デコーダ回路は、メモリセルがマトリックス状に配置されたメモリアレイのための列選択ゲートデコーダ回路であり、
    　前記第１～第ｎの入力／出力信号線はビット線であり、
    　前記第１および第２の複数の選択信号線は列選択信号線であり、
    　前記第１～第ｎ＋ｍのトランジスタは列選択ゲートトランジスタであることを特徴とする請求項１０に記載の半導体装置。
  16. 　前記第１～第ｎ＋ｍのトランジスタは、ＮチャネルＭＯＳトランジスタであることを特徴とする請求項９～請求項１５のいずれか一項に記載の半導体装置。
  17. 前記第１～第ｎ＋ｍのトランジスタは、ＰチャネルＭＯＳトランジスタであることを特徴とする請求項９～請求項１６のいずれか一項に記載の半導体装置。
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