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WO2015060027A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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Publication number
WO2015060027A1
WO2015060027A1 PCT/JP2014/073624 JP2014073624W WO2015060027A1 WO 2015060027 A1 WO2015060027 A1 WO 2015060027A1 JP 2014073624 W JP2014073624 W JP 2014073624W WO 2015060027 A1 WO2015060027 A1 WO 2015060027A1
Authority
WO
WIPO (PCT)
Prior art keywords
insulating film
silicon carbide
carbide semiconductor
semiconductor device
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2014/073624
Other languages
English (en)
French (fr)
Inventor
透 日吉
和田　圭司
増田　健良
雄 斎藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to US15/031,194 priority Critical patent/US9728633B2/en
Publication of WO2015060027A1 publication Critical patent/WO2015060027A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
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    • H—ELECTRICITY
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D30/01—Manufacture or treatment
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    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
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    • H10D62/405—Orientations of crystalline planes
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    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
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    • H10D64/01366—
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    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
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    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
    • H10P50/242—

Definitions

  • the present invention relates to a silicon carbide semiconductor device and a method for manufacturing the same.
  • SiC Silicon carbide
  • MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor
  • the trench type MOSFET is advantageous in reducing the resistance because the number of cells per unit area can be spread at a high density as compared with the planar type. On the other hand, however, there is a problem that the breakdown voltage is lowered by the generation of a high electric field due to the trench structure.
  • the bottom of the trench is known as a portion where a high electric field is easily applied.
  • the breakdown voltage has been improved by forming the gate insulating film in this portion thickly.
  • FIG. 23 is a cross-sectional view showing an example of the structure of a trench MOSFET as a reference example.
  • silicon carbide semiconductor device 901 of the reference example has an upper corner portion protruding toward gate insulating film 191 at the connection portion between main surface MP of silicon carbide semiconductor layer 900 and sidewall SW of trench TR.
  • CN is included.
  • a MOS structure including a gate electrode 192 / gate insulating film 191 / n + type SiC layer 183 is formed in the upper corner portion CN.
  • a voltage of about 15 to 20 V is applied to the upper corner portion CN when the gate is driven. Since the thickness of the gate insulating film 191 is typically 50 to 60 nm, when the voltage is applied, an electric field of 3 to 4 MV / cm is applied to the gate insulating film 191 in contact with the upper corner portion CN. Will be applied.
  • the gate electrode 192 is arranged so as to cover the upper corner portion CN. Therefore, the electric field from the gate electrode 192 is concentrated on the upper corner portion CN from a plurality of directions.
  • Patent Document 1 proposes a method of relaxing the electric field applied to the portion by making the shape of the upper corner portion CN rounded. However, further improvement in breakdown voltage is desired for the silicon carbide semiconductor device, and there is still room for improvement in this respect.
  • an object is to provide a silicon carbide semiconductor device having a high breakdown voltage.
  • a silicon carbide semiconductor device includes a silicon carbide semiconductor layer having a main surface, and the main surface includes a trench having a bottom portion and a side wall inclined with respect to the main surface, and further includes a bottom portion and A gate insulating film covering each of the sidewalls; at least a gate electrode provided on the gate insulating film; and an upper insulating film provided on the main surface and having a portion protruding into the trench.
  • a silicon carbide semiconductor device having a high breakdown voltage can be provided.
  • FIG. 4 is a cross sectional view schematically showing an example of the configuration of the silicon carbide semiconductor device in one embodiment of the present invention, and is a partial cross sectional view taken along line II in FIG. 2.
  • FIG. 2 is a partial perspective view schematically showing a shape of a silicon carbide semiconductor layer included in the silicon carbide semiconductor device of FIG. 1. It is a fragmentary sectional view showing roughly a part of manufacturing process of a silicon carbide semiconductor device in one embodiment of the present invention. It is a fragmentary sectional view showing roughly a part of manufacturing process of a silicon carbide semiconductor device in one embodiment of the present invention. It is a fragmentary sectional view showing roughly a part of manufacturing process of a silicon carbide semiconductor device in one embodiment of the present invention. It is a fragmentary sectional view showing roughly a part of manufacturing process of a silicon carbide semiconductor device in one embodiment of the present invention.
  • FIG. 3 is a diagram showing a crystal structure of a (000-1) plane in polytype 4H hexagonal crystal.
  • FIG. 15 is a view showing a crystal structure of a (11-20) plane along line XV-XV in FIG.
  • FIG. 14 is a view showing a crystal structure in the vicinity of the surface of the composite surface in FIG.
  • FIG. 14 is a view of the composite surface of FIG. 13 as viewed from the (01-10) plane.
  • FIG. 5 is a graph showing an example of the relationship between the channel surface mobility and the angle between the channel surface and the (000-1) surface viewed macroscopically, when thermal etching is performed and when it is not performed. is there. It is a graph which shows an example of the relationship between the angle between a channel direction and the ⁇ 0-11-2> direction, and channel mobility. It is a figure which shows the modification of FIG. It is a flowchart which shows the outline of the manufacturing method of the silicon carbide semiconductor device in one Embodiment of this invention. It is a fragmentary sectional view showing roughly the modification of the composition of the silicon carbide semiconductor device in one embodiment of the present invention. It is a fragmentary sectional view showing roughly an example of composition of a silicon carbide semiconductor device of a reference example.
  • the present inventor conducted intensive research to solve the above-described problems. As a result, the electric field applied to the upper corner portion was greatly increased by using a mask layer used when forming a trench in the silicon carbide semiconductor layer.
  • the present embodiment has been completed by obtaining knowledge that it can be alleviated and further studying based on this knowledge. That is, the silicon carbide semiconductor device according to the present embodiment has the following configuration.
  • the silicon carbide semiconductor device of this embodiment includes a silicon carbide semiconductor layer 100 having a main surface MP, and the main surface MP has a trench TR having a bottom portion BT and a sidewall SW inclined with respect to the main surface MP.
  • the upper corner portion CN which is a portion where a high electric field is easily applied, exists at the connection portion between the main surface MP and the sidewall SW of the trench TR.
  • upper insulating film 60 having a portion protruding into trench TR is provided on main surface MP, and gate electrode 92 is kept away from upper corner portion CN. That is, the upper corner portion CN is protected by the upper insulating film 60. Thereby, the electric field concentration on upper corner portion CN is greatly relaxed, and the breakdown voltage of the silicon carbide semiconductor device is improved.
  • the thickness t2 of the upper insulating film 60 is preferably thicker than the thickness t1 of the portion of the gate insulating film 91 that covers the sidewall SW. Thereby, the electric field concentration on the upper corner CN can be further alleviated.
  • the upper end ET of the gate electrode 92 is located at the same depth as the upper surface of the upper insulating film 60 in the depth direction of the trench TR, or is located below the upper surface in the same depth direction. It is preferable. Thereby, the electric field concentration on the upper corner CN can be further alleviated.
  • Side wall SW preferably has an inclination angle of 50 ° or more and 70 ° or less with respect to the ⁇ 0001 ⁇ plane of silicon carbide semiconductor layer 100.
  • the inclination angle of the sidewall SW occupies the above range, the channel resistance can be reduced by providing a channel region in the sidewall SW.
  • the side wall SW is preferably provided with a surface including the first surface S1 having the plane orientation ⁇ 0-33-8 ⁇ . By forming a channel region on such a surface, channel resistance can be reduced.
  • the present embodiment also relates to a method for manufacturing the silicon carbide semiconductor device described above, which includes the step S10 of preparing the silicon carbide semiconductor layer 100 having the main surface MP, and the opening OP on the main surface MP.
  • the upper insulating film 60 has a portion protruding into the trench TR, and each of the bottom portion BT and the side wall SW in a state where the upper insulating film 60 remains.
  • the upper insulating film 60 having a portion protruding into the trench TR can be easily formed using the mask layer used for forming the trench TR. And the electric field concentration to upper corner
  • the step S50 of forming the gate electrode 92 includes the step of forming the gate electrode 92 such that the gate electrode 92 extends to the upper surface of the upper insulating film 60, and the upper insulating film 60 of the gate electrode 92. And removing a portion extending on the upper surface of the substrate. Thereby, a silicon carbide semiconductor device with further improved breakdown voltage can be manufactured.
  • the step S50 of forming the gate electrode 92 preferably includes a step of forming the gate electrode 92 by low pressure chemical vapor deposition.
  • a material that should become the gate electrode 92 is also formed below the portion where the upper insulating film 60 protrudes into the trench TR. Can be deposited.
  • step S20 of forming the upper insulating film 60 the upper insulating film 60 is preferably formed thicker than the portion of the gate insulating film 91 that covers the sidewall SW. Thereby, the silicon carbide semiconductor device in which the electric field concentration on upper corner portion CN is further relaxed can be manufactured.
  • Step S30 of forming trench TR preferably includes a step of etching silicon carbide semiconductor layer 100 by thermal etching.
  • trench TR having sidewall SW that is inclined with respect to main surface MP of silicon carbide semiconductor layer 100 can be easily formed.
  • a silicon carbide semiconductor device 201 according to this embodiment shown in FIG. 1 is configured as a vertical MOSFET having a trench structure.
  • Silicon carbide semiconductor device 201 includes single crystal substrate 80, silicon carbide semiconductor layer 100 (epitaxial layer), upper insulating film 60, gate insulating film 91, gate electrode 92, interlayer insulating film 93, and source electrode 94.
  • the main surface MP that is the upper surface of the silicon carbide semiconductor layer 100 is provided with a trench TR having a bottom portion BT and a side wall SW inclined with respect to the main surface MP.
  • a channel region is formed along side wall SW.
  • Silicon carbide semiconductor layer 100 includes an upper corner CN at the connection between main surface MP and side wall SW.
  • the upper corner portion CN is a part of an n + layer 83 described later. Since the n + layer 83 is a layer containing abundant electrons, if the electric field from the gate electrode 92 is concentrated on the upper corner portion CN, electrons may gather at the upper corner portion CN all at once and a leakage current may be generated.
  • the upper insulating film 60 having a portion protruding into the trench TR is formed on the main surface MP.
  • the upper insulating film 60 has a portion protruding into the trench TR, thereby reliably protecting the upper corner portion CN. For this reason, the distance between the gate electrode 92 and the upper corner portion CN is regulated by the upper insulating film 60, and the electric field from the gate electrode 92 is greatly relaxed. Therefore, silicon carbide semiconductor device 201 can have a high breakdown voltage.
  • the material of the upper insulating film 60 is not particularly limited.
  • a silicon oxide (SiO 2 ) film, a silicon nitride (SiN) film, a silicon nitride oxide film (SiON), or the like can be used.
  • the upper insulating film 60 can be formed by using a mask layer used for forming the trench TR. When the mask layer is used, the upper insulating film 60 is preferably a SiO 2 film.
  • the upper insulating film 60 has a portion protruding into the trench TR.
  • the width W of the part (the horizontal distance between the upper corner CN and the side end of the upper insulating film 60 on the trench TR side) is preferably 150 nm or more, more preferably 300 nm or more, and still more preferably It is 500 nm or more. This is because the electric field concentration can be reduced as the width W of the portion is larger.
  • the upper limit value of the width W is not particularly limited, but is preferably 1000 nm or less from the viewpoint of device miniaturization.
  • the thickness t2 of the upper insulating film 60 is preferably thicker than the thickness t1 of the portion of the gate insulating film 91 that covers the sidewall SW.
  • the “thickness t1 of the portion of the gate insulating film 91 that covers the sidewall SW” means the thickness of the portion of the gate insulating film 91 that covers the channel region. Thereby, it is possible to efficiently apply the gate voltage while relaxing the electric field concentration on the upper corner portion CN.
  • the thickness t2 of the upper insulating film 60 preferably satisfies the relationship of t2 ⁇ 1.5t1.
  • the thickness t2 of the upper insulating film 60 is preferably 50 nm or more, more preferably 60 nm or more, and further preferably 70 nm or more. Further, the thickness t2 of the upper insulating film 60 is, for example, 80 nm or less.
  • the gate electrode 92 extends to the upper surface of the upper insulating film 60.
  • the gate electrode 92 is preferably positioned on the inner surface of the trench TR on the upper surface of the upper insulating film 60 rather than immediately above the upper corner portion CN.
  • the horizontal distance d between the side end portion ES of the gate electrode 92 and the position immediately above the upper corner portion CN on the upper surface of the upper insulating film 60 is preferably 150 nm or more, more preferably It is 300 nm or more, more preferably 500 nm or more.
  • each layer or region is merely an example, and each layer or region may have a different conductivity type.
  • Silicon carbide semiconductor layer 100 is a SiC layer epitaxially grown on single crystal substrate 80.
  • Single crystal substrate 80 has n-type conductivity.
  • Silicon carbide semiconductor layer 100 has a hexagonal crystal structure of polytype 4H. By adopting such a crystal structure, the on-resistance of silicon carbide semiconductor device 201 can be lowered.
  • Silicon carbide semiconductor layer 100 has an n drift layer 81, a p body layer 82, an n + layer 83, and a p contact region 84.
  • N drift layer 81 has n type conductivity.
  • the impurity concentration of n drift layer 81 is preferably lower than the impurity concentration of single crystal substrate 80.
  • the impurity concentration of the n drift layer 81 is preferably 1 ⁇ 10 15 cm ⁇ 3 or more and 5 ⁇ 10 16 cm ⁇ 3 or less.
  • P body layer 82 has p type conductivity. P body layer 82 is provided in n drift layer 81.
  • the impurity concentration of p body layer 82 is preferably not less than 5 ⁇ 10 15 cm ⁇ 3 and not more than 2 ⁇ 10 18 cm ⁇ 3 , for example, about 1 ⁇ 10 18 cm ⁇ 3 .
  • n + layer 83 and the p contact region 84 are provided in the p body layer 82.
  • N + layer 83 and p contact region 84 constitute part of main surface MP.
  • n drift layer 81 is exposed at bottom BT of trench TR, and a part of n drift layer 81, p body layer 82 and n + layer 83 are exposed at sidewall SW.
  • Gate insulating film 91 covers each of bottom portion BT and sidewall SW.
  • the gate electrode 92 is provided on the gate insulating film 91 and the upper insulating film 60.
  • a channel region is formed along p body layer 82 exposed on side wall SW.
  • FIG. 2 is a partial perspective view schematically showing a shape of silicon carbide semiconductor layer 100 included in silicon carbide semiconductor device 201 of FIG.
  • the trench TR extends so as to form a mesh of a honeycomb structure, and an n drift layer 81 is exposed at the bottom BT of the trench TR.
  • the sidewall SW is formed to form a slope of a hexagonal frustum (mesa structure), and a part of the n drift layer 81, the p body layer 82, and the n + layer 83 are exposed on the sidewall SW.
  • the main surface MP constitutes the top surface of the mesa structure and has a hexagonal shape in plan view.
  • the p contact region 84 is formed in the center of the top surface in the mesa structure, and its planar shape is similar to a hexagon (top surface).
  • an upper corner portion CN is formed at a connection portion between the main surface MP and the side wall SW.
  • an upper insulating film 60 (not shown in FIG. 2) is formed on the main surface MP, and the upper insulating film 60 protrudes into the trench TR in a bowl shape.
  • source electrode 94 is provided on n + layer 83 and p contact region 84 in contact with n + layer 83 and p contact region 84, respectively.
  • the interlayer insulating film 93 is provided on the gate electrode 92 and the upper insulating film 60 and insulates between the gate electrode 92 and the source electrode 94.
  • the source wiring layer 95 is formed on and in contact with the interlayer insulating film 93 and the source electrode 94.
  • Drain electrode 98 is provided on the lower surface opposite to main surface MP of silicon carbide semiconductor layer 100 via single crystal substrate 80.
  • the trench TR has the side wall SW that is inclined with respect to the main surface MP.
  • Side wall SW preferably has an inclination angle of 50 ° or more and 70 ° or less with respect to the ⁇ 0001 ⁇ plane of silicon carbide semiconductor layer 100 and 50 ° or more and 70 with respect to the (000-1) plane of silicon carbide semiconductor layer 100. It is more preferable to have an inclination angle of not more than °. This is because the channel resistance is reduced in the channel region formed along the p body layer 82 exposed on the sidewall SW.
  • the inclination angle is more preferably 54 ° to 66 °, and still more preferably 58 ° to 62 °.
  • side wall SW has a predetermined crystal plane (hereinafter referred to as “special plane”) particularly in a portion on p body layer 82.
  • the side wall SW is preferably provided with a surface including the first surface S1 having the plane orientation ⁇ 0-33-8 ⁇ .
  • this special surface will be described in detail.
  • the sidewall SW provided with the special surface includes a surface S1 (first surface) having a surface orientation ⁇ 0-33-8 ⁇ as shown in FIG.
  • the surface including the surface S1 is provided on the p body layer 82 on the sidewall SW of the trench TR.
  • the plane S1 preferably has a plane orientation (0-33-8).
  • the side wall SW microscopically includes the surface S1, and the side wall SW further microscopically includes a surface S2 (second surface) having the surface orientation ⁇ 0-11-1 ⁇ .
  • “microscopic” means “detailed to such an extent that at least a dimension about twice the atomic spacing is taken into consideration”.
  • TEM Transmission Electron Microscope
  • the plane S2 preferably has a plane orientation (0-11-1).
  • the surface S1 and the surface S2 of the side wall SW constitute a composite surface SR having a surface orientation ⁇ 0-11-2 ⁇ . That is, the composite surface SR is configured by periodically repeating the surfaces S1 and S2. Such a periodic structure can be observed by, for example, TEM or AFM (Atomic Force Microscopy). In this case, the composite surface SR has an off angle of 62 ° macroscopically with respect to the ⁇ 000-1 ⁇ plane.
  • “macroscopic” means “ignoring a fine structure having a dimension of about an atomic interval”.
  • a method for measuring the macroscopic off angle in this way for example, a method using general X-ray diffraction can be cited.
  • the composite surface SR preferably has a plane orientation (0-11-2). In this case, the composite surface SR has an off angle of 62 ° macroscopically with respect to the (000-1) plane.
  • the channel direction CD which is preferably the direction in which carriers flow on the channel surface (that is, the thickness direction of the MOSFET (the vertical direction in FIG. 1 and the like)) is along the direction in which the above-described periodic repetition is performed.
  • Si atoms are atoms of the A layer (solid line in the figure), and below this B layer atoms (broken line in the figure) located below, C layer atoms (dotted line in the figure) located below, and B layer atoms (not shown) located below are repeatedly provided. It has been. That is, a periodic laminated structure such as ABCBABCBABCB... Is provided with four layers ABCB as one period.
  • the atoms in each of the four layers ABCB constituting one cycle described above are (0-11-2) It is not arranged to be completely along the plane.
  • the (0-11-2) plane is shown so as to pass through the position of atoms in the B layer.
  • the atoms in the A layer and the C layer are separated from the (0-11-2) plane. You can see that it is shifted. For this reason, even if the macroscopic plane orientation of the surface of the silicon carbide single crystal, that is, the plane orientation when ignoring the atomic level structure is limited to (0-11-2), the surface is microscopic. Can take various structures.
  • a surface S1 having a surface orientation (0-33-8) and a surface S2 connected to the surface S1 and having a surface orientation different from the surface orientation of the surface S1 are alternately provided. It is configured by being.
  • the length of each of the surface S1 and the surface S2 is twice the atomic spacing of Si atoms (or C atoms).
  • the surface obtained by averaging the surfaces S1 and S2 corresponds to the (0-11-2) surface.
  • the single crystal structure periodically includes a structure (part of the surface S1) equivalent to a cubic crystal when viewed partially.
  • a surface S1 having a surface orientation (001) in a structure equivalent to the above-described cubic crystal and a surface S2 connected to the surface S1 and having a surface orientation different from the surface orientation of the surface S1 are alternated. It is comprised by being provided in.
  • polytypes other than 4H may constitute the surface according to S2).
  • the polytype may be 6H or 15R, for example.
  • the horizontal axis indicates the angle D1 (°) between the macroscopic plane orientation of the sidewall SW having the channel surface and the (000-1) plane
  • the vertical axis indicates the mobility MB.
  • the plot group CM corresponds to the case where the sidewall SW is finished as a special surface by thermal etching
  • the plot group MC corresponds to the case where such thermal etching is not performed. The thermal etching will be described later.
  • the mobility MB in the plot group MC was maximized when the macroscopic surface orientation of the channel surface was (0-33-8). This is because when the thermal etching is not performed, that is, when the microscopic structure of the channel surface is not particularly controlled, the macroscopic plane orientation is set to (0-33-8). This is probably because the ratio of the formation of the general plane orientation (0-33-8), that is, the plane orientation (0-33-8) considering the atomic level has stochastically increased.
  • the mobility MB in the plot group CM was maximized when the macroscopic surface orientation of the channel surface was (0-11-2) (arrow EX).
  • the reason for this is that, as shown in FIGS. 16 and 17, a large number of planes S1 having a plane orientation (0-33-8) are regularly and densely arranged via the plane S2, so that the surface of the channel plane is fine. This is probably because the proportion of the visual plane orientation (0-33-8) has increased.
  • the mobility MB has an orientation dependency on the composite surface SR.
  • the horizontal axis represents the angle D2 (°) between the channel direction and the ⁇ 0-11-2> direction
  • the vertical axis represents the channel surface mobility MB (arbitrary unit).
  • a broken line is added to make the graph easier to see.
  • the angle D2 of the channel direction CD (FIG. 13) is preferably 0 ° or more and 60 ° or less, and more preferably approximately 0 °. all right.
  • the sidewall SW may further include a surface S3 (third surface) in addition to the composite surface SR. More specifically, the sidewall SW may include a composite surface SQ that is configured by periodically repeating the surface S3 and the composite surface SR.
  • the off angle of the sidewall SW with respect to the ⁇ 000-1 ⁇ plane deviates from 62 ° which is the ideal off angle of the composite surface SR. This deviation is preferably small and preferably within a range of ⁇ 10 °.
  • a surface included in such an angle range for example, there is a surface whose macroscopic plane orientation is a ⁇ 0-33-8 ⁇ plane.
  • the off angle of side wall SW with respect to the (000-1) plane deviates from 62 °, which is the ideal off angle of composite surface SR.
  • This deviation is preferably small and preferably within a range of ⁇ 10 °.
  • a surface included in such an angle range for example, there is a surface whose macroscopic plane orientation is a (0-33-8) plane.
  • Such a periodic structure can be observed, for example, by TEM or AFM.
  • the p body layer 82 is provided with a surface including the plane S1 (FIG. 13) having the plane orientation ⁇ 0-33-8 ⁇ on the sidewall SW (FIG. 1) of the trench TR. preferable.
  • the resistance of the channel portion formed by p body layer 82 can be reduced. Therefore, even if resistance of n drift layer 81 is larger, it is permissible. Therefore, the impurity concentration of n drift layer 81 can be further reduced. Thereby, it is possible to further increase the breakdown voltage of the silicon carbide semiconductor device.
  • this surface may microscopically include the surface S1, and this surface may further microscopically include a surface S2 (FIG. 13) having a plane orientation ⁇ 0-11-1 ⁇ .
  • the surface surfaces S1 and S2 preferably constitute a composite surface SR (FIG. 13) having a surface orientation ⁇ 0-11-2 ⁇ . It is more preferable that this surface has an off angle of 62 ° ⁇ 10 ° macroscopically with respect to the ⁇ 000-1 ⁇ plane. As a result, the resistance of the channel portion can be further reduced.
  • FIG. 22 is a cross sectional view schematically showing a configuration of a silicon carbide semiconductor device 301 according to a modification of the present embodiment.
  • Silicon carbide semiconductor device 301 has silicon carbide semiconductor device 201 shown in FIG. 1 in that upper end portion ET of gate electrode 92 is located at the same depth as the upper surface of upper insulating film 60 in the depth direction of trench TR. Is different.
  • the upper end portion ET of the gate electrode 92 is more preferably located below the upper surface of the upper insulating film 60 in the depth direction of the trench TR.
  • the shape of the bottom BT of the trench TR is limited to these.
  • the cross-sectional shape of trench TR may be V-shaped and bottom portion BT may be formed in a linear shape, or bottom portion BT may have a curved shape (U-shape).
  • FIG. 21 is a flowchart schematically showing a method for manufacturing the silicon carbide semiconductor device according to this embodiment. As shown in FIG. 21, the manufacturing method includes step S10, step S20, step S30, step S40, and step S50. Hereinafter, each step will be described.
  • step S10 silicon carbide semiconductor layer 100 is prepared.
  • Silicon carbide semiconductor layer 100 is prepared, for example, by epitaxial growth and ion implantation on single crystal substrate 80.
  • n drift layer 81 to be a part of silicon carbide semiconductor layer 100 is formed on single crystal substrate 80 by epitaxial growth.
  • the single crystal substrate 80 can be obtained by slicing an ingot (not shown) made of, for example, polytype 4H hexagonal SiC.
  • the epitaxial growth of the n drift layer 81 is performed by a CVD method using, for example, a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) as a source gas and using, for example, hydrogen gas (H 2 ) as a carrier gas. Can be done. At this time, it is preferable to introduce, for example, nitrogen (N) or phosphorus (P) as impurities.
  • the upper surface of n drift layer 81 obtained in this way becomes main surface MP of silicon carbide semiconductor layer 100.
  • n drift layer 81 p body layer 82, n + layer 83 and p contact region 84 are formed in n drift layer 81. These can be formed, for example, by ion implantation on the entire surface of n drift layer 81.
  • an impurity such as Al for imparting a p-type is ion-implanted.
  • an impurity for imparting an n-type such as phosphorus (P) is ion-implanted.
  • a conventionally known implantation mask such as a photoresist is used.
  • epitaxial growth accompanied by addition of impurities may be performed.
  • the heat treatment temperature at this time is preferably 1500 ° C. or higher and 1900 ° C. or lower, for example, about 1700 ° C.
  • the heat treatment time can be about 30 minutes, for example.
  • the atmosphere of the heat treatment is preferably an inert gas atmosphere, for example, an argon (Ar) atmosphere is preferable.
  • Silicon carbide semiconductor layer 100 is prepared as described above.
  • step S20 upper insulating film 60 having opening OP is formed on main surface MP of silicon carbide semiconductor layer 100.
  • the upper insulating film 60 is formed on the main surface MP.
  • the upper insulating film 60 is made of, for example, silicon oxide (SiO 2 ), silicon nitride (SiN), silicon nitride oxide (SiON), or the like, and can be formed by, for example, a thermal oxidation method or a CVD method.
  • the upper insulating film 60 is preferably formed such that the thickness t2 is thicker than the thickness t1 of the portion of the gate insulating film 91 to be formed later that covers the sidewall SW of the trench TR.
  • an opening OP is formed in the upper insulating film 60.
  • the opening OP can be formed by removing a part of the upper insulating film 60 by etching using, for example, CF 4 or CHF 3 .
  • trench TR is formed in the region of silicon carbide semiconductor layer 100 under opening OP using upper insulating film 60 formed in step S20 as a mask.
  • trench TQ having a side wall substantially perpendicular to main surface MP is formed in a region where trench TR is to be formed.
  • the trench TQ can be formed by, for example, reactive ion etching (RIE) or inductively coupled plasma (ICP) -RIE.
  • RIE reactive ion etching
  • ICP inductively coupled plasma
  • ICP-RIE using SF 6 or a mixed gas of SF 6 and O 2 as a reaction gas can be used.
  • trench TR having bottom portion BT and side wall SW inclined with respect to main surface MP is formed.
  • the upper insulating film 60 has a portion protruding into the trench TR.
  • a method of forming such trench TR for example, a method of performing thermal etching in trench TQ (FIG. 7) is suitable.
  • the thermal etching can be performed, for example, by heating in an atmosphere containing a reactive gas having at least one or more types of halogen atoms.
  • the at least one halogen atom includes at least one of a chlorine (Cl) atom and a fluorine (F) atom.
  • This atmosphere is, for example, Cl 2 , BCl 3 , SF 6 or CF 4 .
  • thermal etching is performed using a mixed gas of chlorine gas and oxygen gas as a reaction gas and a heat treatment temperature of, for example, 700 ° C. or more and 1000 ° C. or less.
  • the reaction gas may contain a carrier gas in addition to the above-described chlorine gas and oxygen gas.
  • a carrier gas for example, nitrogen (N 2 ) gas, argon (Ar) gas, helium (He) gas, or the like can be used.
  • the SiC etching rate is, for example, about 70 ⁇ m / hour.
  • the upper insulating film 60 made of SiO 2 has a very high selectivity with respect to SiC, so that it is not substantially etched during the etching of SiC.
  • the upper insulating film 60 has a portion protruding into the trench TR.
  • the upper corner portion CN that is a connection portion between the main surface MP and the sidewall SW is protected by the upper insulating film 60.
  • Step S40 forms gate insulating film 91 that covers each of bottom portion BT of trench TR and sidewall SW while upper insulating film 60 remains.
  • the upper insulating film 60 which is a mask for positioning the trench TR is removed before the gate insulating film 91 is formed.
  • the electric field concentration on the upper corner portion CN can be reduced by leaving the upper insulating film 60 remaining.
  • gate insulating film 91 is formed with upper insulating film 60 remaining.
  • the gate insulating film 91 is preferably formed by thermal oxidation. Thermal oxidation can be performed at a temperature of 1250 ° C. or higher in an atmosphere containing oxygen, for example.
  • NO annealing using carbon monoxide (NO) gas as an atmospheric gas may be performed.
  • NO annealing can be performed, for example, by holding at a temperature of 1100 ° C. or higher and 1300 ° C. or lower for about 1 hour.
  • nitrogen atoms are introduced into the interface region between gate insulating film 91 and p body layer 82.
  • formation of interface states in the interface region is suppressed, and channel mobility is improved.
  • a gas other than NO gas may be used as the atmospheric gas.
  • Ar annealing using argon (Ar) as an atmospheric gas may be performed.
  • the heating temperature for Ar annealing is preferably higher than the heating temperature for the aforementioned NO annealing and lower than the melting point of the gate insulating film 91.
  • the holding time of the heating temperature is, for example, about 1 hour. Thereby, the formation of interface states in the interface region between gate insulating film 91 and p body layer 82 is further suppressed, and the channel mobility can be further improved.
  • the atmospheric gas other inert gas such as nitrogen gas can be used instead of Ar.
  • gate electrode 92 is formed on at least gate insulating film 91.
  • “formed at least on the gate insulating film 91” means that the gate electrode 92 may be formed so as to extend, for example, to the upper surface of the upper insulating film 60 (FIG. 10), or It shows that it may be formed only on the gate insulating film 91.
  • the gate electrode 92 is made of polysilicon containing an impurity such as phosphorus, and can be formed by a CVD method.
  • the gate electrode 92 is preferably formed by the LP-CVD method.
  • a material to be the gate electrode 92 can be deposited also below the portion where the upper insulating film 60 protrudes into the trench TR.
  • the formation of the gate electrode 92 by the LP-CVD method can be performed, for example, using silane as a reaction gas, a temperature of about 500 ° C. to 700 ° C., and a pressure of about 0.1 Torr to 10 Torr.
  • a part of the gate electrode 92 extending on the upper surface of the upper insulating film 60 is removed.
  • a part of the gate electrode 92 can be removed by patterning by photolithography and RIE, for example.
  • the entire portion of the gate electrode 92 extending on the upper surface of the upper insulating film 60 can be etched back by RIE.
  • upper end portion ET of gate electrode 92 is located at the same depth as the upper surface of upper insulating film 60 in the depth direction of trench TR, and silicon carbide semiconductor device 301 shown in FIG. 22 is manufactured. Can do.
  • interlayer insulating film 93 is formed so as to cover the exposed surface of gate electrode 92 and the upper surface of upper insulating film 60.
  • etching is performed so that openings are formed in interlayer insulating film 93 and upper insulating film 60. Through this opening, each of n + layer 83 and p contact region 84 is exposed at main surface MP.
  • source electrode 94 in contact with each of n + layer 83 and p contact region 84 is formed on main surface MP.
  • drain electrode 98 is formed on the back surface opposite to the main surface on which n drift layer 81 is formed.
  • source wiring layer 95 electrically connected to source electrode 94 is formed on interlayer insulating film 93.
  • the electric field concentration on upper corner portion CN is alleviated, and the silicon carbide semiconductor device of the present embodiment having a high breakdown voltage can be manufactured.

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Abstract

　炭化珪素半導体装置は、主面（ＭＰ）を有する炭化珪素半導体層（１００）を備え、主面（ＭＰ）には、底部（ＢＴ）と主面（ＭＰ）に対して傾斜する側壁（ＳＷ）とを有するトレンチ（ＴＲ）が設けられ、さらに底部（ＢＴ）および側壁（ＳＷ）の各々を覆うゲート絶縁膜（９１）と、少なくともゲート絶縁膜（９１）上に設けられたゲート電極（９２）と、主面（ＭＰ）上に設けられ、トレンチ（ＴＲ）の内部に突出した部位を有する上部絶縁膜（６０）と、を備える。

Description

炭化珪素半導体装置およびその製造方法
　本発明は炭化珪素半導体装置およびその製造方法に関する。
　炭化珪素（以下「ＳｉＣ」とも記す）は、次世代のパワー半導体装置用の材料として有望視されている。特に近年は、パワースイッチング素子として有力であるＳｉＣを用いたトレンチ型のＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）の開発が盛んに行なわれている（たとえば、特許第５２０９１５２号公報（特許文献１）参照。）。
特許第５２０９１５２号公報
　トレンチ型ＭＯＳＦＥＴは、プレーナ型に比べ単位面積当たりのセル個数を高密度に敷き詰めることができるため低抵抗化に有利である。しかしその反面、トレンチ構造に起因した高電界の発生により耐圧が低下するという課題を有している。
　従来、トレンチ型ＭＯＳＦＥＴにおいてトレンチの底部は高電界が印加されやすい部分として知られている。そして、この部分のゲート絶縁膜を厚く形成することにより耐圧の改善が図られてきた。
　また近年では、トレンチ側壁の上端にも高電界が印加されやすい部分が存在することが明らかになってきている。図２３を参照してこの部分について説明する。図２３は参考例としてのトレンチ型ＭＯＳＦＥＴの構成の一例を示す断面図である。図２３に示すように、参考例の炭化珪素半導体装置９０１は、炭化珪素半導体層９００の主面ＭＰとトレンチＴＲの側壁ＳＷとの接続部に、ゲート絶縁膜１９１に向かって突出する上部角部ＣＮを含んでいる。ここで上部角部ＣＮにはゲート電極１９２／ゲート絶縁膜１９１／ｎ＋型ＳｉＣ層１８３からなるＭＯＳ構造が形成されている。そして上部角部ＣＮには、ゲート駆動時に１５～２０Ｖ程度の電圧が印加される。ゲート絶縁膜１９１の厚さは典型的には５０～６０ｎｍの厚さであるため、前述の電圧が印加されると、上部角部ＣＮに接するゲート絶縁膜１９１には３～４ＭＶ／ｃｍという電界が印加されることとなる。
　さらに図２３のような構造ではゲート電極１９２が上部角部ＣＮを覆うように配置されている。したがって、上部角部ＣＮには複数の方向よりゲート電極１９２からの電界が集中することになる。
　このように上部角部ＣＮに局所的に電界が集中すると、その部分と接するゲート絶縁膜１９１にＦＮ（Ｆｏｗｌｅｒ－Ｎｏｒｄｈｅｉｍ）トンネル電流と呼ばれるリーク電流が発生して、ゲート絶縁膜１９１の寿命を低下させる。特許文献１では上部角部ＣＮの形状を丸みを帯びた形状とすることにより、当該部分に印加される電界を緩和する方法が提案されている。しかしながら、炭化珪素半導体装置には更なる耐圧の向上が望まれており、この点においては未だ改善の余地が残されている。
　上記の課題に鑑みて、高耐圧を有する炭化珪素半導体装置を提供することを目的とする。
　本発明の一態様に係る炭化珪素半導体装置は、主面を有する炭化珪素半導体層を備え、主面には、底部と主面に対して傾斜する側壁とを有するトレンチが設けられ、さらに底部および側壁の各々を覆うゲート絶縁膜と、少なくともゲート絶縁膜上に設けられたゲート電極と、主面上に設けられ、トレンチの内部に突出した部位を有する上部絶縁膜と、を備える。
　上記によれば、高耐圧を有する炭化珪素半導体装置を提供することができる。
本発明の一実施形態における炭化珪素半導体装置の構成の一例を概略的に示す断面図であり、図２の線Ｉ－Ｉに沿う部分断面図である。 図１の炭化珪素半導体装置が有する炭化珪素半導体層の形状を概略的に示す部分斜視図である。 本発明の一実施形態における炭化珪素半導体装置の製造過程の一部を概略的に示す部分断面図である。 本発明の一実施形態における炭化珪素半導体装置の製造過程の一部を概略的に示す部分断面図である。 本発明の一実施形態における炭化珪素半導体装置の製造過程の一部を概略的に示す部分断面図である。 本発明の一実施形態における炭化珪素半導体装置の製造過程の一部を概略的に示す部分断面図である。 本発明の一実施形態における炭化珪素半導体装置の製造過程の一部を概略的に示す部分断面図である。 本発明の一実施形態における炭化珪素半導体装置の製造過程の一部を概略的に示す部分断面図である。 本発明の一実施形態における炭化珪素半導体装置の製造過程の一部を概略的に示す部分断面図である。 本発明の一実施形態における炭化珪素半導体装置の製造過程の一部を概略的に示す部分断面図である。 本発明の一実施形態における炭化珪素半導体装置の製造過程の一部を概略的に示す部分断面図である。 本発明の一実施形態における炭化珪素半導体装置の製造過程の一部を概略的に示す部分断面図である。 炭化珪素半導体装置が有する炭化珪素半導体層の表面の微細構造を概略的に示す部分断面図である。 ポリタイプ４Ｈの六方晶における（０００－１）面の結晶構造を示す図である。 図１４の線ＸＶ－ＸＶに沿う（１１－２０）面の結晶構造を示す図である。 図１３の複合面の表面近傍における結晶構造を（１１－２０）面内において示す図である。 図１３の複合面を（０１－１０）面から見た図である。 巨視的に見たチャネル面および（０００－１）面の間の角度と、チャネル移動度との関係の一例を、熱エッチングが行われた場合と行われなかった場合との各々について示すグラフである。 チャネル方向および＜０－１１－２＞方向の間の角度と、チャネル移動度との関係の一例を示すグラフである。 図１３の変形例を示す図である。 本発明の一実施形態における炭化珪素半導体装置の製造方法の概略を示すフローチャートである。 本発明の一実施形態における炭化珪素半導体装置の構成の変形例を概略的に示す部分断面図である。 参考例の炭化珪素半導体装置の構成の一例を概略的に示す部分断面図である。
　以下、本発明に係わる実施形態についてさらに詳細に説明する。なお以下の図面において同一または相当する部分には同一の参照符号を付し、その説明は繰り返さない。また本明細書中の結晶学的な記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面｛｝でそれぞれ示すものとする。また結晶学上の指数が負であることは、通常、”－”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付すことで表現するものとする。
　［本願発明の実施形態の説明］
　まず、本願発明の実施形態（以下「本実施形態」とも記す）の概要を以下の（１）～（１０）に列記して説明する。
　本発明者は、上記課題を解決するため鋭意研究を行なったところ、炭化珪素半導体層にトレンチを形成する際に用いられるマスク層を利用することにより、上部角部に印加される電界を大幅に緩和できるとの知見を得、該知見に基づき更に検討を重ねることにより本実施形態を完成させるに至った。すなわち、本実施形態に係る炭化珪素半導体装置は以下の構成を備える。
　（１）本実施形態の炭化珪素半導体装置は、主面ＭＰを有する炭化珪素半導体層１００を備え、主面ＭＰには、底部ＢＴと主面ＭＰに対して傾斜する側壁ＳＷとを有するトレンチＴＲが設けられ、さらに底部ＢＴおよび側壁ＳＷの各々を覆うゲート絶縁膜９１と、少なくともゲート絶縁膜９１上に設けられたゲート電極９２と、主面ＭＰ上に設けられトレンチＴＲの内部に突出した部位を有する上部絶縁膜６０と、を備える。
　前述のように、主面ＭＰとトレンチＴＲの側壁ＳＷとの接続部には高電界が印加されやすい部分である上部角部ＣＮが存在する。本実施形態の炭化珪素半導体装置では、主面ＭＰ上にトレンチＴＲの内部に突出した部位を有する上部絶縁膜６０が設けられ、ゲート電極９２が上部角部ＣＮから遠ざけられている。すなわち上部角部ＣＮが上部絶縁膜６０によって保護されている。これにより上部角部ＣＮへの電界集中が大きく緩和され、炭化珪素半導体装置の耐圧が向上する。
　（２）上部絶縁膜６０の厚さｔ２は、ゲート絶縁膜９１のうち側壁ＳＷを覆う部分の厚さｔ１よりも厚いことが好ましい。これにより上部角部ＣＮへの電界集中をより一層緩和することができる。
　（３）ゲート電極９２の上端部ＥＴは、トレンチＴＲの深さ方向において、上部絶縁膜６０の上部表面と同じ深さに位置するか、または同深さ方向において上部表面よりも下に位置することが好ましい。これにより上部角部ＣＮへの電界集中をより一層緩和することができる。
　（４）側壁ＳＷは、炭化珪素半導体層１００の｛０００１｝面に対して５０°以上７０°以下の傾斜角を有することが好ましい。側壁ＳＷの傾斜角が上記範囲を占める場合に当該側壁ＳＷにチャネル領域を設けることによってチャネル抵抗を低減することができる。
　（５）側壁ＳＷには、面方位｛０－３３－８｝を有する第１の面Ｓ１を含む表面が設けられていることが好ましい。このような面にチャネル領域が形成されることにより、チャネル抵抗を低減することができる。
　（６）本実施形態は上記の炭化珪素半導体装置の製造方法にも係わり、該製造方法は、主面ＭＰを有する炭化珪素半導体層１００を準備する工程Ｓ１０と、主面ＭＰ上に開口部ＯＰを有する上部絶縁膜６０を形成する工程Ｓ２０と、上部絶縁膜６０をマスクとして、開口部ＯＰ下の炭化珪素半導体層１００の領域に、底部ＢＴと主面ＭＰに対して傾斜する側壁ＳＷとを有するトレンチＴＲを形成する工程Ｓ３０と、を備え、上部絶縁膜６０はトレンチＴＲの内部に突出した部位を有し、さらに上部絶縁膜６０が残存している状態で、底部ＢＴおよび側壁ＳＷの各々を覆うゲート絶縁膜９１を形成する工程Ｓ４０と、少なくともゲート絶縁膜９１上にゲート電極９２を形成する工程Ｓ５０と、を備える。
　上記の製造方法によれば、トレンチＴＲの形成のために用いられるマスク層を利用して、トレンチＴＲの内部に突出した部位を有する上部絶縁膜６０を容易に形成することができる。そして上部角部ＣＮへの電界集中が緩和され、高耐圧を有する炭化珪素半導体装置を製造することができる。
　（７）ゲート電極９２を形成する工程Ｓ５０は、ゲート電極９２が上部絶縁膜６０の上部表面上にまで延在するようにゲート電極９２を形成する工程と、ゲート電極９２のうち上部絶縁膜６０の上部表面上に延在する部分を除去する工程と、を含むことが好ましい。これにより、更に耐圧が向上した炭化珪素半導体装置を製造することができる。
　（８）ゲート電極９２を形成する工程Ｓ５０は、低圧化学気相成長法によってゲート電極９２を形成する工程を含むことが好ましい。低圧化学気相成長（ＬＰ－ＣＶＤ：Ｌｏｗ　Ｐｒｅｓｓｕｒｅ－Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いることにより、たとえば上部絶縁膜６０がトレンチＴＲの内部に突出する部位の下側にもゲート電極９２となるべき材料を堆積させることができる。
　（９）上部絶縁膜６０を形成する工程Ｓ２０において、上部絶縁膜６０はゲート絶縁膜９１のうち側壁ＳＷを覆う部分の厚さよりも厚く形成されることが好ましい。これにより、上部角部ＣＮへの電界集中がより一層緩和された炭化珪素半導体装置を製造することができる。
　（１０）トレンチＴＲを形成する工程Ｓ３０は、熱エッチングにより炭化珪素半導体層１００をエッチングする工程を含むことが好ましい。熱エッチングを用いてトレンチＴＲを形成することにより、炭化珪素半導体層１００の主面ＭＰに対して傾斜する側壁ＳＷを有するトレンチＴＲを容易に形成することができる。
　［本願発明の実施形態の詳細］
　以下、本実施形態に係る炭化珪素半導体装置についてより詳細に説明するが、本実施形態はこれらに限定されるものではない。
　＜炭化珪素半導体装置＞
　図１に示す本実施形態に係る炭化珪素半導体装置２０１はトレンチ構造を有する縦型ＭＯＳＦＥＴとして構成されている。炭化珪素半導体装置２０１は、単結晶基板８０と、炭化珪素半導体層１００（エピタキシャル層）と、上部絶縁膜６０と、ゲート絶縁膜９１と、ゲート電極９２と、層間絶縁膜９３と、ソース電極９４と、ソース配線層９５と、ドレイン電極９８とを有する。
　炭化珪素半導体層１００の上面である主面ＭＰには、底部ＢＴと主面ＭＰに対して傾斜する側壁ＳＷとを有するトレンチＴＲが設けられている。そして炭化珪素半導体装置２０１では側壁ＳＷに沿ってチャネル領域が形成される。
　炭化珪素半導体層１００は、主面ＭＰと側壁ＳＷとの接続部に上部角部ＣＮを含んでいる。上部角部ＣＮは後述するｎ＋層８３の一部である。ｎ＋層８３は電子を豊富に含む層であるため、上部角部ＣＮにゲート電極９２からの電界が集中すると、電子が上部角部ＣＮに一斉に集まりリーク電流が発生する可能性がある。
　本実施形態では主面ＭＰ上にトレンチＴＲの内部に突出した部位を有する上部絶縁膜６０が形成されている。上部絶縁膜６０はトレンチＴＲの内部に突出した部位を有することで上部角部ＣＮを確実に保護する。このため、上部絶縁膜６０によってゲート電極９２と上部角部ＣＮとの間の距離が規制され、ゲート電極９２からの電界が大幅に緩和される。したがって、炭化珪素半導体装置２０１は高耐圧を有することができる。
　上部絶縁膜６０の材質は特に限定されない。たとえば、酸化珪素（ＳｉＯ2）膜や窒化珪素（ＳｉＮ）膜、窒化酸化珪素膜（ＳｉＯＮ）等から構成することができる。また、たとえばトレンチＴＲの形成のために用いられるマスク層を利用して上部絶縁膜６０とすることもできる。マスク層を利用する場合、上部絶縁膜６０としてはＳｉＯ2膜が好適である。
　本実施形態において上部絶縁膜６０はトレンチＴＲの内部に突出した部位を有する。該部位の幅Ｗ（上部角部ＣＮと上部絶縁膜６０のトレンチＴＲ側の側端部との水平方向の距離）は１５０ｎｍ以上であることが好ましく、より好ましくは３００ｎｍ以上であり、さらに好ましくは５００ｎｍ以上である。該部位の幅Ｗが大きい程、電界集中を緩和できるからである。なお幅Ｗの上限値は特に限定されないが、装置の微細化の観点から１０００ｎｍ以下であることが好ましい。
　上部絶縁膜６０の厚さｔ２は、ゲート絶縁膜９１のうち側壁ＳＷを覆う部分の厚さｔ１よりも厚いことが好ましい。「ゲート絶縁膜９１のうち側壁ＳＷを覆う部分の厚さｔ１」とは、すなわちゲート絶縁膜９１のうちチャネル領域を覆う部分の厚さを意味する。これにより上部角部ＣＮへの電界集中を緩和しつつ、効率的にゲート電圧を印加することができる。具体的には上部絶縁膜６０の厚さｔ２は、ｔ２≧１．５ｔ１となる関係を満たすことが好ましい。さらに具体的には上部絶縁膜６０の厚さｔ２は、好ましくは５０ｎｍ以上であり、より好ましくは６０ｎｍ以上であり、さらに好ましくは７０ｎｍ以上である。また、上部絶縁膜６０の厚さｔ２は、たとえば８０ｎｍ以下である。
　図１に示す炭化珪素半導体装置２０１において、ゲート電極９２は上部絶縁膜６０の上部表面上にまで延在している。ここで、より電界緩和効果を高めるとの観点から、ゲート電極９２は上部絶縁膜６０の上部表面上において、上部角部ＣＮの直上の位置よりもトレンチＴＲの内側に位置することが好ましい。具体的には、ゲート電極９２の側端部ＥＳと上部絶縁膜６０の上部表面上における上部角部ＣＮの直上の位置との水平方向の距離ｄは、好ましくは１５０ｎｍ以上であり、より好ましくは３００ｎｍ以上であり、さらに好ましくは５００ｎｍ以上である。
　以下、炭化珪素半導体装置２０１のその他の構成について説明する。なお以下の説明において各層または領域における導電型はあくまでも例示であり、各層または領域はこれらと異なる導電型を有していてもよい。
　炭化珪素半導体層１００は、単結晶基板８０上にエピタキシャル成長させられたＳｉＣ層である。単結晶基板８０はｎ型の導電型を有する。炭化珪素半導体層１００はポリタイプ４Ｈの六方晶の結晶構造を有する。かかる結晶構造を採用することにより、炭化珪素半導体装置２０１のオン抵抗を低くすることができる。炭化珪素半導体層１００は、ｎドリフト層８１と、ｐボディ層８２と、ｎ＋層８３と、ｐコンタクト領域８４とを有する。
　ｎドリフト層８１はｎ型の導電型を有する。ｎドリフト層８１の不純物濃度は、単結晶基板８０の不純物濃度よりも低いことが好ましい。ここでｎドリフト層８１の不純物濃度は、好ましくは１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下である。
　ｐボディ層８２はｐ型の導電型を有する。ｐボディ層８２はｎドリフト層８１内に設けられている。ｐボディ層８２の不純物濃度は５×１０15ｃｍ-3以上２×１０18ｃｍ-3以下であることが好ましく、たとえば１×１０18ｃｍ-3程度とすることができる。
　ｎ＋層８３およびｐコンタクト領域８４はｐボディ層８２内に設けられている。ｎ＋層８３およびｐコンタクト領域８４は主面ＭＰの一部を構成している。
　ここでトレンチＴＲの底部ＢＴにはｎドリフト層８１が表出しており、側壁ＳＷにはｎドリフト層８１の一部、ｐボディ層８２およびｎ＋層８３が表出している。そしてゲート絶縁膜９１は底部ＢＴおよび側壁ＳＷの各々を覆っている。さらにゲート電極９２はゲート絶縁膜９１および上部絶縁膜６０上に設けられている。これにより、側壁ＳＷに表出したｐボディ層８２に沿ってチャネル領域が形成される。
　ここで、図２を参照して炭化珪素半導体層１００の形状を説明する。図２は、図１の炭化珪素半導体装置２０１が有する炭化珪素半導体層１００の形状を概略的に示す部分斜視図である。図２に示すようにトレンチＴＲは、ハニカム構造の網目を構成するように伸びており、トレンチＴＲの底部ＢＴには、ｎドリフト層８１が表出している。そして、側壁ＳＷは六角錐台（メサ構造）の斜面をなすように形成されており、側壁ＳＷにはｎドリフト層８１の一部とｐボディ層８２とｎ＋層８３とが表出している。主面ＭＰはメサ構造の頂面を構成しており、平面視では六角形状を有している。ｐコンタクト領域８４はメサ構造において頂面のほぼ中央に形成され、その平面形状は六角形（頂面）と相似形である。
　そして主面ＭＰと側壁ＳＷとの接続部には上部角部ＣＮが形成されている。本実施形態では主面ＭＰ上に上部絶縁膜６０（図２には図示せず）が形成され、上部絶縁膜６０は庇状にトレンチＴＲの内部に突出している。
　再び図１を参照してソース電極９４は、ｎ＋層８３およびｐコンタクト領域８４の各々に接して、ｎ＋層８３およびｐコンタクト領域８４上に設けられている。層間絶縁膜９３は、ゲート電極９２および上部絶縁膜６０上に設けられ、ゲート電極９２とソース電極９４との間を絶縁している。ソース配線層９５は層間絶縁膜９３およびソース電極９４に接して、これらの上に形成されている。またドレイン電極９８は炭化珪素半導体層１００の主面ＭＰとは反対の下面に単結晶基板８０を介して設けられている。
　（特殊面）
　前述のように本実施形態において、トレンチＴＲは主面ＭＰに対して傾斜する側壁ＳＷを有する。側壁ＳＷは炭化珪素半導体層１００の｛０００１｝面に対して５０°以上７０°以下の傾斜角を有することが好ましく、炭化珪素半導体層１００の（０００－１）面に対して５０°以上７０°以下の傾斜角を有することがより好ましい。これにより側壁ＳＷに表出したｐボディ層８２に沿って形成されたチャネル領域において、チャネル抵抗が低減されるからである。なお、該傾斜角はより好ましくは５４°以上６６°以下であり、さらに好ましくは５８°以上６２°以下である。
　さらに側壁ＳＷは、特にｐボディ層８２上の部分において、所定の結晶面（以下「特殊面」と称する。）を有することが好ましい。具体的には側壁ＳＷには、面方位｛０－３３－８｝を有する第１の面Ｓ１を含む表面が設けられていることが好ましい。以下、この特殊面について詳しく説明する。
　特殊面が設けられた側壁ＳＷは図１３に示すように面方位｛０－３３－８｝を有する面Ｓ１（第１の面）を含む。換言すればトレンチＴＲの側壁ＳＷ上においてｐボディ層８２には、面Ｓ１を含む表面が設けられている。面Ｓ１は好ましくは面方位（０－３３－８）を有する。
　そして、より好ましくは側壁ＳＷは面Ｓ１を微視的に含み、側壁ＳＷはさらに面方位｛０－１１－１｝を有する面Ｓ２（第２の面）を微視的に含む。ここで「微視的」とは、「原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に」ということを意味している。このように微視的な構造の観察方法としては、たとえばＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）を用いることができる。なお、面Ｓ２は好ましくは面方位（０－１１－１）を有する。
　さらに好ましくは側壁ＳＷの面Ｓ１および面Ｓ２は、面方位｛０－１１－２｝を有する複合面ＳＲを構成している。すなわち複合面ＳＲは、面Ｓ１および面Ｓ２が周期的に繰り返されることによって構成されている。このような周期的構造は、たとえばＴＥＭまたはＡＦＭ（Ａｔｏｍｉｃ　Ｆｏｒｃｅ　Ｍｉｃｒｏｓｃｏｐｙ）により観察することができる。この場合、複合面ＳＲは｛０００－１｝面に対して巨視的に６２°のオフ角を有する。ここで「巨視的」とは、「原子間隔程度の寸法を有する微細構造を無視する」ことを意味している。このように巨視的なオフ角の測定方法としては、たとえば一般的なＸ線回折を用いた方法を挙げることができる。また複合面ＳＲは面方位（０－１１－２）を有することが好ましい。この場合、複合面ＳＲは（０００－１）面に対して巨視的に６２°のオフ角を有する。
　また、好ましくはチャネル面上においてキャリアが流れる方向（すなわちＭＯＳＦＥＴの厚さ方向（図１等における縦方向））であるチャネル方向ＣＤは、上述した周期的繰り返しが行なわれる方向に沿っている。次に複合面ＳＲの詳細な構造について説明する。
　一般にポリタイプ４ＨのＳｉＣ単結晶を（０００－１）面から見ると、図１４に示すように、Ｓｉ原子（またはＣ原子）は、Ａ層の原子（図中の実線）と、この下に位置するＢ層の原子（図中の破線）と、この下に位置するＣ層の原子（図中の一点鎖線）と、この下に位置するＢ層の原子（図示せず）とが繰り返し設けられている。つまり４つの層ＡＢＣＢを１周期としてＡＢＣＢＡＢＣＢＡＢＣＢ・・・のような周期的な積層構造が設けられている。
　図１５に示すように、（１１－２０）面（図１４の線ＸＶ－ＸＶの断面）において、上述した１周期を構成する４つの層ＡＢＣＢの各層の原子は、（０－１１－２）面に完全に沿うようには配列されていない。図１５においてはＢ層の原子の位置を通るように（０－１１－２）面が示されており、この場合、Ａ層およびＣ層の各々の原子は（０－１１－２）面からずれていることがわかる。このため、炭化珪素単結晶の表面の巨視的な面方位、すなわち原子レベルの構造を無視した場合の面方位が（０－１１－２）に限定されたとしても、この表面は、微視的には様々な構造をとり得る。
　図１６に示すように、複合面ＳＲは、面方位（０－３３－８）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。面Ｓ１および面Ｓ２の各々の長さは、Ｓｉ原子（またはＣ原子）の原子間隔の２倍である。なお面Ｓ１および面Ｓ２が平均化された面は、（０－１１－２）面に対応する。
　図１７に示すように、複合面ＳＲを（０１－１０）面から見て単結晶構造は、部分的に見て立方晶と等価な構造（面Ｓ１の部分）を周期的に含んでいる。具体的には複合面ＳＲは、上述した立方晶と等価な構造における面方位（００１）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。このように、立方晶と等価な構造における面方位（００１）を有する面（図１７においては面Ｓ１）と、この面につながりかつこの面方位と異なる面方位を有する面（図１７においては面Ｓ２）とによって表面を構成することは４Ｈ以外のポリタイプにおいても可能である。ポリタイプは、たとえば６Ｈまたは１５Ｒであってもよい。
　次に図１８を参照して、側壁ＳＷの結晶面と、チャネル面の移動度ＭＢとの関係について説明する。図１８のグラフにおいて、横軸はチャネル面を有する側壁ＳＷの巨視的な面方位と（０００－１）面とのなす角度Ｄ１（°）を示し、縦軸は移動度ＭＢを示す。プロット群ＣＭは側壁ＳＷが熱エッチングによる特殊面として仕上げられた場合に対応し、プロット群ＭＣはそのような熱エッチングがなされない場合に対応する。なお熱エッチングについては後述する。
　プロット群ＭＣにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０－３３－８）のときに最大となった。この理由は、熱エッチングが行われない場合、すなわちチャネル表面の微視的な構造が特に制御されない場合においては、巨視的な面方位が（０－３３－８）とされることによって、微視的な面方位（０－３３－８）、つまり原子レベルまで考慮した場合の面方位（０－３３－８）が形成される割合が確率的に高くなったためと考えられる。
　一方、プロット群ＣＭにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０－１１－２）のとき（矢印ＥＸ）に最大となった。この理由は、図１６および図１７に示すように、面方位（０－３３－８）を有する多数の面Ｓ１が面Ｓ２を介して規則正しく稠密に配置されることで、チャネル面の表面において微視的な面方位（０－３３－８）が占める割合が高くなったためと考えられる。
　なお移動度ＭＢは複合面ＳＲ上において方位依存性を有する。図１９に示すグラフにおいて、横軸はチャネル方向と＜０－１１－２＞方向との間の角度Ｄ２（°）を示し、縦軸はチャネル面の移動度ＭＢ（任意単位）を示す。破線はグラフを見やすくするために補助的に付してある。このグラフから、チャネル移動度ＭＢを大きくするには、チャネル方向ＣＤ（図１３）が有する角度Ｄ２は、０°以上６０°以下であることが好ましく、ほぼ０°であることがより好ましいことがわかった。
　図２０に示すように、側壁ＳＷは複合面ＳＲに加えてさらに面Ｓ３（第３の面）を含んでもよい。より具体的には、面Ｓ３および複合面ＳＲが周期的に繰り返されることによって構成された複合面ＳＱを側壁ＳＷが含んでもよい。この場合、側壁ＳＷの｛０００－１｝面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が｛０－３３－８｝面となる表面がある。より好ましくは、側壁ＳＷの（０００－１）面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が（０－３３－８）面となる表面がある。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭにより観察し得る。
　上述した理由により、トレンチＴＲの側壁ＳＷ（図１）上においてｐボディ層８２には、面方位｛０－３３－８｝を有する面Ｓ１（図１３）を含む表面が設けられていることが好ましい。これにより炭化珪素半導体装置２０１のオン抵抗のうち、ｐボディ層８２によって構成されるチャネル部分の抵抗を小さくすることができる。よってｎドリフト層８１の抵抗がより大きくても許容される。よってｎドリフト層８１の不純物濃度をより小さくすることができる。これにより炭化珪素半導体装置の更なる高耐圧化が可能となる。
　なお、この表面は面Ｓ１を微視的に含んでもよく、この表面はさらに面方位｛０－１１－１｝を有する面Ｓ２（図１３）を微視的に含んでもよい。この表面の面Ｓ１およびＳ２は、面方位｛０－１１－２｝を有する複合面ＳＲ（図１３）を構成することが好ましい。またこの表面は｛０００－１｝面に対して、巨視的に６２°±１０°のオフ角を有することがより好ましい。これによりチャネル部分の抵抗をより小さくすることができる。
　＜変形例＞
　次に本実施形態の変形例について説明する。図２２は本実施形態の変形例に係る炭化珪素半導体装置３０１の構成の概略を示す断面図である。炭化珪素半導体装置３０１では、ゲート電極９２の上端部ＥＴがトレンチＴＲの深さ方向において、上部絶縁膜６０の上部表面と同じ深さに位置している点で図１に示す炭化珪素半導体装置２０１と相違する。このようにゲート電極９２が上部絶縁膜６０の上部表面上に被さらないようにすることにより、ゲート電極９２から上部角部ＣＮに印加される電界が横方向からの電界のみに規制される。したがって、上部角部ＣＮへの電界集中をより効率的に緩和することができる。なお、ゲート電極９２の上端部ＥＴは、より好ましくはトレンチＴＲの深さ方向において上部絶縁膜６０の上部表面よりも下に位置する。
　上述した実施形態およびその変形例の説明においては、トレンチＴＲの底部ＢＴがほぼ平坦な面である例を挙げて説明を行なったが、本実施形態においてトレンチＴＲの底部ＢＴの形状はこれらに限定されない。たとえば、トレンチＴＲの断面形状がＶ字形状であり底部ＢＴが線状に形成されていてもよいし、あるいは底部ＢＴが湾曲した形状（Ｕ字形状）を有するものであってもよい。
　＜炭化珪素半導体装置の製造方法＞
　以上に説明した本実施形態に係る炭化珪素半導体装置は、以下に説明する製造方法によって製造することができる。図２１は本実施形態に係る炭化珪素半導体装置の製造方法の概略を示すフローチャートである。図２１に示すように当該製造方法は、工程Ｓ１０、工程Ｓ２０、工程Ｓ３０、工程Ｓ４０および工程Ｓ５０を備える。以下、各工程について説明する。
　（工程Ｓ１０）
　工程Ｓ１０では炭化珪素半導体層１００が準備される。炭化珪素半導体層１００は、たとえば単結晶基板８０上でのエピタキシャル成長およびイオン注入によって準備される。
　図３を参照して、炭化珪素半導体層１００の一部となるべきｎドリフト層８１が単結晶基板８０上にエピタキシャル成長によって形成される。ここで単結晶基板８０は、たとえばポリタイプ４Ｈの六方晶ＳｉＣからなるインゴット（図示せず）をスライスすることによって得ることができる。ｎドリフト層８１のエピタキシャル成長は、原料ガスとして、たとえばシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとして、たとえば水素ガス（Ｈ2）を用いたＣＶＤ法により行なうことができる。この際、不純物として、たとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。このようにして得られたｎドリフト層８１の上面は、炭化珪素半導体層１００の主面ＭＰとなる。
　次に図４を参照してｎドリフト層８１内に、ｐボディ層８２、ｎ＋層８３およびｐコンタクト領域８４が形成される。これらの形成は、たとえばｎドリフト層８１の全面上へのイオン注入によって行なうことができる。ｐボディ層８２およびｐコンタクト領域８４を形成するためのイオン注入では、たとえばＡｌ等のｐ型を付与するための不純物がイオン注入される。また、ｎ＋層８３を形成するためのイオン注入では、たとえばリン（Ｐ）等のｎ型を付与するための不純物がイオン注入される。各層および領域のイオン注入には、従来公知のフォトレジスト等の注入マスク（図示せず）が用いられる。なお、イオン注入の代わりに、不純物の添加を伴うエピタキシャル成長を行なってもよい。
　次に、不純物を活性化するための熱処理が行なわれる。これにより、各不純物領域において所望のキャリアが生成される。このときの熱処理温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理時間は、たとえば３０分程度とすることができる。熱処理の雰囲気は不活性ガス雰囲気であることが好ましく、たとえばアルゴン（Ａｒ）雰囲気が好ましい。以上のようにして炭化珪素半導体層１００が準備される。
　（工程Ｓ２０）
　工程Ｓ２０では炭化珪素半導体層１００の主面ＭＰ上に開口部ＯＰを有する上部絶縁膜６０が形成される。まず図５に示すように、主面ＭＰ上に上部絶縁膜６０が形成される。上部絶縁膜６０は、たとえば酸化珪素（ＳｉＯ2）、窒化珪素（ＳｉＮ）、窒化酸化珪素（ＳｉＯＮ）等からなり、たとえば熱酸化法やＣＶＤ法によって形成することができる。このとき上部絶縁膜６０は、その厚さｔ２が後に形成されるゲート絶縁膜９１のうちトレンチＴＲの側壁ＳＷを覆う部分の厚さｔ１よりも厚くなるように形成されることが好ましい。
　次に図６を参照して上部絶縁膜６０に開口部ＯＰが形成される。開口部ＯＰは、たとえばＣＦ4やＣＨＦ3を用いたエッチングにより、上部絶縁膜６０の一部を除去することにより形成することができる。
　（工程Ｓ３０）
　工程Ｓ３０では、工程Ｓ２０によって形成された上部絶縁膜６０をマスクとして、開口部ＯＰ下の炭化珪素半導体層１００の領域にトレンチＴＲを形成する。まず図７を参照して、トレンチＴＲが形成されるべき領域に、主面ＭＰに対してほぼ垂直な側壁を有するトレンチＴＱが形成される。トレンチＴＱの形成は、たとえば反応性イオンエッチング（ＲＩＥ）や誘導結合プラズマ（ＩＣＰ）－ＲＩＥによって行なうことができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ－ＲＩＥを用いることができる。
　次に図８を参照して、底部ＢＴと主面ＭＰに対して傾斜する側壁ＳＷとを有するトレンチＴＲが形成される。そしてこれにより、上部絶縁膜６０はトレンチＴＲの内部に突出した部位を有することとなる。このようなトレンチＴＲの形成方法としては、たとえばトレンチＴＱ（図７）において熱エッチングを行なう方法が好適である。
　熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行なうことができる。ここで少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣｌ3、ＳＦ6またはＣＦ4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度をたとえば７００℃以上１０００℃以下として、熱エッチングが行われる。
　なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば、窒素（Ｎ2）ガス、アルゴン（Ａｒ）ガス、ヘリウム（Ｈｅ）ガスなどを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度は、たとえば約７０μｍ／時になる。またこの場合に、ＳｉＯ2から作られた上部絶縁膜６０は、ＳｉＣに対する選択比が極めて大きいのでＳｉＣのエッチング中に実質的にエッチングされない。その結果、上部絶縁膜６０はトレンチＴＲの内部に突出する部位を有するようになる。そしてこれにより、主面ＭＰと側壁ＳＷとの接続部である上部角部ＣＮが、上部絶縁膜６０によって保護される。
　（工程Ｓ４０）
　工程Ｓ４０は、上部絶縁膜６０が残存している状態で、トレンチＴＲの底部ＢＴおよび側壁ＳＷの各々を覆うゲート絶縁膜９１を形成する。従来、トレンチＴＲの位置決めのためのマスクである上部絶縁膜６０はゲート絶縁膜９１を形成する前に除去されている。本実施形態では上部絶縁膜６０を残存させることにより、上部角部ＣＮへの電界集中を緩和することができる。
　図９を参照して、上部絶縁膜６０が残存している状態でゲート絶縁膜９１が形成される。ゲート絶縁膜９１は、好ましくは熱酸化により形成される。熱酸化は、たとえば酸素を含む雰囲気中において１２５０℃以上の温度で行なうことができる。
　ゲート絶縁膜９１が形成された後、雰囲気ガスとして一酸化炭素（ＮＯ）ガスを用いるＮＯアニールが行なわれてもよい。ＮＯアニールは、たとえば１１００℃以上１３００℃以下の温度で、１時間程度保持することにより行なうことができる。これにより、ゲート絶縁膜９１とｐボディ層８２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制され、チャネル移動度が向上する。なお窒素原子の導入が可能であれば、ＮＯガス以外のガスが雰囲気ガスとして用いられてもよい。
　ＮＯアニールの後さらに、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行なわれてもよい。Ａｒアニールの加熱温度は、前述のＮＯアニールの加熱温度よりも高く、ゲート絶縁膜９１の融点よりも低いことが好ましい。加熱温度の保持時間は、たとえば１時間程度である。これによりゲート絶縁膜９１とｐボディ層８２との界面領域における界面準位の形成がさらに抑制され、チャネル移動度をより一層向上させることができる。なお雰囲気ガスとしては、Ａｒに代えて窒素ガス等の他の不活性ガスを用いることもできる。
　（工程Ｓ５０）
　次に図１０を参照して、ゲート電極９２が少なくともゲート絶縁膜９１上に形成される。ここで「少なくともゲート絶縁膜９１上に形成される」とは、ゲート電極９２は、たとえば上部絶縁膜６０の上部表面上にまで延在するように形成されてもよいし（図１０）、あるいはゲート絶縁膜９１上にのみ形成されてもよいことを示している。
　ゲート電極９２は、たとえばリン等の不純物を含むポリシリコンから構成され、ＣＶＤ法によって形成することができる。ここでゲート電極９２は、好ましくはＬＰ－ＣＶＤ法によって形成される。ＬＰ－ＣＶＤ法を用いることにより、図１０に示すように上部絶縁膜６０がトレンチＴＲの内部に突出する部位の下側等にもゲート電極９２となるべき材料を堆積させることができる。
　ＬＰ－ＣＶＤ法によるゲート電極９２の形成は、たとえば反応ガスとしてシランを用い、温度を５００℃以上７００℃以下程度、圧力を０．１Ｔｏｒｒ以上１０Ｔｏｒｒ以下程度として行なうことができる。
　次に図１１を参照して、ゲート電極９２のうち上部絶縁膜６０の上部表面上に延在する部分の一部が除去される。ゲート電極９２の一部は、たとえばフォトリソグラフィ法によるパターニングとＲＩＥによって除去することができる。
　この際、ゲート電極９２のうち上部絶縁膜６０の上部表面上に延在する部分をＲＩＥによって全面エッチバックすることもできる。この場合は、ゲート電極９２の上端部ＥＴはトレンチＴＲの深さ方向において、上部絶縁膜６０の上部表面と同じ深さに位置することとなり、図２２に示す炭化珪素半導体装置３０１を製造することができる。
　（後工程）
　その後図１２に示すように、ゲート電極９２の露出面および上部絶縁膜６０の上部表面を覆うように層間絶縁膜９３が形成される。次に層間絶縁膜９３および上部絶縁膜６０に開口部が形成されるようにエッチングが行なわれる。この開口部により主面ＭＰにおいてｎ＋層８３およびｐコンタクト領域８４の各々が露出される。次に主面ＭＰ上においてｎ＋層８３およびｐコンタクト領域８４の各々に接するソース電極９４が形成される。さらに単結晶基板８０において、ｎドリフト層８１が形成された主面側と反対側の裏面上にドレイン電極９８が形成される。
　そして再び図１を参照して、層間絶縁膜９３上にソース電極９４と電気的に接続するソース配線層９５が形成される。以上のようにして、上部角部ＣＮへの電界集中が緩和され、高耐圧を有する本実施形態の炭化珪素半導体装置を製造することができる。
　以上のように本発明の実施形態について説明を行なったが、上述した実施形態およびその変形例の構成を適宜組み合わせることも当初から予定している。
　今回開示された実施形態およびその変形例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　６０　上部絶縁膜、８０，１８１　単結晶基板、８１，１８１　ｎドリフト層、８２，１８２　ｐボディ層、８３　ｎ＋層、１８３　ｎ＋型ＳｉＣ層、８４，１８４　ｐコンタクト領域、９１，１９１　ゲート絶縁膜、９２，１９２　ゲート電極、９３，１９３　層間絶縁膜、９４，１９４　ソース電極、９５，１９５　ソース配線層、９８，１９８　ドレイン電極、１００，９００　炭化珪素半導体層、２０１，３０１，９０１　炭化珪素半導体装置、ＭＰ　主面、ＯＰ　開口部、ＴＲ，ＴＱ　トレンチ、ＢＴ　底部、ＳＷ　側壁、ＣＮ　上部角部、ＥＴ　上端部、ＥＳ　側端部、ｔ１，ｔ２　厚さ、Ｗ　幅、ｄ　距離、Ｓ１，Ｓ２，Ｓ３　面、ＳＲ，ＳＱ　複合面、ＣＤ　方向。

Claims (10)

  1. 　主面を有する炭化珪素半導体層を備え、
    　前記主面には、底部と前記主面に対して傾斜する側壁とを有するトレンチが設けられ、さらに
    　前記底部および前記側壁の各々を覆うゲート絶縁膜と、
    　少なくとも前記ゲート絶縁膜上に設けられたゲート電極と、
    　前記主面上に設けられ、前記トレンチの内部に突出した部位を有する上部絶縁膜と、を備える、炭化珪素半導体装置。
  2. 　前記上部絶縁膜の厚さは、前記ゲート絶縁膜のうち前記側壁を覆う部分の厚さよりも厚い、請求項１に記載の炭化珪素半導体装置。
  3. 　前記ゲート電極の上端部は、前記トレンチの深さ方向において、前記上部絶縁膜の上部表面と同じ深さに位置するか、または前記深さ方向において前記上部表面よりも下に位置する、請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 　前記側壁は、前記炭化珪素半導体層の｛０００１｝面に対して５０°以上７０°以下の傾斜角を有する、請求項１～請求項３のいずれか１項に記載の炭化珪素半導体装置。
  5. 　前記側壁には、面方位｛０－３３－８｝を有する第１の面を含む表面が設けられている、請求項１～請求項４のいずれか１項に記載の炭化珪素半導体装置。
  6. 　主面を有する炭化珪素半導体層を準備する工程と、
    　前記主面上に開口部を有する上部絶縁膜を形成する工程と、
    　前記上部絶縁膜をマスクとして、前記開口部下の前記炭化珪素半導体層の領域に、底部と前記主面に対して傾斜する側壁とを有するトレンチを形成する工程と、を備え、
    　前記上部絶縁膜は前記トレンチの内部に突出した部位を有し、さらに
    　前記上部絶縁膜が残存している状態で、前記底部および前記側壁の各々を覆うゲート絶縁膜を形成する工程と、
    　少なくとも前記ゲート絶縁膜上にゲート電極を形成する工程と、を備える、炭化珪素半導体装置の製造方法。
  7. 　前記ゲート電極を形成する工程は、前記ゲート電極が前記上部絶縁膜の上部表面上にまで延在するように前記ゲート電極を形成する工程と、前記ゲート電極のうち前記上部絶縁膜の前記上部表面上に延在する部分を除去する工程と、を含む、請求項６に記載の炭化珪素半導体装置の製造方法。
  8. 　前記ゲート電極を形成する工程は、低圧化学気相成長法によって前記ゲート電極を形成する工程を含む、請求項６または請求項７に記載の炭化珪素半導体装置の製造方法。
  9. 　前記上部絶縁膜を形成する工程において、前記上部絶縁膜は、前記上部絶縁膜の厚さが前記ゲート絶縁膜のうち前記側壁を覆う部分の厚さよりも厚くなるように形成される、請求項６～請求項８のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  10. 　前記トレンチを形成する工程は、熱エッチングにより前記炭化珪素半導体層をエッチングする工程を含む、請求項６～請求項９のいずれか１項に記載の炭化珪素半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016213419A (ja) * 2015-05-13 2016-12-15 住友電気工業株式会社 炭化珪素半導体装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111261720A (zh) * 2018-12-03 2020-06-09 珠海格力电器股份有限公司 半导体器件及其制备方法
JP7593320B2 (ja) * 2019-08-05 2024-12-03 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
WO2021049801A1 (ko) * 2019-09-10 2021-03-18 한국전기연구원 트렌치 게이트형 ＳｉＣ ＭＯＳＦＥＴ 디바이스 및 그 제조 방법
JP7635718B2 (ja) * 2019-12-20 2025-02-26 住友電気工業株式会社 炭化珪素半導体装置
US20230187504A1 (en) * 2020-07-31 2023-06-15 Rohm Co., Ltd. Sic semiconductor device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11121741A (ja) * 1997-10-14 1999-04-30 Toshiba Corp 半導体装置
JP2005191487A (ja) * 2003-12-26 2005-07-14 Seiko Instruments Inc 半導体装置およびその製造法
WO2012132229A1 (ja) * 2011-03-30 2012-10-04 株式会社日立製作所 トレンチ型ＳｉＣ半導体装置の製造方法
JP2012216701A (ja) * 2011-04-01 2012-11-08 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
WO2013001677A1 (ja) * 2011-06-28 2013-01-03 パナソニック株式会社 半導体装置とその製造方法
WO2013114477A1 (ja) * 2012-01-31 2013-08-08 パナソニック株式会社 半導体装置及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100199997B1 (ko) * 1995-09-06 1999-07-01 오카메 히로무 탄화규소 반도체장치
JP3502531B2 (ja) * 1997-08-28 2004-03-02 株式会社ルネサステクノロジ 半導体装置の製造方法
GB0117949D0 (en) * 2001-07-24 2001-09-19 Koninkl Philips Electronics Nv Trench-gate semiconductor devices and their manufacture
WO2010119789A1 (ja) * 2009-04-13 2010-10-21 ローム株式会社 半導体装置および半導体装置の製造方法
JP2012253293A (ja) * 2011-06-07 2012-12-20 Sumitomo Electric Ind Ltd 半導体装置
JP5209152B1 (ja) 2011-09-22 2013-06-12 パナソニック株式会社 炭化珪素半導体素子およびその製造方法
JP5243671B1 (ja) * 2011-11-21 2013-07-24 パナソニック株式会社 半導体装置及びその製造方法
JP2013232533A (ja) * 2012-04-27 2013-11-14 Rohm Co Ltd 半導体装置および半導体装置の製造方法
CN103426916B (zh) * 2012-05-14 2018-12-04 恩智浦美国有限公司 功率mosfet结构及方法
JP6112700B2 (ja) * 2012-08-17 2017-04-12 ローム株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11121741A (ja) * 1997-10-14 1999-04-30 Toshiba Corp 半導体装置
JP2005191487A (ja) * 2003-12-26 2005-07-14 Seiko Instruments Inc 半導体装置およびその製造法
WO2012132229A1 (ja) * 2011-03-30 2012-10-04 株式会社日立製作所 トレンチ型ＳｉＣ半導体装置の製造方法
JP2012216701A (ja) * 2011-04-01 2012-11-08 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
WO2013001677A1 (ja) * 2011-06-28 2013-01-03 パナソニック株式会社 半導体装置とその製造方法
WO2013114477A1 (ja) * 2012-01-31 2013-08-08 パナソニック株式会社 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016213419A (ja) * 2015-05-13 2016-12-15 住友電気工業株式会社 炭化珪素半導体装置

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