WO2015059966A1

WO2015059966A1 - 表示装置およびその駆動方法

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Publication number: WO2015059966A1
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Inventors: 将紀小原; 野口　登; 宣孝岸
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Abstract

　電流で駆動される自発光型表示素子を備えた表示装置の額縁サイズを従来よりも小さくする。　エミッションドライバ（４００）とエミッション線（ＥＭ）（第１～第３エミッション線（ＥＭ１～ＥＭ３））との間に、エミッションドライバ（４００）から出力された発光イネーブル信号（ＧＧｅｍ）のエミッション線（ＥＭ）への供給を制御するトランジスタ（Ｔｅｍ１～Ｔｅｍ３）が設けられる。このような構成において、トランジスタ（Ｔｅｍ１～Ｔｅｍ３）に与えられる選択信号（ＳＥＬ１～ＳＥＬ３）に基づいて、各サブフレームにはトランジスタ（Ｔｅｍ１～Ｔｅｍ３）のうちの１つがオン状態とされ、かつ、１フレーム期間中にトランジスタ（Ｔｅｍ１～Ｔｅｍ３）はそれぞれ１回ずつオン状態とされる。

Description

表示装置およびその駆動方法

　本発明は、表示装置に関し、より詳しくは、有機ＥＬ表示装置などの電流で駆動される自発光型表示素子を備えた表示装置およびその駆動方法に関する。

　従来より、表示装置が備える表示素子としては、印加される電圧によって輝度が制御される電気光学素子と流れる電流によって輝度が制御される電気光学素子とがある。印加される電圧によって輝度が制御される電気光学素子の代表例としては液晶表示素子が挙げられる。一方、流れる電流によって輝度が制御される電気光学素子の代表例としては有機ＥＬ（Electro Luminescence）素子が挙げられる。有機ＥＬ素子は、ＯＬＥＤ（Organic Light-Emitting Diode）とも呼ばれている。自発光型の電気光学素子である有機ＥＬ素子を使用した有機ＥＬ表示装置は、バックライトおよびカラーフィルタなどを要する液晶表示装置に比べて、容易に薄型化・低消費電力化・高輝度化などを図ることができる。従って、近年、積極的に有機ＥＬ表示装置の開発が進められている。

　有機ＥＬ表示装置の駆動方式として、パッシブマトリクス方式（単純マトリクス方式とも呼ばれる。）とアクティブマトリクス方式とが知られている。パッシブマトリクス方式を採用した有機ＥＬ表示装置は、構造は単純であるものの、大型化および高精細化が困難である。これに対して、アクティブマトリクス方式を採用した有機ＥＬ表示装置（以下「アクティブマトリクス型の有機ＥＬ表示装置」という。）は、パッシブマトリクス方式を採用した有機ＥＬ表示装置に比べて大型化および高精細化を容易に実現できる。

　アクティブマトリクス型の有機ＥＬ表示装置には、複数の画素回路がマトリクス状に形成されている。アクティブマトリクス型の有機ＥＬ表示装置の画素回路は、典型的には、画素を選択する入力トランジスタと、有機ＥＬ素子への電流の供給を制御する駆動トランジスタとを含んでいる。なお、以下においては、駆動トランジスタから有機ＥＬ素子に流れる電流のことを「駆動電流」という場合がある。

　ところで、アクティブマトリクス型の一般的な有機ＥＬ表示装置においては、１個の画素は３個のサブ画素（赤色を表示するＲサブ画素，緑色を表示するＧサブ画素，および青色を表示するＢサブ画素）で構成されている。図３７は、１個のサブ画素を構成する従来の一般的な画素回路９１の構成を示す回路図である。この画素回路９１は、表示部に配設されている複数のデータ線ＤＬと複数の走査信号線ＳＬとの各交差点に対応して設けられている。図３７に示すように、この画素回路９１は、２個のトランジスタＴ１，Ｔ２と、１個のコンデンサＣｓｔと、１個の有機ＥＬ素子ＯＬＥＤとを備えている。トランジスタＴ１は駆動トランジスタであり、トランジスタＴ２は入力トランジスタである。なお、図３７に示す例では、トランジスタＴ１，Ｔ２は、ｎチャネル型のトランジスタ（ＴＦＴ）である。

　トランジスタＴ１は、有機ＥＬ素子ＯＬＥＤと直列に設けられている。そのトランジスタＴ１に関し、ゲート端子はトランジスタＴ２のドレイン端子に接続され、ドレイン端子はハイレベル電源電圧ＥＬＶＤＤを供給する電源線（以下「ハイレベル電源線」といい、ハイレベル電源電圧と同じ符号ＥＬＶＤＤを付す。）に接続され、ソース端子は有機ＥＬ素子ＯＬＥＤのアノード端子に接続されている。トランジスタＴ２は、データ線ＤＬとトランジスタＴ１のゲート端子との間に設けられている。そのトランジスタＴ２に関し、ゲート端子は走査信号線ＳＬに接続され、ドレイン端子はトランジスタＴ１のゲート端子に接続され、ソース端子はデータ線ＤＬに接続されている。コンデンサＣｓｔについては、トランジスタＴ１のゲート端子に一端が接続され、トランジスタＴ１のソース端子に他端が接続されている。有機ＥＬ素子ＯＬＥＤのカソード端子は、ローレベル電源電圧ＥＬＶＳＳを供給する電源線（以下「ローレベル電源線」といい、ローレベル電源電圧と同じ符号ＥＬＶＳＳを付す。）に接続されている。以下、トランジスタＴ１のゲート端子と、コンデンサＣｓｔの一端と、トランジスタＴ２のドレイン端子との接続点のことを便宜上「ゲートノード」という。ゲートノードの電位には符合ＶＧを付す。なお、一般的には、ドレインとソースのうち電位の高い方がドレインと呼ばれているが、本明細書の説明では、一方をドレイン，他方をソースと定義するので、ドレイン電位よりもソース電位の方が高くなることもある。

　図３８は、図３７に示す画素回路９１の動作を説明するためのタイミングチャートである。時刻ｔ９１以前には、走査信号線ＳＬは非選択状態となっている。従って、時刻ｔ９１以前には、トランジスタＴ２がオフ状態になっており、ゲートノードの電位ＶＧは初期レベル（例えば、１つ前のフレームでの書き込みに応じたレベル）を維持している。時刻ｔ９１になると、走査信号線ＳＬが選択状態となり、トランジスタＴ２がターンオンする。これにより、データ線ＤＬおよびトランジスタＴ２を介して、この画素回路９１が形成する画素（サブ画素）の輝度に対応するデータ電圧Ｖｄａｔａがゲートノードに供給される。その後、時刻ｔ９２までの期間に、ゲートノードの電位ＶＧがデータ電圧Ｖｄａｔａに応じて変化する。このとき、コンデンサＣｓｔは、ゲートノードの電位ＶＧとトランジスタＴ１のソース電位との差であるゲート－ソース間電圧Ｖｇｓに充電される。時刻ｔ９２になると、走査信号線ＳＬが非選択状態となる。これにより、トランジスタＴ２がターンオフし、コンデンサＣｓｔが保持するゲート－ソース間電圧Ｖｇｓが確定する。トランジスタＴ１は、コンデンサＣｓｔが保持するゲート－ソース間電圧Ｖｇｓに応じて有機ＥＬ素子ＯＬＥＤに駆動電流を供給する。その結果、駆動電流に応じた輝度で有機ＥＬ素子ＯＬＥＤが発光する。

　ところで、図３７に示す画素回路９１は、１個のサブ画素に対応する回路である。従って、３個のサブ画素からなる１個の画素に対応する画素回路９１０の構成は、図３９に示すようなものとなる。図３９に示すように、１個の画素を構成する画素回路９１０は、Ｒサブ画素用の画素回路９１（Ｒ）とＧサブ画素用の画素回路９１（Ｇ）とＢサブ画素用の画素回路９１（Ｂ）とによって構成されている。図３９に示す構成によれば、画素回路内に多くの回路素子が必要とされるので、高精細化が困難である。

　そこで、日本の特開２００５－１４８７４９号公報には、図４０に示すように、１個の画素に必要とされるトランジスタおよびコンデンサの数を従来よりも少なくした構成の画素回路９２０が開示されている。この画素回路９２０は、駆動手段９２１と、順次制御手段９２２と、３個の有機ＥＬ素子ＯＬＥＤ（Ｒ），ＯＬＥＤ（Ｇ），およびＯＬＥＤ（Ｂ）とによって構成されている。駆動手段９２１は、駆動トランジスタＴ１１と、入力トランジスタＴ１２と、コンデンサＣｓｔ１とによって構成されている。順次制御手段９２２は、赤色用の有機ＥＬ素子ＯＬＥＤ（Ｒ）の発光を制御するためのトランジスタＴ１３（Ｒ）と、緑色用の有機ＥＬ素子ＯＬＥＤ（Ｇ）の発光を制御するためのトランジスタＴ１３（Ｇ）と、青色用の有機ＥＬ素子ＯＬＥＤ（Ｂ）の発光を制御するためのトランジスタＴ１３（Ｂ）とによって構成されている。また、トランジスタＴ１３（Ｒ），Ｔ１３（Ｇ），およびＴ１３（Ｂ）のオン／オフを制御するための配線としてエミッション線ＥＭ１，ＥＭ２，およびＥＭ３が画素回路９２０を通過するように設けられている。

　以上のような構成において、１フレーム期間が３つのサブフレームに分割される。具体的には、１フレーム期間は、赤色の発光を行うための第１サブフレームと緑色の発光を行うための第２サブフレームと青色の発光を行うための第３サブフレームとに分割される。そして、順次制御手段９２２において、第１サブフレームにはトランジスタＴ１３（Ｒ）のみがオン状態とされ、第２サブフレームにはトランジスタＴ１３（Ｇ）のみがオン状態とされ、第３サブフレームにはトランジスタＴ１３（Ｂ）のみがオン状態とされる。これにより、１フレーム期間をかけて有機ＥＬ素子ＯＬＥＤ（Ｒ），有機ＥＬ素子ＯＬＥＤ（Ｇ），および有機ＥＬ素子ＯＬＥＤ（Ｂ）が順次に発光し、所望のカラー画像が表示される。日本の特開２００５－１４８７４９号公報に開示された有機ＥＬ表示装置では、以上のようにして、１個の画素に必要とされるトランジスタおよびコンデンサの数が削減されている。なお、日本の特開２００５－１４８７５０号公報にも、各色用の有機ＥＬ素子の発光を制御するための複数のトランジスタを設けるとともに、それら複数のトランジスタのオン／オフを制御するための複数のエミッション線を設けた構成の画素回路が開示されている。

日本の特開２００５－１４８７４９号公報日本の特開２００５－１４８７５０号公報

　ところが、図４０に示す構成によれば、エミッション線ＥＭ１，ＥＭ２，およびＥＭ３を駆動するための構成要素として、３系統分のエミッションドライバ（エミッション線を駆動する駆動回路）が必要となる。このため、エミッションドライバによる回路占有面積が大きくなる。従って、額縁サイズが大きくなる。しかしながら、表示装置の小型化や表示部の面積の拡大を図るために、額縁サイズを小さくすることが強く求められている。

　そこで、本発明は、電流で駆動される自発光型表示素子を備えた表示装置の額縁サイズを従来よりも小さくすることを目的とする。

　本発明の第１の局面は、１フレーム期間をｊ個（ｊは３以上の整数）のサブフレームに分割してサブフレーム毎に異なる色の画面を表示することによってカラー画像の表示を行うアクティブマトリクス型の表示装置であって、
　互いに異なる色で発光するｊ個の電気光学素子と、前記ｊ個の電気光学素子を発光状態にするための駆動電流を制御する駆動電流制御部と、前記ｊ個の電気光学素子と１対１で対応するように設けられ対応する電気光学素子への前記駆動電流の供給を制御するｊ個の発光制御トランジスタとを含み、複数の行および複数の列を構成するようにマトリクス状に配置された画素回路と、
　前記ｊ個の発光制御トランジスタのオン／オフ状態を制御するための発光イネーブル信号を生成する発光イネーブル信号生成部と、
　前記ｊ個の発光制御トランジスタに前記発光イネーブル信号を供給するための、各行につきｊ本設けられた発光制御線と、
　サブフレーム毎に異なる発光制御線に前記発光イネーブル信号が供給されるよう、前記発光イネーブル信号生成部で生成された前記発光イネーブル信号の供給先を各行で前記ｊ本の発光制御線の間で切り替える発光イネーブル信号切り替え部と
を備えることを特徴とする。

　本発明の第２の局面は、本発明の第１の局面において、
　前記発光イネーブル信号切り替え部は、
　　第１の制御信号を生成する第１の制御信号生成部と、
　　前記ｊ本の発光制御線と１対１で対応するように各行につきｊ個設けられた発光イネーブル信号供給制御トランジスタと
からなり、
　前記ｊ個の発光イネーブル信号供給制御トランジスタの制御端子には、前記第１の制御信号が与えられ、
　前記ｊ個の発光イネーブル信号供給制御トランジスタの第１導通端子は、前記発光イネーブル信号生成部に接続され、
　前記ｊ個の発光イネーブル信号供給制御トランジスタの第２導通端子は、それぞれ対応する発光制御線に接続され、
　前記第１の制御信号生成部は、各サブフレームには前記ｊ個の発光イネーブル信号供給制御トランジスタのうちの１つがオン状態となり、かつ、１フレーム期間中に前記ｊ個の発光イネーブル信号供給制御トランジスタがそれぞれ１回ずつオン状態となるように、前記第１の制御信号を生成することを特徴とする。

　本発明の第３の局面は、本発明の第２の局面において、
　前記ｊ個の発光制御トランジスタおよび前記ｊ個の発光イネーブル信号供給制御トランジスタは、酸化物半導体によりチャネル層が形成された薄膜トランジスタであることを特徴とする。

　本発明の第４の局面は、本発明の第３の局面において、
　前記酸化物半導体の主成分は、インジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），および酸素（О）から成ることを特徴とする。

　本発明の第５の局面は、本発明の第２の局面において、
　前記発光イネーブル信号生成部は、複数の段からなるシフトレジスタを備え、
　前記シフトレジスタは、外部から入力される複数のクロック信号に基づいて、前記複数の行に順次にオンレベルとなる前記発光イネーブル信号を出力し、
　前記シフトレジスタの各段を構成する単位回路は、
　　第１ノードと、
　　異なる段の単位回路の動作を制御する他段制御信号を出力する第１出力ノードと、
　　前記発光イネーブル信号を出力する第２出力ノードと、
　　前段の単位回路から出力される前記他段制御信号が制御端子および第１導通端子に与えられ、前記第１ノードに第２導通端子が接続された第１のトランジスタと、
　　前記第１ノードに制御端子が接続され、前記複数のクロック信号の１つが前記第１導通端子に与えられ、前記第１出力ノードに第２導通端子が接続された第２のトランジスタと、
　　前記第１ノードに制御端子が接続され、オンレベルの直流電源電圧が第１導通端子に与えられ、前記第２出力ノードに第２導通端子が接続された第３のトランジスタと、
　　次段の単位回路から出力される前記他段制御信号が制御端子に与えられ、前記第１出力ノードに第１導通端子が接続され、オフレベルの直流電源電圧が第２導通端子に与えられた第４のトランジスタと、
　　次段の単位回路から出力される前記他段制御信号が制御端子に与えられ、前記第１ノードに第１導通端子が接続され、オフレベルの直流電源電圧が第２導通端子に与えられた第５のトランジスタと、
　　各サブフレームの終了時点にオンレベルとなるサブフレームリセット信号が制御端子に与えられ、前記第２出力ノードに第１導通端子が接続され、オフレベルの直流電源電圧が第２導通端子に与えられた第６のトランジスタと
を有することを特徴とする。

　本発明の第６の局面は、本発明の第１の局面において、
　ｊ個の画素回路を１つのグループとして各グループに含まれるｊ個の画素回路と当該ｊ個の画素回路に対応するｊ本の発光制御線とに着目したとき、着目したｊ本の発光制御線の各々は、着目したｊ個の画素回路において互いに異なる色で発光する電気光学素子に対応する発光制御トランジスタに接続されていることを特徴とする。

　本発明の第７の局面は、本発明の第１の局面において、
　前記発光イネーブル信号切り替え部は、
　　第２の制御信号を生成する第２の制御信号生成部と、
　　前記ｊ本の発光制御線にそれぞれ対応する少なくともｊ個の出力を有するデマルチプレクサと
からなり、
　前記デマルチプレクサは、入力信号として与えられる前記発光イネーブル信号の出力を前記第２の制御信号に基づいて切り替え、
　前記第２の制御信号生成部は、前記デマルチプレクサにおいてサブフレーム毎に異なる出力から前記発光イネーブル信号が出力されるように、かつ、前記デマルチプレクサにおいて１フレーム期間中に前記ｊ個の出力からそれぞれ１回ずつ前記発光イネーブル信号が出力されるように、前記第２の制御信号を生成することを特徴とする。

　本発明の第８の局面は、本発明の第７の局面において、
　連続する２つのサブフレームの間には、前記画素回路に含まれる前記ｊ個の電気光学素子を消灯状態にするとともに前記画素回路に黒色に相当する画像データを書き込む黒色表示期間が設けられ、
　前記デマルチプレクサは、ＣＭＯＳ回路を用いて構成されていることを特徴とする。

　本発明の第９の局面は、本発明の第７の局面において、
　前記デマルチプレクサは行ごとに設けられ、
　各行において、前記デマルチプレクサのｊ個の出力は、それぞれ対応する発光制御線に接続されていることを特徴とする。

　本発明の第１０の局面は、本発明の第７の局面において、
　前記デマルチプレクサは１つだけ設けられ、
　前記デマルチプレクサのｊ個の出力は、全ての行において、それぞれ対応する発光制御線に接続されていることを特徴とする。

　本発明の第１１の局面は、本発明の第１の局面において、
　各行に対応するように設けられた走査信号線と、
　各列に対応するように設けられたデータ線と、
　前記画素回路にハイレベルの直流電源電圧を供給するための第１電源線と、
　前記画素回路にローレベルの直流電源電圧を供給するための第２電源線と
を更に備え、
　前記駆動電流制御部は、
　　前記第１電源線と前記第２電源線との間に前記ｊ個の発光制御トランジスタの各々と直列になるように設けられ、前記駆動電流を制御するための駆動トランジスタと、
　　前記駆動トランジスタの制御端子と前記データ線との間に設けられ、対応する走査信号線が選択状態にされたときに前記駆動トランジスタの制御端子と前記データ線とを電気的に接続する入力トランジスタと、
　　前記駆動トランジスタの制御端子と前記駆動トランジスタの一方の導通端子との間に設けられたコンデンサと
を含むことを特徴とする。

　本発明の第１２の局面は、本発明の第１の局面において、
　連続する２つのサブフレームの間には、前記画素回路に含まれる前記ｊ個の電気光学素子を消灯状態にするとともに前記画素回路に黒色に相当する画像データを書き込む黒色表示期間が設けられていることを特徴とする。

　本発明の第１３の局面は、互いに異なる色で発光するｊ個の電気光学素子と、前記ｊ個の電気光学素子を発光状態にするための駆動電流を制御する駆動電流制御部と、前記ｊ個の電気光学素子と１対１で対応するように設けられ対応する電気光学素子への前記駆動電流の供給を制御するｊ個の発光制御トランジスタとを含み、複数の行および複数の列を構成するようにマトリクス状に配置された画素回路と、前記画素回路において前記ｊ個の発光制御トランジスタと１対１で対応するように各行につきｊ本設けられた発光制御線とを備え、１フレーム期間をｊ個（ｊは３以上の整数）のサブフレームに分割してサブフレーム毎に異なる色の画面を表示することによってカラー画像の表示を行うアクティブマトリクス型の表示装置の駆動方法であって、
　前記ｊ個の発光制御トランジスタのオン／オフ状態を制御するための信号であって前記ｊ本の発光制御線に供給するための信号である発光イネーブル信号を生成する発光イネーブル信号生成ステップと、
　サブフレーム毎に異なる発光制御線に前記発光イネーブル信号が供給されるよう、前記発光イネーブル信号生成ステップで生成された前記発光イネーブル信号の供給先を各行で前記ｊ本の発光制御線の間で切り替える発光イネーブル信号切り替えステップと
を含むことを特徴とする。

　本発明の第１の局面によれば、画素回路内のｊ個（ｊは３以上の整数）の電気光学素子と１対１で対応するように設けられたｊ個の発光制御トランジスタのオン／オフ状態を制御するための発光イネーブル信号を生成する発光イネーブル信号生成部と、ｊ個の発光制御トランジスタのそれぞれに発光イネーブル信号を供給するためのｊ本の発光制御線とが設けられた構成の表示装置において、発光イネーブル信号生成部で生成された発光イネーブル信号は発光イネーブル信号切り替え部によってサブフレーム毎に異なる発光制御線に供給される。このような発光イネーブル信号切り替え部が設けられているので、各行につき１つの発光イネーブル信号が生成されれば良い。従って、発光イネーブル信号を生成するための構成要素（典型的にはドライバ）の数を従来よりも少なくすることが可能となる。これにより、額縁サイズを従来よりも小さくすることが可能となり、表示装置の小型化が実現される。

　本発明の第２の局面によれば、画素回路に含まれるｊ個の発光制御トランジスタのオン／オフ状態を制御するための構成要素として、１系統分のみの発光イネーブル信号生成部と各行につきｊ個の発光イネーブル信号供給制御トランジスタとが必要とされる。これに対して、従来技術によれば、ｊ系統分の発光イネーブル信号生成部が必要とされる。発光イネーブル信号生成部には少なくとも６個のトランジスタが含まれるので、本発明の第２の局面によれば、従来よりもトランジスタ占有面積が小さくなる。従って、額縁サイズを従来よりも小さくすることが可能となり、表示装置の小型化が実現される。

　本発明の第３の局面によれば、チャネル層が酸化物半導体により形成された薄膜トランジスタが用いられる。このため、トランジスタの小型化が可能となり、より容易に表示装置の小型化が可能となる。

　本発明の第４の局面によれば、チャネル層を形成する酸化物半導体として酸化インジウムガリウム亜鉛を用いることにより、本発明の第３の局面の効果を確実に達成することができる。

　本発明の第５の局面によれば、発光イネーブル信号生成部が６個のトランジスタを有する複数の段（単位回路）からなるシフトレジスタを備えた構成の表示装置において、額縁サイズを従来よりも小さくすることが可能となる。

　本発明の第６の局面によれば、各サブフレームにおいて、各グループに含まれるｊ個の画素回路において互いに異なる発光色の電気光学素子が発光状態となる。すなわち、各サブフレームにおいて、発光色が混在する。これにより、時分割駆動（フィールドシーケンシャル駆動）が採用されている場合に生じやすい色割れの発生が抑制される。以上より、色割れの発生を抑制しつつ従来よりも額縁サイズを小さくした表示装置が実現される。

　本発明の第７の局面によれば、画素回路に含まれるｊ個の発光制御トランジスタのオン／オフ状態を制御するための構成要素として、１系統分のみの発光イネーブル信号生成部とデマルチプレクサとが必要とされる。これに対して、従来技術によれば、ｊ系統分の発光イネーブル信号生成部が必要とされる。従って、本発明の第７の局面によれば、発光イネーブル信号生成部による回路占有面積を従来よりも小さくすることが可能となる。

　本発明の第８の局面によれば、各サブフレームの開始前には、黒色表示に相当するデータの書き込み（黒挿入）が行われる。ここで、デマルチプレクサはＣＭＯＳ回路を用いて構成されている。このため、黒挿入を高速で行うことができ、動画表示の際の表示品位が向上する。

　本発明の第９の局面によれば、行ごとにデマルチプレクサが設けられた構成の表示装置において、本発明の第７の局面と同様の効果が得られる。

　本発明の第１０の局面によれば、１つのみのデマルチプレクサによって全ての発光制御トランジスタのオン／オフ状態を制御することが可能となる。これにより、額縁サイズを従来よりも大幅に小さくすることが可能となる。

　本発明の第１１の局面によれば、電気光学素子を発光状態にするための駆動電流を制御する駆動電流制御部が駆動トランジスタと入力トランジスタとコンデンサとによって構成されている表示装置において、本発明の第１の局面と同様の効果が得られる。

　本発明の第１２の局面によれば、各サブフレームの開始前には、黒色表示に相当するデータの書き込みが行われる。このため、前回の書き込みに応じた輝度で電気光学素子が発光することが防止される。

　本発明の第１３の局面によれば、本発明の第１の局面と同様の効果を表示装置の駆動方法において奏することができる。

本発明の第１の実施形態に係るアクティブマトリクス型の有機ＥＬ表示装置の要部の構成（画素回路－エミッションドライバ間の構成）を示す回路図である。上記第１の実施形態において、有機ＥＬ表示装置の全体構成を示すブロック図である。上記第１の実施形態において、表示部の構成について説明するための図である。上記第１の実施形態において、ソースドライバの一構成例を示すブロック図である。上記第１の実施形態において、ゲートドライバの一構成例を示すブロック図である。上記第１の実施形態において、ゲートドライバの動作について説明するためのタイミングチャートである。上記第１の実施形態における画素回路の構成を示す回路図である。上記第１の実施形態において、発光イネーブル信号切り替え部の構成を示す図である。上記第１の実施形態において、第１～第３エミッション線とトランジスタＴ３～Ｔ５との接続関係について説明するための図である。上記第１の実施形態において、エミッションドライバの一構成例を示すブロック図である。上記第１の実施形態において、エミッションドライバに与えられるエミッションクロック信号の波形図である。上記第１の実施形態において、エミッションドライバを構成するシフトレジスタ内の単位回路の構成（シフトレジスタの１段分の構成）を示す回路図である。上記第１の実施形態において、単位回路の動作について説明するためのタイミングチャートである。上記第１の実施形態における１フレーム期間の構成を示す図である。上記第１の実施形態において、走査信号線に与えられる走査信号，エミッション線に与えられる発光イネーブル信号，および選択信号の波形を示すタイミングチャートである。上記第１の実施形態における効果について説明するための図である。上記第１の実施形態における効果について説明するための図である。上記第１の実施形態の第１の変形例において、エミッションドライバを構成するシフトレジスタ内の単位回路の構成（シフトレジスタの１段分の構成）を示す回路図である。上記第１の実施形態の第１の変形例における効果について説明するための図である。上記第１の実施形態の第２の変形例における要部の構成（画素回路－エミッションドライバ間の構成）を示す回路図である。本発明の第２の実施形態に係るアクティブマトリクス型の有機ＥＬ表示装置において、第１～第３エミッション線とトランジスタＴ３～Ｔ５との接続関係について説明するための図である。上記第２の実施形態において、１つのグループに含まれる３つの画素回路内の有機ＥＬ素子についての１フレーム期間中の発光状態の推移を示す図である。上記第２の実施形態において、第１サブフレームにおける発光状態を示す図である。上記第２の実施形態において、第２サブフレームにおける発光状態を示す図である。上記第２の実施形態において、第３サブフレームにおける発光状態を示す図である。本発明の第３の実施形態に係るアクティブマトリクス型の有機ＥＬ表示装置の全体構成を示すブロック図である。上記第３の実施形態におけるデマルチプレクサの入出力信号について説明するための図である。上記第３の実施形態におけるデマルチプレクサの詳細な構成を示すブロック図である。上記第３の実施形態において、デマルチプレクサにおける選択信号と出力との対応関係を示す図である。上記第３の実施形態において、発光イネーブル信号切り替え部の構成を示す図である。上記第３の実施形態において、走査信号線に与えられる走査信号，エミッション線に与えられる発光イネーブル信号，および選択信号の波形を示すタイミングチャートである。上記第３の実施形態において、デマルチプレクサ内のＡＮＤ回路の具体的な構成を示す回路図である。上記第３の実施形態において、デマルチプレクサ内のＮＯＴ回路の具体的な構成を示す回路図である。本発明の第４の実施形態に係るアクティブマトリクス型の有機ＥＬ表示装置の全体構成を示すブロック図である。上記第４の実施形態において、走査信号線に与えられる走査信号，エミッション線に与えられる発光イネーブル信号，選択信号，およびエミッション信号入力切り替え回路６００から出力される発光イネーブル信号の波形を示すタイミングチャートである。上記第４の実施形態における効果について説明するための図である。１個のサブ画素を構成する従来の一般的な画素回路の構成を示す回路図である。図３７に示す画素回路の動作を説明するためのタイミングチャートである。従来例における１個の画素に対応する画素回路の構成を示す回路図である。日本の特開２００５－１４８７４９号公報に開示された例における１個の画素に対応する画素回路の構成を示す回路図である。

　以下、添付図面を参照しつつ、本発明の実施形態について説明する。なお、以下においては、ｍおよびｎは２以上の整数であると仮定する。また、各トランジスタに関し、ゲート端子は制御端子に相当し、ドレイン端子は第１導通端子に相当し、ソース端子は第２導通端子に相当する。

＜１．第１の実施形態＞
＜１．１　全体構成および動作概要＞
　図２は、本発明の第１の実施形態に係るアクティブマトリクス型の有機ＥＬ表示装置１の全体構成を示すブロック図である。この有機ＥＬ表示装置１は、表示制御回路１００，ソースドライバ（データ線駆動回路）２００，ゲートドライバ（走査信号線駆動回路）３００，エミッションドライバ４００，表示部５００，およびエミッション信号入力切り替え回路６００を備えている。なお、本実施形態においては、表示部５００を含む有機ＥＬパネル７内にゲートドライバ３００およびエミッションドライバ４００が形成されている。すなわち、ゲートドライバ３００およびエミッションドライバ４００はモノリシック化されている。また、この有機ＥＬ表示装置１には、有機ＥＬパネル７に各種電源電圧を供給するための構成要素として、ロジック電源３９０，ロジック電源４９０，有機ＥＬ用ハイレベル電源５８０，および有機ＥＬ用ローレベル電源５９０が設けられている。

　ロジック電源３９０から有機ＥＬパネル７には、ゲートドライバ３００の動作に必要とされるハイレベル電源電圧ＶＤＤおよびローレベル電源電圧ＶＳＳが供給される。ロジック電源４９０から有機ＥＬパネル７には、エミッションドライバ４００の動作に必要とされるハイレベル電源電圧ＶＤＤおよびローレベル電源電圧ＶＳＳが供給される。有機ＥＬ用ハイレベル電源５８０から有機ＥＬパネル７には、定電圧であるハイレベル電源電圧ＥＬＶＤＤが供給される。有機ＥＬ用ローレベル電源５９０から有機ＥＬパネル７には、定電圧であるローレベル電源電圧ＥＬＶＳＳが供給される。

　図３は、本実施形態における表示部５００の構成について説明するための図である。表示部５００には、図３に示すように、ｍ本のデータ線ＤＬ（１）～ＤＬ（ｍ）とｎ本の走査信号線ＳＬ（１）～ＳＬ（ｎ）とが互いに交差するように配設されている。データ線ＤＬ（１）～ＤＬ（ｍ）と走査信号線ＳＬ（１）～ＳＬ（ｎ）との各交差点に対応して画素回路５０が設けられている。すなわち、表示部５００には、複数の行（ｎ行）および複数の列（ｍ列）を構成するように画素回路５０がマトリクス状に配置されている。また、表示部５００には、ｎ本の走査信号線ＳＬ（１）～ＳＬ（ｎ）と対応するように、ｎ本の第１エミッション線ＥＭ１（１）～ＥＭ１（ｎ），ｎ本の第２エミッション線ＥＭ２（１）～ＥＭ２（ｎ），およびｎ本の第３エミッション線ＥＭ３（１）～ＥＭ３（ｎ）が配設されている。さらに、表示部５００には、ハイレベル電源線ＥＬＶＤＤおよびローレベル電源線ＥＬＶＳＳが配設されている。本実施形態においては、ハイレベル電源線ＥＬＶＤＤによって第１電源線が実現され、ローレベル電源線ＥＬＶＳＳによって第２電源線が実現されている。画素回路５０の詳しい構成については後述する。

　なお、以下においては、ｍ本のデータ線ＤＬ（１）～ＤＬ（ｍ）を互いに区別する必要がない場合にはデータ線を単に符号ＤＬで表す。同様に、走査信号線，第１エミッション線，第２エミッション線，および第３エミッション線を、それぞれ単に符号ＳＬ，ＥＭ１，ＥＭ２，およびＥＭ３で表す。また、第１～第３エミッション線ＥＭ１～ＥＭ３を総称して単に「エミッション線」ともいう。エミッション線には符号ＥＭを付す。本実施形態においては、エミッション線ＥＭによって発光制御線が実現されている。

　表示制御回路１００は、表示データＤＡと、ソースドライバ２００の動作を制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳと、ゲートドライバ３００の動作を制御するためのゲートスタートパルス信号ＧＳＰ，ゲートクロック信号ＧＣＫ，および全オン信号ＡＬＬ＿ＯＮと、エミッションドライバ４００の動作を制御するためのエミッションスタートパルス信号ＥＳＰ，エミッションクロック信号ＥＣＫ，およびサブフレームリセット信号ＳＵＢＦ＿ＲＳＴと、エミッション信号入力切り替え回路６００の動作を制御するためのエミッション切り替え指示信号Ｓｅｍとを出力する。

　ソースドライバ２００は、表示制御回路１００から送られる表示データＤＡ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳを受け取り、データ線ＤＬ（１）～ＤＬ（ｍ）に駆動用映像信号を印加する。

　図４は、ソースドライバ２００の一構成例を示すブロック図である。ソースドライバ２００は、ｍビットのシフトレジスタ２１，レジスタ２２，ラッチ回路２３，およびｍ個のＤ／Ａ変換器（ＤＡＣ）２４を含んでいる。シフトレジスタ２１は、縦続接続されたｍ個のレジスタ（不図示）を有している。シフトレジスタ２１は、ソースクロック信号ＳＣＫに基づき、初段のレジスタに供給されるソーススタートパルス信号ＳＳＰのパルスを入力端から出力端へと順次に転送する。このパルスの転送に応じて、シフトレジスタ２１から各データ線ＤＬに対応するタイミングパルスＤＬＰが出力される。そのタイミングパルスＤＬＰに基づいて、レジスタ２２は、表示データＤＡを記憶する。ラッチ回路２３は、レジスタ２２に記憶された１行分の表示データＤＡをラッチストローブ信号ＬＳに応じて取り込んで保持する。Ｄ／Ａ変換器２４は、各データ線ＤＬに対応するように設けられている。Ｄ／Ａ変換器２４は、ラッチ回路２３に保持された表示データＤＡをアナログ電圧に変換する。その変換されたアナログ電圧は、駆動用映像信号として全てのデータ線ＤＬ（１）～ＤＬ（ｍ）に一斉に印加される。

　ゲートドライバ３００は、表示制御回路１００から送られるゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとに基づいて、ｎ本の走査信号線ＳＬ（１）～ＳＬ（ｎ）に順次にアクティブな走査信号を印加する。ゲートドライバ３００は、また、表示制御回路１００から送られる全オン信号ＡＬＬ＿ＯＮに基づいて、ｎ本の走査信号線ＳＬ（１）～ＳＬ（ｎ）に対して一斉にアクティブな走査信号を印加する。なお、走査信号線ＳＬに関し、アクティブな走査信号が印加されている状態のことを「選択状態」という。これについては、エミッション線ＥＭについても同様である。走査信号線ＳＬが選択状態になっている時に、当該走査信号線ＳＬに対応して設けられている画素回路５０でデータの書き込みが行われる。なお、本明細書においては、本来の映像データとは別に黒色表示に相当するデータを画素回路に書き込むことを「黒挿入」という。

　図５は、本実施形態におけるゲートドライバ３００の一構成例を示すブロック図である。このゲートドライバ３００は、ｎ個のフリップフロップ回路３１からなるシフトレジスタ３１０と黒挿入の制御を行うための黒挿入制御部３２０とによって構成されている。シフトレジスタ３１０については、ゲートスタートパルス信号ＧＳＰは１段目のフリップフロップ回路３１に与えられ、ゲートクロック信号ＧＣＫは全てのフリップフロップ回路３１に共通的に与えられるように構成されている。黒挿入制御部３２０には、シフトレジスタ３１０内のフリップフロップ回路３１と１対１で対応するように、ｎ個のＯＲ回路３２が設けられている。ＯＲ回路３２には、フリップフロップ回路３１からの出力信号と全オン信号ＡＬＬ＿ＯＮとが入力される。また、ＯＲ回路３２からの出力信号は、走査信号として走査信号線ＳＬに与えられる。

　以上のような構成において、全オン信号ＡＬＬ＿ＯＮがハイレベルになっているときには、全てのＯＲ回路３２にハイレベルの信号が与えられる。これにより、図６の時点ｔ２１～時点ｔ２２の期間のように、ｎ本の走査信号線ＳＬ（１）～ＳＬ（ｎ）が一斉に選択状態となる。全オン信号ＡＬＬ＿ＯＮがローレベルになっているときにシフトレジスタ３１０の１段目のフリップフロップ回路３１にゲートスタートパルス信号ＧＳＰのパルスが与えられると、ゲートクロック信号ＧＣＫに基づき、ゲートスタートパルス信号ＧＳＰに含まれるパルスが１段目のフリップフロップ回路３１からｎ段目のフリップフロップ回路３１へと順次に転送される。そして、このパルスの転送に応じて、１～ｎ段目のフリップフロップ回路３１からの出力信号が順次にハイレベルとなる。これにより、図６の時点ｔ２２～時点ｔ２３の期間のように、ｎ本の走査信号線ＳＬ（１）～ＳＬ（ｎ）が所定期間ずつ順次に選択状態となる。

　エミッションドライバ４００は、表示制御回路１００から送られるエミッションスタートパルス信号ＳＳＰ，エミッションクロック信号ＥＣＫ，およびサブフレームリセット信号ＳＵＢＦ＿ＲＳＴに基づいて、エミッション線ＥＭに供給するための発光イネーブル信号を出力する。エミッションドライバ４００についての詳しい説明は後述する。なお、本実施形態においては、このエミッションドライバ４００によって発光イネーブル信号生成部が実現されている。

　エミッション信号入力切り替え回路６００は、表示制御回路１００から送られるエミッション切り替え指示信号Ｓｅｍに基づいて、選択信号ＳＥＬ１，ＳＥＬ２，およびＳＥＬ３を出力する。本実施形態においては、エミッション切り替え指示信号Ｓｅｍに基づいて、サブフレーム毎に、３つの選択信号ＳＥＬ１，ＳＥＬ２，およびＳＥＬ３のうちの１つがアクティブ（本実施形態ではハイレベル）にされる。なお、本実施形態においては、このエミッション信号入力切り替え回路６００によって第１の制御信号生成部が実現され、選択信号ＳＥＬ１，ＳＥＬ２，およびＳＥＬ３によって第１の制御信号が実現されている。

＜１．２　画素回路の構成＞
　図７は、本実施形態における画素回路５０の構成を示す回路図である。この画素回路５０は、表示部５００に配設されているｍ本のデータ線ＤＬ（１）～ＤＬ（ｍ）とｎ本の走査信号線ＳＬ（１）～ＳＬ（ｎ）との各交差点に対応して設けられている。図５に示すように、この画素回路５０は、５個のトランジスタＴ１～Ｔ５と、１個のコンデンサＣｓｔと、３個の有機ＥＬ素子ＯＬＥＤ（Ｒ），ＯＬＥＤ（Ｇ），およびＯＬＥＤ（Ｂ）とを備えている。トランジスタＴ１は駆動トランジスタであり、トランジスタＴ２は入力トランジスタである。トランジスタＴ３，Ｔ４，およびＴ５は、それぞれ有機ＥＬ素子ＯＬＥＤ（Ｒ），ＯＬＥＤ（Ｇ），およびＯＬＥＤ（Ｂ）への駆動電流の供給を制御することによって発光の制御を行う発光制御トランジスタとして機能する。有機ＥＬ素子ＯＬＥＤ（Ｒ）は、赤色光を発する電気光学素子として機能する。有機ＥＬ素子ＯＬＥＤ（Ｇ）は、緑色光を発する電気光学素子として機能する。有機ＥＬ素子ＯＬＥＤ（Ｂ）は、青色光を発する電気光学素子として機能する。以下においては、３個の有機ＥＬ素子ＯＬＥＤ（Ｒ），ＯＬＥＤ（Ｇ），およびＯＬＥＤ（Ｂ）を総称して単に「有機ＥＬ素子ＯＬＥＤ」ともいう。

　なお、本実施形態においては、トランジスタＴ１とトランジスタＴ２とコンデンサＣｓｔとによって、有機ＥＬ素子ＯＬＥＤを発光状態にするための駆動電流を制御する駆動電流制御部５１０が実現されている。

　図７に示すように、トランジスタＴ１は、トランジスタＴ３～Ｔ５の各々と直列に、かつ、有機ＥＬ素子ＯＬＥＤ（Ｒ），ＯＬＥＤ（Ｇ），およびＯＬＥＤ（Ｂ）の各々と直列に設けられている。換言すれば、トランジスタＴ１と有機ＥＬ素子ＯＬＥＤ（Ｒ）とはトランジスタＴ３を介して直列に接続され、トランジスタＴ１と有機ＥＬ素子ＯＬＥＤ（Ｇ）とはトランジスタＴ４を介して直列に接続され、トランジスタＴ１と有機ＥＬ素子ＯＬＥＤ（Ｂ）とはトランジスタＴ５を介して直列に接続されている。トランジスタＴ１に関し、ゲート端子はトランジスタＴ２のドレイン端子に接続され、ドレイン端子はハイレベル電源線ＥＬＶＤＤに接続され、ソース端子はトランジスタＴ３～Ｔ５のドレイン端子に接続されている。トランジスタＴ２は、データ線ＤＬとトランジスタＴ１のゲート端子との間に設けられている。そのトランジスタＴ２に関し、ゲート端子は走査信号線ＳＬに接続され、ドレイン端子はトランジスタＴ１のゲート端子に接続され、ソース端子はデータ線ＤＬに接続されている。コンデンサＣｓｔについては、トランジスタＴ１のゲート端子に一端が接続され、トランジスタＴ１のソース端子に他端が接続されている。トランジスタＴ３については、ドレイン端子はトランジスタＴ１のソース端子に接続され、ソース端子は有機ＥＬ素子ＯＬＥＤ（Ｒ）のアノード端子に接続されている。トランジスタＴ４については、ドレイン端子はトランジスタＴ１のソース端子に接続され、ソース端子は有機ＥＬ素子ＯＬＥＤ（Ｇ）のアノード端子に接続されている。トランジスタＴ５については、ドレイン端子はトランジスタＴ１のソース端子に接続され、ソース端子は有機ＥＬ素子ＯＬＥＤ（Ｂ）のアノード端子に接続されている。トランジスタＴ３～Ｔ５のゲート端子はそれぞれ第１～第３エミッション線ＥＭ１～ＥＭ３に接続されている。有機ＥＬ素子ＯＬＥＤ（Ｒ），ＯＬＥＤ（Ｇ），およびＯＬＥＤ（Ｂ）のカソード端子は、有機ＥＬ用ローレベル電源線ＥＬＶＳＳに接続されている。

　ところで、本実施形態においては、画素回路５０内のトランジスタＴ１～Ｔ５はすべてｎチャネル型である。また、本実施形態においては、トランジスタＴ１～Ｔ５には、酸化物ＴＦＴ（酸化物半導体をチャネル層に用いた薄膜トランジスタ）が採用されている。後述するトランジスタＴｅｍ１～Ｔｅｍ３についても同様である。

　以下、酸化物ＴＦＴに含まれる酸化物半導体層について説明する。酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体層である。酸化物半導体層は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物である。Ｉｎ、ＧａおよびＺｎの割合（組成比）は、特に限定されない。例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２などでもよい。

　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（アモルファスシリコンＴＦＴに比べて２０倍を超える移動度）と低いリーク電流（アモルファスシリコンＴＦＴに比べて１００分の１未満のリーク電流）を有するので、画素回路５０内の駆動ＴＦＴ（上記トランジスタＴ１）およびスイッチングＴＦＴ（上記トランジスタＴ２）として好適に用いられる。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴを用いれば、表示装置の消費電力を大幅に削減することができる。

　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、アモルファスでもよく、結晶質部分を含み、結晶性を有していてもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体が好ましい。このようなＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体の結晶構造は、例えば日本の特開２０１２－１３４４７５号公報に開示されている。

　酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体に代えて、他の酸化物半導体を含んでいてもよい。例えばＺｎ－Ｏ系半導体（ＺｎＯ）、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドニウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系半導体（例えばＩｎ₂Ｏ₃－ＳｎＯ₂－ＺｎＯ）、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体などを含んでいてもよい。

＜１．３　要部の構成（画素回路－エミッションドライバ間の構成＞
　図１は、本実施形態における要部の構成（画素回路５０－エミッションドライバ４００間の構成）を示す回路図である。図１および図２から把握されるように、本実施形態においては、各行につき３本のエミッション線ＥＭ（第１エミッション線ＥＭ１，第２エミッション線ＥＭ２，および第３エミッション線ＥＭ３）が設けられている。図１に示すように、エミッションドライバ４００と第１～第３エミッション線ＥＭ１～ＥＭ３との間には、それぞれ選択信号ＳＥＬ１～ＳＥＬ３によってオン／オフ状態が制御されるトランジスタＴｅｍ１～Ｔｅｍ３が設けられている。これらトランジスタＴｅｍ１～Ｔｅｍ３によって、発光イネーブル信号供給制御トランジスタが実現されている。トランジスタＴｅｍ１については、ゲート端子には選択信号ＳＥＬ１が与えられ、ドレイン端子はエミッションドライバ４００に接続され、ソース端子は第１エミッション線ＥＭ１に接続されている。トランジスタＴｅｍ２については、ゲート端子には選択信号ＳＥＬ２が与えられ、ドレイン端子はエミッションドライバ４００に接続され、ソース端子は第２エミッション線ＥＭ２に接続されている。トランジスタＴｅｍ３については、ゲート端子には選択信号ＳＥＬ３が与えられ、ドレイン端子はエミッションドライバ４００に接続され、ソース端子は第３エミッション線ＥＭ３に接続されている。

　以上のような構成において、エミッション信号入力切り替え回路６００は、サブフレーム毎に３つの選択信号ＳＥＬ１，ＳＥＬ２，およびＳＥＬ３のうちの１つをハイレベルにする。選択信号ＳＥＬ１がハイレベルになっている時には、トランジスタＴｅｍ１がオン状態となって、エミッションドライバ４００から出力された発光イネーブル信号ＧＧｅｍは第１エミッション線ＥＭ１に供給される。選択信号ＳＥＬ２がハイレベルになっている時には、トランジスタＴｅｍ２がオン状態となって、エミッションドライバ４００から出力された発光イネーブル信号ＧＧｅｍは第２エミッション線ＥＭ２に供給される。選択信号ＳＥＬ３がハイレベルになっている時には、トランジスタＴｅｍ３がオン状態となって、エミッションドライバ４００から出力された発光イネーブル信号ＧＧｅｍは第３エミッション線ＥＭ３に供給される。

　以上のようにして、１つのエミッションドライバ４００から出力された発光イネーブル信号ＧＧｅｍが、３本のエミッション線ＥＭ（第１エミッション線ＥＭ１，第２エミッション線ＥＭ２，および第３エミッション線ＥＭ３）に１サブフレームずつ順次に供給される。以上のように、本実施形態においては、エミッション信号入力切り替え回路６００と各行に設けられたトランジスタＴｅｍ１～Ｔｅｍ３とによって発光イネーブル信号切り替え部６１０が実現されている（図８参照）。

　なお、本実施形態においては、後述する第２の実施形態とは異なり、図９に示すように、全ての列の画素回路５０において、第１エミッション線ＥＭ１はトランジスタＴ３のゲート端子に接続され、第２エミッション線ＥＭ２はトランジスタＴ４のゲート端子に接続され、第３エミッション線ＥＭ３はトラジスタＴ５のゲート端子に接続されている。

＜１．４　エミッションドライバ＞
＜１．４．１　概略構成＞
　図１０は、本実施形態におけるエミッションドライバ４００の一構成例を示すブロック図である。このエミッションドライバ４００は、ｎ個の単位回路４０からなるｎ段のシフトレジスタ４によって構成されている。なお、図１０には、（ｋ－１）段目から（ｋ＋１）段目までの単位回路４０（ｋ－１）～４０（ｋ＋１）を示している。ここで、ｋは２以上で（ｎ－２）以下の偶数とする。各単位回路４０には、クロック信号ＶＣＬＫを受け取るための入力端子と、セット信号Ｓを受け取るための入力端子と、第１のリセット信号Ｒ１を受け取るための入力端子と、第２のリセット信号Ｒ２を受け取るための入力端子と、第１の出力信号Ｑ１を出力するための出力端子と、第２の出力信号Ｑ２を出力するための出力端子とが設けられている。なお、各単位回路４０には更にハイレベル電源電圧ＶＤＤを受け取るための入力端子およびローレベル電源電圧ＶＳＳを受け取るための入力端子が含まれているが、図１０ではそれらの図示を省略している。

　このエミッションドライバ４００を構成するシフトレジスタ４には、エミッションクロック信号ＥＣＫとして、図１１に示すような２相のクロック信号（第１クロック信号ＣＫ１および第２クロック信号ＣＫ２）が与えられる。第１クロック信号ＣＫ１と第２クロック信号ＣＫ２とは互いに１水平走査期間だけ位相がずれている。また、第１クロック信号ＣＫ１および第２クロック信号ＣＫ２のいずれも、２水平走査期間中の１水平走査期間だけハイレベルの状態となる。

　シフトレジスタ４の各段（各単位回路）の入力端子に与えられる信号は次のようになっている。奇数段目については、第１クロック信号ＣＫ１がクロック信号ＶＣＬＫとして与えられる。偶数段目については、第２クロック信号ＣＫ２がクロック信号ＶＣＬＫとして与えられる。また、任意の段について、前段から出力される第１の出力信号Ｑ１がセット信号Ｓとして与えられ、次段から出力される第１の出力信号Ｑ１が第１のリセット信号Ｒ１として与えられる。但し、１段目については、エミッションスタートパルス信号ＥＳＰがセット信号Ｓとして与えられる。さらに、サブフレームリセット信号ＳＵＢＦ＿ＲＳＴが第２のリセット信号Ｒ２として全ての段に共通的に与えられる。

　以上のような構成において、シフトレジスタ４の１段目にセット信号Ｓとしてのエミッションスタートパルス信号ＥＳＰのパルスが与えられると、第１クロック信号ＣＫ１と第２クロック信号ＣＫ２とに基づいて、各段から出力される第１の出力信号Ｑ１に含まれるシフトパルスが１段目からｎ段目へと順次に転送される。そして、このシフトパルスの転送に応じて、各段から出力される第１の出力信号Ｑ１が順次にハイレベルとなるともに、各段から出力される第２の出力信号Ｑ２が順次にハイレベルとなる。なお、各段から出力される第２の出力信号Ｑ２は、発光イネーブル信号ＧＧｅｍとしてエミッション線ＥＭに与えられる。

＜１．４．２　単位回路の構成＞
　図１２は、エミッションドライバ４００を構成するシフトレジスタ４内の単位回路４０の構成（シフトレジスタ４の１段分の構成）を示す回路図である。図１２に示すように、単位回路４０は、６個のトランジスタＭ１～Ｍ６を備えている。また、単位回路４０は、ハイレベル電源電圧ＶＤＤ用の入力端子およびローレベル電源電圧ＶＳＳ用の入力端子のほか、４個の入力端子４１～４４および２個の出力端子４８，４９を有している。ここで、セット信号Ｓを受け取る入力端子には符号４１を付し、第１のリセット信号Ｒ１を受け取る入力端子には符号４２を付し、クロック信号ＶＣＬＫを受け取る入力端子には符号４３を付し、第２のリセット信号Ｒ２を受け取る入力端子には符号４４を付している。また、第１の出力信号Ｑ１を出力する出力端子には符号４８を付し、第２の出力信号Ｑ２を出力する出力端子には符号４９を付している。トランジスタＭ２のゲート端子－ドレイン端子間には寄生容量Ｃｇｄが形成され、トランジスタＭ２のゲート端子－ソース端子間には寄生容量Ｃｇｓが形成されている。トランジスタＭ１のソース端子，トランジスタＭ２のゲート端子，トランジスタＭ３のゲート端子，およびトランジスタＭ５のドレイン端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを以下「第１ノード」という。第１ノードには、符号Ｎ１を付す。

　トランジスタＭ１については、ゲート端子およびドレイン端子は入力端子４１に接続され（すなわち、ダイオード接続となっている）、ソース端子は第１ノードＮ１に接続されている。トランジスタＭ２については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は入力端子４３に接続され、ソース端子は出力端子４８に接続されている。トランジスタＭ３については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子はハイレベル電源電圧ＶＤＤ用の入力端子に接続され、ソース端子は出力端子４９に接続されている。トランジスタＭ４については、ゲート端子は入力端子４２に接続され、ドレイン端子は出力端子４８に接続され、ソース端子はローレベル電源電圧ＶＳＳ用の入力端子に接続され。トランジスタＭ５については、ゲート端子は入力端子４２に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子はローレベル電源電圧ＶＳＳ用の入力端子に接続されている。トランジスタＭ６については、ゲート端子は入力端子４４に接続され、ドレイン端子は出力端子４９に接続され、ソース端子はローレベル電源電圧ＶＳＳ用の入力端子に接続されている。

　次に、各構成要素のこの単位回路４０における機能について説明する。トランジスタＭ１は、セット信号Ｓがハイレベルになると、第１ノードＮ１の電位をハイレベルに向けて変化させる。トランジスタＭ２は、第１ノードＮ１の電位がハイレベルになると、クロック信号ＶＣＬＫの電位を出力端子４８に与える。トランジスタＭ３は、第１ノードＮ１の電位がハイレベルになると、ハイレベル電源電圧ＶＤＤの電位を出力端子４９に与える。トランジスタＭ４は、第１のリセット信号Ｒ１がハイレベルになると、出力端子４８の電位をローレベル電源電圧ＶＳＳの電位に向けて変化させる。トランジスタＭ５は、第１のリセット信号Ｒ１がハイレベルになると、第１ノードＮ１の電位をローレベル電源電圧ＶＳＳの電位に向けて変化させる。トランジスタＭ６は、第２のリセット信号Ｒ２がハイレベルになると、出力端子４９の電位をローレベル電源電圧ＶＳＳの電位に向けて変化させる。

　なお、本実施形態においては、トランジスタＭ１によって第１のトランジスタが実現され、トランジスタＭ２によって第２のトランジスタが実現され、トランジスタＭ３によって第３のトランジスタが実現され、トランジスタＭ４によって第４のトランジスタが実現され、トランジスタＭ５によって第５のトランジスタが実現され、トランジスタＭ６によって第６のトランジスタが実現されている。また、出力端子４８によって第１出力ノードが実現され、出力端子４９によって第２出力ノードが実現されている。また、出力端子４８から出力される第１の出力信号Ｑ１によって他段制御信号が実現されている。

＜１．４．３　単位回路の動作＞
　次に、図１２および図１３を参照しつつ、本実施形態における単位回路４０の動作について説明する。図１３に示すように、時点ｔ１０以前の期間には、第１ノードＮ１の電位，第１の出力信号Ｑ１の電位（出力端子４８の電位），および第２の出力信号Ｑ２の電位（出力端子４９の電位）はローレベルとなっている。また、入力端子４３には、所定期間おきにハイレベルとなるクロック信号ＶＣＬＫが与えられている。なお、図１３に関し、実際の波形にはいくらかの遅延が生じるが、ここでは理想的な波形を示している。

　時点ｔ１０になると、入力端子４１にセット信号Ｓのパルスが与えられる。トランジスタＭ１は図１２に示すようにダイオード接続となっているので、このセット信号ＳのパルスによってトランジスタＭ１はオン状態となる。これにより、第１ノードＮ１の電位が上昇する。

　時点ｔ１１になると、クロック信号ＶＣＬＫがローレベルからハイレベルに変化する。このとき、第１のリセット信号Ｒ１はローレベルとなっているので、トランジスタＭ５はオフ状態となっている。従って、第１ノードＮ１はフローティング状態となる。上述したように、トランジスタＭ２のゲート端子－ドレイン端子間には寄生容量Ｃｇｄが形成され、トランジスタＭ２のゲート端子－ソース端子間には寄生容量Ｃｇｓが形成されている。このため、ブートストラップ効果によって、第１ノードＮ１の電位は大きく上昇する。その結果、トランジスタＭ２およびトランジスタＭ３には大きな電圧が印加される。これにより、第１の出力信号Ｑ１の電位（出力端子４８の電位）はクロック信号ＶＣＬＫのハイレベルの電位にまで上昇し、第２の出力信号Ｑ２の電位（出力端子４９の電位）はハイレベル電源電圧ＶＤＤの電位にまで上昇する。なお、時点ｔ１１～時点ｔ１２の期間中、第１のリセット信号Ｒ１はローレベルとなっている。このため、トランジスタＭ４はオフ状態で維持されるので、この期間中に第１の出力信号Ｑ１の電位が低下することはない。また、時点ｔ１１～時点ｔ１２の期間中、第２のリセット信号Ｒ２はローレベルとなっている。このため、トランジスタＭ６はオフ状態で維持されるので、この期間中に第２の出力信号Ｑ２の電位が低下することはない。

　時点ｔ１２になると、クロック信号ＶＣＬＫがハイレベルからローレベルに変化する。これにより、入力端子４３の電位の低下とともに第１の出力信号Ｑ１の電位は低下し、更に寄生容量Ｃｇｄ，Ｃｇｓを介して第１ノードＮ１の電位も低下する。また、時点ｔ１２には、入力端子４２に第１のリセット信号Ｒ１のパルスが与えられる。これにより、トランジスタＭ４およびトランジスタＭ５はオン状態となる。トランジスタＭ４がオン状態になることによって第１の出力信号Ｑ１の電位がローレベルにまで低下し、トランジスタＭ５がオン状態になることによって第１ノードＮ１の電位がローレベルにまで低下する。なお、第１ノードＮ１の電位がローレベルにまで低下することによってトランジスタＭ３はオフ状態となるが、時点ｔ１３になるまでは、第２のリセット信号Ｒ２はローレベルで維持されている。従って、時点ｔ１２～時点ｔ１３の期間には、出力端子４９はフローティング状態で維持され、第２の出力信号Ｑ２の電位はハイレベル電源電圧ＶＤＤの電位で維持される。

　時点ｔ１３になると、入力端子４４に第２のリセット信号Ｒ２のパルスが与えられる。これにより、トランジスタＭ６はオン状態となる。その結果、第２の出力信号Ｑ２の電位がローレベルにまで低下する。なお、第２のリセット信号Ｒ２としてのサブフレームリセット信号ＳＵＢＦ＿ＲＳＴのパルスは、各サブフレームの終了時点に各単位回路４０に与えられる。すなわち、図１３における時点ｔ１３は、各サブフレームの終了時点に相当する。

＜１．５　駆動方法＞
　次に、上述した各構成要素の動作を踏まえ、本実施形態における駆動方法について説明する。図１４は、本実施形態における１フレーム期間の構成を示す図である。図１４に示すように、１フレーム期間は３つのサブフレーム（第１～第３サブフレーム）で構成されている。第１サブフレームは、赤色画面の表示を行うためのサブフレームである。すなわち、第１サブフレームには、有機ＥＬ素子ＯＬＥＤ（Ｒ）が発光する。第２サブフレームは、緑色画面の表示を行うためのサブフレームである。すなわち、第２サブフレームには、有機ＥＬ素子ＯＬＥＤ（Ｇ）が発光する。第３サブフレームは、青色画面の表示を行うためのサブフレームである。すなわち、第３サブフレームには、有機ＥＬ素子ＯＬＥＤ（Ｂ）が発光する。有機ＥＬ表示装置１の動作中、これら第１～第３サブフレームが繰り返される。これにより、赤色画面，緑色画面，および青色画面が繰り返して表示され、所望のカラー表示が行われる。

　図１５は、走査信号線ＳＬに与えられる走査信号，エミッション線ＥＭに与えられる発光イネーブル信号，および選択信号ＳＥＬ１～ＳＥＬ３の波形を示すタイミングチャートである。なお、図１５では、第１サブフレーム～第３サブフレームをそれぞれ符号ＳＦ１～ＳＦ３で表している。図１５に示すように、連続する２つのサブフレームの間の帰線期間は黒色表示期間となっている。黒色表示期間には、全てのエミッション線ＥＭは非選択状態とされ、全ての走査信号線ＳＬ（１）～ＳＬ（ｎ）は選択状態とされる。そのような状態で、ソースドライバ２００は、黒色に相当するアナログ電圧を駆動用映像信号として全てのデータ線ＤＬ（１）～ＤＬ（ｍ）に印加する。これにより、表示部５００内の全ての画素回路５０に、黒色に相当する画像データが書き込まれる。また、全てのエミッション線ＥＭが非選択状態とされることによって表示部５００内の全ての有機ＥＬ素子ＯＬＥＤが消灯状態となるので、黒色の画面が表示部５００に表示される。以上のように黒色表示期間（帰線期間）に黒色に相当する画像データの書き込みを行うことによって、各サブフレームにおいて１つ前のサブフレームでの書き込みに応じた輝度で有機ＥＬ素子ＯＬＥＤが発光することが防止される。

　第１サブフレームＳＦ１には、まず、エミッション信号入力切り替え回路６００が、選択信号ＳＥＬ１をハイレベルとし、選択信号ＳＥＬ２および選択信号ＳＥＬ３をローレベルとする。これにより、各行において、トランジスタＴｅｍ１はオン状態となり、トランジスタＴｅｍ２およびトランジスタＴｅｍ３はオフ状態となる。次に、ゲートドライバ３００が１行目の走査信号をハイレベルにし、エミッションドライバ４００が１行目の発光イネーブル信号をハイレベルにする。トランジスタＴｅｍ１～Ｔｅｍ３のうちトランジスタＴｅｍ１のみがオン状態となっているので、１行目において、第１エミッション線ＥＭ１（１）が選択状態となる。これにより、１行目の各画素回路５０では、トランジスタＴ３はオン状態かつトランジスタＴ４およびトランジスタＴ５はオフ状態となる。また、１行目の走査信号線ＳＬ（１）が選択状態となることによって、１行目の各画素回路５０において、トランジスタＴ２がオン状態となる。その結果、１行目の各画素回路５０において、データ線ＤＬに印加されているデータ電圧に基づいてコンデンサＣｓｔが充電される。

　ゲートドライバ３００が１行目の走査信号線ＳＬ（１）を非選択状態にすると、１行目の各画素回路５０において、トランジスタＴ２がオフ状態となる。これにより、コンデンサＣｓｔが保持するゲート－ソース間電圧Ｖｇｓが確定する。１行目の各画素回路５０では、このゲート－ソース間電圧Ｖｇｓの大きさに応じた駆動電流がトランジスタＴ１のドレイン－ソース間を流れる。上述したように第１サブフレームＳＦ１にはトランジスタＴ３がオン状態となっているので、１行目の各画素回路５０では、トランジスタＴ３を介して有機ＥＬ素子ＯＬＥＤ（Ｒ）に駆動電流が供給される。その結果、１行目の各画素回路５０において、有機ＥＬ素子ＯＬＥＤ（Ｒ）が発光する。ところで、上述したように、サブフレームリセット信号ＳＵＢＦ＿ＲＳＴのパルスは、各サブフレームの終了時点にシフトレジスタ４内の単位回路４０に与えられる。従って、１行目の第１エミッション線ＥＭ１（１）は、第１サブフレームＳＦ１の終了時点まで選択状態で維持される。以上のような動作が２～ｎ行目において順次に行われる。

　第２サブフレームＳＦ２には、エミッション信号入力切り替え回路６００は、選択信号ＳＥＬ２をハイレベルとし、選択信号ＳＥＬ１および選択信号ＳＥＬ３をローレベルとする。このため、各行において、トランジスタＴｅｍ２はオン状態となり、トランジスタＴｅｍ１およびトランジスタＴｅｍ３はオフ状態となる。このような状態で、第１サブフレームＳＦ１と同様にして、各行の走査信号が順次にハイレベルとされるとともに、各行の発光イネーブル信号が順次にハイレベルとされる。各画素回路５０では、トランジスタＴ４はオン状態かつトランジスタＴ３およびトランジスタＴ５はオフ状態となる。以上より、第２サブフレームＳＦ２には、各画素回路５０において有機ＥＬ素子ＯＬＥＤ（Ｇ）が発光する。

　第３サブフレームＳＦ２には、エミッション信号入力切り替え回路６００は、選択信号ＳＥＬ３をハイレベルとし、選択信号ＳＥＬ１および選択信号ＳＥＬ２をローレベルとする。このため、各行において、トランジスタＴｅｍ３はオン状態となり、トランジスタＴｅｍ１およびトランジスタＴｅｍ２はオフ状態となる。このような状態で、第１サブフレームＳＦ１と同様にして、各行の走査信号が順次にハイレベルとされるとともに、各行の発光イネーブル信号が順次にハイレベルとされる。各画素回路５０では、トランジスタＴ５はオン状態かつトランジスタＴ３およびトランジスタＴ４はオフ状態となる。以上より、第３サブフレームＳＦ３には、各画素回路５０において有機ＥＬ素子ＯＬＥＤ（Ｂ）が発光する。

＜１．６　効果＞
　本実施形態によれば、エミッションドライバ４００とエミッション線ＥＭ（第１～第３エミッション線ＥＭ１～ＥＭ３）との間に、エミッションドライバ４００から出力された発光イネーブル信号ＧＧｅｍのエミッション線ＥＭへの供給を制御するトランジスタＴｅｍ１～Ｔｅｍ３が設けられている。このような構成において、各サブフレームにはトランジスタＴｅｍ１～Ｔｅｍ３のうちの１つがオン状態とされ、かつ、１フレーム期間中にトランジスタＴｅｍ１～Ｔｅｍ３はそれぞれ１回ずつオン状態とされる。このため、エミッションドライバ４００から出力された発光イネーブル信号ＧＧｅｍは、サブフレーム毎に異なるエミッション線ＥＭに供給される。従って、従来技術とは異なり、発光イネーブル信号ＧＧｅｍを生成するためのドライバとして１系統のエミッションドライバ４００を備えるだけで良い。これにより、有機ＥＬ素子ＯＬＥＤの発光を制御するために必要とされるトランジスタの数が従来よりも削減される。

　次に、本実施形態における効果について定量的に説明する。例えば、１フレーム期間を３つのサブフレームに分割する時分割駆動を採用した有機ＥＬ表示装置に着目すると、従来技術によれば、３系統のエミッションドライバ４００が必要とされる。１系統分のエミッションドライバ４００に着目すると、図１２から把握されるように、１行につき６個のトランジスタＭ１～Ｍ６が必要とされる。従って、従来技術によれば、１行につき１８個のトランジスタが必要とされる。これに対して、本実施形態によれば、エミッションドライバ４００とエミッション線ＥＭとの間に３個のトランジスタＴｅｍ１～Ｔｅｍ３が新たに必要とされるが、１系統分のエミッションドライバ４００を備えるだけで良い。従って、本実施形態によれば、１行につき９個のトランジスタが必要とされる。ここで、図１６に示すように、ゲート配線とソース／ドレイン領域とを含む矩形領域をＴＦＴ占有領域７０とする。また、ＴＦＴ占有領域７０の各辺の長さを図１６に示すようにｘ，ｙとする。そうすると、図１７に示すように、従来技術におけるＴＦＴ占有面積は１８ｘｙであるのに対し、本実施形態におけるＴＦＴ占有面積は９ｘｙとなる。従って、従来技術におけるＴＦＴ占有面積に対する本実施形態におけるＴＦＴ占有面積の割合（ＴＦＴ占有面積比）Ｐ１は、次のようになる。
Ｐ１＝（９ｘｙ／１８ｘｙ）×１００
　　＝５０（％）
このように、本実施形態によれば、ＴＦＴ占有面積が従来技術と比較して５０パーセントとなる。

　以上より、本実施形態によれば、有機ＥＬ表示装置の額縁サイズを従来よりも小さくすることができるので、有機ＥＬ表示装置の小型化が実現される。また、一定サイズのパネルに着目すると、ＨＤパネルのＦＨＤ化やＦＨＤのパネルのＷＱＨＤ化などの高精細化（高解像度化）が可能となる。なお、ここではＴＦＴ占有面積のみに着目して効果を説明したが、実際には、エミッションドライバ４００内のＴＦＴ間の接続配線やコンタクト部による占有面積も従来より小さくなる。

　また、本実施形態においては、回路内のトランジスタには、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴなどの酸化物ＴＦＴ（酸化物半導体をチャネル層に用いたトランジスタ）が採用されている。このため、回路内のＴＦＴの小型化が可能となり、パネルの高精細化が容易になる。

＜１．７　変形例＞
　以下、上記第１の実施形態の変形例について説明する。

＜１．７．１　第１の変形例＞
　上記第１の実施形態においては、エミッションドライバ４００を構成するシフトレジスタ４内の単位回路４０には６個のトランジスタＭ１～Ｍ６が含まれていたが、本発明はこれに限定されない。一般的には、駆動性能の向上や信頼性の向上を図るため、単位回路４０には９個以上のトランジスタが含まれている。そこで、第１の変形例として、９個のトランジスタが単位回路４０に含まれている例を説明する。なお、単位回路４０の具体的な回路構成についても特に限定されない。

　図１８は、本変形例における単位回路４０の構成（シフトレジスタ４の１段分の構成）を示す回路図である。図１８に示すように、単位回路４０は、９個のトランジスタＺ１～Ｚ９と、２個のキャパシタＣＡＰ１，ＣＡＰ２とを備えている。また、単位回路４０は、ハイレベル電源電圧ＶＤＤ用の入力端子およびローレベル電源電圧ＶＳＳ用の入力端子のほか、４個の入力端子４１～４４および２個の出力端子４８，４９を有している。トランジスタＺ７のゲート端子－ドレイン端子間には寄生容量Ｃｇｄが形成され、トランジスタＺ７のゲート端子－ソース端子間には寄生容量Ｃｇｓが形成されている。

　トランジスタＺ１のソース端子，トランジスタＺ５のドレイン端子，トランジスタＺ７のゲート端子，トランジスタＺ８のゲート端子，およびキャパシタＣＡＰ１の一端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「第１ノード」という。第１ノードには、符号Ｎ１を付す。トランジスタＺ２のソース端子，トランジスタＺ３のドレイン端子，トランジスタＺ４のドレイン端子，トランジスタＺ５のゲート端子，トランジスタＺ６のゲート端子，およびキャパシタＣＡＰ２の一端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「第２ノード」という。第２ノードには符号Ｎ２を付す。

　トランジスタＺ１については、ゲート端子およびドレイン端子は入力端子４１に接続され（すなわち、ダイオード接続となっている）、ソース端子は第１ノードＮ１に接続されている。トランジスタＺ２については、ゲート端子およびドレイン端子は入力端子４２に接続され（すなわち、ダイオード接続となっている）、ソース端子は第２ノードＮ２に接続されている。トランジスタＺ３については、ゲート端子は入力端子４１に接続され、ドレイン端子は第２ノードＮ２に接続され、ソース端子はローレベル電源電圧ＶＳＳ用の入力端子に接続されている。トランジスタＺ４については、ゲート端子は出力端子４８に接続され、ドレイン端子は第２ノードＮ２に接続され、ソース端子はローレベル電源電圧ＶＳＳ用の入力端子に接続されている。トランジスタＺ５については、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子はローレベル電源電圧ＶＳＳ用の入力端子に接続されている。トランジスタＺ６については、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は出力端子４８に接続され、ソース端子はローレベル電源電圧ＶＳＳ用の入力端子に接続されている。トランジスタＺ７については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は入力端子４３に接続され、ソース端子は出力端子４８に接続されている。トランジスタＺ８については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子はハイレベル電源電圧ＶＤＤ用の入力端子に接続され、ソース端子は出力端子４９に接続されている。トランジスタＺ９については、ゲート端子は入力端子４４に接続され、ドレイン端子は出力端子４９に接続され、ソース端子はローレベル電源電圧ＶＳＳ用の入力端子に接続されている。キャパシタＣＡＰ１については、一端は第１ノードＮ１に接続され、他端は出力端子４８に接続されている。キャパシタＣＡＰ２については、一端は第２ノードＮ２に接続され、他端は入力端子４１に接続されている。

　次に、各構成要素のこの単位回路４０における機能について説明する。トランジスタＺ１は、セット信号Ｓがハイレベルになると、第１ノードＮ１の電位をハイレベルに向けて変化させる。トランジスタＺ２は、第１のリセット信号Ｒ１がハイレベルになると、第２ノードＮ２の電位をハイレベルに向けて変化させる。トランジスタＺ３は、セット信号Ｓがハイレベルになると、第２ノードＮ２の電位をローレベル電源電圧ＶＳＳの電位に向けて変化させる。トランジスタＺ４は、出力端子４８の電位がハイレベルになると、第２ノードＮ２の電位をローレベル電源電圧ＶＳＳの電位に向けて変化させる。トランジスタＺ５は、第２ノードＮ２の電位がハイレベルになると、第１ノードＮ１の電位をローレベル電源電圧ＶＳＳの電位に向けて変化させる。トランジスタＺ６は、第２ノードＮ２の電位がハイレベルになると、出力端子４８の電位をローレベル電源電圧ＶＳＳの電位に向けて変化させる。トランジスタＺ７は、第１ノードＮ１の電位がハイレベルになると、クロック信号ＶＣＬＫの電位を出力端子４８に与える。トランジスタＺ８は、第１ノードＮ１の電位がハイレベルになると、ハイレベル電源電圧ＶＤＤの電位を出力端子４９に与える。トランジスタＺ９は、第２のリセット信号Ｒ２がハイレベルになると、出力端子４９の電位をローレベル電源電圧ＶＳＳの電位に向けて変化させる。キャパシタＣＡＰ１は、出力端子４８の電位がハイレベルになっている期間中に第１ノードＮ１の電位をハイレベルで維持するための補償容量として機能する。キャパシタＣＡＰ２は、出力端子４８の電位がハイレベルとなる時に第２ノードＮ２の電位を低下させて回路動作を安定化させるために機能する。

　次に、図１３および図１８を参照しつつ、本変形例における単位回路４０の動作について説明する。時点ｔ１０になると、入力端子４１にセット信号Ｓのパルスが与えられる。トランジスタＺ１は図１８に示すようにダイオード接続となっているので、このセット信号ＳのパルスによってトランジスタＺ１はオン状態となる。これにより、キャパシタＣＡＰ１が充電（ここではプリチャージ）され、第１ノードＮ１の電位が上昇する。また、セット信号ＳのパルスによってトランジスタＺ３はオン状態となり、第２ノードＮ２の電位はローレベルとなる。これにより、トランジスタＺ５およびトランジスタＺ６はオフ状態となる。以上より、時点ｔ１０～時点ｔ１１の期間には、セット信号Ｓのパルスが入力されている状態で第２ノードＮ２の電位がローレベルとなるので、入力端子４１と第２ノードＮ２との電位差に基づいてキャパシタＣＡＰ２が充電される。

　時点ｔ１１になると、クロック信号ＶＣＬＫがローレベルからハイレベルに変化する。このとき、第２ノードＮ２の電位はローレベルとなっているので、トランジスタＺ５はオフ状態となっている。従って、第１ノードＮ１はフローティング状態となる。また、上述したように、トランジスタＺ７のゲート端子－ドレイン端子間には寄生容量Ｃｇｄが形成され、トランジスタＺ７のゲート端子－ソース端子間には寄生容量Ｃｇｓが形成されている。以上より、ブートストラップ効果によって、第１ノードＮ１の電位は大きく上昇する。その結果、トランジスタＺ７およびトランジスタＺ８には大きな電圧が印加される。これにより、第１の出力信号Ｑ１の電位（出力端子４８の電位）はクロック信号ＶＣＬＫのハイレベルの電位にまで上昇し、第２の出力信号Ｑ２の電位（出力端子４９の電位）はハイレベル電源電圧ＶＤＤの電位にまで上昇する。ところで、トランジスタＺ５およびトランジスタＺ６についてもゲート端子－ドレイン端子間に寄生容量が存在するので、第１ノードＮ１の電位および第１の出力信号Ｑ１の電位の上昇に伴って、第２ノードＮ２の電位は上昇しようとする。しかしながら、時点ｔ１０～時点ｔ１１の期間に入力端子４１と第２ノードＮ２との電位差に基づいてキャパシタＣＡＰ２が充電されていること、および、時点ｔ１１にセット信号Ｓがハイレベルからローレベルに変化することによって、第２ノードＮ２の電位はローレベルで維持される。また、第１の出力信号Ｑ１の電位がクロック信号ＶＣＬＫのハイレベルの電位にまで上昇することによって、トランジスタＺ４がオン状態となる。このことによっても第２ノードＮ２の電位はローレベルで維持される。

　時点ｔ１２になると、クロック信号ＶＣＬＫがハイレベルからローレベルに変化する。これにより、入力端子４３の電位の低下とともに第１の出力信号Ｑ１の電位は低下し、更に寄生容量Ｃｇｄ，Ｃｇｓを介して第１ノードＮ１の電位も低下する。また、時点ｔ１２には、入力端子４２に第１のリセット信号Ｒ１のパルスが与えられる。このため、トランジスタＺ２はオン状態となり、第２ノードＮ２の電位はハイレベルとなる。これにより、トランジスタＺ５およびトランジスタＺ６はオン状態となる。その結果、第１ノードＮ１の電位および第１の出力信号Ｑ１の電位はローレベルにまで低下する。なお、第１ノードＮ１の電位がローレベルにまで低下することによってトランジスタＺ８はオフ状態となるが、時点ｔ１３になるまでは、第２のリセット信号Ｒ２はローレベルで維持されている。従って、時点ｔ１２～時点ｔ１３の期間には、出力端子４９はフローティング状態で維持され、第２の出力信号Ｑ２の電位はハイレベル電源電圧ＶＤＤの電位で維持される。

　以上のように、本変形例においては、９個のトランジスタＺ１～Ｚ９を含む単位回路４０によってエミッションドライバ４００内のシフトレジスタ４が構成されている。以下、このような単位回路４０が採用されていることを前提とした場合の本変形例における効果について定量的に説明する。例えば、１フレーム期間を３つのサブフレームに分割する時分割駆動を採用した有機ＥＬ表示装置に着目すると、従来技術によれば、３系統のエミッションドライバ４００が必要とされる。１系統分のエミッションドライバ４００に着目すると、図１８から把握されるように、１行につき９個のトランジスタＺ１～Ｚ９が必要とされる。従って、従来技術によれば、１行につき２７個のトランジスタが必要とされる。これに対して、本変形例によれば、エミッションドライバ４００とエミッション線ＥＭとの間に３個のトランジスタＴｅｍ１～Ｔｅｍ３が新たに必要とされるが、１系統分のエミッションドライバ４００を備えるだけで良い。従って、本実施形態によれば、１行につき１２個のトランジスタが必要とされる。以上より、図１９に示すように、従来技術におけるＴＦＴ占有面積は２７ｘｙであるのに対し、本変形例におけるＴＦＴ占有面積は１２ｘｙとなる。従って、従来技術におけるＴＦＴ占有面積に対する本変形例におけるＴＦＴ占有面積の割合（ＴＦＴ占有面積比）Ｐ２は、次のようになる。
Ｐ２＝（１２ｘｙ／２７ｘｙ）×１００
　　＝４４（％）
すなわち、本変形例によれば、ＴＦＴ占有面積が従来技術と比較して４４パーセントとなる。このように、エミッションドライバ４００内のシフトレジスタ４を構成するトランジスタの数が多くなるほど、ＴＦＴ占有面積の削減効果が大きくなる。

＜１．７．２　第２の変形例＞
　上記第１の実施形態においては、各画素回路５０には３個の有機ＥＬ素子ＯＬＥＤ（Ｒ），ＯＬＥＤ（Ｇ），およびＯＬＥＤ（Ｂ）が含まれ、１フレーム期間は３つのサブフレームに分割されていた。しかしながら、本発明はこれに限定されず、１フレーム期間が４つ以上のサブフレームに分割されていても良い。例えば、図２０に示すように各画素回路５０に４個の有機ＥＬ素子ＯＬＥＤ（Ｒ），ＯＬＥＤ（Ｇ），ＯＬＥＤ（Ｂ），およびＯＬＥＤ（Ｗ）が含まれ、１フレーム期間が４つのサブフレームに分割される場合にも、本発明を適用することができる。これについては、後述する第２～第４の実施形態についても同様である。なお、有機ＥＬ素子ＯＬＥＤ（Ｗ）は、白色光を発する電気光学素子として機能する。

　図２０に示すように、本変形例においては、各画素回路５０には、有機ＥＬ素子ＯＬＥＤ（Ｗ）への駆動電流の供給を制御することによって発光の制御を行う発光制御トランジスタとしてトランジスタＴ６が設けられている。また、第１～第３エミッション線ＥＭ１～ＥＭ３に加えて第４エミッション線ＥＭ４が表示部５００に配設されている。この第４エミッション線ＥＭ４とエミッションドライバ４００との間には、選択信号ＳＥＬ４によってオン／オフ状態が制御されるトランジスタＴｅｍ４が設けられている。

　以上のような構成において、各サブフレームにはトランジスタＴｅｍ１～Ｔｅｍ４のうちの１つがオン状態とされ、かつ、１フレーム期間中にトランジスタＴｅｍ１～Ｔｅｍ４はそれぞれ１回ずつオン状態とされる。例えば、第１サブフレームにはトランジスタＴｅｍ１がオン状態とされ、第２サブフレームにはトランジスタＴｅｍ２がオン状態とされ、第３サブフレームにはトランジスタＴｅｍ３がオン状態とされ、第４サブフレームにはトランジスタＴｅｍ４がオン状態とされる。これにより、赤色画面，緑色画面，青色画面，および白色画面が繰り返して表示され、所望のカラー表示が行われる。

　以上のようにして、各画素回路５０に４個の有機ＥＬ素子ＯＬＥＤ（Ｒ），ＯＬＥＤ（Ｇ），ＯＬＥＤ（Ｂ），およびＯＬＥＤ（Ｗ）が含まれる構成の有機ＥＬ表示装置においても、従来よりもＴＦＴ占有面積を削減することができる。

＜２．第２の実施形態＞
　本発明の第２の実施形態について説明する。なお、上記第１の実施形態と異なる点についてのみ説明し、上記第１の実施形態と同様の点については説明を省略する。これについては、後述する第３の実施形態および第４の実施形態においても同様である。

＜２．１　画素回路の構成＞
　本実施形態においては、走査信号線ＳＬが延びる方向に並んで配置されている３つの画素回路５０が１つのグループとされる。列の数はｍであるので、各行につき（ｍ／３）個のグループが形成される。図２１は、１つのグループに含まれる３つの画素回路５０（１）～５０（３）の構成を示す回路図である。各々の画素回路５０の構成は、上記第１の実施形態と同様である（図７参照）。ここでは、第１～第３エミッション線ＥＭ１～ＥＭ３と３つの画素回路５０（１）～５０（３）に含まれるトランジスタＴ３～Ｔ５のゲート端子との接続関係について説明する。第１エミッション線ＥＭ１は、画素回路５０（１）内のトランジスタＴ３のゲート端子，画素回路５０（２）内のトランジスタＴ４のゲート端子，および画素回路５０（３）内のトランジスタＴ５のゲート端子に接続されている。第２エミッション線ＥＭ２は、画素回路５０（１）内のトランジスタＴ４のゲート端子，画素回路５０（２）内のトランジスタＴ５のゲート端子，および画素回路５０（３）内のトランジスタＴ３のゲート端子に接続されている。第３エミッション線ＥＭ３は、画素回路５０（１）内のトランジスタＴ５のゲート端子，画素回路５０（２）内のトランジスタＴ３のゲート端子，および画素回路５０（３）内のトランジスタＴ４のゲート端子に接続されている。このように、第１～第３エミッション線ＥＭ１～ＥＭ３の各々は、３つの画素回路５０（１）～５０（３）において互いに異なる色で発光する有機ＥＬ素子ＯＬＥＤに対応するトランジスタのゲート端子に接続されている。

＜２．２　駆動方法＞
　以上のような構成において、上記第１の実施形態と同様、第１～第３サブフレームＳＦ１～ＳＦ３が繰り返される（図１４参照）。第１サブフレームＳＦ１には、まず、エミッション信号入力切り替え回路６００が、選択信号ＳＥＬ１をハイレベルとし、選択信号ＳＥＬ２および選択信号ＳＥＬ３をローレベルとする。これにより、各行において、トランジスタＴｅｍ１はオン状態となり、トランジスタＴｅｍ２およびトランジスタＴｅｍ３はオフ状態となる。次に、ゲートドライバ３００が１行目の走査信号をハイレベルにし、エミッションドライバ４００が１行目の発光イネーブル信号をハイレベルにする。トランジスタＴｅｍ１～Ｔｅｍ３のうちトランジスタＴｅｍ１のみがオン状態となっているので、１行目において、第１エミッション線ＥＭ１（１）が選択状態となる。これにより、１行目において、画素回路５０（１）ではトランジスタＴ３はオン状態かつトランジスタＴ４およびトランジスタＴ５はオフ状態となり、画素回路５０（２）ではトランジスタＴ４はオン状態かつトランジスタＴ３およびトランジスタＴ５はオフ状態となり、画素回路５０（３）ではトランジスタＴ５はオン状態かつトランジスタＴ３およびトランジスタＴ４はオフ状態となる（図２１参照）。また、１行目の走査信号線ＳＬ（１）が選択状態となることによって、１行目の各画素回路５０において、トランジスタＴ２がオン状態となる。その結果、１行目の各画素回路５０において、データ線ＤＬに印加されているデータ電圧に基づいてコンデンサＣｓｔが充電される。

　ゲートドライバ３００が１行目の走査信号線ＳＬ（１）を非選択状態にすると、１行目の各画素回路５０において、トランジスタＴ２がオフ状態となる。これにより、コンデンサＣｓｔが保持するゲート－ソース間電圧Ｖｇｓが確定する。１行目の各画素回路５０では、このゲート－ソース間電圧Ｖｇｓの大きさに応じた駆動電流がトランジスタＴ１のドレイン－ソース間を流れる。上述したように、第１エミッション線ＥＭ１（１）は、画素回路５０（１）内のトランジスタＴ３のゲート端子，画素回路５０（２）内のトランジスタＴ４のゲート端子，および画素回路５０（３）内のトランジスタＴ５のゲート端子に接続されている。従って、画素回路５０（１）ではトランジスタＴ３を介して有機ＥＬ素子ＯＬＥＤ（Ｒ）に駆動電流が供給され、画素回路５０（２）ではトランジスタＴ４を介して有機ＥＬ素子ＯＬＥＤ（Ｇ）に駆動電流が供給され、画素回路５０（３）ではトランジスタＴ５を介して有機ＥＬ素子ＯＬＥＤ（Ｂ）に駆動電流が供給される。その結果、画素回路５０（１）では有機ＥＬ素子ＯＬＥＤ（Ｒ）が発光し、画素回路５０（２）では有機ＥＬ素子ＯＬＥＤ（Ｇ）が発光し、画素回路５０（３）では有機ＥＬ素子ＯＬＥＤ（Ｂ）が発光する。ところで、上述したように、サブフレームリセット信号ＳＵＢＦ＿ＲＳＴのパルスは、各サブフレームの終了時点にシフトレジスタ４内の単位回路４０に与えられる。従って、１行目の第１エミッション線ＥＭ１（１）は、第１サブフレームＳＦ１の終了時点まで選択状態で維持される。

　以上のような動作が２～ｎ行目において順次に行われる。更に、第２サブフレームＳＦ２および第３サブフレームＳＦ３においても、第１サブフレームＳＦ１と同様の動作が行われる。但し、第２サブフレームＳＦ２には、エミッション信号入力切り替え回路６００は、選択信号ＳＥＬ２をハイレベルとし、第３サブフレームＳＦ３には、エミッション信号入力切り替え回路６００は、選択信号ＳＥＬ３をハイレベルとする。従って、第２サブフレームＳＦ２には第２エミッション線ＥＭ２が選択状態となり、第３サブフレームＳＦ３には第３エミッション線ＥＭ３が選択状態となる。

　以上より、１つのグループに含まれる３つの画素回路５０（１）～５０（３）内の有機ＥＬ素子ＯＬＥＤについての１フレーム期間中の発光状態の推移は次のようになる（図２２参照）。画素回路５０（１）では、第１サブフレームＳＦ１には赤色用の有機ＥＬ素子ＯＬＥＤ（Ｒ）のみが発光状態となり、第２サブフレームＳＦ２には緑色用の有機ＥＬ素子ＯＬＥＤ（Ｇ）のみが発光状態となり、第３サブフレームＳＦ３には青色用の有機ＥＬ素子ＯＬＥＤ（Ｂ）のみが発光状態となる。画素回路５０（２）では、第１サブフレームＳＦ１には緑色用の有機ＥＬ素子ＯＬＥＤ（Ｇ）のみが発光状態となり、第２サブフレームＳＦ２には青色用の有機ＥＬ素子ＯＬＥＤ（Ｂ）のみが発光状態となり、第３サブフレームＳＦ３には赤色用の有機ＥＬ素子ＯＬＥＤ（Ｒ）のみが発光状態となる。画素回路５０（３）では、第１サブフレームＳＦ１には青色用の有機ＥＬ素子ＯＬＥＤ（Ｂ）のみが発光状態となり、第２サブフレームＳＦ２には赤色用の有機ＥＬ素子ＯＬＥＤ（Ｒ）のみが発光状態となり、第３サブフレームＳＦ３には緑色用の有機ＥＬ素子ＯＬＥＤ（Ｇ）のみが発光状態となる。

＜２．３　効果＞
　本実施形態によれば、３行×３列の画素回路５０に着目すると、第１サブフレームＳＦ１には図２３に示すような発光状態となり、第２サブフレームＳＦ２には図２４に示すような発光状態となり、第３サブフレームＳＦ３には図２５に示すような発光状態となる。すなわち、各サブフレームにおいて、発光色が混在している。これにより、時分割駆動（フィールドシーケンシャル駆動）が採用されている場合に生じやすい色割れの発生が抑制される。また、上記第１の実施形態と同様、従来よりもＴＦＴ占有面積を削減することができる。以上より、色割れの発生を抑制しつつ従来よりも額縁サイズを小さくした有機ＥＬ表示装置が実現される。

＜３．第３の実施形態＞
＜３．１　全体構成＞
　図２６は、本発明の第３の実施形態に係るアクティブマトリクス型の有機ＥＬ表示装置２の全体構成を示すブロック図である。本実施形態においては、上記第１の実施形態（図２参照）とは異なり、エミッションドライバ４００とエミッション線ＥＭとの間には、各行につき１個のデマルチプレクサＤＭが設けられている。すなわち、全体ではｎ個のデマルチプレクサＤＭ（１）～ＤＭ（ｎ）が設けられている。各デマルチプレクサＤＭには、エミッション信号入力切り替え回路６００から２つの選択信号（選択信号ＣＴＬ１および選択信号ＣＴＬ２）が与えられる。本実施形態においては、エミッション信号入力切り替え回路６００によって第２の制御信号生成部が実現され、選択信号ＣＴＬ１および選択信号ＣＴＬ２によって第２の制御信号が実現されている。なお、本実施形態においては、ＬＴＰＳ（低温ポリシリコン）あるいはＣ－Ｓｉ（結晶シリコン）を用いた高移動度のトランジスタが用いられる。

＜３．２　デマルチプレクサの構成および動作＞
　図２７は、本実施形態におけるデマルチプレクサＤＭの入出力信号について説明するための図である。図２７から把握されるように、本実施形態におけるデマルチプレクサＤＭは、１入力４出力のデマルチプレクサＤＭである。このデマルチプレクサＤＭには、エミッションドライバ４００から出力された発光イネーブル信号ＧＧｅｍが入力信号として与えられる。そして、その発光イネーブル信号ＧＧｅｍは、選択信号ＣＴＬ１，ＣＴＬ２に基づいて、４つの出力先のいずれかに出力される。それら４つの出力先のうちの３つは、第１～第３エミッション線ＥＭ１～ＥＭ３である。残りの１つは、本実施形態においては、不使用（オープン端子）となっている。

　図２８は、本実施形態におけるデマルチプレクサＤＭの詳細な構成を示すブロック図である。なお、このデマルチプレクサＤＭはＣＯＭＳ回路で構成されている。図２８に示すように、このデマルチプレクサＤＭは、２個のＮＯＴ回路８１１，８１２および８個のＡＮＤ回路８２１～８２４，８３１～８３４によって構成されている。ＮＯＴ回路８１１は、選択信号ＣＴＬ１の論理反転信号を出力する。ＮＯＴ回路８１２は、選択信号ＣＴＬ２の論理反転信号を出力する。ＡＮＤ回路８２１は、ＮＯＴ回路８１１からの出力信号とＮＯＴ回路８１２からの出力信号との論理積を示す信号を出力する。ＡＮＤ回路８２２は、選択信号ＣＴＬ１とＮＯＴ回路８１２からの出力信号との論理積を示す信号を出力する。ＡＮＤ回路８２３は、ＮＯＴ回路８１１からの出力信号と選択信号ＣＴＬ２との論理積を示す信号を出力する。ＡＮＤ回路８２４は、選択信号ＣＴＬ１と選択信号ＣＴＬ２との論理積を示す信号を出力する。ＡＮＤ回路８３１は、ＡＮＤ回路８２１からの出力信号と発光イネーブル信号ＧＧｅｍとの論理積を示す信号を出力する。ＡＮＤ回路８３２は、ＡＮＤ回路８２２からの出力信号と発光イネーブル信号ＧＧｅｍとの論理積を示す信号を出力する。ＡＮＤ回路８３３は、ＡＮＤ回路８２３からの出力信号と発光イネーブル信号ＧＧｅｍとの論理積を示す信号を出力する。ＡＮＤ回路８３４は、ＡＮＤ回路８２４からの出力信号と発光イネーブル信号ＧＧｅｍとの論理積を示す信号を出力する。

　以上のようにデマルチプレクサＤＭが構成されているので、選択信号と出力との対応関係は図２９に示すようなものとなる。従って、発光イネーブル信号ＧＧｅｍの値が１になっているとき、選択信号ＣＴＬ１の値が０であって、かつ、選択信号ＣＴＬ２の値が０であれば、第１エミッション線ＥＭ１が選択状態となる。また、発光イネーブル信号ＧＧｅｍの値が１になっているとき、選択信号ＣＴＬ１の値が１であって、かつ、選択信号ＣＴＬ２の値が０であれば、第２エミッション線ＥＭ２が選択状態となる。さらに、発光イネーブル信号ＧＧｅｍの値が１になっているとき、選択信号ＣＴＬ１の値が０であって、かつ、選択信号ＣＴＬ２の値が１であれば、第３エミッション線ＥＭ３が選択状態となる。

　ところで、選択信号ＣＴＬ１の値が１であって、かつ、選択信号ＣＴＬ２の値が１であれば、発光イネーブル信号ＧＧｅｍはいずれのエミッション線ＥＭにも出力されない。従って、仮にエミッションドライバ４００から出力された発光イネーブル信号ＧＧｅｍの値が１になっていても、選択信号ＣＴＬ１の値および選択信号ＣＴＬ２の値の双方を１にすることによって、第１～第３エミッション線ＥＭ１～ＥＭ３を非選択状態にすることができる。

　なお、本実施形態においては、エミッション信号入力切り替え回路６００とデマルチプレクサＤＭ（１）～ＤＭ（ｎ）とによって発光イネーブル信号切り替え部６２０が実現されている（図３０参照）。

＜３．３　駆動方法＞
　次に、上述したデマルチプレクサＤＭの動作を踏まえ、本実施形態における駆動方法について説明する。図３１は、走査信号線ＳＬに与えられる走査信号，エミッション線ＥＭに与えられる発光イネーブル信号，および選択信号ＣＴＬ１，ＣＴＬ２の波形を示すタイミングチャートである。上記第１の実施形態と同様、連続する２つのサブフレームの間の帰線期間は黒色表示期間となっている。この黒色表示期間には、選択信号ＣＴＬ１の値は１とされ、かつ、選択信号ＣＴＬ２の値は１とされる。これにより、黒色表示期間には、全てのエミッション線ＥＭが非選択状態となり、表示部５００内の全ての有機ＥＬ素子ＯＬＥＤが消灯状態となる。なお、各サブフレームの終了時点には、サブフレームリセット信号ＳＵＢＦ＿ＲＳＴに基づいて、エミッションドライバ４００から出力される発光イネーブル信号ＧＧｅｍの値は０となる。従って、必ずしも黒色表示期間に選択信号ＣＴＬ１の値および選択信号ＣＴＬ２の値の双方を１にする必要はない。しかしながら、選択信号ＣＴＬ１の値および選択信号ＣＴＬ２の値の双方を１にすることによって、黒色表示期間に確実に全てのエミッション線ＥＭを非選択状態にすることができる。

　第１サブフレームＳＦ１には、まず、エミッション信号入力切り替え回路６００が、選択信号ＣＴＬ１の値を０とし、選択信号ＣＴＬ２の値を０とする。これにより、デマルチプレクサＤＭに入力される発光イネーブル信号ＧＧｅｍの出力先が第１エミッション線ＥＭ１となる。次に、ゲートドライバ３００が１行目の走査信号をハイレベルにし、エミッションドライバ４００が１行目の発光イネーブル信号をハイレベルにする。発光イネーブル信号ＧＧｅｍの出力先が第１エミッション線ＥＭ１となっているので、１行目において、第１エミッション線ＥＭ１（１）が選択状態となる。これにより、１行目の各画素回路５０では、トランジスタＴ３はオン状態かつトランジスタＴ４およびトランジスタＴ５はオフ状態となる。また、１行目の走査信号線ＳＬ（１）が選択状態となることによって、１行目の各画素回路５０において、トランジスタＴ２がオン状態となる。その結果、１行目の各画素回路５０において、データ線ＤＬに印加されているデータ電圧に基づいてコンデンサＣｓｔが充電される。

　ゲートドライバ３００が１行目の走査信号線ＳＬ（１）を非選択状態にすると、１行目の各画素回路５０において、トランジスタＴ２がオフ状態となる。これにより、コンデンサＣｓｔが保持するゲート－ソース間電圧Ｖｇｓが確定する。１行目の各画素回路５０では、このゲート－ソース間電圧Ｖｇｓの大きさに応じた駆動電流がトランジスタＴ１のドレイン－ソース間を流れる。上述したように第１サブフレームＳＦ１にはトランジスタＴ３がオン状態となっているので、１行目の各画素回路５０では、トランジスタＴ３を介して有機ＥＬ素子ＯＬＥＤ（Ｒ）に駆動電流が供給される。その結果、１行目の各画素回路５０において、有機ＥＬ素子ＯＬＥＤ（Ｒ）が発光する。ところで、上述したように、サブフレームリセット信号ＳＵＢＦ＿ＲＳＴのパルスは、各サブフレームの終了時点にシフトレジスタ４内の単位回路４０に与えられる。従って、１行目の第１エミッション線ＥＭ１（１）は、第１サブフレームＳＦ１の終了時点まで選択状態で維持される。

　以上のような動作が２～ｎ行目において順次に行われる。更に、第２サブフレームＳＦ２および第３サブフレームＳＦ３においても、第１サブフレームＳＦ１と同様の動作が行われる。但し、第２サブフレームＳＦ２には、エミッション信号入力切り替え回路６００は、選択信号ＣＴＬ１の値を１とし、選択信号ＣＴＬ２の値を０とする。また、第３サブフレームＳＦ３には、エミッション信号入力切り替え回路６００は、選択信号ＣＴＬ１の値を０とし、選択信号ＣＴＬ２の値を１とする。従って、第２サブフレームＳＦ２には第２エミッション線ＥＭ２が選択状態となり、第３サブフレームＳＦ３には第３エミッション線ＥＭ３が選択状態となる。

＜３．４　効果＞
　本実施形態によれば、エミッションドライバ４００とエミッション線ＥＭ（第１～第３エミッション線ＥＭ１～ＥＭ３）との間に、エミッションドライバ４００から出力された発光イネーブル信号ＧＧｅｍの出力先を第１～第３エミッション線ＥＭ１～ＥＭ３の間で切り替えるデマルチプレクサＤＭが設けられている。このような構成において、サブフレーム毎に出力先の切り替えが行われる。このため、エミッションドライバ４００から出力された発光イネーブル信号ＧＧｅｍは、サブフレーム毎に異なるエミッション線ＥＭに供給される。従って、従来技術とは異なり、発光イネーブル信号を生成するためのドライバとして１系統のエミッションドライバ４００を備えるだけで良い。

　ところで、上述したように、本実施形態におけるデマルチプレクサＤＭは、２個のＮＯＴ回路８１１，８１２および８個のＡＮＤ回路８２１～８２４，８３１～８３４によって構成されている。ＡＮＤ回路は、ＣＭＯＳ回路を用いた場合、図３２に示すように６個のトランジスタ（３個のＮＭＯＳトランジスタおよび３個のＰＭＯＳトランジスタ）で構成される。また、ＮＯＴ回路は、ＣＭＯＳ回路を用いた場合、図３３に示すように２個のトランジスタ（１個のＮＭＯＳトランジスタおよび１個のＰＭＯＳトランジスタ）で構成される。以上より、１つのデマルチプレクサＤＭに必要とされるトランジスタの数をＰとすると、Ｐは以下のように求められる。
　Ｐ＝６×８＋２×２
　　＝５２

　ここで、エミッションドライバ４００を構成するシフトレジスタ４の１つの段に含まれるトランジスタの数をＸとする。そうすると、従来技術では３系統分のエミッションドライバ４００が必要とされるので、従来技術における１行分のトランジスタ数は「３Ｘ」となる。これに対して、本実施形態における１行分のトランジスタ数は「Ｘ＋５２」となる。以上より、「３Ｘ＞Ｘ＋５２」を満たせば、必要とされるトランジスタの数が従来技術よりも本実施形態の方が少なくなる。従って、シフトレジスタ４の１つの段に含まれるトランジスタの数が２６個よりも多ければ、従来技術におけるＴＦＴ占有面積よりも本実施形態におけるＴＦＴ占有面積の方が小さくなる。

　ＴＦＴ占有面積以外の観点については、本実施形態によれば以下のような効果が得られる。本実施形態におけるデマルチプレクサＤＭはＣＯＭＳ回路で構成されている。このため、エミッションドライバ４００から出力された発光イネーブル信号ＧＧｅｍの値が１になっていても、デマルチプレクサＤＭに与える選択信号ＣＴＬ１，ＣＴＬ２の値を制御することによって、全てのエミッション線ＥＭを速やかに強制的に非選択状態にすることができる。これにより、連続する２つのサブフレームの間に黒挿入を高速で行うことが可能となる。その結果、動画表示の際の表示品位が向上する。

＜４．第４の実施形態＞
＜４．１　全体構成＞
　図３４は、本発明の第４の実施形態に係るアクティブマトリクス型の有機ＥＬ表示装置３の全体構成を示すブロック図である。上記第３の実施形態においては、各行につき１個のデマルチプレクサＤＭが設けられていたが、本実施形態においては、全体で１個のデマルチプレクサＤＭが設けられている。また、本実施形態においては、上記第１～第３の実施形態とは異なり、エミッションドライバが設けられていない。エミッション信号入力切り替え回路６００は、２つの選択信号（選択信号ＣＴＬ１および選択信号ＣＴＬ２）をデマルチプレクサＤＭに与えるとともに、発光イネーブル信号ＧＧｅｍをデマルチプレクサＤＭに与える。なお、本実施形態においては、エミッション信号入力切り替え回路６００によって発光イネーブル信号生成部が実現されている。

＜４．２　デマルチプレクサの構成および動作＞
　デマルチプレクサＤＭについては、上記第３の実施形態と同様の構成となっている（図２７～図２９を参照）。従って、デマルチプレクサＤＭの４つの出力のうちの１つは不使用である。但し、本実施形態においては、残りの３つは、図３４に示すように、それぞれｎ本のエミッション線ＥＭに接続されている。以上より、発光イネーブル信号ＧＧｅｍの値が１になっているとき、選択信号ＣＴＬ１の値が０であって、かつ、選択信号ＣＴＬ２の値が０であれば、１～ｎ行目の第１エミッション線ＥＭ１（１）～ＥＭ１（ｎ）が選択状態となる。また、発光イネーブル信号ＧＧｅｍの値が１になっているとき、選択信号ＣＴＬ１の値が１であって、かつ、選択信号ＣＴＬ２の値が０であれば、１～ｎ行目の第２エミッション線ＥＭ２（１）～ＥＭ２（ｎ）が選択状態となる。さらに、発光イネーブル信号ＧＧｅｍの値が１になっているとき、選択信号ＣＴＬ１の値が０であって、かつ、選択信号ＣＴＬ２の値が１であれば、１～ｎ行目の第３エミッション線ＥＭ３（１）～ＥＭ３（ｎ）が選択状態となる。選択信号ＣＴＬ１の値が１であって、かつ、選択信号ＣＴＬ２の値が１であれば、発光イネーブル信号ＧＧｅｍの値に関わらず、全てのエミッション線ＥＭが非選択状態となる。なお、本実施形態においては、エミッション信号入力切り替え回路６００とデマルチプレクサＤＭとによって発光イネーブル信号切り替え部が実現されている。

＜４．３　駆動方法＞
　次に、本実施形態における駆動方法について説明する。図３５は、走査信号線ＳＬに与えられる走査信号，エミッション線ＥＭに与えられる発光イネーブル信号，選択信号ＣＴＬ１，ＣＴＬ２，およびエミッション信号入力切り替え回路６００から出力される発光イネーブル信号の波形を示すタイミングチャートである。図３５から把握されるように、エミッション信号入力切り替え回路６００から出力される発光イネーブル信号の値は、黒色表示期間には０とされ、それ以外の期間には１とされる。

　上記第１の実施形態と同様、連続する２つのサブフレームの間の帰線期間は黒色表示期間となっている。この黒色表示期間には、選択信号ＣＴＬ１の値は１とされ、かつ、選択信号ＣＴＬ２の値は１とされる。これにより、黒色表示期間には、全てのエミッション線ＥＭが非選択状態となり、表示部５００内の全ての有機ＥＬ素子ＯＬＥＤが消灯状態となる。なお、黒色表示期間にはエミッション信号入力切り替え回路６００から出力される発光イネーブル信号ＧＧｅｍの値が０とされるので、必ずしも黒色表示期間に選択信号ＣＴＬ１の値および選択信号ＣＴＬ２の値の双方を１にする必要はない。しかしながら、選択信号ＣＴＬ１の値および選択信号ＣＴＬ２の値の双方を１にすることによって、黒色表示期間に確実に全てのエミッション線ＥＭを非選択状態にすることができる。

　第１サブフレームＳＦ１には、まず、エミッション信号入力切り替え回路６００が、選択信号ＣＴＬ１の値を０とし、選択信号ＣＴＬ２の値を０とする。これにより、デマルチプレクサＤＭに入力される発光イネーブル信号ＧＧｅｍの出力先が第１エミッション線ＥＭ１となる。また、第１サブフレームＳＦ１の期間を通じて、エミッション信号入力切り替え回路６００から出力される発光イネーブル信号ＧＧｅｍの値は１とされる。これにより、第１サブフレームＳＦ１の期間を通じて、１～ｎ行目の第１エミッション線ＥＭ１（１）～ＥＭ１（ｎ）が選択状態となる。これにより、全ての行の各画素回路５０では、トランジスタＴ３はオン状態かつトランジスタＴ４およびトランジスタＴ５はオフ状態となる。このような状態において、ゲートドライバ３００は、まず１行目の走査信号をハイレベルにする。これにより、１行目の各画素回路５０において、トランジスタＴ２がオン状態となる。その結果、１行目の各画素回路５０において、データ線ＤＬに印加されているデータ電圧に基づいてコンデンサＣｓｔが充電される。

　ゲートドライバ３００が１行目の走査信号線ＳＬ（１）を非選択状態にすると、１行目の各画素回路５０において、トランジスタＴ２がオフ状態となる。これにより、コンデンサＣｓｔが保持するゲート－ソース間電圧Ｖｇｓが確定する。１行目の各画素回路５０では、このゲート－ソース間電圧Ｖｇｓの大きさに応じた駆動電流がトランジスタＴ１のドレイン－ソース間を流れる。上述したように、第１サブフレームＳＦ１にはトランジスタＴ３がオン状態となっている。その結果、１行目の各画素回路５０において、トランジスタＴ３を介して有機ＥＬ素子ＯＬＥＤ（Ｒ）に駆動電流が供給され、当該有機ＥＬ素子ＯＬＥＤ（Ｒ）が発光する。

　なお、本実施形態においては、各サブフレームの開始時点から終了時点までの期間を通じてｎ本のエミッション線ＥＭが選択状態で維持される。しかしながら、上述したように黒色表示期間（帰線期間）に黒色に相当する画像データの書き込みが行われているので、各サブフレームにおいて１つ前のサブフレームでの書き込みに応じた輝度で有機ＥＬ素子ＯＬＥＤが発光することはない。

＜４．４　効果＞
　本実施形態によれば、４つの出力のうちの３つがそれぞれ全ての第１エミッション線ＥＭ１，全ての第２エミッション線ＥＭ２，および全ての第３エミッション線ＥＭ３に接続されたデマルチプレクサＤＭが設けられている。このような構成において、サブフレーム毎に出力の切り替えが行われる。このため、デマルチプレクサＤＭに入力された発光イネーブル信号ＧＧｅｍは、サブフレーム毎に異なるエミッション線ＥＭに供給される。このようにして、１つの発光イネーブル信号ＧＧｅｍに基づいて全てのエミッション線ＥＭの状態（選択状態／非選択状態）を制御することが可能となる。このようにして、ＣＭＯＳロジックＩＣを用いて有機ＥＬパネル７の外部から全てのエミッション線ＥＭの状態を制御することにより、有機ＥＬパネル７内にシフトレジスタを用いて構成されるエミッションドライバが不要となる。以上より、有機ＥＬ素子ＯＬＥＤの発光を制御するために必要とされるトランジスタの数が従来よりも大幅に削減される。

　次に、本実施形態における効果について定量的に説明する。なお、ここでは、１０８０行×１９２０列のＦＨＤの表示装置について考える。従来技術によれば、３系統分のエミッションドライバ４００が必要とされ、また、図１２から把握されるように、１系統分のエミッションドライバ４００につき６個のトランジスタＭ１～Ｍ６が必要とされる。従って、１行につき１８個のトランジスタが必要とされる。よって、従来技術によれば、ＦＨＤの表示装置の場合、３４５６０個のトランジスタが必要とされる。これに対して、本実施形態によれば、１個のデマルチプレクサＤＭを備えるだけで良い。上述したように１つのデマルチプレクサＤＭには５２個のトランジスタが必要とされる。よって、本実施形態によれば、５２個のトランジスタが必要とされる。

　以上より、ＦＨＤの表示装置の場合、図３６に示すように、従来技術におけるＴＦＴ占有面積は３４５６０ｘｙであるのに対し、本実施形態におけるＴＦＴ占有面積は５２ｘｙとなる。従って、従来技術におけるＴＦＴ占有面積に対する本実施形態におけるＴＦＴ占有面積の割合（ＴＦＴ占有面積比）Ｐ３は、次のようになる。
Ｐ３＝（５２ｘｙ／３４５６０ｘｙ）×１００
　　＝０．１５（％）
すなわち、本実施形態によれば、例えばＦＨＤの表示装置の場合、ＴＦＴ占有面積が従来技術と比較して０．１５パーセントとなる。このように、本実施形態によれば、従来技術と比較してＴＦＴ占有面積が大幅に削減される。従って、有機ＥＬ表示装置の額縁サイズを従来よりも小さくすることができるので、有機ＥＬ表示装置の小型化が実現される。

＜５．その他＞
　本発明は、上述の実施形態および変形例に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。例えば、上述の実施形態および変形例においては有機ＥＬ表示装置を例に挙げて説明したが、電流で駆動される自発光型表示素子を備えた表示装置であれば、有機ＥＬ表示装置以外の表示装置にも本発明を適用することができる。

　また、上述の実施形態および変形例では、画素回路５０（図７参照）などのトランジスタとしてｎチャネル型のトランジスタを使用しているが、ｐチャネル型のトランジスタを使用しても良い。

　１～３…有機ＥＬ表示装置
　４…シフトレジスタ
　７…有機ＥＬパネル
　５０…画素回路
　１００…表示制御回路
　２００…ソースドライバ
　３００…ゲートドライバ
　４００…エミッションドライバ
　５００…表示部
　５１０…駆動電流制御部
　６００…エミッション信号入力切り替え回路
　６１０，６２０…発光イネーブル信号切り替え部
　ＤＭ，ＤＭ（１）～ＤＭ（ｎ）…デマルチプレクサ
　Ｔ１…駆動トランジスタ
　Ｔ２…入力トランジスタ
　Ｔ３～Ｔ６…発光制御トランジスタ
　Ｔｅｍ１～Ｔｅｍ４…発光イネーブル信号供給制御トランジスタ
　Ｃｓｔ…コンデンサ
　ＯＬＥＤ（Ｒ）…赤色用の有機ＥＬ素子（電気光学素子）
　ＯＬＥＤ（Ｇ）…緑色用の有機ＥＬ素子（電気光学素子）
　ＯＬＥＤ（Ｂ）…青色用の有機ＥＬ素子（電気光学素子）
　ＤＬ，ＤＬ（１）～ＤＬ（ｍ）…データ線
　ＳＬ，ＳＬ（１）～ＳＬ（ｎ）…走査信号線
　ＥＭ…エミッション線
　ＥＭ１，ＥＭ１（１）～ＥＭ１（ｎ）…第１エミッション線
　ＥＭ２，ＥＭ２（１）～ＥＭ２（ｎ）…第２エミッション線
　ＥＭ３，ＥＭ３（１）～ＥＭ３（ｎ）…第３エミッション線
　ＥＬＶＤＤ…ハイレベル電源電圧、ハイレベル電源線
　ＥＬＶＳＳ…ローレベル電源電圧、ローレベル電源線

Claims

　１フレーム期間をｊ個（ｊは３以上の整数）のサブフレームに分割してサブフレーム毎に異なる色の画面を表示することによってカラー画像の表示を行うアクティブマトリクス型の表示装置であって、
　互いに異なる色で発光するｊ個の電気光学素子と、前記ｊ個の電気光学素子を発光状態にするための駆動電流を制御する駆動電流制御部と、前記ｊ個の電気光学素子と１対１で対応するように設けられ対応する電気光学素子への前記駆動電流の供給を制御するｊ個の発光制御トランジスタとを含み、複数の行および複数の列を構成するようにマトリクス状に配置された画素回路と、
　前記ｊ個の発光制御トランジスタのオン／オフ状態を制御するための発光イネーブル信号を生成する発光イネーブル信号生成部と、
　前記ｊ個の発光制御トランジスタに前記発光イネーブル信号を供給するための、各行につきｊ本設けられた発光制御線と、
　サブフレーム毎に異なる発光制御線に前記発光イネーブル信号が供給されるよう、前記発光イネーブル信号生成部で生成された前記発光イネーブル信号の供給先を各行で前記ｊ本の発光制御線の間で切り替える発光イネーブル信号切り替え部と
を備えることを特徴とする、表示装置。
　前記発光イネーブル信号切り替え部は、
　　第１の制御信号を生成する第１の制御信号生成部と、
　　前記ｊ本の発光制御線と１対１で対応するように各行につきｊ個設けられた発光イネーブル信号供給制御トランジスタと
からなり、
　前記ｊ個の発光イネーブル信号供給制御トランジスタの制御端子には、前記第１の制御信号が与えられ、
　前記ｊ個の発光イネーブル信号供給制御トランジスタの第１導通端子は、前記発光イネーブル信号生成部に接続され、
　前記ｊ個の発光イネーブル信号供給制御トランジスタの第２導通端子は、それぞれ対応する発光制御線に接続され、
　前記第１の制御信号生成部は、各サブフレームには前記ｊ個の発光イネーブル信号供給制御トランジスタのうちの１つがオン状態となり、かつ、１フレーム期間中に前記ｊ個の発光イネーブル信号供給制御トランジスタがそれぞれ１回ずつオン状態となるように、前記第１の制御信号を生成することを特徴とする、請求項１に記載の表示装置。
　前記ｊ個の発光制御トランジスタおよび前記ｊ個の発光イネーブル信号供給制御トランジスタは、酸化物半導体によりチャネル層が形成された薄膜トランジスタであることを特徴とする、請求項２に記載の表示装置。
　前記酸化物半導体の主成分は、インジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），および酸素（О）から成ることを特徴とする、請求項３に記載の表示装置。
　前記発光イネーブル信号生成部は、複数の段からなるシフトレジスタを備え、
　前記シフトレジスタは、外部から入力される複数のクロック信号に基づいて、前記複数の行に順次にオンレベルとなる前記発光イネーブル信号を出力し、
　前記シフトレジスタの各段を構成する単位回路は、
　　第１ノードと、
　　異なる段の単位回路の動作を制御する他段制御信号を出力する第１出力ノードと、
　　前記発光イネーブル信号を出力する第２出力ノードと、
　　前段の単位回路から出力される前記他段制御信号が制御端子および第１導通端子に与えられ、前記第１ノードに第２導通端子が接続された第１のトランジスタと、
　　前記第１ノードに制御端子が接続され、前記複数のクロック信号の１つが前記第１導通端子に与えられ、前記第１出力ノードに第２導通端子が接続された第２のトランジスタと、
　　前記第１ノードに制御端子が接続され、オンレベルの直流電源電圧が第１導通端子に与えられ、前記第２出力ノードに第２導通端子が接続された第３のトランジスタと、
　　次段の単位回路から出力される前記他段制御信号が制御端子に与えられ、前記第１出力ノードに第１導通端子が接続され、オフレベルの直流電源電圧が第２導通端子に与えられた第４のトランジスタと、
　　次段の単位回路から出力される前記他段制御信号が制御端子に与えられ、前記第１ノードに第１導通端子が接続され、オフレベルの直流電源電圧が第２導通端子に与えられた第５のトランジスタと、
　　各サブフレームの終了時点にオンレベルとなるサブフレームリセット信号が制御端子に与えられ、前記第２出力ノードに第１導通端子が接続され、オフレベルの直流電源電圧が第２導通端子に与えられた第６のトランジスタと
を有することを特徴とする、請求項２に記載の表示装置。
　ｊ個の画素回路を１つのグループとして各グループに含まれるｊ個の画素回路と当該ｊ個の画素回路に対応するｊ本の発光制御線とに着目したとき、着目したｊ本の発光制御線の各々は、着目したｊ個の画素回路において互いに異なる色で発光する電気光学素子に対応する発光制御トランジスタに接続されていることを特徴とする、請求項１に記載の表示装置。
　前記発光イネーブル信号切り替え部は、
　　第２の制御信号を生成する第２の制御信号生成部と、
　　前記ｊ本の発光制御線にそれぞれ対応する少なくともｊ個の出力を有するデマルチプレクサと
からなり、
　前記デマルチプレクサは、入力信号として与えられる前記発光イネーブル信号の出力を前記第２の制御信号に基づいて切り替え、
　前記第２の制御信号生成部は、前記デマルチプレクサにおいてサブフレーム毎に異なる出力から前記発光イネーブル信号が出力されるように、かつ、前記デマルチプレクサにおいて１フレーム期間中に前記ｊ個の出力からそれぞれ１回ずつ前記発光イネーブル信号が出力されるように、前記第２の制御信号を生成することを特徴とする、請求項１に記載の表示装置。
　連続する２つのサブフレームの間には、前記画素回路に含まれる前記ｊ個の電気光学素子を消灯状態にするとともに前記画素回路に黒色に相当する画像データを書き込む黒色表示期間が設けられ、
　前記デマルチプレクサは、ＣＭＯＳ回路を用いて構成されていることを特徴とする、請求項７に記載の表示装置。
　前記デマルチプレクサは行ごとに設けられ、
　各行において、前記デマルチプレクサのｊ個の出力は、それぞれ対応する発光制御線に接続されていることを特徴とする、請求項７に記載の表示装置。
　前記デマルチプレクサは１つだけ設けられ、
　前記デマルチプレクサのｊ個の出力は、全ての行において、それぞれ対応する発光制御線に接続されていることを特徴とする、請求項７に記載の表示装置。
　各行に対応するように設けられた走査信号線と、
　各列に対応するように設けられたデータ線と、
　前記画素回路にハイレベルの直流電源電圧を供給するための第１電源線と、
　前記画素回路にローレベルの直流電源電圧を供給するための第２電源線と
を更に備え、
　前記駆動電流制御部は、
　　前記第１電源線と前記第２電源線との間に前記ｊ個の発光制御トランジスタの各々と直列になるように設けられ、前記駆動電流を制御するための駆動トランジスタと、
　　前記駆動トランジスタの制御端子と前記データ線との間に設けられ、対応する走査信号線が選択状態にされたときに前記駆動トランジスタの制御端子と前記データ線とを電気的に接続する入力トランジスタと、
　　前記駆動トランジスタの制御端子と前記駆動トランジスタの一方の導通端子との間に設けられたコンデンサと
を含むことを特徴とする、請求項１に記載の表示装置。
　連続する２つのサブフレームの間には、前記画素回路に含まれる前記ｊ個の電気光学素子を消灯状態にするとともに前記画素回路に黒色に相当する画像データを書き込む黒色表示期間が設けられていることを特徴とする、請求項１に記載の表示装置。
　互いに異なる色で発光するｊ個の電気光学素子と、前記ｊ個の電気光学素子を発光状態にするための駆動電流を制御する駆動電流制御部と、前記ｊ個の電気光学素子と１対１で対応するように設けられ対応する電気光学素子への前記駆動電流の供給を制御するｊ個の発光制御トランジスタとを含み、複数の行および複数の列を構成するようにマトリクス状に配置された画素回路と、前記画素回路において前記ｊ個の発光制御トランジスタと１対１で対応するように各行につきｊ本設けられた発光制御線とを備え、１フレーム期間をｊ個（ｊは３以上の整数）のサブフレームに分割してサブフレーム毎に異なる色の画面を表示することによってカラー画像の表示を行うアクティブマトリクス型の表示装置の駆動方法であって、
　前記ｊ個の発光制御トランジスタのオン／オフ状態を制御するための信号であって前記ｊ本の発光制御線に供給するための信号である発光イネーブル信号を生成する発光イネーブル信号生成ステップと、
　サブフレーム毎に異なる発光制御線に前記発光イネーブル信号が供給されるよう、前記発光イネーブル信号生成ステップで生成された前記発光イネーブル信号の供給先を各行で前記ｊ本の発光制御線の間で切り替える発光イネーブル信号切り替えステップと
を含むことを特徴とする、駆動方法。