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WO2014187235A1 - 一种直接贴焊的半导体发光共晶晶片的制造方法 - Google Patents

一种直接贴焊的半导体发光共晶晶片的制造方法 Download PDF

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WO2014187235A1
WO2014187235A1 PCT/CN2014/076841 CN2014076841W WO2014187235A1 WO 2014187235 A1 WO2014187235 A1 WO 2014187235A1 CN 2014076841 W CN2014076841 W CN 2014076841W WO 2014187235 A1 WO2014187235 A1 WO 2014187235A1
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WO
WIPO (PCT)
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epitaxial wafer
wafer
epitaxial
photolithography
layer
Prior art date
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Ceased
Application number
PCT/CN2014/076841
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English (en)
French (fr)
Inventor
严敏
程君
周鸣波
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Individual
Original Assignee
Individual
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/819—Bodies characterised by their shape, e.g. curved or truncated substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/011—Manufacture or treatment of bodies, e.g. forming semiconductor layers
    • H10H20/013—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials
    • H10H20/0133—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials with a substrate not being Group III-V materials
    • H10H20/01335—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials with a substrate not being Group III-V materials the light-emitting regions comprising nitride materials

Definitions

  • the present invention relates to the field of semiconductors, and more particularly to a method for fabricating a direct-attach (DA) semiconductor light-emitting eutectic wafer.
  • DA direct-attach
  • the traditional semiconductor light-emitting chip fabrication process that is, to form an epitaxial wafer by MOCVD, and then the post-process #electrode, can be handed over to the downstream application by cutting and grading, and then "package” (PACKAGE) before downstream application. It is then fixed on the circuit carrier (PCB) of the application to implement the relevant electrical connections and functions.
  • PCB circuit carrier
  • the electrode fabrication in the post-wafer process it is mainly to produce an electrode which can be used for ultrasonic welding of a gold wire or an aluminum wire for downstream use.
  • the "package” should be done first, mainly on a reasonable bracket (FRAME) with a conductive silver glue (process name: solid crystal) to install one of the electrodes and make an electrical connection, and then The other electrode of the wafer is soldered by gold wire or aluminum wire and connected to another independent electrical pin of the bracket by an ultrasonic wire bonding machine, and finally the wafer, a part of the bracket and the gold wire connecting them are connected with a transparent epoxy resin. Or the aluminum wire is sealed together with a mold (also called a casting mold) which has been previously designed with an optical lens. The pins of some electrical brackets are exposed. They are used as electrical carriers (PCBs) for SMT connections or DIP (plug-in) installations when used with other electronic devices. Used above.
  • PCBs electrical carriers
  • DIP plug-in
  • An object of the present invention is to provide a method of fabricating a semiconductor light emitting DA (Direct Attach) eutectic wafer capable of overcoming the above drawbacks.
  • DA Direct Attach
  • the invention provides a semiconductor light emitting DA (Direct Attach Direct Bonding) eutectic wafer manufacturing method, comprising: patterning both the front side and the back side of the substrate; performing epitaxial growth on the imaged substrate ( EPI: Epitaxy) obtains an epitaxial wafer; performs a pre-stage process on the obtained epitaxial wafer, performs metal photolithography on the epitaxial wafer in the preceding step, forms an electrode pattern on the epitaxial wafer with a photoresist, and performs metal evaporation on the epitaxial wafer Depositing Cr, Ni, Au, Ti, Sn, the outermost layer of the deposited layer after metal evaporation is an AuSn alloy layer, to obtain an epitaxial wafer having electrodes; and performing epitaxial processing on the epitaxial wafer after the previous step processing; The film-treated epitaxial wafer was subjected to laser cutting to obtain a semiconductor light-emitting DA (Direct Attach Direct Bonding) eutectic wafer.
  • the epitaxial growth is performed by metallurgical chemical vapor deposition MOCVD.
  • the substrate is sapphire ( ⁇ _2 ⁇ 3) or silicon carbide (SiC), and the patterning process uses an imaged sapphire ( ⁇ _2 ⁇ 3) or silicon carbide (SiC) substrate PSS process.
  • the preceding step further comprises: performing photolithography on the surface of the epitaxial wafer by using a photoresist and a mask having a predetermined pattern; etching the epitaxial wafer after photolithography; Epitaxial wafer for current blocking layer CBL deposition; epitaxy after deposition of current blocking layer The film is subjected to CBL lithography; the CBL etched epitaxial wafer is subjected to CBL etching; the CBL etched epitaxial wafer is deposited by current diffusion layer using nano-indium tin oxide ITO; and the ITO is deposited on the epitaxial wafer after current diffusion layer deposition Photolithography; performing ITO etching on the epitaxial wafer after ITO photolithography; pre-annealing the epitaxial wafer after ITO etching;
  • the preceding step further comprises: after the metal lithography and before the metal evaporation, ashing the epitaxial wafer after metal lithography.
  • the preceding step further comprises: stripping the epitaxial wafer to peel off the metal other than the electrode after the metal evaporation; and performing passivation layer deposition on the epitaxial wafer after stripping by plasma enhanced chemical vapor deposition
  • the epitaxial wafer after the deposition of the passivation layer is subjected to rapid annealing treatment.
  • the preceding step further comprises: performing a solderability simulation test WST on the epitaxial wafer after the rapid annealing treatment.
  • the surface of the epitaxial wafer is ground and thinned after the preceding process and before the mold reduction process
  • the epitaxial wafer obtained by the epitaxial growth is gallium nitride GaN (two elements) or InGaN (three elements) or InGaAIP (four elements), and the P type layer is P-GaN (two elements) or InGaN (three Element) or InGaAIP (four elements), N-type layer is N-GaN (two elements) or InGaN (three elements) or InGaAIP (four elements).
  • the current blocking layer is deposited with silicon dioxide SiO 2 as an isolation dielectric layer.
  • an epitaxial wafer suitable for use in the post-process of the present invention is first produced in the MOCVD interval, which is the first point of the present invention, "transparent substrate” and “double-sided patterning". "Production, this is the basis for achieving "flip-flop” after the completion of the post-process. Moreover, there will be no impurities accompanying the phenomenon of uneven light or the phenomenon of blackouts that produce a "black” heart.
  • the invention saves many traditional processing steps, and improves the stability, reliability, reliability and the like of the product and the traditional MTBF measurement index by more than 10 times, and is a household lighting and high-quality large-scale production of semiconductor light-emitting applications. The most basic foundation guarantee.
  • FIG. 1 is a flow chart showing a method of fabricating a semiconductor light emitting DA (Direct Attach Direct Bond) eutectic wafer according to an embodiment of the present invention
  • FIG. 2 is a schematic diagram of a semiconductor light emitting DA (Direct Attach) eutectic wafer fabricated in accordance with an embodiment of the present invention
  • FIG. 3 is a graph showing changes in physical characteristics of a semiconductor light emitting DA (Direct Attach) eutectic wafer according to an embodiment of the present invention
  • FIG. 4 is a schematic diagram of light intensity and illumination angle of a semiconductor light emitting DA (Direct Attach direct solder eutectic wafer) fabricated in accordance with an embodiment of the present invention.
  • DA Direct Attach direct solder eutectic wafer
  • Fig. 1 is a flow chart showing a method of fabricating a semiconductor light emitting DA (Direct Attach direct bonding eutectic wafer) according to an embodiment of the present invention.
  • DA Direct Attach direct bonding eutectic wafer
  • Epitaxial growth was carried out on a substrate material of a transparent body to obtain an epitaxial wafer, as described below.
  • sapphire or silicon carbide SiC can be used as the substrate, and the main component of sapphire is aluminum oxide AI203.
  • sapphire or silicon carbide SiC is the most commonly used substrate material for GaN (two-element) or InGaN (three-element) or InGaAIP (quad-element) heteroepitaxial.
  • the (pattern Sapphire Substrate, PSS) process graphically processes the substrate.
  • the patterning process performs a patterning process on both the front side and the back side of the substrate.
  • the patterned front and back sides of the substrate are aligned for the laser cutting tool after the completion of the post-process, without damaging the wafer body.
  • epitaxial growth is performed on the patterned substrate.
  • the growth of the epitaxial layer can be performed in accordance with an Inductive Coupled Plasma (ICP) process.
  • ICP Inductive Coupled Plasma
  • a plurality of thin single crystals or compounds are deposited on a substrate material of a single crystal or a compound, and the layer formed by the deposition is referred to as an epitaxial layer, and the substrate on which the epitaxial layer is deposited is referred to as an epitaxial wafer.
  • Epitaxial growth can be carried out by means of Metal-Organic Chemical Vapor Deposition (MOCVD).
  • MOCVD Metal-Organic Chemical Vapor Deposition
  • MOCVD is a raw material for crystal growth using an organic compound of a group III or a group II element and a hydride of a group V or VI element, and is subjected to vapor phase epitaxy on a substrate by thermal decomposition reaction to grow various mv groups.
  • a PN junction can be formed on the front side of the patterned substrate, i.e., adjacent P-type layers and N-type layers are formed.
  • the epitaxial layer can be formed as two elements of gallium nitride (GaN) or InGaN (three elements) or InGaAIP (four elements), and the P-type layer is P-GaN (two elements) or InGaN ( Three elements) or InGaAIP (four elements), N-type layers are N-GaN two elements) or InGaN (three elements) or InGaAIP (four elements).
  • the epitaxial wafer is cleaned by various methods to remove particulate matter and metal ions from the surface of the epitaxial wafer.
  • the epitaxial wafer obtained by epitaxial growth is subjected to the previous step, and is specifically described below.
  • the surface of the epitaxial layer is photolithographically patterned using an optical resist (PR) and a mask having a predetermined pattern so that the photoresist on the surface of the epitaxial layer forms the predetermined pattern.
  • PR optical resist
  • the pattern appears as an array of a plurality of wafer patterns, each of which is a N-electrode position in the hollow, and a P-type/light-emitting area in the non-hollowed area, with a scribe line between each pattern.
  • the lithographic epitaxial wafer is etched, and the photoresist-free region is etched to the N-type layer to expose the epitaxial layer at the N-electrode position.
  • CBL Current Blocking Layer
  • CBL lithography is performed on the epitaxial wafer after CBL deposition.
  • ITO Indium Tin Oxides
  • iridium lithography is performed to protect the area requiring ruthenium with photoresist, and to pattern the next ⁇ 0 etch.
  • a ruthenium etch is performed to etch the ruthenium and SiO 2 where the photoresist is not protected.
  • pre-annealing is performed.
  • high-temperature heat treatment is performed, as a result of which the forward voltage of the wafer can be lowered, the formation of the surface contact of the current diffusion layer is facilitated, and the surface current uniformity is improved.
  • metal lithography is performed on the epitaxial wafer, that is, an electrode pattern is formed using a photoresist.
  • the epitaxial wafer is subjected to an ashing process.
  • Ashing can be done by plasma degumming. Specifically, the wafer is cleaned with oxygen and nitrogen to make the photoresist surface of the wafer more flat. The ashing treatment also removes the negative glue at the electrodes, thereby improving electrode adhesion.
  • the epitaxial wafer was subjected to metal evaporation to deposit Cr, Ni, Au, Ti, Sn.
  • the outermost layer of the deposited layer after evaporation is an AuSn alloy layer.
  • the epitaxial wafer is lifted-off to peel off the metal other than the electrode.
  • a passivation layer is deposited on the epitaxial wafer.
  • the plasma enriched chemical vapor deposition (PECVD) can be used for the deposition of the passivation layer
  • the SiO2 film can be used as a passivation layer to prevent short circuit and avoid the adsorption of impurity atoms on the surface of the chip. IT0 film, improve luminous efficiency.
  • the epitaxial wafer is subjected to rapid annealing treatment.
  • the wafer can be screened once in a customer's environment by rapid annealing and high temperature heat treatment.
  • the post-process of the epitaxial wafer obtained in the previous step is carried out as follows.
  • the surface of the chip is ground and thinned, followed by mold-cutting, and finally laser cutting, and the LED wafer is cut and formed. Finally, after automatic visual inspection, classification, packaging, Shipped.
  • FIG. 2 is a schematic diagram of a semiconductor light emitting DA (Direct Attach direct solder eutectic wafer) fabricated in accordance with an embodiment of the present invention.
  • DA Direct Attach direct solder eutectic wafer
  • a direct-welding (DA) wafer uses a high-luminance efficiency gallium nitride (GaN) two-element or InGaN (three-element) or aluminum-indium-phosphorus-phosphorus four-element (AllnGaP) material and a silicon carbide substrate ( Made of SiC or sapphire substrate (AI203), it is a high-brightness top-emitting flip-chip structure with low driving voltage and high luminous efficiency.
  • the material used for the pads can be eutectic soldering of AuSn alloy or LEP mounting of common copper-tin alloys.
  • Fig. 3 is a graph showing changes in physical properties of a semiconductor light-emitting eutectic wafer according to an embodiment of the present invention.
  • main object characteristics can be known.
  • HBM Static Load Threshold
  • FIG. 4 is a schematic illustration of light intensity and illuminating angle of a eutectic wafer fabricated in accordance with an embodiment of the present invention.
  • the present invention includes, but is not limited to, the most common method of fabricating a red light, green light, blue light semiconductor light emitting DA (Direct Attach Direct Bond) eutectic wafer.
  • DA Direct Attach Direct Bond
  • an epitaxial wafer suitable for use in the post-process of the present invention is first produced in the MOCVD interval, and is the first point of the present invention, "transparent substrate” and "double-sided patterning". This is the basis for achieving "flip-chip” after the completion of the post-process. Moreover, there will be no impurities accompanying the phenomenon of uneven light or the phenomenon of light-sinking "black” heart spots.
  • the electrode fabricated in the post-process of the present invention is a eutectic electrode, which is a five-element electrode, which can be directly eutectic soldering process or LEP mounting on the electrical carrier (PCB) of the application product to complete with other electronic components. Electrical connection of the device and related. Eliminate the traditional "packaging" processing process (in addition to the cost of gold wire, bracket, rubber and other materials used in this process, the processing of equipment, such as solid crystal, wire bonding, automatic wire casting, etc.) Cost and labor cost And the process of processing this process must be added 25-30% of the cost of profits and taxes. Can save the semiconductor lighting supply to double the original cost). Improve the light output efficiency by 10%.
  • the SMT process of the conventional application product is omitted (the flux is consumed here, the power consumption of the reflow machine, the tin furnace, etc.), the eutectic gold tin is produced in the post-process electrode production.
  • the conductive layer is then directly soldered (DA: Direct Attach) using a eutectic soldering device to the LEP-mounted wafer on the electrical carrier (PCB) of the application product. Therefore, the application processing program is greatly simplified.
  • the present invention breaks the application limitations of semiconductor light-emitting wafers at a small pitch (PITCH) of 1.0 mm, since it is no longer limited by the additional volume limitations of semiconductor light emitters due to post-processing (packaging). It is possible to fabricate eutectic devices of any size. A wider application of semiconductor luminescence can be achieved.
  • the stability, reliability, reliability, and the like of the product and the traditional MTBF (Mean Time Between Failure) measurement index will be Increase by more than 10 times. It is the most basic guarantee for the household lighting and high-quality large-scale production of semiconductor lighting applications.
  • the invention will also bring about a material revolution in the application of other related semiconductor products, and we can use a material with a stable mechanical strength (such as a glass substrate) (or a laminated substrate, or a silicon plate) to make a circuit. Carrier.
  • a material with a stable mechanical strength such as a glass substrate
  • RAM random access memory
  • ROM read-only memory
  • EEPROM electrically programmable ROM
  • EEPROM electrically erasable programmable ROM
  • registers hard disk, removable disk, CD-ROM, or any other form of storage medium known in the art.

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Abstract

一种直接贴焊的半导体发光共晶晶片的制造方法，包括：对透明体衬底的正面和背面都进行图形化处理；在图形化处理后的透明体衬底上进行外延生长得到外延片；对外延片进行前段工序，其中对外延片进行金属光刻、用光刻胶在外延片上形成电极图形以及进行金属蒸镀得到具有电极的外延片；对外延片进行倒模处理；对倒模后的外延片进行激光切割得到半导体发光共晶晶片。该制造方法省去了传统的很多工序，并且提高了产品的可靠性。

Description

一种直接贴焊的半导体发光共晶晶片的制造方法 本申请要求于 201 3年 5 月 21 日提交中国专利局、 申请号为
201 31 0190639. 6、发明名称为"一种直接贴焊的半导体发光共晶晶片的制造方 法"的中国专利申请的优先权， 其全部内容通过引用结合在本申请中。 技术领域
本发明涉及半导体领域， 尤其涉及一种直接贴焊的 （ Direct Attach, DA ) 的半导体发光共晶晶片的制造方法。 背景技术
传统的半导体发光晶片的制作工艺， 也就是要通过 MOCVD先生成外延 片， 然后后工序 #支电极， 再通过切割分级就可以交给下游应用， 下游应用前 要先做 "封装" （PACKAGE ) 然后再固定在应用产品的电路载体（PCB ) 上去实现相关的电性连接和功能。
在晶片后工序的电极制作里， 主要是制作出为下游使用时通过能用超声 波焊接金线或铝线的电极。
在下游应用前要先做 "封装" ， 主要是在合理的支架 （FRAME )上用 有导电性的银胶固定（工艺名： 固晶）安装稳妥其中的一个电极并实现电性 连接， 然后再通过超声波焊线机把晶片的另一电极用金线或铝线焊接并连接 到支架的另一独立电性引脚， 最后再用透明环氧树脂把晶片， 支架的一部分 和连接她们的金线或铝线一起用预先做过光学透镜设计的模粒 (也叫浇注模） 浇注密封起来。 有部分电性支架的引脚是外露的， 是作为与其他电子器件配 套使用时做 SMT连接或 DIP (插件）安装之于应用产品的电性载体（ PCB ) 之上之用。
在做 "封装" 这道工序里， 由于一定要焊线， 必然在发光面上留下不透 明的金或铝线熔焊点遮住了部分的光射出方向， 而且会在单独的点光源的光 斑里留下枯空的 "黑" 心点， 而不是理想的点光源均匀的光斑。
在半导体发光应用日于趋向性价比的市场环境的要求下， 对半导体发光 的供应成本提出了巨大的降低价格要求。
另外， 传统工艺在小间距高密度的使用场合里已经走到了尽头， 无法在 间距（PITCH ) 1 .0毫米以下去实现直接应用了。 发明内容
本发明的目的是提供一种能够克服上述缺陷的半导体发光 DA ( Direct Attach直接贴焊）共晶晶片的制造方法。
本发明提供了一种种半导体发光 DA ( Direct Attach直接贴焊）共晶晶片 制造方法， 包括： 对衬底的正面和背面都进行图形化处理； 在图像化处理后 的衬底上进行外延生长（ EPI : Epitaxy )得到外延片； 对得到的外延片进行 前段工序， 在所述前段工序中对外延片进行金属光刻， 用光刻胶在外延片 上形成电极图形， 以及对外延片进行金属蒸镀， 沉积 Cr， Ni， Au， Ti， Sn，金属蒸镀后的沉积的最外层为 AuSn合金层，得到具有电极的外延片； 对经前段工序处理后的外延片进行倒模处理； 对倒膜处理后的外延片进行 激光切割得到半导体发光 DA ( Direct Attach直接贴焊）共晶晶片。
优选地， 所述外延生长釆用金属有机物化学气相淀积 MOCVD的方式。 优选地， 所述衬底是蓝宝石 （ΑΙ_2〇3 )或碳化硅（SiC ) ， 所述图形化处 理釆用图像化蓝宝石 （ΑΙ_2〇3 )或碳化硅（SiC )衬底 PSS工艺。
优选地， 所述前段工序在所述金属光刻之前还包括： 利用光刻胶和具有 预定图案的掩膜板对外延片表面进行光刻； 对光刻后的外延片进行蚀刻； 对 蚀刻后的外延片进行电流阻挡层 CBL沉积； 对电流阻挡层沉积后的外延 片进行 CBL光刻； 对 CBL光刻后的外延片进行 CBL蚀刻； 对 CBL蚀刻 后的外延片釆用纳米铟锡氧化物 ITO进行电流扩散层沉积；对电流扩散层 沉积后的外延片进行 ITO光刻； 对 ITO光刻后的外延片进行 ITO蚀刻； 对 ITO蚀刻后的外延片进行预退火处理；
优选地，所述前段工序在所述金属光刻之后和所述金属蒸镀之前还包括： 对金属光刻后的外延片进行灰化处理。
优选地， 所述前段工序在所述金属蒸镀之后还包括： 对外延片进行剥离， 将电极以外的金属剥离掉； 对剥离后的外延片釆用等离子增强化学汽相沉积 进行钝化层沉积； 对钝化层沉积后的外延片进行快速退火处理。
优选地， 所述前段工序还包括： 在快速退火处理后对外延片进行焊接性 模拟测试 WST。
优选地， 在所述前段工序之后和所述倒模处理之前， 对外延片表面进行 研磨减薄
优选地，经所述外延生长得到的外延片为氮化镓 GaN(两元素）或 InGaN (三元素）或 InGaAIP (四元素），其 P型层为 P-GaN (两元素）或 InGaN (三 元素）或 InGaAIP (四元素）， N型层为 N-GaN (两元素）或 InGaN (三元素） 或 InGaAIP (四元素）。
优选地， 所述电流阻挡层沉积釆用二氧化硅 Si02作为隔离介质层。
在本发明的制造工艺流程里， 首先会在 MOCVD间段制作出适合本发明 里的后工序使用的外延片， 就是本发明里述及的第一个要点 "透明基板" 和 "双面图形化 " 制作， 这是为了后工序完成后实现 "倒装" 的基础。 而且不 会有任何杂质随附产生出光不均匀的现象或遮光产生枯空的 "黑" 心点的光 斑现象。 本发明省去了很多传统的加工工序， 在产品的稳定性， 信赖性， 可靠性等方面和传统 MTBF衡量指标方面都会提高 1 0倍以上， 是半导体 发光应用产品家用化和高品质规模化生产的最基本的基础保证。 附图说明
图 1是根据本发明实施例的半导体发光 DA ( Direct Attach直接贴焊）共 晶晶片制造方法的流程图；
图 2是根据本发明实施例制造的半导体发光 DA( Direct Attach直接贴 焊）共晶晶片的示意图；
图 3是根据本发明实施例的半导体发光 DA ( Direct Attach直接贴焊） 共晶晶片的物理特性变化曲线；
图 4是根据本发明实施例制造的半导体发光 DA ( Direct Attach直接贴 焊共晶晶片的光强和发光角度的示意图。 具体实施方式
下面通过附图和实施例，对本实用新型的技术方案做进一步的详细描述。 图 1是根据本发明实施例的半导体发光 DA( Direct Attach直接贴焊共晶 晶片制造方法的流程图。
1 .在透明体的衬底材料上进行磊晶生长（EPI : Epitaxy )得到外延片， 具体如下所述。
一般来说， 可以釆用蓝宝石或碳化硅 SiC做衬底， 其中， 蓝宝石的主要 成分是三氧化二铝 AI203。 目前， 蓝宝石或碳化硅 SiC是 GaN (两元素） 或 InGaN (三元素）或 InGaAIP (四元素)异质外延最常用的衬底材料。
首先， 釆用 图形化蓝宝石 （ AL2O3 ) 或碳化硅 （ SiC ) 衬底
( Pattern Sapphire Substrate, PSS )工艺对衬底进行图形化处理。优选地， 所述图形化处理对衬底的正面和背面都进行图形化处理。 经过 PSS处理后， 衬底的图形化正面和背面是为了后工序完成后切割晶片激光刀具能对齐， 不 会伤害到晶片本体。
接下来， 对图形化衬底进行外延生长， 优选地， 可以按照气相耦合生成 制程（Inductive Coupled Plasma, ICP )进行外延层的生长。 具体地， 通过 就是在单晶或化合物的衬底材料上淀积多层薄的单晶或化合物， 淀积所形成 的这层被称为外延层， 而淀积有外延层的衬底被称为外延片。 外延生长可以 釆用金属有机物化学气相淀积 ( Metal-Organic Chemical Vapor Deposition, MOCVD )的方式进行。 具体地， MOCVD是以 III族、 II族元素的有机化合物 和 V、 VI族元素的氢化物等作为晶体生长的原材料， 以热分解反应方式在衬 底上进行气相外延， 生长各种 m-v族、 Π -VI族化合物半导体以及它们的多元 固溶体的薄层单晶材料。 例如， 通过 MOCVD， 可以在图形化衬底的正面淀 积形成 PN结， 即形成相邻的 P型层和 N型层。 取决于所釆用的原材料， 外 延层可以形成为氮化镓（ GaN )两元素）或 InGaN (三元素）或 InGaAIP (四 元素）， 其 P型层为 P-GaN (两元素）或 InGaN (三元素）或 InGaAIP (四元 素）， N型层为 N-GaN两元素）或 InGaN (三元素）或 InGaAIP (四元素)。
最后， 通过各种各样的方法， 对外延片进行清洗， 清除掉外延片表面的 颗粒物质和金属离子。
2.对利用磊晶生长得到的外延片进行前段工序， 具体如下所述。
首先， 利用光刻胶（Optical Resist, PR )和具有预定图案的掩膜板对对 外延层表面进行光刻， 从而使外延层表面的光刻胶形成该预定图案。 该图案 表现为多个晶片图案的阵列， 阵列中的每个图案镂空处为 N电极的位置， 非 镂空处为 P型区 /发光区， 每个图案之间是切割道。
接下来， 对光刻后的外延片进行蚀刻处理， 无光刻胶的地方被刻蚀到 N 型层， 从而露出 N电极位置的外延层。
接下来， 进行电流阻挡层（ Current Blocking Layer, CBL )沉积， CBL 一般釆用二氧化硅 Si02作为隔离介质层。 这样， 可以让不能出光 /挡光之处 ( PN结） 不发光， 提高了电流有效注入。
接下来， 在 CBL沉积后的外延片上进行 CBL光刻。
接下来， 进行 CBL蚀刻， 将没有光刻胶保护的地方的 Si02蚀刻掉。 接下来， 在 CBL蚀刻后的外延片上进行电流扩散层沉积， 电流扩散层的 沉积一般釆用纳米铟锡氧化物 （ Indium Tin Oxides, ITO )来进行。
接下来， 进行 ΙΤΟ光刻， 将需要 ΙΤΟ的区域用光刻胶保护住， 为下一步 的 ΙΤ0蚀刻做出图形。
接下来， 进行 ΙΤΟ蚀刻， 将没有光刻胶保护的地方的 ΙΤΟ和 Si02蚀刻 掉。
接下来， 进行预退火。 换言之， 即进行高温热处理， 其结果是可以降低 晶片的正向电压， 有利于电流扩散层表面接触的形成， 提高了表面电流匀度。
接下来， 对外延片进行 Metal 光刻， 即用光刻胶形成电极图形。
接下来， 对外延片进行灰化（ashing )处理。 灰化可以釆用等离子去胶 的方式。 具体地， 利用氧气， 氮气清洁晶片， 使得晶片的光刻胶表面更加平 整。 灰化处理还可以去除电极处的负胶， 从而提高了电极粘附性。
接下来， 对外延片进行 Metal蒸镀， 沉积 Cr， Ni， Au， Ti， Sn。 蒸 镀后的沉积的最外层为 AuSn合金层。
接下来， 对外延片进行剥离 （lift-off ) ， 从而将电极以外的金属剥离 掉。
接下来， 对外延片进行钝化层沉积。 具体地， 可以釆用等离子增强化 学汽相沉积 ( Plasma Enchanted Chemical Vapor Deposition , PECVD ) 进行钝化层沉积， 可以釆用 Si02薄膜做钝化层来防止短路， 避免杂质原 子对芯片表面的吸附， 保护 IT0膜， 提高发光效率。
接下来， 对外延片进行快速退火处理。 通过快速退火的高温热处理， 可以模拟客户使用环境对晶片进行一次筛选。
最后， 进行焊接性模拟测试 ( Weldability Simulation Test, WST ) ， 以测试焊接中电极的粘附性。
3.对前段工序得到的外延片进行后工序处理， 具体如下所述。
首先对芯片表面进行研磨减薄， 接下来进行倒模处理， 最后进行激光 切割， LED 晶片经切割成型。 最后， 经过自动目检， 分类， 包装后就可 以出货了。
图 2是根据本发明实施例制造的半导体发光 DA( Direct Attach直接贴 焊共晶晶片的示意图。
结合下表， 可以得到该共晶晶片的具体参数。 结构尺寸：
Figure imgf000009_0001
根据本发明实施例的直接焊装 （ DA ) 晶片用高发光效率的氮化镓 ( GaN )两元素）或 InGaN (三元素）或铝铟镓磷磷四元素（ AllnGaP )材 料和碳化硅基板（SiC )或蓝宝石基板 (AI203)制成， 为高亮度顶部出光的 倒模倒装结构， 具有低驱动电压， 高光效等特性。 直接与载体板电路贴装 或焊装的焊盘，焊盘所用材料可以为 AuSn 合金实现共晶焊装或普通铜锡 合金用 LEP贴装， 完成后工序集成之便。
图 3 是根据本发明实施例的半导体发光共晶晶片的物理特性变化曲 线。
结合下表， 可以得知其主要的物体特性。 主要物理特性 参数
波长 （nm) 450-640
功率 (mw) 80≤ 电气特性 Ta=25 ° C 参数
波长 （nm) 450-470
功率 (mw) 80≤
正向电压 （V) 1.85-3.6
正向电流 ( mA ) 1-20
峰值正向电流 （mA) 10-30
反向电压 （V) 5
反向电流 （μΑ ) 2
半波宽度 （nm) 20
工作温度 （° C ) -40-+100
存储温度 （° C ) -40-+100
静电负荷阈值 （HBM) (V) 1000
静电负荷级别 （MIL-STD-883E) 2
亮度级别 （MCD )
Figure imgf000010_0001
图 4是根据本发明实施例制造的共晶晶片的光强和发光角度的示意图。 本发明包括但不仅限于最常见的红光， 绿光， 蓝光的半导体发光 DA ( Direct Attach直接贴焊 ) 共晶晶片的制造方法。
在本制造工艺流程里， 首先会在 MOCVD间段制作出适合本发明里的后 工序使用的外延片， 就是本发明里述及的第一个要点 "透明基板" 和 "双面 图形化 " 制作， 这是为了后工序完成后实现 "倒装" 的基础。 而且不会有任 何杂质随附产生出光不均匀的现象或遮光产生枯空的 "黑"心点的光斑现象。
在本发明里的后工序里制造的电极是共晶电极， 是五元素电极， 是直接 可以在应用产品之电性载体（PCB )上做共晶焊接工艺或 LEP贴装来完成与 其他电子元器件的电性连接和相关的。 省去传统的 "封装" 加工工序 （这道 工序里除了要用的金线， 支架， 胶料等料成本外， 设备的加工《固晶， 焊线， 自动线浇注烘烤等》 成本和人工成本， 以及这个工序加工必然要附加的 25-30%的利税成本。 可以为半导体发光供应省去原成本的一倍） 。 础上提高 10%的出光效率。
在本发明里， 由于省去了传统的应用产品的 SMT工艺 （这里有助焊剂， 回流机大锡炉等耗电耗材） ， 而是在后工序电极制作时就制作出共晶焊的金 锡导电层， 然后利用共晶焊接设备直接焊接（DA: Direct Attach ) LEP贴装 晶片在应用产品的电性载体（PCB )上。 所以应用加工程序大幅度简化。
本发明中突破了半导体发光晶片在小间距（ PITCH ) 1 .0毫米一下的应用 限制， 因为不会再受限于半导体发光体因后加工 （封装） 带来的额外体积的 限制。 可以制作任意尺寸的共晶器件。 可以实现更广阔的半导体发光的应用。
在本发明中由于省去了很多传统应用产品的加工工序，在产品的稳定性， 信赖性， 可靠性等方面和传统 MTBF ( Mean Time Between Failure: 1 000 小时连续运行无故障）衡量指标方面都会提高 10倍以上。是半导体发光应用 产品家用化和高品质规模化生产的最基本的基础保证。
本发明还将带来其它相关半导体产品应用的材料革命， 我们可以配套使 用成本和稳定性品质， 机械强度性能更稳定的材料（譬如玻璃基板） （或积 层基板， 或硅板）来做电路载体。
专业人员应该还可以进一步意识到， 结合本文中所公开的实施例描述的 各示例的单元及算法步骤， 能够以电子硬件、 计算机软件或者二者的结合来 实现， 为了清楚地说明硬件和软件的可互换性， 在上述说明中已经按照功能 一般性地描述了各示例的组成及步骤。 这些功能究竟以硬件还是软件方式来 执行， 取决于技术方案的特定应用和设计约束条件。 专业技术人员可以对每 个特定的应用来使用不同方法来实现所描述的功能， 但是这种实现不应认为 超出本发明的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、 处理 器执行的软件模块， 或者二者的结合来实施。 软件模块可以置于随机存储器 ( RAM ) 、 内存、 只读存储器 （ROM ) 、 电可编程 ROM、 电可擦除可编程 ROM , 寄存器、 硬盘、 可移动磁盘、 CD-ROM , 或技术领域内所公知的任意 其它形式的存储介质中。
以上所述的具体实施方式， 对本发明的目的、 技术方案和有益效果进行 了进一步详细说明， 所应理解的是， 以上所述仅为本发明的具体实施方式而 已， 并不用于限定本发明的保护范围， 凡在本发明的精神和原则之内， 所做 的任何修改、 等同替换、 改进等， 均应包含在本发明的保护范围之内。

Claims

权 利 要 求 书
1、 一种直接焊接 DA的半导体发光共晶晶片的制造方法， 包括： 对透明体衬底的正面和背面都进行图形化处理；
在图像化处理后的透明体衬底上进行外延生长 EPI得到外延片； 对得到的外延片进行前段工序， 在所述前段工序中对外延片进行金属 光刻， 用光刻胶在外延片上形成电极图形， 以及对外延片进行金属蒸镀， 沉积 Cr， Ni， Au， Ti， Sn , 金属蒸镀后的沉积的最外层为 AuSn合金层， 得到具有电极的外延片；
对经前段工序处理后的外延片进行倒模倒装处理；
对倒膜处理后的外延片进行激光切割得到直接焊接 DA 的半导体发光共 曰 曰 ·
曰曰曰曰 ΐ。
2、 根据权利要求 1所述的方法， 其中， 所述外延生长釆用金属有机物化 学气相淀积 MOCVD的方式。
3、 根据权利要求 1 所述的方法， 其中， 所述衬底是蓝宝石 AL203或碳 化硅 SiC， 所述图形化处理釆用图像化蓝宝石衬底 PSS工艺。
4、 根据权利要求 1所述的方法， 其中， 所述前段工序在所述金属光刻之 前还包括：
利用光刻胶和具有预定图案的掩膜板对外延片表面进行光刻；
对光刻后的外延片进行蚀刻；
对蚀刻后的外延片进行电流阻挡层 CBL沉积；
对电流阻挡层沉积后的外延片进行 CBL光刻；
对 CBL光刻后的外延片进行 CBL蚀刻；
对 CBL蚀刻后的外延片釆用纳米铟锡氧化物 ITO进行电流扩散层沉积； 对电流扩散层沉积后的外延片进行 ITO光刻；
对 ITO光刻后的外延片进行 ITO蚀刻；
对 ITO蚀刻后的外延片进行预退火处理。
5、 根据权利要求 1所述的方法， 其中， 所述前段工序在所述金属光刻之 后和所述金属蒸镀之前还包括：
对金属光刻后的外延片进行灰化处理。
6、 根据权利要求 1所述的方法， 其中， 所述前段工序在所述金属蒸镀之 后还包括：
对外延片进行剥离， 将电极以外的金属剥离掉；
对剥离后的外延片釆用等离子增强化学汽相沉积进行钝化层沉积； 对钝化层沉积后的外延片进行快速退火处理。
7、 根据权利要求 1所述的方法， 所述前段工序还包括：
在快速退火处理后对外延片进行焊接性模拟测试 WST。
8、 根据权利要求 1所述的方法， 还包括：
在所述前段工序之后和所述倒模处理之前， 对外延片表面进行研磨减薄。
9、 根据权利要求 1所述的方法， 其中， 经所述外延生长得到的外延片为 氮化镓 GaN或 InGaN或， 其 P型层对应地为 P-GaN或 InGaN或 InGaAIP, N型层对应地为 N-GaN或 InGaN或 lnGaAIP。
10、 根据权利要求 4所述的方法， 其中， 所述电流阻挡层沉积釆用二氧 化硅 Si02作为隔离介质层。
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