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WO2014073361A1 - 半導体装置 - Google Patents

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WO2014073361A1
WO2014073361A1 PCT/JP2013/078437 JP2013078437W WO2014073361A1 WO 2014073361 A1 WO2014073361 A1 WO 2014073361A1 JP 2013078437 W JP2013078437 W JP 2013078437W WO 2014073361 A1 WO2014073361 A1 WO 2014073361A1
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WO
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pillars
semiconductor device
pillar
regions
contact
Prior art date
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PCT/JP2013/078437
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English (en)
French (fr)
Inventor
敦史 藤川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PS4 Luxco SARL
Original Assignee
PS4 Luxco SARL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by PS4 Luxco SARL filed Critical PS4 Luxco SARL
Priority to US14/440,964 priority Critical patent/US20150270268A1/en
Publication of WO2014073361A1 publication Critical patent/WO2014073361A1/ja
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Ceased legal-status Critical Current

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    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device having a pillar type insulated gate field effect transistor.
  • the occupied area on the substrate of the conventional planar transistor requires at least the gate area ⁇ channel width, the source / drain diffusion layers and their electrode lead contact arrangement, and the element isolation region between the transistors.
  • MOSFET pillar type insulated gate field effect transistor
  • the two pillar transistors Comprising at least two pillar transistors erected in a region separated from each other on a semiconductor substrate;
  • the two pillar transistors are: Two or more equal numbers of pillars in each of the element isolation regions; A diffusion layer disposed on top of each of the pillars;
  • Each of the device-isolated regions has one conductive layer electrically connected to one or more of the diffusion layers;
  • the two pillar transistors have different numbers of diffusion layers electrically connected to the respective conductive layers.
  • a semiconductor device comprising: is provided.
  • a plurality of pillars erected on a semiconductor substrate Each of the plurality of pillars has a lower portion, an upper portion, and a side surface, A first diffusion layer connecting each said lower part; A plurality of second diffusion layers respectively disposed on each of the upper parts; A gate electrode that faces each of the side surfaces via a gate insulating film and forms a continuum; A conductive layer electrically connected to one or more of the plurality of second diffusion layers; Comprising one or more contacts formed on one or more of the plurality of second diffusion layers; There is provided a semiconductor device characterized in that the number of electrical connections between the second diffusion layer and the conductive layer is smaller than the number of pillars.
  • the number of parallel-connected pillar transistors can be easily changed, and a short delivery time design is possible.
  • FIG. 1 is a plan view of main components of a semiconductor device according to an embodiment of the present invention.
  • a cross-sectional view taken along line X1-X1 'of FIG. 1A is shown.
  • FIG. 1B shows a cross-sectional view at X2-X2 ′ of FIG. 1A.
  • FIG. 1B is a cross-sectional view taken along the line Y-Y ′ of FIG. 1A. It is a top view which shows the manufacturing process of the semiconductor device concerning one embodiment of this invention.
  • FIG. 2B is a cross-sectional view taken along line X1-X1 ′ of FIG. 2A.
  • FIG. 2B is a cross-sectional view taken along line X2-X2 ′ of FIG. 2A.
  • FIG. 2B is a cross-sectional view taken along the line Y-Y ′ of FIG. 2A. It is a top view which shows the manufacturing process of the semiconductor device concerning one embodiment of this invention.
  • a cross-sectional view taken along line X1-X1 'of FIG. 3A is shown.
  • FIG. 3B is a cross-sectional view taken along line X2-X2 ′ of FIG. 3A.
  • FIG. 3B is a cross-sectional view taken along line Y-Y ′ of FIG. 3A.
  • FIG. 4A is a cross-sectional view taken along line X1-X1 ′ of FIG. 4A.
  • FIG. 4A is a cross-sectional view taken along line X2-X2 ′ of FIG. 4A.
  • FIG. 4A is a cross-sectional view taken along the line Y-Y ′ of FIG. 4A. It is a top view which shows the manufacturing process of the semiconductor device concerning one embodiment of this invention.
  • FIG. 5A is a cross-sectional view taken along line X1-X1 ′ of FIG. 5A.
  • FIG. 5B is a cross-sectional view taken along line X2-X2 ′ of FIG. 5A.
  • FIG. 5B is a cross-sectional view taken along the line Y-Y ′ of FIG. 5A. It is a top view which shows the manufacturing process of the semiconductor device concerning one embodiment of this invention.
  • FIG. 5A is a cross-sectional view taken along line X1-X1 ′ of FIG. 5A.
  • FIG. 5B is a cross-sectional view taken along line X2-X2 ′ of FIG. 5A.
  • FIG. 6A is a cross-sectional view taken along line X1-X1 ′ of FIG. 6A.
  • FIG. 6A is a sectional view taken along line X2-X2 ′ of FIG. 6A.
  • FIG. 6B is a cross-sectional view taken along the line Y-Y ′ of FIG. 6A.
  • FIG. 7 shows a cross-sectional view taken along line X1-X1 ′ in the next step of FIG.
  • FIG. 7 is a cross-sectional view taken along line X2-X2 ′ in the next step of FIG. 6.
  • FIG. 7 shows a cross-sectional view taken along Y-Y ′ in the next step of FIG. 6. It is a top view which shows the manufacturing process of the semiconductor device concerning one embodiment of this invention.
  • FIG. 6A is a sectional view taken along line X2-X2 ′ of FIG. 6A.
  • FIG. 6B is a cross-sectional view taken along the line Y-Y ′ of FIG
  • FIG. 8A is a cross-sectional view taken along line X1-X1 ′ of FIG. 8A.
  • FIG. 8B is a cross-sectional view taken along line X2-X2 ′ of FIG. 8A.
  • FIG. 8B is a cross-sectional view taken along the line Y-Y ′ of FIG. 8A. It is a top view which shows the manufacturing process of the semiconductor device concerning one embodiment of this invention.
  • FIG. 9A is a cross-sectional view taken along line X1-X1 ′ of FIG. 9A.
  • FIG. 9A is a sectional view taken along line X2-X2 ′ of FIG. 9A.
  • FIG. 9A is a sectional view taken along the line Y-Y ′ of FIG. 9A.
  • FIG. 10A is a cross-sectional view taken along line X1-X1 ′ of FIG. 10A.
  • FIG. 10A is a cross-sectional view taken along line X2-X2 ′ of FIG. 10A.
  • FIG. 10B is a cross-sectional view taken along the line Y-Y ′ of FIG. 10A.
  • FIG. 11B is a cross-sectional view taken along line X1-X1 ′ of FIG. 11A.
  • FIG. 11B is a cross-sectional view taken along line X2-X2 ′ of FIG. 11A.
  • FIG. 11B is a cross-sectional view taken along line YY ′ of FIG. 11A. It is a top view which shows the manufacturing process of the semiconductor device concerning one embodiment of this invention.
  • FIG. 12B is a cross-sectional view taken along X1-X1 ′ of FIG. 12A.
  • FIG. 12B is a cross-sectional view taken along line X2-X2 ′ of FIG. 12A.
  • FIG. 12B is a cross-sectional view taken along the line Y-Y ′ of FIG. 12A.
  • FIG. 13 is a cross-sectional view taken along line X1-X1 ′ in the next step of FIG.
  • FIG. 13 is a cross-sectional view taken along the line X2-X2 ′ in the next step of FIG.
  • FIG. 12B is a cross-sectional view taken along the line X2-X2 ′ in the next step of FIG.
  • FIG. 13 is a sectional view taken along the line Y-Y ′ in the next step of FIG. 12. It is a top view which shows the manufacturing process of the semiconductor device concerning one embodiment of this invention.
  • FIG. 14B is a cross-sectional view taken along line X1-X1 ′ of FIG. 14A.
  • FIG. 14B is a cross-sectional view taken along line X2-X2 ′ of FIG. 14A.
  • FIG. 14B is a cross-sectional view taken along the line Y-Y ′ of FIG. 14A.
  • FIG. 15A is a cross-sectional view taken along the line X1-X1 ′ of FIG. 15A.
  • FIG. 15A is a cross-sectional view taken along the line X2-X2 'of FIG. 15A.
  • FIG. 15B is a cross-sectional view taken along the line Y-Y ′ of FIG. 15A. It is a top view which shows the manufacturing process of the semiconductor device concerning one embodiment of this invention.
  • FIG. 16A is a cross-sectional view taken along line X1-X1 ′ of FIG. 16A.
  • FIG. 16A is a cross-sectional view taken along the line X2-X2 'of FIG. 16A.
  • FIG. 16B is a cross-sectional view taken along the line Y-Y ′ of FIG. 16A. It is a top view which shows the manufacturing process of the semiconductor device concerning one embodiment of this invention.
  • FIG. 16A is a cross-sectional view taken along the line X2-X2 'of FIG. 16A.
  • FIG. 16B is a cross-sectional view taken along the line Y-Y ′ of FIG. 16
  • FIG. 17B is a cross-sectional view taken along the line X1-X1 ′ of FIG. 17A.
  • FIG. 17B is a cross-sectional view taken along the line X2-X2 'of FIG. 17A.
  • FIG. 17B is a cross-sectional view taken along line YY ′ of FIG. 17A. It is a figure explaining the form which controls a transistor characteristic by adjustment of the number of contacts in one Example of this invention.
  • the top view of the main components of the semiconductor device concerning another example of an embodiment of the present invention is shown.
  • FIG. 19B is a cross-sectional view taken along line X1-X1 ′ of FIG. 19A.
  • FIG. 19A is a cross-sectional view taken along line X2-X2 ′ of FIG. 19A.
  • FIG. 19B is a cross-sectional view taken along line YY ′ of FIG. 19A.
  • the top view of the main components of the semiconductor device concerning another example of an embodiment of the present invention is shown.
  • a cross-sectional view taken along line X1-X1 'of FIG. 20A is shown.
  • FIG. 20A is a cross-sectional view taken along the line X2-X2 'of FIG. 20A.
  • FIG. 20B is a cross-sectional view taken along the line Y-Y ′ of FIG. 20A.
  • FIG. 1A is a plan view of main components of a semiconductor device according to this embodiment.
  • 1B is a cross-sectional view taken along X1-X1 ′ in FIG. 1A
  • FIG. 1C is a cross-sectional view taken along X2-X2 ′ in FIG. 1A
  • FIG. 1D is a cross-sectional view taken along YY ′ in FIG.
  • three pillars are arranged in one row in each of the active regions 13A and 13B that are separated from each other, but the present invention is not limited to three and one row.
  • a first diffusion layer 18 is provided below each pillar, a second diffusion layer 26 is provided above the pillar, and a portion surrounded by the gate electrode 20 forms a channel region.
  • the first diffusion layer 18 is a source region
  • the second diffusion layer 26 is a drain region.
  • Each source region of the active regions 13A and 13B is connected to a wiring 30a serving as a source electrode through a contact plug 29a.
  • a contact plug 29b is formed in each of the second diffusion layers 26 on each pillar 15A, and is connected to a wiring 30b serving as a drain electrode.
  • FIG. 1B in the active region 13A, a contact plug 29b is formed in each of the second diffusion layers 26 on each pillar 15A, and is connected to a wiring 30b serving as a drain electrode.
  • one of the three pillars 15B is not provided with the contact plug 29b, and one of the second diffusion layers 26 serves as a drain electrode.
  • An insulating film 27 is sandwiched between the wiring 30b. That is, in the active region 13A, three pillars are connected in parallel, whereas in the active region 13B, two of the three pillars are connected in parallel.
  • a transistor composed of pillars connected in parallel in one active region may be referred to as a pillar transistor.
  • the drive current can be increased.
  • a plurality of pillar transistors are provided. The source regions under each pillar transistor are connected to each other to form the first diffusion layer 18, and the first diffusion layer 18 and the wiring 30a serving as the source electrode are electrically connected through the contact 29a.
  • the channel region of each pillar transistor is simultaneously driven by the gate electrode 20.
  • a second diffusion layer 26 serving as a drain region is provided above each pillar transistor, and a part of the second diffusion layer 26 is connected to a wiring 30b as a drain electrode through a contact 29b.
  • the wiring 30b is opposed to the second diffusion layer 26 in which the contact 29b is not formed via the insulating layer 27.
  • the second diffusion layer 26 includes at least one pillar transistor that is not electrically connected to the wiring 30b that is a conductive layer.
  • the semiconductor device according to the embodiment of the present invention includes one or more pillar transistors connected in parallel.
  • FIGS. 2A to 2D are process diagrams for explaining the method of manufacturing a semiconductor device according to this embodiment.
  • Each partial view A is a plan view
  • each partial view B is a cross section taken along line X1-X1 ′ of each partial view A.
  • Each drawing C is an X2-X2 ′ sectional view of each drawing A
  • each drawing D is a YY ′ sectional view of A.
  • FIG. 7A and FIG. 13A are abbreviate
  • FIG. 2 collectively shows FIGS. 2A to 2D.
  • a silicon substrate 11 is prepared, and an STI (Shallow Trench Isolation) 12 is formed on the silicon substrate, thereby forming an active region 13 surrounded by the STI 12 (FIG. 2).
  • STI Shallow Trench Isolation
  • FIG. 2 Although a large number of active regions are formed in the actual silicon substrate 11, only two active regions 13A and 13B are shown in FIG. Although not particularly limited, each of the active regions 13A and 13B in the present embodiment has a rectangular shape.
  • a groove having a depth of about 220 nm is formed on the main surface of the silicon substrate 11 by dry etching, and a thin silicon oxide film is formed on the entire surface of the substrate including the inner wall of the groove by thermal oxidation at about 1000 ° C. Then, a silicon oxide film having a thickness of 400 to 500 nm is deposited on the entire surface of the substrate including the inside of the groove by a CVD (Chemical Vapor Deposition) method. Thereafter, an unnecessary silicon oxide film on the silicon substrate 11 is removed by CMP (Chemical Mechanical Polishing), and the silicon oxide film is left only in the trench, whereby the STI 12 is formed.
  • CVD Chemical Vapor Deposition
  • silicon pillars 15A and 15B are simultaneously formed in the active regions 13A and 13B, respectively.
  • the silicon pillars 15A and 15B serve as pillar-type Tr channels.
  • the number of silicon pillars 15A and 15B is not limited as long as there are two or more, but in this embodiment, three pillar-type Trs are formed in one active region. Will be described.
  • a silicon oxide film 14a as a protective insulating film is first formed on the entire surface of the substrate, a resist R is applied, and the active regions 13A and 13B are patterned by lithography, and implantation is performed for each. Impurities such as boron are introduced so that the impurity concentration required for the pillar type Tr is obtained.
  • a silicon nitride film 14b as a hard mask is formed on the entire surface of the substrate.
  • the silicon oxide film 14a and the silicon nitride film 14b can be formed by a CVD method.
  • the silicon oxide film 14a has a thickness of about 5 nm
  • the silicon nitride film 14b has a thickness of about 120 nm.
  • the laminated film of the silicon oxide film 14a and the silicon nitride film 14b may be simply referred to as “hard mask 14”.
  • the hard mask 14 is processed by forming a resist mask R in a predetermined pattern on the silicon nitride film 14b by photolithography.
  • the resist mask is formed on the active regions 13A and 13B so as to have the same pillar diameter, the resist mask R may be formed so as to have different pillar diameters.
  • the hard mask 14 is patterned to leave the hard mask 14 in the region where the silicon pillars 15A and 15B are to be formed and the region outside the active region 13, and the rest are removed.
  • the edge of the hard mask 14 covering the STI 12 is preferably positioned slightly outside the outer periphery of the active regions 13A and 13B so that unnecessary silicon pillars are not formed in the active regions 13A and 13B.
  • the exposed surfaces of the active regions 13A, 13B and STI 12 are dug down by dry etching.
  • this etching process recesses are formed in the exposed surfaces of the active regions 13A and 13B, and the portions that are not dug down become silicon pillars 15A and 15B that are substantially perpendicular to the main surface of the silicon substrate (FIG. 4).
  • the hard mask 14 remaining on the silicon pillars 15A and 15B becomes a cap insulating film. A part of the active regions 13A and 13B in contact with the STI 12 is left as dummy pillars 15A 'and 15B' for gate power feeding.
  • Each of the plurality of silicon pillars 15A and 15B is formed at a predetermined interval, and the interval is an interval in which the gate electrodes 20 formed in the subsequent process are connected to each other to form a continuous body. It is preferable that the film thickness be 20 or more and less than twice the film thickness of the gate electrode 20.
  • sidewall insulating films 16 are formed on the side surfaces of the silicon pillars 15A and 15B (FIG. 5).
  • the sidewall insulating film 16 is formed by protecting the exposed surface of the silicon substrate 11 by thermal oxidation while leaving the hard mask 14, forming a silicon nitride film, and etching back the silicon nitride film. Can do.
  • the inner peripheral surfaces (side walls of the STI 12) of the active regions 13A and 13B and the side surfaces of the silicon pillars 15A and 15B are covered with the sidewall insulating film 16.
  • a silicon oxide film 17 is formed by thermal oxidation on the exposed surface of the silicon substrate 11 (that is, the bottom surfaces of the active regions 13A and 13B) (FIG. 6).
  • the upper and side surfaces of the silicon pillars 15A and 15B are not thermally oxidized because they are covered with the hard mask 14 and the side wall insulating film 16 which are cap insulating films, respectively.
  • the thickness of the silicon oxide film 17 is preferably about 30 nm.
  • a first diffusion layer 18 is formed below the silicon pillars 15A and 15B (FIG. 7).
  • the first diffusion layer 18 is formed by ion implantation of an impurity having a conductivity type opposite to that in the silicon substrate (channel) through a silicon oxide film 17 formed on the surface of the active region 13. be able to.
  • boron which is a P-type impurity, was previously implanted into the channel, phosphorus, arsenic, etc., which are opposite N-type impurities, are implanted.
  • gate insulating films 19A and 19B are simultaneously formed on the side surfaces of the silicon pillars 15A and 15B while leaving the hard mask 14 (FIG. 8).
  • the gate insulating films 19A and 19B can be formed by thermal oxidation, and these film thicknesses are approximately the same, preferably about 5 nm.
  • dummy gate insulating films 19A 'and 19B' are also formed on the surfaces of the dummy pillars 15A 'and 15B'.
  • a gate electrode 20 made of a polysilicon film is formed (FIG. 9).
  • a polysilicon film having a film thickness of about 30 nm is formed conformally on the entire surface of the substrate while leaving the hard mask 14 by a CVD method. It can be formed by etching back.
  • the side surfaces of the silicon pillars 15A and 15B are covered with the gate electrode 20, and the interval between the silicon pillars 15A is set to be less than twice the film thickness of the gate electrode 20.
  • the gate electrodes 20 formed in the gaps in the direction are in contact with each other.
  • the distance between the dummy pillar 15A 'and the adjacent silicon pillar 15A is also set to be less than twice the film thickness of the gate electrode 20, and the gate electrodes 20 in between are also in contact with each other.
  • the gate electrodes 20 formed in the gaps in the column direction of the silicon pillars 15B and the dummy pillars 15B ' are also in contact with each other.
  • a polysilicon film remains on the side surfaces of the STI 12 at the peripheral ends of the active regions 13A and 13B, the polysilicon film does not function as a gate electrode.
  • the surface of the interlayer insulating film 21 is polished and planarized by a CMP method (FIG. 10).
  • the silicon nitride film 14b serves as a CMP stopper, the film thickness of the interlayer insulating film 21 can be reliably controlled.
  • the active regions 13A and 13B are filled with the interlayer insulating film 21.
  • a mask oxide film 22 is formed to protect the hard mask 14 on the dummy pillars 15A 'and 15B' (FIG. 11).
  • the mask oxide film 22 made of a silicon oxide film can be formed on the entire surface of the substrate by a CVD method, and the thickness of the mask oxide film 22 is preferably about 5 nm.
  • the mask oxide film 22 is patterned so that the silicon nitride film 14b formed above the silicon pillars 15A and 15B is exposed and the silicon nitride film 14b above the dummy pillars 15A 'and 15B' is protected.
  • through holes 23A and 23B having the bottom surface of the silicon oxide film 14a as a protective insulating film are formed above the silicon pillars 15A and 15B. (FIG. 12). Since the through holes 23A and 23B are formed by removing the silicon nitride film 14b used as a mask when forming the silicon pillars 15A and 15B, respectively, the through holes 23A and 23B are formed in a self-aligned manner with respect to the silicon pillars 15A and 15B. Will be.
  • the wall surfaces of the through holes 23A and 23B coincide with the outer peripheral portions of the silicon pillars 15A and 15B, respectively, in plan view. Further, the silicon nitride film 14b between the outer peripheral portion and the active regions 13A and 13B is also removed.
  • the LDD region 24 is formed on the silicon pillars 15A and 15B (FIG. 13).
  • the LDD region 24 ion-implants impurities having a conductivity type opposite to the impurities in the channel from the through holes 23A and 23B formed above the silicon pillars 15A and 15B through the silicon oxide film 14a at a low concentration. Can be formed.
  • the silicon nitride film 14b remains on the upper portions of the dummy pillars 15A 'and 15B', and the LDD region is not formed.
  • sidewall insulating films 25 are formed on the inner wall surfaces of the through holes 23A and 23B (FIG. 14).
  • the sidewall insulating film 25 can be formed by forming a silicon nitride film on the entire surface of the substrate and then etching it back.
  • the thickness of the silicon nitride film is preferably about 10 nm.
  • the sidewall insulating film 25 is formed on the inner wall surface of the through hole 23, and the through hole 23 is formed by removing the silicon nitride film 14b which is a hard mask used for forming the silicon pillars 15A and 15B.
  • the outer peripheral portion of the cylindrical sidewall insulating film 25 and the outer peripheral portions of the silicon pillars 15A and 15B coincide with each other in plan view.
  • a silicon nitride film is also formed on the outer peripheral surfaces of the active regions 13A and 13B, but this silicon nitride film does not function as a sidewall insulating film.
  • the second diffusion layer 26 is formed on the silicon pillars 15A and 15B.
  • the through hole 23 is dug down to provide an opening in the silicon oxide film 14a at the bottom thereof to expose the upper surfaces of the silicon pillars 15A and 15B.
  • a silicon epitaxial layer is formed inside the through hole 23 by a selective epitaxial growth method. Thereby, substantially single crystal silicon grows.
  • a second diffusion layer 26 is formed by ion-implanting a high-concentration impurity having a conductivity type opposite to the impurity in the silicon substrate into the silicon epitaxial layer at a higher concentration than in the LDD region 24 (FIG. 15).
  • the second diffusion layer 26 is formed in a self-aligned manner with respect to the silicon pillars 15A and 15B.
  • contact holes 28a, 28b, and 28c are formed by patterning (FIG. 16).
  • the contact hole 28a is formed in a vacant region in the active regions 13A and 13B provided next to the silicon pillars 15A and 15B, and reaches the first diffusion layer 18 through the interlayer insulating films 27, 21, and 17. Yes.
  • the contact hole 28b is formed immediately above the silicon pillars 15A and 15B, and reaches the second diffusion layer 26 through the interlayer insulating film 27. However, the contact hole 28b is not formed immediately above the third silicon pillar 15B farthest from the contact hole 28c for gate feeding in the silicon pillar 15B.
  • the contact hole 28c is formed not above the dummy pillars 15A ′ and 15B ′ but above the STI 12 in contact with the dummy pillars 15A ′ and 15B ′, and penetrates the interlayer insulating film 27, the mask oxide film 22, and the interlayer insulating film 21. Thus, it reaches the gate electrode 20 formed around the dummy pillars 15A ′ and 15B ′.
  • the contact hole 28c is preferably connected to a position opposite to the silicon pillars 15A and 15B in the gate electrode 20 formed around the dummy pillars 15A 'and 15B'. According to this, since the space
  • contact plugs 29a, 29b, and 29c are formed by embedding polysilicon in the contact holes 28a, 28b, and 28c (FIG. 17).
  • the contact plug 29 a is connected to the first diffusion layer 18, the contact plug 29 b is connected to the second diffusion layer 26, and the third contact plug 29 c is connected to the gate electrode 20.
  • the wiring layer 30 is formed on the contact plugs 29a, 29b, and 29c, thereby completing the semiconductor device of this embodiment example (FIG. 1).
  • the dummy pillars 15A 'and 15B' are provided adjacent to the silicon pillars 15A and 15B, which are transistor pillars.
  • the silicon pillars 15A and 15B which are transistor pillars.
  • both silicon pillars are square shape and have a similar planar shape
  • this invention is not limited to such a case, Various shapes can be considered.
  • a silicon pillar having a rectangular shape elongated in the planar direction, or a silicon pillar having a circular, elliptical, or polygonal planar shape may be used.
  • a silicon epitaxial layer is formed in the through hole, and the second diffusion layer 26 is formed by ion implantation into the silicon epitaxial layer.
  • the second diffusion layer 26 (which can also be used as a contact plug) may be formed by embedding a polysilicon film doped with an impurity in the through hole.
  • the silicon pillars 15A and 15B and the second diffusion layer 26 are configured by separate parts.
  • the second diffusion layer 26 may be formed on the silicon pillars 15A and 15B. Absent.
  • the number of silicon pillars connected in parallel is adjusted to form a plurality of pillar transistors having different transistor characteristics. can do.
  • the circuit characteristics can be adjusted by adjusting the number of silicon pillars connected in parallel.
  • FIG. 18 shows a case where ten silicon pillars are formed in one active region, and assuming that the drive current when all ten pillars are connected is 100%, the number of connections is one to nine. By changing up to the book, it becomes possible to adjust in steps of 10% from 10% to 90%.
  • the method of parallel connection is not limited to the case where the silicon pillars are arranged in one row in one active region, and the number of connections may be adjusted by arranging them in a plurality of rows.
  • the silicon pillar size at the outermost end of the gate (farthest from the gate contact 29c) among the silicon pillars connected in parallel greatly varies and the ON current tends to vary, the outermost end of the gate
  • the influence of manufacturing variations can be minimized.
  • This dummy pillar formation is different from the dummy pillar 15B 'formed for gate power feeding in that the second diffusion layer 26 is formed on the pillar upper portion.
  • Embodiment 2 In the first embodiment, the method for adjusting the transistor characteristics by changing the formation of the final contact hole 28b has been described. However, the contact hole 28b and the contact plug 29b are formed on all the silicon pillars. Thereafter, the number of connections can be changed according to the pattern of the wiring layer 30.
  • FIG. 19A is a plan view of main components of the semiconductor device according to this embodiment.
  • 19B is a cross-sectional view taken along X1-X1 'of FIG. 19A
  • FIG. 19C is a cross-sectional view taken along X2-X2' of FIG. 19A
  • FIG. 19D is a cross-sectional view taken along Y-Y 'of FIG.
  • the contact plugs 29b are formed on all the silicon pillars 15B, and the number of pillars connected in parallel is adjusted by changing the length of the wiring 30b.
  • the number of pillars connected in parallel can be adjusted by changing the length of the wiring 30b, and even when readjustment is required, the pattern of the last wiring 30b can be changed, so the reticle to be corrected Requires only one reticle for the last wiring pattern.
  • the number of contact plugs 29b is made different as in the first embodiment, and at the same time, the length of the wiring 30b according to the present embodiment. You may combine with the method of changing.
  • Embodiment 3 As Embodiment 3, an example in which a CMOS inverter is formed with the same configuration as Embodiment 1 will be described.
  • FIG. 20A is a plan view of main components of the semiconductor device according to this embodiment.
  • 20B is a cross-sectional view taken along line X1-X1 'of FIG. 20A
  • FIG. 20C is a cross-sectional view taken along line X2-X2' of FIG. 20A
  • FIG. 20D is a cross-sectional view taken along line Y-Y 'of FIG.
  • an NMOS transistor is formed in the active region 13A
  • a PMOS transistor is formed in the active region 13B.
  • the gate electrodes 20 and the drain regions are formed by the inter-gate wiring 32 and the inter-drain wiring 31. Connect each other.
  • a p-type silicon substrate 1 is used as a semiconductor substrate
  • an N-well is formed in the active region 13B
  • An n-type impurity is introduced into the layer 26A
  • a p-type impurity is introduced into the first diffusion layer 18B, the LDD region 24B, and the second diffusion layer 26B formed in the active region 13B.
  • the silicon pillars 15A and 15B surrounded by the gate electrode 20 serving as a channel also have different conductivity types. Also, impurities of different conductivity types may be introduced into the gate electrode 20.
  • the performance can be finely adjusted by changing the number of pillar connections between the NMOS transistor and the PMOS transistor. Further, as shown in the second embodiment, the number of pillar connections may be adjusted by the pattern of the inter-drain wiring 31.
  • the surround gate type pillar transistor in which the gate electrode 20 surrounds the side surface of each silicon pillar has been described.
  • the present invention is not limited to this, and a gate insulating film is interposed on one side surface of each silicon pillar.
  • the present invention can be similarly applied to a single gate type in which the gate electrodes are opposed to each other and a double gate type pillar transistor in which two gate electrodes are opposed to each other on opposite side surfaces of each silicon pillar via a gate insulating film.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

　半導体基板上に立設された複数のピラーと、各ピラーの上部にそれぞれ配置された複数の第２の拡散層と、第２の拡散層の１つ以上と電気的に接続される導電層と、複数の第２の拡散層の１つ以上の上に形成される１つ以上のコンタクトを備え、第２の拡散層と導電層との電気的な接続数（コンタクトの数）はピラーの個数より少なく、必要に応じてピラーと導電層との接続数は変更可能である。

Description

半導体装置
　本発明は半導体装置に関し、特にピラー型絶縁ゲート電界効果トランジスタを有する半導体装置に関する。
　従来のプレーナー型トランジスタの基板上の占有面積は、少なくともゲート長×チャネル幅のチャネル面積、ソース/ドレイン拡散層とそれらの電極引き出し用コンタクト配置、トランジスタ間の素子分離領域が必要である。
　専有面積を縮小するために、プレーナー型トランジスタに代えて、３次元構造のトランジスタが提案されており、中でもピラー型の絶縁ゲート電界効果トランジスタ（ＭＯＳＦＥＴ）は専有面積の縮小に有効である（例えば、特許文献１参照）。
特開２００９－０８１３７７号公報
　一般に、回路特性の調整をするためあるいは製造ばらつきを吸収するためにトランジスタ特性の調整が必須であり、そのために余剰なトランジスタをあらかじめ配置しておき、配線工程でトランジスタの接続数を変更して電気特性の調整を行っている。プレーナー型トランジスタでは、上記の占有面積がひとつひとつのトランジスタに対して必要であるため、余剰なトランジスタを配置することがチップサイズの増大を招いていた。
　そこで、専有面積の縮小に有利なピラー型ＭＯＳＦＥＴにて、トランジスタ特性の調整が容易な半導体装置が望まれる。
　本発明の一実施形態によれば、
　半導体基板上の互いに素子分離された領域に立設された少なくとも２つのピラートランジスタを備え、
　前記２つのピラートランジスタは、
　前記素子分離された領域の各々に２つ以上の同数のピラーと、
　前記ピラーの各々の上部に配置された拡散層と、
　前記素子分離された領域の各々に、前記拡散層の１つ以上と電気的に接続された１つの導電層を有し、
　前記２つのピラートランジスタは、前記各々の導電層と電気的に接続された前記拡散層の個数が互いに異なることを特徴とする半導体装置、が提供される。
　また、本発明の別の実施形態によれば、
　半導体基板上に立設された複数のピラートランジスタと、
　前記複数のピラートランジスタの各々を構成する複数のソース領域、複数のチャネル領域および複数のドレイン領域と、
　前記複数のソース領域の各々を接続するソース電極と、
　前記複数のチャネル領域の各々を同時に駆動するゲート電極と、
　前記複数のドレイン領域の１部とコンタクトを介して接続されるドレイン電極と、
　前記複数のドレイン領域のうち、前記ドレイン電極と、前記コンタクトを介さず、絶縁層を介して対峙する少なくとも１つのドレイン領域と、
を備えることを特徴とする半導体装置、が提供される。
　更に別の実施形態によれば、
　半導体基板上に立設された複数のピラーと、
　前記複数のピラーの各々はそれぞれ下部と上部と側面を有し、
　各々の前記下部を接続する第１の拡散層と、
　各々の前記上部にそれぞれ配置された複数の第２の拡散層と、
　前記側面の各々にゲート絶縁膜を介して対峙し、連続体を成すゲート電極と、
　前記複数の第２の拡散層の１つ以上と電気的に接続される導電層と、
　前記複数の第２の拡散層の１つ以上の上に形成される１つ以上のコンタクトを備え、
　前記第２の拡散層と前記導電層との電気的な接続数は前記ピラーの個数より少ないことを特徴とする半導体装置、が提供される。
　本発明の一実施形態によれば、実デバイスを製造した後にトランジスタ特性の修正が必要となった場合でも、並列接続のピラートランジスタ数の変更が容易となり、短納期設計が可能となる。
本発明の一実施形態例にかかる半導体装置の主要な構成要素の平面図を示す。 図１ＡのＸ１－Ｘ１’での断面図を示す。 図１ＡのＸ２－Ｘ２’での断面図を示す。 図１ＡのＹ－Ｙ’での断面図を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図である。 図２ＡのＸ１－Ｘ１’での断面図を示す。 図２ＡのＸ２－Ｘ２’での断面図を示す。 図２ＡのＹ－Ｙ’での断面図を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図である。 図３ＡのＸ１－Ｘ１’での断面図を示す。 図３ＡのＸ２－Ｘ２’での断面図を示す。 図３ＡのＹ－Ｙ’での断面図を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図である。 図４ＡのＸ１－Ｘ１’での断面図を示す。 図４ＡのＸ２－Ｘ２’での断面図を示す。 図４ＡのＹ－Ｙ’での断面図を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図である。 図５ＡのＸ１－Ｘ１’での断面図を示す。 図５ＡのＸ２－Ｘ２’での断面図を示す。 図５ＡのＹ－Ｙ’での断面図を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図である。 図６ＡのＸ１－Ｘ１’での断面図を示す。 図６ＡのＸ２－Ｘ２’での断面図を示す。 図６ＡのＹ－Ｙ’での断面図を示す。 図６の次工程のＸ１－Ｘ１’での断面図を示す。 図６の次工程のＸ２－Ｘ２’での断面図を示す。 図６の次工程のＹ－Ｙ’での断面図を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図である。 図８ＡのＸ１－Ｘ１’での断面図を示す。 図８ＡのＸ２－Ｘ２’での断面図を示す。 図８ＡのＹ－Ｙ’での断面図を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図である。 図９ＡのＸ１－Ｘ１’での断面図を示す。 図９ＡのＸ２－Ｘ２’での断面図を示す。 図９ＡのＹ－Ｙ’での断面図を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図である。 図１０ＡのＸ１－Ｘ１’での断面図を示す。 図１０ＡのＸ２－Ｘ２’での断面図を示す。 図１０ＡのＹ－Ｙ’での断面図を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図である。 図１１ＡのＸ１－Ｘ１’での断面図を示す。 図１１ＡのＸ２－Ｘ２’での断面図を示す。 図１１ＡのＹ－Ｙ’での断面図を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図である。 図１２ＡのＸ１－Ｘ１’での断面図を示す。 図１２ＡのＸ２－Ｘ２’での断面図を示す。 図１２ＡのＹ－Ｙ’での断面図を示す。 図１２の次工程のＸ１－Ｘ１’での断面図を示す。 図１２の次工程のＸ２－Ｘ２’での断面図を示す。 図１２の次工程のＹ－Ｙ’での断面図を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図である。 図１４ＡのＸ１－Ｘ１’での断面図を示す。 図１４ＡのＸ２－Ｘ２’での断面図を示す。 図１４ＡのＹ－Ｙ’での断面図を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図である。 図１５ＡのＸ１－Ｘ１’での断面図を示す。 図１５ＡのＸ２－Ｘ２’での断面図を示す。 図１５ＡのＹ－Ｙ’での断面図を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図である。 図１６ＡのＸ１－Ｘ１’での断面図を示す。 図１６ＡのＸ２－Ｘ２’での断面図を示す。 図１６ＡのＹ－Ｙ’での断面図を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を示す平面図である。 図１７ＡのＸ１－Ｘ１’での断面図を示す。 図１７ＡのＸ２－Ｘ２’での断面図を示す。 図１７ＡのＹ－Ｙ’での断面図を示す。 本発明の一実施形態例において、コンタクト数の調整によりトランジスタ特性を制御する形態について説明する図である。 本発明の別の実施形態例にかかる半導体装置の主要な構成要素の平面図を示す。 図１９ＡのＸ１－Ｘ１’での断面図を示す。 図１９ＡのＸ２－Ｘ２’での断面図を示す。 図１９ＡのＹ－Ｙ’での断面図を示す。 本発明のさらに別の実施形態例にかかる半導体装置の主要な構成要素の平面図を示す。 図２０ＡのＸ１－Ｘ１’での断面図を示す。 図２０ＡのＸ２－Ｘ２’での断面図を示す。 図２０ＡのＹ－Ｙ’での断面図を示す。
　以下、具体的な実施形態例を挙げて本発明を具体的に説明するが、本発明はこの実施形態例に限定されるものではない。
　（実施形態例１）
　図１、図２を用いて、本実施形態例にかかる半導体装置の構造と効果について説明する。
　図１Ａは、本実施形態例にかかる半導体装置の主要な構成要素の平面図を示す。図１Ｂは、図１ＡのＸ１－Ｘ１’での断面図、図１Ｃは、図１ＡのＸ２－Ｘ２’での断面図、図１Ｄは、図１ＡのＹ－Ｙ’での断面図を示す。ここでは、互いに素子分離された活性領域１３Ａ，１３Ｂにそれぞれ３つのピラーを１列に配置しているが、３つ及び１列に限定するものではない。各ピラーの下部には第１の拡散層１８が設けられ、上部には第２の拡散層２６が設けられ、ゲート電極２０に囲まれた部分がチャネル領域を構成している。便宜的に第１の拡散層１８をソース領域、第２の拡散層２６をドレイン領域とする。活性領域１３Ａ，１３Ｂのそれぞれのソース領域は、コンタクトプラグ２９ａを介してソース電極となる配線３０ａに接続されている。図１Ｂに示すように、活性領域１３Ａでは、各ピラー１５Ａ上の第２の拡散層２６には、いずれもコンタクトプラグ２９ｂが形成され、ドレイン電極となる配線３０ｂに接続されている。一方、図１Ｃに示すように、活性領域１３Ｂでは、３つのピラー１５Ｂのうち、一つのピラーにはコンタクトプラグ２９ｂが設けられておらず、第２の拡散層２６の一つはドレイン電極となる配線３０ｂとの間に絶縁膜２７が挟まれている。つまり、活性領域１３Ａでは３つのピラーが並列接続されているのに対し、活性領域１３Ｂでは３つのピラーのうち２つのピラーが並列接続される構造となる。一つの活性領域内で並列接続されたピラーで構成されるトランジスタを、本発明ではピラートランジスタということがある。このように、活性領域１３Ａに形成されるピラートランジスタＡは、活性領域１３Ｂに形成されるピラートランジスタＢよりも並列接続されるピラー数が多いために駆動電流を大きくすることができる。
　ここで、図１Ｃ及び図１Ｄ右辺に示すピラートランジスタＢに着目すると、複数のピラー１５Ｂがそれぞれソース領域となる第１の拡散層１８、チャネル領域、及びドレイン領域となる第２の拡散層２６を備える複数のピラートランジスタを構成している。各ピラートランジスタの下方のソース領域は互いに接続されて第１の拡散層１８を構成し、第１の拡散層１８とソース電極となる配線３０ａがコンタクト２９ａを介して電気的に接続される。各ピラートランジスタのチャネル領域は、ゲート電極２０により同時に駆動される。各ピラートランジスタの上方にはドレイン領域となる第２の拡散層２６がそれぞれ設けられ、一部の第２の拡散層２６はコンタクト２９ｂを介してドレイン電極である配線３０ｂに接続される。配線３０ｂはコンタクト２９ｂの形成されていない第２の拡散層２６と絶縁層２７を介して対峙している。本発明の一実施形態に係る半導体装置では、第２の拡散層２６が導電層である配線３０ｂと電気的に接続されていない、少なくとも一つのピラートランジスタを含む。一方、図１Ｂ及び図１Ｄ左辺に示すピラートランジスタＡに着目すると、少なくとも２つのピラーが並列接続されたピラートランジスタとなる。従って、本発明の一実施形態に係る半導体装置では、並列接続されたピラートランジスタを１つ以上含む。
　次に、本実施形態例による半導体装置の構造・製造方法について詳細に説明する。
　図２～図１７は、本実施形態例による半導体装置の製造方法を説明するための工程図であり、各分図Ａは平面図、各分図Ｂは各分図ＡのＸ１－Ｘ１’断面図、各分図Ｃは各分図ＡのＸ２－Ｘ２’断面図、各分図ＤはＡのＹ－Ｙ’断面図を示している。なお、図７、図１３の工程については、図６Ａ、図１２Ａと平面図は同じであるため、図７Ａ、図１３Ａを省略している。以下の説明において、例えば、図２とは、図２Ａ～２Ｄをまとめて示している。
　本実施形態例による半導体装置の製造では、まずシリコン基板１１を用意し、このシリコン基板上にＳＴＩ（Shallow Trench Isolation）１２を形成することにより、ＳＴＩ１２に囲まれた活性領域１３を形成する（図２）。実際のシリコン基板１１には多数の活性領域が形成されるが、図２には２つの活性領域１３Ａ、１３Ｂのみを示している。特に限定されるものではないが、本実施形態例の活性領域１３Ａ、１３Ｂはそれぞれ矩形状を有している。
　ＳＴＩ１２の形成では、シリコン基板１１の主面に約２２０ｎｍの深さを有する溝をドライエッチングにより形成し、溝の内壁を含む基板全面に薄いシリコン酸化膜を約１０００℃の熱酸化により形成した後、溝の内部を含む基板全面に４００～５００ｎｍの厚みを有するシリコン酸化膜をＣＶＤ（Chemical Vapor Deposition）法によって堆積させる。その後、シリコン基板１１上の不要なシリコン酸化膜をＣＭＰ(Chemical Mechanical Polishing)により除去して、シリコン酸化膜を溝の内部にのみ残すことにより、ＳＴＩ１２が形成される。
　次に、活性領域１３Ａ、１３Ｂ内にそれぞれシリコンピラー１５Ａ、１５Ｂを同時に形成する。シリコンピラー１５Ａ、１５Ｂはピラー型Ｔｒのチャネルとなる部分であり、２つ以上であればいくつあってもかまわないが、本実施形態例では一つの活性領域に３つのピラー型Ｔｒを形成する場合について説明する。シリコンピラー１５Ａ、１５Ｂの形成では、まず基板全面に保護絶縁膜であるシリコン酸化膜１４ａを形成し、レジストＲを塗布してリソグラフィで活性領域１３Ａ、１３Ｂごとにパターニングして、注入により、それぞれのピラー型Ｔｒに必要な不純物濃度になるように不純物、例えば、ボロンを導入する。
　次に基板全面にハードマスクであるシリコン窒化膜１４ｂを形成する。特に限定されるものではないが、シリコン酸化膜１４ａ及びシリコン窒化膜１４ｂはＣＶＤ法で形成することができ、シリコン酸化膜１４ａの膜厚は約５ｎｍ、シリコン窒化膜１４ｂの膜厚は約１２０ｎｍであることが好ましい。本実施形態例においては、シリコン酸化膜１４ａ及びシリコン窒化膜１４ｂの積層膜を単に「ハードマスク１４」と呼ぶことがある。ハードマスク１４の加工は、図３に示すように、フォトリソグラフィー技術により、シリコン窒化膜１４ｂ上に所定のパターンにレジストマスクＲを形成する。活性領域１３Ａ、１３Ｂ上では、同じピラー径となるようにレジストマスクを形成しているが、それぞれ異なるピラー径となるようにレジストマスクＲを形成することもできる。
　その後、ハードマスク１４をパターニングすることにより、シリコンピラー１５Ａ、１５Ｂを形成すべき領域及び活性領域１３よりも外側の領域にあるハードマスク１４を残し、それ以外を除去する。なお、活性領域１３Ａ、１３Ｂ内に不要なシリコンピラーが形成されないよう、ＳＴＩ１２を覆うハードマスク１４のエッジは、活性領域１３Ａ、１３Ｂの外周よりもやや外側に位置させることが好ましい。
　さらに、こうしてパターニングされたハードマスク１４を用いて、活性領域１３Ａ、１３ＢおよびＳＴＩ１２の露出面をドライエッチングにより掘り下げる。このエッチング工程により、活性領域１３Ａ、１３Ｂの露出面に凹部が形成され、掘り下げられなかった部分はシリコン基板の主面に対してほぼ垂直なシリコンピラー１５Ａ、１５Ｂとなる（図４）。また、シリコンピラー１５Ａ、１５Ｂの上部に残存するハードマスク１４は、キャップ絶縁膜となる。なお、ＳＴＩ１２に接する活性領域１３Ａ，１３Ｂの一部は、ゲート給電用のダミーピラー１５Ａ’、１５Ｂ’として残しておく。それぞれ複数のシリコンピラー１５Ａ及び１５Ｂは、所定の間隔を空けて形成されているが、その間隔は後工程で形成されるゲート電極２０が相互に接続されて連続体を成す間隔であり、ゲート電極２０の膜厚以上であって、ゲート電極２０の膜厚の２倍未満のとなるように形成することが好ましい。
　次に、シリコンピラー１５Ａ、１５Ｂの側面にサイドウォール絶縁膜１６を形成する（図５）。サイドウォール絶縁膜１６は、ハードマスク１４を残したまま、シリコン基板１１の露出面を熱酸化により保護した後、シリコン窒化膜を形成し、さらにこのシリコン窒化膜をエッチバックすることより形成することができる。これにより、活性領域１３Ａ，１３Ｂの内周面（ＳＴＩ１２側壁）と、シリコンピラー１５Ａ、１５Ｂの側面がサイドウォール絶縁膜１６に覆われた状態となる。
　次に、シリコン基板１１の露出面（つまり活性領域１３Ａ、１３Ｂの底面）にシリコン酸化膜１７を熱酸化により形成する（図６）。このとき、シリコンピラー１５Ａ、１５Ｂの上面及び側面は、それぞれキャップ絶縁膜であるハードマスク１４及びサイドウォール絶縁膜１６によって覆われているので熱酸化されることはない。特に限定されるものではないが、シリコン酸化膜１７の膜厚は約３０ｎｍであることが好ましい。
　次に、シリコンピラー１５Ａ、１５Ｂの下部に第１の拡散層１８を形成する（図７）。第１の拡散層１８は、活性領域１３の表面に形成されたシリコン酸化膜１７を介して、シリコン基板（チャネル）中の不純物とは反対の導電型を有する不純物をイオン注入することにより形成することができる。ここでは、先ほどチャネルにＰ型不純物であるボロンを注入していたことから、反対のＮ型不純物であるリンやヒ素などを注入する。
　次に、サイドウォール絶縁膜１６をウェットエッチングにより除去した後、ハードマスク１４を残したまま、シリコンピラー１５Ａ、１５Ｂの側面にゲート絶縁膜１９Ａ、１９Ｂを同時に形成する（図８）。ゲート絶縁膜１９Ａ、１９Ｂは熱酸化により形成することができ、これらの膜厚はおおよそ同一の膜厚であり、約５ｎｍであることが好ましい。このとき、ダミーピラー１５Ａ’、１５Ｂ’表面にもダミーゲート絶縁膜１９Ａ’、１９Ｂ’が形成される。
　次に、ポリシリコン膜からなるゲート電極２０を形成する（図９）。ゲート電極２０は、ハードマスク１４を残したまま、基板全面に膜厚約３０ｎｍのポリシリコン膜をＣＶＤ法によりコンフォーマルに成膜した後、ポリシリコン膜をハードマスク１４の上面よりも低い位置までエッチバックすることにより形成することができる。これにより、シリコンピラー１５Ａ、１５Ｂの側面はゲート電極２０で覆われ、また、シリコンピラー１５Ａ間の間隔はゲート電極２０の膜厚の２倍未満に設定されていることから、シリコンピラー１５Ａの列方向の隙間に形成されたゲート電極２０は、互いに接触した状態となっている。また、ダミーピラー１５Ａ’と隣接するシリコンピラー１５Ａとの間隔もゲート電極２０の膜厚の２倍未満に設定され、その間のゲート電極２０も互いに接触した状態となる。同様に、シリコンピラー１５Ｂ、ダミーピラー１５Ｂ’の列方向の隙間に形成されたゲート電極２０も、互いに接触した状態となっている。また、活性領域１３Ａ，１３Ｂの周端部のＳＴＩ１２の側面にもポリシリコン膜が残るが、このポリシリコン膜はゲート電極として機能するものではない。
　次に、基板全面にシリコン酸化膜からなる層間絶縁膜２１を形成した後、層間絶縁膜２１の表面をＣＭＰ法により研磨して平坦化する（図１０）。このとき、シリコン窒化膜１４ｂがＣＭＰストッパーとしての役割を果たすので、層間絶縁膜２１の膜厚を確実に制御することができる。こうして、活性領域１３Ａ、１３Ｂ内は層間絶縁膜２１で埋められた状態となる。
　次に、ダミーピラー１５Ａ’、１５Ｂ’上部のハードマスク１４を保護するマスク酸化膜２２を形成する（図１１）。まず基板全面にシリコン酸化膜からなるマスク酸化膜２２はＣＶＤ法により形成することができ、マスク酸化膜２２の膜厚は約５ｎｍであることが好ましい。次に、シリコンピラー１５Ａ、１５Ｂの上方に形成されたシリコン窒化膜１４ｂが露出し、ダミーピラー１５Ａ’、１５Ｂ’の上方のシリコン窒化膜１４ｂが保護されるように、マスク酸化膜２２をパターニングする。
　その後、露出したシリコン窒化膜１４ｂをドライエッチング又はウェットエッチングにより除去することにより、シリコンピラー１５Ａ、１５Ｂの上方に保護絶縁膜であるシリコン酸化膜１４ａを底面とするスルーホール２３Ａ、２３Ｂが形成される（図１２）。スルーホール２３Ａ、２３Ｂは、それぞれシリコンピラー１５Ａ、１５Ｂを形成する際にマスクとして用いたシリコン窒化膜１４ｂを除去することにより形成されることから、シリコンピラー１５Ａ、１５Ｂに対して自己整合的に形成されることになる。このため、平面的に見て、スルーホール２３Ａ、２３Ｂの壁面はそれぞれシリコンピラー１５Ａ、１５Ｂの外周部と一致する。また、外周部および活性領域１３Ａ，１３Ｂの間のシリコン窒化膜１４ｂも除去される。
　次に、シリコンピラー１５Ａ、１５Ｂの上部にＬＤＤ領域２４を形成する（図１３）。ＬＤＤ領域２４は、それぞれシリコンピラー１５Ａ、１５Ｂの上部に形成されたスルーホール２３Ａ、２３Ｂからシリコン酸化膜１４ａを介して、チャネル中の不純物と反対の導電型を有する不純物を低濃度に浅くイオン注入することにより形成することができる。ダミーピラー１５Ａ’、１５Ｂ’上部はシリコン窒化膜１４ｂが残存しており、ＬＤＤ領域は形成されない。
　次に、スルーホール２３Ａ、２３Ｂの内壁面にサイドウォール絶縁膜２５を形成する（図１４）。サイドウォール絶縁膜２５は、基板全面にシリコン窒化膜を形成した後、これをエッチバックすることにより形成することができる。特に限定されるものではないが、シリコン窒化膜の膜厚は約１０ｎｍであることが好ましい。このように、サイドウォール絶縁膜２５はスルーホール２３の内壁面に形成され、スルーホール２３はシリコンピラー１５Ａ、１５Ｂの形成に用いたハードマスクであるシリコン窒化膜１４ｂを除去することによって形成されるものであることから、平面的に見て、筒状のサイドウォール絶縁膜２５の外周部とシリコンピラー１５Ａ、１５Ｂの外周部は一致している。なお、活性領域１３Ａ，１３Ｂの外周面にもシリコン窒化膜が形成されるが、このシリコン窒化膜はサイドウォール絶縁膜として機能するものではない。
　次に、シリコンピラー１５Ａ、１５Ｂの上部に第２の拡散層２６を形成する。第２の拡散層２６の形成では、まずスルーホール２３を掘り下げてその底部にあるシリコン酸化膜１４ａに開口部を設け、シリコンピラー１５Ａ、１５Ｂの上面を露出させる。そして、スルーホール２３の内部にシリコンエピタキシャル層を選択的エピタキシャル成長法により形成する。これにより、ほぼ単結晶のシリコンが成長する。その後、シリコンエピタキシャル層にシリコン基板中の不純物とは反対の導電型を有する高濃度の不純物をＬＤＤ領域２４よりも高濃度にイオン注入することにより、第２の拡散層２６が形成される（図１５）。これにより、第２の拡散層２６がシリコンピラー１５Ａ、１５Ｂに対して自己整合的に形成されることになる。
　次に、基板全面に層間絶縁膜２７を形成した後、パターニングによりコンタクトホール２８ａ，２８ｂ，２８ｃを形成する（図１６）。コンタクトホール２８ａは、シリコンピラー１５Ａ、１５Ｂの隣に設けられた活性領域１３Ａ、１３Ｂ内の空き領域に形成され、層間絶縁膜２７，２１，１７を貫通して第１の拡散層１８まで達している。コンタクトホール２８ｂは、シリコンピラー１５Ａ、１５Ｂの直上に形成され、層間絶縁膜２７を貫通して第２の拡散層２６まで達している。但し、シリコンピラー１５Ｂのうち、ゲート給電用のコンタクトホール２８ｃから最も遠い３番目のシリコンピラー１５Ｂの直上にはコンタクトホール２８ｂは形成していない。コンタクトホール２８ｃは、ダミーピラー１５Ａ’、１５Ｂ’の直上ではないが、ダミーピラー１５Ａ’、１５Ｂ’と接しているＳＴＩ１２の上方に形成され、層間絶縁膜２７，マスク酸化膜２２、層間絶縁膜２１を貫通してダミーピラー１５Ａ’、１５Ｂ’の周囲に形成されたゲート電極２０まで達している。特に、コンタクトホール２８ｃは、ダミーピラー１５Ａ’、１５Ｂ’の周囲に形成されたゲート電極２０のうち、シリコンピラー１５Ａ、１５Ｂと反対側の位置に接続されることが好ましい。これによれば、コンタクトホール２８ｂとコンタクトホール２８ｃとの間隔を広げることができるので、十分なマージンを確保することができる。
　次に、コンタクトホール２８ａ,２８ｂ,２８ｃ内にポリシリコンを埋め込むことにより、コンタクトプラグ２９ａ,２９ｂ,２９ｃを形成する（図１７）。コンタクトプラグ２９ａは第１の拡散層１８に接続され、コンタクトプラグ２９ｂは第２の拡散層２６に接続され、第３のコンタクトプラグ２９ｃはゲート電極２０に接続される。
　最後に、コンタクトプラグ２９ａ,２９ｂ,２９ｃの上部に配線層３０を形成することにより、本実施形態例の半導体装置が完成する（図１）。
　以上、本発明の好ましい実施形態の製造方法について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
　例えば、上記実施形態においては、トランジスタ用ピラーであるシリコンピラー１５Ａ、１５Ｂに隣接して、ダミーピラー１５Ａ’、１５Ｂ’を設けているが、本発明においてこのようなダミーピラーを設けることは必須でない。
　また、上記実施形態においては、シリコンピラーが共に正方形状であり、相似形の平面形状を有しているが、本発明はこのような場合に限定されるものではなく、種々の形状が考えられる。例えば、平面方向に細長い矩形形状を有するシリコンピラーや、その他、円形、楕円形、多角形状の平面形状を有するシリコンピラーを用いてもよい。
　また、上記実施形態においては、スルーホール内にシリコンエピタキシャル層を形成し、このシリコンエピタキシャル層にイオン注入することにより第２の拡散層２６を形成しているが、本発明はこのような工程に限定されるものではなく、例えば、スルーホール内に不純物をドープしたポリシリコン膜を埋め込むことにより第２の拡散層２６（コンタクトプラグと兼用可）を形成してもよい。但し、選択的エピタキシャル成長法を用いれば、結晶の連続性が確保されることから、より良好なトランジスタ特性を得ることが可能となる。また、上記実施形態では、シリコンピラー１５Ａ、１５Ｂと第２の拡散層２６が別個の部分によって構成されているが、シリコンピラー１５Ａ、１５Ｂの上部に第２の拡散層２６を形成しても構わない。
　このように、本発明によれば、同じ製造工程において、最終段階のコンタクトホール２８ｂの数を変えることによって、並列接続されるシリコンピラーの数を調整し、トランジスタ特性の異なる複数のピラートランジスタを形成することができる。また、並列接続されるシリコンピラーの数を調整することで、回路特性の調整が可能となる。
　例えば、図１８は、一つの活性領域に１０本のシリコンピラーを形成した場合を示しており、１０本の全ピラーを接続した場合の駆動電流を１００％とすると、接続数を１本から９本まで変化させることによって１０％から９０％まで１０％刻みで段階的に調整可能となる。なお、並列接続の仕方は、シリコンピラーを一つの活性領域内に１列に配置する場合に限定されず、複数列に配置して、接続数を調整してもよい。
　更にピラートランジスタの製造バラツキとして、並列接続するシリコンピラーのうち、ゲート最外端（ゲートコンタクト２９ｃから最も遠い）のシリコンピラーのサイズが大きくばらつき、ＯＮ電流もばらつく傾向にある場合、ゲート最外端のシリコンピラーに本発明を適用してダミーピラー化することで、製造バラツキの影響を最小限にすることができる。なお、このダミーピラー化は、ゲート給電用に形成されるダミーピラー１５Ｂ’とは、ピラー上部に第２の拡散層２６が形成されている点で異なる。このようにダミーピラー化したシリコンピラーをゲート給電用に用いることも不可能ではないが、その場合は、ゲート給電用のコンタクト２９ｃと第２の拡散層２６との接触を避ける必要がある。
　設計完了後にトランジスタ特性を再調整したい場合にも、修正するレチクルは、各シリコンピラーの上部に接続するコンタクト用のレチクル１枚ですみ、製造工程の初期段階の工程（素子分離領域及びピラー形成）でのレチクル変更は不要となる。また、プレーナー型トランジスタと比較すれば、専有面積が初期設計段階で概ね決定できるため、余剰トランジスタの配置のためのチップサイズの増大を抑制することができる。
　実施形態例２
　上記実施形態例１では、最終段階のコンタクトホール２８ｂの形成を変更することで、トランジスタ特性を調整する方法について説明しているが、コンタクトホール２８ｂ及びコンタクトプラグ２９ｂをすべてのシリコンピラー上に形成した後、配線層３０のパターンによって接続数を変更することもできる。
　図１９Ａは、本実施形態例にかかる半導体装置の主要な構成要素の平面図を示す。図１９Ｂは、図１９ＡのＸ１－Ｘ１’での断面図、図１９Ｃは、図１９ＡのＸ２－Ｘ２’での断面図、図１９Ｄは、図１９ＡのＹ－Ｙ’での断面図を示す。
　本実施形態例では、シリコンピラー１５Ａと同様に、コンタクトプラグ２９ｂまでをすべてのシリコンピラー１５Ｂ上に形成し、配線３０ｂの長さを変えることによって、並列接続されるピラー数を調整している。
　このように、配線３０ｂの長さを変えることによっても並列接続するピラー数が調整でき、再調整が必要になった場合にも、最後の配線３０ｂのパターンを変えるだけですむため、修正するレチクルは、最後の配線パターン用のレチクル１枚ですむ。また、２つのピラートランジスタでシリコンピラーの形成数に余裕がある場合は、実施形態例１のようにコンタクトプラグ２９ｂの形成数をそれぞれ異なるようにすると同時に、本実施形態例による配線３０ｂの長さを変える方法と組み合わせても良い。
　実施形態例３
　実施形態例３として、実施形態例１と同様の構成でＣＭＯＳインバータを形成する例について説明する。
　図２０Ａは、本実施形態例にかかる半導体装置の主要な構成要素の平面図を示す。図２０Ｂは、図２０ＡのＸ１－Ｘ１’での断面図、図２０Ｃは、図２０ＡのＸ２－Ｘ２’での断面図、図２０Ｄは、図２０ＡのＹ－Ｙ’での断面図を示す。
　ここでは、活性領域１３ＡにＮＭＯＳトランジスタを、活性領域１３ＢにＰＭＯＳトランジスタを形成し、ゲート間配線３２、ドレイン間配線３１によりそれぞれのゲート電極２０同士及びドレイン領域（第２の拡散層２６Ａ及び２６Ｂ）同士を接続する。本実施形態例では半導体基板としてｐ型シリコン基板１を用いるものとし、活性領域１３ＢにＮ－ｗｅｌｌを形成し、活性領域１３Ａに形成する第１の拡散層１８Ａ、ＬＤＤ領域２４Ａ及び第２の拡散層２６Ａには、ｎ型の不純物を、活性領域１３Ｂに形成する第１の拡散層１８Ｂ、ＬＤＤ領域２４Ｂ及び第２の拡散層２６Ｂには、ｐ型の不純物を導入している。チャネルとなるゲート電極２０で囲まれたシリコンピラー１５Ａと１５Ｂもそれぞれ導電型が異なる。又、ゲート電極２０に対しても、異なる導電型の不純物を導入しても良い。
　このように、ＣＭＯＳインバータにおいても、ピラー接続数をＮＭＯＳトランジスタとＰＭＯＳトランジスタとで変えて、性能を微調整することができる。また、実施形態例２で示したように、ドレイン間配線３１のパターンによってピラー接続数を調整してもよい。
　なお、以上の説明ではゲート電極２０が各シリコンピラーの側面周囲を囲むサラウンドゲート型のピラートランジスタについて説明したが、本発明はこれに限定されず、各シリコンピラーの１側面にゲート絶縁膜を介してゲート電極が対峙するシングルゲート型や、各シリコンピラーの対向する側面にゲート絶縁膜を介して２つのゲート電極が対峙するダブルゲート型のピラートランジスタについても同様に適用できる。
１１　シリコン基板
１２　ＳＴＩ
１３Ａ、１３Ｂ　活性領域
１４　ハードマスク
１４ａ　シリコン酸化膜（マスク絶縁膜）
１４ｂ　シリコン窒化膜（キャップ絶縁膜）
１５　シリコンピラー
１５Ａ,１５Ｂ　シリコンピラー
１５Ａ’,１５Ｂ’　シリコンピラー（ダミー）
１６　サイドウォール絶縁膜
１７　シリコン酸化膜
１８　第１の拡散層
　１８Ａ　ｎ型の第１の拡散層
　１８Ｂ　ｐ型の第１の拡散層
１９　ゲート絶縁膜
２０　ゲート電極
２１　層間絶縁膜
２２　マスク酸化膜
２３　スルーホール
２４　ＬＤＤ領域
　２４Ａ　ｎ型のＬＤＤ領域
　２４Ｂ　ｐ型のＬＤＤ領域
２５　サイドウォール絶縁膜
２６　第２の拡散層
　２６Ａ　ｎ型の第２の拡散層
　２６Ｂ　ｐ型の第２の拡散層
２７　層間絶縁膜
２８ａ　コンタクトホール
２８ｂ　コンタクトホール
２８ｃ　コンタクトホール
２９ａ　コンタクトプラグ
２９ｂ　コンタクトプラグ
２９ｃ　コンタクトプラグ
３０　配線（導電層）
　３０ａ　ソース電極となる配線
　３０ｂ　ドレイン電極となる配線
　３０ｃ　ゲート配線
３１　ゲート間配線
３２　ドレイン間配線

Claims (18)

  1. 　半導体基板上の互いに素子分離された領域に立設された少なくとも２つのピラートランジスタを備え、
    　前記２つのピラートランジスタは、
    　前記素子分離された領域の各々に２つ以上の同数のピラーと、
    　前記ピラーの各々の上部に配置された拡散層と、
    　前記素子分離された領域の各々に、前記拡散層の１つ以上と電気的に接続された１つの導電層を有し、
    　前記２つのピラートランジスタは、前記各々の導電層と電気的に接続された前記拡散層の個数が互いに異なることを特徴とする半導体装置。
  2. 　前記２つのピラートランジスタは、前記素子分離された領域の各々において、前記導電層が前記ピラーの全ての上方を通過するように配置されており、前記拡散層と対応する前記導電層とを接続するコンタクトの個数が互いに異なることを特徴とする請求項１に記載の半導体装置。
  3. 　前記２つのピラートランジスタは、前記素子分離された領域の各々において、前記ピラー上部の拡散層の各々に接続されたコンタクトを有し、前記対応する導電層と前記コンタクトとの接続数が互いに異なることを特徴とする請求項１に記載の半導体装置。
  4. 　前記２つのピラートランジスタは、前記素子分離された領域の各々において、前記ピラー全ての側方に、ゲート絶縁膜を介して連続体を成すゲート電極を備えることを特徴する請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 　前記２つのピラートランジスタは、前記素子分離された領域の各々において、前記ピラーに含まれるチャネルが互いに異なる導電型であり、前記拡散層の各々が、それぞれ対応する前記チャネルと反対の導電型を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 　前記２つのピラートランジスタは、少なくとも各々の前記導電層が互いに接続されてＣＭＯＳインバータ回路を構成していることを特徴とする請求項５に記載の半導体装置。
  7. 　前記２つのピラートランジスタは、前記ピラーの上面が前記素子分離の絶縁層の上面と略等しい高さに形成されていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 　前記拡散層の上面が前記ピラーの上面よりも上方に位置することを特徴とする請求項７に記載の半導体装置。
  9. 　半導体基板上に立設された複数のピラートランジスタと、
    　前記複数のピラートランジスタの各々を構成する複数のソース領域、複数のチャネル領域および複数のドレイン領域と、
    　前記複数のソース領域の各々を接続するソース電極と、
    　前記複数のチャネル領域の各々を同時に駆動するゲート電極と、
    　前記複数のドレイン領域の１部とコンタクトを介して接続されるドレイン電極と、
    　前記複数のドレイン領域のうち、前記ドレイン電極と、前記コンタクトを介さず、絶縁層を介して対峙する少なくとも１つのドレイン領域と、
    を備えることを特徴とする半導体装置。
  10. 　前記複数のピラートランジスタは、１つの素子分離された領域内に形成されていることを特徴とする請求項９に記載の半導体装置。
  11. 　前記複数のピラートランジスタは、前記１つの素子分離された領域内において、前記チャネル領域を含む複数のピラーと、前記複数のピラーの下部に前記複数のソース領域が互いに接続された拡散層領域と、前記複数のピラーの各々の上部に前記複数のドレイン領域を有することを特徴とする請求項１０に記載の半導体装置。
  12. 　前記複数のピラートランジスタは、前記ゲート電極が互いに接触して連続体を成していることを特徴とする請求項１０又は１１に記載の半導体装置。
  13. 　前記ゲート電極は、前記ピラーの側面周囲を囲むように形成されており、前記複数のピラーは、前記各々のゲート電極が互いに接触して連続体を成すように所定の間隔で配置されていることを特徴とする請求項１１に記載の半導体装置。
  14. 　半導体基板上に立設された複数のピラーと、
    　前記複数のピラーの各々はそれぞれ下部と上部と側面を有し、
    　各々の前記下部を接続する第１の拡散層と、
    　各々の前記上部にそれぞれ配置された複数の第２の拡散層と、
    　前記側面の各々にゲート絶縁膜を介して対峙し、連続体を成すゲート電極と、
    　前記複数の第２の拡散層の１つ以上と電気的に接続される導電層と、
    　前記複数の第２の拡散層の１つ以上の上に形成される１つ以上のコンタクトを備え、
    　前記第２の拡散層と前記導電層との電気的な接続数は前記ピラーの個数より少ないことを特徴とする半導体装置。
  15. 　前記導電層は前記ピラーの全ての上方を通過するように配置されており、前記第２の拡散層と前記導電層とを接続するコンタクトの個数が、前記ピラーの個数より少ないことを特徴とする請求項１４に記載の半導体装置。
  16. 　前記コンタクトは前記複数のピラーの全ての上に接続されており、前記導電層と前記コンタクトとの接続数が前記ピラーの個数より少ないことを特徴とする請求項１４に記載の半導体装置。
  17. 　前記複数のピラーは、１つの素子分離された領域内に形成されていることを特徴とする請求項１４乃至１６のいずれか１項に記載の半導体装置。
  18. 　前記ゲート電極は、前記ピラーの側面周囲を囲むように形成されており、前記複数のピラーは、前記各々のゲート電極が互いに接触して連続体を成すように所定の間隔で配置されていることを特徴とする請求項１７に記載の半導体装置。
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