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WO2014061633A1 - 不揮発性記憶装置 - Google Patents

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WO2014061633A1
WO2014061633A1 PCT/JP2013/077908 JP2013077908W WO2014061633A1 WO 2014061633 A1 WO2014061633 A1 WO 2014061633A1 JP 2013077908 W JP2013077908 W JP 2013077908W WO 2014061633 A1 WO2014061633 A1 WO 2014061633A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
memory
voltage
state
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2013/077908
Other languages
English (en)
French (fr)
Inventor
上田　直樹
加藤　純男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to US14/434,148 priority Critical patent/US9312264B2/en
Publication of WO2014061633A1 publication Critical patent/WO2014061633A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • G—PHYSICS
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • G11C2213/70—Resistive array aspects
    • G11C2213/74—Array wherein each memory cell has more than one access device
    • G—PHYSICS
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    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Definitions

  • the present invention relates to a nonvolatile memory device including a memory cell capable of holding information in a nonvolatile manner, and in particular, information is obtained by passing a current through a memory transistor constituting the memory cell to change a current-voltage characteristic of the memory transistor.
  • the present invention relates to a nonvolatile storage device that stores data.
  • Patent Documents 1 and 2 and Non-Patent Document 1 are known as memory elements that can be used as ROM (Read Only Memory).
  • the eFUSE type memory element described in Patent Document 1 and Non-Patent Document 1 includes a memory cell connected in series with a selection transistor, and the selection transistor is made conductive in the selected memory cell during a write operation. A large current is supplied to melt the memory element, and the current-voltage characteristic of the memory element is changed from the low-resistance resistance characteristic to the insulating state to write binary data.
  • a terminal of the memory element that is not connected to the selection transistor is connected to a common first voltage supply line, and a terminal of the selection transistor that is not connected to the memory element is a common second voltage.
  • a writing circuit is formed by connecting the second transistor connected to the supply line and connecting to the second voltage supply line a second transistor which is in a conductive state during the writing operation of the memory element.
  • a write current path is formed from the first voltage supply line via the memory cell to be written and the second transistor, and writing of the memory element is performed by passing a large current through the memory element.
  • the terminal of the memory element that is not connected to the selection transistor is connected to the common bit line, the terminal of the selection transistor that is not connected to the memory element is grounded, and the memory is connected to the bit line.
  • a writing circuit is formed by connecting the second transistor which is in a conductive state during the writing operation of the element.
  • a write current path is formed from the second transistor via the bit line to be written and the memory cell, and writing of the memory element is executed by passing a large current through the memory element.
  • the memory element described in Patent Document 2 is a resistive element having a polysilicon / silicide / silicon nitride film laminated structure, which is the same as a wiring structure employed in a normal logic LSI process, and having two terminals of a cathode and an anode. Composed.
  • the resistance element is heated by flowing a large current, and the metal wiring material atoms are migrated or melted in the direction of the electron flow to cause breakage and change the resistance value between the two terminals.
  • Patent Document 2 does not disclose an embodiment in which the memory element is configured as a memory cell. However, two MOS transistors are connected in series with the memory element, and a large current is written through the MOS transistor. It is configured to flow.
  • JP 2010-262711 A US Patent Application Publication No. 2009/0179302
  • the selection transistor in a read operation for determining whether the memory element is in a state before writing or after writing, the selection transistor is in a conductive state and a predetermined voltage is applied to both ends of the memory element. The state of the current flowing through the memory element is determined.
  • the selection transistor connected in series with the memory element that is the target of the write operation or the read operation is in a conductive state in both the write operation and the read operation.
  • the same large current also flows through the selection transistor, which may cause deterioration of the selection transistor.
  • the eFUSE type memory element is melted and broken by heating the fuse material to a high temperature, there is a risk of scattering around the melted material, or the adjacent material may be altered by heating the memory element. For this reason, a high-density circuit cannot be arranged in the periphery, and this causes an increase in chip size when a nonvolatile memory device is configured.
  • the inventors of the present application as a memory element in which the current-voltage characteristics of the element change with low power consumption instead of the eFUSE type memory element, have been made by metal oxide semiconductors as a memory element. It has been found that an oxide semiconductor transistor having a general MOS transistor structure can be used. More specifically, in such an oxide semiconductor transistor, it operates as a normal transistor in an initial state, that is, from the first state in which the current-voltage characteristic between the source and the drain changes depending on the gate voltage, It was confirmed that the current-voltage characteristic between the source and the drain can be changed to the second state showing the ohmic resistance characteristic that does not depend on the gate voltage by passing a current between them at a predetermined condition.
  • the oxide semiconductor transistor as a memory element, a non-volatile memory device capable of performing a writing operation with low power consumption by suppressing a current flowing through the memory element during a writing operation as compared with an eFUSE type memory element. It becomes possible to provide.
  • the mechanism of the state transition of the oxide semiconductor transistor is currently being elucidated, but the element that constitutes the metal oxide semiconductor in the channel region by Joule heat generated by the current flowing between the source region and the drain region of the transistor structure. It is considered that the above-described state transition occurs due to the change in the composition ratio.
  • the Joule heat generated by the current flowing through the channel region induces diffusion of a constituent element (for example, oxygen) in the metal oxide semiconductor that constitutes the channel region, and the constituent material diffuses outside the channel region. It is considered that the stoichiometric composition of the metal oxide semiconductor in the channel region changes and the resistance is lowered.
  • the oxide semiconductor transistor is used as a memory element
  • the memory element is not in an insulating state after a writing operation and is in a low resistance state, contrary to an eFUSE type memory element. Therefore, if the current flowing during the write operation degrades the selection transistor and the current-voltage characteristics change, the change appears as a change in the current-voltage characteristics of the memory element with reduced resistance after writing. There is a concern that the read operation margin may be reduced.
  • the state transition of the oxide semiconductor transistor is induced by Joule heat generated by the current flowing during the write operation
  • the current flowing through the selection transistor and the memory element is reduced in order to suppress the deterioration of the selection transistor. If it is suppressed, sufficient power is not transmitted to the memory element, resulting in suppression of the state transition, and there is a possibility that writing performance such as writing speed may be reduced.
  • the present invention has been made in view of the above-described problems, and uses a memory transistor including an oxide semiconductor and has low power consumption without being affected by deterioration of a selection transistor connected in series with the memory transistor.
  • An object of the present invention is to provide a nonvolatile memory device that can be written with.
  • a nonvolatile memory device includes: A non-volatile memory device comprising at least one memory cell, Each of the memory cells includes a memory transistor, a first selection transistor, and a second selection transistor, one of the source and drain of the memory transistor, one of the source and drain of the first selection transistor, and the second selection. One of the source and drain of the transistor is electrically connected to each other to form an internal node of the memory cell;
  • the memory transistor has a transistor structure having a gate electrode, a source region, a drain region, and a channel region made of an oxide semiconductor, and a current-voltage characteristic between the source region and the drain region is a voltage of the gate electrode.
  • One of a first state that changes according to an applied state and a second state in which the current-voltage characteristics between the source region and the drain region show ohmic resistance characteristics regardless of the voltage applied state of the gate electrode In a non-volatile state, and has a state transition characteristic for transitioning from the first state to the second state in accordance with a current flowing between the source region and the drain region, During a write operation for transitioning the memory transistor from the first state to the second state, the source and drain of the first select transistor are in a conductive state, and the source and drain of the second select transistor are in a nonconductive state.
  • a write current flows through the memory transistor and the first selection transistor, During a read operation for detecting whether the memory transistor is in the first state or the second state, the source and drain of the first selection transistor are non-conductive, and the source of the second selection transistor is A first feature is that the drain is in a conductive state and a read voltage is applied between the source and drain of the memory transistor.
  • the second feature of the nonvolatile memory device according to the first feature is that at least one of the first select transistor and the second select transistor has the same transistor structure as the memory transistor.
  • the transition from the first state to the second state is caused by Joule heat generated by a current flowing between the source region and the drain region of the memory transistor.
  • the third feature is that it is caused by a change in the constituent ratio of the elements constituting the metal oxide semiconductor in the channel region.
  • a voltage between the source and the drain of the memory transistor is larger than a voltage between the source and the drain of the first selection transistor during the write operation.
  • the metal oxide semiconductor preferably includes In, Ga, or Zn element, and further includes InGaZnOx. Is preferred.
  • the memory transistor and the first and second selection transistors are thin film transistors.
  • the first and second selection transistors have the same transistor structure as the memory transistor and are fixed in the first state.
  • a current that flows between the source region and the drain region is It is preferable that a voltage applied to the gate electrode of the memory transistor is set so as to be smaller than a current flowing between the source region and the drain region in the case of two states.
  • the source and drain of the memory transistor are in a conductive state, and the source and drain of the first selection transistor are Preferably, an output voltage corresponding to a voltage applied to the gate electrode of the second selection transistor is output from the internal node.
  • the nonvolatile memory device includes a memory cell array in which a plurality of the memory cells are arranged in at least the column direction of the row direction and the column direction, In the plurality of memory cells arranged in the same column, the other one of the source and drain of the memory transistor that is not connected to the first and second select transistors is a common data signal line extending in the column direction.
  • the other of the first selection transistor connected to the source transistor and the drain that is not connected to the memory transistor is connected to the first reference voltage line, and the second selection transistor is not connected to the source and drain of the memory transistor.
  • the other feature is that the other is connected to the second reference voltage line.
  • the nonvolatile memory device includes a memory cell array in which a plurality of the memory cells are arranged in at least the row direction of the row direction and the column direction, In the plurality of memory cells arranged in the same row, the gate electrodes of the memory transistors are connected to a first control line extending in a common row direction, and the gate electrodes of the first selection transistors are in a common row direction.
  • the gate electrode of the second selection transistor is connected to a third control line extending in a common row direction, and the memory transistor of the source and drain of the first selection transistor, The other not connected is connected to a common first reference voltage line, and the other of the source and drain of the second selection transistor not connected to the memory transistor is connected to a common second reference voltage line.
  • the nonvolatile memory device has a sixth feature that the first control lines in each row are connected to each other.
  • the nonvolatile memory device is characterized in that the first control lines in each row are connected to each other, and the third control lines in each row are connected to each other.
  • the nonvolatile memory device of the fifth feature is characterized in that the first control line and the second control line connected to the memory cells in the same row are the same control signal line.
  • the nonvolatile memory device having any one of the fourth to eighth features is characterized in that the first reference voltage line and the second reference voltage line are the same reference voltage line.
  • the nonvolatile memory device having the first feature even if the write current flows through the first selection transistor during the write operation, even if the first selection transistor deteriorates and the current-voltage characteristics fluctuate, Even if the current or the like fluctuates, the second selection transistor does not flow in a non-conducting state, and thus the same deterioration does not occur. Therefore, the read operation without the influence of the deterioration of the first selection transistor can be performed by using the second selection transistor that is not deteriorated without using the first selection transistor that may be deteriorated during the read operation. Become. As a result, it is possible to prevent the read operation margin from being lowered due to the deterioration of the first selection transistor.
  • FIG. 1 is a layout diagram schematically showing an example of the layout of the upper surface of the transistors constituting the memory cell shown in FIG.
  • Voltage waveform diagram schematically showing an example of a method of applying a voltage to each terminal during a write operation of the memory transistor divided into four patterns
  • Current-voltage characteristics showing the dependence of the drain-source current ratio on the gate-source voltage before and after the write operation of the memory transistor
  • the figure which shows the current-voltage characteristic and resistance characteristic between the drain-source of the memory transistor in a 2nd state The figure which shows the 1st voltage application state with respect to the memory cell shown in FIG.
  • 4 is a circuit block diagram schematically showing a configuration example of a memory cell array and peripheral circuits according to a second embodiment of the nonvolatile memory device of the present invention.
  • 4 is a circuit block diagram schematically showing another configuration example of the memory cell array and the peripheral circuit according to the second embodiment of the nonvolatile memory device of the present invention.
  • 4 is a circuit block diagram schematically showing a configuration example of a memory cell array and peripheral circuits according to a third embodiment of the nonvolatile memory device of the present invention.
  • FIG. 4 is a circuit block diagram schematically showing a configuration example of a memory cell array and peripheral circuits according to a fourth embodiment of a nonvolatile memory device of the present invention.
  • the equivalent circuit schematic which shows the structure of the circuit cell based on 6th Embodiment of the non-volatile memory device of this invention.
  • FIG. 1 The figure which shows the voltage application state in the inverter mode, memory program mode, and ROM mode with respect to the circuit cell shown in FIG. Table showing voltage application state and output level of output terminal in inverter mode, memory program mode, and ROM mode for circuit cell shown in FIG. 1 is a schematic block diagram schematically showing a configuration example of a liquid crystal display device including a nonvolatile memory device of the present invention.
  • 23 is an equivalent circuit diagram showing a configuration example of a pixel circuit used in the liquid crystal display device shown in FIG. Sectional drawing which shows typically the other element structure of the transistor which comprises the memory cell shown in FIG. Sectional drawing which shows typically two other element structures of the transistor which comprises the memory cell shown in FIG.
  • FIG. 1 is a cross-sectional view schematically showing another element structure of a transistor constituting the memory cell shown in FIG. 1 and a layout diagram schematically showing a layout example of an upper surface.
  • the present memory device As appropriate, an embodiment of a nonvolatile memory device according to the present invention (hereinafter referred to as “the present memory device” as appropriate) will be described in detail with reference to the drawings.
  • the present memory device showing the element structure, for the convenience of explanation, the main part is shown with emphasis, and the dimensional ratio of each part of the element may not always match the actual dimensional ratio.
  • FIG. 1 shows an equivalent circuit of a memory cell used in this memory device.
  • the memory cell 1 includes a memory transistor Qm, a first selection transistor Q1, and a second selection transistor Q2.
  • each of the transistors Qm, Q1, and Q2 is an n-channel thin film transistor (TFT) having the same transistor structure.
  • the memory cell 1 includes three nodes N0, N1, and N2, three control nodes NC0, NC1, and NC2, and one internal node N3.
  • the source of the memory transistor Qm and the drains of the first and second selection transistors Q1, Q2 are connected to each other to form an internal node N3.
  • the drain of the memory transistor Qm constitutes the node N0
  • the source of the first selection transistor Q1 constitutes the node N1
  • the source of the second selection transistor Q2 constitutes the node N2.
  • Each gate of each transistor Qm, Q1, Q2 constitutes control nodes NC0, NC1, NC2 in order.
  • FIG. 2 schematically shows a cross-sectional view of the element structure of each transistor Qm, Q1, Q2.
  • FIG. 3 shows a layout example of the upper surface of each transistor Qm, Q1, Q2.
  • the transistors Qm, Q1, and Q2 are collectively referred to as a transistor Q.
  • the layout diagram shown in FIG. 3 is a representative example of any one of the transistors Qm, Q1, and Q2, the channel length and the channel width are only examples, and the channel lengths of the transistors Qm, Q1, and Q2
  • the channel width is set separately so that a write operation and a read operation of the memory cell 1 to be described later are appropriately executed.
  • the transistor Q includes a gate electrode 11, a gate insulating film 12 covering the gate electrode 11, a metal oxide semiconductor layer 13, a source electrode 14 and a drain electrode 15, and a channel etch on a glass substrate 10.
  • a stopper layer 16 is formed, and a passivation layer 17 is further formed thereon, and has a transistor structure similar to a bottom gate thin film transistor (TFT).
  • TFT bottom gate thin film transistor
  • the metal oxide semiconductor layer 13 formed on the gate insulating film 12 includes InGaZnOx, which is a kind of amorphous oxide semiconductor.
  • InGaZnOx is an n-type metal oxide semiconductor containing indium (In), gallium (Ga), zinc (Zn), and oxygen (O) as main components, and has a feature that it can be formed at a low temperature.
  • the metal oxide semiconductor layer 13 includes oxide semiconductors such as NiO, SnO 2 , TiO 2 , VO 2 , In 2 O 3 , and SrTiO 3 , and oxide semiconductors obtained by adding various impurities thereto. Available.
  • the gate electrode 11, the source electrode 14, and the drain electrode 15 are each made of a conductive material.
  • the source electrode 14 and the drain electrode 15 are formed so as to be in contact with the upper surface of the metal oxide semiconductor layer 13 while being separated from each other, and so as to cover a part of the channel etch stopper layer 16.
  • the channel etch stopper layer 16 is a stopper film for preventing the metal oxide semiconductor layer 13 in the channel region from being etched when the source electrode 14 and the drain electrode 15 are formed by etching.
  • the channel etch stopper layer 16 absorbs oxygen in the metal oxide semiconductor layer 13 diffused by a write operation described later of the memory transistor Qm and does not return to the metal oxide semiconductor layer 13 again. It has a function as an oxygen absorption layer for fixing to.
  • the channel etch stopper layer 16 may be the same as the material used in the normal metal oxide semiconductor TFT process, but in order to fix oxygen desorbed from the metal oxide semiconductor layer 13 during the write operation, A material having a high oxygen absorption rate is preferable.
  • a material having a high oxygen absorption rate is preferable.
  • a Si-rich CVD silicon oxide film is preferable.
  • examples of the material of the channel etch stopper layer 16 that can also be used as an oxygen absorbing layer include silicon nitride, silicon oxynitride, Al 2 O 3 , MnO, SiOF, SiOC, organic polymers, and silica-based insulating films.
  • the gate electrode 11 is formed on the glass substrate 10. Specifically, at a temperature of 100 ° C., film formation by sputtering using titanium as a target material and film formation by sputtering using aluminum as a target are performed to switch a titanium layer having a thickness of 50 nm and a film having a thickness of 200 nm. A stacked film including an aluminum layer and a titanium layer with a thickness of 100 nm is sequentially formed. Thereafter, the laminated film in the region excluding the gate electrode formation region is removed by dry etching using chlorine gas and argon gas.
  • the gate insulating film 12 is formed so as to cover the gate electrode 11.
  • the film is formed by the CVD method while supplying silane (SiH 4 ) gas and dinitrogen monoxide (N 2 O) gas at a temperature of 300 ° C., and a silicon oxide film having a thickness of 300 nm is formed on the entire surface. Form.
  • the metal oxide semiconductor layer 13 is formed.
  • InGaZnOx layer is formed.
  • InGaZnOx having a composition ratio other than the above may be used as a target.
  • wet etching using a mixed etchant of phosphoric acid, nitric acid, and acetic acid is performed, and the InGaZnOx layer in a region excluding the region where the metal oxide semiconductor layer 13 is formed is removed.
  • the metal oxide semiconductor layer 13 is sandwiched between the source region in contact with the source electrode 14, the drain region in contact with the drain electrode 15, the source region and the source region, and faces the gate electrode 11 through the gate insulating film 12. It consists of three areas, the channel area.
  • the silicon oxide film in the region 16a shown in FIG. 3 is removed to form a contact opening.
  • the source electrode 14 and the drain electrode 15 are formed. Specifically, similarly to the formation of the gate electrode 11, the film formation is performed at a temperature of 100 ° C. while switching between the film formation by sputtering using titanium as a target material and the film formation by sputtering using aluminum as a target, and a film thickness of 50 nm. A laminated film composed of a titanium layer, an aluminum layer with a thickness of 200 nm, and a titanium layer with a thickness of 100 nm is sequentially formed. Thereafter, the laminated film in a region excluding the region where the source electrode 14 and the drain electrode 15 are formed is removed by dry etching using chlorine gas and argon gas.
  • a passivation layer 17 is formed.
  • the film is formed by the CVD method while supplying a silane (SiH 4 ) gas and a dinitrogen monoxide (N 2 O) gas at a temperature of 200 ° C., and a silicon oxide film having a thickness of 150 nm is formed on the entire surface.
  • the transistor Q is formed so as to cover the formation region. Thereafter, the transistor Q is manufactured by baking in the atmosphere at a temperature of 300 ° C.
  • the transistor Q shows a first state in which the transistor operation can be performed according to the voltage application state of the source electrode 14, the drain electrode 15, and the gate electrode 11 in the initial state after manufacture.
  • a current having a current density equal to or higher than a predetermined value during 15 Joule heat generated in the channel region shows ohmic conductive characteristics (resistance characteristics) as a conductor, and current controllability as a transistor is lost. Change to the second state.
  • the operation of changing the state of the memory transistor Qm in the transistor Q from the first state to the second state is a write operation
  • the state of the memory transistor Qm is either the first state or the second state.
  • the ON state and the OFF state of the transistor Q in the first state are controlled by the gate-source voltage, and the ON state is the conduction state between the drain and the source (the current corresponding to the applied voltage is
  • the off state means a non-conducting state between the drain and the source (a state in which no current corresponding to the applied voltage flows). Even in the ON state, no current flows unless a voltage is applied between the drain and the source. Even in the off state, a minute current smaller by several orders of magnitude or more than the current flowing in the on state is allowed to flow between the drain and the source.
  • a predetermined reference voltage Vss is applied to the source (internal node N3) of the memory transistor Qm
  • a predetermined write drain voltage Vdp is applied to the drain (node N0) of the memory transistor Qm
  • the gate of the memory transistor Qm Assume that a predetermined write gate voltage Vgp is applied to (control node NC0).
  • a period in which the application period of the write drain voltage Vdp and the application period of the write gate voltage Vgp overlap is referred to as a write period Tpp.
  • FIG. 4 schematically shows an example of voltage waveforms of voltages Vdp, Vgp, and Vsp applied to each terminal of the memory transistor Qm, divided into four patterns.
  • the voltage Vdsp Vdp ⁇ Vsp
  • the voltage Vgsp Vgp ⁇ Vsp
  • Joule heat corresponding to the write power Pw is generated, and the channel region is heated. The heating by the Joule heat induces a composition change of the metal oxide semiconductor layer 13 in the channel region, and the memory transistor Qm changes from the first state to the second state.
  • the write drain voltage Vdp is equal to or higher than (Vgp ⁇ Vthm)
  • the memory transistor Q1 is driven in the saturation region
  • the write current Idsp is Approximately given by Equation 1 and is maximized at a given gate-source voltage Vgsp.
  • Equation 1 ⁇ m, Vthm, ⁇ m, C OXm , Wm, and Lm are the transconductance of the memory transistor Qm, the threshold voltage, the mobility of the metal oxide semiconductor 13, the capacitance of the gate insulating film 12, and the channel width, respectively. Is the channel length.
  • the write power Pw is sufficiently lower than the temperature at which the channel region is melted or disconnected by electromigration of elements constituting the metal oxide semiconductor layer 13, and the metal oxide semiconductor.
  • the chemical composition ratio of the layer 13 is set so as to rise to a temperature range high enough to change (for example, 200 ° C. to 900 ° C.).
  • the write current Idsp is set according to the current density flowing in the channel region so that the current density per channel width W is in the range of 20 to 1000 ⁇ A / ⁇ m, for example.
  • the writing period Tpp is set so as to satisfy the above condition in the range of 10 ⁇ s to 500 milliseconds, for example.
  • the write voltage Vdsp in a state where the substrate temperature has been raised in advance, it is possible to reduce the power required for the temperature rise, increase the speed to reach the temperature necessary for writing, and perform writing at a higher speed. be able to. Further, writing can be performed with a lower writing voltage.
  • a predetermined reference voltage Vsr is applied to the source (internal node N3) of the memory transistor Qm
  • a predetermined read drain voltage Vdr is applied to the drain (node N0) of the memory transistor Qm
  • the gate of the memory transistor Qm Assume that a predetermined read gate voltage Vgr is applied to (control node NC0).
  • the drain-source current-voltage characteristic of the memory transistor Qm exhibits an ohmic resistance characteristic regardless of the read gate voltage Vgr.
  • the current ratio (Idsr1 / Idsr2) to the read current Idsr2 flowing in the second state is shown.
  • FIG. 6 shows the current-voltage characteristics and resistance characteristics between the drain and source of the memory transistor Qm in the second state.
  • shaft of FIG. 5 is shown by the logarithmic scale
  • shaft and horizontal axis of FIG. 6 are each shown by the linear scale.
  • the carrier concentration in the channel region is controlled by the gate-source voltage Vgsr, and the current ratio (Idsr1 / The change in Idsr2) reflects the gate voltage dependence of the read current Idsr1 in the first state.
  • the memory transistor Qm is in the second state, the carrier concentration in the channel region is maintained at a high level and is not controlled by the gate-source voltage Vgsr, and the read current Idsr2 is in the voltage application state of the gate electrode. Nevertheless, the current-voltage characteristic between the drain and the source shows a substantially linear ohmic resistance characteristic.
  • the memory transistor Qm By performing the write operation and the read operation on the memory transistor Qm as described above, the memory transistor Qm assigns logical values “0” and “1” to the first state and the second state, for example, and binary information Can be used as a memory element that stores data in a nonvolatile manner.
  • the state transition from the first state to the second state occurs only for the memory transistor Qm, and the state transition does not occur for the first and second selection transistors.
  • the element design conditions at least one of channel width, channel length, and threshold voltage
  • the voltage application conditions of the transistors Qm, Q1, and Q2 the memory transistor Qm is configured as the nonvolatile memory described above. It can be used as an element.
  • the first and second selection transistors Q1 and Q2 are fixed to the first state without transitioning to the second state.
  • the first selection transistor Q1 is a selection transistor that selects the memory cell 1 that is the target of the write operation, and is turned on during the write operation and turned off during the read operation.
  • the second selection transistor Q2 is a selection transistor that selects the memory cell 1 to be read, and is turned on during the read operation and turned off during the write operation.
  • FIG. 7 shows a first voltage application state with respect to the memory cell 1 during the write operation.
  • the write drain voltage Vdp is applied to the drain (node N0) of the memory transistor Qm
  • the first write gate voltage Vgp1 is applied to the gate (control node NC0) of the memory transistor Qm
  • the reference voltage Vss is applied to the sources (nodes N1 and N2) of the second selection transistors Q1 and Q2
  • the second write gate voltage Vgp2 is applied to the gate (control node NC1) of the first selection transistor to select the second selection.
  • the third write gate voltage Vgp3 is applied to the gate (control node NC2) of the transistor, and the source (internal node N3) of the memory transistor Qm is at the voltage Vn3.
  • the reference voltage Vss is set to the ground voltage (0 V)
  • Vdp> Vn3> 0, Vgp1> Vn3 + Vthm, Vgp2> Vth1, and Vgp3 ⁇ Vth2.
  • Vth1 is the threshold voltage of the first selection transistor Q1
  • Vth2 is the threshold voltage of the second selection transistor Q2.
  • the write drain voltage Vdp and the first write gate voltage Vgp1 are set to the same voltage. Then, the write current Idsp flowing through the memory transistor Qm is given by the following formula 2 obtained by modifying the above formula 1.
  • the first selection transistor Q1 has a driving state in a saturation region represented by the following Equation 3 or a linear region represented by the following Equation 4, depending on the relationship between the second write gate voltage Vgp2 and the voltage Vn3 of the internal node N3. Become. In any driving state, the same current Idsp as the write current Idsp shown in Equation 2 flows between the drain and source of the first selection transistor Q1.
  • ⁇ 1 in Equations 3 and 4 is the transconductance of the first selection transistor Q1, and is given by ( ⁇ 1 ⁇ C OX1 ⁇ W1 / L1), and ⁇ 1, C OX1 , W1, and L1 are respectively the first selection transistor Q1.
  • the formula 2 and the formula 3, or the formula 2 and the formula are used depending on the relationship between the second write gate voltage Vgp2 and the voltage Vn3 of the internal node N3.
  • the voltage Vn3 is obtained, and when the voltage Vn3 is substituted into Equation 2, the write current Idsp is obtained.
  • Equations 2 to 4 indicate that the write current Idsp and the voltage Vn3 are uniquely determined in the first voltage application state, and it is not necessary to actually solve the above equation.
  • the product of the write current Idsp and the drain-source voltage (Vdp ⁇ Vn3) of the memory transistor Qm is the write power Pw for the memory transistor Qm.
  • the write power Pw is sufficiently lower than the temperature at which the channel region is melted or disconnected by electromigration of the elements constituting the metal oxide semiconductor layer 13,
  • the chemical composition ratio of the metal oxide semiconductor layer 13 is set to rise to a sufficiently high temperature range (for example, 200 ° C. to 900 ° C.) so as to change.
  • the temperature in the channel region of the memory transistor Qm needs to rise to the above temperature range sufficient for the chemical composition ratio of the metal oxide semiconductor layer 13 to change.
  • the temperature in the channel region is such that the power consumption (Idsp ⁇ Vn3) in the first selection transistor Q1 is less than the write power Pw so that the temperature does not rise to the temperature range even when the same write current Idsp flows between the drain and source. It is necessary to suppress it sufficiently small. Otherwise, a write operation occurs with respect to the first selection transistor Q1, and the state transitions from the first state to the second state. Furthermore, the power supplied to the memory cell 1 is distributed to the memory transistor Qm and the first selection transistor Q1, and an efficient write operation to the memory transistor Qm is hindered.
  • Vgp3 Vss (0 V)
  • the transistor characteristics are not deteriorated due to the current, and the characteristic deterioration is given to the read operation. The influence can be avoided in advance. The deterioration of the transistor characteristics can be avoided by not passing a current between the drain and the source of the second selection transistor Q2.
  • the node N2 can be in an arbitrary voltage application state, for example, can be set to the same potential as the node N1, and further, the nodes N1, N2 Can be short-circuited to form one node.
  • the second selection transistor Q2 is controlled to be in an off state during a write operation even if a circuit configuration in which the node N2 is connected to a common signal line is employed.
  • each internal node N3 of the selected memory cell that is the target of the write operation and the non-selected memory cell that is not the target of the write operation is rendered non-conductive by the respective second selection transistors Q2 in the off state. It is possible to avoid erroneous writing of the memory transistor Qm of the cell.
  • FIG. 8 shows a second voltage application state with respect to the memory cell 1 during the write operation.
  • the drains and sources of the transistors Qm, Q1, and Q2 are interchanged, and the drains of the memory transistor Qm and the sources of the first and second selection transistors Q1 and Q2 are connected to each other.
  • An internal node N3 is formed, and the source of the memory transistor Qm forms a node N0, the drain of the first selection transistor Q1 forms a node N1, and the drain of the second selection transistor Q2 forms a node N2.
  • the write drain voltage Vdp is applied to the drains (nodes N1, N2) of the first and second selection transistors, and the reference voltage Vss is applied to the source (node N0) of the memory transistor Qm.
  • the first write gate voltage Vgp1 is applied to the gate (control node NC0) of the transistor Qm
  • the second write gate voltage Vgp2 is applied to the gate (control node NC1) of the first select transistor
  • the gate of the second select transistor The third write gate voltage Vgp3 is applied to (control node NC2)
  • the drain (internal node N3) of the memory transistor Qm is at the voltage Vn3.
  • the reference voltage Vss is set to the ground voltage (0 V), and Vdp> Vn3> 0, Vgp1> Vthm, Vgp2> Vn3 + Vth1, and Vgp3 ⁇ Vn3 + Vth2.
  • the write current Idsp flowing through the first select transistor Q1 is expressed by the following equation (5). Given.
  • the memory transistor Qm is driven in the saturation region shown in the following equation 6 or the linear region shown in the following equation 7 according to the relationship between the first write gate voltage Vgp1 and the voltage Vn3 of the internal node N3. In any driving state, the same current Idsp as the write current Idsp shown in Equation 5 flows between the drain and source of the memory transistor Qm.
  • Idsp of Formula 5 is equal to Idsp of Formula 6 or Formula 7, Formula 5 and Formula 6, or Formula 5 and Formula, depending on the relationship between the first write gate voltage Vgp1 and the voltage Vn3 of the internal node N3. 7 is obtained, and the voltage Vn3 is obtained. By substituting the voltage Vn3 into Equation 5, the write current Idsp is obtained. Equations 5 to 7 indicate that the write current Idsp and the voltage Vn3 are uniquely determined in the second voltage application state, and it is not necessary to actually solve the above equation.
  • the product of the write current Idsp and the drain-source voltage (Vn3) of the memory transistor Qm is the write power Pw for the memory transistor Qm.
  • the write power Pw is sufficiently lower than the temperature at which the channel region is melted or disconnected by electromigration of the elements constituting the metal oxide semiconductor layer 13,
  • the chemical composition ratio of the metal oxide semiconductor layer 13 is set to rise to a sufficiently high temperature range (for example, 200 ° C. to 900 ° C.) so as to change.
  • the temperature in the channel region of the memory transistor Qm needs to rise to the above temperature range sufficient for the chemical composition ratio of the metal oxide semiconductor layer 13 to change.
  • the temperature in the channel region is the power consumption (Idsp ⁇ (Vdp ⁇ Vn3)) in the first selection transistor Q1 so that it does not rise to the temperature range even when the same write current Idsp flows between the drain and source. It is necessary to suppress the power sufficiently lower than the write power Pw. Otherwise, a write operation occurs with respect to the first selection transistor Q1, and the state transitions from the first state to the second state. Furthermore, the power supplied to the memory cell 1 is distributed to the memory transistor Qm and the first selection transistor Q1, and an efficient write operation to the memory transistor Qm is hindered.
  • Vn3 + Vth2 a voltage obtained by adding the threshold voltage Vth2 to the voltage Vn3 of the internal node N3 to the gate (control node NC2) of the second select transistor Q2 during the write operation to the memory cell 1 Since Vgp3 is applied, it is controlled to an off state.
  • the voltage Vn3 is a voltage (Vgp2-Vth1) obtained by subtracting the threshold voltage Vth1 of the first selection transistor Q1 from the gate voltage Vgp2 (second write gate voltage) of the first selection transistor Q1. Therefore, the restriction on the magnitude relationship between the voltage Vn3 and the voltage (Vdp ⁇ Vn3) is preferable because the first voltage application state can be more easily realized than the second voltage application state.
  • FIG. 9 shows a third voltage application state to the memory cell 1 during the read operation.
  • the read drain voltage Vdr is applied to the drain (node N0) of the memory transistor Qm
  • the first read gate voltage Vgr1 is applied to the gate (control node NC0) of the memory transistor Qm
  • the reference voltage Vss is applied to the sources (nodes N1 and N2) of the second selection transistors Q1 and Q2, and the second read gate voltage Vgr2 is applied to the gate (control node NC1) of the first selection transistor.
  • the third read gate voltage Vgr3 is applied to the gate of the transistor (control node NC2), and the source (internal node N3) of the memory transistor Qm is at the voltage Vn3.
  • the reference voltage Vss is set to the ground voltage (0 V), and Vdr> Vn3 ⁇ 0, Vgr1 ⁇ Vn3 + Vthm, Vgr2 ⁇ Vth1, and Vgr3> Vth2.
  • the memory transistor Qm Under the third voltage application state, similarly to the read operation for the single memory transistor Qm, when the memory transistor Qm is in the first state, the memory transistor Qm is turned off, and in the second state, the memory transistor Qm is turned off.
  • the current-voltage characteristic between the drain and the source exhibits an ohmic resistance characteristic regardless of the first read gate voltage Vgr1.
  • the first selection transistor Q1 is in the off state, and the second selection transistor is in the on state. On / off of the first and second selection transistors is reversed from that in the write operation.
  • the memory transistor Qm when the memory transistor Qm is in the first state and in the off state, the voltage Vn3 of the internal node N3 of the memory cell 1 becomes the reference voltage Vss by the second selection transistor Q2 in the on state, and the nodes N0 and N2 The read current Idsr does not flow between them.
  • the memory transistor Qm when the memory transistor Qm exhibits resistance characteristics in the second state, if the resistance value in the second state is Rm, the read current Idsr shown in the following equation 8 flows through the memory transistor Qm.
  • the second selection transistor Q2 is driven in a saturation region represented by the following equation 9 or a linear region represented by the following equation 10, depending on the relationship between the third read gate voltage Vgr3 and the voltage Vn3 of the internal node N3. It becomes a state. In any driving state, the same current Idsr as the read current Idsr shown in Formula 8 flows between the drain and source of the second selection transistor Q2.
  • Idsr ⁇ 2 ⁇ ⁇ (Vgr3- Vth2) ⁇ Vn3-Vn3 2/2 ⁇
  • ⁇ 2 in Equations 9 and 10 is the transconductance of the second selection transistor Q2, which is given by ( ⁇ 2 ⁇ C OX2 ⁇ W2 / L2), and ⁇ 2, C OX2 , W2, and L2 are respectively the second selection transistor Q2.
  • Expressions 8 and 9 or Expressions 8 and 9 depend on the relationship between the third read gate voltage Vgr3 and the voltage Vn3 of the internal node N3. By solving 10, voltage Vn3 is obtained, and when the voltage Vn3 is substituted into Equation 8, the read current Idsr is obtained. Equations 8 to 10 indicate that the read current Idsr and the voltage Vn3 are uniquely determined in the third voltage application state, and it is not necessary to actually solve the above equation.
  • the read current Idsr when the memory transistor Qm is in the first state and in the off state, the read current Idsr does not flow, the voltage Vn3 of the internal node N3 becomes the reference voltage Vss, and the memory transistor Qm exhibits resistance characteristics in the second state.
  • the read current Idsr shown in Equation 8 flows, and the voltage Vn3 of the internal node N3 becomes a voltage obtained by subtracting the voltage drop (Idsr ⁇ Rm) at the memory transistor Qm from the read drain voltage Vdr. Therefore, for example, at the node N0, whether the memory transistor Qm is in the first state or the second state by detecting the current value of the read current Idsr or by detecting the voltage of the internal node N3. Can be determined.
  • the read drain voltage Vdr is applied to the node N0 from the voltage source of the voltage Vdr through a load circuit composed of a transistor or a resistance element, a voltage drop corresponding to the read current Idsr at the node N0. Therefore, the voltage value of the node N0 changes according to the current value of the read current Idsr. Therefore, when such a load circuit is connected to the node N0, it is possible to determine whether the memory transistor Qm is in the first state or the second state by detecting the voltage value of the node N0. it can.
  • FIG. 10 shows a fourth voltage application state to the memory cell 1 during the read operation.
  • the drain and source of each of the transistors Qm, Q1, and Q2 are interchanged as in the second voltage application state during the write operation, and the drain and the first and second selections of the memory transistor Qm are switched.
  • the sources of the transistors Q1 and Q2 are connected to each other to form an internal node N3, the source of the memory transistor Qm is the node N0, the drain of the first selection transistor Q1 is the node N1, and the drain of the second selection transistor Q2 is Assume that each node N2 is configured.
  • the read drain voltage Vdr is applied to the drains (nodes N1, N2) of the first and second selection transistors, and the reference voltage Vss is applied to the source (node N0) of the memory transistor Qm.
  • the first read gate voltage Vgr1 is applied to the gate (control node NC0) of the transistor Qm
  • the second read gate voltage Vgr2 is applied to the gate (control node NC1) of the first select transistor
  • the gate of the second select transistor The third read gate voltage Vgr3 is applied to (control node NC2)
  • the drain (internal node N3) of the memory transistor Qm is at the voltage Vn3.
  • the reference voltage Vss is set to the ground voltage (0 V), and Vdr> Vn3> 0, Vgr1 ⁇ Vthm, Vgr2 ⁇ Vn3 + Vth1, and Vgr3> Vn3 + Vth2.
  • the memory transistor Qm Under the fourth voltage application state, similarly to the third voltage application state and the read operation for the single memory transistor Qm, when the memory transistor Qm is in the first state, the memory transistor Qm is turned off, In the second state, the current-voltage characteristic between the drain and source of the memory transistor Qm exhibits an ohmic resistance characteristic regardless of the first read gate voltage Vgr1. As described above, the first selection transistor Q1 is in the off state, and the second selection transistor is in the on state.
  • the memory transistor Qm when the memory transistor Qm is in the first state and in the off state, the voltage Vn3 at the internal node N3 of the memory cell 1 becomes the read drain voltage Vdr by the second selection transistor Q2 in the on state, and the node N0 and the node The read current Idsr does not flow between N2.
  • the memory transistor Qm when the memory transistor Qm exhibits resistance characteristics in the second state, if the resistance value in the second state is Rm, the read current Idsr expressed by the following equation 11 flows through the memory transistor Qm.
  • the read current Idsr flowing through the second selection transistor Q2 is given by the following formula 12. It is done.
  • Equation 11 Since Idsr in Equation 11 is equal to Idsr in Equation 12, the voltage Vn3 is obtained by solving Equations 11 and 12, and when the voltage Vn3 is substituted into Equation 11, the read current Idsr is obtained. Equations 11 and 12 indicate that the read current Idsr and the voltage Vn3 are uniquely determined in the fourth voltage application state, and it is not necessary to actually solve the above formula.
  • the read current Idsr when the memory transistor Qm is in the first state and in the off state, the read current Idsr does not flow, the voltage Vn3 of the internal node N3 becomes the read drain voltage Vdr, and the memory transistor Qm exhibits resistance characteristics in the second state.
  • the read current Idsr shown in Formula 11 flows, and the voltage Vn3 of the internal node N3 becomes the same voltage as the voltage drop (Idsr ⁇ Rm) in the memory transistor Qm. Therefore, for example, at the node N0, whether the memory transistor Qm is in the first state or the second state by detecting the current value of the read current Idsr or by detecting the voltage of the internal node N3. Can be determined.
  • the read drain voltage Vdr when the read drain voltage Vdr is applied to the node N0 from the voltage source of the voltage Vdr through a load circuit composed of a transistor or a resistance element, a voltage corresponding to the read current Idsr at the node N0. Since a drop occurs, the voltage value of the node N0 changes according to the current value of the read current Idsr. Therefore, when such a load circuit is connected to the node N0, it is possible to determine whether the memory transistor Qm is in the first state or the second state by detecting the voltage value of the node N0. it can.
  • metal oxide semiconductor thin film transistors are used as the memory transistor Qm and the first and second selection transistors Q1 and Q2.
  • transistor characteristics such as a significant increase in threshold voltage and a decrease in on-current due to a self-heating degradation phenomenon unique to the thin film transistor occur. It can be seen.
  • the self-heating degradation phenomenon is that the thin film transistor substrate is formed of a glass substrate, etc., and its thermal conductivity is poor compared to a single crystal Si substrate, etc., so self-heating due to current between the drain and source is not effectively dissipated. This is a phenomenon in which the threshold voltage fluctuates due to the promotion of the release of hydrogen from the gate insulating film or the injection of electrons due to the temperature rise of the channel region.
  • the threshold voltage may increase due to the above-described self-heating degradation phenomenon.
  • FIG. 11 shows the current-voltage characteristics between the gate-source voltage Vgs and the drain-source current Ids of the first selection transistor Q1 used for the write operation in two ways before and after the write operation of the memory transistor Qm. It can be seen that the threshold voltage of the first selection transistor Q1 increases by about 8V to 9V and the on-current Ids at the same gate-source voltage Vgs decreases due to the write operation. In addition, the drain-source current Ids in the off state has no difference before and after the write operation, and no deterioration in characteristics is observed. That is, the characteristic deterioration of the first selection transistor Q1 is characteristic deterioration in the ON state.
  • Equations (9) and (10) in the third voltage application state become Equations (13) and (14) below.
  • Vth1 in Equations 13 and 14 is a threshold voltage before the write operation of the first selection transistor Q1.
  • Idsr ⁇ 1 ⁇ ⁇ (Vgr2- Vth1- ⁇ Vth) ⁇ Vn3-Vn3 2/2 ⁇
  • Vgr3 > Vth2
  • Vgr2 the threshold voltage Vth1 before the write operation of the first selection transistor Q1 and the threshold voltage Vth2 of the second selection transistor Q2 are the same
  • the second read gate when the first selection transistor Q1 is used in the read operation since the threshold voltage Vth1 before the write operation of the first selection transistor Q1 and the threshold voltage Vth2 of the second selection transistor Q2 are the same, the second read gate when the first selection transistor Q1 is used in the read operation.
  • the voltage Vgr2 needs to be set higher by ⁇ Vth than the third read gate voltage Vgr3 in the third voltage application state. The same applies to the read operation in the fourth voltage application state.
  • the second read gate voltage Vgr2 is set similarly to the read operation in the third or fourth voltage application state
  • the first select transistor Q1 is Since the read current Idsr does not flow because the memory cell transistor Qm in which the read current Idsr does not flow cannot be distinguished from the memory cell 1 in the first state, the normal read operation cannot be performed.
  • the second read gate voltage Vgr2 is read in the third or fourth voltage application state.
  • the first and second selection transistors Q1 and Q2 are distinguished and used between the writing operation and the reading operation, and the first selection transistor Q1 is controlled to be in the OFF state during the reading operation.
  • the problem at the time of the read operation is solved, and the read operation can be performed at high speed and with low power without being affected by the characteristic deterioration of the first selection transistor Q1.
  • the first selection transistor Q1 can allow a write current to flow while allowing a characteristic deterioration during a write operation, the problem that the write characteristic of the memory cell transistor Qm deteriorates is also solved.
  • the memory device 20 including the memory cell array 21 configured by arranging a plurality of the memory cells 1 shown in FIG. 1 in a matrix in the row direction and the column direction will be described.
  • FIG. 12 shows a schematic circuit block configuration of the storage device 20.
  • the storage device 20 includes a memory cell array 21, a control circuit 22, a voltage generation circuit 23, a bit line decoder 24, a word line decoder 25, a memory gate control circuit 26, and a sense amplifier circuit 27. .
  • the memory cell array 21 is configured by arranging m memory cells 1 in the column direction and n in the row direction, and m memory gate lines MGL1 to MGLm (in the first control line) extending in the row direction. Equivalent), m first word lines WPL1 to WPLm extending in the row direction (corresponding to the second control line), m second word lines WRL1 to WRLm extending in the row direction (corresponding to the third control line) And n bit lines BL1 to BLn (corresponding to data signal lines) extending in the column direction, and a reference voltage line VSL. Note that m and n are integers of 2 or more, respectively.
  • Each of the memory gate lines MGL1 to MGLm is commonly connected to each gate (control node NC0) of the memory transistors Qm of the n memory cells 1 arranged in the corresponding row.
  • Each of first word lines WPL1 to WPLm is commonly connected to each gate (control node NC1) of first selection transistors Q1 of n memory cells 1 arranged in the corresponding row.
  • Each of second word lines WRL1 to WRLm is commonly connected to each gate (control node NC2) of second select transistor Q2 of n memory cells 1 arranged in the corresponding row.
  • Each of the bit lines BL1 to BLn is commonly connected to each drain (node N0) of the memory transistor Qm of the m memory cells 1 arranged in the corresponding column.
  • the reference voltage line VSL is connected in common to the sources (nodes N1, N2) of the first and second selection transistors Q1, Q2 of all the memory cells 1.
  • the reference voltage Vss (for example, the ground voltage (0 V)) is constantly supplied to the reference voltage line VSL through the write operation and the read operation.
  • the configuration of the memory cell array 21 shown in FIG. 12 assumes the first voltage application state during the write operation and the third voltage application state during the read operation described in the first embodiment. That is, in the first and third voltage application states, the bit line BL (generic name of the bit lines BL1 to BLn) connected to the drain (node N0) of the memory transistor Qm of the selected memory cell 1 that is the target of each operation. In addition, it is assumed that the write drain voltage Vdp or the read drain voltage Vdr is applied.
  • each of the bit lines BL0 to BLn is connected to the sources (nodes N1, N2) of the first and second select transistors Q1, Q2 of the m memory cells 1 arranged in the corresponding column.
  • the reference voltage line VSL is commonly connected to the sources (nodes N0) of the memory transistors Qm of all the memory cells 1.
  • Memory gate line MGL (generic name for memory gate lines MGL1 to MGLm), first word line WPL (generic name for first word lines WPL1 to WPLm), and second word line WRL (generic name for second word lines WRL1 to WRLm) This connection is the same as in the first and third voltage application states described above.
  • the control circuit 22 controls the write operation and the read operation of the memory cell 1 in the memory cell array 21. Specifically, the control circuit 22 is based on an address signal input from an address line (not shown), a data input input from a data line, and a control input signal input from a control signal line.
  • the bit line decoder 24, the word line decoder 25, the memory gate control circuit 26, and the sense amplifier circuit 27 are controlled.
  • the voltage generation circuit 23 includes a selection gate voltage necessary for selecting a memory cell 1 to be operated in a write operation and a read operation, and a non-selection gate to be applied to a non-selected memory cell 1 that is not an operation target.
  • a voltage is generated and supplied to the word line decoder 25 and the memory gate control circuit 26. Further, a bit line voltage necessary for writing and reading of the memory cell 1 selected as an operation target is generated and supplied to the bit line decoder 24.
  • the selection gate voltages include the first to third write gate voltages Vgp1, Vgp2, and Vgp3 during the write operation described in the first embodiment, and the first to third read gate voltages Vgr1, Vgr2, and Vgr3 during the read operation. Equivalent to.
  • the bit line voltage corresponds to the write drain voltage Vdp during the write operation and the read drain voltage Vdr during the read operation described in the first embodiment.
  • the selection gate voltages Vgr1, Vgr2, and Vgr3 at the time of the read operation applied to each control node NC0 to NC2 can be used as they are.
  • the selection gate voltage Vgr1 during the read operation applied to the control node NC0 can be used as it is. That is, during the read operation, the same first read gate voltage Vgr1 is applied to all the control nodes NC0.
  • the selection gate voltages Vgp2 and Vgp3 during the write operation applied to the control nodes NC1 and NC2 can be used as they are. Even during the write operation, the same first write gate voltage Vgp1 may be applied to all the control nodes NC0.
  • the bit line decoder 24 selects one or a plurality of bit lines BL corresponding to the address.
  • a write drain voltage Vdp or a read drain voltage Vdr is applied to the bit line BL.
  • a non-selected bit line voltage (for example, a reference voltage Vss) is applied to the non-selected bit line BL.
  • the word line decoder 25 depending on the type of operation, the first word line WPL for the write operation corresponding to the address.
  • the second word line WRL for the read operation is selected and deselected. Specifically, during the write operation, the above-described second write gate voltage Vgp2 is applied as the selected first word line voltage to the selected one first word line WPL, and the remaining (m ⁇ 1) The above-mentioned second read gate voltage Vgr2 is applied to the unselected first word line WPL as the unselected first word line voltage, and the unselected second word line voltage is applied to all the second word lines WRL. As described above, the third write gate voltage Vgp3 is applied.
  • the above-described third read gate voltage Vgr3 is applied to the selected second word line WRL as the selected second word line voltage, and the remaining (m ⁇ 1) non-selected words are applied.
  • the above-mentioned third write gate voltage Vgp3 is applied as the unselected second word line voltage to the selected second word line WRL, and the above-mentioned as the unselected first word line voltage is applied to all the first word lines WPL.
  • Second read gate voltage Vgr2 is applied.
  • the memory gate control circuit 26 selects one memory gate line MGL corresponding to the address, and the selected memory gate line MGL.
  • the above-mentioned first write gate voltage Vgp1 is applied as the selected memory gate line voltage, and the above-mentioned first memory gate line voltage is applied to the remaining (m ⁇ 1) non-selected memory gate lines MGL. 1 read gate voltage Vgr1 is applied. Note that the first write gate voltage Vgp1 may be applied to all the memory gate lines MGL during the write operation. Further, the memory gate control circuit 26 applies the first read gate voltage Vgr1 to all the memory gate lines MGL during the read operation.
  • the sense amplifier circuit 27 detects the read current Idsr flowing from the selected bit line BL to the selected memory cell 1 via the bit line decoder 24, and the memory transistor Qm of the selected memory cell 1 is the first. It is determined whether the state is the second state.
  • the sense amplifier circuit 27 includes the same number of sense amplifiers as the number of selected bit lines BL.
  • the sense amplifier constituting the sense amplifier circuit 27 is not a current sense type sense amplifier that directly detects the read current Idsr, but the read current Idsr of the bit line BL or the bit line decoder 24 that changes in accordance with the read current Idsr. It may be a voltage sense type sense amplifier that detects a node voltage on the current path.
  • the sense amplifier circuit 27 is provided with a reference voltage line VSL independently for each column, instead of the circuit configuration connected to the bit line BL selected via the bit line decoder 24, and the reference voltage for the column unit.
  • a circuit configuration connected to the line VSL may be used.
  • the selected memory cell 1 is in the first or second voltage application state described in the first embodiment during the write operation, and the selected memory cell 1
  • the memory transistor Q1 changes from the first state to the second state.
  • the second read gate voltage Vgr2 Vgr2 ⁇ Vth1 or Vgr2 ⁇ Vn3 + Vth1
  • the second A third write gate voltage Vgp3 Vgp3 ⁇ Vth2 or Vgp3 ⁇ Vn3 + Vth2
  • Vgp3 ⁇ Vth2 or Vgp3 ⁇ Vn3 + Vth2 that is a non-selected second word line voltage
  • the write current Idsp does not flow through the memory transistor Q1 even in the selected row.
  • the first or second state of the memory transistor Q1 is maintained as it is.
  • the selected memory cell 1 is in the third or fourth voltage application state described in the first embodiment, and the selected memory cell 1 If the memory transistor Q1 in the memory cell 1 is in the first state, the read current Idsr does not flow from the selected bit line BL to the memory cell 1, and if it is in the second state, data is read from the selected bit line BL to the memory cell 1. A current Idsr flows.
  • the second read gate voltage Vgr2 (Vgr2 ⁇ Vth1 or Vgr2 ⁇ Vn3 + Vth1) as the non-selected first word line voltage is applied to the gate of the first selection transistor Q1
  • the second A third write gate voltage Vgp3 (Vgp3 ⁇ Vth2 or Vgp3 ⁇ Vn3 + Vth2) that is a non-selected second word line voltage is applied to the gate of the selection transistor Q2, and both the first and second selection transistors Q1 and Q2
  • the read current Idsp does not flow from the selected bit line BL via the memory cell 1 of the non-selected row regardless of the state of the memory transistor Q1.
  • the read current Idsp does not flow through the memory transistor Q1 even in the selected row.
  • the non-selected bit line BL and the sense amplifier circuit 27 are separated from each other, so that the current flows through the non-selected bit line BL. The current is not detected by the sense amplifier circuit 27.
  • control circuit 22 voltage generation circuit 23, bit line decoder 24, word line decoder 25, memory gate control circuit 26, and sense amplifier circuit 27 are publicly known. The description is omitted because it can be realized by using the circuit configuration described above and can be manufactured by using a known semiconductor manufacturing technique.
  • This memory device 20 has low power consumption and can be easily miniaturized because the memory cell 1 can be written with low current and low voltage.
  • the memory device 20 of the second embodiment a memory cell array of one row or one column in which a plurality of the memory cells 1 shown in FIG. 1 are arranged in any one of the row direction and the column direction is used.
  • the provided storage devices 30, 40, and 50 will be described in third to fifth embodiments.
  • the storage devices 30, 40, and 50 are relatively small-capacity non-volatile devices that are arranged and used in peripheral circuits such as a display device, a data processing device, or a logic circuit device. Assume that the device is used as a storage device.
  • FIG. 14 shows a schematic circuit block configuration of the storage device 30.
  • the storage device 30 includes a memory cell array 31, a control circuit 32, a voltage generation circuit 33, a bit line decoder 34, and a sense amplifier circuit 37.
  • the memory cell array 31 includes n memory cells 1 arranged in the row direction, and further includes one memory gate line MGL extending in the row direction, one first word line WPL extending in the row direction, and a row.
  • One second word line WRL extending in the direction, n bit lines BL0 to BLn extending in the column direction, and a reference voltage line VSL are provided.
  • the memory cell array 31 corresponds to one row of the m-row ⁇ n-column memory cell array 21 of the second embodiment.
  • each of the memory gate line MGL, the first word line WPL, and the second word line WRL is one, the word line decoder 25 and the memory gate having the row selection function as in the second embodiment.
  • the control circuit 26 is unnecessary, and each signal voltage to the memory gate line MGL, the first word line WPL, and the second word line WRL is supplied from the control circuit 32. Since the bit line decoder 34 and the sense amplifier circuit 37 are the same as the bit line decoder 24 and the sense amplifier circuit 27 of the second embodiment, redundant description is omitted.
  • the control circuit 32 controls the write operation and the read operation of the memory cell 1 in the memory cell array 31. Specifically, the control circuit 32 is based on an address signal input from an address line (not shown), a data input input from a data line, and a control input signal input from a control signal line.
  • the bit line decoder 34 and the sense amplifier circuit 37 are controlled, and each signal voltage is supplied to the memory gate line MGL, the first word line WPL, and the second word line WRL.
  • the voltage generation circuit 33 includes the first to third write gate voltages Vgp1, Vgp2, and Vgp3 during the write operation described in the first embodiment, and the first to third read during the read operation. Gate voltages Vgr1, Vgr2, and Vgr3 are generated and supplied to the control circuit 32. Further, a bit line voltage necessary for writing and reading of the memory cell 1 selected as an operation target is generated and supplied to the bit line decoder 24. The bit line voltage corresponds to the write drain voltage Vdp during the write operation and the read drain voltage Vdr during the read operation described in the first embodiment.
  • the control circuit 32 applies the first write gate voltage Vgp1 to the memory gate line MGL, applies the second write gate voltage Vgp2 to the first word line WPL, and applies the third write voltage to the second word line WRL.
  • the first read gate voltage Vgr1 is applied to the memory gate line MGL
  • the second read gate voltage Vgr2 is applied to the first word line WPL
  • the second read gate voltage Vgr2 is applied to the first word line WPL.
  • a third read gate voltage Vgr3 is applied to the word line WRL.
  • the configuration of the memory cell array 31 shown in FIG. 14 assumes the first voltage application state during the write operation and the third voltage application state during the read operation described in the first embodiment. Assuming the second voltage application state during the write operation and the fourth voltage application state during the read operation described in the first embodiment, as described above, in each memory cell 1, the memory transistor Qm The source forms a node N0, the drain of the first selection transistor Q1 forms a node N1, and the drain of the second selection transistor Q2 forms a node N2. As shown in FIG.
  • each of the bit lines BL0 to BLn is connected to the sources (nodes N1 and N2) of the first and second select transistors Q1 and Q2 of the memory cell 1 in the corresponding column, and the reference
  • the voltage line VSL is connected in common to the sources (nodes N0) of the memory transistors Qm of all the memory cells 1.
  • FIG. 16 shows a schematic circuit block configuration of the storage device 40.
  • the storage device 40 includes a memory cell array 41, a control circuit 42, a voltage generation circuit 43, a word line decoder 45, a memory gate control circuit 46, and a sense amplifier circuit 47.
  • the memory cell array 41 is configured by arranging m memory cells 1 in the column direction, and further includes m memory gate lines MGL1 to MGLm extending in the row direction, and m first word lines WPL1 extending in the row direction. To WPLm, m second word lines WRL1 to WRLm extending in the row direction, one bit line BL extending in the column direction, and a reference voltage line VSL. In the fourth embodiment, the memory gate lines MGL 1 to MGLm are combined into one memory gate line MGL and connected to the memory gate control circuit 46.
  • the memory cell array 41 corresponds to one column of the memory cell array 21 of m rows ⁇ n columns of the second embodiment.
  • the bit line decoder 24 having the column selection function as in the second embodiment is unnecessary, and the write drain voltage Vdp and the read drain that are the bit line voltages are not necessary.
  • the voltage Vdr is applied from the control circuit 32 to the bit line BL.
  • the voltage generation circuit 43, the word line decoder 45, the memory gate control circuit 46, and the sense amplifier circuit 47 are the voltage generation circuit 23, the word line decoder 25, the memory gate control circuit 26, and the sense amplifier circuit according to the second embodiment. Since this is basically the same as 27, redundant description is omitted.
  • the bit line voltage is supplied to the control circuit 42. In FIG.
  • the memory gate control circuit 46 does not perform row selection during the write operation, and does not select the first memory gate line MGL (m memory gate lines MGL1 to MGLm). As shown in the figure, the memory gate line MGL1 to MGLm is individually controlled to be selected and deselected as in the second embodiment.
  • the first write gate voltage Vgp1 may be applied to the line MGL
  • the first read gate voltage Vgr1 may be applied to the non-selected memory gate line MGL.
  • the control circuit 42 controls the write operation and the read operation of the memory cell 1 in the memory cell array 41. Specifically, the control circuit 42 is based on the address signal input from the address line (not shown), the data input input from the data line, and the control input signal input from the control signal line.
  • the word line decoder 45, the memory gate control circuit 46, and the sense amplifier circuit 47 are controlled, and the write drain voltage Vdp or the read drain voltage Vdr is supplied to the bit line BL.
  • the configuration of the memory cell array 41 shown in FIG. 16 assumes the first voltage application state during the write operation and the third voltage application state during the read operation described in the first embodiment. Assuming the second voltage application state during the write operation and the fourth voltage application state during the read operation described in the first embodiment, as described above, in each memory cell 1, the memory transistor Qm The source forms a node N0, the drain of the first selection transistor Q1 forms a node N1, and the drain of the second selection transistor Q2 forms a node N2. As shown in FIG.
  • bit line BL is commonly connected to the sources (nodes N1, N2) of the first and second selection transistors Q1, Q2 of all the memory cells 1, and the reference voltage line VSL is Are commonly connected to the sources (nodes N0) of the memory transistors Qm of all the memory cells 1.
  • FIG. 18 shows a schematic circuit block configuration of the storage device 50.
  • the storage device 50 includes a memory cell array 51, a control circuit 52, a voltage generation circuit 53, a word line decoder 55, and a sense amplifier circuit 57.
  • the memory cell array 51 is configured by arranging m memory cells 1 in the column direction, and further includes one memory gate line MGL, m first word lines WPL1 to WPLm extending in the row direction, and one first Two word lines WRL, one bit line BL extending in the column direction, a reference voltage line VSL, and m read data lines RDL1 to RDLm are provided.
  • the memory cell array 51 corresponds to one column of the memory cell array 21 of m rows ⁇ n columns of the second embodiment.
  • the bit line decoder 24 having the column selection function as in the second embodiment, the row selection The memory gate control circuit 26 having the function and the word line decoder 25 having the row selection function for the second word line WRL are unnecessary, and the write drain voltage Vdp and the read drain voltage Vdr applied to the bit line BL, the memory The first write gate voltage Vgp1 and the first read gate voltage Vgr1 applied to the gate line MGL, and the third write gate voltage Vgp3 and the third read gate voltage Vgr3 applied to the second word line WRL are controlled. Supplied from the circuit 52 to the bit line BL, the memory gate line MGL, and the second word line WRL, respectively. . Since the voltage generation circuit 53 is the same as the voltage generation circuit 23 of the second embodiment, a duplicate description is omitted.
  • the control circuit 52 controls the write operation and the read operation of the memory cell 1 in the memory cell array 51. Specifically, the control circuit 52 is based on the address signal input from the address line (not shown), the data input input from the data line, and the control input signal input from the control signal line.
  • the word line decoder 55 and the sense amplifier circuit 57 are controlled, and the above voltages are applied to the bit line BL, the memory gate line MGL, and the second word line WRL.
  • the word line decoder 55 does not have a row selection function during the read operation, and selects and deselects the first word lines WPL1 to WPLm only during the write operation, and selects one memory cell 1 to be written.
  • the write operation is sequentially performed by selecting the memory cells 1 one by one, and the read operation is performed by selecting m memory cells 1 simultaneously. Therefore, the internal node N3 of the memory cell 1 in each row is connected to m read data lines RDL0 to RDLm, and each read data line RDL1 to RDLm is connected to a sense amplifier circuit 57 composed of m sense amplifiers. is doing.
  • Each sense amplifier is the same as the sense amplifier of the sense amplifier circuit 27 of the second embodiment, and redundant description is omitted.
  • the read operation in the read operation, some of the m memory cells 1 are selected, and the selected memory cell 1 is simultaneously read. It may be.
  • m second word lines WRL1 to WRLm are provided, and the word line decoder 55 selects one or more of the second word lines WRL1 to WRLm during the read operation, and the remaining second words
  • the line WRL is configured not to be selected.
  • the sense amplifier circuit 57 includes the same number of sense amplifiers as the number of second word lines WRL selected at the same time.
  • the configuration of the memory cell array 51 shown in FIG. 18 assumes the first voltage application state during the write operation and the third voltage application state during the read operation described in the first embodiment. Assuming the second voltage application state during the write operation and the fourth voltage application state during the read operation described in the first embodiment, as described above, in each memory cell 1, the memory transistor Qm The source forms a node N0, the drain of the first selection transistor Q1 forms a node N1, and the drain of the second selection transistor Q2 forms a node N2. As shown in FIG.
  • bit line BL is commonly connected to the sources (nodes N1 and N2) of the first and second selection transistors Q1 and Q2 of all the memory cells 1, and the reference voltage line VSL is Are commonly connected to the sources (nodes N0) of the memory transistors Qm of all the memory cells 1.
  • FIG. 20 shows a circuit configuration of the circuit cell 2.
  • the circuit cell 2 is substantially the same as the memory cell 1 shown in FIG. 1, but before the write operation of the memory transistor Qm, as an inverter having the control node NC2 as an input terminal and the internal node N3 as an output terminal. Furthermore, the output level according to the state of the memory transistor Qm before and after the write operation of the memory transistor Qm (the first state before the write operation or the second state after the write operation) is fixed from the output terminal. It functions as an output ROM cell.
  • FIG. 21A shows a voltage application state before the write operation when the circuit cell 2 functions as an inverter (inverter mode).
  • FIG. 21B shows a write operation in the memory program mode and a write non-operation state.
  • FIG. 21C shows the voltage application state during the read operation in the case of functioning as a ROM cell (ROM mode).
  • FIG. 22 shows a list of voltage application states and output levels of the output terminals in each mode.
  • the power supply voltage Vdd having substantially the same voltage as the read drain voltage Vdr described in the first embodiment is applied to the node N0 and the control node NC0, and the memory transistor Qm is in the on state.
  • a reference voltage Vss (for example, ground voltage) is applied to the node N1 and the node N2.
  • a reference voltage Vss is applied to the control node NC1, and the first selection transistor Q1 is in an off state.
  • An input voltage Vin (VLin or VHin) corresponding to binary input data is applied to the control node NC2, and when the low level input voltage Vlin is input, the second selection transistor Q2 is turned off and is an output terminal.
  • a high-level output voltage VHout is output to the node N3.
  • the second selection transistor Q2 When the high-level input voltage VHin is input, the second selection transistor Q2 is turned on, and the low-level output voltage VLout is output to the node N3 that is the output terminal. Is output.
  • the high-level output voltage VHout has a voltage value (Vdd ⁇ Vthm) obtained by dropping the threshold voltage Vthm from the power supply voltage Vdd.
  • the low level output voltage VLout is a voltage when the drain current when the source voltage of the memory transistor Qm is the output voltage VLout and the drain current when the drain voltage of the second selection transistor Q2 is the output voltage VLout is equal. It is determined as a value.
  • the element design conditions (at least one of channel width, channel length, and threshold voltage) of the memory transistor Qm and the second selection transistor Q2 are set so that the low-level output voltage VLout becomes sufficiently low.
  • the voltage application state during the write operation in the memory program mode is the same as the first voltage application state during the write operation described in the first embodiment, and a duplicate description is omitted.
  • the voltage application state in the non-write operation in the memory program mode is set so that at least one of the memory transistor Qm and the first selection transistor Q1 is turned off, and the write current Idsp flows through the memory transistor Qm. Be blocked.
  • the reference voltage Vss is applied to the control node NC1, and the first selection transistor Q1 is in the OFF state.
  • the write current Idsp flows through the memory transistor Qm depending on the voltage application state during the write operation, and the memory transistor Qm changes from the first state to the second state.
  • the write current Idsp does not flow through the memory transistor Qm due to the voltage application state when the write operation is not performed, the state of the memory transistor Qm is maintained in the first state.
  • the power supply voltage Vdd substantially the same as the read drain voltage Vdr described in the first embodiment is applied to the node N0, the reference voltage Vss is applied to the control node NC0, and the memory transistor Qm is not written.
  • the transistor In the first state, the transistor is turned off, and in the second state after writing, a current proportional to the voltage between the node N0 and the internal node N3 flows as a resistance element regardless of the voltage value of the control node NC0. .
  • a reference voltage Vss is applied to the nodes N1 and N2.
  • a reference voltage Vss is applied to the control node NC1, and the first selection transistor Q1 is in an off state.
  • a predetermined read gate voltage Vgr is applied to the control node NC2, the second selection transistor Q2 is turned on, and the node N3, which is an output terminal, is in the state of the memory transistor Qm (first state or second state).
  • the corresponding output voltage Vout1 or Vout2 is output.
  • the output voltage Vout1 when the memory transistor Qm is in the first state is the reference voltage Vss (low level) because the memory transistor Qm is in the off state.
  • the output voltage Vout2 when the memory transistor Qm is in the second state is the current ((Vdd ⁇ Vout2) / Rm flowing through the memory transistor Qm when the internal node N3 is at the output voltage Vout2, where Rm is in the second state.
  • the resistance value of the memory transistor Qm is determined as a voltage value when the drain current of the second selection transistor Q2 becomes equal.
  • the read gate voltage Vgr is determined according to the resistance value Rm of the memory transistor Qm in the second state and the transistor characteristics of the second selection transistor Q2 (threshold voltage Vth2, transconductance ⁇ 2) so that the output voltage Vout2 becomes sufficiently high. Is set.
  • the circuit cell 2 can output the output voltage Vout1 or Vout2 having a logic level corresponding to the state of the memory transistor Qm from the internal node N3 that is an output terminal without providing a sense amplifier circuit separately. Is output. Thereby, the level of an arbitrary node in the logic circuit can be fixed to a high level or a low level by the processing of the circuit cell 2 in the memory program mode.
  • FIG. 23 is a circuit block diagram showing a schematic configuration of the liquid crystal display device 70.
  • the liquid crystal display device 70 includes an active matrix substrate 71, a common electrode 72, a display control circuit 73, a common electrode drive circuit 74, a source driver 75, a gate driver 76, and a CS driver 77.
  • the liquid crystal display device having the configuration further includes nonvolatile storage devices 60a, 60b, and 60c.
  • a plurality of pixel circuits 80 are arranged in the row direction and the column direction, respectively, to form a pixel circuit array.
  • j in the column direction and k in the row direction a total of j ⁇ k pixel circuits 80 (j and k are integers of 2 or more) are arranged in a matrix, and source lines SL1 to SLk are arranged.
  • the pixel circuits 80 are connected to each other by the gate lines GL1 to GLj and the auxiliary capacitance lines CSL1 to CSLj.
  • the pixel circuit 80 is shown in a block form in order to avoid complicated drawing.
  • the active matrix substrate 71 is illustrated on the upper side of the common electrode 72 for convenience.
  • FIG. 24 shows a configuration example of the pixel circuit 80.
  • the pixel circuit 80 includes a thin film transistor 81, a liquid crystal capacitor 82, and an auxiliary capacitor 83.
  • the thin film transistor 81 is a transistor that functions as a switch in accordance with a signal applied to the gate line GL.
  • the gate terminal, the source terminal, and the drain terminal have a gate line GL, a source line SL, a liquid crystal capacitor 82, and an auxiliary capacitor 83. One end of each is connected.
  • the other end of the liquid crystal capacitor 82 is connected to the common electrode 72, and the other end of the auxiliary capacitor 73 is connected to the auxiliary capacitor line CSL.
  • Each of the nonvolatile storage devices 60a, 60b, and 60c is composed of any one of the above-described storage devices 20 to 50.
  • peripheral circuits such as the control circuits 22, 32, 42, 52 and the voltage generation circuits 23, 33, 43, 53 of the nonvolatile memory devices 60a, 60b, 60c are indicated by broken lines in FIG.
  • the common memory control circuit unit 61 may be collectively configured at one location of the peripheral circuit unit of the liquid crystal display device 70.
  • the nonvolatile storage device 60a stores display panel configuration information, a unique ID, and the like.
  • Information stored in the nonvolatile storage device 60a is referred to by the display control circuit 73, and detailed display control methods are switched or control parameters are optimized based on the information.
  • the unique ID or the like can be inquired from the system side connected to the display panel, and is used for discrimination of the display panel, selection of an optimum driving method, and the like.
  • the display control circuit 73 switches a circuit used for display control based on information stored in the nonvolatile storage device 60a, and realizes optimal display control of the display.
  • the nonvolatile storage device 60b stores information on configuration parameters necessary for driving the gate driver, such as redundant relief information for the gate driver.
  • the nonvolatile storage device 60c stores information on configuration parameters necessary for driving the source driver, such as redundant relief information of the source driver.
  • the detailed circuit configurations and functions of the active matrix substrate 71, common electrode 72, display control circuit 73, common electrode drive circuit 74, source driver 75, gate driver 76, and CS driver 77 are known liquid crystal displays. Since it is almost the same as the configuration of the apparatus, a detailed description is omitted. Further, the configuration of the pixel circuit 80 is not limited to the configuration illustrated in FIG.
  • the transistor structure of the memory transistor Qm and the first and second selection transistors Q1 and Q2 is composed of a bottom gate type thin film transistor having a channel etch stopper layer 16 as shown in FIG.
  • the transistor structure of each transistor Qm, Q1, Q2 is not limited to the element structure shown in FIG.
  • the transistor Q does not necessarily need to include the channel etch stopper layer 16 as shown in FIG.
  • an insulating material layer 18 having a higher oxygen absorption rate is formed on the channel region via the channel etch stopper layer 16.
  • the insulating material layer 18 having a high oxygen absorption rate may be formed without providing the channel etch stopper layer 16.
  • the insulating material layer 18 absorbs oxygen in the metal oxide semiconductor layer 13 diffused by the write operation of the memory transistor Qm, and fixes it so as not to return to the metal oxide semiconductor layer 13 again.
  • the insulating material layer 18 is, for example, a Si-rich CVD silicon oxide film.
  • the channel etching stopper layer 16 may be the same as the material used in a normal metal oxide semiconductor TFT process. In FIG. 26, illustration of the passivation layer 17 is omitted.
  • the transistor Q may be formed of a top gate type thin film transistor as shown in FIG.
  • FIG. 27A schematically shows a cross-sectional view of an element structure of a transistor Q having a top gate type thin film transistor structure.
  • FIG. 27B shows a layout example of the upper surface of the transistor Q.
  • a metal oxide semiconductor layer 13 In the transistor Q, a metal oxide semiconductor layer 13, a gate insulating film 12, and a gate electrode 11 are formed in this order on a glass substrate 10, and a source electrode 14 and a drain electrode 15 formed on the insulating film 19 are contact openings.
  • the metal oxide semiconductor layer 13 is connected through a contact opening 91 formed in the part forming region (region 90 in FIG. 27B).
  • the channel width is increased in order to increase the current density flowing in the metal oxide semiconductor layer 13 in the channel region during the write operation. It is preferable to make it narrow. In order to effectively increase the temperature of the metal oxide semiconductor layer 13 in the channel region by Joule heat, the width of the region overlapping the metal oxide semiconductor layer 13 of the gate electrode 11 is narrowed, that is, the channel length is It is preferable to arrange the gate electrode so as to be short.
  • the memory transistor Qm may be a transistor having a MOS transistor structure in which the metal oxide semiconductor layer 13 is formed on a silicon substrate instead of the thin film transistor.
  • the first selection transistor Q1 and the second selection transistor Q2 have the same transistor structure as the memory transistor Qm.
  • at least one of the first selection transistor Q1 and the second selection transistor Q2 is assumed.
  • One of them may have a transistor structure different from that of the memory transistor Qm.
  • the first selection transistor Q1 and the second selection transistor Q2 may be configured as the same thin film transistor, as a thin film transistor other than a metal oxide semiconductor, or as a transistor having a MOS transistor structure formed on the above-described silicon substrate. May be.
  • the memory transistor Qm of the thin film transistor is formed above the first and second selection transistors Q1 and Q2. Note that the manufacturing process of the memory cell 1 can be simplified by making the transistors Qm, Q1, and Q2 have the same transistor structure.
  • the first selection transistor Q1 and the second selection transistor Q2 are assumed to be n-channel transistors, but may be p-channel transistors as necessary.
  • the first selection transistor Q1 and the second selection transistor Q2 are thin film transistors, and the transistor characteristics are deteriorated due to the self-heating deterioration phenomenon during the write operation of the memory transistor Qm.
  • the first selection transistor Q1 and the second selection transistor Q2 have a transistor structure other than a thin film transistor as long as the transistor characteristics may be deteriorated due to a write current that flows during a write operation of the memory transistor Qm.
  • the effects of the present invention can be achieved. That is, similarly to the memory cell 1 of each of the above embodiments, the first selection transistor Q1 and the second selection transistor Q2 are provided separately, and the first and second selection transistors Q1 and Q2 are set between the write operation and the read operation.
  • the first selection transistor Q1 can allow a write current to flow while allowing a characteristic deterioration during a write operation, the problem that the write characteristic of the memory cell transistor Qm deteriorates is also solved.
  • a reference voltage line VSL extending in the column direction is provided for each column, a reference voltage line decoder is provided instead of the bit line decoder 24, column selection is performed on the reference voltage line VSL side, and the selected reference voltage line VSL is The memory cell 1 in the non-selected column is driven to the reference voltage Vss during the write operation and the read operation, and the non-selected reference voltage line VSL is floated, or is driven to the write drain voltage Vdsp or the read drain voltage Vdsr. Alternatively, the flow of the write current Idsp or the read current Idsr may be prevented.
  • two bit lines BL are separately provided for the write operation and the read operation, and the memory cells in each column are provided.
  • One node N1 may be connected to the bit line BL for write operation, and the node N2 of the memory cell 1 in each column may be connected to the bit line BL for read operation.
  • the memory gate line MGL and the first word line WPL in the same row may be shared by one control signal line.
  • the first write gate voltage Vgp1 and the second write gate voltage Vgp2 are the same during the write operation
  • the first read gate voltage Vgr1 and the second read gate voltage Vgr2 are the same during the read operation. Voltage.
  • Vgp1> Vn3 + Vthm with respect to the memory transistor Qm. Therefore, if Vthm Vth1 for the first selection transistor Q1, the above equation 3 is not satisfied.
  • the first selection transistor Q1 needs to be operated in a linear region.
  • Vgp2> Vn3 + Vth1 with respect to the first selection transistor Q1, and therefore, for the memory transistor Qm, if Vthm Vth1, the above equation 6 is not satisfied.
  • the memory transistor Qm needs to be operated in the linear region.
  • both the memory transistor Qm and the first selection transistor Q1 in the first state are controlled to be turned off, so that the memory gate line MGL and the first word line WPL in the same row are connected to one control signal line. There will be no problem with sharing.
  • the memory devices 20 to 50 need only have the memory cell arrays 21, 31, 41 and 51 each including the memory cell 1 shown in FIG.
  • the configuration of peripheral circuits other than 31, 41, 51 can be changed as appropriate, and is not limited to the configuration of each of the above embodiments.
  • the liquid crystal display device 70 of the seventh embodiment it is only necessary to include a nonvolatile memory device configured by including the memory cell 1 shown in FIG.
  • the circuit configuration of the apparatus is not limited to the configuration of each of the above embodiments.
  • the present invention can be used for a nonvolatile memory device, a data processing device, a logic circuit device, a display device, and the like including a memory cell capable of holding information in a nonvolatile manner.
  • Memory cell 2 Circuit cell 10: Substrate 11: Gate electrode 12: Gate insulating film 13: Metal oxide semiconductor layer 14: Source electrode 15: Drain electrode 16: Channel etch stopper layer 16a: Contact opening formation region 17: Passivation layer 18: Insulating material layer (oxygen absorption layer) 19: Insulating film 20, 30, 40, 50: Nonvolatile memory device 21, 31, 41, 51: Memory cell array 22, 32, 42, 52: Control circuit 23, 33, 43, 53: Voltage generation circuit 24, 34 : Bit line decoder 25, 45, 55: Word line decoder 26, 46: Memory gate control circuit 27, 37, 47, 57: Sense amplifier circuit 60a, 60b, 60c: Non-volatile memory device 61: Common memory control circuit unit 70 : Liquid crystal display device 71: Active matrix substrate 72: Common electrode 73: Display control circuit 74: Common electrode drive circuit 75: Source driver 76: Gate driver 77: CS driver 80: Pixel circuit 81: Thin film transistor 82: Liquid crystal capacitor 83: Auxiliary Cap

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Abstract

　酸化物半導体を備えたメモリトランジスタを用い、当該メモリトランジスタと直列に接続する選択トランジスタの劣化の影響を受けずに、低消費電力で書き込み可能な不揮発性記憶装置を提供する。メモリセル１がメモリトランジスタＱｍと第１及び第２選択トランジスタＱ１，Ｑ２を備え、書き込み動作時に、メモリトランジスタＱｍと第１選択トランジスタＱ１をオン状態、第２選択トランジスタＱ２をオフ状態とし、メモリトランジスタＱｍと第１選択トランジスタＱ１の直列回路に書き込み電流を流して、トランジスタ特性を示す第１状態からオーミックな抵抗特性を示す第２状態に遷移させ、読み出し動作時に、第１選択トランジスタＱ１をオフ状態、第２選択トランジスタＱ２をオン状態とし、メモリトランジスタＱｍと第２選択トランジスタＱ２の直列回路に電圧を印加して、メモリトランジスタＱｍが第１状態と第２状態の何れであるかを検知する。

Description

不揮発性記憶装置
　本発明は、情報を不揮発的に保持可能なメモリセルを備えた不揮発性記憶装置に関し、特に、メモリセルを構成するメモリトランジスタに電流を流してメモリトランジスタの電流電圧特性を変化させることにより情報を記憶する不揮発性記憶装置に関する。
　現在、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）として利用可能なメモリ素子として、下記の特許文献１，２及び非特許文献１に示すｅＦＵＳＥ（電気フューズ）型の素子が知られている。
　特許文献１及び非特許文献１に記載のｅＦＵＳＥ型のメモリ素子は、選択トランジスタと直列に接続したメモリセルを備え、書き込み動作時に、選択されたメモリセルにおいて選択トランジスタを導通状態として、メモリ素子に大電流を流して、メモリ素子を溶断しメモリ素子の電流電圧特性を低抵抗の抵抗特性から絶縁状態に変化させて２値データの書き込みを行う。
　特許文献１に記載のメモリセルでは、メモリ素子の選択トランジスタと接続しない側の端子が共通の第１電圧供給線に接続し、選択トランジスタのメモリ素子と接続しない側の端子が共通の第２電圧供給線に接続し、第２電圧供給線にメモリ素子の書き込み動作時に導通状態となる第２のトランジスタを接続して書き込み回路が形成される。第１電圧供給線から、書き込み対象のメモリセル及び第２のトランジスタを経由する書き込み電流経路が形成され、メモリ素子に大電流を流すことで、メモリ素子の書き込みが実行される。
　非特許文献１に記載のメモリセルでは、メモリ素子の選択トランジスタと接続しない側の端子が共通のビット線に接続し、選択トランジスタのメモリ素子と接続しない側の端子が接地され、ビット線にメモリ素子の書き込み動作時に導通状態となる第２のトランジスタを接続して書き込み回路が形成される。第２のトランジスタから、書き込み対象のビット線及びメモリセルを経由する書き込み電流経路が形成され、メモリ素子に大電流を流すことで、メモリ素子の書き込みが実行される。
　特許文献２に記載のメモリ素子は、通常のロジックＬＳＩプロセスで採用される配線構造と同一の、ポリシリコン／シリサイド／シリコン窒化膜の積層構造に、カソードとアノードの２端子を備えた抵抗素子として構成される。この抵抗素子に大電流を流すことにより加熱し、電子流の方向に金属配線材料原子をマイグレーション若しくは溶融させることにより破断させ、２端子間の抵抗値を変化させる。特許文献２では、当該メモリ素子をメモリセルとして構成する実施例は開示されていないが、２個のＭＯＳトランジスタをメモリ素子と直列に接続して、当該ＭＯＳトランジスタを介して書き込み時の大電流を流す構成となっている。
特開２０１０‐２６２７１１号公報 米国特許出願公開第２００９／０１７９３０２号明細書
J. Safran, et al., "A Compact eFUSE Programmable Array Memory for SOI CMOS", IEEE, 2007 Symposium on VLSI Circuit of Technical Papers, pp.72-73.
　特許文献１，２及び非特許文献１に記載のｅＦＵＳＥ型のメモリ素子は、大電流を流すことにより素子を溶断させるものであるため、書き込み動作時には、メモリ素子と直列に接続する選択トランジスタには、同じ大電流が流れる。
　また、メモリ素子が書き込み前の状態か書き込み後の状態の何れかであるかを判定する読み出し動作においては、上記選択トランジスタを導通状態として、メモリ素子の両端に所定の電圧が印加される状態として、メモリ素子に流れる電流の状態を判定する。
　このように、書き込み動作或いは読み出し動作の対象となるメモリ素子と直列に接続する選択トランジスタは、書き込み動作時及び読み出し動作時の両方において導通状態となる。ここで、書き込み動作時にメモリ素子に大電流を流すことで、選択トランジスタにも同じ大電流が流れることで、選択トランジスタが劣化する虞がある。
　また、ｅＦＵＳＥ型のメモリ素子は、フューズ材料を高温に加熱することによって溶融して破断させるため、溶融した材料の周囲へ飛散する虞や、メモリ素子の加熱により隣接材料を変質させる虞がある。このため、周辺に高密度の回路を配置できず、不揮発性記憶装置を構成する場合にチップサイズの増加要因となる。
　一方、本願の発明者らは、鋭意研究によって、ｅＦＵＳＥ型のメモリ素子に代わる低消費電力で素子の電流電圧特性が変化するメモリ素子として、ソース領域とドレイン領域とチャネル領域が金属酸化物半導体で構成された一般的なＭＯＳトランジスタ構造を有する酸化物半導体トランジスタが利用できることを見出した。より詳細には、斯かる酸化物半導体トランジスタにおいて、初期状態で通常のトランジスタとして動作し、つまり、ソース・ドレイン間の電流電圧特性がゲート電圧に依存して変化する第１状態から、ソース・ドレイン間に所定の条件で電流を流すことで、ソース・ドレイン間の電流電圧特性が、ゲート電圧に依存しないオーミックな抵抗特性を示す第２状態に遷移可能であることが確認された。
　従って、当該酸化物半導体トランジスタをメモリ素子として利用することで、ｅＦＵＳＥ型のメモリ素子と比べて書き込み動作時にメモリ素子に流れる電流を抑制して、低消費電力で書き込み動作可能な不揮発性記憶装置を提供することが可能となる。
　当該酸化物半導体トランジスタの上記状態遷移のメカニズムは現在解明中であるが、上記トランジスタ構造のソース領域とドレイン領域間に流れる電流により生じたジュール熱により、チャネル領域の金属酸化物半導体を構成する元素の構成比率が変化することで、上記状態遷移が生じると考えられる。特に、チャネル領域を流れる電流により発生したジュール熱により、チャネル領域を構成する金属酸化物半導体中の構成元素（例えば、酸素）の拡散が誘起され、当該構成物質がチャネル領域外に拡散する結果、チャネル領域の金属酸化物半導体の化学量論的な組成が変化し、低抵抗化が起こると考えられる。
　ｅＦＵＳＥ型のメモリ素子の場合、書き込み後に絶縁状態となるため、仮に、選択トランジスタが劣化して同様の絶縁状態となっても、書き込み状態のメモリ素子の読み出し動作に対して、劣化したが選択トランジスタによる影響は少ないと考えられる。また、未書き込みのメモリ素子と直列に接続する選択トランジスタには大電流が流れていないので、書き込み動作に伴う選択トランジスタの劣化は回避されるため、同様に、読み出し動作への影響は少ないと考えられる。
　しかし、当該酸化物半導体トランジスタをメモリ素子として使用する場合、書き込み動作後にメモリ素子は絶縁状態とはならず、ｅＦＵＳＥ型のメモリ素子とは逆に低抵抗状態となる。従って、書き込み動作時に流れる電流によって選択トランジスタが劣化して電流電圧特性に変動が生じると、当該変動が、見掛け上、書き込み後の低抵抗化したメモリ素子の電流電圧特性の変動となって現れるため、読み出し動作マージンの低下等の影響が懸念される。
　更に、上述のように、酸化物半導体トランジスタの上記状態遷移が書き込み動作時に流れる電流によって生じるジュール熱により誘起される場合、選択トランジスタの劣化を抑制するために、選択トランジスタ及びメモリ素子に流れる電流を抑制すると、メモリ素子に十分な電力が伝わらず、上記状態遷移も抑制される結果となり、書き込み速度等の書き込み性能が低下する虞がある。
　本発明は、上記の問題点に鑑みてなされたものであり、酸化物半導体を備えたメモリトランジスタを用い、当該メモリトランジスタと直列に接続する選択トランジスタの劣化の影響を受けずに、低消費電力で書き込みが可能な不揮発性記憶装置を提供することを目的とする。
　上記目的を達成するための本発明に係る不揮発性記憶装置は、
　少なくとも１つのメモリセルを備えた不揮発性記憶装置であって、
　前記メモリセルの夫々が、メモリトランジスタと第１選択トランジスタと第２選択トランジスタを備え、前記メモリトランジスタのソースとドレインの一方と、前記第１選択トランジスタのソースとドレインの一方と、前記第２選択トランジスタのソースとドレインの一方が互いに電気的に接続して前記メモリセルの内部ノードが形成され、
　前記メモリトランジスタが、ゲート電極と、酸化物半導体で構成されたソース領域とドレイン領域とチャネル領域を有するトランジスタ構造を備え、前記ソース領域と前記ドレイン領域間の電流電圧特性が、前記ゲート電極の電圧印加状態に応じて変化する第１状態と、前記ソース領域と前記ドレイン領域間の電流電圧特性が、前記ゲート電極の電圧印加状態に拘わらず、オーミックな抵抗特性を示す第２状態の何れか一方の状態を不揮発的に保持し、前記ソース領域と前記ドレイン領域間に流れる電流に応じて、前記第１状態から前記第２状態に遷移する状態遷移特性を有し、
　前記メモリトランジスタを前記第１状態から前記第２状態に遷移させる書き込み動作時に、前記第１選択トランジスタのソースとドレイン間が導通状態、前記第２選択トランジスタのソースとドレイン間が非導通状態となって、前記メモリトランジスタと第１選択トランジスタに書き込み電流が流れ、
　前記メモリトランジスタが前記第１状態と前記第２状態の何れの状態であるかを検知する読み出し動作時に、前記第１選択トランジスタのソースとドレイン間が非導通状態、前記第２選択トランジスタのソースとドレイン間が導通状態となって、前記メモリトランジスタのソースとドレイン間に読み出し電圧が印加されるように構成されていることを第１の特徴とする。
　上記第１の特徴の不揮発性記憶装置は、前記第１選択トランジスタと第２選択トランジスタの少なくとも何れか一方が、前記メモリトランジスタと同じ前記トランジスタ構造を備えることを第２の特徴とする。
　上記第１または第２の特徴の不揮発性記憶装置は、前記第１状態から前記第２状態への遷移が、前記メモリトランジスタの前記ソース領域と前記ドレイン領域間に流れる電流により生じたジュール熱により、前記チャネル領域の前記金属酸化物半導体を構成する元素の構成比率が変化することで生じることを第３の特徴とする。
　更に、上記何れかの特徴の不揮発性記憶装置は、前記書き込み動作時において、前記メモリトランジスタのソースとドレイン間の電圧が、前記第１選択トランジスタのソースとドレイン間の電圧より大きいことが好ましい。
　更に、上記何れかの特徴の不揮発性記憶装置は、前記金属酸化物半導体が、ＩｎまたはＧａまたはＺｎ元素を含んで構成されていることが好ましく、更には、ＩｎＧａＺｎＯｘを含んで構成されていることが好ましい。
　更に、上記何れかの特徴の不揮発性記憶装置は、前記メモリトランジスタと前記第１及び第２選択トランジスタが、薄膜トランジスタであることが好ましい。
　更に、上記何れかの特徴の不揮発性記憶装置は、前記第１及び第２選択トランジスタが、前記メモリトランジスタと同じトランジスタ構造を備え、前記第１状態に固定されていることが好ましい。
　更に、上記何れかの特徴の不揮発性記憶装置は、前記読み出し動作時において、前記メモリトランジスタが前記第１状態の場合に前記ソース領域と前記ドレイン領域間に流れる電流が、前記メモリトランジスタが前記第２状態の場合に前記ソース領域と前記ドレイン領域間に流れる電流より小さくなるように、前記メモリトランジスタの前記ゲート電極に印加される電圧が設定されていることが好ましい。
　更に、上記何れかの特徴の不揮発性記憶装置は、前記メモリトランジスタが前記第１状態の前記メモリセルにおいて、前記メモリトランジスタのソースとドレイン間を導通状態とし、前記第１選択トランジスタのソースとドレイン間を非導通状態とし、前記第２選択トランジスタのゲート電極に印加される電圧に応じた出力電圧が、前記内部ノードから出力されることが好ましい。
　更に、上記何れかの特徴の不揮発性記憶装置は、行方向と列方向の内の少なくとも列方向に前記メモリセルを複数配置してなるメモリセルアレイを備え、
　同一列に配置された複数の前記メモリセルにおいて、前記メモリトランジスタのソースとドレインの内の前記第１及び第２選択トランジスタと接続していない他方が、列方向に延伸する共通のデータ信号線に接続し、前記第１選択トランジスタのソースとドレインの前記メモリトランジスタと接続していない他方が第１基準電圧線に接続し、前記第２選択トランジスタのソースとドレインの前記メモリトランジスタと接続していない他方が第２基準電圧線に接続していることを第４の特徴とする。
　更に、上記何れかの特徴の不揮発性記憶装置は、行方向と列方向の内の少なくとも行方向に前記メモリセルを複数配置してなるメモリセルアレイを備え、
　同一行に配置された複数の前記メモリセルにおいて、前記メモリトランジスタの前記ゲート電極が共通の行方向に延伸する第１制御線に接続し、前記第１選択トランジスタの前記ゲート電極が共通の行方向に延伸する第２制御線に接続し、前記第２選択トランジスタの前記ゲート電極が共通の行方向に延伸する第３制御線に接続し、前記第１選択トランジスタのソースとドレインの前記メモリトランジスタと接続していない他方が共通の第１基準電圧線に接続し、前記第２選択トランジスタのソースとドレインの前記メモリトランジスタと接続していない他方が共通の第２基準電圧線に接続していることを第５の特徴とする。
　更に、上記第４または第５の特徴の不揮発性記憶装置は、各行の前記第１制御線が相互に接続されていることを第６の特徴とする。
　更に、上記第４の特徴の不揮発性記憶装置は、各行の前記第１制御線が相互に接続され、各行の前記第３制御線が相互に接続されていることを第７の特徴とする。
　更に、上記第５の特徴の不揮発性記憶装置は、同一行の前記メモリセルに接続する前記第１制御線と前記第２制御線が同じ制御信号線であることを第８の特徴とする。
　更に、上記第４乃至第８の何れかの特徴の不揮発性記憶装置は、前記第１基準電圧線と前記第２基準電圧線が同じ基準電圧線であることを第９の特徴とする。
　上記第１の特徴の不揮発性記憶装置によれば、書き込み動作時に第１選択トランジスタに書き込み電流が流れることで、仮に第１選択トランジスタが劣化して電流電圧特性が変動しても、例えば、オン電流等が変動しても、第２選択トランジスタは、非導通状態で電流が流れないため、同じような劣化は生じない。従って、読み出し動作時に、劣化の可能性のある第１選択トランジスタを使用せず、劣化していない第２選択トランジスタを使用することで、第１選択トランジスタの劣化の影響のない読み出し動作が可能となる。この結果、第１選択トランジスタの劣化による読み出し動作マージンの低下を防止できる。
本発明の不揮発性記憶装置を構成するメモリセルの等価回路図 図１に示すメモリセルを構成するトランジスタの素子構造を模式的に示す断面図 図１に示すメモリセルを構成するトランジスタの上面のレイアウト例を模式的に示すレイアウト図 メモリトランジスタの書き込み動作時に各端子への電圧印加方法の一例を４パターンに分けて模式的に示す電圧波形図 メモリトランジスタの書き込み動作前後におけるドレイン・ソース間電流比のゲート・ソース間電圧に対する依存性を示す電流電圧特性図 第２状態にあるメモリトランジスタのドレイン・ソース間の電流電圧特性及び抵抗特性を示す図 書き込み動作時における図１に示すメモリセルに対する第１の電圧印加状態を示す図 書き込み動作時における図１に示すメモリセルに対する第２の電圧印加状態を示す図 読み出し動作時における図１に示すメモリセルに対する第３の電圧印加状態を示す図 読み出し動作時における図１に示すメモリセルに対する第４の電圧印加状態を示す図 メモリトランジスタに対する書き込み動作の前後における第１選択トランジスタのゲート・ソース間電圧とドレイン・ソース間電流間の電流電圧特性の変化を示す図 本発明の不揮発性記憶装置の第２実施形態に係るメモリセルアレイ及び周辺回路の一構成例を模式的に示す回路ブロック図 本発明の不揮発性記憶装置の第２実施形態に係るメモリセルアレイ及び周辺回路の他の構成例を模式的に示す回路ブロック図 本発明の不揮発性記憶装置の第３実施形態に係るメモリセルアレイ及び周辺回路の一構成例を模式的に示す回路ブロック図 本発明の不揮発性記憶装置の第３実施形態に係るメモリセルアレイ及び周辺回路の他の構成例を模式的に示す回路ブロック図 本発明の不揮発性記憶装置の第４実施形態に係るメモリセルアレイ及び周辺回路の一構成例を模式的に示す回路ブロック図 本発明の不揮発性記憶装置の第４実施形態に係るメモリセルアレイ及び周辺回路の他の構成例を模式的に示す回路ブロック図 本発明の不揮発性記憶装置の第５実施形態に係るメモリセルアレイ及び周辺回路の一構成例を模式的に示す回路ブロック図 本発明の不揮発性記憶装置の第５実施形態に係るメモリセルアレイ及び周辺回路の他の構成例を模式的に示す回路ブロック図 本発明の不揮発性記憶装置の第６実施形態に係る回路セルの構成を示す等価回路図 図２０に示す回路セルに対するインバータモード、メモリプログラムモード、及び、ＲＯＭモードにおける電圧印加状態を示す図 図２０に示す回路セルに対するインバータモード、メモリプログラムモード、及び、ＲＯＭモードにおける電圧印加状態及び出力端子の出力レベルを示す一覧表 本発明の不揮発性記憶装置を備えた液晶表示装置の一構成例を模式的に示す概略ブロック図 図２３に示す液晶表示装置で用いられる画素回路の一構成例を示す等価回路図 図１に示すメモリセルを構成するトランジスタの他の素子構造を模式的に示す断面図 図１に示すメモリセルを構成するトランジスタの他の２つの素子構造を模式的に示す断面図 図１に示すメモリセルを構成するトランジスタの他の素子構造を模式的に示す断面図及び上面のレイアウト例を模式的に示すレイアウト図
　以下に、本発明に係る不揮発性記憶装置（以下、適宜「本記憶装置」と称す）の実施形態について、図面を参照して詳細に説明する。尚、素子構造を示す図面では、説明の都合上、要部を強調して示すこととし、素子各部の寸法比と実際の寸法比とは必ずしも一致しない場合がある。
　〈第１実施形態〉
　図１に、本記憶装置で使用するメモリセルの等価回路を示す。メモリセル１は、メモリトランジスタＱｍと第１選択トランジスタＱ１と第２選択トランジスタＱ２を夫々１つずつ備えて構成される。本実施形態では、各トランジスタＱｍ，Ｑ１，Ｑ２は、同じトランジスタ構造を有するｎチャネル型の薄膜トランジスタ（ＴＦＴ）である。図１に示すように、メモリセル１は、３つのノードＮ０，Ｎ１，Ｎ２と３つの制御ノードＮＣ０，ＮＣ１，ＮＣ２と１つの内部ノードＮ３を備える。メモリトランジスタＱｍのソースと第１及び第２選択トランジスタＱ１，Ｑ２の各ドレインが相互に接続して内部ノードＮ３を形成する。メモリトランジスタＱｍのドレインがノードＮ０を、第１選択トランジスタＱ１のソースがノードＮ１を、第２選択トランジスタＱ２のソースがノードＮ２を、夫々構成する。また、各トランジスタＱｍ，Ｑ１，Ｑ２の各ゲートが、制御ノードＮＣ０，ＮＣ１，ＮＣ２を順に構成する。
　図２に、各トランジスタＱｍ，Ｑ１，Ｑ２の素子構造の断面図を模式的に示す。図３に、各トランジスタＱｍ，Ｑ１，Ｑ２の上面のレイアウト例を示す。以下、各トランジスタＱｍ，Ｑ１，Ｑ２を纏めて、トランジスタＱと称す。尚、図３に示すレイアウト図は、各トランジスタＱｍ，Ｑ１，Ｑ２の何れか１つの代表例であり、また、チャネル長及びチャネル幅は例示であり、各トランジスタＱｍ，Ｑ１，Ｑ２のチャネル長及びチャネル幅は、後述するメモリセル１の書き込み動作及び読み出し動作が適正に実行されるように、各別に設定される。
　図２に示すように、トランジスタＱは、ガラス基板１０上に、ゲート電極１１、ゲート電極１１を覆うゲート絶縁膜１２、金属酸化物半導体層１３、ソース電極１４とドレイン電極１５、及び、チャネルエッチストッパ層１６を形成し、更にこれらの上にパッシベーション層１７を形成して構成され、ボトムゲート構造の薄膜トランジスタ（ＴＦＴ）と同様のトランジスタ構造を有する。
　ゲート絶縁膜１２上に形成される金属酸化物半導体層１３は、本実施形態において、アモルファス酸化物半導体の一種であるＩｎＧａＺｎＯｘを含んで構成されている。ＩｎＧａＺｎＯｘは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を主成分とするｎ型の金属酸化物半導体であり、低温で製膜可能という特徴を有する。金属酸化物半導体層１３における各金属元素の組成比は、ほぼＩｎ：Ｇａ：Ｚｎ＝１：１：１であるが、この組成比を基準として組成比が調整されても、後述するメモリ効果を奏する。ＩｎＧａＺｎＯｘの他、金属酸化物半導体層１３として、ＮｉＯ、ＳｎＯ２、ＴｉＯ２、ＶＯ２、Ｉｎ２Ｏ３、ＳｒＴｉＯ３等の酸化物半導体や、これらに種々の不純物を添加した酸化物半導体等が利用できる。
　ゲート電極１１、ソース電極１４、及び、ドレイン電極１５は、夫々、導電性のある材料で構成されている。ソース電極１４とドレイン電極１５は、相互に分離して金属酸化物半導体層１３の上面と接するように形成され、且つ、チャネルエッチストッパ層１６の一部を覆うように形成されている。チャネルエッチストッパ層１６は、ソース電極１４とドレイン電極１５をエッチングにより形成する際に、チャネル領域の金属酸化物半導体層１３がエッチングされないようにするためのストッパ膜である。本実施形態において、チャネルエッチストッパ層１６は、メモリトランジスタＱｍの後述する書き込み動作により拡散した金属酸化物半導体層１３中の酸素を吸収し、再び金属酸化物半導体層１３中に戻ることのないように固定するための酸素吸収層としての機能を有している。
　従って、チャネルエッチストッパ層１６は、通常の金属酸化物半導体ＴＦＴプロセスで使用される材料と同様であってよいが、書き込み動作時に金属酸化物半導体層１３から脱離した酸素を固定するために、酸素吸収率の高い材料であることが好ましい。例えば、ＳｉリッチのＣＶＤ酸化シリコン膜が好ましい。他に酸素吸収層としても利用可能なチャネルエッチストッパ層１６の材料として、窒化シリコン、酸窒化シリコン、Ａｌ２Ｏ３、ＭｎＯ、ＳｉＯＦ、ＳｉＯＣ、有機ポリマー、シリカ系絶縁膜などが挙げられる。
　以下に、トランジスタＱの製造方法の一例を説明する。
　先ず、ガラス基板１０上に、ゲート電極１１を形成する。具体的には、温度１００℃で、チタンをターゲット材料とするスパッタ法による成膜と、アルミニウムをターゲットとするスパッタ法による成膜とを切り替えながら行い、膜厚５０ｎｍのチタン層、膜厚２００ｎｍのアルミニウム層、膜厚１００ｎｍのチタン層からなる積層膜を順に成膜する。その後、塩素ガスとアルゴンガスを用いたドライエッチングにより、ゲート電極の形成領域を除く領域の当該積層膜を除去する。
　次に、ゲート絶縁膜１２を、ゲート電極１１を覆うように形成する。本実施形態では、温度３００℃で、シラン（ＳｉＨ４）ガスと一酸化二窒素（Ｎ２Ｏ）ガスを供給しながら、ＣＶＤ法による成膜を行い、膜厚３００ｎｍの酸化シリコン膜を全面に形成する。
　次に、金属酸化物半導体層１３を形成する。具体的には、本実施形態では、スパッタ装置に酸素とアルゴンガスを供給し、ＩｎＧａＺｎＯｘターゲット（組成比Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４）を用いて膜厚２０ｎｍ～１５０ｎｍ程度のＩｎＧａＺｎＯｘ層を形成する。尚、組成比が上記以外のＩｎＧａＺｎＯｘをターゲットとして使用してもよい。その後、リン酸と硝酸と酢酸の混合エッチャントを用いたウェットエッチングを行い、金属酸化物半導体層１３の形成領域を除く領域のＩｎＧａＺｎＯｘ層を除去する。金属酸化物半導体層１３は、ソース電極１４と接触するソース領域と、ドレイン電極１５と接触するドレイン領域と、ソース領域とソース領域に挟まれ、ゲート絶縁膜１２を介してゲート電極１１と対向するチャネル領域の３つの領域で構成される。
　次に、チャンネルエッチストッパ層１６として、膜厚が１００～４００ｎｍの酸化シリコン膜をＣＶＤ法により形成後、図３に示す領域１６ａ内の酸化シリコン膜を取り除き、コンタクト開口部を形成する。
　次に、ソース電極１４及びドレイン電極１５を形成する。具体的には、ゲート電極１１の形成と同様、温度１００℃で、チタンをターゲット材料とするスパッタ法による成膜と、アルミニウムをターゲットとするスパッタ法による成膜とを切り替えながら行い、膜厚５０ｎｍのチタン層、膜厚２００ｎｍのアルミニウム層、膜厚１００ｎｍのチタン層からなる積層膜を順に成膜する。その後、塩素ガスとアルゴンガスを用いたドライエッチングにより、ソース電極１４とドレイン電極１５の形成領域を除く領域の当該積層膜を除去する。
　次に、パッシベーション層１７を形成する。本実施形態では、温度２００℃で、シラン（ＳｉＨ４）ガスと一酸化二窒素（Ｎ２Ｏ）ガスを供給しながら、ＣＶＤ法による成膜を行い、膜厚１５０ｎｍの酸化シリコン膜を全面に、トランジスタＱの形成領域を覆うように形成する。その後、温度３００℃の大気中でベークを行うことで、トランジスタＱが製造される。
　尚、上記の製造工程において、ゲート絶縁膜１２或いはパッシベーション層１７をエッチングする場合は、四フッ化メタン（ＣＦ４）と酸素を用いたドライエッチを行えばよい。尚、上記の製造工程における各膜の成膜条件は一例にすぎず、上記以外の成膜条件で成膜してもよい。
　トランジスタＱは、その製造後の初期状態では、ソース電極１４、ドレイン電極１５、ゲート電極１１の電圧印加状態に応じたトランジスタ動作を行うことのできる第１状態を示すが、ソース電極１４とドレイン電極１５の間に所定値以上の電流密度の電流を流すことにより、チャネル領域に発生するジュール熱により、導電体としてのオーミックな導電特性（抵抗特性）を示し、トランジスタとしての電流制御性が失われる第２状態に変化する。
　ここで、トランジスタＱの内のメモリトランジスタＱｍの状態を上記第１状態から上記第２状態へ遷移させる動作を書き込み動作とし、メモリトランジスタＱｍの状態が上記第１状態と上記第２状態の何れであるかを判別する動作を読み出し動作と規定する。
　また、以下の説明において、第１状態にあるトランジスタＱのオン状態及びオフ状態は、ゲート・ソース間電圧によって制御され、オン状態は、ドレイン・ソース間の導通状態（印加電圧に応じた電流が流れる状態）を、オフ状態は、ドレイン・ソース間の非導通状態（印加電圧に応じた電流が流れない状態）を、夫々意味する。尚、オン状態であっても、ドレイン・ソース間に電圧が印加されなければ電流は流れない。また、オフ状態であっても、ドレイン・ソース間に、オン状態で流れる電流より、例えば数桁以上小さな微小電流が流れることは許容される。
　次に、単体のメモリトランジスタＱｍに対する書き込み動作について説明する。以下の説明では、メモリトランジスタＱｍのソース（内部ノードＮ３）に所定の基準電圧Ｖｓｓを印加し、メモリトランジスタＱｍのドレイン（ノードＮ０）に所定の書き込みドレイン電圧Ｖｄｐを印加し、メモリトランジスタＱｍのゲート（制御ノードＮＣ０）に所定の書き込みゲート電圧Ｖｇｐを印加する場合を想定する。書き込みドレイン電圧Ｖｄｐの印加期間と、書き込みゲート電圧Ｖｇｐの印加期間の重複する期間を書き込み期間Ｔｐｐとする。図４に、メモリトランジスタＱｍの各端子に印加する電圧Ｖｄｐ，Ｖｇｐ，Ｖｓｐの電圧波形の一例を、４パターンに分けて模式的に示す。
　これにより、上記４パターンの何れであっても、メモリトランジスタＱｍのドレイン・ソース間には、電圧Ｖｄｓｐ（＝Ｖｄｐ－Ｖｓｐ）が印加され、メモリトランジスタＱｍのゲート・ソース間には、電圧Ｖｇｓｐ（＝Ｖｇｐ－Ｖｓｐ）が印加され、第１状態のモリトランジスタＱｍはオン状態となり、書き込み期間Ｔｐｐにおいて、ドレイン・ソース間には、書き込み電流Ｉｄｓｐが流れる。
　メモリトランジスタＱｍのドレイン・ソース間に書き込み電流Ｉｄｓｐが流れると、ドレイン・ソース間の電圧Ｖｄｓｐ（＝Ｖｄｐ－Ｖｓｐ）との積で表される書き込み電力Ｐｗ（＝Ｖｄｓｐ×Ｉｄｓｐ）が、金属酸化物半導体層１３のチャネル領域で消費され、当該書き込み電力Ｐｗに応じたジュール熱が発生して、当該チャネル領域が加熱される。当該ジュール熱による加熱によって、当該チャネル領域の金属酸化物半導体層１３の組成変化が誘起され、メモリトランジスタＱｍは第１状態から第２状態に変化する。
　ここで、基準電圧Ｖｓｓと書き込みゲート電圧Ｖｇｐが所与の場合、書き込みドレイン電圧Ｖｄｐが、（Ｖｇｐ－Ｖｔｈｍ）以上で、メモリトランジスタＱ１は飽和領域での駆動状態となり、書き込み電流Ｉｄｓｐは、下記の数１で近似的に与えられ、所与のゲート・ソース間電圧Ｖｇｓｐにおいて最大となる。
　（数１）
　Ｉｄｓｐ＝（１／２）×βｍ×（Ｖｇｓｐ－Ｖｔｈｍ）２
　βｍ＝μｍ×ＣＯＸｍ×Ｗｍ／Ｌｍ
　数１において、βｍ、Ｖｔｈｍ、μｍ、ＣＯＸｍ、Ｗｍ、Ｌｍは、夫々、メモリトランジスタＱｍのトランスコンダクタンス、閾値電圧、金属酸化物半導体１３の移動度、ゲート絶縁膜１２の静電容量、チャネル幅、チャネル長である。
　更に、所与の書き込み電圧Ｖｐｐに対して、Ｖｐｐ＝Ｖｇｐ＝Ｖｄｐとすることで、最大の書き込み電力Ｐｗが得られ、効率的な書き込み動作が可能となる。
　尚、上記書き込み電力Ｐｗは、チャネル領域における温度が、当該チャネル領域が溶断、または、金属酸化物半導体層１３を構成する元素のエレクトロマイグレーションにより断線する程度よりは十分に低温で、金属酸化物半導体層１３の化学組成比が変化するのに十分に高温の温度範囲（例えば、２００℃～９００℃）にまで上昇するように設定される。書き込み電流Ｉｄｓｐは、例えば、チャネル幅Ｗ当たりの電流密度が２０～１０００μＡ／μｍの範囲になるように、チャネル領域に流れる電流密度に応じて設定される。また、書き込み期間Ｔｐｐは、例えば、１０μ秒～５００ｍ秒の範囲で、上記条件を満たすように設定される。
　更に、予め基板温度を上昇させた状態で書き込み電圧Ｖｄｓｐを印加することで、温度上昇に必要な電力を削減でき、書き込みに必要な温度への到達速度を速くして、より高速に書き込みを行うことができる。また、より低電圧の書き込み電圧で書き込みを行うことができる。
　次に、単体のメモリトランジスタＱｍに対する読み出し動作について説明する。以下の説明では、メモリトランジスタＱｍのソース（内部ノードＮ３）に所定の基準電圧Ｖｓｒを印加し、メモリトランジスタＱｍのドレイン（ノードＮ０）に所定の読み出しドレイン電圧Ｖｄｒを印加し、メモリトランジスタＱｍのゲート（制御ノードＮＣ０）に所定の読み出しゲート電圧Ｖｇｒを印加する場合を想定する。これにより、メモリトランジスタＱｍのドレイン・ソース間には、電圧Ｖｄｓｒ（＝Ｖｄｒ－Ｖｓｒ）が印加され、メモリトランジスタＱｍのゲート・ソース間には、電圧Ｖｇｓｒ（＝Ｖｇｒ－Ｖｓｒ）が印加される。ここで、電圧Ｖｇｓｒ（＝Ｖｇｒ－Ｖｓｒ）を、メモリトランジスタＱｍが書き込み動作前の第１状態における閾値電圧Ｖｔｈｍより低電圧となるように設定する。この結果、メモリトランジスタＱｍが第１状態の場合、メモリトランジスタＱｍはオフ状態となり、ドレイン・ソース間には、電圧Ｖｄｓｒ（＝Ｖｄｒ－Ｖｓｒ）が印加されていても読み出し電流Ｉｄｓｒは流れないか、流れても非常に微小な値となる。これに対して、メモリトランジスタＱｍが第２状態の場合、メモリトランジスタＱｍのドレイン・ソース間の電流電圧特性は、読み出しゲート電圧Ｖｇｒに拘わらず、オーミックな抵抗特性を呈するため、ドレイン・ソース間には、電圧Ｖｄｓｒ（＝Ｖｄｒ－Ｖｓｒ）と当該抵抗特性に応じた読み出し電流Ｉｄｓｒが流れる。従って、メモリトランジスタＱｍのドレイン・ソース間に流れる読み出し電流Ｉｄｓｒの有無或いは大小を検知することで、メモリトランジスタＱｍが第１状態と第２状態の何れであるかを容易に判別することができる。
　図５に、メモリトランジスタＱｍのドレイン・ソース間に電圧Ｖｄｓｒを印加した際に流れる読み出し電流Ｉｄｓｒのゲート・ソース間電圧Ｖｇｓｒ（＝Ｖｇｒ－Ｖｓｒ）に対する依存性を、第１状態において流れる読み出し電流Ｉｄｓｒ１の第２状態において流れる読み出し電流Ｉｄｓｒ２に対する電流比（Ｉｄｓｒ１／Ｉｄｓｒ２）として示す。また、図６に、第２状態にあるメモリトランジスタＱｍのドレイン・ソース間の電流電圧特性及び抵抗特性を示す。尚、図５の縦軸は対数スケールで示され、図５の横軸及び図６の縦軸及び横軸は、夫々線形スケールで示されている。
　図５より明らかなように、メモリトランジスタＱｍが第１状態にある場合、チャネル領域内のキャリア濃度がゲート・ソース間電圧Ｖｇｓｒによって制御されるトランジスタ特性を示し、図５に示す電流比（Ｉｄｓｒ１／Ｉｄｓｒ２）の変化は、第１状態における読み出し電流Ｉｄｓｒ１のゲート電圧依存性を反映したものとなる。他方、メモリトランジスタＱｍが第２状態にある場合は、チャネル領域内のキャリア濃度が高い状態のまま維持され、ゲート・ソース間電圧Ｖｇｓｒによって制御されず、読み出し電流Ｉｄｓｒ２はゲート電極の電圧印加状態に拘わらずほぼ一定であり、ドレイン・ソース間の電流電圧特性はほぼ直線的なオーミックな抵抗特性を示す。
　図５の例では、ゲート・ソース間電圧Ｖｇｓｒが負電圧の場合に、第１状態にあるメモリトランジスタＱｍはオフ状態となるが、このとき、第１状態と第２状態との間で１０８程度の読み出し電流比が得られることが分かる。従って、メモリトランジスタＱｍが第１状態と第２状態の何れの状態にあるかを容易に判別することができる。
　以上のようにメモリトランジスタＱｍに対して書き込み動作及び読み出し動作を行うことで、メモリトランジスタＱｍは、例えば第１状態と第２状態に論理値“０”と“１”を夫々割り当て、２値情報を不揮発的に記憶するメモリ素子としての利用が可能になる。
　次に、図１に示すメモリトランジスタＱｍを備えたメモリセル１に対する書き込み動作と読み出し動作について説明する。
　本実施形態では、書き込み動作において、メモリトランジスタＱｍに対してのみ、上記第１状態から第２状態への状態遷移が生じ、第１及び第２選択トランジスタに対しては、当該状態遷移が生じないように、各トランジスタＱｍ，Ｑ１，Ｑ２の素子設計条件（チャネル幅、チャネル長、閾値電圧の内の少なくとも１つ）及び電圧印加条件を調整することで、メモリトランジスタＱｍを上記した不揮発性のメモリ素子として利用可能となる。書き込み動作及び読み出し動作の何れにおいても、第１及び第２選択トランジスタＱ１，Ｑ２は、夫々、第２状態に遷移することなく、第１状態に固定される。
　第１選択トランジスタＱ１は、書き込み動作の対象となるメモリセル１を選択する選択トランジスタとして、書き込み動作時にオン状態となり、読み出し動作時にはオフ状態となる。一方、第２選択トランジスタＱ２は、読み出し動作の対象となるメモリセル１を選択する選択トランジスタとして、読み出し動作時にオン状態となり、書き込み動作時にはオフ状態となる。
　図７に、書き込み動作時におけるメモリセル１に対する第１の電圧印加状態を示す。第１の電圧印加状態は、メモリトランジスタＱｍのドレイン（ノードＮ０）に書き込みドレイン電圧Ｖｄｐが印加され、メモリトランジスタＱｍのゲート（制御ノードＮＣ０）に第１の書き込みゲート電圧Ｖｇｐ１が印加され、第１及び第２選択トランジスタＱ１，Ｑ２のソース（ノードＮ１，Ｎ２）に基準電圧Ｖｓｓが印加され、第１選択トランジスタのゲート（制御ノードＮＣ１）に第２の書き込みゲート電圧Ｖｇｐ２が印加され、第２選択トランジスタのゲート（制御ノードＮＣ２）に第３の書き込みゲート電圧Ｖｇｐ３が印加され、メモリトランジスタＱｍのソース（内部ノードＮ３）が電圧Ｖｎ３になっている状態を示している。ここで、基準電圧Ｖｓｓを接地電圧（０Ｖ）とし、Ｖｄｐ＞Ｖｎ３＞０、Ｖｇｐ１＞Ｖｎ３＋Ｖｔｈｍ、Ｖｇｐ２＞Ｖｔｈ１、Ｖｇｐ３＜Ｖｔｈ２とする。尚、Ｖｔｈ１は第１選択トランジスタＱ１の閾値電圧であり、Ｖｔｈ２は第２選択トランジスタＱ２の閾値電圧である。
　上述のように、メモリトランジスタＱｍを飽メモリトランジスタＱｍ和領域で駆動し、最大の書き込み電力を得るために、書き込みドレイン電圧Ｖｄｐと第１の書き込みゲート電圧Ｖｇｐ１を同電圧とする。そうすると、メモリトランジスタＱｍを流れる書き込み電流Ｉｄｓｐは、上記数１を変形した下記の数２で与えられる。
　（数２）
　Ｉｄｓｐ＝（１／２）×βｍ×（Ｖｇｐ１－Ｖｎ３－Ｖｔｈｍ）２
　第１選択トランジスタＱ１は、第２の書き込みゲート電圧Ｖｇｐ２と内部ノードＮ３の電圧Ｖｎ３間の関係に応じて、下記の数３に示す飽和領域または下記の数４に示す線形領域での駆動状態となる。尚、何れの駆動状態でも、第１選択トランジスタＱ１のドレイン・ソース間には、数２に示す書き込み電流Ｉｄｓｐと同じ電流Ｉｄｓｐが流れる。
　（数３）
　Ｉｄｓｐ＝（１／２）×β１×（Ｖｇｐ２－Ｖｔｈ１）２
　但し、Ｖｎ３≧Ｖｇｐ２－Ｖｔｈ１
　（数４）
　Ｉｄｓｐ＝β１×｛（Ｖｇｐ２－Ｖｔｈ１）×Ｖｎ３－Ｖｎ３２／２｝
　但し、Ｖｎ３＜Ｖｇｐ２－Ｖｔｈ１
　数３及び数４におけるβ１は、第１選択トランジスタＱ１のトランスコンダクタンスで、（μ１×ＣＯＸ１×Ｗ１／Ｌ１）で与えられ、μ１、ＣＯＸ１、Ｗ１、Ｌ１は、夫々、第１選択トランジスタＱ１の金属酸化物半導体１３の移動度、ゲート絶縁膜１２の静電容量、チャネル幅、チャネル長である。
　数２のＩｄｓｐは、数３または数４のＩｄｓｐと等しいので、第２の書き込みゲート電圧Ｖｇｐ２と内部ノードＮ３の電圧Ｖｎ３との関係に応じて、数２と数３、または、数２と数４を解くことで、電圧Ｖｎ３が求まり、その電圧Ｖｎ３を数２に代入すると、書き込み電流Ｉｄｓｐが求まる。尚、数２～数４は、第１の電圧印加状態において書き込み電流Ｉｄｓｐと電圧Ｖｎ３が一意的に定まることを示すもので、上記数式を実際に解く必要はない。
　書き込み電流ＩｄｓｐとメモリトランジスタＱｍのドレイン・ソース間電圧（Ｖｄｐ－Ｖｎ３）の積がメモリトランジスタＱｍに対する書き込み電力Ｐｗとなる。そして、書き込み電力Ｐｗは、上述のように、チャネル領域における温度が、当該チャネル領域が溶断、または、金属酸化物半導体層１３を構成する元素のエレクトロマイグレーションにより断線する程度よりは十分に低温で、金属酸化物半導体層１３の化学組成比が変化するのに十分に高温の温度範囲（例えば、２００℃～９００℃）にまで上昇するように設定される。
　メモリトランジスタＱｍのチャネル領域における温度は、上述のように、金属酸化物半導体層１３の化学組成比が変化するのに十分な上記温度範囲にまで上昇する必要があるが、第１選択トランジスタＱ１のチャネル領域における温度は、ドレイン・ソース間に同じ書き込み電流Ｉｄｓｐが流れても、上記温度範囲にまで上昇しないように、第１選択トランジスタＱ１における消費電力（Ｉｄｓｐ×Ｖｎ３）を、上記書き込み電力Ｐｗより十分に小さく抑制する必要がある。さもなければ、第１選択トランジスタＱ１に対して、書き込み動作が起って、第１状態から第２状態に遷移してしまう。更に、メモリセル１に投入される電力が、メモリトランジスタＱｍと第１選択トランジスタＱ１に分散して、メモリトランジスタＱｍに対する効率的な書き込み動作が阻害される。従って、メモリトランジスタＱｍのドレイン・ソース間電圧Ｖｄｓｍ（＝Ｖｄｐ－Ｖｎ３）が、第１選択トランジスタＱ１のドレイン・ソース間電圧Ｖｄｓ１（＝Ｖｎ３）より十分に大きくなるように（例えば、２～１０倍程度）、メモリセル１のメモリトランジスタＱｍと第１選択トランジスタＱ１の各ノードＮ０，Ｎ１及び各制御ノードＮＣ０，ＮＣ１に対する電圧印加条件、或いは、当該電圧条件に加えて、メモリトランジスタＱｍと第１選択トランジスタＱ１の素子設計条件が調整される。
　メモリセル１に対する書き込み動作時の第２選択トランジスタＱ２のゲート（制御ノードＮＣ２）には、閾値電圧Ｖｔｈ２より低電圧の第３の書き込みゲート電圧Ｖｇｐ３が印加されるため、オフ状態に制御される。例えば、Ｖｔｈ２＞０の場合、Ｖｇｐ３＝Ｖｓｓ（０Ｖ）とする。この結果、第２選択トランジスタＱ２のドレイン・ソース間には、書き込み動作中に電流が流れることがないため、当該電流に起因するトランジスタ特性の劣化が生じず、当該特性劣化が、読み出し動作に与える影響を未然に回避することができる。尚、上記トランジスタ特性の劣化は、第２選択トランジスタＱ２のドレイン・ソース間に電流を流さないことで回避できるので、例えば、第２選択トランジスタＱ２がオン状態でも、第２選択トランジスタＱ２のソース（ノードＮ２）に基準電圧Ｖｓｓ（接地電圧）を印加せずにフローティング状態とすることでも、ドレイン・ソース間に電流を流さないようにでき、同様の効果を奏し得る。但し、書き込み動作時に第２選択トランジスタＱ２をオフ状態に制御することで、ノードＮ２を任意の電圧印加状態にでき、例えば、ノードＮ１と同電位にすることができ、更に、当該ノードＮ１、Ｎ２を短絡して１つのノードとすることも可能となる。更に、複数のメモリセル１を用いてメモリセルアレイを構成する場合に、ノードＮ２を共通の信号線に接続する回路構成を採用しても、書き込み動作時に第２選択トランジスタＱ２をオフ状態に制御することで、書き込み動作の対象となる選択メモリセルと書き込み動作の対象でない非選択メモリセルの各内部ノードＮ３間が、夫々のオフ状態の第２選択トランジスタＱ２によって非導通となるので、非選択メモリセルのメモリトランジスタＱｍが誤書き込みされることを回避できる。
　図８に、書き込み動作時におけるメモリセル１に対する第２の電圧印加状態を示す。但し、図８に示すメモリセル１では、各トランジスタＱｍ，Ｑ１，Ｑ２のドレインとソースが入れ替わり、メモリトランジスタＱｍのドレインと第１及び第２選択トランジスタＱ１，Ｑ２の各ソースが相互に接続して内部ノードＮ３を形成し、メモリトランジスタＱｍのソースがノードＮ０を、第１選択トランジスタＱ１のドレインがノードＮ１を、第２選択トランジスタＱ２のドレインがノードＮ２を、夫々構成するものとする。
　第２の電圧印加状態は、第１及び第２選択トランジスタのドレイン（ノードＮ１、Ｎ２）に書き込みドレイン電圧Ｖｄｐが印加され、メモリトランジスタＱｍのソース（ノードＮ０）に基準電圧Ｖｓｓが印加され、メモリトランジスタＱｍのゲート（制御ノードＮＣ０）に第１の書き込みゲート電圧Ｖｇｐ１が印加され、第１選択トランジスタのゲート（制御ノードＮＣ１）に第２の書き込みゲート電圧Ｖｇｐ２が印加され、第２選択トランジスタのゲート（制御ノードＮＣ２）に第３の書き込みゲート電圧Ｖｇｐ３が印加され、メモリトランジスタＱｍのドレイン（内部ノードＮ３）が電圧Ｖｎ３になっている状態を示している。ここで、基準電圧Ｖｓｓを接地電圧（０Ｖ）とし、Ｖｄｐ＞Ｖｎ３＞０、Ｖｇｐ１＞Ｖｔｈｍ、Ｖｇｐ２＞Ｖｎ３＋Ｖｔｈ１、Ｖｇｐ３＜Ｖｎ３＋Ｖｔｈ２とする。
　ここで、第１選択トランジスタＱ１を飽和領域で駆動し、書き込みドレイン電圧Ｖｄｐと第２の書き込みゲート電圧Ｖｇｐ２を同電圧とすると、第１選択トランジスタＱ１を流れる書き込み電流Ｉｄｓｐは、下記の数５で与えられる。
　（数５）
　Ｉｄｓｐ＝（１／２）×β１×（Ｖｇｐ２－Ｖｎ３－Ｖｔｈ１）２
　メモリトランジスタＱｍは、第１の書き込みゲート電圧Ｖｇｐ１と内部ノードＮ３の電圧Ｖｎ３間の関係に応じて、下記の数６に示す飽和領域または下記の数７に示す線形領域での駆動状態となる。尚、何れの駆動状態でも、メモリトランジスタＱｍのドレイン・ソース間には、数５に示す書き込み電流Ｉｄｓｐと同じ電流Ｉｄｓｐが流れる。
　（数６）
　Ｉｄｓｐ＝（１／２）×βｍ×（Ｖｇｐ１－Ｖｔｈｍ）２
　但し、Ｖｎ３≧Ｖｇｐ１－Ｖｔｈｍ
　（数７）
　Ｉｄｓｐ＝βｍ×｛（Ｖｇｐ１－Ｖｔｈｍ）×Ｖｎ３－Ｖｎ３２／２｝
　但し、Ｖｎ３＜Ｖｇｐ１－Ｖｔｈｍ
　数５のＩｄｓｐは、数６または数７のＩｄｓｐと等しいので、第１の書き込みゲート電圧Ｖｇｐ１と内部ノードＮ３の電圧Ｖｎ３との関係に応じて、数５と数６、または、数５と数７を解くことで、電圧Ｖｎ３が求まり、その電圧Ｖｎ３を数５に代入すると、書き込み電流Ｉｄｓｐが求まる。尚、数５～数７は、第２の電圧印加状態において書き込み電流Ｉｄｓｐと電圧Ｖｎ３が一意的に定まることを示すもので、上記数式を実際に解く必要はない。
　書き込み電流ＩｄｓｐとメモリトランジスタＱｍのドレイン・ソース間電圧（Ｖｎ３）の積がメモリトランジスタＱｍに対する書き込み電力Ｐｗとなる。そして、書き込み電力Ｐｗは、上述のように、チャネル領域における温度が、当該チャネル領域が溶断、または、金属酸化物半導体層１３を構成する元素のエレクトロマイグレーションにより断線する程度よりは十分に低温で、金属酸化物半導体層１３の化学組成比が変化するのに十分に高温の温度範囲（例えば、２００℃～９００℃）にまで上昇するように設定される。
　メモリトランジスタＱｍのチャネル領域における温度は、上述のように、金属酸化物半導体層１３の化学組成比が変化するのに十分な上記温度範囲にまで上昇する必要があるが、第１選択トランジスタＱ１のチャネル領域における温度は、ドレイン・ソース間に同じ書き込み電流Ｉｄｓｐが流れても、上記温度範囲にまで上昇しないように、第１選択トランジスタＱ１における消費電力（Ｉｄｓｐ×（Ｖｄｐ－Ｖｎ３））を、上記書き込み電力Ｐｗより十分に小さく抑制する必要がある。さもなければ、第１選択トランジスタＱ１に対して、書き込み動作が起って、第１状態から第２状態に遷移してしまう。更に、メモリセル１に投入される電力が、メモリトランジスタＱｍと第１選択トランジスタＱ１に分散して、メモリトランジスタＱｍに対する効率的な書き込み動作が阻害される。従って、メモリトランジスタＱｍのドレイン・ソース間電圧Ｖｄｓｍ（＝Ｖｎ３）が、第１選択トランジスタＱ１のドレイン・ソース間電圧Ｖｄｓ１（＝Ｖｄｐ－Ｖｎ３）より十分に大きくなるように（例えば、２～１０倍程度）、メモリセル１のメモリトランジスタＱｍと第１選択トランジスタＱ１の各ノードＮ０，Ｎ１及び各制御ノードＮＣ０，ＮＣ１に対する電圧印加条件、或いは、当該電圧条件に加えて、メモリトランジスタＱｍと第１選択トランジスタＱ１の素子設計条件が調整される。
　メモリセル１に対する書き込み動作時の第２選択トランジスタＱ２のゲート（制御ノードＮＣ２）には、内部ノードＮ３の電圧Ｖｎ３に閾値電圧Ｖｔｈ２を足した電圧（Ｖｎ３＋Ｖｔｈ２）より低電圧の第３の書き込みゲート電圧Ｖｇｐ３が印加されるため、オフ状態に制御される。書き込み動作時に第２選択トランジスタＱ２をオフ状態に制御することの効果及び利点等は、上述の第１の電圧印加状態の場合と同じであるので、重複する説明は省略する。
　書き込み動作時の第１の電圧印加状態と第２の電圧印加状態を比較すると、第１の電圧印加状態では、内部ノードＮ３の電圧Ｖｎ３をなるべく低くするのが好ましく、第２の電圧印加状態では、当該電圧Ｖｎ３をなるべく高くするのが好ましい。しかし、第２の電圧印加状態では、当該電圧Ｖｎ３は、第１選択トランジスタＱ１のゲート電圧Ｖｇｐ２（第２の書き込みゲート電圧）から第１選択トランジスタＱ１の閾値電圧Ｖｔｈ１を引いた電圧（Ｖｇｐ２－Ｖｔｈ１）より更に低電圧となるため、電圧Ｖｎ３と電圧（Ｖｄｐ－Ｖｎ３）との間の大小関係の制約は、第２の電圧印加状態より、第１の電圧印加状態が容易に実現でき好ましい。
　図９に、読み出し動作時におけるメモリセル１に対する第３の電圧印加状態を示す。第３の電圧印加状態は、メモリトランジスタＱｍのドレイン（ノードＮ０）に読み出しドレイン電圧Ｖｄｒが印加され、メモリトランジスタＱｍのゲート（制御ノードＮＣ０）に第１の読み出しゲート電圧Ｖｇｒ１が印加され、第１及び第２選択トランジスタＱ１，Ｑ２のソース（ノードＮ１，Ｎ２）に基準電圧Ｖｓｓが印加され、第１選択トランジスタのゲート（制御ノードＮＣ１）に第２の読み出しゲート電圧Ｖｇｒ２が印加され、第２選択トランジスタのゲート（制御ノードＮＣ２）に第３の読み出しゲート電圧Ｖｇｒ３が印加され、メモリトランジスタＱｍのソース（内部ノードＮ３）が電圧Ｖｎ３になっている状態を示している。ここで、基準電圧Ｖｓｓを接地電圧（０Ｖ）とし、Ｖｄｒ＞Ｖｎ３≧０、Ｖｇｒ１＜Ｖｎ３＋Ｖｔｈｍ、Ｖｇｒ２＜Ｖｔｈ１、Ｖｇｒ３＞Ｖｔｈ２とする。
　上記第３の電圧印加状態下では、単体のメモリトランジスタＱｍに対する読み出し動作と同様に、メモリトランジスタＱｍが第１状態の場合、メモリトランジスタＱｍはオフ状態となり、第２状態の場合、メモリトランジスタＱｍのドレイン・ソース間の電流電圧特性は、第１の読み出しゲート電圧Ｖｇｒ１に拘わらず、オーミックな抵抗特性を呈する。上述したように、第１選択トランジスタＱ１はオフ状態であり、第２選択トランジスタはオン状態である。第１及び第２選択トランジスタのオンオフは、書き込み動作時と逆転している。
　以上の結果、メモリトランジスタＱｍが第１状態でオフ状態の場合は、メモリセル１の内部ノードＮ３の電圧Ｖｎ３は、オン状態の第２選択トランジスタＱ２によって、基準電圧Ｖｓｓとなり、ノードＮ０とノードＮ２間には読み出し電流Ｉｄｓｒは流れない。一方、メモリトランジスタＱｍが第２状態で抵抗特性を示す場合は、当該第２状態の抵抗値をＲｍとすると、メモリトランジスタＱｍには、下記の数８に示す読み出し電流Ｉｄｓｒが流れる。また、第２選択トランジスタＱ２は、第３の読み出しゲート電圧Ｖｇｒ３と内部ノードＮ３の電圧Ｖｎ３間の関係に応じて、下記の数９に示す飽和領域または下記の数１０に示す線形領域での駆動状態となる。何れの駆動状態でも、第２選択トランジスタＱ２のドレイン・ソース間には、数８に示す読み出し電流Ｉｄｓｒと同じ電流Ｉｄｓｒが流れる。
　（数８）
　Ｉｄｓｒ＝（Ｖｄｒ－Ｖｎ３）／Ｒｍ
　（数９）
　Ｉｄｓｒ＝（１／２）×β２×（Ｖｇｒ３－Ｖｔｈ２）２
　但し、Ｖｎ３≧Ｖｇｒ３－Ｖｔｈ２
　（数１０）
　Ｉｄｓｒ＝β２×｛（Ｖｇｒ３－Ｖｔｈ２）×Ｖｎ３－Ｖｎ３２／２｝
　但し、Ｖｎ３＜Ｖｇｒ３－Ｖｔｈ２
　数９及び数１０におけるβ２は、第２選択トランジスタＱ２のトランスコンダクタンスで、（μ２×ＣＯＸ２×Ｗ２／Ｌ２）で与えられ、μ２、ＣＯＸ２、Ｗ２、Ｌ２は、夫々、第２選択トランジスタＱ２の金属酸化物半導体１３の移動度、ゲート絶縁膜１２の静電容量、チャネル幅、チャネル長である。
　数８のＩｄｓｒは、数９または数１０のＩｄｓｒと等しいので、第３の読み出しゲート電圧Ｖｇｒ３と内部ノードＮ３の電圧Ｖｎ３との関係に応じて、数８と数９、または、数８と数１０を解くことで、電圧Ｖｎ３が求まり、その電圧Ｖｎ３を数８に代入すると、読み出し電流Ｉｄｓｒが求まる。尚、数８～数１０は、第３の電圧印加状態において読み出し電流Ｉｄｓｒと電圧Ｖｎ３が一意的に定まることを示すもので、上記数式を実際に解く必要はない。
　以上より、メモリトランジスタＱｍが第１状態でオフ状態の場合は、読み出し電流Ｉｄｓｒは流れず、内部ノードＮ３の電圧Ｖｎ３は基準電圧Ｖｓｓとなり、メモリトランジスタＱｍが第２状態で抵抗特性を示す場合は、数８に示す読み出し電流Ｉｄｓｒが流れ、内部ノードＮ３の電圧Ｖｎ３は、読み出しドレイン電圧ＶｄｒからメモリトランジスタＱｍでの電圧降下（Ｉｄｓｒ×Ｒｍ）を引いた電圧となる。従って、例えば、ノードＮ０において、読み出し電流Ｉｄｓｒの電流値を検知することで、或いは、内部ノードＮ３の電圧を検知することで、メモリトランジスタＱｍが第１状態と第２状態の何れであるかを判別することができる。
　更に、ノードＮ０に対する読み出しドレイン電圧Ｖｄｒの印加を、当該電圧Ｖｄｒの電圧源から、トランジスタや抵抗素子で構成される負荷回路を介して行う場合は、ノードＮ０において上記読み出し電流Ｉｄｓｒに応じた電圧降下が生じるため、ノードＮ０の電圧値は、読み出し電流Ｉｄｓｒの電流値に応じて変化する。よって、斯かる負荷回路がノードＮ０に接続されている場合は、ノードＮ０の電圧値を検知することによっても、メモリトランジスタＱｍが第１状態と第２状態の何れであるかを判別することができる。
　図１０に、読み出し動作時におけるメモリセル１に対する第４の電圧印加状態を示す。但し、図１０に示すメモリセル１では、書き込み動作時の第２の電圧印加状態と同様、各トランジスタＱｍ，Ｑ１，Ｑ２のドレインとソースが入れ替わり、メモリトランジスタＱｍのドレインと第１及び第２選択トランジスタＱ１，Ｑ２の各ソースが相互に接続して内部ノードＮ３を形成し、メモリトランジスタＱｍのソースがノードＮ０を、第１選択トランジスタＱ１のドレインがノードＮ１を、第２選択トランジスタＱ２のドレインがノードＮ２を、夫々構成するものとする。
　第４の電圧印加状態は、第１及び第２選択トランジスタのドレイン（ノードＮ１、Ｎ２）に読み出しドレイン電圧Ｖｄｒが印加され、メモリトランジスタＱｍのソース（ノードＮ０）に基準電圧Ｖｓｓが印加され、メモリトランジスタＱｍのゲート（制御ノードＮＣ０）に第１の読み出しゲート電圧Ｖｇｒ１が印加され、第１選択トランジスタのゲート（制御ノードＮＣ１）に第２の読み出しゲート電圧Ｖｇｒ２が印加され、第２選択トランジスタのゲート（制御ノードＮＣ２）に第３の読み出しゲート電圧Ｖｇｒ３が印加され、メモリトランジスタＱｍのドレイン（内部ノードＮ３）が電圧Ｖｎ３になっている状態を示している。ここで、基準電圧Ｖｓｓを接地電圧（０Ｖ）とし、Ｖｄｒ＞Ｖｎ３＞０、Ｖｇｒ１＜Ｖｔｈｍ、Ｖｇｒ２＜Ｖｎ３＋Ｖｔｈ１、Ｖｇｒ３＞Ｖｎ３＋Ｖｔｈ２とする。
　上記第４の電圧印加状態下では、上記第３の電圧印加状態、及び、単体のメモリトランジスタＱｍに対する読み出し動作と同様に、メモリトランジスタＱｍが第１状態の場合、メモリトランジスタＱｍはオフ状態となり、第２状態の場合、メモリトランジスタＱｍのドレイン・ソース間の電流電圧特性は、第１の読み出しゲート電圧Ｖｇｒ１に拘わらず、オーミックな抵抗特性を呈する。上述したように、第１選択トランジスタＱ１はオフ状態であり、第２選択トランジスタはオン状態である。
　以上の結果、メモリトランジスタＱｍが第１状態でオフ状態の場合は、メモリセル１の内部ノードＮ３の電圧Ｖｎ３は、オン状態の第２選択トランジスタＱ２によって、読み出しドレイン電圧Ｖｄｒとなり、ノードＮ０とノードＮ２間には読み出し電流Ｉｄｓｒは流れない。一方、メモリトランジスタＱｍが第２状態で抵抗特性を示す場合は、当該第２状態の抵抗値をＲｍとすると、メモリトランジスタＱｍには、下記の数１１に示す読み出し電流Ｉｄｓｒが流れる。また、第２選択トランジスタＱ２を飽和領域で駆動し、読み出しドレイン電圧Ｖｄｒと第３の読み出しゲート電圧Ｖｇｒ３を同電圧とすると、第２選択トランジスタＱ２を流れる読み出し電流Ｉｄｓｒは、下記の数１２で与えられる。
　（数１１）
　Ｉｄｓｒ＝Ｖｎ３／Ｒｍ
　（数１２）
　Ｉｄｓｒ＝（１／２）×β２×（Ｖｇｒ３－Ｖｎ３－Ｖｔｈ２）２
　数１１のＩｄｓｒは、数１２のＩｄｓｒと等しいので、数１１と数１２を解くことで、電圧Ｖｎ３が求まり、その電圧Ｖｎ３を数１１に代入すると、読み出し電流Ｉｄｓｒが求まる。尚、数１１及び数１２は、第４の電圧印加状態において読み出し電流Ｉｄｓｒと電圧Ｖｎ３が一意的に定まることを示すもので、上記数式を実際に解く必要はない。
　以上より、メモリトランジスタＱｍが第１状態でオフ状態の場合は、読み出し電流Ｉｄｓｒは流れず、内部ノードＮ３の電圧Ｖｎ３は読み出しドレイン電圧Ｖｄｒとなり、メモリトランジスタＱｍが第２状態で抵抗特性を示す場合は、数１１に示す読み出し電流Ｉｄｓｒが流れ、内部ノードＮ３の電圧Ｖｎ３は、メモリトランジスタＱｍでの電圧降下（Ｉｄｓｒ×Ｒｍ）と同電圧となる。従って、例えば、ノードＮ０において、読み出し電流Ｉｄｓｒの電流値を検知することで、或いは、内部ノードＮ３の電圧を検知することで、メモリトランジスタＱｍが第１状態と第２状態の何れであるかを判別することができる。
　更に、ノードＮ０に対する読み出しドレイン電圧Ｖｄｒの印加を、当該電圧Ｖｄｒの電圧源から、トランジスタや抵抗素子で構成される負荷回路を介して行う場合は、ノードＮ０において、上記読み出し電流Ｉｄｓｒに応じた電圧降下が生じるため、ノードＮ０の電圧値は、読み出し電流Ｉｄｓｒの電流値に応じて変化する。よって、斯かる負荷回路がノードＮ０に接続されている場合は、ノードＮ０の電圧値を検知することによっても、メモリトランジスタＱｍが第１状態と第２状態の何れであるかを判別することができる。
　次に、書き込み動作と読み出し動作の間で、第１及び第２選択トランジスタＱ１，Ｑ２を区別して使用することの利点について説明する。本実施形態では、メモリトランジスタＱｍ及び第１及び第２選択トランジスタＱ１，Ｑ２として、金属酸化物半導体の薄膜トランジスタを使用している。薄膜トランジスタは、一般的に、ドレイン・ソース間に大電流を流すと、薄膜トランジスタに特有のセルフヒーティング劣化現象により、閾値電圧の大幅な上昇と、それに伴うオン電流の低下等のトランジスタ特性の劣化が見られる。セルフヒーティング劣化現象は、薄膜トランジスタの基板が、ガラス基板等で形成され、単結晶Ｓｉ基板等と比較すると熱伝導性が悪いため、ドレイン・ソース間の電流による自己発熱が効果的に放熱されず、チャネル領域の温度上昇により、ゲート絶縁膜からの水素の離脱或いは電子の注入等が促進され閾値電圧が変動する現象である。
　従って、メモリセルトランジスタＱｍのドレイン・ソース間に書き込み電流を流して第１状態から第２状態に遷移させる場合に、同じ書き込み電流が、第１選択トランジスタＱ１にも流れるため、当該書き込み電流によって、薄膜トランジスタである第１選択トランジスタＱ１において、上述のセルフヒーティング劣化現象により閾値電圧が上昇する可能性がある。
　図１１に、書き込み動作に使用する第１選択トランジスタＱ１のゲート・ソース間電圧Ｖｇｓとドレイン・ソース間電流Ｉｄｓ間の電流電圧特性を、メモリトランジスタＱｍの書き込み動作の前後の２通りについて示す。書き込み動作によって、第１選択トランジスタＱ１の閾値電圧が、８Ｖ～９Ｖ程度増加し、同じゲート・ソース間電圧Ｖｇｓにおけるオン電流Ｉｄｓが低下していることが分かる。また、オフ状態でのドレイン・ソース間電流Ｉｄｓは、書き込み動作の前後で差が無く、特性の劣化は見られない。つまり、第１選択トランジスタＱ１の特性劣化は、オン状態での特性劣化である。
　従って、メモリセル１に第２選択トランジスタＱ２を設けずに、書き込み動作と読み出し動作の両方で、同じ第１選択トランジスタＱ１を使用し、仮に、書き込み動作によって、第１選択トランジスタＱ１の閾値電圧Ｖｔｈ１がΔＶｔｈだけ上昇したとすると、上記第３の電圧印加状態における数９及び数１０は、下記の数１３及び数１４のようになる。尚、数１３及び数１４のＶｔｈ１は、第１選択トランジスタＱ１の書き込み動作前の閾値電圧である。
　（数１３）
　Ｉｄｓｒ＝（１／２）×β１×（Ｖｇｒ２－Ｖｔｈ１－ΔＶｔｈ）２
　但し、Ｖｎ３≧Ｖｇｒ２－Ｖｔｈ１－ΔＶｔｈ
　（数１４）
　Ｉｄｓｒ＝β１×｛（Ｖｇｒ２－Ｖｔｈ１－ΔＶｔｈ）×Ｖｎ３－Ｖｎ３２／２｝
　但し、Ｖｎ３＜Ｖｇｒ２－Ｖｔｈ１－ΔＶｔｈ
　ここで、第３の電圧印加状態では、Ｖｇｒ３＞Ｖｔｈ２であったのが、第１選択トランジスタＱ１を読み出し動作でも使用する場合には、Ｖｇｒ２＞Ｖｔｈ１＋ΔＶｔｈとする必要がある。この場合、第１選択トランジスタＱ１の書き込み動作前の閾値電圧Ｖｔｈ１と第２選択トランジスタＱ２の閾値電圧Ｖｔｈ２は同じであるので、第１選択トランジスタＱ１を読み出し動作で使用する場合における第２の読み出しゲート電圧Ｖｇｒ２は、第３の電圧印加状態における第３の読み出しゲート電圧Ｖｇｒ３より、ΔＶｔｈだけ高く設定する必要が生じる。このことは、第４の電圧印加状態の読み出し動作に対する場合でも同様である。従って、第２の読み出しゲート電圧Ｖｇｒ２を、第３または第４電圧印加状態の読み出し動作と同様に設定すると、メモリセルトランジスタＱｍが第２状態にあるメモリセル１においては、第１選択トランジスタＱ１がオフ状態となり、読み出し電流Ｉｄｓｒが流れないため、同様に読み出し電流Ｉｄｓｒが流れないメモリセルトランジスタＱｍが第１状態にあるメモリセル１と判別することが不可能となり、正常な読み出し動作ができなくなる。また、メモリセルトランジスタＱｍが第２状態にあるメモリセル１において、第１選択トランジスタＱ１がオフ状態とならないためには、第２の読み出しゲート電圧Ｖｇｒ２を、第３または第４電圧印加状態の読み出し動作時の第３の読み出しゲート電圧Ｖｇｒ３より、ΔＶｔｈだけ高く設定する必要があり、高速且つ低電力での読み出し動作の障害となる。更に、上記閾値電圧の上昇は、メモリセル毎にバラツキが生じる可能性があり、第１選択トランジスタＱ１がオン状態であっても、オン電流にバラツキが生じて、読み出し動作マージンの低下を招く可能性がある。
　更に、書き込み動作と読み出し動作の両方で、同じ第１選択トランジスタＱ１を使用する場合に、上記特性劣化を生じないようにするには、書き込み電流を抑制する必要が生じ、メモリセルトランジスタＱｍの書き込み特性が低下する可能性がある。
　以上より、本実施形態のように、書き込み動作と読み出し動作の間で、第１及び第２選択トランジスタＱ１，Ｑ２を区別して使用し、読み出し動作時に第１選択トランジスタＱ１をオフ状態に制御することにより、上記読み出し動作時の問題が解消され、第１選択トランジスタＱ１の特性劣化の影響を受けずに、高速且つ低電力での読み出し動作が可能となる。更に、第１選択トランジスタＱ１は、書き込み動作時において、特性劣化を許容して書き込み電流を流すことができるため、メモリセルトランジスタＱｍの書き込み特性が低下するという問題も解消される。
　〈第２実施形態〉
　次に、図１に示すメモリセル１を、行方向及び列方向に夫々複数、マトリクス状に配置して構成されたメモリセルアレイ２１を備える本記憶装置２０について説明する。
　図１２に、本記憶装置２０の概略の回路ブロック構成を示す。図１２に示すように、本記憶装置２０は、メモリセルアレイ２１、制御回路２２、電圧発生回路２３、ビット線デコーダ２４、ワード線デコーダ２５、メモリゲート制御回路２６、及び、センスアンプ回路２７を備える。
　メモリセルアレイ２１は、メモリセル１を列方向にｍ個、行方向にｎ個、夫々配列して構成され、更に、行方向に延伸するｍ本のメモリゲート線ＭＧＬ１～ＭＧＬｍ（第１制御線に相当）、行方向に延伸するｍ本の第１ワード線ＷＰＬ１～ＷＰＬｍ（第２制御線に相当）、行方向に延伸するｍ本の第２ワード線ＷＲＬ１～ＷＲＬｍ（第３制御線に相当）、列方向に延伸するｎ本のビット線ＢＬ１～ＢＬｎ（データ信号線に相当）、及び、基準電圧線ＶＳＬを備える。尚、ｍ及びｎは夫々２以上の整数である。
　メモリゲート線ＭＧＬ１～ＭＧＬｍの夫々は、対応する行に配置されたｎ個のメモリセル１のメモリトランジスタＱｍの各ゲート（制御ノードＮＣ０）に共通に接続する。第１ワード線ＷＰＬ１～ＷＰＬｍの夫々は、対応する行に配置されたｎ個のメモリセル１の第１選択トランジスタＱ１の各ゲート（制御ノードＮＣ１）に共通に接続する。第２ワード線ＷＲＬ１～ＷＲＬｍの夫々は、対応する行に配置されたｎ個のメモリセル１の第２選択トランジスタＱ２の各ゲート（制御ノードＮＣ２）に共通に接続する。ビット線ＢＬ１～ＢＬｎの夫々は、対応する列に配置されたｍ個のメモリセル１のメモリトランジスタＱｍの各ドレイン（ノードＮ０）に共通に接続する。基準電圧線ＶＳＬは、全てのメモリセル１の第１及び第２選択トランジスタＱ１，Ｑ２の各ソース（ノードＮ１，Ｎ２）に共通に接続する。本実施形態では、基準電圧線ＶＳＬには、基準電圧Ｖｓｓ（例えば、接地電圧（０Ｖ））が、書き込み動作及び読み出し動作を通じて常時供給される。
　ところで、図１２に示すメモリセルアレイ２１の構成は、第１実施形態で説明した書き込み動作時の第１の電圧印加状態と読み出し動作時の第３の電圧印加状態を想定している。つまり、第１及び第３の電圧印加状態において、各動作の対象となっている選択メモリセル１のメモリトランジスタＱｍのドレイン（ノードＮ０）に接続するビット線ＢＬ（ビット線ＢＬ１～ＢＬｎの総称）に、書き込みドレイン電圧Ｖｄｐ或いは読み出しドレイン電圧Ｖｄｒが印加される場合を想定している。
　尚、第１実施形態で説明した書き込み動作時の第２の電圧印加状態と読み出し動作時の第４の電圧印加状態を想定した場合は、上述の通り、各メモリセル１において、メモリトランジスタＱｍのソースがノードＮ０を、第１選択トランジスタＱ１のドレインがノードＮ１を、第２選択トランジスタＱ２のドレインがノードＮ２を、夫々構成する。そして、図１３に示すように、ビット線ＢＬ０～ＢＬｎの夫々は、対応する列に配置されたｍ個のメモリセル１の第１及び第２選択トランジスタＱ１，Ｑ２の各ソース（ノードＮ１，Ｎ２）に共通に接続し、基準電圧線ＶＳＬは、全てのメモリセル１のメモリトランジスタＱｍのソース（ノードＮ０）に共通に接続する。メモリゲート線ＭＧＬ（メモリゲート線ＭＧＬ１～ＭＧＬｍの総称）、第１ワード線ＷＰＬ（第１ワード線ＷＰＬ１～ＷＰＬｍの総称）、及び、第２ワード線ＷＲＬ（第２ワード線ＷＲＬ１～ＷＲＬｍの総称）の接続は、上述の第１及び第３の電圧印加状態の場合と同じである。
　制御回路２２は、メモリセルアレイ２１内のメモリセル１の書き込み動作及び読み出し動作の制御を行う。具体的には、制御回路２２はアドレス線（図示せず）から入力されたアドレス信号、データ線から入力されたデータ入力、制御信号線から入力された制御入力信号に基づいて、電圧発生回路２３、ビット線デコーダ２４、ワード線デコーダ２５、メモリゲート制御回路２６、及び、センスアンプ回路２７を制御する。
　電圧発生回路２３は、書き込み動作及び読み出し動作において、動作対象のメモリセル１を選択するために必要な選択ゲート電圧、及び、動作対象としない非選択のメモリセル１に印加するための非選択ゲート電圧を発生し、ワード線デコーダ２５とメモリゲート制御回路２６に供給する。また、動作対象として選択されたメモリセル１の書き込み及び読み出しに必要なビット線電圧を発生し、ビット線デコーダ２４に供給する。
　選択ゲート電圧は、第１実施形態で説明した書き込み動作時の第１乃至第３の書き込みゲート電圧Ｖｇｐ１，Ｖｇｐ２，Ｖｇｐ３、読み出し動作時の第１乃至第３の読み出しゲート電圧Ｖｇｒ１，Ｖｇｒ２，Ｖｇｒ３が相当する。また、ビット線電圧は、第１実施形態で説明した書き込み動作時の書き込みドレイン電圧Ｖｄｐ、及び、読み出し動作時の読み出しドレイン電圧Ｖｄｒが相当する。
　各制御ノードＮＣ０～ＮＣ２に印加する書き込み動作時の非選択ゲート電圧は、各制御ノードＮＣ０～ＮＣ２に印加する読み出し動作時の選択ゲート電圧Ｖｇｒ１，Ｖｇｒ２，Ｖｇｒ３をそのまま流用することができる。制御ノードＮＣ０に印加する読み出し動作時の非選択ゲート電圧は、制御ノードＮＣ０に印加する読み出し動作時の選択ゲート電圧Ｖｇｒ１をそのまま使用できる。つまり、読み出し動作時には、全ての制御ノードＮＣ０に同じ第１の読み出しゲート電圧Ｖｇｒ１が印加される。制御ノードＮＣ１，ＮＣ２に印加する読み出し動作時の非選択ゲート電圧は、制御ノードＮＣ１，ＮＣ２に印加する書き込み動作時の選択ゲート電圧Ｖｇｐ２，Ｖｇｐ３をそのまま流用することができる。尚、書き込み動作時においても、全ての制御ノードＮＣ０に同じ第１の書き込みゲート電圧Ｖｇｐ１を印加するようにしても構わない。
　ビット線デコーダ２４は、書き込み動作時及び読み出し動作時において、動作対象のメモリセル１のアドレスが指定されると、当該アドレスに対応する１本または複数本のビット線ＢＬを選択し、選択されたビット線ＢＬに書き込みドレイン電圧Ｖｄｐまたは読み出しドレイン電圧Ｖｄｒを印加する。尚、非選択のビット線ＢＬには、非選択ビット線電圧（例えば、基準電圧Ｖｓｓ）を印加する。
　ワード線デコーダ２５は、書き込み動作時及び読み出し動作時において、各動作対象のメモリセルのアドレスが指定されると、動作の種類に応じて、当該アドレスに対応する書き込み動作用の第１ワード線ＷＰＬ、及び、読み出し動作用の第２ワード線ＷＲＬの選択及び非選択を行う。具体的には、書き込み動作時には、選択された１本の第１ワード線ＷＰＬに、選択第１ワード線電圧として、上述の第２の書き込みゲート電圧Ｖｇｐ２を印加し、残りの（ｍ－１）本の非選択の第１ワード線ＷＰＬに、非選択第１ワード線電圧として、上述の第２の読み出しゲート電圧Ｖｇｒ２を印加し、全ての第２ワード線ＷＲＬに、非選択第２ワード線電圧として、上述の第３の書き込みゲート電圧Ｖｇｐ３を印加する。また、読み出し動作時には、選択された１本の第２ワード線ＷＲＬに、選択第２ワード線電圧として、上述の第３の読み出しゲート電圧Ｖｇｒ３を印加し、残りの（ｍ－１）本の非選択の第２ワード線ＷＲＬに、非選択第２ワード線電圧として、上述の第３の書き込みゲート電圧Ｖｇｐ３を印加し、全ての第１ワード線ＷＰＬに、非選択第１ワード線電圧として、上述の第２の読み出しゲート電圧Ｖｇｒ２を印加する。
　メモリゲート制御回路２６は、書き込み動作時において、書き込み動作対象のメモリセルのアドレスが指定されると、当該アドレスに対応する１本のメモリゲート線ＭＧＬを選択し、選択されたメモリゲート線ＭＧＬに、選択メモリゲート線電圧として、上述の第１の書き込みゲート電圧Ｖｇｐ１を印加し、残りの（ｍ－１）本の非選択のメモリゲート線ＭＧＬに、非選択メモリゲート線電圧として、上述の第１の読み出しゲート電圧Ｖｇｒ１を印加する。尚、書き込み動作時に、全てのメモリゲート線ＭＧＬに対して、上述の第１の書き込みゲート電圧Ｖｇｐ１を印加してもよい。また、メモリゲート制御回路２６は、読み出し動作時において、全てのメモリゲート線ＭＧＬに対して、上述の第１の読み出しゲート電圧Ｖｇｒ１を印加する。
　センスアンプ回路２７は、ビット線デコーダ２４を介して、選択されたビット線ＢＬから選択されたメモリセル１に流れる読み出し電流Ｉｄｓｒを検知して、選択されたメモリセル１のメモリトランジスタＱｍが第１状態と第２状態の何れであるかを判別する。センスアンプ回路２７は、選択されるビット線ＢＬの本数と同数のセンスアンプを備えて構成される。尚、センスアンプ回路２７を構成するセンスアンプは、読み出し電流Ｉｄｓｒを直接検知する電流センス式のセンスアンプではなく、読み出し電流Ｉｄｓｒに応じて変化するビット線ＢＬまたはビット線デコーダ２４等の読み出し電流Ｉｄｓｒの電流経路上のノード電圧を検知する電圧センス式のセンスアンプであってもよい。更に、センスアンプ回路２７は、ビット線デコーダ２４を介して選択されたビット線ＢＬと接続される回路構成に代えて、基準電圧線ＶＳＬを列毎に独立して設け、当該列単位の基準電圧線ＶＳＬに接続される回路構成であってもよい。
　上記の図１２または図１３に示す回路構成によって、書き込み動作時には、選択されたメモリセル１が、第１実施形態で説明した第１または第２の電圧印加状態となり、当該選択メモリセル１内のメモリトランジスタＱ１が第１状態から第２状態に遷移する。非選択行のメモリセル１は、第１選択トランジスタＱ１のゲートに非選択第１ワード線電圧である第２の読み出しゲート電圧Ｖｇｒ２（Ｖｇｒ２＜Ｖｔｈ１、または、Ｖｇｒ２＜Ｖｎ３＋Ｖｔｈ１）が印加され、第２選択トランジスタＱ２のゲートに非選択第２ワード線電圧である第３の書き込みゲート電圧Ｖｇｐ３（Ｖｇｐ３＜Ｖｔｈ２、または、Ｖｇｐ３＜Ｖｎ３＋Ｖｔｈ２）が印加され、第１及び第２選択トランジスタＱ１，Ｑ２の両方がオフ状態となり、メモリトランジスタＱ１には書き込み電流Ｉｄｓｐが流れず、メモリトランジスタＱ１の第１または第２状態が、そのまま維持される。更に、非選択列のメモリセル１は、非選択のビット線ＢＬに基準電圧線ＶＳＬと同じ基準電圧Ｖｓｓが印加されるため、選択行であってもメモリトランジスタＱ１には書き込み電流Ｉｄｓｐが流れず、メモリトランジスタＱ１の第１または第２状態が、そのまま維持される。
　更に、上記の図１２または図１３に示す回路構成によって、読み出し動作時には、選択されたメモリセル１が、第１実施形態で説明した第３または第４の電圧印加状態となり、当該選択メモリセル１内のメモリトランジスタＱ１が第１状態であれば、選択されたビット線ＢＬからメモリセル１に読み出し電流Ｉｄｓｒが流れず、第２状態であれば、選択されたビット線ＢＬからメモリセル１に読み出し電流Ｉｄｓｒが流れる。非選択行のメモリセル１は、第１選択トランジスタＱ１のゲートに非選択第１ワード線電圧である第２の読み出しゲート電圧Ｖｇｒ２（Ｖｇｒ２＜Ｖｔｈ１、または、Ｖｇｒ２＜Ｖｎ３＋Ｖｔｈ１）が印加され、第２選択トランジスタＱ２のゲートに非選択第２ワード線電圧である第３の書き込みゲート電圧Ｖｇｐ３（Ｖｇｐ３＜Ｖｔｈ２、または、Ｖｇｐ３＜Ｖｎ３＋Ｖｔｈ２）が印加され、第１及び第２選択トランジスタＱ１，Ｑ２の両方がオフ状態となり、メモリトランジスタＱ１の状態に関係なく、選択されたビット線ＢＬから非選択行のメモリセル１を介して読み出し電流Ｉｄｓｐが流れることはない。更に、非選択列のメモリセル１は、非選択のビット線ＢＬに基準電圧線ＶＳＬと同じ基準電圧Ｖｓｓが印加されるため、選択行であってもメモリトランジスタＱ１には読み出し電流Ｉｄｓｐが流れない。また、本実施形態では、非選択のビット線ＢＬに仮に何らかの電流が流れたとしても、非選択のビット線ＢＬとセンスアンプ回路２７間が分離されているため、非選択のビット線ＢＬに流れる電流がセンスアンプ回路２７で検知されることはない。
　尚、制御回路２２、電圧発生回路２３、ビット線デコーダ２４、ワード線デコーダ２５、メモリゲート制御回路２６、及び、センスアンプ回路２７の詳細な回路構成、デバイス構造、並びに、製造方法については、公知の回路構成を用いて実現可能であり、公知の半導体製造技術を用いて作製が可能であるので説明を割愛する。
　本記憶装置２０は、メモリセル１が低電流・低電圧で書き込みが可能であることにより、低消費電力であり、小型化が容易である。
　次に、第２実施形態の本記憶装置２０の変形例として、図１に示すメモリセル１を、行方向及び列方向の何れか１方向に複数配置した、１行または１列のメモリセルアレイを備えた本記憶装置３０，４０，５０について、第３乃至第５実施形態で説明する。尚、第３乃至第５実施形態では、本記憶装置３０，４０，５０は、表示装置、データ処理装置、或いは、ロジック回路装置等の周辺回路に配置して使用する比較的小容量の不揮発性記憶装置として使用する場合を想定する。
　〈第３実施形態〉
　第３実施形態では、図１に示すメモリセル１を、行方向に複数配置して構成されたメモリセルアレイ３１を備える本記憶装置３０について説明する。図１４に、本記憶装置３０の概略の回路ブロック構成を示す。図１４に示すように、本記憶装置３０は、メモリセルアレイ３１、制御回路３２、電圧発生回路３３、ビット線デコーダ３４、及び、センスアンプ回路３７を備える。
　メモリセルアレイ３１は、メモリセル１を行方向にｎ個配列して構成され、更に、行方向に延伸する１本のメモリゲート線ＭＧＬ、行方向に延伸する１本の第１ワード線ＷＰＬ、行方向に延伸する１本の第２ワード線ＷＲＬ、列方向に延伸するｎ本のビット線ＢＬ０～ＢＬｎ、及び、基準電圧線ＶＳＬを備える。メモリセルアレイ３１は、第２実施形態のｍ行×ｎ列のメモリセルアレイ２１の１行分に相当する。
　第３実施形態では、メモリゲート線ＭＧＬ、第１ワード線ＷＰＬ、第２ワード線ＷＲＬは夫々１本であるので、第２実施形態のような行選択機能を備えたワード線デコーダ２５及びメモリゲート制御回路２６は不要であり、メモリゲート線ＭＧＬ、第１ワード線ＷＰＬ、第２ワード線ＷＲＬへの各信号電圧は制御回路３２から供給される。ビット線デコーダ３４、及び、センスアンプ回路３７は、第２実施形態のビット線デコーダ２４、及び、センスアンプ回路２７と同じであるので、重複する説明は省略する。
　制御回路３２は、メモリセルアレイ３１内のメモリセル１の書き込み動作及び読み出し動作の制御を行う。具体的には、制御回路３２はアドレス線（図示せず）から入力されたアドレス信号、データ線から入力されたデータ入力、制御信号線から入力された制御入力信号に基づいて、電圧発生回路３３、ビット線デコーダ３４、及び、センスアンプ回路３７を制御するとともに、メモリゲート線ＭＧＬ、第１ワード線ＷＰＬ、第２ワード線ＷＲＬへの各信号電圧の供給を行う。
　電圧発生回路３３は、書き込み動作及び読み出し動作において、第１実施形態で説明した書き込み動作時の第１乃至第３の書き込みゲート電圧Ｖｇｐ１，Ｖｇｐ２，Ｖｇｐ３、読み出し動作時の第１乃至第３の読み出しゲート電圧Ｖｇｒ１，Ｖｇｒ２，Ｖｇｒ３を発生し、制御回路３２に供給する。また、動作対象として選択されたメモリセル１の書き込み及び読み出しに必要なビット線電圧を発生し、ビット線デコーダ２４に供給する。ビット線電圧は、第１実施形態で説明した書き込み動作時の書き込みドレイン電圧Ｖｄｐ、及び、読み出し動作時の読み出しドレイン電圧Ｖｄｒが相当する。
　制御回路３２は、書き込み動作時には、メモリゲート線ＭＧＬに第１の書き込みゲート電圧Ｖｇｐ１を印加し、第１ワード線ＷＰＬに第２の書き込みゲート電圧Ｖｇｐ２を印加し、第２ワード線ＷＲＬに第３の書き込みゲート電圧Ｖｇｐ３を印加し、また、読み出し動作時には、メモリゲート線ＭＧＬに第１の読み出しゲート電圧Ｖｇｒ１を印加し、第１ワード線ＷＰＬに第２の読み出しゲート電圧Ｖｇｒ２を印加し、第２ワード線ＷＲＬに第３の読み出しゲート電圧Ｖｇｒ３を印加する。
　ところで、図１４に示すメモリセルアレイ３１の構成は、第１実施形態で説明した書き込み動作時の第１の電圧印加状態と読み出し動作時の第３の電圧印加状態を想定している。尚、第１実施形態で説明した書き込み動作時の第２の電圧印加状態と読み出し動作時の第４の電圧印加状態を想定した場合は、上述の通り、各メモリセル１において、メモリトランジスタＱｍのソースがノードＮ０を、第１選択トランジスタＱ１のドレインがノードＮ１を、第２選択トランジスタＱ２のドレインがノードＮ２を、夫々構成する。そして、図１５に示すように、ビット線ＢＬ０～ＢＬｎの夫々は、対応する列のメモリセル１の第１及び第２選択トランジスタＱ１，Ｑ２の各ソース（ノードＮ１，Ｎ２）に接続し、基準電圧線ＶＳＬは、全てのメモリセル１のメモリトランジスタＱｍのソース（ノードＮ０）に共通に接続する。
　〈第４実施形態〉
　第４実施形態では、図１に示すメモリセル１を、列方向に複数配置して構成されたメモリセルアレイ４１を備える本記憶装置４０について説明する。図１６に、本記憶装置４０の概略の回路ブロック構成を示す。図１６に示すように、本記憶装置４０は、メモリセルアレイ４１、制御回路４２、電圧発生回路４３、ワード線デコーダ４５、メモリゲート制御回路４６、及び、センスアンプ回路４７を備える。
　メモリセルアレイ４１は、メモリセル１を列方向にｍ個配列して構成され、更に、行方向に延伸するｍ本のメモリゲート線ＭＧＬ１～ＭＧＬｍ、行方向に延伸するｍ本の第１ワード線ＷＰＬ１～ＷＰＬｍ、行方向に延伸するｍ本の第２ワード線ＷＲＬ１～ＷＲＬｍ、列方向に延伸する１本のビット線ＢＬ、及び、基準電圧線ＶＳＬを備える。尚、本第４実施形態では、各メモリゲート線ＭＧＬ１～ＭＧＬｍは１本のメモリゲート線ＭＧＬに纏められ、メモリゲート制御回路４６に接続する。メモリセルアレイ４１は、第２実施形態のｍ行×ｎ列のメモリセルアレイ２１の１列分に相当する。
　第４実施形態では、ビット線ＢＬは１本であるので、第２実施形態のような列選択機能を備えたビット線デコーダ２４は不要であり、ビット線電圧である書き込みドレイン電圧Ｖｄｐ及び読み出しドレイン電圧Ｖｄｒは制御回路３２からビット線ＢＬへ印加される。電圧発生回路４３、ワード線デコーダ４５、メモリゲート制御回路４６、及び、センスアンプ回路４７は、第２実施形態の電圧発生回路２３、ワード線デコーダ２５、メモリゲート制御回路２６、及び、センスアンプ回路２７と基本的には同じであるので、重複する説明は省略する。尚、第４実施形態では、上記ビット線電圧は制御回路４２に供給される。また、図１６では、メモリゲート制御回路４６は、書き込み動作時に、行選択を行わずに、１本のメモリゲート線ＭＧＬ（ｍ本のメモリゲート線ＭＧＬ１～ＭＧＬｍ）に対して、上述の第１の書き込みゲート電圧Ｖｇｐ１を印加する場合を例示しているが、第２実施形態と同様に、ｍ本のメモリゲート線ＭＧＬ１～ＭＧＬｍの選択・非選択を個別に制御して、選択されたメモリゲート線ＭＧＬに、第１の書き込みゲート電圧Ｖｇｐ１を印加し、非選択のメモリゲート線ＭＧＬに、第１の読み出しゲート電圧Ｖｇｒ１を印加してもよい。
　制御回路４２は、メモリセルアレイ４１内のメモリセル１の書き込み動作及び読み出し動作の制御を行う。具体的には、制御回路４２はアドレス線（図示せず）から入力されたアドレス信号、データ線から入力されたデータ入力、制御信号線から入力された制御入力信号に基づいて、電圧発生回路４３、ワード線デコーダ４５、メモリゲート制御回路４６、及び、センスアンプ回路４７を制御するとともに、ビット線ＢＬへ書き込みドレイン電圧Ｖｄｐまたは読み出しドレイン電圧Ｖｄｒの供給を行う。
　ところで、図１６に示すメモリセルアレイ４１の構成は、第１実施形態で説明した書き込み動作時の第１の電圧印加状態と読み出し動作時の第３の電圧印加状態を想定している。尚、第１実施形態で説明した書き込み動作時の第２の電圧印加状態と読み出し動作時の第４の電圧印加状態を想定した場合は、上述の通り、各メモリセル１において、メモリトランジスタＱｍのソースがノードＮ０を、第１選択トランジスタＱ１のドレインがノードＮ１を、第２選択トランジスタＱ２のドレインがノードＮ２を、夫々構成する。そして、図１７に示すように、ビット線ＢＬは、全てのメモリセル１の第１及び第２選択トランジスタＱ１，Ｑ２の各ソース（ノードＮ１，Ｎ２）に共通に接続し、基準電圧線ＶＳＬは、全てのメモリセル１のメモリトランジスタＱｍのソース（ノードＮ０）に共通に接続する。
　〈第５実施形態〉
　第５実施形態では、図１に示すメモリセル１を、列方向に複数配置して構成されたメモリセルアレイ５１を備える本記憶装置５０について説明する。図１８に、本記憶装置５０の概略の回路ブロック構成を示す。図１８に示すように、本記憶装置５０は、メモリセルアレイ５１、制御回路５２、電圧発生回路５３、ワード線デコーダ５５、及び、センスアンプ回路５７を備える。
　メモリセルアレイ５１は、メモリセル１を列方向にｍ個配列して構成され、更に、１本のメモリゲート線ＭＧＬ、行方向に延伸するｍ本の第１ワード線ＷＰＬ１～ＷＰＬｍ、１本の第２ワード線ＷＲＬ、列方向に延伸する１本のビット線ＢＬ、基準電圧線ＶＳＬ、及び、ｍ本の読み出しデータ線ＲＤＬ１～ＲＤＬｍを備える。メモリセルアレイ５１は、第２実施形態のｍ行×ｎ列のメモリセルアレイ２１の１列分に相当する。
　第５実施形態では、ビット線ＢＬ、メモリゲート線ＭＧＬ、及び、第２ワード線ＷＲＬは夫々１本であるので、第２実施形態のような列選択機能を備えたビット線デコーダ２４、行選択機能を備えたメモリゲート制御回路２６、及び、第２ワード線ＷＲＬに対する行選択機能を備えたワード線デコーダ２５は不要であり、ビット線ＢＬに印加する書き込みドレイン電圧Ｖｄｐ及び読み出しドレイン電圧Ｖｄｒ、メモリゲート線ＭＧＬに印加する第１の書き込みゲート電圧Ｖｇｐ１及び第１の読み出しゲート電圧Ｖｇｒ１、及び、第２ワード線ＷＲＬに印加する第３の書き込みゲート電圧Ｖｇｐ３及び第３の読み出しゲート電圧Ｖｇｒ３は、制御回路５２からビット線ＢＬ、メモリゲート線ＭＧＬ、及び、第２ワード線ＷＲＬへ夫々供給される。電圧発生回路５３は、第２実施形態の電圧発生回路２３と同じであるので、重複する説明は省略する。
　制御回路５２は、メモリセルアレイ５１内のメモリセル１の書き込み動作及び読み出し動作の制御を行う。具体的には、制御回路５２はアドレス線（図示せず）から入力されたアドレス信号、データ線から入力されたデータ入力、制御信号線から入力された制御入力信号に基づいて、電圧発生回路５３、ワード線デコーダ５５、及び、センスアンプ回路５７を制御するとともに、ビット線ＢＬ、メモリゲート線ＭＧＬ、及び、第２ワード線ＷＲＬへの上記各電圧の印加を行う。
　ワード線デコーダ５５は、読み出し動作時の行選択機能は備えず、書き込み動作時においてのみ、第１ワード線ＷＰＬ１～ＷＰＬｍの選択及び非選択を行い、書き込み対象のメモリセル１を１つ選択する。
　第５実施形態では、書き込み動作は、メモリセル１を１つずつ選択して逐次実行され、読み出し動作は、ｍ個のメモリセル１を同時に選択して一括で実行される。そのため、各行のメモリセル１の内部ノードＮ３が、夫々、ｍ本の読み出しデータ線ＲＤＬ０～ＲＤＬｍと接続し、各読み出しデータ線ＲＤＬ１～ＲＤＬｍが夫々ｍ個のセンスアンプからなるセンスアンプ回路５７に接続している。各センスアンプは、第２実施形態のセンスアンプ回路２７のセンスアンプと同じであり、重複する説明は省略する。
　尚、第５実施形態の変形例として、読み出し動作において、ｍ個のメモリセル１の内の一部のメモリセル１を選択して、選択されたメモリセル１に対して同時に読み出し動作を行うようにしてもよい。この場合は、第２ワード線ＷＲＬ１～ＷＲＬｍをｍ本設け、ワード線デコーダ５５が、読み出し動作時に、第２ワード線ＷＲＬ１～ＷＲＬｍの内の１本または複数本を選択し、残りの第２ワード線ＷＲＬを非選択とするように構成される。そして、センスアンプ回路５７は、同時に選択される第２ワード線ＷＲＬの本数と同数のセンスアンプで構成される。
　ところで、図１８に示すメモリセルアレイ５１の構成は、第１実施形態で説明した書き込み動作時の第１の電圧印加状態と読み出し動作時の第３の電圧印加状態を想定している。尚、第１実施形態で説明した書き込み動作時の第２の電圧印加状態と読み出し動作時の第４の電圧印加状態を想定した場合は、上述の通り、各メモリセル１において、メモリトランジスタＱｍのソースがノードＮ０を、第１選択トランジスタＱ１のドレインがノードＮ１を、第２選択トランジスタＱ２のドレインがノードＮ２を、夫々構成する。そして、図１９に示すように、ビット線ＢＬは、全てのメモリセル１の第１及び第２選択トランジスタＱ１，Ｑ２の各ソース（ノードＮ１，Ｎ２）に共通に接続し、基準電圧線ＶＳＬは、全てのメモリセル１のメモリトランジスタＱｍのソース（ノードＮ０）に共通に接続する。
　〈第６実施形態〉
　上記第２乃至第５実施形態では、図１に示すメモリセル１を、行方向及び列方向の少なくとも何れか１方向に複数配置して、メモリセルアレイ２１～５１を構成する場合を説明した。第６実施形態では、図１に示すメモリセル１を、回路セル２としてロジック回路内の１または複数箇所に組み込む実施例について説明する。
　図２０に、回路セル２の回路構成を示す。回路セル２は、実質的には、図１に示すメモリセル１と同じであるが、メモリトランジスタＱｍの書き込み動作前は、制御ノードＮＣ２を入力端子とし、内部ノードＮ３を出力端子とするインバータとして機能し、更に、メモリトランジスタＱｍの書き込み動作前後のメモリトランジスタＱｍの状態（書き込み動作前の第１状態、或いは、書き込み動作後の第２状態）に応じた出力レベルが、出力端子から固定的に出力されるＲＯＭセルとして機能する。
　図２１（ａ）に、回路セル２がインバータとして機能する場合（インバータモード）の書き込み動作前の電圧印加状態を、図２１（ｂ）に、メモリプログラムモードでの書き込み動作時と書き込み非動作時の電圧印加状態を、図２１（ｃ）に、ＲＯＭセルとして機能させる場合（ＲＯＭモード）の読み出し動作時の電圧印加状態を、夫々示す。また、図２２に、上記各モードでの電圧印加状態と出力端子の出力レベルを一覧表示する。尚、図２１に示す電圧印加状態では、第１及び第２選択トランジスタＱ１，Ｑ２の閾値電圧Ｖｔｈ１，Ｖｔｈ２は夫々正の電圧で（Ｖｔｈ１＞０，Ｖｔｈ２＞０）、基準電圧Ｖｓｓは接地電圧（Ｖｓｓ＝０Ｖ）である場合を想定している。
　インバータモードでは、ノードＮ０及び制御ノードＮＣ０に、第１実施形態で説明した読み出しドレイン電圧Ｖｄｒとほぼ同電圧の電源電圧Ｖｄｄが印加され、メモリトランジスタＱｍはオン状態である。ノードＮ１及びノードＮ２には基準電圧Ｖｓｓ（例えば、接地電圧）が印加される。制御ノードＮＣ１には、基準電圧Ｖｓｓが印加され、第１選択トランジスタＱ１はオフ状態である。制御ノードＮＣ２には、２値の入力データに応じた入力電圧Ｖｉｎ（ＶＬｉｎまたはＶＨｉｎ）が印加され、低レベルの入力電圧ＶＬｉｎの入力時には、第２選択トランジスタＱ２はオフ状態となり、出力端子であるノードＮ３には、高レベルの出力電圧ＶＨｏｕｔが出力され、高レベルの入力電圧ＶＨｉｎの入力時には、第２選択トランジスタＱ２はオン状態となり、出力端子であるノードＮ３には、低レベルの出力電圧ＶＬｏｕｔが出力される。ここで、高レベルの出力電圧ＶＨｏｕｔは、メモリトランジスタＱｍがｎチャネル型トランジスタであるので、電源電圧Ｖｄｄから閾値電圧Ｖｔｈｍだけ電圧降下した電圧値（Ｖｄｄ－Ｖｔｈｍ）となる。また、低レベルの出力電圧ＶＬｏｕｔは、メモリトランジスタＱｍのソース電圧が出力電圧ＶＬｏｕｔの時のドレイン電流と、第２選択トランジスタＱ２のドレイン電圧が出力電圧ＶＬｏｕｔの時のドレイン電流が等しくなるときの電圧値として定まる。低レベルの出力電圧ＶＬｏｕｔが十分に低レベルとなるように、メモリトランジスタＱｍ及び第２選択トランジスタＱ２の素子設計条件（チャネル幅、チャネル長、閾値電圧の内の少なくとも１つ）が設定される。
　メモリプログラムモードでの書き込み動作時の電圧印加状態は、第１実施形態で説明した書き込み動作時の第１の電圧印加状態と同じであり、重複する説明は割愛する。メモリプログラムモードでの書き込み非動作時の電圧印加状態は、メモリトランジスタＱｍ及び第１選択トランジスタＱ１の少なくとも何れか一方がオフ状態となるように設定され、メモリトランジスタＱｍに書き込み電流Ｉｄｓｐが流れるのが阻止される。図２０（ｂ）及び図２１に示す例では、一例として、制御ノードＮＣ１に基準電圧Ｖｓｓが印加され、第１選択トランジスタＱ１がオフ状態となっている。以上より、メモリプログラムモードにおいて、書き込み動作時の電圧印加状態により、メモリトランジスタＱｍに書き込み電流Ｉｄｓｐが流れ、メモリトランジスタＱｍは、第１状態から第２状態に遷移する。一方、書き込み非動作時の電圧印加状態により、メモリトランジスタＱｍには書き込み電流Ｉｄｓｐが流れないため、メモリトランジスタＱｍの状態は、第１状態が維持される。
　ＲＯＭモードでは、ノードＮ０に、第１実施形態で説明した読み出しドレイン電圧Ｖｄｒとほぼ同電圧の電源電圧Ｖｄｄが印加され、制御ノードＮＣ０には基準電圧Ｖｓｓが印加され、メモリトランジスタＱｍは、未書き込みの第１状態の場合には、オフ状態となり、書き込み後の第２状態では、制御ノードＮＣ０の電圧値に関係なく、抵抗素子として、ノードＮ０と内部ノードＮ３間の電圧に比例した電流が流れる。ノードＮ１及びノードＮ２には基準電圧Ｖｓｓが印加される。制御ノードＮＣ１には、基準電圧Ｖｓｓが印加され、第１選択トランジスタＱ１はオフ状態である。制御ノードＮＣ２には、所定の読み出しゲート電圧Ｖｇｒが印加され、第２選択トランジスタＱ２はオン状態となり、出力端子であるノードＮ３には、メモリトランジスタＱｍの状態（第１状態または第２状態）に応じた出力電圧Ｖｏｕｔ１またはＶｏｕｔ２が出力される。ここで、メモリトランジスタＱｍが第１状態の時の出力電圧Ｖｏｕｔ１は、メモリトランジスタＱｍがオフ状態であるので、基準電圧Ｖｓｓ（低レベル）となる。一方、メモリトランジスタＱｍが第２状態の時の出力電圧Ｖｏｕｔ２は、内部ノードＮ３が出力電圧Ｖｏｕｔ２の時のメモリトランジスタＱｍに流れる電流（（Ｖｄｄ－Ｖｏｕｔ２）／Ｒｍ、但し、Ｒｍは第２状態のメモリトランジスタＱｍの抵抗値）と、第２選択トランジスタＱ２のドレイン電流が等しくなるときの電圧値として定まる。出力電圧Ｖｏｕｔ２が十分に高レベルとなるように、第２状態のメモリトランジスタＱｍの抵抗値Ｒｍ及び第２選択トランジスタＱ２のトランジスタ特性（閾値電圧Ｖｔｈ２，トランスコンダクタンスβ２）に応じて、読み出しゲート電圧Ｖｇｒが設定される。
　図２０及び図２１に示す構成により、回路セル２は、センスアンプ回路を別途設けなくとも、出力端子である内部ノードＮ３から、メモリトランジスタＱｍの状態に応じた論理レベルの出力電圧Ｖｏｕｔ１またはＶｏｕｔ２が出力される。これにより、ロジック回路内の任意のノードのレベルを、回路セル２の上記メモリプログラムモードでの処理により、高レベルまたは低レベルに固定することができる。
　〈第７実施形態〉
　上記第２乃至第５実施形態で説明した本記憶装置２０～５０を液晶表示装置に利用する実施例について説明する。図２３は、液晶表示装置７０の概略構成を示す回路ブロック図である。図２３に示すように、液晶表示装置７０は、アクティブマトリクス基板７１、共通電極７２、表示制御回路７３、共通電極駆動回路７４、ソースドライバ７５、ゲートドライバ７６、及び、ＣＳドライバ７７を備えた従来構成の液晶表示装置に、更に、不揮発性記憶装置６０ａ，６０ｂ，６０ｃを備えて構成される。
　アクティブマトリクス基板７１上に、画素回路８０が、行方向及び列方向に夫々複数配置され、画素回路アレイが形成されている。図２３に示す例では、列方向にｊ個、行方向にｋ個、合計ｊ×ｋ個（ｊ、ｋは２以上の整数）の画素回路８０がマトリクス状に配列され、ソース線ＳＬ１～ＳＬｋ、ゲート線ＧＬ１～ＧＬｊ、及び、補助容量線ＣＳＬ１～ＣＳＬｊにより各画素回路８０が相互に接続されている。尚、図２３では、図面が煩雑になるのを避けるため、画素回路８０をブロック化して示している。また、アクティブマトリクス基板７１上に各種配線が形成されていることを明確に表示するため、便宜的にアクティブマトリクス基板７１を共通電極７２の上側に図示している。
　図２４に画素回路８０の一構成例を示す。画素回路８０は、薄膜トランジスタ８１、液晶容量８２、及び、補助容量８３を備える。薄膜トランジスタ８１はゲート線ＧＬに印加される信号に応じてスイッチの役割を果たすトランジスタであり、そのゲート端子、ソース端子、ドレイン端子には、ゲート線ＧＬ、ソース線ＳＬ、液晶容量８２と補助容量８３の一端が、夫々、接続している。液晶容量８２の他端は共通電極７２に接続し、補助容量７３の他端は補助容量線ＣＳＬに接続している。
　不揮発性記憶装置６０ａ，６０ｂ，６０ｃは、夫々が上述の本記憶装置２０～５０の何れか１つで構成されている。尚、不揮発性記憶装置６０ａ，６０ｂ，６０ｃの制御回路２２，３２，４２，５２、及び、電圧発生回路２３，３３，４３，５３等の周辺回路は、図２３中の破線で示すように、液晶表示装置７０の周辺回路部の１箇所に共通メモリ制御回路部６１として、纏めて構成してもよい。
　不揮発性記憶装置６０ａには、ディスプレイパネルの構成情報や固有ＩＤ等が格納されている。これらの不揮発性記憶装置６０ａに記憶された情報は、表示制御回路７３により参照され、これらの情報に基づいて詳細な表示制御方法の切り替え、或いは、制御パラメータの最適化が行われる。また、固有ＩＤ等は、ディスプレイパネルと接続するシステム側からの照会が可能であり、ディスプレイパネルの判別や、最適な駆動方法の選択等に利用される。表示制御回路７３は、不揮発性記憶装置６０ａに格納された情報に基づいて表示制御のために使用する回路を切り替え、最適なディスプレイの表示制御を実現する。
　不揮発性記憶装置６０ｂには、ゲートドライバの冗長救済情報等、ゲートドライバの駆動に必要な構成パラメータの情報が格納されている。
　同様に、不揮発性記憶装置６０ｃには、ソースドライバの冗長救済情報等、ソースドライバの駆動に必要な構成パラメータの情報が格納されている。
　尚、アクティブマトリクス基板７１、共通電極７２、表示制御回路７３、共通電極駆動回路７４、ソースドライバ７５、ゲートドライバ７６、及び、ＣＳドライバ７７の詳細な回路構成並びにその機能については、公知の液晶表示装置の構成とほぼ同様であるため、詳細な説明を割愛する。また、画素回路８０の構成は、図２４に例示した構成に限定されるものではない。
　〈別実施形態〉
　以下に、本記憶装置の別実施形態について説明する。
　〈１〉上記各実施形態では、メモリトランジスタＱｍと第１及び第２選択トランジスタＱ１，Ｑ２のトランジスタ構造が、図２に示すように、チャネルエッチストッパ層１６を備えたボトムゲート型の薄膜トランジスタで構成されている場合を例示したが、各トランジスタＱｍ，Ｑ１，Ｑ２（トランジスタＱ）のトランジスタ構造は図２に示す素子構造に限定されるものではない。例えば、同じボトムゲート型の薄膜トランジスタであっても、図２５に示すように、トランジスタＱは必ずしもチャネルエッチストッパ層１６を備える必要はない。更に、図２に示すトランジスタ構造において、図２６（ａ），（ｂ）に示すように、チャネル領域上に、チャネルエッチストッパ層１６を介して、更に酸素吸収率の高い絶縁材料層１８を形成する、或いは、チャネルエッチストッパ層１６を設けずに、酸素吸収率の高い絶縁材料層１８を形成するようにしてもよい。絶縁材料層１８は、メモリトランジスタＱｍの書き込み動作により拡散した金属酸化物半導体層１３中の酸素を吸収し、再び金属酸化物半導体層１３中に戻ることのないように固定するための酸素吸収層として機能させる。絶縁材料層１８は、例えば、ＳｉリッチのＣＶＤ酸化シリコン膜である。チャンネルエッチングストッパ層１６は、通常の金属酸化物半導体ＴＦＴプロセスで使用される材料と同様で構わない。尚、図２６において、パッシベーション層１７の図示は省略している。更に、トランジスタＱは、図２７に示すように、トップゲート型の薄膜トランジスタで構成されてもよい。
　図２７（ａ）に、トップゲート型薄膜トランジスタ構造のトランジスタＱの素子構造の断面図を模式的に示す。図２７（ｂ）に、当該トランジスタＱの上面のレイアウト例を示す。当該トランジスタＱは、ガラス基板１０上に、金属酸化物半導体層１３、ゲート絶縁膜１２、ゲート電極１１が順に形成され、絶縁膜１９上に形成されたソース電極１４及びドレイン電極１５が、コンタクト開口部形成領域（図２７（ｂ）の領域９０）内に形成されたコンタクト開口部９１を介して、金属酸化物半導体層１３と接続している。
　また、図２、図２５、図２６、及び、図２７に示すトランジスタ構造のメモリトランジスタＱｍにおいては、書き込み動作時にチャネル領域の金属酸化物半導体層１３に流れる電流密度を増加させるため、チャネル幅を狭くすることが好ましい。また、チャネル領域の金属酸化物半導体層１３の温度をジュール熱により効果的に上昇させるためには、ゲート電極１１の金属酸化物半導体層１３とオーバーラップする領域の幅を狭く、即ちチャネル長が短くなるようにゲート電極を配置することが好ましい。
　更に、メモリトランジスタＱｍは、薄膜トランジスタでなく、例えば、シリコン基板上に金属酸化物半導体層１３を形成したＭＯＳトランジスタ構造のトランジスタであってもよい。
　更に、上記各実施形態では、第１選択トランジスタＱ１と第２選択トランジスタＱ２は、メモリトランジスタＱｍと同じトランジスタ構造を有する場合を想定したが、第１選択トランジスタＱ１と第２選択トランジスタＱ２の少なくとも何れか一方を、メモリトランジスタＱｍと異なるトランジスタ構造で構成しても構わない。例えば、第１選択トランジスタＱ１と第２選択トランジスタＱ２を同じ薄膜トランジスタでも、金属酸化物半導体以外の薄膜トランジスタとして構成してもよく、或いは、上述のシリコン基板上に形成されたＭＯＳトランジスタ構造のトランジスタとして構成してもよい。第１及び第２選択トランジスタＱ１，Ｑ２をシリコン基板上に形成した場合、薄膜トランジスタのメモリトランジスタＱｍを第１及び第２選択トランジスタＱ１，Ｑ２の上方に形成するのも好ましい。尚、各トランジスタＱｍ，Ｑ１，Ｑ２を同じトランジスタ構造とすることで、メモリセル１の製造工程を簡単化できる。
　更に、上記各実施形態では、第１選択トランジスタＱ１と第２選択トランジスタＱ２は、ｎチャネル型のトランジスタである場合を想定したが、必要に応じて、ｐチャネル型のトランジスタとしても構わない。
　〈２〉上記各実施形態では、第１選択トランジスタＱ１と第２選択トランジスタＱ２が薄膜トランジスタであって、メモリトランジスタＱｍの書き込み動作時にセルフヒーティング劣化現象によるトランジスタ特性の劣化が生じる場合を想定したが、第１選択トランジスタＱ１と第２選択トランジスタＱ２は、メモリトランジスタＱｍの書き込み動作時に流れる書き込み電流によって、トランジスタ特性に何らかの劣化が生じる可能性のあるトランジスタであれば、薄膜トランジスタ以外のトランジスタ構造であっても、本発明の効果を奏し得る。つまり、上記各実施形態のメモリセル１と同様に、第１選択トランジスタＱ１と第２選択トランジスタＱ２を各別に設け、書き込み動作と読み出し動作の間で、第１及び第２選択トランジスタＱ１，Ｑ２を区別して使用することにより、書き込み動作によって第１選択トランジスタＱ１に生じるトランジスタ特性の劣化の影響を排除して、高速且つ低電力での読み出し動作が可能となる。更に、第１選択トランジスタＱ１は、書き込み動作時において、特性劣化を許容して書き込み電流を流すことができるため、メモリセルトランジスタＱｍの書き込み特性が低下するという問題も解消される。
　〈３〉上記第２実施形態のメモリセルアレイ２１の構成において、基準電圧線ＶＳＬが列方向に延伸している場合を例示したが、基準電圧線ＶＳＬの配置は、上記第２実施形態の配置に限定されるものではなく、基準電圧線ＶＳＬが行方向に延伸する構成も可能である。
　更に、列方向に延伸する基準電圧線ＶＳＬを列毎に設け、ビット線デコーダ２４に代えて基準電圧線デコーダを設け、基準電圧線ＶＳＬ側で列選択を行い、選択された基準電圧線ＶＳＬを、書き込み動作時及び読み出し動作時に基準電圧Ｖｓｓに駆動し、非選択の基準電圧線ＶＳＬをフローティング状態、或いは、書き込みドレイン電圧Ｖｄｓｐ或いは読み出しドレイン電圧Ｖｄｓｒに駆動することで、非選択列のメモリセル１に書き込み電流Ｉｄｓｐ或いは読み出し電流Ｉｄｓｒが流れるのを阻止するようにしてもよい。
　〈４〉更に、上記各実施形態において、メモリセル１のノードＮ１とノードＮ２は、常に同電圧が印加され、単一のノードとして扱われる場合を想定したが、例えば、第２実施形態等において、書き込み動作及び読み出し動作において、上記第１及び第３の電圧印加状態となる場合、基準電圧線ＶＳＬを書き込み動作用と読み出し動作用に分離して２本設け、各メモリセル１のノードＮ１を書き込み動作用の基準電圧線ＶＳＬに接続し、各メモリセル１のノードＮ２を読み出し動作用の基準電圧線ＶＳＬに接続するようにしてもよい。更に、書き込み動作及び読み出し動作において、上記第２及び第４の電圧印加状態となる場合、ビット線ＢＬを書き込み動作用と読み出し動作用に分離して列毎に２本設け、各列のメモリセル１のノードＮ１を書き込み動作用のビット線ＢＬに接続し、各列のメモリセル１のノードＮ２を読み出し動作用のビット線ＢＬに接続するようにしてもよい。
　〈５〉上記第２乃至第５実施形態において、同一行のメモリゲート線ＭＧＬと第１ワード線ＷＰＬを１本の制御信号線に共通化してもよい。この場合、書き込み動作時において、第１の書き込みゲート電圧Ｖｇｐ１と第２の書き込みゲート電圧Ｖｇｐ２が同電圧となり、読み出し動作時において、第１の読み出しゲート電圧Ｖｇｒ１と第２の読み出しゲート電圧Ｖｇｒ２が同電圧となる。このため、書き込み動作の第１の電圧印加状態では、メモリトランジスタＱｍに対して、Ｖｇｐ１＞Ｖｎ３＋Ｖｔｈｍであるため、第１選択トランジスタＱ１については、Ｖｔｈｍ＝Ｖｔｈ１とすれば、上記数３が成立しないため、第１選択トランジスタＱ１は線形領域で動作させる必要がある。また、書き込み動作の第２の電圧印加状態では、第１選択トランジスタＱ１に対して、Ｖｇｐ２＞Ｖｎ３＋Ｖｔｈ１であるため、メモリトランジスタＱｍについては、Ｖｔｈｍ＝Ｖｔｈ１とすれば、上記数６が成立しないため、メモリトランジスタＱｍは線形領域で動作させる必要がある。読み出し状態では、第１状態のメモリトランジスタＱｍと第１選択トランジスタＱ１はともにオフ状態となるように制御されるので、同一行のメモリゲート線ＭＧＬと第１ワード線ＷＰＬを１本の制御信号線に共通化することで問題が生じることはない。
　〈６〉上記第２乃至第５実施形態において、本記憶装置２０～５０は、メモリセルアレイ２１，３１，４１，５１が夫々図１に示すメモリセル１を備えていればよく、メモリセルアレイ２１，３１，４１，５１以外の周辺回路の構成は、適宜変更可能であり、上記各実施形態の構成に限定されるものではない。上記第７実施形態の液晶表示装置７０においても、図１に示すメモリセル１を備えて構成される不揮発性記憶装置を備えていればよく、液晶表示装置７０自体の回路構成や、不揮発性記憶装置の回路構成は、上記各実施形態の構成に限定されるものではない。
　本発明は、情報を不揮発的に保持可能なメモリセルを備えた不揮発性記憶装置、データ処理装置、ロジック回路装置、表示装置等に利用可能である。
　１：　　　メモリセル
　２：　　　回路セル
　１０：　　基板
　１１：　　ゲート電極
　１２：　　ゲート絶縁膜
　１３：　　金属酸化物半導体層
　１４：　　ソース電極
　１５：　　ドレイン電極
　１６：　　チャネルエッチストッパ層
　１６ａ：　コンタクト開口部形成領域
　１７：　　パッシベーション層
　１８：　　絶縁材料層（酸素吸収層）
　１９：　　絶縁膜
　２０，３０，４０，５０：　不揮発性記憶装置
　２１，３１，４１，５１：　メモリセルアレイ
　２２，３２，４２，５２：　制御回路
　２３，３３，４３，５３：　電圧発生回路
　２４，３４：　ビット線デコーダ
　２５，４５，５５：　ワード線デコーダ
　２６，４６：　メモリゲート制御回路
　２７，３７，４７，５７：　センスアンプ回路
　６０ａ，６０ｂ，６０ｃ：　不揮発性記憶装置
　６１：　　共通メモリ制御回路部
　７０：　　液晶表示装置
　７１：　　アクティブマトリクス基板
　７２：　　共通電極
　７３：　　表示制御回路
　７４：　　共通電極駆動回路
　７５：　　ソースドライバ
　７６：　　ゲートドライバ
　７７：　　ＣＳドライバ
　８０：　　画素回路
　８１：　　薄膜トランジスタ
　８２：　　液晶容量
　８３：　　補助容量
　９０：　　コンタクト開口部形成領域
　９１：　　コンタクト開口部
　ＢＬ、ＢＬ１～ＢＬｎ：　ビット線
　ＣＳＬ、ＣＳＬ１～ＣＳＬｊ：　液晶表示装置の補助容量線
　ＧＬ、ＧＬ１～ＧＬｊ：　液晶表示装置のゲート線
　ＭＧＬ、ＭＧＬ１～ＭＧＬｍ：　メモリゲート線
　Ｎ０，Ｎ１，Ｎ２：　メモリセルのノード
　Ｎ３：　メモリセルの内部ノード
　ＮＣ０，ＮＣ１，ＮＣ２：　メモリセルの制御ノード
　Ｑ１：　　第１選択トランジスタ
　Ｑ２：　　第２選択トランジスタ
　Ｑｍ：　　メモリトランジスタ
　Ｑ：　　　メモリトランジスタ、第１及び第２選択トランジスタ
　ＲＤＬ１～ＲＤＬｍ：　読み出しデータ線
　ＳＬ、ＳＬ１～ＳＬｋ：　液晶表示装置のソース線
　ＶＳＬ：　　基準電圧線
　ＷＰＬ、ＷＰＬ１～ＷＰＬｍ：　第１ワード線
　ＷＲＬ、ＷＲＬ１～ＷＲＬｍ：　第２ワード線

Claims (15)

  1. 　少なくとも１つのメモリセルを備えた不揮発性記憶装置であって、
    　前記メモリセルの夫々が、メモリトランジスタと第１選択トランジスタと第２選択トランジスタを備え、前記メモリトランジスタのソースとドレインの一方と、前記第１選択トランジスタのソースとドレインの一方と、前記第２選択トランジスタのソースとドレインの一方が互いに電気的に接続して前記メモリセルの内部ノードが形成され、
    　前記メモリトランジスタが、
    　　ゲート電極と、金属酸化物半導体で構成されたソース領域とドレイン領域とチャネル領域を有するトランジスタ構造を備え、
    　　前記ソース領域と前記ドレイン領域間の電流電圧特性が、前記ゲート電極の電圧印加状態に応じて変化する第１状態と、前記ソース領域と前記ドレイン領域間の電流電圧特性が、前記ゲート電極の電圧印加状態に拘わらず、オーミックな抵抗特性を示す第２状態の何れか一方の状態を不揮発的に保持し、
    　　前記ソース領域と前記ドレイン領域間に流れる電流に応じて、前記第１状態から前記第２状態に遷移する状態遷移特性を有し、
    　前記メモリトランジスタを前記第１状態から前記第２状態に遷移させる書き込み動作時に、前記第１選択トランジスタのソースとドレイン間が導通状態、前記第２選択トランジスタのソースとドレイン間が非導通状態となって、前記メモリトランジスタと第１選択トランジスタに書き込み電流が流れ、
    　前記メモリトランジスタが前記第１状態と前記第２状態の何れの状態であるかを検知する読み出し動作時に、前記第１選択トランジスタのソースとドレイン間が非導通状態、前記第２選択トランジスタのソースとドレイン間が導通状態となって、前記メモリトランジスタのソースとドレイン間に読み出し電圧が印加されるように構成されていることを特徴とする不揮発性記憶装置。
  2. 　前記第１選択トランジスタと第２選択トランジスタの少なくとも何れか一方が、前記メモリトランジスタと同じ前記トランジスタ構造を備えることを特徴とする請求項１に記載の不揮発性記憶装置。
  3. 　前記第１状態から前記第２状態への遷移が、前記メモリトランジスタの前記ソース領域と前記ドレイン領域間に流れる電流により生じたジュール熱により、前記チャネル領域の前記金属酸化物半導体を構成する元素の構成比率が変化することで生じることを特徴とする請求項１または２に記載の不揮発性記憶装置。
  4. 　前記書き込み動作時において、前記メモリトランジスタのソースとドレイン間の電圧が、前記第１選択トランジスタのソースとドレイン間の電圧より大きいことを特徴とする請求項１～３の何れか１項に記載の不揮発性記憶装置。
  5. 　前記金属酸化物半導体が、ＩｎまたはＧａまたはＺｎ元素を含んで構成されていることを特徴とする請求項１～４の何れか１項に記載の不揮発性記憶装置。
  6. 　前記メモリトランジスタと前記第１及び第２選択トランジスタが、薄膜トランジスタであることを特徴とする請求項１～５の何れか１項に記載の不揮発性記憶装置。
  7. 　前記第１及び第２選択トランジスタが、前記メモリトランジスタと同じトランジスタ構造を備え、前記第１状態に固定されていることを特徴とする請求項１～６の何れか１項に記載の不揮発性記憶装置。
  8. 　前記読み出し動作時において、前記メモリトランジスタが前記第１状態の場合に前記ソース領域と前記ドレイン領域間に流れる電流が、前記メモリトランジスタが前記第２状態の場合に前記ソース領域と前記ドレイン領域間に流れる電流より小さくなるように、前記メモリトランジスタの前記ゲート電極に印加される電圧が設定されていることを特徴とする請求項１～７の何れか１項に記載の不揮発性記憶装置。
  9. 　前記メモリトランジスタが前記第１状態の前記メモリセルにおいて、前記メモリトランジスタのソースとドレイン間を導通状態とし、前記第１選択トランジスタのソースとドレイン間を非導通状態とし、前記第２選択トランジスタのゲート電極に印加される電圧に応じた出力電圧が、前記内部ノードから出力されることを特徴とする請求項１～８の何れか１項に記載の不揮発性記憶装置。
  10. 　行方向と列方向の内の少なくとも列方向に前記メモリセルを複数配置してなるメモリセルアレイを備え、
    　同一列に配置された複数の前記メモリセルにおいて、前記メモリトランジスタのソースとドレインの内の前記第１及び第２選択トランジスタと接続していない他方が、列方向に延伸する共通のデータ信号線に接続し、前記第１選択トランジスタのソースとドレインの前記メモリトランジスタと接続していない他方が第１基準電圧線に接続し、前記第２選択トランジスタのソースとドレインの前記メモリトランジスタと接続していない他方が第２基準電圧線に接続していることを特徴とする請求項１～９の何れか１項に記載の不揮発性記憶装置。
  11. 　行方向と列方向の内の少なくとも行方向に前記メモリセルを複数配置してなるメモリセルアレイを備え、
    　同一行に配置された複数の前記メモリセルにおいて、前記メモリトランジスタの前記ゲート電極が共通の行方向に延伸する第１制御線に接続し、前記第１選択トランジスタの前記ゲート電極が共通の行方向に延伸する第２制御線に接続し、前記第２選択トランジスタの前記ゲート電極が共通の行方向に延伸する第３制御線に接続し、前記第１選択トランジスタのソースとドレインの前記メモリトランジスタと接続していない他方が共通の第１基準電圧線に接続し、前記第２選択トランジスタのソースとドレインの前記メモリトランジスタと接続していない他方が共通の第２基準電圧線に接続していることを特徴とする請求項１～１０の何れか１項に記載の不揮発性記憶装置。
  12. 　各行の前記第１制御線が相互に接続されていることを特徴とする請求項１０または１１に記載の不揮発性記憶装置。
  13. 　各行の前記第１制御線が相互に接続され、各行の前記第３制御線が相互に接続されていることを特徴とする請求項１０に記載の不揮発性記憶装置。
  14. 　同一行の前記メモリセルに接続する前記第１制御線と前記第２制御線が同じ制御信号線であることを特徴とする請求項１１に記載の不揮発性記憶装置。
  15. 　前記第１基準電圧線と前記第２基準電圧線が同じ基準電圧線であることを特徴とする請求項１０～１４の何れか１項に記載の不揮発性記憶装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9754978B2 (en) 2013-10-11 2017-09-05 Sharp Kabushiki Kaisha Semiconductor device with U-shaped active portion
WO2018043425A1 (ja) * 2016-09-05 2018-03-08 シャープ株式会社 半導体装置
CN109541427A (zh) * 2018-12-05 2019-03-29 上海华力微电子有限公司 晶体管电性测试结构及测试方法
CN115529690A (zh) * 2021-06-25 2022-12-27 铠侠股份有限公司 电子设备和usb设备

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9502133B2 (en) 2013-10-11 2016-11-22 Sharp Kabushiki Kaisha Semiconductor device
CN105765720B (zh) 2013-11-18 2019-06-14 夏普株式会社 半导体装置
WO2015075985A1 (ja) * 2013-11-25 2015-05-28 シャープ株式会社 半導体装置およびその書き込み方法
US10553646B2 (en) 2018-06-28 2020-02-04 Microsemi Soc Corp. Circuit and layout for resistive random-access memory arrays
US10553643B2 (en) 2018-06-28 2020-02-04 Microsemi Soc Corp. Circuit and layout for resistive random-access memory arrays having two bit lines per column
JP2020009514A (ja) * 2018-07-11 2020-01-16 キオクシア株式会社 メモリデバイス

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000106402A (ja) * 1998-01-22 2000-04-11 Citizen Watch Co Ltd 半導体不揮発性記憶装置およびその書き込み方法
JP2006510203A (ja) * 2002-12-12 2006-03-23 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ ワンタイム・プログラマブル・メモリ・デバイス

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100355662B1 (ko) * 2001-08-25 2002-10-11 최웅림 반도체 비휘발성 메모리 및 어레이 그리고 그것의 동작 방법
JP2005038909A (ja) * 2003-07-15 2005-02-10 Fujio Masuoka 不揮発性メモリ素子の駆動方法、半導体記憶装置及びそれを備えてなる液晶表示装置
US7485944B2 (en) 2004-10-21 2009-02-03 International Business Machines Corporation Programmable electronic fuse
JP2010262711A (ja) 2009-05-11 2010-11-18 Sony Corp 電気フューズメモリを有する半導体デバイス
IT1397227B1 (it) * 2009-12-30 2013-01-04 St Microelectronics Srl Dispositivo di memoria con programmazione e cancellazione basata su effetto fowler-nordheim
IT1397229B1 (it) * 2009-12-30 2013-01-04 St Microelectronics Srl Dispositivo di memoria ftp programmabile e cancellabile a livello di cella
TWI436364B (zh) * 2010-05-13 2014-05-01 Ememory Technology Inc 非揮發性記憶胞單元
US8958245B2 (en) * 2010-06-17 2015-02-17 Ememory Technology Inc. Logic-based multiple time programming memory cell compatible with generic CMOS processes
US8409944B2 (en) * 2010-06-24 2013-04-02 Semiconductor Components Industries, Llc Process of forming an electronic device including a nonvolatile memory cell having a floating gate electrode or a conductive member with different portions
KR101198253B1 (ko) * 2010-12-30 2012-11-07 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000106402A (ja) * 1998-01-22 2000-04-11 Citizen Watch Co Ltd 半導体不揮発性記憶装置およびその書き込み方法
JP2006510203A (ja) * 2002-12-12 2006-03-23 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ ワンタイム・プログラマブル・メモリ・デバイス

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9754978B2 (en) 2013-10-11 2017-09-05 Sharp Kabushiki Kaisha Semiconductor device with U-shaped active portion
WO2018043425A1 (ja) * 2016-09-05 2018-03-08 シャープ株式会社 半導体装置
CN109541427A (zh) * 2018-12-05 2019-03-29 上海华力微电子有限公司 晶体管电性测试结构及测试方法
CN109541427B (zh) * 2018-12-05 2021-04-13 上海华力微电子有限公司 晶体管电性测试结构及测试方法
CN115529690A (zh) * 2021-06-25 2022-12-27 铠侠股份有限公司 电子设备和usb设备

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