[go: up one dir, main page]

WO2013114615A1 - 半導体集積回路、半導体集積回路の試験方法 - Google Patents

半導体集積回路、半導体集積回路の試験方法 Download PDF

Info

Publication number
WO2013114615A1
WO2013114615A1 PCT/JP2012/052502 JP2012052502W WO2013114615A1 WO 2013114615 A1 WO2013114615 A1 WO 2013114615A1 JP 2012052502 W JP2012052502 W JP 2012052502W WO 2013114615 A1 WO2013114615 A1 WO 2013114615A1
Authority
WO
WIPO (PCT)
Prior art keywords
test
data
ram
address
test result
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2012/052502
Other languages
English (en)
French (fr)
Inventor
啓吾 中谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to PCT/JP2012/052502 priority Critical patent/WO2013114615A1/ja
Publication of WO2013114615A1 publication Critical patent/WO2013114615A1/ja
Priority to US14/447,146 priority patent/US20140340975A1/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/20—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C29/28—Dependent multiple arrays, e.g. multi-bit arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1208—Error catch memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C2029/2602—Concurrent test

Definitions

  • RAM Random Access Memory
  • FIG. 1 illustrates a RAM test method.
  • FIG. 1 illustrates a large-scale integrated circuit (LSI) tester that performs a test and an LSI to be tested.
  • the LSI to be tested includes a Random Access Memory-Built-In Self-Test (RAM-BIST) circuit, a RAM to be tested, and a data receiver.
  • RAM-BIST Random Access Memory-Built-In Self-Test
  • the RAM-BIST circuit is simply referred to as RAM-BIST.
  • the RAM-BIST sends test data, for example, RAM address, write data, R / W signal for switching between write and read, an Enable signal, and the like to the test target RAM. Further, the RAM-BIST sends, for example, an expected value, an enable signal of the data receiver, etc. to the data receiver.
  • the data receiver has a comparator for the number of bits of RAM that compares the expected value with the read value from the specified address. Therefore, the data receiver stores the comparison result between the expected value and the read value as a test result in a register (not shown). The difference between the expected value and the read value is called “Fail”.
  • the data receiver When a plurality of addresses in the RAM are tested, if any bit of one address becomes Fail, the data receiver has a structure that holds the Fail state. That is, the register of the data receiver is provided for each bit of the word specified by one address, for example. Then, for example, when the register corresponding to the bit that has become Fail becomes 1 or High, the Fail state is maintained. For this reason, for example, if all RAM addresses are sequentially tested, the test result is stored in each bit of the data receiver. The stored test results are accumulated results of all RAM addresses.
  • test results stored in each register of the data receiver are obtained by accumulating the test results of all the addresses in the RAM. For this reason, in the configuration of FIG. 1, the address that has failed can not be identified.
  • FIG. 2 is a diagram illustrating an improvement plan of the test method shown in FIG.
  • the test result is stored in a dedicated fail memory RAM in the LSI instead of the data receiver.
  • FIG. 2 also illustrates an LSI and an LSI tester connected to the LSI.
  • the LSI includes a control circuit, a BIST circuit, a processing RAM, a checker, and a fail memory RAM.
  • the basic operation of the configuration of FIG. 2 is the same as the conventional one. That is, the operation of the BIST circuit of FIG. 2 is the same as that of FIG.
  • the checker and fail memory RAM of FIG. 2 correspond to the data receiver of FIG.
  • an object of the present invention is to facilitate analysis of a test result by excluding the influence of latency in a memory to be tested.
  • the semiconductor integrated circuit includes a test target memory, a test result storage memory, a test data generation unit that sequentially generates test addresses and test data to be supplied to the test target memory, and a control circuit.
  • This control circuit when sequentially storing the test results based on the test address and test data in the test target memory in the test result storage memory, includes at least the latency from setting the test address to the test target memory to reading the test data.
  • a shift circuit is included for shifting the storage destination address of the test result storage memory from the test address set in the test target memory in accordance with the delay.
  • the influence of the latency in the memory to be tested is excluded, and the analysis of the test result becomes easy.
  • the semiconductor integrated circuit 10 includes a RAM-BIST 10, Fail Bit Memory (FBM) control circuits 12 ⁇ / b> A and 12 ⁇ / b> B, RAM 1, RAM 2, a selector 14, and a data receiver 15.
  • FBM Fail Bit Memory
  • the data receiver 15 is connected to the RAM 1 and RAM 2 via the selector 14.
  • the RAM 1 is a test target
  • the test result is stored in the RAM 2 via the data receiver 15.
  • RAM1 and RAM2 are examples of RAM used for both the test target memory and the test result storage memory.
  • the RAM 1 and RAM 2 are examples of a test target memory and a test result storage memory, respectively.
  • the latency is, for example, the time from when the read address is set in the RAM 1 until the data specified by the read address of the RAM 1 is read. Latency is usually defined as a value in units of clock cycles.
  • latency holding units 123A and 123B are provided in the FBM control circuits 12A and 12B, respectively.
  • the semiconductor integrated circuit 10 for example, when the RAM 1 is a test target, the result storage address of the RAM 2 storing the test result is shifted from the test target address specified by the RAM 1 by the latency held by the latency holding unit 123B. Is done. As a result, the mismatch between the test target address in the RAM 1 and the result storage address in the RAM 2 is eliminated.
  • the RAM-BIST 11 sends data to the test target (Write-Data in FIG. 3) to the FBM control circuits 12A and 12B, and sends an expected value to the data receiver 15.
  • the data to be tested is, for example, data for realizing the writing and reading functions of the RAM 1 and RAM 2.
  • Examples of data to be tested include addresses of RAM1, RAM2, etc. to be tested, data to be written to these addresses, R / W signal (switching between writing and reading), and Enable signal (ON / OFF of RAM operation) it can.
  • the expected value is data that is compared with the read data in order to verify the read data from the RAM 1, RAM 2, or the like to be tested.
  • the RAM-BIST 11 is an example of a test data generation unit.
  • the RAM-BIST 11 may control which of the RAM 1 and the RAM 2 is connected to the connection destination of the selector 14, that is, the data receiver 15.
  • the data receiver 15 may control the connection destination of the selector 14.
  • the FBM control circuits 12A and 12B control the writing of data to the RAM1 and RAM2, and set the read address of the data from the RAM1 and RAM2.
  • the configuration of the FBM control circuits 12A and 12B will be described in detail according to FIG.
  • the FBM control circuits 12A and 12B are collectively referred to as the FBM control circuit 12.
  • RAM 1 and RAM 2 When the R / W signal (not shown) is designated for writing (W), RAM 1 and RAM 2 receive address designation and write data input from the FBM control circuits 12A and 12B, and store the write data at the designated address. Further, when the R / W signal (not shown) is a read designation (R), the RAM 1 and RAM 2 receive an address designation from the FBM control circuits 12A and 12B, read the data from the designated address, and output the data to the selector 14 side. .
  • the selector 14 outputs read data from one of the RAM 1 and RAM 2 to the data receiver 15 in accordance with, for example, a control signal from the RAM-BIST 11. However, the selector 14 may switch the connection destination of the data receiver 15 between the RAM 1 and the RAM 2 in accordance with a control signal from the data receiver 15.
  • the data receiver 15 reads the read data (Read ⁇ ⁇ ⁇ Data) D1 from the address designated in the RAM 1 by the selector 14 during the RAM 1 test.
  • the FBM control circuit 12A on the RAM 1 side sends the address, write data, and R / W signal to the RAM 1 as they are.
  • the data receiver 15 acquires read data from the address set in the designated RAM 1.
  • the data receiver 15 compares the expected value acquired from the RAM-BIST 11 with the read data from the RAM 1 and stores the test result obtained as a result of the comparison in the RAM 2 through the FBM control circuit 12B on the RAM 2 side.
  • the test result is an example of test result data.
  • the FBM control circuit 12B on the RAM 2 side adjusts the storage destination address of the RAM 2 by adjusting the address by the latency of the data receiver + the latency of the RAM. For example, it is assumed that the latency of the data receiver + the latency of the RAM is 1 + 1 cycles, for a total of 2 cycles. Then, the FBM control circuit 12B on the RAM 2 side inputs the address sent from the RAM-BIST 11 two cycles before that is the total value of the latency to the RAM 2. In other words, the FBM control circuit 12B on the RAM 2 side inputs the address sent from the RAM-BIST 11 to the RAM 2 when it returns before the present time by the latency. Then, the FBM control circuit 12B writes the test result from the data receiver 15 as write data at the delayed address. At this time, R / W is set in the RAM 2 so as to be (Write setting).
  • the FBM control circuit 12B is an example of a control circuit.
  • the setting of the test conditions as described above and the setting of the latency to the latency holding units 123A and 123B are performed by scan shift from the SIN2 terminal by the LSI tester 50.
  • FIG. 4 illustrates a time chart when the RAM 1 is a test target and the RAM 2 is a test result storage destination.
  • the address value from the RAM-BIST 11, the output data of the RAM 1, the read data of the data receiver 15, the address set in the RAM 2, and the write data to the RAM 2 are illustrated along with the passage of time, that is, the clock cycle. .
  • addresses 0-3 are output from the RAM-BIST 11 in clock cycles 0-3. Then, RAM 1 outputs read data for address 0 in cycle 1. Thereafter, the RAM 1 outputs read data with a delay of one cycle with respect to the setting of the address value from the RAM-BIST 11.
  • the data receiver 15 compares the read data from the address 0 of the RAM 1 with the expected value, and inputs the test result as a comparison result to the RAM 2. Therefore, the timing at which the test result for the address 0 of the RAM 1 is written to the RAM 2 is two cycles after the setting of the address 0 to the RAM 1. Therefore, in the cycle 2, the FBM control circuit 12B sets the address 0 two cycles before from the RAM-BIST 11 in the RAM 2. As a result, in RAM 2, the test result for address 0 in RAM 1 is stored at address 0.
  • the latency that is, the timing at which the test result for the address 0 of the RAM 1 is written to the RAM 2 is two cycles after the setting of the address 0 to the RAM 1, but even when the latency is other than 2, Processing can be performed in the same manner as in FIG. 4 by holding appropriate latency in the latency holding unit 123B and adjusting the write address to the RAM 2.
  • FIG. 5 illustrates the configuration of the FBM control circuit 12.
  • the FBM control circuit 12 controls the selector 121 of the data signal input to the RAM 1 and the RAM 2, the selector 124 of the address signal, the setting latch 122 that controls switching of the signal in the selector 121, and the switching of the signal in the selector 124. And a latency holding portion 123 that performs the same.
  • the selector 121 receives the test result data from the data receiver 15 and the write data signal from the RAM-BIST 11.
  • an instruction value for selecting either the test result data from the data receiver 15 or the write data signal from the RAM-BIST 11 depending on whether the test target is the RAM 1 or the RAM 2 is a scan chain. Through the LSI tester 50.
  • the test target is RAM 1 and the test result storage destination is RAM 2.
  • the FBM control circuit 12A on the RAM 1 side an instruction value for selecting a write data signal from the RAM-BIST 11 is set in the setting latch 122. Accordingly, the write data signal from the RAM-BIST 11 is output to the RAM 1 through the FBM control circuit 12A.
  • the selector 121 is an example of a write data selection unit.
  • the selector 124 is provided with four input signal terminals.
  • the number of input signal terminals of the selector 124 is not limited to four.
  • the address signal from the RAM-BIST 11 is input to the first input signal terminal without time delay.
  • An address signal from the RAM-BIST 11 is input to the second input signal terminal via one latch 120.
  • a signal is output after one cycle from the input of the signal to one latch 120.
  • the address signal sent from the RAM-BIST 11 one cycle before the present time is input to the second input signal terminal.
  • the address signal from the RAM-BIST 11 two cycles before is input to the third input signal terminal via the two latches 120. Further, an address signal from the RAM-BIST 11 three cycles before is input to the fourth input signal terminal via the three latches 120. Therefore, the selector 124 can select any one of the address signals from the RAM-BIST 11 at the present time to a time point three cycles before the present time, that is, at four time points.
  • the latch 120 is an example of a shift circuit.
  • the latency holding unit 123 is set with an instruction value corresponding to the latency from the test target, for example, the address setting to the RAM 1 until the test result is input to the result storage destination, for example, the RAM 2.
  • the test target is RAM 1
  • the test result storage destination is RAM 2.
  • the FBM control circuit 12A on the RAM 1 side the first input signal terminal having no time delay is selected for the latency holding unit 123A.
  • the address signal from the RAM-BIST 11 is set in the RAM 1 without time adjustment.
  • an instruction value for selecting a signal input terminal corresponding to the latency is set in the latency holding unit 123B.
  • the latency holding unit 123 when the latency from the address setting to the RAM 1 until the test result is input to the RAM 2 is two cycles, the latency holding unit 123 (123B in FIG. 4) includes two latches 120. An instruction value for selecting the third signal input signal terminal is set. As a result, as shown in FIG. 4, the address signal from the RAM-BIST 11 two cycles before is set in the RAM 2.
  • the latency holding unit 123 and the selector 124 are an example of an address selection unit.
  • FIG. 6 is a diagram illustrating the configuration of the data receiver 15.
  • the data receiver 15 has an exclusive OR (EXOR) gate 151 that compares read data (Read Data) from the test object with an expected value, and a latch 153.
  • EXOR exclusive OR
  • a set of elements including the EXOR gate 151 and the latch 153 is prepared for the number of bits in the word to be tested to be tested in one cycle.
  • the EXOR gate 151 outputs true (value 0, low potential signal L) when the read data from the test object (Read ⁇ ⁇ Data) matches the expected value. On the other hand, the EXOR gate 151 outputs false (value 1, high potential signal H) when the read data from the test object (Read ⁇ ⁇ Data) does not match the expected value.
  • the latch 153 outputs the test result by the EXOR gate 151 with a delay of one cycle.
  • the output signal from the latch 153 is input from the FBM control circuit 12B to the RAM 2, for example, as shown in FIG. Note that the initial value of the latch 153 is set through the scan chain. However, in the configuration of FIG. 6, the determination result at the EXOR gate 151 is set in the latch 153 and input to the RAM 2. For this reason, the setting of the initial value in the latch 153 may be omitted.
  • the data receiver 15 can test each bit in the read data to be tested to be tested in one cycle in parallel, and can input the test result to the RAM 2 through the FBM control circuit 12.
  • the data receiver 15 is an example of a test result generation unit.
  • the latency holding units 123A and 123B are provided in the FBM control units 12A and 12B, respectively, and the test result is determined from the address setting to the test target RAM.
  • the address signal sent from the RAM-BIST 11 earlier than the current time is selected in accordance with the latency until the data is stored.
  • the data receiver 15 compares the read data from the test object with the expected value from the RAM-BIST 11 and outputs the result to the result storage RAM. Therefore, it is possible to specify the same address as the test target address in the test target RAM and store the test result in the result storage RAM. As a result, even when analyzing the test result in the result storage RAM, trouble such as address shifting is not required, and efficient analysis can be executed.
  • the instruction values corresponding to the respective latencies are set in the latency holding units 123A and 123B, and the RAM is set according to the latency.
  • -An address signal from the BIST 11 may be selected.
  • the same address as the test target address in the test target RAM can be designated, and the test result can be stored in the result storage RAM.
  • the configuration is illustrated.
  • the semiconductor integrated circuit 10C having one RAM a configuration in which processing similar to that in the first embodiment is executed by switching banks in the RAM is illustrated.
  • the same components as those in the first embodiment are denoted by the same reference numerals and the description thereof is omitted.
  • FIG. 7 illustrates the configuration of the semiconductor integrated circuit 10C according to the second embodiment.
  • the semiconductor integrated circuit 10 ⁇ / b> C has a RAM 1, and the RAM 1 has two banks, an upper bank 16 and a lower bank 17.
  • the upper bank 16 is an area in which the most significant bit of the address is designated by 1
  • the lower bank 16 is an area in which the most significant bit of the address is designated by 0.
  • the RAM 1 may include a plurality of three or more banks, for example, the bank 1 to the bank N.
  • the RAM 1 may have four banks in which the most significant 2 bits of the address are divided by 00, 01, 10, 11, and the like.
  • RAM-BIST 11 outputs write data and address to RAM 1 through FBM control circuit 12C.
  • the RAM-BIST 11 sets an expected value in the data receiver 15.
  • the data receiver 15 compares the read data from the RAM 1 with the expected value, and writes the test result obtained as a result of the comparison to the RAM 1 via the FBM control circuit 12C.
  • one of the upper bank 16 and the lower bank 17 is a test target, and the other is a storage destination of the test results.
  • the semiconductor integrated circuit 10C according to the second embodiment has a single RAM 1 and, like the first embodiment, the test target, for example, the same address as the test target address of the upper bank 16 is stored in the lower bank 17. Store the exam.
  • the semiconductor integrated circuit 10C stores the test result at the same address of the upper bank 16 as the test target address.
  • FIG. 8 illustrates the configuration of the FBM control circuit 12C according to the second embodiment.
  • the FBM control circuit 12C according to the second embodiment has a programmable counter 122C instead of the setting latch 122 (FIG. 5) as compared with the FBM control circuit 12 according to the first embodiment (FIG. 5).
  • the FBM control circuit 12C includes a selector + most significant bit inversion processing unit 124C instead of the selector 124 (FIG. 5).
  • the selector 121 selects the write data from the RAM-BIST 11 when the count value of the programmable counter 122C is less than the set value (latency). On the other hand, the selector 121 selects write data from the data receiver 15 when the count value of the programmable counter 122C reaches a set value (latency).
  • the selector + most significant bit inversion processing unit 124C selects data from the input signal terminal without time delay when the count value of the programmable counter 122C is less than the set value (latency). On the other hand, when the count value of the programmable counter 122C reaches a set value (latency), the selector + most significant bit inversion processing unit 124C selects an input signal terminal corresponding to the latency value specified by the latency holding unit 123. . Further, the selector + most significant bit inversion processing unit 124C inverts the most significant bit of the address from the RAM-BIST 11 when the count value of the programmable counter 122C reaches a set value (latency).
  • a frequency division value corresponding to the latency of the latency holding unit 123 is set in the programmable counter 122C, and the test is started.
  • a data signal from the RAM-BIST 11 is input to the RAM 1 via the selector 121. Further, the address from the RAM-BIST 11 is output to the RAM 1 without passing through the latch 120 as it is, without time adjustment and without inversion of the most significant bit.
  • the selector 121 selects a signal from the data receiver 15 and outputs it to the RAM 1.
  • the selector + most significant bit inversion processing unit 124C selects an input signal terminal corresponding to the latency value specified by the latency holding unit 123 and inverts the most significant bit of the address. Then, the selector + most significant bit inversion processing unit 124C selects the address sent from the RAM-BIST 11 before the number of cycles designated by the latency holding unit 123, inverts the most significant bit of the selected address, Output to RAM1.
  • Write data to the address of the upper bank 16 of the RAM 1 is read after one cycle, for example. Then, as in the first embodiment, the data receiver 15 outputs the comparison result between the read data from the upper bank 16 of the RAM 1 and the expected value after one cycle, that is, after two cycles from the setting of the address in the RAM 1. Output to the control circuit 12C.
  • the selector 121 selects the test result from the data receiver 15.
  • the selector + most significant bit inversion processing unit 124C receives the address sent from the RAM-BIST 11 two cycles before from the input signal terminal specified by the latency holding unit 123, that is, the input signal terminal having two latches 120. And the most significant bit is inverted and input to the RAM 1.
  • the address two cycles before the address of the upper bank 16 to be tested is set in the lower bank 17 of the RAM 1 and the test result is stored. That is, the test result of the upper bank 16 is stored at the address of the lower bank 17 obtained by inverting the most significant bit of the address to be tested in the upper bank 16. In other words, the test result is stored at the same address in the lower bank 17 as the test target address in the upper bank 16.
  • the upper bank 16 is an example of a test target area
  • the lower bank 17 is an example of a test result storage area.
  • the RAM-BIST 11 may specify the address of the lower bank 17 in the selector + most significant bit inversion processing unit 124C and input write data to the selector 121. Further, even when the latency is other than 2, it can be processed in the same manner as described above by setting a value corresponding to the latency to the count value of the programmable counter 122C according to the latency holding unit 123.
  • the result corresponding to the test target address of the test target bank can be obtained by dividing the bank in the RAM even if the number of RAMs is one.
  • Test results can be stored at storage bank addresses.
  • “corresponding to the test target address” means an address in which the most significant bit is inverted with respect to the test target address but other bits match.
  • Embodiment 3 In the semiconductor integrated circuit 10D having a plurality of RAMs, a configuration in which one RAM is used as a RAM for storing test results and the remaining RAM is used as a test object RAM will be described. That is, in the first embodiment, one of the RAM 1 and the RAM 2 is a test target, and the other is for storing test results. In the second embodiment, one of the upper bank 16 and the lower bank 17 is a test target, and the other is for storing test results. Therefore, in Examples 1 and 2, the storage capacity of the test target area and the test result storage area were the same. In the third embodiment, a configuration when the storage capacity of the test target area is larger than the storage capacity of the test result storage area will be described. In the third embodiment, a plurality of RAMs are tested in parallel. Also in the third embodiment, the same components as those of the first and second embodiments are denoted by the same reference numerals and the description thereof is omitted.
  • the data receivers 15-1 to 15-N compare the read data from the RAM1 to RAMN with the expected value from the RAM-BIST 11 to obtain a test result.
  • the test results for one word corresponding to the test addresses in the data receivers 15-1 to 15-N are ORed in the data receivers 15-1 to 15-N, respectively. Are aggregated in the signal. From the test result for one word of the test target address, the test result aggregated into a 1-bit signal is called error presence / absence information. The error presence / absence information is sent from the data receivers 15-1 to 15-N to the FBM control circuit 12D in parallel.
  • the FBM control circuit 12D When the FBM control circuit 12D receives the test result aggregated into 1 bit from the data receivers 15-1 to 15-N, the FBM control circuit 12D determines the presence or absence of an error, and the data receiver (15-1 to 15-15) in which the error is detected. Further, the test result for one word before aggregation is acquired from any one or more of -N). Further, the FBM control circuit 12D acquires the number of the RAM1-RAMN in which the error has occurred from the data receiver in which the error has been detected. Then, the FBM control circuit 12D attaches a RAM number and a test address to the acquired test result for one word, and stores it in the RAMT. In the semiconductor integrated circuit 10D, when the data is stored in the RAMT, the data from the RAM-BIST 11 is not updated, and the tests of the RAM1 to RAMN are stopped.
  • FIG. 10 illustrates the configuration of data stored in a memory (RAMT) for storing test results.
  • the data stored in the RAMT includes the RAM number of the RAM where the error was detected, the address where the error was detected, and the test result data where the error was detected.
  • the address is a test address in the RAMs 1 to RAMN to be tested.
  • the real address of writing to the RAMT is incremented every time an error is detected.
  • the FBM control circuit 12D writes the corresponding RAM number, address, and test result to the RAMT as shown in FIG.
  • the FBM control circuit 12D may return the test address stored in the RAMT by the sum of the latency of the RAM and the latency of the data receiver, as in the first and second embodiments. That is, the FBM control circuit 12D combines the address sent from the RAM-BIST 11 before the number of latency cycles from the current time, the corresponding RAM number, and the test result into test data, and writes it into the RAMT.
  • An LSI tester (not shown) may read the test data stored in the RAMT to the data receiver 15-T after completion of the test, and further to the SOUT terminal by scan shift.
  • FIG. 11 illustrates the configuration of the FBM control circuit 12D according to the third embodiment.
  • the FBM control circuit 12D includes a selector 124C for selecting an address signal and a latency holding unit 123 for controlling switching of the selector 124C. is doing.
  • the difference from the first and second embodiments is that the FBM control circuit 12D includes a data analysis unit 125.
  • the data analysis unit 125 includes a failure analysis unit 125A, a RAM number analysis unit 125B, and a data storage address analysis unit 125C.
  • each of the data receivers 15-1 to 15-N transmits error presence / absence information for the test result for one word corresponding to the test address to the FBM control circuit 12D.
  • the error presence / absence information transmitted from each of the data receivers 15-1 to 15-N is input to the failure analysis unit 125A.
  • the failure analysis unit 125A determines the presence / absence of an error and the number of RAMs in which an error has occurred based on the error presence / absence information from the data receivers 15-1 to 15-N.
  • the failure analysis unit 125A sends an Enable signal to stop the signal from the RAM-BIST 11 while writing data to the RAMT. Set to Disable and send to RAM-BIST 11. The result with an error is notified to the RAM number analysis unit 125B.
  • the RAM number analyzing unit 125B determines the RAM number of the RAM in which the error has occurred, and outputs the RAM number of the data signal to the RAMT and the test result. Specific processing of the RAM number analysis unit 125B is exemplified below.
  • error presence / absence information from the data receivers 15-1 to 15-N is also transmitted to the RAM number analysis unit 125B.
  • the RAM number analysis unit 125B determines the RAM number based on information for identifying the transmission source data receivers 15-1 to 15-N, for example, the identification number and address of the transmission source data receivers 15-1 to 15-N. Generate.
  • the RAM number analysis unit 125B requests the data receiver reporting the error in the error presence / absence information to send the test result data for the test address (the test result before being aggregated to the 1-bit error presence / absence information).
  • the data receiver requested to send the test result data may send the test result for one word in parallel, for example, but the write data from the RAM-BIST 11 is stopped.
  • the data receiver that is requested to send the test result data may send the test result for one word serially, and the RAM number analysis unit 125B.
  • the generated RAM number and the test results received from the data receivers 15-1 to 15-N are output to the RAMT.
  • the selector 124C selects an address whose time is returned by the amount corresponding to the latency from the addresses from the RAM-BIST 11 in accordance with the latency of the latency holding unit 123, and outputs the selected address to the RAMT.
  • a buffer for synthesizing the error signal from the selector 124C with the RAM number and test result data from the RAM number analysis unit 125B is provided.
  • the data synthesized as described above may be stored in the RAMT.
  • the data storage address analysis unit 125C instructs an address for storing data in the test result storage RAMT. For example, if there is an error, the data storage address analysis unit 125C increments the address by 1 and sends it to the RAMT address signal to specify the storage destination address in the RAMT.
  • the data analysis unit 125 that executes the above processing may be a hardware circuit in which logic gates are combined. However, since the processing of the data analysis unit 125 is communication processing with the data receivers 15-1 to 15-N and analysis processing after the RAM-BIST 11 is disabled, it operates in conjunction with the RAM-BIST 11. You don't have to. Therefore, for example, the data analysis unit 125 may include a CPU or a digital signal processor (DSP) and a computer program on a storage device (not shown).
  • DSP digital signal processor
  • the latency of the RAM1 to RAMN and the latency of the data receivers 15-1 to 15-N with respect to the address signal output from the RAM-BIST 11 to the RAM1 to RAMN. Is stored in the latency storage unit 123.
  • the input signal terminal of the selector 124C is selected according to the value held in the latency holding unit 123, and the address from the RAM-BIST 11 and the test result data at the time adjusted for the time delay corresponding to the latency are obtained.
  • the third embodiment since a plurality of RAM1 to RAMN are tested, the RAM number based on the data receivers 15-1 to 15-N is given to the test result data. Therefore, even when testing a plurality of RAMs, analysis of the test results is easy.
  • the test results for one word for each test address are once aggregated into 1-bit error presence / absence information and notified to the FBM control circuit 12D.
  • the failure analysis unit 125A the test result for one word is transmitted from the data receiver in which the error is detected to the RAM number analysis unit 125B. Meanwhile, the transmission of the test address by the RAM-BIST 11 is stopped and the test is interrupted.

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

半導体集積回路は、試験対象メモリと、試験結果格納メモリと、試験対象メモリへ供給する試験アドレス及び試験データを逐次生成する試験データ生成部と、制御回路とを備え、制御回路は、試験対象メモリにおける試験アドレス及び試験データによる試験結果を試験結果格納メモリに逐次格納する際に、少なくとも試験対象メモリへの試験アドレスの設定から試験データの読み出しまでのレイテンシを含む時間遅れに合わせて、試験結果格納メモリの格納先アドレスを試験対象メモリに設定される試験アドレスからシフトさせるシフト回路を含む。

Description

半導体集積回路、半導体集積回路の試験方法
　本発明は、半導体集積回路および試験方法に関するものである。
　近年の半導体製造技術の進展により、プロセッサチップで例示される各種の半導体チップにはRandom Access Memory（ＲＡＭ）を実装することが可能となっている。しかし、半導体チップにＲＡＭを実装した場合には、ＲＡＭの試験を効果的に行うことが求められる。
　図１に、ＲＡＭの試験方法を例示する。図１では、試験を実行するLarge-Scale Integrated circuit（ＬＳＩ）テスタと試験対象のＬＳＩとが例示されている。試験対象のＬＳＩは、Random Access Memory-Built-In Self-Test（ＲＡＭ－ＢＩＳＴ)回路と、試験対象のＲＡＭと、データレシーバとを有している。以下、ＲＡＭ－ＢＩＳＴ回路を単にＲＡＭ－ＢＩＳＴという。
　図１の構成では、ＲＡＭ－ＢＩＳＴは、試験用のデータ、例えば、ＲＡＭのアドレス、書き込みデータ、書き込みか読み出しかを切り替えるＲ／Ｗ信号、Enable信号等を試験対象のＲＡＭへ送る。また、ＲＡＭ－ＢＩＳＴは、例えば、期待値、データレシーバのEnable信号等をデータレシーバへ送る。
　一方、データレシーバは期待値と指定したアドレスからの読み出し値とを比較するコンパレータをRAMのbit数分有している。そこで、データレシーバは期待値と読み出し値の比較結果を試験結果として図示しないレジスタに格納する。なお、期待値と読み出し値とが異なることをFailと呼ぶ。
　ＲＡＭの複数のアドレスが試験されるときに、一のアドレスのいずれかのビットでFailとなると、データレシーバはFailの状態を保持する構造となっている。つまり、データレシーバのレジスタは、例えば、１つのアドレスで指定されるワードのビットごとに設けられる。そして、例えば、Failとなったビットに対応するレジスタが１、あるいはHighとなることで、Failの状態が保持される。このため、例えば、ＲＡＭの全アドレス逐次連続して試験すれば、データレシーバの各ビットに試験結果が格納される。格納される試験結果は、ＲＡＭの全アドレスの試験結果を累積したものとなる。
　試験終了時にデータレシーバの値をスキャンシフト、すなわち、順次シフトしてＳＯＵＴ端子より読みだすことによりＲＡＭのビット毎の良否が判定できる。なお、データレシーバの値の初期化には、スキャンシフトもしくはリセット信号が用いられる。また、ＬＳＩテスタは、スキャンシフトでＬＳＩ内部に、試験の設定を行う。試験の設定とは、例えば、ＲＡＭ－ＢＩＳＴへの試験データの発生条件の設定等である。
　ただし、図１の構成では、上述のように、データレシーバの各レジスタに格納される試験結果は、ＲＡＭの全アドレスの試験結果を累積したものとなる。このため、図１の構成では、Failとなったアドレスを識別することはできない。
　一方、図１の構成で、ＲＡＭの一のアドレスでの試験の後、データレシーバが試験結果をスキャンシフトで読み出すようにすれば、Failとなったアドレスを識別することはできる。しかし、一のアドレスで試験の度に、試験結果をスキャンシフトすることになり、高速の試験が困難になる。
　図２は、図１で示される試験方法の改良案を例示する図である。図１の方法の改良案として、図２では、ＬＳＩ内でデータレシーバの代わりに専用のフェイルメモリ用ＲＡＭに試験結果を格納する。図２でも、ＬＳＩとＬＳＩに接続されるＬＳＩテスタとが例示されている。ＬＳＩは、コントロール回路とＢＩＳＴ回路と処理用ＲＡＭとチェッカとフェイルメモリ用ＲＡＭとを含む。ただし、図２の構成の基本動作は従来と同様である。すなわち、図２のＢＩＳＴ回路の動作は図１の場合と同様である。また、図２のチェッカとフェイルメモリ用ＲＡＭとが図１のデータレシーバに対応する。
　ただし、図１では、試験結果がデータレシーバ内で、１アドレス分のデータのビットごとにラッチ群に格納された。一方、図２では、チェッカの比較結果である試験結果が専用のＲＡＭ（フェイルメモリ用ＲＡＭ）に格納される。図１のデータレシーバは１アドレス分のビットに対応するラッチ群に試験結果を保持するため、アドレスを区別したエラーの解析が困難であった。図２では、図１の問題を改良し、高速に試験対象のＲＡＭ（処理用ＲＡＭ）での試験結果をアドレスごとに保持することが可能となっている。
特開２００５－１４１７９７号公報 特開平１１－２３８４００号公報
　上述のように、専用のＲＡＭに試験結果を保持することで、高速に試験対象のＲＡＭで試験を実行し、試験結果をアドレスごとに保持することができた。しかしながら、上記従来の技術では、試験対象のＲＡＭにおけるレイテンシの影響に対する配慮がなかった。例えば、試験対象ＲＡＭの特性、動作条件等によりレイテンシが異なる場合がある。したがって、従来の技術では、試験結果を保持するＲＡＭの試験結果を解析する処理が複雑となっていた。
　１つの側面では、本発明は、試験対象のメモリにおけるレイテンシの影響を除外して、試験結果の解析を容易にすることを目的とする。
　開示の技術の一側面は、半導体集積回路によって例示される。本半導体集積回路は、試験対象メモリと、試験結果格納メモリと、試験対象メモリへ供給する試験アドレス及び試験データを逐次生成する試験データ生成部と、制御回路とを備える。本制御回路は、試験対象メモリにおける試験アドレス及び試験データによる試験結果を試験結果格納メモリに逐次格納する際に、少なくとも試験対象メモリへの試験アドレスの設定から試験データの読み出しまでのレイテンシを含む時間遅れに合わせて、試験結果格納メモリの格納先アドレスを試験対象メモリに設定される試験アドレスからシフトさせるシフト回路を含む。
　本半導体集積回路によれば、試験対象のメモリにおけるレイテンシの影響を除外し、試験結果の解析が容易となる。
図１は、ＲＡＭの試験方法を例示する図である。 図２は、試験方法の改良案を例示する図である。 図３は、実施例１に係る半導体集積回路の構成を例示する図である。 図４は  ＲＡＭ１を試験対象とし、ＲＡＭ２を試験結果格納先とした場合のタイムチャートを例示する図である。 図５は、ＦＢＭ制御回路の構成を例示する図である。 図６は、データレシーバの構成を例示する図である。 図７は、実施例２に係る半導体集積回路の構成を例示する図である。 図８は、実施例２に係るＦＢＭ制御回路の構成を例示する図である。 図９は、実施例３に係る半導体集積回路の構成を例示する図である。 図１０は、試験結果格納用のメモリに格納されるデータの構成を例示する図である。 図１１は、実施例３に係るＦＢＭ制御回路の構成を例示する図である。
　以下、図面を参照して本発明を実施するための最良の形態（以下、実施形態という）に係る半導体集積回路について説明する。以下の実施形態の構成は例示であり、本半導体集積回路は実施形態の構成には限定されない。
　図３に、実施例１に係る半導体集積回路１０の構成を例示する。なお、半導体集積回路１０には、ＬＳＩテスタ５０が接続されている。ＬＳＩテスタ５０は、半導体集積回路１０に対して試験条件の設定等を行う。
　半導体集積回路１０は、ＲＡＭ－ＢＩＳＴ１０と、Fail Bit Memory（ＦＢＭ）制御回路１２Ａ、１２Ｂと、ＲＡＭ１と、ＲＡＭ２と、セレクタ１４と、データレシーバ１５とを有している。図１の構成では、ＲＡＭ－ＢＩＳＴ１１から送られてくる書き込みデータ（Write Data）は、ＦＢＭ制御回路１２Ａ、１２Ｂを通じて、ＲＡＭ１、ＲＡＭ２に転送される。データレシーバ１５は、セレクタ１４を介してＲＡＭ１、ＲＡＭ２に接続される。そして、例えば、ＲＡＭ１が試験対象の場合に、試験結果は、データレシーバ１５を介してＲＡＭ２に格納される。また、ＲＡＭ１２が試験対象の場合には、試験結果はＲＡＭ１に格納される。ＲＡＭ１およびＲＡＭ２が、試験対象メモリ及び試験結果格納メモリのいずれにも用いられるＲＡＭの一例である。また、ＲＡＭ１およびＲＡＭ２は、それぞれ試験対象メモリおよび試験結果格納メモリの一例である。
　以上の構成においては、例えば、ＲＡＭ１が試験対象の場合、ＲＡＭ１、あるいはデータレシーバ１５のレイテンシによって、ＲＡＭ１での試験対象アドレスと、ＲＡＭ２の結果格納アドレスとの間で不一致が生じることがある。したがって、試験結果の解析にデータ処理の手間が発生することがあった。ＲＡＭ２が試験対象の場合も同様である。ここで、レイテンシとは、例えば、ＲＡＭ１に読み出しアドレスを設定した時点から、ＲＡＭ１の読み出しアドレスで指定されるデータが読み出されるまでの時間をいう。レイテンシは、通常、クロックサイクルを単位とする値で定義される。
　実施例１では、レイテンシによる試験対象アドレスと結果格納アドレスとの不整合を回避するため、ＦＢＭ制御回路１２Ａ、１２Ｂのそれぞれにレイテンシ保持部１２３Ａ、１２３Ｂが設けられている。半導体集積回路１０では、例えば、ＲＡＭ１が試験対象の場合、試験結果を格納するＲＡＭ２の結果格納アドレスが、ＲＡＭ１で指定されている試験対象アドレスからレイテンシ保持部１２３Ｂで保持されているレイテンシ分だけシフトされる。その結果、ＲＡＭ１での試験対象アドレスと、ＲＡＭ２での結果格納アドレスとの間で不一致が解消される。
　ＲＡＭ－ＢＩＳＴ１１は、試験対象へのデータ（図３のWrite-Data）をＦＢＭ制御回路１２Ａ、１２Ｂに送出するとともに、データレシーバ１５に期待値を送出する。ここで、試験対象へのデータは、例えば、ＲＡＭ１、ＲＡＭ２等の書き込み、読み込み機能を実現するためにデータである。試験対象へのデータとしては、試験対象となるＲＡＭ１、ＲＡＭ２等のアドレス、そのアドレスに書き込むデータ、Ｒ／Ｗ信号(書き込みか読み込みかの切り替え)、Enable信号(RAM動作のON/OFF)を例示できる。また、期待値とは、試験対象となるＲＡＭ１、ＲＡＭ２等からの読み出しデータを検証するために、読み出しデータと比較されるデータである。ＲＡＭ－ＢＩＳＴ１１が試験データ生成部の一例である。
　さらに、ＲＡＭ－ＢＩＳＴ１１は、セレクタ１４の接続先、すなわち、データレシーバ１５に、ＲＡＭ１またはＲＡＭ２のいずれを接続するかを制御してもよい。ただし、セレクタ１４の接続先は、データレシーバ１５が制御してもよい。
　ＦＢＭ制御回路１２Ａ、１２Ｂは、ＲＡＭ１、ＲＡＭ２へのデータの書き込みを制御するとともに、ＲＡＭ１、ＲＡＭ２からのデータの読み出しアドレスを設定する。ＦＢＭ制御回路１２Ａ、１２Ｂの構成は、図４にしたがって、詳述される。なお、ＦＢＭ制御回路１２Ａ、１２Ｂを総称する場合には、ＦＢＭ制御回路１２という。
　ＲＡＭ１、ＲＡＭ２は、図示しないＲ／Ｗ信号が書き込み指定（Ｗ）の場合、ＦＢＭ制御回路１２Ａ、１２Ｂからアドレスの指定と、書き込みデータの入力を受け、指定されたアドレスに書き込みデータを格納する。また、ＲＡＭ１、ＲＡＭ２は、図示しないＲ／Ｗ信号が読み出し指定（Ｒ）の場合、ＦＢＭ制御回路１２Ａ、１２Ｂからアドレスの指定を受け、指定されたアドレスからデータを読み出し、セレクタ１４側に出力する。
　セレクタ１４は、例えば、ＲＡＭ－ＢＩＳＴ１１からの制御信号にしたがい、ＲＡＭ１、ＲＡＭ２の一方からの読み出しデータをデータレシーバ１５に出力する。ただし、セレクタ１４は、データレシーバ１５からの制御信号にしたがい、データレシーバ１５の接続先をＲＡＭ１、ＲＡＭ２の間で切り替えてもよい。
　データレシーバ１５は、ＲＡＭ１試験時はセレクタ１４によりＲＡＭ１の指定したアドレスからの読み出しデータ（Read Data）Ｄ１を読む。その場合、ＲＡＭ１側のＦＢＭ制御回路１２Ａは、アドレス、書き込みデータ、Ｒ／Ｗ信号をそのままＲＡＭ１へ送る。これにより、データレシーバ１５は指定したＲＡＭ１に設定されたアドレスからの読み出しデータを取得する。そして、データレシーバ１５は、ＲＡＭ－ＢＩＳＴ１１から取得した期待値と、ＲＡＭ１からの読み出しデータとを比較し、比較の結果得られる試験結果をＲＡＭ２側のＦＢＭ制御回路１２Ｂを通じて、ＲＡＭ２に格納する。試験結果が試験結果データの一例である。
　ＲＡＭ２側のＦＢＭ制御回路１２Ｂはアドレスをデータレシーバのレイテンシ＋ＲＡＭのレイテンシ分、ＲＡＭ２の格納先アドレスを調整する。例えば、データレシーバのレイテンシ＋ＲＡＭのレイテンシがそれぞれ１＋１サイクル、合計２サイクルであるとする。すると、ＲＡＭ２側のＦＢＭ制御回路１２Ｂは、レイテンシの合計値である２サイクル前にＲＡＭ－ＢＩＳＴ１１から送られたアドレスをＲＡＭ２に入力する。すなわち、ＲＡＭ２側のＦＢＭ制御回路１２Ｂは、現在よりもレイテンシ分だけ前に戻った時点でＲＡＭ－ＢＩＳＴ１１が送出していたアドレスをＲＡＭ２に入力する。そして、ＦＢＭ制御回路１２Ｂは、上記遅らせたアドレスに、データレシーバ１５からの試験結果を書き込みデータとして書き込む。なお、このとき、Ｒ／Ｗは（Ｗｒｉｔｅ設定）となるようにＲＡＭ２に設定される。ＦＢＭ制御回路１２Ｂが制御回路の一例である。
　以上のような設定とすることにより、ＲＡＭ１の各アドレスの試験結果がＲＡＭ２における、ＲＡＭ１の試験対象のアドレスと同一のアドレスに格納されることになる。またＦＢＭ制御回路１２Ｂはレイテンシ保持部１２３Ｂを持ち、レイテンシの可変なＲＡＭを試験する場合においても試験結果が試験結果格納用のＲＡＭにおいて、試験対象のＲＡＭと同じアドレスに格納されることを保証する。
　なお、以上のようなまた試験条件の設定、レイテンシ保持部１２３Ａ、１２３Ｂへのレイテンシの設定は、ＳＩＮ２端子からＬＳＩテスタ５０によりスキャンシフトで行われる。
　図４に、ＲＡＭ１を試験対象とし、ＲＡＭ２を試験結果格納先とした場合のタイムチャートを例示する。図４では、ＲＡＭ－ＢＩＳＴ１１からのアドレス値、ＲＡＭ１の出力データ、データレシーバ１５の読み出しデータ、ＲＡＭ２に設定されるアドレス、ＲＡＭ２への書き込みデータが、時間経過、すなわちクロックのサイクルとともに例示されている。
　図４の例では、クロックのサイクル０－３において、ＲＡＭ－ＢＩＳＴ１１から、アドレス０－３が出力される。そして、ＲＡＭ１は、サイクル１において、アドレス０に対する読み出しデータを出力する。以降、ＲＡＭ１は、ＲＡＭ－ＢＩＳＴ１１からのアドレス値の設定に対して、１サイクル遅れで読み出しデータを出力する。
　データレシーバ１５は、サイクル２において、ＲＡＭ１のアドレス０からの読み出しデータと期待値とを比較し、比較した結果である試験結果をＲＡＭ２に入力する。したがって、ＲＡＭ１のアドレス０に対する試験結果がＲＡＭ２に書き込まれるタイミングは、ＲＡＭ１へのアドレス０の設定から２サイクル後となる。そこで、サイクル２において、ＦＢＭ制御回路１２Ｂは、ＲＡＭ－ＢＩＳＴ１１からの２サイクル前のアドレス０をＲＡＭ２に設定する。その結果、ＲＡＭ２では、アドレス０にＲＡＭ１でのアドレス０に対する試験結果が格納される。
　以上の手順は、ＲＡＭ１を試験対象とし、ＲＡＭ２を試験結果の格納先とするものであるが、ＲＡＭ２を試験対象とし、ＲＡＭ１を試験結果の格納先とする場合も同様である。また、以上の例では、レイテンシ、すなわち、ＲＡＭ１のアドレス０に対する試験結果がＲＡＭ２に書き込まれるタイミングは、ＲＡＭ１へのアドレス０の設定から２サイクル後としたが、レイテンシが２以外の場合にも、レイテンシ保持部１２３Ｂに適切なレイテンシを保持し、ＲＡＭ２への書き込みアドレスを調整することで、図４と同様に処理可能である。
　図５に、ＦＢＭ制御回路１２の構成を例示する。ＦＢＭ制御回路１２は、ＲＡＭ１、ＲＡＭ２に入力するデータ信号のセレクタ１２１と、アドレス信号のセレクタ１２４と、セレクタ１２１での信号の切り替えを制御する設定ラッチ１２２と、セレクタ１２４での信号の切り替えを制御するレイテンシ保持部１２３とを有している。
　セレクタ１２１には、データレシーバ１５からの試験結果のデータと、ＲＡＭ－ＢＩＳＴ１１からの書き込みデータの信号が入力される。設定ラッチ１２２には、試験対象がＲＡＭ１か、ＲＡＭ２かに応じて、データレシーバ１５からの試験結果のデータと、ＲＡＭ－ＢＩＳＴ１１からの書き込みデータの信号のいずれかを選択する指示値が、スキャンチェーンを通じて、ＬＳＩテスタ５０から設定される。
　例えば、試験対象がＲＡＭ１であり、試験結果の格納先がＲＡＭ２であるとする。ＲＡＭ１側のＦＢＭ制御回路１２Ａにおいては、設定ラッチ１２２には、ＲＡＭ－ＢＩＳＴ１１からの書き込みデータの信号を選択する指示値が設定される。したがって、ＲＡＭ－ＢＩＳＴ１１からの書き込みデータの信号は、ＦＢＭ制御回路１２Ａを通じて、ＲＡＭ１に出力される。セレクタ１２１が書き込みデータ選択部の一例である。
　一方、ＲＡＭ２側のＦＢＭ制御回路１２Ｂにおいては、設定ラッチ１２２には、データレシーバ１５からの試験結果のデータの信号を選択する指示値が設定される。したがって、データレシーバ１５からの試験結果のデータは、ＦＢＭ制御回路１２Ｂを通じて、ＲＡＭ２に出力される。
　セレクタ１２４には、例えば、４本の入力信号端子が設けられている。ただし、セレクタ１２４の入力信号端子が４本に限定される訳ではない。第１の入力信号端子には、時間遅れなしでＲＡＭ－ＢＩＳＴ１１からのアドレス信号が入力される。第２の入力信号端子には、１個のラッチ１２０を介してＲＡＭ－ＢＩＳＴ１１からのアドレス信号が入力される。ここで、例えば、１個のラッチ１２０への信号の入力から１サイクル後に信号が出力されるとする。そのようなラッチ１２０を介した場合、第２の入力信号端子には、現時点よりも１サイクル前にＲＡＭ－ＢＩＳＴ１１から送出されたアドレス信号が入力される。
　同様に、第３の入力信号端子には、２個のラッチ１２０を介して、２サイクル前のＲＡＭ－ＢＩＳＴ１１からのアドレス信号が入力される。さらに、第４の入力信号端子には、３個のラッチ１２０を介して、３サイクル前のＲＡＭ－ＢＩＳＴ１１からのアドレス信号が入力される。したがって、セレクタ１２４は、現時点乃至現時点から３サイクル前の時点、すなわち４つの時点でのＲＡＭ－ＢＩＳＴ１１からのアドレス信号のいずれかを選択可能である。ラッチ１２０がシフト回路の一例である。
　すでに述べたように、レイテンシ保持部１２３には、試験対象、例えば、ＲＡＭ１へのアドレス設定から試験結果を結果格納先、例えば、ＲＡＭ２に入力するまでのレイテンシに応じた指示値が設定される。例えば、試験対象がＲＡＭ１であり、試験結果の格納先がＲＡＭ２であるとする。ＲＡＭ１側のＦＢＭ制御回路１２Ａにおいては、レイテンシ保持部１２３Ａには、時間遅れのない第１の入力信号端子が選択される。その結果、ＲＡＭ－ＢＩＳＴ１１からのアドレス信号が時間調整しないで、ＲＡＭ１に設定される。
　一方、ＲＡＭ２側のＦＢＭ制御回路１２Ｂにおいては、レイテンシ保持部１２３Ｂには、レイテンシに応じた信号入力端子を選択する指示値が設定される。例えば、図４のように、ＲＡＭ１へのアドレス設定から試験結果をＲＡＭ２に入力するまでのレイテンシが２サイクルの場合、レイテンシ保持部１２３（図４では、１２３Ｂ）には、ラッチ１２０を２個含む第３の信号入力信号端子を選択する指示値が設定される。その結果、図４に示すように、ＲＡＭ２には、２サイクル前のＲＡＭ－ＢＩＳＴ１１からのアドレス信号がＲＡＭ２に設定される。レイテンシ保持部１２３とセレクタ１２４とがアドレス選択部の一例である。
　以上の構成によって、セレクタ１２１は、試験対象となるＲＡＭ１に対する書き込みデータと、試験結果格納用のＲＡＭ２に対する試験結果のデータを切り替えることができる。また、セレクタ１２４は、レイテンシに応じたアドレスの調整とともに、試験対象となるＲＡＭ１に対する試験対象のアドレスと試験結果格納用のＲＡＭ２に対するアドレスとを切り替えることができる。
　図６は、データレシーバ１５の構成を例示する図である。データレシーバ１５は、試験対象からの読み出しデータ（Read Data）と期待値とを比較する排他論理和（ＥＸＯＲ）ゲート１５１と、ラッチ１５３とを有している。ＥＸＯＲゲート１５１とラッチ１５３とを含む要素の組みは、１サイクルで試験される試験対象のワード中のビット数分用意されている。
　ＥＸＯＲゲート１５１は、試験対象からの読み出しデータ（Read Data）と期待値とが一致した場合には、真（値０、低電位信号Ｌ）を出力する。一方、ＥＸＯＲゲート１５１は、試験対象からの読み出しデータ（Read Data）と期待値とが一致しない場合には、偽（値１、高電位信号Ｈ）を出力する。
　ラッチ１５３は、ＥＸＯＲゲート１５１による試験結果を１サイクル遅れで出力する。ラッチ１５３からの出力信号は、図３のように、例えば、ＦＢＭ制御回路１２ＢからＲＡＭ２に入力される。なお、ラッチ１５３の初期値は、スキャンチェーンを通じて設定される。ただし、図６の構成では、ＥＸＯＲゲート１５１での判定結果が、ラッチ１５３に設定され、ＲＡＭ２に入力される。このため、ラッチ１５３への初期値の設定は、省略してもよい。
　以上の構成によって、データレシーバ１５は、１サイクルで試験される試験対象の読み出しデータ中の各ビットを並列で試験し、ＦＢＭ制御回路１２を通じて、試験結果をＲＡＭ２に入力することができる。データレシーバ１５が試験結果生成部の一例である。
　以上述べたように、実施例１の半導体集積回路１０によれば、ＦＢＭ制御部１２Ａ、１２Ｂ内に、それぞれレイテンシ保持部１２３Ａ、１２３Ｂを設けて、試験対象のＲＡＭへのアドレス設定から、試験結果を格納するまでのレイテンシに応じて、現時点からレイテンシ分だけ前にＲＡＭ－ＢＩＳＴ１１から送出されたアドレス信号を選択する構成を設けた。そして、データレシーバ１５において、試験対象からの読み出しデータと、ＲＡＭ－ＢＩＳＴ１１からの期待値とを比較して、結果格納用のＲＡＭに出力するようにした。そのため、試験対象のＲＡＭにおける試験対象のアドレスと同一のアドレスを指定して、結果格納用のＲＡＭに試験結果を格納できる。その結果、結果格納用のＲＡＭ内の試験結果を解析する場合にも、アドレスのシフト等の手間が不要となり、効率的な解析を実行できる。
　さらに、例えば、ＲＡＭの種類、ＲＡＭへの設定等に応じて、レイテンシが変化する場合にも、それぞれのレイテンシに応じた指示値をレイテンシ保持部１２３Ａ、１２３Ｂに設定し、レイテンシに応じて、ＲＡＭ－ＢＩＳＴ１１からのアドレス信号を選択すればよい。
　上記実施例１では、ＲＡＭ１とＲＡＭ２の２つのＲＡＭを有する半導体集積回路１０において、試験対象のＲＡＭにおける試験対象のアドレスと同一のアドレスを指定して、結果格納用のＲＡＭに試験結果を格納できる構成を例示した。実施例２では、ＲＡＭを１個有する半導体集積回路１０Ｃにおいて、ＲＡＭ内のバンクの切り替えによって、実施例１と同様の処理を実行する構成を例示する。なお、以下の実施例２において、実施例１と同様の構成については、同一の符号を付してその説明を省略する。
　図７に、実施例２に係る半導体集積回路１０Ｃの構成を例示する。半導体集積回路１０Ｃは、ＲＡＭ１を有し、ＲＡＭ１は、上バンク１６と下バンク１７という２個のバンクを有している。例えば、上バンク１６は、アドレスの最上位ビットが１で指定される領域であり、下バンク１６は、アドレスの最上位ビットが０で指定される領域である。ただし、ＲＡＭ１が３以上の複数のバンク、例えば、バンク１からバンクＮを有するようにしてもよい。例えば、ＲＡＭ１が、アドレスの最上位２ビットが、００、０１、１０、１１等によって区分される４つのバンクを有するようにしてもよい。
　ＲＡＭ－ＢＩＳＴ１１は、ＦＢＭ制御回路１２Ｃを通じて、ＲＡＭ１に書き込みデータおよびアドレスを出力する。また、ＲＡＭ－ＢＩＳＴ１１は、データレシーバ１５に、期待値を設定する。データレシーバ１５は、実施例１と同様、ＲＡＭ１からの読み出しデータと、期待値とを比較し、比較の結果得られる試験結果をＦＢＭ制御回路１２Ｃ経由でＲＡＭ１に書き込む。ただし、実施例２では、上バンク１６および下バンク１７のいずれか一方が試験対象となり、他方が試験結果の格納先となる。このような構成により、実施例２の半導体集積回路１０Ｃは、ＲＡＭ１を１個有する構成で、実施例１と同様、試験対象、例えば上バンク１６の試験対象アドレスと同一のアドレスで下バンク１７に試験を格納する。なお、下バンク１７が試験対象の場合には、半導体集積回路１０Ｃは、試験対象アドレスと同一の上バンク１６のアドレスに試験結果を格納する。
　図８に、実施例２に係るＦＢＭ制御回路１２Ｃの構成を例示する。実施例２のＦＢＭ制御回路１２Ｃは、実施例１（図５）のＦＢＭ制御回路１２と比較して、設定ラッチ１２２（図５）に代えて、プログラマブルカウンタ１２２Ｃを有する。また、ＦＢＭ制御回路１２Ｃは、セレクタ１２４（図５）に代えて、セレクタ＋最上位ビット反転処理部１２４Ｃを有する。
　プログラマブルカウンタ１２２Ｃは、レイテンシ保持部１２３からレイテンシ、すなわち、ＲＡＭ１にアドレスが設定された時点から、データレシーバ１５が試験結果を出力するまでの時間（クロックのサイクル数）を入力され、レイテンシに応じた数を計数する。例えば、レイテンシが１の場合には、クロックに応じて、０と１とを反転する。また、レイテンシが２の場合には、プログラマブルカウンタ１２２Ｃは、０＝＞１＝＞２＝＞０・・・のように、クロックにしたがって計数する。さらに、レイテンシがＮの場合には、プログラマブルカウンタ１２２Ｃは、０＝＞１＝＞・・・＝＞Ｎ＝＞０・・・のように、クロックにしたがって計数する。そして、プログラマブルカウンタ１２２Ｃは、設定値（レイテンシ）に達すると、次のクロックで、計数値をリセットする。このような設定値を分周値と呼ぶこともできる。
  セレクタ１２１は、プログラマブルカウンタ１２２Ｃの計数値が設定値（レイテンシ）未満のとき、ＲＡＭ－ＢＩＳＴ１１からの書き込みデータを選択する。一方、セレクタ１２１は、プログラマブルカウンタ１２２Ｃの計数値が設定値（レイテンシ）に達したとき、データレシーバ１５からの書き込みデータを選択する。
　また、セレクタ＋最上位ビット反転処理部１２４Ｃは、プログラマブルカウンタ１２２Ｃの計数値が設定値（レイテンシ）未満のとき、時間遅れなしの入力信号端子からのデータを選択する。一方、セレクタ＋最上位ビット反転処理部１２４Ｃは、プログラマブルカウンタ１２２Ｃの計数値が設定値（レイテンシ）に達したとき、レイテンシ保持部１２３で指定されるレイテンシの値に対応する入力信号端子を選択する。さらに、セレクタ＋最上位ビット反転処理部１２４Ｃは、プログラマブルカウンタ１２２Ｃの計数値が設定値（レイテンシ）に達したとき、ＲＡＭ－ＢＩＳＴ１１からのアドレスの最上位ビットを反転する。
　このような構成で、プログラマブルカウンタ１２２Ｃには、レイテンシ保持部１２３のレイテンシに応じた分周値が設定され、試験が開始される。ＲＡＭ－ＢＩＳＴ１１からのデータ信号は、セレクタ１２１経由でＲＡＭ１に入力される。また、ＲＡＭ－ＢＩＳＴ１１からのアドレスは、そのままラッチ１２０を経由せず、時間調整なしで、かつ、最上位ビットの反転なしでＲＡＭ１へ出力される。
　そして、クロックのサイクルが分周値だけ進むと、プログラマブルカウンタ１２２Ｃの計数値が設定値（レイテンシ）に達する。すると、セレクタ１２１は、データレシーバ１５からの信号を選択し、ＲＡＭ１に出力する。また、セレクタ＋最上位ビット反転処理部１２４Ｃは、レイテンシ保持部１２３で指定されるレイテンシの値に対応する入力信号端子を選択するとともに、そのアドレスの最上位ビットを反転する。すると、セレクタ＋最上位ビット反転処理部１２４Ｃは、レイテンシ保持部１２３で指定されるサイクル数前にＲＡＭ－ＢＩＳＴ１１から送出されたアドレスを選択し、その選択したアドレスの最上位ビットを反転して、ＲＡＭ１に出力する。
　（処理例）今、ＲＡＭ１の上バンク１６が試験対象であり、下バンク１７が試験結果の格納先であると仮定する。また、レイテンシ保持部１２３は、実施例１と同様、レイテンシ＝２を保持すると仮定する。
　この場合、プログラマブルカウンタ１２２Ｃの計数値が設定値（レイテンシ＝２）未満のときには、ＲＡＭ－ＢＩＳＴ１１は、ＲＡＭ１の上バンクへの書き込みデータをセレクタ１２１に出力するとともに、上バンク１６へのアドレスをセレクタ＋最上位ビット反転処理部１２４Ｃに出力する。すると、セレクタ１２１は、ＲＡＭ－ＢＩＳＴ１１からの書き込みデータをＲＡＭ１に出力する。また、セレクタ＋最上位ビット反転処理部１２４Ｃは、ＲＡＭ－ＢＩＳＴ１１からのアドレスをそのまま時間調整なしでＲＡＭ１に出力する。その結果、ＲＡＭ１の上バンク１６のアドレスに、書き込みデータが入力される。
　ＲＡＭ１の上バンク１６のアドレスへの書き込みデータは、例えば、１サイクル後に読み出される。そして、データレシーバ１５が、実施例１と同様、さらに１サイクル後、すなわち、ＲＡＭ１へのアドレスの設定から２サイクル後に、ＲＡＭ１の上バンク１６からの読み出しデータと、期待値との比較結果をＦＢＭ制御回路１２Ｃに出力する。
　ところで、ＲＡＭ１へのアドレスの設定から２サイクル後には、プログラマブルカウンタ１２２Ｃの計数値が設定値（レイテンシ＝２）に達する。その結果、セレクタ１２１は、データレシーバ１５からの試験結果を選択する。また、セレクタ＋最上位ビット反転処理部１２４Ｃは、レイテンシ保持部１２３で指定される入力信号端子、すなわち、ラッチ１２０を２個有する入力信号端子から、２サイクル前にＲＡＭ－ＢＩＳＴ１１から送出されたアドレスを取得し、最上位ビットを反転し、ＲＡＭ１に入力する。
　アドレスの最上位ビットが反転されるので、ＲＡＭ１の下バンク１７において、試験対象である上バンク１６のアドレスから２サイクル前のアドレスが設定され、試験結果が格納される。すなわち、上バンク１６で試験対象であったアドレスの最上ビットを反転した下バンク１７のアドレスに、上バンク１６の試験結果が格納される。言い換えると、上バンク１６での試験対象アドレスと同一の下バンク１７のアドレスに試験結果が格納される。上バンク１６が試験対象領域の一例であり、下バンク１７が試験結果格納領域の一例である。
　なお、下バンク１７を試験対象とする場合には、ＲＡＭ－ＢＩＳＴ１１がセレクタ＋最上位ビット反転処理部１２４Ｃに下バンク１７のアドレスを指定し、書き込みデータをセレクタ１２１に入力すればよい。また、レイテンシが２以外の場合も、レイテンシ保持部１２３にしたがって、プログラマブルカウンタ１２２Ｃの計数値にレイテンシに対応する値を設定することで、上述と同様に、処理できる。
　以上述べたように、実施例２の半導体集積回路１０Ｃによれば、ＲＡＭが１個の構成であっても、ＲＡＭ内のバンクを分けることで、試験対象バンクの試験対象アドレスに対応する、結果格納バンクのアドレスに試験結果を格納できる。ここで、「試験対象アドレスに対応する」とは、試験対象アドレスに対して最上位ビットが反転するが、他のビットが一致するアドレスという意味である。
　実施例３では、複数のＲＡＭを有する半導体集積回路１０Ｄにおいて、１つのＲＡＭを試験結果格納用のＲＡＭとし、残りを試験対象ＲＡＭとする構成を説明する。すなわち、実施例１では、ＲＡＭ１とＲＡＭ２の一方を試験対象とし、他方を試験結果格納用とした。また、実施例２では、上バンク１６と下バンク１７の一方を試験対象とし、他方を試験結果格納用とした。したがって、実施例１、２において、試験対象の領域と試験結果格納用の領域の記憶容量は同一であった。実施例３では、試験対象の領域の記憶容量が試験結果格納用の領域の記憶容量よりも大きい場合の構成について説明する。また、実施例３では、複数のＲＡＭが並列に試験される。なお、実施例３においても、実施例１、２と同一の構成要素については、同一の符号を付してその説明を省略する。
　図９に、実施例３に係る半導体集積回路１０Ｄの構成を例示する。半導体集積回路１０Ｄは、Ｎ個のＲＡＭ１乃至ＲＡＭＮと、試験結果を格納するＲＡＭＴとを有している。ＲＡＭ１乃至ＲＡＭＮ、およびＲＡＭＴに対応して、データレシーバ１５－１乃至１５－Ｎ、および１５－Ｔが設けられている。さらに、半導体集積回路１０Ｄは、Ｎ個のＲＡＭ１乃至ＲＡＭＮに対して、書き込みデータを送出し、データレシーバ１５－１乃至１５－Ｎに期待値を送出するＲＡＭ－ＢＩＳＴ１１を有している。
　ＲＡＭ－ＢＩＳＴ１１は、複数のＲＡＭ１乃至ＲＡＭＮおよび複数のデータレシーバ１５－１乃至１５－Ｎと接続される点以外は、実施例１、２と同様である。実施例３においては、ＲＡＭ－ＢＩＳＴ１１は、複数のＲＡＭ１乃至ＲＡＭＮおよび複数のデータレシーバ１５－１乃至１５－Ｎに並列にデータを送出する。
　データレシーバ１５－１乃至１５－Ｎは、実施例１のデータレシーバ１５と同様、それぞれＲＡＭ１乃至ＲＡＭＮからの読み出しデータと、ＲＡＭ－ＢＩＳＴ１１からの期待値とを比較し、試験結果を得る。ただし、実施例３では、データレシーバ１５－１乃至１５－Ｎでの試験アドレスに対応する１ワード分の試験結果は、データレシーバ１５－１乃至１５－Ｎ内で、それぞれＯＲ演算され、１ビットの信号に集約される。試験対象アドレスの１ワード分の試験結果から、１ビットの信号に集約された試験結果をエラー有無情報と呼ぶ。エラー有無情報は、データレシーバ１５－１乃至１５－Ｎからそれぞれ並列に、ＦＢＭ制御回路１２Ｄに送出される。
　ＦＢＭ制御回路１２Ｄは、データレシーバ１５－１乃至１５－Ｎから、１ビットに集約された試験結果を受け取った場合、エラーの有無を判定し、エラーが検出されたデータレシーバ（１５－１乃至１５－Ｎのいずれか１以上）から、さらに、集約前の１ワード分の試験結果を取得する。また、ＦＢＭ制御回路１２Ｄは、エラーが検出されたデータレシーバからエラーが発生したＲＡＭ１－ＲＡＭＮの番号を取得する。そして、ＦＢＭ制御回路１２Ｄは、取得した１ワード分の試験結果にＲＡＭ番号および試験アドレスを付して、ＲＡＭＴに格納する。また、半導体集積回路１０Ｄでは、ＲＡＭＴへの格納時には、ＲＡＭ－ＢＩＳＴ１１からのデータは更新されず、ＲＡＭ１乃至ＲＡＭＮの試験は停止する。
　図１０に、試験結果格納用のメモリ（ＲＡＭＴ）に格納されるデータの構成を例示する。ＲＡＭＴへの格納データは、エラーが検出されたＲＡＭのＲＡＭ番号、エラーが検出されたたアドレスおよびエラーが検出された試験結果のデータを含む。ここで、アドレスは、試験対象のＲＡＭ１乃至ＲＡＭＮでの試験アドレスである。
　半導体集積回路１０Ｄでは、ＲＡＭＴへの書き込みの実アドレスはエラーを検知するたびにインクリメントされる。エラーが検知されると、ＦＢＭ制御回路１２Ｄは、該当のＲＡＭ番号、アドレス、試験結果を図１０に示すようＲＡＭＴへ書き込む。ＦＢＭ制御回路１２Ｄは、ＲＡＭＴに格納する試験アドレスについては、実施例１、２と同様、ＲＡＭのレイテンシとデータレシーバのレイテンシを足した分引き戻せばよい。すなわち、ＦＢＭ制御回路１２Ｄは、現時点からレイテンシのサイクル数前にＲＡＭ－ＢＩＳＴ１１から送出されたアドレスと、該当ＲＡＭ番号、および試験結果を組み合わせて試験データとし、ＲＡＭＴに書き込む。図示しないＬＳＩテスタは、試験終了後、ＲＡＭＴへ格納された試験データをデータレシーバ１５－Ｔへ読み出し、さらにスキャンシフトによりＳＯＵＴ端子まで読み出せばよい。
　図１１に、実施例３に係るＦＢＭ制御回路１２Ｄの構成を例示する。ＦＢＭ制御回路１２Ｄは、実施例１（図５）、実施例２（図８）場合と同様、アドレスの信号を選択するためのセレクタ１２４Ｃと、セレクタ１２４Ｃの切り替えを制御するレイテンシ保持部１２３を有している。一方、実施例１、実施例２の場合との相違は、ＦＢＭ制御回路１２Ｄがデータ解析部１２５を有している点にある。さらに、データ解析部１２５は、不良解析部１２５Ａ、ＲＡＭ番号解析部１２５Ｂ、データ格納アドレス解析部１２５Ｃを有している。
　上述のように、データレシーバ１５－１乃至１５－Ｎのそれぞれは、試験アドレスに対応する１ワード分の試験結果に対するエラー有無情報をＦＢＭ制御回路１２Ｄに送信する。データレシーバ１５－１乃至１５－Ｎのそれぞれから送信されたエラー有無情報は、不良解析部１２５Ａに入力される。
　不良解析部１２５Ａは、データレシーバ１５－１乃至１５－Ｎからエラー有無情報を基に、エラーの有無とエラーが発生したＲＡＭの個数を判定する。
　そして、データレシーバ１５－１乃至１５－Ｎの１以上で、エラーありが報告された場合、不良解析部１２５Ａは、ＲＡＭＴへのデータ書き込み中、ＲＡＭ－ＢＩＳＴ１１からの信号を停止するためＥｎａｂｌｅ信号をＤｉｓａｂｌｅに設定してＲＡＭ－ＢＩＳＴ１１へ送る。エラー有りの結果は、ＲＡＭ番号解析部１２５Ｂに通知される。
　ＲＡＭ番号解析部１２５Ｂは、エラー有りの場合に、エラーが発生したＲＡＭのＲＡＭ番号の判定を行い、ＲＡＭＴへのデータ信号のうちのＲＡＭ番号、試験結果を出力する。ＲＡＭ番号解析部１２５Ｂの具体的な処理を以下に例示する。
　ＲＡＭ番号解析部１２５Ｂにも、不良解析部１２５Ａと同様、データレシーバ１５－１乃至１５－Ｎからのエラー有無情報が送信される。ＲＡＭ番号解析部１２５Ｂは、送信元のデータレシーバ１５－１乃至１５－Ｎを識別する情報、例えば、送信元のデータレシーバ１５－１乃至１５－Ｎの識別番号、アドレス等を基にＲＡＭ番号を生成する。また、ＲＡＭ番号解析部１２５Ｂは、エラー有無情報でエラーを報告したデータレシーバに対して、試験アドレスに対する試験結果のデータ（１ビットのエラー有無情報に集約される前の試験結果の送出を要求し、試験結果を取得する。試験結果のデータの送出を要求されたデータレシーバは、例えば、並列に、１ワード分の試験結果を送出すればよい。ただし、ＲＡＭ－ＢＩＳＴ１１からの書き込みデータは停止され、ＲＡＭ１乃至ＲＡＭＮの試験は停止しているので、試験結果のデータの送出を要求されたデータレシーバは、シリアルに１ワード分の試験結果を送出してもよい。そして、ＲＡＭ番号解析部１２５Ｂは、生成したＲＡＭ番号と、データレシーバ１５－１乃至１５－Ｎから受信した試験結果をＲＡＭＴに出力する。
　一方、セレクタ１２４Ｃでは、レイテンシ保持部１２３のレイテンシにしたがって、ＲＡＭ－ＢＩＳＴ１１からのアドレスのうち、レイテンシ分だけ時間を戻したアドレスを選択し、ＲＡＭＴに出力する。なお、図１１では、省略されているが、セレクタ１２４Ｃからのエラー発生箇所のアドレス信号と、ＲＡＭ番号解析部１２５ＢからのＲＡＭ番号および試験結果のデータを合成するバッファを設け、バッファで、図１０のように合成されたデータをＲＡＭＴに格納するようにしてもよい。
  データ格納アドレス解析部１２５Ｃは、エラーが有の場合、試験結果格納用のＲＡＭＴへデータを格納するアドレスを指示する。例えば、データ格納アドレス解析部１２５Ｃは、エラー有の場合はアドレスを1カウントアップし、ＲＡＭＴのアドレス信号に送出し、ＲＡＭＴ内の格納先アドレスを指定する。
　以上の処理を実行するデータ解析部１２５は、論理ゲートを組み合わせたハードウェア回路であってもよい。ただし、データ解析部１２５の処理は、データレシーバ１５－１乃至１５－Ｎとの通信処理、および、ＲＡＭ－ＢＩＳＴ１１をＤｉｓａｂｌｅ状態にした後の解析処理であるため、ＲＡＭ－ＢＩＳＴ１１と連動して動作しなくてもよい。したがって、例えば、データ解析部１２５は、ＣＰＵあるいはDigital Signal Processor(ＤＳＰ)と、図示しない記憶装置上のコンピュータプログラムを含むものでもよい。
　実施例３で説明したＦＢＭ制御回路１２Ｄおいても、ＲＡＭ－ＢＩＳＴ１１からＲＡＭ１乃至ＲＡＭＮに出力されるアドレス信号に対して、ＲＡＭ１乃至ＲＡＭＮのレイテンシと、データレシーバ１５－１乃至１５－Ｎのレイテンシとを含む値がレイテンシ保持部１２３に保持される。そして、レイテンシ保持部１２３に保持された値に応じて、セレクタ１２４Ｃの入力信号端子が選択され、レイテンシに応じた時間遅れ分を調整した時間におけるＲＡＭ－ＢＩＳＴ１１からのアドレスと、試験結果データとがＲＡＭＴに格納される。さらに、実施例３では、複数のＲＡＭ１乃至ＲＡＭＮが試験されるため、試験結果データには、データレシーバ１５－１乃至１５－Ｎを基にしたＲＡＭ番号が付与される。したがって、複数のＲＡＭの試験を行う場合でも、試験結果の解析は容易となる。
　また、実施例３に係る半導体集積回路１０Ｄでは、試験アドレスごとの１ワード分の試験結果は、一旦、１ビットのエラー有無情報に集約され、ＦＢＭ制御回路１２Ｄに通知される。そして、不良解析部１２５Ａでエラーが検知された場合に、エラーが検知されたデータレシーバからＲＡＭ番号解析部１２５Ｂに１ワード分の試験結果が送信される。その間、ＲＡＭ－ＢＩＳＴ１１による試験アドレスの送出は停止され、試験は中断する。しかしながら、ＲＡＭ１乃至ＲＡＭＮのうちの複数箇所で同一のクロックサイクルでエラーが発生する可能性は低い。したがって、図９および図１１の構成によっても、実質的な試験速度の低下を抑制した上で、複数のＲＡＭでの試験を並列に実行できる。
　さらにまた、実施例３に係る半導体集積回路１０Ｄでは、エラーが発生したときに試験結果のデータがＲＡＭＴに格納される。このような処理により大幅な試験時間の短縮と、データの解析時間の短縮が可能となる。
　１０、１０Ｃ、１０Ｄ　半導体集積回路
　１１　ＲＡＭ－ＢＩＳＴ
　１２、１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ　ＦＢＭ制御回路
　１４　セレクタ
　１５　データレシーバ
　１６　上バンク
　１７　下バンク
　５０　ＬＳＩテスタ
　１２０　ラッチ
　１２１　セレクタ
　１２２　設定ラッチ
　１２２Ｃ　プログラマブルカウンタ
　１２３、１２３Ａ、１２３Ｂ　レイテンシ保持部
　１２４　１２４Ｃ　セレクタ
　１２５　データ解析部
　１２５Ａ　不良解析部
　１２５Ｂ　ＲＡＭ番号解析部
　１２５Ｃ　データ格納アドレス解析部

Claims (10)

  1. 　試験対象メモリと、
    　試験結果格納メモリと、
    　前記試験対象メモリへ供給する試験アドレス及び試験データを逐次生成する試験データ生成部と、
    　前記試験対象メモリにおける前記試験アドレス及び試験データによる試験結果データを前記試験結果格納メモリに逐次格納する際に、少なくとも前記試験対象メモリへの試験アドレスの設定から前記試験データの読み出しまでのレイテンシを含む時間遅れに合わせて、前記試験結果格納メモリの格納先アドレスを前記試験対象メモリに設定される前記試験アドレスからシフトさせるシフト回路を含む制御回路と、
    　を備える半導体集積回路。
  2. 　前記試験対象メモリ及び試験結果格納メモリのいずれにも用いられるＲＡＭを有し、
    　前記制御回路は、前記ＲＡＭへの書き込みデータとして、前記試験対象メモリから読み出された読み出しデータに基づく試験結果データと、前記試験データ生成部が生成した試験データとのいずれかを選択する書き込みデータ選択部と、
    　前記ＲＡＭへの書き込みアドレスとして、前記試験データ生成部が生成した試験アドレスと前記シフト回路によって前記試験アドレスからシフトさせた格納先アドレスとを選択するアドレス選択部と、
    　を有する請求項１に記載の半導体集積回路。
  3. 　前記ＲＡＭは、試験対象メモリとなる試験対象領域と試験結果格納メモリとなる試験結果格納領域とを有し、
    　前記書き込みデータ選択部は、前記試験対象領域への書き込みデータとして前記試験データ生成部が生成する試験データを選択し、前記試験結果格納領域への書き込みデータとして前記試験結果データを選択し、
      前記アドレス選択部は、前記試験対象領域への書き込みアドレスとして前記試験アドレスを選択し、前記試験結果格納領域への書き込みアドレスとして前記格納先アドレスを選択する
    　請求項２に記載の半導体集積回路。
  4. 　試験対象メモリとなる複数のＲＡＭを備え、
    　前記制御回路は、前記ＲＡＭから読み出された読み出しデータに基づく試験結果データのうちのエラーが検知された試験結果データを、前記エラーが検知されたＲＡＭと試験アドレスとを特定する情報とともに、試験結果格納メモリに出力する請求項１に記載の半導体集積回路。
  5. 　前記試験対象メモリから読み出された読み出しデータと所定の期待値とを比較して試験結果データを生成するとともに、前記試験結果データを、前記制御回路を介して前記試験結果格納メモリに送出する試験結果生成部をさらに備える請求項１から４のいずれか１項に記載に半導体集積回路。
  6. 　試験対象メモリへ供給する試験アドレス及び試験データを逐次生成する試験データ生成ステップと、
    　前記試験対象メモリにおける前記試験アドレス及び試験データによる試験結果データを前記試験結果格納メモリに逐次格納する際に、少なくとも前記試験対象メモリへの試験アドレスの設定から前記試験データの読み出しまでのレイテンシを含む時間遅れに合わせて、前記試験結果格納メモリの格納先アドレスを前記試験対象メモリに設定される前記試験アドレスからシフトさせるシフトステップと、を実行する半導体集積回路の試験方法。
  7. 　前記半導体集積回路が試験対象メモリ及び試験結果格納メモリのいずれにも用いられるＲＡＭを有する場合に、
    　　前記ＲＡＭへの書き込みデータとして、前記試験対象メモリから読み出された読み出しデータに基づく試験結果データと、前記試験データ生成ステップで生成された試験データとのいずれかを選択する書き込みデータ選択ステップと、
    　　前記ＲＡＭへの書き込みアドレスとして、前記試験データ生成ステップで生成された試験アドレスと前記シフトステップによって前記試験アドレスからシフトさせた格納先アドレスとを選択するアドレス選択ステップとをさらに実行する請求項６に記載の半導体集積回路の試験方法。
  8. 　前記ＲＡＭが、試験対象メモリとなる試験対象領域と試験結果格納メモリとなる試験結果格納領域とを有する場合に、
    　　前記書き込みデータ選択ステップでは、前記試験対象領域への書き込みデータとして前記試験データ生成ステップで生成された試験データが選択され、前記試験結果格納領域への書き込みデータとして前記試験結果データが選択され、
    　　前記シフトステップでは、前記試験対象領域への書き込みアドレスとして前記試験アドレスが選択され、前記試験結果格納領域への書き込みアドレスとして前記格納先アドレスが選択される
    　ことを特徴とする請求項７に記載の半導体集積回路の試験方法。
  9. 　試験対象メモリとなる複数のＲＡＭを備える場合に、
    　　前記ＲＡＭから読み出された読み出しデータに基づく試験結果データのうちのエラーが検知された試験結果データを、前記エラーが検知されたＲＡＭと試験アドレスとを特定する情報とともに、試験結果格納メモリに出力するステップをさらに実行する請求項６に記載の半導体集積回路の試験方法。
  10. 　前記試験対象メモリから読み出された読み出しデータと所定の期待値とを比較して試験結果データを生成するステップと、
    　前記試験結果データを、前記制御回路を介して前記試験結果格納メモリに送出するステップと、をさらに実行する請求項６から９のいずれか１項に記載に半導体集積回路の試験方法。
PCT/JP2012/052502 2012-02-03 2012-02-03 半導体集積回路、半導体集積回路の試験方法 Ceased WO2013114615A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
PCT/JP2012/052502 WO2013114615A1 (ja) 2012-02-03 2012-02-03 半導体集積回路、半導体集積回路の試験方法
US14/447,146 US20140340975A1 (en) 2012-02-03 2014-07-30 Semiconductor integrated circuit and method of testing semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2012/052502 WO2013114615A1 (ja) 2012-02-03 2012-02-03 半導体集積回路、半導体集積回路の試験方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US14/447,146 Continuation US20140340975A1 (en) 2012-02-03 2014-07-30 Semiconductor integrated circuit and method of testing semiconductor integrated circuit

Publications (1)

Publication Number Publication Date
WO2013114615A1 true WO2013114615A1 (ja) 2013-08-08

Family

ID=48904691

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/052502 Ceased WO2013114615A1 (ja) 2012-02-03 2012-02-03 半導体集積回路、半導体集積回路の試験方法

Country Status (2)

Country Link
US (1) US20140340975A1 (ja)
WO (1) WO2013114615A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016218929A (ja) * 2015-05-25 2016-12-22 富士通株式会社 演算処理装置、情報処理装置および演算処理装置の制御方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018133121A (ja) * 2017-02-15 2018-08-23 東芝メモリ株式会社 半導体回路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0267976A (ja) * 1988-09-02 1990-03-07 Advantest Corp メモリ試験装置
JPH0862302A (ja) * 1994-08-19 1996-03-08 Advantest Corp サイクル遅延用パターン発生器
JP2000137997A (ja) * 1998-10-30 2000-05-16 Ando Electric Co Ltd 半導体試験装置のフェイルデータメモリ回路
JP2001338498A (ja) * 2000-05-24 2001-12-07 Advantest Corp 半導体デバイス試験装置
JP2005141797A (ja) * 2003-11-04 2005-06-02 Fujitsu Ltd 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5553238A (en) * 1995-01-19 1996-09-03 Hewlett-Packard Company Powerfail durable NVRAM testing
JP2003068098A (ja) * 2001-08-28 2003-03-07 Mitsubishi Electric Corp テスト回路装置および半導体集積回路装置
JP2005309787A (ja) * 2004-04-21 2005-11-04 Nec Electronics Corp 中央演算処理装置及びマイクロコンピュータ
ITMI20042462A1 (it) * 2004-12-23 2005-03-23 St Microelectronics Srl Memoria ausiliare
CN101147204A (zh) * 2006-01-24 2008-03-19 爱德万测试株式会社 测试装置以及选择装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0267976A (ja) * 1988-09-02 1990-03-07 Advantest Corp メモリ試験装置
JPH0862302A (ja) * 1994-08-19 1996-03-08 Advantest Corp サイクル遅延用パターン発生器
JP2000137997A (ja) * 1998-10-30 2000-05-16 Ando Electric Co Ltd 半導体試験装置のフェイルデータメモリ回路
JP2001338498A (ja) * 2000-05-24 2001-12-07 Advantest Corp 半導体デバイス試験装置
JP2005141797A (ja) * 2003-11-04 2005-06-02 Fujitsu Ltd 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016218929A (ja) * 2015-05-25 2016-12-22 富士通株式会社 演算処理装置、情報処理装置および演算処理装置の制御方法
US10248479B2 (en) 2015-05-25 2019-04-02 Fujitsu Limited Arithmetic processing device storing diagnostic results in parallel with diagnosing, information processing apparatus and control method of arithmetic processing device

Also Published As

Publication number Publication date
US20140340975A1 (en) 2014-11-20

Similar Documents

Publication Publication Date Title
US10090065B1 (en) Simultaneous write, read, and command-address-control calibration of an interface within a circuit
JP3893238B2 (ja) 半導体記憶装置の不良解析装置
US9633748B2 (en) Multi-channel testing
TW201317995A (zh) 記憶體測試系統及測試方法
JP5665263B2 (ja) 半導体記憶装置、及び該半導体記憶装置のテスト方法
US8843794B2 (en) Method, system and apparatus for evaluation of input/output buffer circuitry
US8108741B2 (en) Semiconductor memory device having mount test circuits and mount test method thereof
JPH0963300A (ja) 半導体メモリ試験装置のフェイル解析装置
US7937633B2 (en) Semiconductor device using logic chip
KR100838863B1 (ko) 시험 장치 및 시험 방법
US9728273B2 (en) Embedded memory testing using back-to-back write/read operations
US20150228360A1 (en) Memory-testing device and memory-testing method
WO2013114615A1 (ja) 半導体集積回路、半導体集積回路の試験方法
US8904221B2 (en) Arbitration circuitry for asynchronous memory accesses
US9159456B2 (en) Semiconductor device
US8782475B2 (en) PRBS test memory interface considering DDR burst operation
JPWO2013114615A1 (ja) 半導体集積回路、半導体集積回路の試験方法
US20070079198A1 (en) Semiconductor integrated circuit apparatus and interface test method
US20100027359A1 (en) Memory test circuit which tests address access time of clock synchronized memory
US20220122683A1 (en) Electronic devices including a test circuit and methods of operating the electronic devices
US20050278596A1 (en) Semiconductor integrated circuit device
US20250191638A1 (en) Semiconductor device having dqs counter circuit
EP2704151A2 (en) Semiconductor device and memory test method
US8819509B2 (en) Integrated circuit, test circuit, and method of testing
US10026502B2 (en) Method and memory controller

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12867065

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2013556166

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12867065

Country of ref document: EP

Kind code of ref document: A1