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WO2013105460A1 - 半導体記憶回路及び装置 - Google Patents

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Publication number
WO2013105460A1
WO2013105460A1 PCT/JP2012/084025 JP2012084025W WO2013105460A1 WO 2013105460 A1 WO2013105460 A1 WO 2013105460A1 JP 2012084025 W JP2012084025 W JP 2012084025W WO 2013105460 A1 WO2013105460 A1 WO 2013105460A1
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WO
WIPO (PCT)
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voltage
read
semiconductor memory
row
signal line
Prior art date
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Ceased
Application number
PCT/JP2012/084025
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English (en)
French (fr)
Inventor
山内　祥光
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to US14/371,202 priority Critical patent/US9214469B2/en
Publication of WO2013105460A1 publication Critical patent/WO2013105460A1/ja
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Ceased legal-status Critical Current

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    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
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    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Definitions

  • the present invention relates to a semiconductor memory circuit including an oxide semiconductor insulated gate FET (field effect transistor) and a semiconductor memory device including the semiconductor memory circuit, and more particularly to a semiconductor memory suitable for storing multilevel information.
  • the present invention relates to a circuit and a device.
  • RAM random access memory
  • ROM read only memory
  • the RAM has no limitation on the number of times of rewriting, but since held data is lost when the power is turned off, there is a problem that power consumption for holding data during standby increases.
  • ROM can retain data even when the power is turned off, but cannot be used for applications that require frequent rewriting due to the limited number of rewrites. Therefore, research and development of NVRAM (nonvolatile random access memory), which is an ideal memory that can hold the written data with ultra-low power consumption without any restrictions on the number of rewrites, has been conducted for a long time. It hasn't arrived.
  • Non-Patent Document 1 The development of NVRAM is reported in Non-Patent Document 1 below.
  • the memory cell disclosed in Non-Patent Document 1 includes a normal silicon MOSFET 30, a capacitor element 31 having one end connected to the gate FN of the silicon MOSFET 30, and one of the gate FN and the source or drain.
  • An oxide semiconductor MOSFET 32 to be connected is provided.
  • the charge is transferred to and from the floating gate through a thin gate insulating film by hot electron injection, FN tunneling, etc.
  • the configuration is performed via the MOSFET 32.
  • it is not necessary to generate a high electric field to put charges in and out of the floating gate FN data can be rewritten at a low voltage and at a high speed, and the number of rewrites is not limited.
  • the leakage current of the oxide semiconductor MOSFET 32 is extremely small, the charge accumulated in the floating gate FN can be stably held for a long time.
  • Non-Patent Document 1 uses a threshold voltage of a floating gate type MOSFET (memory element) composed of a silicon MOSFET 30 and a capacitive element 31 having the other end of the capacitive element 31 as a control gate, and an accumulated charge of the floating gate FN.
  • a floating gate type MOSFET memory element
  • the point of storing information by controlling according to the amount of the above is exactly the same as the conventional flash memory cell. For this reason, if the threshold voltage of the silicon MOSFET 30 itself varies between memory cells, the threshold voltage of the memory element also varies even in the memory cell having the same charge stored in the floating gate FN, which causes problems such as a decrease in operating margin. Occurs.
  • the present invention has been made in view of the above-described problems, and its object is to eliminate the influence of variations in threshold voltage, to increase the operating margin, to lower the operating voltage, or to store multiple values of stored information.
  • the present invention provides a semiconductor memory circuit including an oxide semiconductor insulated gate FET that can achieve high performance, such as an increase in performance, and a semiconductor memory device including the semiconductor memory circuit.
  • the present invention provides a first transistor element of an insulated gate FET in which a gate electrode is connected to a storage node, a drain electrode is connected to an intermediate node, and a source electrode is connected to a data input / output terminal.
  • a second transistor element of an oxide semiconductor insulated gate FET having a gate electrode connected to the first control terminal, a drain electrode connected to the intermediate node, and a source electrode connected to the storage node, and one end of the first voltage terminal At least the second control terminal having a conduction state between the capacitive element having the other end connected to the storage node and the second control terminal or the second voltage terminal or the first voltage terminal and the intermediate node.
  • a switching element that is controlled according to the voltage level of the semiconductor memory circuit.
  • the switching element has a gate electrode connected to the second control terminal, a drain electrode connected to the second voltage terminal or the first voltage terminal, and a source electrode.
  • a third transistor element of an insulated gate FET connected to the intermediate node, a gate electrode and a drain electrode commonly connected to the second control terminal, and a source electrode connected to the intermediate node. It is preferable that any one of a four-transistor element and a diode element in which one of an anode terminal and a cathode terminal is connected to the second control terminal and the other is connected to the intermediate node.
  • the first to third transistor elements are thin film transistor elements.
  • an oxide semiconductor constituting the second transistor element is InGaZnO.
  • the second transistor element in the write operation, is turned on and the switching element is turned off according to the voltage levels of the first control terminal and the second control terminal.
  • a second feature is that a storage voltage having a certain relationship with a write voltage input to the data input / output terminal is written to the storage node by being controlled to be in a conductive state.
  • the second transistor element is turned on in accordance with each voltage level of the first control terminal and the second control terminal during an initialization operation before the write operation.
  • a third feature is that the voltage level of the storage node is initialized by controlling the switching elements to be in a conductive state.
  • a fourth feature is that the storage voltage stored in the storage node is continuously held.
  • the second transistor element is controlled to be turned off by the voltage level of the first control terminal during the read operation
  • the second control A fifth feature is that a read control voltage is applied to the terminal, and a read voltage or a read current corresponding to the storage voltage stored in the storage node is output to the data input / output terminal.
  • the present invention comprises a memory cell array in which a plurality of semiconductor memory circuits having any of the above characteristics are arranged as memory cells in the row direction and the column direction, respectively, and arranged in the same row.
  • the first control terminals of the semiconductor memory circuits are connected to a common first control signal line
  • the second control terminals of the semiconductor memory circuits arranged in the same row are connected to a common second control signal line
  • the data input / output terminals of the semiconductor memory circuits arranged in columns are connected to a common data signal line
  • the first voltage terminals of the semiconductor memory circuits arranged in the same row or column are common fixed voltage lines
  • the semiconductor memory device includes a data signal line drive circuit that drives the data signal line separately, a first control signal line drive circuit that drives the first control signal line, A second control signal line drive circuit for driving the second control signal line separately; and a read circuit for detecting a read voltage or a read current output to the data signal line according to the storage voltage stored in the storage node
  • the second feature is to include
  • the data signal line driving circuit applies a write voltage corresponding to the data to be stored to the data signal line of the selected column to be written separately during the write operation.
  • the second transistor element is turned on in the semiconductor memory circuit arranged in the non-selected column, the first transistor element is turned off to the data signal line of the non-selected column that is not to be written.
  • a third feature is that a write inhibit voltage is applied separately.
  • the first control signal line driving circuit is configured to perform the first selection of the selected row to be operated during a write operation and an initialization operation before the write operation.
  • a first selected row voltage that turns on the second transistor element is applied to one control signal line, and the second transistor element is turned off to the first control signal line of a non-selected row that is not an operation target. Applying a first non-selected row voltage and applying a first read row voltage that turns off the second transistor element to the first control signal lines in all rows during a read operation Features.
  • the second control signal line driver circuit may include the switching elements on the second control signal lines in all rows during a write operation.
  • a second write row voltage for applying a non-conduction state is applied, and at the time of an initialization operation before the write operation, at least the second control signal line of the selected row to be operated is set to the second control signal line.
  • Initialization selected row voltage is applied, and during a read operation, a second read selected row voltage that makes the switching element conductive is applied to the second control signal line of the selected row to be operated, and is not an operation target
  • a fifth feature is that a second read non-selected row voltage for making the switching element non-conductive is applied to the second control signal line in the non-selected row.
  • the present invention comprises a memory cell array in which a plurality of semiconductor memory circuits having any of the above characteristics are arranged as memory cells in the row direction and the column direction, respectively, and arranged in the same row.
  • the first control terminals of the semiconductor memory circuits are connected to a common first control signal line, and the second control terminals of the semiconductor memory circuits arranged in the same column are connected to a common second control signal line.
  • the data input / output terminals of the semiconductor memory circuits arranged in columns are connected to a common data signal line, and the first voltage terminals of the semiconductor memory circuits arranged in the same row are connected to a common first voltage control line.
  • An insulating gate having a gate electrode connected to the second control terminal, a drain electrode connected to the second voltage terminal, and a source electrode connected to the intermediate node;
  • the semiconductor memory device further includes a data signal line drive circuit that drives the data signal line separately, a first control signal line drive circuit that drives the first control signal line, A second control signal line drive circuit that drives the second control signal line separately; a first voltage control line drive circuit that drives the first voltage control line separately; and the storage voltage stored in the storage node.
  • a read circuit is provided that detects a read voltage or a read current output to the data signal line.
  • the storage voltage having a certain relationship with the write voltage input to the data input / output terminal is stored in the storage node. Specifically, by turning on the second transistor element and turning on the switching element, the storage node is initialized to a predetermined initialization voltage, and then the switching element is turned off. Since the drain electrode and the gate electrode of the transistor element are connected via the second transistor element, the first transistor element acts as a diode. When the conductivity type of the first transistor element is n-type, a diode is formed in which the anode is connected to the storage node and the cathode is connected to the data input / output terminal.
  • a diode is formed which is connected to the output terminal and whose cathode is connected to the storage node.
  • the turn-on voltage of the diode is equal to the absolute value of the threshold voltage of the first transistor element. Therefore, if the initialization voltage is set in advance so that the voltage difference between the initialization voltage of the storage node and the write voltage is larger than the turn-on voltage of the diode regardless of the write voltage, the data is written by the write operation. While the input / output terminal is driven to the write voltage and the diode is in the turn-on state, the voltage of the storage node is changed from the initialization voltage to the write voltage when the conductivity type of the first transistor element is n-type. The voltage decreases until the diode is turned off.
  • the storage node has a certain relationship with the write voltage by the write operation.
  • the first transistor element has the n-type conductivity only by the absolute value of the threshold voltage of the first transistor element.
  • a high storage voltage is stored when the conductivity type is p-type. Therefore, in the initialization operation and the write operation, the storage voltage having a certain relationship with the write voltage is stored in the storage node only by switching the conduction / non-conduction of the switching element.
  • the second transistor element After the storage voltage is stored in the storage node, the second transistor element is also turned off, so that the storage node is in a floating state, and electric charges corresponding to the storage voltage can be continuously held.
  • the second transistor element employs an oxide semiconductor transistor capable of realizing an extremely small leakage current as compared with the silicon transistor, the charge corresponding to the storage voltage stored in the storage node is stable for a long time. Therefore, it is possible to significantly reduce the power consumption for data retention and to function as a nonvolatile memory.
  • the switching element by controlling the switching element to be in a conductive state, a current flows to the data input / output terminal through the switching element and the first transistor element, and the storage voltage stored in the storage node is stored in the data input / output terminal. It is possible to output a read voltage or a read current according to.
  • the data input / output terminal is charged or discharged by a read current flowing between the drain electrode and the source electrode of the first transistor element so that the voltage level can be changed in advance.
  • the state when the voltage of the data input / output terminal is charged or discharged to the same voltage level as the write voltage during the write operation, the gate electrode (storage node) and the source electrode ( The voltage difference between the data input / output terminals) becomes the same as the absolute value of the threshold voltage of the first transistor element, the first transistor element is cut off, charging or discharging ends, and the data input / output terminal A read voltage having the same voltage as the write voltage is output.
  • the bias condition is adjusted so that the first transistor element is saturated at the intermediate node during the read operation.
  • the read current flowing between the electrodes can be a saturation current proportional to the square of the voltage difference between the voltage between the gate electrode and the source electrode and the threshold voltage of the first transistor element.
  • the storage voltage stored in the storage node is a voltage different from the write voltage applied during the write operation by the absolute value of the threshold voltage of the first transistor element, the read current is different from the write voltage during the read operation.
  • the current is proportional to the square of the voltage difference from the voltage applied to the data input / output terminal, and a read current corresponding to the write voltage, that is, the information stored in the storage node is output.
  • the storage voltage stored in the storage node is higher or lower by the threshold voltage of the first transistor element in each semiconductor storage circuit. Since the dispersion is compensated in advance, the read voltage and the read current output to the data input / output terminal by the read operation do not include the voltage component and the current component depending on the threshold voltage of the first transistor element. It is not affected by the threshold voltage of the element. As a result, according to the semiconductor memory circuit having the above characteristics, the voltage difference between the write voltages corresponding to each value of the multi-value information is reduced, so that the low-voltage operation or the multi-value information can be achieved if the operation voltage is the same. Can be realized.
  • the semiconductor memory circuit having the above characteristics is arranged on a panel of an active matrix display panel having a TFT in a pixel. be able to.
  • a semiconductor memory circuit having the above characteristics is formed as a memory circuit in each pixel and used for storing pixel voltages in units of pixels, or a plurality of semiconductor memory circuits having the above characteristics are arranged in a matrix. Arranged as a memory cell array, it can be arranged around the pixel array to hold various data.
  • the transistor elements constituting the semiconductor memory circuit having the above characteristics are formed of thin film transistors (TFTs), they are stacked on the upper layer side of a logic circuit such as a CPU (Central Processing Unit) formed on a silicon substrate.
  • a logic circuit such as a CPU (Central Processing Unit) formed on a silicon substrate.
  • a semiconductor memory device can be formed. That is, it is not necessary to separately provide a region for forming the semiconductor memory device on the semiconductor substrate on which the logic circuit is formed, and the semiconductor memory device can be formed three-dimensionally on the existing logic circuit LSI. It becomes possible.
  • the semiconductor memory device having the above characteristics since the semiconductor memory circuit having the above characteristics is used, the same effect can be obtained, and a memory cell array in which a plurality of memory cells are arranged in the row direction and the column direction, respectively.
  • a specific memory cell in the memory cell array is selected, and information is written and read partially. be able to.
  • An equivalent circuit diagram showing a circuit configuration example of a semiconductor memory circuit of the present invention 1 is an equivalent circuit diagram showing a circuit configuration example of a memory cell array including the first type memory cells shown in FIG.
  • FIG. 1A is an equivalent circuit diagram illustrating another circuit configuration example of the memory cell array including the first type memory cells illustrated in FIG.
  • FIG. 1B is an equivalent circuit diagram illustrating a circuit configuration example of the memory cell array including the second type memory cells illustrated in FIG. 1 is a block diagram showing an example of a schematic configuration of a semiconductor memory device of the present invention.
  • Timing chart showing an example of operation procedure of initialization operation and write operation
  • the circuit diagram which shows the state of the transistor element in the memory cell of the selection row and non-selection row at the time of initialization operation
  • movement The circuit diagram which shows the state of the transistor element in the selection memory cell and the non-selection memory cell at the time of write operation Timing chart showing an example of an operation procedure of a read operation when the read circuit is a voltage detection type sense amplifier
  • Circuit diagram showing states of transistor elements in selected memory cell and non-selected memory cell during read operation
  • Timing chart showing an example of an operation procedure of a read operation when the read circuit is a current detection type sense amplifier
  • Equivalent circuit diagram showing another circuit configuration example of the semiconductor memory circuit of the present invention
  • the block diagram which shows another example of schematic structure of the semiconductor memory device of this invention
  • the block diagram which shows another example in case the read-out circuit of schematic structure of the semiconductor memory device of this invention is a current detection type sense amplifier
  • the semiconductor memory device of the present invention (hereinafter simply referred to as “memory device”) and the semiconductor memory circuit of the present invention (hereinafter simply referred to as “memory cell”) as a memory cell used in the memory device.
  • memory device the semiconductor memory device of the present invention
  • memory cell the semiconductor memory circuit of the present invention
  • any type of memory cell MC includes a first transistor element T1 of an insulated gate FET, a second transistor element T2 of an oxide semiconductor insulated gate FET, a capacitor element C1, and a switching element S1.
  • first and second transistor elements T1 and T2 are assumed to be n-channel thin film transistors (TFTs).
  • each memory cell MC the gate electrode of the first transistor element T1, the source electrode of the second transistor element T2, and one end of the capacitor element C1 are connected to each other to form the storage node N1.
  • the drain electrode of the first transistor element T1, the drain electrode of the second transistor element T2, and one end of the switching element S1 are connected to each other to form an intermediate node N2, and the source electrode of the first transistor element T1 is the data input / output terminal.
  • the gate electrode of the second transistor element T2 is connected to the first control terminal CIN1, and the other end of the capacitive element C1 is connected to the first voltage terminal VIN1.
  • Each memory cell MC is different from each other in the specific configuration of the switching element S1.
  • the switching element S1 is composed of the third transistor element T3 of the insulated gate FET of the same structure and conductivity type as the first transistor element T1, and the drain electrode is Connected to the first voltage terminal VIN1 or another second voltage terminal VIN2, the gate electrode is connected to the second control terminal CIN2, and the source electrode is connected to the intermediate node N2.
  • the third transistor element T3 can control conduction / non-conduction between the first voltage terminal VIN1 or the second voltage terminal VIN2 and the intermediate node N2 according to the voltage level of the second control terminal CIN2.
  • the voltage levels of the first voltage terminal VIN1 and the second voltage terminal VIN2 can be set individually.
  • the voltage level of the first voltage terminal VIN1 can be set to an arbitrary fixed voltage (for example, ground voltage).
  • the voltage level of the first voltage terminal VIN1 is set to a voltage suitable for an initialization operation and a read operation described later of the memory cell MC1. Is done.
  • the switching element S1 is formed of a diode D1 having an anode connected to the second control terminal CIN2 and a cathode connected to the intermediate node N2.
  • the diode D1 is a pn junction diode using a pn junction of a semiconductor forming the first transistor element T1, or a diode element such as a pin diode using a pin structure of the semiconductor, as shown in FIG.
  • the fourth transistor element T4 of the insulated gate FET having the same structure and conductivity type as the first transistor element T1, and the drain electrode and the gate electrode are commonly connected to the second control terminal CIN2 and the source electrode is Various embodiments such as a diode circuit configured to be connected to the intermediate node N2 can be considered.
  • the diode D1 can control conduction / non-conduction between the second control terminal CIN2 and the intermediate node N2 according to the voltage level of the second control terminal CIN2.
  • the diode D1 becomes conductive, and current flows from the second control terminal CIN2 toward the intermediate node N2.
  • the turn-on voltage of the diode D1 shown in FIG. 1C is the threshold voltage of the fourth transistor element T4.
  • Each memory cell MC shown in FIG. 1 differs only in the specific configuration of the switching element S1, and the conduction and non-conduction of the switching element S1 depends on the basic function of the switching element S1, that is, the voltage level of the second control terminal CIN2. Since these are controlled in common, the functions of the memory circuit played by each memory cell MC are the same.
  • FIG. 2 and 3 are equivalent circuit diagrams of a first type memory cell array MA1 in which a plurality of first type memory cells MC1 shown in FIG. 1A are arranged in the row direction and the column direction, respectively.
  • 2 shows a case where the memory cell MC1 does not include the second voltage terminal VIN2, and the drain electrode of the third transistor element T3 is connected to the first voltage terminal VIN1, and
  • FIG. 3 shows that the drain electrode of the third transistor element T3 is The case of connection to the second voltage terminal VIN2 is shown respectively.
  • FIG. 4 shows an equivalent circuit diagram of a second type memory cell array MA2 in which a plurality of second type memory cells MC2 shown in FIG. 1B are arranged in the row direction and the column direction, respectively.
  • each of the memory cell arrays MA1 and MA2 includes m data lines (DL1, DL2,..., DLm) extending in the column direction and n first word lines (WL1, WL2,... Extending in the row direction). , WLn), n second word lines (GL1, GL2,..., GLn) extending in the row direction, and a first fixed voltage line V1L.
  • WLn first word lines
  • GL1, GL2,..., GLn extending in the row direction
  • V1L first fixed voltage line
  • the memory cell array MA1 further includes a second fixed voltage line V2L.
  • m and n are natural numbers of 2 or more, respectively.
  • the first and second types of memory cell arrays MA1 and MA2 are collectively referred to as a memory cell array MA.
  • the data lines (DL1, DL2,..., DLm) are collectively referred to as data lines DL
  • the first word lines (WL1, WL2,..., WLn) are collectively referred to as first
  • the second word lines (GL1, GL2,..., GLn) are collectively referred to as a second word line GL.
  • the data line DL corresponds to a “data signal line”
  • the first word line WL corresponds to a “first control signal line”
  • the second word line GL corresponds to a “second control signal line”.
  • each data input / output terminal DIO of the memory cells MC arranged in the same column is connected to a common data line DL, and each of the first memory cells MC arranged in the same row.
  • the control terminal CIN1 is connected to the common first word line WL, and the second control terminals CIN2 of the memory cells MC arranged in the same row are connected to the common second word line GL and are connected to the same row or the same column.
  • the first voltage terminals VIN1 of the memory cells MC arranged in the same are connected to a common first fixed voltage line V1L.
  • the second fixed voltage line in which the second voltage terminals VIN2 of the memory cells MC arranged in the same row or the same column are common. Connected to V2L.
  • FIG. 5 is a schematic block diagram showing a configuration example of the storage device 1 including the memory cell array MA.
  • the storage device 1 includes a control circuit 2, a column decoder circuit 3, a data line driving circuit 4, a first row decoder circuit 5, a second row decoder circuit 6, and a read circuit 7.
  • the data line drive circuit 4 becomes a “data signal line drive circuit”
  • the first row decoder circuit 5 becomes a “first control signal line drive circuit”
  • the second row decoder circuit 6 becomes a “second control signal line drive circuit”.
  • the control circuit 2 exchanges the outside of the storage device 1 with an address signal ADD, a data input signal DIN, a data output signal DOUT, a control signal CNTL for controlling various memory operations such as writing, initialization, and reading described later.
  • a column address signal CA for selecting the data line DL to be written or read is generated and supplied to the column decoder circuit 3, and the first word line WL and the second word line GL to be written or read are generated.
  • Is generated and supplied to the first row decoder circuit 5 and the second row decoder circuit 6, and the write voltage VW corresponding to the data input signal DIN is applied to the selected data line DL.
  • the information RD detected in the reading circuit 7 is converted into a data output signal DOUT and output.
  • control circuit 2 controls various memory operations described later based on a control signal CNTL input from the outside.
  • the control circuit 2 supplies a predetermined fixed voltage to each of the first fixed voltage line V1L and the second fixed voltage line V2L, so that the memory cell array When MA is the memory cell array MA1 shown in FIG. 2, a predetermined fixed voltage is supplied to the first fixed voltage line V1L.
  • the memory cell array MA is the memory cell array MA2 shown in FIG. 4, it is not necessary to supply the fixed voltage.
  • control circuit 2 is a combination of an address input buffer, a data input / output circuit, a control signal input buffer, a memory operation control circuit, and the like in a general semiconductor memory circuit. Since a specific circuit configuration is not the gist of the present invention, a detailed description thereof will be omitted.
  • the column decoder circuit 3 is a circuit that selects a data line DL that is a target of a write operation and a read operation based on a column address signal CA.
  • the data line driving circuit 4 applies the write voltage VW corresponding to the input data to the selected data line DL selected by the column decoder circuit 3.
  • the read voltage or read current output to the data input / output terminal DIO of the memory cell MC connected to the selected data line DL selected by the column decoder circuit 3 is selectively transferred to the read circuit 7. .
  • the above functions of the column decoder circuit 3 can be realized by applying a circuit configuration of a well-known column decoder circuit, and a specific circuit configuration is not the gist of the present invention, and thus detailed description thereof is omitted.
  • the data line driving circuit 4 applies the write voltage VW corresponding to the input data to the selected data line DL selected by the column decoder circuit 3 and is not selected as a write target not selected by the column decoder circuit 3 A write inhibit voltage VIW described later is applied to the data line DL.
  • the correspondence between the input data and the write voltage VW, a specific example of the write inhibit voltage VIW, and the like will be described in detail in the description of the write operation described later.
  • the data line driving circuit 4 can be realized by applying a well-known signal line driving circuit and the like.
  • the specific circuit configuration is not the gist of the present invention, and thus detailed description thereof is omitted.
  • the first row decoder circuit 5 is a circuit that selects the first word line WL that is the target of the write operation and the initialization operation based on the row address signal RA. Specifically, the first selected row voltage VRSL1 is applied to the first word line WL connected to the memory cell MC of one selected row to be written or initialized, and the first memory cell MC of the selected row.
  • the two-transistor element T2 is controlled to be in an ON state, and the first non-selected row voltage VRUS1 is applied to the first word line WL connected to the memory cell MC of the non-selected row that is not to be written or initialized.
  • the second transistor element T2 of the memory cell MC in the row is controlled to be turned off.
  • the initialization operation can be executed in units of lines, but can also be executed in a plurality of lines. When the initialization operation is executed in a plurality of lines (for example, all lines) collectively, the selected lines are a plurality of lines.
  • the first row decoder circuit 5 applies the first read row voltage VRR1 that turns off the second transistor elements to the first word lines WL in all rows during the read operation.
  • the first unselected row voltage VRUS1 and the first read row voltage VRR1 may be the same voltage.
  • the first row decoder circuit 5 can be realized by applying a well-known row decoder circuit or the like, and a specific circuit configuration is not the gist of the present invention, and thus detailed description thereof is omitted.
  • the second row decoder circuit 6 applies the second write row voltage VRW2 that makes the switching element S1 non-conductive to the second word lines GL of all rows during the write operation.
  • the second row decoder circuit 6 applies the second initialization selected row voltage VRSE2 to the second word line GL connected to the memory cells MC of one or more selected rows to be initialized.
  • the switching element S1 of the memory cell MC in the selected row is controlled to be in a conductive state, and the second initialization unselected row voltage VRUSE2 is applied to the second word line GL connected to the memory cell MC in the unselected row that is not to be initialized. Is applied to control the switching element S1 of the memory cell MC in the non-selected row to a non-conductive state.
  • the second row decoder circuit 6 applies the second read selected row voltage VRSR2 to the second word line GL connected to the memory cell MC of one selected row to be read, and the selected row.
  • the switching element S1 of the memory cell MC is controlled to be in a conductive state
  • the second read unselected row voltage VRUSR2 is applied to the second word line GL connected to the memory cell MC of the non-selected row that is not to be read
  • the switching element S1 of the memory cell MC in the non-selected row is controlled to be in a non-conductive state.
  • the second initialization selected row voltage VRSE2 and the second read selected row voltage VRSR2 may be the same voltage, and the second write row voltage VRW2, the second initialization unselected row voltage VRUSE2, and the second read non-selection voltage.
  • the selected row voltage VRUSR2 may be the same voltage.
  • the second row decoder circuit 6 can be realized by applying a well-known row decoder circuit or the like, and the specific circuit configuration is not the gist of the present invention, and thus the detailed description is omitted.
  • the read circuit 7 selects the selection selected by the column decoder circuit 3 from the read voltage or read current output to the data line DL from the memory cell in the selected row selected by the second row decoder circuit 6 during the read operation.
  • the read voltage or read current output to the selected data line DL of the column is selectively detected, and information stored in the selected memory cell located in the selected row and the selected column is read.
  • the read circuit 7 includes a voltage detection type sense amplifier when detecting a read voltage, and includes a current detection type sense amplifier when detecting a read current. Since the specific circuit configuration of the read circuit 7 can use a circuit configuration of a sense amplifier known as a voltage detection type and current detection type sense amplifier, and is not the gist of the present invention, detailed description thereof is omitted. .
  • the standard value of the threshold voltage of the first to fourth transistor elements T1 to T4 is 1.0V and the variation is within ⁇ 0.2V.
  • the initialization operation is an operation for initializing the storage state of the memory cell to the data value “3”.
  • the initialization operation is performed by changing the voltage state of the storage node N1 of the memory cell MC from any one of the storage voltages VM0 to VM2.
  • the initialization operation is an operation of correcting the fluctuation of the voltage state of the storage node N1 of the memory cell MC and refreshing to the original initialization voltage VME. It is.
  • the relationship between the storage voltages VM0 to VM2 and the initialization voltage VME is assumed to be the relationship expressed by the following formula 1.
  • Initialize operation is executed line by line.
  • the initialization operation is performed on the memory cells MC in one selected row.
  • the selected row is also described. It can be executed in the same way just by having more than one.
  • the write operation is an operation of writing any one of the three storage voltages VM0 to VM2 corresponding to the data values “0” to “2” to the storage node N1 of the initialized memory cell MC. .
  • the write operation is an operation that lowers (discharges) the voltage state of the storage node N1 of the memory cell MC from the initialization voltage VME to any one of the storage voltages VM0 to VM2. is there.
  • the write operation is executed for each memory cell.
  • individual write operations for a plurality of memory cells MC in the same row can be executed simultaneously.
  • the write operation can be performed simultaneously on the memory cells MC in all the columns of the selected row, or the write operation can be selectively performed on the memory cells MC in the selected column or columns. It is also possible to perform.
  • FIG. 6 shows a timing chart in the case of performing an initialization operation and a write operation by sequentially selecting a plurality of data lines DL in a certain selected row.
  • the first row is a selected row, and the second to nth rows are non-selected rows.
  • FIG. 6 shows a first word line WL1 in a selected row (first row), a first word line WL2 in a non-selected row (second row), a second word line GL1 in a selected row (first row), and a non-selected row.
  • the initialization operation is performed for all the memory cells MC in the first row during the period from time t0 to t1, and the write operation is performed for all the memory cells MC in the first group during the period from time t1 to t2. And the write operation is performed on all the memory cells MC in the second group during the period from time t2 to t3, and for all the memory cells MC in the third group during the period from time t3 to t4.
  • the write operation is performed, and the write operation is performed on all the memory cells MC of the fourth group during the period of time t4 to t5.
  • FIGS. 7A shows the state of the transistor elements in the memory cells MC in the selected row during the initialization operation and the initialization current Ie
  • FIG. 7B shows the memory cells in the non-selected rows during the initialization operation
  • FIG. 8A shows the state of the transistor element in the selected memory cell MC and the write current Iw during the write operation
  • FIG. 8B shows the state of the transistor element in the MC.
  • the state of the transistor elements in the memory cells MC in the non-selected group of the selected row is shown
  • FIG. 8C shows the state of the transistor elements in the memory cells MC in the non-selected row during the write operation.
  • the indication “OFF” attached to the transistor element in FIGS. 7 and 8 indicates that the transistor element is in an OFF state.
  • the initialization voltage VME is applied to the second fixed voltage line V2L.
  • the initialization voltage VME is applied to the first fixed voltage line V1L. Supplied.
  • the initialization voltage VME may be supplied only during the initialization operation (time t0 to t1). However, when the initialization voltage VME is supplied to the first fixed voltage line V1L, the supply of the initialization voltage VME maintains the same voltage level throughout the write operation, the read operation, and other data holding periods.
  • the first selected row voltage VRSL1 is applied to the first word line WL1 of the selected row (first row), and the second word line GL1 of the selected row (first row) is applied.
  • the second initialization selected row voltage VRSE2 is applied, and both the second transistor element T2 and the third transistor element T3 of all the memory cells MC in the selected row (first row) are turned on.
  • the voltage levels of the first selected row voltage VRSL1 and the second initialized selected row voltage VRSE2 are the maximum value Vtmax within the variation range of the threshold voltages Vt2 and Vt3 of the second transistor element T2 and the third transistor element T3.
  • the voltage of the storage node N1 is lower than the initialization voltage VME.
  • An initialization current Ie flows through the two-transistor element T2 and the third transistor element T3, and the storage node N1 is charged to the initialization voltage VME.
  • storage node N1 is initialized to initialization voltage VME by the previous initialization operation. Therefore, when voltage variation occurs due to leakage current or the like, the voltage is refreshed to the initialization voltage VME via the second transistor element T2 and the third transistor element T3.
  • the first non-selected row voltage VRUS1 is applied to the first word lines WL2 to n of the non-selected rows (second to n-th rows), and the non-selected rows (second to n-th rows).
  • the second initialization unselected row voltage VRUSE2 is applied to the second word lines GL2 to n of the (nth row), and the second transistor elements T2 of all the memory cells MC of the unselected row (second to nth row) Both the third transistor elements T3 are turned off.
  • the storage node N1 of each memory cell MC in the non-selected row is in a floating state, the initialization operation is not performed, and the voltage state before the initialization operation is maintained.
  • the second initialization selected row voltage VRSE2 similar to that of the second word line GL1 of the selected row (first row) is applied to the second word lines GL2 to n of the non-selected row (second to nth rows). Even if the third transistor element T3 is turned on, the initialization operation is not performed if the second transistor element T2 is turned off.
  • the initialization is performed.
  • the operation ends.
  • the initialization operation is finished and the write operation is continued for the selected row (first row) that is the target of the initialization operation, the first word line WL1 of the selected row (first row)
  • the first selected row voltage VRSL1 is applied as it is.
  • the level transits from the first selected row voltage VRSL1 to the first unselected row voltage VRUS1.
  • the first selected row voltage VRSL1 is continuously applied to the first word line WL1 as described above.
  • ⁇ Write operation> In the timing chart illustrated in FIG. 6, the write operation is performed on four groups of memory cells MC in four consecutive write operation periods of time t1 to t2, time t2 to t3, time t3 to t4, and time t4 to t5. The write operation is executed in order for each group. Write operations for the memory cells MC in the same group are simultaneously executed simultaneously in one write operation period. However, the write voltage VW corresponding to the data to be written to each memory cell MC in one group to be written is individually input to each memory cell MC via the data line Dl in units of memory cells.
  • the write operation is continuously performed following the initialization operation.
  • the first selected row voltage VRSL1 is continuously applied to the first word line WL1.
  • the first non-selected row voltage VRUS1 is applied to the first word lines WL2 to n of the non-selected rows (second to n-th rows) as in the initialization operation (time t0 to t1).
  • a second write row voltage VRW2 set on the same basis as the second initialization non-selected row voltage VRUSE2 is applied to the second word line GL2 of all rows.
  • the second transistor elements T2 of the memory cells MC in all the groups of the selected row (first row) are turned on, and the second transistor elements T2 of all the groups of the memory cells MC in the unselected row are turned on.
  • the two-transistor element T2 is turned off.
  • all the third transistor elements T3 of the memory cells MC in all the groups of the selected row (first row) and the non-selected rows (second to n-th rows) are turned off. Therefore, in the write operation, on / off of the second transistor element T2 is controlled in selecting a row to be written.
  • the voltage state of the storage node N1 of the memory cell MC in the selected group is reduced from the initialization voltage VME to any one of the storage voltages VM0 to VM2 (discharge). Is) operation.
  • the write voltages VW0 to VW2 are set lower than the storage voltages VM0 to VM2 by the threshold voltage Vt1 of the first transistor element T1, respectively. Since the second transistor element T2 is in the on state at the time when the writing operation is started, the voltages of the gate electrode (storage node N1) and the drain electrode (intermediate node N2) of the first transistor element T1 are both initialized voltages.
  • VME since the source voltage is one of the write voltages VW0 to VW2 lower than the initial voltage VME by a threshold voltage Vt1 of the first transistor element T1, the first transistor element T1 is turned on.
  • a write current Iw flows from the storage node N1 to the data line DL side through the second transistor element T2 and the first transistor element T1.
  • the voltages at the storage node N1 and the intermediate node N2 gradually decrease, and are higher than the write voltages VW0 to VW2 by the actual threshold voltage Vt1 of the first transistor element T1 of the memory cell MC in which the write operation is performed.
  • the first transistor element T1 is cut off, the discharge is stopped, and the writing operation is automatically ended.
  • the point to be noted in the above write operation is that the memory actually held in the storage node N1 when the threshold voltage Vt1 fluctuates within a variation range ( ⁇ 0.2V) with respect to the standard value of 1.0V.
  • the voltages VM0 to VM2 are voltages that are higher than the write voltages VW0 to VW2 by a threshold voltage Vt1 obtained by adding the actual variation.
  • the variation of the threshold voltage Vt1 is compensated for in the storage voltages VM0 to VM2 actually held in the storage node N1, and the operation margin during the read operation is greatly increased. improves.
  • the write inhibit voltage VIW (above the initialization voltage VME) is applied to the data line DL, so the source voltage of the first transistor element T1
  • the initialization voltage VME which is the voltage state after initialization, is maintained at the storage node N1 (indicated by a broken line in FIG. 6).
  • the second transistor element T2 is in the OFF state, so even if the write voltages VW0 to VW2 are applied to the data line DL, Even if the voltage of the node N2 may be discharged to the write voltage VW0 to VW2, the voltage state of the storage node N1 is maintained at the storage voltage VM0 to VM2 or the initialization voltage VME held at that time.
  • the write inhibit voltage VIW (above the initialization voltage VME) is applied to the data lines DL of the memory cells MC in the non-selected group of the same selected row (first row).
  • the initialization voltage VME is held in the storage node N1 of the memory cell MC in the non-selected group after the initialization operation and before the write operation, and the source voltage of the first transistor element T1 is the gate voltage. Since the gate voltage and the drain voltage are the same voltage via the second transistor element T2, the first transistor element T1 is turned off and the storage node N1 and the data line DL are in any direction. Also no current flows. For this reason, the storage node N1 is maintained at the initialization voltage VME which is a voltage state after the initialization.
  • the storage node N1 of the memory cell MC in the non-selected group in which the write operation is performed after the initialization operation has the storage voltages VM0 to VM2 compensated for the variation of the threshold voltage Vt1 of the first transistor element T1 and the initial values.
  • the source voltage of the first transistor element T1 is the gate voltage. Is higher than the storage voltages VM0 to VM2, and the gate voltage and the drain voltage are the same voltage via the second transistor element T2. Therefore, the first transistor element T1 is turned off, and the storage node N1 and the data are No current flows in any direction between the lines DL. Therefore, the storage node VM1 is maintained at the storage voltage VM0 to VM2 or the initialization voltage VME, which is a voltage state after the write operation.
  • the storage voltages VM0 to VM2 held in the storage node N1 have been described as being compensated for variations in the threshold voltage Vt1 of the first transistor element T1, but the initial values held in the storage node N1
  • the variation of the threshold voltage Vt1 of the first transistor element T1 is not compensated for the activation voltage VME.
  • the initialization voltage VME can be set higher than the storage voltages VM0 to VM2 corresponding to the four data values “0” to “2”, by setting the value in consideration of the variation of the threshold voltage Vt1, The influence of fluctuations in the threshold voltage Vt1 can be eliminated.
  • the read operation is an operation in which the read circuit 7 reads data values “0” to “3” stored in the memory cell MC from the memory cell MC to be read.
  • the readout circuit 7 is a voltage detection type sense amplifier
  • FIG. 9 shows a timing chart when a read operation is performed by selecting one or a plurality of data lines DL in one selected row where a write operation is performed.
  • the first row is a selected row
  • the second to nth rows are non-selected rows.
  • the read operation selects one or a plurality of arbitrary columns in the selected row and simultaneously performs the read operation on the memory cells MC in the selected column.
  • the memory cell MC is the first type memory cell MC1 shown in FIG.
  • FIG. 9 shows a first word line WL1 in a selected row (first row), a first word line WL2 in a non-selected row (second row), a second word line GL1 in a selected row (first row), and a non-selected row.
  • the voltage levels of the second word line WL2 in the (second row), the data line DL1 in the first column representing the selected column, and the data line DLm in the m-th column representing the non-selected column are shown.
  • FIG. 10A shows the state of the transistor element in the selected memory cell MC during the read operation and the read current Ir
  • FIG. 10B shows the state of the unselected column in the selected row during the read operation.
  • the state of the transistor element in the memory cell MC is shown
  • FIG. 10C shows the state of the transistor element in the memory cell MC in the non-selected row during the read operation. Note that “OFF” displayed on the transistor element in FIG. 10 indicates that the transistor element is in an OFF state.
  • the read power supply voltage VSR is applied to the second fixed voltage line V2L.
  • the read power supply voltage VSR is applied to the first fixed voltage line V1L. Supplied.
  • the read power supply voltage VSR may be supplied only at times t7 to t9 within the read operation period.
  • the read power supply voltage VSR is supplied to the first fixed voltage line V1L, the supply of the read power supply voltage VSR maintains the same voltage level throughout the write operation, the read operation, and other data holding periods.
  • the read power supply voltage VSR and the initialization voltage VME are set to the same voltage.
  • the read power supply voltage VSR and the initialization voltage VME are not necessarily the same voltage, but the first transistor element T1 is operated in the saturation region during the read operation.
  • Vb VME ⁇ Vt1min
  • a pre-driving operation for driving the data line DL1 of the selected column (first column) to the read column voltage VCR that is lower than the lowest write voltage VW0 is performed.
  • the read column voltage VCR is set to the same voltage as the write voltage VW0.
  • the preliminary driving of the data line DL1 in the selected column (first column) is stopped, and then the data line DL1 enters a floating state.
  • the data line DLm in the non-selected column (m-th column) is driven to the read inhibit column voltage VIR throughout the read operation period (t6 to t9).
  • Vb the voltage value of the read inhibit column voltage VIR and the initialization voltage VME are the same voltage.
  • the second read selected row voltage VRSR2 is applied to the second word line GL1 in the selected row (first row).
  • the second read unselected row voltage VRUSR2 is applied to the second word lines GL2 to GLn of the unselected rows (second to nth rows), and the selected row (first row) and
  • the first read row voltage VRUSR1 is applied to all the first word lines WL1 to WLn of the non-selected rows (second to nth rows).
  • the second transistor elements T2 of all the memory cells MC are turned off throughout the read operation period (time t6 to t9), and the third transistor elements of the memory cells MC in the non-selected rows (second to nth rows). T3 is turned off regardless of the voltage level of the data line DL.
  • the third transistor element T3 of the memory cell MC in the selected row (first row) is turned on in accordance with the voltage level of the data line DL from time t7 to t9.
  • the drain current IDS1 (0 to 3) during the operation in the saturation region of the first transistor element T1 corresponding to each stored data at the time t7 is expressed by the following equations 3 to 6, respectively.
  • the coefficient ⁇ in the equations 3 to 6 is the transconductance of the first transistor element T1.
  • the drain current IDS1 (0 to 3) is indicated by the read current Ir in FIG.
  • IDS1 (3) ⁇ ⁇ ( VME-VCR-Vt1) 2/2
  • the drain current IDS1 (0 to 3) has the relationship shown in Equation 7 below.
  • the second read selected row voltage VRSR2 applied to the second word line GL1 of the selected row (first row) is equal to the first transistor element even if the third transistor element T3 flows the drain current IDS1 (3).
  • T1 is preferably set to operate in the saturation region. If the first transistor element T1 operates in a linear region (triode region) due to a voltage drop at the third transistor element T3, the drain current IDS1 is set by setting the initialization voltage VME high in advance. The decrease in (3) can be suppressed, and the following relationship of Equation 7 can be maintained.
  • the voltage level of the data line DL1 remains unchanged when the stored data is “0”, and remains unchanged when the stored data is “1” to “3”.
  • the drain current IDS1 (1 to 3) is charged and rises. Further, as the voltage level of the data line DL1 increases, the voltage difference between the gate electrode and the source electrode of the first transistor element T1 decreases, so that the drain current IDS1 (1-3) gradually decreases and the data line DL1
  • the voltage level is initialized when the stored data is “1”, with the write voltage VW1 as the upper limit, when the stored data is “2”, with the write voltage VW2 as the upper limit, and when the stored data is “3”
  • the data line DL1 is when the voltage level of the data line DL1 exceeds the reference voltage Vref1 between the write voltage VW0 and the write voltage VW1, and when the storage data is “2”.
  • the voltage level of the data line exceeds the reference voltage Vref2 intermediate between the write voltage VW1 and the write voltage VW2, and when the stored data is “3”
  • the voltage level of the data line DL1 is an intermediate reference between the write voltage VW2 and the voltage VW3.
  • the drain current IDS1 (0 to 2) shown in Equations 3 to 5 includes the threshold voltage Vt1 of the actual first transistor element T1 including variations in the gate voltages VM0 to VM2.
  • the threshold voltage Vt1 is canceled out on the right side of each equation, and the influence of variation in the threshold voltage Vt1 is compensated. That is, when the stored data is “0” to “2”, the voltage level of the data line DL1 at time t8 is not affected by the variation of the threshold voltage Vt1, so that the operating voltage margin during the read operation can be widened and the same operation is performed.
  • the stored data can be further multi-valued.
  • the threshold voltage Vt1 remains on the right side of Equation 6 without cancellation, but the initialization voltage VME exceeds the fluctuation range of the threshold voltage Vt1 from the storage voltage VM2. By setting it sufficiently high, it is possible to eliminate the influence of variations in the threshold voltage Vt1.
  • the voltage level of the second word line GL1 of the selected row (first row) is selected for the second reading.
  • the transition from the row voltage VRSR2 to the second read unselected row voltage VRUSR2 causes the third transistor element T3 of the selected row (first row) to be turned off regardless of the voltage level of the data line DL, and the read operation is completed.
  • the data line DLm in the non-selected column is driven to the read-inhibited column voltage VIR, the first transistor element T1 of the memory cell MC in the non-selected column is in the OFF state throughout the read operation period (t6 to t9).
  • the read current Ir does not flow.
  • the data line DL of the selected column is selected by the column decoder circuit 3 and connected to the voltage detection type sense amplifier (read circuit 7), and the data line DL of the non-selected column is connected to the column decoder circuit 3. Therefore, the pre-driving operation similar to that of the data line DL of the selected column may be performed on the data line DL of the non-selected column, and the pre-driving operation is not performed. You can leave it alone.
  • FIG. 11 shows a timing chart in the case where a read operation is performed by selecting one or a plurality of data lines DL in one selected row where a write operation is performed in the same manner as in FIG. FIG. 10 is applicable even when the readout circuit 7 is a current detection type sense amplifier.
  • the voltage conditions applied to each signal line are the same as in the case of the voltage detection type sense amplifier, except for the voltage driving conditions of the data line DL1 of the selected column. is there.
  • the data line DL1 of the selected column is driven to the read column voltage VCR equal to or lower than the lowest write voltage VW0 throughout the read operation period (t6 to t9). Accordingly, throughout the read operation period (t6 to t9), the voltage level of the data line DL1 is constant regardless of the storage data “0” to “3”, but the read current Ir is changed to the storage data “0” to “3”. Corresponds to the drain current IDS1 (0 to 3) at the time of the saturation operation of the first transistor element T1 represented by the equations 3 to 6.
  • the data is output from the memory cell MC to the data line DL1, and is selected by the column decoder circuit 3 and is sensed by current detection.
  • the read current Ir input to the amplifier (read circuit 7), it can be read out whether the current level of the read current Ir corresponds to “0” to “3” of the stored data.
  • the drain current IDS1 (0 to 2) shown in Equations 3 to 5 includes the threshold voltage Vt1 of the actual first transistor element T1 including variations in the gate voltages VM0 to VM2.
  • the threshold voltage Vt1 is canceled out on the right side of each equation, and the influence of variation in the threshold voltage Vt1 is compensated. That is, when the stored data is “0” to “2”, the current level of the read current Ir at the time t8 is not affected by the variation of the threshold voltage Vt1, so that the operating voltage margin during the read operation can be widened and the same.
  • the threshold voltage Vt1 remains on the right side of Equation 6 without cancellation, but the initialization voltage VME exceeds the fluctuation range of the threshold voltage Vt1 from the storage voltage VM2. By setting it sufficiently high, it is possible to eliminate the influence of variations in the threshold voltage Vt1.
  • the voltage level of the second word line GL1 in the selected row (first row) is selected as the second read selection.
  • the transition from the row voltage VRSR2 to the second read unselected row voltage VRUSR2 causes the third transistor element T3 of the selected row (first row) to be turned off regardless of the voltage level of the data line DL, and the read operation is completed.
  • the data line DLm in the non-selected column is driven to the read-inhibited column voltage VIR, the first transistor element T1 of the memory cell MC in the non-selected column is in the OFF state throughout the read operation period (t6 to t9).
  • the read current Ir does not flow.
  • the data line DL of the selected column is selected by the column decoder circuit 3 and connected to the current detection type sense amplifier (read circuit 7), and the data line DL of the non-selected column is connected to the column decoder circuit 3. Therefore, the data line DL of the non-selected column may be driven to the read column voltage VCR as in the case of the data line DL of the selected column, and the driving is not performed. You can leave it alone.
  • the memory cell MC is the first type memory cell MC1 shown in FIG.
  • the memory cell MC described in the second and third embodiments is the first type. The description will be supplemented with respect to differences from the memory cell MC1. That is, the difference due to the switching element S1 being changed from the third transistor element T3 to the diode D1 will be described.
  • the on state of the third transistor element T3 corresponds to a state in which the voltage difference between the second control terminal CIN2 and the intermediate node N2 exceeds the turn-on voltage of the diode D1 in the diode D1.
  • the off state of the third transistor element T3 corresponds to a state in which the voltage difference between the second control terminal CIN2 and the intermediate node N2 is smaller than the turn-on voltage of the diode D1 and is in a non-conductive state.
  • the initialization voltage VME in the initialization operation is supplied from the second control terminal CIN2, but a voltage drop corresponding to the turn-on voltage occurs at the diode D1, so the initialization operation
  • a voltage obtained by adding a turn-on voltage to the initialization voltage VME is applied to the second word line GL of the selected row as the second initialization selected row voltage VRSE2.
  • the voltage obtained by subtracting the turn-on voltage at the diode D1 from the second initialization selected row voltage VRSE2 is the initialization voltage VME.
  • the second initialized non-selected row voltage VRUSE2 having a voltage lower than the voltage obtained by adding the turn-on voltage to the lower limit of the voltage range that can be taken by the intermediate node of each memory cell MC2 is applied to the second word line GL of the non-selected row. Applied.
  • the second word lines GL of all the rows have a voltage obtained by adding a turn-on voltage to the lower limit of the voltage range that can be taken by the intermediate node of each memory cell MC2.
  • a low second write row voltage VRW2 is applied.
  • the read power supply voltage VSR is supplied to the first fixed voltage line V1L or the second fixed voltage line V2L, and the second read selection is applied to the second word line GL of the selected row.
  • the row voltage VRSR2 is applied and the read current Ir is supplied to the first transistor element T1 via the third transistor element T3.
  • the second type memory cell MC2 instead of the above, By simply applying the second read selected row voltage VRSR2 to the two word lines GL, the diode D1 is turned on, and the read current Ir is supplied to the first transistor element T1.
  • the second read unselected row voltage VRUSR2 having a voltage lower than the voltage obtained by adding the turn-on voltage to the lower limit value of the voltage range that can be taken by the intermediate node of each memory cell MC2 is applied to the second word line GL of the unselected row. Is done.
  • the voltage state of the storage node N1 initialized by the initialization operation is assigned to one data value “3” of the quaternary data.
  • the initialization voltage VME is set to the data values “0” to “3” as shown in the following Expression 8.
  • the above-described initialization operation, write operation, and read operation can be executed in the same manner.
  • the write operation when the data value “3” is written, the write voltage VW3 corresponding to the storage voltage VM3 is applied to the data line DL instead of the write inhibit voltage VIW (above the initialization voltage VME).
  • the relationship between the write voltages VW0 to VW3 and the write inhibit voltage VIW is the relationship shown in the following equation 9, so that the relationship between the storage voltages VM0 to VM3 and the initialization voltage VME is the relationship shown in equation 8. Is set to be
  • 2-bit quaternary data (0 to 3) is written to and read from one memory cell MC.
  • data stored in one memory cell MC is described. Is not limited to four values, but may be two values, three values, or five values or more.
  • the initialization operation and the write operation by sequentially selecting a plurality of data lines DL in one selected row have been described in detail. After performing the initialization operation for all the memory cells MC in units of one or a plurality of rows or for all the rows at once, an arbitrary memory cell MC in the memory cell array MA is selected and a write operation is performed. May be.
  • the switching element S1 is configured by a single third transistor element T3 or a diode element D1.
  • the switching element S1 is configured by a series circuit of two third transistor elements T3 or a series circuit of a third transistor element T3 and a diode element D1, and one element extends in the row direction.
  • the initialization operation can be executed in units of memory cells. Further, by performing the initialization operation in units of the memory cells and the write operation in units of the memory cells described above, an arbitrary memory cell MC can be selected and the data rewrite operation can be performed in units of memory cells. it can.
  • the memory cell MC is the first type memory cell MC1 shown in FIG. 1A, and the memory cell MC1 is connected to the second voltage.
  • a configuration in which the terminal VIN2 is provided and the second voltage terminal VIN2 is connected to the second fixed voltage line V2L is adopted, and the second word line GL is changed so as to extend in the column direction instead of the row direction.
  • the first fixed voltage lines V1L are arranged one by one in each row instead of the first voltage control lines V1L (V1L1 to V1Ln), and arranged so as to extend in the row direction.
  • the first selected row voltage VRSL1 is applied to the first word line WL in the selected row where the memory cell MC1 to be initialized is located, and the second transistor element T2 of the memory cell MC1 in the selected row is applied.
  • the second initializing selected row voltage VRSE2 is applied to the second word line GL of the selected column where the memory cell MC1 to be initialized is located, and the third transistor of the memory cell MC1 of the selected column is applied.
  • the same reference as the second initialization non-selected row voltage VRUSE2 is applied to the second word lines GL of all the columns.
  • the second write row voltage VRW2 set in (1) it can be executed in the same manner as the write operation described in the second embodiment.
  • the initializing operation in units of the memory cells and the above-described writing operation in units of memory cells are continuously performed, and an arbitrary memory cell MC is selected and data rewriting operation is performed in units of memory cells. be able to.
  • the read operation in the above-described configuration is different from the read operation described in the second to fourth embodiments.
  • the initialization operation is applied to the first voltage control line V1L of the selected row where the memory cell MC1 to be initialized is located.
  • the same voltage (third read row selection voltage) as that applied at the time and during the write operation is applied, and the first voltage control line V1L of the non-selected row is supplied with the first voltage lower than the third read row selection voltage VRSR3.
  • 3 Read row non-selection voltage VRUR3 is applied.
  • ⁇ VIN1 ⁇ C1 / CN1) occurs.
  • CN1 is the total capacitance parasitic on the storage node and includes the capacitance C1 of the capacitive element C1.
  • the first transistor T1 of the memory cell MC1 in the non-selected row is irrespective of the data stored in the storage node N1. It will be in an off state.
  • the second read selection column voltage VCSR2 is applied to the second word line GL of the selected column where the memory cell MC1 to be read is located, and the third transistor element T3 of the memory cell MC1 of the selected column is turned on.
  • the second read unselected column voltage VCUR2 is applied to the second word line GL in the unselected column, and the third transistor element T3 of the memory cell MC1 in the unselected column is turned off.
  • the third transistor element T2 of the memory cell MC1 that is the target of the read operation located in the selected row and the selected column can be turned on, and the first transistor element T1 can be turned on according to the stored data.
  • a write operation can be executed in units of memory cells.
  • the second row decoder circuit 6 drives the first voltage control line V1L in units of rows instead of the second word lines GL during the read operation.
  • the second column decoder circuit 8 that drives the second word line GL in units of columns during the initialization operation and the read operation.
  • the read circuit 7 can use any of the circuit configurations described in the second to fourth embodiments and the following other embodiments ⁇ 5> to ⁇ 7>.
  • the read circuit 7 described in the second embodiment is a voltage detection type sense amplifier
  • the data in the selected column (first column) is shown between times t6 and t7 in the timing chart shown in FIG.
  • the preliminary drive operation for driving the line DL1 to the read column voltage VCR equal to or lower than the lowest write voltage VW0 is performed.
  • the data line DL1 and the write voltage VW0 are at least for the period of time t7 to t9.
  • a constant current circuit or a load circuit is provided between the lower fixed voltage and the constant current flowing through the constant current circuit or the load current flowing through the load circuit, and the storage voltages VM0 to VM2, held at the storage node N1
  • the drain current IDS1 (0 to 0) during operation in the saturation region of the first transistor element T1 is set. 3 is balanced with the reference current Iref as shown in the following equations 11 to 14, respectively, the voltage (source voltage) VDL1 (0 to 3) of the data line DL1 becomes the following in accordance with each stored data: It changes as shown in Equations 15 to 18, respectively.
  • VDL1 (0) Vref (Equation 16)
  • VDL1 (1) Vref + (VW1-VW0) (Equation 17)
  • VDL1 (2) Vref + (VW2-VW0) (Equation 18)
  • VDL1 (3) Vref + (VME ⁇ Vt1 ⁇ VW0)
  • the voltage (source voltage) VDL1 (0 to 3) of the data line DL1 is selected by the column decoder circuit 3 after the time point when the voltage shown in the formulas 15 to 18 or the vicinity thereof is changed, and the voltage detection type.
  • the voltage detection type By detecting the voltage level of the data line DL1 input to the sense amplifier (read circuit 7), it is read out whether the voltage level of the data line DL1 corresponds to “0” to “3” of the stored data be able to.
  • the column decoder circuit 3 selects the voltage detection type sense. By detecting the voltage level of the data line DL1 input to the amplifier (read circuit 7), it is possible to read out which of the stored data “0” to “3” corresponds to the voltage level of the data line DL1. it can.
  • the read circuit 7 is connected to the data line DL1 via the column decoder circuit 3.
  • the read circuit 7 is a current detection type sense amplifier.
  • the memory cell MC is the first type memory cell MC1 shown in FIG. 1A and the memory cell MC1 includes the second voltage terminal VIN2, as shown in FIG.
  • the sense amplifier may be connected to the second fixed voltage line V2L.
  • the memory cell array MA is divided into blocks equal to the number of memory cells MC to be read simultaneously, a second fixed voltage line V2L is provided for each block, and the second voltage terminal VIN2 of the memory cells MC in the same block is provided. Connected to the common second fixed voltage line V2L.
  • the readout circuit 7 is configured by either a voltage detection type sense amplifier or a current detection type sense amplifier has been described.
  • the read circuit 7 may be configured to voltage-convert the current detected by the current detection type sense amplifier, and then the voltage detection type sense amplifier detects the converted voltage.
  • the first transistor element T1 constituting the memory cell MC has been described on the assumption that it is an n-channel thin film transistor.
  • the first transistor element T1 is a p-channel insulated gate FET. It may be.
  • the directions of the initialization current Ie, the write current Iw, and the read current Ir are opposite to the directions of the currents described in the above embodiment. Therefore, the direction of the inequality sign in each numerical formula shown in Equation 1, Equation 2, Equation 7, Equation 8, and Equation 9 is also reversed.
  • the basic concept of the initialization operation, the write operation, and the read operation is the same as that in the case of the n-channel type except that the direction of current during each operation is reversed, and detailed description thereof is omitted.
  • the memory cell MC is the second type memory cell MC2 shown in FIGS. 1B and 1C, the anode electrode of the diode D1 needs to be on the intermediate node N2 side.
  • the second and third transistor elements T2 and T3 may also be constituted by p-channel insulated gate FETs.
  • the fourth transistor element T4 may be configured by a p-channel insulated gate FET.
  • the first to fourth transistor elements T1 to T4 are not limited to thin film transistors.

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Description

半導体記憶回路及び装置
　本発明は、酸化物半導体絶縁ゲート型ＦＥＴ（電界効果トランジスタ）を備えて構成される半導体記憶回路及び該半導体記憶回路を備えた半導体記憶装置に関し、特に、多値情報の記憶に好適な半導体記憶回路及び装置に関する。
　半導体記憶装置は、ＲＡＭ（ランダムアクセスメモリ）とＲＯＭ（リードオンリーメモリ）に大別される。ＲＡＭは、書き換え回数に制限はないが、電源切断時に保持データが消失するため、待機時のデータ保持用の電力消費が大きくなるという課題がある。一方、ＲＯＭは、電源切断時もデータの保持が可能であるが、書き換え回数に制限があるため頻繁な書き換えが要求される用途には使用できない。そのため、書き換え回数に制限がなく、しかも書き込んだデータを超低消費電力で保持可能な理想的なメモリであるＮＶＲＡＭ（不揮発性ランダムアクセスメモリ）の研究開発が古くから行われているが、未だ製品化には至っていない。
　シリコンよりバンドギャップエネルギの広い酸化物半導体を用いたＭＯＳＦＥＴ等の絶縁ゲート型ＦＥＴは、リーク電流を、シリコンＭＯＳＦＥＴより極めて小さくできることが期待されていることから、当該酸化物半導体を用いたＭＯＳＦＥＴを使用したＮＶＲＡＭの開発が、下記の非特許文献１において報告されている。
　非特許文献１に開示されたメモリセルは、図１５に示すように、通常のシリコンＭＯＳＦＥＴ３０と、シリコンＭＯＳＦＥＴ３０のゲートＦＮと一端が接続する容量素子３１と、当該ゲートＦＮとソースまたはドレインの一方が接続する酸化物半導体ＭＯＳＦＥＴ３２を備えて構成されている。シリコンＭＯＳＦＥＴ３０と容量素子３１によって、従来のフラッシュメモリのメモリセルに使用されていたフローティングゲートと制御ゲートを重ねたスタックゲート構造のシリコンＭＯＳＦＥＴ（記憶素子）が、模擬的に形成されている。従来のフラッシュメモリでは、フローティングゲートへの電荷の出し入れは、ホットエレクトロン注入やＦＮトンネリング等によって、薄いゲート絶縁膜を通して行われていたものが、図１５に示す回路構成のメモリセルでは、酸化物半導体ＭＯＳＦＥＴ３２を介して行う構成となっている。この結果、フローティングゲートＦＮへの電荷の出し入れのために高電界を発生させる必要が無くなり、低電圧且つ高速でデータの書き換えが可能となり、書き換え回数に制限がなくなる。また、酸化物半導体ＭＯＳＦＥＴ３２のリーク電流が極めて小さいため、フローティングゲートＦＮの蓄積電荷を長期間安定して保持可能となる。
Takanori Matsuzaki, et al., "1Mb Non-Volatile Random Access Memory Using Oxide Semiconductor", Memory Workshop (IMW), 2011 3rd IEEE International, May 2011.
　上記非特許文献１に記載のメモリセルは、容量素子３１の他端を制御ゲートとするシリコンＭＯＳＦＥＴ３０と容量素子３１からなるフローティングゲート型ＭＯＳＦＥＴ（記憶素子）の閾値電圧を、フローティングゲートＦＮの蓄積電荷の多寡によって制御することで、情報を記憶する点は、従来のフラッシュメモリセルと全く同じである。このため、メモリセル間においてシリコンＭＯＳＦＥＴ３０自体の閾値電圧にバラツキが生じると、フローティングゲートＦＮの蓄積電荷が同じメモリセルでも、記憶素子の閾値電圧にバラツキが生じることとなり、動作マージンの低下等の不具合が生じる。また、閾値電圧のバラツキが大きいと、１つのメモリセルに３値以上の多値情報を記憶する場合に、当該閾値電圧のバラツキを抑制する必要が生じる。従来のフラッシュメモリでは、当該閾値電圧のバラツキを回路的に相殺するために、フローティングゲートＦＮへの電荷注入を段階的に行い、適正な電荷蓄積状態となっているかを都度検証することが行われ、メモリセル単位で適正な電荷蓄積状態となるまで電荷注入を行う方式が取られていた。ＮＶＲＡＭにおいて斯かる書き込み方式を採用すると書き込み時間が読み出し時間と比べて極端に長くなり問題となる。
　本発明は、上記の問題点に鑑みてなされたもので、その目的は、閾値電圧のバラツキの影響を排除して、動作マージンの拡大、動作電圧の低電圧化、或いは、記憶情報の多値化等の高性能化の図れる酸化物半導体絶縁ゲート型ＦＥＴを備えて構成される半導体記憶回路、及び、当該半導体記憶回路を備えた半導体記憶装置を提供する点にある。
　上記目的を達成するため、本発明は、ゲート電極が記憶ノードと接続し、ドレイン電極が中間ノードと接続し、ソース電極がデータ入出力端子と接続する絶縁ゲート型ＦＥＴの第１トランジスタ素子と、ゲート電極が第１制御端子と接続し、ドレイン電極が前記中間ノードと接続し、ソース電極が前記記憶ノードと接続する酸化物半導体絶縁ゲート型ＦＥＴの第２トランジスタ素子と、一端が第１電圧端子と接続し、他端が前記記憶ノードと接続する容量素子と、第２制御端子または第２電圧端子または前記第１電圧端子と、前記中間ノードとの間の導通状態を少なくとも前記第２制御端子の電圧レベルに応じて制御するスイッチング素子と、を備えてなることを第１の特徴とする半導体記憶回路を提供する。
　更に、上記第１の特徴の半導体記憶回路において、前記スイッチング素子が、ゲート電極が前記第２制御端子と接続し、ドレイン電極が前記第２電圧端子または前記第１電圧端子と接続し、ソース電極が前記中間ノードと接続する絶縁ゲート型ＦＥＴの第３トランジスタ素子、ゲート電極とドレイン電極が共通して前記第２制御端子と接続し、ソース電極が前記中間ノードと接続する絶縁ゲート型ＦＥＴの第４トランジスタ素子、及び、アノード端子とカソード端子の何れか一方が前記第２制御端子と接続し、その他方が前記中間ノードと接続するダイオード素子の内の何れか１つであることが好ましい。
　更に、前記第１乃至第３トランジスタ素子が、薄膜トランジスタ素子であることが好ましい。
　更に、上記第１の特徴の半導体記憶回路において、前記第２トランジスタ素子を構成する酸化物半導体がＩｎＧａＺｎＯであることが好ましい。
　更に、上記第１の特徴の半導体記憶回路は、書き込み動作時において、前記第１制御端子及び前記第２制御端子の各電圧レベルによって、前記第２トランジスタ素子がオン状態に、前記スイッチング素子が非導通状態に夫々制御されることで、前記データ入出力端子に入力される書き込み電圧と一定の関係を有する記憶電圧が前記記憶ノードに書き込まれることを第２の特徴とする。
　更に、上記第２の特徴の半導体記憶回路は、前記書き込み動作より前の初期化動作時において、前記第１制御端子及び前記第２制御端子の各電圧レベルによって、前記第２トランジスタ素子がオン状態に、前記スイッチング素子が導通状態に夫々制御されることで、前記記憶ノードの電圧レベルが初期化されることを第３の特徴とする。
　更に、上記第２または第３の特徴の半導体記憶回路は、前記書き込み動作後において、前記第１制御端子の電圧レベルによって、前記第２トランジスタ素子がオフ状態に制御され、前記記憶ノードがフローティング状態となることで、前記記憶ノードに記憶された前記記憶電圧が継続して保持されることを第４の特徴とする。
　更に、上記第１乃至第４の何れかの特徴の半導体記憶回路は、読み出し動作時において、前記第１制御端子の電圧レベルによって、前記第２トランジスタ素子がオフ状態に制御され、前記第２制御端子に読み出し制御電圧が印加され、前記データ入出力端子に、前記記憶ノードに記憶された記憶電圧に応じた読み出し電圧または読み出し電流が出力されることを第５の特徴とする。
　更に、上記目的を達成するため、本発明は、上記何れかの特徴の半導体記憶回路をメモリセルとして行方向及び列方向に夫々複数配列してなるメモリセルアレイを備え、同一行に配列された前記半導体記憶回路の前記第１制御端子を共通の第１制御信号線に接続し、同一行に配列された前記半導体記憶回路の前記第２制御端子を共通の第２制御信号線に接続し、同一列に配列された前記半導体記憶回路の前記データ入出力端子を共通のデータ信号線に接続し、同一行または同一列に配列された前記半導体記憶回路の前記第１電圧端子が共通の固定電圧線に接続していることを第１の特徴とする半導体記憶装置を提供する。
　更に、上記第１の特徴の半導体記憶装置は、前記データ信号線を各別に駆動するデータ信号線駆動回路と、前記第１制御信号線を各別に駆動する第１制御信号線駆動回路と、前記第２制御信号線を各別に駆動する第２制御信号線駆動回路と、前記記憶ノードに記憶された前記記憶電圧に応じて前記データ信号線に出力される読み出し電圧または読み出し電流を検出する読み出し回路と、を備えることを第２の特徴とする。
　更に、上記第２の特徴の半導体記憶装置は、前記データ信号線駆動回路が、書き込み動作時において、書き込み対象である選択列の前記データ信号線に、記憶するデータに応じた書き込み電圧を各別に印加し、書き込み対象でない非選択列の前記データ信号線に、前記非選択列に配列された前記半導体記憶回路において前記第２トランジスタ素子がオン状態の場合に前記第１トランジスタ素子がオフ状態となる書き込み禁止電圧を各別に印加することを第３の特徴とする。
　更に、上記第２または第３の特徴の半導体記憶装置は、前記第１制御信号線駆動回路が、書き込み動作時及び前記書き込み動作より前の初期化動作時において、動作対象の選択行の前記第１制御信号線に、前記第２トランジスタ素子をオン状態とする第１選択行電圧を印加し、動作対象でない非選択行の前記第１制御信号線に、前記第２トランジスタ素子をオフ状態とする第１非選択行電圧を印加し、読み出し動作時において、全ての行の前記第１制御信号線に、前記第２トランジスタ素子をオフ状態とする第１読み出し行電圧を印加することを第４の特徴とする。
　更に、上記第２乃至第４の何れかの特徴の半導体記憶装置は、前記第２制御信号線駆動回路が、書き込み動作時において、全ての行の前記第２制御信号線に、前記スイッチング素子を非導通状態とする第２書き込み行電圧を印加し、前記書き込み動作より前の初期化動作時において、少なくとも動作対象の選択行の前記第２制御信号線に、前記スイッチング素子を導通状態とする第２初期化選択行電圧を印加し、読み出し動作時において、動作対象の選択行の前記第２制御信号線に、前記スイッチング素子を導通状態とする第２読み出し選択行電圧を印加し、動作対象でない非選択行の前記第２制御信号線に、前記スイッチング素子を非導通状態とする第２読み出し非選択行電圧を印加することを第５の特徴とする。
　更に、上記目的を達成するため、本発明は、上記何れかの特徴の半導体記憶回路をメモリセルとして行方向及び列方向に夫々複数配列してなるメモリセルアレイを備え、同一行に配列された前記半導体記憶回路の前記第１制御端子を共通の第１制御信号線に接続し、同一列に配列された前記半導体記憶回路の前記第２制御端子を共通の第２制御信号線に接続し、同一列に配列された前記半導体記憶回路の前記データ入出力端子を共通のデータ信号線に接続し、同一行に配列された前記半導体記憶回路の前記第１電圧端子が共通の第１電圧制御線に接続し、前記半導体記憶回路の前記スイッチング素子が、ゲート電極が前記第２制御端子と接続し、ドレイン電極が前記第２電圧端子と接続し、ソース電極が前記中間ノードと接続する絶縁ゲート型ＦＥＴの第３トランジスタ素子であることを第６の特徴とする半導体記憶装置を提供する。
　更に、上記第６の特徴の半導体記憶装置は、前記データ信号線を各別に駆動するデータ信号線駆動回路と、前記第１制御信号線を各別に駆動する第１制御信号線駆動回路と、前記第２制御信号線を各別に駆動する第２制御信号線駆動回路と、前記第１電圧制御線を各別に駆動する第１電圧制御線駆動回路と、前記記憶ノードに記憶された前記記憶電圧に応じて前記データ信号線に出力される読み出し電圧または読み出し電流を検出する読み出し回路と、を備えることを第７の特徴とする。
　上記特徴の半導体記憶回路によれば、データ入出力端子に入力された書き込み電圧と一定の関係を有する記憶電圧が、記憶ノードに記憶される。具体的には、第２トランジスタ素子をオン状態に、スイッチング素子を導通状態にすることで、記憶ノードを所定の初期化電圧に初期化した後、スイッチング素子を非導通状態することで、第１トランジスタ素子のドレイン電極とゲート電極が第２トランジスタ素子を介して接続されるため、第１トランジスタ素子はダイオードとして作用する。第１トランジスタ素子の導電型がｎ型の場合には、アノードが記憶ノードと接続し、カソードがデータ入出力端子と接続するダイオードが形成され、逆にｐ型の場合には、アノードがデータ入出力端子と接続し、カソードが記憶ノードと接続するダイオードが形成される。何れの場合も、ダイオードのターンオン電圧は、第１トランジスタ素子の閾値電圧の絶対値と等しい。従って、予め、記憶ノードの初期化電圧と書き込み電圧の電圧差が、書き込み電圧に関係なく、当該ダイオードのターンオン電圧より大きくなるように、初期化電圧を設定しておくと、書き込み動作によって、データ入出力端子が書き込み電圧に駆動され、且つ、当該ダイオードがターンオン状態にある間は、記憶ノードの電圧は、第１トランジスタ素子の導電型がｎ型の場合には、初期化電圧から書き込み電圧に向けて当該ダイオードがターンオフするまで低下し、該導電型がｐ型の場合には、初期化電圧から書き込み電圧に向けて当該ダイオードがターンオフするまで上昇する。その結果、記憶ノードには、書き込み動作によって書き込み電圧と一定の関係を有する、具体的には、第１トランジスタ素子の閾値電圧の絶対値だけ、第１トランジスタ素子の導電型がｎ型の場合は高く、該導電型がｐ型の場合は低い記憶電圧が記憶される。従って、初期化動作と書き込み動作において、スイッチング素子の導通非導通を切り替えるだけの操作で、記憶ノードに書き込み電圧と一定の関係を有する記憶電圧が記憶される。
　記憶ノードに記憶電圧が記憶された後は、第２トランジスタ素子もオフ状態にすることで、記憶ノードはフローティング状態となり、記憶電圧に応じた電荷を継続的に保持することができる。ここで、第２トランジスタ素子がシリコントランジスタと比較して極めて小さいリーク電流を実現できる酸化物半導体トランジスタを採用しているため、記憶ノードに蓄積している記憶電圧に応じた電荷を長期間安定的に保持することができ、データ保持に係る電力消費を大幅に低減して不揮発性メモリとして機能することが可能となる。
　更に、読み出し動作において、スイッチング素子を導通状態に制御することにより、スイッチング素子と第１トランジスタ素子を通じてデータ入出力端子に電流を流して、データ入出力端子に、記憶ノードに記憶されている記憶電圧に応じた読み出し電圧または読み出し電流を出力することができる。
　データ入出力端子に読み出し電圧を出力する読み出し動作では、データ入出力端子を第１トランジスタ素子のドレイン電極とソース電極間を流れる読み出し電流によって充電または放電されて電圧レベルが変化し得るように予めフローティング状態に設定しておくと、データ入出力端子の電圧が、書き込み動作時の書き込み電圧と同じ電圧レベルにまで充電または放電されると、第１トランジスタ素子のゲート電極（記憶ノード）とソース電極（データ入出力端子）間の電圧差が、第１トランジスタ素子の閾値電圧の絶対値と同じになり、第１トランジスタ素子がカットオフして、充電または放電が終了して、データ入出力端子には、書き込み電圧と同電圧の読み出し電圧が出力される。
　一方、データ入出力端子に読み出し電流を出力する読み出し動作では、読み出し動作時に中間ノードを第１トランジスタ素子が飽和状態となるようにバイアス条件を調整することで、第１トランジスタ素子のドレイン電極とソース電極間を流れる読み出し電流は、ゲート電極とソース電極間の電圧と第１トランジスタ素子の閾値電圧の電圧差の二乗に比例した飽和電流とすることができる。ここで、記憶ノードに記憶された記憶電圧は、書き込み動作時に印加した書き込み電圧より第１トランジスタ素子の閾値電圧の絶対値だけ異なる電圧であるので、上記読み出し電流は、該書き込み電圧と読み出し動作時にデータ入出力端子に印加している電圧との電圧差の二乗に比例した電流となり、該書き込み電圧に応じた、つまり、記憶ノードに記憶されている情報に応じた読み出し電流が出力される。
　ここで、注目すべき点は、記憶ノードに記憶されている記憶電圧は、個々の半導体記憶回路における第１トランジスタ素子の閾値電圧だけ高い或いは低い電圧であるので、第１トランジスタ素子の閾値電圧のバラツキが予め補償されているため、読み出し動作によってデータ入出力端子に出力される読み出し電圧及び読み出し電流には、第１トランジスタ素子の閾値電圧に依存する電圧成分及び電流成分が含まれず、第１トランジスタ素子の閾値電圧の影響を受けないことである。この結果、上記特徴の半導体記憶回路によれば、多値情報の各値に対応した書き込み電圧の相互間の電圧差を縮小して、低電圧動作化或いは同じ動作電圧であれば情報の多値化が可能となる。
　上記特徴の半導体記憶回路を構成するトランジスタ素子が全て薄膜トランジスタ（ＴＦＴ）で構成される場合は、画素内にＴＦＴを備えるアクティブマトリクス型の表示パネルのパネル上に、上記特徴の半導体記憶回路を配置することができる。具体的には、各画素内に上記特徴の半導体記憶回路をメモリ回路として各別に形成して画素単位での画素電圧の記憶に利用すること、或いは、上記特徴の半導体記憶回路を複数マトリクス状に配列してメモリセルアレイとして、画素アレイの周辺部に配置して各種データを保持することができる。
　更に、上記特徴の半導体記憶回路を構成するトランジスタ素子が全て薄膜トランジスタ（ＴＦＴ）で構成される場合は、シリコン基板上に形成されたＣＰＵ（中央演算処理装置）等のロジック回路の上層側に積層して、半導体記憶装置を形成できる。つまり、当該ロジック回路を形成する半導体基板上に、半導体記憶装置を形成するための領域を別途設ける必要がなく、既存のロジック回路ＬＳＩの上に、３次元的に半導体記憶装置を形成することが可能となる。
　上記特徴の半導体記憶装置によれば、上記特徴の半導体記憶回路を使用していることから、同様の作用効果を奏するとともに、行方向及び列方向に夫々複数配列してなるメモリセルアレイに対して、第１制御信号線、第２制御信号線、及び、データ信号線の電圧状態を夫々制御することにより、メモリセルアレイ内の特定のメモリセルを選択して、情報の書き込み及び読み出しを部分的に行うことができる。
本発明の半導体記憶回路の回路構成例を示す等価回路図 図１（Ａ）に示す第１タイプのメモリセルで構成されるメモリセルアレイの一回路構成例を示す等価回路図 図１（Ａ）に示す第１タイプのメモリセルで構成されるメモリセルアレイの他の回路構成例を示す等価回路図 図１（Ｂ）に示す第２タイプのメモリセルで構成されるメモリセルアレイの一回路構成例を示す等価回路図 本発明の半導体記憶装置の概略構成の一例を示すブロック図 初期化動作及び書き込み動作の動作手順の一例を示すタイミング図 初期化動作時の選択行及び非選択行のメモリセル内のトランジスタ素子の状態を示す回路図 書き込み動作時の選択メモリセル及び非選択メモリセル内のトランジスタ素子の状態を示す回路図 読み出し回路が電圧検知型のセンスアンプの場合の読み出し動作の動作手順の一例を示すタイミング図 読み出し動作時の選択メモリセル及び非選択メモリセル内のトランジスタ素子の状態を示す回路図 読み出し回路が電流検知型のセンスアンプの場合の読み出し動作の動作手順の一例を示すタイミング図 本発明の半導体記憶回路の他の回路構成例を示す等価回路図 本発明の半導体記憶装置の概略構成の他の一例を示すブロック図 本発明の半導体記憶装置の概略構成の読み出し回路が電流検知型のセンスアンプの場合における他の一例を示すブロック図 従来の酸化物半導体絶縁ゲート型ＦＥＴを備えて構成される半導体記憶回路の一例を示す等価回路図
　以下において、本発明の半導体記憶回路及び半導体記憶装置の実施形態につき図面を参照して説明する。
　［第１実施形態］
　第１実施形態では、本発明の半導体記憶装置（以下、単に「記憶装置」と称す）と、当該記憶装置で使用されるメモリセルとしての本発明の半導体記憶回路（以下、単に「メモリセル」と称す）の回路構成について説明する。
　図１（Ａ）及び（Ｂ）に、２種類のメモリセルＭＣの等価回路図を示す。何れのタイプのメモリセルＭＣも、絶縁ゲート型ＦＥＴの第１トランジスタ素子Ｔ１、酸化物半導体絶縁ゲート型ＦＥＴの第２トランジスタ素子Ｔ２、容量素子Ｃ１、及び、スイッチング素子Ｓ１を備えて構成される。本実施形態では、第１及び第２トランジスタ素子Ｔ１，Ｔ２の何れもｎチャネル型の薄膜トランジスタ（ＴＦＴ）を想定している。
　また、図１に示すように、各メモリセルＭＣにおいて、第１トランジスタ素子Ｔ１のゲート電極と第２トランジスタ素子Ｔ２のソース電極と容量素子Ｃ１の一端が相互に接続して記憶ノードＮ１を形成し、第１トランジスタ素子Ｔ１のドレイン電極と第２トランジスタ素子Ｔ２のドレイン電極とスイッチング素子Ｓ１の一端が相互に接続して中間ノードＮ２を形成し、第１トランジスタ素子Ｔ１のソース電極がデータ入出力端子ＤＩＯと接続し、第２トランジスタ素子Ｔ２のゲート電極が第１制御端子ＣＩＮ１と接続し、容量素子Ｃ１の他端が第１電圧端子ＶＩＮ１と接続している。各メモリセルＭＣは、スイッチング素子Ｓ１の具体的な構成において互いに相違している。
　図１（Ａ）に示す第１タイプのメモリセルＭＣ１では、スイッチング素子Ｓ１は、第１トランジスタ素子Ｔ１と同じ構造及び導電型の絶縁ゲート型ＦＥＴの第３トランジスタ素子Ｔ３で構成され、ドレイン電極が第１電圧端子ＶＩＮ１または別の第２電圧端子ＶＩＮ２に接続し、ゲート電極が第２制御端子ＣＩＮ２と接続し、ソース電極が中間ノードＮ２と接続している。第３トランジスタ素子Ｔ３は、第２制御端子ＣＩＮ２の電圧レベルによって、第１電圧端子ＶＩＮ１または第２電圧端子ＶＩＮ２と中間ノードＮ２間の導通非導通を制御できる。第３トランジスタ素子Ｔ３のドレイン電極が第２電圧端子ＶＩＮ２と接続する場合は、第１電圧端子ＶＩＮ１と第２電圧端子ＶＩＮ２の電圧レベルは個別に設定することができる。この場合、第１電圧端子ＶＩＮ１は容量素子Ｃ１の他端にのみ接続しているので、第１電圧端子ＶＩＮ１の電圧レベルは、任意の固定電圧（例えば、接地電圧）に設定できる。しかし、第３トランジスタ素子Ｔ３のドレイン電極が第１電圧端子ＶＩＮ１と接続する場合は、第１電圧端子ＶＩＮ１の電圧レベルは、メモリセルＭＣ１の後述する初期化動作及び読み出し動作に適した電圧に設定される。
　図１（Ｂ）に示す第２タイプのメモリセルＭＣ２では、スイッチング素子Ｓ１は、アノードが第２制御端子ＣＩＮ２と接続し、カソードが中間ノードＮ２と接続するダイオードＤ１で形成されている。尚、ダイオードＤ１は、第１トランジスタ素子Ｔ１を形成する半導体のｐｎ接合を利用したｐｎ接合ダイオード、或いは、当該半導体のｐｉｎ構造を利用したｐｉｎダイオード等のダイオード素子や、図１（Ｃ）に示すような、第１トランジスタ素子Ｔ１と同じ構造及び導電型の絶縁ゲート型ＦＥＴの第４トランジスタ素子Ｔ４で構成され、ドレイン電極とゲート電極が共通して第２制御端子ＣＩＮ２と接続し、ソース電極が中間ノードＮ２と接続して構成されるダイオード回路等の種々の具体化が考えられる。ダイオードＤ１は、第２制御端子ＣＩＮ２の電圧レベルによって、第２制御端子ＣＩＮ２と中間ノードＮ２間の導通非導通を制御できる。第２制御端子ＣＩＮ２と中間ノードＮ２間の電圧差が、ダイオードＤ１のターンオン電圧を超えると、ダイオードＤ１は導通状態となり、第２制御端子ＣＩＮ２から中間ノードＮ２に向けて電流が流れる。尚、図１（Ｃ）に示すダイオードＤ１のターンオン電圧は第４トランジスタ素子Ｔ４の閾値電圧となる。
　図１に示す各メモリセルＭＣは、スイッチング素子Ｓ１の具体的な構成が異なるだけで、スイッチング素子Ｓ１の基本的な機能、つまり、第２制御端子ＣＩＮ２の電圧レベルによってスイッチング素子Ｓ１の導通非導通が制御される点は共通しているので、各メモリセルＭＣの奏する記憶回路としての機能は同じである。
　図２及び図３に、図１（Ａ）に示す第１タイプのメモリセルＭＣ１を行方向及び列方向に夫々複数配列してなる第１タイプのメモリセルアレイＭＡ１の等価回路図を示す。図２は、メモリセルＭＣ１が第２電圧端子ＶＩＮ２を備えず、第３トランジスタ素子Ｔ３のドレイン電極が第１電圧端子ＶＩＮ１と接続する場合を、図３は、第３トランジスタ素子Ｔ３のドレイン電極が第２電圧端子ＶＩＮ２と接続する場合を、夫々図示している。図４に、図１（Ｂ）に示す第２タイプのメモリセルＭＣ２を行方向及び列方向に夫々複数配列してなる第２タイプのメモリセルアレイＭＡ２の等価回路図を示す。図２乃至図４において、便宜的に、図示するＸ方向を行方向、図示するＹ方向を列方向と規定する。何れのメモリセルアレイＭＡ１，ＭＡ２も、列方向に延伸するｍ本のデータ線（ＤＬ１，ＤＬ２，……，ＤＬｍ）と、行方向に延伸するｎ本の第１ワード線（ＷＬ１，ＷＬ２，……，ＷＬｎ）と、行方向に延伸するｎ本の第２ワード線（ＧＬ１，ＧＬ２，……，ＧＬｎ）と、第１固定電圧線Ｖ１Ｌを備える。図３に示すように、メモリセルＭＣ１が第２電圧端子ＶＩＮ２を備える場合は、メモリセルアレイＭＡ１は、更に、第２固定電圧線Ｖ２Ｌを備える。尚、ｍ、ｎは夫々２以上の自然数である。また、第１及び第２タイプのメモリセルアレイＭＡ１，ＭＡ２を総称してメモリセルアレイＭＡと称す。
　尚、便宜的に、各データ線（ＤＬ１，ＤＬ２，……，ＤＬｍ）を総称してデータ線ＤＬと称し、各第１ワード線（ＷＬ１，ＷＬ２，……，ＷＬｎ）を総称して第１ワード線ＷＬと称し、各第２ワード線（ＧＬ１，ＧＬ２，……，ＧＬｎ）を総称して第２ワード線ＧＬと称す。ここで、データ線ＤＬが「データ信号線」に対応し、第１ワード線ＷＬが「第１制御信号線」に対応し、第２ワード線ＧＬが「第２制御信号線」に対応する。
　図２乃至図４に示すように、同一列に配列されたメモリセルＭＣの各データ入出力端子ＤＩＯは、共通のデータ線ＤＬに接続し、同一行に配列されたメモリセルＭＣの各第１制御端子ＣＩＮ１は、共通の第１ワード線ＷＬに接続し、同一行に配列されたメモリセルＭＣの各第２制御端子ＣＩＮ２は、共通の第２ワード線ＧＬに接続し、同一行または同一列に配列されたメモリセルＭＣの各第１電圧端子ＶＩＮ１が共通の第１固定電圧線Ｖ１Ｌに接続している。また、図３に示すように、メモリセルＭＣ１が第２電圧端子ＶＩＮ２を備える場合は、同一行または同一列に配列されたメモリセルＭＣの各第２電圧端子ＶＩＮ２が共通の第２固定電圧線Ｖ２Ｌに接続している。
　図５は、メモリセルアレイＭＡを備えた記憶装置１の一構成例を示す概略のブロック構成図である。本実施形態では、記憶装置１は、制御回路２、列デコーダ回路３、データ線駆動回路４、第１行デコーダ回路５、第２行デコーダ回路６、読み出し回路７を備えて構成されている。データ線駆動回路４が「データ信号線駆動回路」に、第１行デコーダ回路５が「第１制御信号線駆動回路」に、第２行デコーダ回路６が「第２制御信号線駆動回路」に、夫々対応する。
　制御回路２は、記憶装置１の外部とアドレス信号ＡＤＤ、データ入力信号ＤＩＮ、データ出力信号ＤＯＵＴ、後述する書き込み、初期化、読み出し等の各種メモリ動作を制御する制御信号ＣＮＴＬ等の授受を行い、書き込みまたは読み出しの対象となるデータ線ＤＬを選択するための列アドレス信号ＣＡを生成して、列デコーダ回路３に供給し、書き込みまたは読み出しの対象となる第１ワード線ＷＬ及び第２ワード線ＧＬを選択するための行アドレス信号ＲＡを生成して、第１行デコーダ回路５及び第２行デコーダ回路６に供給し、選択されたデータ線ＤＬにデータ入力信号ＤＩＮに対応した書き込み電圧ＶＷの印加を指示し、読み出し回路７において検出された情報ＲＤをデータ出力信号ＤＯＵＴに変換して出力する。更に、制御回路２は、外部から入力された制御信号ＣＮＴＬに基づいて、後述する各種メモリ動作の制御を行う。また、制御回路２は、メモリセルアレイＭＡが、図３に示すメモリセルアレイＭＡ１の場合には、第１固定電圧線Ｖ１Ｌと第２固定電圧線Ｖ２Ｌの夫々に所定の固定電圧を供給し、メモリセルアレイＭＡが、図２に示すメモリセルアレイＭＡ１の場合には、第１固定電圧線Ｖ１Ｌに所定の固定電圧を供給する。メモリセルアレイＭＡが、図４に示すメモリセルアレイＭＡ２の場合には、当該固定電圧の供給は不要である。以上より、制御回路２は、一般的な半導体記憶回路におけるアドレス入力バッファ、データ入出力回路、制御信号入力バッファ、メモリ動作の制御回路等を総合したものであり、周知の半導体記憶回路の回路構成を応用して実現でき、具体的な回路構成は、本発明の本旨ではないので、詳細な説明は省略する。
　列デコーダ回路３は、書き込み動作及び読み出し動作の対象となるデータ線ＤＬを、列アドレス信号ＣＡに基づいて選択する回路である。書き込み動作時には、列デコーダ回路３で選択された選択データ線ＤＬに対して、入力データに応じた書き込み電圧ＶＷが、データ線駆動回路４によって印加される。また、読み出し動作時には、列デコーダ回路３で選択された選択データ線ＤＬに接続するメモリセルＭＣのデータ入出力端子ＤＩＯに出力された読み出し電圧または読み出し電流を選択的に、読み出し回路７に転送する。列デコーダ回路３の上記の機能は、周知の列デコーダ回路の回路構成を応用して実現でき、具体的な回路構成は、本発明の本旨ではないので、詳細な説明は省略する。
　データ線駆動回路４は、列デコーダ回路３で選択された選択データ線ＤＬに対して、入力データに応じた書き込み電圧ＶＷを印加するとともに、列デコーダ回路３によって選択されなかった書き込み対象でない非選択データ線ＤＬに対して、後述する書き込み禁止電圧ＶＩＷを印加する。入力データと書き込み電圧ＶＷとの対応関係、書き込み禁止電圧ＶＩＷの具体例等は、後述する書き込み動作の説明において詳述する。尚、データ線駆動回路４は、周知の信号線駆動回路等を応用して実現でき、具体的な回路構成は、本発明の本旨ではないので、詳細な説明は省略する。
　第１行デコーダ回路５は、書き込み動作及び初期化動作の対象となる第１ワード線ＷＬを、行アドレス信号ＲＡに基づいて選択する回路である。具体的には、書き込みまたは初期化対象となる１つの選択行のメモリセルＭＣに接続する第１ワード線ＷＬに、第１選択行電圧ＶＲＳＬ１を印加して、当該選択行のメモリセルＭＣの第２トランジスタ素子Ｔ２をオン状態に制御し、書き込みまたは初期化対象外の非選択行のメモリセルＭＣに接続する第１ワード線ＷＬに、第１非選択行電圧ＶＲＵＳ１を印加して、当該非選択行のメモリセルＭＣの第２トランジスタ素子Ｔ２をオフ状態に制御する。尚、初期化動作は、行単位で実行することもできるが、複数行纏めて実行することもできる。初期化動作を複数行（例えば全ての行）纏めて実行する場合には、選択行は複数行となる。また、第１行デコーダ回路５は、読み出し動作時には、全ての行の第１ワード線ＷＬに、第２トランジスタ素子をオフ状態とする第１読み出し行電圧ＶＲＲ１を印加する。尚、第１非選択行電圧ＶＲＵＳ１と第１読み出し行電圧ＶＲＲ１は同じ電圧であっても良い。第１行デコーダ回路５は、周知の行デコーダ回路等を応用して実現でき、具体的な回路構成は、本発明の本旨ではないので、詳細な説明は省略する。
　第２行デコーダ回路６は、書き込み動作時に、全ての行の第２ワード線ＧＬに、スイッチング素子Ｓ１を非導通状態とする第２書き込み行電圧ＶＲＷ２を印加する。第２行デコーダ回路６は、初期化動作時には、初期化対象となる１または複数の選択行のメモリセルＭＣに接続する第２ワード線ＧＬに、第２初期化選択行電圧ＶＲＳＥ２を印加して、当該選択行のメモリセルＭＣのスイッチング素子Ｓ１を導通状態に制御し、初期化対象外の非選択行のメモリセルＭＣに接続する第２ワード線ＧＬに、第２初期化非選択行電圧ＶＲＵＳＥ２を印加して、当該非選択行のメモリセルＭＣのスイッチング素子Ｓ１を非導通状態に制御する。更に、第２行デコーダ回路６は、読み出し動作時には、読み出し対象の１つの選択行のメモリセルＭＣに接続する第２ワード線ＧＬに、第２読み出し選択行電圧ＶＲＳＲ２を印加して、当該選択行のメモリセルＭＣのスイッチング素子Ｓ１を導通状態に制御し、読み出し対象外の非選択行のメモリセルＭＣに接続する第２ワード線ＧＬに、第２読み出し非選択行電圧ＶＲＵＳＲ２を印加して、当該非選択行のメモリセルＭＣのスイッチング素子Ｓ１を非導通状態に制御する。尚、第２初期化選択行電圧ＶＲＳＥ２と第２読み出し選択行電圧ＶＲＳＲ２は同じ電圧であっても良く、また、第２書き込み行電圧ＶＲＷ２と第２初期化非選択行電圧ＶＲＵＳＥ２と第２読み出し非選択行電圧ＶＲＵＳＲ２は同じ電圧であっても良い。第２行デコーダ回路６は、周知の行デコーダ回路等を応用して実現でき、具体的な回路構成は、本発明の本旨ではないので、詳細な説明は省略する。
　読み出し回路７は、読み出し動作時において、第２行デコーダ回路６によって選択された選択行のメモリセルからデータ線ＤＬに出力された読み出し電圧または読み出し電流の内、列デコーダ回路３で選択された選択列の選択データ線ＤＬに出力された読み出し電圧または読み出し電流を選択的に検知して、選択行及び選択列に位置する選択メモリセルに記憶されている情報を読み出す。読み出し回路７は、読み出し電圧を検知する場合は、電圧検知型のセンスアンプで構成され、読み出し電流を検知する場合は、電流検知型のセンスアンプで構成される。読み出し回路７の具体的な回路構成は、電圧検知型及び電流検知型のセンスアンプとして周知のセンスアンプの回路構成を利用できるため、また、本発明の本旨ではないので、詳細な説明は省略する。
　［第２実施形態］
　第２実施形態では、上記第１実施形態で説明した記憶装置及びメモリセルの回路構成における、メモリセルアレイＭＡに対する初期化動作、書き込み動作、及び、読み出し動作を詳細に説明する。以下の説明では、データ入力信号ＤＩＮから入力された複数ビット入力データを２ビットずつに分解して、各２ビットの４値データ（０～３）を１つのメモリセルＭＣに書き込み、更に、各メモリセルＭＣに書き込まれた４値データを読み出す場合を想定する。尚、本実施形態では、初期化動作によって初期化された記憶ノードＮ１の電圧状態を４値データの内の１つのデータ値“３”に割り当てるが、初期化された電圧状態を必ずしも１つのデータ値に割り当てる必要はない。
　また、以下の説明では、一例として、第１乃至第４トランジスタ素子Ｔ１～Ｔ４の閾値電圧の標準値が１．０Ｖで、そのバラツキが±０．２Ｖ以内の場合を想定する。
　〈初期化動作と書き込み動作〉
　初期化動作は、メモリセルＭＣの記憶ノードＮ１に記憶されるデータ値“０”～“２”に対応する３つの記憶電圧ＶＭ０～ＶＭ２より高電圧のデータ値“３”に対応する記憶電圧ＶＭ３に相当する初期化電圧ＶＭＥを、記憶ノードＮ１に書き込む動作である。従って、本実施形態では、初期化動作は、メモリセルの記憶状態をデータ値“３”に初期化する動作である。データ値“０”～“２”が記憶されているメモリセルＭＣにおいては、初期化動作は、メモリセルＭＣの記憶ノードＮ１の電圧状態を、記憶電圧ＶＭ０～ＶＭ２の何れかの電圧状態から、初期化電圧ＶＭＥに引き上げる（充電する）動作である。尚、データ値“３”が記憶されているメモリセルＭＣにおいては、初期化動作は、メモリセルＭＣの記憶ノードＮ１の電圧状態の変動を補正して、元の初期化電圧ＶＭＥにリフレッシュする動作である。以下の説明において、記憶電圧ＶＭ０～ＶＭ２及び初期化電圧ＶＭＥの間の関係は、以下の数１に示す関係を想定する。
　（数１）
　ＶＭ０＜ＶＭ１＜ＶＭ２＜ＶＭＥ
　初期化動作は、行単位で実行する。以下の説明では、選択された１つの選択行のメモリセルＭＣに対して初期化動作を実行する場合を説明するが、複数行のメモリセルＭＣを纏めて初期化する場合も、選択される行が複数になるだけで同様に実行可能である。
　書き込み動作は、初期化されたメモリセルＭＣの記憶ノードＮ１に、データ値“０”～“２”に対応する３つの記憶電圧ＶＭ０～ＶＭ２の内の何れか１つの記憶電圧を書き込む動作である。書き込み動作は、具体的には、メモリセルＭＣの記憶ノードＮ１の電圧状態を、初期化電圧ＶＭＥから、記憶電圧ＶＭ０～ＶＭ２の内の何れか１つの電圧状態にまで引き下げる（放電する）動作である。
　書き込み動作は、メモリセル単位で実行する。但し、同一行の複数のメモリセルＭＣに対する個別の書き込み動作を、同時に実行可能である。この場合、選択された１つの行の全ての列のメモリセルＭＣに対して同時に書き込み動作を行うことも、また、選択された１または複数の列のメモリセルＭＣに対して選択的に書き込み動作を行うことも可能である。
　図６に、或る１つの選択行において、初期化動作と、複数のデータ線ＤＬを順次選択して書き込み動作を行う場合のタイミング図を示す。一例として、書き込み動作は、初期化動作を行った行の全ての列のメモリセルＭＣ（１）～ＭＣ（ｍ）を４つのグループに区分し、各グループのメモリセルＭＣに対して同時に書き込み動作を行う場合を想定する。各グループの列数をｋ（＝ｍ／４）とする。以下、説明の便宜上、第１のグループを列番号が４ｊ＋１（ｊ＝０～ｋ－１）のグループとし、第２のグループを列番号が４ｊ＋２（ｊ＝０～ｋ－１）のグループとし、第３のグループを列番号が４ｊ＋３（ｊ＝０～ｋ－１）のグループとし、第４のグループを列番号が４ｊ＋４（ｊ＝０～ｋ－１）のグループとする。また、第１行を選択行とし、第２行～第ｎ行までを非選択行とする。
　図６に、選択行（第１行）の第１ワード線ＷＬ１、非選択行（第２行）の第１ワード線ＷＬ２、選択行（第１行）の第２ワード線ＧＬ１、非選択行（第２行）の第２ワード線ＧＬ２、第１のグループを代表して第１列のデータ線ＤＬ１、第２のグループを代表して第２列のデータ線ＤＬ２、第３のグループを代表して第３列のデータ線ＤＬ３、第４のグループを代表して第４列のデータ線ＤＬ４、第１のグループを代表して第１列のメモリセルＭＣの記憶ノードＮ１（１，１）、第２のグループを代表して第２列のメモリセルＭＣの記憶ノードＮ１（１，２）、第３のグループを代表して第３列のメモリセルＭＣの記憶ノードＮ１（１，３）、及び、第４のグループを代表して第４列のメモリセルＭＣの記憶ノードＮ１（１，４）の各電圧レベルを示す。
　時刻ｔ０～ｔ１の期間に第１行の全てのメモリセルＭＣに対して、初期化動作が行われ、時刻ｔ１～ｔ２の期間に第１のグループの全てのメモリセルＭＣに対して、書き込み動作が行われ、時刻ｔ２～ｔ３の期間に第２のグループの全てのメモリセルＭＣに対して、書き込み動作が行われ、時刻ｔ３～ｔ４の期間に第３のグループの全てのメモリセルＭＣに対して、書き込み動作が行われ、時刻ｔ４～ｔ５の期間に第４のグループの全てのメモリセルＭＣに対して、書き込み動作が行われる。
　以下、メモリセルＭＣが図１（Ａ）に示す第１タイプのメモリセルＭＣ１の場合を想定し、図６乃至図８を参照して、初期化動作及び書き込み動作について詳細に説明する。図７（Ａ）は、初期化動作時の選択行のメモリセルＭＣ内のトランジスタ素子の状態と初期化電流Ｉｅを示し、図７（Ｂ）は、初期化動作時の非選択行のメモリセルＭＣ内のトランジスタ素子の状態を示し、図８（Ａ）は、書き込み動作時の選択されたメモリセルＭＣ内のトランジスタ素子の状態と書き込み電流Ｉｗを示し、図８（Ｂ）は、書き込み動作時の選択行の非選択グループ内のメモリセルＭＣ内のトランジスタ素子の状態を示し、図８（Ｃ）は、書き込み動作時の非選択行のメモリセルＭＣ内のトランジスタ素子の状態を示している。尚、図７及び図８中のトランジスタ素子に付した“ＯＦＦ”の表示は、当該トランジスタ素子がオフ状態であることを示す。
　〈初期化動作〉
　メモリセルＭＣが第２電圧端子ＶＩＮ２を備える場合は、第２固定電圧線Ｖ２Ｌに、メモリセルＭＣが第２電圧端子ＶＩＮ２を備えない場合は、第１固定電圧線Ｖ１Ｌに、初期化電圧ＶＭＥが供給される。第２固定電圧線Ｖ２Ｌに初期化電圧ＶＭＥを供給する場合は、当該初期化電圧ＶＭＥの供給は初期化動作時（時刻ｔ０～ｔ１）だけで良い。しかし、第１固定電圧線Ｖ１Ｌに初期化電圧ＶＭＥを供給する場合は、当該初期化電圧ＶＭＥの供給は、書き込み動作、読み出し動作、その他のデータ保持期間を通して同じ電圧レベルを維持する。
　初期化動作の開始時（時刻ｔ０）に、選択行（第１行）の第１ワード線ＷＬ１に第１選択行電圧ＶＲＳＬ１が印加され、選択行（第１行）の第２ワード線ＧＬ１に第２初期化選択行電圧ＶＲＳＥ２が印加され、選択行（第１行）の全てのメモリセルＭＣの第２トランジスタ素子Ｔ２と第３トランジスタ素子Ｔ３が共にオン状態となる。第１選択行電圧ＶＲＳＬ１と第２初期化選択行電圧ＶＲＳＥ２の電圧レベルは、初期化電圧ＶＭＥに第２トランジスタ素子Ｔ２と第３トランジスタ素子Ｔ３の閾値電圧Ｖｔ２，Ｖｔ３の変動範囲内の最大値Ｖｔｍａｘ（＝１．２Ｖ）を加えた電圧値Ｖａ（＝ＶＭＥ＋Ｖｔｍａｘ）より更に高く設定している。これにより、オン状態の第２トランジスタ素子Ｔ２と第３トランジスタ素子Ｔ３を介して、全てのメモリセルＭＣの記憶ノードＮ１の電圧レベルが、初期化電圧ＶＭＥに初期化される。
　尚、各列のデータ線ＤＬの電圧が、初期化電圧ＶＭＥから第１トランジスタ素子Ｔ１の閾値電圧Ｖｔ１の変動範囲内の最小値Ｖｔ１ｍｉｎ（＝０．８Ｖ）を差し引いた電圧値Ｖｂ（＝ＶＭＥ－Ｖｔ１ｍｉｎ）より低電圧であると、第１トランジスタ素子Ｔ１がオン状態となり、第１トランジスタ素子Ｔ１と第２トランジスタ素子Ｔ２を介して、記憶ノードＮ１の蓄積電荷がデータ線ＤＬ側に引き抜かれ、正しく初期化動作が行われない可能性が生じる。このため、各列のデータ線ＤＬの電圧状態は、初期化動作期間中、電圧値Ｖｂより高電圧の書き込み禁止電圧ＶＩＷに設定される。一例として、書き込み禁止電圧ＶＩＷは、初期化電圧ＶＭＥ以上に設定される。
　初期化前に記憶ノードＮ１に記憶されていたデータ値が“０”～“２”であったメモリセルＭＣにおいては、記憶ノードＮ１の電圧は、初期化電圧ＶＭＥより低電圧であるので、第２トランジスタ素子Ｔ２と第３トランジスタ素子Ｔ３を介して初期化電流Ｉｅが流れ、当該記憶ノードＮ１が初期化電圧ＶＭＥまで充電される。また、初期化前に記憶ノードＮ１に記憶されていたデータ値が“３”であったメモリセルＭＣにおいては、記憶ノードＮ１は、以前の初期化動作によって初期化電圧ＶＭＥに初期化された状態が維持されているので、リーク電流等により電圧変動が生じている場合には、第２トランジスタ素子Ｔ２と第３トランジスタ素子Ｔ３を介して、初期化電圧ＶＭＥにリフレッシュされる。
　初期化動作時（時刻ｔ０～ｔ１）において、非選択行（第２～第ｎ行）の第１ワード線ＷＬ２～ｎに第１非選択行電圧ＶＲＵＳ１が印加され、非選択行（第２～第ｎ行）の第２ワード線ＧＬ２～ｎに第２初期化非選択行電圧ＶＲＵＳＥ２が印加され、非選択行（第２～第ｎ行）の全てのメモリセルＭＣの第２トランジスタ素子Ｔ２と第３トランジスタ素子Ｔ３が共にオフ状態となる。これにより、非選択行の各メモリセルＭＣの記憶ノードＮ１はフローティング状態となり、初期化動作は行われず、初期化動作前の電圧状態が維持される。尚、非選択行（第２～第ｎ行）の第２ワード線ＧＬ２～ｎに、選択行（第１行）の第２ワード線ＧＬ１と同様の第２初期化選択行電圧ＶＲＳＥ２を印加して、第３トランジスタ素子Ｔ３をオン状態にしても、第２トランジスタ素子Ｔ２がオフ状態であれば、初期化動作は行われない。尚、第１非選択行電圧ＶＲＵＳ１及び第２初期化非選択行電圧ＶＲＵＳＥ２の電圧レベルは、記憶ノードＮ１及び中間ノードＮ２の取り得る電圧範囲の下限値に第２トランジスタ素子Ｔ２と第３トランジスタ素子Ｔ３の閾値電圧Ｖｔ２，Ｖｔ３の変動範囲内の最小値Ｖｔｍｉｎ（＝０．８Ｖ）を加えた電圧より低く設定されていれば良い。
　時刻ｔ１において、選択行（第１行）の第２ワード線ＧＬ１に印加されていた信号レベルが、第２初期化選択行電圧ＶＲＳＥ２から第２初期化非選択行電圧ＶＲＵＳＥ２に遷移すると、初期化動作が終了する。初期化動作を終了して、初期化動作の対象であった選択行（第１行）に対して引き続いて書き込み動作を続ける場合は、選択行（第１行）の第１ワード線ＷＬ１には、そのまま継続して第１選択行電圧ＶＲＳＬ１が印加される。初期化動作を終了して、他の行の初期化動作を行う場合や、他の初期化動作を終了している行に対して書き込み動作を行う場合、任意の行において読み出し動作を行う場合、或いは、何れのメモリ動作も行わずに各メモリセルＭＣに記憶されているデータを保持する場合には、時刻ｔ１において、選択行（第１行）の第１ワード線ＷＬ１に印加されていた信号レベルは、第１選択行電圧ＶＲＳＬ１から第１非選択行電圧ＶＲＵＳ１に遷移する。図６に例示するタイミング図では、同じ選択行（第１行）において、引き続いて書き込み動作を行うため、上述の通り、第１ワード線ＷＬ１には引き続き第１選択行電圧ＶＲＳＬ１が印加される。
　〈書き込み動作〉
　図６に例示するタイミング図では、書き込み動作は、時刻ｔ１～ｔ２、時刻ｔ２～ｔ３、時刻ｔ３～ｔ４、時刻ｔ４～ｔ５の４つの連続する書き込み動作期間において、４つのグループのメモリセルＭＣに対する書き込み動作が、グループ毎に順番に実行される。同じグループのメモリセルＭＣに対する書き込み動作は、１つの書き込み動作期間内において、一括して同時に実行される。但し、書き込み対象の１つのグループ内の各メモリセルＭＣに対して、書き込むべきデータに対応した書き込み電圧ＶＷは、データ線Ｄｌを介して各メモリセルＭＣにメモリセル単位で個別に入力される。
　図６に例示するタイミング図では、初期化動作の対象であった同じ選択行（第１行）において、初期化動作に引き続いて書き込み動作を連続して行うため、時刻ｔ１～時刻ｔ５に４つの書き込み動作期間を通して、第１ワード線ＷＬ１には引き続き第１選択行電圧ＶＲＳＬ１が印加される。非選択行（第２～第ｎ行）の第１ワード線ＷＬ２～ｎには、初期化動作時（時刻ｔ０～ｔ１）と同様に、第１非選択行電圧ＶＲＵＳ１が印加される。全ての行の第２ワード線ＧＬ２に、第２初期化非選択行電圧ＶＲＵＳＥ２と同じ基準で設定される第２書き込み行電圧ＶＲＷ２が印加される。これにより、４つの書き込み動作期間を通して、選択行（第１行）の全てのグループのメモリセルＭＣの第２トランジスタ素子Ｔ２は、オン状態となり、非選択行の全てのグループのメモリセルＭＣの第２トランジスタ素子Ｔ２は、オフ状態となる。また、選択行（第１行）及び非選択行（第２～第ｎ行）の全てのグループのメモリセルＭＣの第３トランジスタ素子Ｔ３は、全てオフ状態となる。従って、書き込み動作では、書き込み対象となる行の選択において、第２トランジスタ素子Ｔ２のオンオフを制御する。
　本実施形態では、図６に例示するように、メモリセルＭＣを４つのグループに分けて順番に書き込み動作を行う場合、書き込み対象の選択グループ内のメモリセルＭＣの各データ線ＤＬには、書き込むべきデータが“０”～“２”の場合に、当該データに対応した書き込み電圧ＶＷ０～ＶＷ２の何れかがデータ線駆動回路４から印加される。書き込むべきデータが“３”の場合は、既に初期化動作によって書き込まれているため、データ線ＤＬには、書き込み禁止電圧ＶＩＷ（初期化電圧ＶＭＥ以上）が印加される（図６中破線で表示）。一方、書き込み対象でない非選択グループ内のメモリセルＭＣの各データ線ＤＬには、書き込み禁止電圧ＶＩＷ（初期化電圧ＶＭＥ以上）が印加される。
　書き込み動作は、上述のように、選択グループ内のメモリセルＭＣの記憶ノードＮ１の電圧状態を、初期化電圧ＶＭＥから、記憶電圧ＶＭ０～ＶＭ２の内の何れか１つの電圧状態にまで引き下げる（放電する）動作である。ここで、書き込み電圧ＶＷ０～ＶＷ２を記憶電圧ＶＭ０～ＶＭ２より夫々第１トランジスタ素子Ｔ１の閾値電圧Ｖｔ１だけ低く設定しておく。書き込み動作が開始した時点で、第２トランジスタ素子Ｔ２がオン状態であるので、第１トランジスタ素子Ｔ１のゲート電極（記憶ノードＮ１）とドレイン電極（中間ノードＮ２）の各電圧は、共に初期化電圧ＶＭＥで、ソース電圧が初期化電圧ＶＭＥから第１トランジスタ素子Ｔ１の閾値電圧Ｖｔ１だけ低い電圧より更に低電圧の書き込み電圧ＶＷ０～ＶＷ２の何れかであるため、第１トランジスタ素子Ｔ１はオン状態となり、記憶ノードＮ１から、第２トランジスタ素子Ｔ２と第１トランジスタ素子Ｔ１を介してデータ線ＤＬ側に書き込み電流Ｉｗが流れる。この結果、記憶ノードＮ１と中間ノードＮ２の電圧は徐々に低下し、書き込み電圧ＶＷ０～ＶＷ２より、書き込み動作が行われているメモリセルＭＣの第１トランジスタ素子Ｔ１の実際の閾値電圧Ｖｔ１だけ高い電圧レベルにまで低下すると、第１トランジスタ素子Ｔ１がカットオフし、放電が停止して書き込み動作が自動的に終了する。
　記憶電圧ＶＭ０～ＶＭ２及び初期化電圧ＶＭＥの間の関係が数１に示す関係となるように、書き込み電圧ＶＷ０～ＶＷ２と書き込み禁止電圧ＶＩＷの間の関係は、以下の数２に示す関係となるように設定される。
　（数２）
　ＶＷ０＜ＶＷ１＜ＶＷ２＜ＶＩＷ
　上述の書き込み動作において注目すべき点は、閾値電圧Ｖｔ１が標準値の１．０Ｖに対してバラツキ範囲（±０．２Ｖ）内で変動している場合、記憶ノードＮ１に実際に保持される記憶電圧ＶＭ０～ＶＭ２は、書き込み電圧ＶＷ０～ＶＷ２より実際のバラツキ分を加えた閾値電圧Ｖｔ１だけ高い電圧である点である。後述する読み出し動作において詳細に説明するが、記憶ノードＮ１に実際に保持される記憶電圧ＶＭ０～ＶＭ２において、閾値電圧Ｖｔ１の変動分が補償されることになり、読み出し動作時の動作マージンが大幅に向上する。
　選択グループ内のメモリセルＭＣに書き込むべきデータが“３”の場合は、データ線ＤＬには、書き込み禁止電圧ＶＩＷ（初期化電圧ＶＭＥ以上）が印加されるため、第１トランジスタ素子Ｔ１のソース電圧が、記憶ノードＮ１に保持されている初期化電圧ＶＭＥ以上であるので、第１トランジスタ素子Ｔ１はオフ状態となり、記憶ノードＮ１とデータ線ＤＬ間は何れの方向にも電流が流れない。このため、記憶ノードＮ１は、初期化後の電圧状態である初期化電圧ＶＭＥが維持される（図６中破線で表示）。
　ところで、選択グループ内のメモリセルＭＣと同じ列の非選択行のメモリセルＭＣでは、第２トランジスタ素子Ｔ２がオフ状態であるため、データ線ＤＬに書き込み電圧ＶＷ０～ＶＷ２が印加されても、中間ノードＮ２の電圧が、当該書き込み電圧ＶＷ０～ＶＷ２まで放電する可能性はあっても、記憶ノードＮ１の電圧状態は、その時点で保持している記憶電圧ＶＭ０～ＶＭ２または初期化電圧ＶＭＥが維持される。
　同じ選択行（第１行）の非選択グループ内のメモリセルＭＣのデータ線ＤＬには、書き込み禁止電圧ＶＩＷ（初期化電圧ＶＭＥ以上）が印加される。初期化動作後で書き込み動作前の非選択グループ内のメモリセルＭＣの記憶ノードＮ１には、初期化電圧ＶＭＥが保持されており、第１トランジスタ素子Ｔ１のソース電圧が、ゲート電圧である当該初期化電圧ＶＭＥ以上であり、ゲート電圧とドレイン電圧は、第２トランジスタ素子Ｔ２を介して同電圧であるので、第１トランジスタ素子Ｔ１はオフ状態となり、記憶ノードＮ１とデータ線ＤＬ間は何れの方向にも電流が流れない。このため、記憶ノードＮ１は、初期化後の電圧状態である初期化電圧ＶＭＥが維持される。一方、初期化動作後に書き込み動作が行われた非選択グループ内のメモリセルＭＣの記憶ノードＮ１には、第１トランジスタ素子Ｔ１の閾値電圧Ｖｔ１の変動分が補償された記憶電圧ＶＭ０～ＶＭ２と初期化電圧ＶＭＥの何れかの電圧が保持されており、初期化電圧ＶＭＥより低電圧の記憶電圧ＶＭ０～ＶＭ２が保持されている場合であっても、第１トランジスタ素子Ｔ１のソース電圧が、ゲート電圧である当該記憶電圧ＶＭ０～ＶＭ２より高電圧であり、ゲート電圧とドレイン電圧は、第２トランジスタ素子Ｔ２を介して同電圧であるので、第１トランジスタ素子Ｔ１はオフ状態となり、記憶ノードＮ１とデータ線ＤＬ間は何れの方向にも電流が流れない。このため、記憶ノードＮ１は、書き込み動作後の電圧状態である記憶電圧ＶＭ０～ＶＭ２または初期化電圧ＶＭＥが維持される。
　以上の説明において、記憶ノードＮ１に保持される記憶電圧ＶＭ０～ＶＭ２については、第１トランジスタ素子Ｔ１の閾値電圧Ｖｔ１の変動分が補償されていると説明したが、記憶ノードＮ１に保持される初期化電圧ＶＭＥは、第１トランジスタ素子Ｔ１の閾値電圧Ｖｔ１の変動分が補償されていない。しかし、初期化電圧ＶＭＥは、４値のデータ値“０”～“２”に対応する記憶電圧ＶＭ０～ＶＭ２より高電圧に設定できるため、閾値電圧Ｖｔ１の変動分を見込んで設定することで、閾値電圧Ｖｔ１の変動の影響を排除できる。
　〈読み出し動作〉
　次に、読み出し動作について説明する。読み出し動作は、読み出し回路７が、メモリセルＭＣに記憶されているデータ値“０”～“３”を、読み出し対象のメモリセルＭＣから読み出す動作である。先ず、読み出し回路７が、電圧検知型のセンスアンプの場合について、図９及び図１０を参照して説明する。
　図９に、書き込み動作が行われた或る１つの選択行において、１または複数のデータ線ＤＬを選択して読み出し動作を行う場合のタイミング図を示す。一例として、第１行を選択行とし、第２行～第ｎ行までを非選択行とする。また、読み出し動作は、選択行の１または複数の任意の列を選択し、選択された列のメモリセルＭＣに対して同時に読み出し動作を行う場合を想定する。上記の初期化動作及び書き込み動作の説明と同様に、メモリセルＭＣが図１（Ａ）に示す第１タイプのメモリセルＭＣ１の場合を想定する。
　図９に、選択行（第１行）の第１ワード線ＷＬ１、非選択行（第２行）の第１ワード線ＷＬ２、選択行（第１行）の第２ワード線ＧＬ１、非選択行（第２行）の第２ワード線ＷＬ２、選択列を代表して第１列のデータ線ＤＬ１、非選択列を代表して第ｍ列のデータ線ＤＬｍの各電圧レベルを示す。
　図１０（Ａ）は、読み出し動作時の選択されたメモリセルＭＣ内のトランジスタ素子の状態と読み出し電流Ｉｒを示し、図１０（Ｂ）は、読み出し動作時の選択行の選択されていない列のメモリセルＭＣ内のトランジスタ素子の状態を示し、図１０（Ｃ）は、読み出し動作時の非選択行のメモリセルＭＣ内のトランジスタ素子の状態を示している。尚、図１０中のトランジスタ素子に付した“ＯＦＦ”の表示は、当該トランジスタ素子がオフ状態であることを示す。
　メモリセルＭＣが第２電圧端子ＶＩＮ２を備える場合は、第２固定電圧線Ｖ２Ｌに、メモリセルＭＣが第２電圧端子ＶＩＮ２を備えない場合は、第１固定電圧線Ｖ１Ｌに、読み出し電源電圧ＶＳＲが供給される。第２固定電圧線Ｖ２Ｌに読み出し電源電圧ＶＳＲを供給する場合は、当該読み出し電源電圧ＶＳＲの供給は少なくとも読み出し動作期間内の時刻ｔ７～ｔ９だけで良い。しかし、第１固定電圧線Ｖ１Ｌに読み出し電源電圧ＶＳＲを供給する場合は、当該読み出し電源電圧ＶＳＲの供給は、書き込み動作、読み出し動作、その他のデータ保持期間を通して同じ電圧レベルを維持する。従って、読み出し電源電圧ＶＳＲと初期化電圧ＶＭＥは同電圧に設定される。メモリセルＭＣが第２電圧端子ＶＩＮ２を備える場合は、読み出し電源電圧ＶＳＲと初期化電圧ＶＭＥは必ずしも同電圧でなくても良いが、読み出し動作時に、第１トランジスタ素子Ｔ１を飽和領域で動作させるために、読み出し電源電圧ＶＳＲは、上述の電圧値Ｖｂ（＝ＶＭＥ－Ｖｔ１ｍｉｎ）に第３トランジスタ素子Ｔ３での電圧降下分を加えた電圧より高電圧である必要がある。以下、読み出し電源電圧ＶＳＲは初期化電圧ＶＭＥ以上である場合を想定する。
　読み出し動作期間内の時刻ｔ６～ｔ７に、選択列（第１列）のデータ線ＤＬ１を最も低電圧の書き込み電圧ＶＷ０以下の読み出し列電圧ＶＣＲに駆動する予備駆動動作が行われる。本実施形態では、一例として、読み出し列電圧ＶＣＲを書き込み電圧ＶＷ０と同電圧に設定する。時刻ｔ７において、選択列（第１列）のデータ線ＤＬ１の予備駆動が停止し、その後データ線ＤＬ１はフローティング状態となる。非選択列（第ｍ列）のデータ線ＤＬｍは、読み出し動作期間（ｔ６～ｔ９）を通して、読み出し禁止列電圧ＶＩＲに駆動される。読み出し禁止列電圧ＶＩＲは、読み出し電源電圧ＶＳＲと同様に、上述の電圧値Ｖｂ（＝ＶＭＥ－Ｖｔ１ｍｉｎ）より高電圧に設定される。本実施形態では、一例として、読み出し禁止列電圧ＶＩＲと初期化電圧ＶＭＥが同電圧である場合を想定する。
　選択列（第１列）のデータ線ＤＬ１の予備駆動動作が終了すると（時刻ｔ７）、選択行（第１行）の第２ワード線ＧＬ１に第２読み出し選択行電圧ＶＲＳＲ２が印加される。読み出し動作期間（ｔ６～ｔ９）を通して、非選択行（第２～第ｎ行）の第２ワード線ＧＬ２～ｎに第２読み出し非選択行電圧ＶＲＵＳＲ２が印加され、選択行（第１行）及び非選択行（第２～第ｎ行）の全ての第１ワード線ＷＬ１～ｎに第１読み出し行電圧ＶＲＵＳＲ１が印加される。これにより、読み出し動作期間（時刻ｔ６～ｔ９）を通して、全てのメモリセルＭＣの第２トランジスタ素子Ｔ２はオフ状態となり、非選択行（第２～第ｎ行）のメモリセルＭＣの第３トランジスタ素子Ｔ３は、データ線ＤＬの電圧レベルに関係なくオフ状態となる。一方、選択行（第１行）のメモリセルＭＣの第３トランジスタ素子Ｔ３は、時刻ｔ７～ｔ９において、データ線ＤＬの電圧レベルに応じてオン状態となる。
　時刻ｔ７において、選択されたメモリセルＭＣの第１トランジスタ素子Ｔ１のソース電圧は、読み出し列電圧ＶＣＲ（＝ＶＷ０）に充電されている。一方、ゲート電圧は、記憶データ“０”～“３”の何れかに対応した記憶電圧ＶＭ０～ＶＭ２，ＶＭＥ（＝ＶＭ３）である。従って、時刻ｔ７における各記憶データに対応した第１トランジスタ素子Ｔ１の飽和領域での動作時のドレイン電流ＩＤＳ１（０～３）は、以下の数３～数６で夫々表される。尚、数３～数６中の係数βは、第１トランジスタ素子Ｔ１のトランスコンダクタンスである。ドレイン電流ＩＤＳ１（０～３）は、図１０（Ａ）中の読み出し電流Ｉｒで示される。
　（数３）
　ＩＤＳ１（０）＝β×（ＶＭ０－ＶＣＲ－Ｖｔ１）２／２
　　　　　　　　＝β×（ＶＷ０－ＶＣＲ）２／２＝０
　（数４）
　ＩＤＳ１（１）＝β×（ＶＭ１－ＶＣＲ－Ｖｔ１）２／２
　　　　　　　　＝β×（ＶＷ１－ＶＣＲ）２／２
　（数５）
　ＩＤＳ１（２）＝β×（ＶＭ２－ＶＣＲ－Ｖｔ１）２／２
　　　　　　　　＝β×（ＶＷ２－ＶＣＲ）２／２
　（数６）
　ＩＤＳ１（３）＝β×（ＶＭＥ－ＶＣＲ－Ｖｔ１）２／２
　数１に示す関係より、ドレイン電流ＩＤＳ１（０～３）は、以下の数７に示す関係となる。ここで、選択行（第１行）の第２ワード線ＧＬ１に印加される第２読み出し選択行電圧ＶＲＳＲ２は、第３トランジスタ素子Ｔ３が、ドレイン電流ＩＤＳ１（３）を流しても第１トランジスタ素子Ｔ１が飽和領域で動作するように設定されるのが好ましい。仮に、第３トランジスタ素子Ｔ３での電圧降下によって第１トランジスタ素子Ｔ１が線形領域（３極管領域）で動作する場合は、予め初期化電圧ＶＭＥを高めに設定しておくことで、ドレイン電流ＩＤＳ１（３）の減少が抑えられ、以下の数７の関係を維持することが可能である。
　（数７）
　ＩＤＳ１（３）＞ＩＤＳ１（２）＞ＩＤＳ１（１）＞ＩＤＳ１（０）＝０
　時刻ｔ７以降、データ線ＤＬ１の電圧レベルは、記憶データが“０”の場合は、読み出し列電圧ＶＣＲのまま変化せず、記憶データが“１”～“３”の場合は、記憶データに対応したドレイン電流ＩＤＳ１（１～３）によって充電され上昇する。また、データ線ＤＬ１の電圧レベルの上昇とともに、第１トランジスタ素子Ｔ１のゲート電極とソース電極間の電圧差が低下するので、ドレイン電流ＩＤＳ１（１～３）は徐々に減少し、データ線ＤＬ１の電圧レベルは、記憶データが“１”の場合は、書き込み電圧ＶＷ１を上限として、記憶データが“２”の場合は、書き込み電圧ＶＷ２を上限として、記憶データが“３”の場合は、初期化電圧ＶＭＥから閾値電圧Ｖｔ１を引いた電圧ＶＷ３（＝ＶＭＥ－Ｖｔ１）を上限として、上昇する。従って、記憶データが“１”の場合に、データ線ＤＬ１の電圧レベルが書き込み電圧ＶＷ０と書き込み電圧ＶＷ１の中間の基準電圧Ｖｒｅｆ１を超える時点と、記憶データが“２”の場合に、データ線ＤＬ１の電圧レベルが書き込み電圧ＶＷ１と書き込み電圧ＶＷ２の中間の基準電圧Ｖｒｅｆ２を超える時点と、記憶データが“３”の場合に、データ線ＤＬ１の電圧レベルが書き込み電圧ＶＷ２と上記電圧ＶＷ３の中間の基準電圧Ｖｒｅｆ３を超える時点の最も遅い時点（時刻ｔ８）より以降において、列デコーダ回路３によって選択され、電圧検知型のセンスアンプ（読み出し回路７）に入力されるデータ線ＤＬ１の電圧レベルを検知することで、データ線ＤＬ１の電圧レベルが記憶データの“０”～“３”の何れに対応しているかを読み出すことができる。
　ここで、注目すべき点は、数３～数５に示すドレイン電流ＩＤＳ１（０～２）は、ゲート電圧ＶＭ０～ＶＭ２にバラツキを含む実際の第１トランジスタ素子Ｔ１の閾値電圧Ｖｔ１を含むため、各数式の右辺において当該閾値電圧Ｖｔ１が相殺され、閾値電圧Ｖｔ１のバラツキの影響が補償されている点である。つまり、記憶データが“０”～“２”の場合、時刻ｔ８のデータ線ＤＬ１の電圧レベルが閾値電圧Ｖｔ１のバラツキの影響を受けないため、読み出し動作時の動作電圧マージンを広くでき、同じ動作電圧では、ノイズ耐性が向上し、或いは、書き込み電圧ＶＷ０～ＶＷ２と電圧ＶＷ３の隣接する電圧差を狭くすることで、記憶データの更なる多値化が可能となる。尚、数６に示すドレイン電流ＩＤＳ１（３）は、数６の右辺において閾値電圧Ｖｔ１が相殺されずに残っているが、初期化電圧ＶＭＥを記憶電圧ＶＭ２より閾値電圧Ｖｔ１の変動範囲を超えて十分に高く設定することで、閾値電圧Ｖｔ１のバラツキの影響を排除することができる。
　電圧検知型のセンスアンプがデータ線ＤＬ１の電圧レベルを検知して、記憶データを読み出した後の時刻ｔ９において、選択行（第１行）の第２ワード線ＧＬ１の電圧レベルが第２読み出し選択行電圧ＶＲＳＲ２から第２読み出し非選択行電圧ＶＲＵＳＲ２に遷移し、選択行（第１行）の第３トランジスタ素子Ｔ３が、データ線ＤＬの電圧レベルに関係なくオフ状態となり、読み出し動作が終了する。
　本実施形態では、非選択列のデータ線ＤＬｍは読み出し禁止列電圧ＶＩＲに駆動されるため、読み出し動作期間（ｔ６～ｔ９）を通して、非選択列のメモリセルＭＣの第１トランジスタ素子Ｔ１はオフ状態となり、読み出し電流Ｉｒは流れない。尚、本実施形態では、選択列のデータ線ＤＬは、列デコーダ回路３によって選択され、電圧検知型のセンスアンプ（読み出し回路７）と接続し、非選択列のデータ線ＤＬは列デコーダ回路３によって読み出し回路７と分離されるため、非選択列のデータ線ＤＬに対して、選択列のデータ線ＤＬと同様の予備駆動動作を行っても構わないし、また、当該予備駆動動作も行わずに放置しても構わない。
　［第３実施形態］
　上記第２実施形態では、読み出し回路７が、電圧検知型のセンスアンプの場合の読み出し動作について説明したが、第３実施形態では、読み出し回路７が、電流検知型のセンスアンプの場合の読み出し動作について、図１０及び図１１を参照して説明する。初期化動作及び書き込み動作は、第２実施形態で説明した通りである。図１１に、図９と同様の要領で、書き込み動作が行われた或る１つの選択行において、１または複数のデータ線ＤＬを選択して読み出し動作を行う場合のタイミング図を示す。図１０は、読み出し回路７が、電流検知型のセンスアンプの場合においても適応する。
　読み出し回路７が、電流検知型のセンスアンプの場合においても、選択列のデータ線ＤＬ１の電圧駆動条件以外は、各信号線に印加する電圧条件は、電圧検知型のセンスアンプの場合と同じである。
　電流検知型のセンスアンプの場合は、読み出し動作期間（ｔ６～ｔ９）を通して、選択列（第１列）のデータ線ＤＬ１を最も低電圧の書き込み電圧ＶＷ０以下の読み出し列電圧ＶＣＲに駆動する。従って、読み出し動作期間（ｔ６～ｔ９）を通して、データ線ＤＬ１の電圧レベルは、記憶データ“０”～“３”に関係なく一定であるが、読み出し電流Ｉｒが、記憶データ“０”～“３”に対応して、数３～数６で夫々示される第１トランジスタ素子Ｔ１の飽和動作時のドレイン電流ＩＤＳ１（０～３）となる。
　時刻ｔ７以降、ドレイン電流ＩＤＳ１（１～３）が安定して流れる時点（時刻ｔ８）より以降において、メモリセルＭＣからデータ線ＤＬ１に出力され、列デコーダ回路３によって選択され、電流検知型のセンスアンプ（読み出し回路７）に入力される読み出し電流Ｉｒを検知することで、読み出し電流Ｉｒの電流レベルが記憶データの“０”～“３”の何れに対応しているかを読み出すことができる。
　ここで、注目すべき点は、数３～数５に示すドレイン電流ＩＤＳ１（０～２）は、ゲート電圧ＶＭ０～ＶＭ２にバラツキを含む実際の第１トランジスタ素子Ｔ１の閾値電圧Ｖｔ１を含むため、各数式の右辺において当該閾値電圧Ｖｔ１が相殺され、閾値電圧Ｖｔ１のバラツキの影響が補償されている点である。つまり、記憶データが“０”～“２”の場合、時刻ｔ８での読み出し電流Ｉｒの電流レベルが閾値電圧Ｖｔ１のバラツキの影響を受けないため、読み出し動作時の動作電圧マージンを広くでき、同じ動作電圧では、ノイズ耐性が向上し、或いは、書き込み電圧ＶＷ０～ＶＷ２と電圧ＶＷ３の隣接する電圧差を狭くすることで、記憶データの更なる多値化が可能となる。尚、数６に示すドレイン電流ＩＤＳ１（３）は、数６の右辺において閾値電圧Ｖｔ１が相殺されずに残っているが、初期化電圧ＶＭＥを記憶電圧ＶＭ２より閾値電圧Ｖｔ１の変動範囲を超えて十分に高く設定することで、閾値電圧Ｖｔ１のバラツキの影響を排除することができる。
　電流検知型のセンスアンプが読み出し電流Ｉｒの電流レベルを検知して、記憶データを読み出した後の時刻ｔ９において、選択行（第１行）の第２ワード線ＧＬ１の電圧レベルが第２読み出し選択行電圧ＶＲＳＲ２から第２読み出し非選択行電圧ＶＲＵＳＲ２に遷移し、選択行（第１行）の第３トランジスタ素子Ｔ３が、データ線ＤＬの電圧レベルに関係なくオフ状態となり、読み出し動作が終了する。
　本実施形態では、非選択列のデータ線ＤＬｍは読み出し禁止列電圧ＶＩＲに駆動されるため、読み出し動作期間（ｔ６～ｔ９）を通して、非選択列のメモリセルＭＣの第１トランジスタ素子Ｔ１はオフ状態となり、読み出し電流Ｉｒは流れない。尚、本実施形態では、選択列のデータ線ＤＬは、列デコーダ回路３によって選択され、電流検知型のセンスアンプ（読み出し回路７）と接続し、非選択列のデータ線ＤＬは列デコーダ回路３によって読み出し回路７と分離されるため、非選択列のデータ線ＤＬに対して、選択列のデータ線ＤＬと同様に、読み出し列電圧ＶＣＲに駆動されても構わないし、また、当該駆動も行わずに放置しても構わない。
　［第４実施形態］
　上記第２及び第３実施形態では、初期化動作、書き込み動作、読み出し動作の説明において、メモリセルＭＣが図１（Ａ）に示す第１タイプのメモリセルＭＣ１の場合を想定した。第４実施形態では、メモリセルＭＣが図１（Ｂ）及び（Ｃ）に示す第２タイプのメモリセルＭＣ２の場合において、上記第２及び第３実施形態で説明したメモリセルＭＣが第１タイプのメモリセルＭＣ１の場合と相違する点について、説明を補充する。つまり、スイッチング素子Ｓ１が第３トランジスタ素子Ｔ３からダイオードＤ１に変更されることによる相違点につき説明する。
　先ず、第３トランジスタ素子Ｔ３のオン状態が、ダイオードＤ１においては、第２制御端子ＣＩＮ２と中間ノードＮ２間の電圧差が、ダイオードＤ１のターンオン電圧を超えて導通状態となっている状態に対応し、第３トランジスタ素子Ｔ３のオフ状態が、第２制御端子ＣＩＮ２と中間ノードＮ２間の電圧差が、ダイオードＤ１のターンオン電圧より小さく非導通状態となっている状態に対応する。
　第２タイプのメモリセルＭＣ２の場合、初期化動作における初期化電圧ＶＭＥは、第２制御端子ＣＩＮ２から供給されることになるが、ダイオードＤ１でターンオン電圧分の電圧降下が生じるため、初期化動作期間において、選択行の第２ワード線ＧＬには、初期化電圧ＶＭＥにターンオン電圧を加えた電圧を、第２初期化選択行電圧ＶＲＳＥ２として印加する。換言すれば、第２初期化選択行電圧ＶＲＳＥ２からダイオードＤ１でターンオン電圧を差し引いた電圧が初期化電圧ＶＭＥとなる。一方、非選択行の第２ワード線ＧＬには、各メモリセルＭＣ２の中間ノードが取り得る電圧範囲の下限値にターンオン電圧を加えた電圧より低電圧の第２初期化非選択行電圧ＶＲＵＳＥ２が印加される。
　第２タイプのメモリセルＭＣ２の場合、書き込み動作期間を通して、全ての行の第２ワード線ＧＬには、各メモリセルＭＣ２の中間ノードが取り得る電圧範囲の下限値にターンオン電圧を加えた電圧より低電圧の第２書き込み行電圧ＶＲＷ２が印加される。
　読み出し動作において、第１タイプのメモリセルＭＣ１の場合は、第１固定電圧線Ｖ１Ｌまたは第２固定電圧線Ｖ２Ｌに読み出し電源電圧ＶＳＲを供給し、選択行の第２ワード線ＧＬに第２読み出し選択行電圧ＶＲＳＲ２を印加して、第３トランジスタ素子Ｔ３を介して第１トランジスタ素子Ｔ１に読み出し電流Ｉｒを供給したが、第２タイプのメモリセルＭＣ２の場合は、上記に代えて、選択行の第２ワード線ＧＬに第２読み出し選択行電圧ＶＲＳＲ２を印加するだけで、ダイオードＤ１を導通状態とし、第１トランジスタ素子Ｔ１に読み出し電流Ｉｒを供給する。このため、ダイオードＤ１に最大の読み出し電流Ｉｒ（＝ＩＤＳ１（３））を流す場合の中間ノードＮ２の電圧が、第１トランジスタ素子Ｔ３を飽和領域で動作可能な電圧となるように、第２読み出し選択行電圧ＶＲＳＲ２を十分に高電圧に設定する必要がある。尚、非選択行の第２ワード線ＧＬには、各メモリセルＭＣ２の中間ノードが取り得る電圧範囲の下限値にターンオン電圧を加えた電圧より低電圧の第２読み出し非選択行電圧ＶＲＵＳＲ２が印加される。
　［別実施形態］
　以下に、別実施形態につき説明する。
　〈１〉上記第２乃至第４実施形態では、初期化動作によって初期化された記憶ノードＮ１の電圧状態を４値データの内の１つのデータ値“３”に割り当てる場合を想定したが、初期化された電圧状態に４値のデータ値“０”～“３”の１つを割り当てない場合は、初期化電圧ＶＭＥを、以下の数８に示すように、データ値“０”～“３”に対応する４つの記憶電圧ＶＭ０～ＶＭ３より高電圧に設定することで、上記で説明した初期化動作、書き込み動作及び読み出し動作を、同じ要領で実行することができる。尚、書き込み動作において、データ値“３”を書き込む場合には、データ線ＤＬには、書き込み禁止電圧ＶＩＷ（初期化電圧ＶＭＥ以上）ではなく、記憶電圧ＶＭ３に対応する書き込み電圧ＶＷ３を印加する。
　（数８）
　ＶＭ０＜ＶＭ１＜ＶＭ２＜ＶＭ３＜ＶＭＥ
　また、記憶電圧ＶＭ０～ＶＭ３及び初期化電圧ＶＭＥの間の関係が数８に示す関係となるように、書き込み電圧ＶＷ０～ＶＷ３と書き込み禁止電圧ＶＩＷの間の関係は、以下の数９に示す関係となるように設定される。
　（数９）
　ＶＷ０＜ＶＷ１＜ＶＷ２＜ＶＷ３＜ＶＩＷ
　更に、上記第２乃至第４実施形態では、１つのメモリセルＭＣに２ビットの４値データ（０～３）書き込み、読み出す場合を想定して説明したが、１つのメモリセルＭＣに記憶するデータは４値に限定されるものではなく、２値、３値、或いは、５値以上であっても良い。
　〈２〉上記第２実施形態では、或る１つの選択行において、初期化動作と、複数のデータ線ＤＬを順次選択して書き込み動作を行う場合について詳細に説明したが、メモリセルアレイＭＡ内の全てのメモリセルＭＣに対して、１または複数行単位で、或いは、全行一括で初期化動作を行った後に、メモリセルアレイＭＡ内の任意のメモリセルＭＣを選択して書き込み動作を行うようにしても良い。
　〈３〉上記第２実施形態では、初期化動作は行単位に行う場合を説明したが、メモリセルＭＣの回路構成において、スイッチング素子Ｓ１を単体の第３トランジスタ素子Ｔ３またはダイオード素子Ｄ１で構成するのではなく、例えば、図１２に示すように、２つの第３トランジスタ素子Ｔ３の直列回路または第３トランジスタ素子Ｔ３とダイオード素子Ｄ１の直列回路で構成し、一方の素子を行方向に延伸する第２ワード線ＧＬでオンオフを制御し、他方の素子を列方向に延伸する列選択線ＣＳＬでオンオフを制御することで、スイッチング素子Ｓ１の導通非導通をメモリセルＭＣ単位で制御できるようになる。この結果、初期化動作もメモリセル単位で実行可能となる。更に、当該メモリセル単位での初期化動作と上述のメモリセル単位での書き込み動作を連続して行うことで、任意のメモリセルＭＣを選択してメモリセル単位でのデータ書き換え動作を行うことができる。
　〈４〉更に、初期化動作をメモリセル単位で実行する方法として、メモリセルＭＣを図１（Ａ）に示す第１タイプのメモリセルＭＣ１を使用し、更に、当該メモリセルＭＣ１が第２電圧端子ＶＩＮ２を備え、第２電圧端子ＶＩＮ２が第２固定電圧線Ｖ２Ｌに接続する構成を採用し、第２ワード線ＧＬを行方向ではなく、列方向に延伸するように変更し、各列に１本ずつ配置し、更に、第１固定電圧線Ｖ１Ｌを第１電圧制御線Ｖ１Ｌ（Ｖ１Ｌ１～Ｖ１Ｌｎ）に代えて、各行に１本ずつ配置し、行方向に延伸するように配置する。
　上述の構成において、初期化動作の対象となるメモリセルＭＣ１の位置する選択行の第１ワード線ＷＬに第１選択行電圧ＶＲＳＬ１を印加して、選択行のメモリセルＭＣ１の第２トランジスタ素子Ｔ２をオン状態にし、初期化動作の対象となるメモリセルＭＣ１の位置する選択列の第２ワード線ＧＬに第２初期化選択行電圧ＶＲＳＥ２を印加して、選択列のメモリセルＭＣ１の第３トランジスタ素子Ｔ３をオン状態にし、選択行と選択列に位置する初期化動作の対象となるメモリセルＭＣ１の第２トランジスタ素子Ｔ２と第３トランジスタ素子Ｔ３を同時にオン状態とすることにより、メモリセル単位で初期化動作が実行可能となる。
　尚、上述の構成における書き込み動作は、第３トランジスタ素子Ｔ３は全てのメモリセルＭＣ１においてオフ状態になるため、全ての列の第２ワード線ＧＬに第２初期化非選択行電圧ＶＲＵＳＥ２と同じ基準で設定される第２書き込み行電圧ＶＲＷ２を印加することにより、上記第２実施形態で説明した書き込み動作と同じ要領で実行できる。
　以上の結果、当該メモリセル単位での初期化動作と上述のメモリセル単位での書き込み動作を連続して行うことで、任意のメモリセルＭＣを選択してメモリセル単位でのデータ書き換え動作を行うことができる。
　尚、上述の構成における読み出し動作は、上記第２乃至第４実施形態で説明した読み出し動作とは異なる。本別実施形態の構成では、第２ワード線ＧＬが列毎に配置されているため、初期化動作の対象となるメモリセルＭＣ１の位置する選択行の第１電圧制御線Ｖ１Ｌに、初期化動作時及び書き込み動作時に印加していた電圧と同じ電圧（第３読み出し行選択電圧）を印加して、非選択行の第１電圧制御線Ｖ１Ｌに、第３読み出し行選択電圧ＶＲＳＲ３より低電圧の第３読み出し行非選択電圧ＶＲＵＲ３を印加する。この結果、非選択行のメモリセルＭＣ１では、容量素子Ｃ１を介して、第１電圧端子ＶＩＮ１における電圧変化ΔＶＩＮ１（＝ＶＲＳＲ３－ＶＲＵＲ３）に容量比Ｃ１／ＣＮ１を乗じた電圧低下－ΔＶＮ１（＝－ΔＶＩＮ１×Ｃ１／ＣＮ１）が生じる。但し、ＣＮ１は記憶ノードに寄生する全容量で容量素子Ｃ１の容量Ｃ１が含まれる。当該電圧低下の絶対値（ΔＶＮ１）が初期化電圧ＶＭＥ以上となるように設定することで、非選択行のメモリセルＭＣ１の第１トランジスタＴ１は、記憶ノードＮ１に記憶されているデータに拘わらず、オフ状態となる。
　一方、読み出し動作の対象となるメモリセルＭＣ１の位置する選択列の第２ワード線ＧＬに第２読み出し選択列電圧ＶＣＳＲ２を印加して、選択列のメモリセルＭＣ１の第３トランジスタ素子Ｔ３をオン状態にし、非選択列の第２ワード線ＧＬに第２読み出し非選択列電圧ＶＣＵＲ２を印加して、非選択列のメモリセルＭＣ１の第３トランジスタ素子Ｔ３をオフ状態にする。この結果、選択行と選択列に位置する読み出し動作の対象となるメモリセルＭＣ１の第３トランジスタ素子Ｔ２をオン状態とし、第１トランジスタ素子Ｔ１は記憶データに応じたオン状態とすることができ、メモリセル単位で書き込み動作が実行可能となる。
　但し、本別実施形態の構成では、図１３に示すように、第２行デコーダ回路６が、読み出し動作時において、第２ワード線ＧＬに代えて第１電圧制御線Ｖ１Ｌを行単位で駆動するようにし、初期化動作時及び読み出し動作時において、第２ワード線ＧＬを列単位に駆動する第２列デコーダ回路８を別途設ける必要がある。尚、本別実施形態の構成では、読み出し回路７は、上記第２乃至第４実施形態及び以下の別実施形態〈５〉～〈７〉で説明する何れの回路構成も使用可能である。
　〈５〉上記第２実施形態で説明した読み出し回路７が電圧検知型のセンスアンプの場合の読み出し動作では、図９に示すタイミング図の時刻ｔ６～ｔ７に、選択列（第１列）のデータ線ＤＬ１を最も低電圧の書き込み電圧ＶＷ０以下の読み出し列電圧ＶＣＲに駆動する予備駆動動作を行ったが、当該予備駆動動作に代えて、少なくとも時刻ｔ７～ｔ９の期間、データ線ＤＬ１と書き込み電圧ＶＷ０より低電圧の固定電圧との間に、定電流回路または負荷回路を設け、定電流回路に流れる定電流または負荷回路に流れる負荷電流と、記憶ノードＮ１に保持されている記憶電圧ＶＭ０～ＶＭ２，初期化電圧ＶＭＥ（＝ＶＭ３）に応じた第１トランジスタ素子Ｔ１を流れる読み出し電流Ｉｒが平衡するように、データ線ＤＬ１の電圧を変化させるようにしても良い。
　例えば、定電流回路を設ける場合、定電流回路に流れる定電流を、以下の数１０に示す参照電流Ｉｒｅｆに設定すると、第１トランジスタ素子Ｔ１の飽和領域での動作時のドレイン電流ＩＤＳ１（０～３）が、以下の数１１～数１４で夫々示されるように参照電流Ｉｒｅｆと平衡すると、各記憶データに応じて、データ線ＤＬ１の電圧（ソース電圧）ＶＤＬ１（０～３）が、以下の数１５～数１８で夫々示されるように変化する。
　（数１０）
　Ｉｒｅｆ＝β×（ＶＭ０－Ｖｒｅｆ－Ｖｔ１）２／２＝β×（ＶＷ０－Ｖｒｅｆ）２／２
　（数１１）
　ＩＤＳ１（０）＝β×（ＶＭ０－ＶＤＬ１（０）－Ｖｔ１）２／２
　　　　　　　　＝β×（ＶＷ０－ＶＤＬ１（０））２／２
　　　　　　　　＝β×（ＶＷ０－Ｖｒｅｆ）２／２
　（数１２）
　ＩＤＳ１（１）＝β×（ＶＭ１－ＶＤＬ１（１）－Ｖｔ１）２／２
　　　　　　　　＝β×（ＶＷ１－ＶＤＬ１（１））２／２
　　　　　　　　＝β×（ＶＷ０－Ｖｒｅｆ）２／２
　（数１３）
　ＩＤＳ１（２）＝β×（ＶＭ２－ＶＤＬ１（２）－Ｖｔ１）２／２
　　　　　　　　＝β×（ＶＷ２－ＶＤＬ１（２））２／２
　　　　　　　　＝β×（ＶＷ０－Ｖｒｅｆ）２／２
　（数１４）
　ＩＤＳ１（３）＝β×（ＶＭＥ－ＶＤＬ１（３）－Ｖｔ１）２／２
　　　　　　　　＝β×（ＶＷ０－Ｖｒｅｆ）２／２
　（数１５）
　ＶＤＬ１（０）＝Ｖｒｅｆ
　（数１６）
　ＶＤＬ１（１）＝Ｖｒｅｆ＋（ＶＷ１－ＶＷ０）
　（数１７）
　ＶＤＬ１（２）＝Ｖｒｅｆ＋（ＶＷ２－ＶＷ０）
　（数１８）
　ＶＤＬ１（３）＝Ｖｒｅｆ＋（ＶＭＥ－Ｖｔ１－ＶＷ０）
　従って、データ線ＤＬ１の電圧（ソース電圧）ＶＤＬ１（０～３）が、上記数１５～数１８で示される電圧またはその近傍まで変化した時点以降において、列デコーダ回路３によって選択され、電圧検知型のセンスアンプ（読み出し回路７）に入力されるデータ線ＤＬ１の電圧レベルを検知することで、データ線ＤＬ１の電圧レベルが記憶データの“０”～“３”の何れに対応しているかを読み出すことができる。
　更に、データ線ＤＬ１と上記固定電圧との間に負荷回路を設ける場合でも、負荷回路に流れる負荷電流と、第１トランジスタ素子Ｔ１の飽和領域での動作時のドレイン電流ＩＤＳ１（０～３）が平衡すると、各記憶データに応じて、データ線ＤＬ１の電圧（ソース電圧）ＶＤＬ１（０～３）が変化するので、当該変化した時点以降において、列デコーダ回路３によって選択され、電圧検知型のセンスアンプ（読み出し回路７）に入力されるデータ線ＤＬ１の電圧レベルを検知することで、データ線ＤＬ１の電圧レベルが記憶データの“０”～“３”の何れに対応しているかを読み出すことができる。
　〈６〉上記第２乃至第４実施形態では、読み出し回路７は、列デコーダ回路３を介してデータ線ＤＬ１と接続する回路構成を想定したが、読み出し回路７が電流検知型のセンスアンプの場合であって、メモリセルＭＣが図１（Ａ）に示す第１タイプのメモリセルＭＣ１で、且つ、メモリセルＭＣ１が第２電圧端子ＶＩＮ２を備える場合は、図１４に示すように、電流検知型のセンスアンプを第２固定電圧線Ｖ２Ｌに接続する回路構成としても良い。この場合、メモリセルアレイＭＡを、同時に読み出すメモリセルＭＣの数と同数にブロック分割しておき、ブロック毎に第２固定電圧線Ｖ２Ｌを設け、同じブロック内のメモリセルＭＣの第２電圧端子ＶＩＮ２を共通の第２固定電圧線Ｖ２Ｌに接続する。
　〈７〉上記第２乃至第４実施形態及び上記各別実施形態では、読み出し回路７が、電圧検知型のセンスアンプか電流検知型のセンスアンプの何れかで構成される場合を説明したが、例えば、読み出し回路７が、電流検知型のセンスアンプが検知した電流を電圧変換した後、電圧検知型のセンスアンプが当該変換後の電圧を検知する構成であっても良い。
　〈８〉上記各実施形態では、メモリセルＭＣを構成する第１トランジスタ素子Ｔ１はｎチャネル型の薄膜トランジスタの場合を想定して説明したが、第１トランジスタ素子Ｔ１はｐチャネル型の絶縁ゲート型ＦＥＴであっても良い。但し、第１トランジスタ素子Ｔ１がｐチャネル型の場合は、初期化電流Ｉｅ、書き込み電流Ｉｗ、読み出し電流Ｉｒの向きが、上記実施形態で説明した各電流の向きとは逆になる。従って、数１、数２、数７、数８及び数９に示された各数式中の不等号の向きも逆転する。初期化動作、書き込み動作、読み出し動作の基本的な考え方は、各動作時の電流の向きが逆になるだけで、ｎチャネル型の場合と同じであるので、詳細な説明は省略する。尚、メモリセルＭＣが、図１（Ｂ）及び（Ｃ）に示す第２タイプのメモリセルＭＣ２の場合は、ダイオードＤ１のアノード電極を中間ノードＮ２側にする必要がある。
　更に、第１トランジスタ素子Ｔ１以外にも、第２及び第３トランジスタ素子Ｔ２，Ｔ３もｐチャネル型の絶縁ゲート型ＦＥＴで構成しても構わない。また、第２タイプのメモリセルＭＣ２の場合にダイオードＤ１を第４トランジスタ素子Ｔ４で構成する場合において、第４トランジスタ素子Ｔ４をｐチャネル型の絶縁ゲート型ＦＥＴで構成しても構わない。更に、第１乃至第４トランジスタ素子Ｔ１～Ｔ４は、薄膜トランジスタに限定されるものではない。
　　１：　　　　記憶装置（半導体記憶装置）
　　２：　　　　制御回路
　　３：　　　　列デコーダ回路
　　４：　　　　データ線駆動回路
　　５：　　　　第１行デコーダ回路
　　６：　　　　第２行デコーダ回路
　　７：　　　　読み出し回路
　　ＡＤＤ：　　アドレス信号
　　ＣＡ：　　　列アドレス信号
　　ＣＩＮ１：　第１制御端子
　　ＣＩＮ２：　第２制御端子
　　ＣＮＴＬ：　制御信号
　　ＣＳＬ：　　列選択線
　　Ｃ１：　　　容量素子
　　ＤＩＮ：　　データ入力信号
　　ＤＩＯ：　　データ入出力端子
　　ＤＬ（ＤＬ１，ＤＬ２，……，ＤＬｍ）：　データ線（データ信号線）
　　ＤＯＵＴ：　データ出力信号
　　Ｄ１：　　　ダイオード（スイッチング素子）
　　ＧＬ（ＧＬ１，ＧＬ２，……，ＧＬｎ）：　第２ワード線（第２制御信号線）
　　ＧＬ（ＧＬ１，ＧＬ２，……，ＧＬｍ）：　第２ワード線（第２制御信号線）
　　ＭＡ，ＭＡ１，ＭＡ２：　メモリセルアレイ
　　ＭＣ，ＭＣ１，ＭＣ２：　メモリセル（半導体記憶回路）
　　Ｎ１：　　　記憶ノード
　　Ｎ２：　　　中間ノード
　　ＲＡ：　　　行アドレス信号
　　ＲＤ：　　　検出情報
　　Ｓ１：　　　スイッチング素子
　　Ｔ１：　　　第1トランジスタ素子
　　Ｔ２：　　　第２トランジスタ素子
　　Ｔ３：　　　第３トランジスタ素子（スイッチング素子）
　　Ｔ４：　　　第４トランジスタ素子（スイッチング素子）
　　ＶＩＮ１：　第１電圧端子
　　ＶＩＮ２：　第２電圧端子
　　ＶｌＬ：　　第１固定電圧線
　　ＶｌＬ（ＶｌＬ１，ＶｌＬ２，……，ＶｌＬｎ）：　第１電圧制御線
　　Ｖ２Ｌ：　　第２固定電圧線
　　ＷＬ（ＷＬ１，ＷＬ２，……，ＷＬｎ）：　第１ワード線（第１制御信号線）

Claims (15)

  1. 　ゲート電極が記憶ノードと接続し、ドレイン電極が中間ノードと接続し、ソース電極がデータ入出力端子と接続する絶縁ゲート型ＦＥＴの第１トランジスタ素子と、
    　ゲート電極が第１制御端子と接続し、ドレイン電極が前記中間ノードと接続し、ソース電極が前記記憶ノードと接続する酸化物半導体絶縁ゲート型ＦＥＴの第２トランジスタ素子と、
    　一端が第１電圧端子と接続し、他端が前記記憶ノードと接続する容量素子と、
    　第２制御端子または第２電圧端子または前記第１電圧端子と、前記中間ノードとの間の導通状態を少なくとも前記第２制御端子の電圧レベルに応じて制御するスイッチング素子と、を備えてなることを特徴とする半導体記憶回路。
  2. 　前記スイッチング素子が、ゲート電極が前記第２制御端子と接続し、ドレイン電極が前記第２電圧端子または前記第１電圧端子と接続し、ソース電極が前記中間ノードと接続する絶縁ゲート型ＦＥＴの第３トランジスタ素子、ゲート電極とドレイン電極が共通して前記第２制御端子と接続し、ソース電極が前記中間ノードと接続する絶縁ゲート型ＦＥＴの第４トランジスタ素子、及び、アノード端子とカソード端子の何れか一方が前記第２制御端子と接続し、その他方が前記中間ノードと接続するダイオード素子の内の何れか１つであることを特徴とする請求項１に記載の半導体記憶回路。
  3. 　前記第１乃至第４トランジスタ素子が、薄膜トランジスタ素子であることを特徴とする請求項２に記載の半導体記憶回路。
  4. 　前記第２トランジスタ素子を構成する酸化物半導体がＩｎＧａＺｎＯであることを特徴とする請求項１～３の何れか１項に記載の半導体記憶回路。
  5. 　書き込み動作時において、前記第１制御端子及び前記第２制御端子の各電圧レベルによって、前記第２トランジスタ素子がオン状態に、前記スイッチング素子が非導通状態に夫々制御されることで、前記データ入出力端子に入力される書き込み電圧と一定の関係を有する記憶電圧が前記記憶ノードに書き込まれることを特徴とする請求項１～４の何れか１項に記載の半導体記憶回路。
  6. 　前記書き込み動作より前の初期化動作時において、前記第１制御端子及び前記第２制御端子の各電圧レベルによって、前記第２トランジスタ素子がオン状態に、前記スイッチング素子が導通状態に夫々制御されることで、前記記憶ノードの電圧レベルが初期化されることを特徴とする請求項５に記載の半導体記憶回路。
  7. 　前記書き込み動作後において、前記第１制御端子の電圧レベルによって、前記第２トランジスタ素子がオフ状態に制御され、前記記憶ノードがフローティング状態となることで、前記記憶ノードに記憶された前記記憶電圧が継続して保持されることを特徴とする請求項５または６に記載の半導体記憶回路。
  8. 　読み出し動作時において、前記第１制御端子の電圧レベルによって、前記第２トランジスタ素子がオフ状態に制御され、前記第２制御端子に読み出し制御電圧が印加され、前記データ入出力端子に、前記記憶ノードに記憶された記憶電圧に応じた読み出し電圧または読み出し電流が出力されることを特徴とする請求項１～７の何れか１項に記載の半導体記憶回路。
  9. 　請求項１～８の何れか１項に記載の半導体記憶回路をメモリセルとして行方向及び列方向に夫々複数配列してなるメモリセルアレイを備え、
    　同一行に配列された前記半導体記憶回路の前記第１制御端子を共通の第１制御信号線に接続し、
    　同一行に配列された前記半導体記憶回路の前記第２制御端子を共通の第２制御信号線に接続し、
    　同一列に配列された前記半導体記憶回路の前記データ入出力端子を共通のデータ信号線に接続し、
    　同一行または同一列に配列された前記半導体記憶回路の前記第１電圧端子が共通の固定電圧線に接続していることを特徴とする半導体記憶装置。
  10. 　前記データ信号線を各別に駆動するデータ信号線駆動回路と、
    　前記第１制御信号線を各別に駆動する第１制御信号線駆動回路と、
    　前記第２制御信号線を各別に駆動する第２制御信号線駆動回路と、
    　前記記憶ノードに記憶された前記記憶電圧に応じて前記データ信号線に出力される読み出し電圧または読み出し電流を検出する読み出し回路と、を備えることを特徴とする請求項９に記載の半導体記憶装置。
  11. 　前記データ信号線駆動回路は、書き込み動作時において、書き込み対象である選択列の前記データ信号線に、記憶するデータに応じた書き込み電圧を各別に印加し、書き込み対象でない非選択列の前記データ信号線に、前記非選択列に配列された前記半導体記憶回路において前記第２トランジスタ素子がオン状態の場合に前記第１トランジスタ素子がオフ状態となる書き込み禁止電圧を各別に印加することを特徴とする請求項１０に記載の半導体記憶装置。
  12. 　前記第１制御信号線駆動回路は、
    　書き込み動作時及び前記書き込み動作より前の初期化動作時において、動作対象の選択行の前記第１制御信号線に、前記第２トランジスタ素子をオン状態とする第１選択行電圧を印加し、動作対象でない非選択行の前記第１制御信号線に、前記第２トランジスタ素子をオフ状態とする第１非選択行電圧を印加し、
    　読み出し動作時において、全ての行の前記第１制御信号線に、前記第２トランジスタ素子をオフ状態とする第１読み出し行電圧を印加することを特徴とする請求項１０または１１に記載の半導体記憶装置。
  13. 　前記第２制御信号線駆動回路は、
    　書き込み動作時において、全ての行の前記第２制御信号線に、前記スイッチング素子を非導通状態とする第２書き込み行電圧を印加し、
    　前記書き込み動作より前の初期化動作時において、少なくとも動作対象の選択行の前記第２制御信号線に、前記スイッチング素子を導通状態とする第２初期化選択行電圧を印加し、
    　読み出し動作時において、動作対象の選択行の前記第２制御信号線に、前記スイッチング素子を導通状態とする第２読み出し選択行電圧を印加し、動作対象でない非選択行の前記第２制御信号線に、前記スイッチング素子を非導通状態とする第２読み出し非選択行電圧を印加することを特徴とする請求項１０～１２の何れか１項に記載の半導体記憶装置。
  14. 　請求項１～８の何れか１項に記載の半導体記憶回路をメモリセルとして行方向及び列方向に夫々複数配列してなるメモリセルアレイを備え、
    　同一行に配列された前記半導体記憶回路の前記第１制御端子を共通の第１制御信号線に接続し、
    　同一列に配列された前記半導体記憶回路の前記第２制御端子を共通の第２制御信号線に接続し、
    　同一列に配列された前記半導体記憶回路の前記データ入出力端子を共通のデータ信号線に接続し、
    　同一行に配列された前記半導体記憶回路の前記第１電圧端子が共通の第１電圧制御線に接続し、
    　前記半導体記憶回路の前記スイッチング素子が、ゲート電極が前記第２制御端子と接続し、ドレイン電極が前記第２電圧端子と接続し、ソース電極が前記中間ノードと接続する絶縁ゲート型ＦＥＴの第３トランジスタ素子であることを特徴とする半導体記憶装置。
  15. 　前記データ信号線を各別に駆動するデータ信号線駆動回路と、
    　前記第１制御信号線を各別に駆動する第１制御信号線駆動回路と、
    　前記第２制御信号線を各別に駆動する第２制御信号線駆動回路と、
    　前記第１電圧制御線を各別に駆動する第１電圧制御線駆動回路と、
    　前記記憶ノードに記憶された前記記憶電圧に応じて前記データ信号線に出力される読み出し電圧または読み出し電流を検出する読み出し回路と、を備えることを特徴とする請求項１４に記載の半導体記憶装置。
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