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WO2013179597A1 - 固体撮像装置、その駆動方法及び撮影装置 - Google Patents

固体撮像装置、その駆動方法及び撮影装置 Download PDF

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Publication number
WO2013179597A1
WO2013179597A1 PCT/JP2013/003140 JP2013003140W WO2013179597A1 WO 2013179597 A1 WO2013179597 A1 WO 2013179597A1 JP 2013003140 W JP2013003140 W JP 2013003140W WO 2013179597 A1 WO2013179597 A1 WO 2013179597A1
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WO
WIPO (PCT)
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transistor
potential
imaging device
signal line
solid
Prior art date
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Ceased
Application number
PCT/JP2013/003140
Other languages
English (en)
French (fr)
Inventor
裕之 網川
雅史 村上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to JP2014518259A priority Critical patent/JP6172608B2/ja
Publication of WO2013179597A1 publication Critical patent/WO2013179597A1/ja
Priority to US14/554,038 priority patent/US9419052B2/en
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Ceased legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/15—Charge-coupled device [CCD] image sensors
    • H10F39/153—Two-dimensional or three-dimensional array CCD image sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/709—Circuitry for control of the power supply
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/766—Addressed sensors, e.g. MOS or CMOS sensors comprising control or output lines used for a plurality of functions, e.g. for pixel output, driving, reset or power
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor

Definitions

  • the present invention relates to a solid-state imaging device, a driving method of the solid-state imaging device, and an imaging apparatus using the solid-state imaging device as an imaging device.
  • FIG. 5 is a diagram illustrating a pixel configuration of a solid-state imaging device according to the related art described in Patent Document 1.
  • the unit pixel 1 includes a photodiode 2, an amplification transistor 3, a transfer transistor 5, a reset transistor 6, a selection transistor 7, and a capacitor 17.
  • a floating diffusion portion (FD portion) 4 is provided in the unit pixel 1.
  • the transistor 15 has a gate connected to the control line 16 and a drain and a source connected to the signal output line 12 and a power source.
  • the control line 16 is a control line for applying a signal (pulse) to the gate of the transistor 15 to control the potential of the signal output line 12.
  • FIG. 6 is a timing chart for explaining the operation of the pixel shown in FIG.
  • signals SC, RC, TC, and VC are drive pulse signals applied to the transistors 7, 6, 5, and 15 through the control lines 10, 9, 8, and 16, respectively, and are supplied with the potentials FD and SO. These show the potentials of the FD section 4 and the signal output line 12. 5 are N-channel MOS transistors, and are turned on when the gate potential is high (“H”) and turned off when low (“L”).
  • the transistor 15 is a P-channel MOS transistor, and is turned off when the gate potential is “H” and turned on when “L”.
  • the signal TC supplied to the gate of the transfer transistor 5 through the control line 8 at the time of signal charge transfer from the photodiode 2 to the FD unit 4 is “H”.
  • the transistor 15 is turned on, so that the potential SO of the signal output line 12 from which the output potential corresponding to the reset potential has been output is set to the power supply potential.
  • the potential FD of the FD section 4 capacitively coupled to the signal output line 12 is increased by ⁇ V1 due to the potential change of the line 12.
  • the condition for the output of the saturation voltage Vsat is (Vrs ⁇ Vsat + ⁇ V1)> Vd, so that the value of Vd that determines the limit of the saturation voltage can be set larger than before, and a larger saturation voltage can be obtained. Is possible. Therefore, it is possible to provide a driving method of a CMOS solid-state imaging device that realizes a high dynamic range, and it is possible to increase the dynamic range as compared with a conventional CMOS solid-state imaging device.
  • the power supply voltage is being lowered.
  • the present invention has been made in view of such a problem, and an object of the present invention is to provide a solid-state imaging device that achieves both a low power supply voltage and a high dynamic range.
  • One aspect of the disclosed solid-state imaging device includes a photoelectric conversion element, a transfer transistor that transfers a signal charge photoelectrically converted by the photoelectric conversion element to a floating diffusion, and a reset transistor that resets the floating diffusion.
  • a pixel array unit in which a plurality of pixel cells having an amplification signal that outputs an amplification signal corresponding to the signal charge amount are arranged in a matrix, and a source electrode of the amplification transistor;
  • a vertical signal line for receiving an output; a pixel power line connected to a drain electrode of the amplification transistor; a first control transistor for supplying a first potential to the vertical signal line; and A second control transistor for supplying a second potential higher than the first potential.
  • the control transistor and the third control transistor are turned on, and the second potential is applied to the vertical signal line and the pixel power supply wiring.
  • the gate capacitance of the amplification transistor between the output signal line and the pixel power supply and the FD portion, and the overlap capacitance As a result, the potential of the FD portion can be increased by the parasitic capacitance of the wiring, and both the lowering of the power supply voltage and the improvement of the saturation charge can be achieved.
  • FIG. 1 is a block diagram showing an outline of the configuration of the image sensor.
  • FIG. 2 is a diagram illustrating a configuration example of a pixel that configures the solid-state imaging device according to the first embodiment.
  • FIG. 3 is a timing chart for explaining the operation of the pixel shown in FIG.
  • FIG. 4 is a diagram illustrating a configuration example when the solid-state imaging device according to the second embodiment is applied to a camera system.
  • FIG. 5 is a diagram illustrating a configuration of a pixel constituting a conventional solid-state imaging device.
  • FIG. 6 is a timing chart for explaining the operation of the pixel shown in FIG.
  • the potential of the FD unit 4 during the reset operation decreases with the power supply voltage, which makes it difficult to read a signal from the photodiode 2. Even if the signal output line 12 is changed to the power supply voltage at the time of the signal charge transfer described above and the potential of the FD portion 4 is changed by the coupling of the parasitic capacitance, the potential of the FD portion 4 is not sufficiently increased. Then, transfer failure of the signal charge from the photodiode 2 to the FD unit 4 occurs.
  • the drain side of the amplification transistor 3 is changed from the power supply voltage to a higher potential, but since the amplification transistor 3 is turned on at the time of signal charge transfer, a current flows and a voltage drop occurs, and the desired high potential is drained.
  • the circuit for applying a high potential requires a large driving force and causes an increase in power consumption.
  • one aspect of the disclosed solid-state imaging device includes a photoelectric conversion element, a transfer transistor that transfers a signal charge photoelectrically converted by the photoelectric conversion element to a floating diffusion, and A pixel array unit in which a plurality of pixel cells having a reset transistor that resets the floating diffusion and an amplification transistor that outputs an amplification signal corresponding to the signal charge amount are arranged in a matrix, and the amplification transistor A vertical signal line connected to the source electrode and receiving the output of the amplification transistor, a pixel power line connected to the drain electrode of the amplification transistor, and a first potential for supplying a first potential to the vertical signal line A control transistor and a second signal higher than the first potential on the vertical signal line; A second control transistor for supplying a second potential and a third control transistor for supplying the second potential to the pixel power supply wiring, wherein the transfer transistor is turned on and the signal charge is During the transfer period to the floating diffusion, the second control transistor and the third control transistor are turned on
  • the solid-state imaging device is further provided on the vertical signal line and forms a source follower together with the amplification transistor, and conduction and non-conduction between the vertical signal line and the constant current source transistor And a fourth control transistor that controls at least a period during which the second control transistor and the third control transistor are on.
  • one aspect of the disclosed driving method of the solid-state imaging device includes a photoelectric conversion element, a transfer transistor that transfers a signal charge photoelectrically converted by the photoelectric conversion element to the floating diffusion, and the floating diffusion.
  • a pixel array unit in which a plurality of pixel cells having a reset transistor to be reset and an amplification transistor that outputs an amplification signal corresponding to the signal charge amount are arranged in a matrix, and a source electrode of the amplification transistor are connected
  • a vertical signal line that receives the output of the amplification transistor; a pixel power supply line connected to a drain terminal of the amplification transistor; a first control transistor for supplying a first potential to the vertical signal line; A second potential higher than the first potential is supplied to the vertical signal line.
  • a third control transistor for supplying the second potential to the pixel power supply wiring, wherein the transfer transistor is turned on and the signal charge is turned on. Is transferred to the floating diffusion, the second control transistor and the third control transistor are turned on, and the second potential is applied to the vertical signal line and the pixel power supply wiring.
  • the gate capacitance of the amplification transistor between the output signal line and the pixel power supply and the FD portion, and the overlap capacitance As a result, the potential of the FD portion can be increased by the parasitic capacitance of the wiring, and both the lowering of the power supply voltage and the improvement of the saturation charge can be achieved.
  • FIG. 1 is a configuration diagram of a solid-state imaging device according to the first embodiment.
  • the solid-state imaging device 100 includes a pixel array unit 102 in which a large number of pixel cells 101 each including a photodiode and a transistor that perform photoelectric conversion are arranged in a matrix, and a pixel array unit.
  • the driver circuit 103 that drives the drive circuit 102, the vertical scanning circuit 104, and the vertical signal line VL that transmits the signal of the pixel cell (unit cell) 101 to each column circuit are provided.
  • the vertical signal line VL includes a constant current source circuit 105. Are connected to a column readout circuit 106.
  • the column readout circuit 106 includes a noise canceller (CDS) circuit that receives a pixel signal of one column and has a difference means, and an analog-digital conversion circuit (ADC) that receives the pixel signal from the CDS circuit. Then, the analog-digital converted data of the columns selected by the horizontal scanning circuit 107 are sequentially output to the outside of the solid-state imaging device.
  • the solid-state imaging device 100 includes a timing generation circuit (TG) 108 that generates a pulse for operating each unit.
  • TG timing generation circuit
  • the pixel cell 101 is connected to a pixel power supply wiring VDDCELL that supplies a power supply voltage, and the pixel power supply wiring VDDCELL is connected to a power supply control circuit 109 that controls the power supply.
  • the power supply control circuit 109 is supplied with a voltage from a high voltage generation circuit 110 that generates a voltage higher than the power supply voltage AVDD, and a low voltage generation circuit 111 and a PAD 112 that generate a voltage lower than the power supply voltage AVDD, respectively.
  • the CDS circuit included in the column readout circuit 106 is connected for each column of the pixel cells 101 arranged in a matrix in the pixel array unit 102, for example.
  • the CDS circuit is generated in the pixel cell 101 by CDS (correlated double sampling) processing on a signal output from the pixel cell 101 in the row selected by the vertical scanning circuit 104 through the vertical signal line VL.
  • CDS correlated double sampling
  • the signal processing for removing the reset noise and the fixed pattern noise specific to the pixel due to the threshold value variation of the transistor is performed, and the pixel signal after the signal processing is temporarily held.
  • the analog-to-digital conversion circuit has an AGC (Automatic Gain Control) function and an analog-to-digital conversion function, and the ADC converts pixel signals that are analog signals held in the CDS circuit into digital signals. .
  • AGC Automatic Gain Control
  • FIG. 2 is a diagram illustrating a configuration example of pixels constituting the solid-state imaging device according to the first embodiment.
  • the pixel cell 101 includes elements that perform photoelectric conversion, such as a photodiode 120, a transfer transistor 121, a reset transistor 122, and an amplification transistor 123.
  • a photodiode 120 for example, an N-channel MOS transistor may be used.
  • the N-channel MOS transistor (Nch transistor) is turned on when the gate potential is “High” level, and is turned off when the gate voltage is “Low”.
  • the P-channel MOS transistor (Pch transistor) is turned on when the gate potential is “Low” level, and is turned off when the gate voltage is “High”.
  • the transfer transistor 121 is connected between the cathode electrode of the photodiode 120 and the floating diffusion (FD) portion 124.
  • a transfer control line TR is connected to the gate electrode of the transfer transistor 121. When a “High” level is given to the gate electrode of the transfer transistor 121 by the transfer pulse ⁇ TR via the transfer control line TR, the transfer transistor 121 is turned on, photoelectrically converted by the photodiode 120 and accumulated in the photodiode 120. The signal charge (specifically, electrons) is transferred to the FD unit 124.
  • the reset control line RS is connected to the gate electrode
  • the pixel power supply wiring VDDCELL is connected to the drain electrode
  • the FD section 124 is connected to the source electrode.
  • the gate electrode is connected to the FD portion 124, the drain electrode is connected to the pixel power supply wiring VDDCELL, and the source electrode is connected to the vertical signal line VL.
  • the amplification transistor 123 outputs the potential of the FD unit 124 after being reset by the reset transistor 122 as a reset level to the vertical signal line VL, and further the potential of the FD unit 124 after the signal charge is transferred by the transfer transistor 121. Is output to the vertical signal line VL as a signal level.
  • the pixel power supply wiring VDDCELL is connected to the Pch transistor 125 that controls the supply of the power supply voltage AVDD.
  • the “Low” level is given to the gate electrode of the Pch transistor 125 by the control pulse ⁇ NSW_H via the control line NSW_H, 125 is turned on, and the power supply voltage AVDD is transmitted to each pixel cell 101.
  • the Pch transistor 125 is an example of a first control transistor for supplying a first potential to the vertical signal line VL, and the power supply voltage AVDD is an example of the first potential.
  • the Nch transistor 126 is connected between the pixel power supply wiring VDDCELL and the wiring BIAS_L for supplying the pixel non-selection voltage PBIAS_L, and the gate electrode is given a “High” level by the control pulse ⁇ SW_L via the control line SW_L. Then, the Nch transistor 126 is turned on, and the pixel non-selection voltage PBIAS_L is transmitted to each pixel cell 101.
  • the drain electrode of the Nch transistor 127 is connected to the vertical signal line VL, and the source electrode is connected to a constant current source transistor 128 that generates a constant current.
  • the gate electrode of the constant current source transistor 128 is connected to a wiring BIAS_LC that supplies a current generation voltage for generating a constant current.
  • the Nch transistor 127 is an example of a fourth control transistor that controls conduction and non-conduction between the vertical signal line VL and the constant current source transistor 128.
  • the source electrode of the Pch transistor 129 is connected to the vertical signal line VL, and the drain electrode is connected to the pixel power supply wiring VDDCELL.
  • a “Low” level is given to the gate electrode by the control pulse ⁇ NFD1 via the control line NFD1
  • the Pch transistor 129 is turned on, and the vertical signal line VL and the pixel power supply wiring VDDCELL are short-circuited. Accordingly, when the control pulse ⁇ NFD1 is supplied while the power supply voltage AVDD is supplied to the pixel power supply wiring VDDCELL, the power supply voltage AVDD is supplied to the vertical signal line VL.
  • the drain electrode of the Pch transistor 130 is connected to the wiring BIAS_H that supplies a voltage PBIAS_H higher than the power supply voltage AVDD, and the source electrode is connected to the vertical signal line VL.
  • the Pch transistor 130 When the “Low” level is applied to the gate electrode of the Pch transistor 130 via the control line NFD2 by the control pulse ⁇ NFD2, the Pch transistor 130 is turned on, and the vertical signal line VL of each column has a voltage higher than the power supply voltage AVDD. PBIAS_H is supplied.
  • the Pch transistor 130 is an example of a second control transistor for supplying a second potential higher than the first potential to the vertical signal line VL, and the voltage PBIAS_H has the second potential. It is an example. Further, the Pch transistor 129 controls the conduction and non-conduction between the vertical signal line VL and the pixel power supply wiring VDDCELL, and thereby third control for supplying the second potential to the pixel power supply wiring VDDCELL. It is an example of a transistor.
  • an Nch transistor 131 and a Pch transistor 132 are connected in parallel between the vertical signal line VL and a wiring OUTPUT that transmits a signal to the column readout circuit 106, and control lines SO and NSO are transmitted to the gate electrodes to control pulses ⁇ SO.
  • control lines SO and NSO are transmitted to the gate electrodes to control pulses ⁇ SO.
  • the Nch transistor 131 and the Pch transistor 132 are an example of a fifth control transistor that controls conduction and non-conduction between the vertical signal line VL and the column readout circuit 106.
  • the capacitor 133 has one electrode connected to the FD section 124 and the other electrode connected to the vertical signal line VL. That is, the FD unit 124 and the vertical signal line VL are capacitively coupled.
  • the FD portion 124 is connected to one electrode, and the pixel power supply wiring VDDCELL is connected to the other electrode. That is, the FD unit 124 and the pixel power supply wiring VDDCELL are capacitively coupled.
  • the capacitors 133 and 134 may be capacitors that are intentionally formed and incorporated, or may be parasitic capacitors.
  • the capacitor 135 has one electrode connected to the vertical signal line VL and the other electrode connected to the pixel power supply VDDCELL. That is, the vertical signal line VL and the pixel power supply wiring VDDCELL are capacitively coupled.
  • the capacitor 135 mainly includes a parasitic capacitance between the vertical signal line VL and the pixel power supply wiring VDDCELL. In order to form such a parasitic capacitance positively, the first metal wiring constituting the vertical signal line VL arranged in the pixel array unit 102 and the second metal wiring constituting the pixel power supply wiring VDDCELL are , May be laid out in parallel.
  • the constant current source circuits 105 may be arranged above and below the pixel array section.
  • the Pch transistors 129 for short-circuiting the pixel power supply wiring VDDCELL to the vertical signal line VL are arranged above and below, so that the vertical signal line VL and the pixel power supply wiring VDDCELL can be short-circuited above and below the pixel array unit. Therefore, the impedance between the vertical signal line VL and the pixel power supply wiring VDDCELL decreases, and the power supply voltage AVDD is easily transmitted to the vertical signal line VL in a short time.
  • the Pch transistors 130 connected to the vertical signal line VL and the pixel power supply wiring VDDCELL are arranged above and below, whereby the impedance between the vertical signal line VL and the pixel power supply wiring VDDCELL is lowered, and the power supply voltage AVDD is applied to the vertical signal line VL.
  • Higher voltage PBIAS_H is easily transmitted in a short time.
  • the pixel cell 101 has a configuration including one photodiode 120 and one transfer transistor 121.
  • the present invention is not limited to this, and a configuration including two or more photodiodes and transfer transistors is used. Is also possible.
  • a configuration in which a selection transistor is provided between the source side of the amplification transistor and the vertical signal line VL can be used.
  • FIG. 3 shows an example of a timing chart for explaining the operation of the pixel shown in FIG.
  • ⁇ RS becomes “High” level
  • the power supply voltage AVDD is applied to the FD portion
  • the potential of the vertical signal line VL rises.
  • ⁇ LOADCELL becomes “High” level
  • a constant current flows through the amplification transistor 123 to form a source follower.
  • the voltage of the FD portion of another pixel connected to the same vertical signal line VL is held at the non-selection voltage PBIAS_L, and the amplification transistor is off.
  • ⁇ RS becomes “Low” level.
  • a step is generated in the potential of the FD portion due to noise due to switching of the reset transistor 122.
  • ⁇ SO becomes “Low” level
  • the line OUTPUT that transmits a signal to the vertical signal line VL and the column readout circuit 106 is disconnected, and the potential fluctuation of the vertical signal line VL is not transmitted to the column readout circuit 106.
  • ⁇ LOADCELL becomes “Low” level, and no current flows through the amplification transistor 123.
  • the potential of the vertical signal line VL rises until the amplification transistor 123 is turned off.
  • a potential (Vfd ⁇ Vth) that is lower than the potential Vfd applied to the gate electrode of the amplification transistor 123 by the threshold value Vth at that time is held in the vertical signal line VL.
  • ⁇ NFD1 becomes “Low” level.
  • the vertical signal line VL is connected to the pixel power supply wiring VDDCELL, and the power supply voltage AVDD is supplied to the vertical signal line VL.
  • the vertical signal line VL and the FD portion are capacitively coupled by the capacitor 133, the potential of the FD portion 124 increases by ⁇ V1 due to the coupling.
  • ⁇ NSW_H becomes “High” level.
  • the power supply voltage AVDD and the pixel power supply wiring VDDCELL of the pixel are disconnected.
  • ⁇ LOADCELL is set to the “Low” level and no current flows, the potential of the pixel power supply wiring VDDCELL and the vertical signal line VL is the power supply. It is held at the voltage AVDD.
  • ⁇ NFD2 becomes “Low” level, and the voltage PBIAS_H higher than the power supply voltage AVDD is transmitted to the vertical signal line VL. Further, since the Pch transistor 129 is in the on state, the voltage PBIAS_H is also transmitted to the pixel power supply wiring VDDCELL.
  • the voltage of the vertical signal line VL and the voltage of the pixel power supply wiring VDDCELL rise from the power supply voltage AVDD to the high voltage PBIAS_H, but since the voltage rising simultaneously from the upper and lower parts of the pixel array unit 102 is supplied, Since the capacitor 135 between the line VL and the pixel power supply wiring VDDCELL varies in potential in the same manner, the response delay due to the capacitor 135 is almost eliminated.
  • the potential of the FD portion 124 rises by ⁇ V2 due to the coupling.
  • the pixel power supply wiring VDDCELL and the FD portion are capacitively coupled by the capacitor 134, the potential of the FD portion 124 rises by ⁇ V3 due to the coupling.
  • the high voltage generation circuit 110 since a constant current does not flow through the amplification transistor, the high voltage generation circuit 110 has a driving force for charging the vertical signal line VL and the pixel power supply wiring VDDCELL to charge enough to change the power supply voltage AVDD to the high voltage PBIAS_H. As a result, the load on the high voltage generation circuit 110 is reduced.
  • ⁇ TR becomes “High” level
  • the transfer transistor 121 is turned on, and the signal charge is transferred from the photodiode 120 to the FD portion 124.
  • the potential of the FD portion 124 is increased by ⁇ V1 + ⁇ V2 + ⁇ V3 due to the coupling, the signal charge of the photodiode is easily transferred to the FD portion.
  • ⁇ TR is changed from “High” level to “Low” level, and the transfer transistor 121 is turned off.
  • ⁇ NSW_H becomes “Low” level
  • the Pch transistor 125 is turned on, and the power supply voltage AVDD is supplied to the pixel power supply wiring VDDCELL.
  • the presence of the Pch transistor 125 prevents a short circuit between the high voltage PBIAS_H generated from the high voltage generation circuit 110 and the power supply voltage AVDD. Thereby, a current flows from the high voltage generation circuit 110 in the direction of the power supply voltage AVDD, and the potential of the power supply voltage PBIAS_H is prevented from being lowered.
  • ⁇ NFD1 becomes “High” level
  • the Pch transistor 129 is turned off, and the connection between the pixel power supply wiring VDDCELL and the vertical signal line VL is disconnected.
  • ⁇ LOADCELL becomes “High” level, and a constant current flows through the amplification transistor 123.
  • the amplification transistor 123 and the constant current source transistor 128 form a source follower, and the vertical signal line VL becomes a potential level corresponding to the potential level of the gate electrode of the amplification transistor 123.
  • ⁇ SO becomes “High” level, and the potential of the vertical signal line VL is transmitted to OUTPUT connected to the column readout circuit 106.
  • PBIAS_H exceeds the power supply voltage AVDD of the vertical signal line VL at the time of signal charge transfer propagates to the column readout circuit 106
  • noise due to potential fluctuation occurs. Therefore, by controlling ⁇ SO, the fluctuation of the potential of the vertical signal line VL at the time of charge transfer is not propagated to the column readout circuit 106, and noise generation is suppressed.
  • ⁇ LOADCELL becomes “Low” level, and no current flows through the amplification transistor 123.
  • ⁇ NSW_H becomes “High” level
  • supply of the power supply voltage AVDD to the pixel power supply wiring VDDCELL is cut off
  • ⁇ SW_L becomes “High” level
  • the potential of the pixel power supply wiring VDDCELL becomes the non-selection voltage PBIAS_L of the pixel.
  • the potential of the vertical signal line VL also decreases via the amplification transistor 123.
  • ⁇ RS becomes “High” level
  • the reset transistor 122 is turned on, and the pixel non-selection voltage PBIAS_L of the pixel power supply wiring VDDCELL is applied to the FD portion.
  • ⁇ RS becomes “Low” level, and the reset transistor 122 is turned off.
  • the non-selection voltage PBIAS_L is applied to the FD portion, and the amplification transistor 123 is turned off.
  • ⁇ NSW_H becomes “Low” level and ⁇ SW_H becomes “Low” level, whereby the power supply voltage AVDD is supplied to the pixel power supply wiring VDDCELL.
  • the Pch transistors 129 and 130 are turned on, so that the vertical signal line VL and the pixel power line VDDCELL are turned on. Is applied to the voltage PBIAS_H that is higher than the power supply voltage, and the potential of the FD portion 124 that is capacitively coupled to each of the vertical signal line VL and the pixel power supply wiring VDDCELL can be raised.
  • the amount of charge consumed for the high voltage generation circuit 110 can be reduced.
  • the load can be reduced, and the driving force of the high voltage generation circuit 110 can be reduced to reduce the circuit area.
  • the high voltage PBIAS_H generated by the high voltage generation circuit 110 can be used as a “High” level voltage of the control pulse ⁇ TR of the gate electrode of the transfer transistor 121.
  • the ease of transfer of signal charges from the photodiode 120 depends on the magnitude relationship between the potential of the channel portion of the transfer transistor and the potential of the FD portion. Therefore, by using the high voltage PBIAS_H for increasing the potential of the gate electrode of the transfer transistor and the FD portion, even if the voltage of PBIAS_H varies, the potential of the channel portion of the transfer transistor and the potential of the FD portion vary in the same direction. The relationship can be easily maintained, and the voltage level range of PBIAS_H that can transfer the signal charge can be expanded.
  • the solid-state imaging device and the driving method thereof described in the first embodiment are effective regardless of the pixel structure, and can be used for, for example, a back-illuminated type or a stacked type sensor.
  • the solid-state imaging device (including the respective modifications) of the first embodiment described above is used, for example, a video camera capable of shooting a moving image, a camera built in a digital still camera for shooting a still image, or the like. This is applied to the photographing apparatus.
  • FIG. 4 is a block diagram showing a configuration of the photographing apparatus of the present embodiment.
  • the imaging device 140 includes a solid-state imaging device 141, an imaging optical system 142 that guides incident light from a subject to the solid-state imaging device 141, and a signal processing unit that processes an output signal from the solid-state imaging device 141. 143, a drive circuit 144 that drives the solid-state imaging device 141, and a system control unit 145 that controls the drive circuit 144.
  • the solid-state imaging device of the above-described first embodiment (including each modification) is used as the solid-state imaging device 141.
  • the drive circuit 144 receives a control signal corresponding to the drive mode from the system control unit 145, and supplies the drive mode signal to the solid-state imaging device 141.
  • the timing generation circuit (TG 108 in FIG. 1) generates a driving pulse corresponding to the driving mode signal and supplies it to each block in the solid-state imaging device 141.
  • the signal processing unit 143 receives the image signal output from the solid-state imaging device 141 and performs various signal processing on the image signal.
  • the solid-state imaging device according to the first embodiment (including each modification example) is used.
  • the power can be suppressed, and the image quality of a captured image with a high dynamic range can be further improved.
  • the present invention relates to a solid-state imaging device, a driving method of the solid-state imaging device, and an imaging device using the solid-state imaging device as an imaging device, and is suitable for, for example, a video camera or a digital camera.
  • Solid-state imaging device 101 Pixel cell (unit cell) 102 pixel array unit 103 driver circuit 104 vertical scanning circuit 105 constant current source circuit 106 column readout circuit 107 horizontal scanning circuit 108 timing generation circuit 109 power supply control circuit 110 high voltage generation circuit 111 low voltage generation circuit 112 PAD 120 Photodiode 121 Transfer transistor 122 Reset transistor 123 Amplification transistor 124 Floating diffusion part 125, 129, 130, 132 Pch transistor 126, 127, 131 Nch transistor 128 Constant current source transistor 133, 134, 135 Capacitance 140 Imaging device 141 Solid-state imaging device 142 Imaging Optical System 143 Signal Processing Unit 144 Drive Circuit 145 System Control Unit VL Vertical Signal Line VDDCELL Pixel Power Supply Wiring

Landscapes

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  • Signal Processing (AREA)
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Abstract

　画素アレイ部（１０２）に配置された画素セル（１０１）と、増幅トランジスタ（１２３）のソース電極、ドレイン電極にそれぞれ接続された垂直信号線（ＶＬ）、画素電源配線（ＶＤＤＣＥＬＬ）と、垂直信号線（ＶＬ）に電位（ＡＶＤＤ）を供給するためのＰｃｈトランジスタ（１２５、１２９）と、垂直信号線（ＶＬ）に電位（ＡＶＤＤ）よりも高い電位（ＰＢＩＡＳ＿Ｈ）を供給するためのＰｃｈトランジスタ（１３０）と、画素電源配線（ＶＤＤＣＥＬＬ）に電位（ＰＢＩＡＳ＿Ｈ）を供給するためのＰｃｈトランジスタ（１２９）と、を備え、転送トランジスタ（１２１）がオンしてフォトダイオード（１２０）によって光電変換された信号電荷をフローティングディフュージョン部（１２４）に転送する期間、Ｐｃｈトランジスタ（１２９、１３０）がオンして、垂直信号線（ＶＬ）と画素電源配線（ＶＤＤＣＥＬＬ）に電位（ＰＢＩＡＳ＿Ｈ）が印加される。

Description

固体撮像装置、その駆動方法及び撮影装置
　本発明は、固体撮像装置、固体撮像装置の駆動方法、及び、固体撮像装置を撮像デバイスとして用いた撮影装置に関する。
　近年、固体撮像装置を内蔵したデジタルカメラ等が広く普及している。図５は、特許文献１に記載された従来技術に係る固体撮像装置の画素の構成を示す図である。図５に示すように、単位画素１は、フォトダイオード２、増幅トランジスタ３、転送トランジスタ５、リセットトランジスタ６、選択トランジスタ７、及び容量１７を有する。また、単位画素１内にはフローティングディフュージョン部（ＦＤ部）４が設けられている。
　トランジスタ１５は、ゲートに制御線１６が接続され、ドレイン及びソースが信号出力線１２及び電源に接続されている。制御線１６は、トランジスタ１５のゲートに信号（パルス）を印加して信号出力線１２の電位を制御するための制御線である。
　次に、図５に示した画素の動作について説明する。
　図６は、図５に示した画素の動作を説明するためのタイミングチャートである。
　図６において、信号ＳＣ、ＲＣ、ＴＣ、及びＶＣは、制御線１０、９、８、１６を介してトランジスタ７、６、５、１５にそれぞれ印加される駆動パルス信号であり、電位ＦＤ及びＳＯは、ＦＤ部４及び信号出力線１２の電位を示したものである。なお、図５におけるトランジスタ７、６、５はＮチャネル型ＭＯＳトランジスタであり、ゲート電位がハイレベル（“Ｈ”）でオン状態になり、ロウレベル（“Ｌ”）でオフ状態になる。また、トランジスタ１５はＰチャネル型ＭＯＳトランジスタであり、ゲート電位が“Ｈ”でオフ状態になり、“Ｌ”でオン状態になる。
　これらの従来技術に係る固体撮像装置の構成によれば、フォトダイオード２からＦＤ部４への信号電荷転送時、すなわち制御線８を介して転送トランジスタ５のゲートに供給される信号ＴＣが“Ｈ”となる期間（時刻Ｔ１５～時刻Ｔ１６）においては、トランジスタ１５をオン状態にすることで、リセット電位に応じた出力電位が出ていた信号出力線１２の電位ＳＯを電源電位にし、この信号出力線１２の電位変化により信号出力線１２と容量結合されているＦＤ部４の電位ＦＤをΔＶ１だけ上昇させる。
　これにより、飽和電圧Ｖｓａｔ出力のための条件は（Ｖｒｓ－Ｖｓａｔ＋ΔＶ１）＞Ｖｄとなるので、飽和電圧の限界を決めるＶｄの値を従来よりも大きく設定することができ、より大きな飽和電圧を得ることが可能となる。したがって、高ダイナミックレンジを実現するＣＭＯＳ型固体撮像装置の駆動方法を提供することができ、従来のＣＭＯＳ型固体撮像装置に比べて、ダイナミックレンジを高くすることができる。
特許第４１９４５４４号公報
　固体撮像装置の消費電力の低減を実現するため、電源電圧の低電圧化が進んでいる。
　しかしながら、前述の従来技術に係る固体撮像装置において電源電圧を過度に低下させた場合、高いダイナミックレンジを安定的に得ることが困難になるという課題がある。。
　本発明は、かかる問題に鑑みてなされたものであって、電源電圧の低電圧化と高いダイナミックレンジとを両立する固体撮像装置を提供することを目的とする。
　開示される固体撮像装置の１つの態様は、各々が、光電変換素子と、当該光電変換素子によって光電変換された信号電荷をフローティングディフュージョンに転送する転送トランジスタと、前記フローティングディフュージョンをリセットするリセットトランジスタと、前記信号電荷量に応じた増幅信号を出力する増幅トランジスタと、を有する複数の画素セルが行列状に配置されてなる画素アレイ部と、前記増幅トランジスタのソース電極に接続され、前記増幅トランジスタの出力を受ける垂直信号線と、前記増幅トランジスタのドレイン電極に接続された画素電源配線と、前記垂直信号線に第１の電位を供給するための第１の制御トランジスタと、前記垂直信号線に前記第１の電位よりも高い第２の電位を供給するための第２の制御トランジスタと、前記画素電源配線に前記第２の電位を供給するための第３の制御トランジスタと、を備え、前記転送トランジスタがオンして前記信号電荷を前記フローティングディフュージョンに転送する期間、前記第２の制御トランジスタと前記第３の制御トランジスタがオンして、前記垂直信号線と前記画素電源配線に前記第２の電位が印加される。
　なお、これらの全般的または具体的な態様は、システム、方法、または集積回路で実現されてもよく、システム、方法、および集積回路の任意な組み合わせで実現されてもよい。
　本態様によれば、信号電荷転送時に信号線と画素電源の両方を電源電位よりも高い電位にすることで、出力信号線及び画素電源とＦＤ部間の増幅トランジスタのゲート容量と、オーバーラップ容量と配線の寄生容量により、ＦＤ部の電位を上昇させることができ、電源電圧の低電圧化と飽和電荷の向上を両立させることが可能となる。
　また、増幅トランジスタのドレインとソース間に高い電位差を発生させることがないため、トランジスタの信頼性劣化を招かない。
　これらより、トランジスタの信頼性を確保しつつ、低消費電力化と高ダイナミックレンジの両立が可能となる。
図１は、イメージセンサの構成の概略を示すブロック図である。 図２は、第１の実施形態における固体撮像装置を構成する画素の構成例を示す図である。 図３は、図２に示す画素の動作を説明するためのタイミングチャートである。 図４は、第２の実施形態における固体撮像装置をカメラシステムに適用した場合の構成例を示す図である。 図５は、従来の固体撮像装置を構成する画素の構成を示す図である。 図６は、図５に示す画素の動作を説明するためのタイミングチャートである。
（本発明の基礎となった知見）
　本発明者は、背景技術の欄において記載した固体撮像装置に関し、以下の問題が生じることを見出した。
　従来技術に係る固体撮像装置において電源電圧を過度に低下させた場合、リセット動作時のＦＤ部４の電位は電源電圧につれて低下することにより、フォトダイオード２からの信号読出しが困難になる。また、上記で示した信号電荷転送時に信号出力線１２を電源電圧に変化させ、寄生容量のカップリングでＦＤ部４の電位を変化させたとしても、十分にＦＤ部４の電位が上昇せず、フォトダイオード２からＦＤ部４への信号電荷の転送不良が発生する。
　また、増幅トランジスタ３のドレイン側を電源電圧からさらに高い電位に変えているが、信号電荷転送時に増幅トランジスタ３はオンしているため、電流が流れ電圧ドロップが発生し、所望の高い電位をドレイン側に印加できないうえ、高い電位を与えるための回路は大きな駆動力が必要となり消費電力の増大を招く。
　さらに、信号電荷転送時に増幅トランジスタ３のドレインに電源電圧より高い電位を印加することで、増幅トランジスタ３のドレインとソース間に大きな電位差が発生するため、増幅トランジスタ３のホットキャリア起因の信頼性劣化が懸念される。
　このような問題を解決するために、開示される固体撮像装置の１つの態様は、各々が、光電変換素子と、当該光電変換素子によって光電変換された信号電荷をフローティングディフュージョンに転送する転送トランジスタと、前記フローティングディフュージョンをリセットするリセットトランジスタと、前記信号電荷量に応じた増幅信号を出力する増幅トランジスタと、を有する複数の画素セルが行列状に配置されてなる画素アレイ部と、前記増幅トランジスタのソース電極に接続され、前記増幅トランジスタの出力を受ける垂直信号線と、前記増幅トランジスタのドレイン電極に接続された画素電源配線と、前記垂直信号線に第１の電位を供給するための第１の制御トランジスタと、前記垂直信号線に前記第１の電位よりも高い第２の電位を供給するための第２の制御トランジスタと、前記画素電源配線に前記第２の電位を供給するための第３の制御トランジスタと、を備え、前記転送トランジスタがオンして前記信号電荷を前記フローティングディフュージョンに転送する期間、前記第２の制御トランジスタと前記第３の制御トランジスタがオンして、前記垂直信号線と前記画素電源配線に前記第２の電位が印加される。
　また、前記固体撮像装置は、さらに、前記垂直信号線上に設けられ、前記増幅トランジスタと共にソースフォロワを形成する定電流源トランジスタと、前記垂直信号線と定電流源トランジスタとの間の導通と非導通とを制御する第４の制御トランジスタと、を備え、少なくとも前記第２の制御トランジスタと前記第３の制御トランジスタがオンしている期間、前記第４の制御トランジスタはオフしてもよい。
　また、開示される固体撮像装置の駆動方法の１つの態様は、各々が、光電変換素子と、当該光電変換素子によって光電変換された信号電荷をフローティングディフュージョンに転送する転送トランジスタと、前記フローティングディフュージョンをリセットするリセットトランジスタと、前記信号電荷量に応じた増幅信号を出力する増幅トランジスタと、を有する複数の画素セルが行列状に配置されてなる画素アレイ部と、前記増幅トランジスタのソース電極に接続され、前記増幅トランジスタの出力を受ける垂直信号線と、前記増幅トランジスタのドレイン端子に接続された画素電源配線と、前記垂直信号線に第１の電位を供給するための第１の制御トランジスタと、前記垂直信号線に前記第１の電位よりも高い第２の電位を供給するための第２の制御トランジスタと、前記画素電源配線に前記第２の電位を供給するための第３の制御トランジスタを備える固体撮像装置の駆動方法であって、前記転送トランジスタがオンして前記信号電荷を前記フローティングディフュージョンに転送する期間、前記第２の制御トランジスタと前記第３の制御トランジスタがオンして、前記垂直信号線と前記画素電源配線に前記第２の電位が印加される。
　本態様によれば、信号電荷転送時に信号線と画素電源の両方を電源電位よりも高い電位にすることで、出力信号線及び画素電源とＦＤ部間の増幅トランジスタのゲート容量と、オーバーラップ容量と配線の寄生容量により、ＦＤ部の電位を上昇させることができ、電源電圧の低電圧化と飽和電荷の向上を両立させることが可能となる。
　また、増幅トランジスタのドレインとソース間に高い電位差を発生させることがないため、トランジスタの信頼性劣化を招かない。
　これらより、トランジスタの信頼性を確保しつつ、低消費電力化と高ダイナミックレンジの両立が可能となる。
　なお、これらの全般的または具体的な態様は、システム、方法、または集積回路で実現されてもよく、システム、方法、および集積回路の任意な組み合わせで実現されてもよい。
　（第１の実施形態）
　以下、第１の実施形態に係る固体撮像装置及びその駆動方法について、図面を参照しながら説明する。
　なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　図１は、第１の実施形態に係る固体撮像装置の構成図である。
　図１に示すように、本実施形態に係る固体撮像装置１００は、光電変換を行うフォトダイオードとトランジスタとからなる画素セル１０１が行列状に多数配置されてなる画素アレイ部１０２と、画素アレイ部１０２を駆動するドライバ回路１０３と、垂直走査回路１０４と、画素セル（単位セル）１０１の信号を各列回路に伝達する垂直信号線ＶＬとを備え、垂直信号線ＶＬには定電流源回路１０５と、カラム読出し回路１０６とが接続されている。カラム読出し回路１０６には１列の画素信号を受け且つ差分手段を有するノイズキャンセラ（ＣＤＳ）回路と、ＣＤＳ回路からの画素信号を受けるアナログデジタル変換回路（ＡＤＣ）を含む。そして、水平走査回路１０７により選択された列のアナログデジタル変換されたデータが固体撮像装置の外へ順次出力される。また、固体撮像装置１００は、各部を動作させるためのパルスを発生するタイミング発生回路（ＴＧ）１０８を備えている。
　また、画素セル１０１は電源電圧を供給する画素電源配線ＶＤＤＣＥＬＬと接続され、画素電源配線ＶＤＤＣＥＬＬは電源を制御する電源制御回路１０９と接続されている。電源制御回路１０９は電源電圧ＡＶＤＤよりも高い電圧を生成する高電圧発生回路１１０と電源電圧ＡＶＤＤよりも低い電圧を生成する低電圧発生回路１１１、ＰＡＤ１１２からそれぞれ電圧が供給される。
　カラム読出し回路１０６に含まれるＣＤＳ回路は、例えば画素アレイ部１０２に行列状に配列されている画素セル１０１の列ごとに接続されている。また、ＣＤＳ回路は、垂直走査回路１０４で選択された行の画素セル１０１から垂直信号線ＶＬを通って出力される信号に対して、ＣＤＳ（相関二重サンプリング）処理により、画素セル１０１で発生するリセットノイズや、トランジスタのしきい値バラツキに起因する画素固有の固定パターンノイズを除去する信号処理を行うと共に、信号処理後の画素信号を一時的に保持する。
　アナログデジタル変換回路（ＡＤＣ）は、ＡＧＣ（Ａｕｔｏｍａｔｉｃ　Ｇａｉｎ　Ｃｏｎｔｒｏｌ　）機能と、アナログデジタル変換機能とを備えており、ＡＤＣによって、ＣＤＳ回路で保持されたアナログ信号である画素信号がデジタル信号に変換される。
　図２は、第１の実施形態による固体撮像装置を構成する画素の構成例を示す図である。
　図２に示すように、本回路例に係る画素セル１０１は、光電変換を行う素子、例えばフォトダイオード１２０、転送トランジスタ１２１、リセットトランジスタ１２２、及び増幅トランジスタ１２３を有している。各トランジスタ１２１～１２３としては、例えばＮチャネルのＭＯＳトランジスタを用いてもよい。なお、ＮチャネルのＭＯＳトランジスタ（Ｎｃｈトランジスタ）は、ゲート電位が“Ｈｉｇｈ”レベルでオン状態となり、“Ｌｏｗ”レベルでオフ状態になるとする。また、ＰチャネルのＭＯＳトランジスタ（Ｐｃｈトランジスタ）は、ゲート電位が“Ｌｏｗ”レベルでオン状態となり、“Ｈｉｇｈ”レベルでオフ状態となるとする。
　転送トランジスタ１２１は、フォトダイオード１２０のカソード電極とフローティングディフュージョン（ＦＤ）部１２４との間に接続されている。転送トランジスタ１２１のゲート電極には転送制御線ＴＲが接続されている。転送トランジスタ１２１のゲート電極に転送制御線ＴＲを介して転送パルスφＴＲにて“Ｈｉｇｈ”レベルが与えられると、転送トランジスタ１２１がオン状態となり、フォトダイオード１２０で光電変換されてフォトダイオード１２０に蓄積された信号電荷（具体的には電子）がＦＤ部１２４へ転送される。
　リセットトランジスタ１２２については、ゲート電極にリセット制御線ＲＳが接続され、ドレイン電極に画素電源配線ＶＤＤＣＥＬＬが接続され、ソース電極にＦＤ部１２４が接続されている。フォトダイオード１２０からＦＤ部１２４へ信号電荷を転送する前に、リセットトランジスタ１２２のゲート電極にリセット制御線ＲＳを介してリセットパルスφＲＳにて“Ｈｉｇｈ”レベルが与えられると、リセットトランジスタ１２２がオン状態となり、ＦＤ部１２４の電位が電源電圧ＡＶＤＤにリセットされる。
　増幅トランジスタ１２３については、ゲート電極がＦＤ部１２４と接続され、ドレイン電極が画素電源配線ＶＤＤＣＥＬＬと接続され、ソース電極が垂直信号線ＶＬと接続されている。増幅トランジスタ１２３は、リセットトランジスタ１２２によってリセットされた後のＦＤ部１２４の電位をリセットレベルとして垂直信号線ＶＬへ出力し、さらに、転送トランジスタ１２１によって信号電荷が転送された後のＦＤ部１２４の電位を信号レベルとして垂直信号線ＶＬへ出力する。
　画素電源配線ＶＤＤＣＥＬＬは、電源電圧ＡＶＤＤの供給を制御するＰｃｈトランジスタ１２５と接続され、Ｐｃｈトランジスタ１２５のゲート電極に制御線ＮＳＷ＿Ｈを介して制御パルスφＮＳＷ＿Ｈにて“Ｌｏｗ”レベルが与えられると、Ｐｃｈトランジスタ１２５がオン状態となり、各画素セル１０１に電源電圧ＡＶＤＤが伝達される。
　ここで、Ｐｃｈトランジスタ１２５は、垂直信号線ＶＬに第１の電位を供給するための第１の制御トランジスタの一例であり、電源電圧ＡＶＤＤは、当該第１の電位の一例である。
　Ｎｃｈトランジスタ１２６は、画素電源配線ＶＤＤＣＥＬＬと、画素の非選択電圧ＰＢＩＡＳ＿Ｌを供給する配線ＢＩＡＳ＿Ｌとの間に接続され、ゲート電極に制御線ＳＷ＿Ｌを介して制御パルスφＳＷ＿Ｌにて“Ｈｉｇｈ”レベルが与えられると、Ｎｃｈトランジスタ１２６がオン状態となり、各画素セル１０１に画素の非選択電圧ＰＢＩＡＳ＿Ｌが伝達される。
　Ｎｃｈトランジスタ１２７のドレイン電極は垂直信号線ＶＬと接続され、ソース電極は一定の電流を生成する定電流源トランジスタ１２８と接続されている。定電流源トランジスタ１２８のゲート電極には、一定電流を発生させるための電流生成電圧を供給する配線ＢＩＡＳ＿ＬＣが接続されている。Ｎｃｈトランジスタ１２７のゲート電極に制御線ＬＯＡＤＣＥＬＬを介して制御パルスφＬＯＡＤＣＥＬＬにて“Ｈｉｇｈ”レベルが与えられると、Ｎｃｈトランジスタ１２７がオン状態となり、増幅トランジスタ１２３に一定電流が流れ、ソースフォロワを形成する。
　ここで、Ｎｃｈトランジスタ１２７は、垂直信号線ＶＬと定電流源トランジスタ１２８との間の導通と非導通とを制御する第４の制御トランジスタの一例である。
　Ｐｃｈトランジスタ１２９のソース電極は垂直信号線ＶＬと接続され、ドレイン電極は画素電源配線ＶＤＤＣＥＬＬと接続されている。ゲート電極に制御線ＮＦＤ１を介して制御パルスφＮＦＤ１にて“Ｌｏｗ”レベルが与えられると、Ｐｃｈトランジスタ１２９がオンし、垂直信号線ＶＬと画素電源配線ＶＤＤＣＥＬＬが短絡される。これにより、画素電源配線ＶＤＤＣＥＬＬに電源電圧ＡＶＤＤが供給されている際に制御パルスφＮＦＤ１が与えられると、垂直信号線ＶＬに電源電圧ＡＶＤＤが供給される。
　Ｐｃｈトランジスタ１３０のドレイン電極は電源電圧ＡＶＤＤよりも高い電圧ＰＢＩＡＳ＿Ｈを供給する配線ＢＩＡＳ＿Ｈと接続され、ソース電極は垂直信号線ＶＬと接続されている。Ｐｃｈトランジスタ１３０のゲート電極に制御線ＮＦＤ２を介して制御パルスφＮＦＤ２にて“Ｌｏｗ”レベルが与えられると、Ｐｃｈトランジスタ１３０がオン状態となり、各列の垂直信号線ＶＬに電源電圧ＡＶＤＤよりも高い電圧ＰＢＩＡＳ＿Ｈが供給される。
　ここで、Ｐｃｈトランジスタ１３０は、垂直信号線ＶＬに前記第１の電位よりも高い第２の電位を供給するための第２の制御トランジスタの一例であり、電圧ＰＢＩＡＳ＿Ｈは、当該第２の電位の一例である。また、Ｐｃｈトランジスタ１２９は、垂直信号線ＶＬと画素電源配線ＶＤＤＣＥＬＬとの間の導通と非導通とを制御することで、画素電源配線ＶＤＤＣＥＬＬに前記第２の電位を供給するための第３の制御トランジスタの一例である。
　また、垂直信号線ＶＬとカラム読出し回路１０６へ信号を伝える配線ＯＵＴＰＵＴとの間にＮｃｈトランジスタ１３１、Ｐｃｈトランジスタ１３２が並列に接続され、各々ゲート電極に制御線ＳＯ、ＮＳＯを伝達して制御パルスφＳＯ、φＮＳＯにてそれぞれ“Ｈｉｇｈ”レベルと“Ｌｏｗ”レベルが与えられると、Ｎｃｈトランジスタ１３１、Ｐｃｈトランジスタ１３２がオン状態となり、垂直信号線ＶＬからカラム読出し回路１０６へ信号が伝達する。
　ここで、Ｎｃｈトランジスタ１３１およびＰｃｈトランジスタ１３２は、垂直信号線ＶＬとカラム読出し回路１０６との間の導通と非導通とを制御する第５の制御トランジスタの一例である。
　容量１３３は、一方の電極にＦＤ部１２４が接続され、もう一方の電極には垂直信号線ＶＬが接続されている。つまり、ＦＤ部１２４と垂直信号線ＶＬは容量結合されている。また容量１３４は、一方の電極にＦＤ部１２４が接続され、もう一方の電極には画素電源配線ＶＤＤＣＥＬＬが接続されている。つまり、ＦＤ部１２４と画素電源配線ＶＤＤＣＥＬＬは容量結合されている。この容量１３３、１３４は、意図的に形成して組み込まれた容量であってもよいし、寄生容量であってもよい。
　容量１３５は、一方の電極に垂直信号線ＶＬが接続され、もう一方の電極には画素電源ＶＤＤＣＥＬＬが接続されている。つまり、垂直信号線ＶＬと画素電源配線ＶＤＤＣＥＬＬは容量結合されている。この容量１３５は、垂直信号線ＶＬと画素電源配線ＶＤＤＣＥＬＬの配線間の寄生容量を主としている。そのような寄生容量を積極的に形成するために、画素アレイ部１０２に配置された垂直信号線ＶＬを構成する第１のメタル配線と、画素電源配線ＶＤＤＣＥＬＬを構成する第２のメタル配線とは、並行してレイアウトされていてもよい。
　なお、定電流源回路１０５を画素アレイ部の上下に配置してもよい。この場合、垂直信号線ＶＬに画素電源配線ＶＤＤＣＥＬＬを短絡させるＰｃｈトランジスタ１２９が上下に配置されることで、画素アレイ部の上下で垂直信号線ＶＬと画素電源配線ＶＤＤＣＥＬＬが短絡することが可能となるため、垂直信号線ＶＬと画素電源配線ＶＤＤＣＥＬＬ間のインピーダンスが下がり、垂直信号線ＶＬに電源電圧ＡＶＤＤが短時間で伝達しやすくなる。
　さらに、垂直信号線ＶＬと画素電源配線ＶＤＤＣＥＬＬと接続されたＰｃｈトランジスタ１３０が上下に配置されることで、垂直信号線ＶＬと画素電源配線ＶＤＤＣＥＬＬ間のインピーダンスが下がり、垂直信号線ＶＬに電源電圧ＡＶＤＤよりも高い電圧ＰＢＩＡＳ＿Ｈが短時間で伝達しやすくなる。
　また、本実施形態では、画素セル１０１として、フォトダイオード１２０及び転送トランジスタ１２１をそれぞれ１つ含む構成を用いたが、これに限られず、フォトダイオード及び転送トランジスタをそれぞれ２つ以上含む構成を用いることも可能である。
　また、リセット制御線と画素電源が接続されていたが、分かれた構成を用いることも可能である。
　また、画素セル１０１の構成として、増幅トランジスタのソース側と垂直信号線ＶＬの間に選択トランジスタを設けた構成を用いることも可能である。
　次に図３は、図２に示す画素の動作を説明するためのタイミングチャートの一例を示す。
　まず、時刻ｔ１では、φＲＳが“Ｈｉｇｈ”レベルになり、ＦＤ部に電源電圧ＡＶＤＤが印加され、垂直信号線ＶＬの電位が上昇する。また、φＬＯＡＤＣＥＬＬが“Ｈｉｇｈ”レベルとなり、増幅トランジスタ１２３に一定の電流が流れソースフォロワを形成する。この図では記載していないが、同じ垂直信号線ＶＬに接続する他の画素のＦＤ部の電圧は非選択電圧ＰＢＩＡＳ＿Ｌに保持され、増幅トランジスタはオフしている。
　時刻ｔ２にて、φＲＳは“Ｌｏｗ”レベルとなる。このとき、通常時はリセットトランジスタ１２２のスイッチングによるノイズにより、ＦＤ部の電位は段差が発生する。
　時刻ｔ３において、φＳＯが“Ｌｏｗ”レベルとなり、垂直信号線ＶＬとカラム読出し回路１０６へ信号を伝える配線ＯＵＴＰＵＴ間は切断され、垂直信号線ＶＬの電位変動はカラム読出し回路１０６に伝達されないようになる。また、φＬＯＡＤＣＥＬＬが“Ｌｏｗ”レベルとなり、増幅トランジスタ１２３に電流が流れなくなる。これにより、垂直信号線ＶＬの電位は、増幅トランジスタ１２３がオフするまで電位が上昇する。具体的には増幅トランジスタ１２３のゲート電極に印加されている電位Ｖｆｄからその時のしきい値Ｖｔｈだけ低下した電位（Ｖｆｄ－Ｖｔｈ）が垂直信号線ＶＬに保持される。
　時刻ｔ４において、φＮＦＤ１が“Ｌｏｗ”レベルとなる。これにより垂直信号線ＶＬが画素電源配線ＶＤＤＣＥＬＬと接続され、垂直信号線ＶＬに電源電圧ＡＶＤＤが供給される。これにより、垂直信号線ＶＬとＦＤ部は容量１３３で容量結合されているため、カップリングによりＦＤ部１２４の電位はΔＶ１上昇する。
　時刻ｔ５において、φＮＳＷ＿Ｈが“Ｈｉｇｈ”レベルになる。これにより電源電圧ＡＶＤＤと画素の画素電源配線ＶＤＤＣＥＬＬが切断されるが、φＬＯＡＤＣＥＬＬは“Ｌｏｗ”レベルであり電流を流さない設定となっているため、画素電源配線ＶＤＤＣＥＬＬと垂直信号線ＶＬの電位は電源電圧ＡＶＤＤに保持される。
　時刻ｔ６において、φＮＦＤ２が“Ｌｏｗ”レベルとなり、垂直信号線ＶＬに電源電圧ＡＶＤＤよりも高い電圧ＰＢＩＡＳ＿Ｈが伝達される。また、Ｐｃｈトランジスタ１２９がオン状態となっているため、電圧ＰＢＩＡＳ＿Ｈは、画素電源配線ＶＤＤＣＥＬＬにも伝達される。
　このとき、垂直信号線ＶＬの電圧と画素電源配線ＶＤＤＣＥＬＬの電圧が電源電圧ＡＶＤＤから高い電圧ＰＢＩＡＳ＿Ｈへ上昇するが、画素アレイ部１０２の上部及び下部から同時に上昇する電圧が供給されるため、垂直信号線ＶＬと画素電源配線ＶＤＤＣＥＬＬとの間にある容量１３５は両電極が同じように電位変動を行うため、容量１３５による応答遅延がほぼなくなる。
　これにより垂直信号線ＶＬと画素電源配線ＶＤＤＣＥＬＬの各電圧を電源電圧ＡＶＤＤから高い電圧ＰＢＩＡＳ＿Ｈに上げる時間の短縮が可能となり、さらに容量１３５にチャージされる電荷量が減少することから、高電圧発生回路１１０の負荷が低減し、駆動力を抑制することが可能となる。
　このとき、垂直信号線ＶＬとＦＤ部は容量１３３で容量結合されているため、カップリングによりＦＤ部１２４の電位はΔＶ２上昇する。さらに、画素電源配線ＶＤＤＣＥＬＬとＦＤ部は容量１３４で容量結合されているため、カップリングによりＦＤ部１２４の電位はΔＶ３上昇する。これにより、電源電圧ＡＶＤＤが低消費電力で低下しても、高電圧発生回路１１０で発生する高い電圧ＰＢＩＡＳ＿Ｈは一定であるため、高い電圧ＰＢＩＡＳ＿Ｈによりフォトダイオード１２０の電荷転送時におけるＦＤ部電位が維持でき、フォトダイオード１２０の飽和出力の確保を可能とする。
　また、増幅トランジスタには一定電流は流れないため、高電圧発生回路１１０は垂直信号線ＶＬと画素電源配線ＶＤＤＣＥＬＬに電源電圧ＡＶＤＤから高い電圧ＰＢＩＡＳ＿Ｈに変化させるだけの電荷をチャージする駆動力があればよいこととなり、高電圧発生回路１１０に対する負荷が軽減する。
　時刻ｔ７において、φＴＲが“Ｈｉｇｈ”レベルとなり、転送トランジスタ１２１はオンし、フォトダイオード１２０から信号電荷がＦＤ部１２４へ転送される。このとき、ＦＤ部１２４の電位がカップリングによりΔＶ１＋ΔＶ２＋ΔＶ３上昇されているため、フォトダイオードの信号電荷はＦＤ部へ転送されやすくなっている。
　時刻ｔ８において、φＴＲが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルとなり、転送トランジスタ１２１はオフされる。
　時刻ｔ９において、φＮＦＤ２が“Ｈｉｇｈ”レベルとなり、Ｐｃｈトランジスタ１３０がオフし、垂直信号線ＶＬに高い電圧ＰＢＩＡＳ＿Ｈの電位が供給されなくなる。
　時刻ｔ１０において、φＮＳＷ＿Ｈが“Ｌｏｗ”レベルとなり、Ｐｃｈトランジスタ１２５がオンし、画素電源配線ＶＤＤＣＥＬＬに電源電圧ＡＶＤＤが供給される。なお、Ｐｃｈトランジスタ１２５があることにより、高電圧発生回路１１０から生成される高い電圧ＰＢＩＡＳ＿Ｈと電源電圧ＡＶＤＤが短絡することを防止している。これにより、高電圧発生回路１１０から電源電圧ＡＶＤＤの方向に電流が流れ、電源電圧ＰＢＩＡＳ＿Ｈの電位が低下することを抑制している。
　時刻ｔ１１において、φＮＦＤ１が“Ｈｉｇｈ”レベルとなり、Ｐｃｈトランジスタ１２９がオフし、画素電源配線ＶＤＤＣＥＬＬと垂直信号線ＶＬとの接続を切り離す。
　時刻ｔ１２において、φＬＯＡＤＣＥＬＬが“Ｈｉｇｈ”レベルとなり、増幅トランジスタ１２３に一定電流を流す。これにより、増幅トランジスタ１２３と定電流源トランジスタ１２８によりソースフォロワを形成し、垂直信号線ＶＬは増幅トランジスタ１２３のゲート電極の電位レベルに応じた電位レベルになる。
　時刻ｔ１３において、φＳＯが“Ｈｉｇｈ”レベルとなりカラム読出し回路１０６に接続されるＯＵＴＰＵＴに垂直信号線ＶＬの電位が伝達する。なお、信号電荷の転送時の垂直信号線ＶＬの電源電圧ＡＶＤＤを超える高い電圧ＰＢＩＡＳ＿Ｈがカラム読出し回路１０６に伝播すると、電位変動起因のノイズが発生する。このため、φＳＯを制御することによりカラム読出し回路１０６に電荷転送時の垂直信号線ＶＬの電位変動を伝播させず、ノイズ発生を抑制する。
　時刻ｔ１４において、φＬＯＡＤＣＥＬＬが“Ｌｏｗ”レベルとなり、増幅トランジスタ１２３に電流が流れなくなる。
　時刻ｔ１５において、φＮＳＷ＿Ｈが“Ｈｉｇｈ”レベルとなり、画素電源配線ＶＤＤＣＥＬＬへの電源電圧ＡＶＤＤの供給は遮断され、φＳＷ＿Ｌが“Ｈｉｇｈ”レベルとなり、画素電源配線ＶＤＤＣＥＬＬの電位は画素の非選択電圧ＰＢＩＡＳ＿Ｌとなる。このとき、垂直信号線ＶＬの電位も増幅トランジスタ１２３を介して低下する。
　時刻ｔ１６において、φＲＳが“Ｈｉｇｈ”レベルとなり、リセットトランジスタ１２２がオンとなり、ＦＤ部に画素電源配線ＶＤＤＣＥＬＬの画素非選択電圧ＰＢＩＡＳ＿Ｌが印加される。
　時刻ｔ１７において、φＲＳが“Ｌｏｗ”レベルとなり、リセットトランジスタ１２２がオフされる。これにより、ＦＤ部に非選択電圧ＰＢＩＡＳ＿Ｌが印加され、増幅トランジスタ１２３がオフされる。
　時刻ｔ１８において、φＮＳＷ＿Ｈが“Ｌｏｗ”レベルとなり、φＳＷ＿Ｈが“Ｌｏｗ”レベルとなることで、画素電源配線ＶＤＤＣＥＬＬには電源電圧ＡＶＤＤが供給される。
　以上、説明したように第１の実施形態によれば、フォトダイオード１２０からＦＤ部１２４への信号電荷の転送時にＰｃｈトランジスタ１２９、１３０をオンにすることで、垂直信号線ＶＬと画素電源配線ＶＤＤＣＥＬＬの電位を電源電圧よりも高い電圧ＰＢＩＡＳ＿Ｈに印加し、垂直信号線ＶＬと画素電源配線ＶＤＤＣＥＬＬの各々と容量結合されているＦＤ部１２４の電位を上昇させることができる。
　また、垂直信号線ＶＬの電位を一度電源電圧ＡＶＤＤに上昇させてから(時刻ｔ４)、ＰＢＩＡＳ＿Ｈに上昇させる（時刻ｔ６）ことで、高電圧発生回路１１０に対する消費電荷量を低減することができ、負荷を軽くすることが可能となり、高電圧発生回路１１０の駆動力を低減させて、回路面積の縮小を図ることができる。
　また、高電圧発生回路１１０で発生される高い電圧ＰＢＩＡＳ＿Ｈは転送トランジスタ１２１のゲート電極の制御パルスφＴＲの“Ｈｉｇｈ”レベルの電圧として使用することも可能である。ここで、フォトダイオード１２０からの信号電荷の転送のしやすさは、転送トランジスタのチャネル部の電位とＦＤ部の電位の大小関係に依存する。そのため、高い電圧ＰＢＩＡＳ＿Ｈを転送トランジスタのゲート電極とＦＤ部の電位上昇に用いることで、ＰＢＩＡＳ＿Ｈの電圧がばらついても、転送トランジスタのチャネル部の電位とＦＤ部の電位は同じ方向にばらつくため、大小関係を保持しやすくなり、信号電荷の転送できるＰＢＩＡＳ＿Ｈの電圧レベル範囲を広げることが可能となる。
　このため、より大きな飽和出力を得ることが可能となり、電源電圧ＡＶＤＤが低下してもＦＤ部の電位はＢＩＡＳ＿Ｈを制御することでコントロールが可能となるため、低消費電力と大きな飽和出力の両立が可能となる。
　なお、第１の実施形態で述べた固体撮像装置及びその駆動方法は、画素の構造に依らず有効であり、例えば、裏面照射型、積層型などのセンサにも使用可能である。
　（第２の実施形態）
　以下、第２の実施形態に係る撮影装置について、図面を参照しながら説明する。なお、本実施形態は、前述の第１の実施形態の（各変形例を含む）固体撮像装置を、例えば、動画撮影可能なビデオカメラや静止画撮影用のデジタルスチルカメラに内蔵されるカメラ等の撮影装置に適用したものである。
　図４は、本実施形態の撮影装置の構成を示すブロック図である。
　図４に示すように、撮影装置１４０は、固体撮像装置１４１と、固体撮像装置１４１に被写体からの入射光を導く撮像光学系１４２と、固体撮像装置１４１からの出力信号を処理する信号処理部１４３と、固体撮像装置１４１を駆動する駆動回路１４４と、駆動回路１４４を制御するシステム制御部１４５とを備えている。
　ここで、図４に示す撮影装置１４０において、固体撮像装置１４１として、前述の第１の実施形態（各変形例を含む）の固体撮像装置が使用される。
　また、駆動回路１４４は、システム制御部１４５から駆動モードに応じた制御信号を受け、固体撮像装置１４１に駆動モード信号を供給する。駆動モード信号を供給された固体撮像装置１４１においては、タイミング発生回路（図１のＴＧ１０８）が、駆動モード信号に対応した駆動パルスを発生して、固体撮像装置１４１内の各ブロックに供給する。
　また、信号処理部１４３は、固体撮像装置１４１から出力された画像信号を受けて、当該画像信号に対して各種の信号処理を行う。
　以上のように、ビデオカメラやデジタルスチルカメラなどに用いられる本実施形態の撮影装置においては、前述の第１の実施形態（各変形例を含む）の固体撮像装置が用いられているため、消費電力を抑制し、高ダイナミックレンジによる撮像画像の画質をより向上させることができる。
　以上、本発明の態様に係る固体撮像装置、及び撮影装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の一つまたは複数の態様の範囲内に含まれてもよい。
　本発明は、固体撮像装置、固体撮像装置の駆動方法、及び、固体撮像装置を撮像デバイスとして用いた撮影装置に関し、例えばビデオカメラやデジタルカメラ等に好適である。
１００　固体撮像装置
１０１　画素セル（単位セル）
１０２　画素アレイ部
１０３　ドライバ回路
１０４　垂直走査回路
１０５　定電流源回路
１０６　カラム読出し回路
１０７　水平走査回路
１０８　タイミング発生回路
１０９　電源制御回路
１１０　高電圧発生回路
１１１　低電圧発生回路
１１２　ＰＡＤ
１２０　フォトダイオード
１２１　転送トランジスタ
１２２　リセットトランジスタ
１２３　増幅トランジスタ
１２４　フローティングディフュージョン部
１２５、１２９、１３０、１３２　Ｐｃｈトランジスタ
１２６、１２７、１３１　Ｎｃｈトランジスタ
１２８　定電流源トランジスタ
１３３、１３４、１３５　容量
１４０　撮影装置
１４１　固体撮像装置
１４２　撮像光学系
１４３　信号処理部
１４４　駆動回路
１４５　システム制御部
ＶＬ　垂直信号線
ＶＤＤＣＥＬＬ　画素電源配線

Claims (9)

  1. 　各々が、光電変換素子と、当該光電変換素子によって光電変換された信号電荷をフローティングディフュージョンに転送する転送トランジスタと、前記フローティングディフュージョンをリセットするリセットトランジスタと、前記信号電荷量に応じた増幅信号を出力する増幅トランジスタと、を有する複数の画素セルが行列状に配置されてなる画素アレイ部と、
    　前記増幅トランジスタのソース電極に接続され、前記増幅トランジスタの出力を受ける垂直信号線と、
    　前記増幅トランジスタのドレイン電極に接続された画素電源配線と、
    　前記垂直信号線に第１の電位を供給するための第１の制御トランジスタと、
    　前記垂直信号線に前記第１の電位よりも高い第２の電位を供給するための第２の制御トランジスタと、
    　前記画素電源配線に前記第２の電位を供給するための第３の制御トランジスタと、を備え、
    　前記転送トランジスタがオンして前記信号電荷を前記フローティングディフュージョンに転送する期間、前記第２の制御トランジスタと第３の制御トランジスタがオンして、前記垂直信号線と前記画素電源配線に前記第２の電位が印加される
    　固体撮像装置。
  2. 　請求項１に記載の固体撮像装置は、さらに、
    　前記垂直信号線上に設けられ、前記増幅トランジスタと共にソースフォロワを形成する定電流源トランジスタと、
    　前記垂直信号線と定電流源トランジスタとの間の導通と非導通とを制御する第４の制御トランジスタと、を備え、
    　少なくとも前記第２の制御トランジスタと前記第３の制御トランジスタがオンしている期間、前記第４の制御トランジスタはオフしている
    　固体撮像装置。
  3. 　請求項１又は２に記載の固体撮像装置において、
    　前記第３の制御トランジスタは前記垂直信号線と前記画素電源配線との間の導通と非導通とを制御し、
    　前記画素電源配線は、前記第２の制御トランジスタと前記第３のトランジスタとを介して、前記第２の電位が供給される
    　固体撮像装置。
  4. 　請求項１～３のうちのいずれか１項に記載の固体撮像装置において、
    　前記画素アレイ部に配置された前記垂直信号線を構成する第１のメタル配線と、前記画素電源配線を構成する第２のメタル配線とは、並行してレイアウトされている
    　固体撮像装置。
  5. 　請求項１～４のうちのいずれか１項に記載の固体撮像装置は、さらに、
    　前記画素アレイ部のカラムに対応する各垂直信号線に設けられ且つ当該各垂直信号線に読み出された前記信号電荷をアナログ形式からデジタル形式に変換するカラム読出し回路と、
    　前記垂直信号線と前記カラム読出し回路との間の導通と非導通とを制御する第５の制御トランジスタを備え、
    　少なくとも前記第２の制御トランジスタと前記第３の制御トランジスタがオンしている期間、前記第５の制御トランジスタはオフしている
    　固体撮像装置。
  6. 　請求項１～５のうちのいずれか１項に記載の固体撮像装置において、
    　前記転送トランジスタをオンするための制御電位として前記第２の電位を用いる
    　固体撮像装置。
  7. 　請求項１～６のうちのいずれか１項に記載の固体撮像装置において、
    　前記垂直信号線に定電流を供給する前記定電流源トランジスタと、前記垂直信号線に前記第１の電位を供給するための前記第１の制御トランジスタと、前記垂直信号線に前記第２の電位を供給するための前記第２の制御トランジスタと、前記画素電源配線に前記第２の電位を供給する前記第３の制御トランジスタとが、前記画素アレイ部に対して上下に配置されている
    　固体撮像装置。
  8. 　各々が、光電変換素子と、当該光電変換素子によって光電変換された信号電荷をフローティングディフュージョンに転送する転送トランジスタと、前記フローティングディフュージョンをリセットするリセットトランジスタと、前記信号電荷量に応じた増幅信号を出力する増幅トランジスタと、を有する複数の画素セルが行列状に配置されてなる画素アレイ部と、
    　前記増幅トランジスタのソース電極に接続され、前記増幅トランジスタの出力を受ける垂直信号線と、
    　前記増幅トランジスタのドレイン電極に接続された画素電源配線と、
    　前記垂直信号線に第１の電位を供給するための第１の制御トランジスタと、
    　前記垂直信号線に前記第１の電位よりも高い第２の電位を供給するための第２の制御トランジスタと、
    　前記画素電源配線に前記第２の電位を供給する第３の制御トランジスタと、を備える固体撮像装置の駆動方法であって、
    　前記転送トランジスタがオンして前記信号電荷を前記フローティングディフュージョンに転送する期間、前記第２の制御トランジスタと第３の制御トランジスタがオンして、前記垂直信号線と前記画素電源配線に前記第２の電位が印加される
    　固体撮像装置の駆動方法。
  9. 　被写体を撮像する、請求項１～７のうちのいずれか１項に記載の固体撮像装置と、
    　前記固体撮像装置に前記被写体から入射光を導く撮像光学系と、
    　前記固体撮像装置からの出力信号を処理する信号処理部と、を備える
    　撮影装置。
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