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WO2013161661A1 - マトリクス基板及び表示装置 - Google Patents

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WO2013161661A1
WO2013161661A1 PCT/JP2013/061474 JP2013061474W WO2013161661A1 WO 2013161661 A1 WO2013161661 A1 WO 2013161661A1 JP 2013061474 W JP2013061474 W JP 2013061474W WO 2013161661 A1 WO2013161661 A1 WO 2013161661A1
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WO
WIPO (PCT)
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wiring
line
lead
gate
region
Prior art date
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Ceased
Application number
PCT/JP2013/061474
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English (en)
French (fr)
Inventor
宮本政和
藤原敏昭
吉川和広
浅井芳啓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to US14/390,077 priority Critical patent/US20150077317A1/en
Priority to CN201380020643.6A priority patent/CN104246860B/zh
Publication of WO2013161661A1 publication Critical patent/WO2013161661A1/ja
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    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix

Definitions

  • the present invention relates to a technique for a matrix substrate having a pixel region in which a plurality of pixels are arranged in a matrix.
  • flat display devices such as liquid crystal display devices have been widely used as display units for electrical products such as computers and televisions.
  • Such a display device generally includes a display region in which a large number of pixels are arranged in a matrix, and a plurality of wirings for sending signals to the pixels are provided.
  • the plurality of wirings are formed in the display area of the substrate, are drawn out of the display area, and are connected to the input terminals.
  • the input terminal is often arranged on one side of the substrate.
  • the lead line connecting the input terminal and the plurality of wirings in the display area is a wiring in the display area from the side opposite to the side where the input terminal is arranged by wrapping around the left and right of the display area from one side surface side.
  • the length of the leader line that runs from the terminal to the left of the display area differs from the length of the leader line that runs from the terminal to the right of the display area, particularly at the edge of the display area.
  • the delay of the signal input to the right lead line routed via the right side of the display area and the left lead line routed via the left side of the display area are input.
  • the signal delay is different. Therefore, when the display area wiring connected to the right lead line and the display area wiring connected to the left lead line are adjacent to each other, the voltage supplied to each pixel via each of these adjacent wirings Will differ between wirings. As a result, it was found that streaky unevenness along the wiring occurred.
  • the present invention provides a matrix substrate or a display device having a configuration capable of suppressing the occurrence of unevenness even when lead lines are arranged around the left and right of the display area from the terminal area. With the goal.
  • the matrix substrate is A pixel region in which a plurality of pixels are arranged in a matrix; A first wiring connected to pixels arranged in one direction in the pixel region; A second wiring connected to pixels arranged in a direction different from the one direction; A single-element region outside the pixel region and provided with a terminal for inputting a signal to the first wiring or the second wiring; A lead-out line that extends around the pixel area from one side where the terminal area is provided and is led out to the opposite side and connected from the opposite side to the first wiring or the second wiring; The lead line extends from the one side surface to the left side of the pixel region and is led out to the opposite side, and from the one side surface to the right side of the pixel region to the opposite side. Including a right lead line to be drawn out, The left lead line and the right lead line are led to a predetermined gathering area on the opposite side, and are connected to the first wiring or the second wiring through the gathering area.
  • both the left lead line and the right lead line are connected to the wiring in the pixel area after passing through the gathering area. Therefore, the length of the counterclockwise path from the terminal on one side where the terminal area is provided to the left of the pixel area, through the gathering area to the wiring of the display area, and from the terminal on one side to the pixel area The difference in the length of the clockwise route that goes around the right side, passes through the gathering area, and reaches the wiring in the display area does not increase. As a result, a signal delay difference based on a wiring resistance difference between the left lead line and the right lead line can also be suppressed. As a result, it is possible to suppress the occurrence of unevenness when a voltage is applied to the wiring via the right and left lead lines.
  • the collective region may be disposed on the opposite side of the pixel region at a position where the distance from the right end of the pixel region and the distance from the left end of the pixel region are substantially equal.
  • the length of the gathering region from the one side surface side of the left lead line to the gathering region is substantially equal to the length from the one side surface side of the right lead line to the gathering region. It may be provided in the position. Thereby, the difference in signal delay based on the wiring resistance difference between the left lead line and the right lead line can be further suppressed.
  • the distances can be regarded as equal in addition to the case where the distances between the two are exactly the same. Is also included. For example, even if there is a difference between the two distances, the distance can be considered equal even if the difference is within a range that can be regarded as an error, or if the difference in signal delay due to the difference does not affect the display image. it can.
  • the matrix substrate is A pixel region in which a plurality of pixels are arranged in a matrix; A first wiring connected to pixels arranged in one direction in the pixel region; A second wiring connected to pixels arranged in a direction different from the one direction; A terminal region provided outside the pixel region and provided with a terminal for inputting a signal to the first wiring or the second wiring; A terminal-side lead wire that is led out from one side surface provided with the terminal region and connected to the first wiring or the second wiring from the one side surface of the display region; A lateral lead-out line led out from the one side surface and connected to the first wiring or the second wiring from the left or right side of the pixel region; At least one of the terminal-side lead line and the lateral lead-out line includes a plurality of wirings, and at least a part of the plurality of wirings has two adjacent wirings in different layers with an insulating film therebetween. It is formed.
  • the spacing between adjacent lead lines becomes narrow, and it may be difficult to arrange a large number of lead lines.
  • a large number of lead lines can be concentrated and arranged.
  • the matrix substrate is A lead-out line that extends around the pixel region from the one side surface and is led out to the opposite side and connected from the opposite side to the first wiring or the second wiring;
  • the lead line includes a left lead line that wraps around the left side of the pixel region and is pulled out to the opposite side, and a right lead line that wraps around the right side of the pixel region and is pulled out to the opposite side,
  • At least one of the left lead line, the right lead line, the terminal lead line, and the lateral lead line includes a plurality of wirings, and two wirings adjacent to each other in at least a part of the plurality of wirings Can be formed in different layers with an insulating film interposed therebetween.
  • each of the terminal-side lead line and the lateral lead-out line includes a plurality of wirings, and in at least a part of the plurality of wirings, two adjacent wirings are different layers with an insulating film interposed therebetween. It can be set as the aspect formed.
  • the terminal region is outside the opposing region where the counter substrate provided facing the matrix substrate is provided, Of the two adjacent wirings formed in the different layers in the facing region, the wiring formed in one layer is moved to the other layer and then pulled out to the outside of the facing region. Can do.
  • the wiring is drawn out from the inside to the outside of the opposing region. Outside the opposing region, the wiring is easily affected by the outside, but with the above configuration, the wiring can be formed in a layer that has less influence on the wiring and drawn out to the outside of the opposing region.
  • two adjacent wirings formed in the different layers may be formed in positions that do not overlap in the thickness direction of the layers. Thereby, the influence which two adjacent wiring mutually has can be reduced.
  • a display device including the matrix substrate is also included in the embodiment of the present invention.
  • a liquid crystal display device including the matrix substrate and a counter substrate facing the matrix substrate with a liquid crystal layer interposed therebetween is also an embodiment of the present invention.
  • the embodiment of the present invention it is possible to suppress the occurrence of unevenness even in the case where the lead lines are arranged around the left and right of the pixel area from the terminal area in the matrix substrate.
  • FIG. 1 is a diagram showing a configuration example of a liquid crystal display device according to Embodiment 1 of the present invention.
  • FIG. 2 is a diagram illustrating a configuration example of a circuit for driving each pixel of the liquid crystal panel.
  • FIG. 3 is a diagram illustrating a configuration example of wiring on the active matrix substrate.
  • FIG. 4 is a diagram illustrating an arrangement example in the case where the lead lines that wrap around the left and right of the display area are connected to the data wiring without passing through the gathering area.
  • FIG. 5 is a diagram illustrating a wiring example of the matrix substrate in the second embodiment.
  • FIG. 6 is a diagram illustrating a wiring example of the matrix substrate in the third embodiment.
  • FIG. 7 is a diagram illustrating a wiring example of the matrix substrate in the fourth embodiment.
  • FIG. 1 is a diagram showing a configuration example of a liquid crystal display device according to Embodiment 1 of the present invention.
  • FIG. 2 is a diagram illustrating a configuration example of a circuit for
  • FIG. 8 is a view of a configuration example of a plurality of wirings formed in different layers as viewed from the thickness direction of the layers.
  • 9A to 9C are cross-sectional views taken along the line XX of FIG.
  • FIG. 10 is a view of a modification example of the configuration of the switching unit as seen from the thickness direction of the layers.
  • 11 is a cross-sectional view taken along line XI-XI in FIG.
  • FIG. 1 is a diagram illustrating a liquid crystal display device according to Embodiment 1 of the present invention.
  • 1A is a front view of the liquid crystal display device
  • FIG. 1B is a cross-sectional view of the liquid crystal display device taken along the cutting line AA ′ shown in FIG.
  • the liquid crystal display device 1 includes a liquid crystal panel 2 as a display unit for displaying information, a backlight device 3 as a backlight unit, a liquid crystal panel 2 and a backlight device. 3 is provided.
  • the housing 4 is formed of a resin or metal frame, and stores the liquid crystal panel 2 and the backlight device 3 with the side wall 41 interposed therebetween.
  • the liquid crystal panel 2 displays information using illumination light from the backlight device 3, and the liquid crystal panel 2 and the backlight device 3 are transmissive liquid crystal display devices 1. Are integrated.
  • the liquid crystal display device shown in FIG. 1 can be used for a portable terminal device such as a mobile phone, a smartphone, an electronic book, a portable game machine, or a PDA.
  • a portable terminal device such as a mobile phone, a smartphone, an electronic book, a portable game machine, or a PDA.
  • the display device of the present invention is not limited to a portable terminal device, but can be widely applied to stationary display devices such as a television, electronic devices such as a fax machine and a digital camera.
  • the liquid crystal panel 2 includes a liquid crystal layer and an active matrix substrate 21 (TFT array substrate) and a counter substrate 22 as a pair of substrates sandwiching the liquid crystal layer.
  • TFT array substrate an active matrix substrate 21
  • a counter substrate 22 as a pair of substrates sandwiching the liquid crystal layer.
  • a pixel electrode, a thin film transistor (TFT), or the like is formed between the liquid crystal layer according to a plurality of pixels included in the display surface of the liquid crystal panel 2.
  • a color filter, a common electrode, and the like are formed on the counter substrate 22 between the liquid crystal layer (not shown).
  • an upper polarizing plate 24 and a lower polarizing plate 25 that are arranged in a crossed Nicol are arranged.
  • a 1 ⁇ 4 ⁇ plate quarter wavelength plate
  • the active matrix substrate 21 has a frame portion 211 protruding from the counter substrate 22, that is, a non-opposing region that is not covered by the counter substrate 22.
  • a flexible wiring (FPC: flexible printed circuit) substrate 23 is provided on the frame portion 211.
  • the FPC board 23 is a flexible board that connects a driver (not shown) provided in the frame portion 211 and a control circuit (not shown) that controls the driver.
  • the driver controls the driving of the liquid crystal panel 2 and operates the liquid crystal layer in units of pixels, thereby driving the display surface in units of pixels and displaying a desired image on the display surface.
  • a normally black mode for example, is used. That is, the liquid crystal panel 2 of the present embodiment is configured such that when no voltage is applied to the liquid crystal layer, black display is performed and the transmittance in the liquid crystal layer increases according to the applied voltage. Has been.
  • the backlight device 3 includes a light guide plate 31, a first prism sheet 32 and a second prism sheet 33, a reflector plate 34, an FPC board 35 and an LED 36.
  • the light guide plate 31 causes light from the LED 36 to enter the light incident surface 311 provided on the side surface of the light guide plate 31, and reflects the incident light in multiple directions by the light reflecting surface of the light guide plate 31. Light is emitted from the light exit surface to the liquid crystal panel 2 as uniform light.
  • the first prism sheet 32 and the second prism sheet 33 improve the luminance of the light emitted from the light guide plate 31, and are provided on the upper surface of the light guide plate 31.
  • the reflection plate 34 reflects the light from the LED 36 toward the liquid crystal panel 2 and is provided on the lower surface of the light guide plate 31.
  • the light guide plate 31 is shown to have a uniform thickness. However, the thickness may be reduced along the width direction from the light incident surface 311 side. The thickness may be increased from the 311 side along the width direction.
  • the LEDs 36 as the light source components are arranged on the LED arrangement portion 351 of the FPC board 35 in a line on the light incident surface 311 side.
  • the LED 36 is supplied with electric power through a wiring forming a power supply line in the FPC board 35, and is thereby turned on.
  • the LED 36 is a surface-mounted LED, but may be a dip-type LED.
  • the configuration of the liquid crystal display device is not limited to the above example.
  • the light from the LED 36 and the light guide plate 31 can be applied by applying a paint having a high light reflectance such as silver or white on the bottom surface of the housing 4 facing the light guide plate 31 and the LED 36. The light may be reflected.
  • FIG. 1 for convenience of explanation, a case where three LEDs 36 are arranged in the LED arrangement portion 351 is illustrated, but only one LED 36 is arranged according to the use of the liquid crystal display device 1. There may be provided, or a plurality of them may be provided.
  • FIG. 2 is a diagram illustrating a configuration example of a circuit for driving each pixel of the liquid crystal panel illustrated in FIG.
  • the liquid crystal panel 2 includes a gate wiring G1 to GN (N is an integer equal to or greater than 2) provided in each row of the pixels P arranged in a matrix in the display area A (an example of the pixel area).
  • the source lines S1 to SM M is an integer of 2 or more, hereinafter collectively referred to as “S”) provided for each column of the pixels P.
  • the gate line G and the source line S are provided in a direction crossing each other, and a pixel P is provided corresponding to each intersection of the gate line G and the source line S.
  • the gate line G is provided along the horizontal direction of the display screen, and the source line S is provided along a direction (vertical direction) perpendicular to the gate line G.
  • the gate line G is an example of a first line connected to pixels arranged in one direction in the pixel region, and the source line S is a second line connected to pixels arranged in a direction different from the one direction. It is an example of wiring.
  • auxiliary capacitance lines C1 to CN N is an integer of 2 or more, hereinafter collectively referred to as “C”) are provided in parallel with the gate line G.
  • the driver 17 is an integrated drive circuit in which a source driver and a gate driver are integrally formed.
  • the driver 17 is a drive circuit that drives a plurality of pixels P provided in the liquid crystal panel 2 in units of pixels.
  • a plurality of source lines S and a plurality of gate lines G are connected to the driver 17.
  • a region of the pixel P is formed corresponding to each region partitioned in a matrix by the source wiring S and the gate wiring G.
  • the plurality of pixels P may include red, green, and blue pixels P.
  • three pixels arranged continuously along the source wiring S can be red, green, and blue pixels, and these three pixels can be used as one pixel unit.
  • the long side of the rectangular pixel electrode in one pixel is the direction in which the source line S extends (vertical stripe pixel).
  • the gate driver included in the driver 17 Based on the instruction signal (gate signal G-Dr) from the control unit 16, the gate driver included in the driver 17 sequentially applies the gate voltage for turning on the gate of the corresponding switching element 19 to the gate wiring G. Apply.
  • the source driver included in the driver 17 corresponds to the gradation signal (gradation voltage) corresponding to the luminance (gradation) of the display image based on the instruction signal (source signal S-Dr) from the control unit 16.
  • the gate line G is an example of a scanning line
  • the gate signal is an example of a scanning signal.
  • Each pixel P is connected to a gate wiring G and a source wiring S.
  • a gate voltage is applied to these gate lines G (a gate signal is input), and pixels for one row connected to each gate line are selected.
  • a source voltage (gradation voltage) is applied to the selected pixel via a source wiring (a gradation signal is input).
  • a switching element 19 is provided for each pixel P.
  • the switching element 19 can be composed of, for example, a thin film transistor (TFT).
  • TFT thin film transistor
  • Each gate line G is connected to the gate of the switching element 19.
  • the source of the switching element 19 is connected to each source line S.
  • a pixel electrode 20 provided for each pixel P is connected to the drain of each switching element 19.
  • the common electrode 21 is provided so as to face the pixel electrode 20 with the liquid crystal layer of the liquid crystal panel 2 interposed therebetween.
  • the auxiliary capacitor Cs is connected between the drain and the auxiliary capacitor line C.
  • a common voltage V_TFTCOM is applied to the auxiliary capacitance line C.
  • the gate of the switching element 19 is turned on, and the source voltage is applied to the pixel electrode 20 so that the pixel electrode The voltage of 20 changes, and the liquid crystal capacitance formed by the common electrode 21 and the pixel electrode 20 sandwiching the liquid crystal layer is charged.
  • the control unit 16 includes a control circuit that controls the driver 17 based on the reference clock signal CK and the video signal Data input from the outside.
  • the control unit 16 preferably includes a frame memory configured to be able to store display data in units of frames included in the video signal.
  • the control unit 16 can perform predetermined arithmetic processing on the display data sequentially stored in the frame memory at high speed.
  • the control unit 16 can be mounted using, for example, one or more ASICs (Application Specific Integrated Circuit).
  • the control unit 16 may be formed by a plurality of chips or circuits, or may be formed by one integrated circuit.
  • the source lines S1 to SM are drawn from the display area by the source lead lines iS1 to iSM and connected to the terminal of the driver 17.
  • the gate lines G1 to GN are drawn from the display area by the gate lead lines iG1 to iGN and connected to the terminal of the driver 17.
  • some G1, G3,... are drawn from the right side of the display area, and the remaining G2,.
  • the plurality of gate lines G are arranged such that lines drawn to the right and lines drawn to the left are alternately arranged.
  • the other end of the source line S that is not connected to the driver 17 is connected to the lead lines kS1, kS2, and kS3, which are data inspection lines, via inspection transistors t1, t2, t3, t4,. , KS4,...
  • the source line S is drawn out from the side opposite to the driver 17 mounting region by a lead line, and is connected to terminals xS1, xS2, xS3, xS4,.
  • Lead lines kS3 and kS4, which are data inspection lines connected to some of the source lines S1 to SM, are connected to a part S1, S2,...
  • the gate line G is connected to lead lines kG1, kG2, kG3,... KGN, which are gate inspection lines, via inspection transistors t21, t22, t23,. It is pulled out to certain terminals xG1, xG2, xG3,... XGN.
  • Lead lines kG1, kG3, which are gate inspection lines connected to some of the gate lines G1, GN, G1,..., Are led out from the left side of the display area to terminals xG1, xG3, which are left gate inspection signal input terminals.
  • the lead lines kG2, kGN, which are gate inspection lines connected to the remaining G2,... GN, are led out from the right side of the display area to the terminals xG2,.
  • the lead lines are alternately connected on the right side and the left side.
  • the inspection transistors t1 to t4 and t21 to t2n can be formed of TFTs.
  • the gates of the inspection transistors t1 to t4 and t21 to t2n are connected to the inspection transistor control signal line kT.
  • the inspection transistor control signal line kT is connected to a terminal xT which is an inspection transistor control signal input terminal.
  • a lead line is connected to one end and the other end of the source line in the display area, and the source line is drawn to a different terminal by each lead line.
  • Lead-out lines connected to the other end of the source wiring pass through peripheral portions on both sides of the display area and reach terminals provided on both sides. All of the lead lines on both sides are provided so as to pass through a predetermined region (collection region). Thereby, the difference in distance from the terminal of the lead line connected to each of the plurality of source lines arranged in the vicinity in the display region can be reduced. A detailed example of this lead line will be described later.
  • FIG. 3 is a diagram illustrating a configuration example of wiring on the active matrix substrate.
  • FIG. 3 shows an example of wiring when the circuit configuration shown in FIG. 2 is formed on a matrix substrate as an example.
  • a plurality of source lines S are formed in the source layer, and a plurality of gate lines G are formed in a gate layer which is another layer sandwiching the source layer and the insulating film.
  • the source line S forms a data bus line
  • the gate line G forms a gate bus line.
  • the wiring of the gate layer is represented by a solid line
  • the wiring of the source layer is represented by a broken line.
  • the point where the gate layer and the source layer are connected is represented by a black circle.
  • the gate wiring G is formed in the gate layer, a gate insulating film (not shown) is provided so as to cover the gate wiring G, and the source wiring S is formed on the gate insulating film, that is, in the source layer.
  • the portion covered with the counter substrate that is, the counter region includes the display region A
  • the portion not covered with the counter substrate includes the driver mounting region 17a and various signal input terminals.
  • the driver mounting area 17a is an area where the driver 17 shown in FIG. 2 is mounted.
  • the driver mounting area 17a may be connected to an FPC board on which a driver is mounted instead of the driver itself.
  • a terminal for inputting a signal to the wiring in the display area A is provided on at least one side surface outside the display area A and surrounding the display area A.
  • the terminal area is arranged on the side where the driver mounting area 17a is arranged.
  • the lead line connected to the terminal is connected to the wiring in the display area A from either side of the display area A.
  • the source lead lines iS1 to iSM are connected to the source line S from the driver mounting area side of the display area A.
  • a data signal (voltage) for driving each pixel is input (applied) to the source line S via the source lead line iS.
  • the source lead-out line iS is an example of a terminal-side lead-out line connected from one side surface where the terminal area of the display area A is provided to the display area wiring.
  • the lead lines kS1, kS2, kS3, and kS4 for data inspection signals are connected from the side opposite to the side where the drive signal of the source wiring S is input (that is, one side where the terminal region is provided). For example, a data inspection signal is input to the source wiring through these lead lines.
  • the lead lines for data inspection signals include first to fourth lead lines kS1, kS2, kS3, and kS4.
  • the first to fourth lead lines kS1, kS2, kS3, and kS4 are sequentially connected to four adjacent source lines S through first to fourth inspection transistors t1, t2, t3, and t4. . That is, the first to fourth lead lines kS1 to kS4 correspond to the first to fourth inspection transistors t1 to t4 connected corresponding to the four source lines formed in sequence, respectively. Connected.
  • Each of the first to fourth lead lines is connected to one of the four adjacent source wirings via an inspection transistor. As a result, different signals can be input to each of the four adjacent source lines through the first to fourth lead lines.
  • the gates of the inspection transistors t1 to t4 are connected to the control signal line kT of the inspection transistor. Therefore, the transistors t1 to t4 are turned on / off by a control signal input from the terminal xT to the control signal line kT. Thereby, the input of the inspection signal can be controlled.
  • the first to fourth lead lines kS1 to kS4 are all connected to the source lines (data lines) S after passing through the collective area D near the center of the side opposite to the data signal input side of the display area A. Arranged so that. Of the first to fourth lead lines kS1 to kS4, the first and second lead lines kS1 and kS2 are mounted on the display area A through the right side of the display area A from the right data inspection signal input terminal mxS. It goes around to the opposite side of the region 17a and reaches the source line S through the collective region D.
  • the third and fourth lead lines kS3 and kS4 pass from the left data inspection signal input terminal hxS through the left side of the display area A to the opposite side to the driver mounting area 17a of the display area A, and the gathering area The source wiring S is reached through D.
  • the lead lines routed through different sides of the display area A are detoured so as to extend inward in the display area.
  • the first and second lead lines kS1 and kS2 are an example of a right lead line that extends from the terminal area to the right side of the display area and is drawn to the opposite side.
  • the third and fourth lead lines kS3 and kS4 are examples of a left lead line that extends from the terminal area to the left side of the display area and is drawn to the opposite side.
  • first and second lead lines kS1 and kS2 and the third and fourth lead lines kS3 and kS4 each have a portion that is folded and wired 180 degrees in the assembly region D.
  • a first line extending along the side of the display area A and covering the arrangement range of the source line S is provided.
  • a fourth lead line portion is arranged. At positions close to the center of these first to fourth lead line portions, there are first and second lead line portions that wrap around from the right side and third and fourth lead lines that wrap around from the left side. , Each connected.
  • the lead lines kS1 to kS4 By arranging the lead lines kS1 to kS4 in this way, the difference in distance from the signal input terminal of the lead line corresponding to the adjacent data bus line is prevented from increasing in any part of the display area.
  • the difference in signal delay based on the difference can be prevented from becoming large.
  • FIG. 3 for example, in the four adjacent source lines S at the left end of the display area A, the distance from the input terminal xS2 on the right side of the second lead line kS2 to the inspection transistor t2, and the third lead line There is an effect that the difference from the distance from the input terminal xS3 on the left side of kS3 to the inspection transistor t3 becomes small.
  • This effect becomes more prominent by reducing the difference between the distance from the right terminal mxS to the collecting area D and the distance from the left terminal hxS to the collecting area D as much as possible. Due to the above effects, the signal delay of the source wiring connected to the inspection transistor t2 among the four adjacent source wirings S at the left end, and the signal of the source wiring connected to the adjacent source wiring, that is, the inspection transistor t3, are detected. The difference from the delay is reduced.
  • FIG. 4 is a diagram showing an arrangement example in the case where the lead lines that wrap around the left and right of the display area are connected to the source wiring S without passing through the gathering area.
  • the first and second lead line portions arranged in the non-display area on the left side of the display area A from the left terminal hxS extend along the side opposite to the signal input side of the display area A. It is connected directly to the extending part of the lead wire.
  • the third and fourth lead lines arranged in the non-display area on the right side of the display area A from the right terminal mxS are lead line portions extending along the side opposite to the signal input side of the display area A. Connected directly to. Therefore, the first to fourth lead lines kS1 to kS4 are connected to the data bus line (source wiring S) via the inspection transistors t1 to t4, respectively, without passing through the collective region D.
  • the difference in distance between the first to fourth lead lines connected to the four adjacent source wirings S is larger than that of the wiring shown in FIG. That is, the distance from the terminal mxS of the first and second lead lines kS1, kS2 to the inspection transistors t1, t2, and the distance from the terminal hxS of the third and fourth lead lines kS3, kS4 to the inspection transistors t3, t4.
  • the difference in distance increases.
  • the collective region D is displayed.
  • the area A is preferably set near the center of the side opposite to the driver mounting side.
  • the distance between these two lead lines is substantially equal not only when the distances are exactly the same, but also when the difference in distance is so small that the influence of the signal delay due to the distance difference on the display quality can be ignored. included.
  • the lead line iG is an example of a lateral lead line that is led out from the terminal area and connected to the wiring in the display area from the left or right side of the display area.
  • the lead lines iG are configured such that adjacent lines are formed in different layers.
  • the wiring formed in the source layer inside the facing region F is connected to the gate layer and extends from the facing region F to the non-facing region E in the gate layer. Formed.
  • the wiring formed in one layer can be connected to the other layer and then drawn out to the outside of the opposing region.
  • all the lead lines can be formed in one layer which is not easily affected by the outside, at the boundary and outside of the facing region E.
  • the source layer has fewer protective insulating film layers than the gate layer. Therefore, the portion of the source layer that is not covered by the counter substrate is susceptible to physical damage. Therefore, the lead line wired in the source layer in the portion covered with the counter substrate can be connected to the gate layer in the portion not covered with the counter substrate.
  • the lead line in the part which is not covered with the counter substrate can be further protected. Further, by providing a switching portion from the source layer to the gate layer in the portion covered with the counter substrate, it is possible to enhance the protection of the lead line at the boundary between the portion covered with the counter substrate and the outside.
  • adjacent lead lines are formed in a plurality of layers is not limited to the above example.
  • the lead lines may be formed in three or more layers.
  • adjacent wirings can be formed in a plurality of layers in either the leading line iS of the source wiring S or the leading line iG of the gate wiring G.
  • adjacent lead lines can be formed in a plurality of different layers.
  • horizontal stripe pixels may be used in order to reduce the driver or driver mounting cost.
  • the horizontal stripe pixel is a pixel in which the long side of the rectangular pixel electrode is the direction in which the gate bus line extends.
  • the number of gate bus lines (gate wiring G) is three times that of the case where vertical stripe pixels are used, while the number of data bus lines (source wiring S) is reduced to 1 /. It can be reduced to 3.
  • a source driver connected to a data bus line is more expensive than a gate driver connected to a gate bus line. Therefore, it is advantageous from the viewpoint of manufacturing cost if the number of source drivers used can be reduced.
  • the horizontal stripe pixel has a larger width in the horizontal direction than the vertical stripe pixel, and the vertical stripe at the time of inspection is easily visible.
  • the lead lines of the gate bus lines increases, the number of lead lines also increases. Therefore, in order to reduce the area occupied by the lead lines of the gate bus lines in the non-display areas on the left and right sides of the display area A, it is preferable to form the lead lines alternately between the gate layer and the source layer as in the above example.
  • the lead lines wired in the source layer can be connected to the gate layer in a portion not covered with the counter substrate from the viewpoint of protecting the wiring. .
  • the connecting portion is preferably formed in a portion not covered by the counter substrate, that is, in the counter area E.
  • connection portion from the source layer of the gate bus line to the gate layer is formed in the opposing region E, the wiring region of the lead line of the data bus line (source wiring S) is also narrowed. Therefore, the lead lines for the data bus lines can be formed alternately with the gate layers and the source layers. Further, it is preferable to form a connecting portion in the facing region E, like the lead line of the gate bus line.
  • the lead lines of the data bus line are alternately formed in the gate layer and the source layer, it is preferable to conduct a leak test of adjacent lead lines in the same layer in addition to a leak test of adjacent data bus lines. Therefore, it is possible to provide inspection signal lines to which different inspection signals can be input, respectively, for the four adjacent data bus lines.
  • the first to fourth lead lines kS1 to kS4 are provided so that signals can be independently input to four adjacent data bus lines. This is an example in which the lead lines of the source wiring S are four lines.
  • the data signal input side of the display area is dense with gate bus line lead lines, data bus line lead lines, and common transitions, making it difficult to secure an area for placing inspection TFTs.
  • the common transition B that is a connection portion with the counter electrode of the counter substrate is arranged on the data signal input side of the display area A. Therefore, the inspection transistors t1 to t4 connected to the data bus line are arranged on the side opposite to the data signal input side. At this time, for example, it is preferable that two lead lines for data inspection signals are bypassed from the left and right sides of the display area and connected to the inspection transistor via the collection area.
  • FIG. 5 is a diagram illustrating a wiring example of the matrix substrate in the second embodiment.
  • the lead lines kS1, kS2, kS3, kS4, kS5, kS6 for data inspection signals are connected to the transistor t1. , T2, t3, t4, t5, t6.
  • a data inspection signal is input to the source wiring through these lead lines.
  • the lead lines for data inspection signals include first to sixth lead lines kS1 to kS6.
  • the first to sixth lead lines kS1 to kS6 are sequentially connected to six adjacent source lines S via first to sixth inspection transistors t1 to t6. That is, the first to sixth lead lines kS1 to kS6 correspond to the first to sixth transistors t1 to t6 connected corresponding to the six source lines formed in order, respectively. Connected.
  • Each of the first to sixth lead lines is connected to one of the six adjacent source lines via a transistor. As a result, different signals can be input to each of the six adjacent source lines through the first to sixth lead lines.
  • All of the first to sixth lead lines kS1 to kS6 are arranged so as to be connected to the source lines S after passing through the collective region D near the center of the side opposite to the data signal input side of the display region A. .
  • the first to third lead lines kS1 to kS3 are mounted on the display area A through the right side of the display area A from the right data inspection signal input terminal mxS. It goes around to the opposite side of the region 17a and reaches the source line S through the collective region D.
  • the fourth to sixth lead lines kS4 to kS6 pass from the data inspection signal input terminal hxS on the left side through the left side of the display area A to the opposite side to the driver mounting area 17a in the display area A.
  • the source wiring S is reached through D.
  • the first to third lead lines kS1 to kS3 are examples of the right lead line that extends from the terminal area to the right side of the display area and is drawn to the opposite side.
  • the fourth to sixth lead lines kS4 to kS6 are examples of a left lead line that extends from the terminal area to the left side of the display area and is drawn to the opposite side.
  • the number of lead lines may be more than four.
  • This embodiment is an example in which six lead lines for data bus lines are provided.
  • the number of lead lines of the gate bus line is not limited to the example shown in FIG.
  • the present embodiment can be applied to vertical stripe pixels.
  • four colors for example, RGB + Yellow
  • FIG. 6 is a diagram illustrating a wiring example of the matrix substrate in the third embodiment.
  • a connection element that connects a plurality of lead lines connected to a plurality of source lines, and a connection element that connects the lead line and the common electrode or the auxiliary capacitance signal line are provided.
  • the connection element for example, an ESD countermeasure element provided as a countermeasure against static electricity of the lead wire is used.
  • a back-to-back diode can be used as the connection element.
  • the connection element for example, a transistor, a semiconductor layer, or the like can be used instead of the back-to-back diode.
  • a plurality of lead lines connected to different wirings are connected to each other and also connected to a common electrode or auxiliary capacitance signal line having a large capacity.
  • the lead-out line of the present embodiment is an inspection wiring, it is possible to reduce the electrostatic breakdown failure of the inspection TFT and the inspection wiring in the manufacturing process, and a normal inspection can be performed. In addition, the electrostatic breakdown failure in the display area can be reduced.
  • the lead line kS3 of the data bus line connected to the left terminal hxS and the data bus line connected to the right terminal mxS is connected by a back-to-back diode.
  • a connecting element for connecting the lead line kS3 and the lead line kS2 is also provided at the right end of the lead line portion extending along the side to which the lead line of the display area A is connected.
  • the gate bus line lead line kG is also connected by a connecting element.
  • the auxiliary capacitance signal line kC and the lead-out line kG of the gate bus line are respectively shown in the right and left non-display areas of the display area A.
  • a connecting element is provided between the two.
  • the lead-out line kS2 of the data bus line and the auxiliary capacitance signal line kC are connected.
  • the lead-out line kS3 of the data bus line and the common electrode are connected.
  • FIG. 7 is a diagram illustrating a wiring example of the matrix substrate in the fourth embodiment.
  • the display area A wraps around from the left and right from the terminal provided on one side of the two sides parallel to the source wiring in the rectangular display area A, Lead lines kG1, kG2, kG3, and kG4 connected to the gate wiring from the other side are arranged.
  • a portion that is not covered by the counter substrate is provided on one side of the two sides parallel to the source wiring in the display area A.
  • the driver mounting area 17a and the terminal area are also provided in a portion that is not covered by the counter substrate on one side.
  • the gate lead-out line iG is connected to the gate line G from the driver mounting area side of the display area A.
  • a control signal (or may be referred to as a gate signal) is input to the gate wiring G connected to the gate electrode of the TFT 19 serving as a switching element of each pixel via the gate lead line iG.
  • All gate lead-out lines iG for inputting control signals to the gate line G are connected to the gate line G from the driver mounting area side of the display area A.
  • the source lead line iS for inputting a data signal for driving each pixel runs from the driver execution area 17a to the left and right of the display area A, and is connected to the source line S from the left and right sides.
  • the plurality of source lines S are arranged so that lines drawn from the right side and lines drawn from the left side are alternately arranged.
  • the source line S is connected to the lead lines kS1 to kS8, which are data inspection lines, via the transistors t1 to t8, and is led to the terminal xS, which is a data inspection signal input terminal.
  • a part S1, S3,... Of the source lines S1 to SM is drawn from one side of the display area A (left side as viewed from the driver mounting area 17a) to a terminal hxS which is a left data inspection signal input terminal.
  • the remaining S2, S4,... Are drawn from the right side that is the other side of the display area to the terminal mxS that is the right data inspection signal input terminal.
  • the first to fourth transistors t1 to t4 corresponding to the four adjacent lines among the source wirings drawn to one side are connected.
  • first to fourth data lead lines kS1 to kS4 are connected to the first to fourth transistors t1 to t4, respectively.
  • fifth to eighth transistors t5 to t8 corresponding to the four adjacent lines of the source wiring drawn out to the other side on the opposite side are connected to the fifth to eighth transistors.
  • Corresponding fifth to eighth data lead lines kS5 to kS8 are connected to t5 to t8, respectively.
  • the gate inspection signal lead lines kG1, kG2, kG3, and kG4 are connected from the side where the control signal of the gate wiring G is input, that is, the side opposite to the driver mounting region 17a. For example, a gate inspection signal is input to the gate wiring G through these lead lines.
  • the lead lines for gate inspection signals include first to fourth lead lines kG1, kG2, kG3, and kG4.
  • the first to fourth lead lines kG1, kG2, kG3, and kG4 are sequentially connected to four adjacent gate lines G through first to fourth transistors t1, t2, t3, and t4. That is, the first to fourth lead lines kG1 to kG4 correspond to the first to fourth transistors t1 to t4 connected corresponding to the four gate wirings formed in order, respectively. Connected.
  • Each of the first to fourth lead lines is connected to one of the four adjacent gate wirings via a transistor. As a result, different signals can be input to each of the four adjacent gate lines through the first to fourth lead lines.
  • the gates of the transistors t1 to t8 are connected to the transistor control signal line kT.
  • the transistor control signal line kT is connected to a terminal xT that is a transistor control signal input terminal.
  • All of the first to fourth lead lines kG1 to kG4 are arranged so as to be connected to the source lines S after passing through the collective region D near the center of the side facing the control signal input side of the display region A. .
  • the first and second lead lines kG1 and kG2 are mounted on the display area A through the right side of the display area A from the right gate inspection signal input terminal mxG. It goes around to the opposite side of the region 17a and reaches the gate line G through the collective region D.
  • the third and fourth lead lines kG3 and kG4 pass from the left gate inspection signal input terminal hxG through the left side of the display area A to the opposite side to the driver mounting area 17a of the display area A, and the gathering area It reaches the gate wiring G through D.
  • the difference in distance from the signal input terminal of the lead line corresponding to the adjacent gate bus line can be prevented from increasing in any part of the display area A.
  • the difference in signal delay based on the wiring resistance difference can be prevented from becoming large.
  • FIG. 7 for example, in the four adjacent gate lines G at the left end (lowermost part) of the display area A, the distance from the input terminal xG2 on the right side of the second lead line kG2 to the transistor t2, The difference from the distance from the input terminal xG3 on the left side of the lead line kG3 to the transistor t3 (the transistor t3 adjacent to the transistor t2) becomes small.
  • the difference between the signal delay of the gate wiring connected to the transistor t2 out of the four adjacent gate wirings G on the left end and the signal delay of the gate wiring connected to the adjacent gate wiring, that is, the transistor t3 is small. Become. As a result, it is possible to suppress the occurrence of streak-like unevenness along the gate wiring in the display image.
  • the example shown in FIG. 7 is an example in which the first to fourth transistors t1 to t4 of the first embodiment are applied to the gate wiring.
  • the first and second lead lines kG1 and kG2 are an example of a right lead line that extends around the right side of the display area from one side where the terminal area is provided and is drawn to the opposite side.
  • the third and fourth lead lines kG3 and kG4 are examples of a left lead line that extends around the left side of the display area from one side where the terminal area is provided and is drawn to the opposite side.
  • the driver 17 is mounted on the signal input side of the gate bus line. Such a configuration can be suitably used, for example, when narrowing both the upper and lower sides of the panel.
  • connection element described in the third embodiment can be combined, or in combination with the second embodiment, the lead-out wiring for the inspection of the gate bus line can be made into six systems. .
  • FIG. 8 is a view of a configuration example of a plurality of wirings formed in different layers as viewed from the thickness direction of the layers.
  • 9A to 9C are cross-sectional views taken along the line XX of FIG.
  • FIG. 8 shows a configuration example in the vicinity of the switching portion between the gate metal 51 formed in the gate layer on the substrate and the gate insulating film covering the gate metal 51, that is, the source metal 52 formed in the source layer.
  • the gate metal 51 and the source metal 52 are formed so as to overlap each other in the layer thickness direction at the switching portion.
  • the gate insulating film is removed in a part of the overlapping region, and the source metal 52 is in contact with the gate metal 51.
  • the wiring formed of the source metal 52 in the source layer is connected to the gate metal 51 in the gate layer.
  • the line width of the source metal 52 and the gate metal 51 is thicker than that of the other portions at the connecting portion. Thereby, malfunction occurrence rates, such as a contact failure in a switching part, can be suppressed.
  • the spacing between the two adjacent gate metals 51 on the left and right is widened. In this way, by increasing the interval between adjacent wirings in accordance with the line width of the wiring at the switching portion, it is possible to efficiently arrange the wiring even in a region where a plurality of wirings are concentrated.
  • the wiring portion of the source metal 52 extending from the switching portion that is, the portion where the line width is narrower than that of the switching portion, and the wiring portion of the gate metal 51 adjacent to each other with a layer separated are layers. It is formed in the position which does not overlap in the thickness direction. That is, the wiring of the gate layer and the wiring of the source layer are formed to extend in parallel so as not to overlap. Thereby, the degree of interference between adjacent wirings extending in parallel with each other can be reduced.
  • FIG. 9A is a diagram showing an example of a cross section taken along line XX of FIG.
  • the gate metal 51 is formed on the substrate 50, and the gate insulating film 53 is further formed on the substrate 50 so as to cover the gate metal 51.
  • a source metal 52 is formed on the gate insulating film 53. Where the gate metal 51 and the source metal 52 overlap, a contact portion 52 a where the gate metal 51 and the source metal 52 are in contact with each other without the gate insulating film 53 being provided.
  • An inorganic insulating film 54 is further formed on the gate insulating film 53 and the source metal 52 so as to cover them.
  • An organic insulating film 55 is further formed on the inorganic insulating film 54.
  • FIG. 9B is a diagram showing another example of a cross section taken along the line XX of FIG.
  • a second inorganic insulating film 56 is provided over the gate insulating film 53.
  • the second inorganic insulating film 56 is a protective insulating film disposed on the channel region of the TFT of the display unit.
  • FIG. 9C is a diagram showing still another example of the cross section taken along the line XX of FIG.
  • the organic insulating film 55 is not provided in the configuration shown in FIG. That is, the gate metal 51, the gate insulating film 53, the source metal 52, and the inorganic insulating layer 54 are sequentially stacked on the substrate 50.
  • FIG. 10 is a view of a modified example of the configuration of the switching portion as seen from the layer thickness direction.
  • 11 is a cross-sectional view taken along line XI-XI in FIG.
  • the end of the source metal 52 and the end of the gate metal 51 are opposed to each other with the gate insulating film 53 interposed therebetween. Placed close to each other.
  • the source metal 52 is connected to the pixel electrode layer 57 provided on the organic insulating film 55 through the gate insulating film 53, the inorganic insulating film 54, and the organic insulating film 55 at the switching portion. That is, the contact portion 57 a in which the gate metal 51 is in contact with the pixel electrode layer 57 is provided in the switching portion.
  • the source metal 52 formed on the gate insulating film 53 so as to extend near the gate metal 51 also penetrates the gate insulating film 53, the inorganic insulating film 54, and the organic insulating film 55 at the switching portion, and performs organic insulation.
  • the pixel electrode layer 57 provided on the film 55 is connected. That is, the contact portion 57 a in which the gate metal 51 is in contact with the pixel electrode layer 57 is provided in the switching portion.
  • the pixel electrode layer 57 is formed so as to be connected to the contact portion 57 a with the source metal 52 and the contact portion 57 b with the gate metal 51. Thereby, the source metal 52 and the gate metal 51 are electrically connected.
  • two different lower layers of wiring are connected through the conductive film of the pixel electrode layer. Thereby, the process for patterning the gate insulating film and bringing the source metal and the gate metal into direct contact with each other becomes unnecessary. That is, it is possible to shorten the manufacturing process of the active matrix substrate.
  • the source metal 52 and the gate metal 51 have a line width larger than that of the other portions at the switching portion.
  • the configuration of the switching unit of this embodiment can be used, for example, for wiring connection between the source layer and the gate layer shown in FIGS.
  • the above configuration example is preferably used in a portion where the lead line is switched from the source layer to the gate layer in the opposing region. it can.
  • the structure of a connection change part is not restricted to the said example.
  • the display device is a liquid crystal display device, but the display device to which the present invention can be applied is not limited to the liquid crystal display device.
  • the present invention can be applied to any display device having a display region having a plurality of pixels and a wiring for transmitting a signal for driving the pixels.
  • the present invention can be applied to an organic EL display, a microcapsule-type electrophoresis display device, and other display devices.
  • a microcapsule-type electrophoretic display device can be configured to display an image by applying a voltage to each microcapsule layer formed in a display region for each pixel, for example.
  • the display device can include, for example, a substrate including a display region wiring connected to a pixel electrode provided for each pixel via a switching element and a lead line connected to the display region wiring.
  • this substrate can be configured like the active matrix substrate in the above embodiment.
  • the active matrix substrate to which the present invention is applicable can also be applied to an image sensor substrate such as an X-ray sensor.
  • the X-ray sensor device can be configured, for example, by forming a charge conversion layer (for example, a laminated structure of an antimony trisulfide layer and a selenium layer) on a pixel electrode of an active matrix substrate.
  • the matrix substrate to which the present invention can be applied is not limited to an active matrix substrate, and can be applied to, for example, a passive matrix substrate.
  • one end and the other end of the source wiring or data wiring in the display area are connected to the input terminals of the driving signal and the inspection signal, respectively.
  • the signal input to the other end is not limited to the inspection signal. That is, the inspection transistor, inspection lead-out line, and inspection signal input terminal in the above embodiment can be used for purposes other than inspection signal transmission.
  • an output signal of the optical sensor can be output from the other end.
  • a lead line can be used to remove (discharge) the charge of each pixel.
  • fluctuations in the operating characteristics of switching elements such as TFTs can be suppressed.
  • the driver in which the source driver and the gate driver are integrally formed is provided on either side of the display area.
  • the configuration and the position of the driver are not limited to the above example.
  • the source driver and the gate driver can be formed separately and distributed on different sides of the display area.
  • a data signal terminal area in which a terminal for inputting a data signal to the source wiring and a control signal terminal area in which a terminal for inputting a control signal to the gate wiring is provided are on two different sides of the display area. Each may be provided.
  • a lead-out line connected to the source line or the gate line from the left and right sides of the display area can be formed from at least one of the control signal terminal area and the data signal terminal area.
  • the thin film transistor is used as the switching element.
  • the switching element of the present invention is not limited to this, and for example, a field effect transistor can be used.
  • the present invention is useful as a matrix substrate or a display device having a plurality of pixels and wiring for driving the pixels.
  • Liquid crystal display device 17a Driver mounting area (an example of terminal area) A Display area G Gate wiring (example of first wiring) S source wiring (example of second wiring) kS1 to kS6 Lead line kG1 to kG4 Lead line iG, iS Lead line

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Description

マトリクス基板及び表示装置
　本発明は、複数の画素がマトリクス状に配置される画素領域を有するマトリクス基板の技術に関する。
　近年、コンピュータやテレビなどの電気製品の表示部として、たとえば液晶表示装置などの平面型の表示装置（フラットパネルディスプレイ）が広く用いられている。
　このような表示装置は一般に多数の画素がマトリクス状に配置されてなる表示領域を備えており、画素に信号を送るための複数の配線が設けられる。複数の配線は、基板における表示領域に形成され、表示領域外に引き出されて入力端子に接続される。入力端子は基板の一方の側面側に配置されることが多い。入力端子と表示領域内の複数の配線とをつなぐ引き出し線は、例えば、一方の側面側から、表示領域の左右を回りこんで入力端子が配置される側とは反対側から表示領域内の配線へ接続される場合がある（例えば、特許文献１～３参照）。
特開２０１１－１５８７０７号公報 特開２００７－２５７００号公報 特開２００７－１８３５２７号公報
　上記従来技術のように、表示領域の一方側の端子から表示領域の左右をまわりこんで表示領域の反対側で配線へ接続される引き出し線を配置した場合、引き出し線を介して表示領域の複数の配線へ信号を入力すると、これら複数の配線の方向に延びるスジ状のムラが発生する場合がある。
　これは、特に表示領域の端部において、端子から表示領域の左を回りこむ引き出し線の長さと、端子から表示領域の右を回りこむ引き出し線の長さが異なることに因るところが大きいことが分かった。すなわち、特に表示領域の端部においては、表示領域の右側を経由して配線した右側引き出し線に入力される信号の遅延と、表示領域の左側を経由して配線した左側引き出し線に入力される信号の遅延が異なる。そのため、右側引き出し線に接続される表示領域の配線と、左側引き出し線に接続される表示領域配線とが隣接している場合、隣接するこれらの配線それぞれを経由して各画素に供給される電圧が配線間で異なることになる。その結果として、配線に沿ったスジ状のムラが発生することがわかった。
　上記の課題を鑑み、本発明は、端子領域から表示領域の左右を回りこんで引き出し線を配置する場合でも、ムラの発生を抑制することができる構成を持つマトリクス基板又は表示装置を提供することを目的とする。
　本発明の一実施形態におけるマトリクス基板は、
　複数の画素がマトリクス状に配置される画素領域と、
　前記画素領域において一方向に並んだ画素に接続される第１の配線と、
　前記一方向とは異なる方向に並んだ画素に接続される第２の配線と、
　前記画素領域の外側であって、前記第１の配線又は前記第２の配線への信号を入力する端子が設けられる単子領域と、
　前記端子領域が設けられた一方の側面側から前記画素領域を回りこんで反対側へ引き出され、当該反対側から前記第１の配線又は前記第２の配線へ接続される引き出し線を備え、
　前記引き出し線は、前記一方の側面側から前記画素領域の左側を回りこんで前記反対側へ引き出される左側引き出し線と、前記一方の側面側から前記画素領域の右側を回りこんで前記反対側へ引き出される右側引き出し線とを含み、
　前記左側引き出し線と前記右側引き出し線は、前記反対側における所定の集合領域まで引き出され、当該集合領域を通って前記第１の配線又は第２の配線へ接続される。
　上記構成において、左側引き出し線及び右側引き出し線の双方が集合領域を経てから画素領域の配線へ接続される。そのため、端子領域が設けられた一方の側面側の端子から画素領域の左を回りこんで集合領域を経て表示領域の配線へ達する左回り経路の長さと、一方の側面側の端子から画素領域の右側を回りこんで集合領域を経て、表示領域の配線へ達する右回り経路の長さの差は大きくならない。その結果、左側引き出し線と右側引き出し線との配線抵抗差に基づく信号遅延の差も抑えることができる。ひいては、右側及び左側の引き出し線を介して配線へ電圧を印加した場合のムラの発生を抑制することができる。
　上記実施形態において、前記集合領域は、前記画素領域の前記反対側において、前記画素領域の右端からの距離と前記画素領域の左端からの距離とがほぼ等しくなる位置に配置されてもよい。
　これにより、端子領域から画素領域の左を回りこんで表示領域の配線へ達する経路長と、右を回りこんで画素領域の配線へ達する経路長との差をさらに小さくすることができる。
　上記実施形態において、前記集合領域は、前記左側引き出し線の前記一方の側面側から前記集合領域までの長さと、前記右側引き出し線の前記一方の側面側から前記集合領域までの長さがほぼ等しくなる位置に設けられてもよい。これにより、左側引き出し線と右側引き出し線との配線抵抗差に基づく信号遅延の差をより抑えることができる。
　なお、上記の集合領域から画素領域の左右の端までの距離、或いは、右側と左側の引き出し配線の距離が等しい場合には、両者の距離がちょうど一致する場合の他、距離が等しいとみなせる場合も含まれる。例えば、両者の距離に差があっても、その差が誤差とみなせる範囲である場合や、その差による信号遅延の差が表示画像に影響を与えない場合なども、距離が等しいとみなすことができる。
　本発明の実施形態の一つとして、マトリクス基板は、
　複数の画素がマトリクス状に配置される画素領域と、
　前記画素領域において一方向に並んだ画素に接続される第１の配線と、
　前記一方向とは異なる方向に並んだ画素に接続される第２の配線と、
　前記画素領域の外側であって、前記第１の配線又は前記第２の配線への信号を入力する端子が設けられる端子領域と、
　前記端子領域が設けられた一方の側面側から引き出されて、前記表示領域の前記一方の側面側から前記第１の配線又は前記第２の配線へ接続される端子側引き出し線と、
　前記一方の側面側から引き出されて、前記画素領域の左側又は右側から前記第１の配線又は前記第２の配線へ接続される横側引き出し線とを備え、
　前記端子側引き出し線、及び前記横側引き出し線の少なくとも１つは、複数の配線を含み、当該複数の配線の少なくとも一部において、互いに隣接する２つの配線は、絶縁膜を隔てて異なる層に形成される。
　例えば、端子領域付近など、複数の引き出し線が集中する箇所において、隣り合う引き出し線の間隔が狭くなり、多数の引き出し線を配置するのが困難になる場合がある。上記構成のように、隣り合う２つの配線を、絶縁膜を隔てた異なる層に形成することで、多数の引き出し線を集中して配置することが可能になる。
　上記実施形態において、マトリクス基板は、
　前記一方の側面側から前記画素領域を回りこんで反対側へ引き出され、当該反対側から前記第１の配線又は前記第２の配線へ接続される引き出し線を備え、
　前記引き出し線は、前記画素領域の左側を回りこんで前記反対側へ引き出される左側引き出し線と、前記画素領域の右側を回りこんで前記反対側へ引き出される右側引き出し線とを含み、
　前記左側引き出し線、前記右側引き出し線、前記端子側引き出し線、及び前記横側引き出し線の少なくとも１つは、複数の配線を含み、当該複数の配線の少なくとも一部において、互いに隣接する２つの配線は、絶縁膜を隔てて異なる層に形成される態様とすることができる。
　上記実施形態において、前記端子側引き出し線及び前記横側引き出し線それぞれは、複数の配線を含み、当該複数の配線の少なくとも一部において、互いに隣接する２つの配線は、絶縁膜を隔てて異なる層に形成される態様とすることができる。
　上記実施形態において、前記端子領域は、前記マトリクス基板に対向して設けられる対向基板が設けられる対向領域の外側にあり、
　前記対向領域において、前記異なる層に形成される隣接する２つの配線のうち、一方の層に形成された配線は、他方の層へ移ってから、前記対向領域の外側へ引き出される態様とすることができる。
　上記構成により、対向基板が設けられる対向領域で隣接する２つの配線が同じ層に形成された状態で、対向領域の内側から外側へ引き出される。対向領域の外側では、配線が外部からの影響を受けやすくなるが、上記構成により、配線への影響がより少なくなる層に配線を形成して対向領域の外側へ引き出すことができる。
　上記実施形態において、前記異なる層に形成される隣接する２つの配線は、層の厚み方向において重ならない位置に形成される態様とすることができる。これにより、隣接する２つの配線が互いに及ぼす影響を少なくすることができる。
　上記マトリクス基板を含む表示装置も、本発明の実施形態に含まれる。また、上記マトリクス基板と、上記マトリクス基板と液晶層を挟んで対向する対向基板とを備えた液晶表示装置も、本発明の実施形態の一つである。
　本発明の実施形態によれば、マトリクス基板において、端子領域から画素領域の左右を回りこんで引き出し線を配置する場合でも、ムラの発生を抑制することが可能となる。
図１は、本発明の実施形態１に係る液晶表示装置の構成例を示す図である。 図２は、液晶パネルの各画素を駆動させるための回路の構成例を説明する図である。 図３は、アクティブマトリクス基板上の配線の構成例を示す図である。 図４は、表示領域の左右を回りこむ引き出し線が集合領域を経ずにデータ配線へ接続される場合の配置例を示す図である。 図５は、実施形態２におけるマトリクス基板の配線例を示す図である。 図６は、実施形態３におけるマトリクス基板の配線例を示す図である。 図７は、実施形態４におけるマトリクス基板の配線例を示す図である。 図８は、異なる層に形成された複数の配線の構成例を層の厚み方向から見た図である。 図９（ａ）～（ｃ）は、図８のＸ－Ｘ線断面図である。 図１０は、繋ぎ替え部の構成の変形例を、層の厚み方向から見た図である。 図１１は、図１０のＸＩ－ＸＩ線断面図である。
　以下、本発明の表示装置の好ましい実施形態について、図面を参照しながら説明する。なお、以下の説明では、本発明を透過型の液晶表示装置に適用した場合を例示して説明する。また、各図中の構成部材の寸法は、実際の構成部材の寸法及び各構成部材の寸法比率等を忠実に表したものではない。
　［実施形態１］
　（液晶表示装置の構成例）
　図１は、本発明の実施形態１に係る液晶表示装置を説明する図である。図１（ａ）は、液晶表示装置を正面から見た図面、図１（ｂ）は、図１（ａ）中に示した切断線Ａ－Ａ´に沿って切断した液晶表示装置の断面図である。図１（ａ）及び図１（ｂ）において、液晶表示装置１では、情報を表示する表示部としての液晶パネル２と、バックライト部としてのバックライト装置３と、液晶パネル２及びバックライト装置３を収納する筐体４が設けられている。筐体４は、樹脂または金属のフレームにより形成されており、液晶パネル２とバックライト装置３とを側壁４１を挟んで収納している。液晶表示装置１では、液晶パネル２がバックライト装置３からの照明光を用いて、情報表示を行うようになっており、これら液晶パネル２とバックライト装置３とが透過型の液晶表示装置１として一体化されている。
　図１に示す液晶表示装置は、例えば、携帯電話、スマートフォン、電子書籍、携帯ゲーム機又はＰＤＡなどの携帯用の端末装置に用いることができる。なお、本発明の表示装置は、携帯用の端末装置に限らず、テレビなどの据え置き型の表示装置、ファックス機器、デジタルカメラなどの電子機器にも幅広く適用できる。
　液晶パネル２は、液晶層と、この液晶層を狭持する一対の基板としてのアクティブマトリクス基板２１（ＴＦＴアレイ基板）及び対向基板２２を備えている。アクティブマトリクス基板２１では、後に詳述するように、液晶パネル２の表示面に含まれる複数の画素に応じて、画素電極や薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが上記液晶層との間に形成されている。一方、対向基板２２には、カラーフィルタや共通電極などが上記液晶層との間に形成されている（図示せず）。アクティブマトリクス基板２１および対向基板２２のそれぞれの外側には、例えばクロスニコルに配置された上偏光板２４及び下偏光板２５が配置される。なお、偏光板と液晶層との間に１／４λ板（４分の１波長板）を配置する場合もある。
　アクティブマトリクス基板２１は、対向基板２２より突出した額縁部２１１、すなわち、対向基板２２に覆われていない非対向領域を有している。額縁部２１１の上にはフレキシブル配線（ＦＰＣ:flexible printed circuit）基板２３が設けられている。ＦＰＣ基板２３は、額縁部２１１に設けられた図示しないドライバと、このドライバを制御する図示しない制御回路などを接続する可撓性を有する基板である。ドライバが液晶パネル２の駆動制御を行い、上記液晶層を画素単位に動作することで表示面を画素単位に駆動して、当該表示面上に所望画像を表示することができる。
　また、本実施形態の液晶パネル２には、例えばノーマリブラックモードのものが用いられている。すなわち、本実施形態の液晶パネル２では、上記液晶層に電圧が印加されていないとき、黒色表示が行われるとともに、印加される電圧に応じて、液晶層での透過率が増加するように構成されている。
　バックライト装置３は、導光板３１、第１のプリズムシート３２及び第２のプリズムシート３３、反射板３４、ＦＰＣ基板３５およびＬＥＤ３６を含んでいる。
　導光板３１は、導光板３１の側面に設けられた光入射面３１１に、ＬＥＤ３６からの光を入射し、入射された光を導光板３１の光反射面で多方向へ反射させ、反射させた光を光出射面から均一な光として液晶パネル２側に出射するものである。第１のプリズムシート３２及び第２のプリズムシート３３は、導光板３１から出射された光の輝度を向上させるものであって、導光板３１の上面にそれぞれ設けられている。反射板３４は、ＬＥＤ３６からの光を液晶パネル２側の方向に向けて反射させるものであって、導光板３１の下面に設けられている。なお、図１では、導光板３１は、厚さを均一にして示しているが、光入射面３１１側から幅方向に沿って厚みを小さくするようにしてもよいし、逆に、光入射面３１１側から幅方向に沿って厚みを大きくするようにしてもよい。
　光源部品としてのＬＥＤ３６は、光入射面３１１側に一列に並べてＦＰＣ基板３５のＬＥＤ配設部３５１の上に配設されている。ＬＥＤ３６は、ＦＰＣ基板３５において電源ラインを形成する配線を介して電力が供給され、これによって点灯する。ＬＥＤ３６は、表面実装型のＬＥＤが用いられているが、ディップ型のＬＥＤであってもよい。
　なお、液晶表示装置の構成は上記例に限定されない。例えば、反射板３４に代えて、筐体４の導光板３１及びＬＥＤ３６に対向する底面に、銀色や白色などの光反射率の高い塗料を塗布することにより、ＬＥＤ３６からの光及び導光板３１からの光を反射する構成としてもよい。また、図１では、説明の便宜上、ＬＥＤ３６が３個それぞれＬＥＤ配設部３５１に配設されている場合を例示しているが、液晶表示装置１の用途に応じて、ＬＥＤ３６が１個のみ配設されていてもよいし、複数個配設されていてもよい。
　（回路構成例）
　図２は、図１に示した液晶パネルの各画素を駆動させるための回路の構成例を説明する図である。
　図２に示す例では、液晶パネル２は、表示領域Ａ（画素領域の一例）に、マトリクス状に配置された画素Ｐの各行に設けられるゲート配線Ｇ１～ＧＮ（Ｎは、２以上の整数、以下、“Ｇ”にて総称する）と、画素Ｐの列毎に設けられるソース配線Ｓ１～ＳＭ（Ｍは、２以上の整数、以下、“Ｓ”にて総称する）を有する。ゲート配線Ｇとソース配線Ｓは互いに交差する方向に設けられ、ゲート配線Ｇとソース配線Ｓの各交点に対応して画素Ｐが設けられる。本実施形態では、表示画面の水平方向に沿ってゲート配線Ｇが設けられ、ゲート配線Ｇに垂直な方向（垂直方向）に沿ってソース配線Ｓが設けられる。ゲート配線Ｇは、画素領域に一方向に並んだ画素に接続される第１の配線の一例であり、ソース配線Ｓは、前記一方向とは異なる方向に並んだ画素に接続される第２の配線の一例である。さらに、本例では、ゲート配線Ｇと並行して補助容量配線Ｃ１～ＣＮ（Ｎは、２以上の整数、以下、“Ｃ”にて総称する）が設けられる。
　ドライバ１７は、ソースドライバ及びゲートドライバが一体として形成された一体型の駆動回路である。ドライバ１７は、液晶パネル２に設けられた複数の画素Ｐを画素単位に駆動する駆動回路である。ドライバ１７には、複数のソース配線Ｓ及び複数のゲート配線Ｇがそれぞれ接続されている。これらソース配線Ｓ及びゲート配線Ｇによりマトリクス状に区画された各領域に対応して、それぞれ画素Ｐの領域が形成されている。これら複数の画素Ｐには、赤色、緑色、及び青色の画素Ｐが含まれてもよい。例えば、ソース配線Ｓに沿って連続して配置される３つ画素を、赤色、緑色、青色の画素として、これら３つの画素を１つの画素単位とすることができる。この場合、１つの画素における矩形の画素電極の長辺がソース配線Ｓの延びる方向となる（縦ストライプ画素）。
　ドライバ１７に含まれるゲートドライバは、制御ユニット１６からの指示信号（ゲート信号Ｇ－Ｄｒ）に基づいて、ゲート配線Ｇに対して、対応するスイッチング素子１９のゲートをオン状態にするゲート電圧を順次印加する。一方、ドライバ１７に含まれるソースドライバは、制御ユニット１６からの指示信号（ソース信号Ｓ－Ｄｒ）に基づいて、表示画像の輝度（階調）に応じた階調信号（階調電圧）を対応するソース配線Ｓに出力する。ゲート配線Ｇは、走査線の一例であり、ゲート信号は走査信号の一例である。
　各画素Ｐは、ゲート配線Ｇ及びソース配線Ｓに接続されている。これらのゲート配線Ｇにゲート電圧が印加され（ゲート信号が入力され）、各ゲート配線に接続された１行分の画素が選択される。この選択されている画素にソース配線を介してソース電圧（階調電圧）が印加される（階調信号が入力される）。
　具体的には、画素Ｐ毎にスイッチング素子１９が設けられる。スイッチング素子１９は、例えば、薄膜トランジスタ（ＴＦＴ）で構成することができる。各ゲート配線Ｇには、スイッチング素子１９のゲートが接続されている。一方、各ソース配線Ｓには、スイッチング素子１９のソースが接続されている。また、各スイッチング素子１９のドレインには、画素Ｐ毎に設けられた画素電極２０が接続されている。また、各画素Ｐでは、共通電極２１が、液晶パネル２の上記液晶層を間に挟んだ状態で画素電極２０に対向するように設けられている。補助容量Ｃｓが、ドレインと補助容量配線Ｃとの間に接続されている。補助容量配線Ｃには、共通の電圧Ｖ＿ＴＦＴＣＯＭが印加される。
　この構成において、ゲート電圧がｈｉｇｈ（スイッチング素子１９がｎチャネル型のＴＦＴの場合）になっている間、スイッチング素子１９のゲートがオン状態になり、ソース電圧が画素電極２０に印加されて画素電極２０の電圧が変化し、液晶層を挟んだ共通電極２１及び画素電極２０で構成される液晶容量が充電される。
　制御ユニット１６は、ドライバ１７を、外部から入力される基準クロック信号ＣＫ及び映像信号Ｄａｔａに基づいて制御する制御回路を含む。また、制御ユニット１６は、映像信号に含まれたフレーム単位の表示データを記憶可能に構成されたフレームメモリを備えることが好ましい。制御ユニット１６は、フレームメモリに逐次格納される上記表示データに対して、所定の演算処理を高速に行うことができる。制御ユニット１６は、例えば、１又は複数のＡＳＩＣ（Application Specific Integrated Circuit）を用いて実装することができる。なお、制御ユニット１６は、複数のチップ又は回路で形成されてもよいし、１つの集積回路で形成されてもよい。
　図２に示す例では、ソース配線Ｓ１～ＳＭは、ソース引き出し線ｉＳ１～ｉＳＭにより表示領域から引き出されドライバ１７の端子へ接続される。ゲート配線Ｇ１～ＧＮは、ゲート引き出し線ｉＧ１～ｉＧＮにより表示領域から引き出されドライバ１７の端子へ接続される。ゲート配線Ｇ１～ＧＮのうち一部Ｇ１、Ｇ３、…は、表示領域の右側から引き出され、残りＧ２、…ＧＮは、表示領域の左側から引き出されている。この例では、複数のゲート配線Ｇは、右に引き出される線と左に引き出される線とが交互に並ぶように配置されている。
　ソース配線Ｓのドライバ１７へ接続されていない方の端は、スイッチング素子の一例である検査用トランジスタｔ１、ｔ２、ｔ３、ｔ４、…を介して、データ検査配線である引き出し線ｋＳ１、ｋＳ２、ｋＳ３、ｋＳ４、…に接続される。ソース配線Ｓは、ドライバ１７実装領域と反対側から引き出し線により引き出されて、データ検査信号入力端子である端子ｘＳ１、ｘＳ２、ｘＳ３、ｘＳ４、…へ接続される。ソース配線Ｓ１～ＳＭのうち一部Ｓ１、Ｓ２、…と接続されたデータ検査配線である引き出し線ｋＳ３、ｋＳ４は、表示領域の左側を回りこんで左側データ検査信号入力端子ｈｘＳである端子ｘＳ３、ｘＳ４へ引き出され、残りＳＭ、ＳＭ－１、…と接続されたデータ検査配線である引き出し線ｋＳ１、ｋＳ２は、表示領域の右側を回りこんで右側データ検査信号入力端子ｍｘＳである端子ｘＳ１、ｘＳ２から引き出されている。ソース配線の引き出し線の詳細例は後述する。
　ゲート配線Ｇは、スイッチング素子の一例である検査用トランジスタｔ２１、ｔ２２、ｔ２３、…ｔ２ｎを介してゲート検査配線である引き出し線ｋＧ１、ｋＧ２、ｋＧ３、…ｋＧＮへ接続され、ゲート検査信号入力端子である端子ｘＧ１、ｘＧ２、ｘＧ３、…ｘＧＮへ引き出される。ゲート配線Ｇ１～ＧＮのうち一部Ｇ１、Ｇ３、…と接続されたゲート検査配線である引き出し線ｋＧ１、ｋＧ３は、表示領域の左側から左側ゲート検査信号入力端子である端子ｘＧ１、ｘＧ３へ引き出され、残りＧ２、…ＧＮと接続されたゲート検査配線である引き出し線ｋＧ２、ｋＧＮは、表示領域の右側から右側ゲート検査信号入力端子である端子ｘＧ２、…ｘＧＮへ引き出されている。本例では、複数のゲート配線Ｇにおいて、引き出し線は、右側と左側とで交互に接続されている。検査用トランジスタｔ１～ｔ４、ｔ２１～ｔ２ｎは、ＴＦＴで形成することができる。検査用トランジスタｔ１～ｔ４、ｔ２１～ｔ２ｎのゲートは、検査用トランジスタ制御信号線ｋＴに接続される。検査用トランジスタ制御信号線ｋＴは、検査用トランジスタ制御信号入力端子である端子ｘＴに接続される。
　図２に示す例では、表示領域のソース配線の一方端及び他方端それぞれに引き出し線が接続され、それぞれの引き出し線により、ソース配線が異なる端子へ引き出される。ソース配線の他方端に接続された引き出し線は、表示領域の両側の周辺部を通って両側にそれぞれ設けられた端子へ達する。これら両側の引き出し線は、いずれも、所定の領域（集合領域）を通るよう設けられる。これにより、表示領域において近くに配置される複数のソース配線へそれぞれ接続される引き出し線の端子からの距離の差を小さくすることができる。この引き出し線の詳細例について後述する。
　（マトリクス基板の配線例）
　図３は、アクティブマトリクス基板上の配線の構成例を示す図である。図３は、一例として、図２に示す回路構成をマトリクス基板に形成する場合の配線例を示す。表示領域Ａにおいて、ソース層に複数のソース配線Ｓが形成され、ソース層と絶縁膜を挟んだ別の層であるゲート層に複数のゲート配線Ｇが形成される。ソース配線Ｓはデータバスラインを形成し、ゲート配線Ｇはゲートバスラインを形成する。図３では、ゲート層の配線を実線で、ソース層の配線を破線で表している。ゲート層とソース層が接続されるポイントは黒丸で表している。本例では、ゲート層にゲート配線Ｇが形成され、ゲート配線Ｇを覆うようにゲート絶縁膜（図示せず）が設けられ、ゲート絶縁膜上、すなわちソース層にソース配線Ｓが形成される。
　アクティブマトリクス基板において、対向基板に覆われる部分、すなわち対向領域には表示領域Ａが含まれ、対向基板に覆われない部分にはドライバ実装領域１７ａや各種信号の入力端子が含まれる。ドライバ実装領域１７ａは、図２に示したドライバ１７が実装される領域である。ソース配線又はゲート配線へ信号を入力する端子が設けられる端子領域は、例えば、ドライバ実装領域１７ａ内又はその周辺に配置することができる。なお、ドライバ実装領域１７ａには、ドライバそのものでなく、ドライバを搭載したＦＰＣ基板が接続されてもよい。
　表示領域Ａにおける配線へ信号を入力するための端子は、表示領域Ａの外側であって、表示領域Ａを囲む側面のうちの少なくとも一方の側面に設けられる。図３に示す例では、ドライバ実装領域１７ａが配置される側に、端子領域が配置されている。端子に接続された引き出し線は、表示領域Ａの辺のうちいずれかの側から、表示領域Ａ内の配線へ接続される。
　表示領域Ａのドライバ実装領域側からソース引き出し線ｉＳ１～ｉＳＭがソース配線Ｓへ接続される。ソース引き出し線ｉＳを介して、各画素を駆動するためのデータ信号（電圧）がソース配線Ｓへ入力（印加）される。ソース引き出し線ｉＳは、表示領域Ａの端子領域が設けられる一方の側面側から表示領域の配線へ接続される端子側引き出し線の一例である。
　ソース配線Ｓの駆動信号が入力される側（すなわち端子領域が設けられる一方の側面側）とは反対側からは、データ検査信号用の引き出し線ｋＳ１、ｋＳ２、ｋＳ３、ｋＳ４が接続される。これらの引き出し線を介して、例えば、データ検査信号がソース配線へ入力される。
　本例では、データ検査信号用の引き出し線は、第１～第４の引き出し線ｋＳ１、ｋＳ２、ｋＳ３、ｋＳ４を含む。第１～第４の引き出し線ｋＳ１、ｋＳ２、ｋＳ３、ｋＳ４は、順に隣接した４本のソース配線Ｓに、第１～第４の検査用トランジスタｔ１、ｔ２、ｔ３、ｔ４を介して接続される。すなわち、順に並んで形成された４本のソース配線に対応して接続された第１から第４の検査用トランジスタｔ１～ｔ４に、第１～第４の引き出し線ｋＳ１～ｋＳ４は、それぞれ、対応して接続される。第１～第４の引き出し線のそれぞれは、隣接する４本のソース配線のうち１つに検査用トランジスタを介して接続されることになる。これにより、隣接する４本のソース配線のそれぞれに、第１～第４の引き出し線を通じて異なる信号を入力することが可能になる。
　また、検査用トランジスタｔ１～ｔ４のゲートは、検査用トランジスタの制御信号線ｋＴに接続されている。そのため、端子ｘＴから制御信号線ｋＴへ入力される制御信号により、トランジスタｔ１～ｔ４のオン／オフが切り換えられる。これにより、検査用信号の入力を制御することができる。
　第１～第４の引き出し線ｋＳ１～ｋＳ４はいずれも、表示領域Ａのデータ信号入力辺と対向する辺の中央付近の集合領域Ｄを通ってから各ソース配線(データ配線)Ｓへ接続されるよう配置される。第１～第４の引き出し線ｋＳ１～ｋＳ４のうち、第１及び第２の引き出し線ｋＳ１、ｋＳ２は、右側のデータ検査信号入力端子ｍｘＳから表示領域Ａの右側を通って表示領域Ａのドライバ実装領域１７ａとは反対側に回りこみ、集合領域Ｄを経てソース配線Ｓに達する。一方、第３及び第４の引き出し線ｋＳ３、ｋＳ４は、左側のデータ検査信号入力端子ｈｘＳから表示領域Ａの左側を通って表示領域Ａのドライバ実装領域１７ａとは反対側に回りこみ、集合領域Ｄを通ってソース配線Ｓに達する。このように、表示領域Ａの異なる辺を経由して配線される引き出し線を、それぞれ、表示領域内側方向に延伸するように迂回した配線レイアウトとすることができる。
　第１及び第２の引き出し線ｋＳ１、ｋＳ２は、端子領域から表示領域の右側を回りこんで反対側へ引き出される右側引き出し線の一例である。第３及び第４の引き出し線ｋＳ３、ｋＳ４は、端子領域から表示領域左側を回りこんで反対側へ引き出される左側引き出し線の一例である。
　具体例として、第１及び第２の引き出し線の一部は、表示領域の右側と、ソース配線Ｓの信号入力辺と逆側の非表示領域に配置されており、第３及び第４の引き出し線の一部は、表示領域の左側と、ソース配線Ｓの信号入力辺と逆側の非表示領域に配置されている。そして、第１及び第２の引き出しｋＳ１、ｋＳ２と、第３及び第４の引き出し線ｋＳ３、ｋＳ４は、集合領域Ｄで、それぞれ１８０度折り返して配線される部分を有する。より詳細には、ソース配線Ｓの信号入力辺と反対側の辺の非表示領域には、表示領域Ａの辺に沿って延び、ソース配線Ｓの配置範囲をカバーするように設けられた第１～第４の引き出し線部分が配置される。これらの第１～第４の引き出し線部分の中央に近い位置に、右側から回り込んできた第１及び第２の引き出し線部分と、左側から回り込んできた第３及び第４の引き出し線が、それぞれ接続される。
　このように引き出し線ｋＳ１～ｋＳ４を配置することで、表示領域のいずれの部分においても、隣接するデータバスラインに対応する引き出し線の信号入力端子からの距離の差が大きくならないようにし、配線抵抗差に基づく信号遅延の差が大きくならないようにすることができる。図３において、例えば、表示領域Ａの左端部の隣接する４本のソース配線Ｓにおいて、第２の引き出し線ｋＳ２の右側の入力端子ｘＳ２から検査用トランジスタｔ２までの距離と、第３の引き出し線ｋＳ３の左側の入力端子ｘＳ３から検査用トランジスタｔ３までの距離との差が小さくなるという効果が得られる。この効果は、右側の端子ｍｘＳから集合領域Ｄまでの距離と、左側の端子ｈｘＳから集合領域Ｄまでの距離の差をなるべく小さくすることでより顕著に現れる。上記効果により、左端部の隣接する４本のソース配線Ｓのうち検査用トランジスタｔ２に接続されるソース配線の信号遅延と、この隣のソース配線すなわち検査用トランジスタｔ３に接続されるソース配線の信号遅延との差が小さくなる。
　これにより、例えば、引き出し線を介して検査信号を、対応する画素に入力した時の縦スジ状の表示ムラが抑制される。その結果、高抵抗の配線リークや、局所的な配線細り等の検出について、誤認が生じにくくなり、検査精度が向上する。例えば、引き出し線を介して検査信号をソース配線へ入力したときの表示画像を、視認により検査する場合がある。この場合に、検査信号の信号遅延の差によって表示画像にソース配線に沿ったスジ状のムラが視認されると、そのムラが、ソース配線の切断または細りによって生じたものと誤認されるおそれがある。本実施形態によれば、このような誤認を生じさせるムラの発生を抑制することができる。
　図４は、表示領域の左右を回りこむ引き出し線が集合領域を経ずにソース配線Ｓへ接続される場合の配置例を示す図である。図４に示す例では、左側の端子ｈｘＳから表示領域Ａの左側の非表示領域に配置された第１及び第２の引き出し線部分は、表示領域Ａの信号入力辺と反対側の辺に沿って延びる引き出し線部分に直接接続される。同様に、右側の端子ｍｘＳから表示領域Ａの右側の非表示領域に配置された第３及び第４の引き出し線は、表示領域Ａの信号入力辺と反対側の辺に沿って延びる引き出し線部分に直接に接続される。そのため、第１から第４の引き出し線ｋＳ１～ｋＳ４は、集合領域Ｄを経ることなく、それぞれ、検査用トランジスタｔ１～ｔ４を介してデータバスライン（ソース配線Ｓ）へ接続される。
　図４に示す配線の場合、図３に示す配線に比べて、隣接する４本のソース配線Ｓへ接続される第１～第４の引き出し線の距離の差が大きくなる。すなわち、第１及び第２の引き出し線ｋＳ１、ｋＳ２の端子ｍｘＳから検査用トランジスタｔ１、ｔ２まで距離と、第３及び第４の引き出し線ｋＳ３、ｋＳ４の端子ｈｘＳから検査用トランジスタｔ３、ｔ４までの距離の差が大きくなる。
　図３に示す配線例において、第１及び第２の引き出し線ｋＳ１、ｋＳ２の経路と、第３及び第４の引き出し線ｋＳ３、ｋＳ４の経路の差を小さくする観点から、集合領域Ｄは、表示領域Ａのドライバ実装側とのは反対側の辺の中央付近に設定することが好ましい。あるいは、第１及び第２の引き出し線ｋＳ１、ｋＳ２の右側の端子ｍｘＳからトランジスタｔ１、ｔ２までの距離と、第３及び第４の引き出し線ｋＳ３、ｋＳ４の左側の端子ｈｘＳからトランジスタｔ３、ｔ４までの距離とが実質的に等しくなるよう集合領域Ｄを設定することが好ましい。これら２つの引き出し線の距離が実質的に等しくなるとは、厳密に距離が一致する場合のみならず、距離の差による信号遅延が表示品質に与える影響が無視できる程度に距離の差が小さい場合も含まれる。
　（引き出し線の２層化の例）
　図３及び図４に示す例では、ソース配線Ｓとドライバ実装領域１７ａとをつなぐ引き出し線ｉＳにおいて、隣り合う線が異なる層に形成されるよう構成されている。具体的には、ソース層に形成される線と、ゲート層に形成される線が交互に並ぶよう複数の引き出し線が配置される。これにより、表示領域Ａの信号入力辺の外側の非表示領域におけるソース配線Ｓの引き出し線が占める領域を抑えることができる。非対向領域Ｅとの境界付近において、ソース層の線は、対向領域Ｆの内側でソース層からゲート層に繋ぎ替えられて、ゲート層にて、対向領域Ｆから非対向領域Ｅへ延びて形成される。これにより、非対向領域Ｅ及び、対向領域Ｆと非対向領域Ｅとの境界においては、引き出し線は全てゲート層に形成されることになる。
　ゲート配線Ｇとドライバ実装領域１７ａとをつなぐ引き出し線ｉＧにおいても、隣り合う線が異なる層に形成されるよう構成されている。引き出し線ｉＧは、端子領域から引き出されて、表示領域の左側又は右側から前記表示領域の配線へ接続される横側引き出し線の一例である。引き出し線ｉＧは、表示領域Ａの左右の非表示領域においても、隣り合う線が異なる層に形成されるよう構成されている。これにより、表示領域Ａの左右辺の外側の非表示領域（額縁領域）におけるゲート配線Ｇの引き出し線が占める領域を抑えることができる。また、非対向領域Ｅとの境界付近においては、対向領域Ｆの内側でソース層に形成された配線が、ゲート層に繋ぎ替えられて、ゲート層にて対向領域Ｆから非対向領域Ｅへ延びて形成される。
　上記構成では、対向領域Ｆにおいて異なる層に形成される隣接する２つの配線のうち、一方の層に形成された配線を他方の層へ繋ぎ替えてから、対向領域の外側へ引き出すことができる。これにより、対向領域Ｅの境界及び外側において、引き出し線は、全て外部からの影響が受けにくい１つの層に形成することができる。例えば、上記例のように、ソース層はゲート絶縁膜で覆われていない場合、ソース層は、ゲート層と比較して保護絶縁膜層が少なくなる。そのため、対向基板に覆われていない部分のソース層は、物理的なダメージを受けやすい。そこで、対向基板に覆われた部分においてソース層で配線した引き出し線を、対向基板に覆われていない部分では、ゲート層に繋ぎ替えておくことができる。これにより、対向基板に覆われていない部分での引き出し線をより保護できる。また、対向基板で覆われた部分に、ソース層からゲート層への繋ぎ替え部を設けることで、対向基板で覆われた部分と外側との境界における引き出し線の保護も強化できる。
　なお、隣接する引き出し線を複数の層に形成する形態は上記例に限られない。例えば、３層またはそれ以上の層に引き出し線を分散させて形成してもよい。或いは、ソース配線Ｓの引き出し線ｉＳ又はゲート配線Ｇの引き出し線ｉＧのいずれか一方において、隣接する配線を複数の層に形成することもできる。また、左側のソース引き出し線ｋＳ１、ｋＳ２又はゲート引き出し線ｋＧにおいて、隣り合う引き出し線を異なる複数の層に形成することもできる。
　（本実施形態の適用例）
　次に、本実施形態が適用できる場合の具体例を説明する。
　マトリクス基板を備えた表示装置においては、ドライバ又はドライバ実装のコストを削減するために、横ストライプ画素を用いる場合がある。横ストライプ画素は、矩形状の画素電極の長辺がゲートバスラインの延びる方向である画素である。横ストライプ画素を用いると、縦ストライプ画素を用いた場合と比較して、ゲートバスライン（ゲート配線Ｇ）の本数が３倍になる一方で、データバスライン（ソース配線Ｓ）の本数を１／３に削減できる。一般に、データバスラインに接続されるソースドライバは、ゲートバスラインに接続されるゲートドライバよりも高価である。従って、製造コストの観点からは、ソースドライバの使用数を減らすことができれば有利である。なお、横ストライプ画素は、縦ストライプ画素と比べて、横方向の幅が大きく、検査時の縦スジが視認しやすい。
　ゲートバスラインの本数が増えると、その引き出し線の本数も増えることになる。そのため、表示領域Ａの左右辺の非表示領域におけるゲートバスラインの引き出し線の占める領域を小さくするため、上記例のように、引き出し線をゲート層とソース層の交互に形成することが好ましい。引き出し線をゲート層とソース層の交互で形成した場合、対向基板に覆われていない部分では、配線を保護する観点から、ソース層で配線した引き出し線をゲート層に繋ぎ替えておくことができる。繋ぎ替え部は、対向基板に覆われていない部分すなわち対向領域Ｅ内に形成することが好ましい。
　ゲートバスラインの引き出し線のソース層からゲート層への繋ぎ替え部を、対向領域Ｅに形成すると、データバスライン（ソース配線Ｓ）の引き出し線の配線領域も狭くなる。そこで、データバスラインの引き出し線もゲート層とソース層の交互に形成することができる。また、ゲートバスラインの引き出し線と同様に、対向領域Ｅ内に繋ぎ替え部を形成することが好ましい。
　データバスラインの引き出し線をゲート層とソース層の交互に形成すると、隣接するデータバスラインのリーク検査に加えて、同じ層で隣接する引き出し線のリーク検査も実施することが好ましい。そのため、隣接する４本のデータバスラインに対して、それぞれ別の検査信号が入力可能な検査信号線を設けることができる。図３に示した上記例では、第１～第４の引き出し線ｋＳ１～ｋＳ４を設けて、隣接する４本のデータバスラインに独立して信号を入力できる構成にしている。これは、ソース配線Ｓの引き出し線を４系統とした場合の例である。
　表示領域のデータ信号入力辺側は、ゲートバスラインの引き出し線やデータバスラインの引き出し線、さらにコモン転移が密集しており、検査用ＴＦＴを配置する領域を確保し難い。例えば、図３に示す例では、対向基板の対向電極との接続部であるコモン転移Ｂが表示領域Ａのデータ信号入力辺側に配置されている。そのため、データバスラインへ接続される検査用トランジスタｔ１～ｔ４はデータ信号入力辺と逆側に配置することになる。このとき、例えば、データ検査信号用の引き出し線を２本ずつ、表示領域の左右側から迂回させ、集合領域を経て検査用トランジスタへ接続される構成とすることが好ましい。
　［実施形態２］
　図５は、実施形態２におけるマトリクス基板の配線例を示す図である。図５に示す例では、データバスラインに検査信号を入力するための引き出し線が６系統となっている。具体的には、ソース配線Ｓの駆動信号が入力される側すなわちドライバ実装領域１７ａとは反対側には、データ検査信号用の引き出し線ｋＳ１、ｋＳ２、ｋＳ３、ｋＳ４、ｋＳ５、ｋＳ６が、トランジスタｔ１、ｔ２、ｔ３、ｔ４、ｔ５、ｔ６を介して、接続される。これらの引き出し線を介して、例えばデータ検査信号がソース配線へ入力される。
　本例では、データ検査信号用の引き出し線は、第１～第６の引き出し線ｋＳ１～ｋＳ６を含む。第１～第６の引き出し線ｋＳ１～ｋＳ６は、順に隣接した６本のソース配線Ｓに、第１～第６の検査用トランジスタｔ１～ｔ６を介して接続される。すなわち、順に並んで形成された６本のソース配線に対応して接続された第１～第６のトランジスタｔ１～ｔ６に、第１～第６の引き出し線ｋＳ１～ｋＳ６は、それぞれ、対応して接続される。第１～第６の引き出し線のそれぞれは、隣接する６本のソース配線のうち１つにトランジスタを介して接続されることになる。これにより、隣接する６本のソース配線のそれぞれに、第１～第６の引き出し線を通じて異なる信号を入力することが可能になる。
　第１～第６の引き出し線ｋＳ１～ｋＳ６はいずれも、表示領域Ａのデータ信号入力辺と対向する辺の中央付近の集合領域Ｄを通ってから各ソース配線Ｓへ接続されるよう配置される。第１～第６の引き出し線ｋＳ１～ｋＳ６のうち、第１～第３の引き出し線ｋＳ１～ｋＳ３は、右側のデータ検査信号入力端子ｍｘＳから表示領域Ａの右側を通って表示領域Ａのドライバ実装領域１７ａとは反対側に回りこみ、集合領域Ｄを経てソース配線Ｓに達する。一方、第４～第６の引き出し線ｋＳ４～ｋＳ６は、左側のデータ検査信号入力端子ｈｘＳから表示領域Ａの左側を通って表示領域Ａのドライバ実装領域１７ａとは反対側に回りこみ、集合領域Ｄを通ってソース配線Ｓに達する。
　第１～第３の引き出し線ｋＳ１～ｋＳ３は、端子領域から表示領域の右側を回りこんで反対側へ引き出される右側引き出し線の一例である。第４～第６の引き出し線ｋＳ４～ｋＳ６は、端子領域から表示領域左側を回りこんで反対側へ引き出される左側引き出し線の一例である。
　実施形態１では、データバスラインの引き出し線は４本であったが、引き出し線の数は４本より多くてもよい。本実施形態は、データバスラインの引き出し線を６本設けた例である。同様に、ゲートバスラインの引き出し線の数も図３に示す例に限られない。
　例えば、縦ストライプ画素の場合に、本実施形態を適用することができる。この場合、６系統の引き出し線を介して、ＲＧＢの３色に対応した信号入力が可能となる。また、４色（例えばRGB+Yellow）を採用した場合は、データ検査用の引き出し線を８本設けることで、４色に対応した検査信号の入力が可能になる。
　［実施形態３］
　図６は、実施形態３におけるマトリクス基板の配線例を示す図である。図６に示す例では、複数のソース配線にそれぞれ接続される複数の引き出し線間を接続する接続素子、及び、引き出し線と共通電極又は補助容量信号線とを接続する接続素子が設けられている。接続素子には、例えば、引き出し線の静電気対策として設けられるＥＳＤ対策素子が用いられる。一例として、接続素子には、バックトゥバックダイオードを用いることができる。接続素子として、バックトゥバックダイオードの代わりに、例えば、トランジスタ、半導体層等を用いることもできる。
　本実施形態では、異なる配線に接続される複数の引き出し線を相互接続し、かつ、容量の大きなコモン電極や補助容量信号線とも接続した構成である。この構成により、引き出し線に静電気対策を施すことができる。なお、引き出し線どうしの接続あるいは、引き出し線とコモン電極又は補助容量信号線との接続のいずれか一方のみであっても、静電気対策の効果を得ることはできる。本実施形態の引き出し線を検査配線とした場合、製造工程において、検査用ＴＦＴや検査配線の静電気破壊不良を低減でき、正常な検査の実施が可能になる。また、表示領域の静電破壊不良も低減できる。
　図６に示す例では、引き出し線間の接続の例として、集合領域Ｄにおいて、左側の端子ｈｘＳへ接続されるデータバスラインの引き出し線ｋＳ３と、右側の端子ｍｘＳへ接続されるデータバスラインの引き出し線ｋＳ１との間がバックトゥバックダイオードにより接続されている。また、表示領域Ａの引き出し線が接続される辺に沿って延びる引き出し線部分の右側の端部においても、引き出し線ｋＳ３と引き出し線ｋＳ２を接続する接続素子が設けられている。さらに、表示領域Ａの右側におけるデータバスラインの引き出し線ｋＳ１、ｋＳ２の間、及び、ゲートバスラインの引き出し線ｋＧの間、並びに、表示領域の左側におけるデータバスラインの引き出し線ｋＳ３、ｋＳ４の間及びゲートバスラインの引き出し線ｋＧの間も、接続素子で接続されている。
　図６における、引き出し線と補助容量信号線又は共通電極との接続の例としては、表示領域Ａの右側と左側の非表示領域それぞれにおいて、補助容量信号線ｋＣとゲートバスラインの引き出し線ｋＧとの間に接続素子が設けられている。また、表示領域Ａの右側の非表示領域において、データバスラインの引き出し線ｋＳ２と補助容量信号線ｋＣとの間が接続されている。表示領域Ａの左側の非表示領域において、データバスラインの引き出し線ｋＳ３と共通電極との間が接続されている。
　［実施形態４］
　図７は、実施形態４におけるマトリクス基板の配線例を示す図である。図７に示す例では、矩形の表示領域Ａにおけるソース配線に平行な２つの辺のうち一方の辺側に設けられた端子から、他方の辺の側に表示領域Ａを左右から回り込んで、他方の辺側からゲート配線へ接続される引き出し線ｋＧ１、ｋＧ２、ｋＧ３、ｋＧ４が配置されている。
　本例では、表示領域Ａにおけるソース配線に平行な２つの辺のうち一方の辺側に対向基板に覆われない部分が設けられる。ドライバ実装領域１７ａ及び端子領域もこの一方の辺側の対向基板に覆われない部分に設けられる。
　表示領域Ａのドライバ実装領域側からゲート引き出し線ｉＧがゲート配線Ｇへ接続される。ゲート引き出し線ｉＧを介して、各画素のスイッチング素子であるＴＦＴ１９のゲート電極へ接続されたゲート配線Ｇへ制御信号（又はゲート信号と称することもできる）が入力される。ゲート配線Ｇへ制御信号を入力するゲート引き出し線ｉＧは、全て表示領域Ａのドライバ実装領域側からゲート配線Ｇへ接続されている。一方、各画素を駆動するためのデータ信号を入力するためのソース引き出し線ｉＳは、ドライバ実行領域１７ａから、表示領域Ａの左右に回りこみ、左右それぞれの辺からソース配線Ｓへ接続される。複数のソース配線Ｓは、右側から引き出される線と左側から引き出される線が交互に並ぶように配置される。
　ソース配線Ｓは、トランジスタｔ１～ｔ８を介してデータ検査配線である引き出し線ｋＳ１～ｋＳ８へ接続され、データ検査信号入力端子である端子ｘＳへ引き出される。ソース配線Ｓ１～ＳＭのうち一部Ｓ１、Ｓ３、…は、表示領域Ａの一方の辺（ドライバ実装領域１７ａから見て左側の辺）から左側データ検査信号入力端子である端子ｈｘＳへ引き出され、残りＳ２、Ｓ４…は、表示領域の他方の辺である右側の辺から右側データ検査信号入力端子である端子ｍｘＳへ引き出されている。一方の辺に引き出されたソース配線のうち隣接する４本の線には、それぞれに対応する第１～第４のトランジスタｔ１～ｔ４が接続される。第１～第４のトランジスタｔ１～ｔ４には、それぞれ対応する第１～第４のデータ引き出し線ｋＳ１～ｋＳ４が接続される。同様に、反対側の他方の辺に引き出されたソース配線のうち隣接する４本の線に、それぞれに対応する第５～第８のトランジスタｔ５～ｔ８が接続され、第５～第８のトランジスタｔ５～ｔ８には、それぞれ対応する第５～第８のデータ引き出し線ｋＳ５～ｋＳ８が接続される。
　ゲート配線Ｇの制御信号が入力される側すなわちドライバ実装領域１７ａとは反対側からは、ゲート検査信号用の引き出し線ｋＧ１、ｋＧ２、ｋＧ３、ｋＧ４が接続される。これらの引き出し線を介して、例えば、ゲート検査信号がゲート配線Ｇへ入力される。
　本例では、ゲート検査信号用の引き出し線は、第１～第４の引き出し線ｋＧ１、ｋＧ２、ｋＧ３、ｋＧ４を含む。第１～第４の引き出し線ｋＧ１、ｋＧ２、ｋＧ３、ｋＧ４は、順に隣接した４本のゲート配線Ｇに、第１～第４のトランジスタｔ１、ｔ２、ｔ３、ｔ４を介して接続される。すなわち、順に並んで形成された４本のゲート配線に対応して接続された第１から第４のトランジスタｔ１～ｔ４に、第１～第４の引き出し線ｋＧ１～ｋＧ４が、それぞれ、対応して接続される。第１～第４の引き出し線のそれぞれは、隣接する４本のゲート配線のうち１つにトランジスタを介して接続されることになる。これにより、隣接する４本のゲート配線のそれぞれに、第１～第４の引き出し線を通じて異なる信号を入力することが可能になる。
　トランジスタｔ１～ｔ８のゲートは、トランジスタ制御信号線ｋＴに接続される。トランジスタ制御信号線ｋＴは、トランジスタ制御信号入力端子である端子ｘＴに接続される。
　第１～第４の引き出し線ｋＧ１～ｋＧ４はいずれも、表示領域Ａの制御信号入力辺と対向する辺の中央付近の集合領域Ｄを通ってから各ソース配線Ｓへ接続されるよう配置される。第１～第４の引き出し線ｋＧ１～ｋＧ４のうち、第１及び第２の引き出し線ｋＧ１、ｋＧ２は、右側のゲート検査信号入力端子ｍｘＧから表示領域Ａの右側を通って表示領域Ａのドライバ実装領域１７ａとは反対側に回りこみ、集合領域Ｄを経てゲート配線Ｇに達する。一方、第３及び第４の引き出し線ｋＧ３、ｋＧ４は、左側のゲート検査信号入力端子ｈｘＧから表示領域Ａの左側を通って表示領域Ａのドライバ実装領域１７ａとは反対側に回りこみ、集合領域Ｄを通ってゲート配線Ｇに達する。
　このように引き出し線ｋＧ１～ｋＧ４を配置することで、表示領域Ａのいずれの部分においても、隣接するゲートバスラインに対応する引き出し線の信号入力端子からの距離の差が大きくならないようにできる。これにより、配線抵抗差に基づく信号遅延の差が大きくならないようにすることができる。図７において、例えば、表示領域Ａの左端部（最下部）の隣接する４本のゲート配線Ｇにおいて、第２の引き出し線ｋＧ２の右側の入力端子ｘＧ２からトランジスタｔ２までの距離と、第３の引き出し線ｋＧ３の左側の入力端子ｘＧ３からトランジスタｔ３（トランジスタｔ２の隣のトランジスタｔ３）までの距離との差が小さくなる。そのため、左端部の隣接する４本のゲート配線Ｇのうちトランジスタｔ２に接続されるゲート配線の信号遅延と、この隣のゲート配線すなわちトランジスタｔ３に接続されるゲート配線の信号遅延との差が小さくなる。ひいては、表示画像において、ゲート配線に沿ったスジ状のムラが発生するのを抑えることができる。
　図７に示す例は、実施形態１の第１～第４のトランジスタｔ１～ｔ４をゲート配線に適用した場合の例である。第１及び第２の引き出し線ｋＧ１、ｋＧ２は、端子領域が設けられた一方の側面側から表示領域の右側を回りこんで反対側へ引き出される右側引き出し線の一例である。第３及び第４の引き出し線ｋＧ３、ｋＧ４は、端子領域が設けられた一方の側面側から表示領域左側を回りこんで反対側へ引き出される左側引き出し線の一例である。また、図７では、ドライバ１７がゲートバスラインの信号入力辺に実装される構成である。このような構成は、例えば、パネル上下辺を共に狭額縁化する際に好適に用いることができる。
　なお、本実施形態４には、上記実施形態３に記載の接続素子を組み合わせることもできるし、上記実施形態２と組み合わせて、ゲートバスラインの検査用の引き出し配線を６系統にすることもできる。
　［実施形態５］
　本実施形態は、上記の実施形態１～４における異なる層に形成された引き出し線の繋ぎ替え構造の詳細例である。本実施形態の繋ぎ替え構造は、上記の実施形態１～４の少なくとも１つの形態に適用できる。図８は、異なる層に形成された複数の配線の構成例を層の厚み方向から見た図である。図９（ａ）～（ｃ）は、図８のＸ－Ｘ線断面図である。
　図８は、基板上のゲート層に形成されるゲートメタル５１と、ゲートメタル５１を覆うゲート絶縁膜の上すなわちソース層に形成されるソースメタル５２の繋ぎ替え部の周辺における構成例を示す。ゲートメタル５１とソースメタル５２は、繋ぎ替え部において層の厚み方向に重なるよう形成される。これらが重なる領域の一部でゲート絶縁膜が除かれて、ソースメタル５２がゲートメタル５１に接している。ソースメタル５２がゲートメタル５１に接する接触部５２ａで、ソース層のソースメタル５２で形成された配線は、ゲート層のゲートメタル５１に繋ぎ替えられる。
　ソースメタル５２及びゲートメタル５１は、繋ぎ替え部において線幅が他の部分より太くなっている。これにより、繋ぎ替え部における接触不良等の不具合発生率を抑えることができる。ソースメタル５２及びゲートメタル５１の繋ぎ替え部において線幅が太くなっている部分に対応して、左右の隣接する２つのゲートメタル５１の配線の間隔が広くなっている。このように、繋ぎ替え部の配線の線幅に応じて、隣接する両側の配線の間隔を広げることで、複数の配線が集中する領域でも、効率よく配線を配置することができる。
　また、図８に示す例では、繋ぎ替え部から延びるソースメタル５２の配線部分すなわち線幅が繋ぎ替え部より細くなっている部分と、層を隔てて隣接するゲートメタル５１の配線部分は、層の厚み方向において重ならない位置に形成されている。すなわち、ゲート層の配線とソース層の配線は、重ならないように並行して延びて形成される。これにより、互いに並行して延びる隣り合う配線間での干渉の度合いを小さくすることができる。
　図９（ａ）は、図８のＸ－Ｘ線断面の一例を示す図である。図９（ａ）では、基板５０上にゲートメタル５１が形成され、ゲートメタル５１を覆うように基板５０上にさらにゲート絶縁膜５３が形成される。ゲート絶縁膜５３上にソースメタル５２が形成される。ゲートメタル５１とソースメタル５２が重なる箇所では、ゲート絶縁膜５３を介さずにゲートメタル５１とソースメタル５２が接触する接触部５２ａが設けられる。ゲート絶縁膜５３及びソースメタル５２の上には、これらを覆うように、さらに無機絶縁膜５４が形成される。無機絶縁膜５４の上にさらに有機絶縁膜５５が形成される。
　図９（ｂ）は、図８のＸ－Ｘ線断面の他の例を示す図である。図９（ｂ）に示す例では、ゲート絶縁膜５３に重ねて第２の無機絶縁膜５６が設けられる。第２の無機絶縁膜５６は、例えば、表示部のＴＦＴのチャネル領域上に配置される保護絶縁膜である。
　図９（ｃ）は、図８のＸ－Ｘ線断面のさらに他の例を示す図である。図９（ｃ）に示す例では、図９（ａ）に示す構成において有機絶縁膜５５がない構成となっている。すなわち、基板５０上に、ゲートメタル５１、ゲート絶縁膜５３、ソースメタル５２、及び無機絶縁層５４が順に積層された構成となっている。
　図１０は、繋ぎ替え部の構成の変形例を、層の厚み方向から見た図である。図１１は、図１０のＸＩ－ＸＩ線断面図である。図１０及び図１１に示す例では、ソースメタル５２からゲートメタル５１への繋ぎ替え部において、ソースメタル５２の端部と、ゲートメタル５１の端部がゲート絶縁膜５３を挟んで対向する位置に互いに近づいて配置される。
　ソースメタル５２は、繋ぎ替え部において、ゲート絶縁膜５３、無機絶縁膜５４及び有機絶縁膜５５を貫いて、有機絶縁膜５５上に設けられた画素電極層５７と接続される。すなわち、繋ぎ替え部では、ゲートメタル５１が画素電極層５７に接する接触部５７ａが設けられる。
　また、ゲート絶縁膜５３上で、ゲートメタル５１の近くまで延びて形成されたソースメタル５２も、繋ぎ替え部において、ゲート絶縁膜５３、無機絶縁膜５４及び有機絶縁膜５５を貫いて、有機絶縁膜５５上に設けられた画素電極層５７と接続される。すなわち、繋ぎ替え部では、ゲートメタル５１が画素電極層５７に接する接触部５７ａが設けられる。
　画素電極層５７は、ソースメタル５２との接触部５７ａ及びゲートメタル５１との接触部５７ｂにつながって形成される。これにより、ソースメタル５２とゲートメタル５１が電気的に接続される。図１０及び図１１に示す例では、画素電極層の導電膜を介して、下部の異なる２層の配線を接続する。これにより、ゲート絶縁膜をパターニングして、ソースメタルとゲートメタルとを直接接触させるための工程が不要となる。すなわち、アクティブマトリクス基板の製造工程を短縮できるといった効果を得られる。なお、図１０及び図１１に示す例でも、ソースメタル５２及びゲートメタル５１は、繋ぎ替え部において線幅が他の部分より太くなっている。
　本実施形態の繋ぎ替え部の構成は、例えば、図３～図７に示したソース層とゲート層との間の配線の接続に用いることができる。特に、図３～図７におけるドライバ実装領域１７ａ側の対向領域Ｅの境界付近において、対向領域内で、ソース層からゲート層へ引き出し線を繋ぎ替える部分において、上記構成例を好適に用いることができる。なお、繋ぎ替え部の構成は上記例に限られない。
　［実施形態の変形例］
　上記実施形態は、一例として、表示装置が液晶表示装置である例であるが、本発明を適用できる表示装置は、液晶表示装置に限られない。複数の画素を有する表示領域と、画素を駆動するための信号を伝達する配線を有するあらゆる表示装置に対して本発明を適用することができる。例えば、有機ＥＬディスプレイ、又は、マイクロカプセル型電気泳動方式の表示装置その他表示装置に本発明を適応することができる。マイクロカプセル型電気泳動方式の表示装置は、例えば、表示領域に形成されたマイクロカプセル層に画素ごとに電圧を印加することで、画像を表示する構成とすることができる。表示装置は、例えば、画素ごとに設けられた画素電極にスイッチング素子を介して接続された表示領域の配線と、表示領域の配線に接続された引き出し線を備える基板を備える構成とすることができ、この基板を例えば、上記実施形態におけるアクティブマトリクス基板のように構成することができる。
　また、本発明が適用可能なアクティブマトリクス基板は、例えばＸ線センサ等のイメージセンサ用基板にも適用することができる。Ｘ線センサ装置は、例えばアクティブマトリクス基板の画素電極上に電荷変換層（例えば三硫化アンチモン層とセレン層との積層構造）を形成することで構成できる。
　また、本発明が適用可能なマトリクス基板は、アクティブマトリクス基板に限られず、例えば、パッシブ型のマトリクス基板にも適用することができる。
　上記実施形態では、表示領域のソース配線又はデータ配線の一方端と他方端は、駆動用信号及び検査用信号の入力端子へそれぞれ接続される形態であった。しかし、他方端に入力される信号は検査用信号に限定されない。すなわち、上記実施形態における検査用トランジスタ、検査用引き出し線及び検査信号入力端子は、検査信号伝達以外の用途にも用いることができる。例えば、各画素に光センサが設けられる場合、光センサの出力信号が、他方端から出力される構成とすることもできる。
　また、例えば表示装置の製造後に、各画素の帯電を除去（放電）するために、引き出し線を用いることができる。このことにより、ＴＦＴ等のスイッチング素子の動作特性が変動することを抑制できる。
　上記実施形態では、ソースドライバ及びゲートドライバが一体として形成されたドライバが表示領域のいずれかの辺側に設けられているが、ドライバの構成及び設けられる位置は、上記例に限られない。例えば、ソースドライバ及びゲートドライバをそれぞれ別個に形成し、表示領域の異なる辺に分散して設けることもできる。例えば、ソース配線へのデータ信号を入力する端子が設けられるデータ信号の端子領域と、ゲート配線への制御信号を入力する端子が設けられる制御信号の端子領域が、表示領域の異なる２つの辺にそれぞれ設けられる構成であってもよい。この場合、制御信号の端子領域又はデータ信号の端子領域の少なくともいずれかから、表示領域の左右から反対側へ回り込んでソース配線又はゲート配線に接続される引き出し線を形成することができる。
　また、上記の説明では、スイッチング素子として、薄膜トランジスタを用いた場合について説明したが、本発明のスイッチング素子はこれに限定されるものではなく、例えば電界効果トランジスタを使用することもできる。
　本発明は、複数の画素及び画素を駆動するための配線を有するマトリクス基板又は表示装置として有用である。
　１　液晶表示装置
　１７ａ　ドライバ実装領域（端子領域の一例）
　Ａ　表示領域
　Ｇ　ゲート配線（第１の配線の一例）
　Ｓ　ソース配線（第２の配線の一例）
　ｋＳ１～ｋＳ６　引き出し線
　ｋＧ１～ｋＧ４　引き出し線
　ｉＧ、ｉＳ　引き出し線

Claims (10)

  1. 　複数の画素がマトリクス状に配置される画素領域と、
    　前記画素領域において一方向に並んだ画素に接続される第１の配線と、
    　前記一方向とは異なる方向に並んだ画素に接続される第２の配線と、
    　前記画素領域の外側であって、前記第１の配線又は第２の配線への信号を入力する端子が設けられる端子領域と、
    　前記端子領域が設けられた一方の側面側から前記画素領域を回りこんで反対側へ引き出され、当該反対側から前記第１の配線又は前記第２の配線へ接続される引き出し線を備え、
    　前記引き出し線は、前記一方の側面側から前記画素領域の左側を回りこんで前記反対側へ引き出される左側引き出し線と、前記一方の側面側から前記画素領域の右側を回りこんで前記反対側へ引き出される右側引き出し線とを含み、
    　前記左側引き出し線と前記右側引き出し線は、前記反対側における所定の集合領域まで引き出され、当該集合領域を通って前記第１の配線又は第２の配線へ接続される、マトリクス基板。
  2. 　前記集合領域は、前記画素領域の前記反対側において、前記画素領域の右端からの距離と前記画素領域の左端からの距離とがほぼ等しくなる位置に配置される、請求項１に記載のマトリクス基板。
  3. 　前記集合領域は、前記左側引き出し線の前記一方の側面側から前記集合領域までの長さと、前記右側引き出し線の前記一方の側面側から前記集合領域までの長さがほぼ等しくなる位置に設けられる、請求項１又は２に記載のマトリクス基板。
  4. 　前記一方の側面側から引き出されて、前記画素領域の前記一方の側面側から前記第１の配線又は前記第２の配線へ接続される端子側引き出し線と、
    　前記一方の側面側から引き出されて、前記画素領域の左側又は右側から前記第１の配線又は前記第２の配線へ接続される横側引き出し線とをさらに備え、
    　前記左側引き出し線、前記右側引き出し線、前記端子側引き出し線、及び前記横側引き出し線の少なくとも１つは、複数の配線を含み、当該複数の配線の少なくとも一部において、互いに隣接する２つの配線は、絶縁膜を隔てて異なる層に形成される、請求項１～３のいずれか１項に記載のマトリクス基板。
  5. 　前記端子側引き出し線及び前記横側引き出し線それぞれは、複数の配線を含み、当該複数の配線の少なくとも一部において、互いに隣接する２つの配線は、絶縁膜を隔てて異なる層に形成される、請求項１～４のいずれか１項に記載のマトリクス基板。
  6. 　前記端子領域は、前記マトリクス基板に対向して設けられる対向基板が設けられる対向領域の外側にあり、
    　前記対向領域において、前記異なる層に形成される隣接する２つの配線のうち、一方の層に形成された配線は、他方の層へ移ってから、前記対向領域の外側へ引き出される、請求項４又は５に記載のマトリクス基板。
  7. 　前記異なる層に形成される隣接する２つの配線は、層の厚み方向において重ならない位置に形成される、請求項４～６のいずれか１項に記載のマトリクス基板。
  8. 　前記左側引き出し線と前記右側引き出し線は、それぞれ、少なくとも２つの系統を含む、請求項１～７のいずれか１項に記載のマトリクス基板。
  9. 　請求項１～８のいずれか１項に記載のマトリクス基板を含む表示装置。
  10. 　請求項１～８のいずれか１項に記載のマトリクス基板と、
    　前記マトリクス基板と、液晶層を挟んで対向する対向基板とを備えた、液晶表示装置。
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