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WO2013018163A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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WO2013018163A1
WO2013018163A1 PCT/JP2011/067478 JP2011067478W WO2013018163A1 WO 2013018163 A1 WO2013018163 A1 WO 2013018163A1 JP 2011067478 W JP2011067478 W JP 2011067478W WO 2013018163 A1 WO2013018163 A1 WO 2013018163A1
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WO
WIPO (PCT)
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region
semiconductor device
well
axis direction
power supply
Prior art date
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Ceased
Application number
PCT/JP2011/067478
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English (en)
French (fr)
Inventor
柴田　健
優太 柳谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
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Priority to CN201180072617.9A priority patent/CN103703557B/zh
Priority to KR1020187024002A priority patent/KR20180096824A/ko
Priority to KR1020177026417A priority patent/KR101892680B1/ko
Priority to PCT/JP2011/067478 priority patent/WO2013018163A1/ja
Priority to TW101126076A priority patent/TWI543338B/zh
Priority to TW105117109A priority patent/TWI582958B/zh
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Priority to US15/277,723 priority patent/US9865604B2/en
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    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a semiconductor device including a memory unit such as an SRAM and a technique effective when applied to the method for manufacturing the semiconductor device.
  • Patent Document 1 and Patent Document 2 show the well arrangement of the memory array in the dynamic RAM. Specifically, in a p-type substrate or deep well, a p-type well is formed adjacent to both sides of the n-type well, and an n-channel MOSFET such as a memory cell selection transistor or a sense amplifier is formed in the p-type well. A p-channel MOSFET such as a sense amplifier is formed in the n-type well.
  • Japanese Patent Application Laid-Open No. 2004-228561 shows a well arrangement of peripheral circuits and input / output circuits of a memory array in a dynamic RAM. Specifically, n-type wells and p-type wells having an elongated shape with the word line extending direction as the longitudinal direction are alternately arranged along the word line arrangement direction.
  • the present invention has been made in view of the above, and one of its purposes is to provide a semiconductor device having a highly flexible layout and a method for manufacturing the semiconductor device.
  • the semiconductor device includes a first conductivity type first well region (NW) including a first portion (ARN1a), a second portion (ARN1b), and a third portion (ARN2), and a first well region.
  • NW first conductivity type first well region
  • the first portion (ARN1a) and the second portion (ARN1b) are disposed adjacent to both sides of the fourth portion (ARP1b) in the first direction.
  • the third part (ARN2) has a shape extending in the first direction, and is connected to the first part (ARN1a) and the second part (ARN1b) in the second direction intersecting with the first direction and the fourth part ( Arranged adjacent to ARP1b).
  • the first power supply region (N + (DFW)) is formed in a substantially rectangular shape in the third portion (ARN2), and the first portion (ARN1a) and the second portion (ARN1b) via the first well region (NW). ) Is supplied with a predetermined voltage.
  • the first power supply region (N + (DFW)) is formed so that the size in the first direction is larger than the size in the second direction.
  • the method for manufacturing a semiconductor device includes the steps (a) to (f).
  • the second conductivity type second well region (PW) including the fourth portion (ARP1b) is formed on the semiconductor substrate (SUBp).
  • the first portion (ARN1a) and the second portion (ARN1b) disposed adjacent to both sides of the fourth portion (ARP1b) in the first direction on the semiconductor substrate (SUBp) and the first Forming a first well region (NW) of a first conductivity type connected to the first and second portions in a second direction intersecting the direction and including a third portion (ARN2) disposed adjacent to the fourth portion; Is done.
  • a first source / drain pattern (PW for N + (DF) (exposed portion)), which is a partial region of the fourth portion, and the first portion or
  • the second source / drain pattern (P + (DF) NW (exposed portion)), which is a partial region of the second part, and the power supply pattern (N + (DFW) NW (part of the third portion).
  • a first insulating film (STI) is formed in a portion excluding the exposed portion)).
  • the power supply pattern is a substantially rectangular region having a size in the first direction larger than the size in the second direction.
  • a gate layer (GT) having a linear shape and extending across the first source / drain pattern and the second source / drain pattern in the first direction is formed.
  • a part of the gate layer is etched through mask processing (GTRE).
  • GTRE mask processing
  • a first conductivity type impurity is introduced into the first source / drain pattern
  • a second conductivity type impurity is introduced into the second source / drain pattern
  • a first conductivity type impurity is introduced into the feed pattern. be introduced.
  • FIG. 1 is a block diagram showing an example of the overall schematic configuration of a semiconductor device according to a first embodiment of the present invention. It is explanatory drawing which shows the usage example of the memory unit in FIG.
  • FIG. 2 is a block diagram illustrating a schematic configuration example of a main part of a memory unit included in the semiconductor device of FIG. 1.
  • FIG. 4 is a circuit diagram illustrating a configuration example of each memory cell in the memory unit of FIG. 3.
  • FIG. 5 is a plan view illustrating a layout configuration example of the memory cell of FIG. 4.
  • FIG. 6 is a cross-sectional view showing a schematic device structure example between A and A ′ in the memory cell of FIG. 5.
  • FIG. 4 is a plan view showing a schematic layout configuration example of a part of the memory array in the memory unit of FIG. 3.
  • FIG. 4 is a circuit diagram showing a schematic configuration example of the column control circuit block in the memory unit of FIG. 3. It is a schematic diagram which shows the example of an actual structure using the column control circuit block of FIG.
  • FIG. 10 is a plan view showing a schematic layout configuration example regarding well arrangement and well power feeding in the column control circuit block of FIGS. 8 and 9.
  • FIG. 11 is a cross-sectional view showing a schematic device structure example between B-B ′ in the layout of FIG. 10.
  • FIG. 11 is a cross-sectional view showing a schematic device structure example between C and C ′ in the layout of FIG. 10.
  • FIG. 18 is a plan view showing a more detailed configuration example of a partial region in the semiconductor device of FIG. 17.
  • (A) is a cross-sectional view showing a schematic device structure example between EE ′ in FIG. 18, and (b) is a cross-sectional view showing a schematic device structure example between FF ′ in FIG. is there.
  • (A) is a cross-sectional view showing a schematic device structure example between GG ′ in FIG. 18, and (b) is a cross-sectional view showing a schematic device structure example between HH ′ in FIG. is there.
  • FIG. 23 is an explanatory diagram illustrating an example of the semiconductor device manufacturing method following FIG. 22;
  • (A) is a top view which shows an example of the basic concept of the well arrangement system in the semiconductor device by Embodiment 4 of this invention,
  • (b) shows the well arrangement system used as the comparative example of (a). It is a top view.
  • FIG. 10 is a plan view showing a schematic well arrangement configuration example in the column control circuit block of FIGS. 8 and 9 in the semiconductor device according to the fourth embodiment of the present invention.
  • (A) is a top view which shows the schematic layout structural example regarding well arrangement
  • (b) is It is sectional drawing which shows the example of a schematic device structure between II 'in (a).
  • (A) is a top view which shows the schematic layout structural example regarding well arrangement
  • (b) is (b) It is sectional drawing which shows the example of a rough device structure between JJ 'in a).
  • the constituent elements are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say.
  • the shapes, positional relationships, etc. of the components, etc. when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.
  • a MIS (Metal Insulator Semiconductor) type field effect transistor FET
  • FET Field Effect transistor
  • FIG. 1 is a block diagram showing an overall schematic configuration example of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is an explanatory diagram showing an example of use of the memory unit in FIG.
  • FIG. 1 shows a semiconductor device (LSI) called SOC (System On a Chip) in which various logic circuits and memory circuits are formed in one semiconductor chip.
  • the semiconductor device in FIG. 1 is, for example, a mobile phone LSI, and includes two processor units CPU1 and CPU2, an application unit APPU, a memory unit MEMU, a baseband unit BBU, and an input / output unit IOU.
  • the MEMU includes, for example, an SRAM (Static Random Access Memory) or the like, and is appropriately accessed along with the processing of each circuit block.
  • SRAM Static Random Access Memory
  • the MEMU includes a dual port SRAM (DPRAM) and a single port SRAM (SPRAM), and is used as a cache memory of the processor unit CPU.
  • the cache controller CCN provided in the MEMU or the like appropriately accesses the DPRAM and SPRAM, thereby performing cache hit / miss hit determination and cache data read / update processing.
  • DPRAM and SPRAM are often mounted by an automatic design tool called a memory compiler or the like, for example, and the SRAM generated thereby is called a compiled SRAM or the like.
  • the memory compiler automatically generates a compiled SRAM by sequentially and repeatedly arranging a unit layout or the like according to the number of designated bit lines or word lines, for example. In this case, a layout method with a high degree of freedom and a high area efficiency is required even for such repeated arrangement.
  • FIG. 3 is a block diagram illustrating a schematic configuration example of a main part of a memory unit included in the semiconductor device of FIG.
  • the memory unit MEMU shown in FIG. 3 includes an overall control circuit block CTLBK, a word line drive circuit block WLDBK, a replica circuit REP, a memory array MARY, and a column control circuit block COLBK.
  • MARY includes (m + 1) word lines WL [0] to WL [m] extending in the first direction and (n + 1) bit line pairs (BL [] extending in the second direction intersecting the first direction.
  • Each bit line pair is composed of two bit lines (for example, BL [0] and ZBL [0]) that transmit complementary signals.
  • the overall control circuit block CTLBK appropriately controls the word line drive circuit block WLDBK, the replica circuit REP, and the column control circuit block COLBK according to, for example, a read / write control signal or an address signal input from the outside.
  • WLDBK receives the row selection signal generated by CTLBK based on the address signal, and activates any one of (m + 1) word lines WL [0] to WL [m] in response to this.
  • the COLBK includes a sense amplifier circuit, an input / output buffer circuit, and the like, receives a column selection signal generated by the CTLBK based on an address signal, and in response, a predetermined bit line in (n + 1) bit line pairs. Select a pair.
  • the COLBK amplifies the data of the selected bit line pair by a sense amplifier circuit during a read operation and outputs the data to the outside through an output buffer circuit. During a write operation, the COLBK outputs an input buffer to the selected bit line pair. Data input from the outside through the circuit is transmitted.
  • the replica circuit REP includes a timing adjustment circuit therein, receives the activation signal generated by the CTLBK based on the read control signal, and adds a predetermined delay to the activation signal to activate the sense amplifier circuit in the COLBK. Determine the timing. Also, REP receives, for example, an activation signal generated by CTLBK based on a write control signal, and adds a predetermined delay to the activation signal, thereby indicating the deactivation timing of the word line activated in WLDBK. Determine.
  • FIG. 4 is a circuit diagram showing a configuration example of each memory cell in the memory unit of FIG.
  • the memory cell MC shown in FIG. 4 is an SRAM memory cell provided with four NMIS transistors MN_AC1, MN_AC2, MN_DR1, and MN_DR2 and two PMIS transistors MP_LD1 and MP_LD2.
  • MN_DR1 and MN_DR2 are driver transistors
  • MN_AC1 and MN_AC2 are access transistors
  • MP_LD1 and MP_LD2 are load transistors.
  • the gate of MN_AC1 is connected to the word line WL, and one of the source and the drain is connected to the positive bit line BL.
  • the gate of MN_AC2 is connected to WL, and one of the source and the drain is connected to the negative bit line ZBL.
  • MN_DR1, MP_LD1, MN_DR2, and MP_LD2 constitute a complementary MIS inverter circuit (referred to as a CMIS inverter circuit) between the power supply voltage VDD and the ground power supply voltage VSS, respectively. These two CMIS inverter circuits constitute a latch circuit by connecting one input to the other output.
  • the other of the source and drain of MN_AC2 is connected to the input of CMIS inverter circuit (MN_DR1, MP_LD1) (output of CMIS inverter circuit (MN_DR2, MP_LD2)).
  • the other of the source and drain of MN_AC1 is connected to the input of CMIS inverter circuit (MN_DR2, MP_LD2) (output of CMIS inverter circuit (MN_DR1, MP_LD1)).
  • FIG. 5 is a plan view showing a layout configuration example of the memory cell of FIG.
  • the word line extending direction (longitudinal direction) is the X-axis direction
  • the bit line extending direction (longitudinal direction) is the Y-axis direction.
  • the layout up to the wiring layer and the layout from the first metal wiring layer to the third metal wiring layer are shown separately.
  • an n-type well NW is disposed, and a p-type well PW is disposed adjacent to both sides of the NW in the X-axis direction.
  • Two gate layers GT that extend side by side in the X-axis direction are arranged via gate insulating films (not shown) above the two PWs and NWs (Z-axis direction).
  • each of the two gate layers GT is divided into two GTs by the gate double cut processing using the gate double cut mask pattern GTRE.
  • GTa GT that extends one of the PWs and the upper part of the NW
  • GTb GT that extends the other upper part of the PW on the GTa extension line
  • GTd GT
  • GTc GT that extends the other upper part of the PW on the GTa extension line
  • GTd GT
  • the gate cutting process is, for example, to form two linear patterns that extend in a straight line through discontinuous points, and after forming one linear pattern by mask processing, This is a technique of separating a part of a linear pattern into two linear patterns by cutting with a GTRE.
  • the processing accuracy of the linear patterns can be increased, which is beneficial for miniaturization.
  • the driver NMIS transistor MN_DR1 is formed in the GTa portion on one upper side of the PW, and the load PMIS transistor MP_LD1 is formed in the GTa portion on the NW.
  • the above-described access NMIS transistor MN_AC2 is formed in the portion GTb.
  • a driver NMIS transistor MN_DR2 is formed in the GTc portion on the other upper side of the PW, and a load PMIS transistor MP_LD2 is formed in the GTc portion on the NW.
  • An access NMIS transistor MN_AC1 is formed in the portion GTd.
  • n + -type semiconductor regions (diffusion layers) DF are formed on both sides (Y-axis direction) of the gate layers GT constituting the MN_DR1 and MN_AC1.
  • DF located between GT of MN_DR1 and GT of MN_AC1 is shared by MN_DR1 and MN_AC1, and is connected to the first metal wiring layer M1 through a contact layer CT disposed thereon.
  • n + -type semiconductor regions (diffusion layers) DF are formed on both sides of each GT constituting MN_DR2 and MN_AC2.
  • the DF located between the GT of MN_DR2 and the GT of MN_AC2 is shared by MN_DR2 and MN_AC2, and is connected to M1 via a CT disposed on the DF.
  • p + -type semiconductor regions (diffusion layers) DF are formed on both sides (Y-axis direction) of the gate layer GT constituting the MN_LD1 and the GT constituting the MN_LD2, respectively.
  • One DF in MN_LD1 is connected to the DF shared by MN_DR1 and MN_AC1 described above and a common GT in MN_LD2 and MN_DR2 through a contact layer CT and / or a first metal wiring layer M1 as appropriate.
  • one DF in MN_LD2 is connected to the DF shared by MN_DR2 and MN_AC2 described above and the common GT of MN_LD1 and MN_DR1 through CT and / or M1 as appropriate.
  • the n-type diffusion layer (or well) is formed by introducing impurities such as phosphorus (P) and arsenic (As) into silicon (Si), for example, and the p-type diffusion layer (or well) is For example, it is formed by introducing impurities such as boron (B) into silicon (Si).
  • the n + type has a higher impurity concentration than the n type, and the p + type has a higher impurity concentration than the p type.
  • the other semiconductor region (diffusion layer) DF in each of MN_LD1 and MN_LD2 is connected to the first metal wiring layer M1 via a contact layer CT disposed thereon.
  • the two M1s are connected in common to a second metal wiring layer M2 disposed above V1 and extending in the Y-axis direction via a first via layer V1 disposed above M1.
  • the M2 is a wiring for the power supply voltage VDD.
  • the DF on the side that is not shared with MN_DR1 in MN_AC1 is connected to M1 via CT arranged on the top thereof, and further connected to M2 extending in the Y-axis direction via V1 arranged on top of M1.
  • the M2 is a wiring for the bit line BL.
  • the DF on the side that is not shared with MN_DR2 in MN_AC2 is connected to M1 via CT arranged on the upper side thereof, and further extends in the Y-axis direction via V1 arranged on the upper side of M1.
  • the M2 is a wiring for the bit line ZBL.
  • three third metal wiring layers M3 extending in the X-axis direction are arranged side by side above the memory cell MC.
  • M3 in the middle is a wiring for the word line WL
  • M3 on both sides thereof is a wiring for the ground power supply voltage VSS.
  • the M3 for WL is connected to the second metal wiring layer M2 via the second via layer V2 disposed below the M3 in the upper part of each of the two p-type wells PW, and further to the lower part of the M2 It is connected to the first metal wiring layer M1 through the arranged first via layer V1.
  • One of the two M1s is connected to the gate layer GT of the MN_AC1 through the contact layer CT disposed below the other M1, and the other of the two M1s is similarly connected to the GT of the MN_AC2 through the CT. Is done.
  • one of the remaining two M3 except for the third metal wiring layer M3 for the word line WL is connected to M2 via V2 arranged at the lower part of M3 at one upper part of the PW, and , M1 is connected to M1 via V1 disposed below M2.
  • the M1 is connected to a DF that is not shared with the MN_AC1 in the MN_DR1 via a CT disposed below the M1.
  • the other of the remaining two M3s is connected to M2 via V2 arranged at the lower part of M3 at the upper part of the other PW, and further via V1 arranged at the lower part of M2. Connected to M1.
  • the M1 is connected to the DF on the side not sharing with the MN_AC2 in the MN_DR2 via the CT disposed below the M1.
  • FIG. 6 is a cross-sectional view showing a schematic device structure example between AA ′ in the memory cell of FIG.
  • an n-type well NW and two p-type wells PW are arranged on a p-type semiconductor substrate SUBp.
  • Two PWs are arranged adjacent to both sides of the NW in the X-axis direction.
  • n + type semiconductor regions (diffusion layers) N + (DF) are formed in the two PWs, respectively, and p + type semiconductor regions (diffusion layers) P + (DF) are formed in the NWs.
  • a buried insulating film (element isolation film) STI is formed in PW and NW on the main surface of the semiconductor substrate.
  • the STI is formed so as to surround each of N + (DF) and P + (DF) on the XY plane.
  • a gate layer GT is formed on the main surface of the semiconductor substrate via a gate insulating film GOX.
  • GOX is preferably composed of a high dielectric constant film having a dielectric constant higher than that of silicon dioxide, for example, hafnium, and GT is composed of a metal film or the like.
  • An interlayer insulating film ISL1 is formed on the main surface of the GT and the semiconductor substrate, and a contact layer CT is formed so that one end of the interlayer insulating film ISL1 is connected to the GT.
  • the ISL1 is composed of, for example, a TEOS (Tetra Ethyl Ortho Silicate) film or silicon dioxide
  • the CT is composed of, for example, a laminated film combining titanium (TI), titanium nitride, tungsten (W), or the like.
  • a first metal wiring layer M1 is formed on the ISL1 so as to be connected to the other end of the CT.
  • M1 is mainly composed of, for example, copper (Cu).
  • An interlayer insulating film ISL2 is formed on M1 and ISL1, and a second metal wiring layer M2 is further formed thereon.
  • FIG. 7 is a plan view showing a schematic layout configuration example of a part of the memory array in the memory unit of FIG.
  • FIG. 7 shows a layout configuration example of memory cells MC for 4 ⁇ 4 bits in the memory array.
  • the layout corresponding to 4 ⁇ 4 bits corresponds to the X-axis direction and the Y-axis. They are sequentially arranged in the axial direction.
  • the layouts of MCs adjacent to each other have a line-symmetric relationship.
  • the layout of two MCs adjacent in the X-axis direction is line symmetric with respect to the Y axis
  • the layout of two MCs adjacent in the Y-axis direction is line symmetric with respect to the X axis.
  • a layout of each MC a p-type well PW, an n-type well NW, a gate layer GT, and a double gate mask pattern GTRE are shown as representatives.
  • the layout of FIG. 5 is applied.
  • FIG. 8 is a circuit diagram showing a schematic configuration example of the column control circuit block in the memory unit of FIG.
  • FIG. 9 is a schematic diagram showing an actual configuration example using the column control circuit block of FIG.
  • the column control circuit block COLBK shown in FIG. 8 includes a column control circuit COLCTL, a column selection circuit YSEL, and a bit line precharge circuit BLPRE. Further, COLBK includes an input buffer circuit DIBF, a write amplifier circuit WAMP, and a write switch circuit WSW as a write system circuit, and an output buffer circuit DOBF, a read switch circuit RSW, and a sense amplifier precharge circuit SAPRE as a read system circuit. , A sense amplifier circuit SA is provided.
  • the column control circuit COLCTL controls the entire COLBK based on control signals from the overall control circuit block CTLBK and the replica circuit REP.
  • the control signal from CTLBK includes, for example, a column selection signal (column selection signal), an identification signal for reading and writing operations, and the control signal from REP includes activation of a sense amplifier circuit. Signals etc. are included.
  • the column selection signal is generated by latching the address signal input from the outside by the latch circuit FF by the latch circuit FF and decoding it by the address decoding circuit ADRDEC.
  • the identification signal of the read operation and the write operation is generated by the CTLBK. It is generated by interpreting an externally input control signal.
  • the bit line precharge circuit BLPRE is composed of three PMIS transistors, and the bit line pair (BL, ZBL) is supplied to the power supply voltage in advance of the read operation and write operation based on the control of the column selection circuit YSEL. Precharge to VDD.
  • the DIBF is composed of, for example, a combination of a plurality of PMIS transistors and NMIS transistors, and takes in the data input signal Din from the outside and outputs it to the write amplifier circuit WAMP during the write operation.
  • the WAMP is composed of, for example, a combination of a plurality of PMIS transistors and NMIS transistors, amplifies a signal input from the DIBF, and outputs it as a complementary data signal.
  • the write switch circuit WSW is composed of two NMIS transistors here, and transmits a complementary data signal input from the WAMP to a predetermined bit line pair (BL, ZBL) based on the control of the column selection circuit YSEL. To do.
  • BL, ZBL bit line pair
  • YSEL column selection circuit
  • the output of one WAMP corresponding to the data input signal Din [0] is four WSWs.
  • the output of one WAMP corresponding to the data input signal Din [1] is partially omitted although illustration is omitted.
  • YSEL selects one WSW from each of COL [0] and COL [1] during a write operation.
  • the information of Din [0] is transmitted to one of the four bit line pairs corresponding to COL [0] (for example, (BL [0], ZBL [0])).
  • Information of Din [0] is written into the memory cell MC located at the intersection of the bit line pair and the separately selected word line WL.
  • the information of Din [1] is transmitted to one of the four bit line pairs corresponding to COL [1] (for example, (BL [4], ZBL [4])).
  • the information of Din [1] is written in the MC located at the intersection of the one bit line pair and the selected WL.
  • column circuits COL [0] and COL [1] for 2 I / O are shown here, for example, when 32 I / O is provided, COL [0] to COL [31] are similarly set. Will exist.
  • four bit line pairs are associated with 1 I / O.
  • the read switch circuit RSW is composed of two PMIS transistors here, and a predetermined bit line pair (BL, ZBL) is sense amplifier based on the control of the column selection circuit YSEL during the read operation.
  • a predetermined bit line pair (BL, ZBL) is sense amplifier based on the control of the column selection circuit YSEL during the read operation.
  • SA complementary input node of circuit SA.
  • one RSW is simply connected to one SA, but actually, as shown in FIG. 9, a plurality of one SWW are connected to one SA.
  • RSWs (for example, 4 etc.) are connected in parallel, and one of them is selected via YSEL.
  • COL [0] in the column circuit COL [0]
  • four bit line pairs (BL [0], ZBL [0]) to (BL [3], ZBL [3]) each have four RSWs.
  • the data output signal Dout [0] is obtained from the output of the SA.
  • the column circuit COL [1] although not shown in part, four bit line pairs (BL [4], ZBL [4]) to (BL [7], ZBL [7]) are respectively provided. It is connected to one SA through four RSWs, and a data output signal Dout [1] is obtained from the output of the SA.
  • YSEL selects one RSW from COL [0] and COL [1].
  • the sense amplifier precharge circuit SAPRE is composed of three PMIS transistors here, and precharges the SA complementary input node to the power supply voltage VDD in advance before the RSW is turned on.
  • the sense amplifier circuit SA is composed of, for example, a CMIS cross-coupled amplifier circuit, and amplifies the signal at the complementary input node of SA. At this time, the activation timing of SA is determined based on the control signal from the replica circuit REP described above.
  • the output buffer circuit DOBF is composed of, for example, a combination of a plurality of PMIS transistors and NMIS transistors, and outputs an SA output signal to the outside as a data output signal Dout.
  • one of the four bit line pairs corresponding to COL [0] (for example, (BL [0], ZBL [0])
  • a separately selected word line WL The information of the memory cell MC located at the intersection is read as Dout [0].
  • one of the four bit line pairs corresponding to COL [1] (for example, (BL [4], ZBL [4])) is located at the intersection of the selected WL.
  • the MC information is read as Dout [1].
  • the column selection circuit YSEL is composed of a plurality of logical operation circuits here, and selection and control of WSW, RSW, BLPRE, and SAPRE as described above based on an input signal from the column control circuit COLCTL. I do.
  • WSW or RSW is selected based on the identification information of the read operation and write operation recognized by COLCTL, and the above-described plurality of WSWs or a plurality of WSWs are selected based on the column selection information recognized by COLCTL.
  • a specific switch is turned on from among the RSWs.
  • ON / OFF of each switch (MIS transistor) in BLPRE and SAPRE is also controlled appropriately.
  • FIG. 10 is a plan view showing a schematic layout configuration example regarding the well arrangement and well feeding in the column control circuit block of FIGS.
  • FIG. 10 shows an example of the layout configuration of wells and well feeds for the column circuits COL [0] and COL [1] and a part of the memory array MARY connected thereto in FIG.
  • Each well associated with DIBF and DOBF is arranged.
  • p-type wells PW and n-type wells NW are alternately and repeatedly arranged in the X-axis direction (the unillustrated word line extending direction).
  • PWs are continuously arranged in the X-axis direction.
  • NWs are continuously arranged in the X-axis direction in order to form the PMIS transistors as shown in FIG.
  • PW and NW are alternately arranged in the X-axis direction in order to form various logic operation circuits (that is, CMIS type circuits) as shown in FIG.
  • the sense amplifier circuit SA In the sense amplifier circuit SA (NMIS), PWs are continuously arranged in the X-axis direction in order to form the NMIS transistors of the CMIS cross-coupled amplifier circuit described in FIG.
  • the write amplifier circuit WAMP, and the sense amplifier circuit SA PW and NW are alternately arranged in the X-axis direction in order to form the PMIS transistor and the NMIS transistor that constitute each of the COLCTL and WAMP. Yes.
  • a PMIS transistor of SA CMIS cross-coupled amplifier circuit
  • PW and NW are alternately and repeatedly arranged in the X-axis direction in order to form the PMIS transistor and the NMIS transistor that constitute each of them.
  • WPA1 is composed of two P + (DFW) and one N + (DFW) each having a substantially rectangular shape elongated in the Y-axis direction.
  • One of the two P + (DFW) is arranged in the PW in the WSW area, and the other is arranged in the PW in the YSEL to SA (PMIS) area.
  • the one N + (DFW) is arranged in the NW in the BLPRE and RSW regions.
  • VSS is supplied to the two P + (DFW), and VDD is supplied to the one N + (DFW), thereby supplying power to the corresponding PW and NW, respectively.
  • the well arrangement example of FIG. 10 further includes power supply regions WPAn and WPAp extending in the X-axis direction on both sides of the DIBF and DOBF regions in the Y-axis direction.
  • WPAn and WPAp are one of the main features of the first embodiment.
  • WPAn is an n-type that is arranged between DIBF and DOBF areas and SA (PMIS) areas, etc., and continuously extends in the X-axis direction in a form that cuts COL [0] and COL [1] vertically.
  • a well NW and an n + type semiconductor region (power supply diffusion layer) N + (DFW) formed in the NW are provided.
  • the NW is connected to the NW in the SA (PMIS) area and the NW in the DIBF and DOBF areas.
  • VDD is supplied to the N + (DFW), thereby supplying power to the NW in the SA (PMIS) area and the NW in the DIBF and DOBF areas.
  • N + (DFW) in which VDD is supplied into the SA (PMIS) NW is separately provided. Is formed.
  • the WPAp is arranged at a position facing the WPAn across the DIBF and DOBF regions in the Y-axis direction, and extends in the X-axis direction in the COL [0], and in the PW P + type semiconductor region (feeding diffusion layer) P + (DFW) formed in the PW, PW extending in the X-axis direction in COL [1], and P + (DFW formed in the PW ).
  • the PW in the WPAp corresponding to COL [0] is connected to the PW in the DIBF and DOBF areas corresponding to COL [0]
  • the PW in the WPAp corresponding to COL [1] is connected to COL [1]. It is connected to the PW in the corresponding DIBF and DOBF areas.
  • VSS is supplied to each P + (DFW) in the WPAp, thereby supplying power to each PW in the DIBF and DOBF areas.
  • FIG. 11 is a sectional view showing a schematic device structure example between BB ′ in the layout of FIG.
  • FIG. 11 shows an example of the device structure of the power supply portion for the memory array MARY of FIG. 10, and in addition to the well and the power supply portion shown in FIG. 10, the device structure at the top (Z-axis direction) is also shown.
  • p-type wells PW and n-type wells NW are alternately and continuously arranged along the X-axis direction on the p-type semiconductor substrate SUBp.
  • each p + -type semiconductor regions within each PW (power supply diffusion layer) P + (DFW) is formed, the semiconductor region (power supply diffusion layer of each n + type in each NW ) N + (DFW) is formed.
  • a buried insulating film (element isolation film) STI is formed in PW and NW on the main surface of the semiconductor substrate. The STI is formed so as to surround each of N + (DFW) and P + (DFW) on the XY plane.
  • an interlayer insulating film ISL1 is deposited, and a plurality of contact layers CT are formed in the ISL1.
  • One end of each of the plurality of CTs is connected to P + (DFW) in each PW described above, and the other end of each of the plurality of CTs is connected to N + (DFW) in each NW described above.
  • a first metal wiring layer M1 is formed on the ISL1, and an interlayer insulating film ISL2 is deposited on the ISL1 and M1.
  • a second metal wiring layer M2 is formed on the ISL2, and an interlayer insulating film ISL3 is deposited on the ISL2 and M2.
  • a third metal wiring layer M3 is formed on the ISL3.
  • a first via layer V1 for connecting M1 and M2 is formed in ISL2, and a second via layer V2 for connecting M2 and M3 is formed in ISL3.
  • each CT having one end connected to P + (DFW) in each PW described above has the other end connected to M3 via M1, V1, M2, and V2 in this order.
  • the M3 is a single wiring extending in the X-axis direction, and the P + (DFW) in each PW described above is commonly connected to the M3.
  • the ground power supply voltage VSS is supplied to M3.
  • each CT having one end connected to N + (DFW) in each NW described above has the other end connected to M2 via M1 and V1 in this order.
  • the M2 is a plurality of wires extending side by side in the Y-axis direction. However, the plurality of M2 are commonly connected in a region not shown.
  • the power supply voltage VDD is supplied to M2.
  • FIG. 12 is a cross-sectional view showing a schematic device structure example between C and C ′ in the layout of FIG.
  • FIG. 12 shows an example of the device structure of the power feeding portion related to the area of COLCTL, WAMP, SA (PMIS) in FIG. 10, and in addition to the well and the power feeding portion shown in FIG. The device structure is also shown.
  • the device structure example in FIG. 12 differs from the device structure example in FIG. 11 described above in the number of wells arranged alternately, and the basic structure except for this is the same as that in FIG. is there.
  • FIG. 13 is a plan view showing the basic concept of the well arrangement and the well power feeding method in the semiconductor device according to the first embodiment of the present invention.
  • FIG. 13 shows the area around DIBF and DOBF in FIG. 10.
  • the p-type well PW includes the first part AR1 and the second part ARP2, and the n-type well NW includes the first part AR1 and the first part AR1. It is characterized by having a two-part ARN2.
  • FIG. 13 schematically shows that in AR1, a plurality of PWs and NWs are alternately arranged along the X-axis direction, and the plurality of PWs and NWs are sandwiched in the Y-axis direction.
  • a common power supply region (second portion ARP2) for the PW is disposed, and a common power supply region (second portion ARN2) for the plurality of NWs is disposed on the other side.
  • the PW first A portion ARP1a, the NW first A portion ARN1a, the PW first B portion ARP1b, and the NW first B portion ARN1b are sequentially arranged adjacent to each other.
  • the second portion ARP2 of the PW has an elongated strip shape extending in the X-axis direction, is connected to the ARP 1a and ARP 1b in the Y-axis direction, and is disposed adjacent to the ARN 1a.
  • the second part ARN2 of the NW has an elongated strip shape extending in the X-axis direction, and is connected to the ARN1a and ARN1b on the side facing the ARP2 across the ARN1a, ARP1b, and ARN1b in the Y-axis direction and connected to the ARP1b. Adjacent to each other.
  • P + (DFW) has a substantially rectangular shape in which the size X1 in the X-axis direction is larger than the size Y1 in the Y-axis direction in order to sufficiently supply power to the ARP 1a and ARP 1b.
  • P + (DFW) includes a section facing the ARN 1a sandwiched between the ARP 1a and the ARP 1b in the Y-axis direction.
  • N + (DFW) is formed in the second portion ARN2 of the NW.
  • N + (DFW) has a substantially rectangular shape in which the size in the X-axis direction is larger than the size in the Y-axis direction in order to sufficiently supply power to ARN1a and ARN1b.
  • N + (DFW) includes a section facing ARP1b sandwiched between ARN1a and ARN1b in the Y-axis direction.
  • a plurality of gate layers GT extending in the X-axis direction are arranged.
  • the plurality of GTs are arranged so as to straddle at least one of the boundary portion between ARP 1a and ARN 1a, the boundary portion between ARN 1a and ARP 1b, and the boundary portion between ARP 1b and ARN 1b.
  • source / drain regions having the GT as the gate of the MIS transistor are appropriately formed on both sides of the GT in the Y-axis direction.
  • a plurality of column circuits COL [0] and COL [1] are arranged in order along the X-axis direction, and each column circuit is connected to the PW described above.
  • the first portion (ARP1a, ARP1b) and the second portion ARP2, and the NW first portion (ARN1a, ARN1b) and the second portion ARN2 are provided.
  • the second portion ARN2 of the NW is configured to be continuous in each column circuit in the X-axis direction.
  • the power supply diffusion layer N + (DFW) in the ARN 2 has a discontinuous configuration in each column circuit here, but can of course be a continuous configuration.
  • each of PW (ARP1a, ARP1b) and NW (ARN1a, ARN1b) included in the first portion AR1 has both sides extending side by side in a straight line in the Y-axis direction.
  • the power supply diffusion layers P + (DFW) and N + (DFW) are realized here by a single continuous linear pattern.
  • the single linear pattern may be used.
  • the areas of P + (DFW) and N + (DFW) be as large as possible, it is desirable that the area be realized by one linear pattern.
  • FIG. 14 (a), 15 (a), and 16 (a) are explanatory diagrams showing an example of the effect of the well arrangement and the well power feeding method of FIG. 13, respectively.
  • FIG. 16B are explanatory diagrams showing comparative examples of FIG. 14A, FIG. 15A, and FIG. 16A, respectively.
  • the transistor size of each transistor formed therein can be selected from a wide range (that is, the degree of freedom in layout is improved), and as a result, the area of the semiconductor device can be reduced. That is, for example, in the comparative example shown in FIG. 15B, the power supply diffusion layers P + (DFW) and N + (DFW) extending in the Y-axis direction are compared to PW and NW alternately arranged in the X-axis direction. Is provided.
  • a MIS transistor is appropriately formed in the PW and NW, and the gate layer GT of the MIS transistor may be extended in the X-axis direction together with the extension direction of the gate layer in the SRAM memory cell shown in FIG. desirable.
  • n + -type semiconductor regions (diffusion layers) N + (DF) serving as the source and drain of the NMIS transistor are formed on both sides of the GT, and in the NW, the source and drain of the PMIS transistor are disposed on both sides of the GT.
  • a p + type semiconductor region (diffusion layer) P + (DF) is formed.
  • each PMIS transistor and each NMIS transistor is adjusted by the gate width, and this gate width corresponds to the size of each N + (DF), P + (DF) in the X-axis direction.
  • this gate width corresponds to the size of each N + (DF), P + (DF) in the X-axis direction.
  • a method as shown in FIG. 16B may be used.
  • a power supply diffusion layer P + (DFW) extending in the X-axis direction is disposed at one end in the Y-axis direction, and for each NW, the Y-axis At the other end in the direction, a power supply diffusion layer N + (DFW) extending in the X-axis direction is disposed.
  • a semiconductor device having a layout with a high degree of freedom can be realized typically. As a result, the area of the semiconductor device can be reduced.
  • FIG. 17 is a plan view showing a schematic configuration example of the well arrangement and the well feeding method in the semiconductor device according to the second embodiment of the present invention.
  • the semiconductor device shown in FIG. 17 is obtained by extracting the area from COLCTL, WAMP, SA (PMIS) in FIG. 10 to the area of DIBF, DOBF.
  • the feeding region extending in the X-axis direction as described in the first embodiment feeds power to wells located on both sides in the Y-axis direction, and the feeding region extending in the X-axis direction.
  • a feature is that a dummy gate layer is provided on both sides in the Y-axis direction, and a power supply region extending in the Y-axis direction is combined with a power supply region extending in the X-axis direction.
  • the n-type well NW is a third portion ARN4 having an elongated strip shape extending in the X-axis direction and a third portion AA that is disposed on one side of the ARN4 between the ARN4 in the Y-axis direction and has a connection portion with the ARN4.
  • the portion ARN3a and the third B portion ARN3b, and the third C portion ARN3c having a connecting portion with the ARN4 disposed on the other side of the ARN4 in the Y-axis direction are provided.
  • the ARN 3a and ARN 3b are arranged with the p-type well PW interposed therebetween in the X-axis direction, and the PW is arranged adjacent to the ARN 4 in the Y-axis direction. Further, PWs are arranged on both sides of the ARN 3c in the X-axis direction, and the PWs are arranged adjacent to the ARN 4 in the Y-axis direction.
  • the length W1 of the connection portion between ARN4 and ARN3c is different from the length W2 of the connection portion between ARN4 and ARN3a, and is also different from the length W3 of the connection portion between ARN4 and ARN3b.
  • each column circuit for example, COL [0]
  • the number of NW portions arranged on one side sandwiching ARN4 in the Y-axis direction is different from the number of NW portions arranged on the other side.
  • N + (DFW) is arranged in ARN4, and power is supplied to ARN3a, ARN3b, and ARN3c through the N + (DFW) and NW.
  • the power supply region can be shared by the wells on both sides.
  • Efficiency can be increased.
  • a plurality of gate layers GT extending in the X-axis direction across the boundary portion of the PW NW and diffusion layers (PW) serving as source / drain regions of the GT.
  • An n + type semiconductor region (diffusion layer) N + (DF) is arranged in the inside, and a p + type semiconductor region (diffusion layer) P + (DF)) is arranged in the NW.
  • a dummy gate layer GT_DMY extending in the X-axis direction along with GT is provided between ARN4 and GT.
  • GT_DMY does not function as the gate of the MIS transistor.
  • the GT_DMY does not include a diffusion layer serving as a source / drain region on the ARN4 side.
  • the GT pattern density may change in the vicinity of the ARN4, and the manufacturing variation may increase accordingly.
  • the pattern density is made uniform to some extent. Therefore, it is possible to sufficiently maintain the processing accuracy of the manufacturing process.
  • a p + type semiconductor region (feeding diffusion layer) P + (DFW) extending in the Y-axis direction is arranged in the PW at the boundary portion between the column circuits COL [0] and COL [1].
  • an n + type semiconductor region (feeding diffusion layer) N + (DFW) extending in the Y-axis direction is disposed in the third C portion (ARN3c) of the NW in each column circuit.
  • Each of the P + (DFW) and N + (DFW) has a substantially rectangular shape whose size in the Y-axis direction is larger than the size in the X-axis direction. In this way, by using a combination of a power feeding region extending in the X-axis direction and a power feeding region extending in the Y-axis direction, there are cases where power can be supplied more efficiently or sufficiently to each well.
  • the power supply region extending in the Y-axis direction is not used and only the power supply region extending in the X-axis direction is used, for example, the following points are concerned.
  • the well size in the Y-axis direction may slightly increase. Therefore, for example, when there is a restriction on the size in the Y-axis direction in the semiconductor device, it is beneficial to appropriately use a power feeding region extending in the Y-axis direction in addition to the X-axis direction.
  • N + (DFW) in the ARN 3c is provided in order to further increase the power supply capability for, for example, SA (PMIS).
  • PMIS P + (DFW) at the boundary between COL [0] and COL [1] is provided particularly because sufficient power can be supplied to the NMIS transistor in the WAMP and a sufficient area efficiency can be realized. ing. That is, in the region such as WAMP, the number of wells in each column circuit is an odd number as described with reference to FIG. 14, so that the power feeding region can be arranged at the boundary portion of each column circuit. Since the power supply region can be shared by the column circuit, sufficient area efficiency can be ensured.
  • FIG. 18 is a plan view showing a more detailed configuration example of a partial region of the semiconductor device of FIG. 19A is a cross-sectional view showing an example of a schematic device structure between EE ′ in FIG. 18, and FIG. 19B is a schematic device structure between FF ′ in FIG. It is sectional drawing which shows an example.
  • 20A is a cross-sectional view showing a schematic device structure example between GG ′ in FIG. 18, and FIG. 20B is a schematic device structure between HH ′ in FIG. It is sectional drawing which shows an example.
  • the area AREA10 in FIG. FIG. 18 shows the range of one column circuit COL in the X-axis direction, and p + -type semiconductor regions (power supply diffusions) extending in the Y-axis direction at the boundary portions in the X-axis direction of the column circuit.
  • Layer) P + (DFW) [1], [2] are arranged.
  • an n + type semiconductor region (diffusion layer) N + (DF) [1] and a p + type semiconductor are sequentially arranged along the X-axis direction.
  • N + (DFW) [2] has a shape extending in the Y-axis direction. Further, in the Y-axis direction, N + (DF) [1], P + (DF) [1], N + (DFW) [2], P + (DF) [2], and N + (DF) [2] are opposed to each other. In addition, an n + type semiconductor region (feeding diffusion layer) N + (DFW) [1] extending in the X-axis direction is disposed.
  • P + (DFW) [1] and N + (DF) [1] are formed in the p-type well PW, and P + (DF) [1], N + (DFW) [2], P + (DF) [2], N + (DFW) [1] is formed in the n-type well NW, and P + (DFW) [2] and N + (DF) [2] are formed in the p-type well PW.
  • NW buried insulating film
  • STI element isolation film
  • N + (DF) [1] and P + (DF) [1] are extended in the X-axis direction so as to straddle the joint portion of PW and NW.
  • Gate layer GT is disposed.
  • N + (DF) [1] and P + (DF) [1] are the source / drain regions of the GT.
  • a dummy gate layer GT_DMY extending in the X-axis direction is arranged along with the GT between the GT and N + (DFW) [1].
  • GT_DMY does not function as the gate of the MIS transistor, and there is no diffusion layer serving as a source / drain region on the N + (DFW) [1] side of GT_DMY.
  • N + (DF) [2] and P + (DF) [2] a plurality (here, extending in the X-axis direction so as to straddle the joint portion of PW and NW) Then, 2) GTs are arranged.
  • N + (DF) [2] and P + (DF) [2] are the source / drain regions of the GT.
  • a dummy gate layer GT_DMY that extends in the X-axis direction along with the GT and does not function as a MIS transistor is disposed between the GT and N + (DFW) [1].
  • a contact layer CT is appropriately disposed above each diffusion layer, the power supply diffusion layer, and each gate layer (in the Z-axis direction).
  • FIG. 19A shows a cross-sectional configuration example in which the region of the power supply diffusion layer N + (DFW) [1] in FIG. 18 is cut along a line in the X-axis direction.
  • N + (DFW) [1] in FIG. 18 is cut along a line in the X-axis direction.
  • FIG. 19A in addition to the configuration examples shown in FIG. 18, an example of the device structure in the upper part (Z-axis direction) is also shown.
  • an n-type well NW is disposed on a p-type semiconductor substrate SUBp.
  • an n + -type semiconductor region (feeding diffusion layer) N + (DFW) is formed in the NW.
  • a buried insulating film (element isolation film) STI is formed in the NW on the main surface of the semiconductor substrate, and the STI is formed so as to surround N + (DFW) on the XY plane.
  • An interlayer insulating film ISL1 is deposited on the main surface of the semiconductor substrate, and a plurality of contact layers CT are formed in the ISL1. One end of each of the plurality of CTs is connected to N + (DFW) in the NW described above.
  • a first metal wiring layer M1 is formed on the ISL1, and an interlayer insulating film ISL2 is deposited on the M1. The other ends of the plurality of CTs are connected to this M1, respectively.
  • the power supply voltage VDD is supplied to M1.
  • FIG. 19B shows a cross-sectional configuration example in which each diffusion layer in FIG. 18 and the region of the power supply diffusion layer extending in the Y-axis direction are cut along a line in the X-axis direction.
  • FIG. 19B in addition to the configuration examples shown in FIG. 18, an example of the device structure in the upper part (Z-axis direction) is also shown.
  • a p-type well PW, an n-type well NW, and a p-type well PW are sequentially arranged along the X-axis direction on the p-type semiconductor substrate SUBp.
  • a p + type semiconductor region (feeding diffusion layer) P + (DFW) is formed in each PW, and an n + type semiconductor region (feeding diffusion layer) N + is formed in the NW. (DFW) is formed.
  • a buried insulating film (element isolation film) STI is formed in PW and NW on the main surface of the semiconductor substrate. The STI is formed so as to surround each of P + (DFW) and N + (DFW) on the XY plane.
  • a gate layer GT is formed on one side of the PW and the upper part of the NW via a gate insulating film GOX.
  • the channel region of the MIS transistor exists below the GOX, and an STI is disposed in a portion other than the channel region.
  • a GT is formed via the GOX on the other side of the PW and the upper part of the NW.
  • the channel region of the MIS transistor exists below the GOX, and the STI is disposed in a portion other than the channel region.
  • an interlayer insulating film ISL1 is deposited on the main surface of the semiconductor substrate, and a plurality of (here, five) contact layers CT are formed in the ISL1.
  • one end of each of the two CTs is connected to the P + (DFW) in each PW described above, and one CT is connected to the N + (DFW) in the NW described above, and the remaining two CTs.
  • One end of each CT is connected to the two GTs described above.
  • a plurality of first metal wiring layers M1 are formed on the ISL1, and an interlayer insulating film ISL2 is deposited on the ISL1 and M1.
  • the other ends of the five CTs are appropriately connected to the plurality of M1.
  • the ground power supply voltage VSS is supplied to M1 connected to P + (DFW) via CT
  • the power supply voltage VDD is supplied to M1 connected to N + (DFW) via CT.
  • FIG. 20A shows a cross-sectional configuration example in which regions of the n + -type source / drain diffusion layer and the n + -type power supply diffusion layer extending in the X-axis direction in FIG. 18 are cut along a line in the Y-axis direction. It is shown.
  • FIG. 20A in addition to the configuration examples shown in FIG. 18, an example of the device structure in the upper part (Z-axis direction) is also shown.
  • an n-type well NW and a p-type well PW are sequentially arranged along the Y-axis direction on the p-type semiconductor substrate SUBp.
  • n + type semiconductor regions (diffusion layers) N + (DF) serving as source / drain regions are formed in the PW, and the n + type semiconductor regions (for power supply) are formed in the NW.
  • Diffusion layer) N + (DFW) is formed.
  • a buried insulating film (element isolation film) STI is formed in PW and NW on the main surface of the semiconductor substrate. The STI is formed so as to surround N + (DFW) on the XY plane.
  • a plurality (two in this case) of gate layers GT are formed on the PW via the gate insulating film GOX.
  • a plurality of N + (DF) serving as the source / drain regions described above are arranged in PWs located on both sides of each GT.
  • an STI surrounding the N + (DFW) described above is arranged in the vicinity of the boundary between the NW and PW on the main surface of the semiconductor substrate, and a dummy is interposed via the GOX so as to be aligned with the two GTs described above at the upper portion of the STI.
  • a gate layer GT_DMY is disposed.
  • GT_DMY is disposed on the STI and does not function as the gate of the MIS transistor.
  • an interlayer insulating film ISL1 is deposited, and a plurality of contact layers CT are formed in the ISL1.
  • One end of each of the plurality of CTs is connected to each of the plurality of N + (DF) serving as the source / drain regions in the PW described above, and the other end is connected to the N + (DFW) in the NW.
  • the A plurality of first metal wiring layers M1 are formed on the ISL1, and an interlayer insulating film ISL2 is deposited on the ISL1 and M1.
  • the other ends of the plurality of CTs are appropriately connected to the plurality of M1.
  • the power supply voltage VDD is supplied to M1 connected to N + (DFW) via CT.
  • FIG. 20B shows a cross-sectional configuration example in which the regions of the p + -type source / drain diffusion layer and the n + -type power supply diffusion layer extending in the X-axis direction in FIG. 18 are cut along a line in the Y-axis direction. It is shown.
  • FIG. 20B in addition to the configuration examples shown in FIG. 18, an example of the device structure in the upper part (Z-axis direction) is also shown.
  • an n-type well NW is disposed on a p-type semiconductor substrate SUBp.
  • a plurality of p + type semiconductor regions (diffusion layers) P + (DF) and n + type semiconductor regions (feeding diffusion layers) N + (DFW) that serve as source / drain regions are formed in the NW. Is formed. Also, a buried insulating film (element isolation film) STI is formed in the NW on the main surface of the semiconductor substrate. The STI is formed so as to surround N + (DFW) on the XY plane.
  • a plurality (two in this case) of gate layers GT are formed on the NW via the gate insulating film GOX.
  • a plurality of P + (DF) serving as the above-described source / drain regions are arranged in NWs located on both sides of each GT.
  • an STI surrounding N + (DFW) is disposed between N + (DFW) and P + (DF) closest thereto, and above the two STIs,
  • a dummy gate layer GT_DMY is arranged via GOX so as to be aligned with GT.
  • GT_DMY is disposed on the STI and does not function as the gate of the MIS transistor.
  • an interlayer insulating film ISL1 is deposited, and a plurality of contact layers CT are formed in the ISL1.
  • One end of each of the plurality of CTs is connected to each of the plurality of P + (DF) serving as the source / drain regions in the NW described above, and the other end is connected to N + (DFW) in the NW.
  • the A plurality of first metal wiring layers M1 are formed on the ISL1, and an interlayer insulating film ISL2 is deposited on the ISL1 and M1.
  • the other ends of the plurality of CTs are appropriately connected to the plurality of M1.
  • the power supply voltage VDD is supplied to M1 connected to N + (DFW) via CT.
  • a semiconductor device having a layout with a high degree of freedom along with a power supply region extending in the X-axis direction can be realized.
  • the area of the semiconductor device can be reduced.
  • manufacturing variations can be reduced by using the dummy gate layer, and further, the efficiency of the power supply region can be further improved by using the power supply region extending in the Y-axis direction in addition to the X-axis direction.
  • FIG. 21A is a plan view showing a well arrangement and a configuration example of a well power feeding method in the semiconductor device according to the third embodiment of the present invention
  • FIG. 21B is a comparative example of FIG. 21A.
  • FIG. The semiconductor device shown in FIG. 21A is characterized in that the mask pattern GTRE cut twice is combined with the well power supply method described in FIG.
  • PW and NW are alternately arranged in the X-axis direction, and one side sandwiching the PW and NW in the Y-axis direction.
  • a power supply region extending in the X-axis direction and connected to the NW is disposed, and a power supply region extending in the X-axis direction and connected to the PW is disposed on the other side.
  • the NW power supply region includes an NW extending in the X-axis direction and an n + type semiconductor region (power supply diffusion layer) N + (DFW) formed therein, and the PW power supply region It includes a PW extending in the axial direction and a p + type semiconductor region (a power supply diffusion layer) P + (DFW) formed therein.
  • MIS transistors are appropriately formed in the PW and NW other than the power supply region.
  • the gate layer GT of the MIS transistor extends in the X-axis direction as described with reference to FIG.
  • n + type semiconductor regions (diffusion layers) N + (DF) serving as the source / drain of the NMIS transistor are formed on both sides of the GT, and the source / drain of the PMIS transistor is disposed on both sides of the GT in the NW.
  • a p + type semiconductor region (diffusion layer) P + (DF) is formed.
  • the size of each PMIS transistor and each NMIS transistor is adjusted by the gate width, and this gate width corresponds to the size of each N + (DF), P + (DF) in the X-axis direction.
  • the variable range of the gate width size can be increased, and the degree of freedom in layout can be increased.
  • the end portion of the gate layer GT can be a rounded pattern, so that the diffusion layer (for example, N + (DF)) is formed. It is necessary to secure a certain distance (WW2) between the boundary and the end of the GT. In this case, the variable range of the gate width is reduced accordingly. Therefore, as shown in FIG. 18A, when the double gate mask pattern GTRE is used, the distance (WW1) between the boundary of the diffusion layer (for example, N + (DF)) and the end portion of GT is shown in FIG. ), The degree of freedom in layout can be further increased.
  • FIG. 22 is an explanatory view showing an example of a method for manufacturing the semiconductor device shown in FIG. 21A
  • FIG. 23 is an explanatory view showing an example of a method for manufacturing the semiconductor device following FIG.
  • step S101 a p-type well PW and an n-type well NW are first formed on a semiconductor substrate (not shown), and a partial region (PW (exposed portion)) of the PW and the NW
  • a buried insulating film (element isolation film) STI is formed except for a part of the region (NW (exposed portion)).
  • step S102 a plurality (two in this case) of gate layers GT that are linear patterns extending side by side in the X-axis direction are formed through a photolithography process (mask processing) or the like.
  • a gate insulating film (not shown) is formed below the GT in the Z-axis direction.
  • the gate insulating film is made of a high dielectric constant film such as hafnium, and the GT is made of a metal film (or a laminated film made of a plurality of metals) or the like.
  • step S103 a resist film exposing a part of GT is applied by a photolithography process (mask processing).
  • the gate double cut mask pattern GTRE as described above is used.
  • step S104 in FIG. 23 GT etching is performed using the resist film as a mask by using a dry etching apparatus or the like, and then the resist film is removed.
  • the gate is cut twice to generate three GTs from the two GTs described above. As described above, each GT and its corresponding diffusion layer (at this stage, PW (exposed portion) or NW ( It is possible to shorten the distance from the boundary of the exposed portion)).
  • step S105 of FIG. 23 impurities such as phosphorus (P) and arsenic (As) are implanted into PW (exposed portions) located on both sides of the GT using an ion implantation apparatus or the like. Impurities such as boron (B) are implanted into the NW (exposed portion) located on both sides of the GT. Accordingly, the PW (exposed portion) becomes an n + type semiconductor region (diffusion layer) N + (DF) for source / drain, and the NW (exposed portion) becomes a p + type semiconductor region (source / drain) ( Diffusion layer) P + (DF).
  • P phosphorus
  • As arsenic
  • impurities such as phosphorus (P) and arsenic (As) are implanted into the NW (exposed portion) that extends in the X-axis direction, and PW (extends in the X-axis direction).
  • Impurities such as boron (B) are implanted into the exposed portion.
  • the NW (exposed portion) becomes an n + type semiconductor region (power supply diffusion layer) N + (DFW)
  • the PW (exposed portion) becomes a p + type semiconductor region (power supply diffusion layer) P + (DFW).
  • step S106 an interlayer insulating film ISL1 is deposited on the main surface of the semiconductor substrate using a plasma CVD apparatus or the like, and thereafter, N + (DF), P + (DF), N + (DFW), Contact holes are formed in the ISL1 toward predetermined locations of P + (DFW) and GT. Then, a contact layer CT made of, for example, a laminated film combining titanium (TI), titanium nitride, tungsten (W), or the like is embedded in the contact hole.
  • TI titanium
  • W tungsten
  • a part of the gate insulating layer, source / drain diffusion layer (N + (DF), P + (DF)) and interlayer insulating film ISL1 in the thickness direction is temporarily formed using dummy polysilicon.
  • the dummy polysilicon is removed, and thereby a gate layer (metal gate) GT made of a metal film is buried in a groove vacated in a part of the ISL1.
  • the gate insulating film is buried prior to the metal gate filling. That is, the procedure of step S105 described in FIG. 23 (a metal gate and a gate insulating film are formed at this stage) and the procedure of step S102 described in FIG. 22 (the gate insulating film is not required to be formed at this stage). Will change slightly.
  • the semiconductor device of the third embodiment it is possible to realize a semiconductor device having a layout with a higher degree of freedom as compared to the case of the first embodiment. As a result, the area of the semiconductor device can be reduced. 22 and FIG. 23 can be performed in the same process as the double gate cutting for the SRAM memory cell described in FIG.
  • FIG. 24A is a plan view showing an example of the basic concept of the well arrangement method in the semiconductor device according to the fourth embodiment of the present invention
  • FIG. 24B is a comparative example of FIG. It is a top view which shows the well arrangement
  • 24 (a) and 24 (b) in order in the Y-axis direction, a column control unit for transmitting / receiving signals to / from the memory array MARY as shown in FIG. 7 and a plurality of bit line pairs in the MARY. COLU (COLU ′) is arranged.
  • FIG. 24B as a comparative example, in COLU ′, p-type wells PW and n-type wells NW are alternately arranged in the Y-axis direction, and the boundary line between PW and NW is X If a well arrangement method having a horizontal stripe structure extending in the axial direction is used, the degree of freedom in layout is lowered, and as a result, it may be difficult to reduce the area of the semiconductor device.
  • 26 (a) to 26 (c) are explanatory diagrams showing an example of a problem when the well arrangement method of FIG. 24 (b) is used.
  • FIGS. 26 (a) and 26 (b) show different layout configuration examples of CMIS type inverter circuits IV1 and IV2 connected in two stages.
  • the power supply wiring (VDD, VSS) formed by the first metal wiring layer M1 extends in the Y-axis direction
  • the power supply wiring (VDD, VSS) formed by M1. ) Extends in the X-axis direction.
  • the number of stages of the CMIS type inverter circuit is further increased.
  • the X-axis direction is blocked by the power supply wiring (here, VDD).
  • the Y-axis direction is also blocked by the wiring (wiring (M1) extending in the X-axis direction) connecting the power supply wiring (VDD, VSS) and the source node of each MIS transistor.
  • FIG. 24 (a) in COLU, the p-type well PW and the n-type well NW are alternately arranged in the X-axis direction, and the well arrangement method of the vertical stripe structure in which the boundary line of PW and NW extends in the Y-axis direction. Is used.
  • FIG. 25A and FIG. 25B are explanatory diagrams showing an example of the effect when the well arrangement method of FIG. 24A is used.
  • FIG. 25A shows a layout configuration example of CMIS type inverter circuits IV1 and IV2 connected in two stages
  • FIG. 25B shows a layout of CMIS type inverter circuits IV1 to IV4 connected in four stages. A configuration example is shown.
  • the power supply wiring (VDD, VSS) formed of the first metal wiring layer M1 extends in the Y-axis direction, and IV1 to IV4 are sequentially applied in the Y-axis direction.
  • VDD, VSS the power supply wiring
  • VSS the power supply wiring formed of the first metal wiring layer M1
  • IV1 to IV4 are sequentially applied in the Y-axis direction.
  • M1 the upper layer wiring (second metal wiring layer) of M1 when increasing the number of stages of the CMIS type inverter circuit, and it is realized by wiring up to M1. It becomes possible to do.
  • each gate layer GT is arranged so as to straddle the boundary between NW and PW, and this is used as a common gate for the PMIS transistor and the NMIS transistor, so that the PMIS is formed as shown in FIGS.
  • Each CMIS type inverter circuit can be realized with high area efficiency as compared with the case where the gate layers of the transistor and the NMIS transistor are individually provided. As a result, the degree of freedom in layout is improved, and as a result, the area of the semiconductor device can be reduced.
  • FIG. 27 is a plan view showing a schematic configuration example of well arrangement in the column control circuit block of FIGS. 8 and 9 in the semiconductor device according to the fourth embodiment of the present invention.
  • the configuration example of FIG. 27 is substantially the same as the configuration example of FIG. 10 described above, and mainly shows the arrangement method of the gate layer GT with respect to the configuration example of FIG.
  • the description of a part of the power supply region (power supply region extending in the Y-axis direction) in the configuration example of FIG. 10 is omitted. As shown in FIG.
  • the vertical stripe structure well arrangement described above is used for the gate layer GT extending in the X-axis direction as much as possible as a whole. Then, in order to further improve the layout flexibility with respect to the well arrangement of the vertical stripe structure, the feeding regions extending in the X-axis direction as described in the embodiments so far (WPAn, WPPa in FIG. 27). ) Is beneficial.
  • FIG. 28A is a plan view showing a schematic layout configuration example regarding well arrangement and well power supply in the word line driving circuit block of FIG. 3 in the semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 28B is a sectional view showing a schematic device structure example taken along line II ′ in FIG.
  • a plurality of p-type wells PW and a plurality of n-type wells NW are alternately arranged in this order along the X-axis direction.
  • a gate layer GT extending in the X-axis direction across the boundary between PW and NW is appropriately disposed on each well.
  • a p + type semiconductor region (feeding diffusion layer) P + (DFW) extending in the Y-axis direction is disposed in each PW, and an n + type semiconductor region extending in the Y-axis direction is disposed in each NW.
  • N + (DFW) is disposed.
  • FIG. 28 (b) also shows the device structure in the upper portion (Z-axis direction) in addition to the well and its power feeding portion shown in FIG. 28 (a).
  • PW and NW are alternately arranged continuously along the X-axis direction on the p-type semiconductor substrate SUBp.
  • P + (DFW) is formed in each PW
  • N + (DFW) is formed in each NW.
  • a buried insulating film (element isolation film) STI is formed in PW and NW on the main surface of the semiconductor substrate, and the STI surrounds N + (DFW) and P + (DFW) on the XY plane. Formed as follows.
  • an interlayer insulating film ISL1 is deposited, and a plurality of contact layers CT are formed in the ISL1.
  • One end of each of the plurality of CTs is connected to P + (DFW) in each PW described above, and the other end of each of the plurality of CTs is connected to N + (DFW) in each NW described above.
  • a first metal wiring layer M1 is formed on the ISL1, and an interlayer insulating film ISL2 is deposited on the ISL1 and M1.
  • a second metal wiring layer M2 is formed on the ISL2, and an interlayer insulating film ISL3 is deposited on the ISL2 and M2.
  • a third metal wiring layer M3 is formed on the ISL3.
  • a first via layer V1 for connecting M1 and M2 is formed in ISL2, and a second via layer V2 for connecting M2 and M3 is formed in ISL3.
  • each CT having one end connected to P + (DFW) in each PW described above has the other end connected to M3 via M1, V1, M2, and V2 in this order.
  • the M3 is a single wiring extending in the X-axis direction, and the P + (DFW) in each PW described above is commonly connected to the M3.
  • the ground power supply voltage VSS is supplied to M3.
  • each CT having one end connected to N + (DFW) in each NW described above has the other end connected to M2 via M1 and V1 in this order.
  • the M2 is a plurality of wires extending side by side in the Y-axis direction. However, the plurality of M2 are commonly connected in a region not shown.
  • the power supply voltage VDD is supplied to M2.
  • FIG. 29A is a plan view showing a schematic layout configuration example regarding well arrangement and well power supply of the overall control circuit block of FIG. 3 in the semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 29B is a cross-sectional view illustrating a schematic device structure example between JJ ′ in FIG.
  • a plurality of p-type wells PW and a plurality of n-type wells NW are alternately arranged in order along the X-axis direction.
  • a gate layer GT extending in the X-axis direction across the boundary between PW and NW is appropriately disposed on each well.
  • FIG. 29B shows the device structure in the upper portion (Z-axis direction) in addition to the well and the power feeding portion shown in FIG.
  • the device structure example of FIG. 29B differs from the device structure example of FIG. 28B described above in the number of wells arranged alternately, and the basic structure excluding this is shown in FIG. This is the same as the case of 11.
  • the word line driving circuit block WLDBK and the overall control circuit block CTLBK use the well arrangement having the vertical stripe structure as described in FIG. 24A, thereby realizing an efficient layout. Yes.
  • a power supply region (a power supply diffusion layer) extending in the Y-axis direction is used here.
  • the SRAM has been described as an example of the memory unit, but of course, various volatile memories represented by DRAM (Dynamic Random Access Memory) and various types represented by flash memory.
  • DRAM Dynamic Random Access Memory
  • flash memory various types represented by flash memory.
  • the present invention can be similarly applied to a nonvolatile memory.
  • a semiconductor device such as an SOC mounted with a memory unit has been described as an example.
  • the present invention can be similarly applied to a semiconductor memory device including a single memory unit.
  • the present invention is also applicable to logic-type semiconductor devices that do not exist.
  • the semiconductor device according to the present embodiment is particularly useful when applied to an LSI such as an SOC having a memory unit such as an SRAM, and is not limited to this, and can be widely applied to LSI in general.

Landscapes

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Abstract

　自由度が高いレイアウトを備えた半導体装置および当該半導体装置の製造方法を提供する。当該半導体装置では、第１部分ＡＲ１において、Ｘ軸方向に沿ってｐ型ウエルＰＷとｎ型ウエルＮＷが交互に複数個隣接して配置され、当該ＡＲ１をＹ軸方向で挟む一方の側に当該複数のＰＷに対する共通の給電領域（ＡＲＰ２）が配置され、他方の側に当該複数のＮＷに対する共通の給電領域（ＡＲＮ２）が配置される。例えば、ＰＷに対する給電領域（ＡＲＰ２）内にはＸ軸方向に細長い形状を持つｐ＋型の給電用拡散層Ｐ＋（ＤＦＷ）が形成される。ＡＲ１では、ＰＷ，ＮＷの境界を跨いでＸ軸方向に延伸する複数のゲート層ＧＴが配置され、これに伴い複数のＭＩＳトランジスタが形成される。

Description

半導体装置および半導体装置の製造方法
　本発明は、半導体装置および半導体装置の製造方法に関し、特に、ＳＲＡＭ等のメモリユニットを備えた半導体装置およびその製造方法に適用して有効な技術に関する。
　例えば、特許文献１および特許文献２には、ダイナミック型ＲＡＭにおいて、そのメモリアレイのウエル配置が示されている。具体的には、ｐ型基板あるいはディープウエル内において、ｎ型ウエルの両側に隣接してｐ型ウエルが形成され、ｐ型ウエル内にはメモリセルの選択トランジスタやセンスアンプ等のｎチャネル型ＭＯＳＦＥＴが形成され、ｎ型ウエル内にはセンスアンプ等のｐチャネル型ＭＯＳＦＥＴが形成される。また、特許文献２には、ダイナミック型ＲＡＭにおいて、そのメモリアレイの周辺回路や入出力回路のウエル配置が示されている。具体的には、ワード線の延伸方向を長手方向として細長い形状を持つｎ型ウエルおよびｐ型ウエルが、ワード線の配列方向に沿って交互に配置されている。
特開平１１－５４７２６号公報 特開平８－１８１２９２号公報
　近年、半導体装置の微細化が益々進んでいる。こうした中、例えば、メモリユニット等を搭載した半導体装置では、ｐ型ウエルとｎ型ウエルを交互に配置したようなレイアウトが用いられる。ｐ型ウエル内にはｎチャネル型ＭＯＳＦＥＴが形成され、ｎ型ウエル内にはｐチャネル型ＭＯＳＦＥＴが形成されるが、各ウエル内には、このようなＭＯＳＦＥＴに加えてウエルに給電を行うための給電領域を確保する必要がある。この際に、単純に給電領域を確保しただけではレイアウトの自由度が低下し、結果的に半導体装置の小面積化（微細化）が阻害される恐れがあることが本発明者等の検討によって見出された。
　特に、最小加工寸法が例えば２８ｎｍ等の製造プロセスを用いる場合、加工精度を十分に確保するためには、半導体装置（半導体チップ）上でゲート層を全て同一方向に延伸させることが望ましい。しかしながら、ゲート層を全て同一方向に延伸させると、ゲート層の延伸方向に制約が無い場合と比べてレイアウトの自由度が低下するため、結果的に半導体装置の小面積化（微細化）が図れない場合がある。このような場合に、前述した給電領域と併せて、更に効率的なレイアウト手法が求められる。
　本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、自由度が高いレイアウトを備えた半導体装置および当該半導体装置の製造方法を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
　本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
　本実施の形態による半導体装置は、第１部分（ＡＲＮ１ａ）、第２部分（ＡＲＮ１ｂ）、第３部分（ＡＲＮ２）を含む第１導電型の第１ウエル領域（ＮＷ）と、第１ウエル領域よりも高い不純物濃度を持つ第１導電型の第１給電領域（Ｎ＋（ＤＦＷ））と、第４部分（ＡＲＰ１ｂ）を含む第２導電型の第２ウエル領域（ＰＷ）とを備える。第１部分（ＡＲＮ１ａ）と第２部分（ＡＲＮ１ｂ）は、第１方向において第４部分（ＡＲＰ１ｂ）の両側に隣接して配置される。第３部分（ＡＲＮ２）は、第１方向に向けて延伸する形状を持ち、第１方向と交わる第２方向において第１部分（ＡＲＮ１ａ）および第２部分（ＡＲＮ１ｂ）に連結すると共に第４部分（ＡＲＰ１ｂ）と隣接して配置される。第１給電領域（Ｎ＋（ＤＦＷ））は、第３部分（ＡＲＮ２）内で略矩形状に形成され、第１ウエル領域（ＮＷ）を介して第１部分（ＡＲＮ１ａ）と前記第２部分（ＡＲＮ１ｂ）に対して所定の電圧を供給する。ここで、第１給電領域（Ｎ＋（ＤＦＷ））は、第１方向のサイズが第２方向のサイズよりも大きく形成されている。
　また、本実施の形態による半導体装置の製造方法は、（ａ）～（ｆ）工程を有している。（ａ）工程では、半導体基板（ＳＵＢｐ）上に第４部分（ＡＲＰ１ｂ）を含む第２導電型の第２ウエル領域（ＰＷ）が形成される。（ｂ）工程では、半導体基板（ＳＵＢｐ）上に、第１方向において第４部分（ＡＲＰ１ｂ）の両側に隣接して配置される第１部分（ＡＲＮ１ａ）および第２部分（ＡＲＮ１ｂ）と、第１方向と交わる第２方向において第１および第２部分に連結すると共に第４部分と隣接して配置される第３部分（ＡＲＮ２）とを含む第１導電型の第１ウエル領域（ＮＷ）が形成される。（ｃ）工程では、第１および第２ウエル領域上で、第４部分の一部の領域である第１ソース・ドレインパターン（Ｎ＋（ＤＦ）用ＰＷ（露出部分））、および第１部分または第２部分の一部の領域である第２ソース・ドレインパターン（Ｐ＋（ＤＦ）用ＮＷ（露出部分））、ならびに第３部分の一部の領域である給電パターン（Ｎ＋（ＤＦＷ）用ＮＷ（露出部分））を除いた箇所に第１絶縁膜（ＳＴＩ）が形成される。なお、給電パターンは、第２方向のサイズよりも大きい第１方向のサイズを持つ略矩形状の領域となる。（ｄ）工程では、線状の形状を持ち、第１方向に向けて第１ソース・ドレインパターン上および第２ソース・ドレインパターン上を跨いで延伸するゲート層（ＧＴ）が形成される。（ｅ）工程では、ゲート層の一部がマスク加工（ＧＴＲＥ）を介してエッチングされる。（ｆ）工程では、第１ソース・ドレインパターンに第１導電型の不純物が導入され、第２ソース・ドレインパターンに第２導電型の不純物が導入され、給電パターンに第１導電型の不純物が導入される。
　本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、レイアウトの自由度を向上させることが可能になる。
本発明の実施の形態１による半導体装置において、その全体の概略構成例を示すブロック図である。 図１におけるメモリユニットの使用例を示す説明図である。 図１の半導体装置において、それに含まれるメモリユニットの主要部の概略構成例を示すブロック図である。 図３のメモリユニットにおける各メモリセルの構成例を示す回路図である。 図４のメモリセルのレイアウト構成例を示す平面図である。 図５のメモリセルにおいて、そのＡ－Ａ’間の概略的なデバイス構造例を示す断面図である。 図３のメモリユニットにおいて、そのメモリアレイの一部の概略的なレイアウト構成例を示す平面図である。 図３のメモリユニットにおいて、そのカラム制御回路ブロックの概略的な構成例を示す回路図である。 図８のカラム制御回路ブロックを用いた実際上の構成例を示す模式図である。 図８および図９のカラム制御回路ブロックにおいて、そのウエル配置およびウエル給電に関する概略的なレイアウト構成例を示す平面図である。 図１０のレイアウトにおいて、そのＢ－Ｂ’間の概略的なデバイス構造例を示す断面図である。 図１０のレイアウトにおいて、そのＣ－Ｃ’間の概略的なデバイス構造例を示す断面図である。 本発明の実施の形態１の半導体装置において、そのウエル配置およびウエル給電方式の基本概念を示す平面図である。 （ａ）は図１３のウエル配置およびウエル給電方式の効果の一例を示す説明図であり、（ｂ）は（ａ）の比較例を示す説明図である。 （ａ）は図１３のウエル配置およびウエル給電方式の効果の一例を示す説明図であり、（ｂ）は（ａ）の比較例を示す説明図である。 （ａ）は図１３のウエル配置およびウエル給電方式の効果の一例を示す説明図であり、（ｂ）は（ａ）の比較例を示す説明図である。 本発明の実施の形態２による半導体装置において、そのウエル配置およびウエル給電方式の概略構成例を示す平面図である。 図１７の半導体装置において、その一部の領域のより詳細な構成例を示す平面図である。 （ａ）は図１８におけるＥ－Ｅ’間の概略的なデバイス構造例を示す断面図であり、（ｂ）は図１８におけるＦ－Ｆ’間の概略的なデバイス構造例を示す断面図である。 （ａ）は図１８におけるＧ－Ｇ’間の概略的なデバイス構造例を示す断面図であり、（ｂ）は図１８におけるＨ－Ｈ’間の概略的なデバイス構造例を示す断面図である。 （ａ）は、本発明の実施の形態３による半導体装置において、そのウエル配置およびウエル給電方式の構成例を示す平面図であり、（ｂ）は（ａ）の比較例を示す平面図である。 図２１（ａ）に示す半導体装置の製造方法の一例を示す説明図である。 図２２に続く半導体装置の製造方法の一例を示す説明図である。 （ａ）は、本発明の実施の形態４による半導体装置において、そのウエル配置方式の基本概念の一例を示す平面図であり、（ｂ）は（ａ）の比較例となるウエル配置方式を示す平面図である。 （ａ）、（ｂ）は、図２４（ａ）のウエル配置方式を用いた場合の効果の一例を表す説明図である。 （ａ）～（ｃ）は、図２４（ｂ）のウエル配置方式を用いた場合の問題点の一例を表す説明図である。 本発明の実施の形態４による半導体装置において、図８および図９のカラム制御回路ブロックにおける概略的なウエル配置の構成例を示す平面図である。 （ａ）は、本発明の実施の形態４による半導体装置において、図３のワード線駆動回路ブロックのウエル配置およびウエル給電に関する概略的なレイアウト構成例を示す平面図であり、（ｂ）は、（ａ）におけるＩ－Ｉ’間の概略的なデバイス構造例を示す断面図である。 （ａ）は、本発明の実施の形態４による半導体装置において、図３の全体制御回路ブロックのウエル配置およびウエル給電に関する概略的なレイアウト構成例を示す平面図であり、（ｂ）は、（ａ）におけるＪ－Ｊ’間の概略的なデバイス構造例を示す断面図である。
　以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
　さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
　なお、実施の形態では、ＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）をＭＩＳトランジスタと称し、ｐチャネル型のＭＩＳトランジスタをＰＭＩＳトランジスタ、ｎチャネル型のＭＩＳトランジスタをＮＭＩＳトランジスタと称す。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
　（実施の形態１）
　《半導体装置全体の概略構成》
　図１は、本発明の実施の形態１による半導体装置において、その全体の概略構成例を示すブロック図である。図２は、図１におけるメモリユニットの使用例を示す説明図である。図１には、１個の半導体チップ内に各種ロジック回路とメモリ回路が形成されたＳＯＣ（System On a Chip）等と呼ばれる半導体装置（ＬＳＩ）が示されている。図１の半導体装置は、例えば携帯電話用ＬＳＩであり、２個のプロセッサユニットＣＰＵ１，ＣＰＵ２と、アプリケーションユニットＡＰＰＵと、メモリユニットＭＥＭＵと、ベースバンドユニットＢＢＵと、入出力ユニットＩＯＵを備える。
　ＣＰＵ１，ＣＰＵ２はプログラムに基づく所定の演算処理を行い、ＡＰＰＵは携帯電話で必要とされる所定のアプリケーション処理を行い、ＢＢＵは無線通信に伴う所定のベースバンド処理を行い、ＩＯＵは外部との間の入出力インタフェースを担う。ＭＥＭＵは、例えば、ＳＲＡＭ（Static Random Access Memory）等を含み、このような各回路ブロックの処理に伴い適宜アクセスされる。例えば、図２に示すように、ＭＥＭＵは、デュアルポート型のＳＲＡＭ（ＤＰＲＡＭ）とシングルポート型のＳＲＡＭ（ＳＰＲＡＭ）を備え、プロセッサユニットＣＰＵのキャッシュメモリとして使用される。この際には、例えばＭＥＭＵ等に備わったキャッシュコントローラＣＣＮがＤＰＲＡＭ，ＳＰＲＡＭを適宜アクセスすることで、キャッシュのヒット／ミスヒットの判定や、キャッシュデータの読み出し処理／更新処理が行われる。
　このような半導体装置において、ＤＰＲＡＭ，ＳＰＲＡＭは、例えばメモリコンパイラ等と呼ばれる自動設計ツールで実装される場合が多く、これによって生成されたＳＲＡＭはコンパイルドＳＲＡＭ等と呼ばれる。メモリコンパイラは、例えば指定されたビット線やワード線の数等に応じて、ある単位レイアウト等を順次繰り返して配置することでコンパイルドＳＲＡＭを自動生成する。この場合、このような繰り返し配置にも対しても、自由度が高く、また面積効率が高いレイアウト方式が求められる。
　《メモリユニットの主要部の概略構成》
　図３は、図１の半導体装置において、それに含まれるメモリユニットの主要部の概略構成例を示すブロック図である。図３に示すメモリユニットＭＥＭＵは、全体制御回路ブロックＣＴＬＢＫと、ワード線駆動回路ブロックＷＬＤＢＫと、レプリカ回路ＲＥＰと、メモリアレイＭＡＲＹと、カラム制御回路ブロックＣＯＬＢＫを備えている。ＭＡＲＹは、第１方向に延伸する（ｍ＋１）本のワード線ＷＬ［０］～ＷＬ［ｍ］と、第１方向と交差する第２方向に延伸する（ｎ＋１）個のビット線対（ＢＬ［０］，ＺＢＬ［０］）～（ＢＬ［ｎ］，ＺＢＬ［ｎ］）と、（ｍ＋１）本のワード線と（ｎ＋１）個のビット線対の交点に配置される複数のメモリセルＭＣを備えている。各ビット線対は、相補信号を伝送する２本のビット線（例えばＢＬ［０］とＺＢＬ［０］）で構成される。
　全体制御回路ブロックＣＴＬＢＫは、例えば、外部から入力された読み出し用／書き込み用制御信号やアドレス信号等に応じて、ワード線駆動回路ブロックＷＬＤＢＫ、レプリカ回路ＲＥＰ、カラム制御回路ブロックＣＯＬＢＫを適宜制御する。ＷＬＤＢＫは、ＣＴＬＢＫがアドレス信号に基づいて生成した行選択信号を受け、これに応じて（ｍ＋１）本のワード線ＷＬ［０］～ＷＬ［ｍ］のいずれか１本を活性化する。ＣＯＬＢＫは、センスアンプ回路や入力／出力バッファ回路等を備え、ＣＴＬＢＫがアドレス信号に基づいて生成した列選択信号を受け、これに応じて（ｎ＋１）個のビット線対の中の所定のビット線対を選択する。ＣＯＬＢＫは、読み出し動作時には、この選択されたビット線対のデータをセンスアンプ回路で増幅したのち出力バッファ回路を介して外部に出力し、書き込み動作時には、この選択されたビット線対に、入力バッファ回路を介して外部から入力されたデータを伝送する。
　レプリカ回路ＲＥＰは、内部にタイミング調整回路を備え、ＣＴＬＢＫが読み出し用制御信号に基づいて生成した起動信号を受け、当該起動信号に対して所定の遅延を加えることでＣＯＬＢＫ内のセンスアンプ回路の活性化タイミングを定める。また、ＲＥＰは、例えばＣＴＬＢＫが書き込み用制御信号に基づいて生成した起動信号を受け、当該起動信号に対して所定の遅延を加えることでＷＬＤＢＫにおいて活性化されているワード線の非活性化タイミングを定める。
　《メモリアレイの詳細》
　図４は、図３のメモリユニットにおける各メモリセルの構成例を示す回路図である。図４に示すメモリセルＭＣは、ここでは、４個のＮＭＩＳトランジスタＭＮ＿ＡＣ１，ＭＮ＿ＡＣ２，ＭＮ＿ＤＲ１，ＭＮ＿ＤＲ２と、２個のＰＭＩＳトランジスタＭＰ＿ＬＤ１，ＭＰ＿ＬＤ２を備えたＳＲＡＭメモリセルとなっている。ＭＮ＿ＤＲ１，ＭＮ＿ＤＲ２はドライバ用トランジスタであり、ＭＮ＿ＡＣ１，ＭＮ＿ＡＣ２はアクセス用トランジスタであり、ＭＰ＿ＬＤ１，ＭＰ＿ＬＤ２は負荷用トランジスタである。ＭＮ＿ＡＣ１は、ゲートがワード線ＷＬに接続され、ソース・ドレインの一方が正極側のビット線ＢＬに接続される。ＭＮ＿ＡＣ２は、ゲートがＷＬに接続され、ソース・ドレインの一方が負極側のビット線ＺＢＬに接続される。
　ＭＮ＿ＤＲ１，ＭＰ＿ＬＤ１とＭＮ＿ＤＲ２，ＭＰ＿ＬＤ２は、それぞれ、電源電圧ＶＤＤと接地電源電圧ＶＳＳの間で相補型ＭＩＳインバータ回路（ＣＭＩＳインバータ回路と称す）を構成する。この２個のＣＭＩＳインバータ回路は、一方の入力が他方の出力に接続されることでラッチ回路を構成する。ＭＮ＿ＡＣ２のソース・ドレインの他方は、ＣＭＩＳインバータ回路（ＭＮ＿ＤＲ１，ＭＰ＿ＬＤ１）の入力（ＣＭＩＳインバータ回路（ＭＮ＿ＤＲ２，ＭＰ＿ＬＤ２）の出力）に接続される。ＭＮ＿ＡＣ１のソース・ドレインの他方は、ＣＭＩＳインバータ回路（ＭＮ＿ＤＲ２，ＭＰ＿ＬＤ２）の入力（ＣＭＩＳインバータ回路（ＭＮ＿ＤＲ１，ＭＰ＿ＬＤ１）の出力）に接続される。
　図５は、図４のメモリセルのレイアウト構成例を示す平面図である。図５では、ワード線の延伸方向（長手方向）をＸ軸方向、ビット線の延伸方向（長手方向）をＹ軸方向として、それらと交差するＺ軸方向において順次形成されるウエル～第１メタル配線層までのレイアウトと、第１メタル配線層～第３メタル配線層までのレイアウトが分離して示されている。図５に示すメモリセルＭＣでは、まず、ｎ型ウエルＮＷが配置され、Ｘ軸方向においてＮＷの両側に隣接してｐ型ウエルＰＷが配置される。２個のＰＷとＮＷの上部（Ｚ軸方向）には、並んでＸ軸方向に延伸する２本のゲート層ＧＴがそれぞれゲート絶縁膜（図示せず）を介して配置される。
　ただし、この２本のゲート層ＧＴのそれぞれは、ゲート２度切りマスクパターンＧＴＲＥを用いたゲート２度切り加工によって２個のＧＴに分断されている。その結果、ＰＷの一方とＮＷの上部を延伸するＧＴ（ＧＴａとする）と、ＧＴａの延長線上でＰＷの他方の上部を延伸するＧＴ（ＧＴｂとする）と、ＰＷの他方とＮＷの上部を延伸するＧＴ（ＧＴｃとする）と、ＧＴｃの延長線上でＰＷの一方の上部を延伸するＧＴ（ＧＴｄとする）が形成される。なお、ゲート２度切り加工とは、例えば、不連続点を介して一直線に延伸する２本の線状パターンを形成するにあたり、一旦、マスク加工によって１本の線状パターンを形成したのち、当該線状パターンの一部をＧＴＲＥを用いて切断することで２本の線状パターンに分離する技術である。これによって、２本の線状パターンを１度のマスク加工で個々に形成する場合と比較して、線状パターンの加工精度を高めることができ、微細化に有益となる。
　ＰＷの一方の上部におけるＧＴａの部分には前述したドライバ用のＮＭＩＳトランジスタＭＮ＿ＤＲ１が形成され、ＮＷの上部におけるＧＴａの部分には前述した負荷用のＰＭＩＳトランジスタＭＰ＿ＬＤ１が形成される。また、ＧＴｂの部分には、前述したアクセス用のＮＭＩＳトランジスタＭＮ＿ＡＣ２が形成される。同様に、ＰＷの他方の上部におけるＧＴｃの部分にはドライバ用のＮＭＩＳトランジスタＭＮ＿ＤＲ２が形成され、ＮＷの上部におけるＧＴｃの部分には負荷用のＰＭＩＳトランジスタＭＰ＿ＬＤ２が形成される。また、ＧＴｄの部分には、アクセス用のＮＭＩＳトランジスタＭＮ＿ＡＣ１が形成される。
　ＰＷの一方において、ＭＮ＿ＤＲ１，ＭＮ＿ＡＣ１を構成する各ゲート層ＧＴの両側（Ｙ軸方向）にはｎ＋型の半導体領域（拡散層）ＤＦが形成される。この内、ＭＮ＿ＤＲ１のＧＴとＭＮ＿ＡＣ１のＧＴの間に位置するＤＦは、ＭＮ＿ＤＲ１，ＭＮ＿ＡＣ１で共有化され、その上部に配置されたコンタクト層ＣＴを介して第１メタル配線層Ｍ１に接続される。同様に、ＰＷの他方において、ＭＮ＿ＤＲ２，ＭＮ＿ＡＣ２を構成する各ＧＴの両側にはｎ＋型の半導体領域（拡散層）ＤＦが形成される。この内、ＭＮ＿ＤＲ２のＧＴとＭＮ＿ＡＣ２のＧＴの間に位置するＤＦは、ＭＮ＿ＤＲ２，ＭＮ＿ＡＣ２で共有化され、その上部に配置されたＣＴを介してＭ１に接続される。
　ＮＷにおいて、ＭＮ＿ＬＤ１を構成するゲート層ＧＴとＭＮ＿ＬＤ２を構成するＧＴの両側（Ｙ軸方向）にはｐ＋型の半導体領域（拡散層）ＤＦがそれぞれ形成される。ＭＮ＿ＬＤ１における一方のＤＦは、前述したＭＮ＿ＤＲ１，ＭＮ＿ＡＣ１で共有化されたＤＦと、ＭＮ＿ＬＤ２，ＭＮ＿ＤＲ２の共通のＧＴとに対して、コンタクト層ＣＴおよび／または第１メタル配線層Ｍ１を適宜介して接続される。同様に、ＭＮ＿ＬＤ２における一方のＤＦは、前述したＭＮ＿ＤＲ２，ＭＮ＿ＡＣ２で共有化されたＤＦと、ＭＮ＿ＬＤ１，ＭＮ＿ＤＲ１の共通のＧＴとに対して、ＣＴおよび／またはＭ１を適宜介して接続される。なお、ｎ型の拡散層（又はウエル）は、例えばシリコン（Ｓｉ）中にリン（Ｐ）やヒ素（Ａｓ）等の不純物を導入することで形成され、ｐ型の拡散層（又はウエル）は、例えばシリコン（Ｓｉ）中にボロン（Ｂ）等の不純物を導入することで形成される。また、ｎ＋型はｎ型よりも不純物濃度が高く、ｐ＋型はｐ型よりも不純物濃度が高い。
　ＭＮ＿ＬＤ１，ＭＮ＿ＬＤ２における他方の半導体領域（拡散層）ＤＦは、それぞれ、その上部に配置されたコンタクト層ＣＴを介して第１メタル配線層Ｍ１に接続される。当該２個のＭ１は、Ｍ１の上部にそれぞれ配置された第１ビア層Ｖ１を介して、Ｖ１の上部に配置されＹ軸方向に延伸する第２メタル配線層Ｍ２に共通に接続される。当該Ｍ２は、電源電圧ＶＤＤ用の配線となる。ＭＮ＿ＡＣ１におけるＭＮ＿ＤＲ１とは共有しない側のＤＦは、その上部に配置されたＣＴを介してＭ１に接続され、更に、Ｍ１の上部に配置されたＶ１を介してＹ軸方向に延伸するＭ２に接続される。当該Ｍ２は、ビット線ＢＬ用の配線となる。同様に、ＭＮ＿ＡＣ２におけるＭＮ＿ＤＲ２とは共有しない側のＤＦは、その上部に配置されたＣＴを介してＭ１に接続され、更に、Ｍ１の上部に配置されたＶ１を介してＹ軸方向に延伸するＭ２に接続される。当該Ｍ２は、ビット線ＺＢＬ用の配線となる。
　更に、当該メモリセルＭＣの上部には、並んでＸ軸方向に延伸する３本の第３メタル配線層Ｍ３が配置される。この内、真ん中のＭ３はワード線ＷＬ用の配線となり、その両側のＭ３は接地電源電圧ＶＳＳ用の配線となる。ＷＬ用のＭ３は、２個のｐ型ウエルＰＷのそれぞれの上部において、Ｍ３の下部に配置される第２ビア層Ｖ２を介して第２メタル配線層Ｍ２に接続され、更に、Ｍ２の下部に配置される第１ビア層Ｖ１を介して第１メタル配線層Ｍ１に接続される。この２個のＭ１の一方は、その下部に配置されるコンタクト層ＣＴを介してＭＮ＿ＡＣ１のゲート層ＧＴに接続され、２個のＭ１の他方も、同様に、ＣＴを介してＭＮ＿ＡＣ２のＧＴに接続される。
　また、ワード線ＷＬ用の第３メタル配線層Ｍ３を除く残り２本のＭ３の内の一方は、ＰＷの一方の上部において、Ｍ３の下部に配置されるＶ２を介してＭ２に接続され、更に、Ｍ２の下部に配置されるＶ１を介してＭ１に接続される。当該Ｍ１は、その下部に配置されるＣＴを介してＭＮ＿ＤＲ１におけるＭＮ＿ＡＣ１とは共有しない側のＤＦに接続される。同様に、残り２本のＭ３の内の他方は、ＰＷの他方の上部において、Ｍ３の下部に配置されるＶ２を介してＭ２に接続され、更に、Ｍ２の下部に配置されるＶ１を介してＭ１に接続される。当該Ｍ１は、その下部に配置されるＣＴを介してＭＮ＿ＤＲ２におけるＭＮ＿ＡＣ２とは共有しない側のＤＦに接続される。
　図６は、図５のメモリセルにおいて、そのＡ－Ａ’間の概略的なデバイス構造例を示す断面図である。図６では、ｐ型の半導体基板ＳＵＢｐ上にｎ型ウエルＮＷおよび２個のｐ型ウエルＰＷが配置される。２個のＰＷは、Ｘ軸方向においてＮＷの両側に隣接して配置される。半導体基板の主面において、２個のＰＷ内にはそれぞれｎ＋型の半導体領域（拡散層）Ｎ＋（ＤＦ）が形成され、ＮＷ内にはｐ＋型の半導体領域（拡散層）Ｐ＋（ＤＦ）が形成される。また、半導体基板の主面において、ＰＷ，ＮＷ内には埋め込み絶縁膜（素子分離膜）ＳＴＩが形成される。当該ＳＴＩは、ＸＹ平面上で、Ｎ＋（ＤＦ），Ｐ＋（ＤＦ）のそれぞれを囲むように形成される。
　半導体基板の主面上には、ゲート絶縁膜ＧＯＸを介してゲート層ＧＴが形成される。ＧＯＸは、望ましくは、例えばハフニウム系等を代表に二酸化シリコンよりも高い誘電率を持つ高誘電率膜で構成され、ＧＴは金属膜等で構成される。ただし、勿論、広く知られているように、二酸化シリコン（ＳｉＯ２）等のＧＯＸや、ポリシリコン、金属膜（窒化チタン（ＴＩＮ）等）、シリサイド膜等を適宜組み合わせた積層膜からなるＧＴを用いることも可能である。ＧＴおよび半導体基板の主面上には、層間絶縁膜ＩＳＬ１が形成され、その一部において、一端がＧＴに接続されるようにコンタクト層ＣＴが形成される。ＩＳＬ１は、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜や二酸化シリコン等で構成され、ＣＴは、例えば、チタン（ＴＩ）、窒化チタン、タングステン（Ｗ）等を組み合わせた積層膜等で構成される。ＩＳＬ１上には、ＣＴの他端と接続するように第１メタル配線層Ｍ１が形成される。Ｍ１は、例えば銅（Ｃｕ）等を主体として構成される。Ｍ１およびＩＳＬ１上には、層間絶縁膜ＩＳＬ２が形成され、更に、その上部に第２メタル配線層Ｍ２が形成される。
　図７は、図３のメモリユニットにおいて、そのメモリアレイの一部の概略的なレイアウト構成例を示す平面図である。図７には、メモリアレイ内における４×４ビット分のメモリセルＭＣのレイアウト構成例が示されている。実際には、Ｘ軸方向のビット数（すなわちビット線対の個数）およびＹ軸方向のビット数（すなわちワード線の本数）に応じて、当該４×４ビット分のレイアウトがＸ軸方向およびＹ軸方向に向けて順次連続的に配置される。図７に示すように、互いに隣接するＭＣのレイアウトは、線対称な関係になっている。例えば、Ｘ軸方向において隣接する２個のＭＣのレイアウトはＹ軸を基準に線対称であり、Ｙ軸方向において隣接する２個のＭＣのレイアウトはＸ軸を基準に線対称である。なお、図７では、各ＭＣのレイアウトとして、代表的にｐ型ウエルＰＷ、ｎ型ウエルＮＷ、ゲート層ＧＴおよびゲート２度切りマスクパターンＧＴＲＥが示されているが、より詳細には、前述した図５のレイアウトが適用される。
　《カラム制御回路ブロックの詳細》
　図８は、図３のメモリユニットにおいて、そのカラム制御回路ブロックの概略的な構成例を示す回路図である。図９は、図８のカラム制御回路ブロックを用いた実際上の構成例を示す模式図である。図８に示すカラム制御回路ブロックＣＯＬＢＫは、カラム制御回路ＣＯＬＣＴＬ、列選択回路ＹＳＥＬ、ビット線プリチャージ回路ＢＬＰＲＥを備えている。更に、ＣＯＬＢＫは、書き込み系回路として、入力バッファ回路ＤＩＢＦ、書き込みアンプ回路ＷＡＭＰ、書き込み用スイッチ回路ＷＳＷを備え、読み出し系回路として、出力バッファ回路ＤＯＢＦ、読み出し用スイッチ回路ＲＳＷ、センスアンププリチャージ回路ＳＡＰＲＥ、センスアンプ回路ＳＡを備えている。
　カラム制御回路ＣＯＬＣＴＬは、全体制御回路ブロックＣＴＬＢＫやレプリカ回路ＲＥＰからの制御信号に基づいてＣＯＬＢＫ全体を制御する。ＣＴＬＢＫからの制御信号の中には、例えばカラム選択信号（列選択信号）や、読み出し動作と書き込み動作の識別信号等などが含まれ、ＲＥＰからの制御信号の中にはセンスアンプ回路の活性化信号等が含まれる。なお、カラム選択信号は、ＣＴＬＢＫが外部から入力されたアドレス信号をラッチ回路ＦＦでラッチし、それをアドレスデコード回路ＡＤＲＤＥＣでデコードすることで生成され、読み出し動作と書き込み動作の識別信号は、ＣＴＬＢＫが外部から入力された制御信号を解釈することで生成される。
　ビット線プリチャージ回路ＢＬＰＲＥは、ここでは３個のＰＭＩＳトランジスタで構成され、列選択回路ＹＳＥＬの制御に基づいて、読み出し動作や書き込み動作の前段階で予めビット線対（ＢＬ，ＺＢＬ）を電源電圧ＶＤＤにプリチャージする。ＤＩＢＦは、例えば複数のＰＭＩＳトランジスタおよびＮＭＩＳトランジスタの組合せで構成され、書き込み動作の際に、外部からのデータ入力信号Ｄｉｎを取り込み、書き込みアンプ回路ＷＡＭＰに出力する。ＷＡＭＰは、例えば複数のＰＭＩＳトランジスタおよびＮＭＩＳトランジスタの組合せで構成され、ＤＩＢＦから入力された信号を増幅し、それを相補のデータ信号として出力する。書き込み用スイッチ回路ＷＳＷは、ここでは２個のＮＭＩＳトランジスタで構成され、列選択回路ＹＳＥＬの制御に基づいて、ＷＡＭＰから入力された相補のデータ信号を所定のビット線対（ＢＬ，ＺＢＬ）に伝達する。図８では、簡略化して１個のＷＡＭＰに対して１個のＷＳＷが接続されているが、実際には、図９に示すように、１個のＷＡＭＰに対して複数（例えば４個等）のＷＳＷが並列に接続され、その中の１個のＷＳＷがＹＳＥＬを介して選択される。
　図９の例では、カラム制御回路ブロックＣＯＬＢＫ内の１Ｉ／Ｏ分に対応するカラム回路ＣＯＬ［０］において、データ入力信号Ｄｉｎ［０］に対応する１個のＷＡＭＰの出力が、４個のＷＳＷを介して４個のビット線対（ＢＬ［０］，ＺＢＬ［０］）～（ＢＬ［３］，ＺＢＬ［３］）にそれぞれ接続される。また、ＣＯＬＢＫ内の別の１Ｉ／Ｏ分に対応するカラム回路ＣＯＬ［１］においても同様に、一部図示は省略するが、データ入力信号Ｄｉｎ［１］に対応する１個のＷＡＭＰの出力が、４個のＷＳＷを介して４個のビット線対（ＢＬ［４］，ＺＢＬ［４］）～（ＢＬ［７］，ＺＢＬ［７］）にそれぞれ接続される。ＹＳＥＬは、書き込み動作時に、ＣＯＬ［０］，ＣＯＬ［１］の中からそれぞれ１個ずつＷＳＷを選択する。
　その結果、ＣＯＬ［０］に対応する４個のビット線対の中の１個（例えば（ＢＬ［０］，ＺＢＬ［０］））にＤｉｎ［０］の情報が伝送され、当該１個のビット線対と別途選択されたワード線ＷＬとの交点に位置するメモリセルＭＣにＤｉｎ［０］の情報が書き込まれる。更に、これと並行して、ＣＯＬ［１］に対応する４個のビット線対の中の１個（例えば（ＢＬ［４］，ＺＢＬ［４］））にＤｉｎ［１］の情報が伝送され、当該１個のビット線対と当該選択されたＷＬとの交点に位置するＭＣにＤｉｎ［１］の情報が書き込まれる。なお、ここでは、２Ｉ／Ｏ分のカラム回路ＣＯＬ［０］，ＣＯＬ［１］を示したが、例えば３２Ｉ／Ｏを備える場合には、同様にして、ＣＯＬ［０］～ＣＯＬ［３１］が存在することになる。また、ここでは、１Ｉ／Ｏに対して４個のビット線対を対応させたが、勿論、８個、１６個等のビット線対を対応させることも可能である。
　図８において、読み出し用スイッチ回路ＲＳＷは、ここでは２個のＰＭＩＳトランジスタで構成され、読み出し動作の際に、列選択回路ＹＳＥＬの制御に基づいて所定のビット線対（ＢＬ，ＺＢＬ）をセンスアンプ回路ＳＡの相補入力ノードに接続する。ここでは、ＷＳＷの場合と同様に、簡略化して１個のＳＡに対して１個のＲＳＷが接続されているが、実際には、図９に示すように、１個のＳＡに対して複数（例えば４個等）のＲＳＷが並列に接続され、その中の１個のＲＳＷがＹＳＥＬを介して選択される。図９の例では、カラム回路ＣＯＬ［０］において、４個のビット線対（ＢＬ［０］，ＺＢＬ［０］）～（ＢＬ［３］，ＺＢＬ［３］）がそれぞれ４個のＲＳＷを介して１個のＳＡに接続され、当該ＳＡの出力からデータ出力信号Ｄｏｕｔ［０］が得られる。同様に、カラム回路ＣＯＬ［１］において、一部図示は省略するが、４個のビット線対（ＢＬ［４］，ＺＢＬ［４］）～（ＢＬ［７］，ＺＢＬ［７］）がそれぞれ４個のＲＳＷを介して１個のＳＡに接続され、当該ＳＡの出力からデータ出力信号Ｄｏｕｔ［１］が得られる。この読み出し動作時に、ＹＳＥＬは、ＣＯＬ［０］，ＣＯＬ［１］の中からそれぞれ１個ずつＲＳＷを選択する。
　図８において、センスアンププリチャージ回路ＳＡＰＲＥは、ここでは３個のＰＭＩＳトランジスタで構成され、ＲＳＷがオンに駆動される前段階で予めＳＡの相補入力ノードを電源電圧ＶＤＤにプリチャージする。センスアンプ回路ＳＡは、例えば、ＣＭＩＳクロスカップル型のアンプ回路で構成され、ＳＡの相補入力ノードの信号を増幅する。この際に、ＳＡの活性化タイミングは、前述したレプリカ回路ＲＥＰからの制御信号に基づいて定められる。出力バッファ回路ＤＯＢＦは、例えば複数のＰＭＩＳトランジスタおよびＮＭＩＳトランジスタの組合せで構成され、ＳＡの出力信号をデータ出力信号Ｄｏｕｔとして外部に出力する。その結果、図９の例において、ＣＯＬ［０］に対応する４個のビット線対の中の１個（例えば（ＢＬ［０］，ＺＢＬ［０］））と別途選択されたワード線ＷＬとの交点に位置するメモリセルＭＣの情報が、Ｄｏｕｔ［０］として読み出される。これと並行して、ＣＯＬ［１］に対応する４個のビット線対の中の１個（例えば（ＢＬ［４］，ＺＢＬ［４］））と当該選択されたＷＬとの交点に位置するＭＣの情報が、Ｄｏｕｔ［１］として読み出される。
　なお、図８において、列選択回路ＹＳＥＬは、ここでは複数の論理演算回路で構成され、カラム制御回路ＣＯＬＣＴＬからの入力信号に基づいて、前述したようなＷＳＷ，ＲＳＷ，ＢＬＰＲＥ，ＳＡＰＲＥの選択ならびに制御を行う。すなわち、ＣＯＬＣＴＬが認識している読み出し動作と書き込み動作の識別情報に基づいてＷＳＷかＲＳＷのいずれか一方を選択すると共に、ＣＯＬＣＴＬが認識している列選択情報に基づいて前述した複数のＷＳＷ又は複数のＲＳＷの中から特定のスイッチをオンに駆動する。また、このＷＳＷ，ＲＳＷの制御と共に、ＢＬＰＲＥ，ＳＡＰＲＥ内の各スイッチ（ＭＩＳトランジスタ）のオン・オフも適宜制御する。
　《カラム制御回路ブロックのウエル配置・給電構成（本実施の形態１の主要な特徴）》
　図１０は、図８および図９のカラム制御回路ブロックにおいて、そのウエル配置およびウエル給電に関する概略的なレイアウト構成例を示す平面図である。図１０には、図９におけるカラム回路ＣＯＬ［０］，ＣＯＬ［１］とそれに接続されるメモリアレイＭＡＲＹの一部に関し、そのウエルならびにウエル給電のレイアウト構成例が示されている。図１０では、Ｙ軸方向（図示しないビット線の延伸方向）において、順に、ＭＡＲＹと、ＷＳＷと、ＢＬＰＲＥ，ＲＳＷと、ＹＳＥＬと、ＳＡ（ＮＭＩＳ）と、ＣＯＬＣＴＬ，ＷＡＭＰ，ＳＡ（ＰＭＩＳ）と、ＤＩＢＦ，ＤＯＢＦとに伴う各ウエルが配置されている。
　メモリアレイＭＡＲＹでは、図５および図７に示したように、Ｘ軸方向（図示しないワード線の延伸方向）において、ｐ型ウエルＰＷとｎ型ウエルＮＷが交互に繰り返して配置されている。書き込み用スイッチ回路ＷＳＷでは、図８に示したような各ＮＭＩＳトランジスタを形成するため、Ｘ軸方向に連続してＰＷが配置されている。ビット線プリチャージ回路ＢＬＰＲＥ、読み出し用スイッチ回路ＲＳＷでは、図８に示したような各ＰＭＩＳトランジスタを形成するため、Ｘ軸方向に連続してＮＷが配置されている。列選択回路ＹＳＥＬでは、図８に示したような各種論理演算回路（すなわちＣＭＩＳ型の回路）を形成するため、Ｘ軸方向においてＰＷとＮＷが交互に配置されている。
　センスアンプ回路ＳＡ（ＮＭＩＳ）では、図８で説明したＣＭＩＳクロスカップル型アンプ回路のＮＭＩＳトランジスタを形成するため、Ｘ軸方向に連続してＰＷが配置されている。カラム制御回路ＣＯＬＣＴＬ、書き込みアンプ回路ＷＡＭＰ、センスアンプ回路ＳＡ（ＰＭＩＳ）では、ＣＯＬＣＴＬ，ＷＡＭＰのそれぞれを構成するＰＭＩＳトランジスタおよびＮＭＩＳトランジスタを形成するため、Ｘ軸方向においてＰＷとＮＷが交互に配置されている。更に、このＮＷ内には、ＳＡ（ＣＭＩＳクロスカップル型アンプ回路）のＰＭＩＳトランジスタが形成される。入力バッファ回路ＤＩＢＦ、出力バッファ回路ＤＯＢＦでは、それぞれを構成するＰＭＩＳトランジスタおよびＮＭＩＳトランジスタを形成するため、Ｘ軸方向において、ＰＷとＮＷが交互に繰り返して配置されている。
　このようなウエル配置例において、まず、ＭＡＲＹでは、Ｘ軸方向において交互に配置されるＰＷおよびＮＷのそれぞれに応じて、ｐ＋型の半導体領域（給電用拡散層）Ｐ＋（ＤＦＷ）およびｎ＋型の半導体領域（給電用拡散層）Ｎ＋（ＤＦＷ）が、Ｘ軸方向において順次並んで配置される。各ＰＷ内に配置される各Ｐ＋（ＤＦＷ）には、接地電源電圧ＶＳＳが供給され、これによって当該各ＰＷに対する給電が行われる。また、各ＮＷ内に配置される各Ｎ＋（ＤＦＷ）には、電源電圧ＶＤＤが供給され、これによって当該各ＮＷに対する給電が行われる。
　一方、前述したＷＳＷ～ＳＡ（ＰＭＩＳ）の領域では、互いに隣接するカラム回路ＣＯＬ［０］，ＣＯＬ［１］の境界部分において、Ｙ軸方向に延伸する給電領域ＷＰＡ１が設けられる。ＷＰＡ１は、それぞれＹ軸方向を長辺として細長い略矩形形状を持つ２個のＰ＋（ＤＦＷ）と１個のＮ＋（ＤＦＷ）で構成される。当該２個のＰ＋（ＤＦＷ）の内の一方はＷＳＷの領域におけるＰＷ内に配置され、他方はＹＳＥＬ～ＳＡ（ＰＭＩＳ）の領域におけるＰＷ内に配置される。当該１個のＮ＋（ＤＦＷ）は、ＢＬＰＲＥ，ＲＳＷの領域におけるＮＷ内に配置される。当該２個のＰ＋（ＤＦＷ）にはＶＳＳが供給され、当該１個のＮ＋（ＤＦＷ）にはＶＤＤが供給され、これによってそれぞれ対応するＰＷおよびＮＷに対して給電が行われる。このように、各カラム回路の境界部分に給電領域ＷＰＡ１を配置することで、前述したように、メモリコンパイラ等を用いてカラム回路をＩ／Ｏ数に応じた数だけ繰り返して配置する際に、ＷＰＡ１をその両側のカラム回路で共有化できるため、面積効率を向上させることが可能になる。
　ここで、図１０のウエル配置例では、更に、Ｙ軸方向において、ＤＩＢＦ，ＤＯＢＦの領域の両側に、それぞれＸ軸方向に延伸する給電領域ＷＰＡｎ，ＷＰＡｐが備わっている。このＷＰＡｎ，ＷＰＡｐが本実施の形態１の主要な特徴の一つとなっている。ＷＰＡｎは、ＤＩＢＦ，ＤＯＢＦの領域とＳＡ（ＰＭＩＳ）等の領域との間に配置され、ＣＯＬ［０］，ＣＯＬ［１］を縦断する形でＸ軸方向に向けて連続的に延伸するｎ型ウエルＮＷと、当該ＮＷ内に形成されるｎ＋型の半導体領域（給電用拡散層）Ｎ＋（ＤＦＷ）を備えている。当該ＮＷは、前述したＳＡ（ＰＭＩＳ）等の領域内のＮＷと、ＤＩＢＦ，ＤＯＢＦの領域内のＮＷとにそれぞれ連結される。当該Ｎ＋（ＤＦＷ）にはＶＤＤが供給され、これによってＳＡ（ＰＭＩＳ）等の領域内のＮＷと、ＤＩＢＦ，ＤＯＢＦの領域内のＮＷに対して給電が行われる。なお、図１０の例では、前述したＷＰＡｎからＳＡ（ＰＭＩＳ）用のＮＷに向けた給電を更に強化するため、当該ＳＡ（ＰＭＩＳ）用のＮＷ内にＶＤＤが供給されるＮ＋（ＤＦＷ）が別途形成されている。
　一方、ＷＰＡｐは、Ｙ軸方向においてＤＩＢＦ，ＤＯＢＦの領域を挟んでＷＰＡｎと対向する位置に配置され、ＣＯＬ［０］の中でＸ軸方向に向けて延伸するｐ型ウエルＰＷと、当該ＰＷ内に形成されるｐ＋型の半導体領域（給電用拡散層）Ｐ＋（ＤＦＷ）と、ＣＯＬ［１］の中でＸ軸方向に向けて延伸するＰＷと、当該ＰＷ内に形成されるＰ＋（ＤＦＷ）とを備えている。ＣＯＬ［０］に対応するＷＰＡｐ内のＰＷは、ＣＯＬ［０］に対応するＤＩＢＦ，ＤＯＢＦの領域内のＰＷに連結され、ＣＯＬ［１］に対応するＷＰＡｐ内のＰＷは、ＣＯＬ［１］に対応するＤＩＢＦ，ＤＯＢＦの領域内のＰＷに連結される。ＷＰＡｐ内の各Ｐ＋（ＤＦＷ）にはＶＳＳが供給され、これによってＤＩＢＦ，ＤＯＢＦの領域内の各ＰＷに対して給電が行われる。
　図１１は、図１０のレイアウトにおいて、そのＢ－Ｂ’間の概略的なデバイス構造例を示す断面図である。図１１では、図１０のメモリアレイＭＡＲＹに関する給電部分のデバイス構造例が示され、図１０に示したウエルおよびその給電部分に加えて、その上部（Ｚ軸方向）のデバイス構造も併せて示されている。図１１では、ｐ型半導体基板ＳＵＢｐ上で、Ｘ軸方向に沿ってｐ型ウエルＰＷとｎ型ウエルＮＷが交互に連続して配置される。半導体基板の主面において、各ＰＷ内にはそれぞれｐ＋型の半導体領域（給電用拡散層）Ｐ＋（ＤＦＷ）が形成され、各ＮＷ内にはそれぞれｎ＋型の半導体領域（給電用拡散層）Ｎ＋（ＤＦＷ）が形成される。また、半導体基板の主面において、ＰＷ，ＮＷ内には埋め込み絶縁膜（素子分離膜）ＳＴＩが形成される。当該ＳＴＩは、ＸＹ平面上で、Ｎ＋（ＤＦＷ），Ｐ＋（ＤＦＷ）のそれぞれを囲むように形成される。
　半導体基板の主面上には、層間絶縁膜ＩＳＬ１が堆積され、ＩＳＬ１内には複数のコンタクト層ＣＴが形成される。複数のＣＴの一部は、一端が前述した各ＰＷ内のＰ＋（ＤＦＷ）にそれぞれ接続され、複数のＣＴの他の一部は、一端が前述した各ＮＷ内のＮ＋（ＤＦＷ）にそれぞれ接続される。ＩＳＬ１上には、第１メタル配線層Ｍ１が形成され、当該ＩＳＬ１，Ｍ１上には層間絶縁膜ＩＳＬ２が堆積される。ＩＳＬ２上には、第２メタル配線層Ｍ２が形成され、当該ＩＳＬ２，Ｍ２上には層間絶縁膜ＩＳＬ３が堆積される。ＩＳＬ３上には、第３メタル配線層Ｍ３が形成される。また、ＩＳＬ２内にはＭ１とＭ２を接続するための第１ビア層Ｖ１が形成され、ＩＳＬ３内にはＭ２とＭ３を接続するための第２ビア層Ｖ２が形成される。
　ここで、前述した各ＰＷ内のＰ＋（ＤＦＷ）に一端が接続された各ＣＴは、他端がＭ１、Ｖ１、Ｍ２、Ｖ２を順に介してＭ３に接続されている。当該Ｍ３は、ここではＸ軸方向に延伸する１本の配線となっており、当該Ｍ３に対して前述した各ＰＷ内のＰ＋（ＤＦＷ）が共通に接続される。当該Ｍ３には接地電源電圧ＶＳＳが供給される。一方、前述した各ＮＷ内のＮ＋（ＤＦＷ）に一端が接続された各ＣＴは、他端がＭ１、Ｖ１を順に介してＭ２に接続されている。当該Ｍ２は、ここでは並んでＹ軸方向に延伸する複数の配線となっている。ただし、当該複数のＭ２は、図示しない領域において共通に接続される。当該Ｍ２には電源電圧ＶＤＤが供給される。
　図１２は、図１０のレイアウトにおいて、そのＣ－Ｃ’間の概略的なデバイス構造例を示す断面図である。図１２では、図１０のＣＯＬＣＴＬ，ＷＡＭＰ，ＳＡ（ＰＭＩＳ）の領域に関する給電部分のデバイス構造例が示され、図１０に示したウエルおよびその給電部分に加えて、その上部（Ｚ軸方向）のデバイス構造も併せて示されている。図１２のデバイス構造例は、前述した図１１のデバイス構造例と比較して交互に配置される各ウエルの数が異なっており、これを除いた基本的な構造は図１１の場合と同様である。
　《ウエル給電方式の詳細（本実施の形態１の主要な特徴および効果の詳細）》
　図１３は、本発明の実施の形態１の半導体装置において、そのウエル配置およびウエル給電方式の基本概念を示す平面図である。図１３は、図１０におけるＤＩＢＦ，ＤＯＢＦの領域周りを抽出したものであり、ｐ型ウエルＰＷが第１部分ＡＲ１と第２部分ＡＲＰ２を備えることや、ｎ型ウエルＮＷが第１部分ＡＲ１と第２部分ＡＲＮ２を備えることが特徴となっている。図１３のレイアウト構成は、概略的には、ＡＲ１において、Ｘ軸方向に沿ってＰＷとＮＷが交互に複数個隣接して配置され、当該ＡＲ１をＹ軸方向で挟む一方の側に当該複数のＰＷに対する共通の給電領域（第２部分ＡＲＰ２）が配置され、他方の側に当該複数のＮＷに対する共通の給電領域（第２部分ＡＲＮ２）が配置されるものとなっている。
　ＡＲ１では、Ｘ軸方向に沿って、ＰＷの第１Ａ部分ＡＲＰ１ａ、ＮＷの第１Ａ部分ＡＲＮ１ａ、ＰＷの第１Ｂ部分ＡＲＰ１ｂ、ＮＷの第１Ｂ部分ＡＲＮ１ｂが順に隣接して配置される。ＰＷの第２部分ＡＲＰ２は、Ｘ軸方向に向けて延伸する細長い帯状の形状を持ち、Ｙ軸方向においてＡＲＰ１ａ，ＡＲＰ１ｂに連結すると共にＡＲＮ１ａと隣接して配置される。ＮＷの第２部分ＡＲＮ２は、Ｘ軸方向に向けて延伸する細長い帯状の形状を持ち、Ｙ軸方向においてＡＲＮ１ａ，ＡＲＰ１ｂ，ＡＲＮ１ｂを挟んでＡＲＰ２と対向する側でＡＲＮ１ａ，ＡＲＮ１ｂに連結すると共にＡＲＰ１ｂに隣接して配置される。
　ここで、ＰＷの第２部分ＡＲＰ２内には、ｐ＋型の半導体領域（給電用拡散層）Ｐ＋（ＤＦＷ）が形成される。Ｐ＋（ＤＦＷ）は、ＡＲＰ１ａ，ＡＲＰ１ｂに対して十分に給電を行うため、Ｘ軸方向のサイズＸ１がＹ軸方向のサイズＹ１よりも大きい略矩形状の形状を備えている。言い換えれば、Ｐ＋（ＤＦＷ）は、ＡＲＰ１ａとＡＲＰ１ｂの間に挟まれたＡＲＮ１ａに対してＹ軸方向で対向する区間を含んでいる。同様に、ＮＷの第２部分ＡＲＮ２内には、ｎ＋型の半導体領域（給電用拡散層）Ｎ＋（ＤＦＷ）が形成される。Ｎ＋（ＤＦＷ）は、ＡＲＮ１ａ，ＡＲＮ１ｂに対して十分に給電を行うため、Ｘ軸方向のサイズがＹ軸方向のサイズよりも大きい略矩形状の形状を備えている。言い換えれば、Ｎ＋（ＤＦＷ）は、ＡＲＮ１ａとＡＲＮ１ｂの間に挟まれたＡＲＰ１ｂに対してＹ軸方向で対向する区間を含んでいる。
　また、第１部分ＡＲ１においては、Ｘ軸方向に向けて延伸する複数のゲート層ＧＴが配置される。当該複数のＧＴは、ＡＲＰ１ａとＡＲＮ１ａの境界部分、ＡＲＮ１ａとＡＲＰ１ｂの境界部分、ＡＲＰ１ｂとＡＲＮ１ｂの境界部分の少なくともいずれか１個を跨ぐように配置される。なお、図示は省略するが、Ｙ軸方向において当該ＧＴを挟む両側には当該ＧＴをＭＩＳトランジスタのゲートとするソース・ドレイン領域が適宜形成されている。当該ソース・ドレイン領域は、ＰＷ（ＡＲＰ１ａ，ＡＲＰ１ｂ）内ではｎ＋型の半導体領域（拡散層）となり、ＮＷ（ＡＲＮ１ａ，ＡＲＮ１ｂ）内ではｐ＋型の半導体領域（拡散層）となる。
　さらに、図１３では、図１０等でも述べたように、Ｘ軸方向に沿って複数のカラム回路ＣＯＬ［０］，ＣＯＬ［１］が順に並んで配置され、各カラム回路が、前述したＰＷの第１部分（ＡＲＰ１ａ，ＡＲＰ１ｂ）および第２部分ＡＲＰ２と、ＮＷの第１部分（ＡＲＮ１ａ，ＡＲＮ１ｂ）および第２部分ＡＲＮ２を備えた構成となっている。ここでは、このカラム回路の繰り返し配置に伴い、ＮＷの第２部分ＡＲＮ２がＸ軸方向において各カラム回路で連続する構成となっている。一方、ＡＲＮ２内の給電用拡散層Ｎ＋（ＤＦＷ）に関しては、ここでは各カラム回路で不連続な構成となっているが、勿論、連続する構成とすることも可能である。
　なお、図１３では、第１部分ＡＲ１に含まれるＰＷ（ＡＲＰ１ａ，ＡＲＰ１ｂ）およびＮＷ（ＡＲＮ１ａ，ＡＲＮ１ｂ）のそれぞれが、並んでＹ軸方向に一直線上に延伸する両辺を持っているが、当該両辺は必ずしも一直線上である必要はなく、例えば、Ｙ軸方向に向けて階段状に延伸するような形状であってもよい。すなわち、例えばＰＷのＡＲＰ１ａ内に複数のＮＭＩＳトランジスタをＹ軸方向に順次形成するような場合でその各ＮＭＩＳトランジスタのトランジスタサイズが異なるような場合には、このサイズの違いに応じて、ＰＷのＸ軸方向のサイズ（すなわちゲート幅）をＹ軸方向の位置に依存して適宜変えることで面積効率を高められる場合がある。また、各カラム回路において、給電用拡散層Ｐ＋（ＤＦＷ），Ｎ＋（ＤＦＷ）は、ここでは連続的な１本の線状パターンで実現されるが、場合によっては、当該１本の線状パターンをＸ軸方向のいずれかの箇所で適宜分割することで複数本の線状パターンで実現することも可能である。ただし、Ｐ＋（ＤＦＷ），Ｎ＋（ＤＦＷ）の面積は、できるだけ大きい方が望ましいため、１本の線状パターンで実現する方が望ましい。
　このようなウエル配置およびウエル給電方式を用いることで、例えば、下記（１）～（３）のような効果が得られる。図１４（ａ）、図１５（ａ）、図１６（ａ）は、それぞれ図１３のウエル配置およびウエル給電方式の効果の一例を示す説明図であり、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）は、それぞれ図１４（ａ）、図１５（ａ）、図１６（ａ）の比較例を示す説明図である。
　（１）ある単位レイアウトをＸ軸方向へ繰り返して配置する際に、当該単位レイアウトにおけるウエルの個数の制約が無くなるため、レイアウトの自由度が向上し、結果的に半導体装置の小面積化が図れる。すなわち、例えば図１４（ｂ）に示すように、１Ｉ／Ｏ分を単位レイアウトとしてＸ軸方向に繰り返して配置する際に、この各Ｉ／Ｏの境界部分に給電用拡散層（ここではＰ＋（ＤＦＷ））を設けるような方式を用いると、当該単位レイアウト内のウエルの個数が奇数個である必要性が生じる。すなわち、単位レイアウト内で、Ｘ軸方向においてｐ型ウエルＰＷとｎ型ウエルＮＷが交互に配置されるものとして、その両端が共にＰＷあるいは共にＮＷである必要性が生じる。そこで、図１３のような方式を用いると、図１４（ａ）に示すように、単位レイアウト内のウエルの個数が奇数個であっても偶数個であっても、Ｘ軸方向への繰り返し配置を問題なく用いることが可能になる。
　（２）各ウエル内において、内部に形成される各トランジスタのトランジスタサイズを広い範囲から選択することができ（すなわちレイアウトの自由度が向上し）、結果的に半導体装置の小面積化が図れる。すなわち、例えば図１５（ｂ）に示す比較例では、Ｘ軸方向において交互に配置されるＰＷおよびＮＷに対して、Ｙ軸方向に延伸する給電用拡散層Ｐ＋（ＤＦＷ）およびＮ＋（ＤＦＷ）が設けられている。ＰＷ，ＮＷ内には、適宜ＭＩＳトランジスタが形成され、当該ＭＩＳトランジスタのゲート層ＧＴは、例えば、図５に示したＳＲＡＭメモリセルにおけるゲート層の延伸方向に併せてＸ軸方向に延伸させることが望ましい。ＰＷ内にはＧＴの両側にＮＭＩＳトランジスタのソース・ドレインとなるｎ＋型の半導体領域（拡散層）Ｎ＋（ＤＦ）が形成され、ＮＷ内にはＧＴの両側にＰＭＩＳトランジスタのソース・ドレインとなるｐ＋型の半導体領域（拡散層）Ｐ＋（ＤＦ）が形成される。
　ここで、各ＰＭＩＳトランジスタおよび各ＮＭＩＳトランジスタのサイズは、ゲート幅によって調整され、このゲート幅は、各Ｎ＋（ＤＦ），Ｐ＋（ＤＦ）のＸ軸方向のサイズに該当する。そうすると、図１５（ｂ）のように、Ｙ軸方向に延伸する給電用拡散層Ｐ＋（ＤＦＷ），Ｎ＋（ＤＦＷ）を設けると、これが障害となり、各Ｎ＋（ＤＦ），Ｐ＋（ＤＦ）のＸ軸方向のサイズを広げることが困難となる。特に、図１０および図１３に示したようなカラム回路ＣＯＬ［０］，ＣＯＬ［１］では、各カラム回路のＸ軸方向の最大サイズがメモリアレイＭＡＲＹ内のＳＲＡＭメモリセルのＸ軸方向のサイズ（図１０の例ではＳＲＡＭメモリセルの４個分のサイズ）に制約される。この場合、単純に、ＰＷ，ＮＷ自体のＸ軸方向のサイズを広げることでトランジスタサイズを確保するようなことは困難となる。そこで、図１３のような方式を用いると、図１５（ａ）に示すように、前述したような障害（Ｙ軸方向の給電用拡散層）が無くなるため、ＰＷ，ＮＷ内の各Ｎ＋（ＤＦ），Ｐ＋（ＤＦ）をＸ軸方向に十分に広げることが可能になる。
　（３）給電用拡散層自体の面積を十分に確保できるため、例えば、ラッチアップ等に対する耐性が向上し、半導体装置の信頼性を向上させることが可能になる。すなわち、前述した（１）および（２）で述べた問題を解決するため、例えば図１６（ｂ）に示すような方式を用いることが考えられる。図１６（ｂ）の比較例では、各ＰＷ毎に、Ｙ軸方向の一方の端部において、Ｘ軸方向に延伸する給電用拡散層Ｐ＋（ＤＦＷ）が配置され、各ＮＷ毎に、Ｙ軸方向の他方の端部において、Ｘ軸方向に延伸する給電用拡散層Ｎ＋（ＤＦＷ）が配置される。しかしながら、この場合、給電用拡散層の面積（又は面積比率（＝給電用拡散層の面積／ウエル面積））が小さくなる。そこで、図１３のような方式を用いると、図１６（ａ）に示すように、給電用拡散層の面積を図１６（ｂ）の場合と比べて大きくすることが可能になる。
　以上、本実施の形態１の半導体装置を用いることで、代表的には、自由度が高いレイアウトを備えた半導体装置を実現可能になる。その結果、半導体装置の小面積化が図れる。
　（実施の形態２）
　《ウエル給電方式の詳細（変形例１）》
　図１７は、本発明の実施の形態２による半導体装置において、そのウエル配置およびウエル給電方式の概略構成例を示す平面図である。図１７に示す半導体装置は、図１０におけるＣＯＬＣＴＬ，ＷＡＭＰ，ＳＡ（ＰＭＩＳ）の領域からＤＩＢＦ，ＤＯＢＦの領域までを抽出したものである。図１７では、実施の形態１で述べたようなＸ軸方向に延伸する給電領域がそのＹ軸方向の両側に位置するウエルに対して給電を行う点と、Ｘ軸方向に延伸する給電領域のＹ軸方向における両側にダミーゲート層を備えた点と、Ｘ軸方向に延伸する給電領域に対して更にＹ軸方向に延伸する給電領域を組み合わせた点とが特徴となっている。
　図１７において、ｎ型ウエルＮＷは、Ｘ軸方向に延伸する細長い帯状の形状を持つ第４部分ＡＲＮ４と、Ｙ軸方向でＡＲＮ４を挟む一方の側に配置されＡＲＮ４との連結部分を持つ第３Ａ部分ＡＲＮ３ａおよび第３Ｂ部分ＡＲＮ３ｂと、Ｙ軸方向でＡＲＮ４を挟む他方の側に配置されＡＲＮ４との連結部分を持つ第３Ｃ部分ＡＲＮ３ｃを備える。ＡＲＮ３ａ，ＡＲＮ３ｂは、Ｘ軸方向においてｐ型ウエルＰＷを間に挟んで配置され、当該ＰＷはＹ軸方向においてＡＲＮ４と隣接して配置される。また、Ｘ軸方向においてＡＲＮ３ｃの両側には共にＰＷが配置され、当該ＰＷはＹ軸方向においてＡＲＮ４と隣接して配置される。
　図１７では、ＡＲＮ４とＡＲＮ３ｃの連結部分の長さＷ１は、ＡＲＮ４とＡＲＮ３ａの連結部分の長さＷ２と異なっており、ＡＲＮ４とＡＲＮ３ｂの連結部分の長さＷ３とも異なっている。また、各カラム回路（例えばＣＯＬ［０］）内において、Ｙ軸方向でＡＲＮ４を挟む一方の側に配置されるＮＷの部分の数と他方の側に配置されるＮＷの部分の数とは異なっている（図１７の例では１個の部分と２個の部分）。ＡＲＮ４内には、ｎ＋型の半導体領域（給電用拡散層）Ｎ＋（ＤＦＷ）が配置され、ＡＲＮ３ａ，ＡＲＮ３ｂ，ＡＲＮ３ｃには、当該Ｎ＋（ＤＦＷ）ならびにＮＷを介して給電が行われる。このように、Ｘ軸方向に延伸する給電領域（ＡＲＮ４）からそのＹ軸方向の両側に設けられたウエルに対して給電を行うことで、この両側のウエルで給電領域を共用化できるため、面積効率を高めることが可能になる。また、ＡＲＮ４は、図１７のように、特に、Ｙ軸方向に進む過程でウエルの幅（Ｘ軸方向のサイズ）が異なる箇所やウエルの数が異なる箇所に配置することが有益となる。これによって、レイアウトの自由度の向上（すなわちウエル幅やウエル数を柔軟に変更できる）や面積効率の向上を実現することが可能になる。
　また、図１７では、図１３でも述べたように、ＰＷのＮＷの境界部分を跨いで並んでＸ軸方向に延伸する複数のゲート層ＧＴと当該ＧＴのソース・ドレイン領域となる拡散層（ＰＷ内ではｎ＋型の半導体領域（拡散層）Ｎ＋（ＤＦ）、ＮＷ内ではｐ＋型の半導体領域（拡散層）Ｐ＋（ＤＦ））が配置される。ここで、ＡＲＮ４のＹ軸方向での両側において、ＡＲＮ４とＧＴとの間には、ＧＴと並んでＸ軸方向に延伸するダミーゲート層ＧＴ＿ＤＭＹが設けられる。ＧＴ＿ＤＭＹは、ＧＴと異なりＭＩＳトランジスタのゲートとして機能しない。具体的には、当該ＧＴ＿ＤＭＹは、そのＡＲＮ４側にソース・ドレイン領域となる拡散層を備えない。図１７のように、ＡＲＮ４を設けると、このＡＲＮ４近辺においてＧＴのパターン密度が変化し、これに伴い製造ばらつきが増大する恐れがあるが、このようにＧＴ＿ＤＭＹを設けると、パターン密度をある程度均一に保つことができ、製造プロセスの加工精度を十分に維持することが可能になる。
　さらに、図１７では、各カラム回路ＣＯＬ［０］，ＣＯＬ［１］の境界部分におけるＰＷ内にＹ軸方向に延伸するｐ＋型の半導体領域（給電用拡散層）Ｐ＋（ＤＦＷ）が配置され、また、各カラム回路におけるＮＷの第３Ｃ部分（ＡＲＮ３ｃ）内にＹ軸方向に延伸するｎ＋型の半導体領域（給電用拡散層）Ｎ＋（ＤＦＷ）が配置される。当該Ｐ＋（ＤＦＷ），Ｎ＋（ＤＦＷ）のそれぞれは、Ｙ軸方向のサイズがＸ軸方向のサイズよりも大きい略矩形状の形状を備えている。このように、Ｘ軸方向に延伸する給電領域とＹ軸方向に延伸する給電領域を組み合わせて用いることで、各ウエルに対して、より効率的に、又は十分に給電を行える場合がある。
　例えば、Ｙ軸方向に延伸する給電領域を用いずに、全てＸ軸方向に延伸する給電領域のみで構成した場合、例えば次のような点が懸念される。まず、Ｘ軸方向に延伸する給電領域を用いると、Ｙ軸方向のウエルサイズが若干増大する恐れがある。したがって、例えば半導体装置においてＹ軸方向のサイズに制約があるような場合には、Ｘ軸方向に加えて、Ｙ軸方向に延伸する給電領域を適宜用いることが有益となる。次に、Ｘ軸方向に延伸する給電領域を用いると、例えば、当該給電領域の給電対象となるウエルにおけるＹ軸方向のサイズが大きい場合に、当該ウエル内に当該給電領域からの距離が遠くなる部分が生じ得るため、給電能力が不足する恐れがある。このような場合にも、Ｘ軸方向に加えて、Ｙ軸方向に延伸する給電領域を適宜用いることが有益となる。また、これらに加えて、図１４で述べたように、ある繰り返し単位内のウエルの個数が奇数個の場合には、Ｙ軸方向に延伸する給電領域でもレイアウトの自由度（面積効率）を十分に確保できる場合がある。このような場合にも、Ｙ軸方向に延伸する給電領域を適宜用いることが有益となる。
　図１７の例において、ＡＲＮ３ｃ内のＮ＋（ＤＦＷ）は、例えばＳＡ（ＰＭＩＳ）に対する給電能力をより高めるために設けられている。また、ＣＯＬ［０］，ＣＯＬ［１］の境界部分におけるＰ＋（ＤＦＷ）は、特にＷＡＭＰ内のＮＭＩＳトランジスタに対して十分な給電を行うと共に、併せてある程度十分な面積効率も実現できるため設けられている。すなわち、ＷＡＭＰ等の領域では、各カラム回路内のウエルの数が図１４で述べたように奇数個であるため各カラム回路の境界部分に給電領域を配置することができ、これによってその両側のカラム回路で当該給電領域を共用化することができるため、面積効率も十分に確保できる。
　《本実施の形態２の半導体装置の詳細なデバイス構造》
　図１８は、図１７の半導体装置において、その一部の領域のより詳細な構成例を示す平面図である。図１９（ａ）は、図１８におけるＥ－Ｅ’間の概略的なデバイス構造例を示す断面図であり、図１９（ｂ）は、図１８におけるＦ－Ｆ’間の概略的なデバイス構造例を示す断面図である。図２０（ａ）は、図１８におけるＧ－Ｇ’間の概略的なデバイス構造例を示す断面図であり、図２０（ｂ）は、図１８におけるＨ－Ｈ’間の概略的なデバイス構造例を示す断面図である。
　図１８に示す構成例は、図１７における領域ＡＲＥＡ１０を抽出すると共により具体化したものである。図１８では、Ｘ軸方向において１個のカラム回路ＣＯＬの範囲が示されており、当該カラム回路のＸ軸方向における境界部分にそれぞれＹ軸方向に延伸するｐ＋型の半導体領域（給電用拡散層）Ｐ＋（ＤＦＷ）［１］，［２］が配置される。この２個のＰ＋（ＤＦＷ）［１］，［２］の間では、Ｘ軸方向に沿って順に、ｎ＋型の半導体領域（拡散層）Ｎ＋（ＤＦ）［１］、ｐ＋型の半導体領域（拡散層）Ｐ＋（ＤＦ）［１］、ｎ＋型の半導体領域（給電用拡散層）Ｎ＋（ＤＦＷ）［２］、ｐ＋型の半導体領域（拡散層）Ｐ＋（ＤＦ）［２］、ｎ＋型の半導体領域（拡散層）Ｎ＋（ＤＦ）［２］が配置される。Ｎ＋（ＤＦＷ）［２］はＹ軸方向に延伸する形状を持つ。また、Ｙ軸方向において、Ｎ＋（ＤＦ）［１］，Ｐ＋（ＤＦ）［１］，Ｎ＋（ＤＦＷ）［２］，Ｐ＋（ＤＦ）［２］，Ｎ＋（ＤＦ）［２］と対向するように、Ｘ軸方向に延伸するｎ＋型の半導体領域（給電用拡散層）Ｎ＋（ＤＦＷ）［１］が配置される。
　Ｐ＋（ＤＦＷ）［１］，Ｎ＋（ＤＦ）［１］はｐ型ウエルＰＷ内に形成され、Ｐ＋（ＤＦ）［１］，Ｎ＋（ＤＦＷ）［２］，Ｐ＋（ＤＦ）［２］，Ｎ＋（ＤＦＷ）［１］はｎ型ウエルＮＷ内に形成され、Ｐ＋（ＤＦＷ）［２］，Ｎ＋（ＤＦ）［２］はｐ型ウエルＰＷ内に形成される。これに伴いＮＷとＰＷの接合部分が存在するが、実際には、各拡散層および給電用拡散層は、ＸＹ平面上において埋め込み絶縁膜（素子分離膜）ＳＴＩから露出する形で形成されるため、当該ＮＷとＰＷの接合部分は、当該ＳＴＩの下部（Ｚ軸方向）に存在することになる。
　Ｎ＋（ＤＦ）［１］とＰ＋（ＤＦ）［１］の上部（Ｚ軸方向）には、ＰＷとＮＷの接合部分を跨ぐ形で並んでＸ軸方向に延伸する複数本（ここでは２本）のゲート層ＧＴが配置される。Ｎ＋（ＤＦ）［１］，Ｐ＋（ＤＦ）［１］は、当該ＧＴのソース・ドレイン領域となる。更に、当該ＧＴとＮ＋（ＤＦＷ）［１］の間には、当該ＧＴと並んでＸ軸方向に延伸するダミーゲート層ＧＴ＿ＤＭＹが配置される。ＧＴ＿ＤＭＹはＭＩＳトランジスタのゲートとしては機能せず、ＧＴ＿ＤＭＹのＮ＋（ＤＦＷ）［１］側にはソース・ドレイン領域となる拡散層が存在しない。同様に、Ｎ＋（ＤＦ）［２］とＰ＋（ＤＦ）［２］の上部（Ｚ軸方向）には、ＰＷとＮＷの接合部分を跨ぐ形で並んでＸ軸方向に延伸する複数本（ここでは２本）のＧＴが配置される。Ｎ＋（ＤＦ）［２］，Ｐ＋（ＤＦ）［２］は、当該ＧＴのソース・ドレイン領域となる。更に、当該ＧＴとＮ＋（ＤＦＷ）［１］の間には、当該ＧＴと並んでＸ軸方向に延伸し、ＭＩＳトランジスタとして機能しないダミーゲート層ＧＴ＿ＤＭＹが配置される。また、各拡散層および給電用拡散層、ならびに各ゲート層の上部（Ｚ軸方向）には、適宜、コンタクト層ＣＴが配置される。
　図１９（ａ）には、図１８における給電用拡散層Ｎ＋（ＤＦＷ）［１］の領域をＸ軸方向のラインで切断した断面構成例が示されている。図１９（ａ）では、図１８に示した各構成例に加えて、更にその上部（Ｚ軸方向）のデバイス構造例も併せて示されている。図１９（ａ）では、ｐ型半導体基板ＳＵＢｐ上にｎ型ウエルＮＷが配置される。半導体基板の主面において、ＮＷ内にはｎ＋型の半導体領域（給電用拡散層）Ｎ＋（ＤＦＷ）が形成される。また、半導体基板の主面において、ＮＷ内には埋め込み絶縁膜（素子分離膜）ＳＴＩが形成され、当該ＳＴＩは、ＸＹ平面上で、Ｎ＋（ＤＦＷ）を囲むように形成される。半導体基板の主面上には、層間絶縁膜ＩＳＬ１が堆積され、ＩＳＬ１内には複数のコンタクト層ＣＴが形成される。複数のＣＴは、一端が前述したＮＷ内のＮ＋（ＤＦＷ）にそれぞれ接続される。ＩＳＬ１上には、第１メタル配線層Ｍ１が形成され、当該Ｍ１上には層間絶縁膜ＩＳＬ２が堆積される。複数のＣＴの他端は、このＭ１にそれぞれ接続される。当該Ｍ１には電源電圧ＶＤＤが供給される。
　図１９（ｂ）には、図１８における各拡散層ならびにＹ軸方向に延伸する給電用拡散層の領域をＸ軸方向のラインで切断した断面構成例が示されている。図１９（ｂ）では、図１８に示した各構成例に加えて、更にその上部（Ｚ軸方向）のデバイス構造例も併せて示されている。図１９（ｂ）では、ｐ型半導体基板ＳＵＢｐ上で、Ｘ軸方向に沿って順にｐ型ウエルＰＷとｎ型ウエルＮＷとｐ型ウエルＰＷが配置される。半導体基板の主面において、各ＰＷ内にはそれぞれｐ＋型の半導体領域（給電用拡散層）Ｐ＋（ＤＦＷ）が形成され、ＮＷ内にはｎ＋型の半導体領域（給電用拡散層）Ｎ＋（ＤＦＷ）が形成される。また、半導体基板の主面において、ＰＷ，ＮＷ内には埋め込み絶縁膜（素子分離膜）ＳＴＩが形成される。当該ＳＴＩは、ＸＹ平面上で、Ｐ＋（ＤＦＷ），Ｎ＋（ＤＦＷ）のそれぞれを囲むように形成される。
　半導体基板の主面において、ＰＷの一方とＮＷの上部には、ゲート絶縁膜ＧＯＸを介してゲート層ＧＴが形成される。ＰＷの一方とＮＷの領域内において当該ＧＯＸの下部にはＭＩＳトランジスタのチャネル領域がそれぞれ存在しており、当該チャネル領域以外の部分にはＳＴＩが配置されている。同様に、ＰＷの他方とＮＷの上部には、ＧＯＸを介してＧＴが形成される。ＰＷの他方とＮＷの領域内において当該ＧＯＸの下部にはＭＩＳトランジスタのチャネル領域がそれぞれ存在しており、当該チャネル領域以外の部分にはＳＴＩが配置されている。
　また、半導体基板の主面上には、層間絶縁膜ＩＳＬ１が堆積され、ＩＳＬ１内には複数（ここでは５個）のコンタクト層ＣＴが形成される。この内、２個のＣＴは、一端が前述した各ＰＷ内のＰ＋（ＤＦＷ）にそれぞれ接続され、１個のＣＴは、一端が前述したＮＷ内のＮ＋（ＤＦＷ）に接続され、残り２個のＣＴは、一端が前述した２個のＧＴにそれぞれ接続される。ＩＳＬ１上には、複数の第１メタル配線層Ｍ１が形成され、当該ＩＳＬ１，Ｍ１上には層間絶縁膜ＩＳＬ２が堆積される。５個のＣＴの他端は、当該複数のＭ１に適宜接続される。この内、ＣＴを介してＰ＋（ＤＦＷ）に接続されるＭ１には接地電源電圧ＶＳＳが供給され、ＣＴを介してＮ＋（ＤＦＷ）に接続されるＭ１には電源電圧ＶＤＤが供給される。
　図２０（ａ）には、図１８におけるｎ＋型のソース・ドレイン拡散層ならびにＸ軸方向に延伸するｎ＋型の給電用拡散層の領域をＹ軸方向のラインで切断した断面構成例が示されている。図２０（ａ）では、図１８に示した各構成例に加えて、更にその上部（Ｚ軸方向）のデバイス構造例も併せて示されている。図２０（ａ）では、ｐ型半導体基板ＳＵＢｐ上で、Ｙ軸方向に沿って順にｎ型ウエルＮＷとｐ型ウエルＰＷが配置される。半導体基板の主面において、ＰＷ内にはソース・ドレイン領域となる複数のｎ＋型の半導体領域（拡散層）Ｎ＋（ＤＦ）が形成され、ＮＷ内にはｎ＋型の半導体領域（給電用拡散層）Ｎ＋（ＤＦＷ）が形成される。また、半導体基板の主面において、ＰＷ，ＮＷ内には埋め込み絶縁膜（素子分離膜）ＳＴＩが形成される。当該ＳＴＩは、ＸＹ平面上で、Ｎ＋（ＤＦＷ）を囲むように形成される。
　半導体基板の主面において、ＰＷ上にはゲート絶縁膜ＧＯＸを介して複数（ここでは２個）のゲート層ＧＴが形成される。この各ＧＴを挟んで両側に位置するＰＷ内に前述したソース・ドレイン領域となる複数のＮ＋（ＤＦ）が配置される。また、半導体基板の主面におけるＮＷとＰＷの境界付近には前述したＮ＋（ＤＦＷ）を囲むＳＴＩが配置され、このＳＴＩの上部において、前述した２個のＧＴと並ぶようにＧＯＸを介してダミーゲート層ＧＴ＿ＤＭＹが配置される。このように、ＧＴ＿ＤＭＹは、ＳＴＩ上に配置されており、ＭＩＳトランジスタのゲートとして機能しない。
　半導体基板の主面上には、層間絶縁膜ＩＳＬ１が堆積され、ＩＳＬ１内には複数のコンタクト層ＣＴが形成される。複数のＣＴの一部は、一端が前述したＰＷ内のソース・ドレイン領域となる複数のＮ＋（ＤＦ）にそれぞれ接続され、他の一部は、一端がＮＷ内のＮ＋（ＤＦＷ）に接続される。ＩＳＬ１上には、複数の第１メタル配線層Ｍ１が形成され、当該ＩＳＬ１，Ｍ１上には層間絶縁膜ＩＳＬ２が堆積される。複数のＣＴの他端は、当該複数のＭ１に適宜接続される。この内、ＣＴを介してＮ＋（ＤＦＷ）に接続されるＭ１には電源電圧ＶＤＤが供給される。
　図２０（ｂ）には、図１８におけるｐ＋型のソース・ドレイン拡散層ならびにＸ軸方向に延伸するｎ＋型の給電用拡散層の領域をＹ軸方向のラインで切断した断面構成例が示されている。図２０（ｂ）では、図１８に示した各構成例に加えて、更にその上部（Ｚ軸方向）のデバイス構造例も併せて示されている。図２０（ｂ）では、ｐ型半導体基板ＳＵＢｐ上にｎ型ウエルＮＷが配置される。半導体基板の主面において、ＮＷ内にはソース・ドレイン領域となる複数のｐ＋型の半導体領域（拡散層）Ｐ＋（ＤＦ）とｎ＋型の半導体領域（給電用拡散層）Ｎ＋（ＤＦＷ）が形成される。また、半導体基板の主面において、ＮＷ内には埋め込み絶縁膜（素子分離膜）ＳＴＩが形成される。当該ＳＴＩは、ＸＹ平面上で、Ｎ＋（ＤＦＷ）を囲むように形成される。
　半導体基板の主面において、ＮＷ上にはゲート絶縁膜ＧＯＸを介して複数（ここでは２個）のゲート層ＧＴが形成される。この各ＧＴを挟んで両側に位置するＮＷ内に前述したソース・ドレイン領域となる複数のＰ＋（ＤＦ）が配置される。また、半導体基板の主面において、Ｎ＋（ＤＦＷ）とこれに最も近いＰ＋（ＤＦ）の間には前述したＮ＋（ＤＦＷ）を囲むＳＴＩが配置され、このＳＴＩの上部において、前述した２個のＧＴと並ぶようにＧＯＸを介してダミーゲート層ＧＴ＿ＤＭＹが配置される。このように、ＧＴ＿ＤＭＹは、ＳＴＩ上に配置されており、ＭＩＳトランジスタのゲートとして機能しない。
　半導体基板の主面上には、層間絶縁膜ＩＳＬ１が堆積され、ＩＳＬ１内には複数のコンタクト層ＣＴが形成される。複数のＣＴの一部は、一端が前述したＮＷ内のソース・ドレイン領域となる複数のＰ＋（ＤＦ）にそれぞれ接続され、他の一部は、一端がＮＷ内のＮ＋（ＤＦＷ）に接続される。ＩＳＬ１上には、複数の第１メタル配線層Ｍ１が形成され、当該ＩＳＬ１，Ｍ１上には層間絶縁膜ＩＳＬ２が堆積される。複数のＣＴの他端は、当該複数のＭ１に適宜接続される。この内、ＣＴを介してＮ＋（ＤＦＷ）に接続されるＭ１には電源電圧ＶＤＤが供給される。
　以上、本実施の形態２の半導体装置を用いることで、代表的には、実施の形態１の場合と同様に、Ｘ軸方向に延伸する給電領域に伴い自由度が高いレイアウトを備えた半導体装置を実現可能になる。その結果、半導体装置の小面積化が図れる。また、ダミーゲート層を用いることにより製造ばらつきを低減でき、更に、Ｘ軸方向に加えてＹ軸方向に延伸する給電領域を用いることで給電領域の更なる効率化を図れる場合がある。
　（実施の形態３）
　《ウエル給電方式の詳細（変形例２）》
　図２１（ａ）は、本発明の実施の形態３による半導体装置において、そのウエル配置およびウエル給電方式の構成例を示す平面図であり、図２１（ｂ）は図２１（ａ）の比較例を示す平面図である。図２１（ａ）に示す半導体装置は、図１３で述べたようなウエル給電方式に対してゲート２度切りマスクパターンＧＴＲＥを組み合わせた点が特徴となっている。まず、図２１（ｂ）に示す比較例では、図１５（ａ）の場合と同様に、Ｘ軸方向においてＰＷおよびＮＷが交互に配置され、当該ＰＷ，ＮＷをＹ軸方向で挟む一方の側に、Ｘ軸方向に延伸すると共に当該ＮＷに連結する給電領域が配置され、他方の側に、Ｘ軸方向に延伸すると共に当該ＰＷに連結する給電領域が配置される。当該ＮＷ用の給電領域は、Ｘ軸方向に延伸するＮＷとその内部に形成されたｎ＋型の半導体領域（給電用拡散層）Ｎ＋（ＤＦＷ）を備え、当該ＰＷ用の給電領域は、Ｘ軸方向に延伸するＰＷとその内部に形成されたｐ＋型の半導体領域（給電用拡散層）Ｐ＋（ＤＦＷ）を備える。
　給電領域以外のＰＷ，ＮＷ内には、適宜ＭＩＳトランジスタが形成される。当該ＭＩＳトランジスタのゲート層ＧＴは、図１５（ａ）で述べたようにＸ軸方向に延伸する。また、ＰＷ内にはＧＴの両側にＮＭＩＳトランジスタのソース・ドレインとなるｎ＋型の半導体領域（拡散層）Ｎ＋（ＤＦ）が形成され、ＮＷ内にはＧＴの両側にＰＭＩＳトランジスタのソース・ドレインとなるｐ＋型の半導体領域（拡散層）Ｐ＋（ＤＦ）が形成される。ここで、各ＰＭＩＳトランジスタおよび各ＮＭＩＳトランジスタのサイズは、ゲート幅によって調整され、このゲート幅は、各Ｎ＋（ＤＦ），Ｐ＋（ＤＦ）のＸ軸方向のサイズに該当する。
　図１５（ａ）で述べたように、Ｘ軸方向に延伸する給電領域を用いることで、このゲート幅のサイズの可変範囲が増大し、レイアウトの自由度を高めることが可能になる。ただし実際には、図１８（ｂ）に示すように、通常の製造プロセスを用いると、ゲート層ＧＴの端部が丸みを帯びたパターンになり得るため、拡散層（例えばＮ＋（ＤＦ））の境界とＧＴの端部との距離（ＷＷ２）をある程度確保する必要がある。この場合、その分だけゲート幅の可変範囲が減少することになる。そこで、図１８（ａ）に示すように、ゲート２度切りマスクパターンＧＴＲＥを用いると、拡散層（例えばＮ＋（ＤＦ））の境界とＧＴの端部との距離（ＷＷ１）を図１８（ｂ）の場合よりも短くすることができるため、レイアウトの自由度を更に高めることが可能になる。
　《本実施の形態３による半導体装置の製造方法》
　図２２は、図２１（ａ）に示す半導体装置の製造方法の一例を示す説明図であり、図２３は、図２２に続く半導体装置の製造方法の一例を示す説明図である。図２２において、ステップＳ１０１では、まず、半導体基板（図示せず）上にｐ型ウエルＰＷおよびｎ型ウエルＮＷが形成され、当該ＰＷの一部の領域（ＰＷ（露出部分））および当該ＮＷの一部の領域（ＮＷ（露出部分））を除いて埋め込み絶縁膜（素子分離膜）ＳＴＩが形成される。次いで、ステップＳ１０２では、フォトリソグラフィ工程（マスク加工）等を介して、並んでＸ軸方向に延伸する線状パターンとなる複数本（ここでは２本）のゲート層ＧＴが形成される。なお、実際には、当該ＧＴの形成に先だって、当該ＧＴのＺ軸方向の下部にゲート絶縁膜（図示せず）が形成される。ゲート絶縁膜は、例えばハフニウム系等の高誘電率膜で構成され、ＧＴは金属膜（又は複数の金属からなる積層膜）等で形成される。
　続いて、ステップＳ１０３では、フォトリソグラフィ工程（マスク加工）によって、ＧＴの一部を露出させるレジスト膜が塗布される。この際に、前述したようなゲート２度切りマスクパターンＧＴＲＥが用いられる。次いで、図２３のステップＳ１０４において、ドライエッチング装置等を用いて当該レジスト膜をマスクとしてＧＴのエッチングが行われ、その後、当該レジスト膜が除去される。このゲート２度切り加工によって、前述した２本のＧＴから３本のＧＴが生成されると共に、前述したように、各ＧＴとそれに対応する拡散層（この段階ではＰＷ（露出部分）又はＮＷ（露出部分））の境界との距離を短縮することが可能になる。
　続いて、図２３のステップＳ１０５において、イオン注入装置等を用いて当該ＧＴの両脇に位置するＰＷ（露出部分）に対してリン（Ｐ）やヒ素（Ａｓ）等の不純物が注入され、また、当該ＧＴの両脇に位置するＮＷ（露出部分）に対してボロン（Ｂ）等の不純物が注入される。これによって、当該ＰＷ（露出部分）はソース・ドレイン用のｎ＋型の半導体領域（拡散層）Ｎ＋（ＤＦ）となり、当該ＮＷ（露出部分）はソース・ドレイン用のｐ＋型の半導体領域（拡散層）Ｐ＋（ＤＦ）となる。さらに、イオン注入装置等を用いて、Ｘ軸方向に延伸するＮＷ（露出部分）に対してリン（Ｐ）やヒ素（Ａｓ）等の不純物が注入され、また、Ｘ軸方向に延伸するＰＷ（露出部分）に対してボロン（Ｂ）等の不純物が注入される。これによって、当該ＮＷ（露出部分）はｎ＋型の半導体領域（給電用拡散層）Ｎ＋（ＤＦＷ）となり、当該ＰＷ（露出部分）はｐ＋型の半導体領域（給電用拡散層）Ｐ＋（ＤＦＷ）となる。
　次いで、ステップＳ１０６において、プラズマＣＶＤ装置等を用いて半導体基板の主面上に層間絶縁膜ＩＳＬ１が堆積され、その後、フォトリソグラフィ工程によって、Ｎ＋（ＤＦ），Ｐ＋（ＤＦ），Ｎ＋（ＤＦＷ），Ｐ＋（ＤＦＷ），ＧＴの所定の箇所に向けてコンタクトホールがＩＳＬ１内に形成される。そして、当該コンタクトホールに対して、例えばチタン（ＴＩ）、窒化チタン、タングステン（Ｗ）等を組み合わせた積層膜等からなるコンタクト層ＣＴが埋め込まれる。なお、ここでは、ゲートファースト法と呼ばれる方法を用いた例で説明を行ったが、ゲートラスト法と呼ばれる方法を用いることも可能である。
　ゲートラスト法を用いた場合には、一旦、ダミーのポリシリコンを用いてゲート層、ソース・ドレイン拡散層（Ｎ＋（ＤＦ），Ｐ＋（ＤＦ））ならびに層間絶縁膜ＩＳＬ１の厚み方向の一部を形成したのち、当該ダミーのポリシリコンを除去し、これによってＩＳＬ１の一部内に空いた溝に金属膜からなるゲート層（メタルゲート）ＧＴが埋め込まれる。または、このメタルゲートの埋め込みに先だってゲート絶縁膜の埋め込みも行われる。すなわち、図２３で述べたステップＳ１０５の手順（この段階でメタルゲートや加えてゲート絶縁膜が形成される）や、図２２で述べたステップＳ１０２の手順（この段階でゲート絶縁膜の形成が不要な場合がある）が若干変わることになる。
　以上、本実施の形態３の半導体装置を用いることで、代表的には、実施の形態１の場合と比べて、更に自由度が高いレイアウトを備えた半導体装置を実現可能になる。その結果、半導体装置の小面積化が図れる。なお、図２２および図２３で述べたゲート２度切り加工は、図５で述べたＳＲＡＭメモリセルに対するゲート２度切り加工と同一の工程で行うことが可能である。
　（実施の形態４）
　《半導体装置全体のウエル配置方式》
　本実施の形態４では、実施の形態１～３で述べたような各種特徴を含む半導体装置の全体的なウエル配置方式について説明する。図２４（ａ）は、本発明の実施の形態４による半導体装置において、そのウエル配置方式の基本概念の一例を示す平面図であり、図２４（ｂ）は、図２４（ａ）の比較例となるウエル配置方式を示す平面図である。図２４（ａ）、図２４（ｂ）では、Ｙ軸方向において順に、図７に示したようなメモリアレイＭＡＲＹと、ＭＡＲＹ内の複数のビット線対に対して信号の送受信を行うカラム制御ユニットＣＯＬＵ（ＣＯＬＵ’）が配置されている。
　前述したように、特に最小加工寸法が２８ｎｍ以下の製造プロセスを用いる場合、十分な加工精度を保つためには半導体装置全体でゲート層の延伸方向を同一方向に揃えることが望ましい。この場合、比較例となる図２４（ｂ）に示すように、ＣＯＬＵ’において、ｐ型ウエルＰＷとｎ型ウエルＮＷがＹ軸方向において交互に並んで配置され、ＰＷとＮＷの境界ラインがＸ軸方向に延伸する横縞構造のウエル配置方式を用いると、レイアウトの自由度が低下し、結果的に半導体装置の小面積化が困難となる恐れがある。図２６（ａ）～図２６（ｃ）は、図２４（ｂ）のウエル配置方式を用いた場合の問題点の一例を表す説明図である。
　図２６（ａ）、図２６（ｂ）には、２段接続されたＣＭＩＳ型インバータ回路ＩＶ１，ＩＶ２のそれぞれ異なるレイアウト構成例が示されている。図２６（ａ）では第１メタル配線層Ｍ１で形成される電源配線（ＶＤＤ，ＶＳＳ）がＹ軸方向に延伸しており、図２６（ｂ）ではＭ１で形成される電源配線（ＶＤＤ，ＶＳＳ）がＸ軸方向に延伸している。ここで、ＣＭＩＳ型インバータ回路の段数を更に増やす場合を想定する。図２６（ａ）のレイアウトを用いた場合、後段のＩＶ２の出力ノードＯＴ（ここではＭ１）からの信号を次段に伝送させる際に、Ｘ軸方向は電源配線（ここではＶＤＤ）によって阻まれ、Ｙ軸方向もこの電源配線（ＶＤＤ，ＶＳＳ）と各ＭＩＳトランジスタのソースノードとを接続する配線（Ｘ軸方向に延伸する配線（Ｍ１））によって阻まれる。
　一方、図２６（ｂ）のレイアウトを用いた場合には、後段のＩＶ２の出力ノードＯＴ（ここではＭ１）からの信号を次段に伝送させる際に、Ｘ軸方向は特に障壁が無いが、Ｙ軸方向は、図２６（ｃ）に示すように電源配線（ここではＶＤＤ）によって阻まれることになる。特に、カラム制御ユニットＣＯＬＵ’等では、ＭＡＲＹに伴いＸ軸方向のサイズに制約が加わるため、Ｘ軸方向に伝送させるよりもＹ軸方向に伝送させる方が望ましい。したがって、図２６（ａ）、（ｂ）のようなレイアウトを用いた場合には、前述したようにＣＭＩＳ型インバータ回路の段数を増やす際にＭ１の上層配線（第２メタル配線層）を用いる必要があり、レイアウトの自由度が低下し、結果的に半導体装置の小面積化が困難となる恐れがある。
　そこで、図２４（ａ）に示すようなウエル配置方式を用いることが有益となる。図２４（ａ）では、ＣＯＬＵにおいて、ｐ型ウエルＰＷとｎ型ウエルＮＷがＸ軸方向において交互に並んで配置され、ＰＷとＮＷの境界ラインがＹ軸方向に延伸する縦縞構造のウエル配置方式が用いられる。図２５（ａ）、図２５（ｂ）は、図２４（ａ）のウエル配置方式を用いた場合の効果の一例を表す説明図である。図２５（ａ）には、２段接続されたＣＭＩＳ型インバータ回路ＩＶ１，ＩＶ２のレイアウト構成例が示され、図２５（ｂ）には、４段接続されたＣＭＩＳ型インバータ回路ＩＶ１～ＩＶ４のレイアウト構成例が示される。
　図２５（ａ）、図２５（ｂ）では、第１メタル配線層Ｍ１で形成される電源配線（ＶＤＤ，ＶＳＳ）がＹ軸方向に延伸しており、ＩＶ１～ＩＶ４が、Ｙ軸方向に順次配置されている。このように、図２４（ａ）のウエル配置方式を用いると、ＣＭＩＳ型インバータ回路の段数を増やす際にＭ１の上層配線（第２メタル配線層）を用いる必要が無く、Ｍ１までの配線で実現することが可能となる。更に、各ゲート層ＧＴをＮＷとＰＷの境界を跨ぐ形で配置し、これをＰＭＩＳトランジスタとＮＭＩＳトランジスタの共通ゲートとすることで、図２６（ａ）～図２６（ｃ）のように、ＰＭＩＳトランジスタとＮＭＩＳトランジスタのゲート層を個々に設ける場合と比べて各ＣＭＩＳ型インバータ回路を高い面積効率で実現できる。これらの結果、レイアウトの自由度が向上し、結果的に半導体装置の小面積化が実現可能となる。
　《カラム制御回路ブロックのウエル配置方式》
　図２７は、本発明の実施の形態４による半導体装置において、図８および図９のカラム制御回路ブロックにおける概略的なウエル配置の構成例を示す平面図である。図２７の構成例は、前述した図１０の構成例とほぼ同様なものであり、主に図１０の構成例に対してゲート層ＧＴの配置方式を明示したものとなっている。また、図２７の構成例では、図１０の構成例における一部の給電領域（Ｙ軸方向に延伸する給電領域）の記載が省略されている。図２７に示すように、カラム制御回路ブロックでは、全体として可能な限り、Ｘ軸方向に延伸するゲート層ＧＴに対して前述した縦縞構造のウエル配置が用いられている。そして、この縦縞構造のウエル配置に対して、よりレイアウトの自由度を向上させるために、これまでの各実施の形態で述べたようなＸ軸方向に延伸する給電領域（図２７のＷＰＡｎ，ＷＰＡｐ）を設けることが有益となる。
　《ワード線駆動回路ブロックのウエル配置およびウエル給電方式》
　図２８（ａ）は、本発明の実施の形態４による半導体装置において、図３のワード線駆動回路ブロックのウエル配置およびウエル給電に関する概略的なレイアウト構成例を示す平面図であり、図２８（ｂ）は、図２８（ａ）におけるＩ－Ｉ’間の概略的なデバイス構造例を示す断面図である。図２８（ａ）に示すワード線駆動回路ブロックＷＬＤＢＫでは、Ｘ軸方向に沿って順に複数のｐ型ウエルＰＷと複数のｎ型ウエルＮＷが交互に配置されている。各ウエル上には、ＰＷとＮＷの境界を跨いでＸ軸方向に延伸するゲート層ＧＴが適宜配置される。また、各ＰＷ内にはＹ軸方向に延伸するｐ＋型の半導体領域（給電用拡散層）Ｐ＋（ＤＦＷ）が配置され、各ＮＷ内にはＹ軸方向に延伸するｎ＋型の半導体領域（給電用拡散層）Ｎ＋（ＤＦＷ）が配置される。
　図２８（ｂ）には、図２８（ａ）に示したウエルおよびその給電部分に加えて、その上部（Ｚ軸方向）のデバイス構造も併せて示されている。図２８（ｂ）では、ｐ型半導体基板ＳＵＢｐ上で、Ｘ軸方向に沿ってＰＷとＮＷが交互に連続して配置される。半導体基板の主面において、各ＰＷ内にはそれぞれＰ＋（ＤＦＷ）が形成され、各ＮＷ内にはそれぞれＮ＋（ＤＦＷ）が形成される。また、半導体基板の主面において、ＰＷ，ＮＷ内には埋め込み絶縁膜（素子分離膜）ＳＴＩが形成され、当該ＳＴＩは、ＸＹ平面上で、Ｎ＋（ＤＦＷ），Ｐ＋（ＤＦＷ）のそれぞれを囲むように形成される。
　半導体基板の主面上には、層間絶縁膜ＩＳＬ１が堆積され、ＩＳＬ１内には複数のコンタクト層ＣＴが形成される。複数のＣＴの一部は、一端が前述した各ＰＷ内のＰ＋（ＤＦＷ）にそれぞれ接続され、複数のＣＴの他の一部は、一端が前述した各ＮＷ内のＮ＋（ＤＦＷ）にそれぞれ接続される。ＩＳＬ１上には、第１メタル配線層Ｍ１が形成され、当該ＩＳＬ１，Ｍ１上には層間絶縁膜ＩＳＬ２が堆積される。ＩＳＬ２上には、第２メタル配線層Ｍ２が形成され、当該ＩＳＬ２，Ｍ２上には層間絶縁膜ＩＳＬ３が堆積される。ＩＳＬ３上には、第３メタル配線層Ｍ３が形成される。また、ＩＳＬ２内にはＭ１とＭ２を接続するための第１ビア層Ｖ１が形成され、ＩＳＬ３内にはＭ２とＭ３を接続するための第２ビア層Ｖ２が形成される。
　ここで、前述した各ＰＷ内のＰ＋（ＤＦＷ）に一端が接続された各ＣＴは、他端がＭ１、Ｖ１、Ｍ２、Ｖ２を順に介してＭ３に接続されている。当該Ｍ３は、ここではＸ軸方向に延伸する１本の配線となっており、当該Ｍ３に対して前述した各ＰＷ内のＰ＋（ＤＦＷ）が共通に接続される。当該Ｍ３には接地電源電圧ＶＳＳが供給される。一方、前述した各ＮＷ内のＮ＋（ＤＦＷ）に一端が接続された各ＣＴは、他端がＭ１、Ｖ１を順に介してＭ２に接続されている。当該Ｍ２は、ここでは並んでＹ軸方向に延伸する複数の配線となっている。ただし、当該複数のＭ２は、図示しない領域において共通に接続される。当該Ｍ２には電源電圧ＶＤＤが供給される。
　《全体制御回路ブロックのウエル配置および給電方式》
　図２９（ａ）は、本発明の実施の形態４による半導体装置において、図３の全体制御回路ブロックのウエル配置およびウエル給電に関する概略的なレイアウト構成例を示す平面図であり、図２９（ｂ）は、図２９（ａ）におけるＪ－Ｊ’間の概略的なデバイス構造例を示す断面図である。図２９（ａ）に示す全体制御回路ブロックＣＴＬＢＫも、図２８（ａ）の場合と同様に、Ｘ軸方向に沿って順に複数のｐ型ウエルＰＷと複数のｎ型ウエルＮＷが交互に配置されている。各ウエル上には、ＰＷとＮＷの境界を跨いでＸ軸方向に延伸するゲート層ＧＴが適宜配置される。また、各ＰＷ内にはＹ軸方向に延伸するｐ＋型の半導体領域（給電用拡散層）Ｐ＋（ＤＦＷ）が配置され、各ＮＷ内にはＹ軸方向に延伸するｎ＋型の半導体領域（給電用拡散層）Ｎ＋（ＤＦＷ）が配置される。図２９（ｂ）には、図２９（ａ）に示したウエルおよびその給電部分に加えて、その上部（Ｚ軸方向）のデバイス構造も併せて示されている。図２９（ｂ）のデバイス構造例は、前述した図２８（ｂ）のデバイス構造例と比較して交互に配置される各ウエルの数が異なっており、これを除いた基本的な構造は図１１の場合と同様である。
　以上のように、ワード線駆動回路ブロックＷＬＤＢＫおよび全体制御回路ブロックＣＴＬＢＫでは、図２４（ａ）で述べたような縦縞構造のウエル配置が用いられており、これによって効率的なレイアウトを実現している。ただし、当該ブロック内の各ウエルは、Ｙ軸方向のサイズが大きくなり得るため、ここでは、Ｙ軸方向に延伸する給電領域（給電用拡散層）が用いられている。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
　例えば、これまでの各実施の形態では、メモリユニットとしてＳＲＡＭを例に説明を行ったが、勿論、ＤＲＡＭ（Dynamic Random Access Memory）を代表とする各種揮発性メモリや、フラッシュメモリを代表とする各種不揮発性メモリに対しても同様に適用可能である。また、ここでは、メモリユニットを搭載したＳＯＣ等の半導体装置を例に説明を行ったが、メモリユニット単体からなる半導体記憶装置に対しても同様に適用可能であり、場合によってはメモリユニットを備えないロジック系の半導体装置に対しても適用可能である。
　本実施の形態による半導体装置は、特に、ＳＲＡＭ等のメモリユニットを備えたＳＯＣ等のＬＳＩに適用して有益なものであり、これに限らず、ＬＳＩ全般に対して広く適用可能である。
　ＡＤＲＤＥＣ　アドレスデコード回路
　ＡＰＰＵ　アプリケーションユニット
　ＡＲ，ＡＲＮ，ＡＲＰ　部分
　ＢＢＵ　ベースバンドユニット
　ＢＬ，ＺＢＬ　ビット線
　ＢＬＰＲＥ　ビット線プリチャージ回路
　ＣＣＮ　キャッシュコントローラ
　ＣＯＬ　ラム回路
　ＣＯＬＢＫ　カラム制御回路ブロック
　ＣＯＬＣＴＬ　カラム制御回路
　ＣＯＬＵ，ＣＯＬＵ’　カラム制御ユニット
　ＣＰＵ　プロセッサユニット
　ＣＴ　コンタクト層
　ＣＴＬＢＫ　全体制御回路ブロック
　ＤＦ　半導体領域（拡散層）
　ＤＩＢＦ　入力バッファ回路
　ＤＯＢＦ　出力バッファ回路
　Ｄｉｎ　データ入力信号
　Ｄｏｕｔ　データ出力信号
　ＦＦ　ラッチ回路
　ＧＯＸ　ゲート絶縁膜
　ＧＴ　ゲート層
　ＧＴ＿ＤＭＹ　ダミーゲート層
　ＧＴＲＥ　ゲート２度切りマスクパターン
　ＩＯＵ　入出力ユニット
　ＩＳＬ　層間絶縁膜
　ＩＶ　ＣＭＩＳ型インバータ回路
　Ｍ１　第１メタル配線層
　Ｍ２　第２メタル配線層
　Ｍ３　第３メタル配線層
　ＭＡＲＹ　メモリアレイ
　ＭＣ　メモリセル
　ＭＥＭＵ　メモリユニット
　ＭＮ　ＮＭＩＳトランジスタ
　ＭＰ　ＰＭＩＳトランジスタ
　Ｎ＋（ＤＦ）　ｎ＋型半導体領域（拡散層）
　Ｎ＋（ＤＦＷ）　ｎ＋型の半導体領域（給電用拡散層）
　ＮＷ　ｎ型ウエル
　Ｐ＋（ＤＦ）　ｐ＋型半導体領域（拡散層）
　Ｐ＋（ＤＦＷ）　ｐ＋型の半導体領域（給電用拡散層）
　ＰＷ　ｐ型ウエル
　ＲＥＰ　レプリカ回路
　ＲＳＷ　読み出し用スイッチ回路
　ＳＡ　センスアンプ回路
　ＳＡＰＲＥ　センスアンププリチャージ回路
　ＳＴＩ　埋め込み絶縁膜（素子分離膜）
　ＳＵＢｐ　半導体基板
　Ｖ１　第１ビア層
　Ｖ２　第２ビア層
　ＶＤＤ　電源電圧
　ＶＳＳ　接地電源電圧
　ＷＡＭＰ　書き込みアンプ回路
　ＷＬ　ワード線
　ＷＬＤＢＫ　ワード線駆動回路ブロック
　ＷＰＡ　給電領域
　ＷＳＷ　書き込み用スイッチ回路
　ＹＳＥＬ　列選択回路

Claims (20)

  1. 　第１部分～第３部分を含む第１導電型の第１ウエル領域と、
    　前記第１ウエル領域よりも高い不純物濃度を持つ前記第１導電型の第１給電領域と、
    　第４部分を含む第２導電型の第２ウエル領域とを備え、
    　前記第１部分と前記第２部分は、第１方向において前記第４部分の両側に隣接して配置され、
    　前記第３部分は、前記第１方向に向けて延伸する形状を持ち、前記第１方向と交わる第２方向において前記第１および第２部分に連結すると共に前記第４部分と隣接して配置され、
    　前記第１給電領域は、前記第３部分内で略矩形状に形成され、前記第１ウエル領域を介して前記第１部分と前記第２部分に対して所定の電圧を供給し、
    　前記第１給電領域の前記第１方向のサイズは前記第２方向のサイズよりも大きいことを特徴とする半導体装置。
  2. 　請求項１記載の半導体装置において、
    　前記第１給電領域は、前記第２方向において前記第４部分と対向して配置される区間を含むことを特徴とする半導体装置。
  3. 　請求項１記載の半導体装置において、さらに、
    　前記第１部分と前記第４部分の境界又は前記第４部分と前記第２部分の境界を跨いで前記第１方向に向けて延伸する第１ゲート層と、
    　前記第１部分又は前記第２部分に形成され、前記第１ゲート層をゲートとするＭＩＳトランジスタのソース・ドレイン領域となる前記第２導電型の第１半導体領域と、
    　前記第４部分に形成され、前記第１ゲート層をゲートとするＭＩＳトランジスタのソース・ドレイン領域となる前記第１導電型の第２半導体領域とを有することを特徴とする半導体装置。
  4. 　請求項３記載の半導体装置において、さらに、
    　前記１ゲート層と並んで延伸し、前記第２方向において前記第１ゲート層と前記第１給電領域の間に配置されるダミーゲート層を備え、
    　前記ダミーゲート層は、前記第１給電領域側にソースまたはドレインとなる半導体領域を備えないことを特徴とする半導体装置。
  5. 　請求項１記載の半導体装置において、さらに、
    　前記第１方向に向けて延伸するワード線と、前記第２方向に向けて延伸する複数のビット線と、前記ワード線と前記複数のビット線の交点に配置される複数のメモリセルとを含んだメモリアレイと、
    　前記複数のビット線に対して信号の入出力を行うカラム制御回路とを備え、
    　前記複数のメモリセルのそれぞれに含まれるＭＩＳトランジスタのゲート層は前記第１方向に向けて延伸し、
    　前記第１および第２ウエル領域には、前記カラム制御回路の一部が形成されることを特徴とする半導体装置。
  6. 　請求項５記載の半導体装置において、
    　前記第１および第２ウエル領域には、前記複数のビット線に向けて印加する外部入力データを取り込む入力バッファ回路と、前記複数のビットから読み出した信号を外部出力データとして出力する出力バッファ回路とが形成されることを特徴とする半導体装置。
  7. 　請求項１記載の半導体装置において、
    　前記半導体装置は、前記第１方向に向けて順次並んで配置される複数の第１単位領域を備え、
    　前記複数の第１単位領域のそれぞれは、前記第１～第３部分を含む前記第１ウエル領域と、前記第１給電領域と、前記第４部分を含む前記第２ウエル領域とを備え、
    　前記複数の第１単位領域にそれぞれ含まれる前記第１ウエル領域の前記第３部分は、前記複数の第１単位領域を跨いで共に連結されていることを特徴とする半導体装置。
  8. 　請求項１記載の半導体装置において、さらに、
    　前記第２ウエル領域よりも高い不純物濃度を持つ前記第２導電型の第２給電領域を備え、
    　前記第２ウエル領域は、さらに、
    　前記第１方向において前記第２部分を挟んで前記第４部分と対向して配置される第５部分と、
    　前記第１方向に向けて延伸する形状を持ち、前記第２方向において前記第４、第２、第５部分を挟んで前記第３部分と対向する側で前記第４および第５部分に連結すると共に前記第２部分に隣接して配置される第６部分を備え、
    　前記第２給電領域は、前記第６部分内で略矩形状に形成され、前記第２ウエル領域を介して前記第４部分と前記第５部分に対して所定の電圧を供給し、
    　前記第２給電領域の前記第１方向のサイズは前記第２方向のサイズよりも大きいことを特徴とする半導体装置。
  9. 　請求項８記載の半導体装置において、さらに、
    　前記第１部分と前記第４部分の境界又は前記第４部分と前記第２部分の境界或いは前記第２部分と前記第５部分の境界を跨いで前記第１方向に向けて延伸する第２ゲート層と、
    　前記第１部分又は前記第２部分に形成され、前記第２ゲート層をゲートとするＭＩＳトランジスタのソース・ドレイン領域となる前記第２導電型の第３半導体領域と、
    　前記第４部分又は前記第５部分に形成され、前記第２ゲート層をゲートとするＭＩＳトランジスタのソース・ドレイン領域となる前記第１導電型の第４半導体領域とを有することを特徴とする半導体装置。
  10. 　請求項８記載の半導体装置において、
    　前記半導体装置は、前記第１方向に向けて順次並んで配置される複数の第２単位領域を備え、
    　前記複数の第２単位領域のそれぞれは、前記第１～第３部分を含む前記第１ウエル領域と、前記第１給電領域と、前記第４～第６部分を含む前記第２ウエル領域と、前記第２給電領域とを備え、
    　前記複数の第２単位領域にそれぞれ含まれる前記第１ウエル領域の前記第３部分は、前記複数の第２単位領域を跨いで共に連結されていることを特徴とする半導体装置。
  11. 　第１部分～第４部分を含む第１導電型の第１ウエル領域と、
    　前記第１ウエル領域よりも高い不純物濃度を持つ前記第１導電型の第１給電領域と、
    　第２導電型の第２～第４ウエル領域とを備え、
    　前記第１部分と前記第２部分は、第１方向において前記第２ウエル領域の両側に隣接して配置され、
    　前記第３ウエル領域と前記第４ウエル領域は、前記第１方向において前記第３部分の両側に隣接して配置され、
    　前記第４部分は、前記第１方向に向けて延伸する形状を持ち、前記第１方向と交わる第２方向における一方の側で前記第１および第２部分に連結すると共に前記第２ウエル領域と隣接し、前記第２方向における他方の側で前記第３部分に連結すると共に前記第３および第４ウエル領域と隣接して配置され、
    　前記第１給電領域は、前記第４部分内で略矩形状に形成され、前記第１ウエル領域を介して前記第１～第３部分に対して所定の電圧を供給し、
    　前記第１給電領域の前記第１方向のサイズは前記第２方向のサイズよりも大きいことを特徴とする半導体装置。
  12. 　請求項１１記載の半導体装置において
    　前記第４部分と前記第３部分の連結部分の長さは、前記第４部分と前記第１部分の連結部分の長さ又は前記第４部分と前記第２部分の連結部分の長さとは異なっていることを特徴とする半導体装置。
  13. 　請求項１１記載の半導体装置において、
    　前記半導体装置は、前記第１方向に向けて順次並んで配置される複数の第１単位領域を備え、
    　前記複数の第１単位領域のそれぞれは、前記第１～第４部分を含む前記第１ウエル領域と、前記第１給電領域と、前記第２～第４ウエル領域とを備え、
    　前記第１単位領域内で、前記第２方向における一方の側で前記第４部分と連結される前記第１ウエル領域の部分の数と、前記第２方向における他方の側で前記第４部分と連結される前記第１ウエル領域の部分の数とは異なっていることを特徴とする半導体装置。
  14. 　請求項１３記載の半導体装置において、さらに、
    　前記第３ウエル領域又は前記第４ウエル領域内に形成され、前記第３ウエル領域又は前記第４ウエル領域よりも高い不純物濃度を持つ前記第２導電型の第２給電領域を備え、
    　前記第２給電領域の前記第２方向のサイズは前記第１方向のサイズよりも大きいことを特徴とする半導体装置。
  15. 　請求項１１記載の半導体装置において、さらに、
    　前記第１部分と前記第２ウエル領域の境界又は前記第２ウエル領域と前記第２部分の境界を跨いで前記第１方向に向けて延伸する第１ゲート層と、
    　前記第１部分又は前記第２部分に形成され、前記第１ゲート層をゲートとするＭＩＳトランジスタのソース・ドレイン領域となる前記第２導電型の第１半導体領域と、
    　前記第２ウエル領域に形成され、前記第１ゲート層をゲートとするＭＩＳトランジスタのソース・ドレイン領域となる前記第１導電型の第２半導体領域と、
    　前記第３ウエル領域と前記第３部分の境界又は前記第３部分と前記第４ウエル領域の境界を跨いで前記第１方向に向けて延伸する第２ゲート層と、
    　前記第３部分に形成され、前記第２ゲート層をゲートとするＭＩＳトランジスタのソース・ドレイン領域となる前記第２導電型の第３半導体領域と、
    　前記第３ウエル領域又は前記第４ウエル領域に形成され、前記第２ゲート層をゲートとするＭＩＳトランジスタのソース・ドレイン領域となる前記第１導電型の第４半導体領域とを有することを特徴とする半導体装置。
  16. 　請求項１５記載の半導体装置において、さらに、
    　前記１ゲート層と並んで延伸し、前記第２方向において前記第１ゲート層と前記第１給電領域の間に配置される第１ダミーゲート層と、
    　前記２ゲート層と並んで延伸し、前記第２方向において前記第２ゲート層と前記第１給電領域の間に配置される第２ダミーゲート層とを備え、
    　前記第１および第２ダミーゲート層は、前記第１給電領域側にソースまたはドレインとなる半導体領域を備えないことを特徴とする半導体装置。
  17. 　請求項１１記載の半導体装置において、
    　前記第１～第３部分のいずれかには、さらに、前記第１ウエル領域よりも高い不純物濃度を持つ前記第１導電型の第３給電領域が形成され、
    　前記第３給電領域の前記第２方向のサイズは前記第１方向のサイズよりも大きいことを特徴とする半導体装置。
  18. 　（ａ）半導体基板上に第４部分を含む第２導電型の第２ウエル領域を形成する工程と、
    　（ｂ）前記半導体基板上に、第１方向において前記第４部分の両側に隣接して配置される第１部分および第２部分と、前記第１方向と交わる第２方向において前記第１および第２部分に連結すると共に前記第４部分と隣接して配置される第３部分とを含む第１導電型の第１ウエル領域を形成する工程と、
    　（ｃ）前記第１および第２ウエル領域上で、前記第４部分の一部の領域である第１ソース・ドレインパターン、および前記第１部分または前記第２部分の一部の領域である第２ソース・ドレインパターン、ならびに前記第３部分の一部の領域であり前記第２方向のサイズよりも大きい前記第１方向のサイズを持つ略矩形状の領域である給電パターンを除いた箇所に第１絶縁膜を形成する工程と、
    　（ｄ）線状の形状を持ち、前記第１方向に向けて前記第１ソース・ドレインパターン上および前記第２ソース・ドレインパターン上を跨いで延伸するゲート層を形成する工程と、
    　（ｅ）前記ゲート層の一部をマスク加工を介してエッチングする工程と、
    　（ｆ）前記第１ソース・ドレインパターンに前記第１導電型の不純物を導入し、前記第２ソース・ドレインパターンに前記第２導電型の不純物を導入し、前記給電パターンに前記第１導電型の不純物を導入する工程とを有することを特徴とする半導体装置の製造方法。
  19. 　請求項１８記載の半導体装置の製造方法において、
    　前記給電パターンは、前記第２方向において前記第４部分と対向して配置される区間を含むことを特徴とする半導体装置の製造方法。
  20. 　請求項１８記載の半導体装置の製造方法において、
    　前記ゲート層は、前記第１および第２ソース・ドレインパターン上でゲート絶縁膜を介して搭載され、
    　前記ゲート絶縁膜は、二酸化シリコンよりも高い誘電率を備え、
    　前記ゲート層は、金属膜によって形成されることを特徴とする半導体装置の製造方法。
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