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WO2013099265A1 - 固体撮像素子および撮像装置 - Google Patents

固体撮像素子および撮像装置 Download PDF

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WO2013099265A1
WO2013099265A1 PCT/JP2012/008393 JP2012008393W WO2013099265A1 WO 2013099265 A1 WO2013099265 A1 WO 2013099265A1 JP 2012008393 W JP2012008393 W JP 2012008393W WO 2013099265 A1 WO2013099265 A1 WO 2013099265A1
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WO
WIPO (PCT)
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unit
signal
solid
pixel
signal line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2012/008393
Other languages
English (en)
French (fr)
Inventor
英明 松田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nikon Corp
Original Assignee
Nikon Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nikon Corp filed Critical Nikon Corp
Priority to CN201280065106.9A priority Critical patent/CN104025569B/zh
Priority to US14/367,971 priority patent/US10455175B2/en
Publication of WO2013099265A1 publication Critical patent/WO2013099265A1/ja
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Ceased legal-status Critical Current

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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
    • H04N25/625—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels for the control of smear
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
    • H04N25/628—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels for reducing horizontal stripes caused by saturated regions of CMOS sensors
    • H—ELECTRICITY
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    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response
    • H04N25/671—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction
    • H04N25/677—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction for reducing the column or line fixed pattern noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Definitions

  • the present invention relates to a solid-state imaging device and an imaging apparatus.
  • CMOS complementary metal oxide semiconductor
  • column amplifier an amplification unit that amplifies pixel signals of pixels arranged in a matrix.
  • a connection switch in the solid-state image sensor that makes the vertical signal line and the column amplifier non-conductive while the pixel transfer transistor is on. Has been.
  • CMOS type solid-state imaging device when high-intensity light is incident on a CMOS type solid-state imaging device, potential fluctuations occur in the horizontal direction (row direction) of the region where the high-intensity light is incident, and streak noise (smear) may occur in the image.
  • the connection switch is turned off while the pixel transfer transistor is on, the time until the output level of the column amplifier settles at a predetermined voltage may be longer.
  • the potential of the vertical signal line approaches the GND level at the time of pixel reading in the high-luminance incident region, the operating point of the constant current source in that column goes out of the constant current operating range, so that the current value decreases, and the IR of the circuit Since the drop amount changes, the voltage value of the circuit also changes. Therefore, for example, the above smear is likely to occur during high-speed image reading.
  • the solid-state imaging device which is one embodiment of the present invention includes a pixel, a voltage limiting unit, a signal processing unit, and a control unit.
  • the pixel includes a photoelectric conversion unit that converts incident light into electric charge, a transfer unit that transfers electric charge converted by the photoelectric conversion unit to the floating diffusion region, and a pixel signal corresponding to the electric charge transferred to the floating diffusion region as a signal line And an output unit for outputting to.
  • the voltage limiting unit is connected to the signal line and limits the voltage of the signal line so that it does not become a predetermined value or less.
  • a pixel signal is input to the signal processing unit via a signal line.
  • the control unit is disposed between the voltage limiting unit and the signal processing unit in the signal line. In addition, the control unit causes the voltage limiting unit and the signal processing unit to be non-conductive during a period in which the transfer unit transfers the charge converted by the photoelectric conversion unit to the floating diffusion region.
  • a solid-state imaging device includes a first pixel, a second pixel, a first voltage limiting unit, a second voltage limiting unit, a signal processing unit, and a control unit.
  • the first pixel includes a first photoelectric conversion unit that converts incident light into electric charges, a first transfer unit that transfers electric charges converted by the first photoelectric conversion unit to the first floating diffusion region, and a first floating diffusion region.
  • a first output unit that outputs a first pixel signal corresponding to the transferred charge to the first signal line.
  • the second pixel includes a second photoelectric conversion unit that converts incident light into electric charge, a second transfer unit that transfers electric charge converted by the second photoelectric conversion unit to the second floating diffusion region, and a second floating diffusion region.
  • a second output unit that outputs a second pixel signal corresponding to the transferred charge to the second signal line.
  • the first voltage limiting unit is connected to the first signal line and limits the voltage of the first signal line so that it does not become a predetermined value or less.
  • the second voltage limiting unit is connected to the second signal line and limits the voltage of the second signal line so that it does not become a predetermined value or less.
  • a first pixel signal is input to the signal processing unit via the first signal line, and a second pixel signal is input to the signal processing unit via the second signal line.
  • the control unit is disposed between the first voltage limiting unit and the signal processing unit and between the second voltage limiting unit and the signal processing unit.
  • the control unit causes the first voltage limiting unit and the signal processing unit to be non-conductive during a first transfer period in which the first transfer unit transfers charges converted by the first photoelectric conversion unit to the first floating diffusion region. .
  • the control unit does not conduct between the second voltage limiting unit and the signal processing unit during the second transfer period in which the second transfer unit transfers the charge converted by the second photoelectric conversion unit to the second floating diffusion region.
  • the figure which shows the structural example of a pixel, a clip part, a row selection switch part, and a column amplifier The figure which shows the operation example of the solid-state image sensor in 1st Embodiment.
  • the figure which shows the structural example of an imaging device The figure which shows the modification of a pixel
  • the figure which shows the modification of a pixel The figure which shows the modification of a pixel
  • FIG. 1 is a block diagram illustrating a configuration example of a solid-state imaging device according to the first embodiment.
  • the solid-state image sensor according to the first embodiment is an XY address type solid-state image sensor formed on a silicon substrate using a CMOS process.
  • the solid-state imaging device of the first embodiment is mounted on an imaging device such as a digital still camera or a video camera (a configuration example of the imaging device will be described later).
  • the solid-state imaging device 11 includes, for example, a pixel array 12, a vertical scanning circuit 13, a row selection switch unit 14 which is an example of a connection switch, a clip unit 15, an amplification unit 16 (hereinafter also referred to as a column amplifier), and an accumulated signal selection unit 17.
  • the pixel array 12 has a plurality of pixels PX arranged in a matrix in the first direction D1 and the second direction D2.
  • the first direction D1 and the second direction D2 are also referred to as a row direction D1 and a column direction D2, respectively.
  • a plurality of types of color filters that transmit light of different color components are arranged in a predetermined color arrangement on the front surface of each pixel PX. Therefore, the pixel PX outputs an electrical signal corresponding to each color by color separation with a color filter. Thereby, the pixel array 12 can acquire a color image at the time of imaging.
  • red (R), green (Gr, Gb), and blue (B) color filters are arranged in each pixel PX according to a 2-by-2 Bayer array.
  • the color of the color filter is also described for each pixel PX.
  • the pixels PX having red (R), green (Gr, Gb), and blue (B) filters are also referred to as red pixels (R), blue pixels (B), and green pixels (Gr, Gb), respectively.
  • red pixels (R) and green pixels (Gr) are alternately arranged.
  • green pixels (Gb) and blue pixels (B) are alternately arranged.
  • the plurality of pixels PX arranged in the column direction D2 are connected to each other by the vertical signal line 21 provided for each column. That is, the pixel array 12 outputs pixel signals from the plurality of pixels PX arranged in the same column via the common vertical signal line 21.
  • a constant current source IS is connected to each vertical signal line 21 for each pixel column of the pixel array 12 in order to read out a pixel signal from each pixel PX.
  • the vertical scanning circuit 13 controls the pixels PX of the pixel array 12 for each row by using the control signals ⁇ SEL, ⁇ RST, and ⁇ TX.
  • the vertical scanning circuit 13 controls the control signals ⁇ SEL (n), ⁇ RST (n), and ⁇ TX (n), and outputs the pixel signal of each pixel PX in the nth row to each vertical signal line 21.
  • the vertical scanning circuit 13 controls the control signals ⁇ SEL (n + 1), ⁇ RST (n + 1), and ⁇ TX (n + 1), and outputs the pixel signal of each pixel PX on the (n + 1) th row to each vertical signal line 21.
  • the control signals ⁇ SEL, ⁇ RST, and ⁇ TX are also referred to as a selection signal ⁇ SEL, a reset signal ⁇ RST, and a transfer signal ⁇ TX, respectively.
  • the row selection switch section 14 is provided on the input side of the column amplifier 16 and has a plurality of row selection switches MLS for each column of pixels of the pixel array 12.
  • the row selection switch MLS switches conduction / non-conduction between the vertical signal line 21 and the column amplifier 16.
  • the clip unit 15 is provided on the input side of the row selection switch unit 14 (between the pixel PX and the row selection switch unit 14) in each vertical signal line 21. These clip units 15 clip the voltage of the vertical signal line 21 to a predetermined value.
  • the column amplifier 16 is, for example, an inverting amplifier configured using an operational amplifier, and is provided for each column of the pixels PX of the pixel array 12. Each column amplifier 16 inverts and amplifies the pixel signal output from each pixel PX via each vertical signal line 21 for each column.
  • the pixel PX includes a photodiode PD, a transfer transistor TX, a reset transistor RST, an amplification transistor AMP, a selection transistor SEL, and a floating diffusion region FD.
  • the photodiode PD is an example of a photoelectric conversion element, and generates electric charge by photoelectric conversion according to the amount of incident light.
  • the transfer transistor TX is an example of a transfer switch, and is turned on during a high level period of the transfer signal ⁇ TX, and transfers the charge accumulated in the photodiode PD to the floating diffusion region FD.
  • the source of the transfer transistor TX is the photodiode PD, and the drain of the transfer transistor TX is the floating diffusion region FD.
  • the floating diffusion region FD is a diffusion region formed by introducing impurities into a semiconductor substrate, for example.
  • the floating diffusion region FD is connected to the gate of the amplification transistor AMP and the source of the reset transistor RST.
  • the reset transistor RST is turned on during a high level period of the reset signal ⁇ RST, and resets the floating diffusion region FD to the power supply voltage VDD.
  • the amplification transistor AMP has a drain connected to the power supply voltage VDD, a gate connected to the floating diffusion region FD, a source connected to the drain of the selection transistor SEL, and a constant current connected to the vertical signal line 21.
  • a source follower circuit having the source IS as a load is configured.
  • the amplification transistor AMP outputs a read voltage via the selection transistor SEL according to the voltage value of the floating diffusion region FD.
  • the selection transistor SEL is turned on during a high level period of the selection signal ⁇ SEL, and connects the source of the amplification transistor AMP to the vertical signal line 21.
  • the clip unit 15 has a cascode-connected clip voltage generation transistor MC1 and a clip voltage control transistor MC2.
  • the clip voltage generating transistor MC1 has a drain connected to the power supply voltage VDD, a source connected to the drain of the clip voltage control transistor MC2, and a gate receiving the clip voltage VCRef.
  • the source of the clip voltage control transistor MC2 is connected to the vertical signal line 21, and the gate of the clip voltage control transistor MC2 receives the control signal ⁇ Clip.
  • the clip voltage generation transistor MC1 and the clip voltage control transistor MC2 are also referred to as transistors MC1 and MC2, respectively.
  • the clip unit 15 clips the voltage of the connected vertical signal line 21 to a predetermined value determined by the clip voltage VCref when the control signal ⁇ Clip is at a high level. That is, when the output voltage of the pixel is high, the voltage is output as it is, but when the output voltage of the pixel is lower than the predetermined value, the predetermined voltage determined by the clip unit 15 is output, and the voltage of the vertical signal line 21 is the predetermined value. Not to fall below.
  • the predetermined value is, for example, a value obtained by subtracting the gate-source voltage (threshold voltage) of the transistor MC1 from the applied voltage of VCRef, and further subtracting the drain-source voltage when the transistor MC2 is on. When the control signal ⁇ Clip is at a low level, the clipping of the voltage of the vertical signal line 21 by the clip unit 15 is not performed.
  • the row selection switch MLS of the row selection switch unit 14 is, for example, an nMOS transistor, the source is connected to the input of the column amplifier 16, the drain is connected to the vertical signal line 21, and the gate receives the control signal ⁇ LSW. Yes.
  • the row selection switch MLS provided between the vertical signal line 21 and the column amplifier 16 is turned on while the control signal ⁇ LSW is at a high level, and the pixel signal transferred to the vertical signal line 21 is transferred to the column amplifier 16. Output to the input terminal. Further, since the row selection switch MLS is turned off while the control signal ⁇ LSW is at a low level, the pixel signal transferred to the vertical signal line 21 is not output to the column amplifier 16.
  • the row selection switch MLS is also referred to as a transistor MLS.
  • the noise signal selection switch MN1 is an nMOS transistor, the source is connected to the noise signal storage unit CN of the signal storage unit 18, the drain is connected to the output of the column amplifier 16, and the gate receives the control signal ⁇ TN. ing. In this case, the noise signal selection switch MN1 is turned on while the control signal ⁇ TN is at a high level, and outputs the signal input from the column amplifier 16 to the signal storage unit 18.
  • the image signal selection switch MS1 and the noise signal selection switch MN1 are also referred to as transistors MS1 and MN1, respectively.
  • the signal storage unit 18 has one image signal storage unit CS and one noise signal storage unit CN for each column of the pixels PX of the pixel array 12.
  • the image signal storage unit CS is a capacitor, one terminal is connected to the source of the transistor MS1, and the other terminal is grounded.
  • the noise signal storage unit CN is a capacitor, one terminal is connected to the source of the transistor MN1, and the other terminal is grounded.
  • the image signal storage unit CS and the noise signal storage unit CN are also referred to as capacitors CS and CN, respectively.
  • the horizontal selection switch unit 19 has one set each of the image signal output switch MS2 and the noise signal output switch MN2 for each column of the pixels PX of the pixel array 12.
  • the image signal output switch MS2 and the noise signal output switch MN2 are nMOS transistors.
  • the image signal output switch MS2 and the noise signal output switch MN2 are also referred to as transistors MS2 and MN2, respectively.
  • the transistor MS2 outputs the image signal OUTS from the source, the drain is connected to the source of the transistor MS1 and one terminal of the capacitor CS, and the gate receives the control signal GH.
  • the transistor MN2 outputs the noise signal OUTN from the source, the drain is connected to the source of the transistor MN1 and one terminal of the capacitor CN, and the gate receives the control signal ⁇ GH. Note that the gates of the transistors MS2 and MN2 are connected to each other.
  • the image signal output switch MS2 is turned on while the control signal ⁇ GH is at a high level, and outputs the voltage held in the capacitor CS as the image signal OUTS.
  • the noise signal output switch MN2 is turned on while the control signal ⁇ GH is at a high level, and outputs the voltage held in the capacitor CN as the noise signal OUTN.
  • the noise signal OUTN is, for example, an image signal (dark signal) immediately before the pixel PX is reset by the reset transistor RST and the transfer transistor TX is opened. Therefore, for example, the fixed noise component and the pixel reset noise component included in the image signal OUTS can be removed by subtracting the noise signal OUTN from the image signal OUTS.
  • the horizontal scanning circuit 20 sequentially turns on the transistors MS2 and MN2 using the control signal ⁇ GH and sequentially outputs the signals OUTS and OUTN held in the capacitors CS and CN of the signal storage unit 18, respectively. For example, when outputting the image signal OUTS and the noise signal OUTN corresponding to the signals read from the pixels PX in the m-th column, the horizontal scanning circuit 20 controls the control signal ⁇ GH (m) to a high level, and so on. The control signal ⁇ GH is controlled to a low level.
  • the horizontal scanning circuit 20 controls the control signal ⁇ GH (m + 1) to a high level.
  • the other control signal ⁇ GH is controlled to a low level.
  • control signal may be supplied from a control unit of an imaging apparatus on which the solid-state imaging device 11 of the first embodiment is mounted.
  • the image sensor control circuit 22 can be omitted from the solid-state image sensor 11.
  • the vertical scanning circuit 13 controls the control signals ⁇ RST, ⁇ SEL, and ⁇ TX as shown in FIG. 3 in accordance with an instruction from the image sensor control circuit 22, and controls the reset transistor RST, selection transistor SEL, and transfer transistor TX described above. Operate each one.
  • the image sensor control circuit 22 controls the control signals ⁇ TN, ⁇ TS, ⁇ LSW, and ⁇ Clip as shown in FIG. 3 to operate the above-described transistors MS1, MN1, MLS, MC1, and MC2, respectively.
  • each pixel PX in the n-th row may be referred to by adding n to the end of the code.
  • the amplification transistor AMP of each pixel PX in the nth row is also referred to as an amplification transistor AMPn.
  • the reset signal ⁇ RST (n) Prior to the access period AP (n) of the pixel PX in the n-th row, the reset signal ⁇ RST (n) is maintained at a high level (FIG. 3A), and the reset transistor RSTn is turned on. That is, the voltage of the floating diffusion region FDn is reset to an initial state (hereinafter also referred to as a reset state) before moving to the access period AP (n).
  • the reset signal ⁇ RST (n) changes from the high level to the low level (FIG. 3B), and the reset transistor RSTn is turned off.
  • the floating diffusion region FDn can accumulate signal charges from the photodiode PDn when the transfer transistor TXn is turned on. Note that the voltage of the floating diffusion region FDn is maintained in the reset state until the signal charge is transferred from the photodiode PDn.
  • the control signal ⁇ TN changes from the low level to the high level (FIG. 3 (d)), and the transistor MN1 is turned on.
  • a signal corresponding to the reset state of the pixel PX in the n-th row (the noise signal OUTN shown in FIG. 1) is accumulated in the capacitor CN of the signal accumulation unit 18.
  • the control signal ⁇ TN changes from the high level to the low level (FIG. 3E), and the transistor MN1 is turned off.
  • the noise signal OUTN of the pixel PX in the n-th row is held in the capacitor CN.
  • the control signal ⁇ LSW is maintained at a high level while the control signal ⁇ TN is at a high level.
  • the transfer signal ⁇ TX (n) changes from a low level to a high level
  • the control signal ⁇ LSW changes from a high level to a low level (FIG. 3 (h)), and the row selection transistor MLS is turned off.
  • the transfer signal ⁇ TX (n) changes from a high level to a low level
  • the control signal ⁇ LSW changes from a low level to a high level (FIG. 3 (i)), and the row selection transistor MLS is turned on.
  • the pulse can be controlled according to the purpose.
  • two sets of clipping circuits are prepared, one of which always keeps the voltage of the vertical signal line from dropping below a predetermined value as described above, and the other is that clipping is enabled during periods when ⁇ TN is at a high level. It is also possible to prevent the vertical signal line level from dropping below a certain voltage.
  • the row selection transistor MLS is turned off, and the vertical signal line 21 and the column amplifier 16 become non-conductive. Further, after the transfer signal ⁇ TX (n) returns to the low level, the row selection transistor MLS is turned on, so that the vertical signal line 21 and the column amplifier 16 are brought into conduction. As a result, a desired voltage is input to the column amplifier 16. Thus, the desired voltage transferred to the vertical signal line 21 is input to the column amplifier 16 via the row selection transistor MLS, and is inverted and amplified by the column amplifier 16.
  • control signal ⁇ LSW changes from low level to high level
  • the control signal ⁇ TS changes from low level to high level (FIG. 3 (j))
  • the transistor MS1 is turned on.
  • a signal corresponding to the signal charge generated by the photodiode PD of the pixel PX in the n-th row (image signal OUTS shown in FIG. 1) is accumulated in the capacitor CS of the signal accumulation unit 18.
  • the control signal ⁇ TS changes from the high level to the low level (FIG. 3 (k)), and the transistor MS1 is turned off.
  • the image signal OUTS of the pixel PX in the n-th row is held in the capacitor CS.
  • the control signal ⁇ GH sequentially changes to a high level.
  • the horizontal scanning circuit 20 changes the control signal ⁇ GH corresponding to the output target column to a high level
  • the horizontal scanning circuit 20 changes the control signal ⁇ GH corresponding to another column to a low level. Accordingly, the transistors MS2 and MN2 are sequentially turned on, and the signals OUTS and OUTN held in the capacitors CS and CN of the signal storage unit 18 are sequentially output.
  • control signals ⁇ RST, ⁇ SEL, and ⁇ TX other than the control signals ⁇ RST (n), ⁇ SEL (n), and ⁇ TX (n) are high level and low level. And are maintained at low levels respectively.
  • control signals ⁇ RST (n + 1), ⁇ SEL (n + 1), ⁇ TX (n + 1) in the access period AP (n + 1) are control signals ⁇ RST (n), ⁇ SEL (n), ⁇ TX (n) in the access period AP (n). It is controlled in the same way.
  • the control signals ⁇ RST, ⁇ SEL, and ⁇ TX other than the control signals ⁇ RST (n + 1), ⁇ SEL (n + 1), and ⁇ TX (n + 1) are high, low, and low. Each level is maintained.
  • the operations of the control signals ⁇ TN, ⁇ TS, ⁇ LSW, and ⁇ Clip are the same as those in the case of AP (n).
  • the potential of the vertical signal line corresponding to the column of the pixel is lowered.
  • the constant current source of the vertical signal line whose potential is lowered operates in the non-saturation region.
  • the current value decreases in the GND line of the constant current source, and the amount of voltage drop at the wiring resistance IR of the GND line of the constant current source becomes small (IR drop fluctuation). A larger current than usual flows in the vertical signal lines in the other columns.
  • a case where a clip circuit is provided on the output side of the row selection transistor will also be described.
  • the vertical signal line and the clipping circuit are cut off. Therefore, in the above period, the voltage of the vertical signal line is not clipped on the input side of the row selection transistor. Therefore, when high-intensity light is incident on the pixel, the potential of the vertical signal line decreases to near GND.
  • the vertical signal line and the clip circuit are connected, so that the voltage of the vertical signal line returns to the clip voltage by the clip circuit.
  • an inrush current instantaneously flows from the clip circuit to the vertical signal line when the row selection transistor is turned on.
  • the constant current source connected to the vertical signal line also returns to the normal current value.
  • the row selection transistor MLS is turned off while the transfer transistor TX is turned on, and the vertical signal line 21 and the column amplifier 16 are turned off.
  • the voltage of the vertical signal line 21 from the pixel PX to the input side of the row selection transistor MLS is clipped to a predetermined value by the clip unit 15. Therefore, in the solid-state imaging device 11 according to the first embodiment, when high-luminance light is incident on the pixel PX, the voltage of the vertical signal line 21 connected to the pixel PX does not decrease below the clipped voltage. Generation of smear in the direction can be effectively suppressed.
  • the clipping unit 15 functions effectively even when the transfer transistor TX is on, the output level of the column amplifier 16 is stabilized when the row selection transistor MLS is turned on. The time to do is also shortened. Therefore, in the first embodiment, high-speed signal readout is relatively easy while suppressing occurrence of smear.
  • FIG. 4 shows an outline of the solid-state imaging device in the second embodiment.
  • the solid-state imaging device of the second embodiment is a modification of the first embodiment, and is provided with signal readout circuits on both sides (upper and lower) of the pixel array 12.
  • a line selector 23 is provided instead of the row selection switch unit 14 shown in FIG.
  • the illustration of the elements (accumulation signal selection unit 17, signal accumulation unit 18, horizontal selection switch unit 19, horizontal scanning circuit 20) in the subsequent stage of the amplification unit and the image sensor control circuit 22 are omitted. is doing.
  • elements common to the first embodiment are denoted by the same reference numerals, and redundant description is omitted.
  • the sources of the pair of row selection transistors MLS 1 and MLS 2 are connected to the input of the common column amplifier 16.
  • the drains of the row selection transistors MLS1 and MSL2 located on the lower side of the pixel array 12 are connected to the odd-numbered column vertical signal lines 21 and the even-numbered column vertical signal lines 21, respectively.
  • the sources of the pair of row selection transistors MLS1 and MLS2 are connected to the input of the common column amplifier 16.
  • the drains of the row selection transistors MLS1 and MSL2 located on the upper side of the pixel array 12 are connected to the vertical signal lines 21 of even columns and the vertical signal lines 21 of odd columns, respectively.
  • the row selection transistors MLS1 and MLS2 of the line selector 23 function as a connection switch that switches between conduction and non-conduction between the vertical signal line 21 and the column amplifier 16.
  • the column amplifiers 16 in this embodiment are arranged on both sides (upper and lower sides in FIG. 4) of the pixel array 12 in the column direction D2.
  • the column amplifier 16 disposed on the lower side of the pixel array 12 receives a signal from the line selector 23 located on the lower side of the pixel array 12, and the column amplifier 16 disposed on the upper side of the pixel array 12 A signal is received from the line selector 23 located on the upper side.
  • one column amplifier 16 is provided for every two columns of the pixel array 12. That is, since one column amplifier 16 is arranged with a width corresponding to two columns of pixels, the layout space of the column amplifier 16 can be secured even when the pixel pitch is reduced by increasing the number of pixels.
  • the clip unit 15, the accumulation signal selection unit 17, the signal accumulation unit 18, the horizontal selection switch unit 19, the horizontal scanning circuit 20, and the constant current source IS are divided into the upper side and the lower side of the pixel array 12. Each is arranged.
  • One clip unit 15 and one constant current source IS are provided above and below the pixel array 12 with respect to each vertical signal line 21.
  • the clip unit 15 and the constant current source IS are arranged above and below the pixel array 12, the vertical symmetry of the image can be maintained.
  • the configurations of the accumulation signal selection unit 17, the signal accumulation unit 18, the horizontal selection switch unit 19, and the horizontal scanning circuit 20 are the same as those in the first embodiment described above.
  • FIG. 5 shows an operation example of the solid-state imaging device 11 in the second embodiment.
  • FIG. 5 shows the operation of the solid-state imaging device 11 when the image signal OUTS and the noise signal OUTN are read from each pixel in the n-th row of the pixel array 12 shown in FIG.
  • the operation shown in FIG. 5 is the same as the operation shown in FIG. 3 described above except for the operation of the control signal LSW (LSW1, LSW2).
  • the reset signal ⁇ RST (n) is maintained at a high level (FIG. 5A), and the control signal ⁇ LSW1 is maintained at a low level. Further, before the access period AP (n) starts, the control signal ⁇ LSW2 changes from the high level to the low level (FIG. 5 (a1)), and the row selection transistor MLS2 is turned off.
  • the control signal ⁇ LSW1 changes from low level to high level (FIG. 5 (b1)), and the control signal ⁇ TN changes from low level to high level (FIG. 5 (d)). That is, the row selection transistor MLS1 and the transistor MN1 are turned on. As a result, the noise signal OUTN of the red pixel (R) in the n-th row is accumulated in the capacitor CN of the signal accumulation unit 18 disposed on the lower side of the pixel array 12. Further, the noise signal OUTN of the green pixel (Gr) in the n-th row is accumulated in the capacitor CN of the signal accumulation unit 18 disposed on the upper side of the pixel array 12.
  • the control signal ⁇ LSW1 changes from a high level to a low level (FIG. 5 (h)), and the row selection transistor MLS1. Turns off. For example, when the transfer signal ⁇ TX (n) changes from a high level to a low level (FIG. 5 (g)), the control signal ⁇ LSW1 changes from a low level to a high level (FIG. 5 (i)). The transistor MLS1 is turned on. Note that in the access period AP (n) and the horizontal scanning period HSN (n), the control signal ⁇ LSW2 is maintained at a low level. That is, during the period when the transfer signal ⁇ TX (n) is at the high level, the control signals ⁇ LSW1 and ⁇ LSW2 are maintained at the low level, and both the row selection transistors MLS1 and MLS2 are turned off.
  • the vertical signal line 21 and the column amplifier 16 are non-conductive during the period when the transfer signal ⁇ TX (n) is at a high level. Therefore, in the present embodiment, it is possible to prevent the vertical signal line voltage increase due to the feedthrough of the high-level transfer signal TX (n) from being transmitted to the column amplifier 16. Further, after the transfer signal ⁇ TX (n) returns to the low level, the row selection transistor MLS1 is turned on, so that the vertical signal line 21 and the column amplifier 16 become conductive. As a result, a desired voltage is input to the column amplifier 16.
  • a signal corresponding to the signal charge generated by the photodiode PD of the red pixel (R) in the nth row is input to the column amplifier 16 disposed below the pixel array 12 via the row selection transistor MLS1. Inverted and amplified by the column amplifier 16. Further, for example, a signal corresponding to the signal charge generated by the photodiode PD of the green pixel (Gr) in the n-th row is input to the column amplifier 16 disposed on the upper side of the pixel array 12 via the row selection transistor MLS1. Inverted and amplified by the column amplifier 16.
  • the clip unit 15 clips the voltage of the vertical signal line 21 so as not to fall below a predetermined value.
  • the control signal ⁇ LSW1 changes from the low level to the high level
  • the control signal ⁇ TS changes from the low level to the high level (FIG. 5 (j))
  • the transistor MS1 of the accumulation signal selection unit 17 is turned on.
  • the image signal OUTS of the red pixel (R) in the n-th row is accumulated in the capacitor CS of the signal accumulation unit 18 disposed below the pixel array 12.
  • the image signal OUTS of the green pixel (Gr) in the n-th row is stored in the capacitor CS of the signal storage unit 18 disposed on the upper side of the pixel array 12.
  • the signals OUTS and OUTN of the red pixels (R) in the n-th row are sequentially output from the signal storage unit 18 disposed below the pixel array 12 via the horizontal selection switch unit 19. Is done. Further, the signals OUTS and OUTN of the green pixels (Gr) in the n-th row are sequentially output from the signal storage unit 18 arranged on the upper side of the pixel array 12 via the horizontal selection switch unit 19. Note that the control signal ⁇ LSW1 changes from the high level to the low level before moving to the access period AP (n + 1) of the pixel in the (n + 1) th row (FIG. 5 (a2)).
  • control signals ⁇ RST, ⁇ SEL, and ⁇ TX other than the control signals ⁇ RST (n), ⁇ SEL (n), and ⁇ TX (n) are high level and low level. And are maintained at low levels respectively.
  • control signals ⁇ RST (n + 1), ⁇ SEL (n + 1), ⁇ TX (n + 1), and ⁇ LSW2 in the access period AP (n + 1) are controlled by the control signals ⁇ RST (n), ⁇ SEL (n), ⁇ TX ( n) is controlled in the same manner as ⁇ LSW1.
  • the control signals ⁇ RST, ⁇ SEL, and ⁇ TX other than the control signals ⁇ RST (n + 1), ⁇ SEL (n + 1), and ⁇ TX (n + 1) are high, low, and low. Each level is maintained.
  • control signal ⁇ LSW1 is maintained at a low level.
  • the operations of the control signals ⁇ TN, ⁇ TS, ⁇ LSW, and ⁇ Clip are the same as those in the case of AP (n).
  • the control signal ⁇ LSW2 is controlled in the same manner as the control signal ⁇ LSW1 in the access period AP (n). Therefore, in the horizontal scanning period HSN (n + 1), the signals OUTS and OUTN of the blue pixels (B) in the (n + 1) th row are transmitted from the signal storage unit 18 disposed below the pixel array 12 via the horizontal selection switch unit 19. Output sequentially. Further, in the horizontal scanning period HSN (n + 1), the signals OUTS and OUTN of the green pixels (Gb) in the (n + 1) th row are sequentially supplied from the signal storage unit 18 arranged on the upper side of the pixel array 12 via the horizontal selection switch unit 19. Is output.
  • both the control signals LSW1 and LSW2 are maintained at a low level at least during a period in which the transfer signal ⁇ TX is at a high level, and the voltage of the vertical signal line 21 is 15 is clipped so as not to fall below a predetermined value. Therefore, also in 2nd Embodiment, the effect similar to 1st Embodiment mentioned above can be acquired.
  • the second embodiment when attention is paid to a certain vertical signal line 21, it is possible to switch between odd column signal reading and even column signal reading for each row under the control of the row selection transistors MLS1 and MLS2.
  • signals from the green pixels (Gr, Gb) can be read out via the column amplifier 16 disposed on the upper side of the pixel array 12, and for example, red pixels (R) and blue pixels (B) Can be read out via the column amplifier 16 arranged on the lower side of the pixel array 12.
  • the level difference of the signal of a green pixel (Gr) and a green pixel (Gb) can be made small.
  • FIG. 6 is a diagram illustrating a configuration example of an electronic camera that is an example of an imaging apparatus.
  • the electronic camera includes an imaging optical system 31, the solid-state imaging device 32 of the first embodiment or the second embodiment, an analog front end circuit 33 (AFE circuit), an image processing unit 34, a monitor 35, and a recording.
  • An I / F 36, a control unit 37, and an operation unit 38 are provided.
  • the solid-state imaging device 32, the analog front end circuit 33, the image processing unit 34, and the operation unit 38 are connected to the control unit 37, respectively.
  • the imaging optical system 31 includes a plurality of lenses including, for example, a zoom lens and a focus lens. For the sake of simplicity, the imaging optical system 31 is shown as a single lens in FIG.
  • the solid-state imaging device 32 images the subject imaged by the light flux that has passed through the imaging optical system 31.
  • the output of this image sensor is connected to an analog front end circuit 33.
  • the solid-state imaging device 32 shoots a still image for recording or a moving image that accompanies recording in the nonvolatile storage medium (39) in response to an input from the operation unit 38.
  • the solid-state imaging device 32 continuously captures observation images (through images) at predetermined intervals even during standby for recording still images for recording.
  • the through image data (or the moving image data) acquired in time series is used for moving image display on the monitor 35 and various arithmetic processes by the control unit 37.
  • the electronic camera may record a through image during moving image shooting.
  • the analog front end circuit 33 is a circuit that sequentially performs analog signal processing and A / D conversion processing on an image signal input in a pipeline manner.
  • the output of the analog front end circuit 33 is connected to the image processing unit 34.
  • the image processing unit 34 performs image processing (color interpolation processing, gradation conversion processing, contour enhancement processing, white balance adjustment, etc.) on the digital image signal input from the analog front end circuit 33. Note that a monitor 35 and a recording I / F 36 are connected to the image processing unit 34.
  • the monitor 35 is a display device that displays various images.
  • the monitor 35 performs moving image display (viewfinder display) of a through image under the shooting mode under the control of the control unit 37.
  • the recording I / F 36 has a connector for connecting a nonvolatile storage medium 39.
  • the recording I / F 36 writes / reads data to / from the storage medium 39 connected to the connector.
  • the storage medium 39 includes a hard disk, a memory card incorporating a semiconductor memory, or the like. In FIG. 6, a memory card is illustrated as an example of the storage medium 39.
  • the control unit 37 is a processor that comprehensively controls the operation of the electronic camera.
  • the operation unit 38 receives an instruction to acquire a recording still image (for example, a full press operation of a release button) from the user.
  • the electronic camera uses the solid-state imaging device 32 of the first embodiment or the second embodiment, for example, when shooting a high-luminance subject during continuous shooting of a still image or shooting a moving image. Generation of smear can be suppressed.
  • ⁇ Supplementary items of the embodiment> (Supplement 1):
  • image signals may be read from both ends of the pixel array 12.
  • the row selection switch unit 14, the column amplifier 16, the accumulation signal selection unit 17, the signal accumulation unit 18, the horizontal selection switch unit 19, and the horizontal scanning circuit are provided at both ends in the column direction D 2 of the pixel array 12.
  • One set of 20 may be provided.
  • an odd-numbered column image signal may be read from the upper side of the pixel array 12 and an even-numbered column image signal may be read from the lower side of the pixel array 12 (note that the configuration example of Supplement 1 is omitted). To do).
  • (Supplement 2) In the above-described embodiment, an example in which one pixel includes four transistors has been described. However, in the solid-state imaging device of the present invention, the reset transistor RST, the amplification transistor AMP, and the selection transistor SEL are shared between a plurality of pixels (for example, a 2.5Tr configuration including two transistors and five transistors, or four pixels). 1.75Tr configuration having seven transistors).
  • FIG. 7 shows a modification of the pixel PX.
  • the amplification transistor AMP, the selection transistor SEL, the reset transistor RST, and the floating diffusion region FD are shared by two pixels (PX1 to PX2) adjacent in the column direction D2 of the pixel array 12. Except for this point, it is the same as the pixel PX of FIG. 2 described above.
  • a plurality of floating diffusion regions FD adjacent to each other in the column direction D2 may be connected by a switch, and addition reading in the column direction D2 may be enabled (illustration is omitted in this case). .
  • FIG. 8 shows a modification of the pixel PX.
  • the amplification transistor AMP, the selection transistor SEL, the reset transistor RST, and the floating diffusion region FD are shared by the four pixels (PX1 to PX4) adjacent in the column direction D2 of the pixel array 12. Except for this point, it is the same as the pixel PX of FIG. 2 described above.
  • the configuration of the electronic camera has been described as an example of the imaging device.
  • the image pickup apparatus of the present invention may be an on-chip integrated solid-state image pickup device and various signal processing circuits.
  • the color filter array of the solid-state imaging device is not limited to the Bayer array, and other color filter arrays (for example, complementary color filters using magenta, green, cyan, and yellow) It may be.
  • the solid-state imaging device of the present invention may be a digital output as a column ADC system in which an AD converter is disposed in each column amplifier 16.
  • a digital front end DFE may be disposed instead of the analog front end AFE 33 in the imaging apparatus.
  • SYMBOLS 11 Solid-state image sensor, 12 ... Pixel array, 13 ... Vertical scanning circuit, 14 ... Row selection switch part, 15 ... Clip part, 16 ... Column amplifier, 17 ... Accumulation signal selection part, 18 ... Signal accumulation part, 19 ... Horizontal Selection switch unit, 20 ... horizontal scanning circuit, 21 ... vertical signal line, 22 ... imaging device control circuit, 23 ... line selector, 31 ... imaging optical system, 32 ... solid-state imaging device, 33 ... analog front end circuit, 34 ... image Processing unit 35 ... Monitor 36 ... Recording I / F 37 ... Control unit 38 ... Operation unit 39 ... Storage medium PX ... Pixel, IS ... Constant current source

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Description

固体撮像素子および撮像装置
　本発明は、固体撮像素子および撮像装置に関する。
　ＣＭＯＳ（相補性金属酸化膜半導体）型の固体撮像素子において、マトリクス状に配置された各画素の画素信号を増幅する増幅部（以下、カラムアンプとも称する）を列ごとに設けたものが従来から知られている。また、カラムアンプの出力の急激な変動を抑制するために、画素の転送トランジスタがオンの期間中に垂直信号線およびカラムアンプの間を非導通にする接続スイッチを固体撮像素子に設けることも提案されている。
特開２０１０－２７８７８６号公報
　ところで、ＣＭＯＳ型の固体撮像素子に高輝度光が入射すると、高輝度光が入射した領域の水平方向（行方向）に電位の変動が生じ、画像に筋状のノイズ（スミア）が生じうる。特に、画素の転送トランジスタがオンの期間中に上記の接続スイッチをオフにすると、カラムアンプの出力レベルが所定の電圧に静定するまでの時間が長くなる場合がある。また、高輝度入射領域の画素読み出し時において垂直信号線の電位がＧＮＤレベルに近づくと、その列の定電流源の動作点が定電流動作範囲外になるため電流値が減少し、回路のＩＲドロップ量が変化するため回路の電圧値も変化が生じる。そのため、例えば画像の高速読み出し時に上記のスミアが発生しやすくなる。
　本発明の一態様である固体撮像素子は、画素と、電圧制限部と、信号処理部と、制御部とを備える。画素は、入射光を電荷に変換する光電変換部と、光電変換部により変換された電荷をフローティングディフュージョン領域へ転送する転送部と、フローティングディフュージョン領域に転送された電荷に応じた画素信号を信号線へ出力する出力部と、を有する。電圧制限部は、信号線に接続され、信号線の電圧が所定値以下とならないように制限する。信号処理部には、信号線を介して画素信号が入力される。制御部は、信号線において電圧制限部と信号処理部との間に配置される。また、制御部は、転送部が光電変換部により変換された電荷をフローティングディフュージョン領域へ転送する期間に電圧制限部と信号処理部との間を非導通にさせる。
　本発明の他の態様である固体撮像素子は、第１画素と、第２画素と、第１電圧制限部と、第２電圧制限部と、信号処理部と、制御部とを備える。第１画素は、入射光を電荷に変換する第１光電変換部と、第１光電変換部で変換された電荷を第１フローティングディフュージョン領域へ転送する第１転送部と、第１フローティングディフュージョン領域に転送された電荷に応じた第１画素信号を第１信号線へ出力する第１出力部と、を有する。第２画素は、入射光を電荷に変換する第２光電変換部と、第２光電変換部で変換された電荷を第２フローティングディフュージョン領域へ転送する第２転送部と、第２フローティングディフュージョン領域に転送された電荷に応じた第２画素信号を第２信号線へ出力する第２出力部と、を有する。第１電圧制限部は、第１信号線に接続され、第１信号線の電圧が所定値以下とならないように制限する。第２電圧制限部は、第２信号線に接続され、第２信号線の電圧が所定値以下とならないように制限する。信号処理部には、第１信号線を介して第１画素信号が入力されるとともに、第２信号線を介して第２画素信号が入力される。制御部は、第１電圧制限部と信号処理部との間、かつ第２電圧制限部と信号処理部との間に配置される。制御部は、第１転送部が第１光電変換部により変換された電荷を第１フローティングディフュージョン領域へ転送する第１転送期間に第１電圧制限部と信号処理部との間を非導通にさせる。また、制御部は、第２転送部が第２光電変換部により変換された電荷を第２フローティングディフュージョン領域へ転送する第２転送期間に第２電圧制限部と信号処理部との間を非導通にさせる。
第１実施形態での固体撮像素子の構成例を示すブロック図 画素、クリップ部、行選択スイッチ部、カラムアンプの構成例を示す図 第１実施形態での固体撮像素子の動作例を示す図 第２実施形態での固体撮像素子の構成例を示すブロック図 第２実施形態での固体撮像素子の動作例を示す図 撮像装置の構成例を示す図 画素の変形例を示す図 画素の変形例を示す図
　＜第１実施形態の説明＞
　図１は、第１実施形態での固体撮像素子の構成例を示すブロック図である。第１実施形態での固体撮像素子は、シリコン基板上にＣＭＯＳプロセスを使用して形成されたＸＹアドレス型の固体撮像素子である。第１実施形態の固体撮像素子は、例えば、デジタルスチルカメラやビデオカメラなどの撮像装置に実装される（なお、撮像装置の構成例は後述する）。
　固体撮像素子１１は、例えば、画素アレイ１２、垂直走査回路１３、接続スイッチの一例である行選択スイッチ部１４、クリップ部１５、増幅部１６（以下、カラムアンプとも称する）、蓄積信号選択部１７、信号蓄積部１８、水平選択スイッチ部１９、水平走査回路２０、信号読み出し線の一例である垂直信号線２１、定電流源ＩＳ、撮像素子制御回路２２を有している。
　画素アレイ１２は、第１方向Ｄ１および第２方向Ｄ２にマトリクス状に配置された複数の画素ＰＸを有している。以下、第１方向Ｄ１および第２方向Ｄ２を、行方向Ｄ１および列方向Ｄ２ともそれぞれ称する。
　各々の画素ＰＸの前面には、それぞれが異なる色成分の光を透過させる複数種類のカラーフィルタが所定の色配列で配置されている。そのため、画素ＰＸは、カラーフィルタでの色分解によって各色に対応する電気信号を出力する。これにより、画素アレイ１２は、撮像時にカラーの画像を取得することができる。
　例えば、第１実施形態においては赤色（Ｒ）、緑色（Ｇｒ，Ｇｂ）、青色（Ｂ）のカラーフィルタが２行２列のベイヤ配列にしたがって各画素ＰＸに配置されている。なお、図１では、各々の画素ＰＸにカラーフィルタの色を併せて表記する。また、赤（Ｒ）、緑（Ｇｒ、Ｇｂ）、青（Ｂ）のフィルタを有する画素ＰＸを、それぞれ赤画素（Ｒ）、青画素（Ｂ）、緑画素（Ｇｒ、Ｇｂ）とも称する。
　行方向Ｄ１に着目した場合、例えば、画素アレイ１２のｎ行目では、赤画素（Ｒ）と、緑画素（Ｇｒ）とが交互に配置されている。また、例えば、画素アレイ１２のｎ＋１行目では、緑画素（Ｇｂ）と、青画素（Ｂ）とが交互に配置されている。
　また、列方向Ｄ２に着目した場合、例えば、画素アレイ１２のｍ列目では、緑画素（Ｇｂ）と、赤画素（Ｒ）とが交互に配置されている。また、例えば、画素アレイ１２のｍ＋１列目では、青画素（Ｂ）と、緑画素（Ｇｒ）とが交互に配置されている。
　なお、列方向Ｄ２に配置された複数の画素ＰＸは、列毎に設けられた垂直信号線２１により、互いに接続されている。すなわち、画素アレイ１２は、同じ列に配置された複数の画素ＰＸからの画素信号を共通の垂直信号線２１を介して出力する。
　また、各垂直信号線２１には、各画素ＰＸからの画素信号を読み出すために、画素アレイ１２の画素の列毎に定電流源ＩＳがそれぞれ接続されている。
　垂直走査回路１３は、制御信号φＳＥＬ、φＲＳＴ、φＴＸを用いて、画素アレイ１２の画素ＰＸを行毎に制御する。例えば、垂直走査回路１３は、制御信号φＳＥＬ（ｎ）、φＲＳＴ（ｎ）、φＴＸ（ｎ）を制御し、ｎ行目の各画素ＰＸの画素信号を各垂直信号線２１に出力する。また、例えば、垂直走査回路１３は、制御信号φＳＥＬ（ｎ＋１）、φＲＳＴ（ｎ＋１）、φＴＸ（ｎ＋１）を制御し、ｎ＋１行目の各画素ＰＸの画素信号を各垂直信号線２１に出力する。以下、制御信号φＳＥＬ、φＲＳＴ、φＴＸを、選択信号φＳＥＬ、リセット信号φＲＳＴ、転送信号φＴＸともそれぞれ称する。
　行選択スイッチ部１４は、カラムアンプ１６の入力側に設けられており、画素アレイ１２の画素の列毎に行選択スイッチＭＬＳを複数有している。行選択スイッチＭＬＳは、垂直信号線２１とカラムアンプ１６との間の導通／非導通を切り換える。
　また、クリップ部１５は、各々の垂直信号線２１において行選択スイッチ部１４の入力側（画素ＰＸと行選択スイッチ部１４との間）にそれぞれ設けられている。これらのクリップ部１５は、垂直信号線２１の電圧を所定値にクリップする。
　カラムアンプ１６は、例えば、演算増幅器を用いて構成された反転増幅器であり、画素アレイ１２の画素ＰＸの列毎に設けられている。各カラムアンプ１６は、各垂直信号線２１を介して各画素ＰＸから出力される画素信号を列ごとに反転増幅する。
　ここで、図２を参照しつつ、画素ＰＸ、クリップ部１５、行選択スイッチ部１４、カラムアンプ１６の構成例を説明する。
　画素ＰＸは、フォトダイオードＰＤと、転送トランジスタＴＸと、リセットトランジスタＲＳＴと、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、フローティングディフュージョン領域ＦＤとをそれぞれ有している。
　フォトダイオードＰＤは、光電変換素子の一例であって、入射光の光量に応じて光電変換により電荷を生成する。転送トランジスタＴＸは、転送スイッチの一例であって、転送信号φＴＸの高レベル期間にオンし、フォトダイオードＰＤに蓄積された電荷をフローティングディフュージョン領域ＦＤに転送する。
　転送トランジスタＴＸのソースはフォトダイオードＰＤであり、転送トランジスタＴＸのドレインはフローティングディフュージョン領域ＦＤである。フローティングディフュージョン領域ＦＤは、例えば、半導体基板に不純物を導入して形成された拡散領域である。なお、フローティングディフュージョン領域ＦＤは、増幅トランジスタＡＭＰのゲートと、リセットトランジスタＲＳＴのソースとにそれぞれ接続されている。
　リセットトランジスタＲＳＴは、リセット信号φＲＳＴの高レベル期間にオンし、フローティングディフュージョン領域ＦＤを電源電圧ＶＤＤにリセットする。また、増幅トランジスタＡＭＰは、ドレインが電源電圧ＶＤＤに接続され、ゲートがフローティングディフュージョン領域ＦＤにそれぞれ接続され、ソースが選択トランジスタＳＥＬのドレインに接続されており、垂直信号線２１に接続された定電流源ＩＳを負荷とするソースフォロア回路を構成する。増幅トランジスタＡＭＰは、フローティングディフュージョン領域ＦＤの電圧値に応じて、選択トランジスタＳＥＬを介して読み出し電圧を出力する。選択トランジスタＳＥＬは、選択信号φＳＥＬの高レベル期間にオンし、増幅トランジスタＡＭＰのソースを垂直信号線２１に接続する。
　クリップ部１５は、カスコード接続されたクリップ電圧生成トランジスタＭＣ１およびクリップ電圧制御トランジスタＭＣ２を有している。クリップ電圧生成トランジスタＭＣ１は、ドレインが電源電圧ＶＤＤに接続され、ソースがクリップ電圧制御トランジスタＭＣ２のドレインに接続され、ゲートでクリップ電圧ＶＣＲｅｆを受けている。また、クリップ電圧制御トランジスタＭＣ２のソースは垂直信号線２１に接続され、クリップ電圧制御トランジスタＭＣ２のゲートは制御信号φＣｌｉｐを受けている。クリップ電圧生成トランジスタＭＣ１、クリップ電圧制御トランジスタＭＣ２を、トランジスタＭＣ１、ＭＣ２ともそれぞれ称する。
　クリップ部１５は、制御信号φＣｌｉｐが高レベルであるときに、接続されている垂直信号線２１の電圧をクリップ電圧ＶＣｒｅｆで決まる所定値にクリップする。すなわち、画素の出力電圧が高い場合はそのままの電圧を出力するが、画素の出力電圧が所定値よりも低い場合はクリップ部１５で決まる所定電圧を出力し、垂直信号線２１の電圧が所定値よりも下がらないようにする。なお、上記の所定値は、例えば、ＶＣＲｅｆの印加電圧からトランジスタＭＣ１のゲート－ソース間電圧（閾電圧）を減算し、更にトランジスタＭＣ２オン時のドレイン－ソース間電圧を減じた値である。また、制御信号φＣｌｉｐが低レベルであるときには、クリップ部１５による垂直信号線２１の電圧のクリップは行われない。
　また、行選択スイッチ部１４の行選択スイッチＭＬＳは、例えば、ｎＭＯＳトランジスタであり、ソースがカラムアンプ１６の入力に接続され、ドレインが垂直信号線２１に接続され、ゲートで制御信号φＬＳＷを受けている。この場合、垂直信号線２１とカラムアンプ１６との間に設けられた行選択スイッチＭＬＳは、制御信号φＬＳＷが高レベルの期間にオンし、垂直信号線２１に転送された画素信号をカラムアンプ１６の入力端子に出力する。また、制御信号φＬＳＷが低レベルの期間では、行選択スイッチＭＬＳがオフするため、垂直信号線２１に転送された画素信号は、カラムアンプ１６に出力されない。以下、行選択スイッチＭＬＳをトランジスタＭＬＳとも称する。
　図１に戻って、蓄積信号選択部１７は、画素アレイ１２の画素ＰＸの列毎に、画像信号選択スイッチＭＳ１およびノイズ信号選択スイッチＭＮ１をそれぞれ１組ずつ有している。例えば、画像信号選択スイッチＭＳ１は、ｎＭＯＳトランジスタであり、ソースが信号蓄積部１８の画像信号蓄積部ＣＳに接続され、ドレインがカラムアンプ１６の出力に接続され、ゲートで制御信号φＴＳを受けている。この場合、画像信号選択スイッチＭＳ１は、制御信号φＴＳが高レベルの期間にオンし、カラムアンプ１６から入力された信号を信号蓄積部１８に出力する。
　また、例えば、ノイズ信号選択スイッチＭＮ１は、ｎＭＯＳトランジスタであり、ソースが信号蓄積部１８のノイズ信号蓄積部ＣＮに接続され、ドレインがカラムアンプ１６の出力に接続され、ゲートで制御信号φＴＮを受けている。この場合、ノイズ信号選択スイッチＭＮ１は、制御信号φＴＮが高レベルの期間にオンし、カラムアンプ１６から入力された信号を信号蓄積部１８に出力する。以下、画像信号選択スイッチＭＳ１、ノイズ信号選択スイッチＭＮ１をトランジスタＭＳ１、ＭＮ１ともそれぞれ称する。
　信号蓄積部１８は、画素アレイ１２の画素ＰＸの列毎に、画像信号蓄積部ＣＳおよびノイズ信号蓄積部ＣＮをそれぞれ１組ずつ有している。例えば、画像信号蓄積部ＣＳは容量であり、一方の端子がトランジスタＭＳ１のソースに接続され、他方の端子が接地されている。また、例えば、ノイズ信号蓄積部ＣＮは容量であり、一方の端子がトランジスタＭＮ１のソースに接続され、他方の端子が接地されている。以下、画像信号蓄積部ＣＳ、ノイズ信号蓄積部ＣＮを容量ＣＳ、ＣＮともそれぞれ称する。
　水平選択スイッチ部１９は、画素アレイ１２の画素ＰＸの列毎に、画像信号出力スイッチＭＳ２およびノイズ信号出力スイッチＭＮ２をそれぞれ１組ずつ有している。例えば、画像信号出力スイッチＭＳ２およびノイズ信号出力スイッチＭＮ２は、ｎＭＯＳトランジスタである。以下、画像信号出力スイッチＭＳ２、ノイズ信号出力スイッチＭＮ２をトランジスタＭＳ２、ＭＮ２ともそれぞれ称する。
　例えば、トランジスタＭＳ２は、ソースから画像信号ＯＵＴＳを出力し、ドレインがトランジスタＭＳ１のソースおよび容量ＣＳの一方の端子に接続され、ゲートで制御信号ＧＨを受けている。また、例えば、トランジスタＭＮ２は、ソースからノイズ信号ＯＵＴＮを出力し、ドレインがトランジスタＭＮ１のソースおよび容量ＣＮの一方の端子に接続され、ゲートで制御信号φＧＨを受けている。なお、トランジスタＭＳ２、ＭＮ２のゲートは、互いに接続されている。
　すなわち、画像信号出力スイッチＭＳ２は、制御信号φＧＨが高レベルの期間にオンし、容量ＣＳに保持された電圧を画像信号ＯＵＴＳとして出力する。また、ノイズ信号出力スイッチＭＮ２は、制御信号φＧＨが高レベルの期間にオンし、容量ＣＮに保持された電圧をノイズ信号ＯＵＴＮとして出力する。ここで、ノイズ信号ＯＵＴＮは、例えば、画素ＰＸがリセットトランジスタＲＳＴによりリセットされ転送トランジスタＴＸが開く直前の画像信号（暗信号）である。したがって、例えば、画像信号ＯＵＴＳに含まれる固定ノイズ成分及び画素のリセットノイズ成分は、画像信号ＯＵＴＳからノイズ信号ＯＵＴＮを減算することで除去できる。
　水平走査回路２０は、制御信号φＧＨを用いて、トランジスタＭＳ２、ＭＮ２を順次オンし、信号蓄積部１８の容量ＣＳ、ＣＮにそれぞれ保持された信号ＯＵＴＳ、ＯＵＴＮを順次出力する。例えば、ｍ列目の画素ＰＸから読み出された信号に対応する画像信号ＯＵＴＳ、ノイズ信号ＯＵＴＮをそれぞれ出力するとき、水平走査回路２０は、制御信号φＧＨ（ｍ）を高レベルに制御し、他の制御信号φＧＨを低レベルに制御する。また、例えば、ｍ＋１列目の画素ＰＸから読み出された信号に対応する画像信号ＯＵＴＳ、ノイズ信号ＯＵＴＮをそれぞれ出力するとき、水平走査回路２０は、制御信号φＧＨ（ｍ＋１）を高レベルに制御し、他の制御信号φＧＨを低レベルに制御する。
　撮像素子制御回路２２は、垂直走査回路１３、行選択スイッチ部１４、クリップ部１５、蓄積信号選択部１７、水平走査回路２０に対して、それぞれ制御信号を供給する。
　なお、上記の制御信号は、第１実施形態の固体撮像素子１１が実装される撮像装置の制御部から供給されてもよい。上記の場合には、固体撮像素子１１から撮像素子制御回路２２を省略することができる。
　次に、図３を参照しつつ、第１実施形態の固体撮像素子１１における画素ＰＸ、行選択スイッチ部１４、クリップ部１５の動作例を説明する。なお、図３は、図１に示した画素アレイ１２のｎ行目の各画素ＰＸから画像信号ＯＵＴＳおよびノイズ信号ＯＵＴＮをそれぞれ読み出すときの動作例である。
　例えば、垂直走査回路１３は、撮像素子制御回路２２の指示に応じて、制御信号φＲＳＴ、φＳＥＬ、φＴＸを図３に示すように制御し、上述のリセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、転送トランジスタＴＸをそれぞれ動作させる。また、例えば、撮像素子制御回路２２は、制御信号φＴＮ、φＴＳ、φＬＳＷ、φＣｌｉｐを図３に示すように制御し、上述のトランジスタＭＳ１、ＭＮ１、ＭＬＳ、ＭＣ１、ＭＣ２をそれぞれ動作させる。
　なお、アクセス期間ＡＰは、各画素ＰＸの画像信号ＯＵＴＳおよびノイズ信号ＯＵＴＮを、信号蓄積部１８の容量ＣＳ、ＣＮにそれぞれ蓄積するための期間である。また、水平走査期間ＨＳＮは、信号蓄積部１８の容量ＣＳ、ＣＮにそれぞれ蓄積された画像信号ＯＵＴＳおよびノイズ信号ＯＵＴＮを順次出力するための期間である。例えば、アクセス期間ＡＰ（ｎ）および水平走査期間ＨＳＮ（ｎ）は、ｎ行目の画素ＰＸの画素信号を読み出すためのアクセス期間ＡＰおよび水平走査期間ＨＳＮをそれぞれ示している。
　また、以下の説明では、ｎ行目の各画素ＰＸの要素を、符号の末尾にｎを追加して称する場合もある。例えば、ｎ行目の各画素ＰＸの増幅トランジスタＡＭＰを、増幅トランジスタＡＭＰｎとも称する。
　ｎ行目の画素ＰＸのアクセス期間ＡＰ（ｎ）に移る前では、リセット信号φＲＳＴ（ｎ）が高レベルに維持され（図３（ａ））、リセットトランジスタＲＳＴｎがオンしている。すなわち、フローティングディフュージョン領域ＦＤｎの電圧は、アクセス期間ＡＰ（ｎ）に移る前に、初期状態（以下、リセット状態とも称する）にリセットされる。
　アクセス期間ＡＰ（ｎ）では、先ず、リセット信号φＲＳＴ（ｎ）が高レベルから低レベルに変化し（図３（ｂ））、リセットトランジスタＲＳＴｎがオフする。これにより、フローティングディフュージョン領域ＦＤｎは、転送トランジスタＴＸｎがオンしたときに、フォトダイオードＰＤｎからの信号電荷を蓄積できる。なお、フローティングディフュージョン領域ＦＤｎの電圧は、フォトダイオードＰＤｎから信号電荷が転送されるまでリセット状態に維持される。
　次に、選択信号φＳＥＬ（ｎ）が低レベルから高レベルに変化し（図３（ｃ））、選択トランジスタＳＥＬｎがオンする。選択トランジスタＳＥＬｎがオンすることにより、増幅トランジスタＡＭＰｎのソースから信号を出力するソースフォロア回路が構成される。これにより、増幅トランジスタＡＭＰｎは、フローティングディフュージョン領域ＦＤｎの電圧（リセット状態の電圧）に応じた電圧を、選択トランジスタＳＥＬｎを介して垂直信号線２１に出力する。なお、垂直信号線２１に出力された電圧は、カラムアンプ１６により反転増幅される。
　そして、制御信号φＴＮが低レベルから高レベルに変化し（図３（ｄ））、トランジスタＭＮ１がオンする。これにより、ｎ行目の画素ＰＸのリセット状態に対応する信号（図１に示したノイズ信号ＯＵＴＮ）は、信号蓄積部１８の容量ＣＮに蓄積される。その後、制御信号φＴＮが高レベルから低レベルに変化し（図３（ｅ））、トランジスタＭＮ１がオフする。これにより、ｎ行目の画素ＰＸのノイズ信号ＯＵＴＮは、容量ＣＮに保持される。なお、制御信号φＴＮが高レベルである期間、制御信号φＬＳＷは高レベルに維持されている。
　制御信号φＴＮが高レベルから低レベルに変化した後に、転送信号φＴＸ（ｎ）が低レベルから高レベルに変化する（図３（ｆ））。そして、一定期間経過後に、転送信号φＴＸ（ｎ）が高レベルから低レベルに変化する（図３（ｇ））。これにより、転送トランジスタＴＸｎが一定期間オンし、フォトダイオードＰＤｎにより生成された信号電荷が、転送トランジスタＴＸｎを介して、フローティングディフュージョン領域ＦＤｎに転送される。そして、フローティングディフュージョン領域ＦＤｎの電圧（信号電荷が蓄積された容量ＣＦＤの電圧）に応じた電圧が、増幅トランジスタＡＭＰｎから選択トランジスタＳＥＬｎを介して垂直信号線２１に出力される。
　第１実施形態において、転送信号φＴＸ（ｎ）が高レベルである期間では、制御信号φＬＳＷは低レベルに維持される（図３（ｈ、ｉ））。
　例えば、転送信号φＴＸ（ｎ）が低レベルから高レベルに変化したとき、制御信号φＬＳＷが高レベルから低レベルに変化し（図３（ｈ））、行選択トランジスタＭＬＳがオフする。
　一方、例えば、転送信号φＴＸ（ｎ）が高レベルから低レベルに変化したとき、制御信号φＬＳＷが低レベルから高レベルに変化し（図３（ｉ））、行選択トランジスタＭＬＳがオンする。
　また、クリップ部１５により、垂直信号線２１の電圧が所定値より下がらないようにクリップされる。
　なお、図ではφＣｌｉｐが常時高レベルの場合を例に示しているが、目的に応じてパルスを制御することもできる。例えば、クリップ回路を２組用意し、一方は上記のように常時垂直信号線の電圧が所定値以下に下がらないようにし、他方はφＴＮが高レベルの期間にクリップを有効とし、ノイズ信号読み出し時の垂直信号線レベルが一定電圧以下に下がらないようにすることもできる。
　このように、転送信号φＴＸが高レベルの期間中、行選択トランジスタＭＬＳはオフとなり、垂直信号線２１とカラムアンプ１６との間が非導通となる。また、転送信号φＴＸ（ｎ）が低レベルに戻った後では、行選択トランジスタＭＬＳがオンするため、垂直信号線２１とカラムアンプ１６との間が導通する。これにより、所望の電圧がカラムアンプ１６に入力される。このように、垂直信号線２１に転送された所望の電圧は、行選択トランジスタＭＬＳを介してカラムアンプ１６に入力され、カラムアンプ１６により反転増幅される。
　制御信号φＬＳＷが低レベルから高レベルに変化した後に、制御信号φＴＳが低レベルから高レベルに変化し（図３（ｊ））、トランジスタＭＳ１がオンする。これにより、ｎ行目の画素ＰＸのフォトダイオードＰＤにより生成された信号電荷に対応する信号（図１に示した画像信号ＯＵＴＳ）は、信号蓄積部１８の容量ＣＳに蓄積される。その後、制御信号φＴＳが高レベルから低レベルに変化し（図３（ｋ））、トランジスタＭＳ１がオフする。これにより、ｎ行目の画素ＰＸの画像信号ＯＵＴＳは、容量ＣＳに保持される。
　水平走査期間ＨＳＮ（ｎ）では、制御信号φＧＨが高レベルに順次変化する。例えば、水平走査回路２０は、出力対象の列に対応する制御信号φＧＨを高レベルに変化させたとき、他の列に対応する制御信号φＧＨを低レベルに変化させる。これにより、トランジスタＭＳ２、ＭＮ２が順次オンし、信号蓄積部１８の容量ＣＳ、ＣＮにそれぞれ保持された信号ＯＵＴＳ、ＯＵＴＮが順次出力される。
　なお、アクセス期間ＡＰ（ｎ）および水平走査期間ＨＳＮ（ｎ）では、制御信号φＲＳＴ（ｎ）、φＳＥＬ（ｎ）、φＴＸ（ｎ）以外の制御信号φＲＳＴ、φＳＥＬ、φＴＸは、高レベル、低レベルおよび低レベルにそれぞれ維持されている。
　一方、アクセス期間ＡＰ（ｎ＋１）における制御信号φＲＳＴ（ｎ＋１）、φＳＥＬ（ｎ＋１）、φＴＸ（ｎ＋１）は、アクセス期間ＡＰ（ｎ）における制御信号φＲＳＴ（ｎ）、φＳＥＬ（ｎ）、φＴＸ（ｎ）と同様に制御される。アクセス期間ＡＰ（ｎ＋１）および水平走査期間ＨＳＮ（ｎ＋１）では、制御信号φＲＳＴ（ｎ＋１）、φＳＥＬ（ｎ＋１）、φＴＸ（ｎ＋１）以外の制御信号φＲＳＴ、φＳＥＬ、φＴＸは、高レベル、低レベルおよび低レベルにそれぞれ維持されている。なお、アクセス期間ＡＰ（ｎ＋１）において、制御信号φＴＮ、φＴＳ、φＬＳＷ、φＣｌｉｐの動作はＡＰ（ｎ）の場合と共通する。
　以下、第１実施形態における固体撮像素子１１の作用効果を述べる。
　まず、説明の前提として、一般的なＣＭＯＳ型の固体撮像素子で高輝度光が入射したときにスミアが生じる原理を述べる。
　或る画素に高輝度光が入射すると、その画素の列に対応する垂直信号線の電位が低下する。これにより、電位が低下した垂直信号線の定電流源は非飽和領域で動作する。また、定電流源のＧＮＤラインでは電流値が低下し、定電流源のＧＮＤラインの配線抵抗ＩＲでの電圧降下量が小さくなる（ＩＲドロップの変動）。そして、他の列の垂直信号線には通常よりも大きな電流が流れる。つまり、高輝度光が入射した画素に対して水平方向に位置する画素では、画素内の増幅トランジスタのゲート－ソース間電圧が大きくなり、通常よりも低い電圧が出力されるので、画像としては明るくなってしまう。その結果、高輝度光が入射した画素の水平方向に筋状のノイズ（スミア）が生じる。
　ここで、本発明の比較例として、行選択トランジスタの出力側にクリップ回路を設けた場合も併せて説明する。上記の比較例の構成では、転送トランジスタがオンの期間中に行選択トランジスタがオフになると、垂直信号線とクリップ回路とが遮断される。そのため、上記の期間において、行選択トランジスタの入力側では垂直信号線の電圧がクリップされないので、画素に高輝度光が入射すると垂直信号線の電位がＧＮＤ付近まで低下してしまう。
　比較例の構成において、その後、行選択トランジスタがオフからオンになると、垂直信号線とクリップ回路とが接続されるので、垂直信号線の電圧はクリップ回路によるクリップ電圧まで戻る。しかし、比較例の場合には、行選択トランジスタがオンになるときにクリップ回路から瞬間的に突入電流が垂直信号線に流れる。また、垂直信号線に接続された定電流源も通常の電流値に戻る。
　そのため、上記の比較例の場合には、画素に高輝度光が入射したときには水平方向へのスミアが比較的生じやすいことが分かる。また、比較例の場合には、行選択トランジスタのオン／オフで垂直信号線の電圧が大きく変動し、カラムアンプの出力レベルが静定するまでの時間が長くかかる。例えば、比較例の構成で信号の高速読み出しを行う場合、上記のスミアがより発生しやすくなる。
　一方、第１実施形態の固体撮像素子１１では、転送トランジスタＴＸがオンの期間中に行選択トランジスタＭＬＳはオフとなり、垂直信号線２１とカラムアンプ１６との間が非導通となる。しかし、第１実施形態では、上記の期間において、画素ＰＸから行選択トランジスタＭＬＳの入力側までの垂直信号線２１の電圧は、クリップ部１５によって所定値にクリップされる。そのため、第１実施形態の固体撮像素子１１では、画素ＰＸに高輝度光が入射したときには、その画素ＰＸに接続されている垂直信号線２１の電圧はクリップされた電圧よりも低下しないので、水平方向へのスミアの発生を効果的に抑制できる。また、第１実施形態では、転送トランジスタＴＸがオンの期間中もクリップ部１５が有効に機能することから、行選択トランジスタＭＬＳがオフからオンになったときにカラムアンプ１６の出力レベルが静定するまでの時間も短くなる。よって、第１実施形態では、スミアの発生を抑制しつつ、信号の高速読み出しが比較的容易となる。
　＜第２実施形態の説明＞
　図４は、第２実施形態での固体撮像素子の概要を示している。第２実施形態の固体撮像素子は、第１実施形態の変形例であって、画素アレイ１２の両側（上下）に信号読み出しの回路をそれぞれ設けている。
　ここで、第２実施形態の固体撮像素子１１には、図１に示した行選択スイッチ部１４の代わりに、ラインセレクタ２３が設けられている。また、図４では、増幅部の後段にある要素（蓄積信号選択部１７、信号蓄積部１８、水平選択スイッチ部１９、水平走査回路２０）と、撮像素子制御回路２２との図示はいずれも省略している。なお、第２実施形態において、第１実施形態と共通の要素は同一の符号を付して重複説明を省略する。
　ラインセレクタ２３は、画素アレイ１２上で隣接する１対の奇数列と偶数列との画素信号を切り替えるスイッチである。このラインセレクタ２３は、画素アレイ１２における列方向Ｄ２の一端側（図中下側）および他端側（図中上側）にそれぞれ配置される。例えば、垂直信号線２１とカラムアンプ１６との間に設けられた各ラインセレクタ２３は、行選択スイッチＭＬＳ１と、行選択スイッチＭＬＳ２とを有している。例えば、行選択スイッチＭＬＳ１、ＭＳＬ２は、ｎＭＯＳトランジスタであり、ゲートで制御信号ＬＳＷ１、ＬＳＷ２をそれぞれ受けている。以下、行選択スイッチＭＬＳ１、ＭＬＳ２を行選択トランジスタＭＬＳ１、ＭＬＳ２とも称する。
　例えば、画素アレイ１２の下側に位置するラインセレクタ２３では、１対の行選択トランジスタＭＬＳ１、ＭＬＳ２のソースは、共通のカラムアンプ１６の入力に接続されている。そして、例えば、画素アレイ１２の下側に位置する行選択トランジスタＭＬＳ１、ＭＳＬ２のドレインは、奇数列の垂直信号線２１、偶数列の垂直信号線２１にそれぞれ接続されている。
　一方、例えば、画素アレイ１２の上側に位置するラインセレクタ２３では、１対の行選択トランジスタＭＬＳ１、ＭＬＳ２のソースは、共通のカラムアンプ１６の入力に接続されている。そして、例えば、画素アレイ１２の上側に位置する行選択トランジスタＭＬＳ１、ＭＳＬ２のドレインは、偶数列の垂直信号線２１、奇数列の垂直信号線２１にそれぞれ接続されている。
　なお、ラインセレクタ２３の行選択トランジスタＭＬＳ１、ＭＬＳ２は、垂直信号線２１とカラムアンプ１６との間の導通／非導通を切り換える接続スイッチとして機能する。
　本実施形態でのカラムアンプ１６は、画素アレイ１２の列方向Ｄ２の両側（図４の上側および下側）に配置されている。画素アレイ１２の下側に配置されたカラムアンプ１６は、画素アレイ１２の下側に位置するラインセレクタ２３から信号を受け、画素アレイ１２の上側に配置されたカラムアンプ１６は、画素アレイ１２の上側に位置するラインセレクタ２３から信号を受ける。また、画素アレイ１２の行方向Ｄ１において、カラムアンプ１６は、画素アレイ１２の２列毎に１つずつ設けられる。つまり、画素の２列分の幅に１つのカラムアンプ１６が配置されるため、多画素化により画素ピッチが縮小した場合でも、カラムアンプ１６のレイアウトスペースを確保できる。
　また、本実施形態では、クリップ部１５、蓄積信号選択部１７、信号蓄積部１８、水平選択スイッチ部１９、水平走査回路２０、定電流源ＩＳは、画素アレイ１２の上側および下側に分けてそれぞれ配置されている。クリップ部１５および定電流源ＩＳは、各々の垂直信号線２１に対して画素アレイ１２の上下に１つずつ設けられている。本実施形態では、クリップ部１５および定電流源ＩＳが画素アレイ１２の上下にそれぞれ配置されているため、画像の上下対称性を維持できる。なお、蓄積信号選択部１７、信号蓄積部１８、水平選択スイッチ部１９および水平走査回路２０の構成は、上述の第１実施形態と同様である。
　図５は、第２実施形態での固体撮像素子１１の動作例を示している。図５は、上述した図４に示した画素アレイ１２のｎ行目の各画素から画像信号ＯＵＴＳおよびノイズ信号ＯＵＴＮをそれぞれ読み出すときの固体撮像素子１１の動作を示している。なお、図５に示す動作は、制御信号ＬＳＷ（ＬＳＷ１、ＬＳＷ２）の動作を除いて、上述した図３に示す動作と同じである。
　ｎ行目の画素のアクセス期間ＡＰ（ｎ）に移る前では、リセット信号φＲＳＴ（ｎ）が高レベルに維持され（図５（ａ））、制御信号φＬＳＷ１が低レベルに維持される。また、アクセス期間ＡＰ（ｎ）に移る前に、制御信号φＬＳＷ２が高レベルから低レベルに変化し（図５（ａ１））、行選択トランジスタＭＬＳ２がオフする。
　アクセス期間ＡＰ（ｎ）では、制御信号φＬＳＷ１が低レベルから高レベルに変化し（図５（ｂ１））、制御信号φＴＮが低レベルから高レベルに変化する（図５（ｄ））。すなわち、行選択トランジスタＭＬＳ１およびトランジスタＭＮ１がオンする。これにより、ｎ行目の赤画素（Ｒ）のノイズ信号ＯＵＴＮは、画素アレイ１２の下側に配置された信号蓄積部１８の容量ＣＮに蓄積される。また、ｎ行目の緑画素（Ｇｒ）のノイズ信号ＯＵＴＮは、画素アレイ１２の上側に配置された信号蓄積部１８の容量ＣＮに蓄積される。
　そして、転送信号φＴＸ（ｎ）が低レベルから高レベルに変化したとき（図５（ｆ））、制御信号φＬＳＷ１が高レベルから低レベルに変化し（図５（ｈ））、行選択トランジスタＭＬＳ１がオフする。また、例えば、転送信号φＴＸ（ｎ）が高レベルから低レベルに変化したとき（図５（ｇ））、制御信号φＬＳＷ１が低レベルから高レベルに変化し（図５（ｉ））、行選択トランジスタＭＬＳ１がオンする。なお、アクセス期間ＡＰ（ｎ）および水平走査期間ＨＳＮ（ｎ）では、制御信号φＬＳＷ２は低レベルに維持される。すなわち、転送信号φＴＸ（ｎ）が高レベルの期間中、制御信号φＬＳＷ１、φＬＳＷ２は、低レベルに維持され、行選択トランジスタＭＬＳ１、ＭＬＳ２の両方がオフする。
　このように、本実施形態でも、転送信号φＴＸ（ｎ）が高レベルの期間では、垂直信号線２１とカラムアンプ１６との間は非導通である。したがって、本実施形態では、高レベルの転送信号ＴＸ（ｎ）のフィードスルーによる垂直信号線の電圧上昇がカラムアンプ１６に伝達されることを防止できる。また、転送信号φＴＸ（ｎ）が低レベルに戻った後では、行選択トランジスタＭＬＳ１がオンするため、垂直信号線２１とカラムアンプ１６との間は導通する。これにより、所望の電圧がカラムアンプ１６に入力される。
　例えば、ｎ行目の赤画素（Ｒ）のフォトダイオードＰＤにより生成された信号電荷に対応する信号は、画素アレイ１２の下側に配置されたカラムアンプ１６に行選択トランジスタＭＬＳ１を介して入力され、カラムアンプ１６により反転増幅される。また、例えば、ｎ行目の緑画素（Ｇｒ）のフォトダイオードＰＤにより生成された信号電荷に対応する信号は、画素アレイ１２の上側に配置されたカラムアンプ１６に行選択トランジスタＭＬＳ１を介して入力され、カラムアンプ１６により反転増幅される。
　転送信号φＴＸ（ｎ）が低レベルから高レベルに変化したとき、制御信号φＬＳＷ１が高レベルから低レベルに変化し（図５（ｈ））、行選択トランジスタＬＳＷ１がオフする。
　また、クリップ部１５により、垂直信号線２１の電圧が所定値より下がらないようにクリップされる。
　制御信号φＬＳＷ１が低レベルから高レベルに変化した後に、制御信号φＴＳが低レベルから高レベルに変化し（図５（ｊ））、蓄積信号選択部１７のトランジスタＭＳ１がオンする。これにより、ｎ行目の赤画素（Ｒ）の画像信号ＯＵＴＳは、画素アレイ１２の下側に配置された信号蓄積部１８の容量ＣＳに蓄積される。また、ｎ行目の緑画素（Ｇｒ）の画像信号ＯＵＴＳは、画素アレイ１２の上側に配置された信号蓄積部１８の容量ＣＳに蓄積される。
　水平走査期間ＨＳＮ（ｎ）では、ｎ行目の赤画素（Ｒ）の信号ＯＵＴＳ、ＯＵＴＮが、画素アレイ１２の下側に配置された信号蓄積部１８から水平選択スイッチ部１９を介して順次出力される。また、ｎ行目の緑画素（Ｇｒ）の信号ＯＵＴＳ、ＯＵＴＮが、画素アレイ１２の上側に配置された信号蓄積部１８から水平選択スイッチ部１９を介して順次出力される。なお、制御信号φＬＳＷ１は、ｎ＋１行目の画素のアクセス期間ＡＰ（ｎ＋１）に移る前に、高レベルから低レベルに変化する（図５（ａ２））。
　なお、アクセス期間ＡＰ（ｎ）および水平走査期間ＨＳＮ（ｎ）では、制御信号φＲＳＴ（ｎ）、φＳＥＬ（ｎ）、φＴＸ（ｎ）以外の制御信号φＲＳＴ、φＳＥＬ、φＴＸは、高レベル、低レベルおよび低レベルにそれぞれ維持されている。
　一方、アクセス期間ＡＰ（ｎ＋１）における制御信号φＲＳＴ（ｎ＋１）、φＳＥＬ（ｎ＋１）、φＴＸ（ｎ＋１）、φＬＳＷ２は、アクセス期間ＡＰ（ｎ）における制御信号φＲＳＴ（ｎ）、φＳＥＬ（ｎ）、φＴＸ（ｎ）、φＬＳＷ１と同様に制御される。アクセス期間ＡＰ（ｎ＋１）および水平走査期間ＨＳＮ（ｎ＋１）では、制御信号φＲＳＴ（ｎ＋１）、φＳＥＬ（ｎ＋１）、φＴＸ（ｎ＋１）以外の制御信号φＲＳＴ、φＳＥＬ、φＴＸは、高レベル、低レベルおよび低レベルにそれぞれ維持されている。アクセス期間ＡＰ（ｎ＋１）および水平走査期間ＨＳＮ（ｎ＋１）では、制御信号φＬＳＷ１は低レベルに維持されている。なお、アクセス期間ＡＰ（ｎ＋１）において、制御信号φＴＮ、φＴＳ、φＬＳＷ、φＣｌｉｐの動作はＡＰ（ｎ）の場合と共通する。
　すなわち、アクセス期間ＡＰ（ｎ＋１）では、制御信号φＬＳＷ２がアクセス期間ＡＰ（ｎ）の制御信号φＬＳＷ１と同様に制御される。そのため、水平走査期間ＨＳＮ（ｎ＋１）では、ｎ＋１行目の青画素（Ｂ）の信号ＯＵＴＳ、ＯＵＴＮが、画素アレイ１２の下側に配置された信号蓄積部１８から水平選択スイッチ部１９を介して順次出力される。また、水平走査期間ＨＳＮ（ｎ＋１）では、ｎ＋１行目の緑画素（Ｇｂ）の信号ＯＵＴＳ、ＯＵＴＮが、画素アレイ１２の上側に配置された信号蓄積部１８から水平選択スイッチ部１９を介して順次出力される。
　以上、第２実施形態の固体撮像素子１１では、少なくとも転送信号φＴＸが高レベルの期間中、制御信号ＬＳＷ１、ＬＳＷ２の両方が低レベルに維持されるとともに、垂直信号線２１の電圧は、クリップ部１５によって所定値よりも下がらないようにクリップされる。したがって、第２実施形態においても、上述した第１実施形態と同様の効果を得ることができる。
　なお、第２実施形態では、或る垂直信号線２１に着目すると、行選択トランジスタＭＬＳ１、ＭＬＳ２の制御により、奇数列の信号読み出しと偶数列の信号読み出しとを１行毎に切り換えることができる。これにより、例えば、緑画素（Ｇｒ、Ｇｂ）からの信号を、画素アレイ１２の上側に配置されたカラムアンプ１６を介して読み出すことができ、例えば、赤画素（Ｒ）および青画素（Ｂ）からの信号を、画素アレイ１２の下側に配置されたカラムアンプ１６を介して読み出すことができる。このため、本実施形態では、緑画素（Ｇｒ）と緑画素（Ｇｂ）との信号のレベル差を小さくすることができる。
　＜撮像装置の構成例＞
　図６は、撮像装置の一例である電子カメラの構成例を示す図である。
　電子カメラは、撮像光学系３１と、上記の第１実施形態または第２実施形態の固体撮像素子３２と、アナログフロントエンド回路３３（ＡＦＥ回路）と、画像処理部３４と、モニタ３５と、記録Ｉ／Ｆ３６と、制御部３７と、操作部３８とを有している。ここで、固体撮像素子３２、アナログフロントエンド回路３３、画像処理部３４、操作部３８はそれぞれ制御部３７と接続されている。
　撮像光学系３１は、例えばズームレンズやフォーカスレンズを含む複数のレンズで構成されている。なお、簡単のため、図６では撮像光学系３１を１枚のレンズで図示する。
　固体撮像素子３２は、撮像光学系３１を通過した光束による被写体の結像を撮像する。この撮像素子の出力はアナログフロントエンド回路３３に接続されている。
　電子カメラの撮影モードにおいて、固体撮像素子３２は、操作部３８の入力に応じて、不揮発性の記憶媒体（３９）への記録を伴う記録用静止画像や動画像を撮影する。また、固体撮像素子３２は、記録用静止画像の撮影待機時にも所定間隔ごとに観測用の画像（スルー画像）を連続的に撮影する。時系列に取得されたスルー画像のデータ（あるいは上記の動画像のデータ）は、モニタ３５での動画表示や制御部３７による各種の演算処理に使用される。なお、動画撮影時に、電子カメラはスルー画像を記録するようにしてもよい。
　アナログフロントエンド回路３３は、パイプライン式に入力される画像信号に対して、アナログ信号処理、Ａ／Ｄ変換処理を順次施す回路である。アナログフロントエンド回路３３の出力は画像処理部３４に接続される。
　画像処理部３４は、アナログフロントエンド回路３３から入力されるデジタルの画像信号に対して画像処理（色補間処理、階調変換処理、輪郭強調処理、ホワイトバランス調整など）を行う。なお、画像処理部３４には、モニタ３５および記録Ｉ／Ｆ３６が接続される。
　モニタ３５は、各種の画像を表示する表示デバイスである。例えば、モニタ３５は、制御部３７の制御により、撮影モード下でのスルー画像の動画表示（ビューファインダ表示）を行う。
　記録Ｉ／Ｆ３６は、不揮発性の記憶媒体３９を接続するためのコネクタを有している。そして、記録Ｉ／Ｆ３６は、コネクタに接続された記憶媒体３９に対してデータの書き込み／読み込みを実行する。上記の記憶媒体３９は、ハードディスクや、半導体メモリを内蔵したメモリカードなどで構成される。なお、図６では記憶媒体３９の一例としてメモリカードを図示する。
　制御部３７は、電子カメラの動作を統括的に制御するプロセッサである。操作部３８は、記録用静止画像の取得指示（例えばレリーズ釦の全押し操作）をユーザから受け付ける。
　上記の電子カメラは、上記の第１実施形態または第２実施形態の固体撮像素子３２を用いるので、例えば、静止画の連写撮影時や動画撮影時において、高輝度の被写体を撮影したときにスミアの発生を抑制できる。
　＜実施形態の補足事項＞
　（補足１）：第１実施形態では、画素アレイ１２の一端側から画像信号を読み出す例を説明した。しかし、第１実施形態において、画素アレイ１２の両端から画像信号を読み出すようにしてもよい。例えば、第１実施形態において、画素アレイ１２の列方向Ｄ２の両端側に、行選択スイッチ部１４、カラムアンプ１６、蓄積信号選択部１７、信号蓄積部１８、水平選択スイッチ部１９および水平走査回路２０をそれぞれ１組ずつ設けてもよい。この場合、例えば、奇数列の画像信号を画素アレイ１２の上側から読み出し、偶数列の画像信号を画素アレイ１２の下側から読み出すようにすればよい（なお、補足１の構成例の図示は省略する）。
　（補足２）：上記実施形態では、１画素が４つのトランジスタで構成される例を説明した。しかし、本発明の固体撮像素子は、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬを複数の画素間で共有するもの（例えば、２画素で５つのトランジスタを有する２．５Ｔｒ構成、または４画素で７つのトランジスタを有する１．７５Ｔｒ構成）であってもよい。
　図７は、画素ＰＸの変形例を示している。図７に示した画素ＰＸの構成は、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびフローティングディフュージョン領域ＦＤが、画素アレイ１２の列方向Ｄ２に隣接する２画素（ＰＸ１～ＰＸ２）で共用されている点を除いて、上述した図２の画素ＰＸと同様である。なお、図７に示す画素ＰＸについて、列方向Ｄ２に隣接する複数のフローティングディフュージョン領域ＦＤをスイッチで接続し、さらに列方向Ｄ２での加算読み出しを可能としてもよい（この場合の図示は省略する）。
　図８は、画素ＰＸの変形例を示している。図８に示した画素ＰＸの構成は、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびフローティングディフュージョン領域ＦＤが、画素アレイ１２の列方向Ｄ２に隣接する４画素（ＰＸ１～ＰＸ４）で共用されている点を除いて、上述した図２の画素ＰＸと同様である。
　（補足３）：上記実施形態では、撮像装置の一例として電子カメラの構成を説明した。しかし、本発明の撮像装置は、固体撮像素子と各種の信号処理回路とをオンチップで一体化したものであってもよい。
　（補足４）：上記実施形態において、固体撮像素子のカラーフィルタアレイはベイヤ配列に限定されることなく、他のカラーフィルタアレイ（例えば、マゼンタ、グリーン、シアンおよびイエローを用いる補色系カラーフィルタなど）であってもよい。
　（補足５）：上記実施形態において、固体撮像素子は水平走査回路でＯＵＴＳ，ＯＵＴＮをアナログ信号のまま出力する構成を説明した。しかし、本発明の固体撮像素子は、カラムアンプ１６のそれぞれにＡＤ変換器を配置したカラムＡＤＣ方式として、デジタル出力としてもよい。その場合は、撮像装置において、アナログフロントエンドＡＦＥ３３の代わりに、デジタルフロントエンドＤＦＥを配置すればよい。
　（補足６）：第２実施形態では、ラインセレクタ２３を１行毎に切り換えて、必ずＧｒとＧｂが片方（例えば上側）のカラムアンプ１６を介して出力される構成を説明した。しかし、ラインセレクトの接続方向を固定して、例えばＲとＧｂが下側、ＧｒとＢが上側のカラムアンプを介して出力される構成としてもよい。
　以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲が、その精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図する。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物によることも可能である。
１１…固体撮像素子、１２…画素アレイ、１３…垂直走査回路、１４…行選択スイッチ部、１５…クリップ部、１６…カラムアンプ、１７…蓄積信号選択部、１８…信号蓄積部、１９…水平選択スイッチ部、２０…水平走査回路、２１…垂直信号線、２２…撮像素子制御回路、２３…ラインセレクタ、３１…撮像光学系、３２…固体撮像素子、３３…アナログフロントエンド回路、３４…画像処理部、３５…モニタ、３６…記録Ｉ／Ｆ、３７…制御部、３８…操作部、３９…記憶媒体、ＰＸ…画素、ＩＳ…定電流源
 
 

Claims (11)

  1. 　入射光を電荷に変換する光電変換部と、前記光電変換部により変換された電荷をフローティングディフュージョン領域へ転送する転送部と、前記フローティングディフュージョン領域に転送された電荷に応じた画素信号を信号線へ出力する出力部と、を有する画素と、
    　前記信号線に接続され、前記信号線の電圧が所定値以下とならないように制限する電圧制限部と、
    　前記信号線を介して前記画素信号が入力される信号処理部と、
    　前記信号線において前記電圧制限部と前記信号処理部との間に配置され、前記転送部が前記光電変換部により変換された電荷を前記フローティングディフュージョン領域へ転送する期間に前記電圧制限部と前記信号処理部との間を非導通にさせる制御部と、
    を備える固体撮像素子。
  2. 　請求項１に記載の固体撮像素子において、
    　前記信号処理部は、演算増幅器を含むことを特徴とする固体撮像素子。
  3. 　請求項１または請求項２に記載の固体撮像素子において、
    　前記電圧制限部は、前記転送部が前記光電変換部で変換された電荷を前記フローティングディフュージョン領域へ転送する期間における前記信号線の電圧が所定値以下とならないように制限することを特徴とする固体撮像素子。
  4. 　請求項１から請求項３のいずれか１項に記載の固体撮像素子において、
    　前記制御部は、前記転送部が前記光電変換部で変換された電荷を前記フローティングディフュージョン領域へ転送する期間の後に前記電圧制限部と前記信号処理部との間を導通させることを特徴とする固体撮像素子。
  5. 　入射光を電荷に変換する第１光電変換部と、前記第１光電変換部で変換された電荷を第１フローティングディフュージョン領域へ転送する第１転送部と、前記第１フローティングディフュージョン領域に転送された電荷に応じた第１画素信号を第１信号線へ出力する第１出力部と、を有する第１画素と、
    　入射光を電荷に変換する第２光電変換部と、前記第２光電変換部で変換された電荷を第２フローティングディフュージョン領域へ転送する第２転送部と、前記第２フローティングディフュージョン領域に転送された電荷に応じた第２画素信号を第２信号線へ出力する第２出力部と、を有する第２画素と、
    　前記第１信号線に接続され、前記第１信号線の電圧が所定値以下とならないように制限する第１電圧制限部と、
    　前記第２信号線に接続され、前記第２信号線の電圧が所定値以下とならないように制限する第２電圧制限部と、
    　前記第１信号線を介して前記第１画素信号が入力されるとともに、前記第２信号線を介して前記第２画素信号が入力される信号処理部と、
    　前記第１電圧制限部と前記信号処理部との間に配置され、前記第１転送部が前記第１光電変換部により変換された電荷を前記第１フローティングディフュージョン領域へ転送する第１転送期間に前記第１電圧制限部と前記信号処理部との間を非導通にさせ、かつ前記第２電圧制限部と前記信号処理部との間に配置され、前記第２転送部が前記第２光電変換部により変換された電荷を前記第２フローティングディフュージョン領域へ転送する第２転送期間に前記第２電圧制限部と前記信号処理部との間を非導通にさせる制御部と、
    を備える固体撮像素子。
  6. 　請求項５に記載の固体撮像素子において、
    　前記信号処理部は、演算増幅器を含むことを特徴とする固体撮像素子。
  7. 　請求項５または請求項６に記載の固体撮像素子において、
    　前記第１電圧制限部は、前記第１転送期間における前記第１信号線の電圧が所定値以下とならないように制限し、
    　前記第２電圧制限部は、前記第２転送期間における前記第２信号線の電圧が所定値以下とならないように制限することを特徴とする固体撮像素子。
  8. 　請求項５から請求項７のいずれか１項に記載の固体撮像素子において、
    　前記制御部は、前記第１転送期間の後に前記第１電圧制限部と前記信号処理部との間を導通させ、かつ前記第２転送期間の後に前記第２電圧制限部と前記信号処理部との間を導通させることを特徴とする固体撮像素子。
  9. 　請求項５から請求項８のいずれか１項に記載の固体撮像素子において、
    　前記第１画素及び前記第２画素は、それぞれ同一の分光感度を有するフィルタを更に含むことを特徴とする固体撮像素子。
  10. 　請求項５から請求項８のいずれか１項に記載の固体撮像素子において、
    　前記第１フローティングディフュージョン領域と前記第２フローティングディフュージョン領域とは電気的に接続されていることを特徴とする固体撮像素子。
  11. 　請求項１から請求項１０のいずれか１項に記載の固体撮像素子を備えることを特徴とする撮像装置。
     
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