[go: up one dir, main page]

WO2013065529A1 - 薄膜トランジスタアレイ基板及び液晶表示装置 - Google Patents

薄膜トランジスタアレイ基板及び液晶表示装置 Download PDF

Info

Publication number
WO2013065529A1
WO2013065529A1 PCT/JP2012/077394 JP2012077394W WO2013065529A1 WO 2013065529 A1 WO2013065529 A1 WO 2013065529A1 JP 2012077394 W JP2012077394 W JP 2012077394W WO 2013065529 A1 WO2013065529 A1 WO 2013065529A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
thin film
film transistor
bus line
array substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2012/077394
Other languages
English (en)
French (fr)
Inventor
裕一 居山
孝兼 吉岡
津田　和彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to CN201280053786.2A priority Critical patent/CN104024933B/zh
Priority to US14/351,998 priority patent/US9165948B2/en
Priority to JP2013541713A priority patent/JP5764665B2/ja
Publication of WO2013065529A1 publication Critical patent/WO2013065529A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134372—Electrodes characterised by their geometrical arrangement for fringe field switching [FFS] where the common electrode is not patterned
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line

Definitions

  • the present invention relates to a thin film transistor array substrate and a liquid crystal display device. More specifically, the present invention relates to a thin film transistor array substrate and a liquid crystal display device used for a liquid crystal display device including liquid crystal molecules that are aligned in a direction perpendicular to the main surface of the substrate when no voltage is applied.
  • a thin film transistor array substrate can be controlled to display and non-display by electrically controlling a display device and the like.
  • the thin film transistor array substrate is generally used widely as a substrate for sandwiching liquid crystals. ing.
  • it is indispensable for daily life and business, such as personal computers, televisions, car-mounted devices such as car navigation, displays of portable information terminals such as mobile phones, display devices capable of stereoscopic display, etc. It has become.
  • a thin film transistor array substrate for liquid crystal display devices of various modes related to electrode arrangement for changing the optical characteristics of the liquid crystal layer has been studied.
  • VA vertical alignment
  • IPS In-plane switching
  • FFS fringe field switching
  • an FFS driving type liquid crystal display device a thin film transistor type liquid crystal display having high-speed response and a wide viewing angle, a first substrate having a first common electrode layer, a pixel electrode layer, and a second common A second substrate having both electrode layers, a liquid crystal sandwiched between the first substrate and the second substrate, high-speed response to a high input data transfer rate, and a wide field of view for a viewer An electric field is generated between the first common electrode layer on the first substrate and both the pixel electrode layer and the second common electrode layer on the second substrate to provide a corner.
  • a display including the means is disclosed (for example, refer to Patent Document 1).
  • a liquid crystal device for applying a lateral electric field by a plurality of electrodes a liquid crystal device in which a liquid crystal layer made of a liquid crystal having a positive dielectric anisotropy is sandwiched between a pair of substrates arranged opposite to each other, The first substrate and the second substrate constituting the substrate are opposed to each other with the liquid crystal layer sandwiched therebetween, and an electrode for applying a vertical electric field to the liquid crystal layer is provided.
  • a liquid crystal device provided with a plurality of electrodes for applying a lateral electric field to the liquid crystal layer is disclosed (for example, see Patent Document 2).
  • the upper layer slit in the lower substrate is raised (while the display state changes from the dark state [black display] to the bright state [white display]). Due to the fringe electric field (FFS drive) generated between the electrode and the lower planar electrode, the fall (while the display state changes from the bright state [white display] to the dark state [black display]) is generated by the potential difference between the substrates.
  • FFS drive fringe electric field
  • the liquid crystal molecules can be rotated by the electric field to achieve high-speed response.
  • Patent Document 2 describes that a response speed is improved by using comb driving in a liquid crystal display device having a three-layer electrode structure. It should be noted that the vertical alignment type liquid crystal display device, which is a method that is advantageous for obtaining a wide viewing angle, high contrast characteristics, etc., is only described about a twisted nematic (TN) mode liquid crystal device. None is disclosed.
  • TN twisted nematic
  • the rise is a lateral electric field between upper layer comb-teeth electrodes (or an upper layer electrode and a lower layer electrode).
  • a fringe electric field by fringe driving) and a fall can be caused by a vertical electric field generated by a potential difference between the substrates, and the rise and fall of the liquid crystal molecules can be rotated by the electric field to achieve a high-speed response.
  • the upper layer electrode can generate a transverse electric field like a pair of comb-tooth electrodes. The rate can be improved.
  • the drain electrode is electrically connected (connected) to the electrode (ITO), but the aperture ratio decreases depending on the connection method.
  • the connection cannot be made well due to the positional relationship between the shape of the electrode and the TFT.
  • the electrode structure of the thin film transistor array substrate In the liquid crystal device having the vertical alignment type three-layer electrode as described above, the electrode structure of the thin film transistor array substrate, the relationship between the electrode structure and the transmittance, etc. as appropriate are described in the above-mentioned prior art documents.
  • the invention described in the patent literature has room for further improvement.
  • the driving method is not particularly mentioned in the above-mentioned patent documents as prior art documents, and Japanese Patent Application Nos. 2011-142346 and 2011-142351, and the ITO and the drain electrode are electrically connected. However, there is no description about the problem and its solution.
  • the present invention has been made in view of the above situation, and a thin film transistor array substrate having a large aperture ratio that can be suitably applied to a liquid crystal display device having a three-layer electrode structure capable of achieving high-speed response and high transmittance, and a liquid crystal including the same
  • the object is to provide a display device.
  • the present inventors have studied to achieve both high-speed response and high transmittance in a vertical alignment type liquid crystal display panel and liquid crystal display device, and a liquid crystal that controls alignment of liquid crystal molecules by an electric field at both rising and falling. Attention was focused on a thin film transistor array substrate used in a display device.
  • an electrode of the thin film transistor array substrate includes a first electrode (a pair of comb electrodes) and a second electrode (planar electrode), and the pair of comb teeth
  • One of the electrodes includes a linear portion along the source bus line
  • the other of the pair of comb electrodes includes a linear portion along the gate bus line, and the line along the source bus line
  • the ridge portion is provided laterally with respect to the linear portion along the gate bus line and is in contact with the drain electrode of the thin film transistor element at a position overlapping the gate bus line.
  • such a thin film transistor array substrate has a thin film transistor array substrate sandwiching a liquid crystal layer and a counter substrate having electrodes, and the rising is a lateral electric field between upper layer comb-teeth electrodes (or upper layer electrode and lower layer electrode). (Fringing electric field due to fringe driving with electrode) and falling are found to be particularly suitable for a liquid crystal display device that generates a vertical electric field due to the potential difference between the substrates, thereby rotating the liquid crystal molecules by the electric field at both rising and falling.
  • the inventors have found that a high-speed response can be achieved, and have conceived that the above-mentioned problems can be solved brilliantly, and have reached the present invention.
  • the present invention it is possible to achieve high-speed response and high transmittance in a liquid crystal display device having a vertical alignment type three-layer electrode structure by devising the arrangement of pixel electrodes and the like of the thin film transistor array substrate in this way. This is different from the invention described in the prior art document in this respect. More specifically, the field sequential drive type liquid crystal display device and the response speed problem are particularly noticeable in a low temperature environment. In the present invention, this can be solved and the transmittance can be improved. .
  • the present invention is a thin film transistor array substrate having a thin film transistor element, a gate bus line, and a source bus line
  • the thin film transistor array substrate having an electrode
  • the electrode includes a first electrode and a second electrode.
  • the first electrode includes a linear portion along the source bus line
  • the first electrode includes a linear portion along the gate bus line, and the linear portion along the source bus line. At least one of them is disposed laterally with respect to the linear portion along the gate bus line when the main surface of the substrate is viewed in plan, and is connected to the drain electrode of the thin film transistor element at a position overlapping the gate bus line.
  • the second electrode is a thin film transistor array substrate which is a planar electrode.
  • a linear portion along the source bus line in the first electrode (preferably one of a pair of comb electrodes as described later) It means passing over the extension of the linear portion along the gate bus line in the other of the comb-tooth electrodes.
  • the linear portion along the source bus line is disposed so as to extend from one side separated from the linear portion along the gate bus line and its extension line to the other side.
  • the linear portion along the source bus line is connected to the drain electrode of the thin film transistor element at a position appropriately overlapping with the gate bus line, and the aperture ratio is not lowered at the connection location (contact portion). can do.
  • the linear portion along the gate bus line does not have to be provided in a vertical direction with respect to the linear portion along the gate bus line as long as the effect of the present invention is achieved. However, it is preferable that it is arranged in a substantially vertical direction.
  • the first electrode is a pair of comb electrodes, and one of the pair of comb electrodes includes a linear portion along the source bus line, and the other of the pair of comb electrodes is a gate.
  • a linear portion extending along the bus line, and at least one of the linear portions extending along the source bus line is a linear portion extending along the gate bus line when the substrate main surface is viewed in plan view
  • the thin film transistor element is preferably connected to the drain electrode of the thin film transistor element at a position overlapping with the gate bus line.
  • the linear portion along the source bus line is preferably longer than the linear portion along the gate bus line when the substrate main surface is viewed in plan.
  • the length of the linear portion along the source bus line is 1.05 to 1.5 times the length of the linear portion along the gate bus line when the substrate main surface is viewed in plan. It can be tripled.
  • the thin film transistor at a position where the linear portion along the source bus line more appropriately overlaps the gate bus line. It can be connected to the drain electrode of the element.
  • the source bus line preferably includes at least two source bus lines capable of simultaneously driving at least two pixels along the source bus line. More preferably, the two pixels are adjacent to each other along the source bus line. Thus, for example, by using double source driving, in a large-sized liquid crystal display panel, the signal writing time to the pixel becomes sufficiently long, and the pixel can be sufficiently charged.
  • the source bus line includes two source bus lines that can simultaneously drive two adjacent pixels along the source bus line. Further, as long as the above effect can be exhibited, all the source lines in the thin film transistor array substrate may not be used to drive at least two adjacent pixels simultaneously.
  • the first electrode is disposed for each pixel, and the linear portion along the gate bus line passes through the center of the pixel and is disposed at each of two adjacent pixels along the source bus line.
  • the electrodes preferably have structures that are inverted with each other when the main surface of the substrate is viewed in plan.
  • the inverted structure refers to an electrode structure that is substantially the same as the electrode structure when the pixel is rotated 180 °.
  • the first electrode is sequentially moved along the source bus line in this way. With the inverted structure, the linear portion along the source bus line can be connected to the drain electrode of the thin film transistor element at a position overlapping the gate bus line.
  • the thin film transistor array substrate has at least four source bus lines that overlap with one pixel (picture element), and each of the two source bus lines that enter the one from the outside of the pixel has the pair of comb teeth. It is preferably electrically connected to one of the electrodes or electrically connected to the other of the pair of comb electrodes.
  • each of the two source bus lines that enter the one from the outside of the pixel has the pair of comb teeth. It is preferably electrically connected to one of the electrodes or electrically connected to the other of the pair of comb electrodes.
  • the lower layer electrode may be driven by being connected along the source bus line or the gate bus line without the TFT for each pixel, the number of source bus lines is at least four. In the case where the lower layer electrode is driven by a TFT for each pixel, normally, six source bus lines overlap with one pixel (picture element).
  • the thin film transistor array substrate has at least four source bus lines that overlap with one pixel, and two source bus lines that enter one from the outside of the pixel are linear lines outside the pair of comb electrodes. It is preferable to be connected to the part. It is particularly preferable that two source bus lines that enter one line from the outside of the pixel are connected to the outermost linear portions of the pair of comb electrodes.
  • the term “outside” means, for example, a position closer to the outside in the pixel in the longitudinal direction of the gate bus line. All the TFTs and the pixel electrodes can be suitably connected by connecting the source bus lines that enter one line in this way.
  • the planar electrodes are preferably connected in common between pixels in the source bus line direction or between pixels in the gate bus line direction. Thereby, for example, one TFT per pixel can be reduced, and as a result, the aperture ratio can be increased.
  • the thin film transistor element preferably includes an oxide semiconductor.
  • the first electrode is preferably an electrode for generating a lateral electric field.
  • the horizontal electric field is an electric field in the horizontal direction with respect to the main surface of the substrate, and the liquid crystal display panel of the present invention is usually for white display by generating the electric field in the horizontal direction. That is, the lateral electric field may be an electric field including a horizontal component such as a fringe electric field generated between the upper layer electrode and the lower layer electrode of the substrate, but a pair of comb electrodes (preferably provided in the same layer). A transverse electric field generated between a pair of comb electrodes) is preferable.
  • the first electrode is preferably a pair of comb electrodes.
  • the pair of comb electrodes may be anything as long as it can be said that the two comb electrodes face each other when the substrate main surface is viewed in plan. Since a pair of comb electrodes can generate a lateral electric field between the comb electrodes, when the liquid crystal layer includes liquid crystal molecules having positive dielectric anisotropy, the response performance and transmission at the time of rising When the liquid crystal layer includes liquid crystal molecules having negative dielectric anisotropy, the liquid crystal molecules can be rotated by a lateral electric field at the time of falling to achieve a high-speed response.
  • the electrodes of the first substrate and the second substrate may be any electrode as long as it can provide a potential difference between the substrates, whereby the liquid crystal layer has liquid crystal molecules having positive dielectric anisotropy.
  • a vertical electric field is generated by the potential difference between the substrates at the time of falling when including and when the liquid crystal layer includes liquid crystal molecules having negative dielectric anisotropy, and the liquid crystal molecules are rotated by the electric field and rotated at high speed. Can be responsive.
  • the pair of comb electrodes may be provided in the same layer, and the pair of comb electrodes may be provided in different layers as long as the effects of the present invention can be exhibited.
  • the electrodes are preferably provided in the same layer.
  • a pair of comb electrodes is provided in the same layer when each comb electrode has a common member (for example, an insulating layer, a liquid crystal layer side and / or a side opposite to the liquid crystal layer side). A liquid crystal layer, etc.).
  • the comb-tooth portions are respectively along when the main surface of the substrate is viewed in plan.
  • the comb-tooth portions of the pair of comb-tooth electrodes are substantially parallel, in other words, each of the pair of comb-tooth electrodes has a plurality of substantially parallel slits.
  • the pair of comb electrodes can have different potentials at a threshold voltage or higher.
  • it means a voltage value that gives a transmittance of 5% when the transmittance in the bright state is set to 100%.
  • the potential different from the threshold voltage can be any voltage as long as it can realize a driving operation with a potential different from the threshold voltage. This makes it possible to suitably control the electric field applied to the liquid crystal layer. Become.
  • a preferable upper limit value of the different potential is, for example, 20V.
  • one of the pair of comb electrodes is driven by one TFT and the other comb electrode is driven by another TFT.
  • a pair of comb electrodes can be set to different potentials by conducting with the lower electrode of the other comb electrode.
  • the width of the comb tooth portion in the pair of comb electrodes is preferably 2 ⁇ m or more, for example.
  • the width between the comb tooth portions (also referred to as a space in the present specification) is preferably 2 ⁇ m to 7 ⁇ m, for example.
  • the planar electrode included in the thin film transistor array substrate of the present invention includes a form of being electrically connected in a plurality of pixels in this specification.
  • the planar electrode of the thin film transistor array substrate all the pixels Among them, a form that is electrically connected, a form that is electrically connected along the pixel line, and the like are preferable.
  • the electrodes on the liquid crystal layer side of the thin film transistor array substrate are a pair of comb electrodes (or slit electrodes), and the electrode on the opposite side of the liquid crystal layer side of the thin film transistor array substrate (lower layer electrode) is a planar electrode.
  • the form is particularly preferred.
  • a planar electrode can be provided under the pair of comb-tooth electrodes (or slit electrodes) of the thin film transistor array substrate via an insulating layer.
  • planar electrodes of the thin film transistor array substrate are preferably electrically connected along pixel lines, but may be independent for each pixel.
  • the planar electrode which is the lower layer electrode when one of the pair of comb-shaped electrodes is electrically connected to the planar electrode which is the lower layer electrode, when the planar electrode is electrically connected along the pixel line, the comb-shaped electrode also It is a form that is electrically connected along the pixel line, and this form is also one of the preferred forms of the present invention.
  • the planar electrode of the thin film transistor array substrate of the present invention preferably has a planar shape at least where it overlaps with the electrode of the thin film transistor array substrate when the main surface of the substrate is viewed in plan.
  • the term “electrically connected along the pixel line” may be used as long as it is electrically connected across a plurality of pixels along at least one of the vertical and horizontal arrays of pixels.
  • the electrodes it is not necessary for the electrodes to be electrically connected to all the pixel lines, and any electrode can be used as long as it can be said to be substantially electrically connected along the pixel lines in the liquid crystal display panel.
  • the planar electrode is preferably formed through a pair of comb electrodes and an electric resistance layer.
  • the electrical resistance layer is preferably an insulating layer.
  • the insulating layer may be an insulating layer in the technical field of the present invention.
  • the planar electrodes are electrically connected within the same pixel column.
  • the same pixel column is a pixel column arranged along a gate bus line in the active matrix substrate when the main surface of the substrate is viewed in plan.
  • the planar electrodes of the first substrate and / or the planar electrodes of the second substrate are electrically connected in the same pixel column, so that, for example, every pixel corresponding to an even number of gate bus lines is odd.
  • a voltage can be applied to the electrode so that the potential change is reversed, and a vertical electric field can be suitably generated to achieve high-speed response.
  • the planar electrode of the thin film transistor array substrate may be a surface electrode in the technical field of the present invention, and may have an alignment regulating structure such as a rib or a slit in a partial region thereof, May have the alignment regulating structure at the center portion of the pixel when viewed in plan, but those having substantially no alignment regulating structure are suitable.
  • the potential change can be reversed by applying to the lower layer electrode (planar electrode of the thin film transistor array substrate) commonly connected to the even lines and the odd lines.
  • the potential of the electrode held at a constant voltage may be an intermediate potential.
  • the potential of the electrode held at the constant voltage is considered to be 0 V, the polarity of the voltage applied to the lower layer electrode for each bus line is reversed. It can be said that it is done.
  • the thin film transistor array substrate included in the liquid crystal display panel of the present invention is one of a pair of substrates for sandwiching a liquid crystal layer.
  • an insulating substrate such as glass or resin is used as a base, and wiring, electrodes, and colors are formed on the insulating substrate. It is formed by making a filter or the like.
  • At least one of the pair of comb electrodes is a pixel electrode, and the thin film transistor array substrate of the present invention is an active matrix substrate.
  • the present invention is also a liquid crystal display device including the thin film transistor array substrate of the present invention.
  • the preferred form of the thin film transistor array substrate in the liquid crystal display device of the present invention is the same as the preferred form of the liquid crystal display panel of the present invention described above.
  • the liquid crystal display panel of the present invention usually includes the thin film transistor array substrate of the present invention, a counter substrate, and a liquid crystal layer sandwiched between both substrates.
  • the counter substrate preferably has an electrode.
  • the electrode is more preferably a planar electrode.
  • the planar electrode of the counter substrate may be any surface shape in the technical field of the present invention, and may have an alignment regulating structure such as a rib or a slit in a partial region, or the substrate main surface may be planar. When viewed, the alignment regulating structure may be provided at the center of the pixel, but those having substantially no orientation regulating structure are suitable.
  • the liquid crystal layer usually contains a horizontal component with respect to the main surface of the substrate at a threshold voltage or higher due to an electric field generated between the electrode of the thin film transistor array substrate of the present invention or the thin film transistor array substrate of the present invention and the counter substrate.
  • the orientation in the horizontal direction may be anything that can be said to be oriented in the horizontal direction in the technical field of the present invention due to, for example, an electric field generated between a pair of comb electrodes. Thereby, the transmittance can be further improved.
  • the liquid crystal molecules contained in the liquid crystal layer are preferably substantially composed of liquid crystal molecules that are aligned at a threshold voltage or higher in the horizontal direction with respect to the main surface of the substrate.
  • the liquid crystal layer preferably includes liquid crystal molecules (positive liquid crystal molecules) having positive dielectric anisotropy.
  • the liquid crystal molecules having positive dielectric anisotropy are aligned in a certain direction when an electric field is applied, and the alignment control is easy, and a faster response can be achieved.
  • the liquid crystal layer preferably also includes liquid crystal molecules having negative dielectric anisotropy (negative liquid crystal molecules). Thereby, the transmittance can be further improved. That is, it is preferable that the liquid crystal molecules are substantially composed of liquid crystal molecules having positive dielectric anisotropy from the viewpoint of high-speed response, and the liquid crystal molecules are negative from the viewpoint of transmittance. It can be said that it is preferable to be substantially composed of liquid crystal molecules having a dielectric anisotropy of
  • the thin film transistor array substrate and the counter substrate usually have an alignment film on at least one liquid crystal layer side.
  • the alignment film is preferably a vertical alignment film.
  • the alignment film include alignment films formed from organic materials and inorganic materials, and photo-alignment films formed from photoactive materials.
  • the alignment film may be an alignment film that has not been subjected to an alignment process such as a rubbing process.
  • the thin film transistor array substrate and the counter substrate preferably have a polarizing plate on the side opposite to at least one liquid crystal layer side.
  • the polarizing plate is preferably a circular polarizing plate. With such a configuration, the transmittance improvement effect can be further exhibited.
  • the polarizing plate is also preferably a linear polarizing plate. With such a configuration, the viewing angle characteristics can be improved.
  • the liquid crystal display device of the present invention usually generates a potential difference between at least an electrode of the thin film transistor array substrate and an electrode of the counter substrate when a vertical electric field is generated.
  • a preferred form is a form in which a higher potential difference is generated between the electrodes of the thin film transistor array substrate and the electrodes of the counter substrate than between electrodes (for example, a pair of comb electrodes) of the thin film transistor array substrate.
  • a potential difference is usually generated at least between electrodes (for example, a pair of comb electrodes) included in the thin film transistor array substrate. For example, a higher potential difference can be generated between the electrodes of the thin film transistor array substrate than between the electrodes of the thin film transistor array substrate and the electrodes of the counter substrate. In the case of performing low gradation display, a mode in which a lower potential difference is generated between the electrodes of the thin film transistor array substrate than between the electrodes of the thin film transistor array substrate and the electrodes of the counter substrate may be employed.
  • the counter substrate provided in the liquid crystal display device of the present invention is one of a pair of substrates for sandwiching a liquid crystal layer. For example, an insulating substrate such as glass or resin is used as a base, and wiring, electrodes, and color filters are formed on the insulating substrate. It is formed by making etc.
  • the liquid crystal display device of the present invention may be any of a transmissive type, a reflective type, and a transflective type.
  • examples of the liquid crystal display device of the present invention include in-vehicle devices such as personal computers, televisions, and car navigation systems, displays for portable information terminals such as mobile phones, and in particular, in-vehicle devices such as car navigation systems. It is preferable to be applied to equipment used in a low temperature environment such as.
  • the planar electrodes are preferably electrically connected along the pixel line.
  • the planar electrode may be composed of a transparent conductor and a metal conductor that is electrically connected to the transparent conductor.
  • At least one of the pair of comb-tooth electrodes can be electrically connected to the planar electrode.
  • the electrode is electrically connected along the pixel line, in other words, the electrode is electrically connected at least for each identical pixel line. May be connected for every one pixel line, or may be connected for every n pixel lines (each n lines), both of which are preferable. Note that n is an integer of 2 or more.
  • the electrode is connected to each of a plurality (n) of pixel lines as long as the electrodes corresponding to the plurality of pixel lines are electrically connected. For example, the electrodes are odd-numbered. A form of electrical connection for every pixel line and every even-numbered pixel line is also included.
  • the plurality of lines are usually reversed at the same time.
  • the configuration of the thin film transistor array substrate and the liquid crystal display device of the present invention is not particularly limited by other components as long as such components are formed as essential, and the thin film transistor array substrate and the liquid crystal display are not limited. Other configurations normally used in the apparatus can be applied as appropriate.
  • the thin film transistor array substrate and the liquid crystal display device of the present invention can be suitably applied to a liquid crystal display device having a three-layer electrode structure that can achieve high-speed response and high transmittance, and can have a large aperture ratio.
  • FIG. 4 is a schematic plan view of a pixel of the thin film transistor array substrate according to Embodiment 1.
  • FIG. 7 is a schematic plan view of a pixel of a thin film transistor array substrate according to a modification of Embodiment 1.
  • FIG. 6 is a schematic plan view of a pixel of a thin film transistor array substrate according to Embodiment 2.
  • FIG. It is a figure which shows arrangement
  • 6 is a schematic plan view of a pixel of a thin film transistor array substrate according to Embodiment 3.
  • FIG. It is a cross-sectional schematic diagram which shows an example of the liquid crystal display device of this embodiment. It is a plane schematic diagram around the active drive element used in the present embodiment. It is a cross-sectional schematic diagram of the active drive element periphery used for this embodiment.
  • 6 is a schematic diagram of a pixel plane of a thin film transistor array substrate according to Comparative Example 1.
  • FIG. 1 Comparative Example 1.
  • FIG. 10 is a schematic plan view of a pixel of a thin film transistor array substrate according to Comparative Example 2.
  • FIG. 10 is a schematic plan view of a pixel of a thin film transistor array substrate according to Comparative Example 3.
  • FIG. 10 is a schematic plan view of a pixel of a thin film transistor array substrate according to a modification of Comparative Example 3.
  • a pixel may be a picture element (sub-pixel) unless otherwise specified.
  • the planar electrode is a planar electrode in the technical field of the present invention, for example, dot-shaped ribs and / or slits may be formed, but the planar electrode substantially has an alignment regulating structure. What is not preferred is preferred.
  • an electrode on the display surface side is also referred to as an upper layer electrode, and an electrode on the opposite side to the display surface is also referred to as a lower layer electrode.
  • the thin film transistor array substrate of this embodiment is also referred to as a TFT substrate because it includes a thin film transistor element (TFT).
  • TFT thin film transistor element
  • the TFT is turned on at least one electrode (pixel electrode) of the pair of comb-teeth electrodes at both rising (horizontal electric field application) and falling (vertical electric field application). A voltage is applied.
  • the member and part which exhibit the same function are attached
  • (i) shows the potential of one of the comb-shaped electrodes on the upper layer of the lower substrate, and (ii) shows the other potential of the comb-shaped electrode on the upper layer of the lower substrate.
  • (Iii) shows the potential of the planar electrode on the lower layer of the lower substrate, and (iv) shows the potential of the planar electrode on the upper substrate.
  • the member and part which exhibit the same function are attached
  • ITO Indium Tin Oxide; indium tin oxide
  • IZO Indium Zinc Oxide; indium zinc oxide
  • FIG. 1 is a schematic cross-sectional view of the liquid crystal display device according to this embodiment when a lateral electric field is generated.
  • FIG. 2 is a schematic cross-sectional view of the liquid crystal display device according to this embodiment when a vertical electric field is generated. 1 and 2, the dotted line indicates the direction of the generated electric field.
  • the liquid crystal display panel according to Embodiment 1 has a vertical alignment type three-layer electrode structure using liquid crystal molecules 31 that are liquid crystals having positive dielectric anisotropy (positive liquid crystal) (here, the second layer is positioned in the second layer).
  • the upper layer electrode of the lower substrate has a pair of comb-tooth electrodes (also referred to as a first electrode in the present specification). As shown in FIG. 1, the rise is caused by a lateral electric field generated by a potential difference of 7 V between a pair of comb electrodes 16 (for example, a comb electrode 17 having a potential of 7 V and a comb electrode 19 having a potential of 14 V). Rotate the liquid crystal molecules. At this time, there is substantially no potential difference between the substrates (the lower electrode having a potential of 10.5 V [also referred to as a second electrode in this specification) 13 and the counter electrode 23 having a potential of 7 V). .
  • the fall occurs between the substrates (for example, between the lower layer electrode 13, the upper layer electrode 17, and the upper layer electrode 19 each having a potential of 14V, and the counter electrode 23 having a potential of 0V).
  • the liquid crystal molecules are rotated by a vertical electric field generated at a potential difference of 14V.
  • there is substantially no potential difference between the pair of comb-shaped electrodes 16 for example, the upper layer electrode 17 having a potential of 14V and the upper layer electrode 19 having a potential of 14V).
  • High-speed response is achieved by rotating liquid crystal molecules by an electric field for both rising and falling. That is, at the rising edge, the lateral electric field between the pair of comb electrodes is turned on to increase the transmittance, and at the falling edge, the vertical electric field between the substrates is turned on to increase the response speed. Further, a high transmittance can be realized by a lateral electric field driven by a comb.
  • a positive liquid crystal is used as the liquid crystal, but a negative liquid crystal may be used instead of the positive liquid crystal.
  • the liquid crystal molecules are aligned in the horizontal direction due to the potential difference between the pair of substrates, and the liquid crystal molecules are also aligned in the horizontal direction due to the potential difference between the pair of comb electrodes.
  • the transmittance is excellent, and the liquid crystal molecules can be rotated by an electric field at both rising and falling, thereby achieving high-speed response.
  • the thin film transistor array substrate of each embodiment to be described later can be particularly preferably applied to such a liquid crystal display device, but is also applicable to an FFS drive liquid crystal display device and a TBA mode liquid crystal display device. can do.
  • Such a liquid crystal display device may require three TFTs in order to apply different voltages to the comb electrode 17, the comb electrode 19, and the lower electrode 13 which is a planar electrode.
  • the liquid crystal display panel according to Embodiment 1 includes a thin film transistor array substrate 10, a liquid crystal layer 30, and a counter substrate 20 (color filter substrate) from the back side of the liquid crystal display panel to the observation surface side.
  • the layers are laminated in this order.
  • the liquid crystal display panel of the present embodiment vertically aligns liquid crystal molecules below a threshold voltage.
  • upper layer electrodes 17 and 19 (a pair of comb electrodes 16) formed on the glass substrate 11 (the glass substrate of the thin film transistor array substrate).
  • the amount of transmitted light is controlled by inclining the liquid crystal molecules in the horizontal direction between the comb electrodes with an electric field generated between them.
  • the planar lower electrode 13 (counter electrode 13) is formed with the insulating layer 15 sandwiched between the upper electrodes 17 and 19 (a pair of comb electrodes 16).
  • the insulating layer 15 for example, an oxide film SiO 2 , a nitride film SiN, an acrylic resin, or the like can be used, or a combination of these materials can also be used.
  • a polarizing plate is disposed on the opposite side of the liquid crystal layers of both substrates.
  • the polarizing plate either a circular polarizing plate or a linear polarizing plate can be used.
  • alignment films are disposed on the liquid crystal layer sides of both substrates, and these alignment films may be either organic alignment films or inorganic alignment films. In addition, these alignment films may align liquid crystal molecules in a direction perpendicular to the film surface, or may align them in the horizontal direction.
  • the voltage supplied from the video signal line is applied to the upper layer electrode 19 that drives the liquid crystal material through the thin film transistor element (TFT).
  • TFT thin film transistor element
  • the upper layer electrode 17 and the upper layer electrode 19 are formed in the same layer, and a form in which the upper layer electrode 17 and the upper layer electrode 19 are formed in the same layer is preferable. As long as the effect of the present invention of improving the transmittance by applying an electric field can be exhibited, it may be formed in a separate layer.
  • the upper layer electrode 19 is connected to a drain electrode extending from the TFT through a contact hole.
  • the lower layer electrode 13 and the counter electrode 23 have a planar shape, and the lower layer electrode 13 is connected in common for each even line / odd line of the gate bus line, for example. Can do. Such an electrode is also referred to as a planar electrode in this specification.
  • the counter electrode 23 is connected in common to all the pixels.
  • the electrode width L of the comb electrode is preferably 2 ⁇ m or more, for example.
  • the electrode spacing S between the comb electrodes is preferably 2 ⁇ m or more, for example.
  • a preferable upper limit is, for example, 7 ⁇ m.
  • the ratio (L / S) between the electrode spacing S and the electrode width L is preferably 0.4 to 3, for example.
  • a more preferable lower limit value is 0.5, and a more preferable upper limit value is 1.5.
  • the cell gap d may be 2 ⁇ m to 7 ⁇ m, and is preferably within the range.
  • the cell gap d thickness of the liquid crystal layer
  • the cell gap d is preferably calculated by averaging all the thicknesses of the liquid crystal layers in the liquid crystal display panel.
  • liquid crystal display device of this embodiment can be appropriately provided with a member (for example, a light source or the like) included in a normal liquid crystal display device.
  • a member for example, a light source or the like
  • FIG. 3 is a schematic plan view showing an example of connection of the source bus line to the pixel electrode of the thin film transistor array substrate capable of performing double source driving.
  • both thick vertical lines and thin vertical lines represent source bus lines.
  • writing at a time similar to a writing time of 8 ⁇ s at 120 Hz is possible.
  • FIG. 4 is a schematic pixel plan view of the thin film transistor array substrate according to the first embodiment.
  • the upper layer electrode (pixel electrode) 19 which is one of the pair of comb electrodes, has a convex (T-shaped) main trunk portion, and the upper layer electrode 17 has a concave main trunk portion. preferable.
  • the main trunk portion of the upper layer electrode (pixel electrode) 19 and the main trunk portion of the upper layer electrode 17 are opposed to each other.
  • the upper layer electrode (pixel electrode) 19 and the upper layer electrode 17 each have a branched portion that extends at an angle of 45 ° (135 °) from the main trunk portion.
  • the branch portion corresponds to a tooth portion of the comb electrode, and the branch portion of the upper layer electrode (pixel electrode) 19 and the branch portion of the upper layer electrode 17 are alternately arranged and can be said to face each other.
  • Such an electrode structure is the same in the embodiments described later.
  • the upper layer electrode (pixel electrode) 19 that is one of the pair of comb-tooth electrodes includes a linear portion along the source bus lines A and B.
  • the linear portions along the source bus lines A and B included in the upper layer electrode 19 are provided in the pixel on the outermost side in the longitudinal direction of the gate bus line (the rightmost side in the pixel in FIG. 4). Yes. From the vicinity of the center of the linear portion along the source bus lines A and B, an angle of 90 ° is formed with respect to the linear portion, and another main portion along the gate bus line G is on the left side in the figure. It extends.
  • the upper layer electrode 17 which is the other of the pair of comb electrodes includes a linear portion along the gate bus line G.
  • the linear portion along the gate bus line G is provided in the pixel on the outermost side in the longitudinal direction of the source bus line (uppermost and lower sides in the pixel of FIG. 4).
  • the linear portion along the source bus lines A and B of the upper layer electrode 19 is lateral to the linear portion along the gate bus line G of the upper layer electrode 17 in a portion 41 surrounded by a dotted line in FIG. It is installed.
  • the linear portions of the upper electrode 19 along the source bus lines A and B do not overlap the linear portions of the upper electrode 17 along the gate bus line G.
  • the linear portions of the upper layer electrode 19 along the source bus lines A and B are preferably connected to the drain electrode d of the thin film transistor element at a position overlapping the gate bus line G.
  • the linear portion of the upper layer electrode 19 along the source bus lines A and B is longer than the linear portion of the upper layer electrode 17 along the gate bus line.
  • the drain electrode d can be suitably connected.
  • a main trunk portion of the upper layer electrode (pixel electrode) 19 is extended to the outside of the pixel (a portion surrounded by a dotted line).
  • the contact between the drain electrode d and the upper layer electrode 19 is made on the gate bus line G.
  • n indicates the nth pixel when the pixel array along the gate bus line in the pixel array is counted from the upper side of the figure, and n + 1 is n + 1 in the same manner. Indicates a pixel. The same applies to the drawings described later.
  • the present invention relates to the case where the lower electrode 13 is connected to the gate bus line direction or the source bus line direction using the lower electrode 13 as a common electrode, and there are two TFTs per pixel.
  • the present invention can be similarly applied to the case where there are three TFTs per pixel that are driven by the above.
  • FIG. 5 is a schematic pixel plan view of a thin film transistor array substrate according to a modification of the first embodiment.
  • FIG. 5 shows a case where the pixel rotates 90 ° from the first embodiment.
  • a linear portion along the source bus line (up and down direction in FIG. 5) of the upper layer electrode 17 ′ is a gate bus line (left and right direction in FIG. 5) of the upper layer electrode 19 ′ at a portion 43 surrounded by a dotted line in FIG. Is laid sideways with respect to the linear portion along the line.
  • it is connected to the drain electrode of the thin film transistor element at a position overlapping the gate bus line.
  • FIG. 6 is a schematic pixel plan view of the thin film transistor array substrate according to the second embodiment.
  • the linear portion along the source bus lines A to F, which is the main portion of the upper layer electrode 119, is made longer than the linear portion along the gate bus line G of the upper layer electrode 117, whereby the gate bus line G Connect to TFT3 and TFT6 above.
  • the linear portion along the gate bus line G which is the main portion of the upper layer electrode 117, is shortened so as not to interfere with the linear portion along the gate bus line G of the upper layer electrode 117.
  • a linear portion along the source bus line of the upper layer electrode 119 is set laterally at a portion 141 surrounded by a dotted line.
  • the linear portion along the source bus line of the upper layer electrode is on the gate bus line. Thus, it is electrically connected to the drain electrode of the TFT.
  • A Connection with the upper layer electrode 117 of the nth pixel
  • B Connection with the upper layer electrode 119 of the (n + 1) th pixel
  • C Connection with the lower layer electrode 113 of the nth pixel
  • D Connection with the lower layer electrode 113 of the (n + 1) th pixel
  • E The upper layer electrode 119 and the connection of the nth pixel are connected in the order of connection F: connection with the upper layer electrode 117 of the (n + 1) th pixel, and such a connection is one of the preferable modes.
  • the source bus lines A and F connected to the upper layer electrode 117 and the source bus lines C and D connected to the lower layer electrode 113 may be reversed. Furthermore, the source bus line C connected to the lower layer electrode 113 of the nth pixel and the source bus line D connected to the lower layer electrode 113 of the (n + 1) th pixel may be reversed. The source bus line B connected to the upper layer electrode 119 of the pixel and the source bus line E connected to the upper layer electrode 119 of the nth pixel may be reversed.
  • the upper layer electrode which is one of a pair of comb-shaped electrodes, in which the source bus lines B and E entering one from both outer sides are provided laterally with respect to the portion of the upper layer electrode 117 along the gate bus line.
  • the pixel structure of the second embodiment can also be applied to the case where the lower electrode 113 is connected as a common electrode in the gate bus line direction or the source bus line direction and driving is performed with two TFTs per pixel.
  • the thin film transistor array substrate that can perform double source driving, when the main center of the pixel is not parallel to the source bus line, the arrangement of the electrode of the pixel is inverted between the nth pixel and the n + 1th pixel, Such a structure is preferable.
  • FIG. 7 is a diagram showing the arrangement of contact holes in the liquid crystal display device according to the present embodiment.
  • the position surrounded by the white dotted line is the contact hole.
  • FIG. 8 is a schematic pixel plan view of the thin film transistor array substrate according to the third embodiment.
  • the linear portion along the source bus lines A to F, which is the main portion of the upper layer electrode 217, is longer than the linear portion along the gate bus line G of the upper layer electrode 219, whereby the gate bus line G Connect to the TFT3 and TFT4, respectively.
  • the linear portion along the gate bus line G which is the main portion of the upper layer electrode 219, is shortened so as not to interfere with the linear portion along the gate bus line G of the upper layer electrode 219.
  • the linear portion along the source bus line of the upper layer electrode 217 is horizontally provided by a portion 241 surrounded by a dotted line.
  • the upper layer electrode 217 and the drain electrode d are connected without any problem.
  • the source bus lines A and F connected to the upper layer electrode 219 and the source bus lines C and D connected to the lower layer electrode 213 may be reversed. Furthermore, the source bus line A connected to the upper layer electrode 219 of the nth pixel and the source bus line F connected to the upper layer electrode 219 of the (n + 1) th pixel may be reversed.
  • the source bus line C connected to the lower layer electrode 213 of the pixel and the source bus line D connected to the lower layer electrode 213 of the (n + 1) th pixel may be reversed, and the upper layer electrode 217 of the (n + 1) th pixel.
  • the source bus line B connected to the nth pixel and the source bus line E connected to the upper layer electrode 217 of the nth pixel may be reversed.
  • the drain electrode d is electrically connected to the lower layer electrode 213 as indicated by reference numeral 245 in FIG. 8, but instead, the lower layer electrode 213 is used as a common electrode in the gate bus line direction. Alternatively, it can be connected in the source bus line direction and driven by two TFTs per pixel. Also in that case, the other pixel structure of Embodiment 3 can be applied suitably.
  • the arrangement of the six source bus lines is such that the outer source bus lines (A and F) are electrically connected to the upper layer electrode (ii) (or the lower layer electrode (iii)).
  • the source bus lines (B and E) that are within one from both outer sides are electrically connected to the upper layer electrode (i), and the innermost source bus lines (C and D) are connected to the lower layer electrode (iii) ( Or it is important to be connected to the upper layer electrode (ii)), and such a form is particularly preferable.
  • the B source bus line and the E source bus line can be appropriately designed by connecting to the upper electrode (i).
  • the main structure of the upper layer electrode has a long structure extending toward the gate bus line side in order to connect to the drain electrode d.
  • an oxide semiconductor TFT (IGZO or the like) is preferably used.
  • the oxide semiconductor TFT will be described in detail below.
  • the thin film transistor substrate includes a thin film transistor element.
  • the thin film transistor element preferably includes an oxide semiconductor. That is, in the thin film transistor element, it is preferable to form the active layer of the active drive element (TFT) using an oxide semiconductor film such as zinc oxide instead of the silicon semiconductor film. Such a TFT is referred to as an “oxide semiconductor TFT”.
  • An oxide semiconductor has characteristics of exhibiting higher carrier mobility and less characteristic variation than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at higher speed than the amorphous silicon TFT, has a high driving frequency, and is suitable for driving a next-generation display device with higher definition.
  • the oxide semiconductor film is formed by a simpler process than the polycrystalline silicon film, there is an advantage that the oxide semiconductor film can be applied to a device requiring a large area.
  • FIG. 9 is a schematic cross-sectional view showing an example of the liquid crystal display device of the present embodiment. Since a large capacitance is generated between the upper layer electrode and the lower layer electrode, the pixel capacitance is larger than that of a normal vertical alignment (VA) mode liquid crystal display device.
  • VA vertical alignment
  • the merits when the oxide semiconductor TFT (IGZO or the like) is applied are as follows. For the reasons (1) and (2) above, it is about 20 times that of a model of 52 type with a pixel capacity of 240 Hz driven by UV2A. Therefore, when a transistor is made of conventional a-Si, the transistor becomes larger by about 20 times or more, and there is a problem that the aperture ratio cannot be sufficiently obtained. Since the mobility of IGZO is about 10 times that of a-Si, the size of the transistor is about 1/10. Since the three transistors in the liquid crystal display device using the color filter RGB are one, it can be manufactured with almost the same or smaller size than a-Si. As described above, since the capacitance of Cgd is reduced when the transistor is reduced, the burden on the source bus line is reduced accordingly.
  • FIG. 10 is a schematic plan view of the periphery of the active drive element used in this embodiment.
  • FIG. 11 is a schematic cross-sectional view around the active drive element used in the present embodiment.
  • the symbol T indicates a gate / source terminal.
  • a symbol Cs indicates an auxiliary capacity.
  • An example (part concerned) of a manufacturing process of the oxide semiconductor TFT is described below.
  • the active layer oxide semiconductor layers 105a and 105b of the active drive element (TFT) using the oxide semiconductor film can be formed as follows.
  • the insulating film 107 is patterned. Specifically, first, an SiO 2 film (thickness: about 150 nm, for example) is formed as the insulating film 107 on the insulating film 113i and the oxide semiconductor layers 105a and 105b by a CVD method.
  • the insulating film 107 preferably includes an oxide film such as SiOy.
  • the oxide semiconductor layers 105a and 105b When an oxide film is used, in the case where oxygen vacancies are generated in the oxide semiconductor layers 105a and 105b, the oxygen vacancies can be recovered by oxygen contained in the oxide films. Therefore, the oxide semiconductor layers 105a and 105b The oxidation deficiency can be reduced more effectively.
  • the SiO 2 film as a lower layer may have a laminated structure of the SiNx film as an upper layer.
  • the thickness of the insulating film 107 (the total thickness of each layer in the case of a stacked structure) is preferably 50 nm or more and 200 nm or less.
  • the thickness is 50 nm or more, the surfaces of the oxide semiconductor layers 105a and 105b can be more reliably protected in the patterning process of the source / drain electrodes. On the other hand, if it exceeds 200 nm, a larger step is generated in the source electrode and the drain electrode, which may cause disconnection or the like.
  • the oxide semiconductor layers 105a and 105b in this embodiment include, for example, a Zn—O based semiconductor (ZnO), an In—Ga—Zn—O based semiconductor (IGZO), an In—Zn—O based semiconductor (IZO), or A layer made of a Zn—Ti—O based semiconductor (ZTO) or the like is preferable.
  • ZnO Zn—O based semiconductor
  • IGZO In—Ga—Zn—O-based semiconductor
  • IGZO In—Ga—Zn—O-based semiconductor
  • this mode has a certain function and effect in combination with the above-described oxide semiconductor TFT, it can also be driven using a known TFT element such as an amorphous Si TFT or a polycrystalline Si TFT.
  • FIG. 12 is a schematic plan view of a pixel of the thin film transistor array substrate according to the first comparative example.
  • the left source bus line A is connected to the upper layer electrode 317.
  • the source bus line B on the right side is connected to the upper layer electrode 319, but cannot be connected as indicated by a portion 347 surrounded by a dotted line because the main layer of the upper layer electrode 317 is long.
  • FIG. 13 is a schematic plan view of a pixel of a thin film transistor array substrate according to Comparative Example 2.
  • two TFTs are required per pixel.
  • the on-time of the TFT is too short, so it is necessary to write two pixels at a time in double source driving.
  • the two left source bus lines A and B are connected to the upper layer electrode 417.
  • the two source bus lines C and D on the right side are connected to the upper layer electrode 419.
  • the n + 1-th pixel cannot be connected because the tip of the drain d is not in the direction of the upper layer electrode 419.
  • connection is not possible if the main layer of the upper layer electrode 417 is long.
  • FIG. 14 is a schematic plan view of a pixel of a thin film transistor array substrate according to Comparative Example 3.
  • a field-on / field-on mode liquid crystal display device when voltages are separately applied to the three electrodes of the upper layer electrode 517, the upper layer electrode 519, and the lower layer electrode 513, three TFTs are used per pixel.
  • the on-time of the TFT is too short, so it is necessary to write two pixels at a time in double source driving. Since there are three TFTs per pixel, the total number of source bus lines is six per pixel. For polarity inversion, + and-are written alternately on the source bus line.
  • the two left source bus lines A and B are connected to the upper layer electrode 517.
  • the two center source bus lines C and D are connected to the lower layer electrode 513.
  • the two source bus lines E and F on the right side are connected to the upper layer electrode 519, but the n + 1 th pixel is not connected to the upper layer electrode 519, so the n + 1 th pixel is connected Can not.
  • FIG. 15 is a schematic plan view of a pixel of a thin film transistor array substrate according to a modified example of Comparative Example 3.
  • Comparative Example 3 when the upper layer electrode 519 is extended to the drain d side and the drain d and the upper layer electrode 519 are connected, the aperture ratio is reduced accordingly. That is, FIG. 15 shows a modified example of the comparative example 3 in which the upper layer electrode 519 in the comparative example 3 is extended to the drain d side and the drain d and the upper layer electrode 519 are connected. Since the liquid crystal alignment 549 cannot be appropriately controlled like the pair of comb electrodes, the liquid crystal alignment is disturbed and the transmittance is lowered.
  • the thin film transistor array substrate can be easily manufactured, and a high transmittance can be achieved.
  • a field sequential method can be implemented, and a response speed suitable for use in a vehicle-mounted display device or a stereoscopically visible liquid crystal display device (3D liquid crystal display device) can be realized.
  • a liquid crystal drive device performs a field sequential drive and is provided with a circularly-polarizing plate.
  • a small-sized liquid crystal display panel refers to a 10-inch or smaller portable display.
  • a large panel refers to a display for a TV or the like that is larger than a display for a 20-inch personal computer or the like.
  • the electrodes are electrically connected to every odd pixel line and every even pixel line, and such a configuration is preferable for performing inversion driving. If the electrodes are electrically connected along the pixel line, the number of TFTs per pixel can be reduced.
  • the electrode is provided for each of a plurality of pixel lines (n lines each) other than those described above. [N is an integer of 2 or more])).
  • the liquid crystal driving method of the present invention the electrode structure according to the liquid crystal display device, and the like can be confirmed by microscopic observation such as SEM (Scanning / Electron / Microscope). Further, the driving voltage can be verified by a normal method in the technical field of the present invention to confirm the liquid crystal driving method of the present invention.
  • a liquid crystal display device including the above-described thin film transistor array substrate can appropriately include a member (for example, a light source) included in a normal liquid crystal display device.

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Geometry (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)

Abstract

本発明は、高速応答化及び高透過率化できる３層電極構造の液晶表示装置等に好適に適用できるとともに、開口率の大きなものとすることができる薄膜トランジスタアレイ基板及びこれを備える液晶表示装置を提供する。本発明の薄膜トランジスタアレイ基板は、薄膜トランジスタ素子、ゲートバスライン及びソースバスラインを有する薄膜トランジスタアレイ基板であって、上記薄膜トランジスタアレイ基板は、電極をもち、上記電極は、第１電極及び第２電極を含み、上記第１電極は、ソースバスラインに沿っている線状部分を含み、上記第１電極は、ゲートバスラインに沿っている線状部分を含み、上記ソースバスラインに沿っている線状部分の少なくとも１つは、基板主面を平面視したときに、ゲートバスラインに沿っている線状部分に対して横設され、ゲートバスラインと重畳する位置で薄膜トランジスタ素子のドレイン電極と接続され、上記第２電極は、面状電極である薄膜トランジスタアレイ基板である。

Description

薄膜トランジスタアレイ基板及び液晶表示装置
本発明は、薄膜トランジスタアレイ基板及び液晶表示装置に関する。より詳しくは、電圧無印加時に基板主面に対して垂直な方向に配向する液晶分子を含む液晶表示装置に用いられる薄膜トランジスタアレイ基板及び液晶表示装置に関するものである。
薄膜トランジスタアレイ基板は、表示装置等を電気的に制御して、表示・非表示の駆動をおこなうことができ、例えば液晶表示装置においては液晶を挟持する基板として用いられる等、一般的に広く普及している。具体的には、パーソナルコンピュータ、テレビジョン、カーナビゲーション等の車載用の機器、携帯電話等の携帯情報端末のディスプレイ、立体表示が可能な表示装置等、日常生活やビジネスに欠かすことのできないものとなっている。これらの用途において、液晶層の光学特性を変化させるための電極配置等に関する、各種モードの液晶表示装置向けの薄膜トランジスタアレイ基板が検討されている。
なお、近年の液晶表示装置の表示方式としては、負の誘電率異方性を有する液晶分子を基板面に対して垂直配向させた垂直配向（ＶＡ：Vertical Alignment）モードや、正又は負の誘電率異方性を有する液晶分子を基板面に対して水平配向させて液晶層に対し横電界を印加する面内スイッチング（ＩＰＳ：In-Plane Switching）モード及び縞状電界スイッチング（ＦＦＳ：Fringe Field Switching）モード等が挙げられる。
例えば、ＦＦＳ駆動方式の液晶表示装置として、高速応答性及び広視野角を有する薄膜トランジスタ型液晶ディスプレイであって、第１の共通電極層を有する第１の基板と、ピクセル電極層及び第２の共通電極層の両方を有する第２の基板と、前記第１の基板と前記第２の基板との間に挟まれた液晶と、高速な入力データ転送速度に対する高速応答性及び見る人にとっての広視野角をもたらすために、前記第１の基板にある前記第１の共通電極層と、前記第２の基板にある前記ピクセル電極層及び第２の共通電極層の両方との間に電界を発生させる手段とを含むディスプレイが開示されている（例えば、特許文献１参照。）。
また複数の電極により横電界を印加する液晶装置として、互いに対向配置された一対の基板間に誘電率異方性が正の液晶からなる液晶層が挟持された液晶装置であって、前記一対の基板を構成する第１の基板、第２の基板のそれぞれに前記液晶層を挟んで対峙し、該液晶層に対して縦電界を印加する電極が設けられるとともに、前記第２の基板には、前記液晶層に対して横電界を印加する複数の電極が設けられた液晶装置が開示されている（例えば、特許文献２参照。）。
特表２００６－５２３８５０号公報 特開２００２－３６５６５７号公報
特許文献１に記載されるように、ＦＦＳ駆動方式の液晶表示装置においては、立上がり（暗状態〔黒表示〕から明状態〔白表示〕に表示状態が変化する間）は下側基板の上層スリット電極－下層面状電極間で発生するフリンジ電界（ＦＦＳ駆動）により、立下がり（明状態〔白表示〕から暗状態〔黒表示〕に表示状態が変化する間）は基板間の電位差で発生する縦電界により、それぞれ電界によって液晶分子を回転させて高速応答化できる。
上記特許文献２は、３層電極構造を有する液晶表示装置において櫛歯駆動を用いて応答速度を向上させることを記載している。なお、実質的に表示方式がツイステッドネマティック（ＴＮ）モードの液晶装置についての記載しかなく、広視野角、高コントラストの特性等を得るのに有利な方式である垂直配向型の液晶表示装置については何ら開示されていない。
また、垂直配向型の３層電極（対向電極、上層電極、下層電極）を有する液晶表示装置において、立上がりは下側基板の上層櫛歯電極間の横電界（又は、上層電極と下層電極とのフリンジ駆動によるフリンジ電界）、立下がりは基板間の電位差で発生する縦電界により、立上がり、立下がりともに電界によって液晶分子を回転させて高速応答化できる。特に、特願２０１１－１４２３４６号、特願２０１１－１４２３５１号に記載されるように、上層電極を一対の櫛歯電極のように横電界を発生できるものとすることにより、更に、立上がり時の透過率を向上することができる。
この時、駆動するためには電極（ＩＴＯ）にドレイン電極を電気的に接続する（繋ぐ）ことになるが、接続の仕方によって開口率が低下してしまう。
また上層電極にＴＦＴ駆動すべき電極が２つ以上あるとき、電極の形とＴＦＴとの位置関係からうまく接続できない場合が出てくる。
上述したような、垂直配向型の３層電極を有する液晶装置等において、適切となるような薄膜トランジスタアレイ基板の電極構造、電極構造と透過率との関連性等については、先行技術文献としての上記特許文献に記載の発明には更なる工夫の余地があった。
また、駆動方法についても、先行技術文献としての上記特許文献、及び、特願２０１１－１４２３４６号、特願２０１１－１４２３５１号には特に言及されておらず、ＩＴＯとドレイン電極とを電気的に接続するときに課題があるが、課題及びその解決手段について、何ら記載されていない。
本発明は、上記現状に鑑みてなされたものであり、高速応答化及び高透過率化できる３層電極構造の液晶表示装置等に好適に適用できる開口率の大きな薄膜トランジスタアレイ基板及びこれを備える液晶表示装置を提供することを目的とするものである。
本発明者らは、垂直配向型の液晶表示パネル及び液晶表示装置において高速応答化と高透過率とを両立させることを検討し、立上がり・立下がりの両方において液晶分子を電界によって配向制御させる液晶表示装置に用いられる薄膜トランジスタアレイ基板に着目した。そして、電極構造、特に、電極（ＩＴＯ）とドレイン電極（画素電極）とを接続するときに最適な画素の電極の配置について更なる検討をおこない、電極の構造、及び、ＴＦＴ、ソースバスラインの位置関係を工夫すること、例えば、上記薄膜トランジスタアレイ基板がもつ電極が、第１の電極（一対の櫛歯電極等）、及び、第２の電極（面状電極）を含み、上記一対の櫛歯電極の一方が、ソースバスラインに沿っている線状部分を含み、上記一対の櫛歯電極の他方が、ゲートバスラインに沿っている線状部分を含み、上記ソースバスラインに沿っている線状部分が、基板主面を平面視したときに、上記ゲートバスラインに沿っている線状部分に対して横設され、ゲートバスラインと重畳する位置で薄膜トランジスタ素子のドレイン電極と接続されているものとすることにより、開口率を低減することなく、駆動することができることを見出したものである。
また、本発明者らは、このような薄膜トランジスタアレイ基板が、液晶層を挟持する薄膜トランジスタアレイ基板及び対向基板が電極を有し、立上がりは上層櫛歯電極間の横電界（又は、上層電極と下層電極とのフリンジ駆動によるフリンジ電界）、立下がりは基板間の電位差で縦電界を発生させる液晶表示装置に特に好適であることを見出し、これにより、立上がり、立下がりともに電界によって液晶分子を回転させて高速応答化できることを見出し、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。本発明では、このように、薄膜トランジスタアレイ基板の画素の電極等の配置を工夫することにより、垂直配向型の３層電極構造を有する液晶表示装置において高速応答化し、かつ高透過率化も実現できることを特徴とし、この点で先行技術文献に記載の発明と異なる。更に言えば、フィールドシーケンシャル駆動方式の液晶表示装置や、低温環境下では応答速度の課題が特に顕著になるところ、本発明ではこれを解決し、かつ透過率にも優れたものとすることができる。
すなわち、本発明は、薄膜トランジスタ素子、ゲートバスライン及びソースバスラインを有する薄膜トランジスタアレイ基板であって、上記薄膜トランジスタアレイ基板は、電極をもち、上記電極は、第１電極、及び、第２電極を含み、上記第１電極は、ソースバスラインに沿っている線状部分を含み、上記第１電極は、ゲートバスラインに沿っている線状部分を含み、上記ソースバスラインに沿っている線状部分の少なくとも１つは、基板主面を平面視したときに、上記ゲートバスラインに沿っている線状部分に対して横設され、ゲートバスラインと重畳する位置で薄膜トランジスタ素子のドレイン電極と接続され、上記第２電極は、面状電極である薄膜トランジスタアレイ基板である。
上記ソースバスラインに沿っている線状部分が、基板主面を平面視したときに、上記ゲートバスラインに沿っている線状部分に対して横設されるとは、例えば、基板主面を平面視したときに、上記第１電極（好ましくは、後述するように、一対の櫛歯電極の一方）におけるソースバスラインに沿っている線状部分が、上記第１電極（好ましくは、一対の櫛歯電極の他方）におけるゲートバスラインに沿っている線状部分の延長線上を通過することを言う。ここで、上記ソースバスラインに沿っている線状部分は、上記ゲートバスラインに沿っている線状部分とその延長線で区切られる一方の側から他方の側へ延びるように配置される。これにより、上記ソースバスラインに沿っている線状部分は、適切にゲートバスラインと重畳する位置で薄膜トランジスタ素子のドレイン電極と接続され、当該接続箇所（コンタクト部）で開口率を落とさないものとすることができる。なお、上記ゲートバスラインに沿っている線状部分は、本発明の効果を奏する限り、上記ゲートバスラインに沿っている線状部分に対して垂直方向で横設されるものでなくてもよいが、実質的に垂直方向で横設されるものが好ましい。
また、上記第１電極は、一対の櫛歯電極であり、上記一対の櫛歯電極の一方は、ソースバスラインに沿っている線状部分を含み、上記一対の櫛歯電極の他方は、ゲートバスラインに沿っている線状部分を含み、上記ソースバスラインに沿っている線状部分の少なくとも１つは、基板主面を平面視したときに、上記ゲートバスラインに沿っている線状部分に対して横設され、ゲートバスラインと重畳する位置で薄膜トランジスタ素子のドレイン電極と接続されていることが好ましい。
上記ソースバスラインに沿っている線状部分は、基板主面を平面視したときに、上記ゲートバスラインに沿っている線状部分より長いことが好ましい。例えば、上記ソースバスラインに沿っている線状部分の長さが、基板主面を平面視したときに、上記ゲートバスラインに沿っている線状部分の長さの１．０５倍～１．３倍とすることができる。これにより、例えば、画素における縦方向のピッチと横方向のピッチとが実質的に等しい場合に、上記ソースバスラインに沿っている線状部分が、より適切にゲートバスラインと重畳する位置で薄膜トランジスタ素子のドレイン電極と接続することができる。
上記ソースバスラインは、上記ソースバスラインに沿って少なくとも２つの画素を同時に駆動することができる少なくとも２本のソースバスラインを含むことが好ましい。より好ましくは、上記２つの画素がソースバスラインに沿って互いに隣接することである。このように例えばダブルソース駆動とすることにより、特に大型の液晶表示パネルにおいて、画素への信号書き込み時間が充分に長いものとなり、画素に充分に充電することが可能となる。なお、ソースバスラインが、ソースバスラインに沿って隣接する２つの画素を同時に駆動することができる２本のソースバスラインを含むものであることが、本発明の特に好ましい形態の１つである。また、上記効果を発揮できる限り、薄膜トランジスタアレイ基板におけるすべてのソースラインが隣接する少なくとも２つの画素を同時に駆動するのに用いられるものでなくてもよい。
上記第１電極は、画素ごとに配置され、上記ゲートバスラインに沿っている線状部分は、画素の中央を通り、上記ソースバスラインに沿って隣接する２つの画素にそれぞれ配置される第１電極は、基板主面を平面視したときに、互いに反転した構造を有することが好ましい。反転した構造とは、画素を１８０°回転したときの電極構造と略同一の電極構造を言う。ダブルソース駆動をおこなうことができる薄膜トランジスタアレイ基板等において、上記ゲートバスラインに沿っている線状部分が、画素の中央を通る場合は、このように第１電極を上記ソースバスラインに沿って順次反転する構造とすることで、上記ソースバスラインに沿っている線状部分が、ゲートバスラインと重畳する位置で薄膜トランジスタ素子のドレイン電極と接続することができる。
上記薄膜トランジスタアレイ基板は、１つの画素（絵素）と重畳するソースバスラインが少なくとも４本あり、画素の外側から１本内に入った２本のソースバスラインは、それぞれ、上記一対の櫛歯電極の一方と電気的に接続されているか、又は、上記一対の櫛歯電極の他方と電気的に接続されていることが好ましい。１つの画素と重畳するソースバスラインが少なくとも４本あるとは、通常、互いに略平行な４本のソースバスラインが、基板主面を平面視したときに、１つの画素と重畳するように配置されていることを言う。下層電極は、画素ごとのＴＦＴが無くても、ソースバスライン又はゲートバスラインに沿って繋げること等により駆動できる可能性があるため、ソースバスラインの数は最低４本になる。なお、下層電極を画素ごとのＴＦＴにより駆動する場合は、通常、１つの画素（絵素）と重畳するソースバスラインは６本である。
上記薄膜トランジスタアレイ基板は、１つの画素と重畳するソースバスラインが少なくとも４本あり、画素の外側から１本内に入った２本のソースバスラインは、上記一対の櫛歯電極における外側の線状部分と接続されていることが好ましい。画素の外側から１本内に入った２本のソースバスラインが、上記一対の櫛歯電極における最も外側の線状部分と接続されていることが特に好ましい。外側とは、例えば、ゲートバスラインの長手方向において画素内の外側寄りであることを言う。
１本内側に入ったソースバスラインがこのように接続されることで、すべてのＴＦＴと画素電極とを好適に接続することができる。
上記面状電極は、ソースバスライン方向の画素間、又は、ゲートバスライン方向の画素間で共通接続されていることが好ましい。これにより、例えば１画素あたり１つのＴＦＴを削減することができ、その結果、開口率を高めることができる。
また上記薄膜トランジスタ素子は、酸化物半導体を含むことが好ましい。
上記第１電極は、横電界を発生させるための電極であることが好ましい。上記横電界は、基板主面に対して水平方向の電界をいい、本発明の液晶表示パネルは、通常はこの水平方向の電界を発生させることにより白表示をおこなうためのものである。すなわち、上記横電界は、基板の上層電極－下層電極間で発生するフリンジ電界のような水平成分を含む電界であってもよいが、一対の櫛歯電極（好ましくは、同層に設けられた一対の櫛歯電極）間に発生する横電界であることが好ましい。
すなわち、上記第１電極は、一対の櫛歯電極であることが好ましい。上記一対の櫛歯電極は、基板主面を平面視したときに、２つの櫛歯電極が対向するように配置されているといえるものであればよい。これら一対の櫛歯電極により櫛歯電極間で横電界を好適に発生させることができるため、液晶層が正の誘電率異方性を有する液晶分子を含むときは、立上がり時の応答性能及び透過率が優れたものとなり、液晶層が負の誘電率異方性を有する液晶分子を含むときは、立下がり時において横電界によって液晶分子を回転させて高速応答化することができる。また、上記第１基板及び上記第２基板が有する電極は、基板間に電位差を付与することができるものであればよく、これにより、液晶層が正の誘電率異方性を有する液晶分子を含むときの立下がり時、並びに、液晶層が負の誘電率異方性を有する液晶分子を含むときの立上がり時において基板間の電位差で縦電界を発生させ、電界によって液晶分子を回転させて高速応答化することができる。
一対の櫛歯電極は、同一の層に設けられていてもよく、また、本発明の効果を発揮できる限り、一対の櫛歯電極が異なる層に設けられていてもよいが、一対の櫛歯電極は、同一の層に設けられていることが好ましい。一対の櫛歯電極が同一の層に設けられているとは、それぞれの櫛歯電極が、その液晶層側、及び／又は、液晶層側と反対側において、共通する部材（例えば、絶縁層、液晶層等）と接していることを言う。
上記一対の櫛歯電極は、基板主面を平面視したときに、櫛歯部分がそれぞれ沿っていることが好ましい。中でも、一対の櫛歯電極の櫛歯部分がそれぞれ略平行であること、言い換えれば、一対の櫛歯電極がそれぞれ複数の略平行なスリットを有することが好適である。
上記一対の櫛歯電極は、閾値電圧以上で異なる電位とすることができることが好ましい。例えば、明状態の透過率を１００％に設定したとき、５％の透過率を与える電圧値を意味する。閾値電圧以上で異なる電位とすることができるとは、閾値電圧以上で異なる電位とする駆動操作を実現できるものであればよく、これにより液晶層に印加する電界を好適に制御することが可能となる。異なる電位の好ましい上限値は、例えば２０Ｖである。異なる電位とすることができる構成としては、例えば、一対の櫛歯電極のうち、一方の櫛歯電極をあるＴＦＴで駆動するとともに、他方の櫛歯電極を、別のＴＦＴで駆動したり、該他方の櫛歯電極の下層電極と導通させたりすることにより、一対の櫛歯電極をそれぞれ異なる電位とすることができる。上記一対の櫛歯電極における櫛歯部分の幅は、例えば２μｍ以上が好ましい。また、櫛歯部分と櫛歯部分との間の幅（本明細書中、スペースともいう。）は、例えば２μｍ～７μｍであることが好ましい。
また、本発明の薄膜トランジスタアレイ基板が備える面状電極とは、本明細書中、複数の画素内で電気的に接続された形態を含み、例えば薄膜トランジスタアレイ基板の面状電極としては、すべての画素内で電気的に接続された形態、画素ラインに沿って電気的に接続された形態等が好適なものとして挙げられる。
また、薄膜トランジスタアレイ基板の液晶層側の電極（上層電極）を一対の櫛歯電極（又はスリット電極）とし、薄膜トランジスタアレイ基板の液晶層側と反対側の電極（下層電極）を面状電極とする形態が特に好ましい。これにより、本発明の薄膜トランジスタアレイ基板を液晶表示装置に適用した際に横電界・縦電界を好適に印加することができる。例えば、薄膜トランジスタアレイ基板の一対の櫛歯電極（又はスリット電極）の下層に絶縁層を介して面状電極を設けることができる。更に、上記薄膜トランジスタアレイ基板の面状電極は、画素ラインに沿って電気的に接続されているものであることが好ましいが、各画素単位で独立であってもよい。なお、一対の櫛歯電極の一方をその下層電極である面状電極と導通させた場合に、当該面状電極が画素ラインに沿って電気的に接続されているときは、当該櫛歯電極も画素ラインに沿って電気的に接続されている形態となり、当該形態も本発明の好ましい形態の一つである。そして、本発明の薄膜トランジスタアレイ基板の面状電極は、少なくとも、基板主面を平面視したときに薄膜トランジスタアレイ基板が有する電極と重畳する箇所が面状であることが好ましい。画素ラインに沿って電気的に接続されているとは、画素の縦、横等の配列のいずれかの少なくとも１つに沿って複数の画素にわたって電気的に接続されるものであればよい。また、すべての画素ラインにおいてそれぞれ電極が電気的に接続されている必要はなく、液晶表示パネルにおいて実質的に画素ラインに沿って電気的に接続されているといえるものであればよい。
上記面状電極は、一対の櫛歯電極と電気抵抗層を介して形成されることが好ましい。上記電気抵抗層は、絶縁層であることが好ましい。絶縁層とは、本発明の技術分野において、絶縁層といえるものであればよい。
上記面状電極が同一の画素列内で電気的に接続されている形態がより好ましい。上記同一の画素列とは、例えば薄膜トランジスタアレイ基板がアクティブマトリクス基板である場合、基板主面を平面視したときに、アクティブマトリクス基板におけるゲートバスラインに沿って配置される画素列である。このように第１基板の面状電極及び／又は第２基板の面状電極が同一の画素列内で電気的に接続されていることにより、例えば偶数のゲートバスラインに対応する画素ごと・奇数のゲートバスラインに対応する画素ごとに、電位変化が反転するように電極に電圧を印加することができ、好適に縦電界を発生させて高速応答化することができる。
上記薄膜トランジスタアレイ基板の面状電極は、本発明の技術分野において面形状といえるものであればよく、その一部の領域にリブやスリット等の配向規制構造体を有していたり、基板主面を平面視したときに画素の中心部分に当該配向規制構造体を有していたりしてもよいが、実質的に配向規制構造体を有さないものが好適である。
ここで、偶数ライン・奇数ラインごとに共通接続された下層電極（薄膜トランジスタアレイ基板が有する面状電極）に印加して電位変化を反転させるものとすることができる。また一定電圧で保持された電極の電位を中間電位としてもよく、この一定電圧で保持された電極の電位を０Ｖであると考えると、バスラインごとの下層電極に印加される電圧の極性が反転されているともいえる。
本発明の液晶表示パネルが備える薄膜トランジスタアレイ基板は、液晶層を挟持するための一対の基板の一方であり、例えば、ガラス、樹脂等の絶縁基板を母体とし、絶縁基板上に配線、電極、カラーフィルタ等を作り込むことで形成される。
なお、上記一対の櫛歯電極の少なくとも一方が画素電極であること、本発明の薄膜トランジスタアレイ基板がアクティブマトリクス基板であることが好適である。
本発明はまた、本発明の薄膜トランジスタアレイ基板を備える液晶表示装置でもある。本発明の液晶表示装置における薄膜トランジスタアレイ基板の好ましい形態は、上述した本発明の液晶表示パネルの好ましい形態と同様である。
本発明の液晶表示パネルは、本発明の薄膜トランジスタアレイ基板と、対向基板と、両基板に挟持される液晶層とを通常備える。
上記対向基板は、電極を有するものであることが好ましい。上記電極は、面状電極であることがより好ましい。対向基板の面状電極は、本発明の技術分野において面形状といえるものであればよく、その一部の領域にリブやスリット等の配向規制構造体を有していたり、基板主面を平面視したときに画素の中心部分に当該配向規制構造体を有していたりしてもよいが、実質的に配向規制構造体を有さないものが好適である。
上記液晶層は、通常、本発明の薄膜トランジスタアレイ基板の電極、又は、本発明の薄膜トランジスタアレイ基板と対向基板との間で生じる電界により、閾値電圧以上で基板主面に対して水平成分を含んで配向するものであるが、中でも、水平方向に配向する液晶分子を含むことが好ましい。水平方向に配向するとは、例えば一対の櫛歯電極間で生じる電界により、本発明の技術分野において水平方向に配向するといえるものであればよい。これにより透過率を更に向上することができる。上記液晶層に含まれる液晶分子は、閾値電圧以上で基板主面に対して水平方向に配向する液晶分子から実質的に構成されるものであることが好適である。
上記液晶層は、正の誘電率異方性を有する液晶分子（ポジ型液晶分子）を含むことが好ましい。正の誘電率異方性を有する液晶分子は、電界を印加した場合に一定方向に配向されるものであり、配向制御が容易であり、より高速応答化することができる。また、上記液晶層は、負の誘電率異方性を有する液晶分子（ネガ型液晶分子）を含むこともまた好ましい。これにより、より透過率を向上することができる。すなわち、高速応答化の観点からは、上記液晶分子が正の誘電率異方性を有する液晶分子から実質的に構成されることが好適であり、透過率の観点からは、上記液晶分子が負の誘電率異方性を有する液晶分子から実質的に構成されることが好適であるといえる。
本発明の液晶表示装置において、上記薄膜トランジスタアレイ基板及び対向基板は、少なくとも一方の液晶層側に、通常は配向膜を有する。該配向膜は、垂直配向膜であることが好ましい。また、該配向膜としては、有機材料、無機材料から形成された配向膜、光活性材料から形成された光配向膜等が挙げられる。なお、上記配向膜は、ラビング処理等による配向処理がなされていない配向膜であってもよい。有機材料、無機材料から形成された配向膜、光配向膜等の、配向処理が必要ない配向膜を用いることによって、プロセスの簡略化によりコストを削減するとともに、信頼性及び歩留まりを向上することができる。また、ラビング処理をおこなった場合、ラビング布などからの不純物混入による液晶汚染、異物による点欠陥不良、液晶パネル内でラビングが不均一であるために表示ムラが発生するなどのおそれがあるが、これら不利点も無いものとすることができる。また、上記薄膜トランジスタアレイ基板及び対向基板は、少なくとも一方の液晶層側と反対側に、偏光板を有することが好ましい。該偏光板は、円偏光板が好ましい。このような構成により、透過率改善効果を更に発揮することができる。該偏光板は、直線偏光板であることもまた好ましい。このような構成により、視野角特性を優れたものとすることができる。
本発明の液晶表示装置は、縦電界発生時においては、通常、少なくとも薄膜トランジスタアレイ基板が有する電極と対向基板が有する電極との間に電位差を生じさせる。好ましい形態は、上記薄膜トランジスタアレイ基板が有する電極と対向基板が有する電極との間に、薄膜トランジスタアレイ基板が有する電極（例えば、一対の櫛歯電極）間よりも高い電位差を生じさせる形態である。
また横電界発生時においては、通常、少なくとも上記薄膜トランジスタアレイ基板が有する電極（例えば、一対の櫛歯電極）間に、電位差を生じさせる。例えば、上記薄膜トランジスタアレイ基板が有する電極間に、上記薄膜トランジスタアレイ基板が有する電極と対向基板が有する電極間よりも高い電位差を生じさせる形態とすることができる。また、低階調表示を行う場合は、上記薄膜トランジスタアレイ基板が有する電極間に、上記薄膜トランジスタアレイ基板が有する電極と対向基板が有する電極との間よりも低い電位差を生じさせる形態とすることもできる。
本発明の液晶表示装置が備える対向基板は、液晶層を挟持するための一対の基板の一方であり、例えば、ガラス、樹脂等の絶縁基板を母体とし、絶縁基板上に配線、電極、カラーフィルタ等を作り込むことで形成される。
本発明の液晶表示装置は、透過型、反射型、半透過型のいずれであってもよい。また、本発明の液晶表示装置としては、パーソナルコンピュータ、テレビジョン、カーナビゲーション等の車載用の機器、携帯電話等の携帯情報端末のディスプレイ等が挙げられ、特に、カーナビゲーション等の車載用の機器等の低温環境下等で用いられる機器に適用されることが好ましい。
上記面状電極は、画素ラインに沿って電気的に接続されていることが好ましい。上記面状電極は、透明導電体及び該透明導電体と電気的に接続される金属導電体から構成されるものであってもよい。
また上記一対の櫛歯電極の少なくとも一方は、上記面状電極と電気的に接続されているものとすることができる。
なお、本明細書中、電極が画素ラインに沿って電気的に接続されるとは、言い換えれば、電極が少なくとも同一の画素ラインごとに電気的に接続されていることを言うが、例えば、電極が１本の画素ラインごとに接続されているものであってもよく、電極がｎ本の画素ラインごとに（ｎラインずつ）接続されているものであってもよく、いずれも好ましい。なお、ｎは、２以上の整数である。電極が複数本（ｎ本）の画素ラインごとに接続されているとは、当該複数本の画素ラインに対応する電極が電気的に接続されているものであればよく、例えば、電極が奇数番目の画素ラインごと、偶数番目の画素ラインごとに電気的に接続される形態も含まれる。このように電極が複数本の画素ラインごとに接続されている場合は、通常は当該複数ラインを同時に反転させることになる。
本発明の薄膜トランジスタアレイ基板及び液晶表示装置の構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素により特に限定されるものではなく、薄膜トランジスタアレイ基板及び液晶表示装置に通常用いられるその他の構成を適宜適用することができる。
上述した各形態は、本発明の要旨を逸脱しない範囲において適宜組み合わされてもよい。
本発明の薄膜トランジスタアレイ基板及び液晶表示装置によれば、高速応答化及び高透過率化できる３層電極構造の液晶表示装置等に好適に適用できるとともに、開口率の大きなものとすることができる。
本実施形態に係る液晶表示装置の横電界発生時における断面模式図である。 本実施形態に係る液晶表示装置の縦電界発生時における断面模式図である。 ダブルソース駆動をおこなうことができる薄膜トランジスタアレイ基板のソースバスラインの画素電極への接続例を示す平面模式図である。 実施形態１に係る薄膜トランジスタアレイ基板の画素平面模式図である。 実施形態１の変形例に係る薄膜トランジスタアレイ基板の画素平面模式図である。 実施形態２に係る薄膜トランジスタアレイ基板の画素平面模式図である。 本実施形態に係る液晶表示装置のコンタクトホールの配置を示す図である。 実施形態３に係る薄膜トランジスタアレイ基板の画素平面模式図である。 本実施形態の液晶表示装置の一例を示す断面模式図である。 本実施形態に用いられるアクティブ駆動素子周辺の平面模式図である。 本実施形態に用いられるアクティブ駆動素子周辺の断面模式図である。 比較例１に係る薄膜トランジスタアレイ基板の画素平面模式図である。 比較例２に係る薄膜トランジスタアレイ基板の画素平面模式図である。 比較例３に係る薄膜トランジスタアレイ基板の画素平面模式図である。 比較例３の変形例に係る薄膜トランジスタアレイ基板の画素平面模式図である。
以下に実施形態を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。本明細書中、画素とは、特に明示しない限り、絵素（サブ画素）であってもよい。また、面状電極は、本発明の技術分野において面状電極であるといえる限り、例えば、点形状のリブ及び／又はスリットが形成されていてもよいが、実質的に配向規制構造体を有さないものが好ましい。更に、薄膜トランジスタアレイ基板に配置される電極のうち、表示面側の電極を上層電極ともいい、表示面と反対側の電極を下層電極ともいう。そして、本実施形態の薄膜トランジスタアレイ基板を、薄膜トランジスタ素子（ＴＦＴ）を有すること等から、ＴＦＴ基板ともいう。なお、本実施形態の液晶表示装置では、立上がり（横電界印加）・立下がり（縦電界印加）の両方において、ＴＦＴをオン状態にして一対の櫛歯電極の少なくとも一方の電極（画素電極）に電圧を印加している。
なお、各実施形態において、同様の機能を発揮する部材及び部分は同じ符号を付している。また、図中、特に断らない限り、（ｉ）は、下側基板の上層にある櫛歯電極の一方の電位を示し、（ｉｉ）は、下側基板の上層にある櫛歯電極の他方の電位を示し、（ｉｉｉ）は、下側基板の下層の面状電極の電位を示し、（ｉｖ）は、上側基板の面状電極の電位を示す。また、各実施形態において、同様の機能を発揮する部材及び部分は同様の符号を付している。なお、本実施形態では、上層電極、下層電極としてＩＴＯ（Indium Tin Oxide；酸化インジウム錫）を用いるが、例えば、ＩＴＯの代わりにＩＺＯ（Indium Zinc Oxide；酸化インジウム亜鉛）も好適に用いることができる。
先ず、本実施形態の薄膜トランジスタアレイ基板を好適に用いることができる液晶表示装置について説明する。
図１は、本実施形態に係る液晶表示装置の横電界発生時における断面模式図である。図２は、本実施形態に係る液晶表示装置の縦電界発生時における断面模式図である。図１及び図２において、点線は、発生する電界の向きを示す。実施形態１に係る液晶表示パネルは、正の誘電異方性を有する液晶（ポジ型液晶）である液晶分子３１を用いた垂直配向型の３層電極構造（ここで、第２層目に位置する下側基板の上層電極は一対の櫛歯電極〔本明細書中、第１の電極とも言う。〕である。）を有する。立上がりは、図１に示すように、一対の櫛歯電極１６（例えば、電位７Ｖである櫛歯電極１７と電位１４Ｖである櫛歯電極１９とからなる）間の電位差７Ｖで発生する横電界により、液晶分子を回転させる。このとき、基板間（電位１０．５Ｖである下層電極〔本明細書中、第２の電極とも言う。〕１３と電位７Ｖである対向電極２３との間）の電位差は実質的に生じていない。
また、立下がりは、図２に示すように、基板間（例えば、それぞれ電位１４Ｖである下層電極１３、上層電極１７、及び、上層電極１９と、電位０Ｖである対向電極２３との間）の電位差１４Ｖで発生する縦電界により、液晶分子を回転させる。このとき、一対の櫛歯電極１６（例えば、電位１４Ｖである上層電極１７と電位１４Ｖである上層電極１９とからなる）間の電位差は実質的に生じていない。
立上がり、立下がりともに電界によって液晶分子を回転させることにより、高速応答化する。すなわち、立上がりでは、一対の櫛歯電極間の横電界でオン状態として高透過率化し、立下がりでは、基板間の縦電界でオン状態として高速応答化する。更に、櫛歯駆動の横電界により高透過率化も実現することができる。なお、実施形態１及びこれ以降の実施形態では液晶としてポジ型液晶を用いているが、ポジ型液晶の代わりにネガ型液晶を用いてもよい。ネガ型液晶を用いた場合は、一対の基板間の電位差により、液晶分子が水平方向に配向し、一対の櫛歯電極間の電位差によっても、液晶分子が水平方向に配向することになる。これにより、透過率が優れたものとなるとともに、立上がり・立下がりの両方において電界によって液晶分子を回転させて高速応答化することができる。なお、後述する各実施形態の薄膜トランジスタアレイ基板は、このような液晶表示装置に特に好適に適用することができるが、この他、ＦＦＳ駆動の液晶表示装置や、ＴＢＡモードの液晶表示装置にも適用することができる。このような液晶表示装置は、櫛歯電極１７、櫛歯電極１９、面状電極である下層電極１３に、別々の電圧をかけるため、ＴＦＴが３つ必要な場合がある。
実施形態１に係る液晶表示パネルは、図１及び図２に示されるように、薄膜トランジスタアレイ基板１０、液晶層３０及び対向基板２０（カラーフィルタ基板）が、液晶表示パネルの背面側から観察面側に向かってこの順に積層されて構成されている。本実施形態の液晶表示パネルは、図２に示されるように、閾値電圧未満では液晶分子を垂直配向させる。また、図１に示されるように、櫛歯電極間の電圧差が閾値電圧以上ではガラス基板１１（薄膜トランジスタアレイ基板のガラス基板）上に形成された上層電極１７、１９（一対の櫛歯電極１６）間に発生する電界で、液晶分子を櫛歯電極間で水平方向に傾斜させることによって透過光量を制御する。面状の下層電極１３（対向電極１３）は、上層電極１７、１９（一対の櫛歯電極１６）との間に絶縁層１５を挟んで形成される。絶縁層１５には、例えば、酸化膜ＳｉＯ２や、窒化膜ＳｉＮや、アクリル系樹脂等が使用され、又は、それらの材料の組み合わせも使用可能である。
図１、図２には示していないが、偏光板が、両基板の液晶層とは反対側に配置されている。偏光板としては、円偏光板又は直線偏光板のいずれも使用することが可能である。また、両基板の液晶層側にはそれぞれ配向膜が配置され、これら配向膜は、有機配向膜又は無機配向膜のいずれであってもよい。また、これら配向膜は、液晶分子を膜面に対して垂直方向に配向させるものであってもよく、水平方向に配向させるものであってもよい。
走査信号線で選択されたタイミングで、映像信号線から供給された電圧を薄膜トランジスタ素子（ＴＦＴ）を通じて、液晶材料を駆動する上層電極１９に印加する。なお、後述する各実施形態では上層電極１７と上層電極１９とは同層に形成されており、同層に形成される形態が好適であるが、櫛歯電極間に電圧差を発生させて横電界を印加し、透過率を向上するという本発明の効果を発揮できる限り、別層に形成されるものであってもよい。上層電極１９は、コンタクトホールを介してＴＦＴから伸びているドレイン電極と接続されている。なお、図１、図２では、下層電極１３、対向電極２３が面状形状であり、下層電極１３は、例えば、ゲートバスラインの偶数ライン・奇数ラインごとに共通接続されているものとすることができる。このような電極も本明細書では面状電極という。また、対向電極２３は、すべての画素に対応して共通接続されている。
本実施形態では、櫛歯電極の電極幅Ｌは、例えば２μｍ以上が好ましい。櫛歯電極の電極間隔Ｓは、例えば２μｍ以上が好ましい。なお、好ましい上限値は、例えば７μｍである。
また、電極間隔Ｓと電極幅Ｌとの比（Ｌ／Ｓ）としては、例えば０．４～３であることが好ましい。より好ましい下限値は、０．５であり、より好ましい上限値は、１．５である。
セルギャップｄは、２μｍ～７μｍであればよく、当該範囲内であることが好適である。セルギャップｄ（液晶層の厚み）は、本明細書中、液晶表示パネルにおける液晶層の厚みの全部を平均して算出されるものであることが好ましい。
なお、本実施形態の液晶表示装置は、通常の液晶表示装置が備える部材（例えば、光源等）を適宜備えることができる。
次いで、後述する実施形態２、３における、ダブルソース駆動の説明をおこなう。
図３は、ダブルソース駆動をおこなうことができる薄膜トランジスタアレイ基板のソースバスラインの画素電極への接続例を示す平面模式図である。なお、図中、線の太い縦線も線の細い縦線もともにソースバスラインを表す。
ＴＦＴを同時駆動することで、２ゲートバスラインずつ書き込むことができる。
大型パネルにおいて、２４０Ｈｚ駆動を行うとき、画素の書き込み時間が非常に短くなる。例えば、ゲートバスラインの本数が１０８０本である場合、シングルソース駆動での１ラインの書き込み時間は、４μｓ（＝１ｓ／２４０Ｈｚ／１０８０本）である。このように書き込み時間が短いため、画素に充分充電することができない。
これを、ダブルソース駆動にして、ｎ番目の画素とｎ＋１番目の画素を同時に書き込む（ゲートバスラインを２本分同時に書き込む）ことにより、書き込み時間が倍の８μｓ（＝１ｓ／２４０Ｈｚ／５４０本）になり、１２０Ｈｚ駆動の書き込み時間８μｓ（＝１ｓ／１２０Ｈｚ／１０８０本）と同様の時間の書き込みが可能となる。
実施形態１（シングルソース駆動、２ＴＦＴの場合）
図４は、実施形態１に係る薄膜トランジスタアレイ基板の画素平面模式図である。
実施形態１では、一対の櫛歯電極の一方である上層電極（画素電極）１９は、凸型（Ｔ字型）の主幹部分を有し、上層電極１７は、凹型の主幹部分を有することが好ましい。なお、上層電極（画素電極）１９の主幹部分と、上層電極１７の主幹部分とは、互いに対向している。上層電極（画素電極）１９、及び、上層電極１７は、それぞれ主幹部分から４５°（１３５°）の角度で延びる分岐部分を有する。分岐部分は、櫛歯電極の歯の部分に該当するとも言え、上層電極（画素電極）１９の分岐部分と、上層電極１７の分岐部分とが交互に配置され、互いに対向していると言える。なお、このような電極構造は、後述する実施形態においても同様である。
一対の櫛歯電極の一方である上層電極（画素電極）１９は、ソースバスラインＡ、Ｂに沿っている線状部分を含む。ここで、上層電極１９が含むソースバスラインＡ、Ｂに沿っている線状部分は、画素中、ゲートバスラインの長手方向では最も外側寄り（図４の画素において最も右側。）に設けられている。当該ソースバスラインＡ、Ｂに沿っている線状部分の中心付近から、該線状部分に対して９０°の角度をなして、ゲートバスラインＧに沿うもう一つの主幹部分が図中左側に延びている。
また一対の櫛歯電極の他方である上層電極１７は、ゲートバスラインＧに沿っている線状部分を含む。このゲートバスラインＧに沿っている線状部分は、画素中、ソースバスラインの長手方向では最も外側寄り（図４の画素において最も上側及び下側。）に設けられている。上層電極１９のソースバスラインＡ、Ｂに沿っている線状部分は、図４中点線で囲んだ部分４１において、上層電極１７のゲートバスラインＧに沿っている線状部分に対して、横設されている。なお、上層電極１９のソースバスラインＡ、Ｂに沿っている線状部分は、上層電極１７のゲートバスラインＧに沿っている線状部分とは重畳していない。これにより、上層電極１９のソースバスラインＡ、Ｂに沿っている線状部分は、ゲートバスラインＧと重畳する位置で薄膜トランジスタ素子のドレイン電極ｄと好適に接続されている。また、ソースバスラインＡ、Ｂに沿っている上層電極１９の線状部分は、ゲートバスラインに沿っている上層電極１７の線状部分より長くなっている。上層電極の一方のソースバスラインに沿っている線状部分が、上層電極の他方のゲートバスラインに沿っている線状部分よりも長いと、ドレイン電極ｄと好適に接続することができる。
上層電極（画素電極）１９の主幹部分を画素の外側（点線で囲んだ箇所）まで延ばす。ドレイン電極ｄと上層電極１９とのコンタクトは、ゲートバスラインＧ上で行う。これにより、ドレイン電極ｄと上層電極１９とのコンタクトが画素近傍（画素領域と重畳する箇所等）にあると生じる配向乱れを充分に防止することができる。
なお、図４中、ｎは、画素配列においてゲートバスラインに沿っている画素列を図の上側から数えた場合にｎ番目となる画素を示すものであり、ｎ＋１は、同様にｎ＋１番目となる画素を示す。後述する図においても同様である。
実施形態１の図４は、下層電極１３を共通電極としてゲートバスライン方向又はソースバスライン方向に繋ぎ、１画素当たりＴＦＴが２つの場合についてのものであるが、下層電極１３も画素ごとのＴＦＴで駆動させるような１画素当たりのＴＦＴが３つの場合でも同様に本発明を適用することができる。
図５は、実施形態１の変形例に係る薄膜トランジスタアレイ基板の画素平面模式図である。
図５は、実施形態１から画素が９０°回転する場合を示している。この場合は、上層電極１９′のゲートバスラインに沿っている線状部分が短くなり、上層電極１７′のソースバスラインに沿っている線状部分が長くなる。上層電極１７′のソースバスライン（図５の上下方向）に沿っている線状部分は、図５中点線で囲んだ部分４３において、上層電極１９′のゲートバスライン（図５の左右方向）に沿っている線状部分に対して横設される。そして、図示していないが、ゲートバスラインと重畳する位置で薄膜トランジスタ素子のドレイン電極と接続されている。
実施形態２（ダブルソース駆動、２ＴＦＴの場合：画素の反転）
図６は、実施形態２に係る薄膜トランジスタアレイ基板の画素平面模式図である。
上層電極１１９の主幹部分である、ソースバスラインＡ～Ｆに沿っている線状部分が、上層電極１１７のゲートバスラインＧに沿っている線状部分よりも長くし、これによりゲートバスラインＧ上でＴＦＴ３やＴＦＴ６に接続する。言い換えれば、上層電極１１７の主幹部分である、ゲートバスラインＧに沿っている線状部分は、邪魔にならないように短くし、この上層電極１１７のゲートバスラインＧに沿っている線状部分に対して、上層電極１１９のソースバスラインに沿っている線状部分が、点線で囲んだ部分１４１で、横設されるようにする。
上層電極１１７と上層電極１１９を、ｎ番目の画素とｎ＋１番目の画素で反転させて配置することで、どちらの画素も、上層電極のソースバスラインと沿っている線状部分がゲートバスライン上でＴＦＴのドレイン電極に電気的に接続されるようになる。
この時、ソースバスラインを左端からＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆとすると、
Ａ：ｎ番目の画素の上層電極１１７と接続
Ｂ：ｎ＋１番目の画素の上層電極１１９と接続
Ｃ：ｎ番目の画素の下層電極１１３と接続
Ｄ：ｎ＋１番目の画素の下層電極１１３と接続
Ｅ：ｎ番目の画素の上層電極１１９と接続
Ｆ：ｎ＋１番目の画素の上層電極１１７と接続
という接続の順番になり、このように接続することが好ましい形態の１つである。
上層電極１１７と接続されているソースバスラインＡ、Ｆと、下層電極１１３と接続されているソースバスラインＣ、Ｄとは、逆になってもよい。更に、ｎ番目の画素の下層電極１１３と接続されているソースバスラインＣと、ｎ＋１番目の画素の下層電極１１３と接続されているソースバスラインＤとが逆になってもよく、ｎ＋１番目の画素の上層電極１１９と接続されているソースバスラインＢと、ｎ番目の画素の上層電極１１９と接続されているソースバスラインＥとが逆になってもよい。中でも、両外側から１つ内に入ったソースバスラインＢ、Ｅが、上層電極１１７のゲートバスラインに沿っている部分に対して横設される、一対の櫛歯電極の一方である上層電極１１９と接続されることが重要であり、この形態が好ましい。
なお、下層電極１１３を共通電極としてゲートバスライン方向又はソースバスライン方向に繋ぎ、１画素当たり２つのＴＦＴで駆動を行う場合も同様に、実施形態２の画素構造を適用することができる。
またダブルソース駆動をおこなうことができる薄膜トランジスタアレイ基板において、画素中央の主幹がソースバスラインと平行でないとき、ｎ番目の画素とｎ＋１番目の画素とで画素の電極の配置が反転した構造になり、このような構造が好ましい。
図７は、本実施形態に係る液晶表示装置のコンタクトホールの配置を示す図である。
白抜きの点線で囲んだ位置がコンタクトホールになる。このようにゲートバスライン上にドレイン電極と上層電極とのコンタクトホールを設けることにより、上述したように、コンタクトホールが画素近傍にあると生じる配向乱れを充分に防止することができる。
実施形態３（ダブルソース駆動、３ＴＦＴの場合：画素を９０°回転）
図８は、実施形態３に係る薄膜トランジスタアレイ基板の画素平面模式図である。
上層電極２１７の主幹部分である、ソースバスラインＡ～Ｆに沿っている線状部分が、上層電極２１９のゲートバスラインＧに沿っている線状部分よりも長くし、これによりゲートバスラインＧ上のそれぞれＴＦＴ３、ＴＦＴ４に接続する。言い換えれば、上層電極２１９の主幹部分である、ゲートバスラインＧに沿っている線状部分は、邪魔にならないように短くし、この上層電極２１９のゲートバスラインＧに沿っている線状部分に対して、上層電極２１７のソースバスラインに沿っている線状部分が、点線で囲んだ部分２４１で、横設されるようにする。
上層電極の画素パターンを、実施形態１等に示した画素パターンから９０°回転させることで、上層電極２１７とドレイン電極ｄとが問題なく接続される。
このとき、ソースバスラインを左端からＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆとすると、
Ａ：ｎ番目の画素の上層電極２１９と接続
Ｂ：ｎ＋１番目の画素の上層電極２１７と接続
Ｃ：ｎ番目の画素の下層電極２１３と接続
Ｄ：ｎ＋１番目の画素の下層電極２１３と接続
Ｅ：ｎ番目の画素の上層電極２１７と接続
Ｆ：ｎ＋１番目の画素の上層電極２１９と接続
という接続の順番になり、このように接続することが好ましい形態の１つである。
上層電極２１９と接続されているソースバスラインＡ、Ｆと、下層電極２１３に繋がっているソースバスラインＣ、Ｄとは、逆になってもよい。更に、ｎ番目の画素の上層電極２１９と接続されているソースバスラインＡと、ｎ＋１番目の画素の上層電極２１９と接続されているソースバスラインＦとが逆になってもよく、ｎ番目の画素の下層電極２１３と接続されているソースバスラインＣと、ｎ＋１番目の画素の下層電極２１３と接続されているソースバスラインＤとが逆になってもよく、ｎ＋１番目の画素の上層電極２１７と接続されているソースバスラインＢと、ｎ番目の画素の上層電極２１７と接続されているソースバスラインＥとが逆になってもよい。
なお、実施形態３では、図８に参照番号２４５で示したようにドレイン電極ｄを下層電極２１３に電気的に接続しているが、その代わりに、下層電極２１３を共通電極としてゲートバスライン方向又はソースバスライン方向に繋ぎ、１画素当たり２つのＴＦＴで駆動を行うこともできる。その場合も同様に、実施形態３のその他の画素構造を好適に適用することができる。
また実施形態３の場合は、６本のソースバスラインの並び方が、両外側のソースバスライン（ＡとＦ）が、上層電極（ｉｉ）（又は下層電極（ｉｉｉ））と電気的に接続され、両外側からひとつ内にはいったソースバスライン（ＢとＥ）が、上層電極（ｉ）と電気的に接続され、最も内側のソースバスライン（ＣとＤ）が、下層電極（ｉｉｉ）（又は上層電極（ｉｉ））と接続されることが重要であり、このような形態が特に好ましい。すなわち、Ｂのソースバスラインと、Ｅのソースバスラインが、上層電極（ｉ）に繋がる設計とすることにより、適切に設計することができる。
上述した各実施形態においては、上層電極の主幹がドレイン電極ｄと接続するために、ゲートバスライン側に向かって延びる長い構造となっている。
また本発明の各実施形態においては、酸化物半導体ＴＦＴ（ＩＧＺＯ等）が好適に用いられる。この酸化物半導体ＴＦＴについて、以下に詳細に説明する。
上記薄膜トランジスタ基板は、薄膜トランジスタ素子を備える。上記薄膜トランジスタ素子は、酸化物半導体を含むことが好ましい。すなわち、薄膜トランジスタ素子においては、シリコン半導体膜の代わりに、酸化亜鉛等の酸化物半導体膜を用いてアクティブ駆動素子（ＴＦＴ）の活性層を形成することが好ましい。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。 酸化物半導体は、アモルファスシリコンよりも高いキャリア移動度を示し、特性バラつきも小さいという特徴を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作でき、駆動周波数が高く、より高精細である次世代表示装置の駆動に好適である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できるという利点を奏する。
本実施形態の液晶駆動方法を、特にＦＳＤ（フィールドシーケンシャル表示装置）で使用する場合に、以下の特徴が顕著なものとなる。
（１）画素容量が通常のＶＡ（垂直配向）モードよりも大きい（図９は、本実施形態の液晶表示装置の一例を示す断面模式図であるところ、図９中、矢印で示される箇所において、上層電極と下層電極との間に大きな容量が発生するため、画素容量が通常の垂直配向〔ＶＡ：Vertical Alignment〕モードの液晶表示装置より大きい。）。（２）ＲＧＢの３画素が１画素になるため、１画素の容量が３倍である。（３）更に、２４０Ｈｚ以上の駆動が必要のためゲートオン時間が非常に短い。
更に、酸化物半導体ＴＦＴ（ＩＧＺＯ等）を適用した場合のメリットは、以下の通りである。　
上記（１）と（２）の理由より、５２型で画素容量がＵＶ２Ａの２４０Ｈｚ駆動の機種の約２０倍ある。
故に、従来のａ－Ｓｉでトランジスタを作製するとトランジスタが約２０倍以上大きくなり、開口率が十分にとれない課題があった。
ＩＧＺＯの移動度はａ－Ｓｉの約１０倍であるため、トランジスタの大きさが約１／１０になる。
カラーフィルタＲＧＢを用いる液晶表示装置にあった３つのトランジスタが１つになっているので、ａ－Ｓｉとほぼ同等か小さいくらいで作製可能である。
上記のようにトランジスタが小さくなると、Ｃｇｄの容量も小さくなるので、その分ソースバスラインに対する負担も小さくなる。
（具体例）
酸化物半導体ＴＦＴの構成図（例示）を、図１０、図１１に示す。図１０は、本実施形態に用いられるアクティブ駆動素子周辺の平面模式図である。図１１は、本実施形態に用いられるアクティブ駆動素子周辺の断面模式図である。なお、符号Ｔは、ゲート・ソース端子を示す。符号Ｃｓは、補助容量を示す。
酸化物半導体ＴＦＴの作製工程の一例（当該部）を、以下に説明する。　
酸化物半導体膜を用いたアクティブ駆動素子（ＴＦＴ）の活性層酸化物半導体層１０５ａ、１０５ｂは、以下のようにして形成できる。
まず、スパッタリング法を用いて、例えば厚さが３０ｎｍ以上、３００ｎｍ以下のＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体（ＩＧＺＯ）膜を絶縁膜１１３ｉの上に形成する。この後、フォトリソグラフィにより、ＩＧＺＯ膜の所定の領域を覆うレジストマスクを形成する。次いで、ＩＧＺＯ膜のうちレジストマスクで覆われていない部分をウェットエッチングにより除去する。この後、レジストマスクを剥離する。このようにして、島状の酸化物半導体層１０５ａ、１０５ｂを得る。なお、ＩＧＺＯ膜の代わりに、他の酸化物半導体膜を用いて酸化物半導体層１０５ａ、１０５ｂを形成してもよい。
次いで、基板１１１ｇの表面全体に絶縁膜１０７を堆積させた後、絶縁膜１０７をパターニングする。
具体的には、まず、絶縁膜１１３ｉ及び酸化物半導体層１０５ａ、１０５ｂの上に、絶縁膜１０７として例えばＳｉＯ２膜（厚さ：例えば約１５０ｎｍ）をＣＶＤ法によって形成する。
絶縁膜１０７は、ＳｉＯｙ等の酸化物膜を含むことが好ましい。
酸化物膜を用いると、酸化物半導体層１０５ａ、１０５ｂに酸素欠損が生じた場合に、酸化物膜に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層１０５ａ、１０５ｂの酸化欠損をより効果的に低減できる。ここでは、絶縁膜１０７としてＳｉＯ２膜からなる単層を用いているが、絶縁膜１０７は、ＳｉＯ２膜を下層とし、ＳｉＮｘ膜を上層とする積層構造を有していてもよい。
絶縁膜１０７の厚さ（積層構造を有する場合には各層の合計厚さ）は、５０ｎｍ以上、２００ｎｍ以下であることが好ましい。５０ｎｍ以上であれば、ソース・ドレイン電極のパターニング工程等において、酸化物半導体層１０５ａ、１０５ｂの表面をより確実に保護できる。一方、２００ｎｍを超えると、ソース電極やドレイン電極により大きい段差が生じるので、断線等を引き起こすおそれがある。
また本実施形態における酸化物半導体層１０５ａ、１０５ｂは、例えばＺｎ－Ｏ系半導体（ＺｎＯ）、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体（ＩＧＺＯ）、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ）、又は、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）等からなる層であることが好ましい。中でも、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体（ＩＧＺＯ）がより好ましい。
なお、本モードは上記の酸化物半導体ＴＦＴとの組合せで一定の作用効果を奏するが、アモルファスＳｉＴＦＴや多結晶ＳｉＴＦＴ等公知のＴＦＴ素子を用いて駆動させることも可能である。
比較例１（シングルソース駆動、２ＴＦＴの場合）
図１２は、比較例１に係る薄膜トランジスタアレイ基板の画素平面模式図である。
電界オン・電界オンモードの液晶表示装置においてＴＦＴを用いて上層電極３１７、上層電極３１９を駆動するとき、１画素当たり２つのＴＦＴが必要となる。
左側のソースバスラインＡは、上層電極３１７に接続する。右側のソースバスラインＢは、上層電極３１９に接続するものであるが、上層電極３１７の主幹が長いため、点線で囲まれた部分３４７に示されるように接続することができない。下層電極３１３をＴＦＴで駆動する、１画素当たり３ＴＦＴを用いる薄膜トランジスタアレイ基板の場合も同様である。
比較例２（ダブルソース駆動、２ＴＦＴの場合）
図１３は、比較例２に係る薄膜トランジスタアレイ基板の画素平面模式図である。
電界オン・電界オンモードの液晶表示装置において上層電極４１７、上層電極４１９を駆動するとき、１画素当たり２つのＴＦＴが必要となる。
２４０Ｈｚ駆動を行う場合、ＴＦＴのオン時間が短すぎるため、ダブルソース駆動で同時に２画素ずつ書き込む必要がある。極性反転のため、ソースバスラインに＋と－を交互に書き込む。
左側の２つのソースバスラインＡ、Ｂは、上層電極４１７に接続する。
右側の２つのソースバスラインＣ、Ｄは、上層電極４１９に接続するものであるが、ｎ＋１番目の画素では、ドレインｄの先が上層電極４１９の方向にないため、接続できない。
またシングルソース駆動の場合、上層電極４１７の主幹が長いと接続できない。
比較例３（ダブルソース駆動、３ＴＦＴの場合）
図１４は、比較例３に係る薄膜トランジスタアレイ基板の画素平面模式図である。
電界オン・電界オンモードの液晶表示装置において、上層電極５１７、上層電極５１９、下層電極５１３の３電極に別々に電圧を印加する場合は、１画素当たり３つのＴＦＴを用いる。
２４０Ｈｚ駆動を行う場合、ＴＦＴのオン時間が短すぎるため、ダブルソース駆動で同時に２画素ずつ書き込む必要がある。
ＴＦＴが１画素当たり３つあるので、ソースバスラインは１画素当たり合計６本になる。極性反転のため、ソースバスラインに＋と－を交互に書き込む。
左側の２つのソースバスラインＡ、Ｂは、上層電極５１７に接続する。
中央の２つのソースバスラインＣ、Ｄは、下層電極５１３に接続する。
右側の２つのソースバスラインＥ、Ｆは、上層電極５１９に接続するものであるが、ｎ＋１番目の画素はドレインｄの先が上層電極５１９の方向にないため、ｎ＋１番目の画素においては、接続できない。
下層電極５１３をＴＦＴ駆動せず、１画素当たり２つのＴＦＴの場合も同様である。
シングルソース駆動の場合、上層電極５１７の主幹が長いと接続できない。
比較例３の変形例
図１５は、比較例３の変形例に係る薄膜トランジスタアレイ基板の画素平面模式図である。
比較例３において、上層電極５１９をドレインｄ側に延長して、ドレインｄと上層電極５１９とを接続すると、その分開口率が落ちる。すなわち、図１５は、比較例３における上層電極５１９をドレインｄ側に延長して、ドレインｄと上層電極５１９とを接続した場合である比較例３の変形例を示すが、点線で囲んだ領域５４９が一対の櫛歯電極のように液晶の配向を適切に制御できるものにならないので、液晶の配向が乱れ、透過率が落ちる。
上述した各実施形態では、薄膜トランジスタアレイ基板の製造が容易で、高透過率化が達成可能である。また、フィールドシーケンシャル方式が実施可能であり、また、車載用の表示装置や、立体視可能な液晶表示装置（３Ｄの液晶表示装置）用途に好適である応答速度を実現できる。中でも、液晶駆動装置は、フィールドシーケンシャル駆動を行うものであり、かつ円偏光板を備えるものであることが好ましい。フィールドシーケンシャル駆動を行うとき、カラーフィルタが無いため、内部反射が大きくなる。カラーフィルタの透過率が通常は１／３で、反射光は２回カラーフィルタを通るので、カラーフィルタがある場合は内部反射が１／１０程度になるからである。このため、円偏光板を用いることでこのような内部反射を充分に低減することができる。なお、ＴＦＴ基板及び対向基板において、ＳＥＭ（Scanning Electron Microscope：走査型電子顕微鏡）等の顕微鏡観察により、本発明の液晶表示パネル、液晶表示装置及び薄膜トランジスタアレイ基板に係る電極構造等を確認することができる。
なお、本明細書中、小型の液晶表示パネルとは、１０型以下の携帯用ディスプレイをいう。大型パネルは、２０型のパーソナルコンピュータ用等のディスプレイより大きなテレビ用等のディスプレイをいう。
また上述した実施形態においては、電極が奇数の画素ラインごと、偶数の画素ラインごとに電気的に接続されているものについて説明し、このような形態のものが反転駆動をおこなううえで好ましいが、電極が画素ラインに沿って電気的に接続されているものであれば画素当たりのＴＦＴ数を削減することが可能であり、例えば、電極が上述した以外の複数本の画素ラインごと（ｎラインずつ〔ｎは、２以上の整数である。〕）に接続されているものであってもよい。
なお、ＴＦＴ基板及び対向基板において、ＳＥＭ（Scanning Electron Microscope：走査型電子顕微鏡）等の顕微鏡観察により、本発明の液晶駆動方法及び液晶表示装置に係る電極構造等を確認することができる。また、駆動電圧を本発明の技術分野における通常の方法で検証して、本発明の液晶駆動方法等を確認することができる。
なお、上述した薄膜トランジスタアレイ基板を備える液晶表示装置は、通常の液晶表示装置が備える部材（例えば、光源等）を適宜備えることができる。
上述した実施形態における各形態は、本発明の要旨を逸脱しない範囲において適宜組み合わされてもよい。
なお、本願は、２０１１年１０月３１日に出願された日本国特許出願２０１１－２３９３４８号を基礎として、パリ条約ないし移行する国における法規に基づく優先権を主張するものである。該出願の内容は、その全体が本願中に参照として組み込まれている。
１０、１１０：薄膜トランジスタアレイ基板
１１、２１：ガラス基板
１３、１３′、２３、１１３、２１３、３１３、４１３、５１３：下層電極
１５、４１５、５１５：絶縁層
１６：一対の櫛歯電極
１７、１７′、１９、１９′、１１７、１１９、２１７、２１９、３１７、３１９、４１７、４１９、５１７、５１９：上層電極
２０：対向基板
２３：対向電極
３０：液晶層
３１：液晶（液晶分子）
１０１ａ：ゲート配線
１０１ｂ：補助容量配線
１０１ｃ：接続部
１１１ｇ：基板
１１３ｉ：絶縁膜（ゲート絶縁膜）
１０５ａ、１０５ｂ：酸化物半導体層（活性層）
１０７：絶縁膜（エッチングストッパ、保護膜）
１０９ａｓ、１０９ａｄ、１０９ｂ、１１５ｂ：開口部
１１１ａｓ：ソース配線　
１１１ａｄ：ドレイン配線　
１１１ｃ，１１７ｃ：接続部　
１１３ｐ：保護膜　
１１７ｐｉｘ：画素電極
２０１：画素部　
２０２：端子配置領域　
Ｔ：ゲート・ソース端子

Claims (11)

  1. 薄膜トランジスタ素子、ゲートバスライン及びソースバスラインを有する薄膜トランジスタアレイ基板であって、
    該薄膜トランジスタアレイ基板は、電極をもち、
    該電極は、第１電極、及び、第２電極を含み、
    該第１電極は、ソースバスラインに沿っている線状部分を含み、
    該第１電極は、ゲートバスラインに沿っている線状部分を含み、
    該ソースバスラインに沿っている線状部分の少なくとも１つは、基板主面を平面視したときに、該ゲートバスラインに沿っている線状部分に対して横設され、ゲートバスラインと重畳する位置で薄膜トランジスタ素子のドレイン電極と接続され、
    該第２電極は、面状電極である
    ことを特徴とする薄膜トランジスタアレイ基板。
  2. 前記第１電極は、一対の櫛歯電極であり、
    該一対の櫛歯電極の一方は、ソースバスラインに沿っている線状部分を含み、
    該一対の櫛歯電極の他方は、ゲートバスラインに沿っている線状部分を含み、
    該ソースバスラインに沿っている線状部分の少なくとも１つは、基板主面を平面視したときに、該ゲートバスラインに沿っている線状部分に対して横設され、ゲートバスラインと重畳する位置で薄膜トランジスタ素子のドレイン電極と接続されている
    ことを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
  3. 前記ソースバスラインに沿っている線状部分は、基板主面を平面視したときに、前記ゲートバスラインに沿っている線状部分より長い
    ことを特徴とする請求項１又は２に記載の薄膜トランジスタアレイ基板。
  4. 前記ソースバスラインは、該ソースバスラインに沿って少なくとも２つの画素を同時に駆動することができる少なくとも２本のソースバスラインを含む
    ことを特徴とする請求項１～３のいずれかに記載の薄膜トランジスタアレイ基板。
  5. 前記第１電極は、画素ごとに配置され、
    前記ゲートバスラインに沿っている線状部分は、画素の中央を通り、
    前記ソースバスラインに沿って隣接する２つの画素にそれぞれ配置される第１電極は、基板主面を平面視したときに、互いに反転した構造を有する
    ことを特徴とする請求項１～４のいずれかに記載の薄膜トランジスタアレイ基板。
  6. 前記薄膜トランジスタアレイ基板は、１つの画素と重畳するソースバスラインが少なくとも４本あり、画素の外側から１本内に入った２本のソースバスラインは、それぞれ、前記一対の櫛歯電極の一方と電気的に接続されているか、又は、前記一対の櫛歯電極の他方と電気的に接続されている
    ことを特徴とする請求項２に記載の薄膜トランジスタアレイ基板。
  7. 前記薄膜トランジスタアレイ基板は、１つの画素と重畳するソースバスラインが少なくとも４本あり、画素の外側から１本内に入った２本のソースバスラインは、前記一対の櫛歯電極における外側の線状部分と接続されている
    ことを特徴とする請求項２又は６に記載の薄膜トランジスタアレイ基板。
  8. 前記面状電極は、ソースバスライン方向の画素間、又は、ゲートバスライン方向の画素間で共通接続されている
    ことを特徴とする請求項１～７のいずれかに記載の薄膜トランジスタアレイ基板。
  9. 前記薄膜トランジスタ素子は、酸化物半導体を含む
    ことを特徴とする請求項１～８のいずれかに記載の薄膜トランジスタアレイ基板。
  10. 前記第１電極は、横電界を発生させるための電極である
    ことを特徴とする請求項１～９のいずれかに記載の薄膜トランジスタアレイ基板。
  11. 請求項１～１０のいずれかに記載の薄膜トランジスタアレイ基板を備えることを特徴とする液晶表示装置。
PCT/JP2012/077394 2011-10-31 2012-10-24 薄膜トランジスタアレイ基板及び液晶表示装置 Ceased WO2013065529A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201280053786.2A CN104024933B (zh) 2011-10-31 2012-10-24 薄膜晶体管阵列基板和液晶显示装置
US14/351,998 US9165948B2 (en) 2011-10-31 2012-10-24 Thin film transistor array substrate and liquid crystal display device
JP2013541713A JP5764665B2 (ja) 2011-10-31 2012-10-24 薄膜トランジスタアレイ基板及び液晶表示装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-239348 2011-10-31
JP2011239348 2011-10-31

Publications (1)

Publication Number Publication Date
WO2013065529A1 true WO2013065529A1 (ja) 2013-05-10

Family

ID=48191883

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/077394 Ceased WO2013065529A1 (ja) 2011-10-31 2012-10-24 薄膜トランジスタアレイ基板及び液晶表示装置

Country Status (4)

Country Link
US (1) US9165948B2 (ja)
JP (1) JP5764665B2 (ja)
CN (1) CN104024933B (ja)
WO (1) WO2013065529A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015114970A1 (ja) * 2014-01-30 2015-08-06 シャープ株式会社 液晶表示装置
WO2015192435A1 (zh) * 2014-06-17 2015-12-23 深圳市华星光电技术有限公司 Tft阵列基板结构
WO2016035561A1 (ja) * 2014-09-02 2016-03-10 シャープ株式会社 液晶表示装置
WO2016035578A1 (ja) * 2014-09-03 2016-03-10 シャープ株式会社 液晶表示装置

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104272176B (zh) 2012-05-10 2017-02-22 夏普株式会社 液晶驱动方法和液晶显示装置
WO2014097998A1 (ja) * 2012-12-19 2014-06-26 シャープ株式会社 液晶表示装置
KR102017410B1 (ko) * 2015-05-13 2019-09-02 도판 인사츠 가부시키가이샤 액정 표시 장치
CN106292084B (zh) * 2016-08-26 2019-07-02 深圳市华星光电技术有限公司 像素结构及其制作方法
CN107728352B (zh) * 2017-11-22 2020-05-05 深圳市华星光电半导体显示技术有限公司 一种像素驱动电路及液晶显示面板
CN109378298B (zh) * 2018-10-10 2022-04-29 京东方科技集团股份有限公司 显示背板及其制作方法和显示装置
CN109979404B (zh) * 2019-03-07 2020-10-13 深圳市华星光电半导体显示技术有限公司 显示面板充电方法以及装置
CN111308803B (zh) 2020-03-12 2021-10-08 深圳市华星光电半导体显示技术有限公司 阵列基板
CN119148430A (zh) * 2023-06-14 2024-12-17 京东方科技集团股份有限公司 显示面板和显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002296608A (ja) * 2001-03-29 2002-10-09 Hitachi Ltd 液晶表示装置
JP2009092912A (ja) * 2007-10-09 2009-04-30 Hitachi Displays Ltd 液晶表示装置
JP2010060857A (ja) * 2008-09-04 2010-03-18 Hitachi Displays Ltd 液晶表示装置
JP2011029373A (ja) * 2009-07-24 2011-02-10 Sharp Corp 薄膜トランジスタ基板及びその製造方法
JP2011123234A (ja) * 2009-12-10 2011-06-23 Hitachi Displays Ltd 液晶表示装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0717303B1 (en) * 1990-05-11 2003-05-02 Sharp Kabushiki Kaisha An active matrix display device, a method of manufacturing the same and a method to treat defective pixels
JPH06313899A (ja) * 1993-04-30 1994-11-08 Sharp Corp 液晶表示装置
US5774099A (en) * 1995-04-25 1998-06-30 Hitachi, Ltd. Liquid crystal device with wide viewing angle characteristics
JP3144329B2 (ja) * 1996-12-25 2001-03-12 日本電気株式会社 液晶表示素子
JP3185778B2 (ja) * 1999-02-10 2001-07-11 日本電気株式会社 アクティブマトリクス型液晶表示装置、その製造方法及びその駆動方法
JP2001228457A (ja) * 1999-12-08 2001-08-24 Sharp Corp 液晶表示装置
JP3900859B2 (ja) 2001-06-07 2007-04-04 セイコーエプソン株式会社 液晶装置、投射型表示装置および電子機器
JP3992984B2 (ja) * 2002-01-04 2007-10-17 シャープ株式会社 液晶表示パネル
US7995181B2 (en) 2002-08-26 2011-08-09 University Of Central Florida Research Foundation, Inc. High speed and wide viewing angle liquid crystal displays
CN100451784C (zh) * 2004-01-29 2009-01-14 夏普株式会社 显示装置
JP4394512B2 (ja) * 2004-04-30 2010-01-06 富士通株式会社 視角特性を改善した液晶表示装置
JP4498043B2 (ja) * 2004-07-20 2010-07-07 シャープ株式会社 液晶表示装置、液晶表示装置のリペア方法及び液晶表示装置の駆動方法
JP4817695B2 (ja) * 2005-03-29 2011-11-16 シャープ株式会社 液晶表示装置
JP2007232795A (ja) * 2006-02-27 2007-09-13 Hitachi Displays Ltd 有機ｅｌ表示装置
US8427465B2 (en) * 2006-09-19 2013-04-23 Sharp Kabushiki Kaisha Displaying device, its driving circuit and its driving method
US8284147B2 (en) * 2008-12-29 2012-10-09 Himax Technologies Limited Source driver, display device using the same and driving method of source driver
EP2413181A4 (en) * 2009-03-24 2012-08-29 Sharp Kk TFT SUBSTRATE AND LIQUID CRYSTAL DISPLAY APPARATUS USING THE SAME
WO2010137427A1 (ja) * 2009-05-28 2010-12-02 シャープ株式会社 液晶表示装置
US9111503B2 (en) * 2011-02-14 2015-08-18 Sharp Kabushiki Kaisha Display device and method for driving same
WO2012128084A1 (ja) 2011-03-18 2012-09-27 シャープ株式会社 薄膜トランジスタアレイ基板及び液晶表示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002296608A (ja) * 2001-03-29 2002-10-09 Hitachi Ltd 液晶表示装置
JP2009092912A (ja) * 2007-10-09 2009-04-30 Hitachi Displays Ltd 液晶表示装置
JP2010060857A (ja) * 2008-09-04 2010-03-18 Hitachi Displays Ltd 液晶表示装置
JP2011029373A (ja) * 2009-07-24 2011-02-10 Sharp Corp 薄膜トランジスタ基板及びその製造方法
JP2011123234A (ja) * 2009-12-10 2011-06-23 Hitachi Displays Ltd 液晶表示装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015114970A1 (ja) * 2014-01-30 2015-08-06 シャープ株式会社 液晶表示装置
US9852676B2 (en) 2014-01-30 2017-12-26 Sharp Kabushiki Kaisha Liquid crystal display device
WO2015192435A1 (zh) * 2014-06-17 2015-12-23 深圳市华星光电技术有限公司 Tft阵列基板结构
WO2016035561A1 (ja) * 2014-09-02 2016-03-10 シャープ株式会社 液晶表示装置
WO2016035578A1 (ja) * 2014-09-03 2016-03-10 シャープ株式会社 液晶表示装置

Also Published As

Publication number Publication date
CN104024933B (zh) 2016-05-25
JP5764665B2 (ja) 2015-08-19
US9165948B2 (en) 2015-10-20
US20140264330A1 (en) 2014-09-18
JPWO2013065529A1 (ja) 2015-04-02
CN104024933A (zh) 2014-09-03

Similar Documents

Publication Publication Date Title
JP5764665B2 (ja) 薄膜トランジスタアレイ基板及び液晶表示装置
JP5654677B2 (ja) 液晶表示パネル及び液晶表示装置
JP5643422B2 (ja) 液晶表示装置
CN101893796B (zh) 液晶显示器
TWI378283B (en) Liquid crystal device and electronic apparatus
US20150146125A1 (en) Liquid crystal display panel, liquid crystal display apparatus, and thin film transistor array substrate
CN101446715A (zh) 液晶装置和电子设备
CN101533186A (zh) 液晶装置及电子设备
JP5728587B2 (ja) 液晶駆動方法及び液晶表示装置
US20150212377A1 (en) Liquid crystal display panel and liquid crystal display device
US8576365B2 (en) Display panel
US10877327B2 (en) Pixel structure
CN104272176B (zh) 液晶驱动方法和液晶显示装置
WO2013001983A1 (ja) 液晶表示パネル及び液晶表示装置
WO2013058157A1 (ja) 液晶表示パネル及び液晶表示装置
KR101101007B1 (ko) 액정표시장치
US20080246898A1 (en) Liquid crystal display panel and active matrix substrate thereof
JP4905011B2 (ja) 液晶装置、及び電子機器
WO2013183505A1 (ja) 液晶表示装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12844965

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2013541713

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 14351998

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12844965

Country of ref document: EP

Kind code of ref document: A1