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WO2013054505A1 - 薄膜トランジスタ装置 - Google Patents

薄膜トランジスタ装置 Download PDF

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WO2013054505A1
WO2013054505A1 PCT/JP2012/006462 JP2012006462W WO2013054505A1 WO 2013054505 A1 WO2013054505 A1 WO 2013054505A1 JP 2012006462 W JP2012006462 W JP 2012006462W WO 2013054505 A1 WO2013054505 A1 WO 2013054505A1
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WO
WIPO (PCT)
Prior art keywords
thin film
silicon thin
crystalline silicon
raman
polycrystalline silicon
Prior art date
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Ceased
Application number
PCT/JP2012/006462
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English (en)
French (fr)
Inventor
孝啓 川島
智彦 尾田
輝 西谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to US14/243,294 priority patent/US8860037B2/en
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    • H10P14/3238—
    • H10P14/3411—
    • H10P14/3814—
    • H10P14/3816—

Definitions

  • the present invention relates to a thin film transistor device.
  • an organic electroluminescence (EL) display device and a television receiver using a liquid crystal display device.
  • EL organic electroluminescence
  • liquid crystal display device a liquid crystal display device
  • light emitting elements arranged in a matrix to constitute an organic display device and a liquid crystal display device are driven by a plurality of thin film transistor devices (TFTs).
  • TFTs thin film transistor devices
  • a TFT is configured by, for example, sequentially stacking a source electrode and a drain electrode, a semiconductor layer (channel layer), a gate insulating film, and a gate electrode on a substrate, and the channel layer used for the TFT is a thin film.
  • a silicon semiconductor is used (for example, Patent Document 1).
  • the silicon semiconductor thin film is roughly classified into an amorphous silicon thin film (amorphous silicon: a-Si) and a crystalline silicon thin film (crystalline silicon thin film). Crystalline silicon thin films can be further classified into polycrystalline silicon thin films, microcrystalline silicon thin films, single crystal silicon thin films, and the like.
  • the amorphous silicon thin film can be uniformly formed on a large-area substrate at a relatively low temperature by chemical vapor deposition (CVD) or the like.
  • CVD chemical vapor deposition
  • the amorphous silicon thin film is inferior in characteristics such as carrier mobility as compared with the crystalline silicon thin film. Therefore, realization of a TFT using a crystalline silicon thin film for a channel layer is eagerly desired in order to realize a display with higher driving speed and higher definition.
  • Patent Documents 2 to 4 Therefore, techniques for forming a crystalline silicon thin film have been proposed (for example, Patent Documents 2 to 4).
  • JP-A-6-342909 JP 61-153277 A Japanese Patent No. 3535241 JP 2008-016717 A
  • the crystalline silicon thin films prepared by the above conventional methods have completely different film qualities. Even when a crystalline silicon thin film with high mobility is formed by the same method, the film quality may vary, and the target mobility may not be achieved (the mobility may vary).
  • the present invention has been made in view of the above circumstances, and an object of the present invention is to provide a thin film transistor device using a crystalline silicon thin film having a high mobility characteristic with little variation in mobility as a channel layer.
  • one embodiment of a thin film transistor device is formed on a gate electrode formed on a substrate, a gate insulating film formed on the gate electrode, and the gate insulating film.
  • a crystalline silicon thin film having a channel region, a semiconductor film formed on the crystalline silicon thin film, and a source electrode and a drain electrode formed above the channel region, and a unique phonon of the crystalline silicon thin film Raman half band width corresponding to the mode is less than 5.0 cm -1 or 6.0 cm -1, the average crystal grain size of the crystalline silicon thin film is about 50nm or 300nm or less.
  • a thin film transistor device using a crystalline silicon thin film having a high mobility characteristic with little variation in mobility as a channel layer.
  • FIG. 1 is a cross-sectional view schematically showing the configuration of the thin film transistor device according to the first embodiment.
  • 2A is a cross-sectional view schematically showing a substrate preparation step in the method for manufacturing the thin film transistor device according to Embodiment 1.
  • FIG. 2B is a cross-sectional view schematically showing a gate electrode forming step in the method of manufacturing the thin film transistor device according to Embodiment 1.
  • FIG. 2C is a cross-sectional view schematically showing a gate insulating film forming step in the method for manufacturing the thin film transistor device according to Embodiment 1.
  • 2D is a cross-sectional view schematically showing a crystalline silicon layer forming step in the method for manufacturing the thin film transistor device according to Embodiment 1.
  • FIG. 2E is a cross-sectional view schematically showing the amorphous silicon layer forming step in the method of manufacturing the thin film transistor device according to the first embodiment.
  • FIG. 2F is a cross-sectional view schematically showing a film formation step for forming an insulating layer in the method for manufacturing the thin film transistor device according to Embodiment 1.
  • FIG. 2G is a cross-sectional view schematically showing a protrusion forming step (etching step) in the method for manufacturing the thin film transistor device according to Embodiment 1.
  • FIG. 2H is a cross-sectional view schematically showing a contact layer film forming step in the method of manufacturing the thin film transistor device according to the first embodiment.
  • FIG. 2I is a cross-sectional view schematically showing a source / drain metal film forming step in the method of manufacturing the thin film transistor device according to the first embodiment.
  • 2J is a cross-sectional view schematically showing a source electrode and drain electrode formation step in the method for manufacturing the thin film transistor device according to Embodiment 1.
  • FIG. FIG. 2K is a cross-sectional view schematically showing a passivation film forming step in the method for manufacturing the thin film transistor device according to the first embodiment.
  • FIG. 3 is a schematic diagram of a Raman spectroscopic device used for film quality evaluation of the crystalline semiconductor film in the first embodiment.
  • FIG. 4 is a flowchart for explaining the Raman spectrum analysis method used in the crystalline semiconductor film quality analysis method according to the first embodiment.
  • FIG. 5 is a diagram showing a Raman spectrum of the crystalline silicon thin film in Embodiment 1 and an analysis result thereof.
  • FIG. 6 is a diagram showing the relationship between the mobility of the crystalline silicon thin film formed by the manufacturing method according to Embodiment 1 and the Raman half width of the crystalline silicon thin film.
  • FIG. 7 is a diagram showing the relationship between the variation in absolute value of mobility in FIG. 6 and the Raman half-value width of the crystalline silicon thin film.
  • FIG. 8 is a diagram showing the relationship between the on-resistance of the crystalline silicon thin film formed by the manufacturing method in Embodiment 1 and the Raman half-value width of the crystalline silicon thin film.
  • FIG. 6 is a diagram showing the relationship between the mobility of the crystalline silicon thin film formed by the manufacturing method according to Embodiment 1 and the Raman half width of the crystalline silicon thin film.
  • FIG. 9 is a diagram showing the relationship between the Raman half-value width of the crystalline silicon thin film formed by the manufacturing method in Embodiment 1 and the energy density of the green laser light when forming the crystalline silicon thin film.
  • FIG. 10 is a diagram showing the relationship between the Raman half width of the crystalline silicon thin film formed by the manufacturing method in Embodiment 1 and the crystal grain size of the crystalline silicon thin film.
  • Figure 11 is a Raman half-value width of a scanning electron microscope (SEM) photograph of the crystalline structure of the crystalline silicon thin film showing a 5.2 cm -1 or 5.8 cm -1 or less.
  • FIG. 12 is a diagram showing the crystal orientation of the crystalline silicon thin film formed by the manufacturing method in the first embodiment.
  • FIG. 13 is a diagram showing the relationship between the mobility of the crystalline silicon thin film formed by the manufacturing method in Embodiment 1 and the ratio of the Raman half width of the crystalline silicon thin film to the Raman half width of single crystal silicon.
  • FIG. 14 is a diagram showing the relationship between the mobility of the crystalline silicon thin film formed by the manufacturing method in Embodiment 1 and the difference between the Raman half width of the crystalline silicon thin film and the Raman half width of single crystal silicon.
  • FIG. 15 is a diagram showing the relationship between the mobility of the crystalline silicon thin film formed by the manufacturing method in Embodiment 1 and the peak position of the crystalline silicon thin film.
  • FIG. 16 is a diagram showing the relationship between the mobility of the crystalline silicon thin film formed by the manufacturing method in Embodiment 1 and the normalized peak intensity of the crystalline silicon thin film.
  • FIG. 17 is a diagram showing the relationship between the mobility of the crystalline silicon thin film formed by the manufacturing method in Embodiment 1 and the ratio of the normalized peak intensity of the crystalline silicon thin film to the Raman half width.
  • FIG. 18 is a cross-sectional view schematically showing a configuration of a thin film transistor device according to a modification of the first embodiment.
  • FIG. 19A is a cross-sectional view schematically showing a substrate preparation step in the method of manufacturing a thin film transistor device according to the modification of Embodiment 1.
  • FIG. 19B is a cross-sectional view schematically showing a gate electrode formation step in the method of manufacturing the thin film transistor device according to the modification example of Embodiment 1.
  • FIG. 19C is a cross-sectional view schematically showing a gate insulating film forming step in the method of manufacturing the thin film transistor device according to the modification example of Embodiment 1.
  • FIG. 19D is a cross-sectional view schematically showing a crystalline silicon layer forming step in the method for manufacturing the thin film transistor device according to the variation of Embodiment 1.
  • FIG. 19E is a cross-sectional view schematically showing a film forming process for forming an insulating layer in the method for manufacturing the thin film transistor device according to the variation of Embodiment 1.
  • FIG. 19B is a cross-sectional view schematically showing a gate electrode formation step in the method of manufacturing the thin film transistor device according to the modification example of Embodiment 1.
  • FIG. 19C is a cross-sectional view schematically showing a gate insulating
  • FIG. 19F is a cross-sectional view schematically showing an insulating layer forming step in the method for manufacturing the thin film transistor device according to the variation of Embodiment 1.
  • FIG. 19G is a cross-sectional view schematically showing an amorphous silicon layer forming step in the method for manufacturing the thin film transistor device according to the variation of Embodiment 1.
  • FIG. 19H is a cross-sectional view schematically showing a contact layer film forming step in the method of manufacturing the thin film transistor device according to the modification of the first embodiment.
  • FIG. 19I is a cross-sectional view schematically showing a source / drain metal film forming step in the method of manufacturing the thin film transistor device according to the modification of the first embodiment.
  • FIG. 19G is a cross-sectional view schematically showing an amorphous silicon layer forming step in the method for manufacturing the thin film transistor device according to the variation of Embodiment 1.
  • FIG. 19H is a cross-sectional view schematically showing a contact layer film forming step in
  • FIG. 19J is a cross-sectional view schematically showing a source electrode and drain electrode formation step in the method for manufacturing the thin film transistor device according to the variation of Embodiment 1.
  • FIG. 19K is a cross-sectional view schematically showing a passivation film forming step in the method for manufacturing the thin film transistor device according to the modification of the first embodiment.
  • FIG. 20 is a diagram showing the configuration of the polycrystalline silicon thin film forming apparatus according to the second embodiment.
  • FIG. 21 is a diagram showing the relationship between the Raman half-value width ratio of the polycrystalline silicon thin film formed by the manufacturing method in Embodiment 2 and the crystal grain size of the polycrystalline silicon thin film.
  • FIG. 22 is a diagram showing the relationship between the Raman half-value width difference of the polycrystalline silicon thin film formed by the manufacturing method in Embodiment 2 and the crystal grain size of the polycrystalline silicon thin film.
  • FIG. 23 is a diagram showing the relationship between the ratio between the normalized strength and the Raman half width of the polycrystalline silicon thin film formed by the manufacturing method in Embodiment 2 and the crystal grain size of the polycrystalline silicon thin film.
  • FIG. 24 is an example of an atomic force microscope (AFM) photograph of a surface irregularity image of a polycrystalline silicon thin film formed by the manufacturing method according to the second embodiment.
  • FIG. AFM atomic force microscope
  • FIG. 25 is a diagram showing a relationship between a Raman half-value width difference of a polycrystalline silicon thin film formed by the manufacturing method in Embodiment 2 and an average surface roughness (Ra) of the polycrystalline silicon thin film.
  • FIG. 26 is a diagram showing the relationship between the Raman half-value width difference of the polycrystalline silicon thin film formed by the manufacturing method in Embodiment 2 and the maximum surface roughness (Rmax) of the polycrystalline silicon thin film.
  • FIG. 27 is a cross-sectional view schematically showing the configuration of the polycrystalline silicon substrate according to the third embodiment.
  • FIG. 28A is a cross-sectional view schematically showing a substrate preparation step in the method for manufacturing a polycrystalline silicon substrate according to Embodiment 3.
  • FIG. 28B is a cross-sectional view schematically showing a thin film forming step in the method for manufacturing the polycrystalline silicon substrate according to Embodiment 3.
  • FIG. 28C is a cross-sectional view schematically showing a crystallization step in the method for manufacturing the polycrystalline silicon substrate according to Embodiment 3.
  • FIG. 28D is a cross sectional view schematically showing a polycrystalline silicon substrate forming step in the polycrystalline silicon substrate manufacturing method according to Embodiment 3.
  • FIG. 29 is a top view schematically showing the state of the crystal structure of the polycrystalline silicon thin film in the third embodiment.
  • FIG. 30 is a cross-sectional view schematically showing the configuration of the thin film transistor device according to the fourth embodiment.
  • FIG. 31A is a cross-sectional view schematically showing a substrate preparation step in the method for manufacturing the top-gate thin film transistor according to the fourth embodiment.
  • FIG. 31B is a cross-sectional view schematically showing a silicon thin film forming step in the method for manufacturing the top-gate thin film transistor according to the fourth embodiment.
  • FIG. 31C is a cross-sectional view schematically showing a silicon thin film crystallization step in the method for manufacturing the top-gate thin film transistor according to the fourth embodiment.
  • FIG. 31D is a cross-sectional view schematically showing a gate insulating film forming step in the method for manufacturing the top-gate thin film transistor according to the fourth embodiment.
  • FIG. 31A is a cross-sectional view schematically showing a substrate preparation step in the method for manufacturing the top-gate thin film transistor according to the fourth embodiment.
  • FIG. 31B is a cross-sectional view schematically showing a silicon thin film forming step in the method for manufacturing the top-gate thin film transistor according to the fourth embodiment.
  • FIG. 31E is a cross-sectional view schematically showing a gate electrode formation step in the method for manufacturing the top-gate thin film transistor according to the fourth embodiment.
  • FIG. 31F is a cross-sectional view schematically showing the source / drain electrode formation step in the method for manufacturing the top-gate thin film transistor according to the fourth embodiment.
  • FIG. 31G is a cross-sectional view schematically showing a passivation film forming step in the method for manufacturing the top-gate thin film transistor according to the fourth embodiment.
  • FIG. 31H is a cross-sectional view schematically showing a source / drain electrode film forming step in the method for manufacturing the top-gate thin film transistor according to the fourth embodiment.
  • FIG. 32 is a cross-sectional view schematically showing the configuration of the solar cell according to Embodiment 5.
  • a metal catalyst is added to an amorphous silicon film formed on a substrate and heat is applied to polycrystallize the amorphous silicon film.
  • this method has an advantage that it can be crystallized at a low temperature, there is a problem that the cost increases due to an increase in the number of steps, and it is difficult to completely remove the metal element after crystallization.
  • Patent Document 2 discloses a method for directly forming a crystalline silicon thin film by CVD (Chemical Vapor Deposition) film formation on a substrate as one method for forming a crystalline silicon thin film.
  • CVD Chemical Vapor Deposition
  • the cost can be reduced by reducing the number of steps, but it is difficult to satisfy the mobility (on-resistance characteristic) required for the driving transistor because the obtained crystal structure is a microcrystalline structure. There's a problem.
  • Patent Document 3 as one method for forming a crystalline silicon thin film, an amorphous silicon film is formed on a substrate by a CVD method or the like, and the amorphous silicon film is irradiated with a laser at a predetermined excimer laser energy density. A method of polycrystallization by doing so is disclosed. In this method, since the laser irradiation time is very short, the burden on the glass substrate is small, and a crystalline silicon thin film having a molten silicon crystal structure with a large crystal structure and high mobility can be formed.
  • Patent Document 4 as one method for forming a crystalline silicon thin film, wavelength conversion from 1064 nm infrared laser light to 532 nm green laser light is performed using another solid conversion crystal element.
  • a method for forming a crystalline silicon thin film in which an amorphous silicon film is polycrystallized by irradiating the amorphous silicon film with laser light is also disclosed.
  • the crystalline silicon thin films prepared by the above conventional methods have completely different film qualities. Even if the crystalline silicon thin film is manufactured by the same method, it may have different film qualities depending on the crystallization conditions.
  • the film quality (for example, crystallinity, defect density, etc.) of the active layer has a great influence on device characteristics.
  • the film quality of the crystalline silicon thin film has a great influence on element characteristics such as carrier mobility, threshold voltage, and reliability. Therefore, even if a high mobility crystalline silicon thin film is formed for use in the active layer of a transistor element by the same method, the film quality may vary and the target mobility may not be achieved (the mobility may vary).
  • one embodiment of the present invention has been made in view of the above circumstances, and provides a thin film transistor device using a crystalline silicon thin film having high mobility characteristics with little variation in mobility as a channel layer. Objective.
  • one embodiment of a thin film transistor device is formed on a gate electrode formed on a substrate, a gate insulating film formed on the gate electrode, and the gate insulating film.
  • a crystalline silicon thin film having a channel region, a semiconductor film formed on the crystalline silicon thin film, and a source electrode and a drain electrode formed above the channel region, and a unique phonon of the crystalline silicon thin film Raman half band width corresponding to the mode is less than 5.0 cm -1 or 6.0 cm -1, the average crystal grain size of the crystalline silicon thin film is about 50nm or 300nm or less.
  • the crystal of the crystalline silicon thin film is predominantly oriented with respect to the (100) orientation of (111) and (100).
  • the ratio of the Raman band half width of the crystalline silicon thin film to the Raman band half width of single crystal silicon may be 1.5 or more and 1.8 or less.
  • the difference between the Raman band half width of the crystalline silicon thin film and the Raman band half width of single crystal silicon may be 1.8 cm ⁇ 1 or more and 2.4 cm ⁇ 1 or less.
  • the ratio between the peak value of the Raman band of the crystalline silicon thin film and the half band width of the Raman band of the crystalline silicon may be 0.1 or more and 0.2 or less.
  • the peak position of the Raman band of the crystalline silicon thin film may be 516 cm ⁇ 1 or more and 518 cm ⁇ 1 or less.
  • the field-effect mobility of the crystalline silicon thin film may be 20 cm 2 / V ⁇ s or more and 50 cm 2 / V ⁇ s.
  • a channel protective layer formed on the semiconductor film above the channel region may be provided.
  • a channel protective layer that is formed between the semiconductor film and the crystalline silicon thin film and protects the channel region may be provided.
  • FIG. 1 is a cross-sectional view schematically showing the configuration of the thin film transistor device according to the present embodiment.
  • a thin film transistor device 100 shown in FIG. 1 is a channel protection type bottom gate thin film transistor, and includes a substrate 101, a gate electrode 102 formed on the substrate 101, and a gate insulating film 103 formed on the gate electrode 102.
  • a source electrode 108S and a drain electrode 108D are formed on the amorphous silicon thin film 105 with an insulating layer 107 interposed therebetween.
  • the thin film transistor device 100 in this embodiment includes a pair of contact layers 106 formed between the amorphous silicon thin film 105 and the source electrode 108S or the drain electrode 108D above the crystalline silicon thin film 104.
  • a pair of contact layers 106 formed between the amorphous silicon thin film 105 and the source electrode 108S or the drain electrode 108D above the crystalline silicon thin film 104.
  • the substrate 101 is a glass substrate made of a glass material such as quartz glass, non-alkali glass, or high heat resistance glass.
  • a silicon nitride film (SiN x ), silicon oxide (SiO y ), or silicon is formed on the substrate 101.
  • An undercoat layer made of an oxynitride film (SiO y N x ) or the like may be formed.
  • the undercoat layer may play a role of reducing the influence of heat on the substrate 101 in a high-temperature heat treatment process such as laser annealing.
  • the film thickness of the undercoat layer is, for example, about 100 nm to 2000 nm.
  • the gate electrode 102 is patterned in a predetermined shape on the substrate 101.
  • the gate electrode 102 can have a single-layer structure or a multilayer structure such as a conductive material and an alloy thereof.
  • the gate electrode 102 is made of, for example, molybdenum (Mo), aluminum (Al), copper (Cu), tungsten (W), titanium (Ti), chromium (Cr), molybdenum tungsten (MoW), or the like.
  • the film thickness of the gate electrode 102 is, for example, about 20 nm to 500 nm.
  • the gate insulating film 103 is formed over the gate electrode 102.
  • the gate insulating film 103 is formed over the entire surface of the substrate 101 so as to cover the gate electrode 102.
  • the gate insulating film 103 is, for example, a single layer film of silicon oxide (SiO y ), silicon nitride (SiN x ), silicon oxynitride film (SiO y N x ), aluminum oxide (AlO z ), or tantalum oxide (TaO w ). Or it is comprised by these laminated films.
  • the thickness of the gate insulating film 103 is, for example, not less than 50 nm and not more than 300 nm.
  • the crystalline silicon thin film 104 is included as the channel layer, it is preferable to use silicon oxide as the gate insulating film 103 at the interface with the channel layer.
  • silicon oxide is suitable for this.
  • the crystalline silicon thin film 104 is a first channel layer made of a semiconductor film formed on the gate insulating film 103, and has a predetermined channel region that is a region in which carrier movement is controlled by the voltage of the gate electrode 102.
  • the channel region is a region above the gate electrode 102, and the length of the channel region in the charge transfer direction corresponds to the gate length.
  • the crystalline silicon thin film 104 can be formed by crystallizing amorphous amorphous silicon (amorphous silicon), for example.
  • the average crystal grain size of crystalline silicon in the crystalline silicon thin film 104 is about 50 nm to 300 nm.
  • the film thickness of the crystalline silicon thin film 104 is, for example, about 20 nm to 100 nm.
  • the crystallinity exhibited by the crystalline silicon thin film 104 can be expressed as follows. That is, (also hereinafter Raman half-value width represented) Raman half band width corresponding to the specific phonon modes of the crystalline silicon thin film 104 is 5.0 cm -1 or more 6.0 cm -1 or less.
  • the intrinsic phonon mode of the crystalline silicon thin film 104 is a TO (Transverse Optical) phonon mode.
  • the ratio of the Raman half width of the crystalline silicon thin film 104 to the Raman half width of the single crystal silicon may be 1.5 to 1.8.
  • the difference between the Raman half width of the crystalline silicon thin film 104 and the Raman half width of the single crystal silicon substrate may be 1.8 cm ⁇ 1 or more and 2.4 cm ⁇ 1 or less.
  • the ratio (peak value / Raman half-value width) between the peak value of the Raman band of the crystalline silicon thin film 104 and the Raman half-value width of the polycrystalline silicon thin film may be 0.1 to 0.2.
  • the peak position of the Raman band of the crystalline silicon thin film 104 is located at 516 cm ⁇ 1 or more and 518 cm ⁇ 1 or less, and the value of the Raman half width of single crystal silicon (c-Si) is 3.4 cm ⁇ 1 . .
  • the crystal of the crystalline silicon thin film 104 is predominantly oriented with respect to the (100) orientation instead of the (111) orientation.
  • the field effect mobility of the crystalline silicon thin film 104 is 20 cm 2 / VS or more and 50 cm 2 / VS or less when the crystalline silicon thin film 104 is configured as described above.
  • cm 2 / (V ⁇ s) is expressed as cm 2 / VS.
  • the amorphous silicon thin film 105 is an example of a semiconductor film, for example, and is a second channel layer formed on the crystalline silicon thin film 104 including the channel region.
  • the amorphous silicon thin film 105 in this embodiment is formed of an intrinsic amorphous silicon film.
  • the film thickness of the amorphous silicon thin film 105 in this Embodiment is 10 nm or more and 40 nm or less, for example.
  • the role of the amorphous silicon thin film 105 is to alleviate electric field concentration at the drain end during transistor operation. That is, the amorphous silicon thin film 105 functions as an electric field relaxation layer.
  • the insulating layer 107 is an example of a channel protective layer, for example, and protects the channel layers (the crystalline silicon thin film 104 and the amorphous silicon thin film 105).
  • the insulating layer 107 functions as a channel etching stopper (CES) layer for preventing the amorphous silicon thin film 105 from being etched during the etching process for forming the pair of contact layers 106.
  • the insulating layer 107 is formed on the amorphous silicon thin film 105 above the crystalline silicon thin film 104 including the channel region.
  • the insulating layer 107 is an organic material layer made of an organic material mainly containing an organic material containing silicon, oxygen, and carbon, or an inorganic material made of an inorganic material such as silicon oxide (SiO x ) or silicon nitride (SiN y ). It is a material layer. Note that the insulating layer 107 has an insulating property, and the pair of contact layers 106 are not electrically connected to each other.
  • the pair of contact layers 106 are made of an amorphous semiconductor film containing impurities at a high concentration, and are formed above the crystalline silicon thin film 104 and the amorphous silicon thin film 105 with an insulating layer 107 interposed therebetween.
  • the pair of contact layers 106 is, for example, an n-type semiconductor layer in which amorphous silicon is doped with phosphorus (P) as an impurity, and an n + layer containing a high-concentration impurity of 1 ⁇ 10 19 [atm / cm 3 ] or more. It is. Note that in the case of manufacturing a P-type TFT, the contact layer 106 may be a P-type contact layer doped with an impurity such as boron (B).
  • the pair of contact layers 106 are arranged to face each other with a predetermined interval on the insulating layer 107.
  • Each of the pair of contact layers 106 is formed to extend from the upper surface of the insulating layer 107 to the amorphous silicon thin film 105.
  • one of the pair of contact layers 106 is formed so as to straddle one end portion of the insulating layer 107 and the amorphous silicon thin film 105, and one end portion of the insulating layer 107.
  • the other of the pair of contact layers 106 is formed so as to straddle the other end portion of the insulating layer 107 and the amorphous silicon thin film 105, and the upper and side surfaces at the other end portion of the insulating layer 107. And the upper surface of the amorphous silicon thin film 105 in the other side surface region of the insulating layer 107 is formed.
  • the thickness of the contact layer 106 can be, for example, 5 nm to 100 nm.
  • the pair of contact layers 106 in this embodiment is formed between the amorphous silicon thin film 105 and the source electrode 108S and the drain electrode 108D, but the side surfaces of the amorphous silicon thin film 105 and the crystalline silicon thin film 104 It is not formed on the side.
  • the pair of contact layers 106 are formed flush with the amorphous silicon thin film 105 and the crystalline silicon thin film 104.
  • the pair of contact layers 106 may be composed of two layers, a lower-layer low-concentration electric field relaxation layer (n ⁇ layer) and an upper-layer high-concentration contact layer (n + layer).
  • the low concentration electric field relaxation layer is doped with phosphorus of about 1 ⁇ 10 17 [atm / cm 3 ].
  • the two layers can be formed continuously in a CVD (Chemical Vapor Deposition) apparatus.
  • the pair of source electrode 108 ⁇ / b> S and drain electrode 108 ⁇ / b> D are disposed above the crystalline silicon thin film 104 and the amorphous silicon thin film 105 so as to face each other at a predetermined interval and on the pair of contact layers 106. It is formed flush with.
  • the source electrode 108 ⁇ / b> S is formed so as to straddle one end portion (one end portion) of the insulating layer 107 and the amorphous silicon thin film 105 through one contact layer 106.
  • the drain electrode 108 ⁇ / b> D is formed so as to straddle the other end portion (the other end portion) of the insulating layer 107 and the amorphous silicon thin film 105 through the other contact layer 106.
  • the source electrode 108S and the drain electrode 108D can each have a single-layer structure or a multi-layer structure made of a conductive material or an alloy thereof, for example, aluminum (Al), molybdenum (Mo), It is made of a material such as tungsten (W), copper (Cu), titanium (Ti), or chromium (Cr).
  • the source electrode 108S and the drain electrode 108D have a three-layer structure of MoW / Al / MoW. Note that the film thickness of the source electrode 108S and the drain electrode 108D can be, for example, about 100 nm to 500 nm.
  • the thin film transistor device 100 is configured.
  • the half-value width of the Raman bands corresponding to specific phonon modes satisfies 5.0 cm -1 or 6.0 cm -1 or less, and the average The crystal grain size satisfies about 50 nm to 300 nm.
  • this thin film transistor device 100 can have a crystalline silicon thin film having a high mobility characteristic with little variation in mobility as a channel layer.
  • the thin film transistor device 100 in a manufacturing process to be described later the half-value width of the Raman band corresponding to at least specific phonon modes, crystalline silicon thin film 104 is selected to meet the 5.0 cm -1 or 6.0 cm -1 or less, It is formed using the selected crystalline silicon thin film 104.
  • FIGS. 2A to 2K are cross-sectional views schematically showing the configuration of each step in the method of manufacturing the thin film transistor device according to this embodiment.
  • a substrate 101 is prepared.
  • the substrate 101 for example, a glass substrate is used.
  • an undercoat layer made of a silicon nitride film, a silicon oxide film, a silicon oxynitride film, or the like may be formed on the substrate 101 by plasma CVD or the like before the gate electrode 102 is formed.
  • a gate electrode 102 having a predetermined shape is formed on the substrate 101 in a pattern.
  • a gate metal film made of molybdenum tungsten (MoW) or the like is formed on the entire surface of the substrate 101 by sputtering.
  • the gate metal film is patterned to form a gate electrode 102 having a predetermined shape.
  • wet etching of MoW is performed using a chemical solution in which phosphoric acid (HPO 4 ), nitric acid (HNO 3 ), acetic acid (CH 3 COOH), and water are mixed in a predetermined composition.
  • a gate insulating film 103 is formed over the substrate 101.
  • a gate insulating film 103 made of silicon oxide is formed on the entire upper surface of the substrate 101 so as to cover the gate electrode 102 by plasma CVD or the like.
  • the silicon oxide can be formed, for example, by introducing silane gas (SiH 4 ) and nitrous oxide gas (N 2 O) at a predetermined concentration ratio.
  • a crystalline silicon thin film 104 made of crystalline silicon is formed on the gate insulating film 103.
  • an amorphous silicon thin film made of, for example, amorphous silicon (amorphous silicon) is formed on the gate insulating film 103 by plasma CVD or the like, and after dehydrogenation annealing treatment, A crystalline silicon thin film 104 is formed by crystallizing the thin film by laser annealing.
  • the amorphous silicon thin film can be formed, for example, by introducing silane gas (SiH 4 ) and hydrogen gas (H 2 ) at a predetermined concentration ratio.
  • the amorphous silicon thin film is crystallized by laser annealing using a green laser.
  • a laser annealing method using a pulse laser having a wavelength of about 370 nm to 900 nm is used.
  • a laser annealing method using a continuous wave laser having a wavelength of about 370 nm to 900 nm may be used.
  • a hydrogen plasma process is performed on the crystalline silicon thin film 104 to perform a hydrogenation process on silicon atoms in the crystalline silicon thin film 104.
  • hydrogen plasma is generated by a radio frequency (RF) power using a gas containing hydrogen gas such as H 2 , H 2 / argon (Ar) as a raw material, and the crystalline silicon thin film 104 is irradiated with the hydrogen plasma. Is done.
  • RF radio frequency
  • the method of selecting only the crystalline silicon thin film 104 having the high mobility characteristic with little mobility variation is not limited to the above. That is, it may be selected that the ratio between the Raman half width of the crystalline silicon thin film 104 and the Raman half width of the single crystal silicon satisfies 1.5 or more and 1.8 or less. A single crystal silicon substrate having a difference in Raman half-width of 1.8 cm ⁇ 1 or more and 2.4 cm ⁇ 1 or less may be selected. Even if the ratio between the peak value of the Raman band of the crystalline silicon thin film 104 and the Raman half width of the polycrystalline silicon thin film (peak value / Raman half width) satisfies 0.1 to 0.2 is selected. Good.
  • the peak position of the Raman band of the crystalline silicon thin film 104 is located at 516 cm ⁇ 1 or more and 518 cm ⁇ 1 or less, and the value of the Raman half width of single crystal silicon (c-Si) is 3.4 cm ⁇ 1 . .
  • an amorphous silicon thin film 105 is formed on the crystalline silicon thin film 104. Specifically, after forming the crystalline silicon thin film 104, an amorphous silicon thin film 105 made of an amorphous silicon film is formed under a predetermined film forming condition (forming condition) by using plasma CVD or the like.
  • an insulating layer forming film 107 a for forming the insulating layer 107 is formed on the amorphous silicon thin film 105.
  • the insulating layer forming film 107a is formed using an inorganic material.
  • a resist having a predetermined width (non-uniformity) is used as a photomask for defining the insulating layer 107 having a predetermined shape on the insulating layer formation film 107a. Formed).
  • the insulating layer forming film 107a is patterned to form an insulating layer 107 having a predetermined shape, as shown in FIG. 2G.
  • the resist formed over the insulating layer 107 is removed. Thereby, the upper surface of the insulating layer 107 is exposed.
  • a contact layer film 106a to be the contact layer 106 is formed on the amorphous silicon thin film 105 so as to cover the insulating layer 107.
  • a film for a contact layer made of amorphous silicon doped with an impurity of a pentavalent element such as phosphorus by, for example, plasma CVD so as to extend from the upper surface of the insulating layer 107 to the flat portion of the amorphous silicon thin film 105.
  • a film 106a is formed.
  • the contact layer film 106a may be composed of two layers of a low concentration electric field relaxation layer and a high concentration contact layer.
  • the low-concentration electric field relaxation layer can be formed by doping about 1 ⁇ 10 17 [atm / cm 3 ] phosphorus.
  • the two layers can be formed continuously in a CVD apparatus.
  • the source / drain metal film 108 to be the source electrode 108S and the drain electrode 108D is formed so as to cover the contact layer film 106a.
  • the source / drain metal film 108 having a three-layer structure of MoW / Al / MoW is formed by sputtering.
  • a resist material is applied onto the source / drain metal film 108, and exposure and development are performed to form a resist patterned in a predetermined shape.
  • wet etching is performed using this resist as a mask to pattern the source / drain metal film 108, thereby forming a source electrode 108S and a drain electrode 108D having a predetermined shape as shown in FIG. 2J.
  • the contact layer film 106a functions as an etching stopper.
  • the resist on the source electrode 108S and the drain electrode 108D is removed.
  • the contact layer film 106a is patterned to form a pair of contact layers 106 having a predetermined shape.
  • a chlorine-based gas can be used as a dry etching condition.
  • the thin film transistor device 100 according to the present embodiment can be manufactured.
  • a passivation film 109 made of an inorganic material such as SiN may be formed so as to cover the whole from above the source electrode 108S and the drain electrode 108D.
  • a method for manufacturing one thin film transistor device has been described, but the present invention is not limited thereto.
  • a plurality of thin film transistor devices may be manufactured in an array instead of a single thin film transistor device.
  • one crystalline silicon thin film 104 out of the plurality of crystalline silicon thin films 104 formed in an array may be inspected as a representative.
  • only the array including the crystalline silicon thin film 104 that satisfies the above conditions may be selected.
  • a plurality of thin film transistor devices can be formed of a crystalline silicon thin film having a high mobility characteristic with little variation, so that this thin film transistor device can be used for an organic EL panel or the like used for a large screen. Play.
  • FIG. 3 is a schematic diagram of a Raman spectroscopic device 200 used for film quality evaluation of a crystalline silicon thin film in the present embodiment.
  • the evaluation (inspection) of the crystalline silicon thin film 104 such as the Raman half width corresponding to the intrinsic phonon mode in the crystalline silicon thin film 104 is performed using, for example, the Raman spectroscopic apparatus shown in FIG.
  • the Raman spectroscopic device 200 shown in FIG. 3 will be described.
  • the Raman spectroscopic device 200 shown in FIG. 3 includes a light source 201, an attenuator 202, a filter 203, a mirror 204, a beam splitter 205, an objective lens 206, a stage 208, a slit 209, a spectroscope 210, and a detection. Instrument 211 and performs Raman spectroscopic measurement on the sample 207.
  • the sample 207 is a sample in which a crystalline silicon thin film is formed on a gate electrode by the above-described manufacturing method or an equivalent thereof.
  • the light source 201 a laser beam having a wavelength of about 470 nm to 700 nm is used.
  • the light source 201 is an argon ion laser having a wavelength of 514.5 nm, a YAG laser having a wavelength of 532 nm, or the like.
  • the attenuator 202 attenuates the laser light emitted from the light source 201 to such an extent that the sample 207 is not affected.
  • the filter 203 allows the light attenuated by the attenuator 202 to pass through light having a wavelength other than the desired wavelength.
  • the laser power is adjusted so that the spectrum of the sample 207 does not change depending on the magnification of each objective lens configured in the light source 201 and the attenuator 202.
  • the laser power on the sample 207 is adjusted to 1 mW to 20 mW.
  • the mirror 204 controls the traveling direction of the light that has passed through the filter 203.
  • the beam splitter 205 guides the light whose traveling direction is controlled by the mirror 204 to the objective lens 206 of the microscope system.
  • the beam splitter 205 guides the scattered light scattered by the sample surface of the sample 207 and collected by the objective lens 206 to the spectroscope 210 through the slit 209.
  • the objective lens 206 collects the light guided through the beam splitter 205 and irradiates the sample 207 on the stage 208.
  • the objective lens 206 can change the irradiation spot (spatial resolution) of the laser beam irradiated on the surface of the sample 207 by changing the magnification. For example, when the magnification of the objective lens 206 is 100, the irradiation spot diameter of the laser light on the sample surface of the sample 207 is set to about 0.6 ⁇ m.
  • the objective lens 206 collects scattered light scattered on the sample surface of the sample 207 and guides it to the beam splitter 205.
  • the slit 209 improves the spectral resolution of light passing therethrough by its width (slit width).
  • the slit width is narrow, although the spectral resolution is improved, the intensity of the scattered light decreases. For this reason, it is necessary to set appropriately for every apparatus by balance of resolution and S / N. In the present embodiment, for example, it is set to about 20 ⁇ m or more and 200 ⁇ m or less.
  • the spectroscope 210 is an apparatus for decomposing light according to a difference in wavelength to obtain a spectrum (dispersed light).
  • the spectroscope 210 disperses the light guided through the slit 209.
  • a single monochromator is generally used.
  • Increasing the number of gratings configured in the spectroscope 210 improves the resolution, but decreases the spectrum acquisition region and decreases the scattered light intensity. Therefore, it is necessary to appropriately select the number of gratings (the number of grooves) depending on the measurement target. In the present embodiment, for example, a groove having a number of grooves of about 1800 G / mm to 3000 G / mm is used.
  • the detector 211 obtains a Raman spectrum by detecting the light dispersed by the spectroscope 210 as a signal.
  • the detector 211 is configured using, for example, a photomultiplier tube or a CCD (Charge Coupled Device).
  • the distance between the spectroscope 210 and the detector 211 is called a focal length.
  • the focal length is set to about 250 mm or more and 500 mm or less.
  • the Raman spectroscopic device 200 is configured. Then, the Raman spectrum obtained using the Raman spectroscopic device 200 is guided and analyzed by a computer in which an analysis program is incorporated.
  • FIG. 4 is a flowchart for explaining a Raman spectrum analysis method according to the present embodiment.
  • FIG. 5 is a diagram showing a Raman spectrum of a crystalline silicon film and an analysis result thereof in this embodiment.
  • a Raman spectrum is measured using the Raman spectroscopic device 200 (S201). Specifically, the peak waveform of the Raman band corresponding to the intrinsic phonon mode of the crystalline silicon thin film is measured by Raman spectroscopy.
  • Raman spectroscopy is a measurement method that utilizes the fact that the Raman shift is intrinsic to a substance. Non-destructive and non-contact measurement is performed by irradiating a sample with laser light and measuring the generated Raman scattered light. You can know the microscopic physical properties.
  • the measurement position is a crystalline silicon thin film on the gate electrode, and the excitation wavelength is 532 nm.
  • the measurement spot diameter is 1.3 ⁇ m ⁇ , and the wave number resolution is 1.5 cm ⁇ 1 .
  • the peak of the Raman band corresponding to the intrinsic phonon mode of the crystalline silicon thin film is observed in the range of 516 cm ⁇ 1 to 518 cm ⁇ 1 .
  • the crystalline silicon film, the peak of the Raman bands corresponding to specific phonon silicon was observed at 450 cm -1 or more 550 cm -1 or less in the region, the peak of the Raman bands corresponding to specific phonon microcrystalline silicon film near 500 cm -1 or more 510 cm -1 or less, the peak of the corresponding Raman bands specific phonon of the a-Si film is observed near 480 cm -1.
  • analysis was performed on the peak waveform of the Raman band corresponding to the intrinsic phonon mode of the crystalline silicon thin film in the measured spectrum (Raman spectrum).
  • the baseline of the measured Raman spectrum is corrected (S202). Specifically, after measuring the peak waveform of the Raman band corresponding to the intrinsic phonon mode of the crystalline silicon thin film, the baseline of the measured peak waveform is corrected.
  • the baseline is corrected by a method of performing linear approximation on the region where the Raman spectrum is analyzed. This is because the baseline of the Raman spectrum is inclined due to the influence of the sample (here, the sample 207) and the measurement environment. In some cases, the baseline is not inclined. In this case, it is not necessary to correct the baseline.
  • a Raman peak waveform analysis model is generated using a Gaussian function (Gaussian distribution), the generated Raman peak waveform analysis model is fitted in the height direction (reproduction of the Raman spectrum), and the intensity (peak value) To extract.
  • a Raman peak waveform analysis model of the Raman band of the crystalline silicon thin film is generated using a Gaussian function (Gaussian distribution). Then, fitting is performed on the component of the crystalline silicon thin film, that is, the peak of the Raman band observed at 516 cm ⁇ 1 or more and 518 cm ⁇ 1 or less in the Raman spectrum with the baseline corrected, and the intensity (peak value) is extracted.
  • a Raman peak waveform analysis model is generated using a Lorentz function. Fitting is performed in the width direction of the Raman band of the crystalline silicon thin film using the generated Raman peak waveform analysis model.
  • the Raman band of the crystalline silicon thin film whose base line is corrected is first generated using the Lorentz function after fitting the peak value using the Raman peak waveform analysis model generated from the Gauss function. Further fitting is performed in the width direction using the Raman peak waveform analysis model.
  • FIG. 5 shows the analysis result.
  • parameters are extracted and output from the Raman spectrum fitting result in S204. Specifically, the peak position, half-value width (Raman half-value width), peak value (peak intensity) or volume fraction of each component as a parameter from the spectrum analysis, that is, the Raman peak waveform analysis model obtained by fitting in S204.
  • the (crystallization rate) and the like are extracted and output (S205).
  • the parameter stored in advance in the lookup table is compared with the parameter output in S205 to obtain a value indicating the crystallinity of the crystalline silicon thin film (S206).
  • the value indicating the crystallinity of the crystalline silicon thin film is, for example, the half-value width (Raman half-value width) of the Raman band of the crystalline silicon thin film 104. Further, it may be a ratio value between the Raman half width of the crystalline silicon thin film 104 and the Raman half width of the single crystal silicon, or the difference between the half width of the crystalline silicon thin film 104 and the Raman half width of the single crystal silicon substrate. Good. For example, it may be a ratio (peak value / Raman half-value width) ratio between the peak value of the Raman band of the crystalline silicon thin film 104 and the Raman half-value width of the polycrystalline silicon thin film.
  • the Raman spectrum obtained by the Raman spectroscopic device 200 is analyzed to obtain a value indicating the crystallinity of the crystalline silicon thin film.
  • FIG. 6 is a diagram showing the relationship between the mobility of the crystalline silicon thin film formed by the manufacturing method in the present embodiment and the Raman half width of the crystalline silicon thin film.
  • each data point shown in FIG. 6 is for each of a plurality of samples 207 in which a crystalline silicon thin film is formed on the gate electrode by the above-described manufacturing method.
  • the vertical axis shows the mobility (cm 2 / VS), the horizontal axis represents the half width (cm -1) That Raman half-value width of the Raman bands observed at 516cm -1 or 518 cm -1 or less ing.
  • FIG. 7 shows variations in absolute values of mobility in FIG. That is, FIG. 7 is a diagram showing the relationship between the variation in the absolute value of the mobility (FIG.
  • the vertical axis represents the mobility variation (%) of the crystalline silicon thin film
  • the horizontal axis represents the Raman half-value width (cm ⁇ 1 ) of the crystalline silicon thin film.
  • the range in which the variation in mobility is relatively small is a range F1 in which the mobility is 20 cm 2 / VS or more and 50 cm 2 / VS or less. That is, in the range F1 Raman half-value width shows a 5.2 cm -1 or 5.8 cm -1 or less, the mobility is seen to exhibit a 20 cm 2 / VS or more 50 cm 2 / VS or less.
  • the crystalline silicon thin film as a preferable film quality condition have a crystalline silicon thin film characteristics of the variation is small high mobility mobility when satisfying 5.0 cm -1 or 6.0 cm -1 or less as a Raman half-value width That is expected.
  • the Raman half-value width of the silicon thin film from Figure 7 it can be seen that it is more preferable less than 5.0 cm -1 or 6.0 cm -1. This also when the Raman half-value width of the silicon thin film as a preferable film quality condition satisfies 5.2 cm -1 or 5.8 cm -1 or less, a crystalline silicon thin film characteristics of the variation is small high mobility mobility You can see that
  • the Raman half-value width of the silicon thin film satisfies less 5.2 cm -1 or 5.8 cm -1, the formation of projections is suppressed, also energy in the grain boundary by the orientation of the crystal is weakened The barrier becomes smaller. That is, by using the crystalline silicon thin film Raman FWHM satisfy 5.2 cm -1 ⁇ 5.8 cm -1 in the transistor, it is possible to suppress variations in mobility. The orientation of the crystal structure will be described later.
  • FIG. 8 is a diagram showing the relationship between the on-resistance of the crystalline silicon thin film formed by the manufacturing method in the present embodiment and the Raman half-value width of the crystalline silicon thin film.
  • the vertical axis represents the on-resistance (k ⁇ ) of the TFT manufactured using the crystalline silicon thin film
  • the horizontal axis represents the Raman half-value width (cm ⁇ 1 ) of the crystalline silicon thin film.
  • the range variations in the on-resistance is small, Raman half-value width is understood that the range F3 showing a 5.2 cm -1 or 5.8 cm -1 or less.
  • the Raman half-value width of the silicon thin film as a preferable film quality condition satisfies 5.2 cm -1 or 5.8 cm -1 or less, crystalline silicon thin film is seen to have a low on-resistance variations.
  • FIG. 9 is a diagram showing the relationship between the Raman half width of the crystalline silicon thin film formed by the manufacturing method in the present embodiment and the energy density of the green laser light when forming the crystalline silicon thin film.
  • the vertical axis indicates the Raman half-value width (cm ⁇ 1 ) of the crystalline silicon thin film
  • the horizontal axis indicates the energy density (mJ / cm 2 ) of the green laser light when forming the crystalline silicon thin film. ing.
  • the green laser light energy density at the time of forming the crystalline silicon thin film is, 6.8mJ / cm 2 or more 9 mJ / cm 2 or less can take.
  • FIG. 10 is a diagram showing the relationship between the Raman half width of the crystalline silicon thin film formed by the manufacturing method according to the present embodiment and the crystal grain size of the crystalline silicon thin film.
  • the vertical axis represents the Raman half width (cm ⁇ 1 ) of the crystalline silicon thin film
  • the horizontal axis represents the crystal grain size (nm) of the crystalline silicon thin film.
  • Figure 11 is a Raman half-value width of a scanning electron microscope (SEM) photograph of the crystalline structure of the crystalline silicon thin film showing a 5.2cm -1 ⁇ 5.8cm -1.
  • SEM scanning electron microscope
  • the crystal grain size of the crystalline silicon thin film As shown in FIG. 10, in the range where the Raman half-value width shows a 5.2 cm -1 or 5.8 cm -1 or less, the crystal grain size of the crystalline silicon thin film, it can be seen that a 30nm or 300nm or less.
  • the Raman half-value width of the silicon thin film as a preferable film quality condition satisfies 5.2 cm -1 or 5.8 cm -1 or less
  • the particle diameter of the crystalline silicon thin film is formed by the following 300nm as 30nm above 11 Has been.
  • FIG. 12 is a diagram showing the crystal orientation of the crystalline silicon thin film formed by the manufacturing method in the present embodiment.
  • the crystal orientation shown in FIG. 12 is obtained using an EBSP (Electron Back-Scattered Diffraction Pattern) method that can easily evaluate a wider area based on the same principle as that of TEM. It is a thing. Specifically, first, a two-dimensional sample is obtained by scanning an electron beam on the surface of the sample 207 and reading a pattern formed by inelastic scattering of the electron beam irradiated to a point on the surface of the sample 207. Orientation map, that is, crystal orientation indicating the crystal orientation.
  • the crystal of the crystalline silicon thin film is predominantly formed in the (100) orientation instead of the (111) orientation.
  • the Raman half-value width of the silicon thin film as a preferable film quality condition satisfies 5.2 cm -1 or 5.8 cm -1 or less, the silicon crystal of the silicon thin film is predominantly (111) rather than the orientation (100 ) Orientation.
  • the crystalline silicon thin film is formed by excimer laser light instead of green laser light, the crystalline silicon thin film is predominantly formed in the (111) orientation. Further, when the crystalline silicon thin film is deposited by CVD or the like, it is predominantly formed in the (110) orientation.
  • the characteristics of the crystalline silicon thin film in FIG. 10 can be obtained by appropriately adjusting laser annealing conditions such as power density and scan speed.
  • the laser annealing conditions for forming the crystalline silicon thin film of FIG. 10 are, for example, power density: 50 kW / cm 2 to 90 kW / cm 2 and scan speed: 400 mm / s to 600 mm / s.
  • the laser annealing condition deviates from the optimum condition, the formed crystalline silicon thin film does not satisfy the conditions of the Raman half width and the crystal grain size as shown in FIG. 10, so that the annealing condition needs to be optimized.
  • the crystal orientation of the crystalline silicon thin film is a relatively weak orientation, although the orientation strength is in the range of 5 or less when measured using the EBSP method, and the orientation is predominantly formed in the (100) orientation. Showing gender. On the other hand, in the case of a crystal showing strong crystal orientation, the measurement result of the EBSP method shows at least 10 or more. By maintaining the crystal orientation within a relatively low range, the degree of freedom of crystal between grain boundaries is widened, and variation in mobility can be reduced.
  • the Raman half-value width corresponding to the specific phonon modes as a preferred quality conditions a crystalline silicon thin film 104 meets less than 5.0 cm -1 or 6.0 cm -1 as a channel layer Constructed using. Further, the Raman half-value width as the preferable film quality condition, the crystalline silicon thin film 104 satisfy less 5.0 cm -1 or 6.0 cm -1, the average crystal grain size thereof is on the order or 300nm or less 50 nm, the crystal is It is oriented predominantly with respect to the (100) orientation, not the (111) orientation.
  • preferred film quality conditions that is, the value indicating the crystallinity of a crystalline silicon thin film having a high mobility characteristic with little variation in mobility is shown using the Raman half-value width of the crystalline silicon thin film. . It may be indicated by the ratio of the Raman half width of the crystalline silicon thin film to the Raman half width of single crystal silicon (c-Si), or evaluated by the value of the difference of the Raman half width of the single crystal silicon from the Raman half width of the crystalline silicon thin film. You may do that.
  • the example is demonstrated using FIG.13 and FIG.14.
  • FIG. 13 shows the relationship between the mobility of the crystalline silicon thin film formed by the manufacturing method in this embodiment and the ratio of the Raman half width of the crystalline silicon thin film to the Raman half width of single crystal silicon (c-Si).
  • the vertical axis represents the mobility (cm 2 / VS)
  • the horizontal axis represents the ratio of the Raman half width of the crystalline silicon thin film to the Raman half width of single crystal silicon (c-Si).
  • the Raman half-value value of single crystal silicon (c-Si) is 3.4cm -1
  • the Raman shift is half value of the Raman band near 520 cm -1.
  • a range F4 is a range where the mobility is 20 cm 2 / VS or more and 50 cm 2 / VS or less.
  • the ratio of the Raman half width of the crystalline silicon thin film to the Raman half width of single crystal silicon (c-Si) is 1.5 or more and 1.8 or less.
  • the crystalline silicon thin film has a mobility of High mobility characteristics with little variation.
  • FIG. 14 shows the relationship between the mobility of a crystalline silicon thin film formed by the manufacturing method in this embodiment and the difference between the Raman half width of the crystalline silicon thin film and the Raman half width of single crystal silicon (c-Si).
  • the vertical axis represents the mobility (cm 2 / VS)
  • the horizontal axis represents the value obtained by subtracting the Raman half width of single crystal silicon (c-Si) from the Raman half width of the crystalline silicon thin film (cm ⁇ 1 ).
  • the value of the Raman half width of single crystal silicon (c-Si) is 3.4 cm ⁇ 1 .
  • a range F5 is a range in which mobility is 20 cm 2 / VS or more and 50 cm 2 / VS or less.
  • the difference between the Raman half width of the crystalline silicon thin film and the Raman half width of single crystal silicon (c-Si) is 1.8 cm ⁇ 1 or more and 2.4 cm ⁇ 1 or less.
  • the crystalline silicon thin film has high mobility characteristics with little mobility variation.
  • preferable film quality conditions that is, the value indicating the crystallinity of a crystalline silicon thin film having a high mobility characteristic with little variation in mobility is shown using a value calculated using the Raman half-value width of the crystalline silicon thin film.
  • it is not limited to that.
  • the peak position or peak value (peak intensity) of the Raman band of the crystalline silicon thin film is used will be described.
  • FIG. 15 shows the mobility of a crystalline silicon thin film in which a Raman band peak is observed at 516 cm ⁇ 1 or more and 518 cm ⁇ 1 or less.
  • FIG. 15 is a diagram showing the relationship between the mobility of the crystalline silicon thin film formed by the manufacturing method in the present embodiment and the peak position of the crystalline silicon thin film.
  • the vertical axis represents the peak position (cm ⁇ 1 )
  • the horizontal axis represents the mobility (cm 2 / VS) of the crystalline silicon thin film.
  • FIG. 16 is a diagram showing the relationship between the mobility of the crystalline silicon thin film formed by the manufacturing method in the present embodiment and the normalized peak intensity of the crystalline silicon thin film.
  • the vertical axis indicates the mobility (cm 2 / VS) of the polycrystalline silicon thin film
  • the horizontal axis indicates the peak intensity normalized by the peak intensity of the crystalline silicon thin film at the mobility of 40 cm 2 / VS. Show.
  • the normalized peak intensity of the crystalline silicon thin film shows 0.5 or more and 1.2 or less.
  • the crystalline silicon thin film has high mobility characteristics with little mobility variation. Recognize.
  • FIG. 17 is a diagram showing the relationship between the mobility of the crystalline silicon thin film formed by the manufacturing method in the present embodiment and the ratio of the normalized peak intensity of the crystalline silicon thin film to the Raman half width.
  • the vertical axis indicates the mobility (cm 2 / VS) of the crystalline silicon thin film
  • the horizontal axis indicates the Raman half-value width normalized by the peak intensity of the crystalline silicon thin film at the mobility of 40 cm 2 / VS. Show.
  • the normalized Raman half width of the crystalline silicon thin film is 0.1 to 0.2.
  • the crystalline silicon thin film has high mobility characteristics with little mobility variation.
  • the thin film transistor device is configured using the crystalline silicon thin film 104 that satisfies the preferable film quality condition as the channel layer. Accordingly, a thin film transistor device in which a crystalline silicon thin film having high mobility characteristics with little variation in mobility is used for a channel layer can be realized.
  • the channel protective layer is described as being formed on an amorphous silicon thin film, but the present invention is not limited to this. It may be formed on a crystalline silicon thin film, and an amorphous silicon thin film may be formed on the channel protective layer. Hereinafter, it will be described as a modification.
  • FIG. 18 is a cross-sectional view schematically showing a configuration of a thin film transistor device according to a modification of the present embodiment. Elements similar to those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the thin film transistor device 100 is different from the thin film transistor device 100 according to the embodiment in the configuration of the amorphous silicon thin film 155 and the insulating layer 157.
  • the insulating layer 157 is an example of a channel protective layer, for example, and protects the channel layer (crystalline silicon thin film 104).
  • the insulating layer 157 is a channel etching stopper (CES) for preventing the amorphous silicon thin film 155 from being etched during the etching process when forming the pair of amorphous silicon thin films 155 and the contact layer 156. Acts as a layer.
  • the insulating layer 157 is formed on the crystalline silicon thin film 104 including the channel region. Note that the material and the like of the insulating layer 157 are the same as those of the insulating layer 107, and thus description thereof is omitted.
  • the pair of amorphous silicon thin films 155 is an example of a semiconductor film, for example, and is formed above the crystalline silicon thin film 104 including the channel region and the insulating layer 157.
  • the pair of amorphous silicon thin films 155 are arranged to face each other with a predetermined interval on the insulating layer 157.
  • Each of the pair of amorphous silicon thin films 155 is formed so as to extend from the upper surface of the insulating layer 157 to the crystalline silicon thin film 104.
  • one of the pair of amorphous silicon thin films 155 is formed so as to straddle one end of the insulating layer 157 and the crystalline silicon thin film 104, and one end of the insulating layer 157.
  • the other of the pair of amorphous silicon thin films 155 is formed so as to straddle the other end of the insulating layer 157 and the crystalline silicon thin film 104, and the upper part of the other end of the insulating layer 157 It is formed so as to cover the side surface and the upper surface of the crystalline silicon thin film 104 in the other side surface region of the insulating layer 157.
  • the material of the pair of amorphous silicon thin films 155 is the same as that of the amorphous silicon thin film 105, and thus description thereof is omitted.
  • the pair of contact layers 156 are arranged to face each other with a predetermined interval on the insulating layer 157. Each of the pair of contact layers 156 is formed on the amorphous silicon thin film 155. Note that the material and the like of the pair of contact layers 156 are the same as those of the contact layer 106, and thus description thereof is omitted.
  • the thin film transistor device 150 is configured.
  • 19A to 19K are cross-sectional views schematically showing the configuration of each step in the method of manufacturing the thin film transistor device according to the modification of the present embodiment.
  • 19A to 19D are the same steps as FIGS. 2A to 2D, and thus description thereof is omitted.
  • an insulating layer forming film 157 a for forming the insulating layer 157 is formed on the crystalline silicon thin film 104.
  • the insulating layer forming film 157a is formed using an inorganic material.
  • the insulating layer forming film 157a is formed of an inorganic material such as silicon oxide.
  • a resist having a predetermined width is formed on the insulating layer forming film 157a as a photomask for defining the insulating layer 157 having a predetermined shape.
  • the insulating layer forming film 157a is patterned to form an insulating layer 157 having a predetermined shape.
  • the resist formed over the insulating layer 157 is removed. As a result, as shown in FIG. 19F, the upper surface of the insulating layer 157 is exposed.
  • an amorphous silicon thin film 155 is formed on the insulating layer 157 and the crystalline silicon thin film 104. Specifically, after the insulating layer 157 is formed, an amorphous silicon thin film 155 made of an amorphous silicon film is formed under a predetermined film formation condition (formation condition) using plasma CVD or the like.
  • a contact layer film 156a to be the contact layer 156 is formed on the amorphous silicon thin film 155.
  • a contact layer film 156a made of amorphous silicon doped with an impurity of a pentavalent element such as phosphorus is formed on the amorphous silicon thin film 155 by plasma CVD, for example.
  • the contact layer film 156a may be composed of two layers of a low concentration electric field relaxation layer and a high concentration contact layer.
  • the low-concentration electric field relaxation layer can be formed by doping about 1 ⁇ 10 17 [atm / cm 3 ] phosphorus.
  • the two layers can be formed continuously in a CVD apparatus.
  • the source / drain metal film 108 to be the source electrode 108S and the drain electrode 108D is formed so as to cover the contact layer film 156a.
  • the source / drain metal film 108 having a three-layer structure of MoW / Al / MoW is formed by sputtering.
  • a resist material is applied onto the source / drain metal film 108, and exposure and development are performed to form a resist patterned in a predetermined shape.
  • wet etching is performed using a resist as a mask to pattern the source / drain metal film 108, thereby forming a source electrode 108S and a drain electrode 108D having a predetermined shape.
  • the contact layer film 106a functions as an etching stopper.
  • the resist on the source electrode 108S and the drain electrode 108D is removed.
  • the contact layer film 156a and the amorphous silicon thin film 155 are patterned to form a pair of contact layers 156 having a predetermined shape and the amorphous silicon thin film. 155 is formed.
  • a chlorine-based gas can be used as a dry etching condition.
  • the thin film transistor device 150 according to the present embodiment can be manufactured.
  • a passivation film 109 made of an inorganic material such as SiN may be formed so as to cover the whole from above the source electrode 108S and the drain electrode 108D.
  • the thin film transistor device is configured using the crystalline silicon thin film 104 satisfying a preferable film quality condition as a channel layer. Accordingly, a thin film transistor device in which a crystalline silicon thin film having high mobility characteristics with little variation in mobility is used for a channel layer can be realized.
  • the thin film transistor device of this embodiment can be applied not only to an organic EL display device using an organic EL element but also to other display devices using an active matrix substrate such as a liquid crystal display device.
  • the display device configured as described above can be used as a flat panel display and can be applied to an electronic apparatus having any display panel such as a television set, a personal computer, and a mobile phone.
  • the thin film transistor device and the manufacturing method thereof according to the present invention have been described based on the embodiment and the modification.
  • the thin film transistor device and the manufacturing method thereof according to the present invention are limited to the above embodiment and the modification. It is not something.
  • channel protection type thin film transistor device using an insulating layer has been described, but the present invention is not limited thereto.
  • the present invention can also be applied to a channel etching thin film transistor device that does not use an insulating layer (channel protective film).
  • the embodiment can be realized by arbitrarily combining the components and functions in each embodiment without departing from the scope of the present invention, or a form obtained by subjecting each embodiment to various modifications conceived by those skilled in the art. Forms are also included in the present invention.
  • Embodiment 2 In Embodiment 2, a polycrystalline silicon substrate, a manufacturing method thereof, and an electronic device using the polycrystalline silicon substrate will be described.
  • the silicon substrate film quality evaluation method and the crystalline silicon thin film characteristics described in the first embodiment are all included in the present embodiment, and portions not described in the first embodiment will be described below.
  • the crystalline silicon thin film 104 of the first embodiment will be described as a polycrystalline silicon thin film.
  • FIG. 20 is a diagram showing a configuration of a polycrystalline silicon thin film forming apparatus 2000 according to the present embodiment.
  • Polycrystalline silicon thin film forming apparatus 2000 forms laser beam LB having a predetermined light intensity distribution, and crystallizes an amorphous silicon thin film made of amorphous silicon into a polycrystalline silicon thin film. It is a device for.
  • the laser beam LB is relatively scanned with respect to the amorphous silicon thin film by moving at least one of the laser beam LB and the sample 2070 (the substrate 101 on which the amorphous silicon thin film is formed).
  • the laser beam LB is fixed, and the sample 2070 (the substrate 101 on which the amorphous silicon thin film is formed) is scanned.
  • the laser used in this embodiment is preferably a continuous wave laser (CW laser). Since the CW laser continuously oscillates the laser light, it can be faster than the pulse laser. In addition, since the scanning speed of the CW laser is one digit or more faster than that of the pulse laser, the throughput can be easily improved.
  • a polycrystalline silicon thin film forming apparatus 2000 is an amorphous silicon thin film crystallization apparatus using CW laser light, and includes a sample holding unit 2100, a laser light oscillation unit 2200, and an optical system. And a control unit 2400 including a scanning control unit 2410 and a laser light intensity distribution adjusting unit 2420.
  • the sample holder 2100 is a stage that holds a sample 2070 on which an amorphous silicon thin film to be crystallized is formed.
  • an amorphous silicon film (amorphous silicon film) is formed as an amorphous silicon thin film on the surface 2070S of the sample 2070 that is the irradiation surface of the laser beam LB.
  • a gate insulating film 103 is formed over the substrate 101 as the sample 2070, and an amorphous silicon thin film is formed on the surface of the gate insulating film 103.
  • the laser beam oscillation unit 2200 is a laser light source that oscillates a laser beam LB for crystallizing an amorphous silicon thin film.
  • the laser light oscillation unit 2200 in this embodiment is provided with a semiconductor laser device.
  • the semiconductor laser device for example, a device that continuously oscillates green laser light having a wavelength band of 495 nm to 590 nm in a microsecond order of, for example, 10 ⁇ sec to 100 ⁇ sec can be used.
  • the optical system unit 2300 includes a plurality of beam shaping lenses.
  • the laser beam LB oscillated from the laser beam oscillation unit 2200 is beam-shaped into a predetermined intensity distribution and the amorphous silicon thin film (surface 2070S of the sample 2070) is formed. It is configured to irradiate a predetermined area.
  • the optical system unit 2300 includes a homogenizer 2310, a condenser lens 2320, and a DOE (Differential Optical Element: diffractive optical element) lens 2330.
  • the beam shaping lens a lens for shaping the beam profile in the long axis direction and a lens for shaping the beam profile in the short axis direction may be provided separately.
  • the scan control unit 2410 is configured so that the laser beam LB applied to the amorphous silicon thin film is beam-scanned relatively to the amorphous silicon thin film, or the sample holding unit 2100 or the optical system unit. 2300 is controlled.
  • the scan control unit 2410 in the present embodiment moves the sample 2070 by controlling the sample holding unit 2100 to move to a predetermined position.
  • the laser beam intensity distribution adjusting unit 2420 shapes the laser beam LB so as to have a predetermined intensity distribution.
  • the laser beam intensity distribution adjusting unit 2420 in the present embodiment forms a laser beam LB oscillated from the laser beam oscillating unit 2200 by adjusting a lens constituting the optical system unit 2300, and has a predetermined light intensity distribution. Beam shaping is performed so that the laser beam LB is obtained.
  • the polycrystalline silicon thin film forming apparatus 2000 may include other optical components such as a mirror and a condenser lens, or may include a beam beam profiler for measuring the beam profile of the laser light. .
  • the laser beam intensity distribution adjusting unit 2420 adjusts the optical system unit so that the laser beam applied to the amorphous silicon thin film has a desired light intensity distribution.
  • the position of the 2300 lens can be adjusted.
  • FIG. 6 is also a diagram showing the relationship between the mobility of the polycrystalline silicon thin film formed by the manufacturing method in the present embodiment and the Raman half width of the polycrystalline silicon thin film, as in the first embodiment. is there.
  • each data point shown in FIG. 6 is for each of a plurality of samples 2070 in which a polycrystalline silicon thin film is formed on the gate electrode by the above-described manufacturing method.
  • the vertical axis shows the mobility (cm 2 / VS), the half-width of a Raman band abscissa observed in the range of 516cm -1 or 518 cm -1 or less (cm -1) That Raman half-value width Is shown.
  • FIG. 7 shows variations in absolute values of mobility in FIG. That is, FIG.
  • FIG. 7 is a diagram showing the relationship between the variation in the absolute value of the mobility (FIG. 6) of the polycrystalline silicon thin film formed by the manufacturing method in the present embodiment and the Raman half width of the polycrystalline silicon thin film. It is.
  • the vertical axis represents the mobility variation (%) (3 ⁇ / average value ⁇ 100) of the polycrystalline silicon thin film
  • the horizontal axis represents the Raman half-value width (cm ⁇ 1 ) of the polycrystalline silicon thin film. Show.
  • the range in which the variation in mobility is relatively small is a range F1 in which the mobility is 20 cm 2 / VS or more and 50 cm 2 / VS or more. That is, in the range F1 Raman half-value width shows a 5.2 cm -1 or 5.8 cm -1 or less, the mobility is seen to exhibit a 20 cm 2 / VS or more 50 cm 2 / VS or less.
  • the Raman half-value width is more preferably less than 5.0 cm -1 or 6.0 cm -1.
  • the Raman half-value width of the polycrystalline silicon thin film as a quality condition satisfies 5.2 cm -1 or 5.8 cm -1 or less, the polycrystalline silicon thin film characteristics of small high mobility variation in mobility It can be seen that
  • the Raman half-value width is smaller than 5 cm ⁇ 1
  • the polycrystalline silicon thin film has a large particle size (large particle size) and a large variation in mobility.
  • the Raman half width is less than 6 cm ⁇ 1
  • the polycrystalline silicon thin film has a small particle size, but the crystallinity state of Explosive (mixed crystal of microcrystalline structure and partially molten structure) is mixed.
  • the variation in mobility becomes large.
  • FIG. 9 shows the relationship between the Raman half-value width of the polycrystalline silicon thin film formed by the manufacturing method in this embodiment and the energy density of the green laser light when forming the polycrystalline silicon thin film. It is also a figure.
  • the vertical axis represents the Raman half-value width (cm ⁇ 1 ) of the polycrystalline silicon thin film
  • the horizontal axis represents the energy density (mJ / cm 2 ) of green laser light when forming the polycrystalline silicon thin film. Is shown.
  • the energy density of the green laser beam for forming the polycrystalline silicon thin film is 6.8mJ / cm 2 or more 9 mJ / cm 2 or less can take.
  • FIG. 10 is also a diagram showing the relationship between the Raman half width of the polycrystalline silicon thin film formed by the manufacturing method in the present embodiment and the crystal grain size of the polycrystalline silicon thin film.
  • the vertical axis indicates the Raman half width (cm ⁇ 1 ) of the polycrystalline silicon thin film
  • the horizontal axis indicates the crystal grain size (nm) of the polycrystalline silicon thin film.
  • Figure 11 is a Raman half-value width is also a scanning electron microscope (SEM) photograph of the crystal structure of the polycrystalline silicon thin film showing a 5.2 cm -1 or 5.8 cm -1 or less.
  • SEM scanning electron microscope
  • the crystal grain size of the polycrystalline silicon thin film As shown in FIG. 10, in the range where the Raman half-value width shows a 5.2 cm -1 or 5.8 cm -1 or less, the crystal grain size of the polycrystalline silicon thin film, it can be seen that a 30nm or 300nm or less.
  • the Raman half-value width of the polycrystalline silicon thin film as a quality condition satisfies 5.2 cm -1 or 5.8 cm -1 or less, the particle size of the polycrystalline silicon thin film, 30 nm or more 300nm or less as shown in FIG. 11 It is formed with.
  • FIG. 12 is also a diagram showing the relationship between the Raman half width ratio of the polycrystalline silicon thin film formed by the manufacturing method in the present embodiment and the crystal grain size of the polycrystalline silicon thin film.
  • the vertical axis represents the Raman half-value ratio of the polycrystalline silicon thin film, that is, the ratio of the Raman half-value width of the crystalline silicon thin film 104 to the Raman half-value width of single crystal silicon.
  • the horizontal axis indicates the crystal grain size (nm) of the polycrystalline silicon thin film.
  • the crystal grain size of the polycrystalline silicon thin film is 30 nm or more and 300 nm or less.
  • the Raman half-value ratio of the polycrystalline silicon thin film satisfies 1.4 or more and 1.7 or less
  • the polycrystalline silicon thin film has a grain size of 30 nm or more and 300 nm or less as shown in FIG. I can see that
  • FIG. 22 is a diagram showing the relationship between the Raman half width difference of the polycrystalline silicon thin film formed by the manufacturing method in the present embodiment and the crystal grain size of the polycrystalline silicon thin film.
  • the vertical axis represents the difference between the polycrystalline Raman half-value difference of the silicon thin film (cm -1) That the Raman half-value width and the Raman half-value width of the single crystal silicon substrate of crystal silicon thin film 104 (cm -1).
  • the horizontal axis indicates the crystal grain size (nm) of the polycrystalline silicon thin film.
  • the crystal grain size of the polycrystalline silicon thin film becomes 30nm or 300nm or less I understand that.
  • the grain size of the polycrystalline silicon thin film is 30 nm or more and 300 nm as shown in FIG. It can be seen that it is formed below.
  • FIG. 23 is a diagram showing the relationship between the ratio between the normalized strength and the Raman half width of the polycrystalline silicon thin film formed by the manufacturing method in the present embodiment, and the crystal grain size of the polycrystalline silicon thin film.
  • the vertical axis represents the ratio between the normalized intensity of the polycrystalline silicon thin film and the Raman half width, that is, the ratio of the normalized peak intensity of the Raman band of the crystalline silicon thin film 104 to the Raman half width of the crystalline silicon thin film 104.
  • the normalized peak intensity is the peak value of the Raman band in the crystalline silicon thin film 104 having a particle diameter of 150 nm.
  • the horizontal axis indicates the crystal grain size (nm) of the polycrystalline silicon thin film.
  • the crystal grain size of the polycrystalline silicon thin film is not less than 30 nm and not more than 300 nm in the range F7 where the ratio between the normalized strength of the polycrystalline silicon thin film and the Raman half width is 0.08 or more and 0.22 or less. It turns out that it is.
  • the grain size of the polycrystalline silicon thin film is as shown in FIG. It can be seen that the film is formed at 30 nm or more and 300 nm or less.
  • FIG. 24 is an example of an atomic force microscope (AFM) photograph of the surface unevenness image of the polycrystalline silicon thin film formed by the manufacturing method according to the present embodiment.
  • AFM atomic force microscope
  • an atomic force microscope (hereinafter referred to as AFM) uses a cantilever (hereinafter referred to as a cantilever) having a sharp pointed tip as a force detector and uses a cantilever as a force detector.
  • AFM atomic force microscope
  • FIG. 25 is a diagram showing the relationship between the Raman half-value width difference of the polycrystalline silicon thin film formed by the manufacturing method in the present embodiment and the average surface roughness (Ra) of the polycrystalline silicon thin film.
  • the vertical axis represents the average surface roughness Ra (nm) of the polycrystalline silicon thin film.
  • the horizontal axis represents the Raman half width (cm ⁇ 1 ) of the polycrystalline silicon thin film.
  • the average surface roughness Ra (nm) of the polycrystalline silicon thin film is calculated from the AFM photograph of the polycrystalline silicon thin film as shown in FIG.
  • the range F8 Raman half-value width of the polycrystalline silicon thin film is preferable film quality conditions i.e. polycrystalline silicon thin film satisfies 5.2 cm -1 or 5.8 cm -1 or less, the average surface of the polycrystalline silicon thin film It can be seen that the roughness Ra is not less than 3.2 nm and not more than 4 nm.
  • the Raman half-value width of the polycrystalline silicon thin film as a preferable film quality condition satisfies 5.2 cm -1 or 5.8 cm -1 or less, variations in the crystallinity of the polycrystalline silicon thin film is small, the surface roughness is reduced .
  • FIG. 26 is a diagram showing the relationship between the Raman half width difference of the polycrystalline silicon thin film formed by the manufacturing method in the present embodiment and the maximum surface roughness (Rmax) of the polycrystalline silicon thin film.
  • the vertical axis represents the maximum surface roughness Rmax (nm) of the polycrystalline silicon thin film.
  • the horizontal axis represents the Raman half width (cm ⁇ 1 ) of the polycrystalline silicon thin film. Note that the maximum surface roughness Rmax (nm) of the polycrystalline silicon thin film is calculated from an AFM photograph of the polycrystalline silicon thin film as shown in FIG.
  • the range F8 Raman half-value width of the polycrystalline silicon thin film is preferable film quality conditions i.e. polycrystalline silicon thin film satisfies 5.2 cm -1 or 5.8 cm -1 or less, the maximum surface of the polycrystalline silicon thin film It can be seen that the roughness Rmax is within a certain range of 50 nm to 60 nm.
  • the Raman half-value width of the polycrystalline silicon thin film as a preferable film quality condition satisfies 5.2 cm -1 or 5.8 cm -1 or less, variations in the crystallinity of the polycrystalline silicon thin film is small, the surface roughness is reduced I understand.
  • orientation direction of the polycrystalline silicon thin film is the same as that described in FIG.
  • the Raman half-value width as the preferable film quality condition, the crystalline silicon thin film 104 satisfy less 5.0 cm -1 or 6.0 cm -1, the average crystal grain size thereof is on the order or 300nm or less 50 nm, the crystal is It is oriented predominantly with respect to the (100) orientation, not the (111) orientation.
  • the maximum surface roughness (Rmax) of the crystalline silicon thin film 104 is 50 nm or more and 60 nm or less (or the average surface roughness (Ra) is 3.2 nm or more and 4 nm or less).
  • the preferable film quality condition that is, the value indicating the preferable crystallinity of the polycrystalline silicon thin film with small variation in crystallinity is shown by using the Raman half-value width of the polycrystalline silicon thin film, but is not limited thereto.
  • the ratio of the Raman half width of the polycrystalline silicon thin film to the Raman half width of single crystal silicon (c-Si) may be indicated.
  • FIG. 13 shows the mobility of the crystalline silicon thin film formed by the manufacturing method in the present embodiment and the ratio of the Raman half width of the crystalline silicon thin film to the Raman half width of single crystal silicon (c-Si). It is also a figure which shows the relationship.
  • the vertical axis represents the mobility (cm 2 / VS), and the horizontal axis represents the ratio of the Raman half width of the crystalline silicon thin film to the Raman half width of single crystal silicon (c-Si).
  • the Raman half-value value of single crystal silicon (c-Si) is 3.4cm -1
  • the Raman shift is half value of the Raman band near 520 cm -1.
  • a range F4 is a range where the mobility is 20 cm 2 / VS or more and 50 cm 2 / VS or less.
  • the ratio of the Raman half width of the crystalline silicon thin film to the Raman half width of single crystal silicon (c-Si) is 1.4 or more and 1.7 or less.
  • the crystalline silicon thin film is crystalline. Variation is small.
  • the thin film transistor device is configured using the crystalline silicon thin film 104 that satisfies the preferable film quality condition as the channel layer. Accordingly, a thin film transistor device using a polycrystalline silicon thin film with small variation in crystallinity for the channel layer can be realized.
  • the channel protective layer is described as being formed on an amorphous silicon thin film, but the present invention is not limited to this. It may be formed on a crystalline silicon thin film, and an amorphous silicon thin film may be formed on the channel protective layer.
  • the example of the bottom-gate thin film transistor is described as an example of an electronic device having a polycrystalline silicon thin film with small variation in crystallinity, but is not limited thereto.
  • a polycrystalline silicon substrate having a polycrystalline silicon thin film with small variation in crystallinity may be used. This will be described below.
  • FIG. 27 is a cross-sectional view schematically showing the configuration of the polycrystalline silicon substrate 400 according to the third embodiment. Elements similar to those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the polycrystalline silicon substrate 400 includes a substrate 101 and a polycrystalline silicon thin film 402.
  • the polycrystalline silicon thin film 402 is an example of a polycrystalline silicon thin film, for example, and can be formed by crystallizing amorphous amorphous silicon (amorphous silicon), for example.
  • the average crystal grain size of crystalline silicon in the polycrystalline silicon thin film 402 is about 50 nm to 300 nm.
  • the thickness of the polycrystalline silicon thin film 402 is, for example, about 20 nm to 100 nm.
  • the crystallinity exhibited by the polycrystalline silicon thin film 402 can be expressed as follows. That is, the Raman half band width corresponding to the specific phonon modes of the polycrystalline silicon thin film 402 (also hereinafter Raman FWHM representation) is 5.0 cm -1 or more 6.0 cm -1 or less.
  • the intrinsic phonon mode of the polycrystalline silicon thin film 402 is a TO (Transverse Optical) phonon mode.
  • the ratio of the Raman half width of the polycrystalline silicon thin film 402 to the Raman half width of the single crystal silicon may be 1.4 to 1.7.
  • the difference between the Raman half width of the polycrystalline silicon thin film 402 and the Raman half width of the single crystal silicon substrate may be 1.5 cm ⁇ 1 or more and 2.3 cm ⁇ 1 or less.
  • the ratio of the peak value of the Raman band of the polycrystalline silicon thin film to the Raman band half width of the polycrystalline silicon thin film 402 (peak value / Raman half width) may be 0.08 or more and 0.22 or less.
  • the peak position of the Raman band of the crystalline silicon thin film 104 is not less than 516 cm ⁇ 1 and not more than 518 cm ⁇ 1 , and the value of the Raman half width of single crystal silicon (c—Si) is 3.4 cm ⁇ 1 .
  • the crystal of the polycrystalline silicon thin film 402 is predominantly oriented with respect to the (100) orientation, not the (111) orientation.
  • the maximum surface roughness (Rmax) of the polycrystalline silicon thin film is 50 nm or more and 60 nm or less, and the average surface roughness (Ra) of the polycrystalline silicon thin film is 3.2 nm or more and 4 nm or less, and the surface roughness is reduced. Yes.
  • the polycrystalline silicon substrate 400 is configured.
  • the polycrystalline silicon thin film 402 the half-value width of the Raman bands corresponding to specific phonon modes, meets less 5.0 cm -1 or 6.0 cm -1, and the average crystal grain size of about 50nm or 300nm or less Meet.
  • the polycrystalline silicon substrate 400 has a maximum surface roughness (Rmax) of the polycrystalline silicon thin film of 50 nm to 60 nm (or an average surface roughness (Ra) of the polycrystalline silicon thin film of 3.2 nm to 4 nm).
  • Rmax maximum surface roughness
  • Ra average surface roughness of the polycrystalline silicon thin film of 3.2 nm to 4 nm.
  • a polycrystalline silicon thin film 402 satisfying the above is selected (selected), and formed using the selected (selected) polycrystalline silicon thin film 402.
  • FIGS. 28A to 28D are cross-sectional views schematically showing each step in the method for manufacturing polycrystalline silicon substrate 400 according to the present embodiment.
  • a substrate 101 is prepared (substrate preparation step).
  • a glass substrate can be used as the substrate 101.
  • the preparation of the substrate 101 includes, for example, a cleaning process for removing deposits attached to the surface of the glass substrate, a glass substrate surface etching process for removing an alkali metal component on the glass substrate surface, or a glass substrate.
  • a step of forming an undercoat layer such as a SiN film on the surface of the glass substrate may be included as an example in order to prevent the alkali metal component from being diffused into the semiconductor film or the like.
  • an amorphous silicon thin film 401 is formed above the substrate 101 (thin film forming step).
  • an amorphous silicon thin film 13 made of an amorphous silicon film is formed above the substrate 101.
  • the amorphous silicon thin film 401 in the region irradiated with the laser beam LB is crystallized to form a polycrystalline silicon thin film 402 made of polycrystalline silicon (crystallization step).
  • a light beam having a predetermined wavelength is prepared, and the amorphous silicon thin film 401 is prepared to be irradiated with predetermined light.
  • the amorphous silicon thin film 401 is crystallized using the crystalline semiconductor thin film forming apparatus shown in FIG. That is, the amorphous silicon thin film 401 is crystallized by irradiating the surface of the amorphous silicon thin film 401 with a laser beam LB having a predetermined light intensity distribution. More specifically, the amorphous silicon thin film 401 is irradiated with the laser beam LB by relatively scanning the amorphous silicon thin film 401 with a laser beam LB at a predetermined speed in the scanning direction. The region of the amorphous silicon thin film 401 irradiated with the laser beam LB is annealed and crystallized by the thermal energy of the laser beam LB to become a polycrystalline silicon thin film 402.
  • irradiation of the amorphous silicon thin film 401 with the laser beam LB is continued to a predetermined position, thereby forming a polycrystalline silicon thin film 402 as shown in FIG. 28D.
  • hydrogen plasma treatment is performed on the silicon atoms of the crystalline silicon thin film 104 by performing hydrogen plasma treatment on the formed polycrystalline silicon thin film 402.
  • hydrogen plasma is generated by radio frequency (RF) power using a gas containing hydrogen gas such as H 2 , H 2 / argon (Ar), and the like, and the crystalline silicon thin film 104 is irradiated with the hydrogen plasma. Is done.
  • RF radio frequency
  • the crystalline silicon thin film 104 is irradiated with the hydrogen plasma.
  • dangling bonds (defects) of silicon atoms are terminated with hydrogen, the crystal defect density of the crystalline silicon thin film 104 is reduced, and crystallinity is improved.
  • the average crystal grain size of the polycrystalline silicon thin film 402 thus selected is about 50 nm to 300 nm, and the maximum surface roughness (Rmax) is 50 nm to 60 nm (or average surface roughness (Ra)). Is 3.2 nm or more and 4 nm or less).
  • FIG. 29 is a top view schematically showing the state of the crystal structure of polycrystalline silicon thin film 402 in the present embodiment.
  • the polycrystalline silicon thin film 402 is composed of a plurality of crystal grains (crystal grains) having different crystal grain diameters, and crystal grain boundaries form crystal grain boundaries. That is, the Raman half-value width of the polycrystalline silicon thin film showing a 5.2 cm -1 or 5.8 cm -1 or less, the crystal grain size is organized as a polycrystalline silicon at 30nm or more 300nm or less.
  • the maximum surface roughness (Rmax) is 50 nm or more and 60 nm or less (or the average surface roughness (Ra) of the polycrystalline silicon thin film is 3.2 nm or more and 4 nm or less).
  • Rmax is 50 nm or more and 60 nm or less
  • average surface roughness (Ra) of the polycrystalline silicon thin film is 3.2 nm or more and 4 nm or less.
  • the method of selecting only the polycrystalline silicon thin film 402 having a small variation in crystallinity is not limited to the method using the Raman half width. That is, it may be selected that the ratio between the Raman half width of the polycrystalline silicon thin film 402 and the Raman half width of the single crystal silicon satisfies 1.4 or more and 1.7 or less, or the Raman half width of the polycrystalline silicon thin film 402 may be selected. It may be selected that the difference between the value width and the Raman half width of the single crystal silicon substrate satisfies 1.5 cm ⁇ 1 or more and 2.3 cm ⁇ 1 or less.
  • the ratio of the peak value of the Raman band of the polycrystalline silicon thin film 402 to the peak value of the Raman band of the polycrystalline silicon thin film 402 with respect to the half band width of the polycrystalline silicon thin film 402 is 0. Those satisfying 0.08 or more and 0.22 or less may be selected.
  • the peak position of the Raman band of the polycrystalline silicon thin film 402 is not less than 516 cm ⁇ 1 and not more than 518 cm ⁇ 1
  • the value of the Raman half width of the single crystal silicon (c-Si) is 3.4 cm ⁇ 1 . .
  • Embodiment 4 In Embodiment 2, an example of a bottom-gate thin film transistor is described as an electronic device having a polycrystalline silicon thin film with small variation in crystallinity, but the invention is not limited thereto.
  • a top-gate thin film transistor may be used as an electronic device having a polycrystalline silicon thin film with small variation in crystallinity. This will be described below.
  • FIG. 30 is a cross-sectional view schematically showing the configuration of the thin film transistor device according to the fourth embodiment.
  • a substrate 501 made of a glass substrate an undercoat film 502 made of an insulating film such as a silicon oxide film or a silicon nitride film, a polycrystalline silicon thin film 504, and an insulating film made of silicon dioxide or the like.
  • MoW molybdenum tungsten
  • the LDD regions 507 are located at both ends of the polycrystalline silicon thin film 504, and are formed by lightly doping impurities into both ends of the polycrystalline silicon thin film 504.
  • the source / drain electrodes 508 are located at both ends of the LDD region 507, and are formed by further doping impurities into both ends of the LDD region 507.
  • the polycrystalline silicon thin film 504 is an example of a polycrystalline silicon thin film, for example, and can be formed by crystallizing amorphous amorphous silicon (amorphous silicon), for example.
  • the average crystal grain size of crystalline silicon in the polycrystalline silicon thin film 504 is about 50 nm to 300 nm.
  • the thickness of the polycrystalline silicon thin film 504 is, for example, about 20 nm to 100 nm.
  • the crystallinity exhibited by the polycrystalline silicon thin film 504 can be expressed as follows. That is, the Raman half band width corresponding to the specific phonon modes of the polycrystalline silicon thin film 504 (also hereinafter Raman FWHM representation) is less than 5.0 cm -1 or 6.0 cm -1.
  • the intrinsic phonon mode of the polycrystalline silicon thin film 504 is a TO (Transverse Optical) phonon mode.
  • the ratio between the Raman half width of the polycrystalline silicon thin film 504 and the Raman half width of the single crystal silicon may be 1.4 to 1.7.
  • the difference between the Raman half width of the polycrystalline silicon thin film 504 and the Raman half width of the single crystal silicon substrate may be 1.5 cm ⁇ 1 or more and 2.3 cm ⁇ 1 or less.
  • the ratio of the peak value of the Raman band of the polycrystalline silicon thin film 504 to the half band width of the polycrystalline silicon thin film 504 may be 0.08 or more and 0.22 or less.
  • the peak position of the Raman band of the polycrystalline silicon thin film 504 is 516 cm ⁇ 1 or more and 518 cm ⁇ 1 or less, and the value of the Raman half width of single crystal silicon (c-Si) is 3.4 cm ⁇ 1 . .
  • the crystal of the polycrystalline silicon thin film 504 is predominantly oriented with respect to the (100) orientation instead of the (111) orientation.
  • the maximum surface roughness (Rmax) of the polycrystalline silicon thin film 504 is 50 nm or more and 60 nm or less, and the average surface roughness (Ra) of the polycrystalline silicon thin film 504 is 3.2 nm or more and 4 nm or less.
  • the thin film transistor 500 is configured.
  • the polycrystalline silicon thin film 504 the half-value width of the Raman bands corresponding to specific phonon modes, meets less 5.0 cm -1 or 6.0 cm -1, and the average crystal grain size of about 50nm or 300nm or less Meet.
  • the thin film transistor 500 has a maximum surface roughness (Rmax) of the polycrystalline silicon thin film 504 of 50 nm to 60 nm (or an average surface roughness (Ra) of the polycrystalline silicon thin film 504 of 3.2 nm to 4 nm), A polycrystalline silicon thin film with small variation in crystallinity can be provided.
  • the thin film transistor 500 in a manufacturing process to be described later, similarly to the first and second embodiments, the half-value width of the Raman band corresponding to at least specific phonon modes, less than 5.0 cm -1 or 6.0 cm -1
  • a filling polycrystalline silicon thin film 504 is sorted and formed using the sorted polycrystalline silicon thin film 402.
  • FIGS. 31A to 31H are cross-sectional views schematically showing each step in the method for manufacturing the top-gate thin film transistor 500 according to this embodiment.
  • a substrate 501 is prepared (substrate preparation step).
  • a substrate 501 for example, a glass substrate can be used.
  • an undercoat film 502 made of an insulating film such as a silicon oxide film or a silicon nitride film is formed on the substrate 501.
  • an amorphous silicon thin film 503 is formed above the substrate 501 (silicon thin film forming step).
  • an amorphous silicon film is formed as an amorphous silicon thin film 503 on the undercoat film 502 by plasma CVD or the like.
  • the amorphous silicon thin film 503 is irradiated with a laser beam on a predetermined region while the laser light is relatively scanned, so that the amorphous silicon thin film 503 is irradiated.
  • Crystallize 503 to form a polycrystalline silicon thin film 504 (silicon thin film crystallization step).
  • This step is the same as the crystallization step in the method for manufacturing the thin film forming substrate described above, that is, the silicon thin film crystallization step in the method for manufacturing the bottom gate type thin film transistor device 100 as shown in FIG. As shown, the same method as the crystallization step in the method for manufacturing the polycrystalline silicon substrate 400 is performed.
  • a light beam having a predetermined wavelength is prepared in order to crystallize the amorphous silicon thin film 503, and preparation for irradiating the amorphous silicon thin film 503 with predetermined light is performed.
  • the predetermined light is, for example, green laser light.
  • the amorphous silicon thin film 503 is crystallized using the crystalline semiconductor thin film forming apparatus shown in FIG. That is, the amorphous silicon thin film 503 is crystallized by irradiating the surface of the amorphous silicon thin film 503 with laser light LB having a predetermined light intensity distribution.
  • the half-value width of the Raman bands corresponding to specific phonon modes of the polycrystalline silicon thin film 504 checks whether meet less 5.0 cm -1 or 6.0 cm -1. At the time of inspection, only the polycrystalline silicon thin film 504 that satisfies the above conditions is selected. In this way, only the polycrystalline silicon thin film 504 made of a thin film with small variation in crystallinity can be selected. Note that the average crystal grain size of the polycrystalline silicon thin film 504 thus selected is about 50 nm to 300 nm, and the maximum surface roughness (Rmax) is 50 nm to 60 nm (or average surface roughness (Ra)). Is 3.2 nm or more and 4 nm or less).
  • the substrate 501 having the selected polycrystalline silicon thin film 504 is subjected to photolithography and wet etching as shown in FIG. 31D.
  • the amorphous silicon thin film 503 which is an uncrystallized region not irradiated with the laser and the polycrystalline silicon thin film 504 crystallized by the laser irradiation are selectively patterned.
  • the amorphous silicon thin film 503 is removed and the polycrystalline silicon thin film 504 is patterned in an island shape.
  • a gate insulating film 505 is formed above the substrate 501 (gate insulating film forming step).
  • a gate insulating film 505 made of an insulating film such as silicon dioxide is formed on the entire surface above the substrate 501 so as to cover the island-shaped polycrystalline silicon thin film 504 by plasma CVD or the like.
  • a gate electrode 506 is pattern-formed above the substrate 501 (gate electrode forming step).
  • a gate metal film such as molybdenum tungsten (MoW) is formed on the entire upper surface of the substrate 501 by sputtering, and the gate metal film is patterned by performing photolithography and wet etching, so that the upper part of the polycrystalline silicon thin film 504 is formed.
  • a gate electrode 506 having a predetermined shape is formed through a gate insulating film 505.
  • LDD Lightly Doped Drain
  • a passivation film 509 is formed above the substrate 501.
  • a passivation film 509 made of an insulating film such as silicon dioxide is formed on the entire surface above the substrate 501 so as to cover the gate electrode 506 and the gate insulating film 505 by plasma CVD or the like.
  • contact holes are formed in the passivation film 509 so that the source / drain electrodes 508 are exposed.
  • a pair of source / drain electrode films 510 are formed on the passivation film 509 so as to fill the contact holes in the passivation film 509. Thereby, as shown in FIG. 31H, a top-gate thin film transistor 500 can be manufactured.
  • the maximum surface roughness (Rmax) is 50 nm or more and 60 nm or less (or the average surface roughness (Ra) of the polycrystalline silicon thin film is 3.2 nm or more and 4 nm or less).
  • the thin film transistor 500 including the polycrystalline silicon thin film 504 with small variation in crystallinity can be realized.
  • the method of selecting only the polycrystalline silicon thin film 504 having a small variation in crystallinity is not limited to the method using the Raman half width. That is, it may be selected that the ratio between the Raman half width of the polycrystalline silicon thin film 504 and the Raman half width of the single crystal silicon satisfies 1.4 to 1.7, or the Raman half width of the polycrystalline silicon thin film 504. And a single crystal silicon substrate having a Raman half width difference of 1.5 cm ⁇ 1 to 2.3 cm ⁇ 1 may be selected.
  • the ratio of the peak value of the Raman band of the polycrystalline silicon thin film 504 and the peak value of the Raman band of the polycrystalline silicon thin film to the half band width of the polycrystalline silicon thin film 504 is 0. Those satisfying 08 or more and 0.22 or less may be selected.
  • the peak position of the Raman band of the polycrystalline silicon thin film 504 is 516 cm ⁇ 1 or more and 518 cm ⁇ 1 or less
  • the value of the Raman half width of single crystal silicon (c-Si) is 3.4 cm ⁇ 1 . .
  • FIG. 32 is a cross-sectional view schematically showing the configuration of the solar cell according to the fifth embodiment.
  • a solar cell 600 includes a metal electrode 611, a transparent electrode 612, an n-crystal Si layer 613, an i-crystal Si layer 614 and a p-crystal Si layer 615 that are photoelectric conversion units, a transparent electrode An electrode 616 and a glass substrate 617 are provided.
  • the metal electrode 611 is made of Ag, and the transparent electrodes 612 and 616 are made of ITO.
  • the n-crystal Si layer 613, the i-crystal Si layer 614, and the p-crystal Si layer 615, which are photoelectric conversion units, are formed to a thickness of, for example, 20-100 nm, 2-3 ⁇ m, and 20-100 nm, respectively. Yes.
  • the glass substrate 617 is an example of a substrate.
  • the p-crystal Si layer 615 is a seed crystal layer, and is an example of a polycrystalline silicon thin film.
  • the i-crystal Si layer 614 is a layer epitaxially grown from the p-crystal Si layer 615.
  • the p-crystal Si layer 615 is an example of a polycrystalline silicon thin film, for example, and can be formed by crystallizing amorphous amorphous silicon (amorphous silicon), for example.
  • the average crystal grain size of crystalline silicon in the p-crystalline Si layer 615 is about 50 nm to 300 nm.
  • the film thickness of the p-crystal Si layer 615 is, for example, not less than 20 nm and not more than 100 nm.
  • the crystallinity exhibited by the p-crystal Si layer 615 can be expressed as follows. That is, the Raman half band width corresponding to the specific phonon modes of p- crystal Si layer 615 (also hereinafter Raman FWHM representation) is less than 5.0 cm -1 or 6.0 cm -1.
  • the intrinsic phonon mode of the p-crystal Si layer 615 is a TO (Transverse Optical) phonon mode.
  • the ratio of the Raman half width of the p-crystal Si layer 615 to the Raman half width of single crystal silicon may be 1.4 or more and 1.7.
  • the difference between the Raman half width of the p-crystal Si layer 615 and the Raman half width of the single crystal silicon substrate may be 1.5 cm ⁇ 1 or more and 2.3 cm ⁇ 1 or less.
  • the ratio of the peak value of the Raman band of the p-crystal Si layer 615 to the Raman band half-value width of the p-crystal Si layer 615 may be 0.08 or more and 0.22 or less.
  • the peak position of the Raman band of the p-crystal Si layer 615 is not less than 516 cm ⁇ 1 and not more than 518 cm ⁇ 1
  • the value of the Raman half width of single crystal silicon (c-Si) is 3.4 cm ⁇ 1 . is there.
  • the crystal of the p-crystal Si layer 615 is predominantly oriented with respect to the (100) orientation instead of the (111) orientation.
  • the maximum surface roughness (Rmax) of the p-crystal Si layer 615 is 50 nm or more and 60 nm or less, and the average surface roughness (Ra) of the p-crystal Si layer 615 is 3.2 nm or more and 4 nm or less.
  • the solar cell 600 having the p-crystal Si layer 615 is configured.
  • p- crystal Si layer 615 the half-value width of the Raman bands corresponding to specific phonon modes be satisfied with less 5.0 cm -1 or 6.0 cm -1. Further, the average crystal grain size satisfies about 50 nm to 300 nm.
  • p-crystal Si layer 615 has an average crystal grain size of about 50 nm to 300 nm and a maximum surface roughness (Rmax) of 50 nm to 60 nm (or an average of p-crystal Si layer 615).
  • the surface roughness (Ra) is 3.2 nm or more and 4 nm or less).
  • the solar cell 600 can have a polycrystalline silicon thin film with small variation in crystallinity.
  • a crystalline silicon substrate having a polycrystalline silicon thin film with little variation in crystallinity, a manufacturing method thereof, and an electronic device can be realized by satisfying preferable film quality conditions.
  • the crystalline silicon substrate of the present invention has an effect that it is easy to make an electronic device because there is little variation in crystallinity and surface roughness is reduced. That is, the crystalline silicon substrate of the present invention can be applied not only to the above-described thin film transistors and thin film solar cells but also to contact image sensors, light emitting devices, ballistic electron emitters, and the like.
  • the thin film transistor device which is a specific embodiment of the electronic device of the present invention is applied not only to an organic EL display device using an organic EL element but also to other display devices using an active matrix substrate such as a liquid crystal display device. be able to.
  • the display device configured as described above can be used as a flat panel display and can be applied to an electronic apparatus having any display panel such as a television set, a personal computer, and a mobile phone.
  • the crystalline silicon substrate, the manufacturing method thereof, and the electronic device according to one or more aspects of the present invention have been described based on the embodiments and the modified examples, but the thin film transistor device and the manufacturing method thereof according to the present invention are The present invention is not limited to the above embodiment and modification examples.
  • the thin film transistor device according to the present invention can be widely used for a display device such as a television set, a personal computer, a mobile phone, or other various electric devices.

Landscapes

  • Thin Film Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Photovoltaic Devices (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

　本開示の薄膜トランジスタ装置は、基板（１０１）上に形成されたゲート電極（１０２）と、ゲート電極（１０２）上に形成されたゲート絶縁膜（１０３）と、ゲート絶縁膜（１０３）上に形成され、チャネル領域を有する結晶シリコン薄膜（１０４）と、結晶シリコン薄膜（１０４）上に形成された非晶質シリコン薄膜（１０５）と、チャネル領域の上方に形成されたソース電極（１０８Ｓ）及びドレイン電極（１０８Ｄ）と、を備え、結晶シリコン薄膜（１０４）の固有のフォノンモードに対応するラマンバンド半値幅は、５．０以上６．０ｃｍ－１未満であり、結晶シリコン薄膜（１０４）の平均結晶粒径は、約５０以上３００ｎｍ以下である。

Description

薄膜トランジスタ装置
　本発明は、薄膜トランジスタ装置に関する。
　例えば、有機エレクトロルミネッセンス（ＥＬ：Ｅｌｅｃｔｒｏ－Ｌｕｍｉｎｅｓｃｅｎｃｅ、以下有機ＥＬと記載）表示装置及び液晶表示装置を用いたテレビジョン受信機等の電子機器がある。この電子機器においては、有機表示装置及び液晶表示装置を構成すべくマトリックス状に配置された発光素子が、複数の薄膜トランジスタ装置（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）により駆動される。
　ＴＦＴは、例えば基板上に、ソース電極及びドレイン電極と、半導体層（チャネル層）と、ゲート絶縁膜と、ゲート電極とが順次積層されることにより構成され、ＴＦＴに用いられるチャネル層は、薄膜状のシリコン半導体を用いるのが一般的である（例えば、特許文献１）。
　そして、シリコン半導体薄膜としては、非結晶シリコン薄膜（アモルファスシリコン：ａ－Ｓｉ）と、結晶性を有するシリコン薄膜（結晶性シリコン薄膜）とに大別される。結晶性シリコン薄膜は、さらに、多結晶シリコン薄膜、微結晶シリコン薄膜、単結晶シリコン薄膜等に分類できる。
　このうち、非結晶シリコン薄膜は化学気相成長法（ＣＶＤ法）などによって、比較的低温で、大面積の基板上に均一に作製可能であることから、現在、大画面の液晶表示素子のチャネル層として、最も一般的に用いられている。しかし、非結晶シリコン薄膜は、結晶性シリコン薄膜に比べて、キャリアの移動度等の特性が劣る。そのため、より高速駆動且つ高精細なディスプレイを実現するために、チャネル層に結晶性シリコン薄膜を用いたＴＦＴの実現が熱望されている。
　そこで、結晶性シリコン薄膜を形成する技術が提案されている（例えば、特許文献２～４）
特開平６－３４２９０９号公報 特開昭６１－１５３２７７号公報 特許第３５３５２４１号公報 特開２００８－０１６７１７号公報
　しかしながら、上記従来の方法によって作製された結晶性シリコン薄膜はそれぞれ、全く異なる膜質を有する。また、同一の方法で高移動度の結晶性シリコン薄膜を形成したとしても、膜質がばらつき、狙った移動度を有さない（移動度がばらつく）場合がある。
　本発明は、上述の事情を鑑みてなされたものであり、移動度のばらつきが少ない高移動度の特性を有する結晶性シリコン薄膜をチャネル層に用いる薄膜トランジスタ装置を提供することを目的とする。
　上記目的を達成するために、本発明に係る薄膜トランジスタ装置の一態様は、基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、チャネル領域を有する結晶シリコン薄膜と、前記結晶シリコン薄膜上に形成された半導体膜と、前記チャネル領域の上方に形成されたソース電極及びドレイン電極と、を備え、前記結晶シリコン薄膜の固有のフォノンモードに対応するラマンバンド半値幅は、５．０ｃｍ－１以上６．０ｃｍ－１未満であり、前記結晶シリコン薄膜の平均結晶粒径は約５０ｎｍ以上３００ｎｍ以下である。
　移動度のばらつきが少ない高移動度の特性を有する結晶性シリコン薄膜をチャネル層に用いる薄膜トランジスタ装置が提供される。
図１は、実施の形態１に係る薄膜トランジスタ装置の構成を模式的に示した断面図である。 図２Ａは、実施の形態１に係る薄膜トランジスタ装置の製造方法における基板準備工程を模式的に示した断面図である。 図２Ｂは、実施の形態１に係る薄膜トランジスタ装置の製造方法におけるゲート電極形成工程を模式的に示した断面図である。 図２Ｃは、実施の形態１に係る薄膜トランジスタ装置の製造方法におけるゲート絶縁膜形成工程を模式的に示した断面図である。 図２Ｄは、実施の形態１に係る薄膜トランジスタ装置の製造方法における結晶シリコン層形成工程を模式的に示した断面図である。 図２Ｅは、実施の形態１に係る薄膜トランジスタ装置の製造方法における非晶質シリコン層形成工程を模式的に示した断面図である。 図２Ｆは、実施の形態１に係る薄膜トランジスタ装置の製造方法における絶縁層形成用膜形成工程を模式的に示した断面図である。 図２Ｇは、実施の形態１に係る薄膜トランジスタ装置の製造方法における凸部形成工程（エッチング工程）を模式的に示した断面図である。 図２Ｈは、実施の形態１に係る薄膜トランジスタ装置の製造方法におけるコンタクト層用膜形成工程を模式的に示した断面図である。 図２Ｉは、実施の形態１に係る薄膜トランジスタ装置の製造方法におけるソースドレイン金属膜形成工程を模式的に示した断面図である。 図２Ｊは、実施の形態１に係る薄膜トランジスタ装置の製造方法におけるソース電極及びドレイン電極形成工程を模式的に示した断面図である。 図２Ｋは、実施の形態１に係る薄膜トランジスタ装置の製造方法におけるパッシベーション膜形成工程を模式的に示した断面図である。 図３は、実施の形態１における結晶性半導体膜の膜質評価に用いるラマン分光装置の概略図である。 図４は、実施の形態１における結晶性半導体膜の膜質解析方法に用いるラマンスペクトルの解析方法を説明するためのフローチャートである。 図５は、実施の形態１における結晶シリコン薄膜のラマンスペクトルとその解析結果を示す図である。 図６は、実施の形態１における製造方法によって形成された結晶シリコン薄膜の移動度と、その結晶シリコン薄膜のラマン半値幅との関係を示す図である。 図７は、図６の移動度の絶対値のばらつきと、結晶シリコン薄膜のラマン半値幅との関係を示す図である。 図８は、実施の形態１における製造方法によって形成された結晶シリコン薄膜のオン抵抗と、その結晶シリコン薄膜のラマン半値幅との関係を示す図である。 図９は、実施の形態１における製造方法によって形成された結晶シリコン薄膜のラマン半値幅と、結晶シリコン薄膜を形成する際のグリーンレーザ光のエネルギー密度との関係との関係を示す図である。 図１０は、実施の形態１における製造方法によって形成された結晶シリコン薄膜のラマン半値幅と、その結晶シリコン薄膜の結晶粒径との関係を示す図である。 図１１は、ラマン半値幅が５．２ｃｍ－１以上５．８ｃｍ－１以下を示す結晶シリコン薄膜の結晶組織の走査型電子顕微鏡（ＳＥＭ）写真である。 図１２は、実施の形態１における製造方法によって形成された結晶シリコン薄膜の結晶配向性を示す図である。 図１３は、実施の形態１における製造方法によって形成された結晶シリコン薄膜の移動度と、その結晶シリコン薄膜のラマン半値幅の単結晶シリコンのラマン半値幅に対する比との関係を示す図である。 図１４は、実施の形態１における製造方法によって形成された結晶シリコン薄膜の移動度と、その結晶シリコン薄膜のラマン半値幅及び単結晶シリコンのラマン半値幅の差との関係を示す図である。 図１５は、実施の形態１における製造方法によって形成された結晶シリコン薄膜の移動度と、その結晶シリコン薄膜のピーク位置との関係を示す図である。 図１６は、実施の形態１における製造方法によって形成された結晶シリコン薄膜の移動度と、その結晶シリコン薄膜の規格化されたピーク強度との関係を示す図である。 図１７は、実施の形態１における製造方法によって形成された結晶シリコン薄膜の移動度と、その結晶シリコン薄膜の規格化されたピーク強度のラマン半値幅に対する比との関係を示す図である。 図１８は、実施の形態１の変形例に係る薄膜トランジスタ装置の構成を模式的に示す断面図である。 図１９Ａは、実施の形態１の変形例に係る薄膜トランジスタ装置の製造方法における基板準備工程を模式的に示した断面図である。 図１９Ｂは、実施の形態１の変形例に係る薄膜トランジスタ装置の製造方法におけるゲート電極形成工程を模式的に示した断面図である。 図１９Ｃは、実施の形態１の変形例に係る薄膜トランジスタ装置の製造方法におけるゲート絶縁膜形成工程を模式的に示した断面図である。 図１９Ｄは、実施の形態１の変形例に係る薄膜トランジスタ装置の製造方法における結晶シリコン層形成工程を模式的に示した断面図である。 図１９Ｅは、実施の形態１の変形例に係る薄膜トランジスタ装置の製造方法における絶縁層形成用膜形成工程を模式的に示した断面図である。 図１９Ｆは、実施の形態１の変形例に係る薄膜トランジスタ装置の製造方法における絶縁層形成工程を模式的に示した断面図である。 図１９Ｇは、実施の形態１の変形例に係る薄膜トランジスタ装置の製造方法における非晶質シリコン層形成工程を模式的に示した断面図である。 図１９Ｈは、実施の形態１の変形例に係る薄膜トランジスタ装置の製造方法におけるコンタクト層用膜形成工程を模式的に示した断面図である。 図１９Ｉは、実施の形態１の変形例に係る薄膜トランジスタ装置の製造方法におけるソースドレイン金属膜形成工程を模式的に示した断面図である。 図１９Ｊは、実施の形態１の変形例に係る薄膜トランジスタ装置の製造方法におけるソース電極及びドレイン電極形成工程を模式的に示した断面図である。 図１９Ｋは、実施の形態１の変形例に係る薄膜トランジスタ装置の製造方法におけるパッシベーション膜形成工程を模式的に示した断面図である。 図２０は、実施の形態２に係る多結晶シリコン薄膜形成装置の構成を示す図である。 図２１は、実施の形態２における製造方法によって形成された多結晶シリコン薄膜のラマン半値幅比と、その多結晶シリコン薄膜の結晶粒径との関係を示す図である。 図２２は、実施の形態２における製造方法によって形成された多結晶シリコン薄膜のラマン半値幅差と、その多結晶シリコン薄膜の結晶粒径との関係を示す図である。 図２３は、実施の形態２における製造方法によって形成された多結晶シリコン薄膜の規格化強度とラマン半値幅との比と、その多結晶シリコン薄膜の結晶粒径との関係を示す図である。 図２４は、実施の形態２における製造方法によって形成された多結晶シリコン薄膜の表面凹凸像の原子間力顕微鏡（ＡＦＭ）写真の一例である。 図２５は、実施の形態２における製造方法によって形成された多結晶シリコン薄膜のラマン半値幅差と、その多結晶シリコン薄膜の平均表面粗さ（Ｒａ）との関係を示す図である。 図２６は、実施の形態２における製造方法によって形成された多結晶シリコン薄膜のラマン半値幅差と、その多結晶シリコン薄膜の最大表面粗さ（Ｒｍａｘ）との関係を示す図である。 図２７は、実施の形態３に係る多結晶シリコン基板の構成を模式的に示す断面図である。 図２８Ａは、実施の形態３に係る多結晶シリコン基板の製造方法における基板準備工程を模式的に示した断面図である。 図２８Ｂは、実施の形態３に係る多結晶シリコン基板の製造方法における薄膜形成工程を模式的に示した断面図である。 図２８Ｃは、実施の形態３に係る多結晶シリコン基板の製造方法における結晶化工程を模式的に示した断面図である。 図２８Ｄは、実施の形態３に係る多結晶シリコン基板の製造方法における多結晶シリコン基板形成工程を模式的に示した断面図である。 図２９は、実施の形態３における多結晶シリコン薄膜の結晶組織の状態を模式的に示す上面図である。 図３０は、実施の形態４に係る薄膜トランジスタ装置の構成を模式的に示す断面図である。 図３１Ａは、実施の形態４に係るトップゲート型の薄膜トランジスタの製造方法における基板準備工程を模式的に示した断面図である。 図３１Ｂは、実施の形態４に係るトップゲート型の薄膜トランジスタの製造方法におけるシリコン薄膜形成工程を模式的に示した断面図である。 図３１Ｃは、実施の形態４に係るトップゲート型の薄膜トランジスタの製造方法におけるシリコン薄膜結晶化工程を模式的に示した断面図である。 図３１Ｄは、実施の形態４に係るトップゲート型の薄膜トランジスタの製造方法におけるゲート絶縁膜形成工程を模式的に示した断面図である。 図３１Ｅは、実施の形態４に係るトップゲート型の薄膜トランジスタの製造方法におけるゲート電極形成工程を模式的に示した断面図である。 図３１Ｆは、実施の形態４に係るトップゲート型の薄膜トランジスタの製造方法におけるソース・ドレイン電極形成工程を模式的に示した断面図である。 図３１Ｇは、実施の形態４に係るトップゲート型の薄膜トランジスタの製造方法におけるパッシベーション膜形成工程を模式的に示した断面図である。 図３１Ｈは、実施の形態４に係るトップゲート型の薄膜トランジスタの製造方法におけるソース・ドレイン電極膜形成工程を模式的に示した断面図である。 図３２は、実施の形態５に係る太陽電池の構成を模式的に示す断面図である。
　（本発明の基礎となった知見）
　本発明者は、「背景技術」の欄において記載した特許文献２～特許文献４に開示される技術に関し、以下のような問題が生じることを見出した。
　例えば、結晶性シリコン薄膜の形成方法の１つとして、基板上に形成されたアモルファスシリコン膜に金属触媒を添加し、熱を与えることでアモルファスシリコン膜を多結晶化させる方法がある。この方法は、低温で結晶化させることができるという利点があるが、工程数の増加によってコストが増加し、結晶化後の金属元素の完全除去が困難であるという問題がある。
　また、例えば特許文献２には、結晶性シリコン薄膜の形成方法の１つとして、基板上にＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）成膜により結晶性シリコン薄膜を直接形成する方法が開示されている。この方法では、工程数の減少によりコストを低減させることができるが、得られる結晶組織が微結晶組織のため、駆動トランジスタに要求される移動度（オン抵抗特性）を満たすことが困難であるという問題がある。
　また、例えば特許文献３には、結晶性シリコン薄膜の形成方法の１つとして、基板上にＣＶＤ法などによってアモルファスシリコン膜を成膜し、所定のエキシマレーザのエネルギー密度でアモルファスシリコン膜をレーザ照射することにより多結晶化させる方法が開示されている。この方法は、レーザ照射時間が非常に短いためにガラス基板への負担が少なく、また、結晶組織が大きく移動度が高い溶融シリコン結晶組織の結晶性シリコン薄膜を形成することが可能となる。
　さらに、例えば特許文献４では、結晶性シリコン薄膜の形成方法と１つとして、他の固体の変換結晶素子を用いて、１０６４ｎｍの赤外レーザ光から５３２ｎｍのグリーンレーザ光に波長変換し、このグリーンレーザ光をアモルファスシリコン膜に照射することで、アモルファスシリコン膜を多結晶化する結晶性シリコン薄膜の形成方法も開示されている。
　しかしながら、上記従来の方法によって作製された結晶性シリコン薄膜はそれぞれ、全く異なる膜質を有する。また、結晶性シリコン薄膜は、同一の方法で作製したとしても、結晶化条件によっては、異なる膜質を有してしまう場合もある。
　一般的に、結晶性半導体膜を能動層として用いた半導体デバイスでは、その能動層の膜質（例えば、結晶性、欠陥密度など）がデバイス特性に大きな影響を及ぼすことが知られている。換言すると、結晶性シリコン薄膜をチャネル層に用いたトランジスタ素子では、結晶性シリコン薄膜の膜質は、例えば、キャリア移動度、閾値電圧、信頼性などの素子特性に大きな影響を及ぼす。そのため、同一の方法でトランジスタ素子の能動層に用いるために高移動度の結晶性シリコン薄膜を形成したとしても、膜質がばらつき、狙った移動度を有さない（移動度がばらつく）場合がある。
　そこで、本発明の一態様は、上述の事情を鑑みてなされたものであり、移動度のばらつきが少ない高移動度の特性を有する結晶性シリコン薄膜をチャネル層に用いる薄膜トランジスタ装置を提供することを目的とする。
　上記目的を達成するために、本発明に係る薄膜トランジスタ装置の一態様は、基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、チャネル領域を有する結晶シリコン薄膜と、前記結晶シリコン薄膜上に形成された半導体膜と、前記チャネル領域の上方に形成されたソース電極及びドレイン電極と、を備え、前記結晶シリコン薄膜の固有のフォノンモードに対応するラマンバンド半値幅は、５．０ｃｍ－１以上６．０ｃｍ－１未満であり、前記結晶シリコン薄膜の平均結晶粒径は約５０ｎｍ以上３００ｎｍ以下である。
　この構成によれば、移動度のばらつきが少ない高移動度の特性を有する結晶性シリコン薄膜をチャネル層に用いる薄膜トランジスタ装置を実現することができる。
　ここで、例えば、前記結晶シリコン薄膜の結晶は、（１１１）と（１００）のうち（１００）方位に対して支配的に配向されている。
　また、例えば、前記結晶シリコン薄膜のラマンバンド半値幅と単結晶シリコンのラマンバンド半値幅との比は、１．５以上１．８以下であるとしてもよい。
　また、例えば、前記結晶シリコン薄膜のラマンバンド半値幅と単結晶シリコンのラマンバンド半値幅の差は、１．８ｃｍ－１以上２．４ｃｍ－１以下であるとしてもよい。
　また、例えば、前記結晶シリコン薄膜のラマンバンドのピーク値と結晶シリコンのラマンバンド半値幅との比は、０．１以上０．２以下であるとしてもよい。
　また、例えば、前記結晶シリコン薄膜のラマンバンドのピーク位置は、５１６ｃｍ－１以上５１８ｃｍ－１以下であるとしてもよい。
　また、例えば、前記結晶シリコン薄膜の電界効果移動度は、２０ｃｍ２／Ｖ・ｓ以上５０ｃｍ２／Ｖ・ｓであるとしてもよい。
　また、さらに、例えば、前記チャネル領域の上方の前記半導体膜上に形成されたチャネル保護層を備えるとしてもよい。
　ここで、さらに、例えば、前記半導体膜と前記結晶シリコン薄膜との間に形成され、前記チャネル領域を保護するチャネル保護層を備えるとしてもよい。
　なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　（実施の形態１）
　以下、本発明の一態様に係るに係る薄膜トランジスタ装置及びその製造方法について、説明する。以下の実施の形態における構成要素のうち、請求項に記載されていない構成要素は、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成する任意の構成要素として説明する。なお、各図は模式図であり、必ずしも厳密に図示したものではない。
　まず、本実施の形態に係る薄膜トランジスタ装置１００の構成について、図１を用いて説明する。図１は、本実施の形態に係る薄膜トランジスタ装置の構成を模式的に示す断面図である。
　図１に示す薄膜トランジスタ装置１００は、チャネル保護型でボトムゲート型の薄膜トランジスタであって、基板１０１と、基板１０１上に形成されたゲート電極１０２と、ゲート電極１０２上に形成されたゲート絶縁膜１０３と、ゲート絶縁膜１０３上に形成された結晶シリコン薄膜１０４と、結晶シリコン薄膜１０４上に形成された非晶質シリコン薄膜１０５と、非晶質シリコン薄膜１０５上に形成された絶縁層１０７と、非晶質シリコン薄膜１０５上に絶縁層１０７を挟んで形成されたソース電極１０８Ｓ及びドレイン電極１０８Ｄとを具備する。さらに、本実施の形態における薄膜トランジスタ装置１００は、結晶シリコン薄膜１０４の上方において、非晶質シリコン薄膜１０５とソース電極１０８Ｓ又はドレイン電極１０８Ｄとの間に形成された一対のコンタクト層１０６を備える。以下、本実施の形態に係る薄膜トランジスタ装置１００の各構成要素について詳述する。
　基板１０１は、例えば、石英ガラス、無アルカリガラス又は高耐熱性ガラス等のガラス材料からなるガラス基板である。なお、ガラス基板の中に含まれるナトリウムやリン等の不純物が結晶シリコン薄膜１０４に侵入することを防止するために、基板１０１上にシリコン窒化膜（ＳｉＮｘ）、酸化シリコン（ＳｉＯｙ）又はシリコン酸窒化膜（ＳｉＯｙＮｘ）等からなるアンダーコート層を形成してもよい。また、アンダーコート層は、レーザアニールなどの高温熱処理プロセスにおいて、基板１０１への熱の影響を緩和させる役割を担うこともある。アンダーコート層の膜厚は、例えば、１００ｎｍ以上２０００ｎｍ以下程度である。
　ゲート電極１０２は、基板１０１上に所定形状でパターン形成される。ゲート電極１０２は、導電性材料及びその合金等の単層構造又は多層構造とすることができる。ゲート電極１０２は、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）、及びモリブデンタングステン（ＭｏＷ）等によって構成される。ゲート電極１０２の膜厚は、例えば２０ｎｍ以上５００ｎｍ以下程度である。
　ゲート絶縁膜１０３は、ゲート電極１０２上に形成され、本実施の形態では、ゲート電極１０２を覆うように基板１０１上の全面に形成される。ゲート絶縁膜１０３は、例えば、酸化シリコン（ＳｉＯｙ）、窒化シリコン（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯｙＮｘ）、酸化アルミニウム（ＡｌＯｚ）又は酸化タンタル（ＴａＯｗ）の単層膜又はこれらの積層膜によって構成される。ゲート絶縁膜１０３の膜厚は、例えば５０ｎｍ以上３００ｎｍ以下である。
　なお、本実施の形態では、チャネル層として結晶シリコン薄膜１０４が含まれているので、チャネル層との界面部分のゲート絶縁膜１０３としては酸化シリコンを用いることが好ましい。これは、薄膜トランジスタ装置１００における良好な閾値電圧特性を維持、及び、高い移動度を実現するためには結晶シリコン薄膜１０４とゲート絶縁膜１０３との界面状態を良好なものにすることが好ましく、これには酸化シリコンが適しているからである。
　結晶シリコン薄膜１０４は、ゲート絶縁膜１０３上に形成される半導体膜からなる第１チャネル層であって、ゲート電極１０２の電圧によってキャリアの移動が制御される領域である所定のチャネル領域を有する。チャネル領域は、ゲート電極１０２の上方の領域であり、チャネル領域の電荷移動方向の長さはゲート長に対応する。結晶シリコン薄膜１０４は、例えば、非結晶性の非晶質シリコン（アモルファスシリコン）を結晶化することによって形成することができる。
　ここで、結晶シリコン薄膜１０４における結晶シリコンの平均結晶粒径は、５０ｎｍ以上３００ｎｍ以下程度である。結晶シリコン薄膜１０４の膜厚は、例えば２０ｎｍ以上１００ｎｍ以下程度である。また、結晶シリコン薄膜１０４が示す結晶性を次のように表すことができる。すなわち、結晶シリコン薄膜１０４の固有のフォノンモードに対応するラマンバンド半値幅（以下ラマン半値幅とも表現）は、５．０ｃｍ－１以上６．０ｃｍ－１以下である。ここで、結晶シリコン薄膜１０４の固有のフォノンモードとは、ＴＯ（Ｔｒａｎｓｖｅｒｓｅ　Ｏｐｔｉｃａｌ）フォノンモードである。
　また、結晶シリコン薄膜１０４が示す結晶性について別の表現を用いてもよい。例えば、結晶シリコン薄膜１０４のラマン半値幅と単結晶シリコンのラマン半値幅との比は、１．５～１．８であるとしてもよい。または、結晶シリコン薄膜１０４のラマン半値幅と単結晶シリコン基板のラマン半値幅の差は、１．８ｃｍ－１以上２．４ｃｍ－１以下であるとしてもよい。さらに、結晶シリコン薄膜１０４のラマンバンドのピーク値と、多結晶シリコン薄膜のラマン半値幅との比（ピーク値／ラマン半値幅）は、０．１～０．２であるとしてもよい。ここで、結晶シリコン薄膜１０４のラマンバンドのピーク位置は、５１６ｃｍ－１以上５１８ｃｍ－１以下に位置し、単結晶シリコン（ｃ－Ｓｉ）のラマン半値幅の値は、３．４ｃｍ－１である。
　また、結晶シリコン薄膜１０４の結晶は、（１１１）方位ではなく（１００）方位に対して支配的に配向している。
　結晶シリコン薄膜１０４の電界効果移動度は、結晶シリコン薄膜１０４が上記のように構成されることで、２０ｃｍ２／ＶＳ以上５０ｃｍ２／ＶＳ以下となっている。なお、以下では、ｃｍ２／（Ｖ・ｓ）をｃｍ２／ＶＳと表記する。
　非晶質シリコン薄膜１０５は、例えば半導体膜の一例であり、チャネル領域を含む結晶シリコン薄膜１０４上に形成される第２チャネル層である。本実施の形態における非晶質シリコン薄膜１０５は、真性アモルファスシリコン膜によって構成される。なお、本実施の形態における非晶質シリコン薄膜１０５の膜厚は、例えば１０ｎｍ以上４０ｎｍ以下である。この非晶質シリコン薄膜１０５の役割は、トランジスタ動作時におけるドレイン端での電界集中を緩和させることである。つまりこの非晶質シリコン薄膜１０５は、電界緩和層として機能する。
　絶縁層１０７は、例えばチャネル保護層の一例であり、チャネル層（結晶シリコン薄膜１０４及び非晶質シリコン薄膜１０５）を保護する。絶縁層１０７は、一対のコンタクト層１０６を形成するときのエッチング処理時において、非晶質シリコン薄膜１０５がエッチングされてしまうことを防止するためのチャネルエッチングストッパ（ＣＥＳ）層として機能する。絶縁層１０７は、チャネル領域を含む結晶シリコン薄膜１０４の上方であって非晶質シリコン薄膜１０５の上に形成される。
　また、絶縁層１０７は、シリコン、酸素及びカーボンを含む有機材料を主として含有する有機材料からなる有機材料層、あるいは、酸化シリコン（ＳｉＯｘ）又は窒化シリコン（ＳｉＮｙ）等の無機材料からなる無機材料層である。なお、絶縁層１０７は、絶縁性を有し、一対のコンタクト層１０６同士は電気的に接続されていない。
　一対のコンタクト層１０６は、不純物を高濃度に含む非晶質半導体膜からなり、結晶シリコン薄膜１０４及び非晶質シリコン薄膜１０５の上方に絶縁層１０７を介して形成される。一対のコンタクト層１０６は、例えば、アモルファスシリコンに不純物としてリン（Ｐ）をドーピングしたｎ型半導体層であって、１×１０１９［ａｔｍ／ｃｍ３］以上の高濃度の不純物を含むｎ＋層である。なお、Ｐ型のＴＦＴを作製する場合、コンタクト層１０６は、ボロン（Ｂ）などの不純物をドープしたＰ型コンタクト層を形成すればよい。
　一対のコンタクト層１０６は、絶縁層１０７上において所定の間隔をあけて対向配置されている。一対のコンタクト層１０６のそれぞれは、絶縁層１０７の上面から非晶質シリコン薄膜１０５までを跨るようにして形成されている。本実施の形態において、一対のコンタクト層１０６のうちの一方は、絶縁層１０７の一方の端部及び非晶質シリコン薄膜１０５に跨るようにして形成されており、絶縁層１０７の一方の端部における上部と側面、及び、絶縁層１０７の一方の側面側領域における非晶質シリコン薄膜１０５の上面を覆うように形成される。また、一対のコンタクト層１０６のうちの他方は、絶縁層１０７の他方の端部及び非晶質シリコン薄膜１０５に跨るようにして形成されており、絶縁層１０７の他方の端部における上部と側面、及び、絶縁層１０７の他方の側面側領域における非晶質シリコン薄膜１０５の上面を覆うように形成される。なお、コンタクト層１０６の膜厚は、例えば５ｎｍ以上１００ｎｍ以下とすることができる。
　本実施の形態における一対のコンタクト層１０６は、非晶質シリコン薄膜１０５とソース電極１０８Ｓ及びドレイン電極１０８Ｄとの間に形成されているが、非晶質シリコン薄膜１０５の側面及び結晶シリコン薄膜１０４の側面には形成されていない。一対のコンタクト層１０６は、非晶質シリコン薄膜１０５及び結晶シリコン薄膜１０４と面一に形成されている。
　なお、一対のコンタクト層１０６は、下層の低濃度の電界緩和層（ｎ－層）と上層の高濃度のコンタクト層（ｎ＋層）との２層から構成されてもよい。低濃度の電界緩和層には１×１０１７［ａｔｍ／ｃｍ３］程度のリンがドーピングされている。上記２層はＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）装置において連続的に形成することができる。
　一対のソース電極１０８Ｓ及びドレイン電極１０８Ｄは、結晶シリコン薄膜１０４及び非晶質シリコン薄膜１０５の上方において、所定の間隔をあけて対向配置されるとともに一対のコンタクト層１０６上に当該一対のコンタクト層１０６と面一に形成されている。
　ソース電極１０８Ｓは、一方のコンタクト層１０６を介して、絶縁層１０７の一方の端部（一端部）及び非晶質シリコン薄膜１０５に跨るようにして形成されている。また、ドレイン電極１０８Ｄは、他方のコンタクト層１０６を介して、絶縁層１０７の他方の端部（他端部）及び非晶質シリコン薄膜１０５に跨るようにして形成されている。
　本実施の形態において、ソース電極１０８Ｓ及びドレイン電極１０８Ｄは、それぞれ導電性材料又はこれらの合金等からなる単層構造又は多層構造とすることができ、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）又はクロム（Ｃｒ）等の材料により構成される。本実施の形態では、ソース電極１０８Ｓ及びドレイン電極１０８Ｄは、ＭｏＷ／Ａｌ／ＭｏＷの三層構造によって形成されている。なお、ソース電極１０８Ｓ及びドレイン電極１０８Ｄの膜厚は、例えば、１００ｎｍ以上５００ｎｍ以下程度とすることができる。
　以上のように、薄膜トランジスタ装置１００は構成される。
　この薄膜トランジスタ装置１００では、チャネル層として構成される結晶シリコン薄膜１０４は、固有のフォノンモードに対応するラマンバンドの半値幅が、５．０ｃｍ－１以上６．０ｃｍ－１以下を満たし、かつ、平均結晶粒径が約５０ｎｍ以上３００ｎｍ以下を満たしている。
　それにより、この薄膜トランジスタ装置１００は、移動度のばらつきが少ない高移動度の特性を有する結晶シリコン薄膜をチャネル層として有することができる。
　なお、薄膜トランジスタ装置１００は、後述する製造工程において、少なくとも固有のフォノンモードに対応するラマンバンドの半値幅が、５．０ｃｍ－１以上６．０ｃｍ－１以下を満たす結晶シリコン薄膜１０４が選別され、選別された結晶シリコン薄膜１０４を用いて形成される。
　次に、本実施の形態に係る薄膜トランジスタ装置１００の製造方法について、図２Ａ～図２Ｋを用いて説明する。図２Ａ～図２Ｋは、本実施の形態に係る薄膜トランジスタ装置の製造方法における各工程の構成を模式的に示す断面図である。
　まず、図２Ａに示すように、基板１０１を準備する。基板１０１としては、例えば、ガラス基板を用いる。なお、ゲート電極１０２を形成する前に、プラズマＣＶＤ等によって基板１０１上にシリコン窒化膜、シリコン酸化膜、及びシリコン酸窒化膜などからなるアンダーコート層を形成するとしてもよい。
　次に、図２Ｂに示すように、基板１０１の上方に所定形状のゲート電極１０２をパターン形成する。例えば、基板１０１上に全面にモリブデンタングステン（ＭｏＷ）等からなるゲート金属膜をスパッタによって成膜する。そして、フォトリソグラフィ及びウェットエッチングを施すことにより、ゲート金属膜をパターニングして所定形状のゲート電極１０２を形成する。ＭｏＷのウェットエッチングは、例えば、リン酸（ＨＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を所定の配合で混合した薬液を用いて行う。
　次に、図２Ｃに示すように、基板１０１の上方にゲート絶縁膜１０３を形成する。例えば、ゲート電極１０２を覆うようにして、基板１０１の上方の全面に、酸化シリコンからなるゲート絶縁膜１０３をプラズマＣＶＤ等によって成膜する。ここで、酸化シリコンは、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを所定の濃度比で導入することで成膜することができる。
　次に、図２Ｄに示すように、ゲート絶縁膜１０３の上に、結晶性シリコンからなる結晶シリコン薄膜１０４を形成する。具体的には、まず、ゲート絶縁膜１０３上に、例えばアモルファスシリコン（非晶質シリコン）からなる非結晶シリコン薄膜をプラズマＣＶＤ等によって成膜し、脱水素アニール処理を行った後に、非結晶シリコン薄膜をレーザアニールして結晶化させることにより結晶シリコン薄膜１０４を形成する。なお、非結晶シリコン薄膜は、例えば、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入することで成膜することができる。
　なお、本実施の形態では、グリーンレーザを用いたレーザアニールによって非結晶シリコン薄膜を結晶化させたが、結晶化の方法としては、波長が３７０ｎｍ以上９００ｎｍ以下程度のパルスレーザを用いたレーザアニール法、波長が３７０ｎｍ以上９００ｎｍ以下程度の連続発振レーザを用いたレーザアニール法を用いるとしてもよい。
　その後、結晶シリコン薄膜１０４に対して水素プラズマ処理を行うことにより、結晶シリコン薄膜１０４のシリコン原子に対して水素化処理を行う。水素プラズマ処理は、例えばＨ２、Ｈ２／アルゴン（Ａｒ）等の水素ガスを含むガスを原料として高周波（ＲＦ）電力により水素プラズマを発生させて、当該水素プラズマを結晶シリコン薄膜１０４に照射することにより行われる。この水素プラズマ処理によって、シリコン原子のダングリングボンド（欠陥）が水素終端され、結晶シリコン薄膜１０４の結晶欠陥密度が低減して結晶性が向上する。
　本実施の形態では、続いて、結晶シリコン薄膜の固有のフォノンモードに対応するラマンバンドの半値幅が５．０ｃｍ－１以上６．０ｃｍ－１以下を満たし、かつ、平均結晶粒径が約５０ｎｍ以上３００ｎｍ以下を満たすかを検査する。そして、検査の際、上記条件をクリアした結晶シリコン薄膜１０４のみを選別する。このようにして、移動度のばらつきが少ない高移動度の特性を有する結晶シリコン薄膜１０４のみを選別して後の工程に送ることができる。なお、このように選別された結晶シリコン薄膜１０４の平均結晶粒径は、５０ｎｍ以上３００ｎｍ以下程度である。
　また、移動度のばらつきが少ない高移動度の特性を有する結晶シリコン薄膜１０４のみを選別する方法としては、上記に限られない。すなわち、結晶シリコン薄膜１０４のラマン半値幅と単結晶シリコンのラマン半値幅との比が１．５以上１．８以下を満たすものを選別するとしてもよいし、結晶シリコン薄膜１０４のラマン半値幅と単結晶シリコン基板のラマン半値幅の差が、１．８ｃｍ－１以上２．４ｃｍ－１以下を満たすものを選別するとしてもよい。また、結晶シリコン薄膜１０４のラマンバンドのピーク値と、多結晶シリコン薄膜のラマン半値幅との比（ピーク値／ラマン半値幅）が、０．１～０．２を満たすものを選別するとしてもよい。ここで、結晶シリコン薄膜１０４のラマンバンドのピーク位置は、５１６ｃｍ－１以上５１８ｃｍ－１以下に位置し、単結晶シリコン（ｃ－Ｓｉ）のラマン半値幅の値は、３．４ｃｍ－１である。
　次に、図２Ｅに示すように、結晶シリコン薄膜１０４上に、非晶質シリコン薄膜１０５を形成する。具体的には、結晶シリコン薄膜１０４を形成した後に、プラズマＣＶＤ等を用いて、所定の成膜条件（形成条件）によってアモルファスシリコン膜からなる非晶質シリコン薄膜１０５を成膜する。
　次に、図２Ｆに示すように、非晶質シリコン薄膜１０５上に、絶縁層１０７を形成するための絶縁層形成用膜１０７ａを形成する。絶縁層形成用膜１０７ａは、無機材料を用いて形成される。例えば、絶縁層形成用膜１０７ａが酸化シリコン等の無機材料によって形成される場合、絶縁層形成用膜１０７ａの上に、所定形状の絶縁層１０７を規定するフォトマスクとして、所定幅のレジスト（不図示）を形成する。
　次に、レジストをマスクとしてドライエッチングを施すことによって、図２Ｇに示すように、絶縁層形成用膜１０７ａをパターニングして所定形状の絶縁層１０７を形成する。次いで、絶縁層１０７上に形成されているレジストを除去する。これにより、絶縁層１０７の上面が露出する。
　次に、図２Ｈに示すように、絶縁層１０７を覆うようにして非晶質シリコン薄膜１０５上に、コンタクト層１０６となるコンタクト層用膜１０６ａを形成する。具体的に、絶縁層１０７の上面から非晶質シリコン薄膜１０５の平坦部までを跨るようにして、例えばプラズマＣＶＤによって、リン等の５価元素の不純物をドープしたアモルファスシリコンからなるコンタクト層用膜１０６ａを成膜する。
　なお、コンタクト層用膜１０６ａは低濃度の電界緩和層と高濃度のコンタクト層との２層から構成されてもよい。低濃度の電界緩和層は１×１０１７［ａｔｍ／ｃｍ３］程度のリンをドーピングすることによって形成することができる。上記２層はＣＶＤ装置において連続的に形成することができる。
　次に、図２Ｉに示すように、コンタクト層用膜１０６ａを覆うようにして、ソース電極１０８Ｓ及びドレイン電極１０８Ｄとなるソースドレイン金属膜１０８を形成する。例えば、スパッタによって、ＭｏＷ／Ａｌ／ＭｏＷの三層構造のソースドレイン金属膜１０８を成膜する。
　その後、図示しないが、所定形状のソース電極１０８Ｓ及びドレイン電極１０８Ｄを形成するために、ソースドレイン金属膜１０８上にレジスト材料を塗布し、露光及び現像を行って、所定形状にパターニングされたレジストを形成する。
　次に、このレジストをマスクとしてウェットエッチングを施してソースドレイン金属膜１０８をパターニングすることにより、図２Ｊに示すように、所定形状のソース電極１０８Ｓ及びドレイン電極１０８Ｄを形成する。なお、このとき、コンタクト層用膜１０６ａがエッチングストッパとして機能する。その後、ソース電極１０８Ｓ及びドレイン電極１０８Ｄ上のレジストを除去する。また、ソース電極１０８Ｓ及びドレイン電極１０８Ｄをマスクとしてドライエッチングを施すことにより、コンタクト層用膜１０６ａをパターニングして所定形状の一対のコンタクト層１０６を形成する。なお、ドライエッチングの条件としては、塩素系ガスを用いることができる。
　このようにして、本実施の形態に係る薄膜トランジスタ装置１００を製造することができる。
　なお、その後、図２Ｋに示すように、ソース電極１０８Ｓ及びドレイン電極１０８Ｄの上から全体を覆うようにして、ＳｉＮ等の無機材料からなるパッシベーション膜１０９を形成してもよい。
　また、上記では、説明を簡便にするため、一つの薄膜トランジスタ装置の製造方法について説明したが、それに限らない。一つの薄膜トランジスタ装置ではなく、複数の薄膜トランジスタ装置をアレイ状に製造するとしてもよい。その場合には、図２Ｄに示す工程において、アレイ状に形成された複数の結晶シリコン薄膜１０４うちの一つの結晶シリコン薄膜１０４を代表して検査すればよい。そして、検査後、上記条件をクリアした結晶シリコン薄膜１０４を含むアレイのみを選別するとすればよい。それにより、複数の薄膜トランジスタ装置を、ばらつきの少ない高移動度の特性を有する結晶シリコン薄膜で構成することができるので、この薄膜トランジスタ装置を大画面に用いられる有機ＥＬパネル等に用いることができるという効果を奏する。
　続いて、図２Ｄにおいて、移動度のばらつきが少ない高移動度の特性を有する結晶シリコン薄膜１０４のみを選別する方法について説明する。
　図３は、本実施の形態における結晶シリコン薄膜の膜質評価に用いるラマン分光装置２００の概略図である。例えば結晶シリコン薄膜１０４における固有のフォノンモードに対応するラマン半値幅などの結晶シリコン薄膜１０４の評価（検査）は、例えば図３に示すラマン分光装置を用いて行われる。以下、図３に示すラマン分光装置２００について説明する。
　図３に示すラマン分光装置２００は、光源２０１と、アッテネーター２０２と、フィルター２０３と、ミラー２０４と、ビームスプリッター２０５と、対物レンズ２０６と、ステージ２０８と、スリット２０９と、分光器２１０と、検出器２１１とを備え、試料２０７に対してラマン分光測定を行う。ここで、試料２０７は、上述の製造方法にてゲート電極上に結晶シリコン薄膜が形成されたものまたはそれに相当するものである。
　光源２０１には、波長４７０ｎｍ以上７００ｎｍ以下程度レーザ光が用いられる。例えば、光源２０１は、波長５１４．５ｎｍのアルゴンイオンレーザ、波長５３２ｎｍのＹＡＧレーザなどが用いられる。
　アッテネーター２０２は、光源２０１から出射されたレーザ光を、試料２０７に影響が生じない程度に減光する。
　フィルター２０３は、アッテネーター２０２で減光された光を、所望の波長以外の光を徐光して通過させる。
　なお、本実施の形態では、レーザパワーは、光源２０１及びアッテネーター２０２に構成される各対物レンズの倍率によって、試料２０７のスペクトルの変化がないように調整している。例えば、各対物レンズの倍率を５０倍とする場合、試料２０７上におけるレーザパワーを１ｍＷ～２０ｍＷに調整する。
　ミラー２０４は、フィルター２０３を通過した光の進行方向を制御する。
　ビームスプリッター２０５は、ミラー２０４により進行方向が制御された光を、顕微鏡システムの対物レンズ２０６まで導く。また、ビームスプリッター２０５は、試料２０７の試料面で散乱した散乱光であって対物レンズ２０６で集光された散乱光を、スリット２０９を介して分光器２１０に導く。
　対物レンズ２０６は、ビームスプリッター２０５を介して導かれた光を集光し、ステージ２０８上の試料２０７に照射する。ここで、対物レンズ２０６は、その倍率を変化させることで、試料２０７面に照射されるレーザ光の照射スポット（空間分解能）を変化させることができる。例えば、この対物レンズ２０６の倍率を１００倍とした場合、試料２０７の試料面でのレーザ光の照射スポット径を、約０．６μｍとする。
　また、対物レンズ２０６は、試料２０７の試料面で散乱した散乱光を集光して、ビームスプリッター２０５に導く。
　スリット２０９は、その幅（スリット幅）により通過する光のスペクトル分解能を向上させる。ここで、スリット幅は、狭い場合にはスペクトル分解能を向上させるものの、散乱光の強度が減少する。このため、分解能とＳ／Ｎの兼ね合いで、装置毎に適切に設定する必要がある。本実施の形態では、例えば、２０μｍ以上２００μｍ以下程度に設定される。
　分光器２１０は、光を波長の違いに従って分解し、スペクトル（分散された光）を得るための装置である。分光器２１０は、スリット２０９を介して導かれた光を分散する。分光器２１０は、一般的に、シングルモノクロメーターが用いられる。分光器２１０に構成されるグレーティングの数を増加させると、分解能は向上するものの、スペクトルの取得領域が減少し、散乱光強度が減少する。そのため、測定対象によってグレーティングの数（溝数）を適切に選択する必要がある。本実施の形態では、例えば１８００Ｇ／ｍｍ以上３０００Ｇ／ｍｍ以下程度の溝数のものを用いる。
　検出器２１１は、分光器２１０で分散された光を、シグナルとして検出することで、ラマンスペクトルを得る。検出器２１１は、例えば光電子倍増管やＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）を用いて構成される。ここで、分光器２１０と検出器２１１との距離は、焦点距離と呼ばれる。焦点距離が長いと、スペクトルの波数分解能は向上するものの、散乱光強度が減衰する。そのため、本実施の形態では、焦点距離２５０ｍｍ以上５００ｍｍ以下程度としている。
　以上のように、ラマン分光装置２００は構成される。そして、このラマン分光装置２００を用いて得られたラマンスペクトルは、解析プログラムが組み込まれたコンピューターに導かれて解析される。
　次に、上記ラマン分光装置２００を用いて得られたラマンスペクトルを解析する方法について説明する。
　図４は、本実施の形態におけるラマンスペクトルの解析方法を説明するためのフローチャートである。図５は、本実施の形態における結晶シリコン膜のラマンスペクトルとその解析結果を示す図である。
　まず、ラマン分光装置２００を用いて、ラマンスペクトルを測定する（Ｓ２０１）。具体的には、結晶シリコン薄膜の固有のフォノンモードに対応するラマンバンドのピーク波形をラマン分光法により測定する。ここで、ラマン分光法は、ラマンシフトが物質に固有であることを利用する測定方法であり、試料にレーザ光を照射し、発生するラマン散乱光を測定することによって、非破壊・非接触測定で微視的な物性を知ることができる。測定条件としては、測定位置をゲート電極上の結晶シリコン薄膜とし、励起波長を５３２ｎｍとする。また、測定スポット径は１．３μｍΦであり、波数分解能は１．５ｃｍ－１である。
　結晶シリコン薄膜の固有のフォノンモードに対応するラマンバンドのピークは、５１６ｃｍ－１以上５１８ｃｍ－１以下の範囲に観測される。なお、結晶性シリコン膜は、４５０ｃｍ－１以上５５０ｃｍ－１以下の領域にシリコンの固有のフォノンに対応するラマンバンドのピークが観測され、微結晶シリコン膜の固有のフォノンに対応するラマンバンドのピークは５００ｃｍ－１以上５１０ｃｍ－１以下付近、ａ－Ｓｉ膜の固有のフォノンに対応するラマンバンドのピークは４８０ｃｍ－１付近に観測される。本実施の形態では、測定したスペクトル（ラマンスペクトル）のうち、結晶シリコン薄膜の固有のフォノンモードに対応するラマンバンドのピーク波形に対して解析を行った。
　次に、測定したラマンスペクトルのベースラインを補正する（Ｓ２０２）。具体的には、結晶シリコン薄膜の固有のフォノンモードに対応するラマンバンドのピーク波形を測定後、測定したピーク波形のベースラインを補正する。例えば、ラマンスペクトルを解析した領域に対して直線近似を行なう方法によりベースラインの補正を行う。ラマンスペクトルは、サンプル（ここでは試料２０７）や測定環境の影響を受けて、ベースラインが傾斜してしまうからである。なお、ベースラインが傾斜していない場合もあり、その場合には、ベースラインの補正を行う必要はない。
　次に、ガウス関数を用いて測定したラマンスペクトルのフィッティングを行う（Ｓ２０３）。
　具体的には、ガウス関数（ガウス分布）を用いてラマンピーク波形解析モデルを生成し、生成したラマンピーク波形解析モデルを高さ方向についてフィッティング（ラマンスペクトルの再現）を行い、強度（ピーク値）を抽出する。本実施の形態では、ガウス関数（ガウス分布）を用いて結晶シリコン薄膜のラマンバンドのラマンピーク波形解析モデルを生成する。そして、ベースラインを補正したラマンスペクトルのうち、結晶シリコン薄膜の成分すなわち５１６ｃｍ－１以上５１８ｃｍ－１以下に観察されるラマンバンドのピークに対してフィッティングを行い、強度（ピーク値）を抽出する。
　次に、抽出したピーク値を用いて、ローレンツ関数によりラマンスペクトルのフィッティングを行う（Ｓ２０４）。
　具体的には、ローレンツ関数を用いて、ラマンピーク波形解析モデルを生成する。生成したラマンピーク波形解析モデルを用いて、結晶シリコン薄膜のラマンバンドの幅方向についてフィッティングを行う。
　つまり、本実施の形態では、ベースラインを補正した結晶シリコン薄膜のラマンバンドに対して、まず、ガウス関数から生成したラマンピーク波形解析モデルを用いてピーク値をフィッティングした後に、ローレンツ関数から生成したラマンピーク波形解析モデルを用いて、さらに幅方向に対してフィッティングを行う。その解析結果を示したものが図５である。
　次に、Ｓ２０４でのラマンスペクトルのフィッティング結果から、パラメータを抽出し、出力する。具体的には、スペクトル解析すなわちＳ２０４でフィティングして得られたラマンピーク波形解析モデルから、パラメータとして各成分におけるピーク位置、半値幅（ラマン半値幅）、ピーク値（ピーク強度）または体積分率（結晶化率）などを抽出して、出力する（Ｓ２０５）。
　次に、例えば予めルックアップテーブルに保存されているパラメータとＳ２０５で出力されたパラメータとを比較し、結晶シリコン薄膜の結晶性を示す値を取得する（Ｓ２０６）。
　ここで、結晶シリコン薄膜の結晶性を示す値とは、例えば、結晶シリコン薄膜１０４のラマンバンドの半値幅（ラマン半値幅）である。また、結晶シリコン薄膜１０４のラマン半値幅と単結晶シリコンのラマン半値幅との比の値であってもよく、結晶シリコン薄膜１０４の半値幅と単結晶シリコン基板のラマン半値幅の差の値でもよい。また、例えば、結晶シリコン薄膜１０４のラマンバンドのピーク値と、多結晶シリコン薄膜のラマン半値幅との比（ピーク値／ラマン半値幅）の値であってもよい。
　以上のようにして、ラマン分光装置２００で得られたラマンスペクトルを解析して、結晶シリコン薄膜の結晶性を示す値を取得する。
　次に、本実施の形態に係る薄膜トランジスタ装置１００の結晶シリコン薄膜１０４における好ましい膜質条件（好ましい結晶性を示す値）について説明する。
　図６は、本実施の形態における製造方法によって形成された結晶シリコン薄膜の移動度と、その結晶シリコン薄膜のラマン半値幅との関係を示す図である。ここで、図６に示す各データ点は、上述の製造方法にてゲート電極上に結晶シリコン薄膜が形成された複数の試料２０７それぞれに対するものである。また、縦軸は、移動度（ｃｍ２／ＶＳ）を示しており、横軸は５１６ｃｍ－１以上５１８ｃｍ－１以下に観察されるラマンバンドの半値幅（ｃｍ－１）すなわちラマン半値幅を示している。また、図７は、図６の移動度の絶対値のばらつきを示すものである。つまり、図７は、本実施の形態における製造方法によって形成された結晶シリコン薄膜の移動度（図６）の絶対値のばらつきと、その結晶シリコン薄膜のラマン半値幅との関係を示す図である。ここで、縦軸は、結晶シリコン薄膜の移動度のばらつき（％）を示しており、横軸は、結晶シリコン薄膜のラマン半値幅（ｃｍ－１）を示している。
　図７に示すように、移動度のばらつきが少ない範囲は、ラマン半値幅は、５．２ｃｍ－１以上５．８ｃｍ－１以下を示す範囲Ｆ２であるのがわかる。
　それにより、図６において、移動度のばらつきが比較的少ない範囲は、移動度が２０ｃｍ２／ＶＳ以上５０ｃｍ２／ＶＳ以下を示す範囲Ｆ１であるのがわかる。つまり、ラマン半値幅が５．２ｃｍ－１以上５．８ｃｍ－１以下を示す範囲Ｆ１では、移動度は２０ｃｍ２／ＶＳ以上５０ｃｍ２／ＶＳ以下を示すことがわかる。
　ここから、好ましい膜質条件として結晶シリコン薄膜が、そのラマン半値幅として５．０ｃｍ－１以上６．０ｃｍ－１以下を満たす場合に結晶シリコン薄膜は移動度のばらつきが少ない高移動度の特性を有すると予測される。
　なお、図７から結晶シリコン薄膜のラマン半値幅は、５．０ｃｍ－１以上６．０ｃｍ－１未満であることがより望ましいことがわかる。このことからも、好ましい膜質条件として結晶シリコン薄膜のラマン半値幅が５．２ｃｍ－１以上５．８ｃｍ－１以下を満たす場合に、結晶シリコン薄膜は移動度のばらつきが少ない高移動度の特性を有することがわかる。
　これは、ラマン半値幅が５ｃｍ－１より小さい場合には、結晶シリコン薄膜の粒径が大きく（大粒径）なり、移動度のばらつきが大きくなると解することができる。一方、ラマン半値幅が６ｃｍ－１以上である場合には、結晶シリコン薄膜の粒径は小さいものの、Ｅｘｐｌｏｓｉｖｅの結晶状態（微結晶組織と部分的に溶融した組織の混晶）が混ざることで、移動度のばらつきが大きくなると解することができる。
　なお、従来は、エネルギー密度が低いレーザ光によって結晶化された微結晶やＥｘｐｌｏｓｉｖｅ結晶、又はエネルギー密度が高いレーザ光によって結晶化されたポリシリコン結晶をトランジスタに用いることが好ましいと考えられていた。その理由は次の通りである。すなわち、ラマン半値幅が５．０ｃｍ－１以上６．０ｃｍ－１未満である場合、結晶シリコンの結晶状態は溶融結晶状態であると考えられる。そして、溶融結晶化した結晶組織は、突起の形成や、グレインバウンダリーの界面準位などの影響により、移動度のばらつきが大きくなると考えられていたためである。
　しかし、結晶シリコン薄膜のラマン半値幅が５．２ｃｍ－１以上５．８ｃｍ－１未満を満たす場合には、突起の形成が抑制され、また結晶の配向性が弱くなることによりグレインバウンダリーにおけるエネルギー障壁が小さくなる。つまり、ラマン半値幅が５．２ｃｍ－１～５．８ｃｍ－１を満たす結晶シリコン薄膜をトランジスタに用いることで、移動度のばらつきを抑制することができる。なお、結晶組織の配向性については後述する。
　図８は、本実施の形態における製造方法によって形成された結晶シリコン薄膜のオン抵抗と、その結晶シリコン薄膜のラマン半値幅との関係を示す図である。ここで、縦軸は、結晶シリコン薄膜を用いて作製されたＴＦＴのオン抵抗（ｋΩ）を示しており、横軸は、結晶シリコン薄膜のラマン半値幅（ｃｍ－１）を示している。
　図８に示すように、オン抵抗のばらつきが少ない範囲は、ラマン半値幅が５．２ｃｍ－１以上５．８ｃｍ－１以下を示す範囲Ｆ３であるのがわかる。
　したがって、好ましい膜質条件として結晶シリコン薄膜のラマン半値幅が５．２ｃｍ－１以上５．８ｃｍ－１以下を満たす場合に、結晶シリコン薄膜はばらつきの少ないオン抵抗を有することがわかる。
　図９は、本実施の形態における製造方法によって形成された結晶シリコン薄膜のラマン半値幅と、結晶シリコン薄膜を形成する際のグリーンレーザ光のエネルギー密度との関係との関係を示す図である。ここで、縦軸は、結晶シリコン薄膜のラマン半値幅（ｃｍ－１）を示しており、横軸は、結晶シリコン薄膜を形成する際のグリーンレーザ光のエネルギー密度（ｍＪ／ｃｍ２）を示している。
　図９に示すように、ラマン半値幅が５．２ｃｍ－１以上５．８ｃｍ－１以下を示す範囲では、結晶シリコン薄膜を形成する際のグリーンレーザ光のエネルギー密度（ｍＪ／ｃｍ２）は、６．８ｍＪ／ｃｍ２以上９ｍＪ／ｃｍ２以下をとることができる。
　つまり、結晶シリコン薄膜のラマン半値幅が５．２ｃｍ－１以上～５．８ｃｍ－１以下を満たす結晶シリコン薄膜を作成するためのグリーンレーザ光のエネルギー密度（ｍＪ／ｃｍ２）には、プロセスマージンがあることがわかる。
　図１０は、本実施の形態における製造方法によって形成された結晶シリコン薄膜のラマン半値幅と、その結晶シリコン薄膜の結晶粒径との関係を示す図である。ここで、縦軸は、結晶シリコン薄膜のラマン半値幅（ｃｍ－１）を示しており、横軸は、結晶シリコン薄膜の結晶粒径（ｎｍ）を示している。図１１は、ラマン半値幅が５．２ｃｍ－１～５．８ｃｍ－１を示す結晶シリコン薄膜の結晶組織の走査型電子顕微鏡（ＳＥＭ）写真である。
　図１０に示すように、ラマン半値幅が５．２ｃｍ－１以上５．８ｃｍ－１以下を示す範囲では、結晶シリコン薄膜の結晶粒径は、３０ｎｍ以上３００ｎｍ以下となることがわかる。
　つまり、好ましい膜質条件として結晶シリコン薄膜のラマン半値幅が５．２ｃｍ－１以上５．８ｃｍ－１以下を満たす場合、結晶シリコン薄膜の粒径は、図１１に示すように３０ｎｍ以上３００ｎｍ以下で形成されている。
　図１２は、本実施の形態における製造方法によって形成された結晶シリコン薄膜の結晶配向性を示す図である。ここで、図１２に示す結晶配向性は、ＴＥＭと同じ原理に基づき，より広範な領域を容易に評価できるＥＢＳＰ（Ｅｌｅｃｔｒｏｎ　Ｂａｃｋ－Ｓｃａｔｔｅｒｅｄ　ｄｉｆｆｒａｃｔｉｏｎ　Ｐａｔｔｅｒｎ：背面反射電子線回折パターン）法を用いて取得されたものである。具体的には、まず、試料２０７の表面上で電子線を走査し、試料２０７の表面上の点に照射された電子線の非弾性散乱によってできたパターンを読み取ることで、２次元的な試料の方位マップすなわち結晶の方位を示す結晶配向性を得る。
　図１２に示すように、結晶シリコン薄膜の結晶は、支配的には、（１１１）方位ではなく（１００）方位で形成されている。
　したがって、好ましい膜質条件として結晶シリコン薄膜のラマン半値幅が５．２ｃｍ－１以上５．８ｃｍ－１以下を満たす場合、その結晶シリコン薄膜のシリコン結晶は、支配的に（１１１）方位ではなく（１００）方位で形成される。
　なお、結晶シリコン薄膜を、グリーンレーザ光ではなく、エキシマレーザ光で形成した場合には、結晶シリコン薄膜は、支配的に（１１１）方位で形成される。また、結晶シリコン薄膜を、ＣＶＤ等で堆積して形成した場合には、支配的に（１１０）方位で形成される。
　なお、図１０の結晶シリコン薄膜の特性は、パワー密度、スキャン速度などのレーザアニール条件を適切に調整することで得ることができる。図１０の結晶シリコン薄膜を形成するためのレーザアニール条件は、例えば、パワー密度：５０ｋＷ／ｃｍ２以上９０ｋＷ／ｃｍ２以下、スキャン速度：４００ｍｍ／ｓ以上６００ｍｍ／ｓ以下である。レーザアニール条件が最適条件から乖離すると、形成される結晶シリコン薄膜は図１０に示すようなラマン半値幅と結晶粒径の条件を満たさなくなるため、アニール条件の最適化が必要となる。
　なお、結晶シリコン薄膜の結晶配向性は、ＥＢＳＰ法を用いて測定した場合に配向強度が５以下の範囲にあり、配向性は（１００）方位で支配的に形成されるものの、比較的弱い配向性を示す。一方、強い結晶配向性を示す結晶の場合、ＥＢＳＰ法の測定結果は少なくとも１０以上を示す。結晶配向性を比較的低い範囲で保つことにより、粒界間の結晶の自由度が広がり、移動度のばらつきを低減することができる。
　以上のように、薄膜トランジスタ装置１００では、好ましい膜質条件として固有のフォノンモードに対応するラマン半値幅が、５．０ｃｍ－１以上６．０ｃｍ－１未満を満たしている結晶シリコン薄膜１０４をチャネル層として用いて構成される。さらに、好ましい膜質条件としてラマン半値幅が、５．０ｃｍ－１以上６．０ｃｍ－１未満を満たす結晶シリコン薄膜１０４では、その平均結晶粒径は、５０ｎｍ以上３００ｎｍ以下程度であり、その結晶は、（１１１）方位ではなく（１００）方位に対して支配的に配向している。
　なお、上記では、好ましい膜質条件すなわち移動度のばらつきが少ない高移動度の特性を有する結晶シリコン薄膜の結晶性を示す値を、結晶シリコン薄膜のラマン半値幅を用いて示したが、それに限らない。結晶シリコン薄膜のラマン半値幅の単結晶シリコン（ｃ－Ｓｉ）のラマン半値幅に対する比で示すとしてもよいし、結晶シリコン薄膜のラマン半値幅の単結晶シリコンのラマン半値幅の差の値で評価するとしてもよい。以下、その例について図１３及び図１４を用いて説明する。
　図１３は、本実施の形態における製造方法によって形成された結晶シリコン薄膜の移動度と、その結晶シリコン薄膜のラマン半値幅の単結晶シリコン（ｃ－Ｓｉ）のラマン半値幅に対する比との関係を示す図である。ここで、縦軸は、移動度（ｃｍ２／ＶＳ）を示しており、横軸は、結晶シリコン薄膜のラマン半値幅の単結晶シリコン（ｃ－Ｓｉ）のラマン半値幅に対する比を示している。また、単結晶シリコン（ｃ－Ｓｉ）のラマン半値値は、３．４ｃｍ－１であり、ラマンシフトが５２０ｃｍ－１付近のラマンバンドの半値値である。
　図１３において、範囲Ｆ４は、移動度が２０ｃｍ２／ＶＳ以上５０ｃｍ２／ＶＳ以下を示す範囲である。この範囲Ｆ４では、結晶シリコン薄膜のラマン半値幅の単結晶シリコン（ｃ－Ｓｉ）のラマン半値幅に対する比は、１．５以上１．８以下を示す。
　したがって、好ましい膜質条件として結晶シリコン薄膜のラマン半値幅の単結晶シリコン（ｃ－Ｓｉ）のラマン半値幅に対する比が、１．５以上１．８以下を満たす場合に、結晶シリコン薄膜は移動度のばらつきが少ない高移動度の特性を有する。
　図１４は、本実施の形態における製造方法によって形成された結晶シリコン薄膜の移動度と、その結晶シリコン薄膜のラマン半値幅及び単結晶シリコン（ｃ－Ｓｉ）のラマン半値幅の差との関係を示す図である。ここで、縦軸は、移動度（ｃｍ２／ＶＳ）を示しており、横軸は結晶シリコン薄膜のラマン半値幅から単結晶シリコン（ｃ－Ｓｉ）のラマン半値幅を引いた値（ｃｍ－１）を示している。ここで、単結晶シリコン（ｃ－Ｓｉ）ののラマン半値幅の値は、３．４ｃｍ－１である。
　図１４において、範囲Ｆ５は、移動度が２０ｃｍ２／ＶＳ以上５０ｃｍ２／ＶＳ以下を示す範囲である。この範囲Ｆ５では、結晶シリコン薄膜のラマン半値幅と単結晶シリコン（ｃ－Ｓｉ）のラマン半値幅との差は、１．８ｃｍ－１以上２．４ｃｍ－１以下を示す。
　したがって、好ましい膜質条件として結晶シリコン薄膜のラマン半値幅と単結晶シリコン（ｃ－Ｓｉ）のラマン半値幅との差が、１．８ｃｍ－１以上２．４ｃｍ－１以下を満たす場合に、結晶シリコン薄膜は移動度のばらつきが少ない高移動度の特性を有する。
　また、上記では、好ましい膜質条件すなわち移動度のばらつきが少ない高移動度の特性を有する結晶シリコン薄膜の結晶性を示す値を、結晶シリコン薄膜のラマン半値幅を用いて算出した値を用いて示したが、それに限らない。以下、例示として、結晶シリコン薄膜のラマンバンドのピーク位置またはピーク値（ピーク強度）を用いる場合について説明する。
　まず、図１５を用いて、５１６ｃｍ－１以上５１８ｃｍ－１以下にラマンバンドのピークが観察される結晶シリコン薄膜の移動度について示す。
　図１５は、本実施の形態における製造方法によって形成された結晶シリコン薄膜の移動度と、その結晶シリコン薄膜のピーク位置との関係を示す図である。ここで、縦軸は、ピーク位置（ｃｍ－１）を示しており、横軸は結晶シリコン薄膜の移動度（ｃｍ２／ＶＳ）を示している。
　図１５に示すように、５１６ｃｍ－１以上５１８ｃｍ－１以下にラマンバンドのピークが観察される結晶シリコン薄膜では、１５０ｃｍ２／ＶＳ以下の高移動度を有することがわかる。
　次に、結晶シリコン薄膜のラマンバンドのピーク位置またはピーク値（ピーク強度）を用いた結晶シリコン薄膜１０４における好ましい膜質条件を説明する。
　図１６は、本実施の形態における製造方法によって形成された結晶シリコン薄膜の移動度と、その結晶シリコン薄膜の規格化されたピーク強度との関係を示す図である。ここで、縦軸は、多結晶シリコン薄膜の移動度（ｃｍ２／ＶＳ）を示しており、横軸は、移動度４０ｃｍ２／ＶＳにおける結晶シリコン薄膜のピーク強度で規格化されたピーク強度を示している。
　図１６に示すように、移動度が２０ｃｍ２／ＶＳ以上５０ｃｍ２／ＶＳ以下を示す範囲では、結晶シリコン薄膜の規格化されたピーク強度は、０．５以上１．２以下を示しているのがわかる。
　したがって、好ましい膜質条件として結晶シリコン薄膜の規格化されたピーク強度が、０．５以上１．２以下を満たす場合に、結晶シリコン薄膜は移動度のばらつきが少ない高移動度の特性を有するのがわかる。
　図１７は、本実施の形態における製造方法によって形成された結晶シリコン薄膜の移動度と、その結晶シリコン薄膜の規格化されたピーク強度のラマン半値幅に対する比との関係を示す図である。ここで、縦軸は、結晶シリコン薄膜の移動度（ｃｍ２／ＶＳ）を示しており、横軸は、移動度４０ｃｍ２／ＶＳにおける結晶シリコン薄膜のピーク強度で規格化されたラマン半値幅を示している。
　図１７に示すように、移動度が２０ｃｍ２／ＶＳ以上５０ｃｍ２／ＶＳ以下を示す範囲では、結晶シリコン薄膜の規格化されたラマン半値幅は、０．１～０．２を示す。
　したがって、好ましい膜質条件として結晶シリコン薄膜の規格化されたピーク強度のラマン半値幅に対する比が０．１～０．２を満たす場合に、結晶シリコン薄膜は移動度のばらつきが少ない高移動度の特性を有する。
　以上のように、本実施の形態によれば、好ましい膜質条件満たす結晶シリコン薄膜１０４をチャネル層として用いて薄膜トランジスタ装置を構成する。それにより、移動度のばらつきが少ない高移動度の特性を有する結晶シリコン薄膜をチャネル層に用いる薄膜トランジスタ装置を実現することができる。
　なお、本実施の形態の薄膜トランジスタ装置では、チャネル保護層が、非結晶質シリコン薄膜上にされているとして説明したがそれに限られない。結晶質シリコン薄膜上に形成され、チャネル保護層上に非晶質シリコン薄膜が形成されるとしてもよい。以下、それを変形例として説明する。
　（変形例）
　図１８は、本実施の形態の変形例に係る薄膜トランジスタ装置の構成を模式的に示す断面図である。なお、図１と同様の要素には同一の符号を付しており、詳細な説明は省略する。
　図１８に示す薄膜トランジスタ装置１５０は、実施の形態に係る薄膜トランジスタ装置１００に対して、非晶質シリコン薄膜１５５と絶縁層１５７との構成が異なる。
　絶縁層１５７は、例えばチャネル保護層の一例であり、チャネル層（結晶シリコン薄膜１０４）を保護する。絶縁層１５７は、一対の非晶質シリコン薄膜１５５とコンタクト層１５６を形成するときのエッチング処理時において、非晶質シリコン薄膜１５５がエッチングされてしまうことを防止するためのチャネルエッチングストッパ（ＣＥＳ）層として機能する。絶縁層１５７は、チャネル領域を含む結晶シリコン薄膜１０４の上に形成される。なお、絶縁層１５７の材料等は、絶縁層１０７と同様であるため、説明を省略する。
　一対の非晶質シリコン薄膜１５５は、例えば半導体膜の一例であり、チャネル領域を含む結晶シリコン薄膜１０４と絶縁層１５７との上方に形成される。一対の非晶質シリコン薄膜１５５は、絶縁層１５７上において所定の間隔をあけて対向配置されている。一対の非晶質シリコン薄膜１５５のそれぞれは、絶縁層１５７の上面から結晶シリコン薄膜１０４までを跨るようにして形成されている。本変形例において、一対の非晶質シリコン薄膜１５５のうちの一方は、絶縁層１５７の一方の端部及び結晶シリコン薄膜１０４に跨るようにして形成されており、絶縁層１５７の一方の端部における上部と側面、及び、絶縁層１５７の一方の側面側領域における結晶シリコン薄膜１０４の上面を覆うように形成される。また、一対の非晶質シリコン薄膜１５５のうちの他方は、絶縁層１５７の他方の端部及び結晶シリコン薄膜１０４に跨るようにして形成されており、絶縁層１５７の他方の端部における上部と側面、及び、絶縁層１５７の他方の側面側領域における結晶シリコン薄膜１０４の上面を覆うように形成される。なお、一対の非晶質シリコン薄膜１５５の材料等は、非晶質シリコン薄膜１０５と同様であるため、説明を省略する。
　一対のコンタクト層１５６は、絶縁層１５７上において所定の間隔をあけて対向配置されている。一対のコンタクト層１５６のそれぞれは、非晶質シリコン薄膜１５５上に形成されている。なお、一対のコンタクト層１５６の材料等は、コンタクト層１０６と同様であるため、説明を省略する。
　以上のように、薄膜トランジスタ装置１５０は構成される。
　次に、以上のように構成される薄膜トランジスタ装置１５０の製造方法について説明する。図１９Ａ～図１９Ｋは、本実施の形態の変形例に係る薄膜トランジスタ装置の製造方法における各工程の構成を模式的に示した断面図である。
　図１９Ａ～図１９Ｄは、図２Ａ～図２Ｄと同じ工程であるため、説明を省略する。
　次に、図１９Ｅに示すように、結晶シリコン薄膜１０４上に、絶縁層１５７を形成するための絶縁層形成用膜１５７ａを形成する。絶縁層形成用膜１５７ａは、無機材料を用いて形成される。ここでは、例えば、絶縁層形成用膜１５７ａが酸化シリコン等の無機材料によって形成されるとする。
　次に、絶縁層形成用膜１５７ａの上に、所定形状の絶縁層１５７を規定するフォトマスクとして、所定幅のレジストを形成する。その後、レジストをマスクとしてドライエッチングを施すことによって、絶縁層形成用膜１５７ａをパターニングして所定形状の絶縁層１５７を形成する。次いで、絶縁層１５７上に形成されているレジストを除去する。これにより、図１９Ｆに示すように、絶縁層１５７の上面を露出させる。
　次に、図１９Ｇに示すように、絶縁層１５７及び結晶シリコン薄膜１０４上に、非晶質シリコン薄膜１５５を形成する。具体的には、絶縁層１５７を形成した後に、プラズマＣＶＤ等を用いて、所定の成膜条件（形成条件）によってアモルファスシリコン膜からなる非晶質シリコン薄膜１５５を成膜する。
　次に、図１９Ｈに示すように、非晶質シリコン薄膜１５５上に、コンタクト層１５６となるコンタクト層用膜１５６ａを形成する。具体的には、非晶質シリコン薄膜１５５上に、例えばプラズマＣＶＤによって、リン等の５価元素の不純物をドープしたアモルファスシリコンからなるコンタクト層用膜１５６ａを成膜する。
　なお、コンタクト層用膜１５６ａは低濃度の電界緩和層と高濃度のコンタクト層との２層から構成されてもよい。低濃度の電界緩和層は１×１０１７［ａｔｍ／ｃｍ３］程度のリンをドーピングすることによって形成することができる。上記２層はＣＶＤ装置において連続的に形成することができる。
　次に、図１９Ｉに示すように、コンタクト層用膜１５６ａを覆うようにして、ソース電極１０８Ｓ及びドレイン電極１０８Ｄとなるソースドレイン金属膜１０８を形成する。例えば、スパッタによって、ＭｏＷ／Ａｌ／ＭｏＷの三層構造のソースドレイン金属膜１０８を成膜する。
　その後、図示しないが、所定形状のソース電極１０８Ｓ及びドレイン電極１０８Ｄを形成するために、ソースドレイン金属膜１０８上にレジスト材料を塗布し、露光及び現像を行って、所定形状にパターニングされたレジストを形成する。
　次に、図１９Ｊに示すように、レジストをマスクとしてウェットエッチングを施してソースドレイン金属膜１０８をパターニングすることにより、所定形状のソース電極１０８Ｓ及びドレイン電極１０８Ｄを形成する。なお、このとき、コンタクト層用膜１０６ａがエッチングストッパとして機能する。その後、ソース電極１０８Ｓ及びドレイン電極１０８Ｄ上のレジストを除去する。続いて、ソース電極１０８Ｓ及びドレイン電極１０８Ｄをマスクとしてドライエッチングを施すことにより、コンタクト層用膜１５６ａと非晶質シリコン薄膜１５５をパターニングして所定形状の一対のコンタクト層１５６と非晶質シリコン薄膜１５５を形成する。なお、ドライエッチングの条件としては、塩素系ガスを用いることができる。
　このようにして、本実施の形態に係る薄膜トランジスタ装置１５０を製造することができる。
　なお、その後、図１９Ｋに示すように、ソース電極１０８Ｓ及びドレイン電極１０８Ｄの上から全体を覆うようにして、ＳｉＮ等の無機材料からなるパッシベーション膜１０９を形成してもよい。
　以上のようにして、好ましい膜質条件満たす結晶シリコン薄膜１０４をチャネル層として用いて薄膜トランジスタ装置を構成する。それにより、移動度のばらつきが少ない高移動度の特性を有する結晶シリコン薄膜をチャネル層に用いる薄膜トランジスタ装置を実現することができる。
　なお、本実施の形態の薄膜トランジスタ装置は、有機ＥＬ素子を用いた有機ＥＬ表示装置だけでなく、液晶表示装置等、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。また、このように構成される表示装置については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話などのあらゆる表示パネルを有する電子機器に適用することができる。
　以上、本発明に係る薄膜トランジスタ装置及びその製造方法について、実施の形態及び変形例に基づいて説明したが、本発明に係る薄膜トランジスタ装置及びその製造方法は、上記の実施の形態及び変形例に限定されるものではない。
　例えば、上記の実施の形態では、絶縁層（チャネル保護膜）を用いたチャネル保護型の薄膜トランジスタ装置について説明したが、それに限定されない。絶縁層（チャネル保護膜）を用いないチャネルエッチング型の薄膜トランジスタ装置にも適用することができる。
　その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
　（実施の形態２）
　実施の形態２において、多結晶シリコン基板、その製造方法、及び多結晶シリコン基板を用いた電子デバイスについて説明する。
　なお、実施の形態１で説明したシリコン基板の膜質評価方法、結晶シリコン薄膜の特性は全て本実施の形態に含まれるものとし、以下、実施の形態１で述べていない部分について説明する。また、本実施の形態では、実施の形態１の結晶シリコン薄膜１０４を多結晶シリコン薄膜であるとして説明する。
　図２０は、本実施の形態に係る多結晶シリコン薄膜形成装置２０００の構成を示す図である。
　本実施の形態に係る多結晶シリコン薄膜形成装置２０００は、所定の光強度分布を有するレーザ光ＬＢを成形して、非晶質シリコンからなる非晶質シリコン薄膜を多結晶シリコン薄膜に結晶化するための装置である。
　図２０において、レーザ光ＬＢ及び試料２０７０（非晶質シリコン薄膜が形成された基板１０１）の少なくともいずれか一方を移動させることで、非晶質シリコン薄膜に対してレーザ光ＬＢを相対走査させる。本実施の形態では、レーザ光ＬＢを固定し、試料２０７０（非晶質シリコン薄膜が形成された基板１０１）を走査した。また、本実施の形態で用いるレーザは、連続発振型のレーザ（ＣＷレーザ）であることが望ましい。ＣＷレーザは、連続的にレーザ光が発振されるため、パルスレーザよりも高速化が可能である。また、ＣＷレーザは、パルスレーザよりも走査速度が１桁以上速いため、スループットを容易に向上させることができる。
　図２０に示すように、多結晶シリコン薄膜形成装置２０００は、ＣＷレーザ光を用いた非晶質シリコン薄膜の結晶化装置であって、試料保持部２１００と、レーザ光発振部２２００と、光学系部２３００と、走査制御部２４１０及びレーザ光強度分布調整部２４２０を含む制御部２４００とを備える。
　試料保持部２１００は、結晶化対象である非晶質シリコン薄膜が形成された試料２０７０を保持するステージである。レーザ光ＬＢの照射面である試料２０７０の表面２０７０Ｓには、非晶質シリコン薄膜として、例えばアモルファスシリコン膜（非晶質シリコン膜）が形成されている。なお、本実施の形態では、試料２０７０として、基板１０１上にゲート絶縁膜１０３が形成されており、そのゲート絶縁膜１０３の表面に非晶質シリコン薄膜が形成されている。
　レーザ光発振部２２００は、非晶質シリコン薄膜を結晶化させるためのレーザ光ＬＢを発振するレーザ光源である。本実施の形態におけるレーザ光発振部２２００には、半導体レーザ装置が設けられている。半導体レーザ装置としては、例えば、４９５ｎｍ以上５９０ｎｍ以下の波長帯域であるグリーンレーザ光を、例えば１０μｓｅｃ以上１００μｓｅｃ以下のマイクロセカンドオーダーで連続発振するものを用いることができる。
　光学系部２３００は、複数のビーム成形レンズからなり、レーザ光発振部２２００から発振させたレーザ光ＬＢを、所定の強度分布にビーム成形するともに非晶質シリコン薄膜（試料２０７０の表面２０７０Ｓ）の所定の領域に照射させるように構成されている。本実施の形態において、光学系部２３００は、ホモジナイザー２３１０、コンデンサレンズ２３２０及びＤＯＥ（Ｄｉｆｆｒａｃｔｉｖｅ　Ｏｐｔｉｃａｌ　Ｅｌｅｍｅｎｔ：回折光学素子）レンズ２３３０によって構成されている。なお、ビーム成形レンズとしては、長軸方向のビームプロファイルを成形するレンズと、短軸方向のビームプロファイルを成形するレンズとを別々に設けても構わない。
　制御部２４００において、走査制御部２４１０は、非晶質シリコン薄膜に照射するレーザ光ＬＢが当該非晶質シリコン薄膜に対して相対的にビームスキャンされるように、試料保持部２１００又は光学系部２３００を制御する。本実施の形態における走査制御部２４１０は、試料保持部２１００を所定の位置に移動するように制御して、試料２０７０を移動させる。
　また、レーザ光強度分布調整部２４２０は、所定の強度分布となるようにレーザ光ＬＢを成形する。本実施の形態におけるレーザ光強度分布調整部２４２０は、光学系部２３００を構成するレンズを調整することによりレーザ光発振部２２００から発振されたレーザ光ＬＢを成形し、所定の光強度分布を有するレーザ光ＬＢとなるようにビーム成形する。
　なお、多結晶シリコン薄膜形成装置２０００は、その他に、ミラーや集光レンズ等の光学部品を備えていてもよいし、レーザ光のビームプロファイルを測定するためのビームビームプロファイラーを備えていてもよい。ビームプロファイラーによってビームプロファイルを測定することにより、この測定結果に基づいて、非晶質シリコン薄膜に照射するレーザ光が所望の光強度分布となるように、レーザ光強度分布調整部２４２０によって光学系部２３００のレンズの位置等を調整することができる。
　次に、本実施の形態に係る薄膜トランジスタ装置１００の結晶シリコン薄膜１０４における好ましい膜質条件（好ましい結晶性を示す値）について説明する。
　なお、図６は、実施の形態１と同様に、本実施の形態における製造方法によって形成された多結晶シリコン薄膜の移動度と、その多結晶シリコン薄膜のラマン半値幅との関係を示す図でもある。ここで、図６に示す各データ点は、上述の製造方法にてゲート電極上に多結晶シリコン薄膜が形成された複数の試料２０７０それぞれに対するものである。また、縦軸は、移動度（ｃｍ２／ＶＳ）を示しており、横軸は５１６ｃｍ－１以上５１８ｃｍ－１以下の範囲に観察されるラマンバンドの半値幅（ｃｍ－１）すなわちラマン半値幅を示している。また、図７は、図６の移動度の絶対値のばらつきを示すものである。つまり、図７は、本実施の形態における製造方法によって形成された多結晶シリコン薄膜の移動度（図６）の絶対値のばらつきと、その多結晶シリコン薄膜のラマン半値幅との関係を示す図である。ここで、縦軸は、多結晶シリコン薄膜の移動度のばらつき（％）（３σ/平均値×１００）を示しており、横軸は、多結晶シリコン薄膜のラマン半値幅（ｃｍ－１）を示している。
　図７に示すように、移動度のばらつきが少ない範囲は、ラマン半値幅は、５．２ｃｍ－１以上５．８ｃｍ－１以下を示す範囲Ｆ２であるのがわかる。
　また、図６において、移動度のばらつきが比較的少ない範囲は、移動度が２０ｃｍ２／ＶＳ以上５０ｃｍ２／ＶＳ以上を示す範囲Ｆ１であるのがわかる。つまり、ラマン半値幅が５．２ｃｍ－１以上５．８ｃｍ－１以下を示す範囲Ｆ１では、移動度は２０ｃｍ２／ＶＳ以上５０ｃｍ２／ＶＳ以下を示すことがわかる。
　したがって、好ましい膜質条件として多結晶シリコン薄膜が、そのラマン半値幅として５．０ｃｍ－１以上６．０ｃｍ－１以下である場合にも、多結晶シリコン薄膜は移動度のばらつきもなく高移動度の特性を有すると推測される。なお、図７から、ラマン半値幅が５．０ｃｍ－１以上６．０ｃｍ－１未満であることがより好ましい。
　このことから、好ましい膜質条件として多結晶シリコン薄膜のラマン半値幅が５．２ｃｍ－１以上５．８ｃｍ－１以下を満たす場合に、多結晶シリコン薄膜は移動度のばらつきの少ない高移動度の特性を有することがわかる。
　これは、ラマン半値幅が５ｃｍ－１より小さい場合には、多結晶シリコン薄膜の粒径が大きく（大粒径）なり、移動度のばらつきが大きくなると解することができる。一方、ラマン半値幅が６ｃｍ－１より以下である場合には、多結晶シリコン薄膜の粒径は小さいものの、Ｅｘｐｌｏｓｉｖｅの結晶状態（微結晶組織と部分的に溶融した組織の混晶）が混ざることで、移動度のばらつきが大きくなると解することができる。
　また、図９は、本実施の形態における製造方法によって形成された多結晶シリコン薄膜のラマン半値幅と、多結晶シリコン薄膜を形成する際のグリーンレーザ光のエネルギー密度との関係との関係を示す図でもある。ここで、縦軸は、多結晶シリコン薄膜のラマン半値幅（ｃｍ－１）を示しており、横軸は、多結晶シリコン薄膜を形成する際のグリーンレーザ光のエネルギー密度（ｍＪ／ｃｍ２）を示している。
　図９に示すように、ラマン半値幅が５．２ｃｍ－１以上５．８ｃｍ－１以下を示す範囲では、多結晶シリコン薄膜を形成する際のグリーンレーザ光のエネルギー密度（ｍＪ／ｃｍ２）は、６．８ｍＪ／ｃｍ２以上９ｍＪ／ｃｍ２以下をとることができる。
　つまり、多結晶シリコン薄膜のラマン半値幅が５．２ｃｍ－１以上５．８ｃｍ－１以下を満たす多結晶シリコン薄膜を作成するためのグリーンレーザ光のエネルギー密度（ｍＪ／ｃｍ２）には、プロセスマージンがあることがわかる。
　また、図１０は、本実施の形態における製造方法によって形成された多結晶シリコン薄膜のラマン半値幅と、その多結晶シリコン薄膜の結晶粒径との関係を示す図でもある。ここで、縦軸は、多結晶シリコン薄膜のラマン半値幅（ｃｍ－１）を示しており、横軸は、多結晶シリコン薄膜の結晶粒径（ｎｍ）を示している。図１１は、ラマン半値幅が５．２ｃｍ－１以上５．８ｃｍ－１以下を示す多結晶シリコン薄膜の結晶組織の走査型電子顕微鏡（ＳＥＭ）写真でもある。
　図１０に示すように、ラマン半値幅が５．２ｃｍ－１以上５．８ｃｍ－１以下を示す範囲では、多結晶シリコン薄膜の結晶粒径は、３０ｎｍ以上３００ｎｍ以下となることがわかる。
　つまり、好ましい膜質条件として多結晶シリコン薄膜のラマン半値幅が５．２ｃｍ－１以上５．８ｃｍ－１以下を満たす場合、多結晶シリコン薄膜の粒径は、図１１に示すように３０ｎｍ以上３００ｎｍ以下で形成されている。
　また、図１２は、本実施の形態における製造方法によって形成された多結晶シリコン薄膜のラマン半値幅比と、その多結晶シリコン薄膜の結晶粒径との関係を示す図でもある。ここで、縦軸は、多結晶シリコン薄膜のラマン半値比すなわち結晶シリコン薄膜１０４のラマン半値幅の単結晶シリコンのラマン半値幅に対する比を示している。横軸は、多結晶シリコン薄膜の結晶粒径（ｎｍ）を示している。
　図２１に示すように、ラマン半値比が１．４以上１．７以下を示す範囲Ｆ６において、多結晶シリコン薄膜の結晶粒径が３０ｎｍ以上３００ｎｍ以下となっていることがわかる。
　ここから、好ましい膜質条件として多結晶シリコン薄膜のラマン半値比が１．４以上１．７以下を満たす場合、多結晶シリコン薄膜の粒径は、図１１に示すように３０ｎｍ以上３００ｎｍ以下で形成されているのがわかる。
　図２２は、本実施の形態における製造方法によって形成された多結晶シリコン薄膜のラマン半値幅差と、その多結晶シリコン薄膜の結晶粒径との関係を示す図である。ここで、縦軸は、多結晶シリコン薄膜のラマン半値差（ｃｍ－１）すなわち結晶シリコン薄膜１０４のラマン半値幅と単結晶シリコン基板のラマン半値幅の差（ｃｍ－１）を示している。横軸は、多結晶シリコン薄膜の結晶粒径（ｎｍ）を示している。
　図２２に示すように、多結晶シリコン薄膜のラマン半値差が１．５ｃｍ－１以上２．３ｃｍ－１以下を満たす範囲Ｆ６において、多結晶シリコン薄膜の結晶粒径が３０ｎｍ以上３００ｎｍ以下となっていることがわかる。
　ここから、好ましい膜質条件として多結晶シリコン薄膜のラマン半値差が１．５ｃｍ－１以上２．３ｃｍ－１以下を満たす場合、多結晶シリコン薄膜の粒径は、図１１に示すように３０ｎｍ以上３００ｎｍ以下で形成されているのがわかる。
　図２３は、本実施の形態における製造方法によって形成された多結晶シリコン薄膜の規格化強度とラマン半値幅との比と、その多結晶シリコン薄膜の結晶粒径との関係を示す図である。ここで、縦軸は、多結晶シリコン薄膜の規格化強度とラマン半値幅との比すなわち結晶シリコン薄膜１０４のラマン半値幅に対する結晶シリコン薄膜１０４のラマンバンドの規格化ピーク強度の比を示している。規格化ピーク強度は、粒径１５０ｎｍの結晶シリコン薄膜１０４におけるラマンバンドのピーク値である。また、横軸は、多結晶シリコン薄膜の結晶粒径（ｎｍ）を示している。
　図２３に示すように、多結晶シリコン薄膜の規格化強度とラマン半値幅との比が０．０８以上０．２２以下を満たす範囲Ｆ７において、多結晶シリコン薄膜の結晶粒径が３０ｎｍ以上３００ｎｍ以下となっていることがわかる。
　ここから、好ましい膜質条件として多結晶シリコン薄膜の規格化強度とラマン半値幅との比が０．０８以上０．２２以下を満たす場合、多結晶シリコン薄膜の粒径は、図１１に示すように３０ｎｍ以上３００ｎｍ以下で形成されているのがわかる。
　次に、本実施の形態に係る薄膜トランジスタ装置１００の結晶シリコン薄膜１０４が好ましい膜質条件（好ましい結晶性を示す値）を満たす場合の結晶シリコン薄膜１０４の表面ラフネスについて説明する。
　図２４は、本実施の形態における製造方法によって形成された多結晶シリコン薄膜の表面凹凸像の原子間力顕微鏡（ＡＦＭ）写真の一例である。
　ここで、原子間力顕微鏡（Ａｔｏｍｉｃ　Ｆｏｒｃｅ　Ｍｉｃｒｏｓｃｏｐｅ（ＡＦＭ）；以後ＡＦＭという）は、鋭く尖った探針を先端に有する片持ち梁（以後、カンチレバーという）を力検出器として用いて、試料表面の微細な凹凸像を得る装置である。
　図２５は、本実施の形態における製造方法によって形成された多結晶シリコン薄膜のラマン半値幅差と、その多結晶シリコン薄膜の平均表面粗さ（Ｒａ）との関係を示す図である。ここで、縦軸は、多結晶シリコン薄膜の平均表面粗さＲａ（ｎｍ）を示している。横軸は、多結晶シリコン薄膜のラマン半値幅（ｃｍ－１）を示している。なお、多結晶シリコン薄膜の平均表面粗さＲａ（ｎｍ）は、図２４に示すような多結晶シリコン薄膜のＡＦＭ写真から算出している。
　図２５に示すように、多結晶シリコン薄膜が好ましい膜質条件すなわち多結晶シリコン薄膜のラマン半値幅が５．２ｃｍ－１以上５．８ｃｍ－１以下を満たす範囲Ｆ８において、多結晶シリコン薄膜の平均表面粗さＲａが３．２ｎｍ以上４ｎｍ以下となっていることがわかる。
　つまり、好ましい膜質条件として多結晶シリコン薄膜のラマン半値幅が５．２ｃｍ－１以上５．８ｃｍ－１以下を満たす場合、多結晶シリコン薄膜の結晶性のばらつきは少なく、表面ラフネスが低減されている。
　図２６は、本実施の形態における製造方法によって形成された多結晶シリコン薄膜のラマン半値幅差と、その多結晶シリコン薄膜の最大表面粗さ（Ｒｍａｘ）との関係を示す図である。ここで、縦軸は、多結晶シリコン薄膜の最大表面粗さＲｍａｘ（ｎｍ）を示している。横軸は、多結晶シリコン薄膜のラマン半値幅（ｃｍ－１）を示している。なお、多結晶シリコン薄膜の最大表面粗さＲｍａｘ（ｎｍ）は、図２４に示すような多結晶シリコン薄膜のＡＦＭ写真から算出している。
　図２６に示すように、多結晶シリコン薄膜が好ましい膜質条件すなわち多結晶シリコン薄膜のラマン半値幅が５．２ｃｍ－１以上５．８ｃｍ－１以下を満たす範囲Ｆ８において、多結晶シリコン薄膜の最大表面粗さＲｍａｘが５０ｎｍ以上６０ｎｍ以下と一定の範囲内となっていることがわかる。
　つまり、好ましい膜質条件として多結晶シリコン薄膜のラマン半値幅が５．２ｃｍ－１以上５．８ｃｍ－１以下を満たす場合、多結晶シリコン薄膜の結晶性のばらつきは少なく、表面ラフネスが低減されているのがわかる。
　なお、多結晶シリコン薄膜の配向方向は、実施の形態１の図１２で説明したのと同様であるため説明を省略する。
　以上のように、薄膜トランジスタ装置１００では、好ましい膜質条件として固有のフォノンモードに対応するラマン半値幅が、５．０ｃｍ－１以上６．０ｃｍ－１以下を満たしている結晶シリコン薄膜１０４をチャネル層として用いて構成される。さらに、好ましい膜質条件としてラマン半値幅が、５．０ｃｍ－１以上６．０ｃｍ－１未満を満たす結晶シリコン薄膜１０４では、その平均結晶粒径は、５０ｎｍ以上３００ｎｍ以下程度であり、その結晶は、（１１１）方位ではなく（１００）方位に対して支配的に配向している。また、その結晶シリコン薄膜１０４の最大表面粗さ（Ｒｍａｘ）は５０ｎｍ以上６０ｎｍ以下（または平均表面粗さ（Ｒａ）が３．２ｎｍ以上４ｎｍ以下）である。
　なお、上記では、好ましい膜質条件すなわち結晶性のばらつきが小さい多結晶シリコン薄膜という好ましい結晶性を示す値を、多結晶シリコン薄膜のラマン半値幅を用いて示したが、それに限らない。多結晶シリコン薄膜のラマン半値幅の単結晶シリコン（ｃ－Ｓｉ）のラマン半値幅に対する比で示すとしてもよい。
　ここで、図１３は、本実施の形態における製造方法によって形成された結晶シリコン薄膜の移動度と、その結晶シリコン薄膜のラマン半値幅の単結晶シリコン（ｃ－Ｓｉ）のラマン半値幅に対する比との関係を示す図でもある。図において、縦軸は、移動度（ｃｍ２／ＶＳ）を示しており、横軸は、結晶シリコン薄膜のラマン半値幅の単結晶シリコン（ｃ－Ｓｉ）のラマン半値幅に対する比を示している。また、単結晶シリコン（ｃ－Ｓｉ）のラマン半値値は、３．４ｃｍ－１であり、ラマンシフトが５２０ｃｍ－１付近のラマンバンドの半値値である。
　図１３において、範囲Ｆ４は、移動度が２０ｃｍ２／ＶＳ以上５０ｃｍ２／ＶＳ以下を示す範囲である。この範囲Ｆ４では、結晶シリコン薄膜のラマン半値幅の単結晶シリコン（ｃ－Ｓｉ）のラマン半値幅に対する比は、１．４以上１．７以下を示す。
　したがって、好ましい膜質条件として結晶シリコン薄膜のラマン半値幅の単結晶シリコン（ｃ－Ｓｉ）のラマン半値幅に対する比が、１．４以上１．７かを満たす場合に、結晶シリコン薄膜は結晶性のばらつきが小さい。
　以上のように、本実施の形態によれば、好ましい膜質条件満たす結晶シリコン薄膜１０４をチャネル層として用いて薄膜トランジスタ装置を構成する。それにより、結晶性のばらつきが小さい多結晶シリコン薄膜をチャネル層に用いる薄膜トランジスタ装置を実現することができる。
　なお、本実施の形態の薄膜トランジスタ装置では、チャネル保護層が、非結晶質シリコン薄膜上にされているとして説明したがそれに限られない。結晶質シリコン薄膜上に形成され、チャネル保護層上に非晶質シリコン薄膜が形成されるとしてもよい。
　（実施の形態３）
　上記では、結晶性のばらつきが小さい多結晶シリコン薄膜を有する電子デバイスの例として、ボトムゲート型薄膜トランジスタの例について説明したが、それに限らない。結晶性のばらつきが小さい多結晶シリコン薄膜を有する多結晶シリコン基板であってもよい。以下、それについて説明する。
　図２７は、実施の形態３に係る多結晶シリコン基板４００の構成を模式的に示す断面図である。なお、図１と同様の要素には同一の符号を付しており、詳細な説明は省略する。
　多結晶シリコン基板４００は、基板１０１と多結晶シリコン薄膜４０２とを備える。
　多結晶シリコン薄膜４０２は、例えば多結晶シリコン薄膜の一例であり、例えば、非結晶性の非晶質シリコン（アモルファスシリコン）を結晶化することによって形成することができる。
　ここで、多結晶シリコン薄膜４０２における結晶シリコンの平均結晶粒径は、５０ｎｍ以上３００ｎｍ以下程度である。多結晶シリコン薄膜４０２の膜厚は、例えば２０ｎｍ以上１００ｎｍ以下程度である。また、多結晶シリコン薄膜４０２が示す結晶性を次のように表すことができる。すなわち、多結晶シリコン薄膜４０２の固有のフォノンモードに対応するラマンバンド半値幅（以下ラマン半値幅とも表現）は、５．０ｃｍ－１以上６．０ｃｍ－１以下である。ここで、多結晶シリコン薄膜４０２の固有のフォノンモードとは、ＴＯ（Ｔｒａｎｓｖｅｒｓｅ　Ｏｐｔｉｃａｌ）フォノンモードである。
　なお、上述のように、５．０ｃｍ－１以上６．０ｃｍ－１以下という範囲は、５．０ｃｍ－１以上６．０ｃｍ－１未満であることがより好ましい。
　また、多結晶シリコン薄膜４０２が示す結晶性について別の表現を用いてもよい。例えば、多結晶シリコン薄膜４０２のラマン半値幅と単結晶シリコンのラマン半値幅との比は、１．４～１．７であるとしてもよい。または、多結晶シリコン薄膜４０２のラマン半値幅と単結晶シリコン基板のラマン半値幅の差は、１．５ｃｍ－１以上２．３ｃｍ－１以下であるとしてもよい。さらに、多結晶シリコン薄膜４０２のラマンバンド半値幅に対する前記多結晶シリコン薄膜のラマンバンドのピーク値の比（ピーク値／ラマン半値幅）は、０．０８以上０．２２以下であるとしてもよい。ここで、結晶シリコン薄膜１０４のラマンバンドのピーク位置は、５１６ｃｍ－１以上５１８ｃｍ－１以下であり、単結晶シリコン（ｃ－Ｓｉ）のラマン半値幅の値は、３．４ｃｍ－１である。
　また、多結晶シリコン薄膜４０２の結晶は、（１１１）方位ではなく（１００）方位に対して支配的に配向している。多結晶シリコン薄膜の最大表面粗さ（Ｒｍａｘ）は、５０ｎｍ以上６０ｎｍ以下であり、多結晶シリコン薄膜の平均表面粗さ（Ｒａ）は、３．２ｎｍ以上４ｎｍ以下であり、表面ラフネスが低減されている。
　以上のように、多結晶シリコン基板４００は構成される。
　つまり、多結晶シリコン薄膜４０２は、固有のフォノンモードに対応するラマンバンドの半値幅が、５．０ｃｍ－１以上６．０ｃｍ－１未満を満たし、かつ、平均結晶粒径が約５０ｎｍ以上３００ｎｍ以下を満たしている。それにより、多結晶シリコン基板４００は、多結晶シリコン薄膜の最大表面粗さ（Ｒｍａｘ）が５０ｎｍ以上６０ｎｍ以下（または多結晶シリコン薄膜の平均表面粗さ（Ｒａ）が３．２ｎｍ以上４ｎｍ以下）となり、結晶性のばらつきが小さい多結晶シリコン薄膜を有することができる。
　なお、多結晶シリコン基板４００は、後述する製造工程において、実施の形態１と同様に、少なくとも固有のフォノンモードに対応するラマンバンドの半値幅が、５．０ｃｍ－１以上６．０ｃｍ－１未満を満たす多結晶シリコン薄膜４０２が選別（選択）され、選別（選択）された多結晶シリコン薄膜４０２を用いて形成される。
　次に、本実施の形態に係る多結晶シリコン基板４００の製造方法について、図２８Ａ～図２８Ｄを用いて説明する。図２８Ａ～図２８Ｄは、本実施の形態に係る多結晶シリコン基板４００の製造方法における各工程を模式的に示す断面図である。
　まず、図２８Ａに示すように、基板１０１を準備する（基板準備工程）。基板１０１としては、例えばガラス基板を用いることができる。ここで、基板１０１の準備には、例えばガラス基板の表面に付着した付着物等を除去する洗浄工程、ガラス基板表面のアルカリ金属成分を除去するためのガラス基板表面エッチング工程、あるいはガラス基板に含まれているアルカリ金属成分が半導体膜などに無拡散することを防止するためにＳｉＮ膜などのアンダーコート層をガラス基板表面に形成する工程、などが一例として含まれていても構わない。
　次に、図２８Ｂに示すように、基板１０１の上方に、非晶質シリコン薄膜４０１を形成する（薄膜形成工程）。例えば、基板１０１の上方に、アモルファスシリコン膜からなる非結晶のシリコン薄膜１３を形成する。
　次に、図２８Ｃに示すように、レーザ光ＬＢが照射された領域の非晶質シリコン薄膜４０１を結晶化することにより、多結晶シリコンからなる多結晶シリコン薄膜４０２を形成する（結晶化工程）。
　具体的には、まず、非晶質シリコン薄膜４０１を結晶化させるために所定の波長の光線を準備し、非晶質シリコン薄膜４０１に対して所定の光を照射する準備を行う。
　次いで、図２０に示す結晶性半導体薄膜形成装置を用いて、非晶質シリコン薄膜４０１を結晶化させる。すなわち、所定の光強度分布を有するレーザ光ＬＢを非晶質シリコン薄膜４０１表面に照射することで、非晶質シリコン薄膜４０１を結晶化させる。より具体的には、非晶質シリコン薄膜４０１に対してレーザ光ＬＢを所定の速度で走査方向に相対走査させて、非晶質シリコン薄膜４０１にレーザ光ＬＢを照射する。レーザ光ＬＢが照射された非晶質シリコン薄膜４０１の領域は、レーザ光ＬＢによる熱エネルギーによってアニールされて結晶化し、多結晶シリコン薄膜４０２となる。
　その後、非晶質シリコン薄膜４０１へのレーザ光ＬＢの照射を所定の位置まで続けることにより、図２８Ｄに示すように、多結晶シリコン薄膜４０２を形成する。
　次に、形成した多結晶シリコン薄膜４０２に対して水素プラズマ処理を行うことにより、結晶シリコン薄膜１０４のシリコン原子に対して水素化処理を行う。水素プラズマ処理は、例えばＨ２、Ｈ２／アルゴン（Ａｒ）等の水素ガスを含むガスを原料として高周波（ＲＦ）電力により水素プラズマを発生させて、当該水素プラズマを結晶シリコン薄膜１０４に照射することにより行われる。この水素プラズマ処理によって、シリコン原子のダングリングボンド（欠陥）が水素終端され、結晶シリコン薄膜１０４の結晶欠陥密度が低減して結晶性が向上する。
　本実施の形態では、続いて、多結晶シリコン薄膜４０２の固有のフォノンモードに対応するラマンバンドの半値幅が５．０ｃｍ－１以上６．０ｃｍ－１以下を満たすかを検査する。そして、検査の際、上記条件をクリアした多結晶シリコン薄膜４０２のみを選別（選択）する。このようにして、結晶性のばらつきが小さい薄膜からなる多結晶シリコン薄膜４０２のみを選別することができる。なお、このように選別された多結晶シリコン薄膜４０２の平均結晶粒径は、５０ｎｍ以上３００ｎｍ以下程度であり、その最大表面粗さ（Ｒｍａｘ）が５０ｎｍ以上６０ｎｍ以下（または平均表面粗さ（Ｒａ）が３．２ｎｍ以上４ｎｍ以下）である。
　ここで、多結晶シリコン薄膜４０２の結晶組織について、図２９を用いて説明する。図２９は、本実施の形態における多結晶シリコン薄膜４０２の結晶組織の状態を模式的に示す上面図である。
　図２９に示すように、多結晶シリコン薄膜４０２は、結晶粒径が異なる複数の結晶粒（結晶粒子）によって構成されており、結晶粒の境界は結晶粒界を形成している。つまり、ラマン半値幅が５．２ｃｍ－１以上５．８ｃｍ－１以下を示す多結晶シリコン薄膜では、その結晶粒径は、３０ｎｍ以上３００ｎｍ以下で多結晶シリコンとして組織されている。
　このように、本実施の形態によれば、最大表面粗さ（Ｒｍａｘ）が５０ｎｍ以上６０ｎｍ以下（または多結晶シリコン薄膜の平均表面粗さ（Ｒａ）が３．２ｎｍ以上４ｎｍ以下）となるような、結晶性のばらつきが小さい多結晶シリコン薄膜を有する多結晶シリコン基板４００を実現することができる。
　なお、結晶性のばらつきが小さい多結晶シリコン薄膜４０２のみを選別する方法としては、ラマン半値幅を用いる方法に限られない。すなわち、多結晶シリコン薄膜４０２のラマン半値幅と単結晶シリコンのラマン半値幅との比が１．４以上１．７以下を満たすものを選別するとしてもよいし、多結晶シリコン薄膜４０２のラマン半値幅と単結晶シリコン基板のラマン半値幅の差が、１．５ｃｍ－１以上２．３ｃｍ－１以下を満たすものを選別するとしてもよい。また、多結晶シリコン薄膜４０２のラマンバンドのピーク値と、多結晶シリコン薄膜４０２のラマンバンド半値幅に対する多結晶シリコン薄膜４０２のラマンバンドのピーク値の比（ピーク値／ラマン半値幅）が、０．０８以上０．２２以下を満たすものを選別するとしてもよい。ここで、多結晶シリコン薄膜４０２のラマンバンドのピーク位置は、５１６ｃｍ－１以上５１８ｃｍ－１以下であり、単結晶シリコン（ｃ－Ｓｉ）のラマン半値幅の値は、３．４ｃｍ－１である。
　（実施の形態４）
　実施の形態２では、結晶性のばらつきが小さい多結晶シリコン薄膜を有する電子デバイスとして、ボトムゲート型薄膜トランジスタの例について説明したが、それに限らない。結晶性のばらつきが小さい多結晶シリコン薄膜を有する電子デバイスとして、トップゲート型薄膜トランジスタであってもよい。以下、それについて説明する。
　図３０は、実施の形態４に係る薄膜トランジスタ装置の構成を模式的に示す断面図である。
　図３０に示す薄膜トランジスタ５００は、ガラス基板からなる基板５０１と、シリコン酸化膜又はシリコン窒化膜等の絶縁膜からなるアンダーコート膜５０２と、多結晶シリコン薄膜５０４と、二酸化シリコン等の絶縁膜からなるゲート絶縁膜５０５と、モリブデンタングステン（ＭｏＷ）等のゲート電極５０６と、ＬＤＤ領域５０７と、ソース・ドレイン電極５０８と、二酸化シリコン等の絶縁膜からなるパッシベーション膜５０９と、ソース・ドレイン電極膜５１０とを備える。
　ＬＤＤ領域５０７は、多結晶シリコン薄膜５０４の両端部に位置し、多結晶シリコン薄膜５０４の両端部に不純物をライトドープすることにより形成される。
　ソース・ドレイン電極５０８は、ＬＤＤ領域５０７の両端部に位置し、ＬＤＤ領域５０７の両端部にさらに不純物をドープすることにより形成される。
　多結晶シリコン薄膜５０４は、例えば多結晶シリコン薄膜の一例であり、例えば、非結晶性の非晶質シリコン（アモルファスシリコン）を結晶化することによって形成することができる。
　ここで、多結晶シリコン薄膜５０４における結晶シリコンの平均結晶粒径は、５０ｎｍ以上３００ｎｍ以下程度である。多結晶シリコン薄膜５０４の膜厚は、例えば２０ｎｍ以上１００ｎｍ以下程度である。また、多結晶シリコン薄膜５０４が示す結晶性を次のように表すことができる。すなわち、多結晶シリコン薄膜５０４の固有のフォノンモードに対応するラマンバンド半値幅（以下ラマン半値幅とも表現）は、５．０ｃｍ－１以上６．０ｃｍ－１未満である。ここで、多結晶シリコン薄膜５０４の固有のフォノンモードとは、ＴＯ（Ｔｒａｎｓｖｅｒｓｅ　Ｏｐｔｉｃａｌ）フォノンモードである。
　また、多結晶シリコン薄膜５０４が示す結晶性について別の表現を用いてもよい。例えば、多結晶シリコン薄膜５０４のラマン半値幅と単結晶シリコンのラマン半値幅との比は、１．４～１．７であるとしてもよい。または、多結晶シリコン薄膜５０４のラマン半値幅と単結晶シリコン基板のラマン半値幅の差は、１．５ｃｍ－１以上２．３ｃｍ－１以下であるとしてもよい。さらに、多結晶シリコン薄膜５０４のラマンバンド半値幅に対する多結晶シリコン薄膜５０４のラマンバンドのピーク値の比（ピーク値／ラマン半値幅）は、０．０８以上０．２２以下であるとしてもよい。ここで、多結晶シリコン薄膜５０４のラマンバンドのピーク位置は、５１６ｃｍ－１以上５１８ｃｍ－１以下であり、単結晶シリコン（ｃ－Ｓｉ）のラマン半値幅の値は、３．４ｃｍ－１である。
　また、多結晶シリコン薄膜５０４の結晶は、（１１１）方位ではなく（１００）方位に対して支配的に配向している。多結晶シリコン薄膜５０４の最大表面粗さ（Ｒｍａｘ）は、５０ｎｍ以上６０ｎｍ以下であり、多結晶シリコン薄膜５０４の平均表面粗さ（Ｒａ）は、３．２ｎｍ以上４ｎｍ以下である。
　以上のように、薄膜トランジスタ５００は構成される。
　つまり、多結晶シリコン薄膜５０４は、固有のフォノンモードに対応するラマンバンドの半値幅が、５．０ｃｍ－１以上６．０ｃｍ－１未満を満たし、かつ、平均結晶粒径が約５０ｎｍ以上３００ｎｍ以下を満たしている。それにより、薄膜トランジスタ５００は、多結晶シリコン薄膜５０４の最大表面粗さ（Ｒｍａｘ）が５０ｎｍ以上６０ｎｍ以下（または多結晶シリコン薄膜５０４の平均表面粗さ（Ｒａ）が３．２ｎｍ以上４ｎｍ以下）となり、結晶性のばらつきが小さい多結晶シリコン薄膜を有することができる。
　なお、薄膜トランジスタ５００は、後述する製造工程において、実施の形態１および２と同様に、少なくとも固有のフォノンモードに対応するラマンバンドの半値幅が、５．０ｃｍ－１以上６．０ｃｍ－１未満を満たす多結晶シリコン薄膜５０４が選別され、選別された多結晶シリコン薄膜４０２を用いて形成される。
　次に、本実施の形態に係るトップゲート型の薄膜トランジスタの製造方法について、図３１Ａから図３１Ｈまでを用いて説明する。図３１Ａから図３１Ｈは、本実施の形態に係るトップゲート型の薄膜トランジスタ５００の製造方法における各工程を模式的に示す断面図である。
　図３１Ａに示すように、まず、基板５０１を準備する（基板準備工程）。基板５０１としては、例えば、ガラス基板を用いることができる。
　次に、図３１Ｂに示すように、基板５０１上に、シリコン酸化膜又はシリコン窒化膜等の絶縁膜からなるアンダーコート膜５０２を形成する。その後、同図に示すように、基板５０１の上方に、非晶質シリコン薄膜５０３を形成する（シリコン薄膜形成工程）。例えば、アンダーコート膜５０２の上に、非晶質シリコン薄膜５０３としてアモルファスシリコン膜をプラズマＣＶＤ等によって成膜する。
　次に、図３１Ｃに示すように、非晶質シリコン薄膜５０３に対してレーザ光を相対走査させつつ、レーザ光を非晶質シリコン薄膜５０３の所定領域に照射することにより、非晶質シリコン薄膜５０３を結晶化して多結晶シリコン薄膜５０４を形成する（シリコン薄膜結晶化工程）。この工程は、上述の薄膜形成基板の製造方法における結晶化工程と同様の方法、すなわち、図２Ｄに示すようにボトムゲート型の薄膜トランジスタ装置１００の製造方法におけるシリコン薄膜結晶化工程や、図２８Ｃに示すように多結晶シリコン基板４００の製造方法における結晶化工程と同様の方法によって行う。
　具体的には、まず、非晶質シリコン薄膜５０３を結晶化させるために所定の波長の光線を準備し、非晶質シリコン薄膜５０３に対して所定の光を照射する準備を行う。ここで、所定の光とは、例えばグリーンレーザ光である。
　次いで、図２０に示す結晶性半導体薄膜形成装置を用いて、非晶質シリコン薄膜５０３を結晶化させる。すなわち、所定の光強度分布を有するレーザ光ＬＢを非晶質シリコン薄膜５０３表面に照射することで、非晶質シリコン薄膜５０３を結晶化させる。
　次いで、多結晶シリコン薄膜５０４の固有のフォノンモードに対応するラマンバンドの半値幅が５．０ｃｍ－１以上６．０ｃｍ－１未満を満たすかを検査する。そして、検査の際、上記条件をクリアした多結晶シリコン薄膜５０４のみを選別する。このようにして、結晶性のばらつきが小さい薄膜からなる多結晶シリコン薄膜５０４のみを選別することができる。なお、このように選別された多結晶シリコン薄膜５０４の平均結晶粒径は、５０ｎｍ以上３００ｎｍ以下程度であり、その最大表面粗さ（Ｒｍａｘ）が５０ｎｍ以上６０ｎｍ以下（または平均表面粗さ（Ｒａ）が３．２ｎｍ以上４ｎｍ以下）である。
　次に、選別された多結晶シリコン薄膜５０４を有する基板５０１において、図３１Ｄに示すように、フォトリソグラフィ及びウェットエッチングを施す。それにより、レーザ未照射の未結晶化領域である非晶質シリコン薄膜５０３及びレーザ照射によって結晶化された多結晶シリコン薄膜５０４を選択的にパターニングする。具体的には、非晶質シリコン薄膜５０３を除去するとともに多結晶シリコン薄膜５０４を島状にパターン形成する。
　その後、同図に示すように、基板５０１の上方に、ゲート絶縁膜５０５を形成する（ゲート絶縁膜形成工程）。例えば、島状の多結晶シリコン薄膜５０４を覆うようにして、基板５０１の上方の全面に、二酸化シリコン等の絶縁膜からなるゲート絶縁膜５０５をプラズマＣＶＤ等によって成膜する。
　次に、図３１Ｅに示すように、基板５０１の上方に、ゲート電極５０６をパターン形成する（ゲート電極形成工程）。例えば、基板５０１の上方の全面にモリブデンタングステン（ＭｏＷ）等のゲート金属膜をスパッタによって成膜し、フォトリソグラフィ及びウェットエッチングを施すことによりゲート金属膜をパターニングして、多結晶シリコン薄膜５０４の上方にゲート絶縁膜５０５を介して所定形状のゲート電極５０６を形成する。
　次に、図３１Ｆに示すように、ゲート電極５０６をマスクとして多結晶シリコン薄膜５０４の両端部に不純物をライトドープすることにより、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域５０７を形成する。また、ＬＤＤ領域５０７の両端部に対してさらに不純物をドープすることにより、ＬＤＤ領域５０７の両端部に位置するソース・ドレイン電極５０８を形成する。
　次に、図３１Ｇに示すように、基板５０１の上方に、パッシベーション膜５０９を形成する。例えば、ゲート電極５０６及びゲート絶縁膜５０５を覆うようにして、基板５０１の上方の全面に、二酸化シリコン等の絶縁膜からなるパッシベーション膜５０９をプラズマＣＶＤ等によって成膜する。その後、同図に示すように、ソース・ドレイン電極５０８を露出させるようにパッシベーション膜５０９にコンタクトホールを形成する。
　次に、図３１Ｈに示すように、パッシベーション膜５０９のコンタクトホールを埋めるように、パッシベーション膜５０９上に一対のソース・ドレイン電極膜５１０を形成する。これにより、図３１Ｈに示すように、トップゲート型の薄膜トランジスタ５００を製造することができる。
　このように、本実施の形態によれば、最大表面粗さ（Ｒｍａｘ）が５０ｎｍ以上６０ｎｍ以下（または多結晶シリコン薄膜の平均表面粗さ（Ｒａ）が３．２ｎｍ以上４ｎｍ以下）となるような、結晶性のばらつきが小さい多結晶シリコン薄膜５０４を有する薄膜トランジスタ５００を実現することができる。
　なお、結晶性のばらつきが小さい多結晶シリコン薄膜５０４のみを選別する方法としては、ラマン半値幅を用いる方法に限られない。すなわち、多結晶シリコン薄膜５０４のラマン半値幅と単結晶シリコンのラマン半値幅との比が１．４～１．７を満たすものを選別するとしてもよいし、多結晶シリコン薄膜５０４のラマン半値幅と単結晶シリコン基板のラマン半値幅の差が、１．５ｃｍ－１～２．３ｃｍ－１を満たすものを選別するとしてもよい。また、多結晶シリコン薄膜５０４のラマンバンドのピーク値と、多結晶シリコン薄膜５０４のラマンバンド半値幅に対する多結晶シリコン薄膜のラマンバンドのピーク値の比（ピーク値／ラマン半値幅）が、０．０８以上０．２２以下を満たすものを選別するとしてもよい。ここで、多結晶シリコン薄膜５０４のラマンバンドのピーク位置は、５１６ｃｍ－１以上５１８ｃｍ－１以下であり、単結晶シリコン（ｃ－Ｓｉ）のラマン半値幅の値は、３．４ｃｍ－１である。
　（実施の形態５）
　実施の形態５では、電子デバイスのさらに別の例として、結晶性のばらつきが小さい多結晶シリコン薄膜を有する太陽電池について説明する。
　図３２は、実施の形態５に係る太陽電池の構成を模式的に示す断面図である。
　図３２に示すように、太陽電池６００は、金属電極６１１と、透明電極６１２と、光電変換ユニットであるｎ－結晶Ｓｉ層６１３、ｉ－結晶Ｓｉ層６１４及びｐ－結晶Ｓｉ層６１５と、透明電極６１６と、ガラス基板６１７とを備えている。
　金属電極６１１はＡｇにより形成され、透明電極６１２、６１６は、ＩＴＯにより形成されている。また、光電変換ユニットであるｎ－結晶Ｓｉ層６１３、ｉ－結晶Ｓｉ層６１４及びｐ－結晶Ｓｉ層６１５、は、例えば２０－１００ｎｍ、２－３μｍ、２０－１００ｎｍの厚さにそれぞれ形成されている。
　図３２に示す矢印のように太陽光がガラス基板６１７の上方から入射されると、光電変換ユニットであるｐ－結晶Ｓｉ層６１５、ｉ－結晶Ｓｉ層６１４、ｎ－結晶Ｓｉ層６１３、において、受けた光が光起電力効果により即時に電力に変換され、金属電極６１１及び透明電極６１６間の電圧として出力される。
　ここで、ガラス基板６１７が例えば基板の一例である。また、ｐ－結晶Ｓｉ層６１５は種結晶層であり、例えば多結晶シリコン薄膜の一例である。ｉ－結晶Ｓｉ層６１４は、ｐ－結晶Ｓｉ層６１５からエピタキシャル成長された層である。
　つまり、ｐ－結晶Ｓｉ層６１５は、例えば多結晶シリコン薄膜の一例であり、例えば、非結晶性の非晶質シリコン（アモルファスシリコン）を結晶化することによって形成することができる。
　ここで、ｐ－結晶Ｓｉ層６１５における結晶シリコンの平均結晶粒径は、５０ｎｍ以上３００ｎｍ以下程度である。ｐ－結晶Ｓｉ層６１５の膜厚は、例えば２０ｎｍ以上１００ｎｍ程以下度である。また、ｐ－結晶Ｓｉ層６１５が示す結晶性を次のように表すことができる。すなわち、ｐ－結晶Ｓｉ層６１５の固有のフォノンモードに対応するラマンバンド半値幅（以下ラマン半値幅とも表現）は、５．０ｃｍ－１以上６．０ｃｍ－１未満である。ここで、ｐ－結晶Ｓｉ層６１５の固有のフォノンモードとは、ＴＯ（Ｔｒａｎｓｖｅｒｓｅ　Ｏｐｔｉｃａｌ）フォノンモードである。
　また、ｐ－結晶Ｓｉ層６１５が示す結晶性について別の表現を用いてもよい。例えば、ｐ－結晶Ｓｉ層６１５のラマン半値幅と単結晶シリコンのラマン半値幅との比は、１．４以上１．７であるとしてもよい。または、ｐ－結晶Ｓｉ層６１５のラマン半値幅と単結晶シリコン基板のラマン半値幅の差は、１．５ｃｍ－１以上２．３ｃｍ－１以下であるとしてもよい。さらに、ｐ－結晶Ｓｉ層６１５のラマンバンド半値幅に対するｐ－結晶Ｓｉ層６１５のラマンバンドのピーク値の比（ピーク値／ラマン半値幅）は、０．０８以上０．２２以下であるとしてもよい。ここで、ｐ－結晶Ｓｉ層６１５のラマンバンドのピーク位置は、５１６ｃｍ－１以上５１８ｃｍ－１以下であり、単結晶シリコン（ｃ－Ｓｉ）のラマン半値幅の値は、３．４ｃｍ－１である。
　また、ｐ－結晶Ｓｉ層６１５の結晶は、（１１１）方位ではなく（１００）方位に対して支配的に配向している。ｐ－結晶Ｓｉ層６１５の最大表面粗さ（Ｒｍａｘ）は、５０ｎｍ以上６０ｎｍ以下であり、ｐ－結晶Ｓｉ層６１５の平均表面粗さ（Ｒａ）は、３．２ｎｍ以上４ｎｍ以下である。
　以上のように、ｐ－結晶Ｓｉ層６１５を有する太陽電池６００は構成される。
　つまり、ｐ－結晶Ｓｉ層６１５は、固有のフォノンモードに対応するラマンバンドの半値幅が、５．０ｃｍ－１以上６．０ｃｍ－１未満を満たしている。そして、さらに平均結晶粒径が約５０ｎｍ以上３００ｎｍを満たしている。それにより、太陽電池６００では、ｐ－結晶Ｓｉ層６１５は、平均結晶粒径が約５０ｎｍ以上３００ｎｍ以下を満たし、最大表面粗さ（Ｒｍａｘ）が５０ｎｍ以上６０ｎｍ（またはｐ－結晶Ｓｉ層６１５の平均表面粗さ（Ｒａ）が３．２ｎｍ以上４ｎｍ以下）を満たす。このように、太陽電池６００は、結晶性のばらつきが小さい多結晶シリコン薄膜を有することができる。
　以上のようにして、好ましい膜質条件を満たすことで結晶性のばらつきの少ない多結晶シリコン薄膜を有する結晶シリコン基板、その製造方法、電子デバイスを実現することができる。
　なお、本発明の結晶シリコン基板は、結晶性のばらつきが少なく、表面ラフネスが低減されるから、電子デバイスが作りやすいという効果を奏する。つまり、本発明の結晶シリコン基板は、上述した薄膜トランジスタや薄膜太陽光電池だけでなく、密着型イメージセンサ、発光デバイス、弾道電子エミッタ等にも適用することができる。
　また、本発明の電子デバイスの具体的態様である薄膜トランジスタ装置は、有機ＥＬ素子を用いた有機ＥＬ表示装置だけでなく、液晶表示装置等、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。また、このように構成される表示装置については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話などのあらゆる表示パネルを有する電子機器に適用することができる。
　以上、本発明の一つまたは複数の態様に係る結晶シリコン基板、その製造方法、電子デバイスについて、実施の形態及び変形例に基づいて説明したが、本発明に係る薄膜トランジスタ装置及びその製造方法は、上記の実施の形態及び変形例に限定されるものではない。
　その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態、異なる実施の形態における構成要素を組み合わせて構築される形態も本発明に含まれる。
　本発明に係る薄膜トランジスタ装置は、テレビジョンセット、パーソナルコンピュータ、携帯電話などの表示装置又はその他様々な電気機器に広く利用することができる。
　１００、１５０　薄膜トランジスタ装置
　１０１　基板
　１０２　ゲート電極
　１０３　ゲート絶縁膜
　１０４　結晶シリコン薄膜
　１０５、１５５　非晶質シリコン薄膜
　１０６、１５６　コンタクト層
　１０６ａ、１５６ａ　コンタクト層用膜
　１０７、１５７　絶縁層
　１０７ａ、１５７ａ　絶縁層形成用膜
　１０８　ソースドレイン金属膜
　１０８Ｓ　ソース電極
　１０８Ｄ　ドレイン電極
　１０９　パッシベーション膜
　２００　ラマン分光装置
　２０１　光源
　２０２　アッテネーター
　２０３　フィルター
　２０４　ミラー
　２０５　ビームスプリッター
　２０６　対物レンズ
　２０７　試料
　２０８　ステージ
　２０９　スリット
　２１０　分光器
　２１１　検出器
　５０２　アンダーコート膜
　５０７　ＬＤＤ領域
　５０８　ソース・ドレイン電極
　５０９　パッシベーション膜
　５１０　ソース・ドレイン電極膜
　６００　太陽電池
　６１１　金属電極
　６１２、６１６　透明電極
　６１３　ｎ－結晶Ｓｉ層
　６１４　ｉ－結晶Ｓｉ層
　６１５　ｐ－結晶Ｓｉ層
　６１７　ガラス基板
　２０００　多結晶シリコン薄膜形成装置
　２０７０　試料
　２０７０Ｓ　表面
　２１００　試料保持部
　２２００　レーザ光発振部
　２３００　光学系部
　２３１０　ホモジナイザー
　２３２０　コンデンサレンズ
　２３３０　ＤＯＥレンズ
　２４００　制御部
　２４１０　走査制御部
　２４２０　レーザ光強度分布調整部

Claims (9)

  1. 　基板上に形成されたゲート電極と、
    　前記ゲート電極上に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成され、チャネル領域を有する結晶シリコン薄膜と、
    　前記結晶シリコン薄膜上に形成された半導体膜と、
    　前記チャネル領域の上方に形成されたソース電極及びドレイン電極と、を備え、
    　前記結晶シリコン薄膜の固有のフォノンモードに対応するラマンバンド半値幅は、５．０ｃｍ－１以上６．０ｃｍ－１未満であり、
    　前記結晶シリコン薄膜の平均結晶粒径は約５０ｎｍ以上３００ｎｍ以下である、
    　薄膜トランジスタ装置。
  2. 　前記結晶シリコン薄膜の結晶は、（１１１）と（１００）のうち（１００）方位に対して支配的に配向されている、
    　請求項１に記載の薄膜トランジスタ装置。
  3. 　前記結晶シリコン薄膜のラマンバンド半値幅と単結晶シリコンのラマンバンド半値幅との比は、１．５以上１．８以下である、
    　請求項１または２に記載の薄膜トランジスタ装置。
  4. 　前記結晶シリコン薄膜のラマンバンド半値幅と単結晶シリコンのラマンバンド半値幅の差は、１．８ｃｍ－１以上２．４ｃｍ－１以下である、
    　請求項１または２に記載の薄膜トランジスタ装置。
  5. 　前記結晶シリコン薄膜のラマンバンドのピーク値と結晶シリコンのラマンバンド半値幅との比は、０．１以上０．２以下である、
    　請求項１～４のいずれか１項に記載の薄膜トランジスタ装置。
  6. 　前記結晶シリコン薄膜のラマンバンドのピーク位置は、５１６ｃｍ－１以上５１８ｃｍ－１以下である、
    　請求項１～５のいずれか１項に記載の薄膜トランジスタ装置。
  7. 　前記結晶シリコン薄膜の電界効果移動度は、２０ｃｍ２／Ｖ・ｓ以上５０ｃｍ２／Ｖ・ｓ以下である、
    　請求項１～６のいずれか１項に記載の薄膜トランジスタ装置。
  8. 　さらに、前記チャネル領域の上方の前記半導体膜上に形成されたチャネル保護層を備える、
    　請求項１～７のいずれか１項に記載の薄膜トランジスタ装置。
  9. 　さらに、前記半導体膜と前記結晶シリコン薄膜との間に形成され、前記チャネル領域を保護するチャネル保護層を備える、
    　請求項１～７のいずれか１項に記載の薄膜トランジスタ装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113163311A (zh) * 2021-04-12 2021-07-23 诺思(天津)微系统有限责任公司 Mems扬声器和电子设备

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017143135A (ja) * 2016-02-09 2017-08-17 株式会社ジャパンディスプレイ 薄膜トランジスタ
GB2562694B (en) * 2016-12-12 2020-12-30 Vg Systems Ltd Image capture assembly and method for electron back scatter diffraction
TWI646670B (zh) * 2017-04-07 2019-01-01 國立交通大學 二維材料的製作方法
CN111741906B (zh) 2018-02-22 2022-03-18 斯多里机械有限责任公司 推动式按钮封闭件
KR20210113513A (ko) 2020-03-06 2021-09-16 삼성디스플레이 주식회사 발광 표시 장치 및 그 제조 방법

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6459807A (en) * 1987-08-29 1989-03-07 Ricoh Kk Material for thin-film transistor
JPH04296015A (ja) * 1991-03-25 1992-10-20 G T C:Kk 半導体装置の製造方法
JPH0846205A (ja) * 1994-07-29 1996-02-16 Tdk Corp 薄膜トランジスタ及びその製造方法
JPH11214307A (ja) * 1998-01-29 1999-08-06 Nissin Electric Co Ltd 成膜装置
JPH11214305A (ja) * 1998-01-21 1999-08-06 Nissin Electric Co Ltd 結晶性シリコン前段膜及びその形成方法並びに結晶性シリコン膜及びその形成方法
JP2000114172A (ja) * 1998-08-07 2000-04-21 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2002231631A (ja) * 2001-02-05 2002-08-16 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法および半導体製造装置
JP2005229127A (ja) * 2005-03-25 2005-08-25 Semiconductor Energy Lab Co Ltd 半導体装置
JP2007035963A (ja) * 2005-07-27 2007-02-08 Sony Corp 表示装置及び表示装置の製造方法
JP2011159907A (ja) * 2010-02-03 2011-08-18 Mitsubishi Electric Corp 非晶質半導体膜の結晶化方法、薄膜トランジスタ、半導体装置、及び薄膜トランジスタの製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61153277A (ja) 1984-12-27 1986-07-11 Agency Of Ind Science & Technol 微結晶シリコン薄膜の製造方法
EP0473988A1 (en) 1990-08-29 1992-03-11 International Business Machines Corporation Method of fabricating a thin film transistor having amorphous/polycrystalline semiconductor channel region
JP3535241B2 (ja) 1994-11-18 2004-06-07 株式会社半導体エネルギー研究所 半導体デバイス及びその作製方法
JPH09139357A (ja) 1995-11-10 1997-05-27 Semiconductor Energy Lab Co Ltd レーザーアニール方法およびレーザーアニール装置
US6559036B1 (en) 1998-08-07 2003-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP2000114526A (ja) 1998-08-07 2000-04-21 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP3142836B2 (ja) 1999-07-21 2001-03-07 株式会社半導体エネルギー研究所 半導体装置
US6723421B2 (en) * 2001-10-05 2004-04-20 Energy Conversion Devices, Inc. Semiconductor with coordinatively irregular structures
KR100685396B1 (ko) 2004-07-22 2007-02-22 삼성에스디아이 주식회사 반도체 장치의 제조 방법 및 이 방법에 의하여 제조되는반도체 장치
JP2006108136A (ja) * 2004-09-30 2006-04-20 Sharp Corp 結晶質半導体膜の製造方法および結晶質半導体膜
JP5311754B2 (ja) * 2006-03-20 2013-10-09 株式会社半導体エネルギー研究所 結晶性半導体膜、半導体装置及びそれらの作製方法
JP4919717B2 (ja) 2006-07-07 2012-04-18 三菱電機株式会社 多結晶シリコン膜の製造方法
WO2012120775A1 (ja) * 2011-03-04 2012-09-13 パナソニック株式会社 結晶性評価方法、結晶性評価装置、及びそのコンピュータソフト

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6459807A (en) * 1987-08-29 1989-03-07 Ricoh Kk Material for thin-film transistor
JPH04296015A (ja) * 1991-03-25 1992-10-20 G T C:Kk 半導体装置の製造方法
JPH0846205A (ja) * 1994-07-29 1996-02-16 Tdk Corp 薄膜トランジスタ及びその製造方法
JPH11214305A (ja) * 1998-01-21 1999-08-06 Nissin Electric Co Ltd 結晶性シリコン前段膜及びその形成方法並びに結晶性シリコン膜及びその形成方法
JPH11214307A (ja) * 1998-01-29 1999-08-06 Nissin Electric Co Ltd 成膜装置
JP2000114172A (ja) * 1998-08-07 2000-04-21 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2002231631A (ja) * 2001-02-05 2002-08-16 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法および半導体製造装置
JP2005229127A (ja) * 2005-03-25 2005-08-25 Semiconductor Energy Lab Co Ltd 半導体装置
JP2007035963A (ja) * 2005-07-27 2007-02-08 Sony Corp 表示装置及び表示装置の製造方法
JP2011159907A (ja) * 2010-02-03 2011-08-18 Mitsubishi Electric Corp 非晶質半導体膜の結晶化方法、薄膜トランジスタ、半導体装置、及び薄膜トランジスタの製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113163311A (zh) * 2021-04-12 2021-07-23 诺思(天津)微系统有限责任公司 Mems扬声器和电子设备
CN113163311B (zh) * 2021-04-12 2023-02-17 诺思(天津)微系统有限责任公司 Mems扬声器和电子设备

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