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WO2013045181A1 - Verfahren zur herstellung eines optoelektronischen halbleiterchips und optoelektronischer halbleiterchip - Google Patents

Verfahren zur herstellung eines optoelektronischen halbleiterchips und optoelektronischer halbleiterchip Download PDF

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WO2013045181A1
WO2013045181A1 PCT/EP2012/066459 EP2012066459W WO2013045181A1 WO 2013045181 A1 WO2013045181 A1 WO 2013045181A1 EP 2012066459 W EP2012066459 W EP 2012066459W WO 2013045181 A1 WO2013045181 A1 WO 2013045181A1
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WO
WIPO (PCT)
Prior art keywords
layer
growth
nucleation
growth substrate
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/EP2012/066459
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English (en)
French (fr)
Inventor
Joachim Hertkorn
Karl Engl
Berthold Hahn
Andreas Weimar
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to JP2014532294A priority patent/JP2015501526A/ja
Priority to CN201280048248.4A priority patent/CN103843161B/zh
Priority to KR1020147007971A priority patent/KR102009535B1/ko
Priority to US14/345,852 priority patent/US9343615B2/en
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Definitions

  • An object to be solved is to provide a method for the efficient production of an optoelectronic
  • this comprises the step of producing a III-nitride
  • Nucleation layer over a growth substrate is produced by means of sputtering.
  • the nucleation layer is not generated via a gas phase epitaxy such as metalorganic vapor phase epitaxy, in English Metal Organic Chemical Vapor Phase Epitaxy, MOVPE for short.
  • a III-nitride semiconductor layer sequence with an active layer is formed over the nucleation layer
  • the active layer of the semiconductor layer sequence is set up to generate electromagnetic radiation, in particular in the ultraviolet or in the visible spectral range.
  • one wavelength of the generated radiation is between 430 nm and 680 nm inclusive.
  • the active layer preferably comprises one or more pn junctions or one or more quantum well structures.
  • the semiconductor material is preferably a nitride compound semiconductor material such as Al n I Ni n - m Ga m N, where 0 ⁇ n ⁇ l, 0 ⁇ m ⁇ 1 and n + m ⁇ 1. In this case, the
  • Substances may be replaced and / or supplemented.
  • n and m are preferably valid for all partial layers of
  • Semiconductor layer sequence has one or more middle layers, for which deviated from said values for n, m and instead that
  • this includes the step of providing the
  • the growth substrate is based on a material system that is different from a material of the nucleation layer and / or the semiconductor layer sequence.
  • the growth substrate is a so-called foreign substrate. For example, that is
  • Growth substrate a silicon substrate, a sapphire substrate with an r-surface or c-surface as a growth surface, a
  • Germanium substrate a gallium arsenide substrate, a molybdenum substrate, a silicon carbide substrate, or a metal alloy substrate.
  • a thermal differs Coefficient of expansion of the growth substrate of a thermal expansion coefficient to be grown
  • Semiconductor layer sequence by at most 50% or at most 20%.
  • this is set up for producing an optoelectronic semiconductor chip, in particular a light-emitting diode.
  • the process comprises at least the following steps, preferably in the order given:
  • a material of the growth substrate is in this case of a material of the nucleation layer and / or the
  • the subsequent MOVPE process can be shortened and / or simplified. In particular, it is possible to dispense with an additional nucleation step.
  • substrate holders typically become graphite holders
  • the graphite holder can be made of a thin,
  • white aluminum-containing and / or gallium-containing layer are occupied in the MOVPE, which changes a thermal radiation behavior and a heating behavior of the graphite holder.
  • the occupancy of the graphite holder with aluminum and / or gallium is significantly reduced and parameters for the subsequent MOVPE process are more easily adjustable.
  • oxygen is added during sputtering of the nucleation layer.
  • a weight fraction of the oxygen at the nucleation layer which is based in particular on aluminum nitride, is preferably at least 0.1% or at least 0.2% or at least 0.5%. Furthermore, a weight fraction of
  • Oxygen at the nucleation layer preferably at most 10% or at most 5% or at most 1.5%.
  • the introduction of oxygen in nucleation layers is also in the
  • an oxygen content in the nucleation layer is monotonously or strictly monotonically reduced in a direction away from the growth substrate.
  • the oxygen content can decrease stepwise or linearly.
  • the nucleation layer is grown to a thickness of at least 10 nm or at least 30 nm or at least 50 nm. Alternatively or additionally, the thickness of the
  • Nucleation layer at most 1000 nm or at most 200 nm or at most 150 nm.
  • the growth substrate is removed by a
  • the growth substrate and the nucleation layer are permeable to a laser radiation used in the lift-off method. In other words, then absorb the materials of the
  • the laser radiation causes material decomposition at an interface between the nucleation layer and the nucleation layer
  • Semiconductor layer sequence leads from the growth substrate, Thus, it preferably does not take place in the immediate vicinity of the growth substrate.
  • a sacrificial layer is produced between the nucleation layer and the growth substrate.
  • the sacrificial layer is preferably in direct contact with both the growth substrate and the nucleation layer.
  • the sacrificial layer can be produced, for example, by means of atomic layer deposition, in English atomic layer deposition or short ALD, or by means of
  • the sacrificial layer is formed by a material which can be decomposed by wet chemistry, wherein in the wet-chemical decomposition the growth substrate and the semiconductor layer sequence and / or the growth layer are not or not significantly decomposed.
  • the sacrificial layer comprises or consists of an alumina such as Al 2 O 3 .
  • Sacrificial layer is, for example, between 50 nm and 200 nm inclusive.
  • the growth substrate in particular on one of the
  • a growth layer is applied directly to the nucleation layer. In other words, then eliminates one
  • Interlayer which is formed for example by AlGaN with an aluminum content decreasing in the direction away from the growth substrate.
  • the growth layer is preferably a doped or undoped GaN layer.
  • Growth layer is in particular between 50 nm and 300 nm inclusive.
  • the growth layer is preferably produced by sputtering or by MOVPE.
  • the masking layer is formed of, for example, a silicon nitride, a silicon oxide, a silicon oxynitride, or boron nitride or magnesium oxide.
  • a thickness of the masking layer is preferably at most 2 nm or at most 1 nm or at most 0.5 nm.
  • the masking layer is produced with a thickness which is on average one or two monolayers.
  • the masking layer may be formed by sputtering or by MOVPE.
  • the masking layer is applied to the underlying layer at a coverage of at least 20% or at least 50% or at least 55%.
  • the degree of coverage is at most 90% or at most 80% or at most 70%. In other words, that's it
  • the growth layer and the masking layer are introduced by a
  • the nucleation layer and the growth layer as well as the masking layer can be produced in the same sputtering deposition system.
  • the coalescing layer is preferably based on undoped or substantially undoped GaN.
  • the coalescing layer grows on the locally exposed growth layer and thus in openings of the masking layer. Starting from these openings in the masking layer, the coalescing layer grows into a closed,
  • the coalescing layer is grown to a thickness of at least 300 nm or at least 400 nm. Alternatively or additionally, the thickness is at most 3 ⁇ or at most 1.2 ⁇ .
  • the coalescence layer is applied, in particular directly
  • the middle layer is preferably an AlGaN layer having an aluminum content of between 5% and 15% inclusive or between 75% and 100% inclusive.
  • Middle layer is preferably between 5 nm and 50 nm inclusive, in particular between 10 nm and 10 nm inclusive 20 nm or between 30 nm and 100 nm inclusive, or between 10 nm and 200 nm inclusive
  • Middle layer to be doped.
  • a plurality of middle layers are grown, wherein the middle layers each in the context of manufacturing tolerances equal
  • Middle layers is preferably each a GaN layer, which may be doped or undoped.
  • the GaN layer is further preferably in direct contact with the two
  • a thickness of the GaN layer is then preferably at least 20 nm or at least 50 nm or at least 500 nm and may alternatively or additionally be at most 3000 nm or at most 2000 nm or at most 1000 nm.
  • the middle layer or one of the middle layers, which is farthest from the growth substrate is
  • the semiconductor layer sequence is preferably in direct contact with the middle layer and is based on AlInGaN or InGaN.
  • a layer of the semiconductor layer sequence adjoining the middle layer is preferably n-doped.
  • An n-doping is carried out, for example, with silicon and / or with germanium.
  • One Pressure during sputtering is also particularly between 10 ⁇ 3 mbar and once 10 ⁇ 2 mbar.
  • a growth rate during sputtering of the nucleation layer or of the other layers produced by sputtering is
  • Sputtering is preferably carried out under an atmosphere of argon and nitrogen.
  • a ratio of argon to nitrogen is preferably 1: 2, with a tolerance of at most 15% or at most 10%.
  • the method on a side opposite the growth substrate, the
  • the carrier substrate is, for example, a carrier made of one
  • the nucleation layer is produced in a sputter deposition apparatus and the semiconductor layer sequence becomes in one of them
  • the sputter deposition system is free of gallium and / or free of graphite.
  • an optoelectronic semiconductor chip is specified.
  • the optoelectronic semiconductor chip can with a method as specified in one or more of the embodiments described above. Features of the method are therefore also disclosed for the optoelectronic semiconductor chip and vice versa.
  • the optoelectronic semiconductor chip has a semiconductor layer sequence with an active layer provided for generating radiation.
  • the semiconductor layer sequence furthermore comprises at least one n-doped layer and at least one p-doped layer, wherein these doped layers preferably directly adjoin the active layer.
  • the semiconductor chip comprises a carrier substrate on a p-side of the semiconductor layer sequence.
  • the carrier substrate side facing away from the n-doped layer of the semiconductor layer sequence is a middle layer based on AlGaN and having a high aluminum content and grown with a thickness between 5 nm and 50 nm inclusive.
  • middle layers may be formed with gallium nitride layers between them.
  • Middle layer or one of the middle layers is a coalescence layer of doped or undoped GaN with a thickness between 300 nm inclusive and 1.5 ⁇ . Furthermore, the semiconductor chip is provided with a roughening, which extends from the coalescing layer to or into the n-doped layer
  • Radiation exit surface of the semiconductor layer sequence is partially formed by the coalescence.
  • the or At least one of the middle layers is exposed in places by the roughening.
  • FIGS. 3 to 6 and 8 schematic sectional representations of exemplary embodiments of optoelectronic semiconductor chips described here.
  • FIG. 1 schematically illustrates a method for producing an optoelectronic semiconductor chip 10.
  • a growth substrate 1 is provided in a sputter deposition apparatus A.
  • the growth substrate 1 is, for example, a sapphire substrate.
  • a growth medium is applied to the growth substrate 1
  • Nucleation layer 3 sputtered on.
  • the nucleation layer 3 is an AIN layer, which is preferably provided with oxygen.
  • a temperature during sputtering of the nucleation layer 3 is, for example, at about 760 ° C.
  • a pressure in the sputtering deposition system A is in particular about 5 x 10 -2 mbar, wherein an argon-nitrogen atmosphere is present.
  • a deposition rate during sputtering of the nucleation layer 3 is about 0.15 nm / s.
  • a sputtering power can be between 0.5 kW and 1.5 kW, in particular at approximately 0.5 kW.
  • the nucleation layer 3 is produced to a thickness of approximately 100 nm.
  • the sputter deposition system A is free of gallium.
  • the growth substrate 1 with the nucleation layer 3 from the sputter deposition system A is brought into an MOVPE reactor B.
  • the growth substrate 1 is located on a substrate holder b, which is preferably formed from graphite. Characterized in that the AlN nucleation layer 3 is generated in the sputtering deposition system A and not in the MOVPE reactor B, a
  • the growth substrate 1 with the nucleation layer 3 remains in the MOVPE reactor B.
  • the semiconductor layer sequence 2 is thus applied epitaxially to the sputtered nucleation layer 3.
  • a laser radiation L is irradiated to the semiconductor layer sequence 2 by the growth substrate 1 and the nucleation layer 3.
  • the laser radiation L has a wavelength of, for example, about 355 nm.
  • aluminum nitride as a material for the
  • Nucleation layer 3 has an absorption edge at approximately 210 nm and is thus transparent to the laser radiation L. Absorption of the laser radiation L therefore takes place on the side of the nucleation layer 3 facing the
  • Nucleation layer 3 can be realized by sputtering.
  • the residues of the nucleation layer 3 are removed from the growth substrate 1. This removal can be done by a wet chemical etching, which selectively removes a material of the nucleation layer 3 and a material of the
  • Growth substrate 1 does not attack or does not significantly attack.
  • the growth substrate 1 is thus generally high
  • the method according to FIG. 1 preferably takes place in the wafer composite. Further method steps, such as the division into individual semiconductor chips 10 or the creation of additional functional layers, are not shown in the figures to simplify the illustration.
  • FIGS. 2A and 2B show alternative method steps for removing the growth substrate 1. According to Figure 2A is between the growth substrate 1 and the
  • This sacrificial layer 31 is wet-chemically decomposable, whereby the growth substrate 1 can be separated from the semiconductor layer sequence 2, compare FIG. 2B.
  • the sacrificial layer 31 is removed, the growth substrate 1 and / or the nucleation layer 3 remain undestroyed or largely undestroyed. This is a repeated use of the
  • Growth substrate 1 is the sputtered
  • nucleation layer 3 may also comprise indium and / or silicon.
  • the nucleation layer 3 is optionally followed by a
  • the intermediate layer 4, which is applied directly to the nucleation layer 3, preferably has several layers, not in FIG.
  • the layers each have thicknesses of about 50 nm and exhibit an aluminum content decreasing in the direction away from the growth substrate 1, wherein the aluminum content of the individual layers may be about 95%, 60%, 30% and 15%, in particular with a tolerance not more than ten percentage points or not more than five percentage points.
  • the optional intermediate layer 4 is directly followed by a growth layer 8 of doped or undoped GaN. If the intermediate layer 4 does not exist, the growth layer 8 preferably follows directly onto the
  • a thickness of the growth layer 8 is preferably about 200 nm. If the growth layer 8 is doped, a dopant concentration is preferably at least a factor of 2 below one
  • the growth layer 8 In a direction away from the growth substrate 1, the growth layer 8 directly follows a masking layer 6.
  • the masking layer 6 preferably covers the growth layer 8 to about 60% or about 70%. It is the Growth layer 8, for example, from a few monolayers
  • Silicon nitride formed.
  • the thickness of the coalescing layer 7 is, for example, between 0.5 ⁇ and 1.0 ⁇ .
  • the coalescing layer 7 follows directly after a middle layer 9.
  • the middle layer 9 is an AlGaN layer having an aluminum content of about 10% and a thickness of about 30 nm or about 60 nm.
  • the middle layer 9 may optionally also be dispensed with.
  • the middle layer 9 is followed by the n-doped layer 2b of the semiconductor layer sequence 2, which adjoins an active layer 2a. At least one p-doped layer 2c is located on a side of the active layer 2a facing away from the growth substrate 1.
  • Semiconductor layer sequence 2 are preferably based on InGaN. 2b may have a dopant concentration of the n-doped layer is between 5 x "10 J / cm""J and 1 x 10Vcm or between 1 x 10 / cm" or 6 x lO 13 / cm
  • the doping of the n-doped layer 2b is preferably carried out with germanium and / or with silicon.
  • the p-doped layer 2c is preferably doped with magnesium.
  • a thickness D of the n-doped layer 2b is, for example, between 1.0 ⁇ and 4 ⁇ , in particular
  • a dopant concentration is optionally lowered and in this range is, for example, between inclusive
  • the growth substrate 1 as well as the nucleation layer 3 and the intermediate layer 4 are removed, as also shown in FIG. 4
  • a thickness of the carrier substrate 11 is preferably between 50 ⁇ and 1 mm.
  • a roughening 13 is generated.
  • the roughening 13 extends to or into the n-doped layer 2 b of the semiconductor layer sequence 2.
  • the roughening therefore exposes the n-doped layer 2 b and the middle layer 9 in places.
  • Particularly preferred is the
  • a further contact layer 12b is attached to the side facing away from the carrier substrate, via which the
  • Semiconductor chip 10 can be electrically contacted and energized, such as by means of a bonding wire. Further optional
  • FIG. 5 A further exemplary embodiment of the semiconductor chip 10 can be seen in FIG.
  • the semiconductor chip 10 according to FIG. 5 has two middle layers 9, between which a GaN layer 5 is located. Unlike in FIG. 5, it is also possible for more than two middle layers 9, which in each case are the same or different from one another, to be present.
  • the roughening 13 extends through both middle layers 5 through into the n-doped layer 2b. Unlike drawn, it is possible that one of the middle layers 9 is not affected by the roughening. Furthermore, it is possible for the middle layer 9 closest to the active layer 2 a to be formed as an etching stop layer for producing the roughening 13.
  • FIG. 6 shows a further exemplary embodiment of the invention
  • the semiconductor layer sequence 2 is fastened to the carrier substrate 11 via a connection means 18, which is for example a solder.
  • the connection means 18 which is for example a solder.
  • Semiconductor layer sequence 2 is via a first electrical
  • Terminal layer 14 and electrically contacted via the carrier substrate 11.
  • the semiconductor layer sequence 2 is further contacted via a second electrical connection layer 16.
  • the second connection layer 16 penetrates the active layer 2 a, seen from the carrier substrate 11, and is laterally adjacent to the Semiconductor layer sequence 2 out.
  • the second connection layer 16 may be laterally adjacent to
  • the roughening 13 is not enough to the second
  • Connection layer 16 zoom. Furthermore, the
  • a separation layer 15 for example, of silicon oxide or a silicon nitride, electrically isolated from each other.
  • the semiconductor chip 10 can thus be designed in a similar manner as stated in the publication US 2010/0171135 Al, the disclosure content of which is incorporated by reference.
  • FIG. 7 shows first method steps for producing the semiconductor chip 10, for example as in FIG. 3
  • the nucleation layer 3 is produced directly on the growth substrate 1.
  • the nucleation layer 3 is applied directly to the nucleation layer 3
  • Growth layer 8 grown. On the growth layer 8, which may have a thickness of about 1 ym is
  • a defect density of the GaN may be in the range of about 3 ⁇ 10 9 cm -2 .
  • FIG. 7D illustrates how the coalescing layer 7, starting from openings in the masking layer 6,
  • a degree of coverage with the masking layer 6 is, for example, about 70%.
  • the coalescing layer 7 is not yet complete
  • a thickness of the coalesced coalescing layer 7 may be about 1.2 ⁇ m.
  • the method steps 7A to 7C are preferably in
  • a MOVPE is preferably used.
  • FIG. 10 Another embodiment of the semiconductor chip 10 is shown in FIG.
  • the semiconductor chip 10 is preferably produced by means of processes as illustrated in FIGS. 1 and 7. Electrical contact structures such as conductor tracks or bonding wires are not shown in FIG.
  • Semiconductor layer sequence 2 with the p-doped layer 2c, the active layer 2a and the n-doped layer 2b.
  • an electron barrier layer 2d is located between the active layer 2a and the p-doped layer 2c, as in all other embodiments.
  • the n-doped layer 2b has, for example, a thickness of between 100 nm and 300 nm, in particular approximately 200 nm.
  • a dopant concentration of the n-doped layer 2b is preferably below
  • the first middle layer 9a preferably has a thickness
  • a thickness of the second middle layer 9b is larger and in particular between 25 nm and 100 nm inclusive, for example at approximately 60 nm.
  • Middle layers 9a, 9b are formed of AlGaN having an Al content of preferably 5% to 15% inclusive. Such optional middle layers 9a, 9b and also
  • GaN layers 5a, 5b may also be present in all other embodiments.
  • the roughening 13 can in places until the first
  • Middle layer 9a penetrates the first
  • middle layer 9a and the layers closer to the carrier substrate 11 are preferably not. Unlike drawn, the roughening 13 can not reach to the middle layer 9a.
  • the second GaN layer 5b preferably has a thickness of between 0.5 ⁇ m and 2 ⁇ m or between 0.8 ⁇ m and 1.2 ⁇ m, for example about 1 ⁇ m.
  • Dopant concentration of the second GaN layer 5b is preferably at least 1 x 10 19 cm 3 D e first GaN layer 5a has a maximum thickness of, in particular more than 4 or more than 3 ym ym and / or of at least 1 ym or of at least 2 ym.
  • the first GaN layer 5a is on one, for example
  • Coalescing layer 7 with a thickness of about 1.2 ym grown see Figure 7D.
  • the layers 1, 3, 8, 6, 7 illustrated in FIG. 7 are removed from the semiconductor chip 10 according to FIG. 8 after the attachment of the carrier substrate 11.
  • the invention is not limited by the description with reference to the embodiments. Rather, the includes

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Abstract

In mindestens einer Ausführungsform des Verfahrens ist dieses zur Herstellung eines optoelektronischen Halbleiterchips (10), insbesondere einer Leuchtdiode, eingerichtet. Das Verfahren umfasst die folgenden Schritte: Bereitstellen eines Aufwachssubstrats (1), Erzeugen einer III-Nitrid-Nukleationsschicht (3) auf dem Aufwachssubstrat (1) mittels Sputtern, und Aufwachsen einer III-Nitrid-Halbleiterschichtenfolge (2) mit einer aktiven Schicht (2a) auf die oder über der Nukleationsschicht (3), wobei ein Material des Aufwachssubstrats (1) von einem Material der Nukleationsschicht (3) und/oder der Halbleiterschichtenfolge (2) verschieden ist.

Description

Beschreibung
Verfahren zur Herstellung eines optoelektronischen
Halbleiterchips und optoelektronischer Halbleiterchip
Es wird ein Verfahren zur Herstellung eines
optoelektronischen Halbleiterchips sowie ein
optoelektronischer Halbleiterchip angegeben. Eine zu lösende Aufgabe besteht darin, ein Verfahren zur effizienten Herstellung eines optoelektronischen
Halbleiterchips anzugeben.
Gemäß zumindest einer Ausführungsform des Verfahrens umfasst dieses den Schritt des Erzeugens einer III-Nitrid-
Nukleationsschicht über einem Aufwachssubstrat . Das Erzeugen der Nukleationsschicht erfolgt mittels Sputtern. Es wird die Nukleationsschicht also nicht über eine Gasphasenepitaxie wie metallorganische Gasphasenepitaxie, englisch Metal Organic Chemical Vapor Phase Epitaxy, kurz MOVPE, erzeugt.
Gemäß zumindest einer Ausführungsform des Verfahrens wird über der Nukleationsschicht eine III-Nitrid- Halbleiterschichtenfolge mit einer aktiven Schicht
aufgewachsen. Die aktive Schicht der Halbleiterschichtenfolge ist im Betrieb des Halbleiterchips zur Erzeugung einer elektromagnetischen Strahlung, insbesondere im ultravioletten oder im sichtbaren Spektralbereich, eingerichtet.
Insbesondere beträgt eine Wellenlänge der erzeugten Strahlung zwischen einschließlich 430 nm und 680 nm. Die aktive Schicht umfasst bevorzugt einen oder mehrere pn-Übergänge oder eine oder mehrere Quantentopfstrukturen . Bei dem Halbleitermaterial handelt es sich bevorzugt um ein Nitrid-Verbindungshalbleitermaterial wie AlnI ni-n-mGamN mit 0 < n < l, 0 ^ m < 1 und n + m < 1. Dabei kann die
Halbleiterschichtenfolge Dotierstoffe sowie zusätzliche
Bestandteile aufweisen. Der Einfachheit halber sind jedoch nur die wesentlichen Bestandteile des Kristallgitters der Halbleiterschichtenfolge, also AI, Ga, In sowie N, angegeben, auch wenn diese teilweise durch geringe Mengen weiterer
Stoffe ersetzt und/oder ergänzt sein können.
Gemäß zumindest einer Ausführungsform des Verfahrens gilt: 0 < n < 0,3 und/oder 0,35 < m < 0,95 und/oder
0 < 1-n m < 0,5. Die genannten Wertebereiche für n und m gelten bevorzugt für alle Teilschichten der
Halbleiterschichtenfolge, wobei Dotierstoffe nicht erfasst sind. Es ist hierbei jedoch möglich, dass die
Halbleiterschichtenfolge eine oder mehrere Mittelschichten aufweist, für die von den genannten Werte für n, m abgewichen ist und statt dessen gilt, dass
0,75 < n < 1 oder 0,80 < n < 1.
Gemäß zumindest einer Ausführungsform des Verfahrens
beinhaltet dieses den Schritt des Bereitstellens des
Aufwachssubstrats . Das Aufwachssubstrat beruht auf einem Materialsystem, das von einem Material der Nukleationsschicht und/oder der Halbleiterschichtenfolge verschieden ist. Mit anderen Worten handelt es sich bei dem Aufwachssubstrat um ein so genanntes Fremdsubstrat. Zum Beispiel ist das
Aufwachssubstrat ein Siliziumsubstrat, ein Saphirsubstrat mit einer r-Fläche oder c-Fläche als Aufwachsfläche, ein
Germaniumsubstrat, ein Galliumarsenid-Substrat , ein Molybdän- Substrat, ein Siliziumkarbid-Substrat oder ein Substrat aus einer Metalllegierung. Insbesondere weicht ein thermischer Ausdehnungskoeffizient des Aufwachssubstrats von einem thermischen Ausdehnungskoeffizienten der zu wachsenden
Halbleiterschichtenfolge um höchstens 50 % oder um höchstens 20 % ab.
In mindestens einer Ausführungsform des Verfahrens ist dieses zur Herstellung eines optoelektronischen Halbleiterchips, insbesondere einer Leuchtdiode, eingerichtet. Das Verfahren umfasst mindestens die folgenden Schritte, bevorzugt in der angegebenen Reihenfolge:
- Bereitstellen eines Aufwachssubstrats ,
- Erzeugen einer III-Nitrid-Nukleationsschicht auf dem
Aufwachssubstrat mittels Sputtern, und
- Aufwachsen einer III-Nitrid-Halbleiterschichtenfolge mit einer aktiven Schicht auf die oder über der
Nukleationsschicht .
Ein Material des Aufwachssubstrats ist hierbei von einem Material der Nukleationsschicht und/oder der
Halbleiterschichtenfolge verschieden .
Im Gegensatz zu MOVPE können mittels Sputtern vergleichsweise kostengünstig und mit relativ hohen
Wachstumsgeschwindigkeiten dicke Schichten erzeugt werden. So können innerhalb weniger Minuten beispielsweise bis zu 1 μιη dicke Schichten etwa aus A1N abgeschieden werden.
Ferner kann durch das Erzeugen der Nukleationsschicht mittels Sputtern der nachfolgende MOVPE-Prozess verkürzt und/oder vereinfacht werden. Insbesondere ist es möglich, auf einen zusätzlichen Nukleationsschritt zu verzichten. Die
Nukleationsschicht wird bevorzugt unmittelbar auf dem
Aufwachssubstrat erzeugt. Außerdem ist es möglich, durch das Sputtern der
Nukleationsschicht die Verwendung von Aluminium in dem MOVPE- Prozess zur Erzeugung der Halbleiterschichtenfolge zu
reduzieren. Als Substrathalter werden aufgrund der hohen Temperaturen im MOVPE-Prozess typisch Graphithalter
eingesetzt. Der Graphithalter kann von einer dünnen,
weißlichen aluminiumhaltigen und/oder galliumhaltigen Schicht in der MOVPE belegt werden, wodurch sich ein thermisches Abstrahlverhalten und ein Aufheizverhalten des Graphithalters verändert. Durch das Erzeugen der Nukleationsschicht mittels Sputtern, außerhalb eines Gasphasenepitaxie-Reaktors, ist die Belegung des Graphithalters mit Aluminium und/oder Gallium deutlich reduziert und Parameter für den darauffolgenden MOVPE-Prozess sind einfacher einstellbar.
Gemäß zumindest einer Ausführungsform des Verfahrens wird beim Sputtern der Nukleationsschicht Sauerstoff beigegeben. Ein Gewichtsanteil des Sauerstoffs an der Nukleationsschicht, die insbesondere auf Aluminiumnitrid basiert, liegt bevorzugt bei mindestens 0,1 % oder bei mindestens 0,2 % oder bei mindestens 0,5 %. Ferner beträgt ein Gewichtsanteil des
Sauerstoffs an der Nukleationsschicht bevorzugt höchstens 10 % oder höchstens 5 % oder höchstens 1,5 %. Das Einbringen von Sauerstoff in Nukleationsschichten ist auch in der
Druckschrift DE 100 34 263 B4 angegeben, deren
Offenbarungsgehalt durch Rückbezug aufgenommen wird.
Gemäß zumindest einer Ausführungsform des Verfahrens wird ein Sauerstoffanteil in der Nukleationsschicht in eine Richtung weg von dem Aufwachssubstrat monoton oder streng monoton verkleinert. Insbesondere liegt in einer dünnen Schicht mit einer Dicke zwischen einschließlich 10 nm und 30 nm
unmittelbar an dem Aufwachssubstrat eine höchste Sauerstoffkonzentration vor. In Richtung weg von dem
Aufwachssubstrat kann der Sauerstoffgehalt stufenförmig oder linear abnehmen. Gemäß zumindest einer Ausführungsform des Verfahrens wird die Nukleationsschicht mit einer Dicke von mindestens 10 nm oder von mindestens 30 nm oder von mindestens 50 nm gewachsen. Alternativ oder zusätzlich beträgt die Dicke der
Nukleationsschicht höchstens 1000 nm oder höchstens 200 nm oder höchstens 150 nm. Insbesondere liegt die Dicke der
Nukleationsschicht bei zirka 100 nm.
Gemäß zumindest einer Ausführungsform des Verfahrens erfolgt ein Entfernen des Aufwachssubstrats durch ein
Laserabhebeverfahren. Alternativ oder zusätzlich ist es möglich, dass beim Entfernen des Aufwachssubstrats ein nasschemisches Ätzen Verwendung findet.
Gemäß zumindest einer Ausführungsform des Verfahrens sind das Aufwachssubstrat und die Nukleationsschicht für eine bei dem Abhebeverfahren verwendete Laserstrahlung durchlässig. Mit anderen Worten absorbieren dann die Materialien des
Aufwachssubstrats und der Nukleationsschicht die eingesetzte Laserstrahlung nicht oder nicht signifikant.
Gemäß zumindest einer Ausführungsform des Verfahrens findet durch die Laserstrahlung eine Materialzersetzung an einer Grenzfläche zwischen der Nukleationsschicht und der
Halbleiterschichtenfolge oder an einer Grenzfläche zwischen der Nukleationsschicht und einer Anwachsschicht statt. Die Materialzersetzung, die zum Ablösen der
Halbleiterschichtenfolge von dem Aufwachssubstrat führt, findet also bevorzugt nicht in unmittelbarer Nähe zu dem Aufwachssubstrat statt.
Gemäß zumindest einer Ausführungsform des Verfahrens wird zwischen der Nukleationsschicht und dem Aufwachssubstrat eine Opferschicht erzeugt. Die Opferschicht steht bevorzugt in direktem Kontakt sowohl zu dem Aufwachssubstrat als auch zu der Nukleationsschicht. Die Opferschicht kann erzeugt werden beispielsweise mittels Atomlagenabscheidung, englisch Atomic Layer Deposition oder kurz ALD, oder auch mittels
Gasphasenabscheidung oder mittels Sputtern.
Gemäß zumindest einer Ausführungsform der Opferschicht ist diese durch ein Material gebildet, das sich nasschemisch zersetzen lässt, wobei bei der nasschemischen Zersetzung das Aufwachssubstrat und die Halbleiterschichtenfolge und/oder die Anwachsschicht nicht oder nicht signifikant mit zersetzt werden. Zum Beispiel umfasst oder besteht die Opferschicht aus einem Aluminiumoxid wie AI2O3. Eine Dicke der
Opferschicht liegt zum Beispiel zwischen einschließlich 50 nm und 200 nm.
Gemäß zumindest einer Ausführungsform des Verfahrens wird das Aufwachssubstrat , insbesondere an einer der
Halbleiterschichtenfolge zugewandten Seite, nicht oder nicht signifikant zerstört. Insbesondere bleibt eine
Oberflächenbeschaffenheit dieser Seite des Aufwachssubstrats erhalten oder weitestgehend erhalten. Bei dem Ablösen des Aufwachssubstrats werden dann bevorzugt also nur ein Teil der Halbleiterschichtenfolge und/oder ein Teil der Anwachsschicht oder der Opferschicht zerstört. Gemäß zumindest einer Ausführungsform des Verfahrens wird eine Anwachsschicht unmittelbar auf der Nukleationsschicht aufgebracht. Mit anderen Worten entfällt dann eine
Zwischenschicht, die beispielsweise durch AlGaN mit einem in Richtung vom Aufwachssubstrat weg abfallenden Aluminiumgehalt gebildet ist. Die Anwachsschicht ist bevorzugt eine dotierte oder auch eine undotierte GaN-Schicht. Eine Dicke der
Anwachsschicht liegt insbesondere zwischen einschließlich 50 nm und 300 nm. Die Anwachsschicht wird bevorzugt durch Sputtern oder durch MOVPE erzeugt.
Gemäß zumindest einer Ausführungsform des Verfahrens wird insbesondere direkt auf die Anwachsschicht eine
Maskierungsschicht aufgebracht. Die Maskierungsschicht ist zum Beispiel aus einem Siliziumnitrid, einem Siliziumoxid, einem Siliziumoxinitrid oder aus Bornitrid oder Magnesiumoxid geformt. Eine Dicke der Maskierungsschicht beträgt bevorzugt höchstens 2 nm oder höchstens 1 nm oder höchstens 0,5 nm. Insbesondere wird die Maskierungsschicht mit einer Dicke erzeugt, die im Mittel eine oder zwei Monolagen beträgt. Die Maskierungsschicht kann durch Sputtern oder durch MOVPE erzeugt sein.
Gemäß zumindest einer Ausführungsform des Verfahrens wird die Maskierungsschicht mit einem Bedeckungsgrad von mindestens 20 % oder von mindestens 50 % oder von mindestens 55 % auf die darunter liegende Schicht aufgebracht. Bevorzugt beträgt der Bedeckungsgrad höchstens 90 % oder höchstens 80 % oder höchstens 70 %. Mit anderen Worten ist dann das
Aufwachssubstrat und/oder die Anwachsschicht, in Draufsicht gesehen, zu den genannten Anteilen von einem Material der Maskierungsschicht überdeckt. Es liegt also die
Anwachsschicht dann stellenweise frei. Gemäß zumindest einer Ausführungsform des Verfahrens wird die Anwachsschicht sowie die Maskierungsschicht durch ein
Sputtern erzeugt, ebenso wie die Nukleationsschicht. Das Erzeugen der Nukleationsschicht und der Anwachsschicht sowie der Maskierungsschicht kann in derselben Sputter- Depositionsanlage erfolgen.
Gemäß zumindest einer Ausführungsform des Verfahrens wird insbesondere unmittelbar auf die Maskierungsschicht sowie auf die Anwachsschicht, die stellenweise freiliegt, eine
Koaleszenzschicht aufgewachsen, zum Beispiel mittels
Gasphasenepitaxie. Die Koaleszenzschicht basiert bevorzugt auf undotiertem oder im Wesentlichen undotiertem GaN. Die Koaleszenzschicht wächst auf der stellenweise freiliegenden Anwachsschicht und somit in Öffnungen der Maskierungsschicht an. Ausgehend von diesen Öffnungen in der Maskierungsschicht wächst die Koaleszenzschicht zu einer geschlossenen,
vergleichsweise defektarmen Schicht zusammen.
Gemäß zumindest einer Ausführungsform des Verfahrens wird die Koaleszenzschicht mit einer Dicke von mindestens 300 nm oder von mindestens 400 nm gewachsen. Alternativ oder zusätzlich beträgt die Dicke höchstens 3 μιη oder höchstens 1,2 μιη.
Gemäß zumindest einer Ausführungsform des Verfahrens wird auf die Koaleszenzschicht, insbesondere in unmittelbarem
physischen Kontakt, eine Mittelschicht aufgewachsen. Die Mittelschicht ist bevorzugt eine AlGaN-Schicht mit einem Aluminiumgehalt zwischen einschließlich 5 % und 15 % oder zwischen einschließlich 75 % und 100 %. Eine Dicke der
Mittelschicht liegt bevorzugt zwischen einschließlich 5 nm und 50 nm, insbesondere zwischen einschließlich 10 nm und 20 nm oder zwischen einschließlich 30 nm und 100 nm oder zwischen einschließlich 10 nm und 200 nm. Es kann die
Mittelschicht dotiert sein. Gemäß zumindest einer Ausführungsform des Verfahrens werden mehrere Mittelschichten gewachsen, wobei die Mittelschichten jeweils im Rahmen der Herstellungstoleranzen gleich
ausgebildet sein können. Zwischen zwei benachbarten
Mittelschichten befindet sich bevorzugt je eine GaN-Schicht, die dotiert oder undotiert sein kann. Die GaN-Schicht steht ferner bevorzugt in unmittelbarem Kontakt zu den zwei
benachbarten Mittelschichten. Eine Dicke der GaN-Schicht liegt dann bevorzugt bei mindestens 20 nm oder bei mindestens 50 nm oder bei mindestens 500 nm und kann alternativ oder zusätzlich höchstens 3000 nm oder höchstens 2000 nm oder höchstens 1000 nm betragen.
Gemäß zumindest einer Ausführungsform des Verfahrens wird auf die Mittelschicht oder eine der Mittelschichten, die sich am weitesten vom Aufwachssubstrat entfernt befindet, die
Halbleiterschichtenfolge mit der aktiven Schicht gewachsen. Die Halbleiterschichtenfolge steht bevorzugt in direktem Kontakt zu der Mittelschicht und basiert auf AlInGaN oder auf InGaN. Eine an die Mittelschicht angrenzende Schicht der Halbleiterschichtenfolge ist bevorzugt n-dotiert. Eine n- Dotierung erfolgt beispielsweise mit Silizium und/oder mit Germanium.
Gemäß zumindest einer Ausführungsform des Verfahrens liegt bei dem Sputtern der Nukleationsschicht und/oder der
Anwachsschicht und/oder der Maskierungsschicht eine
Temperatur zwischen einschließlich 550 °C und 900 °C vor. Ein Druck beim Sputtern liegt ferner insbesondere zwischen einschließlich 10~3 mbar und einmal 10~2 mbar.
Gemäß zumindest einer Ausführungsform des Verfahrens beträgt eine Aufwachsrate beim Sputtern der Nukleationsschicht oder auch der anderen, durch Sputtern erzeugten Schichten
mindestens 0,03 nm/s und/oder höchstens 0,5 nm/s . Das
Sputtern wird bevorzugt unter einer Atmosphäre mit Argon und Stickstoff durchgeführt. Ein Verhältnis Argon zu Stickstoff liegt bevorzugt bei 1:2, mit einer Toleranz von höchstens 15 % oder von höchstens 10 %.
Gemäß zumindest einer Ausführungsform des Verfahrens wird an einer dem Aufwachssubstrat gegenüberliegenden Seite der
Halbleiterschichtenfolge ein Trägersubstrat angebracht.
Zwischen der Halbleiterschichtenfolge und dem Trägersubstrat können sich weitere Schichten befinden, insbesondere
Spiegelschichten, elektrische Kontaktschichten und/oder
Verbindungsmittelschichten wie Lote. Bei dem Trägersubstrat handelt es sich zum Beispiel um einen Träger aus einer
Keramik oder aus einem Halbleitermaterial wie Germanium oder aus einem Metall wie Molybdän. Das Trägersubstrat kann elektrische Leiterbahnen umfassen. Gemäß zumindest einer Ausführungsform des Verfahrens wird die Nukleationsschicht in einer Sputter-Depositionsanlage erzeugt und die Halbleiterschichtenfolge wird in einem davon
verschiedenen Gasphasenepitaxiereaktor gewachsen. Besonders bevorzugt ist die Sputter-Depositionsanlage frei von Gallium und/oder frei von Graphit.
Es wird darüber hinaus ein optoelektronischer Halbleiterchip angegeben. Der optoelektronische Halbleiterchip kann mit einem Verfahren hergestellt sein, wie in einer oder mehrerer der oben beschriebenen Ausführungsformen angegeben. Merkmale des Verfahrens sind daher auch für den optoelektronischen Halbleiterchip offenbart und umgekehrt.
In mindestens einer Ausführungsform des optoelektronischen Halbleiterchips weist dieser eine Halbleiterschichtenfolge mit einer zu einer Strahlungserzeugung vorgesehenen aktiven Schicht auf. Die Halbleiterschichtenfolge umfasst ferner mindestens eine n-dotierte Schicht und mindestens eine p- dotierte Schicht, wobei diese dotierten Schichten bevorzugt unmittelbar an die aktive Schicht angrenzen. Die
Halbleiterschichtenfolge basiert auf AlInGaN oder auf InGaN. Der Halbleiterchip umfasst ein Trägersubstrat an einer p- Seite der Halbleiterschichtenfolge. An einer dem
Trägersubstrat abgewandten Seite der n-dotierten Schicht der Halbleiterschichtenfolge befindet sich eine Mittelschicht, die auf AlGaN basiert und die einen hohen Aluminiumgehalt aufweist und die mit einer Dicke zwischen einschließlich 5 nm und 50 nm gewachsen ist. Es können mehrere Mittelschichten geformt sein, zwischen denen sich Galliumnitridschichten befinden . An einer dem Trägersubstrat abgewandten Seite der
Mittelschicht oder einer der Mittelschichten befindet sich eine Koaleszenzschicht aus dotiertem oder undotiertem GaN mit einer Dicke zwischen einschließlich 300 nm und 1,5 μιη. Ferner ist der Halbleiterchip mit einer Aufrauung versehen, die von der Koaleszenzschicht bis an oder bis in die n-dotierte
Schicht der Halbleiterschichtenfolge reicht. Eine
Strahlungsaustrittsfläche der Halbleiterschichtenfolge ist teilweise durch die Koaleszenzschicht gebildet. Die oder mindestens eine der Mittelschichten ist durch die Aufrauung stellenweise freigelegt.
Nachfolgend werden ein hier beschriebenes Verfahren sowie ein hier beschriebener Halbleiterchip unter Bezugnahme auf die Zeichnung anhand von Ausführungsbeispielen näher erläutert. Gleiche Bezugszeichen geben dabei gleiche Elemente in den einzelnen Figuren an. Es sind dabei jedoch keine
maßstäblichen Bezüge dargestellt, vielmehr können einzelne Elemente zum besseren Verständnis übertrieben groß
dargestellt sein.
Es zeigen: Figuren 1, 2 und 7 schematische Darstellungen von
Ausführungsbeispielen von hier beschriebenen
Verfahren zur Herstellung von hier beschriebenen optoelektronischen Halbleiterchips, und Figuren 3 bis 6 und 8 schematische Schnittdarstellungen von Ausführungsbeispielen von hier beschriebenen optoelektronischen Halbleiterchips .
In Figur 1 ist schematisch ein Verfahren zur Herstellung eines optoelektronischen Halbleiterchips 10 illustriert.
Gemäß Figur 1A wird ein Aufwachssubstrat 1 in einer Sputter- Depositionsanlage A bereitgestellt. Bei dem Aufwachssubstrat 1 handelt es sich zum Beispiel um ein Saphir-Substrat. Im Verfahrensschritt gemäß Figur 1B wird in der Sputter- Depositionsanlage A auf das Aufwachssubstrat 1 eine
Nukleationsschicht 3 aufgesputtert . Die Nukleationsschicht 3 ist eine AIN-Schicht, die bevorzugt mit Sauerstoff versehen ist . Eine Temperatur beim Sputtern der Nukleationsschicht 3 liegt zum Beispiel bei zirka 760 °C. Ein Druck in der Sputter- Depositionsanlage A liegt insbesondere bei ungefähr 5 x 10~2 mbar, wobei eine Argon-Stickstoff-Atmosphäre vorliegt. Eine Abscheiderate beim Sputtern der Nukleationsschicht 3 beträgt ungefähr 0,15 nm/s . Eine Sputterleistung kann zwischen einschließlich 0,5 kW und 1,5 kW liegen, insbesondere bei ungefähr 0,5 kW. Die Nukleationsschicht 3 wird mit einer Dicke von ungefähr 100 nm erzeugt. Die Sputter- Depositionsanlage A ist frei von Gallium.
Im Verfahrensschritt gemäß Figur IC wird das Aufwachssubstrat 1 mit der Nukleationsschicht 3 aus der Sputter- Depositionsanlage A in einen MOVPE-Reaktor B verbracht. Das Aufwachssubstrat 1 befindet sich an einem Substrathalter b, der bevorzugt aus Graphit gebildet ist. Dadurch, dass die AIN-Nukleationsschicht 3 in der Sputter-Depositionsanlage A und nicht in dem MOVPE-Reaktor B erzeugt ist, kann ein
Beschlagen des Substrathalters b mit einem reflektierende Belag mit Aluminium und/oder Gallium verhindert oder stark reduziert werden.
Zum Aufwachsen einer Halbleiterschichtenfolge 2 mit einer zu einer Strahlungserzeugung vorgesehenen aktiven Schicht verbleibt das Aufwachssubstrat 1 mit der Nukleationsschicht 3 in dem MOVPE-Reaktor B. Die Halbleiterschichtenfolge 2 wird also epitaktisch auf die gesputterte Nukleationsschicht 3 aufgebracht .
Gemäß Figur IE wird durch das Aufwachssubstrat 1 und die Nukleationsschicht 3 hindurch eine Laserstrahlung L an die Halbleiterschichtenfolge 2 eingestrahlt. Die Laserstrahlung L weist eine Wellenlänge von beispielsweise ungefähr 355 nm auf. Zum Beispiel Aluminiumnitrid als Material für die
Nukleationsschicht 3 weist eine Absorptionskante bei zirka 210 nm auf und ist somit transparent für die Laserstrahlung L. Eine Absorption der Laserstrahlung L erfolgt daher an der der Nukleationsschicht 3 zugewandten Seite der
Halbleiterschichtenfolge 2. Somit findet eine
Materialzersetzung, vergleiche auch Figur 1F, nahe an einer Grenzfläche zwischen der Halbleiterschichtenfolge 2 und der Nukleationsschicht 3 statt. Ein kleiner Teil der
Halbleiterschichtenfolge 2 verbleibt hierbei an der
Nukleationsschicht 3.
Unmittelbar an dem Aufwachssubstrat 1 findet also keine
Materialzerstörung statt. Hierdurch wird eine der
Nukleationsschicht 3 zugewandte Oberfläche des
Aufwachssubstrats 1 bei dem Laserabhebeverfahren nicht oder nicht signifikant beschädigt. Dies ist ermöglicht
insbesondere durch die vergleichsweise große Dicke der
Nukleationsschicht 3, die durch das Aufbringen der
Nukleationsschicht 3 mittels Sputtern realisierbar ist.
Gemäß Figur IG werden die Reste der Nukleationsschicht 3 von dem Aufwachssubstrat 1 entfernt. Dieses Entfernen kann über ein nasschemisches Ätzen erfolgen, das selektiv ein Material der Nukleationsschicht 3 entfernt und ein Material des
Aufwachssubstrats 1 nicht oder nicht signifikant angreift.
Dadurch, dass das Aufwachssubstrat 1 bei dem
Laserabhebeverfahren nicht beschädigt wird, ist ein so genannter Reclaim-Prozess , bei dem die Oberfläche des
Aufwachssubstrats insbesondere über Polieren
wiederhergestellt wird, vermeidbar. Bei einer solchen Politur verliert das Aufwachssubstrat eine Dicke von zirka 50 μιη. Durch die vergleichsweise dicke Nukleationsschicht 3 ist somit das Aufwachssubstrat 1, das im Regelfall hoch
qualitativ und teuer ist, schonbar und wiederholt und
bevorzugt ohne aufwändige Wiederherstellungsprozesse
einsetzbar .
Das Verfahren gemäß Figur 1 findet bevorzugt im Waferverbund statt. Weitere Verfahrensschritte wie das Aufteilein in einzelne Halbleiterchips 10 oder das Erzeugen zusätzlicher funktionaler Schichten sind zur Vereinfachung der Darstellung in den Figuren nicht gezeigt.
In Figur 2A und 2B sind alternative Verfahrensschritte für das Entfernen des Aufwachssubstrats 1 dargestellt. Gemäß Figur 2A ist zwischen dem Aufwachssubstrat 1 und der
Nukleationsschicht 3 eine Opferschicht 31 aus AI2O3
gefertigt, abweichend vom Herstellungsverfahren gemäß Figur 1.
Diese Opferschicht 31 ist nasschemisch zersetzbar, wodurch das Aufwachssubstrat 1 von der Halbleiterschichtenfolge 2 separierbar ist, vergleiche Figur 2B. Bei dem Entfernen der Opferschicht 31 verbleiben das Aufwachssubstrat 1 und/oder die Nukleationsschicht 3 unzerstört oder weitestgehend unzerstört. Hierdurch ist ein wiederholter Einsatz des
Aufwachssubstrats 1, ohne aufwändige
Wiederherstellungsschritte, möglich . In Figur 3 ist ein Ausführungsbeispiel des optoelektronischen
Halbleiterchips 10 schematisch illustriert. Auf dem
Aufwachssubstrat 1 befindet sich die gesputterte
Nukleationsschicht 3. Neben Sauerstoff oder alternativ hierzu kann die Nukleationsschicht 3 auch Indium und/oder Silizium aufweisen .
Auf die Nukleationsschicht 3 folgt optional eine
Zwischenschicht 4. Eine solche Zwischenschicht 4 wird
bevorzugt eingesetzt, wenn es sich bei dem Aufwachssubstrat 1 um ein Siliziumsubstrat handelt. Die Zwischenschicht 4, die unmittelbar auf die Nukleationsschicht 3 aufgebracht ist, weist bevorzugt mehrere Lagen auf, in Figur 2 nicht
gezeichnet. Die Lagen weisen beispielsweise jeweils Dicken von ungefähr 50 nm auf und zeigen einen in Richtung weg vom Aufwachssubstrat 1 abnehmenden Aluminiumgehalt auf, wobei der Aluminiumgehalt der einzelnen Lagen bei ungefähr 95 %, 60 %, 30 % sowie 15 % liegen kann, insbesondere mit einer Toleranz von höchstens zehn Prozentpunkten oder von höchstens fünf Prozentpunkten .
Die optional vorhandene Zwischenschicht 4 ist direkt von einer Anwachsschicht 8 aus dotiertem oder undotiertem GaN gefolgt. Ist die Zwischenschicht 4 nicht vorhanden, so folgt die Anwachsschicht 8 bevorzugt unmittelbar auf die
Nukleationsschicht 3. Eine Dicke der Anwachsschicht 8 liegt bevorzugt bei ungefähr 200 nm. Ist die Anwachsschicht 8 dotiert, so liegt eine Dotierstoffkonzentration bevorzugt um mindestens einen Faktor 2 unter einer
Dotierstoffkonzentration einer n-dotierten Schicht 2b der Halbleiterschichtenfolge 2.
In eine Richtung weg von dem Aufwachssubstrat 1 folgt der Anwachsschicht 8 direkt eine Maskierungsschicht 6 nach. Die Maskierungsschicht 6 bedeckt die Anwachsschicht 8 bevorzugt zu ungefähr 60 % oder zu ungefähr 70 %. Es ist die Anwachsschicht 8 zum Beispiel aus wenigen Monolagen
Siliziumnitrid gebildet.
In Öffnungen der Maskierungsschicht 6 wächst an der
Anwachsschicht 8 eine Koaleszenzschicht 7 aus dotiertem oder undotiertem GaN an. In Richtung weg von dem Aufwachssubstrat 1 wächst die Koaleszenzschicht 7 zu einer zusammenhängenden Schicht zusammen. Die Dicke der Koaleszenzschicht 7 liegt beispielsweise zwischen einschließlich 0,5 μιη und 1,0 μιη.
Der Koaleszenzschicht 7 folgt direkt eine Mittelschicht 9 nach. Bevorzugt ist die Mittelschicht 9 eine AlGaN-Schicht mit einem Aluminiumgehalt von ungefähr 10 % und mit einer Dicke von ungefähr 30 nm oder von ungefähr 60 nm. Auf die Mittelschicht 9 kann optional auch verzichtet werden.
Auf die Mittelschicht 9 folgt die n-dotierte Schicht 2b der Halbleiterschichtenfolge 2, die an eine aktive Schicht 2a grenzt. An einer dem Aufwachssubstrat 1 abgewandten Seite der aktiven Schicht 2a befindet sich mindestens eine p-dotierte Schicht 2c. Die Schichten 2a, 2b, 2c der
Halbleiterschichtenfolge 2 basieren bevorzugt auf InGaN. Eine Dotierstoffkonzentration der n-dotierten Schicht 2b kann zwischen einschließlich 5 x 10 /cm""J und 1 x 10Vcm oder zwischen einschließlich 1 x 10 /cm""J oder 6 x lO13/cm
liegen. Die Dotierung der n-dotierten Schicht 2b erfolgt bevorzugt mit Germanium und/oder mit Silizium. Die p-dotierte Schicht 2c ist bevorzugt mit Magnesium dotiert. Eine Dicke D der n-dotierten Schicht 2b beträgt zum Beispiel zwischen einschließlich 1,0 μιη und 4 μιτι, insbesondere
zwischen einschließlich 1,5 μιη und 2,5 μιη. In einem der
Mittelschicht 9 nächstgelegenen Bereich der n-dotierten Schicht 2b, wobei dieser Bereich eine Dicke bevorzugt
zwischen einschließlich 100 nm und 500 nm aufweist, ist eine Dotierstoffkonzentration optional erniedrigt und beträgt in diesem Bereich beispielsweise zwischen einschließlich
5 x 1017/cm-3 und 1 x 1019/cm , insbesondere ungefähr
1 x 1018/cm~3. Dieser niedrig dotierte Bereich ist in den Figuren nicht gezeichnet.
Beim Ausführungsbeispiel des Halbleiterchips 10 gemäß Figur 4 sind das Aufwachssubstrat 1 sowie die Nukleationsschicht 3 und die Zwischenschicht 4 entfernt, wie dies auch im
Zusammenhang mit Figur 3 möglich ist. An einer p-Seite der Halbleiterschichtenfolge 2 ist eine erste Kontaktschicht 12a angebracht. Über die erste Kontaktschicht 12a ist die
Halbleiterschichtenfolge 2 mit einem Trägersubstrat 11 verbunden. Eine Dicke des Trägersubstrats 11 liegt bevorzugt zwischen einschließlich 50 μιη und 1 mm.
An einer dem Trägersubstrat 11 abgewandten Seite der
Halbleiterschichtenfolge 2 ist eine Aufrauung 13 erzeugt. Die Aufrauung 13 reicht bis an oder bis in die n-dotierte Schicht 2b der Halbleiterschichtenfolge 2. Durch die Aufrauung sind also die n-dotierte Schicht 2b sowie die Mittelschicht 9 stellenweise freigelegt. Besonders bevorzugt ist die
Maskierungsschicht 6 durch die Aufrauung 13 vollständig entfernt .
Optional ist an der dem Trägersubstrat abgewandten Seite eine weitere Kontaktschicht 12b angebracht, über die der
Halbleiterchip 10 elektrisch kontaktierbar und bestrombar ist, etwa mittels eines Bonddrahtes. Weitere optionale
Schichten wie Spiegelschichten oder Verbindungsmittelschichten sind in den Figuren nicht
gezeichnet .
Ein weiteres Ausführungsbeispiel des Halbleiterchips 10 ist in Figur 5 zu sehen. Der Halbleiterchip 10 gemäß Figur 5 weist zwei Mittelschichten 9 auf, zwischen denen sich eine GaN-Schicht 5 befindet. Anders als in Figur 5 dargestellt, können auch mehr als zwei Mittelschichten 9, die jeweils gleich zueinander oder voneinander verschieden aufgebaut sind, vorliegen.
Die Aufrauung 13 reicht durch beide Mittelschichten 5 hindurch bis in die n-dotierte Schicht 2b. Anders als gezeichnet ist es möglich, dass eine der Mittelschichten 9 von der Aufrauung nicht betroffen ist. Weiterhin ist es möglich, dass die der aktiven Schicht 2a nächstgelegene Mittelschicht 9 als Ätzstoppschicht für das Erzeugen der Aufrauung 13 ausgebildet ist. In Figur 6 ist ein weiteres Ausführungsbeispiel des
Halbleiterchips 10 gezeigt. Die Halbleiterschichtenfolge 2 ist über ein Verbindungsmittel 18, das zum Beispiel ein Lot ist, an dem Trägersubstrat 11 befestigt. Die dem
Trägersubstrat 11 zugewandte Seite der
Halbleiterschichtenfolge 2 ist über eine erste elektrische
Anschlussschicht 14 und über das Trägersubstrat 11 elektrisch kontaktiert .
Eine dem Trägersubstrat 11 abgewandte Seite der
Halbleiterschichtenfolge 2 ist weiterhin über eine zweite elektrische Anschlussschicht 16 kontaktiert. Die zweite Anschlussschicht 16 durchdringt die aktive Schicht 2a, vom Trägersubstrat 11 her gesehen, und ist lateral neben die Halbleiterschichtenfolge 2 geführt. Beispielsweise kann die zweite Anschlussschicht 16 lateral neben der
Halbleiterschichtenfolge 2 mit einem Bond-Draht, nicht gezeichnet, verbunden sein.
Die Aufrauung 13 reicht nicht bis an die zweite
Anschlussschicht 16 heran. Weiterhin sind die
Anschlussschichten 16, 14 durch eine Trennschicht 15, beispielsweise aus Siliziumoxid oder einem Siliziumnitrid, voneinander elektrisch isoliert. In Figur 6 sind die
Mittelschicht sowie die Koaleszenzschicht nicht gezeichnet. Der Halbleiterchip 10 kann somit ähnlich ausgebildet sein, wie in der Druckschrift US 2010/0171135 AI angegeben, deren Offenbarungsgehalt durch Rückbezug mit aufgenommen wird.
In Figur 7 sind erste Verfahrensschritte zur Herstellung des Halbleiterchips 10, beispielsweise wie in Figur 3
illustriert, gezeigt. Laut Figur 7A wird unmittelbar auf dem Aufwachssubstrat 1 die Nukleationsschicht 3 erzeugt. Gemäß Figur 7B wird direkt auf die Nukleationsschicht 3 die
Anwachsschicht 8 gewachsen. Auf die Anwachsschicht 8, die eine Dicke von ungefähr 1 ym aufweisen kann, wird
bereichsweise die Maskierungsschicht 6 angebracht, vergleiche Figur 7C. Alle diese Schichten können mittels Sputtern aufgebracht sein.
In der Anwachsschicht 8 kann eine Defektdichte des GaN im Bereich von ungefähr 3 x 109 cm-2 liegen. Durch die
Koaleszenzschicht 7, in Verbindung mit der Maskierungsschicht 6, kann die Defektdichte in der Halbleiterschichtenfolge 2, insbesondere in der n-dotierten Schicht 2b, um etwa eine Größenordnung reduziert werden. In Figur 7D ist illustriert, wie die Koaleszenzschicht 7, ausgehend von Öffnungen in der Maskierungsschicht 6,
zusammenwächst. Ein Bedeckungsgrad mit der Maskierungsschicht 6 liegt zum Beispiel bei zirka 70 %. In Figur 7D ist die Koaleszenzschicht 7 in noch nicht vollständig
zusammengewachsenem Zustand schematisch illustriert. Eine Dicke der zusammengewachsenen Koaleszensschicht 7 kann ungefähr 1,2 ym betragen. Die weiteren Verfahrensschritte sind in Figur 7 nicht gezeichnet.
Die Verfahrensschritte 7A bis 7C finden bevorzugt in
derselben Sputter-Depositionsanlage statt, in Figur 7 nicht dargestellt. Ab dem Verfahrensschritt gemäß Figur 7D findet bevorzugt ein MOVPE Anwendung.
Ein weiteres Ausführungsbeispiel des Halbleiterchips 10 ist in Figur 8 gezeigt. Der Halbleiterchip 10 ist bevorzugt mittels Verfahren, wie in den Figuren 1 und 7 illustriert, hergestellt. Elektrische Kontaktstrukturen wie Leiterbahnen oder Bonddrähte sind in Figur 8 nicht gezeichnet.
An dem Trägersubstrat 11 befindet sich die
Halbleiterschichtenfolge 2 mit der p-dotierten Schicht 2c, der aktiven Schicht 2a und der n-dotierten Schicht 2b.
Bevorzugt befindet sich zwischen der aktiven Schicht 2a und der p-dotierten Schicht 2c eine Elektronenbarriereschicht 2d, wie auch in allen anderen Ausführungsbeispielen.
Die n-dotierte Schicht 2b weist zum Beispiel eine Dicke zwischen einschließlich 100 nm und 300 nm auf, insbesondere ungefähr 200 nm. Eine Dotierstoffkonzentration der n- dotierten Schicht 2b liegt bevorzugt unterhalb von
1 x 10l8 cm-3. An die n-dotierte Schicht 2b grenzt die zweite Mittelschicht 9b, in Richtung weg von dem Trägersubstrat 11 gefolgt von der zweiten GaN-Schicht 5b, der ersten
Mittelschicht 9a und der ersten GaN-Schicht 5a. Die erste Mittelschicht 9a weist bevorzugt eine Dicke
zwischen einschließlich 15 nm und 50 nm auf, zum Beispiel ungefähr 30 nm. Ein Dicke der zweiten Mittelschicht 9b ist größer und liegt insbesondere zwischen einschließlich 25 nm und 100 nm, zum Beispiel bei zirka 60 nm. Die beiden
Mittelschichten 9a, 9b sind aus AlGaN mit einem Al-Gehalt von bevorzugt 5 % bis einschließlich 15 % gebildet. Solche optionalen Mittelschichten 9a, 9b und die ebenfalls
optionalen GaN-Schichten 5a, 5b können auch in allen anderen Ausführungsbeispielen vorhanden sein.
Die Aufrauung 13 kann stellenweise bis an die erste
Mittelschicht 9a heranreichen, durchdringt die erste
Mittelschicht 9a sowie die näher am Trägersubstrat 11 liegen Schichten jedoch bevorzugt nicht. Anders als gezeichnet kann die Aufrauung 13 auch nicht bis an die Mittelschicht 9a reichen .
Die zweite GaN-Schicht 5b weist bevorzugt eine Dicke zwischen einschließlich 0,5 ym und 2 ym oder zwischen einschließlich 0,8 ym und 1,2 ym auf, zum Beispiel ungefähr 1 ym. Eine
Dotierstoffkonzentration der zweiten GaN-Schicht 5b liegt bevorzugt bei mindestens 1 x 1019 cm 3. D e erste GaN-Schicht 5a hat eine maximale Dicke von insbesondere höchstens 4 ym oder von höchstens 3 ym und/oder von mindestens 1 ym oder von mindestens 2 ym.
Die erste GaN-Schicht 5a ist zum Beispiel auf einer
Koaleszenzschicht 7 mit einer Dicke von ungefähr 1,2 ym gewachsen, vergleiche Figur 7D. Die in Figur 7 illustrierten Schichten 1, 3, 8, 6, 7 sind von dem Halbleiterchip 10 gemäß Figur 8 nach dem Anbringen des Trägersubstrats 11 entfernt. Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele beschränkt. Vielmehr umfasst die
Erfindung jedes neue Merkmal sowie jede Kombinationen von Merkmalen, was insbesondere jede Kombinationen von Merkmalen in den Patentansprüchen beinhaltet, auf wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den
Patentansprüchen oder Ausführungsbeispielen angegeben ist.
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 10 2011 114 671.0, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.

Claims

Patentansprüche
1. Verfahren zur Herstellung eines optoelektronischen
Halbleiterchips (10) mit den Schritten:
- Bereitstellen eines Aufwachssubstrats (1),
- Erzeugen einer III-Nitrid-Nukleationsschicht (3) auf dem Aufwachssubstrat (1) mittels Sputtern, wobei ein Material des Aufwachssubstrats (1) von einem Material der Nukleationsschicht (3) verschieden ist, und
- Aufwachsen einer III-Nitrid-Halbleiterschichtenfolge
(2) mit einer aktiven Schicht (2a) auf die
Nukleationsschicht (3) .
2. Verfahren nach dem vorhergehenden Anspruch,
bei dem zwischen der Nukleationsschicht (3) und dem Aufwachssubstrat (1) eine Opferschicht (31) erzeugt wird, wobei die Opferschicht (31) ein Aluminiumoxid umfasst und die Opferschicht (31) beim Abtrennen des Aufwachssubstrats (1) von der Halbleiterschichtenfolge (2) wenigstens zum Teil nasschemisch zersetzt wird.
3. Verfahren nach dem vorhergehenden Anspruch,
bei dem das Aufwachssubstrat (1) beim Ablösen von der Halbleiterschichtenfolge (2) an einer der
Halbleiterschichtenfolge (2) zugewandten Seite nicht zerstört wird.
4. Verfahren nach einem der vorhergehenden Ansprüche,
bei dem die Nukleationsschicht (3) eine Dicke zwischen einschließlich 10 nm und 1000 nm aufweist, insbesondere zwischen einschließlich 50 nm und 200 nm,
wobei die Nukleationsschicht (3) auf A1N basiert und unmittelbar auf das Aufwachssubstrat (1) aufgebracht wird .
5. Verfahren nach einem der vorhergehenden Ansprüche, bei dem ein Trägersubstrat (11) an eine dem
Aufwachssubstrat (1) abgewandte Seite der
Halbleiterschichtenfolge (2) angebracht wird und nachfolgend das Aufwachssubstrat (1) mittels eines
Laserabhebeverfahrens entfernt wird.
6. Verfahren nach dem vorhergehenden Anspruch,
bei dem das Aufwachssubstrat (1) und die
Nukleationsschicht (3) für eine bei dem Abhebeverfahren verwendete Laserstrahlung durchlässig sind,
wobei durch die Laserstrahlung eine Materialzersetzung an einer Grenzfläche zwischen der Nukleationsschicht (3) und der Halbleiterschichtenfolge (2) und/oder einer Anwachsschicht (8) erfolgt.
7. Verfahren nach einem der vorhergehenden Ansprüche,
bei dem der Nukleationsschicht (3) Sauerstoff
beigegeben wird, wobei ein Gewichtsanteil des
Sauerstoffs zwischen einschließlich 0,1 % und 10 % liegt .
8. Verfahren nach dem vorhergehenden Anspruch,
bei dem ein Sauerstoffanteil in der Nukleationsschicht (3) in eine Richtung weg von dem Aufwachssubstrat (1) monoton abnimmt.
9. Verfahren nach einem der vorhergehenden Ansprüche,
bei dem unmittelbar auf der Nukleationsschicht (3) die
Anwachsschicht (8) mittels Sputtern oder mittels
Gasphasenepitaxie aufgebracht wird,
wobei die Anwachsschicht (8) auf GaN basiert. Verfahren nach einem der vorhergehenden Ansprüche, bei dem auf die Anwachsschicht (8) die folgenden
Schichten unmittelbar aufeinander und in der
angegebenen Reihenfolge erzeugt werden:
- eine Maskierungsschicht (6), basierend auf einem Sizilizumnitrid, einem Siliziumoxid oder Magnesiumoxid, wobei die Maskierungsschicht (6) die Anwachsschicht (8) mit einem Bedeckungsgrad zwischen einschließlich 50 % und 90 % bedeckt,
- eine Koaleszenzschicht (7), basierend auf GaN,
- eine oder mehrere Mittelschichten (9) aus AlGaN, wobei im Falle mehrerer Mittelschichten (9) zwischen zwei benachbarten Mittelschichten (9) je eine GaN- Schicht (5) gewachsen wird, und
- die Halbleiterschichtenfolge (2a, 2b, 2c) , basierend auf AlInGaN oder auf InGaN.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem das Sputtern bei einer Temperatur zwischen einschließlich 550 °C und 900 °C und bei einem Druck zwischen einschließlich 1 x 10~3 mbar und 1 x 10~2 mbar durchgeführt wird.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem eine Aufwachsrate beim Sputtern zwischen einschließlich 0,03 nm/s und 0,5 nm/s eingestellt wird, wobei das Sputtern unter einer Atmosphäre mit Ar und mit 2 durchgeführt wird und eine Verhältnis Ar zu 2 bei 1 zu 2 liegt, mit einer Toleranz von höchstens
Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Nukleationsschicht (3) in einer
Sputterdepositionsanlage (A) erzeugt wird und die Halbleiterschichtenfolge (2) in einem davon
verschiedenen Gasphasenepitaxie-Reaktor (B) gewachsen wird,
wobei die Sputterdepositionsanlage (A) frei von Gallium ist .
Optoelektronischer Halbleiterchip (10) mit einer
Halbleiterschichtenfolge (2) mit einer zu einer
Strahlungserzeugung vorgesehenen aktiven Schicht (2a) und mit mindestens einer n-dotierten Schicht (2b) , wobei
- die n-dotierte Schicht (2b) an die aktive Schicht (2a) angrenzt,
- die Halbleiterschichtenfolge (2) auf AlInGaN oder auf InGaN basiert,
- an einer einem Trägersubstrat (11) abgewandten Seite der n-dotierten Schicht (2b) eine oder mehrere
Mittelschichten (9) aus AlGaN mit Dicken jeweils zwischen einschließlich 25 nm und 200 nm gewachsen sind,
- an einer dem Trägersubstrat (11) abgewandten Seite der Mittelschicht (9) oder einer der Mittelschichten (9) eine Koaleszenzschicht (7) aus dotiertem oder undotiertem GaN mit einer Dicke zwischen einschließlich 300 nm und 1,2 ym geformt ist,
- eine Aufrauung (13) von der Koaleszenzschicht (7) her bis an oder in die n-dotierte Schicht (2b) reicht,
- eine Strahlungsaustrittsfläche des
Halbleiterschichtenstapels (2) teilweise durch die Koaleszenzschicht (7) gebildet ist,
- die Mittelschicht (9) stellenweise freigelegt ist, und - der Halbleiterchip (10) mit einem Verfahren nach einem der vorherigen Ansprüche hergestellt ist.
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JP2014532294A JP2015501526A (ja) 2011-09-30 2012-08-23 オプトエレクトロニクス半導体チップの製造方法およびオプトエレクトロニクス半導体チップ
CN201280048248.4A CN103843161B (zh) 2011-09-30 2012-08-23 用于制造光电子半导体芯片的方法和光电子半导体芯片
KR1020147007971A KR102009535B1 (ko) 2011-09-30 2012-08-23 광전자 반도체 칩을 생성하기 위한 방법 및 광전자 반도체 칩
US14/345,852 US9343615B2 (en) 2011-09-30 2012-08-23 Method for producing an optoelectronic semiconductor chip and optoelectronic semiconductor chip
US15/098,779 US9647174B2 (en) 2011-09-30 2016-04-14 Optoelectronic semiconductor chip

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016202853A1 (de) * 2015-06-18 2016-12-22 Osram Opto Semiconductors Gmbh Verfahren zur herstellung eines nitrid-halbleiterbauelements und nitrid-halbleiterbauelement

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011115299B4 (de) * 2011-09-29 2023-04-27 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
DE102012101211A1 (de) 2012-02-15 2013-08-22 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines strahlungsemittierenden Halbleiterbauelements
DE102012107001A1 (de) 2012-07-31 2014-02-06 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
DE102013100818B4 (de) * 2013-01-28 2023-07-27 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
DE102014101966A1 (de) 2014-02-17 2015-08-20 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines elektronischen Halbleiterchips und elektronischer Halbleiterchip
DE102014116999B4 (de) 2014-11-20 2025-09-18 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
DE102015107661B4 (de) * 2015-05-15 2021-03-18 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung eines Nitridverbindungshalbleiter-Bauelements
DE102017106888A1 (de) 2017-03-30 2018-10-04 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von Leuchtdiodenchips und Leuchtdiodenchip
US20230124414A1 (en) * 2021-10-14 2023-04-20 Applied Materials, Inc. SUBSTRATE PROCESSING FOR GaN GROWTH

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1041609A1 (de) * 1999-03-31 2000-10-04 Toyoda Gosei Co., Ltd. Halbleitervorrichtung aus einer Nitridverbindung der Grupe III und Herstellungsverfahren
US20070190676A1 (en) * 2005-01-11 2007-08-16 Chen-Fu Chu Light emitting diodes (leds) with improved light extraction by roughening
DE10034263B4 (de) 2000-07-14 2008-02-28 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Quasisubstrats
US20080054296A1 (en) * 2006-09-06 2008-03-06 Samsung Electronics Co., Ltd. Nitride-based semiconductor light emitting device and method of manufacturing the same
EP2056339A1 (de) * 2006-08-18 2009-05-06 Showa Denko K.K. Verfahren zum herstellen eines gruppe-iii-nitrid-verbund-halbleiter-leuchtbauelements, gruppe-iii-nitrid-verbund-halbleiter-leuchtbauelement und lampe
US20090289270A1 (en) * 2008-05-23 2009-11-26 Showa Denko K.K. Group iii nitride semiconductor multilayer structure and production method thereof
US20100171135A1 (en) 2007-04-26 2010-07-08 Karl Engl Optoelectronic Semiconductor Body and Method for Producing the Same

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5741724A (en) 1996-12-27 1998-04-21 Motorola Method of growing gallium nitride on a spinel substrate
JP3602856B2 (ja) 1998-01-21 2004-12-15 ローム株式会社 半導体発光素子およびその製法
JP3994623B2 (ja) * 2000-04-21 2007-10-24 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子の製造方法
JP3509709B2 (ja) 2000-07-19 2004-03-22 株式会社村田製作所 圧電薄膜共振子及び圧電薄膜共振子の製造方法
JP4276135B2 (ja) * 2004-06-14 2009-06-10 日本電信電話株式会社 窒化物半導体成長用基板
JP4468744B2 (ja) 2004-06-15 2010-05-26 日本電信電話株式会社 窒化物半導体薄膜の作製方法
US8298624B2 (en) 2004-09-27 2012-10-30 Gallium Enterprises Pty Ltd. Method and apparatus for growing a group (III) metal nitride film and a group (III) metal nitride film
CN101124353B (zh) * 2004-09-27 2011-12-14 盖利姆企业私人有限公司 生长第（ⅲ）族金属氮化物薄膜的方法和装置、以及第（ⅲ）族金属氮化物薄膜
JP4535935B2 (ja) 2005-05-19 2010-09-01 日本電信電話株式会社 窒化物半導体薄膜およびその製造方法
JP2007095845A (ja) 2005-09-27 2007-04-12 Oki Data Corp 半導体複合基板とそれを用いた半導体装置の製造方法
US7777217B2 (en) 2005-12-12 2010-08-17 Kyma Technologies, Inc. Inclusion-free uniform semi-insulating group III nitride substrate and methods for making same
EP3731284A1 (de) 2006-02-23 2020-10-28 AZUR SPACE Solar Power GmbH Nitridhalbleiterprodukt
DE102006008929A1 (de) * 2006-02-23 2007-08-30 Azzurro Semiconductors Ag Nitridhalbleiter-Bauelement und Verfahren zu seiner Herstellung
KR100756841B1 (ko) 2006-03-13 2007-09-07 서울옵토디바이스주식회사 ＡｌｘＧａ１－ｘＮ 버퍼층을 갖는 발광 다이오드 및 이의제조 방법
US8148712B2 (en) 2006-05-10 2012-04-03 Showa Denko K.K. Group III nitride compound semiconductor stacked structure
JP2007329382A (ja) 2006-06-09 2007-12-20 Mitsubishi Cable Ind Ltd ＧａＮ系発光ダイオード素子
JP2008047762A (ja) * 2006-08-18 2008-02-28 Showa Denko Kk Ｉｉｉ族窒化物化合物半導体発光素子の製造方法、及びｉｉｉ族窒化物化合物半導体発光素子、並びにランプ
JP5186093B2 (ja) 2006-09-26 2013-04-17 スタンレー電気株式会社 半導体発光デバイス
US7825432B2 (en) 2007-03-09 2010-11-02 Cree, Inc. Nitride semiconductor structures with interlayer structures
TWI377703B (en) * 2007-05-02 2012-11-21 Showa Denko Kk Production method of group iii nitride semiconductor light-emitting device
JP5041883B2 (ja) 2007-06-07 2012-10-03 昭和電工株式会社 Ｉｉｉ族窒化物半導体層の製造方法、ｉｉｉ族窒化物半導体発光素子の製造方法
US20100176369A2 (en) 2008-04-15 2010-07-15 Mark Oliver Metalized Silicon Substrate for Indium Gallium Nitride Light-Emitting Diodes
US8859399B2 (en) 2008-11-19 2014-10-14 Agency For Science, Technology And Research Method of at least partially releasing an epitaxial layer
JP5237780B2 (ja) 2008-12-17 2013-07-17 スタンレー電気株式会社 半導体発光素子の製造方法
US8299473B1 (en) * 2009-04-07 2012-10-30 Soraa, Inc. Polarized white light devices using non-polar or semipolar gallium containing materials and transparent phosphors
DE102009036843A1 (de) * 2009-08-10 2011-02-17 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Leuchtdiode und Leuchtdiode
WO2011055774A1 (ja) 2009-11-06 2011-05-12 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の製造方法
JP5496623B2 (ja) 2009-11-26 2014-05-21 スタンレー電気株式会社 光半導体装置
JP5399552B2 (ja) 2010-03-01 2014-01-29 シャープ株式会社 窒化物半導体素子の製造方法、窒化物半導体発光素子および発光装置
JP2011082570A (ja) 2011-01-11 2011-04-21 Showa Denko Kk Ｉｉｉ族窒化物半導体発光素子の製造方法
US9012921B2 (en) * 2011-09-29 2015-04-21 Kabushiki Kaisha Toshiba Light emitting devices having light coupling layers

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1041609A1 (de) * 1999-03-31 2000-10-04 Toyoda Gosei Co., Ltd. Halbleitervorrichtung aus einer Nitridverbindung der Grupe III und Herstellungsverfahren
DE10034263B4 (de) 2000-07-14 2008-02-28 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Quasisubstrats
US20070190676A1 (en) * 2005-01-11 2007-08-16 Chen-Fu Chu Light emitting diodes (leds) with improved light extraction by roughening
EP2056339A1 (de) * 2006-08-18 2009-05-06 Showa Denko K.K. Verfahren zum herstellen eines gruppe-iii-nitrid-verbund-halbleiter-leuchtbauelements, gruppe-iii-nitrid-verbund-halbleiter-leuchtbauelement und lampe
US20080054296A1 (en) * 2006-09-06 2008-03-06 Samsung Electronics Co., Ltd. Nitride-based semiconductor light emitting device and method of manufacturing the same
US20100171135A1 (en) 2007-04-26 2010-07-08 Karl Engl Optoelectronic Semiconductor Body and Method for Producing the Same
US20090289270A1 (en) * 2008-05-23 2009-11-26 Showa Denko K.K. Group iii nitride semiconductor multilayer structure and production method thereof

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016202853A1 (de) * 2015-06-18 2016-12-22 Osram Opto Semiconductors Gmbh Verfahren zur herstellung eines nitrid-halbleiterbauelements und nitrid-halbleiterbauelement
TWI636580B (zh) * 2015-06-18 2018-09-21 歐斯朗奧托半導體股份有限公司 製造氮化物半導體組件的方法以及氮化物半導體組件
US10475959B2 (en) 2015-06-18 2019-11-12 Osram Opto Semiconductors Gmbh Method for producing a nitride semiconductor component, and a nitride semiconductor component
DE102015109761B4 (de) 2015-06-18 2022-01-27 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung eines Nitrid-Halbleiterbauelements und Nitrid-Halbleiterbauelement

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