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WO2012036017A1 - 誘電体薄膜素子、アンチヒューズ素子及び誘電体薄膜素子の製造方法 - Google Patents

誘電体薄膜素子、アンチヒューズ素子及び誘電体薄膜素子の製造方法 Download PDF

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WO2012036017A1
WO2012036017A1 PCT/JP2011/070219 JP2011070219W WO2012036017A1 WO 2012036017 A1 WO2012036017 A1 WO 2012036017A1 JP 2011070219 W JP2011070219 W JP 2011070219W WO 2012036017 A1 WO2012036017 A1 WO 2012036017A1
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WO
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layer
thin film
surface metal
wiring
film element
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PCT/JP2011/070219
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English (en)
French (fr)
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俊幸 中磯
竹島　裕
豊 石浦
祐二 入江
晋輔 谷
高木　純
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
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Publication date
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    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a dielectric thin film element.
  • the present invention also relates to an antifuse element including a dielectric thin film element.
  • the present invention also relates to a method for manufacturing a dielectric thin film element.
  • the dielectric thin film element includes a lower electrode layer 102, a dielectric layer 103, an upper electrode layer 104, a protective layer 105, and wiring layers 107-1 and 107-2. Yes.
  • the lower electrode layer 102, the dielectric layer 103, and the upper electrode layer 104 are sequentially formed on the substrate 101.
  • the protective layer 105 is formed to cover the lower electrode layer 102, the dielectric layer 103, and the upper electrode layer 104.
  • the wiring layer 107-1 is formed so as to be drawn out from the lower electrode layer 102 onto the protective layer 105.
  • the wiring layer 107-2 is formed so as to be drawn from the upper electrode layer 104 onto the protective layer 105.
  • the areas of the portions where the wiring layers 107-1 and 107-2 are in contact with the lower electrode layer 102 and the upper electrode layer 104 are small. Therefore, when external stress is applied to the wiring layers 107-1 and 107-2, the wiring layers 107-1 and 107-2 are easily separated from the lower electrode layer 102 and the upper electrode layer 104. Further, the wiring layers 107-1 and 107-2 have a surface exposed state, and there is a problem that they are easily oxidized and corroded. These problems all cause a decrease in moisture resistance of the dielectric thin film element.
  • An object of the present invention has been made in view of such a problem, and provides a dielectric thin film element having high moisture resistance by relaxing stress applied to a wiring layer and suppressing oxidation and corrosion of the wiring layer. That is.
  • a dielectric thin film element according to the present invention is formed so as to cover a capacitor portion having a dielectric layer and a pair of electrode layers formed on the upper and lower surfaces of the dielectric layer, and the capacitor portion.
  • a protective layer formed along an inner surface of an opening formed so as to expose each surface of the electrode layer through the protective layer, and is in contact with each of the electrode layers;
  • An external electrode formed so as to be electrically connected to the wiring layer on a side different from the surface in contact with the surface, and the surface metal layer is at least on the inner surface of the opening of the wiring layer
  • a second surface metal layer formed on an upper surface of the layer and in contact with an end of the first surface metal layer, wherein the first surface metal layer is a plating film, and the second surface metal
  • the first surface metal layer is also formed on the surface of the portion of the wiring layer that is drawn to the upper surface of the protective layer.
  • the material of the first surface metal layer is preferably composed mainly of Ni.
  • the material of the second surface metal layer is preferably mainly composed of Ti or Cr, or an alloy of Ni and Cr.
  • the wiring layer has a multi-layer structure, and the lowermost layer material of the wiring layer is the same as that of the second surface metal layer.
  • the present invention is also directed to an antifuse element including the dielectric thin film element described above.
  • the present invention provides a method for manufacturing a dielectric thin film element configured as follows.
  • a method of manufacturing a dielectric thin film element includes a step of forming a capacitor portion having a dielectric layer and a pair of electrode layers formed on the upper and lower surfaces of the dielectric layer; and A step of forming a protective layer so as to cover; a step of forming an opening so as to expose each surface of the electrode layer through the protective layer; and a contact with each of the electrode layers; Forming a pair of wiring layers along the inner surface of the opening so as to be drawn to the upper surface; forming a second surface metal layer on the surface of the wiring layer by a vacuum thin film method; A step of removing at least a portion along the inner surface of the opening in the surface metal layer of 2, and a step of forming a first surface metal layer by plating on the portion from which the second surface metal layer has been removed. It is characterized by providing.
  • the wiring layer is preferably formed by a vacuum thin film method.
  • the first surface metal layer and the second surface metal layer are formed on the surface of the wiring layer, thereby suppressing the corrosion and oxidation of the wiring layer.
  • the first surface metal layer covering the portion along the inner surface of the opening is a plating film, it is possible to effectively prevent the wiring layer from being peeled off from the electrode layer.
  • the surface metal layer has at least the first surface metal layer described above that is a plating film and the second surface metal layer that is a film formed by a vacuum thin film method, When the end portions are in contact with each other, the stress propagating from the external electrode to the electrode layer through the wiring layer can be relaxed.
  • FIG. 2 is a cross-sectional view taken along the line AA in FIG. (Experimental example 1) It is sectional drawing which shows the manufacturing method of the dielectric thin film element concerning this invention.
  • FIG. 4 is a cross-sectional view showing a manufacturing method performed after FIG. 3 in the method for manufacturing a dielectric thin film element according to the present invention.
  • FIG. 5 is a cross-sectional view showing a manufacturing method performed after FIG. 4 in the method for manufacturing a dielectric thin film element according to the present invention.
  • FIG. 6 is a cross-sectional view showing a manufacturing method performed after FIG. 5 in the method for manufacturing a dielectric thin film element according to the present invention.
  • FIG. 1 is a plan view of a dielectric thin film element 10 according to the present invention.
  • FIG. 2 is a cross-sectional view taken along the line AA in FIG. 1 to 9 are schematically shown for easy understanding.
  • the dielectric thin film element 10 is formed on the substrate 11 using, for example, a thin film formation process.
  • the substrate 11 include a Si single crystal substrate (hereinafter referred to as “Si substrate”).
  • an oxide layer 12 is preferably formed on the surface of the substrate 11.
  • the oxide layer 12 is formed by, for example, heat-treating the substrate 11.
  • the capacitor unit 20 includes a lower electrode layer 21, a dielectric layer 22, and an upper electrode layer 23.
  • the adhesion layer 13 is formed to ensure adhesion between the oxide layer 12 and the lower electrode layer 21.
  • the material of the adhesion layer 13 and the dielectric layer 22 is the same, the manufacturing is simplified.
  • Examples of the dielectric material used for the dielectric layer 22 include (Ba, Sr) TiO 3 (hereinafter referred to as “BST”).
  • the lower electrode layer 21 is formed on the lower surface of the dielectric layer 22.
  • the upper electrode layer 23 is formed on the upper surface of the dielectric layer 22.
  • a conductive metal material is used for the lower electrode layer 21 and the upper electrode layer 23.
  • a high melting point noble metal having good conductivity and excellent oxidation resistance is preferable. Examples of noble metals include Au and Pt.
  • the inorganic protective layer 24 is provided on the upper surface of the upper electrode layer 23.
  • the inorganic insulating layer 24 is provided, for example, to improve the adhesion between the upper electrode layer 23 and the protective layer 30. If the inorganic insulating layer 24 and the dielectric layer 22 are made of the same material, the manufacturing is simplified.
  • the protective layer 30 is formed so as to cover the adhesion layer 13, the capacitor portion 20, and the inorganic insulating layer 24.
  • the protective layer 30 is formed, for example, to prevent moisture from entering the capacitor unit 20.
  • the protective layer 30 includes an inorganic protective layer 31 and an organic protective layer 32.
  • the material of the inorganic protective layer 31 include SiN x , SiO 2 , Al 2 O 3 , and TiO 2 .
  • the material of the organic protective layer 32 include a polyimide resin and an epoxy resin.
  • the openings 33 and 34 are formed so as to penetrate the protective layer 30 and expose the surfaces of the lower electrode layer 21 and the upper electrode layer 23, respectively.
  • the wiring layers 41 and 42 are formed along the inner surfaces of the openings 33 and 34 and are in contact with the lower electrode layer 21 and the upper electrode layer 23, respectively.
  • the wiring layers 41 and 42 are drawn out to the upper surface of the protective layer 30.
  • the wiring layers 41 and 42 have a two-layer structure of a wiring adhesion layer and a wiring metal layer (not shown).
  • the wiring adhesion layer is a lower layer having a two-layer structure
  • the wiring metal layer is an upper layer having a two-layer structure.
  • the wiring adhesion layer is formed in order to ensure adhesion with the base.
  • An example of the material of the wiring adhesion layer is Ti.
  • the wiring metal layer is formed in order to ensure electrical conductivity of the wiring layer.
  • An example of the material of the wiring metal layer is Cu. If the wiring adhesion layer and the second surface metal layers 45 and 46 described later are made of the same material, it can be manufactured at low cost, which is preferable.
  • a surface metal layer is formed on the surface of the wiring layers 41 and 42, and the surface metal layer has first surface metal layers 43 and 44 and second surface metal layers 45 and 46, respectively. is doing.
  • the first surface metal layers 43 and 44 and the second surface metal layers 45 and 46 are formed on the surface of the wiring layers 41 and 42, thereby suppressing the corrosion and oxidation of the wiring layers 41 and 42.
  • the external electrode 47 is formed so as to be electrically connected to the wiring layer 41 on the side of the portion of the wiring layer 41 that extends to the upper surface of the protective layer 30 that is different from the surface in contact with the protective layer 30. Yes.
  • the external electrode 48 is formed so as to be electrically connected to the wiring layer 42 on the side of the portion of the wiring layer 42 that extends to the upper surface of the protective layer 30 that is different from the surface in contact with the protective layer 30. Has been.
  • the organic insulating layer 51 covers the protective layer 30, the wiring layers 41 and 42, the first surface metal layers 43 and 44, and the second surface metal layers 45 and 46, and the external electrode 47. , 48 are exposed.
  • Examples of the material of the organic insulating layer 51 include polyimide resin and epoxy resin.
  • the first surface metal layers 43 and 44 are formed of a plating film so as to cover portions along the inner surfaces of the openings 33 and 34 of the wiring layers 41 and 42. Therefore, peeling of the wiring layers 41 and 42 from the electrode layer can be effectively prevented.
  • the openings 33 and 34 have side surfaces and a bottom surface, and stress concentrates on the boundary between the side surfaces and the bottom surface. Therefore, it is only necessary that the first surface metal layers 43 and 44 are formed at least in a portion corresponding to the boundary between the side surface and the bottom surface.
  • the material of the first surface metal layers 43 and 44 is preferably mainly composed of Ni. This is because the above-described effects are remarkable.
  • first surface metal layers 43 and 44 are preferably formed by an electrolytic plating method. This is because it can be manufactured at low cost.
  • the second surface metal layers 45 and 46 are films formed by a vacuum thin film method.
  • the vacuum thin film method refers to a method of forming a film in a vacuum, such as an evaporation method, a sputtering method, or MOCVD (Metal Organic Vapor Deposition).
  • the second surface metal layers 45 and 46 are formed on the surfaces of the wiring layers 41 and 42 located on the upper surface of the protective layer 30 and are in contact with the external electrodes 47 and 48. That is, when the stress propagated from the external electrodes 47 and 48 tries to reach the openings 33 and 34 via the second surface metal layers 45 and 46 and the first surface metal layers 43 and 44, this stress is applied. However, it is greatly relieved at the connecting portion between the second surface metal layers 45 and 46 and the first surface metal layers 43 and 44.
  • the material of the second surface metal layers 45 and 46 is preferably mainly composed of Ti or Cr, or an alloy of Ni and Cr. These materials form an oxide layer on the surface of the second surface metal layers 45, 46. Therefore, the oxidation and corrosion of the wiring layers 41 and 42 can be more effectively suppressed.
  • the first surface metal layers 43 and 44 are also formed on the surfaces of the portions of the wiring layers 41 and 42 that are drawn to the upper surface of the protective layer 30.
  • the end portions of the first surface metal layers 43 and 44 and the end portions of the second surface metal layers 45 and 46 are in contact with the upper surface of the protective layer 30 of the wiring layers 41 and 42.
  • the effect of relaxing the stress is further increased.
  • the end portions of the first surface metal layers 43 and 44 and the end portions of the second surface metal layers 45 and 46 are in contact with each other in the vicinity of the openings 43 and 44, the effect of relaxing the stress is further increased. growing.
  • the present invention is also directed to an antifuse element including the above dielectric thin film element.
  • the anti-fuse element is an electronic component having a function of short-circuiting when a voltage of a certain value or more is applied, and a current flows.
  • a voltage of a certain value or more is applied between the external electrodes 47 and 48, causing the dielectric layer 22 between the lower electrode layer 21 and the upper electrode layer 23 to break down and short-circuit. If dielectric breakdown occurs immediately below the openings 33 and 34, the wiring layers 41 and 42 may be caught and broken at the time of dielectric breakdown, and an open defect may occur in the antifuse element itself.
  • the dielectric breakdown of the dielectric layer 22 after voltage application is less likely to occur immediately below the openings 33 and 34. Therefore, an antifuse element with a low risk of open failure can be obtained.
  • the dielectric layer 22 in the capacitor unit 20 is a single layer.
  • the capacitor unit 20 is provided with a plurality of dielectric layers and electrode layers alternately. It may be a structure.
  • the inorganic insulating layer 24 is provided to improve the adhesion between the upper electrode layer 23 and the protective layer 30, for example, but the inorganic insulating layer 24 is not necessarily required.
  • a substrate 11 is prepared.
  • a Si substrate on which a 500 to 1000 nm SiO 2 layer is formed as the oxide layer 12 is prepared.
  • the SiO 2 layer is formed, for example, by heat treating a Si substrate.
  • the capacitor portion 20 is formed.
  • an adhesion layer 13, a lower electrode layer 21, a dielectric layer 22, an upper electrode layer 23, and an inorganic insulating layer 24 are sequentially formed on the oxide layer 12 of the substrate 11.
  • the adhesion layer 13 is formed on the oxide layer 12.
  • a BST layer having a thickness of 10 to 100 nm is formed.
  • the capacitor 20 having the lower electrode layer 21, the dielectric layer 22, and the upper electrode layer 23 is formed on the adhesion layer 13.
  • the lower electrode layer 21 is formed on the adhesion layer 13.
  • a Pt layer having a thickness of 100 to 500 nm is formed by sputtering, for example.
  • the dielectric layer 22 is formed on the lower electrode layer 21.
  • a BST layer having a thickness of 50 to 200 nm is formed by the same method as the adhesion layer 13 described above.
  • the upper electrode layer 23 is formed on the dielectric layer 22.
  • a Pt layer having a thickness of 100 to 500 nm is formed by the same method as the above-described Pt layer.
  • the inorganic insulating layer 24 is formed on the capacitor portion 20.
  • a BST layer having a thickness of 10 to 100 nm is formed by the same method as that for the adhesion layer 13 and the dielectric layer 22.
  • the inorganic insulating layer 24, the upper electrode layer 23, the dielectric layer 22, the lower electrode layer 21, and the adhesion layer 13 are patterned.
  • the inorganic insulating layer 24 and the upper electrode layer 23 are patterned.
  • a resist is applied onto the inorganic insulating layer 24 by photolithography, and a resist mask is formed by sequentially performing exposure, development, and curing. Then, after patterning into a predetermined shape by Ar ion milling, the resist mask is removed by ashing. In the same way, after patterning the dielectric layer 22, the lower electrode layer 21, and the adhesion layer 13, the resist mask is removed.
  • the inorganic insulating layer 24 and the upper electrode layer 23 can be patterned at a time. It is also possible to pattern the dielectric layer 22, the lower electrode layer 21 and the adhesion layer 13 at a time. In this case, patterning is possible at a lower cost than when patterning separately.
  • heat treatment is performed at 700 to 900 ° C. for 30 minutes as necessary.
  • the protective layer 30 is formed as follows so as to cover the exposed portions of the adhesion layer 13, the capacitor portion 20, and the inorganic insulating layer 24.
  • the inorganic protective layer 31 is formed so as to cover the adhesion layer 13, the capacitor portion 20, and the inorganic insulating layer 24.
  • the thickness of the inorganic protective layer 31 is, for example, 200 to 1000 nm.
  • the inorganic protective layer 31 is formed by a vacuum thin film method such as a PECVD (plasma-enhanced CVD) method or a sputtering method.
  • the organic protective layer 32 is formed on the inorganic protective layer 31 like FIG.4 (E).
  • the thickness of the organic protective layer 32 is, for example, 2 to 10 ⁇ m.
  • the organic protective layer 32 is patterned as described later, for example, by spin-coating a photosensitive resin material, exposing, developing, and curing. In this way, the protective layer 30 is formed.
  • an opening 33 is formed so that the surface of the lower electrode layer 21 is exposed through the inorganic protective layer 31 and the dielectric layer 22. Further, an opening 34 is formed so as to penetrate the inorganic protective layer 31 and the inorganic insulating layer 24 and expose the surface of the upper electrode layer 23.
  • the organic protective layer 32 is used as a resist mask, and the inorganic protective layer 31, the dielectric layer 22, and the inorganic insulating layer 24 are patterned using, for example, CHF 3 gas. At this time, if the dielectric layer 22 and the inorganic insulating layer 24 are made of the same material, patterning can be performed at low cost.
  • wiring layers 41 and 42 are formed.
  • the wiring layer 41 is in contact with the lower electrode layer 21 along the opening 33.
  • the wiring layer 42 is in contact with the upper electrode layer 23 along the opening 34.
  • the wiring layers 41 and 42 are formed so as to be drawn to the upper surface of the protective layer 30.
  • the wiring layers 41 and 42 are formed using a vacuum thin film method such as a sputtering method.
  • second surface metal layers 45 and 46 are formed on the surfaces of the wiring layers 41 and 42 by a vacuum thin film method.
  • the second surface metal layers 45 and 46 may be formed continuously with the wiring layers 41 and 42.
  • a resist mask is formed by photolithography and removed by wet etching.
  • the first surface metal layers 43 and 44 are formed by plating on the portions where the second surface metal layers 45 and 46 are removed. At this time, when the second surface metal layers 45 and 46 are oxidized, the second surface metal layers 45 and 46 act as a mask for plating.
  • external electrodes 47 and 48 are formed as shown in FIG.
  • the external electrodes 47, 48 are electrically connected to the wiring layers 41, 42 on the side of the wiring layer 41, 42, which extends to the upper surface of the protective layer 30, on a different side from the surface in contact with the protective layer 30. It is formed so that. Specifically, a resist mask is formed by photolithography, and part of the second surface metal layers 45 and 46 is removed. Thereafter, external electrodes 47 and 48 are formed in contact with the wiring layers 41 and 42 at the portions where the second surface metal layers 45 and 46 are removed.
  • the external electrodes 47 and 48 are formed by, for example, a plating method.
  • the external electrodes 47 and 48 are preferably in direct contact with the wiring layers 41 and 42, respectively, but may be in electrical contact with each other through another layer.
  • the wiring layers 41 and 42 and the second surface metal layers 45 and 46 are patterned. Specifically, for example, a resist mask is formed by photolithography, and patterning is performed by wet etching.
  • the protective layer 30, the wiring layers 41 and 42, the first surface metal layers 43 and 44, and the second surface metal layers 45 and 46 are covered.
  • An organic insulating layer 51 is formed.
  • the organic insulating layer 51 is formed so that the external electrodes 47 and 48 are exposed. Specifically, for example, an epoxy resin is spin-coated, and exposure, development, and curing are sequentially performed.
  • the thickness of the organic insulating layer 51 is, for example, 2 to 10 ⁇ m.
  • a dielectric thin film element is manufactured.
  • the individual dielectric thin film elements may be cut out from the substrate.
  • the first surface metal layers 43 and 44 and the external electrodes 47 and 48 are formed separately, but may be formed simultaneously. In this case, it can be manufactured at low cost.
  • the present invention is not limited to the above embodiment.
  • the thickness, forming method, and forming conditions of each layer are merely examples. Therefore, the dielectric thin film element can be arbitrarily changed within a range not impairing the function.
  • a Si substrate on which a 700 nm thick SiO 2 layer was formed as an oxide layer was prepared.
  • a 50 nm BST layer was formed as an adhesion layer on the substrate.
  • a Pt layer having a thickness of 200 nm was formed as a lower electrode layer on the adhesion layer.
  • the Pt layer was formed by a sputtering method.
  • a dielectric layer and an upper electrode layer were formed in this order. Specifically, a BST layer having a thickness of 90 nm was formed on the Pt layer by the same method as that for the BST layer described above. Thereafter, a Pt layer having a thickness of 200 nm was formed on the BST layer by the same method as the Pt layer described above.
  • an inorganic insulating layer was formed on the upper electrode layer. Specifically, a BST layer having a thickness of 90 nm was formed on the Pt layer by the same method as that for the BST layer described above.
  • the inorganic insulating layer and the upper electrode layer were patterned. Thereafter, the dielectric layer, the lower electrode layer, and the adhesion layer were patterned. Specifically, first, a resist mask was formed on the BST layer, which is an inorganic insulating layer, by photolithography. Thereafter, the inorganic insulating layer and the upper electrode layer were patterned into a predetermined shape by Ar ion milling. Thereafter, the dielectric layer, the lower electrode layer, and the adhesion layer were patterned by the same method.
  • the above laminated structure was heat-treated at 850 ° C. for 30 minutes.
  • an inorganic protective layer was formed. Specifically, a 700 nm thick SiO 2 layer was formed by PECVD.
  • an organic protective layer was formed on the inorganic protective layer.
  • a polyimide resin layer having a thickness of 6 ⁇ m was formed by spin-coating photosensitive polyimide and sequentially performing exposure, development, and curing.
  • the organic protective layer was used as a resist mask, and the inorganic protective layer was patterned using CHF 3 gas. At this time, an opening was formed so as to expose a part of the surface of the upper electrode layer and a part of the surface of the lower electrode layer.
  • a wiring layer and a second surface metal layer were formed by magnetron sputtering. Specifically, the wiring layer was formed with a two-layer structure of a Ti layer (layer thickness 100 nm) and a Cu layer (layer thickness 1000 nm). Thereafter, a Ti layer (100 nm) was continuously formed as the second surface metal layer.
  • the first surface metal layer was formed. Specifically, a resist mask was formed by photolithography, and a part of the Ti layer that was the second surface metal layer formed in the opening was removed. Thereafter, a Ni layer having a thickness of 0.5 ⁇ m was formed as a first surface metal layer in a portion where a part of the Ti layer was removed. The Ni layer was formed by an electrolytic plating method.
  • external electrodes were formed. Specifically, a resist mask was formed by photolithography, and a part of the Ti layer of the second surface metal layer drawn to the upper surface of the protective layer was removed. Thereafter, an external electrode was formed with a two-layer structure of a Ni layer having a thickness of 2 ⁇ m and an Au layer having a thickness of 0.1 ⁇ m. The Ni layer and the Au layer were formed by an electrolytic plating method.
  • the wiring layer and the second surface metal layer were patterned. Specifically, a resist mask was formed by photolithography, and a part of the wiring layer and a part of the second surface metal layer were removed.
  • an organic insulating layer was formed so that the external electrode was exposed.
  • an epoxy resin layer having a thickness of 8 ⁇ m was formed by spin-coating an epoxy resin and sequentially performing exposure, development, and curing.
  • the substrate was cut and the dielectric thin film element was taken out.
  • Comparative Example 1 As Comparative Example 1, a dielectric thin film element as shown in FIG.
  • the dielectric thin film element of FIG. 7 has a structure in which the first surface metal layers 43 and 44 are formed and the second surface metal layer is not formed. Other than that, the configuration was the same as in Experimental Example 1, and the same process as in Experimental Example 1 was performed.
  • Comparative Example 2 As Comparative Example 2, a dielectric thin film element as shown in FIG. 8 has a structure in which the first surface metal layer is not formed and the second surface metal layers 45 and 46 are also formed on the inner surface of the opening. Other than that, the configuration was the same as in Experimental Example 1, and the same process as in Experimental Example 1 was performed.
  • Comparative Example 3 As Comparative Example 3, a dielectric thin film element as shown in FIG. 9 has a structure in which neither the first surface metal layer nor the second surface metal layer is formed. Other than that, the configuration was the same as in Experimental Example 1, and the same process as in Experimental Example 1 was performed.
  • FIG. 10 is an SEM photograph showing a cross section of the dielectric thin film element of Experimental Example 1.
  • FIG. 11 is a schematic diagram of FIG.
  • FIG. 12 is a FIB photograph of the circled portion of FIG. 11 observed from the direction of the arrow.
  • FIG. 12 observes the surface of the first surface metal layer.
  • the portion corresponding to the bottom surface of the opening is A
  • the portion where the inorganic protective layer is located immediately below is B
  • the organic protective layer is located directly below Let C be the part.
  • FIG. 13 is an SEM photograph showing a cross section of the dielectric thin film element of Comparative Example 3.
  • FIG. 14 is a schematic diagram of FIG. FIG. 15 is a FIB photograph of the circled portion of FIG. 14 observed from the direction of the arrow.
  • FIG. 15 observes the surface of the wiring layer.
  • the part corresponding to the bottom of the opening is A
  • the part where the inorganic protective layer is located immediately below is B
  • the part where the organic protective layer is located directly below is C.
  • FIG. 12 and FIG. 15 show that the surface of the first surface metal layer is smoother than the surface of the wiring layer. Therefore, it can be seen that the first surface metal layer covers and protects the inner surface of the opening while leveling the surface of the wiring layer.
  • a moisture resistance load test (121 ° C., 85% RH, +4 V applied) was performed. Then, the number of failures in the dielectric thin film element after 24 hours, 48 hours, and 96 hours was investigated. The number of samples was 30. A dielectric thin film element having a rating of 4 V and an insulation resistance of 50 M ⁇ or more was used. And the thing whose insulation resistance after a moisture-proof load test became 1 Mohm or less was made into the failure.
  • Table 1 shows the number of samples that failed after the moisture resistance load test.

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Abstract

　耐湿性の高い誘電体薄膜素子を提供する。　誘電体薄膜素子１０は、誘電体層２２と、誘電体層２２の上下面に形成されている一対の電極層２１、２３と、を有する容量部２０と、容量部２０を覆うように形成されている保護層３０と、保護層３０の上面まで引き出されている一対の配線層４１、４２と、表面金属層と、配線層４１、４２と電気的に接続されるように形成されている外部電極４７、４８と、を備えている。そして、表面金属層は、第１の表面金属層４３、４４と、第２の表面金属層４５、４６と、を有しており、第１の表面金属層４３、４４は、配線層４１、４２の開口部３３、３４の内面に沿った部分を覆うようにめっき法により形成されており、第２の表面金属層４５、４６は真空薄膜法により形成されており、第１の表面金属層４３、４４の端部は第２の表面金属層４５、４６の端部と接していることを特徴としている。

Description

誘電体薄膜素子、アンチヒューズ素子及び誘電体薄膜素子の製造方法
　本発明は誘電体薄膜素子に関する。また、誘電体薄膜素子を備えるアンチヒューズ素子に関する。また、誘電体薄膜素子の製造方法に関する。
　近年、薄膜コンデンサやアンチヒューズ素子等に用いられる誘電体薄膜素子の研究が盛んになってきている。従来の誘電体薄膜素子として、例えば、特許文献１に記載のものが知られている。この誘電体薄膜素子は、図１６のように、下部電極層１０２と、誘電体層１０３と、上部電極層１０４と、保護層１０５と、配線層１０７－１、１０７－２と、を備えている。下部電極層１０２、誘電体層１０３、上部電極層１０４は、基板１０１上に順次形成されている。また、保護層１０５は、下部電極層１０２、誘電体層１０３、上部電極層１０４を覆うように形成されている。また、配線層１０７－１は、下部電極層１０２から保護層１０５上へ引き出されるように形成されている。そして、配線層１０７－２は、上部電極層１０４から保護層１０５上へ引き出されるように形成されている。
特開平６－８９８３１号公報
　特許文献１の誘電体薄膜素子では、配線層１０７－１、１０７－２が下部電極層１０２、上部電極層１０４とそれぞれ接している部分の面積が小さい。そのため、外部から応力が配線層１０７－１、１０７－２に加わると、配線層１０７－１、１０７－２が下部電極層１０２、上部電極層１０４から剥離しやすいという問題があった。また、配線層１０７－１、１０７－２は表面が露出した状態であり、酸化、腐食しやすいという問題があった。これらの問題は、いずれも誘電体薄膜素子の耐湿性低下の原因となる。
　本発明の目的は、かかる課題に鑑みてなされたものであり、配線層に加わる応力を緩和し、かつ、配線層の酸化や腐食を抑えることにより、耐湿性の高い誘電体薄膜素子を提供することである。
　本発明に係る誘電体薄膜素子は、誘電体層と、前記誘電体層の上下面に形成されている一対の電極層と、を有する容量部と、前記容量部を覆うように形成されている保護層と、前記保護層を貫通して前記電極層のそれぞれの表面が露出するように形成されている開口部の内面に沿って形成され、前記電極層のそれぞれと接しており、前記保護層の上面まで引き出されている一対の配線層と、前記配線層の表面上に形成されている表面金属層と、前記配線層の前記保護層の上面まで引き出されている部分の、前記保護層と接する面とは異なる面側に、前記配線層と電気的に接続されるように形成されている外部電極と、を備え、前記表面金属層は、少なくとも、前記配線層の前記開口部の内面に沿った部分を覆う第１の表面金属層と、前記保護層の上面に形成され、前記第１の表面金属層の端部と接する第２の表面金属層と、を有し、前記第１の表面金属層はめっき膜であり、前記第２の表面金属層は真空薄膜法による膜であることを特徴としている。
　また、本発明に係る誘電体薄膜素子では、前記第１の表面金属層は、前記配線層の前記保護層の上面まで引き出されている部分の表面上にも形成されていることが好ましい。
　また、本発明に係る誘電体薄膜素子では、前記第１の表面金属層の材質はＮｉを主成分とすることが好ましい。
　また、本発明に係る誘電体薄膜素子では、前記第２の表面金属層の材質はＴｉ又はＣｒ、あるいはＮｉとＣｒの合金を主成分とすることが好ましい。
　また、本発明に係る誘電体薄膜素子では、前記配線層は複数層の構造であり、前記配線層の最下層の材質が前記第２の表面金属層と同じであることが好ましい。
　また、本発明は、上記に記載の誘電体薄膜素子を備えるアンチヒューズ素子にも向けられる。
　また、本発明は、以下のように構成した誘電体薄膜素子の製造方法を提供する。
　本発明に係る誘電体薄膜素子の製造方法は、誘電体層と、前記誘電体層の上下面に形成されている一対の電極層と、を有する容量部を形成する工程と、前記容量部を覆うように保護層を形成する工程と、前記保護層を貫通して前記電極層のそれぞれの表面が露出するように開口部を形成する工程と、前記電極層のそれぞれと接し、前記保護層の上面まで引き出されるように、前記開口部の内面に沿って一対の配線層を形成する工程と、前記配線層の表面上に真空薄膜法により第２の表面金属層を形成する工程と、前記第２の表面金属層における前記開口部の内面に沿った部分を少なくとも除去する工程と、前記第２の表面金属層を除去した部分にめっき法により第１の表面金属層を形成する工程と、を備えることを特徴としている。
　また、本発明に係る誘電体薄膜素子の製造方法では、前記配線層は真空薄膜法により形成することが好ましい。
　本発明の誘電体薄膜素子では、第１の表面金属層と第２の表面金属層とが、配線層の表面上に形成されることにより、配線層の腐食や酸化を抑える役割を有する。特に、前記開口部の内面に沿った部分を覆う第１の表面金属層がめっき膜であるので、前記配線層の前記電極層からの剥離を効果的に防ぐことができる。
　また、本発明の誘電体薄膜素子では、表面金属層が、めっき膜である上述の第１の表面金属層と、真空薄膜法による膜である第２の表面金属層と、を少なくとも有し、互いの端部が接していることにより、外部電極から配線層を通じて電極層に伝搬する応力を緩和することができる。
　以上により、耐湿性の高い誘電体薄膜素子を得ることができる。
本発明に係る誘電体薄膜素子を示す平面図である。（実験例１） 図１のＡ－Ａ断面図である。（実験例１） 本発明に係る誘電体薄膜素子の製造方法を示す断面図である。 本発明に係る誘電体薄膜素子の製造方法において、図３の後に実施される製造方法を示す断面図である。 本発明に係る誘電体薄膜素子の製造方法において、図４の後に実施される製造方法を示す断面図である。 本発明に係る誘電体薄膜素子の製造方法において、図５の後に実施される製造方法を示す断面図である。 従来の誘電体薄膜素子を示す断面図である。（比較例１） 従来の誘電体薄膜素子を示す断面図である。（比較例２） 従来の誘電体薄膜素子を示す断面図である。（比較例３） 実験例１の誘電体薄膜素子の断面を示すＳＥＭ写真である。 図１０の模式図である。 図１０の円部分のＦＩＢ写真である。 比較例３の誘電体薄膜素子の断面を示すＳＥＭ写真である。 図１３の模式図である。 図１２の円部分のＦＩＢ写真である。 従来の誘電体薄膜素子を示す平面図と断面図である。
　以下において、本発明を実施するための形態について説明する。
　図１は本発明に係る誘電体薄膜素子１０の平面図である。また、図２は、図１のＡ－Ａ断面図である。なお、図１～図９は分かりやすいように模式的に記載している。
　誘電体薄膜素子１０は、基板１１上に、例えば薄膜形成プロセスを用いて形成される。基板１１の例としては、Ｓｉ単結晶基板（以下「Ｓｉ基板」という。）が挙げられる。また、基板１１の表面には酸化物層１２が形成されていることが好ましい。酸化物層１２は、例えば基板１１を熱処理することによって形成される。
　酸化物層１２の上には、密着層１３、下部電極層２１、誘電体層２２、上部電極層２３、無機絶縁層２４が順次積層されている。容量部２０は、下部電極層２１と、誘電体層２２と、上部電極層２３と、を有する。
　密着層１３は、酸化物層１２と下部電極層２１との密着性を確保するために形成されている。密着層１３と誘電体層２２の材質とが同一の場合には、製造が簡単になる。
　誘電体層２２に用いられる誘電体材料の例としては、（Ｂａ，Ｓｒ）ＴｉＯ3（以下「ＢＳＴ」という。）が挙げられる。
　下部電極層２１は誘電体層２２の下面に形成されている。また、上部電極層２３は誘電体層２２の上面に形成されている。下部電極層２１及び上部電極層２３には、導電性を有する金属材料が用いられる。具体的には、導電性が良好で耐酸化性に優れた高融点の貴金属が好ましい。貴金属の例としては、ＡｕやＰｔが挙げられる。
　無機保護層２４は上部電極層２３の上面に設けられている。無機絶縁層２４は、例えば上部電極層２３と保護層３０との密着性を向上させるために設けられている。無機絶縁層２４と誘電体層２２の材質とが同一の場合には、製造が簡単になる。
　保護層３０は、密着層１３と容量部２０と無機絶縁層２４とを覆うように形成されている。保護層３０は、例えば容量部２０への水分の浸入を防ぐために形成される。本実施形態において、保護層３０は無機保護層３１と、有機保護層３２と、を有する。無機保護層３１の材質の例としては、ＳｉＮx、ＳｉＯ2、Ａｌ2Ｏ3、ＴｉＯ2が挙げられる。また、有機保護層３２の材質の例としては、ポリイミド樹脂やエポキシ樹脂が挙げられる。
　開口部３３、３４は、保護層３０を貫通して、それぞれ下部電極層２１、上部電極層２３の表面が露出するように形成されている。そして、配線層４１、４２は、開口部３３、３４の内面に沿って形成され、それぞれ下部電極層２１、上部電極層２３と接している。そして、配線層４１、４２は保護層３０の上面まで引き出されている。配線層４１、４２は、例えば配線密着層と配線金属層の二層構造で構成されている（図示しない）。配線密着層は二層構造の下層であり、配線金属層は二層構造の上層である。配線密着層は、下地との密着性を確保するために形成される。配線密着層の材質の例としては、Ｔｉが挙げられる。また、配線金属層は、配線層の電気伝導性を確保するために形成される。配線金属層の材質の例としては、Ｃｕが挙げられる。配線密着層と後述する第２の表面金属層４５、４６とが同じ材質であれば、低コストで製造可能であり、好ましい。
　配線層４１、４２の表面上には表面金属層が形成されており、表面金属層は、それぞれ、第１の表面金属層４３、４４と、第２の表面金属層４５、４６と、を有している。第１の表面金属層４３、４４と第２の表面金属層４５、４６とは、配線層４１、４２の表面上に形成されることにより、配線層４１、４２の腐食や酸化を抑える役割を有する。
　外部電極４７は、配線層４１の保護層３０の上面まで引き出されている部分の、保護層３０と接する面とは異なる面側に、配線層４１と電気的に接続されるように形成されている。また、外部電極４８は、配線層４２の保護層３０の上面まで引き出されている部分の、保護層３０と接する面とは異なる面側に、配線層４２と電気的に接続されるように形成されている。
　有機絶縁層５１は、保護層３０と、配線層４１、４２と、第１の表面金属層４３、４４と、第２の表面金属層４５、４６と、を覆うように、かつ、外部電極４７、４８が露出するように、形成されている。有機絶縁層５１の材質の例としては、ポリイミド樹脂やエポキシ樹脂が挙げられる。
　本実施形態においては、第１の表面金属層４３、４４は、配線層４１、４２の開口部３３、３４の内面に沿った部分を覆うようにめっき膜で形成されている。そのため、配線層４１、４２の電極層からの剥離を効果的に防ぐことができる。特に、本実施形態においては、開口部３３、３４は側面と底面を有しており、この側面と底面の境界に応力が集中する。そのため、少なくとも側面と底面の境界に対応する部分に第１の表面金属層４３、４４が形成されていればよい。
　第１の表面金属層４３、４４の材質はＮｉを主成分としていることが好ましい。この場合、上述の効果が顕著であるためである。
　また、第１の表面金属層４３、４４は、電解めっき法で形成されることが好ましい。この場合、低コストで製造可能であるためである。
　第２の表面金属層４５、４６は真空薄膜法による膜である。本明細書において、真空薄膜法とは、蒸着法、スパッタリング法、ＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ；有機金属気相成長法）等、真空中で成膜する方法を指す。第２の表面金属層４５、４６は、保護層３０の上面に位置する配線層４１、４２の表面上に形成されており、かつ、外部電極４７、４８と接している。すなわち、外部電極４７、４８から伝搬した応力が、第２の表面金属層４５、４６、第１の表面金属層４３、４４、を介して開口部３３、３４に達しようとするとき、この応力が、第２の表面金属層４５、４６と第１の表面金属層４３、４４との連接部分において大きく緩和されるわけである。
　第２の表面金属層４５、４６の材質は、Ｔｉ又はＣｒ、あるいはＮｉとＣｒの合金を主成分としていることが好ましい。これらの材料は、第２の表面金属層４５、４６の表面上に酸化物層を形成する。そのため、配線層４１、４２の酸化や腐食をより効果的に抑えることが可能である。
　第１の表面金属層４３、４４は、配線層４１、４２の保護層３０の上面まで引き出されている部分の表面上にも形成されていることが好ましい。この場合、第１の表面金属層４３、４４の端部と第２の表面金属層４５、４６の端部とが、配線層４１、４２の保護層３０の上面で接することになる。この場合、応力を緩和する効果がより大きくなる。また、第１の表面金属層４３、４４の端部と第２の表面金属層４５、４６の端部とが、開口部４３、４４の近傍で接していると、応力を緩和する効果がさらに大きくなる。
　また、本発明は、上記の誘電体薄膜素子を備えるアンチヒューズ素子にも向けられる。アンチヒューズ素子は、一定値以上の電圧が印加されると短絡し、電流が流れる機能を有する電子部品である。本実施形態の場合には、外部電極４７、４８間に一定値以上の電圧を印加して、下部電極層２１と上部電極層２３の間の誘電体層２２を絶縁破壊させて、短絡させる。仮に開口部３３、３４の直下で絶縁破壊が生じると、配線層４１、４２が絶縁破壊時に巻き込まれて断線し、アンチヒューズ素子自体に開放不良が発生するおそれがあるが、本発明の場合は、電圧印加後の誘電体層２２の絶縁破壊が開口部３３、３４の直下で起こりにくくなる。よって、開放不良のおそれの少ないアンチヒューズ素子が得られる。
　なお、本実施形態において、容量部２０中の誘電体層２２は単層であるが、例えば静電容量を確保するために、容量部２０は複数の誘電体層と電極層とが交互に設けられる構造であっても良い。
　また、本実施形態において、無機絶縁層２４は例えば上部電極層２３と保護層３０との密着性を向上されるために設けられているが、無機絶縁層２４は必ずしも必要ではない。
　次に、上記誘電体薄膜素子の製造方法の一例を図３～図６に基づき詳述する。
　まず、図３（Ａ）のように、基板１１を用意する。例えば、酸化物層１２として５００～１０００ｎｍのＳｉＯ2層が形成されたＳｉ基板を用意する。ＳｉＯ2層は、例えばＳｉ基板を熱処理することにより形成される。
　次に、図３（Ｂ）、図３（Ｃ）のように、容量部２０を形成する。
　まず、図３（Ｂ）のように、基板１１の酸化物層１２の上に、密着層１３、下部電極層２１、誘電体層２２、上部電極層２３、無機絶縁層２４を順次形成する。
　まず、酸化物層１２上に密着層１３を形成する。密着層１３としては、例えば厚さ１０～１００ｎｍのＢＳＴ層を形成する。密着層１３は、例えば化学溶液堆積（Ｃｈｅｍｉｃａｌ　Ｓｏｌｕｔｉｏｎ　Ｄｅｐｏｓｉｔｉｏｎ）法で形成される。具体的には、ＳｉＯ2層が形成されたＳｉ基板の上面に、Ｂａ：Ｓｒ：Ｔｉ＝７０：３０：１００（モル比）となるように、有機金属化合物を含む誘電体原料溶液をスピンコートにより塗布する。その後、ホットプレートにより３００～４００℃で乾燥する。その後、６００～７００℃の条件で１０～６０分間の熱処理を行う。
　次に、密着層１３上に、下部電極層２１と、誘電体層２２と、上部電極層２３と、を有する容量部２０を形成する。まず、密着層１３上に、下部電極層２１を形成する。下部電極層としては、例えばスパッタリング法により厚さ１００～５００ｎｍのＰｔ層を形成する。その後、下部電極層２１上に誘電体層２２を形成する。誘電体層２２としては、例えば厚さ５０～２００ｎｍのＢＳＴ層を、前述した密着層１３と同様の方法で形成する。その後、誘電体層２２上に上部電極層２３を形成する。上部電極層２３としては、例えば厚さ１００～５００ｎｍのＰｔ層を、前述したＰｔ層と同様の方法で形成する。
　次に、容量部２０上に無機絶縁層２４を形成する。無機絶縁層２４としては、例えば密着層１３、誘電体層２２と同様の方法により、厚さ１０～１００ｎｍのＢＳＴ層を形成する。
　次に、図３（Ｃ）のように、無機絶縁層２４、上部電極層２３、誘電体層２２、下部電極層２１、密着層１３のパターニングを行う。まず、無機絶縁層２４と上部電極層２３のパターニングを行う。例えば、無機絶縁層２４の上にフォトリソグラフィ法により、レジストを塗布し、露光、現像、キュアを順に行いレジストマスクを形成する。そして、Ａｒイオンミリング法により所定形状にパターニングした後、アッシングによりレジストマスクを除去する。同様の方法で、誘電体層２２、下部電極層２１及び密着層１３をパターニングした後、レジストマスクを除去する。この時、無機絶縁層２４と上部電極層２３を一回でパターニングすることが可能である。また、誘電体層２２、下部電極層２１及び密着層１３を一回でパターニングすることも可能である。この場合、別々にパターニングする場合に比べて、低コストでパターニングが可能である。
　次に、必要に応じて７００～９００℃で３０分間の熱処理を行う。
　次に、密着層１３と容量部２０と無機絶縁層２４の露出している部分を覆うように保護層３０を以下のように形成する。
　まず、図３（Ｄ）のように、密着層１３と容量部２０と無機絶縁層２４を覆うように無機保護層３１を形成する。無機保護層３１の厚さは、例えば２００～１０００ｎｍである。無機保護層３１としては、例えばＳｉＯ2膜が形成される。無機保護層３１は、例えばＰＥＣＶＤ（Ｐｌａｓｍａ－Ｅｎｈａｎｃｅｄ　ＣＶＤ）法やスパッタリング法等の真空薄膜法により形成される。
　そして、図４（Ｅ）のように、無機保護層３１上に、有機保護層３２を形成する。有機保護層３２の厚さは、例えば２～１０μｍである。有機保護層３２は、例えば感光性樹脂材料をスピンコートし、露光、現像、キュアすることにより後述のようにパターン形成される。このようにして保護層３０が形成される。
　次に、図４（Ｆ）のように、無機保護層３１と誘電体層２２を貫通して下部電極層２１の表面が露出するように開口部３３を形成する。また、無機保護層３１と無機絶縁層２４を貫通して上部電極層２３の表面が露出するように開口部３４を形成する。具体的には、有機保護層３２をレジストマスクとして使用し、例えばＣＨＦ3ガスを用いて無機保護層３１、誘電体層２２、無機絶縁層２４をパターニングする。この時、誘電体層２２と無機絶縁層２４が同じ材質であれば、低コストでパターニングすることが可能になる。
　次に、図４（Ｇ）のように、配線層４１、４２を形成する。配線層４１は開口部３３に沿って、下部電極層２１と接している。また、配線層４２は開口部３４に沿って、上部電極層２３と接している。そして、配線層４１、４２は、保護層３０の上面まで引き出されるように形成されている。配線層４１、４２は、例えばスパッタリング法等の真空薄膜法を用いて形成される。
　次に、図５（Ｈ）のように、配線層４１、４２の表面上に真空薄膜法により第２の表面金属層４５、４６を形成する。配線層４１、４２が真空薄膜法で形成されている場合には、第２の表面金属層４５、４６は、配線層４１、４２と連続して形成しても良い。
　次に、図５（Ｉ）のように、第２の表面金属層４５、４６における開口部３３、３４の内面に沿った部分を少なくとも除去する。具体的には、例えばフォトリソグラフィ法によりレジストマスクを形成し、ウェットエッチングにより除去する。
　次に、図５（Ｊ）のように、第２の表面金属層４５、４６を除去した部分にめっき法により第１の表面金属層４３、４４を形成する。このとき、第２の表面金属層４５、４６が酸化している場合、第２の表面金属層４５、４６がめっきのマスクとして作用する。
　次に、図６（Ｋ）のように、外部電極４７，４８を形成する。外部電極４７、４８は、配線層４１、４２の保護層３０の上面まで引き出されている部分の、保護層３０と接する面とは異なる面側に、配線層４１、４２と電気的に接続されるように形成される。具体的には、フォトリソグラフィ法によりレジストマスクを形成し、第２の表面金属層４５、４６の一部を除去する。その後、第２の表面金属層４５、４６を除去した部分に、配線層４１、４２と接するように外部電極４７、４８を形成する。外部電極４７、４８は、例えばめっき法で形成される。また、外部電極４７、４８は配線層４１、４２とそれぞれ直接接していることが望ましいが、別の層を介して電気的に接していても良い。
　次に、図６（Ｌ）のように、配線層４１、４２と第２の表面金属層４５、４６のパターニングを行う。具体的には、例えば、フォトリソグラフィ法によりレジストマスクを形成し、ウェットエッチングによりパターニングを行う。
　最後に、図６（Ｍ）のように、保護層３０と、配線層４１、４２と、第１の表面金属層４３、４４と、第２の表面金属層４５、４６と、を覆うように有機絶縁層５１を形成する。有機絶縁層５１は、外部電極４７、４８が露出するように形成される。具体的には、例えばエポキシ樹脂をスピンコートし、露光、現像、キュアを順に行うことで形成する。有機絶縁層５１の厚さは、例えば２～１０μｍである。
　以上のようにして、誘電体薄膜素子を作製する。
　なお、複数の誘電体薄膜素子を一枚の基板に同時に形成した場合には、個々の誘電体薄膜素子を基板からカットして取り出しても良い。
　また、本実施形態においては、第１の表面金属層４３、４４と外部電極４７、４８とを別々に形成しているが、同時に形成しても良い。この場合には、低コストで製造することが可能である。
　なお、本発明は上記の実施形態に限定されるものではない。各層の厚さ、形成方法、形成条件は単なる例示である。したがって、誘電体薄膜素子の機能を損なわない範囲で任意に変更可能である。
　（実験例）
　以下のように誘電体薄膜素子を作製した。
　（実験例１）
　実験例１として、図２のような誘電体薄膜素子を作製した。
　まず、酸化物層として厚さ７００ｎｍのＳｉＯ2層が形成されたＳｉ基板を用意した。
　次に、基板上に、密着層として、５０ｎｍのＢＳＴ層を形成した。具体的には、酸化物層が形成されたＳｉ基板の上面に、Ｂａ：Ｓｒ：Ｔｉ＝７０：３０：１００（モル比）となるように、有機金属化合物を含む誘電体原料溶液をスピンコートにより塗布した。その後、ホットプレート上で３５０℃の条件で乾燥した。その後、６５０℃、３０分の熱処理を行った。
　次に、密着層上に、下部電極層として厚さ２００ｎｍのＰｔ層を形成した。Ｐｔ層はスパッタリング法で形成した。
　次に、誘電体層、上部電極層を順に形成した。具体的には、前述したＢＳＴ層と同様の方法で、Ｐｔ層上に厚さ９０ｎｍのＢＳＴ層を形成した。その後、ＢＳＴ層上に、前述したＰｔ層と同様の方法で、厚さ２００ｎｍのＰｔ層を形成した。
　次に、上部電極層上に無機絶縁層を形成した。具体的には、前述したＢＳＴ層と同様の方法で、Ｐｔ層上に厚さ９０ｎｍのＢＳＴ層を形成した。
　次に、無機絶縁層、上部電極層のパターニングを行った。その後、誘電体層、下部電極層、密着層のパターニングを行った。具体的には、まず、無機絶縁層であるＢＳＴ層の上にフォトリソグラフィ法によりレジストマスクを形成した。その後、Ａｒイオンミリング法により、無機絶縁層と上部電極層とを所定形状にパターニングした。その後、同様の方法で、誘電体層、下部電極層、密着層のパターニングを行った。
　次に、上記の積層構造体に８５０℃、３０分の熱処理を行った。
　次に、無機保護層を形成した。具体的には、ＰＥＣＶＤ法により厚さ７００ｎｍのＳｉＯ2層を形成した。
　次に、無機保護層上に、有機保護層を形成した。具体的には、感光性ポリイミドをスピンコートし、露光、現像、キュアを順に行うことで厚さ６μｍのポリイミド樹脂層を形成した。
　次に、有機保護層をレジストマスクとして使用し、ＣＨＦ3ガスを用いて無機保護層のパターニングを行った。この時、上部電極層の表面の一部と下部電極層の表面の一部を露出させるように開口部を形成した。
　次に、配線層と第２の表面金属層をマグネトロンスパッタ法で形成した。具体的には、配線層として、Ｔｉ層（層厚１００ｎｍ）とＣｕ層（層厚１０００ｎｍ）の二層構造で形成した。その後、第２の表面金属層として、Ｔｉ層（１００ｎｍ）を連続して形成した。
　次に、第２の表面金属層の一部を除去した後に、第１の表面金属層を形成した。具体的には、フォトリソグラフィ法によりレジストマスクを形成し、開口部に形成されている第２の表面金属層であるＴｉ層の一部を除去した。その後、Ｔｉ層の一部を除去した部分に、第１の表面金属層としてＮｉ層を０．５μｍ形成した。Ｎｉ層は電解めっき法で形成した。
　次に、外部電極を形成した。具体的には、フォトリソグラフィ法によりレジストマスクを形成し、保護層の上面まで引き出されている第２の表面金属層のＴｉ層の一部を除去した。その後、外部電極として厚さ２μｍのＮｉ層と厚さ０．１μｍのＡｕ層との二層構造で形成した。Ｎｉ層とＡｕ層は電解めっき法で形成した。
　次に、配線層と第２の表面金属層のパターニングを行った。具体的には、フォトリソグラフィ法によりレジストマスクを形成し、配線層の一部と第２の表面金属層の一部を除去した。
　次に、有機絶縁層を、外部電極が露出するように形成した。具体的には、エポキシ樹脂をスピンコートし、露光、現像、キュアを順に行うことにより、厚さ８μｍのエポキシ樹脂層を形成した。
　最後に、基板をカットして、誘電体薄膜素子を取り出した。
　（比較例１）
　比較例１として、図７のような誘電体薄膜素子を作製した。図７の誘電体薄膜素子は、第１の表面金属層４３、４４が形成されており、第２の表面金属層が形成されていない構造である。それ以外は実験例１と同様の構成であり、実験例１の同様のプロセスで作製した。
　（比較例２）
　比較例２として、図８のような誘電体薄膜素子を作製した。図８の誘電体薄膜素子は、第１の表面金属層が形成されておらず、第２の表面金属層４５、４６が開口部の内面にも形成されている構造である。それ以外は実験例１と同様の構成であり、実験例１の同様のプロセスで作製した。
　（比較例３）
　比較例３として、図９のような誘電体薄膜素子を作製した。図９の誘電体薄膜素子は、第１の表面金属層と第２の表面金属層がどちらも形成されていない構造である。それ以外は実験例１と同様の構成であり、実験例１の同様のプロセスで作製した。
　得られた実験例１と比較例１～３の誘電体薄膜素子について、以下の評価を行った。
　最初に、実験例１の誘電体薄膜素子について、開口部の底面と側面の境界付近を観察した。図１０は実験例１の誘電体薄膜素子の断面を示すＳＥＭ写真である。図１１は図１０の模式図である。また、図１２は図１１の円部分を矢印方向から観察したＦＩＢ写真である。図１２は、第１の表面金属層の表面を観察している。図１１の円部分の第１の表面金属層のうち、開口部の底面に対応する部分をＡ、直下に無機保護層が位置している部分をＢ、直下に有機保護層が位置している部分をＣとする。
　また、比較のため、比較例３の誘電体薄膜素子も観察した。図１３は比較例３の誘電体薄膜素子の断面を示すＳＥＭ写真である。図１４は図１３の模式図である。また、図１５は図１４の円部分を矢印方向から観察したＦＩＢ写真である。図１５は、配線層の表面を観察している。図１４の円部分の配線層のうち、開口部の底面に対応する部分をＡ、直下に無機保護層が位置している部分をＢ、直下に有機保護層が位置している部分をＣとする。
　図１２と図１５を比較すると、第１の表面金属層の表面は、配線層の表面に比べて平滑であることが分かる。したがって、第１の表面金属層は、配線層表面の凹凸をならしつつ、開口部の内面を被覆し、保護していることが分かる。
　次に、耐湿負荷試験（１２１℃、８５％ＲＨ、＋４Ｖ印加）を実施した。そして、２４時間実施後、４８時間実施後、９６時間実施後における、誘電体薄膜素子の故障数を調査した。試料数は３０とした。誘電体薄膜素子には、定格４Ｖであり、絶縁抵抗が５０ＭΩ以上のものを使用した。そして、耐湿負荷試験後の絶縁抵抗が１ＭΩ以下になったものを故障とした。
　表１に、耐湿負荷試験後に故障した試料数を示す。
Figure JPOXMLDOC01-appb-T000001
 　耐湿負荷試験の結果より、第１の表面金属層と第２の表面金属層が形成されている実験例１では、故障が発生せず、耐湿性の高い誘電体薄膜素子が得られることが分かった。一方、第１の表面金属層のみ形成されている比較例１では、２４時間経過後に１個故障した。その後故障は発生せず、９６時間経過後でも変化がなかった。また、第２の表面金属層のみ形成されている比較例２では、２４時間経過後には故障は発生しなかったが、９６時間経過後に５個故障した。また、第１の表面金属層と第２の表面金属層がどちらも形成されていない比較例３では、２４時間経過後に１個故障した。そして、９６時間経過後に、１１個故障した。
１０　誘電体薄膜素子
１１　基板
１２　酸化物層
１３　密着層
２０　容量部
２１　下部電極層
２２　誘電体層
２３　上部電極層
２４　無機絶縁層
３０　保護層
３１　無機保護層
３２　有機保護層
３３，３４　開口部
４１，４２　配線層
４３，４４　第１の表面金属層
４５，４６　第２の表面金属層
４７，４８　外部電極
５１　有機絶縁層
１０１　基板
１０２　下部電極層
１０３　誘電体層
１０４　上部電極層
１０５　保護層
１０７－１　配線層
１０７－２　配線層

Claims (8)

  1. 　誘電体層と、前記誘電体層の上下面に形成されている一対の電極層と、を有する容量部と、
    　前記容量部を覆うように形成されている保護層と、
    　前記保護層を貫通して前記電極層のそれぞれの表面が露出するように形成されている開口部の内面に沿って形成され、前記電極層のそれぞれと接しており、前記保護層の上面まで引き出されている一対の配線層と、
    　前記配線層の表面上に形成されている表面金属層と、
    　前記配線層の前記保護層の上面まで引き出されている部分の、前記保護層と接する面とは異なる面側に、前記配線層と電気的に接続されるように形成されている外部電極と、
    を備え、
    　前記表面金属層は、少なくとも、
    　　前記配線層の前記開口部の内面に沿った部分を覆う第１の表面金属層と、
    　　前記保護層の上面に形成され、前記第１の表面金属層の端部と接する第２の表面金属層と、を有し、
    　前記第１の表面金属層はめっき膜であり、
    　前記第２の表面金属層は真空薄膜法による膜であることを特徴とする、誘電体薄膜素子。
  2. 　前記第１の表面金属層は、前記配線層の前記保護層の上面まで引き出されている部分の表面上にも形成されている、請求項１に記載の誘電体薄膜素子。
  3. 　前記第１の表面金属層の材質はＮｉを主成分とする、請求項１又は２に記載の誘電体薄膜素子。
  4. 　前記第２の表面金属層の材質はＴｉ又はＣｒ、あるいはＮｉとＣｒの合金を主成分とする、請求項１～３のいずれか１項に記載の誘電体薄膜素子。
  5. 　前記配線層は複数層の構造であり、前記配線層の最下層の材質が前記第２の表面金属層と同じである、請求項１～４のいずれか１項に記載の誘電体薄膜素子。
  6. 　請求項１～５のいずれか１項に記載の誘電体薄膜素子を備える、アンチヒューズ素子。
  7. 　誘電体層と、前記誘電体層の上下面に形成されている一対の電極層と、を有する容量部を形成する工程と、
    　前記容量部を覆うように保護層を形成する工程と、
    　前記保護層を貫通して前記電極層のそれぞれの表面が露出するように開口部を形成する工程と、
    　前記電極層のそれぞれと接し、前記保護層の上面まで引き出されるように、前記開口部の内面に沿って一対の配線層を形成する工程と、
    　前記配線層の表面上に真空薄膜法により第２の表面金属層を形成する工程と、
    　前記第２の表面金属層における前記開口部の内面に沿った部分を少なくとも除去する工程と、
    　前記第２の表面金属層を除去した部分にめっき法により第１の表面金属層を形成する工程と、
    を備える、誘電体薄膜素子の製造方法。
  8. 　前記配線層は真空薄膜法により形成する、請求項７に記載の誘電体薄膜素子の製造方法。
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