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WO2012029871A1 - 信号処理回路、ドライバ回路、表示装置 - Google Patents

信号処理回路、ドライバ回路、表示装置 Download PDF

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WO2012029871A1
WO2012029871A1 PCT/JP2011/069820 JP2011069820W WO2012029871A1 WO 2012029871 A1 WO2012029871 A1 WO 2012029871A1 JP 2011069820 W JP2011069820 W JP 2011069820W WO 2012029871 A1 WO2012029871 A1 WO 2012029871A1
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WO
WIPO (PCT)
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signal
terminal
processing circuit
node
signal processing
Prior art date
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Ceased
Application number
PCT/JP2011/069820
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English (en)
French (fr)
Inventor
佐々木　寧
村上　祐一郎
悦雄 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to US13/819,827 priority Critical patent/US8923473B2/en
Priority to CN201180041132.3A priority patent/CN103081360B/zh
Priority to JP2012531922A priority patent/JP5396543B2/ja
Publication of WO2012029871A1 publication Critical patent/WO2012029871A1/ja
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    • H03K17/005—Switching arrangements with several input- or output terminals with several inputs only
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    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
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    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery

Definitions

  • the present invention relates to a signal processing circuit provided in a driver circuit of a display device, for example.
  • Patent Document 1 discloses a configuration of a signal processing circuit including n-channel transistors (see FIG. 19B).
  • This signal processing circuit includes a bootstrap circuit. When a signal input to the terminal 2 becomes active (High), a signal (clock signal or power supply signal) input to the terminal 1 is output from the terminal 4 (output terminal). When the signal is output (the output without a threshold drop is possible by the bootstrap effect) and the signal input to the terminal 3 becomes active (High), VSS (Low) is output from the terminal 4 (output terminal).
  • the signal processing circuit has a problem that when both the terminal 2 and the terminal 3 are inactive (Low), the terminal 4 (output terminal) is electrically floating and the operation becomes unstable.
  • An object of the present invention is to provide a signal processing circuit with high operational stability.
  • the signal processing circuit includes first to third input terminals, first and second nodes, a first signal generator connected to the first node, the third input terminal, and the output terminal, and including a bootstrap capacitor; A second node, a first power source (a power source corresponding to a potential when the input terminal is inactive), and a second signal generation unit connected to the output terminal.
  • the first input terminal becomes active
  • the first node A signal processing circuit which becomes active and the second node becomes active when the second input terminal becomes active, wherein the output terminal is connected to a first power supply via a resistor.
  • the output terminal since the output terminal is connected to the first power source via the resistor, the output terminal does not float electrically even if the first and second nodes become inactive. Therefore, the stability of operation is increased.
  • FIG. 6 is an explanatory diagram of first to third initialization signals. It is a circuit diagram of the inverter circuit used for the driver of this liquid crystal display device. It is a modification of the signal processing circuit shown in FIG. It is another modification of the signal processing circuit shown in FIG. 6 is still another modification of the signal processing circuit of FIG. 1. It is a modification of the flip-flop shown in FIG. It is another modification of the flip-flop shown in FIG.
  • FIG. 13 is a timing chart of first to third initialization signals input to the flip-flop of FIG. It is another modification of the flip-flop shown in FIG. It is another modification of the flip-flop shown in FIG. It is another modification of the flip-flop shown in FIG. It is another modification of the flip-flop shown in FIG.
  • FIG. 16 is a circuit diagram illustrating a configuration example of a shift register (bidirectional shift) including the flip-flop of FIG. 15. It is an example of the shift direction determination circuit used for the shift register of FIG. It is the structure of the conventional signal processing circuit.
  • FIGS. 1 to 18 Embodiments of the present invention will be described with reference to FIGS. 1 to 18 as follows.
  • FIG. 3 is a configuration example of a liquid crystal display device including the flip-flop according to the present invention.
  • the liquid crystal display device of FIG. 3 includes a display controller, a gate driver GD, a source driver SD, a liquid crystal panel LCP, and a backlight BL (in the case of a light transmission type).
  • the display controller controls the gate driver GD and the source driver SD.
  • the gate driver GD includes first and second clock signals (CK1 signal / CK2 signal), a gate start pulse signal (GSP signal), and a first initialization.
  • a signal (INIT signal), a second initialization signal (INITB signal), and a third initialization signal (INITKEEP signal) are supplied.
  • the gate driver GD drives the scanning signal lines G1 to Gn of the liquid crystal panel LCP
  • the source driver SD drives the data signal lines S1 to Sn of the liquid crystal panel LCP.
  • the gate driver GD and the source driver SD may be formed monolithically with the liquid crystal panel LCP.
  • the gate driver GD includes a shift register shown in FIG.
  • the shift register of FIG. 4 includes a plurality of vertically connected flip-flops. Each flip-flop has an input terminal (IN terminal), an output terminal (OUT terminal), and first and second clock signal terminals (first terminals). And a second control signal terminal) CKA / CKB, a first initialization terminal (INIT terminal), a second initialization terminal (INITB terminal), a third initialization terminal (INITKEEP terminal), and a back-in terminal (BIN Terminal).
  • the CK1 signal is supplied to the CKA terminal
  • the CK2 signal is supplied to the CKB terminal
  • the even-stage flip-flops FF2, FFn, etc.
  • the CK2 signal is supplied and the CK1 signal is supplied to the CKB terminal.
  • the INIT signal, the INITB signal, and the INITKEEP signal are supplied to the flip-flops (FF1 to FFn) of each stage.
  • the own stage IN terminal is connected to the previous stage OUT terminal, and the own stage BIN terminal is connected to the next stage OUT terminal.
  • the CK1 signal and the CK2 signal are two clock signals whose active periods (High periods) do not overlap each other.
  • the flip-flop according to the present invention is used in each stage of the shift register of FIG.
  • One structural example of this flip-flop is shown in FIG. 2 includes an IN terminal, an OUT terminal, a CKA / CKB terminal, a bootstrap capacitor Cv, a first output unit FO connected to the CKA terminal and the OUT terminal, and a first power supply VSS (low voltage).
  • a second output unit SO connected to the potential side power source) and the OUT terminal; a first input unit FI connected to the IN terminal and the second power source VDD (high potential side power source) for charging the bootstrap capacitor Cv;
  • the discharge unit DC for discharging the strap capacitor Cv, the second input unit SI connected to the IN terminal and the first power supply VSS and connected to the second output unit, and the CKB terminal connected to the discharge unit DC and the second output
  • a reset unit RS that controls the unit SO, a first initialization unit FT that controls the first output unit FO, and a second initialization that controls the first input unit FI SD, a third initialization unit TD that controls the discharge unit DC and the second output unit SO, a feedback unit FB that is connected to the OUT terminal and controls the second output unit SO, the first input unit FI, and the first A relay unit RC that relays the output unit FO, and a malfunction prevention unit SC that prevents the own stage and other stages from becoming active simultaneously during normal operation are provided.
  • the flip-flop includes a transistor Tr1 (first transistor) and a bootstrap capacitor Cv in the first output unit FO, a second transistor Tr2 (second transistor) in the second output unit SO, Transistor Tr3 (third transistor) and resistor Ri in input section FI, transistor Tr4 (fourth transistor) in discharge section DC, transistor Tr5 (fifth transistor) in second input section SI, transistor Tr6 in reset section RS (Sixth transistor) and resistor Rr, transistor Tr7 (seventh transistor) and transistor Tr11 (11th transistor) in the first initialization unit FT, transistor Tr8 (eighth transistor) and transistor Tr10 in the second initialization unit (10th transistor) Tr9 (9th transistor) for the third initialization unit, transistor Tr12 (12th transistor) for the feedback unit FB, transistor Tr13 (13th transistor) for the relay unit RC, and transistors Tr14 and 15 for the malfunction prevention unit SC Contains. Tr1 to 15 are all of the same conductivity type (n-channel type).
  • Tr1 has a drain electrode connected to the CKA terminal, a gate electrode and a source electrode connected via a bootstrap capacitor Cv, and the source electrode connected to an OUT terminal and via Tr2. Connected to VSS.
  • Tr3, Tr5, and Tr14 are connected to the IN terminal
  • the gate terminal of Tr6 is connected to the CKB terminal
  • the gate terminals of Tr7 and Tr11 are connected to the INIT terminal
  • the gate terminals of Tr8 and Tr10 are connected to the INITB terminal.
  • the gate terminal of Tr9 is connected to the INITKEEP terminal
  • the gate terminal of Tr13 is connected to VDD
  • the gate terminal of Tr15 is connected to the BIN terminal.
  • first node Na connected to the gate of Tr1 is connected to one end of the resistor Ri through Tr13, and is connected to VSS through Tr4.
  • the other end of the resistor Ri is connected to VDD via Tr3 and Tr8 (where Tr3 is on the resistor Ri side and Tr8 is on the VDD side).
  • the second node Nb connected to the gate terminal of Tr2 is connected to VSS via Tr5, connected to VSS via Tr11, and connected to VSS via Tr12.
  • the third node Nc connected to the gate terminal of Tr4 is connected to VDD via Tr9 and connected to VDD via resistors Rr and Tr6 (however, the resistor Rr is on the third node Nc side and Tr6 is (VDD side), the second node Nb, and the third node Nc are connected via Tr10.
  • the third node Nc is connected to VDD via Tr15 and 14 (where Tr15 is on the third node Nc side and Tr14 is on the VDD side).
  • Figure 5 shows the operation of this shift register.
  • the INIT signal is active (High)
  • the INITB signal is active (Low)
  • the INITKEEP signal is active (High)
  • the bootstrap capacitor Cv is discharged by the discharge unit DC
  • Tr9 and Tr4 are
  • the first output unit FO is inactive and the second output unit SO is also inactive (because Tr11 is ON and Tr2 is OFF). Accordingly, the source electrode of Tr1 of the first output unit FO is connected to VDD by the first initialization unit FT, and the VDD potential (High) is reliably output to the OUT terminal regardless of the CK1 and CK2 signals.
  • the operation during normal driving is as follows. During normal driving, the INIT signal is inactive (Low), the INITB signal is inactive (High), and the INITKEEP signal is inactive (Low). The INITKEEP signal becomes inactive (Low) in synchronization with the activation of the GSP signal (Tr8 and Tr10 are ON, and Tr7 and Tr9 are OFF).
  • the bootstrap capacitor Cv is charged and the potential of the first node Na becomes the VDD potential ⁇ Vth. It is precharged to the extent (Vth is the threshold voltage of the transistor).
  • Vth is the threshold voltage of the transistor.
  • Tr5 and Tr6 are turned ON.
  • Tr5 becomes higher than the driving capability of Tr6, so that the second node Nb Becomes the VSS potential. This is maintained even if the GSP signal becomes inactive (since Tr2, Tr12 and Tr4 remain OFF).
  • the CK1 signal rises, the potential of the first node Na rises above the VDD potential due to the bootstrap effect.
  • the CK1 signal (High) is output from the OUT terminal (GO1) without causing a potential drop (so-called threshold drop).
  • Tr12 of the feedback unit FB is turned ON, and the second node Nb is surely at the VSS potential.
  • the bootstrap effect is interrupted and the potential of the first node Na returns to VDD potential ⁇ Vth.
  • the malfunction prevention unit SC is provided in the configuration of FIG. 2, during normal operation, the output of the preceding stage (the stage immediately before the own stage) and the next stage (the stage after the own stage) is output. When both of them become active, both Tr14 and Tr15 are turned on, Tr2 is turned on, and the OUT terminal can be forced to the VSS potential (Low).
  • the relay circuit RC Tr13
  • the Tr13 is turned off when the potential of the first node Na becomes a certain level or more due to the bootstrap effect. Thereby, Tr4 of discharge part DC can be protected from a high voltage.
  • the INITB signal and the INITKEEP signal that are inverted signals of the INIT signal are generated from the INIT signal. That is, as shown in FIG. 6, the inverter circuit INV outputs an INTB signal from the INIT signal, and the signal processing circuit SPC generates an INITKEEP signal using the INIT signal.
  • the INITB signal is an inverted signal of the INIT signal, and the INITKEEP signal becomes active (High) when the INIT signal changes from active (High) to inactive (Low). For example, it becomes inactive (Low) in synchronization with the activation of the GSP signal as shown in FIG.
  • FIG. 7 is a circuit diagram showing the configuration of the inverter circuit INV.
  • the inverter circuit INV includes n-channel transistors Tr21 to Tr24, resistors Ra and Rw, a bootstrap capacitor CV, an IN terminal, and an OUT terminal.
  • Tr21 the gate electrode and the source electrode are connected via the bootstrap capacitor CV, the drain electrode is connected to VDD, the source electrode is connected to the OUT terminal, and the gate electrodes of Tr22 and 23 are connected to the IN terminal.
  • the gate electrode of Tr24 is connected to VDD, node NA connected to the gate electrode of Tr21 is connected to node NB via Tr24, node NB is connected to VDD via resistor Ra, and via Tr23 And the OUT terminal is connected to VDD via the resistor Rw and connected to VSS via Tr22.
  • the inverter circuit INV in FIG. 7 in the inverter circuit INV, when the IN terminal becomes active (High), the nodes NA and NB become the VSS potential (Low), the Tr21 is turned off, and the Tr22 is turned on. The VSS potential (Low) is output to the terminal.
  • the IN terminal becomes inactive (Low) from this state, the bootstrap capacitor CV is charged from VDD via the resistor Ra (thus Tr24 is OFF), and a current flows through Tr21.
  • the node NA is pushed up via the bootstrap capacitor CV, and the VDD potential (High) is output from the OUT terminal without a potential drop (threshold drop).
  • Tr24 is provided, and Tr24 is OFF when the node NA becomes a high potential due to the bootstrap effect, so that the Tr23 is prevented from being deteriorated or damaged by the high potential generated at the node NA. be able to.
  • the signal processing circuit SPC of FIG. 1 includes an IN1 terminal (first input terminal) and IN2 (second input terminal), an OUT terminal (output terminal), a node na (first node), and a node nb (second node).
  • a first signal generation unit FS connected to the VDD (first power supply) and the OUT terminal and including the bootstrap capacitor cv, and a second signal generation unit connected to the node nb, VSS (second power supply) and the OUT terminal.
  • the signal processing circuit SPC includes a transistor Tr31 provided in the first signal generation unit FS, a transistor Tr32 provided in the second signal generation unit SS, and transistors Tr33 to 39.
  • Tr31 the drain electrode is connected to VDD
  • the source electrode and the gate electrode are connected via the bootstrap capacitor cv
  • the source electrode is connected to the OUT terminal
  • the source electrode of Tr31 is a resistor It is connected to VSS via Ry and connected to VSS via Tr32.
  • Tr32 and Tr35 are connected to the node nb
  • the gate electrode of Tr34 is connected to the node na
  • the gate electrodes of Tr36 and Tr37 are connected to the IN1 terminal
  • the gate electrodes of Tr38 and Tr39 are connected to the IN2 terminal.
  • the node nc connected to the gate electrode of Tr31 is connected to the node na via Tr33
  • the node na and VSS are connected via Tr35
  • the node nb and VSS are connected via Tr34.
  • the node na and VDD are connected via Tr36, the node na and VSS are connected via Tr39, the node nb and VDD are connected via Tr38, and the node nb and VSS are connected via Tr37. Connected.
  • the INITKEEP signal as shown in FIG. 6 can be obtained at the OUT terminal by inputting the INIT signal to the IN1 terminal and the GSP signal to the IN2 terminal.
  • the initial value of the OUT terminal (source potential of Tr31 until the IN1 terminal becomes active) is determined by the resistor Ry. be able to. Thereby, when the IN1 terminal becomes active (High), the bootstrap circuit of the first signal generation unit FS functions normally.
  • the node nb is reliably set to VSS (inactive) while the node na is active, and the node na is active when the node nb is active. Can be reliably set to VSS (inactive). This ensures that the output of the previous state (High in FIG. 6) is high during the period in which IN1 and IN2 are inactive (the period until the GSP signal becomes active after the INIT signal becomes inactive in FIG. 6). Can be maintained.
  • the signal processing circuit SPC of FIG. 1 it is preferable to make IN1 and IN2 inactive at the initial operation. In this way, the bootstrap circuit of the first signal generator FS can be made to function more reliably.
  • the Tr 33 is turned off when the potential of the node nc exceeds a certain level due to the bootstrap effect. Thereby, each transistor (Tr34, Tr35, Tr36, Tr39) connected to the node na can be protected from a high voltage.
  • the signal processing circuit SPC1 of FIG. 8 can be configured by removing the transistors Tr34 and 35 from the signal processing circuit SPC of FIG.
  • the signal processing circuit SPC2 of FIG. 9 can be configured by removing the transistor Tr33 from the signal processing circuit SPC of FIG.
  • the signal processing circuit SPC3 of FIG. 10 can be configured by diode-connecting the transistors Tr36 and Tr38 of the signal processing circuit SPC of FIG.
  • the flip-flop can be configured as shown in FIG. 11 except for the relay circuit RC and the malfunction prevention unit SC (except for Tr13 to Tr15) from the configuration shown in FIG. 2 and further excluding Tr11 of the first initialization circuit FT. .
  • the all-ON operation of the flip-flop of FIG. 11 will be described below.
  • the INIT signal is active (High)
  • the INITB signal is active (Low)
  • the INITKEEP signal is active (High)
  • the bootstrap capacitor Cv is discharged by the discharge unit DC
  • Tr9 and Tr4 are Although the first output unit FO becomes inactive and the second output unit SO is in a floating state (because Tr10 is turned off), the first output unit FO is turned on by the first initialization unit FT.
  • the source electrode (OUT terminal) of Tr1 is connected to VDD, and the VDD potential (High) is reliably output to the OUT terminal regardless of the CK1 and CK2 signals.
  • Nb is inactive (Low) from Tr12.
  • the second output unit SO is turned off.
  • the INIT signal is inactive (Low)
  • the INITB signal is inactive (High)
  • the INITKEEP signal is active (High)
  • Tr8 and Tr10 are ON.
  • the second output unit SO becomes active (Tr2 is turned ON). Therefore, the VSS potential (Low) is reliably output to the OUT terminal regardless of the CK1 and CK2 signals.
  • This flip-flop excludes the relay circuit RC, the feedback unit FB and the malfunction prevention unit SC from the configuration of FIG. 2 (except for Tr12 to Tr15), and further Tr11 of the first initialization circuit FT and Tr10 of the second initialization circuit FT.
  • the INIT signal, the INITB signal, and the INITKEEP signal shown in FIG. 13 can be input as shown in FIG. The all-ON operation in the case of FIGS. 12 and 13 will be described below.
  • the INIT signal is active (High)
  • the INITB signal is active (Low)
  • the INITKEEP signal is inactive (Low)
  • the bootstrap capacitor Cv is discharged by the discharge unit DC (Tr4 is ON).
  • the first output unit FO becomes inactive and the second output unit SO becomes floating (because Tr5 and Tr9 are OFF). Therefore, the source electrode (OUT terminal) of Tr1 of the first output unit FO is connected to VDD by the first initialization unit FT, and the VDD potential (High) is reliably output to the OUT terminal regardless of the CK1 and CK2 signals.
  • the third node Nc is connected to VDD via the resistors Rr and Tr6 in the reset circuit RS (however, Tr6 is on the resistor Rr side and Tr6 is on the VDD side), but this is limited. Not. As shown in FIG. 14, the third node Nc may be connected to VDD via Tr6 and a resistor Rr (where Tr6 is on the third node side and Rr is on the VDD side).
  • the resistor Rr is provided in the reset circuit RS, but the present invention is not limited to this.
  • the resistor Rr can be replaced with a diode-connected transistor TD, and the configuration shown in FIG.
  • the configuration shown in FIG. 16 can be configured by removing only the malfunction prevention unit from the configuration shown in FIG. Further, by using this flip-flop (for example, the one shown in FIG. 16), a shift register capable of bidirectional shift as shown in FIG. 17 can be configured.
  • the shift direction determining circuit SEL is arranged between two adjacent stages, and the UD signal and the UDB signal are input.
  • SEL2 connects the OUT terminal of FF1 to the IN terminal of FF2.
  • SEL1 connects the OUT terminal of FF2 to the IN terminal of FF1.
  • the shift direction determining circuit SEL includes two N-channel transistors, one of which has a gate terminal connected to the UD terminal and a source electrode and a drain electrode connected to the IX terminal and O As for the other, the gate terminal is connected to the UDB terminal, and the source electrode and the drain electrode are connected to the IY terminal and the O terminal.
  • the signal processing circuit is connected to the first to third input terminals, the first and second nodes, the first node, the third input terminal, and the output terminal, and includes the first bootstrap capacitor.
  • the output terminal since the output terminal is connected to the first power source via the resistor, the output terminal does not float electrically even if the first and second nodes become inactive. Therefore, the stability of operation is increased.
  • the signal processing circuit may be configured such that the third input terminal is connected to a second power source (a power source corresponding to a potential when the input terminal is active).
  • one conductive electrode is connected to the third input terminal to the first signal generation unit, and the other conductive electrode and the control terminal are connected via a bootstrap capacitor, and the other
  • the conduction electrode includes a first transistor connected to the output terminal, the control signal is connected to the second node in the second signal generation unit, and one conduction electrode is connected to the first transistor and the other conduction
  • a configuration in which the electrode includes a second transistor connected to the first power supply may be employed.
  • the signal processing circuit may be configured such that the first node and the bootstrap capacitor are connected via the third transistor.
  • the signal processing circuit includes a fourth transistor whose control terminal is connected to the first node, and a fifth transistor whose control terminal is connected to the second node.
  • the first node is connected to the second transistor via the fifth transistor.
  • the second node may be connected to the second power source via the fourth transistor while being connected to the power source.
  • This signal processing circuit may be configured such that the first to fifth transistors are of the same conductivity type.
  • the signal processing circuit may include a first transistor in the first signal generation unit, and the bootstrap capacitance may be a parasitic capacitance of the first transistor.
  • This driver circuit includes the signal processing circuit and a shift register.
  • the driver circuit may be configured such that signals input to the first and second input terminals of the signal processing circuit are inactive at the time of initial operation.
  • the driver circuit inputs a signal to be supplied to all stages of the shift register to the first input terminal of the signal processing circuit, and supplies a signal to be supplied to a specific stage of the shift register to the second input terminal of the signal processing circuit. It is also possible to adopt a configuration in which a signal input from the output terminal of the signal processing circuit is supplied to all stages of the shift register.
  • the shift register includes a flip-flop at each stage, and the flip-flop includes a bootstrap capacitor, and is connected to a first output connected to the first clock signal terminal and a first power supply.
  • a second output unit, a first input unit for charging the bootstrap capacitor, a discharge unit for discharging the bootstrap capacitor, a second input unit connected to the second output unit, and a second clock signal terminal A reset unit that controls the discharge unit and the second output unit, wherein the first initialization signal controls the first output unit, the second initialization signal controls the first input unit, and the third Assuming that the initialization signal controls the discharge unit and the second output unit, the first initialization signal is input to the first input terminal of the signal processing circuit, and the signal processing circuit
  • By inputting a start pulse to the second input terminal to define the shift start of the shift register may be configured to obtain a third initialization signal from the output terminal of the signal processing circuit.
  • the driver circuit is configured such that the third initialization signal becomes active in synchronization with the activation of the first initialization signal and becomes inactive in synchronization with the start pulse becoming active. You can also.
  • This display device includes the signal processing circuit.
  • the present invention is not limited to the above-described embodiments, and those obtained by appropriately modifying the above-described embodiments based on known techniques and common general knowledge or combinations thereof are also included in the embodiments of the present invention. It is. In addition, the operational effects described in each embodiment are merely examples.
  • the signal processing circuit of the present invention is particularly suitable for a driver circuit of a liquid crystal display device.

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Abstract

　本信号処理回路は、第１～第３入力端子と、第１および第２ノードと、第１ノード、第３入力端子および出力端子に接続され、ブートストラップ容量を含む第１信号生成部と、第２ノード、第１電源および出力端子に接続される第２信号生成部とを備え、第１入力端子がアクティブになると第１ノードがアクティブとなり、第２入力端子がアクティブになると第２ノードがアクティブとなる信号処理回路であって、上記出力端子が抵抗を介して第１電源に接続されている。こうすれば、動作の安定性を高めることができる。

Description

信号処理回路、ドライバ回路、表示装置
　本発明は、例えば表示装置のドライバ回路に設けられる信号処理回路に関する。
　特許文献１には、ｎチャネルのトランジスタで構成された信号処理回路の構成が開示されている（図１９（Ｂ）参照）。この信号処理回路はブートストラップ回路を備えており、端子２に入力される信号がアクティブ（Ｈｉｇｈ）になると、端子１に入力される信号（クロック信号や電源信号）を端子４（出力端子）から出力し（ブートストラップ効果によって、閾値落ちのない出力が可能）、端子３に入力される信号がアクティブ（Ｈｉｇｈ）になると、端子４（出力端子）からＶＳＳ（Ｌｏｗ）を出力する。
日本国公開特許公報　特開２０１０－４９７９１（公開日　２０１０年３月４日）
　しかしながら上記信号処理回路では、端子２および端子３がともに非アクティブ（Ｌｏｗ）になると、端子４（出力端子）が電気的にフローティングとなって、動作が不安定になるという問題がある。
　本発明の目的は、動作の安定性が高い信号処理回路を提供することにある。
　本信号処理回路は、第１～第３入力端子と、第１および第２ノードと、第１ノード、第３入力端子および出力端子に接続され、ブートストラップ容量を含む第１信号生成部と、第２ノード、第１電源（入力端子が非アクティブのときの電位に対応する電源）および出力端子に接続される第２信号生成部とを備え、第１入力端子がアクティブになると第１ノードがアクティブとなり、第２入力端子がアクティブになると第２ノードがアクティブとなる信号処理回路であって、上記出力端子が抵抗を介して第１電源に接続されていることを特徴とする。
　本信号処理回路によれば、上記出力端子が抵抗を介して第１電源に接続されているため、第１および第２ノードが非アクティブになっても、出力端子が電気的にフローティングにならない。したがって、動作の安定性が高まる。
　以上のように、本発明によれば、動作の安定性が高い信号処理回路を実現することができる。
本信号処理回路の構成を示す回路図である。 フリップフロップの構成を示す回路図である。 本液晶表示装置の構成を示すブロック図である。 本シフトレジスタの構成例を示す回路図である。 図３のシフトレジスタの動作を示すタイミングチャートである。 第１～第３初期化信号の説明図である。 本液晶表示装置のドライバに用いられるインバータ回路の回路図である。 図１に示す信号処理回路の変形例である。 図１に示す信号処理回路の別の変形例である。 図１の信号処理回路のさらに別の変形例である。 図２に示すフリップフロップの変形例である。 図２に示すフリップフロップの別の変形例である。 図１２のフリップフロップに入力する第１～第３初期化信号のタイミングチャートである。 図１に示すフリップフロップのさらに別の変形例である。 図１に示すフリップフロップのさらに別の変形例である。 図１に示すフリップフロップのさらに別の変形例である。 図１５のフリップフロップを備えたシフトレジスタ（双方向シフト）の構成例を示す回路図である。 図１６のシフトレジスタに用いられるシフト方向決定回路の一例である。 従来の信号処理回路の構成である。
　本発明の実施の形態を図１～図１８に基づいて説明すれば以下のとおりである。
　図３は本発明にかかるフリップフロップを備える液晶表示装置の一構成例である。図３の液晶表示装置は、表示コントローラと、ゲートドライバＧＤと、ソースドライバＳＤと、液晶パネルＬＣＰと、バックライトＢＬ（光透過型の場合）とを備える。表示コントローラは、ゲートドライバＧＤおよびソースドライバＳＤを制御し、例えばゲートドライバＧＤには、第１および第２クロック信号（ＣＫ１信号・ＣＫ２信号）、ゲートスタートパルス信号（ＧＳＰ信号）、第１初期化信号（ＩＮＩＴ信号）、第２初期化信号（ＩＮＩＴＢ信号）、および第３初期化信号（ＩＮＩＴＫＥＥＰ信号）を供給する。ゲートドライバＧＤは液晶パネルＬＣＰの走査信号線Ｇ１～Ｇｎを駆動し、ソースドライバＳＤは液晶パネルＬＣＰのデータ信号線Ｓ１～Ｓｎを駆動する。ゲートドライバＧＤおよびソースドライバＳＤは液晶パネルＬＣＰとモノリシックに形成されていてもよい。
　ゲートドライバＧＤは図４に示すシフトレジスタを備える。図４のシフトレジスタは、縦接続された複数のフリップフロップを含み、各フリップフロップは、入力端子（ＩＮ端子）と、出力端子（ＯＵＴ端子）と、第１および第２クロック信号端子（第１および第２制御信号端子）ＣＫＡ・ＣＫＢと、第１初期化端子（ＩＮＩＴ端子）と、第２初期化端子（ＩＮＩＴＢ端子）と、第３初期化端子（ＩＮＩＴＫＥＥＰ端子）と、バックイン端子（ＢＩＮ端子）とを備える。
　ここで、奇数段のフリップフロップ（ＦＦ１・ＦＦ３等）では、ＣＫＡ端子にＣＫ１信号が供給され、ＣＫＢ端子にＣＫ２信号が供給され、偶数段のフリップフロップ（ＦＦ２・ＦＦｎ等）では、ＣＫＡ端子にＣＫ２信号が供給され、ＣＫＢ端子にＣＫ１信号が供給される。また、各段のフリップフロップ（ＦＦ１～ＦＦｎ）に、ＩＮＩＴ信号、ＩＮＩＴＢ信号、およびＩＮＩＴＫＥＥＰ信号が供給される。また、自段のＩＮ端子が前段のＯＵＴ端子に接続されるとともに、自段のＢＩＮ端子が次段のＯＵＴ端子に接続される。なお、ＣＫ１信号およびＣＫ２信号は、互いにアクティブ期間（Ｈｉｇｈ期間）が重ならないような２つのクロック信号である。
　図４のシフトレジスタの各段には、本発明にかかるフリップフロップが用いられる。本フリップフロップの一構成例を図２に示す。図２のフリップフロップは、ＩＮ端子と、ＯＵＴ端子と、ＣＫＡ・ＣＫＢ端子と、ブートストラップ容量Ｃｖを含み、ＣＫＡ端子およびＯＵＴ端子に接続される第１出力部ＦＯと、第１電源ＶＳＳ（低電位側電源）およびＯＵＴ端子に接続される第２出力部ＳＯと、ＩＮ端子および第２電源ＶＤＤ（高電位側電源）に接続され、ブートストラップ容量Ｃｖをチャージする第１入力部ＦＩと、ブートストラップ容量Ｃｖをディスチャージするディスチャージ部ＤＣと、ＩＮ端子および第１電源ＶＳＳに接続され、第２出力部に接続された第２入力部ＳＩと、ＣＫＢ端子に接続され、ディスチャージ部ＤＣおよび第２出力部ＳＯを制御するリセット部ＲＳと、第１出力部ＦＯを制御する第１初期化部ＦＴと、第１入力部ＦＩを制御する第２初期化部ＳＤと、ディスチャージ部ＤＣおよび第２出力部ＳＯを制御する第３初期化部ＴＤと、ＯＵＴ端子に接続され、第２出力部ＳＯを制御する帰還部ＦＢと、第１入力部ＦＩと第１出力部ＦＯとを中継する中継部ＲＣと、通常動作時に自段と他段が同時にアクティブとなることを防ぐ誤動作防止部ＳＣとを備える。
　より具体的には、本フリップフロップは、第１出力部ＦＯにトランジスタＴｒ１（第１トランジスタ）およびブートストラップ容量Ｃｖを、第２出力部ＳＯに第２トランジスタＴｒ２（第２トランジスタ）を、第１入力部ＦＩにトランジスタＴｒ３（第３トランジスタ）および抵抗Ｒｉを、ディスチャージ部ＤＣにトランジスタＴｒ４（第４トランジスタ）を、第２入力部ＳＩにトランジスタＴｒ５（第５トランジスタ）を、リセット部ＲＳにトランジスタＴｒ６（第６トランジスタ）および抵抗Ｒｒを、第１初期化部ＦＴにトランジスタＴｒ７（第７トランジスタ）およびトランジスタＴｒ１１（第１１トランジスタ）を、第２初期化部にトランジスタＴｒ８（第８トランジスタ）およびトランジスタＴｒ１０（第１０トランジスタ）を、第３初期化部にＴｒ９（第９トランジスタ）を、帰還部ＦＢにトランジスタＴｒ１２（第１２トランジスタ）を、中継部ＲＣにトランジスタＴｒ１３（第１３トランジスタ）を、誤動作防止部ＳＣにトランジスタＴｒ１４・１５を含んでいる。なお、Ｔｒ１～１５はすべて同一導電型（ｎチャネル型）である。
　さらに、Ｔｒ１は、ドレイン電極がＣＫＡ端子に接続され、かつゲート電極とソース電極とがブートストラップ容量Ｃｖを介して接続され、かつ上記ソース電極が、ＯＵＴ端子に接続されるとともに、Ｔｒ２を介してＶＳＳに接続されている。
　また、Ｔｒ３、Ｔｒ５およびＴｒ１４のゲート端子がＩＮ端子に接続され、Ｔｒ６のゲート端子がＣＫＢ端子に接続され、Ｔｒ７およびＴｒ１１のゲート端子がＩＮＩＴ端子に接続され、Ｔｒ８およびＴｒ１０のゲート端子がＩＮＩＴＢ端子に接続され、Ｔｒ９のゲート端子がＩＮＩＴＫＥＥＰ端子に接続され、Ｔｒ１３のゲート端子がＶＤＤに接続され、Ｔｒ１５のゲート端子がＢＩＮ端子に接続されている。
　さらに、Ｔｒ１のゲートに接続する第１ノードＮａが、Ｔｒ１３を介して抵抗Ｒｉの一端に接続されるとともに、Ｔｒ４を介してＶＳＳに接続されている。抵抗Ｒｉの他端は、Ｔｒ３およびＴｒ８を介してＶＤＤに接続されている（ただし、Ｔｒ３は抵抗Ｒｉ側でＴｒ８はＶＤＤ側）。
　さらに、Ｔｒ２のゲート端子に接続する第２ノードＮｂが、Ｔｒ５を介してＶＳＳに接続され、かつＴｒ１１を介してＶＳＳに接続されるとともに、Ｔｒ１２を介してＶＳＳに接続されている。また、Ｔｒ４のゲート端子に接続する第３ノードＮｃが、Ｔｒ９を介してＶＤＤに接続され、かつ抵抗ＲｒおよびＴｒ６を介してＶＤＤに接続され（ただし、抵抗Ｒｒは第３ノードＮｃ側でＴｒ６はＶＤＤ側）、第２ノードＮｂおよび第３ノードＮｃが、Ｔｒ１０を介して接続されている。また、第３ノードＮｃが、Ｔｒ１５・１４を介してＶＤＤに接続されている（ただし、Ｔｒ１５が第３ノードＮｃ側でＴｒ１４はＶＤＤ側）。
　本シフトレジスタの動作を図５に示す。全ＯＮ期間には、ＩＮＩＴ信号がアクティブ（Ｈｉｇｈ）、ＩＮＩＴＢ信号がアクティブ（Ｌｏｗ）、ＩＮＩＴＫＥＥＰ信号がアクティブ（Ｈｉｇｈ）となるので、ブートストラップ容量Ｃｖはディスチャージ部ＤＣによってディスチャージされて（Ｔｒ９、Ｔｒ４がＯＮ、Ｔｒ１がＯＦＦするため）第１出力部ＦＯが非アクティブとなるとともに、第２出力部ＳＯも非アクティブとなる（Ｔｒ１１がＯＮ、Ｔｒ２がＯＦＦするため）。したがって、第１初期化部ＦＴによって第１出力部ＦＯのＴｒ１のソース電極がＶＤＤに接続され、ＯＵＴ端子には、ＣＫ１・ＣＫ２信号に関係なく確実にＶＤＤ電位（Ｈｉｇｈ）が出力される。なお、本構成では全ＯＮ期間中に第２ノードがＶＳＳ、第３ノードがＶＤＤとなるので、ＩＮＩＴＢ信号によってＴｒ１０をＯＦＦすることで、両ノードを遮断している。一方、全ＯＮ期間終了からＧＳＰ信号がアクティブになるまでは、ＩＮＩＴ信号が非アクティブ（Ｌｏｗ）、ＩＮＩＴＢ信号がアクティブ非（Ｈｉｇｈ）、ＩＮＩＴＫＥＥＰ信号がアクティブ（Ｈｉｇｈ）となるので、Ｔｒ１０がＯＮして、第２出力部ＳＯがアクティブになる（Ｔｒ２がＯＮする）。したがって、ＣＫ１・ＣＫ２信号に関係なく、ＯＵＴ端子に確実にＶＳＳ電位（Ｌｏｗ）が出力される。
　通常駆動時の動作は以下のとおりである。通常駆動時には、ＩＮＩＴ信号が非アクティブ（Ｌｏｗ）、ＩＮＩＴＢ信号が非アクティブ（Ｈｉｇｈ）、ＩＮＩＴＫＥＥＰ信号が非アクティブ（Ｌｏｗ）となる。なお、ＩＮＩＴＫＥＥＰ信号は、ＧＳＰ信号のアクティブ化に同期して非アクティブ（Ｌｏｗ）となる（Ｔｒ８・Ｔｒ１０はＯＮ、Ｔｒ７・Ｔｒ９はＯＦＦ）。
　例えば１段目のフリップフロップＦＦ１（図４参照）では、ＩＮ端子がアクティブになる（ＧＳＰ信号がアクティブとなる）と、ブートストラップ容量Ｃｖがチャージされて第１ノードＮａの電位がＶＤＤ電位－Ｖｔｈ程度（Ｖｔｈはトランジスタの閾値電圧）までプリチャージされる。このとき、ＣＫ２がＨｉｇｈ（ＣＫＢ端子がアクティブ）であるため、Ｔｒ５およびＴｒ６がともにＯＮするが、抵抗Ｒｒの電流制限によって、Ｔｒ６の駆動能力よりもＴｒ５のそれが高くなるため、第２ノードＮｂはＶＳＳ電位となる。これは、ＧＳＰ信号が非アクティブになっても維持される（Ｔｒ２、Ｔｒ１２、Ｔｒ４はＯＦＦのままであるため）。
　ここで、ＣＫ１信号が立ち上がると、ブートストラップ効果によって、第１ノードＮａの電位がＶＤＤ電位以上に突き上がる。これにより、ＣＫ１信号（Ｈｉｇｈ）が電位降下（いわゆる閾値落ち）することなくＯＵＴ端子（ＧＯ１）から出力される。ＯＵＴ端子がＨｉｇｈになると、帰還部ＦＢのＴｒ１２がＯＮして、第２ノードＮｂは確実にＶＳＳ電位となる。なお、ＣＫ１が立ち下がると、ブートストラップ効果が切れて第１ノードＮａの電位はＶＤＤ電位－Ｖｔｈに戻る。次いで、ＣＫ２が立ち上がると、ディスチャージ部ＤＣＴｒ４がＯＮしてブートストラップ容量Ｃｖがディスチャージされるとともに、Ｔｒ２がＯＮしてＯＵＴ端子（ＧＯ１）からＶＳＳ（Ｌｏｗ）が出力され、フリップフロップＦＦ１のリセット（自己リセット）が完了する。
　また、図２の構成では、誤動作防止部ＳＣが設けられているため、通常動作中に、前段（自段の１つ前の段）および次段（自段の１つ後ろの段）の出力がともにアクティブとなったような場合には、Ｔｒ１４・Ｔｒ１５がともにＯＮしてＴｒ２がＯＮとなり、ＯＵＴ端子を強制的にＶＳＳ電位（Ｌｏｗ）にすることができる。また、図２の構成では、中継回路ＲＣ（Ｔｒ１３）が設けられているため、ブートストラップ効果によって第１ノードＮａの電位が一定以上となるとＴｒ１３がＯＦＦする。これにより、ディスチャージ部ＤＣのＴｒ４を高電圧から保護することができる。
　ＩＮＩＴ信号の反転信号であるＩＮＩＴＢ信号およびＩＮＩＴＫＥＥＰ信号は、ＩＮＩＴ信号から生成される。すなわち、図６に示すように、インバータ回路ＩＮＶはＩＮＩＴ信号からＩＮＴＢ信号を出力し、信号処理回路ＳＰＣは、ＩＮＩＴ信号を用いてＩＮＩＴＫＥＥＰ信号を生成する。ここで、ＩＮＩＴＢ信号は、ＩＮＩＴ信号の反転信号であり、ＩＮＩＴＫＥＥＰ信号は、ＩＮＩＴ信号がアクティブ（Ｈｉｇｈ）から非アクティブ（Ｌｏｗ）となるタイミングでアクティブ（Ｈｉｇｈ）となっており、このタイミングの後に（例えば、図５のようにＧＳＰ信号のアクティブ化に同期して）非アクティブ（Ｌｏｗ）となる。
　図７は、インバータ回路ＩＮＶの構成を示す回路図である。同図に示されるように、インバータ回路ＩＮＶは、ｎチャネルのトランジスタＴｒ２１～Ｔｒ２４と、抵抗Ｒａ・Ｒｗと、ブートストラップ容量ＣＶと、ＩＮ端子と、ＯＵＴ端子とを備える。
　Ｔｒ２１は、ゲート電極およびソース電極がブートストラップ容量ＣＶを介して接続され、かつドレイン電極がＶＤＤに接続されるとともに、ソース電極がＯＵＴ端子に接続され、Ｔｒ２２・２３のゲート電極はＩＮ端子に接続され、Ｔｒ２４のゲート電極はＶＤＤに接続され、Ｔｒ２１のゲート電極に接続するノードＮＡがＴｒ２４を介してノードＮＢに接続され、ノードＮＢが抵抗Ｒａを介してＶＤＤに接続されるとともに、Ｔｒ２３を介してＶＳＳに接続され、ＯＵＴ端子が抵抗Ｒｗを介してＶＤＤに接続されるとともに、Ｔｒ２２を介してＶＳＳに接続される。
　図７のインバータ回路ＩＮＶでは、インバータ回路ＩＮＶでは、ＩＮ端子がアクティブ（Ｈｉｇｈ）になると、ノードＮＡおよびＮＢがＶＳＳ電位（Ｌｏｗ）となってＴｒ２１はＯＦＦし、また、Ｔｒ２２はＯＮするため、ＯＵＴ端子にはＶＳＳ電位（Ｌｏｗ）が出力される。この状態からＩＮ端子が非アクティブ（Ｌｏｗ）になると、ＶＤＤから抵抗Ｒａを介してブートストラップ容量ＣＶがチャージされ（これによりＴｒ２４はＯＦＦ）、Ｔｒ２１に電流が流れる。これにより、ブートストラップ容量ＣＶを介してノードＮＡが突き上げられ、ＯＵＴ端子からは、ＶＤＤ電位（Ｈｉｇｈ）が電位降下（閾値落ち）することなくから出力される。なお、図６のインバータ回路ＩＮＶでは、ＯＵＴ端子が抵抗Ｒｗを介してＶＤＤに接続されているため、ブートストラップ効果が切れた後も、ＶＤＤ電位（閾値落ちのない電源電位）をＯＵＴ端子から出力し続けることができる。さらに、図６の構成では、Ｔｒ２４が設けられ、ブートストラップ効果によってノードＮＡが高電位になるときにはＴｒ２４がＯＦＦしているため、ノードＮＡに生じる高電位によってＴｒ２３が劣化・破損することを回避することができる。
　信号処理回路ＳＰＣの一構成例を図１に示す。図１の信号処理回路ＳＰＣは、ＩＮ１端子（第１入力端子）およびＩＮ２（第２入力端子）と、ＯＵＴ端子（出力端子）と、ノードｎａ（第１ノード）およびノードｎｂ（第２ノード）と、ＶＤＤ（第１電源）およびＯＵＴ端子に接続され、ブートストラップ容量ｃｖを含む第１信号生成部ＦＳと、ノードｎｂ、ＶＳＳ（第２電源）およびＯＵＴ端子に接続される第２信号生成部ＳＳとを備え、ＩＮ１端子がアクティブになるとノードｎａがアクティブ（Ｈｉｇｈ）となり、ＩＮ２がアクティブになるとｎｂがアクティブ（Ｈｉｇｈ）となり、ＯＵＴ端子が抵抗Ｒｙを介してＶＳＳに接続されている。
　具体的には、信号処理回路ＳＰＣは、第１信号生成部ＦＳに設けられるトランジスタＴｒ３１と、第２信号生成部ＳＳに設けられるトランジスタＴｒ３２と、トランジスタＴｒ３３～３９とを備える。ここで、Ｔｒ３１は、ドレイン電極がＶＤＤに接続され、かつソース電極とゲート電極とがブートストラップ容量ｃｖを介して接続されるとともに、ソース電極がＯＵＴ端子に接続され、Ｔｒ３１のソース電極は、抵抗Ｒｙを介してＶＳＳに接続されるともに、Ｔｒ３２を介してＶＳＳに接続されている。また、Ｔｒ３２およびＴｒ３５のゲート電極はノードｎｂに接続され、Ｔｒ３４のゲート電極はノードｎａに接続され、Ｔｒ３６およびＴｒ３７のゲート電極はＩＮ１端子に接続され、Ｔｒ３８およびＴｒ３９のゲート電極はＩＮ２端子に接続されている。また、Ｔｒ３１のゲート電極に接続されるノードｎｃが、Ｔｒ３３を介してノードｎａに接続され、ノードｎａとＶＳＳとがＴｒ３５を介して接続されるとともに、ノードｎｂとＶＳＳとがＴｒ３４を介して接続され、ノードｎａとＶＤＤとがＴｒ３６を介して接続され、ノードｎａとＶＳＳとがＴｒ３９を介して接続され、ノードｎｂとＶＤＤとがＴｒ３８を介して接続され、ノードｎｂとＶＳＳとがＴｒ３７を介して接続されている。
　図１の信号処理回路ＳＰＣでは、ＩＮ２端子が非アクティブ（Ｌｏｗ）でＩＮ１端子がアクティブ（Ｈｉｇｈ）になると、ノードｎａがアクティブ（Ｈｉｇｈ）、ノードｎｂが非アクティブ（Ｌｏｗ）になって（Ｔｒ３６・３７がＯＮ）、ブートストラップ容量ｃｖがチャージされ、Ｔｒ３１に電流が流れる。これにより、ブートストラップ容量ｃｖを介してノードｎｃが突き上げられ、ＯＵＴ端子からは、ＶＤＤ電位（Ｈｉｇｈ）が電位降下（閾値落ち）することなくから出力される。次いで、ＩＮ１端子が非アクティブ（Ｌｏｗ）になると（ＩＮ２端子は非アクティブのまま）、ノードｎｃ・ｎｂはフローティングとなるため、ＯＵＴ端子からは、引き続きＶＤＤ電位（Ｈｉｇｈ）が出力される。次いで、ＩＮ２端子がアクティブ（Ｈｉｇｈ）になると、ノードｎｂがアクティブ（Ｈｉｇｈ）、ノードｎａが非アクティブ（Ｌｏｗ）になって（Ｔｒ３８・３９・３２がＯＮ）、ＯＵＴ端子からは、ＶＳＳ電位（Ｌｏｗ）が出力される。したがって、図６の場合には、ＩＮ１端子にＩＮＩＴ信号を、ＩＮ２端子にＧＳＰ信号を入力することで、ＯＵＴ端子に、図６に示すようなＩＮＩＴＫＥＥＰ信号を得ることができる。
　ここで、抵抗Ｒｙの抵抗値を０．５～５．５メガオームの高抵抗値としておくことで、抵抗ＲｙによってＯＵＴ端子の初期値（ＩＮ１端子がアクティブになるまでのＴｒ３１のソース電位）を決めることができる。これにより、ＩＮ１端子がアクティブ（Ｈｉｇｈ）になったときに、第１信号生成部ＦＳのブートストラップ回路が正常に機能する。
　また、図１の信号処理回路ＳＰＣでは、トランジスタＴｒ３４・３５が設けられているため、ノードｎａがアクティブの期間はノードｎｂを確実にＶＳＳ（非アクティブ）とし、ノードｎｂがアクティブの期間はノードｎａを確実にＶＳＳ（非アクティブ）とすることができる。これにより、ＩＮ１・ＩＮ２が非アクティブになる期間（図６においてＩＮＩＴ信号が非アクティブとなった後、ＧＳＰ信号がアクティブになるまでの期間）に前状態の出力（図６ではＨｉｇｈ）を確実に維持することができる。
　また、図１の信号処理回路ＳＰＣでは、初動時にＩＮ１およびＩＮ２を非アクティブにしておくことが好ましい。こうすれば、第１信号生成部ＦＳのブートストラップ回路をより確実に機能させることができる。
　なお、図１の信号処理回路ＳＰＣでは、Ｔｒ３３が設けられているため、ブートストラップ効果によってノードｎｃの電位が一定以上となるとＴｒ３３がＯＦＦする。これにより、ノードｎａに接続する各トランジスタ（Ｔｒ３４・Ｔｒ３５・Ｔｒ３６・Ｔｒ３９）を高電圧から保護することができる。
　なお、図１の信号処理回路ＳＰＣから、トランジスタＴｒ３４・３５を除いて図８の信号処理回路ＳＰＣ１を構成することもできる。図１の信号処理回路ＳＰＣから、トランジスタＴｒ３３を除いて図９の信号処理回路ＳＰＣ２を構成することもできる。また、図１の信号処理回路ＳＰＣのトランジスタＴｒ３６・Ｔｒ３８をダイオード接続とし、図１０の信号処理回路ＳＰＣ３を構成することもできる。
　本フリップフロップは、図２の構成から中継回路ＲＣおよび誤動作防止部ＳＣを除き（Ｔｒ１３～Ｔｒ１５を除き）、さらに第１初期化回路ＦＴのＴｒ１１を除いて図１１のように構成することもできる。図１１のフリップフロップの全ＯＮ動作を以下に説明する。
　全ＯＮ期間には、ＩＮＩＴ信号がアクティブ（Ｈｉｇｈ）、ＩＮＩＴＢ信号がアクティブ（Ｌｏｗ）、ＩＮＩＴＫＥＥＰ信号がアクティブ（Ｈｉｇｈ）となるので、ブートストラップ容量Ｃｖはディスチャージ部ＤＣによってディスチャージされて（Ｔｒ９、Ｔｒ４がＯＮ、Ｔｒ１がＯＦＦするため）第１出力部ＦＯが非アクティブとなるとともに、第２出力部ＳＯがフローティングとなるものの（Ｔｒ１０がＯＦＦするため）、第１初期化部ＦＴによって第１出力部ＦＯのＴｒ１のソース電極（ＯＵＴ端子）がＶＤＤに接続され、ＯＵＴ端子には、ＣＫ１・ＣＫ２信号に関係なく確実にＶＤＤ電位（Ｈｉｇｈ）が出力されると同時に、Ｔｒ１２よりＮｂが非アクティブ（Ｌｏｗ）となり、第２出力部ＳＯはＯＦＦとなる。一方、全ＯＮ期間終了からＧＳＰ信号がアクティブになるまでは、ＩＮＩＴ信号が非アクティブ（Ｌｏｗ）、ＩＮＩＴＢ信号がアクティブ非（Ｈｉｇｈ）、ＩＮＩＴＫＥＥＰ信号がアクティブ（Ｈｉｇｈ）となるので、Ｔｒ８・Ｔｒ１０がＯＮして、第２出力部ＳＯがアクティブになる（Ｔｒ２がＯＮする）。したがって、ＣＫ１・ＣＫ２信号に関係なく、ＯＵＴ端子に確実にＶＳＳ電位（Ｌｏｗ）が出力される。
　本フリップフロップは、図２の構成から中継回路ＲＣ、帰還部ＦＢおよび誤動作防止部ＳＣを除き（Ｔｒ１２～Ｔｒ１５を除き）、さらに第１初期化回路ＦＴのＴｒ１１および第２初期化回路ＦＴのＴｒ１０を除いて図１２のように構成し、図１３に示すＩＮＩＴ信号、ＩＮＩＴＢ信号およびＩＮＩＴＫＥＥＰ信号を入力することもできる。図１２・１３の場合の全ＯＮ動作を以下に説明する。
　全ＯＮ期間には、ＩＮＩＴ信号がアクティブ（Ｈｉｇｈ）、ＩＮＩＴＢ信号がアクティブ（Ｌｏｗ）、ＩＮＩＴＫＥＥＰ信号が非アクティブ（Ｌｏｗ）となるので、ブートストラップ容量Ｃｖはディスチャージ部ＤＣによってディスチャージされて（Ｔｒ４がＯＮ、Ｔｒ１・Ｔｒ８がＯＦＦするため）第１出力部ＦＯが非アクティブとなるとともに、第２出力部ＳＯはフローティングとなる（Ｔｒ５・Ｔｒ９がＯＦＦのため）。したがって、第１初期化部ＦＴによって第１出力部ＦＯのＴｒ１のソース電極（ＯＵＴ端子）がＶＤＤに接続され、ＯＵＴ端子には、ＣＫ１・ＣＫ２信号に関係なく確実にＶＤＤ電位（Ｈｉｇｈ）が出力されると同時に他段のＯＵＴがＩＮに接続されているのでＩＮがアクティブ（Ｈｉｇｈ）となりＴｒ５がＯＮとなるため第２出力部ＳＯはＯＦＦとなる。一方、全ＯＮ期間終了からＧＳＰ信号がアクティブになるまでは、ＩＮＩＴ信号が非アクティブ（Ｌｏｗ）、ＩＮＩＴＢ信号がアクティブ非（Ｈｉｇｈ）、ＩＮＩＴＫＥＥＰ信号がアクティブ（Ｈｉｇｈ）となるので、Ｔｒ９がＯＮして、第２出力部ＳＯがアクティブになる（Ｔｒ２がＯＮする）。したがって、ＣＫ１・ＣＫ２信号に関係なく、ＯＵＴ端子に確実にＶＳＳ電位（Ｌｏｗ）が出力される。
　図２のフリップフロップでは、リセット回路ＲＳで、第３ノードＮｃが、抵抗ＲｒおよびＴｒ６を介してＶＤＤに接続されているが（ただし、Ｔｒ６は抵抗Ｒｒ側でＴｒ６はＶＤＤ側）、これに限定されない。図１４に示すように、第３ノードＮｃを、Ｔｒ６および抵抗Ｒｒを介してＶＤＤに接続してもよい（ただし、Ｔｒ６は第３ノード側で、ＲｒはＶＤＤ側）。
　図２のフリップフロップでは、リセット回路ＲＳに抵抗Ｒｒを設けているがこれに限定されない。抵抗Ｒｒをダイオード接続されたトランジスタＴＤに置き換え、図１５のように構成することもできる。
　また、図２の構成から誤動作防止部のみを除き、図１６のように構成することもできる。また、本フリップフロップ（例えば、図１６のもの）を用いて、図１７のような双方向にシフト可能なシフトレジスタを構成することもできる。この場合、隣接する２つの段の間にシフト方向決定回路ＳＥＬを配置し、ＵＤ信号およびＵＤＢ信号を入力する。順方向（下方向）シフトの場合、例えばＳＥＬ２は、ＦＦ１のＯＵＴ端子をＦＦ２のＩＮ端子に接続する。一方、逆方向（上方向）シフトの場合、例えばＳＥＬ１は、ＦＦ２のＯＵＴ端子をＦＦ１のＩＮ端子に接続する。なお、シフト方向決定回路ＳＥＬは、図１８に示すように、２つのＮチャネルトランジスタを含み、その一方については、ゲート端子がＵＤ端子に接続されるとともに、ソース電極およびドレイン電極がＩＸ端子およびＯ端子に接続され、他方については、ゲート端子がＵＤＢ端子に接続されるとともに、ソース電極およびドレイン電極がＩＹ端子およびＯ端子に接続される。
　以上のように、本信号処理回路は、第１～第３入力端子と、第１および第２ノードと、第１ノード、第３入力端子および出力端子に接続され、ブートストラップ容量を含む第１信号生成部と、第２ノード、第１電源（入力端子が非アクティブのときの電位に対応する電源）および出力端子に接続される第２信号生成部とを備え、第１入力端子がアクティブになると第１ノードがアクティブとなり、第２入力端子がアクティブになると第２ノードがアクティブとなる信号処理回路であって、上記出力端子が抵抗を介して第１電源に接続されていることを特徴とする。
　本信号処理回路によれば、上記出力端子が抵抗を介して第１電源に接続されているため、第１および第２ノードが非アクティブになっても、出力端子が電気的にフローティングにならない。したがって、動作の安定性が高まる。
　本信号処理回路は、上記第３入力端子が第２電源（入力端子がアクティブのときの電位に対応する電源）に接続されている構成とすることもできる。
　本信号処理回路は、第１信号生成部に、一方の導通電極が第３入力端子に接続され、かつ他方の導通電極と制御端子とがブートストラップ容量を介して接続されるとともに、上記他方の導通電極が出力端子に接続される第１トランジスタを含み、第２信号生成部に、制御端子が第２ノードに接続され、かつ一方の導通電極が第１トランジスタに接続されるとともに、他方の導通電極が第１電源に接続される第２トランジスタを含む構成とすることもできる。
　本信号処理回路は、第１ノードとブートストラップ容量とが、第３トランジスタを介して接続されている構成とすることもできる。
　本信号処理回路は、制御端子が第１ノードに接続される第４トランジスタと、制御端子が第２ノードに接続される第５トランジスタとを備え、第１ノードが第５トランジスタを介して第２電源に接続されるともに、第２ノードが第４トランジスタを介して第２電源に接続される構成とすることもできる。
　本信号処理回路は、第１～第５トランジスタは同一導電型である構成とすることもできる。
　本信号処理回路は、上記第１信号生成部に第１トランジスタを備え、上記ブートストラップ容量は第１トランジスタの寄生容量である構成とすることもできる。
　本ドライバ回路は、上記信号処理回路とシフトレジスタとを備えることを特徴とする。
　本ドライバ回路は、初動時に、上記信号処理回路の第１および第２入力端子それぞれに入力される信号を非アクティブとしておく構成とすることもできる。
　本ドライバ回路は、上記信号処理回路の第１入力端子に、シフトレジスタの全段に供給する信号を入力し、上記信号処理回路の第２入力端子に、シフトレジスタの特定段に供給する信号を入力し、上記信号処理回路の出力端子から得られる信号をシフトレジスタの全段に供給する構成とすることもできる。
　本ドライバ回路は、上記シフトレジスタは各段にフリップフロップを備え、該フリップフロップは、ブートストラップ容量を含み、第１クロック信号端子に接続される第１出力部と、第１電源に接続される第２出力部と、ブートストラップ容量をチャージする第１入力部と、上記ブートストラップ容量をディスチャージするディスチャージ部と、第２出力部に接続された第２入力部と、第２クロック信号端子に接続され、上記ディスチャージ部および第２出力部を制御するリセット部とを含み、第１初期化信号が上記第１出力部を制御し、第２初期化信号が第１入力部を制御し、第３初期化信号がディスチャージ部および第２出力部を制御するものとして、上記信号処理回路の第１入力端子に第１初期化信号を入力し、上記信号処理回路の第２入力端子にシフトレジスタのシフト開始を規定するスタートパルスを入力することで、上記信号処理回路の出力端子から第３初期化信号を得る構成とすることもできる。
　本ドライバ回路は、上記第３初期化信号は、第１初期化信号がアクティブとなるのに同期してアクティブとなり、上記スタートパルスがアクティブとなるのに同期して非アクティブとなる構成とすることもできる。
　本表示装置は、上記信号処理回路を備えることを特徴とする。
　本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を公知技術や技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。また、各実施の形態で記載した作用効果等もほんの例示に過ぎない。
　本発明の信号処理回路は、特に液晶表示装置のドライバ回路に好適である。
　ＳＰＣ１～ＳＯＣ４　信号処理回路
　ＩＮＩＴ　第１初期化信号
　ＩＮＩＴＢ　第２初期化信号
　ＩＮＩＴＫＥＥＰ　第３初期化信号
　ｎａ～ｎｃ　ノード
　ＶＤＤ　高電位側電源
　ＶＳＳ　低電位側電源
　Ｔｒ３１～Ｔｒ３５　第１～第５トランジスタ

Claims (13)

  1. 　第１～第３入力端子と、第１および第２ノードと、第１ノード、第３入力端子および出力端子に接続され、ブートストラップ容量を含む第１信号生成部と、第２ノード、第１電源および出力端子に接続される第２信号生成部とを備え、第１入力端子がアクティブになると第１ノードがアクティブとなり、第２入力端子がアクティブになると第２ノードがアクティブとなる信号処理回路であって、
    　上記出力端子が抵抗を介して第１電源に接続されている信号処理回路。
  2. 　上記第３入力端子が第２電源に接続されている請求項１記載の信号処理回路。
  3. 　第１信号生成部に、一方の導通電極が第３入力端子に接続され、かつ他方の導通電極と制御端子とがブートストラップ容量を介して接続されるとともに、上記他方の導通電極が出力端子に接続される第１トランジスタを含み、
    　第２信号生成部に、制御端子が第２ノードに接続され、かつ一方の導通電極が第１トランジスタに接続されるとともに、他方の導通電極が第１電源に接続される第２トランジスタを含む請求項１記載の信号処理回路。
  4. 　第１ノードとブートストラップ容量とが、第３トランジスタを介して接続されている請求項３記載の信号処理回路。
  5. 　制御端子が第１ノードに接続される第４トランジスタと、制御端子が第２ノードに接続される第５トランジスタとを備え、
    　第１ノードが第５トランジスタを介して第２電源に接続されるともに、第２ノードが第４トランジスタを介して第２電源に接続される請求項４記載の信号処理回路。
  6. 　第１～第５トランジスタは同一導電型である請求項５記載の信号処理回路。
  7. 　上記第１信号生成部に第１トランジスタを備え、上記ブートストラップ容量は第１トランジスタの寄生容量である請求項１記載の信号処理回路。
  8. 　請求項１～７のいずれか１項に記載の信号処理回路とシフトレジスタとを備えたドライバ回路。
  9. 　初動時に、上記信号処理回路の第１および第２入力端子それぞれに入力される信号を非アクティブとしておく請求項８記載のドライバ回路。
  10. 　上記信号処理回路の第１入力端子に、シフトレジスタの全段に供給する信号を入力し、上記信号処理回路の第２入力端子に、シフトレジスタの特定段に供給する信号を入力し、上記信号処理回路の出力端子から得られる信号をシフトレジスタの全段に供給する請求項８記載のドライバ回路。
  11. 　上記シフトレジスタは各段にフリップフロップを備え、該フリップフロップは、ブートストラップ容量を含み、第１クロック信号端子に接続される第１出力部と、第１電源に接続される第２出力部と、ブートストラップ容量をチャージする第１入力部と、上記ブートストラップ容量をディスチャージするディスチャージ部と、第２出力部に接続された第２入力部と、第２クロック信号端子に接続され、上記ディスチャージ部および第２出力部を制御するリセット部とを含み、
    　第１初期化信号が上記第１出力部を制御し、第２初期化信号が第１入力部を制御し、第３初期化信号がディスチャージ部および第２出力部を制御するものとして、
    　上記信号処理回路の第１入力端子に第１初期化信号を入力し、上記信号処理回路の第２入力端子にシフトレジスタのシフト開始を規定するスタートパルスを入力することで、上記信号処理回路の出力端子から第３初期化信号を得る請求項１０記載のドライバ回路。
  12. 　上記第３初期化信号は、第１初期化信号がアクティブとなるのに同期してアクティブとなり、上記スタートパルスがアクティブとなるのに同期して非アクティブとなる請求項１１記載のドライバ回路。
  13. 　請求項１～７のいずれか１項に記載の信号処理回路を備えた表示装置。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140015777A (ko) * 2012-07-24 2014-02-07 삼성디스플레이 주식회사 표시 장치
JP2014067480A (ja) * 2009-03-26 2014-04-17 Semiconductor Energy Lab Co Ltd シフトレジスタ
WO2014073362A1 (ja) * 2012-11-08 2014-05-15 シャープ株式会社 パルス生成回路、シフトレジスタ回路、及び表示装置
JPWO2015012207A1 (ja) * 2013-07-25 2017-03-02 シャープ株式会社 シフトレジスタ及び表示装置
KR20180084753A (ko) * 2015-09-23 2018-07-25 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 Goa 회로 및 그 구동 방법, 액정 디스플레이
JP2019532321A (ja) * 2016-08-08 2019-11-07 武漢華星光電技術有限公司Ｗｕｈａｎ Ｃｈｉｎａ Ｓｔａｒ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．，Ｌｔｄ Ｇｏａ回路
KR20190134989A (ko) * 2019-11-25 2019-12-05 삼성디스플레이 주식회사 표시 장치

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8330492B2 (en) 2006-06-02 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
US8736315B2 (en) * 2011-09-30 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP2827335B1 (en) * 2012-03-12 2018-07-18 Sharp Kabushiki Kaisha Shift register, driver circuit and display device
CN105051826B (zh) * 2013-03-21 2018-02-02 夏普株式会社 移位寄存器
US10068543B2 (en) * 2013-06-28 2018-09-04 Sharp Kabushiki Kaisha Unit shift register circuit, shift register circuit, method for controlling unit shift register circuit, and display device
KR102072214B1 (ko) * 2013-07-09 2020-02-03 삼성디스플레이 주식회사 주사 구동 장치 및 이를 포함하는 표시 장치
CN104091574B (zh) * 2014-06-25 2016-03-02 京东方科技集团股份有限公司 移位寄存器、阵列基板、显示装置及其驱动方法
CN104464628B (zh) * 2014-12-18 2017-01-18 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、栅极驱动电路及显示装置
CN104821146B (zh) * 2015-04-24 2017-05-24 北京大学深圳研究生院 栅极驱动电路及其单元和一种显示装置
CN104992661B (zh) * 2015-07-29 2017-09-19 京东方科技集团股份有限公司 移位寄存电路及其驱动方法、栅极驱动电路及显示装置
CN106782285B (zh) * 2017-03-03 2020-02-14 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN108573668B (zh) * 2017-03-10 2021-05-18 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN106952624B (zh) * 2017-03-31 2019-05-28 京东方科技集团股份有限公司 移位寄存单元及其驱动方法、栅极驱动电路及显示装置
KR102430061B1 (ko) * 2017-11-17 2022-08-04 엘지디스플레이 주식회사 시프트 레지스터 및 이를 포함하는 표시 장치
CN108573673B (zh) * 2018-04-27 2021-07-30 厦门天马微电子有限公司 移位寄存器、驱动电路、显示装置
CN111613171B (zh) * 2020-06-23 2023-11-21 京东方科技集团股份有限公司 信号选择电路和显示装置
JP2023096258A (ja) * 2021-12-27 2023-07-07 シャープディスプレイテクノロジー株式会社 シフトレジスタならびにそれを備えた走査信号線駆動回路および表示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1186586A (ja) * 1997-09-03 1999-03-30 Furontetsuku:Kk シフトレジスタ装置および表示装置
JP2002335153A (ja) * 2001-05-11 2002-11-22 Semiconductor Energy Lab Co Ltd パルス出力回路、シフトレジスタ、および表示装置
JP2005354666A (ja) * 2004-04-08 2005-12-22 Internatl Rectifier Corp 自励発振フルブリッジドライバ集積回路

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2549109B2 (ja) * 1987-03-26 1996-10-30 株式会社東芝 半導体回路
GB2345207A (en) * 1998-12-22 2000-06-28 Sharp Kk Static clock pulse generator for LCD
JP4761643B2 (ja) * 2001-04-13 2011-08-31 東芝モバイルディスプレイ株式会社 シフトレジスタ、駆動回路、電極基板及び平面表示装置
JP4425547B2 (ja) * 2003-01-17 2010-03-03 株式会社半導体エネルギー研究所 パルス出力回路、シフトレジスタ、および電子機器
JP3825756B2 (ja) * 2003-02-17 2006-09-27 富士通株式会社 半導体集積回路
KR101032945B1 (ko) * 2004-03-12 2011-05-09 삼성전자주식회사 시프트 레지스터 및 이를 포함하는 표시 장치
US7427884B2 (en) * 2004-05-21 2008-09-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2006164477A (ja) * 2004-12-10 2006-06-22 Casio Comput Co Ltd シフトレジスタ、該シフトレジスタの駆動制御方法及び該シフトレジスタを備えた表示駆動装置
TW200720901A (en) * 2005-11-16 2007-06-01 Inventec Corp Method for reducing instantaneous current on startup
JP4912023B2 (ja) * 2006-04-25 2012-04-04 三菱電機株式会社 シフトレジスタ回路
US8269713B2 (en) * 2007-09-12 2012-09-18 Sharp Kabushiki Kaisha Shift register
JP5513933B2 (ja) * 2009-06-30 2014-06-04 株式会社ジャパンディスプレイ タッチセンサおよび表示装置
JP4963314B2 (ja) 2009-11-16 2012-06-27 株式会社半導体エネルギー研究所 半導体装置、シフトレジスタ、電子機器
JP5457826B2 (ja) * 2009-12-28 2014-04-02 株式会社ジャパンディスプレイ レベルシフト回路、信号駆動回路、表示装置および電子機器
JP5436324B2 (ja) * 2010-05-10 2014-03-05 三菱電機株式会社 シフトレジスタ回路
US8923472B2 (en) * 2010-09-02 2014-12-30 Sharp Kabushiki Kaisha Flip flop, shift register, driver circuit, and display device
US9036766B2 (en) * 2012-02-29 2015-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1186586A (ja) * 1997-09-03 1999-03-30 Furontetsuku:Kk シフトレジスタ装置および表示装置
JP2002335153A (ja) * 2001-05-11 2002-11-22 Semiconductor Energy Lab Co Ltd パルス出力回路、シフトレジスタ、および表示装置
JP2005354666A (ja) * 2004-04-08 2005-12-22 Internatl Rectifier Corp 自励発振フルブリッジドライバ集積回路

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014067480A (ja) * 2009-03-26 2014-04-17 Semiconductor Energy Lab Co Ltd シフトレジスタ
US12183301B2 (en) 2009-03-26 2024-12-31 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device, driving method of the same, and electronic device including the same
US10964281B2 (en) 2009-03-26 2021-03-30 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device, driving method of the same, and electronic device including the same
KR102050511B1 (ko) 2012-07-24 2019-12-02 삼성디스플레이 주식회사 표시 장치
KR20140015777A (ko) * 2012-07-24 2014-02-07 삼성디스플레이 주식회사 표시 장치
WO2014073362A1 (ja) * 2012-11-08 2014-05-15 シャープ株式会社 パルス生成回路、シフトレジスタ回路、及び表示装置
CN104756405A (zh) * 2012-11-08 2015-07-01 夏普株式会社 脉冲生成电路、移位寄存器电路、以及显示装置
US9614501B2 (en) 2012-11-08 2017-04-04 Sharp Kabushiki Kaisha Pulse generation circuit, shift register circuit, and display device
CN104756405B (zh) * 2012-11-08 2017-08-18 夏普株式会社 脉冲生成电路、移位寄存器电路、以及显示装置
JPWO2015012207A1 (ja) * 2013-07-25 2017-03-02 シャープ株式会社 シフトレジスタ及び表示装置
JP2018530779A (ja) * 2015-09-23 2018-10-18 深▲せん▼市華星光電技術有限公司Ｓｈｅｎｚｈｅｎ Ｃｈｉｎａ Ｓｔａｒ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．， Ｌｔｄ． Ｇｏａ回路及びその駆動方法、液晶ディスプレイ
KR102043575B1 (ko) * 2015-09-23 2019-11-11 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 Goa 회로 및 그 구동 방법, 액정 디스플레이
KR20180084753A (ko) * 2015-09-23 2018-07-25 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 Goa 회로 및 그 구동 방법, 액정 디스플레이
JP2019532321A (ja) * 2016-08-08 2019-11-07 武漢華星光電技術有限公司Ｗｕｈａｎ Ｃｈｉｎａ Ｓｔａｒ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．，Ｌｔｄ Ｇｏａ回路
KR20190134989A (ko) * 2019-11-25 2019-12-05 삼성디스플레이 주식회사 표시 장치
KR102140643B1 (ko) 2019-11-25 2020-08-04 삼성디스플레이 주식회사 표시 장치

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