[go: up one dir, main page]

WO2012098179A1 - Semiconductor component comprising a bipolar-ldmos transistor, and cascode circuit - Google Patents

Semiconductor component comprising a bipolar-ldmos transistor, and cascode circuit Download PDF

Info

Publication number
WO2012098179A1
WO2012098179A1 PCT/EP2012/050761 EP2012050761W WO2012098179A1 WO 2012098179 A1 WO2012098179 A1 WO 2012098179A1 EP 2012050761 W EP2012050761 W EP 2012050761W WO 2012098179 A1 WO2012098179 A1 WO 2012098179A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
region
ldmos
bipolar
bipolar transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/EP2012/050761
Other languages
German (de)
French (fr)
Inventor
Roland Sorge
Hans Gustat
Christian WIPF
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
IHP GmbH
Original Assignee
IHP GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by IHP GmbH filed Critical IHP GmbH
Publication of WO2012098179A1 publication Critical patent/WO2012098179A1/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
    • H10D84/401—Combinations of FETs or IGBTs with BJTs

Definitions

  • LDMOS transistors typically in the form of power transistors, find wide application in microwave power amplifiers because of their advantageous properties.
  • microwave power amplifiers are used, for example, in wireless communication technologies using pulse coding modulation (PCM) or code division multiple access methods such as Code Division Multiple Access (CDMA) or Wideband CDMA (WC DMA).
  • PCM pulse coding modulation
  • CDMA Code Division Multiple Access
  • WC DMA Wideband CDMA
  • Multi-stage power amplifiers typically include one or more driver stages and an output stage.
  • the driver stage provides a control power that is needed for driving the power amplifier.
  • Optimum power transfer requires power matching between the driver stage and the power amp.
  • the input resistance of the output stage should be equal to the output resistance of the driver stage, cf. Böge / Plaßmann (ed.), Vieweg Handbook Electrical Engineering, 4th Edition, Vieweg + Teubner, Wesbaden, 2007.
  • a low input impedance of the LDMOS power transistors with respect to the efficiency of multi-stage running microwave power amplifiers is a general, serious disadvantage.
  • the object of the present invention is to reduce or completely avoid such additional expense arising from the necessary integration of impedance matching networks in the series connection of amplifier stages, and thus at the same time to a monolithic integration of microwave power amplifiers with improved overall efficiency enable.
  • a semiconductor component according to the invention in accordance with a first aspect of the invention comprises a bipolar transistor and an LDMOS transistor which is monolithically integrated in a substrate and directly adjacent to the bipolar transistor and has a source region which simultaneously forms part of a collector region of the bipolar transistor and which subsequently is referred to as a combined area.
  • part of a collector region of the bipolar transistor simultaneously forms a source region of the LDMOS transistor arranged immediately adjacent.
  • Immediately adjacent means in this context that the LDMOS transistor and the bipolar transistor are next to each other for neighbors, so no further component between the LDMOS transistor and the bipolar transistor is arranged.
  • the semiconductor device can therefore also be used as a monolithically integrated BiLDMOS device.
  • Power transistor can be called. It forms a tetrode arrangement resulting from the cascading of an input bipolar transistor with an LDMOS power transistor.
  • the bipolar collector is monolithically connected to LDMOS source.
  • This form of "fusion" of a bipolar transistor and the LDMOS transistor to a BiLDMOS transistor in the semiconductor device according to the invention enables a significantly improved and at the same time simplified impedance matching between a driver stage and an output stage of a monolithically integrated power amplifier When used in the final stage of a monolithic integrated power amplifier in the increase of the input impedance of the power amplifier with a high output voltage.
  • This allows a high efficiency of built-up with this device microwave line amplifiers, especially for the frequency range above 2GHz.
  • the required transmission ratio of an impedance matching Network which is located in a multi-stage power amplifier between driver and power amplifier, falls in comparison to a in the prior art übl Iene derailleur of LDMOS transistor stages significantly lower. This allows a substantial increase in
  • the semiconductor device according to the invention is furthermore distinguished by the fact that it can be produced using known production technologies, for example in BCD processes (bipolar, CMOS, DMOS) on conventional silicon wafers or on SOI wafers (abbreviation of Silicon On Insulator) allow complete dielectric isolation without requiring additional process steps.
  • BCD processes bipolar, CMOS, DMOS
  • SOI wafers abbreviation of Silicon On Insulator
  • an emitter region, a base region of the bipolar transistor, and the combined region are formed in the substrate.
  • the bipolar transistor can be produced particularly easily without additional epitaxial layer deposition steps.
  • the emitter region and the combined region have, as usual, a conductivity type opposite to the conductivity type of the base region, which is to be realized by known, locally limited doping methods.
  • the semiconductor component is preferably formed such that in a component group the LDMOS transistor adjoins a second LDMOS transistor in a lateral direction on its side facing away from the bipolar transistor, which in turn ( in the same direction) is adjacent to a second bipolar transistor.
  • This type of bipolar LDMOS LDMOS bipolar device group may be repeated one or more times in the lateral direction as needed.
  • an LDMOS transistor and a bipolar transistor adjacent thereto each share the respective combined region. Additional space savings can be achieved by sharing two directly adjacent LDMOS transistors, a common drain region and the corresponding drain contact. In this way, the directly adjacent LDMOS transistors of the component group can be fused together.
  • the combined region preferably leads toward the LDMOS transistor to a first well of the conductivity type of the base region.
  • This well isolates the source region from the drain region of the LDMOS transistor.
  • the conductive MOS inversion channel is formed by the gate-source voltage being formed when the bipolar transistor is driven out.
  • this well must be at source potential, which is given by the electrical connection to the source region.
  • a base contact type body contact region may be adjacent to the combined region toward the substrate interior, that is, below the combined region, and preferably has a smaller lateral extent than the combined region.
  • the semiconductor device of the present invention is suitable both for integration into silicon wafers, generally speaking into a semiconductor substrate formed by a single crystal, and for integration into an SOI substrate.
  • the base region and the substrate are of the same conductivity type, it is preferable to arrange in the substrate, adjacent to the bipolar transistor and the LDMOS transistor to the substrate interior, a buried doped conductivity-type semiconductor layer of the combined region which is parallel to a main surface of the substrate extends.
  • the lateral extent of the buried, doped semiconductor layer, which serves for the isolation from the semiconductor substrate preferably corresponds to the lateral extent of the BiLDMOS transistor.
  • the BiLDMOS device laterally preferably adjoins a conductivity type isolation region of the combined region.
  • This second well extends from a main surface of the substrate to the substrate interior to the buried, doped semiconductor layer.
  • the main surface of the substrate is referred to here as the wafer surface mainly used for processing the component.
  • the semiconductor element of the first aspect of the invention is part of a cascode circuit in a particularly useful application for the manufacture of power amplifiers.
  • This therefore comprises at least one switching group formed by a bipolar transistor and an LDMOS transistor connected directly downstream thereof, this switching group being formed by a semiconductor component of the first aspect of the invention or one of its embodiments described here.
  • a second aspect of the present invention is a cascode circuit which has a first transistor, which is a bipolar transistor, connected to a signal input for an input signal to be amplified and a second transistor connected immediately downstream of the first transistor and connected to a signal output for an amplified output signal Transistor, which is an LDMOS transistor, wherein the bipolar transistor is preferably connected in an emitter circuit and the LDMOS transistor, preferably in a gate circuit, and wherein a collector terminal of the bipolar transistor with a source terminal of the LDMOS transistor through a conductive track is directly connected.
  • a first transistor which is a bipolar transistor, connected to a signal input for an input signal to be amplified and a second transistor connected immediately downstream of the first transistor and connected to a signal output for an amplified output signal Transistor, which is an LDMOS transistor, wherein the bipolar transistor is preferably connected in an emitter circuit and the LDMOS transistor, preferably in a gate circuit, and wherein a collector terminal of the bipolar transistor with
  • the cascode circuit of the second aspect of the invention basically corresponds in its mode of operation to the embodiment of the invention described immediately above
  • Semiconductor device of the first aspect of the invention comprises the bipolar transistor and the LDMOS transistor in a separate construction. It is connected to the exemplary embodiment of the semiconductor component of the first aspect of the invention by the common idea of providing a bipolar transistor on the input side in a cascode circuit.
  • the transmission ratio of an impedance matching network which is located in a multi-stage power amplifier between driver and power amplifier, compared to a conventional in the art chain circuit of LDMOS transistor stages substantially smaller fail. This allows a substantial increase in the efficiency of a microwave power amplifier, and a simpler and thus cost-effective integration of an impedance matching network.
  • An important application of the semiconductor device of the first aspect of the invention or its embodiments and the cascode circuit of the second aspect of the invention is a power amplifier, in particular a microwave power amplifier.
  • This power amplifier is particularly suitable for the amplification of microwave signals which have frequencies with frequencies above 2 GHz in their frequency spectrum.
  • a particularly preferred embodiment of such a power amplifier comprises a first transistor, which is connected to a signal input for an input signal to be amplified, which is the bipolar transistor, and a second transistor, which is connected directly downstream of the first transistor and connected to a signal output for an amplified output signal, that of the LDMOS Transistor, wherein the bipolar transistor is connected in an emitter circuit and the LDMOS transistor in a gate circuit.
  • a power amplifier allows - even without monolithic integration, but preferably monolithically integrated according to the first aspect of the invention - the implementation of the basic inventive idea to form the signal input through a bipolar transistor in a common emitter circuit in a power amplifier and the signal output to an LDMOS Provide transistor in a gate circuit.
  • the cascode circuit preferably provided in the power amplifier is present in each amplifier stage in a multi-stage embodiment of the power amplifier.
  • the above-described aspects of the invention and their embodiments are arranged in the case of use in radio communication devices, in particular in radio communication devices that transmit in the frequency spectrum above 2 GHz.
  • FIG. 1 shows an exemplary embodiment of a BiLDMOS transistor monolithically integrated in a single-crystal silicon wafer in a schematic cross-sectional view
  • Fig. 2 shows an embodiment of a monolithically integrated in an SOI wafer
  • BiLDMOS transistor in a schematic cross-sectional view
  • FIG. 3 shows an output characteristic of a BiLDMOS transistor according to FIG. 1;
  • Fig. 4 is a Gummel plot of a BiLDMOS transistor of Fig. 1;
  • Fig. 5 is a transfer characteristic of a BiLDMOS transistor of Fig. 1;
  • Fig. 6 is a circuit diagram of one embodiment of a cascode circuit that can be fabricated with a BiLDMOS transistor of Fig. 1 or 2;
  • Fig. 7 is a Smith chart with input and output reflection factors Gin and GL for comparing a cascode circuit with a BiLDMOS transistor according to the invention with a cascode circuit using only NLDMOS transistors;
  • FIG. 1 shows an exemplary embodiment of a semiconductor component 100 monolithically integrated in a single-crystal silicon wafer in a schematic cross-sectional view. Shown is a portion of the semiconductor device 100 with one of two BiLDMOS devices. Transistors BiLDMOSI and BiLDMOS2 formed unit cell of a transistor array. For example, such a transistor array may be part of a power amplifier circuit for use in amplifying microwave signals. The detail shown is chosen as an example for further explanation of possible embodiments of the present invention. The choice of the section is not to be understood that a semiconductor device according to the invention necessarily has to have such an elementary cell. Rather, it is enough that only one BiLDMOS transistor is present. Also, the field of application of such a structure is not limited to power amplifier circuits. Other applications are generally in analog circuitry, where the typical characteristics of a bipolar input combined with the outstanding thermal stability of the LDMOS are significant.
  • BiLDMOS transistor BiLDMOSI This has a bipolar transistor Bi1 arranged on the left edge of the detail shown in FIG. 1, whose emitter region 102, base region 103 and collector region 1 14 are embedded in a substrate 1 19.
  • the emitter region 102 is connectable via an emitter connection region 101 and an emitter contact E, the base region via a base connection region 104 and a base contact B.
  • the bipolar transistor Bi1 is an npn transistor in a p-conductive substrate 1 19.
  • the emitter connection region 102 is referred to as flat, highly n-conductive region near a major surface H of the substrate 1 19 realized.
  • the base terminal region 104 is similarly formed near the surface as a flat high p-type doped region.
  • the n-doped emitter region 102 surrounds the emitter connection region 101 laterally on both sides and below, and is in turn laterally surrounded by the p-doped base region 103 on both sides and below.
  • the base region 103 in turn is laterally surrounded on both sides and below by the n-doped collector region 14 which is connected to the substrate surface by the highly n-conductive combined region 105.
  • the flat doping region 105 referred to as “combined region” in the context of this description connects In this regard, it ensures a "fusion" of the bipolar transistor Bi1 with the LDMOS transistor LDMOS1, which designates the BiLDMOS transistor for the entirety of the both transistors Bi1 and LDMOS1 causes.
  • the combined region 105 is also designated "C / S" in Fig.
  • insulating n-type well 1 17 and 1 13 separates the near-surface device structures from the p-type body
  • a collector / source contact to be led externally similar to the base contact on the siliconized part of the base region B, and the emitter contact on the siliconized part of the emitter E may be provided.
  • the p-body is via a highly conductive p-body connection region 106 and the common salicide layer 120 lying above it connected to the combined area 105.
  • a p-doped well 15 extends partly below the combined region 15 which serves as the source region for the LDMOS transistor LDMOS1, and partly below the body contact layer 106, and also in the lateral direction x in the near-surface region between the combined Area 105 and an n-doped LDD extension 109 of the LDMOS transistor LDMOS1.
  • LDD stands for the English term Low Doped Drain and forms a low n-doped drain region.
  • the lateral extent of the p-doped well 1 15 terminates before the LDD extension 109. It overlaps laterally with the gate 107 of the LDMOS transistor.
  • the p-type separating layer 1 16 lying below the LDD extension separates the LDD drift space 109 from the deep buried n-conducting layer 1 13.
  • the p-doped well 1 15 extends to the high n conductive buried layer 1 13 ..
  • the lateral extent of the LDD extension 109 and the separation layer 1 16 extends in the direction x to a drain region 1 1 1 of the LDMOS transistor LDMOS1 and sets continues in a mirror-image constructed second LDMOS transistor LDMOS2, which is united with the LDMOS transistor LDMOS1 at the common drain region 1 1 1.
  • the LDMOS transistor LDMOS1 furthermore has a p-conductive surface layer 110 which, in a manner known per se, serves to reduce surface fields and, correspondingly, is commonly referred to as RESURF (English: REduced SURface Field) layer.
  • RESURF American: REduced SURface Field
  • the BiLDMOS transistor array results from the lateral and / or vertical multiplication of the illustrated BiLDMOS unit cell. This structure can therefore be repeated once or several times in the lateral direction x on the substrate 1 19, as required in an integrated circuit to be implemented, for example in order to achieve a required microwave output power in an amplifier circuit.
  • a monolithically integrated BiLDMOS microwave line transistor is therefore a tetrode arrangement resulting from the cascading of an input bipolar transistor with an LDMOS power transistor.
  • a corresponding auxiliary voltage VG is connected to set the bipolar collector-emitter voltage at the operating point (VCE).
  • VGS is the LDMOS threshold voltage
  • VGS is the voltage between the gate and source of the LDMOS.
  • the "fusion" of the bipolar transistor and the LDMOS transistor to a BiLDMOS transistor allows a significantly improved and at the same time simplified impedance matching between a driver stage and an output stage of a monolithically integrated power amplifier.
  • BiLDMOS unit cell i.
  • the basic structures used here are an npn bipolar transistor and an isolated n-LDMOS.
  • this example does not limit the applicability of the invention to these specific transistor types.
  • a complementary p-type BiLDMOS unit cell results from the combination of a correspondingly structured pnp bipolar transistor with a correspondingly structured P-LDMOS power transistor and its mirror-image repetition as in FIG. 1, the required modifications to the doping being essentially identical to the example described above limited to the inverse of the conductivity types shown here.
  • the body when using a p-substrate, the body would form an n-well, which per se is isolated from the p-substrate.
  • the p-collector would have to be isolated from the substrate in an n-well.
  • FIG. 2 shows an exemplary embodiment of a BiLDMOS transistor 200 monolithically integrated in an SOI wafer 200 in a schematic cross-sectional view.
  • the embodiment is largely analogous to that of FIG. 1 and is referred to as SOI-BiLDMOS.
  • the substrate 219 in which the semiconductor device 200 is formed has an insulator layer 218 under the device structures. Compared with the embodiment of FIG. 1, by using the insulator layer 218, the insulating n-well consisting of 1 13 and 1 17 is eliminated Insulator layer 218 connects to the substrate interior to a semiconductor material, typically a silicon.
  • the semiconductor device 200 thus includes an elementary cell of two monolithically integrated BiLDMOS power transistors with complete dielectric isolation.
  • a complementary P-SOI-p-Bil_DMOS unit cell also results here from the combination of a pnp bipolar transistor with a p-LDMOS power transistor.
  • a preparation of the BiLDMOS devices described above was made using existing HBT and LDMOS process modules of a SiGeC-BICMOS technology using well-known manufacturing steps.
  • the invention thus makes it possible to integrate the novel BiLDMOS transistor into BCD processes (BCD: bipolar, CMOS, DMOS) as well as BCD processes using SOI substrates, which permit complete dielectric isolation, without additional process steps.
  • FIGS. 3 to 5 Examples of measured electrical characteristics of a prepared BiLDMOS transistor are shown in FIGS. 3 to 5.
  • FIG. 3 shows an output characteristic of a BiLDMOS transistor according to FIG. 1, that is to say a transistor pair such as Bi1 and LDMOS1 from FIG. 1.
  • Plotted linearly is the drain current Id in amperes as a function of the drain voltage Vd in volts for three different base voltages Vb at the bipolar transistor of 0.8V, 0.85V and 0.9V, each with identical gate voltage Vg on the LDMOS transistor of 1.5V.
  • the curves show typical transistor behavior with a triode and a saturation region. As the base voltage increases, the achievable saturation current increases and the triode region widens.
  • FIG. 4 shows a Gummel plot of a BiLDMOS transistor according to FIG. 1. Plotted logarithmically is the drain current Id and the base current Ib in amperes as a function of the base voltage at a gate voltage Vg of 1.5 V.
  • the electrical DC voltage characteristics of the BiLDMOS correspond to those of a normal bipolar transistor.
  • the cascaded LDMOS transistor achieves a drastic increase in the breakdown voltage and thus a significant increase in the modulation range. This increased modulation range of the BiLDMOS is especially essential for power applications.
  • FIG. 5 shows a transfer characteristic Id (Vb) of a BiLDMOS transistor in a linear scale at a gate voltage Vg of 1.5 V according to FIG. 1.
  • the bending of the exponential Id (Vb) characteristic at Vb> 0.85 V is due to the noticeable shear of the LD (Vb) characteristic due to the resistance of the drift region of the LDMOS.
  • FIG. 6 shows a circuit diagram of one embodiment of a cascode circuit 600 that may be fabricated with a BiLDMOS transistor of FIG. 1 or 2. Alternatively, this cascode circuit can also be fabricated with separate bipolar and LDMOS transistors having source and collector regions connected, for example via a collector, in place of the collector-source combined region.
  • An input signal which is supplied to a base terminal of a bipolar transistor Q1, can be supplied via an input port Porti.
  • the bipolar transistor is connected in emitter circuit. Emitter side, it is connected to ground and collector side connected in parallel with the source region and the gate of a LDMOS transistor Q2 in gate circuit. At an output Port2 of the cascode circuit, an output signal between the drain electrode of the LDMOS transistor and ground can be tapped off.
  • the operation of the amplifier is controlled by a base-emitter voltage VBE, gate-source voltage VGS and drain-source voltage VDS, which are suitably selected.
  • Fig. 7 shows a Smith chart of the input and output reflection factors Gin and GL measured at 6 GHz for power adaptation of a cascode circuit with a BiLDMOS transistor according to the invention and, for comparison, a cascode circuit using only isolated NLDMOS transistors. Since the chart is for comparison purposes only, there are no absolute numbers. Significantly, the drastic reduction of the input capacitance of the BiLDMOS compared to NLDMOS can be seen, resulting in a desired more resistive input impedance.

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

Semiconductor component (100), comprising a bipolar transistor (Bi1, Bi2) and an LDMOS transistor (LDMOS1, LDMOS2), monolithically integrated with said bipolar transistor in a substrate and arranged directly adjacent to the bipolar transistor, said LDMOS transistor having a source region (S) that simultaneously forms part of a collector region (C) of the bipolar transistor.

Description

HALBLEITERBAUELEMENT MIT EINEM BIPOLAR - LDMOS - TRANSISTOR , SOWIE KASKODENSCHALTUNG SEMICONDUCTOR COMPONENT WITH A BIPOLAR - LDMOS TRANSISTOR, AS WELL AS CASCODE CIRCUIT

LDMOS-Transistoren finden, typischerweise in Form von Leistungstransistoren, wegen ihrer vorteilhaften Eigenschaften eine breite Anwendung in Mikrowellen-Leistungsverstärkern. Solche Mikrowellen-Leistungsverstärker kommen beispielsweise in drahtlosen Kommunikationstechnologien zum Einsatz, die Pulskodierungs-Modulation (PCM) oder Codemultiplexverfahren wie Code Division Multiple Access (CDMA) oder Breitband- CDMA (Wideband CDMA, WC DMA) verwenden. LDMOS transistors, typically in the form of power transistors, find wide application in microwave power amplifiers because of their advantageous properties. Such microwave power amplifiers are used, for example, in wireless communication technologies using pulse coding modulation (PCM) or code division multiple access methods such as Code Division Multiple Access (CDMA) or Wideband CDMA (WC DMA).

Leistungsverstärker werden im Allgemeinen mehrstufig ausgeführt. Mehrstufige Leistungsverstärker weisen typischerweise eine oder mehrere Treiberstufen und eine Endstufe auf. Die Treiberstufe liefert eine Steuerleistung, die für das Ansteuern der Endstufe benötigt wird. Eine optimale Leistungsübertragung erfordert eine Leistungsanpassung zwischen der Treiberstufe und der Endstufe. Mit anderen Worten sollte der Eingangswiderstand der Endstufe gleich dem Ausgangswiderstand der Treiberstufe sein, vgl. Bö- ge/Plaßmann (Hrsg.), Vieweg Handbuch Elektrotechnik, 4. Auflage, Vieweg + Teubner, Wesbaden, 2007. Für Anwendungen im Frequenzbereich oberhalb von 2GHz stellt eine niedrige Eingangsimpedanz der LDMOS-Leistungstransistoren im Hinblick auf den Wirkungsgrad von mehrstufig ausgeführten Mikrowellenleistungsverstärkern einen generellen, gravierenden Nachteil dar. Dies gilt insbesondere auch, wenn man eine monolithische Integration von Mikrowellen- Leistungsverstärkern in Mikrowellenschaltkreise in Form eines integrierten Halbleiterbauelements in Betracht zieht. Solche Halbleiterbauelemente werden auch als MMIC (Abkürzung von engl. Monolithic Microwave Integrated Circuit) bezeichnet. Aufgrund der Fehlanpassung zwischen der Ausgangsimpedanz einer Treiberstufe und der Eingangsimpe- danz der nachfolgenden Treiberstufe oder der Endstufe ist im Stand der Technik zusätzlich ein integriertes Impedanz-Anpassungsnetzwerk zwischen den betreffenden beiden Verstärkerstufen erforderlich. Die dabei auftretenden großen Übersetzungsverhältnisse reduzieren wesentlich die Verstärkung und den Gesamtwirkungsgrad des Mikrowellen- Leistungsverstärkers und stellen derzeit eine entscheidende Barriere für die monolithi- sehe Integration dar. Power amplifiers are generally multi-stage. Multi-stage power amplifiers typically include one or more driver stages and an output stage. The driver stage provides a control power that is needed for driving the power amplifier. Optimum power transfer requires power matching between the driver stage and the power amp. In other words, the input resistance of the output stage should be equal to the output resistance of the driver stage, cf. Böge / Plaßmann (ed.), Vieweg Handbook Electrical Engineering, 4th Edition, Vieweg + Teubner, Wesbaden, 2007. For applications in the frequency range above 2 GHz, a low input impedance of the LDMOS power transistors with respect to the efficiency of multi-stage running microwave power amplifiers is a general, serious disadvantage. This is especially true when a monolithic integration of microwave power amplifiers in microwave circuits in the form of a integrated semiconductor device into consideration. Such semiconductor devices are also referred to as MMIC (abbreviation of Monolithic Microwave Integrated Circuit). Due to the mismatch between the output impedance of a driver stage and the input impedance of the subsequent driver stage or the output stage, an integrated impedance matching network between the two amplifier stages concerned is additionally required in the prior art. The occurring large transmission ratios significantly reduce the gain and the overall efficiency of the microwave power amplifier and currently represent a crucial barrier for monolithic integration see integration.

Das Ziel der vorliegenden Erfindung ist es, derartigen zusätzlichen Aufwand zu verringern oder vollständig zu vermeiden, der aus der notwendigen Integration von Impedanzanpas- sungs-Netzwerken bei der Hintereinanderschaltung von Verstärkerstufen entsteht, und damit zugleich eine monolithische Integration von Mikrowellen-Leistungsverstärkern mit verbessertem Gesamtwirkungsgrad zu ermöglichen. The object of the present invention is to reduce or completely avoid such additional expense arising from the necessary integration of impedance matching networks in the series connection of amplifier stages, and thus at the same time to a monolithic integration of microwave power amplifiers with improved overall efficiency enable.

Ein erfindungsgemäßes Halbleiterbauelement gemäß einem ersten Aspekt der Erfindung umfasst einen Bipolartransistor und einen mit diesem monolithisch in einem Substrat integrierten und zum Bipolartransistor unmittelbar benachbart angeordneten LDMOS- Transistor, der ein Sourcegebiet aufweist, welches zugleich ein Teil eines Kollektorge- biets des Bipolartransistors bildet und welches nachfolgend als Kombiniertes Gebiet bezeichnet wird. A semiconductor component according to the invention in accordance with a first aspect of the invention comprises a bipolar transistor and an LDMOS transistor which is monolithically integrated in a substrate and directly adjacent to the bipolar transistor and has a source region which simultaneously forms part of a collector region of the bipolar transistor and which subsequently is referred to as a combined area.

Bei dem erfindungsgemäßen Halbleiterbauelement bildet ein Teil eines Kollektorgebiets des Bipolartransistors zugleich ein Sourcegebiet des unmittelbar benachbart angeordneten LDMOS-Transistors. Unmittelbar benachbart bedeutet in diesem Zusammenhang, dass der LDMOS-Transistor und der Bipolartransistor für einander nächste Nachbarn sind, also kein weiteres Bauelement zwischen dem LDMOS-Transistor und dem Bipolartransistor angeordnet ist. Das Halbleiterbauelement kann also auch als monolithisch integrierter BiLDMOS-In the case of the semiconductor component according to the invention, part of a collector region of the bipolar transistor simultaneously forms a source region of the LDMOS transistor arranged immediately adjacent. Immediately adjacent means in this context that the LDMOS transistor and the bipolar transistor are next to each other for neighbors, so no further component between the LDMOS transistor and the bipolar transistor is arranged. The semiconductor device can therefore also be used as a monolithically integrated BiLDMOS device.

Leistungstransistor bezeichnet werden. Er bildet eine Tetrodenanordnung, die aus der Kaskadierung eines Eingangs-Bipolar-Transistors mit einem LDMOS-Leistungstransistor hervorgeht. Der Bipolar-Kollektor ist dabei mit LDMOS-Source monolithisch verbunden. Diese Form von„Verschmelzung" eines Bipolartransistors und des LDMOS-Transistors zu einem BiLDMOS-Transistor im erfindungsgemäßen Halbleiterbauelement ermöglicht eine deutlich verbesserte und zugleich vereinfachte Impedanz-Anpassung zwischen einer Treiberstufe und einer Endstufe eines monolithisch integrierten Leistungsverstärkers. So liegt ein wesentlicher Vorteil des erfindungsgemäßen Halbleiterbauelements bei Verwen- dung in der Endstufe eines monolithisch integrierten Leistungsverstärkers in der Erhöhung der Eingangsimpedanz der Endstufe bei gleichzeitig hoher Ausgangsspannung. Dies ermöglicht einen hohen Wirkungsgrad von mit diesem Bauelement aufgebauten Mikrowellen-Leitungsverstärkern, insbesondere für den Frequenzbereich oberhalb von 2GHz. Das erforderliche Übersetzungsverhältnis eines Impedanzanpassungs-Netzwerks, welches sich in einem mehrstufigen Leistungsverstärker zwischen Treiber- und Endstufe befindet, fällt im Vergleich zu einer im Stand der Technik üblichen Kettenschaltung von LDMOS-Transistorstufen wesentlich niedriger aus. Dies ermöglicht eine wesentliche Erhöhung des Wirkungsgrades des Mikrowellenlistungsverstärkers, und eine einfachere und somit kostengünstige Integration eines Impedanzanpassungs-Netzwerks. Power transistor can be called. It forms a tetrode arrangement resulting from the cascading of an input bipolar transistor with an LDMOS power transistor. The bipolar collector is monolithically connected to LDMOS source. This form of "fusion" of a bipolar transistor and the LDMOS transistor to a BiLDMOS transistor in the semiconductor device according to the invention enables a significantly improved and at the same time simplified impedance matching between a driver stage and an output stage of a monolithically integrated power amplifier When used in the final stage of a monolithic integrated power amplifier in the increase of the input impedance of the power amplifier with a high output voltage.This allows a high efficiency of built-up with this device microwave line amplifiers, especially for the frequency range above 2GHz.The required transmission ratio of an impedance matching Network, which is located in a multi-stage power amplifier between driver and power amplifier, falls in comparison to a in the prior art übl Iene derailleur of LDMOS transistor stages significantly lower. This allows a substantial increase in the efficiency of the microwave listing amplifier, and a simpler and thus cost-effective integration of an impedance matching network.

Das erfindungsgemäße Halbleiterbauelement zeichnet sich weiterhin dadurch aus, dass es mit bekannten Fertigungstechnologien herstellbar ist, beispielsweise in BCD- Prozessen (Bipolar, CMOS, DMOS) auf herkömmlichen Silizium-Wafern oder auf SOI- Wafern (Abkürzung von engl. Silicon On Insulator), die eine vollständige dielektrische Isolation erlauben, ohne zusätzliche Prozessschritte zu erfordern. The semiconductor device according to the invention is furthermore distinguished by the fact that it can be produced using known production technologies, for example in BCD processes (bipolar, CMOS, DMOS) on conventional silicon wafers or on SOI wafers (abbreviation of Silicon On Insulator) allow complete dielectric isolation without requiring additional process steps.

Nachfolgend werden Ausführungsbeispiele des erfindungsgemäßen Halbleiterbauelements beschrieben. Die zusätzlichen Merkmale unterschiedlicher Ausführungsbeispiele gegenüber den bereits beschriebenen Merkmalen des erfindungsgemäßen Halbleiterbauelements können zur Bildung weiterer Ausführungsbeispiele des erfindungsgemäßen Halbleiterbauelements mit einander kombiniert werden, soweit sie nicht einander ausschließende Alternativen bilden. Bei einem Ausführungsbeispiel des Halbleiterbauelements sind ein Emittergebiet, ein Basisgebiet des Bipolartransistors und das Kombinierte Gebiet im Substrat ausgebildet. Bei dieser Konstruktion kann der Bipolartransistor besonders einfach ohne zusätzliche epitaktische Schichtabscheidungsschritte hergestellt werden. Das Emittergebiet und das Kombinierte Gebiet weisen bei diesem Ausführungsbeispiel wie üblich einen zum Leitfähigkeitstyp des Basisgebiets entgegengesetzten Leitfähigkeitstyp auf, der durch bekannte, lokal begrenzt wirkende Dotierungsverfahren zu realisieren ist. Hereinafter, embodiments of the semiconductor device according to the invention will be described. The additional features of different embodiments over the already described features of the semiconductor device according to the invention can be combined to form further embodiments of the semiconductor device according to the invention with each other, as far as they do not form mutually exclusive alternatives. In one embodiment of the semiconductor device, an emitter region, a base region of the bipolar transistor, and the combined region are formed in the substrate. With this construction, the bipolar transistor can be produced particularly easily without additional epitaxial layer deposition steps. In this exemplary embodiment, the emitter region and the combined region have, as usual, a conductivity type opposite to the conductivity type of the base region, which is to be realized by known, locally limited doping methods.

Für eine ökonomische Herstellung eines in Verstärkerschaltungen oft verwendeten Tran- sistor-Arrays wird das Halbleiterbauelement vorzugsweise so ausgebildet, dass in einer Bauelementgruppe der LDMOS-Transistor in einer lateralen Richtung auf seiner vom Bipolartransistor abgewandten Seite an einen zweiten LDMOS-Transistor angrenzt, welcher wiederum (in derselben Richtung) an einen zweiten Bipolartransistor angrenzt. Diese Bauelementgruppe des Typs Bipolar-LDMOS-LDMOS-Bipolar kann sich in der lateralen Richtung nach Bedarf einmal oder mehrfach wiederholen. Vorzugsweise teilen sich jeweils ein LDMOS-Transistor und ein daran angrenzender Bipolartransistor das jeweilige Kombinierte Gebiet. Eine zusätzliche Platzersparnis kann dadurch bewirkt werden, dass sich zwei unmittelbar aneinandergrenzende LDMOS-Transistoren ein gemeinsames Drain-Gebiet und den entsprechenden Drain-Kontakt teilen. Auf diese Weise können auch die unmittelbar aneinander grenzenden LDMOS-Transistoren der Bauelementgruppe miteinander verschmolzen werden. For an economical production of a transistor array often used in amplifier circuits, the semiconductor component is preferably formed such that in a component group the LDMOS transistor adjoins a second LDMOS transistor in a lateral direction on its side facing away from the bipolar transistor, which in turn ( in the same direction) is adjacent to a second bipolar transistor. This type of bipolar LDMOS LDMOS bipolar device group may be repeated one or more times in the lateral direction as needed. Preferably, an LDMOS transistor and a bipolar transistor adjacent thereto each share the respective combined region. Additional space savings can be achieved by sharing two directly adjacent LDMOS transistors, a common drain region and the corresponding drain contact. In this way, the directly adjacent LDMOS transistors of the component group can be fused together.

Vorzugsweise grenzt bei dem erfindungsgemäßen Halbleiterbauelement das Kombinierte Gebiet zum LDMOS-Transistor hin an eine erste Wanne vom Leitfähigkeitstyp des Basisgebiets. Diese Wanne isoliert das Source-Gebiet vom Drain-Gebiet des LDMOS- Transistors. In dem unter dem Gate liegenden Teil dieser Wanne wird durch die sich ausbildende Gate-Source-Spannung bei Aussteuerung des Bipolartransistors der leitende MOS-lnversionskanal gebildet. Für eine feste definierte Schwellspannung des LDMOS muß diese Wanne auf Source-Potential liegen, was durch die elektrische Verbindung mit dem Source-Gebiet gegeben ist. In the case of the semiconductor component according to the invention, the combined region preferably leads toward the LDMOS transistor to a first well of the conductivity type of the base region. This well isolates the source region from the drain region of the LDMOS transistor. In the subjacent part of this well, the conductive MOS inversion channel is formed by the gate-source voltage being formed when the bipolar transistor is driven out. For a fixed defined threshold voltage of the LDMOS this well must be at source potential, which is given by the electrical connection to the source region.

Ein Body-Kontaktgebiet vom Leitfähigkeitstyp der Basis kann beispielsweise an das Kombinierte Gebiet zum Substratinneren hin angrenzen, also unterhalb des Kombinierten Gebiets verlaufen, und weist vorzugsweise im Vergleich zum kombinierten Gebiet eine geringere laterale Erstreckung auf. Wie bereits erwähnt eignet sich das Halbleiterbauelement der vorliegenden Erfindung sowohl für die Integration in Silizium-Wafer, allgemein gesprochen in ein von einem Einkristall gebildetes Halbleitersubstrat, als auch für die Integration in ein SOI-Substrat. Im ersten Fall, wenn Basisgebiet und Substrat vom selben Leitfähigkeitstyp sind, ist vorzugsweise im Substrat, angrenzend an den Bipolartransistor und den LDMOS- Transistor zum Substratinneren hin eine vergrabene, dotierte Halbleiterschicht vom Leitfähigkeitstyp des Kombinierten Gebiets angeordnet, die sich parallel zu einer Hauptoberfläche des Substrats erstreckt. Die laterale Erstreckung der vergrabenen, dotierten Halbleiterschicht, welche der Isolation vom Halbleitersubstrat dient, entspricht vorzugs- weise der lateralen Erstreckung des BiLDMOS-Transistors. For example, a base contact type body contact region may be adjacent to the combined region toward the substrate interior, that is, below the combined region, and preferably has a smaller lateral extent than the combined region. As already mentioned, the semiconductor device of the present invention is suitable both for integration into silicon wafers, generally speaking into a semiconductor substrate formed by a single crystal, and for integration into an SOI substrate. In the first case, when the base region and the substrate are of the same conductivity type, it is preferable to arrange in the substrate, adjacent to the bipolar transistor and the LDMOS transistor to the substrate interior, a buried doped conductivity-type semiconductor layer of the combined region which is parallel to a main surface of the substrate extends. The lateral extent of the buried, doped semiconductor layer, which serves for the isolation from the semiconductor substrate, preferably corresponds to the lateral extent of the BiLDMOS transistor.

In dieser Ausführung grenzt die BiLDMOS-Anordnung lateral vorzugweise an ein Isolationsgebiet vom Leitfähigkeitstyp des Kombinierten Gebiets. Diese zweite Wanne erstreckt sich von einer Hauptoberfläche des Substrats zum Substratinneren hin bis zur vergrabenen, dotierten Halbleiterschicht. Als Hauptoberfläche des Substrats wird hier die zur Prozessierung des Bauelements hauptsächlich verwendete Waferoberfläche bezeichnet. In this embodiment, the BiLDMOS device laterally preferably adjoins a conductivity type isolation region of the combined region. This second well extends from a main surface of the substrate to the substrate interior to the buried, doped semiconductor layer. The main surface of the substrate is referred to here as the wafer surface mainly used for processing the component.

Das Halbleiterelement des ersten Aspekts der Erfindung ist in einem für die Herstellung von Leistungsverstärkern besonders nützlichen Anwendungsfall Teil einer Kaskoden- schaltung. Diese umfasst also mindestens eine von einem Bipolartransistor und einen diesem unmittelbar nachgeschalteten LDMOS-Transistor gebildete Schaltgruppe, wobei diese Schaltgruppe durch ein Halbleiterbauelement des ersten Aspekts der Erfindung oder eines seiner hier beschriebenen Ausführungsbeispiele gebildet ist. The semiconductor element of the first aspect of the invention is part of a cascode circuit in a particularly useful application for the manufacture of power amplifiers. This therefore comprises at least one switching group formed by a bipolar transistor and an LDMOS transistor connected directly downstream thereof, this switching group being formed by a semiconductor component of the first aspect of the invention or one of its embodiments described here.

Einen zweiten Aspekt der vorliegenden Erfindung bildet eine Kaskodenschaltung, die einen mit einem Signaleingang für ein zu verstärkendes Eingangssignal verbundenen ersten Transistor, der ein Bipolar-Transistor ist, und einen dem ersten Transistor unmit- telbar nachgeschalteten und mit einem Signalausgang für ein verstärktes Ausgangssignal verbundenen zweiten Transistor, der ein LDMOS-Transistor ist, aufweist, wobei der Bipolartransistor vorzugsweise in einer Emitterschaltung und der LDMOS-Transistor vorzugsweise in einer Gateschaltung verschaltet ist, und wobei ein Kollektor-Anschluss des Bipolartransistors mit einem Source-Anschluss des LDMOS-Transistors durch eine Leitbahn unmittelbar verbunden ist. A second aspect of the present invention is a cascode circuit which has a first transistor, which is a bipolar transistor, connected to a signal input for an input signal to be amplified and a second transistor connected immediately downstream of the first transistor and connected to a signal output for an amplified output signal Transistor, which is an LDMOS transistor, wherein the bipolar transistor is preferably connected in an emitter circuit and the LDMOS transistor, preferably in a gate circuit, and wherein a collector terminal of the bipolar transistor with a source terminal of the LDMOS transistor through a conductive track is directly connected.

Die Kaskodenschaltung des zweiten Aspekts der Erfindung entspricht in ihrer Funktionsweise grundsätzlich dem unmittelbar zuvor beschriebenen Ausführungsbeispiel des Halbleiterbauelements des ersten Aspekts der Erfindung, weist jedoch den Bipolartransistor und den LDMOS-Transistor in getrennter Bauweise auf. Sie ist mit dem Ausführungsbeispiel des Halbleiterbauelements des ersten Aspekts der Erfindung durch den gemeinsamen Grundgedanken verbunden, in einer Kaskodenschaltung eingangsseitig einen Bipolartransistor vorzusehen. Auf diese Weise kann auch bei Verwendung einer Kaskodenschaltung gemäß diesem Aspekt der Erfindung das Übersetzungsverhältnis eines Impedanzanpassungs-Netzwerks, welches sich in einem mehrstufigen Leistungsverstärker zwischen Treiber- und Endstufe befindet, im Vergleich zu einer im Stand der Technik üblichen Kettenschaltung von LDMOS-Transistorstufen wesentlich kleiner ausfallen. Dies ermöglicht eine wesentliche Erhöhung des Wirkungsgrades eines Mikrowellenleistungsverstärkers, und eine einfachere und somit kostengünstige Integration eines Impedanzanpassungs-Netzwerks. The cascode circuit of the second aspect of the invention basically corresponds in its mode of operation to the embodiment of the invention described immediately above Semiconductor device of the first aspect of the invention, however, comprises the bipolar transistor and the LDMOS transistor in a separate construction. It is connected to the exemplary embodiment of the semiconductor component of the first aspect of the invention by the common idea of providing a bipolar transistor on the input side in a cascode circuit. In this way, even when using a cascode circuit according to this aspect of the invention, the transmission ratio of an impedance matching network, which is located in a multi-stage power amplifier between driver and power amplifier, compared to a conventional in the art chain circuit of LDMOS transistor stages substantially smaller fail. This allows a substantial increase in the efficiency of a microwave power amplifier, and a simpler and thus cost-effective integration of an impedance matching network.

Ein wichtiger Anwendungsfall des Halbleiterbauelements des ersten Aspekts der Erfindung oder seiner Ausführungsbeispiele und der Kaskodenschaltung des zweiten Aspekts der Erfindung ist ein Leistungsverstärker, insbesondere ein Mikrowellen- Leistungsverstärker. Besonders geeignet ist dieser Leistungsverstärker für die Verstärkung von Mikrowellen-Signalen, die in ihrem Frequenzspektrum Anteile mit Frequenzen oberhalb von 2 GHz aufweisen. An important application of the semiconductor device of the first aspect of the invention or its embodiments and the cascode circuit of the second aspect of the invention is a power amplifier, in particular a microwave power amplifier. This power amplifier is particularly suitable for the amplification of microwave signals which have frequencies with frequencies above 2 GHz in their frequency spectrum.

Ein besonders bevorzugtes Ausführungsbeispiel eines solchen Leistungsverstärkers umfasst einen mit einem Signaleingang für ein zu verstärkendes Eingangssignal verbundenen ersten Transistor, der der Bipolar-Transistor ist, und eine dem ersten Transistor unmittelbar nachgeschalteten und mit einem Signalausgang für ein verstärktes Ausgangssignal verbundenen zweiten Transistor, der der LDMOS-Transistor ist, wobei der Bipolartransistor in einer Emitterschaltung und der LDMOS-Transistor in einer Gateschal- tung verschaltet ist. Ein solcher Leistungsverstärker ermöglicht - auch ohne monolithische Integration, jedoch in bevorzugter Weise gemäß dem ersten Aspekt der Erfindung monolithisch integriert - die Verwirklichung des grundlegenden Erfindungsgedankens, in einem Leistungsverstärker den Signaleingang durch einen Bipolar-Transistor in einer Emitterschaltung zu bilden und den Signalausgang an einem LDMOS-Transistor in einer Gate- Schaltung vorzusehen. Die im Leistungsverstärker bevorzugt vorgesehene Kaskodenschaltung ist bei einer mehrstufigen Ausführungsform des Leistungsverstärkers in jeder Verstärkerstufe vorhanden. Die vorstehend beschriebenen Aspekte der Erfindung und ihre Ausführungsbeispiele sind im Anwendungsfall in Funk-Kommunikationsgeräten angeordnet, insbesondere in Funk- Kommunikationsgeräten, die im Frequenzspektrum oberhalb von 2 GHz senden. A particularly preferred embodiment of such a power amplifier comprises a first transistor, which is connected to a signal input for an input signal to be amplified, which is the bipolar transistor, and a second transistor, which is connected directly downstream of the first transistor and connected to a signal output for an amplified output signal, that of the LDMOS Transistor, wherein the bipolar transistor is connected in an emitter circuit and the LDMOS transistor in a gate circuit. Such a power amplifier allows - even without monolithic integration, but preferably monolithically integrated according to the first aspect of the invention - the implementation of the basic inventive idea to form the signal input through a bipolar transistor in a common emitter circuit in a power amplifier and the signal output to an LDMOS Provide transistor in a gate circuit. The cascode circuit preferably provided in the power amplifier is present in each amplifier stage in a multi-stage embodiment of the power amplifier. The above-described aspects of the invention and their embodiments are arranged in the case of use in radio communication devices, in particular in radio communication devices that transmit in the frequency spectrum above 2 GHz.

Weitere Ausführungsbeispiele der Erfindung sind in den anhängenden Ansprüchen definiert. Further embodiments of the invention are defined in the appended claims.

Nachfolgend werden weitere Ausführungsbeispiele des erfindungsgemäßen Halbleiterbauelements und der erfindungsgemäßen Kaskodenschaltung anhand der beiliegenden Figuren beschrieben. Es zeigen: Hereinafter, further embodiments of the semiconductor device according to the invention and the cascode circuit according to the invention will be described with reference to the accompanying figures. Show it:

Fig. 1 ein Ausführungsbeispiel eines in einem Einkristall-Silizium-Wafer monolithisch integrierten BiLDMOS-Transistors in einer schematischen Querschnittansicht; 1 shows an exemplary embodiment of a BiLDMOS transistor monolithically integrated in a single-crystal silicon wafer in a schematic cross-sectional view;

Fig. 2 ein Ausführungsbeispiel eines in einem SOI-Wafer monolithisch integrierten Fig. 2 shows an embodiment of a monolithically integrated in an SOI wafer

BiLDMOS-Transistors in einer schematischen Querschnittansicht;  BiLDMOS transistor in a schematic cross-sectional view;

Fig. 3 eine Ausgangskennlinie eines BiLDMOS-Transistors gemäß Fig. 1 ; FIG. 3 shows an output characteristic of a BiLDMOS transistor according to FIG. 1; FIG.

Fig. 4 einen Gummel-Plot eines BiLDMOS-Transistors gemäß Fig. 1 ; Fig. 4 is a Gummel plot of a BiLDMOS transistor of Fig. 1;

Fig. 5 eine Transferkennlinie eines BiLDMOS-Transistors gemäß Fig. 1 ; Fig. 5 is a transfer characteristic of a BiLDMOS transistor of Fig. 1;

Fig. 6. ein Schaltdiagramm eines Ausführungsbeispiels einer Kaskodenschaltung, die mit einem BiLDMOS-Transistor nach Fig. 1 oder 2 hergestellt werden kann; Fig. 6 is a circuit diagram of one embodiment of a cascode circuit that can be fabricated with a BiLDMOS transistor of Fig. 1 or 2;

Fig. 7 ein Smith Diagramm mit Eingangs- und Ausgangs- Reflexionsfaktoren Gin und GL zum Vergleich einer Kaskodenschaltung mit einem erfindungsgemäßen BiLDMOS-Transistor mit einer Kaskodenschaltung, die nur NLDMOS-Transistoren verwendet; und Fig. 7 is a Smith chart with input and output reflection factors Gin and GL for comparing a cascode circuit with a BiLDMOS transistor according to the invention with a cascode circuit using only NLDMOS transistors; and

Fig. 8 ein Diagramm der bei einer Frequenz von 6 GHz gemessenen Ausgangsleistung und Verstärkung als Funktion der Eingangsleistung für eine BiLDMOS Anordnung mit einer Gateweite von 90 μτη. 8 is a graph of the output power and gain measured at a frequency of 6 GHz as a function of input power for a BiLDMOS device with a gate width of 90 μτη.

Fig. 1 zeigt ein Ausführungsbeispiel eines in einem Einkristall-Silizium-Wafer monolithisch integrierten Halbleiterbauelements 100 in einer schematischen Querschnittansicht. Dargestellt ist ein Abschnitt des Halbleiterbauelements 100 mit einer von zwei BiLDMOS- Transistoren BiLDMOSI und BiLDMOS2 gebildeten Elementarzelle eines Transistor- Arrays. Ein solcher Transistor-Array kann beispielsweise ein Teil einer Leistungsverstärker-Schaltung für den Einsatz bei der Verstärkung von Mikrowellensignalen sein. Der dargestellte Ausschnitt ist als Beispiel zur näheren Erläuterung möglicher Ausführungs- formen der vorliegenden Erfindung gewählt. Die Wahl des Ausschnitts ist nicht so zu verstehen, dass ein erfindungsgemäßes Halbleiterbauelement notwendigerweise eine solche Elementarzelle aufweisen muss. Vielmehr genügt es schon, dass lediglich ein BiLDMOS-Transistor vorliegt. Auch ist das Anwendungsgebiet einer solchen Struktur nicht auf Leistungsverstärker-Schaltungen beschränkt. Andere Anwendungsmöglichkei- ten liegen ganz allgemein in der analogen Schaltungstechnik, wo die typischen Eigenschaften eines bipolaren Eingangs verbunden mit der herausragenden thermischen Stabilität des LDMOS bedeutsam sind. FIG. 1 shows an exemplary embodiment of a semiconductor component 100 monolithically integrated in a single-crystal silicon wafer in a schematic cross-sectional view. Shown is a portion of the semiconductor device 100 with one of two BiLDMOS devices. Transistors BiLDMOSI and BiLDMOS2 formed unit cell of a transistor array. For example, such a transistor array may be part of a power amplifier circuit for use in amplifying microwave signals. The detail shown is chosen as an example for further explanation of possible embodiments of the present invention. The choice of the section is not to be understood that a semiconductor device according to the invention necessarily has to have such an elementary cell. Rather, it is enough that only one BiLDMOS transistor is present. Also, the field of application of such a structure is not limited to power amplifier circuits. Other applications are generally in analog circuitry, where the typical characteristics of a bipolar input combined with the outstanding thermal stability of the LDMOS are significant.

Nachfolgend wird zunächst die Struktur eines BiLDMOS-Transistors des vorliegenden Ausführungsbeispiels anhand des BiLDMOS-Transistors BiLDMOSI erläutert. Dieser weist einen am linken Rand des in Fig. 1 dargestellten Ausschnitts angeordneten Bipolar-Transistor Bi1 auf, dessen Emittergebiet 102, Basisgebiet 103 und Kollektorgebiet 1 14 in ein Substrat 1 19 eingebettet sind. Das Emittergebiet 102 ist über ein Emitteranschlussgebiet 101 und einen Emitterkontakt E anschließbar, das Basisgebiet über ein Basisanschlussgebiet 104 und einen Basiskontakt B. Im vorliegenden Ausführungsbeispiel ist der Bipolartransistor Bi1 ein npn-Transistor in einem p-leitfähigen Substrat 1 19. Das Emitteranschlussgebiet 102 ist als flaches, hoch n- leitfähiges Gebiet nahe einer Hauptoberfläche H des Substrats 1 19 realisiert. Das Basisanschlussgebiet 104 ist in ähnlicher Weise als flaches hoch p-leitfähiges Dotierungsgebiet oberflächennah ausgebildet. Das n-dotierte Emittergebiet 102 umgibt das Emitteran- schlussgebiet 101 lateral auf beiden Seiten sowie unterhalb, und ist selbst wiederum vom p-dotierten Basisgebiet 103 lateral auf beiden Seiten und unterhalb umgeben. Das Basisgebiet 103 wiederum wird vom n-dotierten Kollektorgebiet 1 14 lateral beidseitig und unterhalb umgeben, welches zur Substratoberfläche hin durch das hoch n-leitfähige Kombinierte Gebiet 105 angeschlossen wird.. Das im Rahmen dieser Beschreibung als „Kombiniertes Gebiet" bezeichnete flache Dotierungsgebiet 105 verbindet das Kollektorgebiets 1 14 mit dem Sourcegebiet des benachbarten LDMOS-Transistors LDMOS1 . Es sorgt insofern für eine „Verschmelzung" des Bipolartransistors Bi1 mit dem LDMOS- Transistor LDMOS1 , was die Bezeichnung BiLDMOS-Transistor für die Gesamtheit der beiden Transistoren Bi1 und LDMOS1 veranlasst. Das Kombinierte Gebiet 105 ist in Fig. 1 auch mit „C/S" gekennzeichnet, um seine doppelte Funktion als hoch n-leitfähiges Teilgebiet des Kollektorgebiets 1 14 des Bipolartransistors Bi1 und als Sourcegebiet des LDMOS-Transistors LDMOS1 anzudeuten. Dieses Kombinierte Gebiet 105 ist an der Substratoberfläche wie Emitteranschlussgebiet 101 und Basisanschlussgebiet 104 mit einer gut leitenden Silizid-Schicht 120 bedeckt, welche im vorliegenden Ausführungsbeispiel jedoch nicht nach extern anzuschließen ist. Die isolierende n-Wanne 1 17 und 1 13 trennt die oberflächennahen Bauelementstrukturen von dem p-leitfähigen Körper des Substrats 1 19.. Selbstverständlich kann in einem anderen Ausführungsbeispiel ein nach extern zu führender Kollektor/Source-Kontakt, ähnlich wie der Basiskontakt auf dem silizierten Teil des Basisgebietes B und der Emitterkontakt auf dem silizierten Teil des Emitters E vorgesehen sein. Hereinafter, first, the structure of a BiLDMOS transistor of the present embodiment will be explained with reference to the BiLDMOS transistor BiLDMOSI. This has a bipolar transistor Bi1 arranged on the left edge of the detail shown in FIG. 1, whose emitter region 102, base region 103 and collector region 1 14 are embedded in a substrate 1 19. The emitter region 102 is connectable via an emitter connection region 101 and an emitter contact E, the base region via a base connection region 104 and a base contact B. In the present exemplary embodiment, the bipolar transistor Bi1 is an npn transistor in a p-conductive substrate 1 19. The emitter connection region 102 is referred to as flat, highly n-conductive region near a major surface H of the substrate 1 19 realized. The base terminal region 104 is similarly formed near the surface as a flat high p-type doped region. The n-doped emitter region 102 surrounds the emitter connection region 101 laterally on both sides and below, and is in turn laterally surrounded by the p-doped base region 103 on both sides and below. The base region 103 in turn is laterally surrounded on both sides and below by the n-doped collector region 14 which is connected to the substrate surface by the highly n-conductive combined region 105. The flat doping region 105 referred to as "combined region" in the context of this description connects In this regard, it ensures a "fusion" of the bipolar transistor Bi1 with the LDMOS transistor LDMOS1, which designates the BiLDMOS transistor for the entirety of the both transistors Bi1 and LDMOS1 causes. The combined region 105 is also designated "C / S" in Fig. 1 to indicate its dual function as a high n-type subregion of the collector region 14 of the bipolar transistor Bi1 and as the source region of the LDMOS transistor LDMOS1 at the substrate surface, such as emitter terminal region 101 and base terminal region 104, is covered with a highly conductive silicide layer 120, which, however, is not externally connected in the present embodiment The insulating n-type well 1 17 and 1 13 separates the near-surface device structures from the p-type body Of course, in another embodiment, a collector / source contact to be led externally, similar to the base contact on the siliconized part of the base region B, and the emitter contact on the siliconized part of the emitter E may be provided.

Unter dem Kombinierten Gebiet 105 liegen die n-Kollektorwanne des Bipolartransistors 1 14 sowie die p-leitfähige Wanne bzw. der p-Body des LDMOS 1 15. Der p-Body ist über ein hochleitendes p-Bodyanschlussgebiet 106 und der darüber liegenden gemeinsamen Salicidschicht 120 mit dem Kombinierten Gebiet 105 verbunden. Below the combined region 105 are the n-collector well of the bipolar transistor 14 and the p-conductive well or the p-body of the LDMOS 1 15. The p-body is via a highly conductive p-body connection region 106 and the common salicide layer 120 lying above it connected to the combined area 105.

Nachfolgend werden die Strukturelemente des LDMOS-Transistors LDMOS1 beschrieben. Eine p-dotierte Wanne 1 15 erstreckt sich teils unter dem Kombinierten Gebiet 1 15, das für den LDMOS-Transistor LDMOS1 als Source-Gebiet dient, und teils unterhalb der Bodykontaktschicht 106, sowie in der lateralen Richtung x im oberflächennahen Bereich auch zwischen dem Kombinierten Gebiet 105 und einer n-dotierten LDD-Erweiterung 109 des LDMOS-Transistors LDMOS1 . Die Abkürzung LDD steht für den Englischen Ausdruck Low Doped Drain und bildet ein niedrig n-dotiertes Drain-Gebiet. Unterhalb des Kombinierten Gebiets endet die laterale Ausdehnung der p-dotierten Wanne 1 15 vor der LDD-Erweiterung 109. Sie überlappt lateral mit dem Gate 107 des LDMOS-Transistors. Die unterhalb der LDD-Erweiterung liegende p-leitende Trennschicht 1 16 trennt den LDD- Driftraum 109 von der tiefen vergrabenen ebenfalls n-leitenden Schicht 1 13. In der vertikalen Richtung z erstreckt sich die p-dotierte Wanne 1 15 bis zur hoch n-leitfähigen ver- grabenen Schicht 1 13.. The structural elements of the LDMOS transistor LDMOS1 will be described below. A p-doped well 15 extends partly below the combined region 15 which serves as the source region for the LDMOS transistor LDMOS1, and partly below the body contact layer 106, and also in the lateral direction x in the near-surface region between the combined Area 105 and an n-doped LDD extension 109 of the LDMOS transistor LDMOS1. The abbreviation LDD stands for the English term Low Doped Drain and forms a low n-doped drain region. Below the combined region, the lateral extent of the p-doped well 1 15 terminates before the LDD extension 109. It overlaps laterally with the gate 107 of the LDMOS transistor. The p-type separating layer 1 16 lying below the LDD extension separates the LDD drift space 109 from the deep buried n-conducting layer 1 13. In the vertical direction z, the p-doped well 1 15 extends to the high n conductive buried layer 1 13 ..

Die laterale Ausdehnung der LDD-Erweiterung 109 und der Trennschicht 1 16 reicht in der Richtung x bis zu einem Draingebiet 1 1 1 des LDMOS-Transistors LDMOS1 und setzt sich fort in einem spiegelbildlich aufgebauten zweiten LDMOS-Transistor LDMOS2, der mit dem LDMOS-Transistor LDMOS1 am gemeinsamen Draingebiet 1 1 1 vereint ist. The lateral extent of the LDD extension 109 and the separation layer 1 16 extends in the direction x to a drain region 1 1 1 of the LDMOS transistor LDMOS1 and sets continues in a mirror-image constructed second LDMOS transistor LDMOS2, which is united with the LDMOS transistor LDMOS1 at the common drain region 1 1 1.

Der LDMOS-Transistor LDMOS1 hat weiterhin eine p-leitfähige Oberflächenschicht 1 10, die in an sich bekannter Weise zur Reduzierung von Oberflächenfeldern dient und de- mentsprechend üblicherweise als RESURF(engl. REduced SURface Field)-Schicht bezeichnet wird. The LDMOS transistor LDMOS1 furthermore has a p-conductive surface layer 110 which, in a manner known per se, serves to reduce surface fields and, correspondingly, is commonly referred to as RESURF (English: REduced SURface Field) layer.

Aufgrund der spiegelbildlichen Ausbildung des LDMOS-Transistors LDMOS2 im Vergleich zum LDMOS-Transistor LDMOS1 kann für eine nähere Beschreibung seiner Strukturelemente auf die obige Beschreibung des LDMOS-Transistors LDMOS1 verwie- sen werden. Entsprechendes gilt für den sich in der lateralen Richtung x anschließenden zweiten Bipolartransistor Bi2. Due to the mirror-image design of the LDMOS transistor LDMOS2 in comparison with the LDMOS transistor LDMOS1, it is possible to refer to the above description of the LDMOS transistor LDMOS1 for a more detailed description of its structural elements. The same applies to the subsequent in the lateral direction x second bipolar transistor Bi2.

Das BiLDMOS Transistorarray ergibt sich aus der lateralen und/oder vertikalen Vervielfachung der dargestellten BiLDMOS Elementarzelle. Diese Struktur kann also in der lateralen Richtung x auf dem Substrat 1 19 einmal oder mehrfach wiederholt werden, je nach Bedarf in einer zu implementierenden integrierten Schaltung, beispielsweise um in einer Verstärkerschaltung eine geforderte Mikrowellen-Ausgangsleistung zu erzielen. The BiLDMOS transistor array results from the lateral and / or vertical multiplication of the illustrated BiLDMOS unit cell. This structure can therefore be repeated once or several times in the lateral direction x on the substrate 1 19, as required in an integrated circuit to be implemented, for example in order to achieve a required microwave output power in an amplifier circuit.

Ein monolithisch integrierter BiLDMOS Mikrowellen-Leitungstransistor ist demnach eine Tetrodenanordnung, die aus der Kaskadierung eines Eingangs-Bipolar-Transistors mit einem LDMOS-Leistungstransistor hervorgeht. Am jeweiligen LDMOS-Gate G wird zur Einstellung des Bipolar-Kollektor-Emitter-Spannung im Arbeitspunkt (VCE) eine entsprechende Hilfsspannung VG angeschlossen. Es ist A monolithically integrated BiLDMOS microwave line transistor is therefore a tetrode arrangement resulting from the cascading of an input bipolar transistor with an LDMOS power transistor. At the respective LDMOS gate G, a corresponding auxiliary voltage VG is connected to set the bipolar collector-emitter voltage at the operating point (VCE). It is

VG=VGS+VCE VG = VGS + VCE

Bei genügender Aussteuerung des Bipolartransistors wird VGS > VP und damit der LDMOS ebenfalls leitend. VP ist die LDMOS-Schwellspannung, VGS die Spannung zwischen Gate und Source des LDMOS. With sufficient modulation of the bipolar transistor VGS> VP and thus the LDMOS is also conductive. VP is the LDMOS threshold voltage, VGS is the voltage between the gate and source of the LDMOS.

Die vorstehend beschrieben Form der „Verschmelzung" von Bipolar-Transistor und LDMOS-Transistor einerseits, bei dem das Bipolar-Kollektorgebiet in einem Teil mit dem LDMOS-Source monolithisch verbunden ist, und der beiden LDMOS-Transistoren andererseits, bei der sich zwei unmittelbar benachbarte LDMOS-Transistoren ein gemeinsa- mes Drain-Gebiet teilen, hat den Vorteil einer Platzersparnis und ermöglicht daher eine höhere Bauelementdichte auf einem Chip oder Wafer. The above-described form of "fusion" of bipolar transistor and LDMOS transistor on the one hand, in which the bipolar collector region is monolithically connected in one part with the LDMOS source, and the other two LDMOS transistors, in which two immediately adjacent LDMOS transistors have a common Sharing with drain region has the advantage of a space savings and therefore allows a higher device density on a chip or wafer.

Die „Verschmelzung" des Bipolartransistors und des LDMOS-Transistors zu einem BiLDMOS-Transistor ermöglicht eine deutlich verbesserte und zugleich vereinfachte Impedanz-Anpassung zwischen einer Treiberstufe und einer Endstufe eines monolithisch integrierten Leistungsverstärkers. The "fusion" of the bipolar transistor and the LDMOS transistor to a BiLDMOS transistor allows a significantly improved and at the same time simplified impedance matching between a driver stage and an output stage of a monolithically integrated power amplifier.

Die hier dargestellte Anordnung bildet also eine BiLDMOS Elementarzelle, d.h. die hier verwendeten Grundstrukturen sind ein npn Bipolartransistor und ein isolierter n-LDMOS. Dieses Beispiel beschränkt die Anwendbarkeit der Erfindung jedoch nicht auf diese konkreten Transistortypen. Eine komplementäre p-BiLDMOS Elementarzelle ergibt sich aus der Kombination eines entsprechend strukturierten pnp- Bipolartransistors mit einem entsprechend strukturierten P-LDMOS Leistungstransistor und deren spiegelbildlicher Wiederholung wie in Fig. 1 , wobei die erforderlichen Modifikationen bei der Dotierung gegenüber dem vorstehend beschriebenen Beispiel sich im wesentlichen auf die Umkehrung der hier gezeigten Leitfähigkeits-Typen beschränkt. The arrangement shown here thus forms a BiLDMOS unit cell, i. The basic structures used here are an npn bipolar transistor and an isolated n-LDMOS. However, this example does not limit the applicability of the invention to these specific transistor types. A complementary p-type BiLDMOS unit cell results from the combination of a correspondingly structured pnp bipolar transistor with a correspondingly structured P-LDMOS power transistor and its mirror-image repetition as in FIG. 1, the required modifications to the doping being essentially identical to the example described above limited to the inverse of the conductivity types shown here.

Im komplementären Fall, also bei Verwendung eines p-Substrats würde der Body eine n- Wanne bilden, die per se gegenüber dem p-Substrat isoliert. Der p-Kollektor müsste gegenüber dem Substrat isoliert in eine n-Wanne liegen. In the complementary case, ie when using a p-substrate, the body would form an n-well, which per se is isolated from the p-substrate. The p-collector would have to be isolated from the substrate in an n-well.

Fig. 2 zeigt ein Ausführungsbeispiel eines in einem SOI-Wafer monolithisch integrierten BiLDMOS-Transistors 200 in einer schematischen Querschnittansicht. Die Ausführungsform ist weitestgehend analog zu der der Fig. 1 und wird als SOI-BiLDMOS bezeichnet. FIG. 2 shows an exemplary embodiment of a BiLDMOS transistor 200 monolithically integrated in an SOI wafer 200 in a schematic cross-sectional view. The embodiment is largely analogous to that of FIG. 1 and is referred to as SOI-BiLDMOS.

Aufgrund der hohen Ähnlichkeit der Ausführungsform des Halbleiterbauelements 200 wird zunächst auf die Beschreibung des Halbleiterbauelements 100 verwiesen. Zur besseren Nachvollziehbarkeit der hohen Ähnlichkeit der Strukturen der Fig. 1 und 2 sind in den Figuren entsprechende Strukturelemente mit Bezugszeichen gekennzeichnet, die zum Teil identisch sind, und zum Teil sich nur in ihrer ersten Ziffer unterscheiden, in den letzten beiden Ziffern aber identisch sind. Solchen haben in Fig. 1 eine„1 " als erste Ziffer, und in Fig. 2 eine„2". Die nachfolgende Beschreibung konzentriert sich auf die Unterschiede des Halbleiterbauelements 200 gegenüber dem Halbleiterbauelement 100. Das Substrat 219, in welchem des Halbleiterbauelement 200 ausgebildet ist, hat unter den Bauelementstrukturen eine Isolatorschicht 218. Im Vergleich mit dem Ausführungsbeispiel der Fig. 1 entfällt durch Verwendung der Isolatorschicht 218 die isolierende n- Wanne bestehend aus 1 13 und 1 17. An die Isolatorschicht 218 schließt zum Substratinneren hin ein Halbleitermaterial, typischerweise ein Silizium an. Due to the high similarity of the embodiment of the semiconductor device 200, reference is first made to the description of the semiconductor device 100. For better traceability of the high similarity of the structures of Figs. 1 and 2, corresponding structural elements in the figures are denoted by reference numerals, which are partly identical, and partly differ only in their first digit, but in the last two digits are identical. Such have in Fig. 1 a "1" as the first digit, and in Fig. 2 a "2". The following description focuses on the differences of the semiconductor device 200 from the semiconductor device 100. The substrate 219 in which the semiconductor device 200 is formed has an insulator layer 218 under the device structures. Compared with the embodiment of FIG. 1, by using the insulator layer 218, the insulating n-well consisting of 1 13 and 1 17 is eliminated Insulator layer 218 connects to the substrate interior to a semiconductor material, typically a silicon.

Das Halbleiterbauelement 200 enthält also eine Elementarzelle aus zwei monolithisch integrierten BiLDMOS-Leistungstransistoren mit vollständiger dielektrischer Isolation. The semiconductor device 200 thus includes an elementary cell of two monolithically integrated BiLDMOS power transistors with complete dielectric isolation.

Ohne Einschränkung der Allgemeinheit ergibt sich auch hier eine komplementäre P-SOI- p-Bil_DMOS-Elementarzelle aus der Kombination eines pnp-Bipolartransistors mit einem p-LDMOS-Leistungstransistor. Without restriction of generality, a complementary P-SOI-p-Bil_DMOS unit cell also results here from the combination of a pnp bipolar transistor with a p-LDMOS power transistor.

Eine Präparation der oben beschriebenen BiLDMOS-Anordnungen erfolgte unter Nutzung von bereits vorhandenen HBT- und LDMOS-Prozess-Moduln einer SiGeC-BICMOS Technologie unter Verwendung an sich bekannter Herstellungsschritte. Die Erfindung ermöglicht also die Integration des neuartigen BiLDMOS-Transistors in BCD-Prozesse (BCD: Bipolar, CMOS, DMOS) sowie BCD-Prozesse unter Verwendung von SOI- Substraten, die eine vollständige dielektrische Isolation erlauben, ohne zusätzliche Prozessschritte. A preparation of the BiLDMOS devices described above was made using existing HBT and LDMOS process modules of a SiGeC-BICMOS technology using well-known manufacturing steps. The invention thus makes it possible to integrate the novel BiLDMOS transistor into BCD processes (BCD: bipolar, CMOS, DMOS) as well as BCD processes using SOI substrates, which permit complete dielectric isolation, without additional process steps.

Beispiele gemessener elektrischer Kennlinien eines präparierten BiLDMOS-Transistors zeigen die Fig. 3 bis 5. Examples of measured electrical characteristics of a prepared BiLDMOS transistor are shown in FIGS. 3 to 5.

Fig. 3 zeigt eine Ausgangskennlinie eines BiLDMOS-Transistors gemäß Fig. 1 , also eines Transistorpaares wie Bi1 und LDMOS1 aus Fig. 1 . Linear aufgetragen ist der Drainstrom Id in Ampere als Funktion der Drainspannung Vd in Volt für drei unterschiedliche Basisspannungen Vb am Bipolartransistor von 0,8V, 0,85V und 0,9V, bei jeweils identischer Gatespannung Vg am LDMOS-Transistor von 1 ,5V. Die Kurven zeigen ein typisches Transistorverhalten mit einem Trioden- und einem Sättigungsbereich. Mit zunehmender Basisspannung steigt der erreichbare Sättigungsstrom und verbreitert sich der Triodenbereich. FIG. 3 shows an output characteristic of a BiLDMOS transistor according to FIG. 1, that is to say a transistor pair such as Bi1 and LDMOS1 from FIG. 1. Plotted linearly is the drain current Id in amperes as a function of the drain voltage Vd in volts for three different base voltages Vb at the bipolar transistor of 0.8V, 0.85V and 0.9V, each with identical gate voltage Vg on the LDMOS transistor of 1.5V. The curves show typical transistor behavior with a triode and a saturation region. As the base voltage increases, the achievable saturation current increases and the triode region widens.

Fig. 4 zeigt einen Gummel-Plot eines BiLDMOS-Transistors gemäß Fig. 1 . Logarithmisch aufgetragen ist der Drainstrom Id und der Basisstrom Ib in Ampere als Funktion der Basisspannung bei einer Gatespannung Vg von 1 ,5 V. Die elektrischen Gleichspannungskennlinien des BiLDMOS entsprechen denen eines normalen Bipolartransistors. Jedoch wird durch den kaskadierten LDMOS Transistor eine drastische Erhöhung der Durchbruchspannung und damit eine wesentliche Vergrößerung des Aussteuerbereichs erreicht. Dieser erhöhte Aussteuerungsbereich des BiLDMOS ist insbesondere für Leistungsanwendungen essentiell. 4 shows a Gummel plot of a BiLDMOS transistor according to FIG. 1. Plotted logarithmically is the drain current Id and the base current Ib in amperes as a function of the base voltage at a gate voltage Vg of 1.5 V. The electrical DC voltage characteristics of the BiLDMOS correspond to those of a normal bipolar transistor. However, the cascaded LDMOS transistor achieves a drastic increase in the breakdown voltage and thus a significant increase in the modulation range. This increased modulation range of the BiLDMOS is especially essential for power applications.

Fig. 5 zeigt eine Transferkennlinie Id(Vb) eines BiLDMOS-Transistors in einem linearen Maßstab bei einer Gatespannung Vg von 1 ,5V gemäß Fig. 1 . Das Abknicken der expo- nentiell verlaufenden Id(Vb) Kennlinie bei Vb > 0.85 V hat seine Ursache in der merklichen Scherung der ld(Vb) Kennlinie durch den Widerstand des Driftgebietes des LDMOS. Fig. 6 zeigt ein Schaltdiagramm eines Ausführungsbeispiels einer Kaskodenschaltung 600, die mit einem BiLDMOS-Transistor nach Fig. 1 oder 2 hergestellt werden kann. Alternativ kann diese Kaskodenschaltung auch mit getrennten Bipolar- und LDMOS- Transistoren hergestellt werden, die anstelle des Kombinierten Gebiets von Kollektor und Source beispielsweise über eine Leitbahn verbundene Source- und Kollektorgebiete aufweisen. FIG. 5 shows a transfer characteristic Id (Vb) of a BiLDMOS transistor in a linear scale at a gate voltage Vg of 1.5 V according to FIG. 1. The bending of the exponential Id (Vb) characteristic at Vb> 0.85 V is due to the noticeable shear of the LD (Vb) characteristic due to the resistance of the drift region of the LDMOS. FIG. 6 shows a circuit diagram of one embodiment of a cascode circuit 600 that may be fabricated with a BiLDMOS transistor of FIG. 1 or 2. Alternatively, this cascode circuit can also be fabricated with separate bipolar and LDMOS transistors having source and collector regions connected, for example via a collector, in place of the collector-source combined region.

Über einen Eingangsport Porti ist ein Eingangssignal zuführbar, welches einem Basisan- schluss eines Bipolartransistors Q1 zugeführt wird. Der Bipolartransistor ist in Emitterschaltung verschaltet. Emitterseitig ist er mit Masse verbunden und kollektorseitig parallel mit dem Source-Gebiet und dem Gateanschluss eines LDMOS-Transistors Q2 in Gate- Schaltung verbunden. An einem Ausgang Port2 der Kaskodenschaltung ist ein Ausgangssignal zwischen der Drainelektrode des LDMOS-Transistors und Masse abgreifbar. Gesteuert wird der Betrieb des Verstärkers über eine geeignet zu wählende Basis- Emitterspannung VBE, Gate-Source-Spannung VGS und Drain-Source-Spannung VDS. An input signal, which is supplied to a base terminal of a bipolar transistor Q1, can be supplied via an input port Porti. The bipolar transistor is connected in emitter circuit. Emitter side, it is connected to ground and collector side connected in parallel with the source region and the gate of a LDMOS transistor Q2 in gate circuit. At an output Port2 of the cascode circuit, an output signal between the drain electrode of the LDMOS transistor and ground can be tapped off. The operation of the amplifier is controlled by a base-emitter voltage VBE, gate-source voltage VGS and drain-source voltage VDS, which are suitably selected.

Fig. 7 zeigt ein Smith Diagramm der bei 6 GHz gemessenen Eingangs- und Ausgangs- Reflexionsfaktoren Gin und GL bei Leistungsanpassung einer Kaskodenschaltung mit einem erfindungsgemäßen BiLDMOS-Transistor und zum Vergleich eine Kaskodenschaltung, die nur isolierte NLDMOS-Transistoren verwendet. Da das Diagramm nur zum Vergleich der Werte dient, sind keine absoluten Zahlen aufgeführt. Deutlich ist die drastische Reduktion der Eingangskapazität des BiLDMOS gegenüber NLDMOS erkennbar, woraus sich wunschgemäß eine mehr resistive Eingangsimpedanz ergibt. Fig. 8 zeigt ein Diagramm der bei einer Frequenz von 6 GHz gemessenen, linear aufgetragenen Ausgangsleistung Pout in dBm (offene Quadrate) und Verstärkung Gop in dB (offene Dreiecke) als Funktion der Eingangsleistung Pin in dBm für eine BiLDMOS Anordnung mit einer Gateweite von 90 Mm. Im linearen Bereich bis zum 1 dB Kompressi- onspunkt erreicht die Leistungsverstärkung der BiLDMOS- Verstärkerstufe 25 dB. Dieser hohe Wert von Gop verbunden mit der überwiegend resistiven Eingangsimpedanz verifizieren die vorteilhaften Eigenschaften der BiLDIvlOS Transistoranordnung. Fig. 7 shows a Smith chart of the input and output reflection factors Gin and GL measured at 6 GHz for power adaptation of a cascode circuit with a BiLDMOS transistor according to the invention and, for comparison, a cascode circuit using only isolated NLDMOS transistors. Since the chart is for comparison purposes only, there are no absolute numbers. Significantly, the drastic reduction of the input capacitance of the BiLDMOS compared to NLDMOS can be seen, resulting in a desired more resistive input impedance. 8 shows a plot of the linearly plotted output Pout in dBm (open squares) and gain Gop in dB (open triangles) measured at a frequency of 6 GHz as a function of the input power Pin in dBm for a 90-degree gate-array BiLDMOS device mm. In the linear range up to the 1 dB compression point, the power gain of the BiLDMOS amplifier stage reaches 25 dB. This high value of Gop combined with the predominantly resistive input impedance verifies the advantageous properties of the BiLDIvlOS transistor arrangement.

Claims

Ansprüche claims 1 . Halbleiterbauelement (100, 200), umfassend einen Bipolartransistor (Bi1 , Bi2) und einen mit diesem monolithisch in einem Substrat integrierten und zum Bipolartransistor unmittelbar benachbart angeordneten LDMOS-Transistor (LDMOS1 , LDMOS2), der ein Sourcegebiet (S) aufweist, welches zugleich ein Teil eines Kollektorgebiets (C) des Bipolartransistors bildet und nachfolgend als kombiniertes Gebiet (105, 205, C/S) bezeichnet wird. 1 . A semiconductor device (100, 200), comprising a bipolar transistor (Bi1, Bi2) and an LDMOS transistor (LDMOS1, LDMOS2), which is monolithically integrated in a substrate and directly adjacent to the bipolar transistor and has a source region (S), which at the same time Part of a collector region (C) of the bipolar transistor forms and is hereinafter referred to as a combined region (105, 205, C / S). 2. Halbleiterbauelement nach Anspruch 1 , bei dem ein Emittergebiet (102, 202), ein Basisgebiet (103, 203) des Bipolartransistors sowie das Kombiniete Gebiet (105, 205 C/S) im Substrat (1 19, 219) ausgebildet sind, wobei das Emittergebiet und das Kombinierte Gebiet einen zum Leitfähigkeitstyp des Basisgebiets entgegengesetzten Leitfähigkeitstyp aufweisen. 2. A semiconductor device according to claim 1, wherein an emitter region (102, 202), a base region (103, 203) of the bipolar transistor and the Kombiniete region (105, 205 C / S) in the substrate (1 19, 219) are formed the emitter region and the combined region have a conductivity type opposite to the conductivity type of the base region. 3. Halbleiterbauelement nach einem der vorstehenden Ansprüche, bei dem in einer Bauelementgruppe der LDMOS-Transistor (LDMOS1) in einer lateralen Richtung (x) auf seiner vom Bipolartransistor (Bi1) abgewandten Seite an einen zweiten LDMOS- Transistor (LDMOS2) angrenzt, welcher wiederum in derselben lateralen Richtung (x) an einen zweiten Bipolartransistor (Bi2) angrenzt, und bei dem diese Bauelementgruppe sich in der lateralen Richtung (x) wiederholt, wobei jeweils ein LDMOS-Transistor und ein daran angrenzender Bipolartransistor das jeweilige Kombinierte Gebiet (105, 205, C/S) teilen. 3. The semiconductor device according to any one of the preceding claims, wherein in a component group of the LDMOS transistor (LDMOS1) in a lateral direction (x) on its side facing away from the bipolar transistor (Bi1) side adjacent to a second LDMOS transistor (LDMOS2), which in turn in the same lateral direction (x) to a second bipolar transistor (Bi2) and in which this group of components repeats in the lateral direction (x), one LDMOS transistor and one adjacent bipolar transistor connecting the respective combined regions (105, 205 , C / S). 4. Halbleiterbauelement nach einem der vorstehenden Ansprüche, bei dem das Kombinierte Gebiet (105, 205, C/S) zum LDMOS-Transistor hin an eine erste Wanne (1 15, 215) vom Leitfähigkeitstyp des Basisgebiets angrenzt. 4. A semiconductor device according to any one of the preceding claims, wherein the combined region (105, 205, C / S) to the LDMOS transistor adjacent to a first well (1 15, 215) of the conductivity type of the base region. 5. Halbleiterbauelement nach einem der vorstehenden Ansprüche, mit einem Body- Kontaktgebiet (106,206) und einem Body-Gebiet (1 15,215), beide vom Leitfähigkeitstyp der Basis, welche an das Kombinierte Gebiet (105, 205, C/S) zum Substratinneren hin angrenzen, wobei sich das Body-Gebiet (1 15,215) bis unter das Gate des jeweiligen LDMOS-Transistors erstreckt. A semiconductor device according to any one of the preceding claims, comprising a body contact region (106, 206) and a body region (1, 15, 215), both of the conductivity type of the base, facing the combined region (105, 205, C / S) towards the substrate interior adjoin, wherein the body region (1 15,215) extends below the gate of the respective LDMOS transistor. 6. Halbleiterbauelement nach einem der vorstehenden Ansprüche, bei dem das Substrat (1 19) ein von einem Einkristall gebildetes Halbleitersubstrat vom Leitfähigkeits- typ des Basisgebiets ist und sich im Substrat, unterhalb des Bipolartransistors und des LDMOS-Transistors zum Substratinneren hin, eine vergrabene, dotierte Halbleiterschicht (1 13,213) vom Leitfähigkeitstyp des Kombinierten Gebiets (105, 205, C/S) parallel zu einer Hauptoberfläche des Substrats erstreckt. 6. Semiconductor component according to one of the preceding claims, in which the substrate (19) comprises a semiconductor substrate formed by a monocrystal of the conductivity is the base region, and is in the substrate, below the bipolar transistor and the LDMOS transistor to the substrate interior, a buried, doped semiconductor layer (1 13,213) of the conductivity type of the combined region (105, 205, C / S) parallel to a main surface of the substrate extends. 7. Halbleiterbauelement nach Anspruch 6, bei dem das Kombinierte Gebiet (105, 205, C/S) zum Bipolartransistor hin an eine zweite Wanne (1 17) vom Leitfähigkeitstyp des Kombinierten Gebiets (105, C/S) angrenzt, die sich von einer Hauptoberfläche des Substrats zum Substratinneren hin bis zur vergrabenen, dotierten Halbleiterschicht (1 13) erstreckt. 7. A semiconductor device according to claim 6, wherein the combined region (105, 205, C / S) to the bipolar transistor adjacent to a second well (1 17) of the conductivity type of the combined region (105, C / S) extending from a Main surface of the substrate to the substrate interior to the buried, doped semiconductor layer (1 13) extends. 8. Halbleiterbauelement (100, 200) nach einem der vorstehenden Ansprüche, mit einer ein- oder mehrmaligen Wiederholung der Anordnung von Bipolar- und LDMOS- Transistor in der Form Bipolar-LDMOS-LDMOS-Bipolar. 8. The semiconductor device (100, 200) according to any one of the preceding claims, with a one or more repetition of the arrangement of bipolar and LDMOS transistor in the form of bipolar LDMOS LDMOS bipolar. 9. Halbleiterbauelement nach Anspruch 8, bei dem sich zwei unmittelbar aneinan- dergrenzende LDMOS-Transistoren (LDMOS1 , LDMOS2) ein gemeinsames Drain-Gebiet teilen. 9. The semiconductor device of claim 8, wherein two directly adjacent LDMOS transistors (LDMOS1, LDMOS2) share a common drain region. 10. Kaskodenschaltung (600), umfassend mindestens eine von einem Bipolartransistor (Q1) und einen diesem unmittelbar nachgeschalteten LDMOS-Transistor (Q2) gebildete Schaltgruppe, wobei diese Schaltgruppe durch ein Halbleiterbauelement nach einem der Ansprüche 1 bis 9 (100, 200) gebildet ist. 10. cascode circuit (600), comprising at least one of a bipolar transistor (Q1) and a direct downstream LDMOS transistor (Q2) formed switching group, said switching group is formed by a semiconductor device according to one of claims 1 to 9 (100, 200) , 1 1 . Kaskodenschaltung (600), die einen mit einem Signaleingang für ein zu verstärkendes Eingangssignal verbundenen ersten Transistor (Q1), der ein Bipolar-Transistor ist, und einen dem ersten Transistor (Q1) unmittelbar nachgeschalteten und mit einem Signalausgang für ein verstärktes Ausgangssignal verbundenen zweiten Transistor (Q2), der ein LDMOS-Transistor ist, wobei der Bipolartransistor in einer Emitterschaltung und der LDMOS-Transistor in einer Gateschaltung verschaltet ist, und wobei ein Kollektor- Anschluss des Bipolartransistors direkt mit einem Source-Anschluss des LDMOS- Transistors oder durch eine Leitbahn verbunden ist. 1 1. A cascode circuit (600) having a first transistor (Q1) connected to a signal input for an input signal to be amplified which is a bipolar transistor and a second transistor immediately connected to the first transistor (Q1) and connected to a signal output for an amplified output signal (Q2), which is an LDMOS transistor, wherein the bipolar transistor is connected in an emitter circuit and the LDMOS transistor in a gate circuit, and wherein a collector terminal of the bipolar transistor directly to a source terminal of the LDMOS transistor or through a track connected is. 12. Leistungsverstärker mit einem Halbleiterbauelement nach einem der Ansprüche 1 bis 9 oder mit einer Kaskodenschaltung (600) nach Anspruch 10 oder 1 1 . 12. A power amplifier with a semiconductor component according to one of claims 1 to 9 or with a cascode circuit (600) according to claim 10 or 11. 13. Leistungsverstärker nach Anspruch 12, umfassend einen mit einem Signaleingang für ein zu verstärkendes Eingangssignal verbundenen ersten Transistor, der der Bipolar- Transistor ist, und eine dem ersten Transistor unmittelbar nachgeschalteten und mit einem Signalausgang für ein verstärktes Ausgangssignal verbundenen zweiten Transistor, der der LDMOS-Transistor ist, wobei der Bipolartransistor in einer Emitterschaltung und der LDMOS-Transistor in einer Gateschaltung verschaltet ist. 13. A power amplifier according to claim 12, comprising a first transistor connected to a signal input for an input signal to be amplified, which is the bipolar transistor, and a second transistor immediately downstream of the first transistor and connected to a signal output for an amplified output signal, that of the LDMOS Transistor, wherein the bipolar transistor is connected in an emitter circuit and the LDMOS transistor in a gate circuit. 14. Leistungsverstärker nach Anspruch 12 oder 13, der eine mehrstufige Kaskoden- schaltung mit jeweiligen ersten und zweiten Transistoren in jeder Stufe aufweist, wobei jede Verstärkerstufe eine Kaskodenschaltung nach Anspruch 10 oder 1 1 aufweist. 14. A power amplifier according to claim 12 or 13, comprising a multi-stage cascode circuit having respective first and second transistors in each stage, each amplifier stage comprising a cascode circuit according to claim 10 or 11. 15. Funk-Kommunikationsgerät, umfassend einen Leistungsverstärker nach einem der Ansprüche 12 bis 14. 15. A radio communication device comprising a power amplifier according to any one of claims 12 to 14.
PCT/EP2012/050761 2011-01-19 2012-01-19 Semiconductor component comprising a bipolar-ldmos transistor, and cascode circuit Ceased WO2012098179A1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102011002857.9 2011-01-19
DE102011002857A DE102011002857A1 (en) 2011-01-19 2011-01-19 Semiconductor device with a BiLDMOS or SOI-BiLDMOS transistor, and cascode circuit

Publications (1)

Publication Number Publication Date
WO2012098179A1 true WO2012098179A1 (en) 2012-07-26

Family

ID=45495950

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2012/050761 Ceased WO2012098179A1 (en) 2011-01-19 2012-01-19 Semiconductor component comprising a bipolar-ldmos transistor, and cascode circuit

Country Status (2)

Country Link
DE (1) DE102011002857A1 (en)
WO (1) WO2012098179A1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10964694B2 (en) 2018-02-20 2021-03-30 Maxim Integrated Products, Inc. Multi-transistor device including first and second LDMOS transistors having respective drift regions separated in a thickness direction by a shared RESURF layer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4048649A (en) * 1976-02-06 1977-09-13 Transitron Electronic Corporation Superintegrated v-groove isolated bipolar and vmos transistors
US4891533A (en) * 1984-02-17 1990-01-02 Analog Devices, Incorporated MOS-cascoded bipolar current sources in non-epitaxial structure

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9423423D0 (en) * 1994-11-14 1995-01-11 Fuji Electric Co Ltd Semiconductor device
DE19647324B4 (en) * 1995-11-15 2013-06-27 Denso Corporation Semiconductor device
EP1162664A1 (en) * 2000-06-09 2001-12-12 Motorola, Inc. Lateral semiconductor device with low on-resistance and method of making the same
US20080185629A1 (en) * 2007-02-01 2008-08-07 Denso Corporation Semiconductor device having variable operating information
US7655980B1 (en) * 2008-07-23 2010-02-02 United Microelectronics Corp. Device for ESD protection circuit
US7928703B2 (en) * 2009-04-30 2011-04-19 Texas Instruments Incorporated On-chip current sensing

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4048649A (en) * 1976-02-06 1977-09-13 Transitron Electronic Corporation Superintegrated v-groove isolated bipolar and vmos transistors
US4891533A (en) * 1984-02-17 1990-01-02 Analog Devices, Incorporated MOS-cascoded bipolar current sources in non-epitaxial structure

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
"Vieweg Handbuch Elektrotechnik", 2007, VIEWEG + TEUBNER
CHRISTIAN WIPF ET AL: "Hybrid cascode with an isolated NLDMOS and HBT for X-Band power amplifier applications", SILICON MONOLITHIC INTEGRATED CIRCUITS IN RF SYSTEMS (SIRF), 2011 IEEE 11TH TOPICAL MEETING ON, IEEE, 17 January 2011 (2011-01-17), pages 121 - 124, XP031980473, ISBN: 978-1-4244-8060-9, DOI: 10.1109/SIRF.2011.5719310 *
JIE ZHENG ET AL: "A novel bipolar-MOSFET low-noise amplifier (BiFET LNA), circuit configuration, design methodology, and chip implementation", IEEE TRANSACTIONS ON MICROWAVE THEORY AND TECHNIQUES, IEEE SERVICE CENTER, PISCATAWAY, NJ, US, vol. 51, no. 11, 1 November 2003 (2003-11-01), pages 2175 - 2180, XP011103047, ISSN: 0018-9480, DOI: 10.1109/TMTT.2003.818581 *
SZE S M ED - SZE S M: "Physics of Semiconductor Devices", 1 January 1981, PHYSICS OF SEMICONDUCTOR DEVICES, NEW YORK, WILEY & SONS, US, pages: 486 - 491, XP002409137 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10964694B2 (en) 2018-02-20 2021-03-30 Maxim Integrated Products, Inc. Multi-transistor device including first and second LDMOS transistors having respective drift regions separated in a thickness direction by a shared RESURF layer
US11557588B2 (en) 2018-02-20 2023-01-17 Maxim Integrated Products, Inc. Multi-transistor device including first and second LDMOS transistors having respective drift regions separated in a thickness direction by a shared RESURF layer

Also Published As

Publication number Publication date
DE102011002857A1 (en) 2012-07-19

Similar Documents

Publication Publication Date Title
DE102010004314B4 (en) power amplifier
DE69522926T2 (en) Resurf IC with thin epitaxial layer for HV-P-channel and N-channel arrangements, where the source and drain are not connected to ground potential
DE69028354T2 (en) Integrated device with complementary LDMOS power transistors, CMOS and vertical, integrated PNP structures in mixed technology, which is able to withstand relatively high supply voltages
DE102013107379B4 (en) Integrated semiconductor device and bridge circuit with the integrated semiconductor device
DE69524276T2 (en) Resurf-lateral DMOS devices with extended drain
DE112007003167T5 (en) Integrated low-voltage complementary low-frequency LDMOS
DE102020105207A1 (en) Heavily doped buried layer to reduce the MOSFET-OFF capacitance
DE3114970A1 (en) COMBINED BIPOLAR SMOS TRANSISTOR ARRANGEMENT AND METHOD FOR THEIR PRODUCTION
DE69729927T2 (en) Bipolar transistor with a non-homogeneous emitter in a BICMOS integrated circuit
DE69320033T2 (en) Monolithically integrated structure of a vertical bipolar and a vertical MOSFET transistor
DE60122381T2 (en) HIGH FREQUENCY SEMICONDUCTOR COMPONENT
DE2300116A1 (en) HIGH FREQUENCY FIELD EFFECT TRANSISTOR WITH ISOLATED GATE ELECTRODE FOR BROADBAND OPERATION
DE10306597A1 (en) Semiconductor structure with increased breakdown voltage has recess in buried semiconductor layer with semiconductor area lower in he substrate than the buried layer
DE102021107300B4 (en) CASCODE CELL AND METHOD FOR THE PRODUCTION THEREOF
DE112016006634T5 (en) CONCERNING BODY CONTACT FOR SOI TRANSISTOR
DE102023119020A1 (en) Protection structure with depletion mode and enhancement mode transistors
DE102017130223B4 (en) Semiconductor device with electrically connected planar field-effect transistor cells and associated DC-DC converter
DE102021110398A1 (en) Adjustable capacitors to improve the linearity of low noise amplifiers
DE2513893C2 (en) Transistor amplifier
WO2012098179A1 (en) Semiconductor component comprising a bipolar-ldmos transistor, and cascode circuit
EP3813102A1 (en) Integrated circuit
EP2724374B1 (en) Vertical bipolar transistor having a lateral collector drift region
EP1273043B1 (en) Cmos-compatible lateral dmos transistor
DE102015209435A1 (en) linearizers
DE68928763T2 (en) Process for the production of isolated vertical bipolar and JFET transistors and corresponding IC

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12700408

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12700408

Country of ref document: EP

Kind code of ref document: A1