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WO2011001707A1 - 表示装置およびその駆動方法 - Google Patents

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WO2011001707A1
WO2011001707A1 PCT/JP2010/053257 JP2010053257W WO2011001707A1 WO 2011001707 A1 WO2011001707 A1 WO 2011001707A1 JP 2010053257 W JP2010053257 W JP 2010053257W WO 2011001707 A1 WO2011001707 A1 WO 2011001707A1
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WO
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pixel electrode
voltage
pixel
active element
wiring
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PCT/JP2010/053257
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English (en)
French (fr)
Inventor
沼尾　孝次
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Sharp Corp
Original Assignee
Sharp Corp
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Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
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    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving

Definitions

  • the present invention relates to a display device, and more particularly to an active matrix liquid crystal display device using a thin film transistor.
  • liquid crystal display devices have been increasing in size and definition.
  • the driving frequency has been increased as called “double speed (120 Hz)”, “four times speed (240 Hz)”, and the like.
  • double speed (120 Hz) the driving frequency
  • 240 Hz the driving frequency
  • an increase in the amount of electric power required to drive the panel of the liquid crystal display device has become remarkable.
  • the reason for the increase in power consumption is that the capacity of the source wiring and gate wiring in the liquid crystal panel increases as the size increases, and the number of wiring in the liquid crystal panel increases as the resolution increases. For example, the number of times of charging / discharging the wiring of the liquid crystal panel increases as the frequency (frequency) increases.
  • the increase in the amount of heat generated by the source driver LSI is also remarkable. This is because the current flowing through the source wiring is increased as compared with the conventional method as the capacity of the source wiring is increased and the number of times of charging / discharging the source wiring is increased.
  • the on-resistance per one output terminal of the source driver LSI is constant, the amount of heat generation increases as the current through the output terminal increases.
  • the source driver LSI causes an abnormal operation or becomes inoperable.
  • FIG. 18 is a diagram illustrating a configuration example of a pixel circuit in a conventional liquid crystal panel.
  • FIG. 19 is a signal waveform diagram in the liquid crystal panel.
  • Liquid crystals have the property of deteriorating when a DC voltage continues to be applied. Therefore, in the liquid crystal display device, an alternating voltage is applied to the liquid crystal so that the polarity of the liquid crystal applied voltage changes every predetermined period.
  • 20A to 20C are diagrams for explaining the operation of the pixels in the liquid crystal display device disclosed in Japanese Patent Laid-Open No. 2002-202762.
  • CC driving capacitive coupled driving
  • the voltage applied to the pixel electrode 118 is larger than the voltage Vp applied to the source wiring 114 by Vq ⁇ (Cstg / (Cstg + Clc)).
  • the voltage applied to the source wiring can be made smaller than the voltage to be applied to the pixel electrode. That is, even if the amplitude of the voltage applied to the source wiring is small, the amplitude of the voltage applied to the pixel electrode is increased based on the change in the voltage of the auxiliary capacitance wiring. As a result, the amplitude of the voltage to be applied to the source wiring can be reduced, and as a result, heat generation in the source driver LSI is suppressed.
  • FIG. 21 (FIG. 2 of Japanese Patent Laid-Open No. 2008-145993) is a diagram showing a configuration of a pixel circuit in a liquid crystal display device that employs CC driving and dot inversion driving.
  • the auxiliary capacitance 24A is provided in a staggered manner.
  • a liquid crystal television for viewing by a large number of people often employs a pixel circuit having the configuration shown in FIG. In such a configuration, it is necessary to generate a voltage difference between the pixel electrodes of the two sub-pixels Pija and Pijb.
  • Japanese Unexamined Patent Publication No. 2005-189804 proposes a driving method called MPD driving (Multi-Pixel-Driving).
  • MPD driving Multi-Pixel-Driving
  • the auxiliary capacitances Cij and Cijb included in each sub-pixel are connected to different auxiliary capacitance lines Ci and Ci + 1.
  • voltages having different magnitudes are applied to the auxiliary capacitance line Ci and the auxiliary capacitance line Ci + 1 (see FIG. 22). Since the applied voltages to these two auxiliary capacitance lines Ci and Ci + 1 change as shown in FIG.
  • the effective voltage over one frame period is applied to the auxiliary capacitance line Ci and to the auxiliary capacitance line Ci + 1. It becomes equal to the voltage. Therefore, the effective voltage applied to the pixel electrode (liquid crystal) between the sub-pixels based on the voltage difference between the auxiliary capacitance wirings Ci and Ci + 1 when a voltage is applied from the source wiring Sj to the pixel electrode of each sub-pixel. There is a difference in size. In the following description, the difference between the voltage of the pixel electrode in one subpixel and the voltage of the pixel electrode in the other subpixel is simply referred to as “voltage difference between subpixels”.
  • Japanese Patent Laid-Open No. 2006-139288 proposes another configuration example for generating a voltage difference between sub-pixels.
  • the auxiliary capacitor Csta is provided in one sub-pixel PXa, and the auxiliary capacitor Csta is connected to the auxiliary capacitor line SL.
  • a coupling capacitor Ccp is provided between the two subpixels PXa and PXb. According to such a configuration, the timing at which the thin film transistor Qa connected to the gate wiring GLa is turned on can be different from the timing at which the thin film transistor Qb connected to the gate wiring GLb is turned on.
  • the thin film transistors Qa and Qb are turned on at the same time, and the voltage Vda is applied from the source line DL to the pixel electrodes Xa and Xb of the subpixels PXa and PXb. Assume that Vsl. Further, it is assumed that the auxiliary capacitor wiring voltage is changed to Vsl + ⁇ Vsl after the thin film transistors Qa and Qb are simultaneously turned off.
  • the voltage change of the sub-pixel PXa is about two-fifths of the voltage change ⁇ Vsl of the auxiliary capacitance line SL.
  • the voltage change of the sub-pixel PXb is about one fifth of the voltage change ⁇ Vsl of the auxiliary capacitance line SL.
  • an object of the present invention is to provide a display device capable of increasing the voltage amplitude of subpixels and increasing the voltage difference between subpixels even when the voltage amplitude of the source wiring is relatively small. To do.
  • a first aspect of the present invention is a display device, A first sub-pixel unit including a first active element, a first capacitor element, and a first pixel electrode, and a second sub-pixel including a second active element, a second capacitor element, and a second pixel electrode A pixel forming portion comprising a portion; A video signal line electrically connected to the first pixel electrode via the first active element and electrically connected to the second pixel electrode via the second active element; A scanning signal line that is provided so as to intersect with the video signal line and that transmits a scanning signal for controlling conduction / non-conduction of the first active element and / or the second active element; An auxiliary capacitance wiring electrically connected to the first pixel electrode through the first capacitive element and electrically connected to the second pixel electrode through the second capacitive element; A pixel electrode voltage shift unit that changes the voltage applied to the first pixel electrode and the second pixel electrode by changing the voltage applied to the storage capacitor wiring; The pixel electrode voltage shift unit changes the voltage applied to the first pixel electrode
  • a voltage determined according to an image to be displayed is the video signal.
  • a line is applied to the first pixel electrode and the second pixel electrode;
  • the pixel electrode voltage shift unit changes a voltage applied to the storage capacitor wiring, whereby the first pixel electrode and the second pixel electrode are changed.
  • the capacitance value of the first capacitive element is different from the capacitance value of the second capacitive element.
  • a plurality of pixel forming portions including the first and second active elements electrically connected to the video signal line are arranged in a staggered manner on both sides of the video signal line. It is characterized by being.
  • the first scanning signal line for transmitting a scanning signal for controlling the conduction / non-conduction state of the first active element and the conduction / non-conduction state of the second active element are controlled.
  • a second scanning signal line for transmitting a scanning signal for In the pixel formation portion a control terminal is connected to the first scanning signal line, one conduction terminal is connected to the second pixel electrode, and the other conduction terminal is connected to the storage capacitor line.
  • the conduction terminal of the first active element is connected to the first scanning signal line, one conduction terminal is connected to the video signal line, and the other conduction terminal is connected to the first pixel electrode,
  • the conduction terminal of the second active element is connected to the second scanning signal line, one conduction terminal is connected to the video signal line, and the other conduction terminal is connected to the second pixel electrode. It is characterized by that.
  • a sixth aspect of the present invention is the fifth aspect of the present invention, In the first half of the first period, the first active element and the third active element are in a conductive state, and the second active element is in a non-conductive state, In the latter half of the first period, the first active element and the third active element are in a non-conductive state, and the second active element is in a conductive state.
  • First and second correction wirings crossing the auxiliary capacitance wiring crossing the auxiliary capacitance wiring;
  • a third capacitive element having one end connected to the first pixel electrode and the other end connected to the first correction wiring;
  • a fourth capacitor element having one end connected to the second pixel electrode and the other end connected to the second correction wiring;
  • One end of the first capacitive element is connected to the first pixel electrode, and the other end is connected to the auxiliary capacitance line.
  • One end of the second capacitor element is connected to the second pixel electrode, and the other end is connected to the auxiliary capacitor line.
  • the electrode pattern of the first pixel electrode is different from the electrode pattern of the second pixel electrode.
  • a first sub-pixel portion including a first active element, a first capacitor element, and a first pixel electrode, a second active element, a second capacitor element, and a second capacitor element.
  • a pixel forming portion comprising a second sub-pixel portion including a pixel electrode; and electrically connected to the first pixel electrode via the first active element and via the second active element
  • a video signal line electrically connected to the second pixel electrode and a conduction / non-conduction state of the first active element and / or the second active element provided so as to intersect with the video signal line
  • a scanning signal line for transmitting a scanning signal for control is electrically connected to the first pixel electrode via the first capacitor element, and the second capacitor element is connected to the second capacitor element via the second capacitor element.
  • Auxiliary electrically connected to the pixel electrode A method of driving a display device including a quantity wiring, A first driving step of applying a voltage determined according to an image to be displayed from the video signal line to the first pixel electrode and the second pixel electrode; A second driving step of changing an applied voltage to the first pixel electrode and the second pixel electrode by changing an applied voltage to the storage capacitor wiring; The voltage applied to the first pixel electrode and the second pixel electrode is changed by the second driving step, so that the effective voltage at the first pixel electrode and the effective voltage at the second pixel electrode are changed.
  • the pixel forming portion is composed of a first sub-pixel portion and a second sub-pixel portion.
  • the pixel electrode voltage shift unit changes the voltage of the pixel electrode in each sub-pixel unit, so that the effective voltage in the first pixel electrode (the pixel electrode in the first sub-pixel unit) and the second pixel electrode (the first pixel electrode)
  • the effective voltage at the pixel electrodes in the two sub-pixel portions is set to a different magnitude.
  • the second aspect of the present invention similarly to the first aspect of the present invention, even if the amplitude of the voltage applied to the video signal line is relatively small, the voltage amplitude of the sub-pixel is increased, and further A display device capable of increasing the voltage difference between pixels is realized.
  • the first pixel electrode and the second pixel electrode can have different magnitudes of influence due to the change in the voltage applied to the auxiliary capacitance wiring. Thereby, a voltage difference can be generated between the sub-pixels with a simple configuration.
  • the fourth aspect of the present invention when dot inversion driving is employed, it is not necessary to invert the polarity of the voltage applied to each video signal line every horizontal scanning period, and each video is transmitted through one frame period.
  • the polarity of the voltage applied to the signal line may be the same. For this reason, since the number of times of charging / discharging the video signal line is reduced, power consumption is reduced and an increase in the amount of heat generated by the video signal line driving LSI is suppressed.
  • the first pixel electrode and the second pixel electrode in the configuration in which the active elements in the two sub-pixel portions are controlled by scanning signals from different scanning signal lines, the first pixel electrode and the second pixel electrode The magnitude of the influence due to the change in the applied voltage to the auxiliary capacitance wiring can be varied.
  • the influence of the change in the voltage applied to the storage capacitor line can be made different between the pixel electrode and the second pixel electrode.
  • the seventh aspect of the present invention it is possible to generate a voltage difference between the sub-pixels by applying different voltages to the first correction wiring and the second correction wiring.
  • the eighth aspect of the present invention since the magnitude of the electric field received by the liquid crystal by the first pixel electrode is different from the magnitude of the electric field received by the liquid crystal by the second pixel electrode, the gradation between the sub-pixels is different. The difference in characteristics becomes remarkable.
  • FIG. 1 is a circuit diagram showing a configuration of a pixel circuit of a liquid crystal display device according to a first embodiment of the present invention.
  • the said 1st Embodiment it is a block diagram which shows the whole structure of a liquid crystal display device.
  • FIG. 6 is a diagram for explaining a pixel formation portion in the first embodiment. It is a signal waveform diagram for demonstrating the drive method in the said 1st Embodiment. It is a figure for demonstrating the effect in the said 1st Embodiment. It is a block diagram which shows the whole structure of the liquid crystal display device which concerns on the 2nd Embodiment of this invention.
  • FIG. 6 is a circuit diagram illustrating a configuration of a pixel circuit in the second embodiment.
  • FIG. 6 is a circuit diagram illustrating a configuration of a pixel circuit in the third embodiment. It is a signal waveform diagram for demonstrating the drive method in the said 3rd Embodiment.
  • FIG. 6 is a circuit diagram illustrating a configuration of a pixel circuit in the third embodiment. It is a signal waveform diagram for demonstrating the drive method in the said 3rd Embodiment.
  • FIG. 10 is a diagram showing an electrode pattern of pixel electrodes in modified examples of the first to third embodiments.
  • FIG. 16 is a sectional view taken along line AA in FIG.
  • FIG. 16 is a sectional view taken along line BB in FIG. It is a figure which shows the example of 1 structure of the pixel circuit in the conventional liquid crystal panel. It is a signal waveform diagram in the conventional liquid crystal panel.
  • AC is a diagram for explaining the operation of the pixel in the liquid crystal display device disclosed in Japanese Patent Application Laid-Open No. 2002-202762.
  • FIG. 2 is a diagram illustrating a configuration of a pixel circuit in a liquid crystal display device disclosed in Japanese Patent Application Laid-Open No. 2008-145993.
  • FIG. 10 is a signal waveform diagram in a display device that employs MPD driving in a conventional example.
  • FIG. 2 is a circuit diagram illustrating a configuration of a pixel circuit in a display device disclosed in Japanese Patent Application Laid-Open No. 2006-139288.
  • FIG. 2 is a block diagram showing the overall configuration of the liquid crystal display device according to the first embodiment of the present invention.
  • This liquid crystal display device includes a liquid crystal panel 600 and a liquid crystal controller 100.
  • the liquid crystal panel 600 includes a display unit 200, a source driver (video signal line driving circuit) 300, a gate driver (scanning signal line driving circuit) 400, and an auxiliary capacitance wiring driver (auxiliary capacitance wiring driving circuit) 500.
  • polarizing plates and backlights disposed on the front side and the back side of the liquid crystal panel 600 are omitted.
  • 256 gradation display is performed.
  • the display unit 200 includes n source wirings (video signal lines) S1 to Sn, m gate wirings (scanning signal lines) G1 to Gm, and these n source wirings and m gate wirings.
  • a plurality of (n ⁇ m) pixel forming portions provided corresponding to the intersections are included.
  • the display unit 200 is provided with m auxiliary capacitance lines C1 to Cm so as to correspond to the gate lines G1 to Gm on a one-to-one basis.
  • one pixel is divided into two sub-pixels in order to enlarge the viewing angle.
  • each of the plurality of pixel forming portions includes two sub pixel forming portions for forming sub pixels.
  • the pixel formation unit arranged in i row and j column is denoted by reference symbol Pij, and one sub pixel formation unit (hereinafter referred to as “first sub pixel unit”) included in the pixel formation unit Pij. Is also denoted by reference symbol Pij, and the other sub-pixel formation portion (hereinafter also referred to as “second sub-pixel portion”) included in the pixel formation portion Pij is denoted by reference symbol Pijb (FIG. 3). reference).
  • the liquid crystal controller 100 receives a data signal DAT and a timing control signal group TG sent from the outside, a source control signal group SS for controlling the operation of the source driver 300, and a gate for controlling the operation of the gate driver 400.
  • the control signal group SG and the auxiliary capacitance wiring control signal group SH for controlling the operation of the auxiliary capacitance wiring driver 500 are output.
  • the source driver 300 receives the source control signal group SS and applies a driving video signal to the source lines S1 to Sn in order to charge the pixel capacitance in each sub-pixel formation unit in the display unit 200.
  • the gate driver 400 receives the gate control signal group SG and sequentially applies selection signals (scanning signals) to the gate lines G1 to Gm.
  • the auxiliary capacitance line driver 500 receives the auxiliary capacitance line control signal group SH and applies the auxiliary capacitance line drive signal to the auxiliary capacitance lines C1 to Cm.
  • the drive video signal is applied to each of the source lines S1 to Sn, the selection signal is applied to each of the gate lines G1 to Gm, and the auxiliary capacity line drive signal is applied to each of the auxiliary capacity lines C1 to Cm. As a result, an image is displayed on the display unit 200.
  • FIG. 1 is a circuit diagram showing a configuration of a pixel circuit in the present embodiment.
  • two subpixel formation portions Pija and Pijb are arranged corresponding to the intersection of the source line Sj and the gate line Gi.
  • the first sub-pixel portion Pija is constituted by a thin film transistor Qija that is an active element, a pixel electrode Xij, and an auxiliary capacitance Cijah that is a capacitor.
  • the second sub-pixel unit Pijb includes a thin film transistor Qijb that is an active element, a pixel electrode Yij, and an auxiliary capacitor Cijb that is a capacitor.
  • the gate terminal is connected to the gate line Gi
  • the source terminal is connected to the source line Sj
  • the drain terminal is connected to the pixel electrode Xij.
  • the auxiliary capacitor Cij is disposed between the pixel electrode Xij and the auxiliary capacitor line Ci (or auxiliary capacitor line Ci + 1).
  • the gate terminal is connected to the gate line Gi
  • the source terminal is connected to the source line Sj
  • the drain terminal is connected to the pixel electrode Yij.
  • the auxiliary capacitor Cijb is disposed between the pixel electrode Yij and the auxiliary capacitor line Ci (or auxiliary capacitor line Ci + 1).
  • the first active element is realized by the thin film transistor Qij
  • the first capacitor element is realized by the auxiliary capacitor Cija
  • the first pixel electrode is realized by the pixel electrode Xij.
  • a second active element is realized by the thin film transistor Qijb
  • a second capacitor element is realized by the auxiliary capacitance Cijb
  • a second pixel electrode is realized by the pixel electrode Yij.
  • the pixel electrode voltage shift unit is realized by the connection relationship between the pixel electrode Xij, the auxiliary capacitance Cija and the auxiliary capacitance wiring Ci, the connection relationship between the pixel electrode Yij, the auxiliary capacitance Cijb, and the auxiliary capacitance wiring Ci, and the auxiliary capacitance wiring driver 500.
  • the capacitance value Ca of the auxiliary capacitor Cij and the capacitance value Cb of the auxiliary capacitor Cijb are designed to be different values.
  • liquid crystal exists between the pixel electrodes Xij, Yij and the counter electrode Com. Equivalently, a liquid crystal capacitor LCij is disposed between the pixel electrode Xij and the counter electrode com, and a liquid crystal capacitor LCijb is disposed between the pixel electrode Yij and the counter electrode Com. Then, light incident on the liquid crystal (layer) from the backlight through the polarizing plate is polarized according to the magnitude of the voltage applied to the liquid crystal, and the display state of the sub-pixel is controlled.
  • the pixel formation portion P12 (sub-pixels P12a and P12b) provided corresponding to the gate wiring G1 in FIG.
  • the pixel formation portion P22 (subpixels P22a and P22b) disposed on the right side of S2 and corresponding to the gate wiring G2 is disposed on the left side of the source wiring S2 in FIG.
  • the pixel formation portion Pij and the pixel formation portion P (i + 1) j provided corresponding to the source wiring Sj are arranged on different sides (that is, in a staggered manner) with respect to the source wiring Sj. ing.
  • the polarity of the voltage applied to the source line Sj is positive throughout the first frame period and the polarity is negative throughout the second frame period, and the polarity of the voltage applied to the source line Sj + 1 is negative throughout the first frame period.
  • dot inversion driving is performed. That is, dot inversion driving is performed without inverting the polarity of the voltage applied to the source wiring every horizontal scanning period.
  • FIG. 4 is a signal waveform diagram for explaining the driving method in the present embodiment.
  • the voltage applied to the gate line G1, the voltage applied to the gate line G2, the voltage applied to the source line S1, the voltage applied to the source line S2, the voltage applied to the source line S3, The waveforms of the voltage applied to the auxiliary capacitance line C1, the voltage applied to the auxiliary capacitance line C2, and the voltage applied to the auxiliary capacitance line C3 are shown.
  • the gate driver 400 sets the voltage of the gate wiring G1 to VH. Accordingly, the thin film transistors Q1ja and Q1jb provided corresponding to the gate wiring G1 are turned on. Then, the source driver 300 applies a positive voltage from the source line S1 to the pixel electrodes X11 and Y11. Further, the source driver 300 applies a negative voltage from the source line S2 to the pixel electrodes X12 and Y12.
  • the source driver 300 applies a negative voltage from the source line S2 to the pixel electrodes X22 and Y22. Further, the source driver 300 applies a positive voltage from the source line S3 to the pixel electrodes X23 and Y23.
  • the gate driver 400 sets the voltage of the gate wiring G2 to VL.
  • the thin film transistors Q2ja and Q2jb provided corresponding to the gate wiring G2 are turned off.
  • the auxiliary capacitance line driver 500 changes the voltage of the auxiliary capacity line C2 from Ve to ⁇ Ve.
  • the other ends of the auxiliary capacitors C11a and C11b whose one ends are connected to the pixel electrodes X11 and Y11 to which a positive voltage is applied are connected to the auxiliary capacitor line C1.
  • the other ends of the auxiliary capacitors C12a and C12b having one end connected to the pixel electrodes X12 and Y12 to which a negative voltage is applied are connected to the auxiliary capacitor line C2.
  • the voltage difference Vx ⁇ Vy between the sub-pixels can be changed by adjusting the magnitude of the voltage Ve and the magnitude of the voltage Vda.
  • the capacitance values Ca and Cb of the auxiliary capacitors C11a and C11b vary among the panels, if the magnitude of the voltage Ve and the magnitude of the voltage Vda are adjusted to an appropriate magnitude, the desired voltage can be obtained. It is shown that it is applied to the pixel electrode X11 and the pixel electrode Y11.
  • adjusting the voltage between subpixels also changes the effect of CC driving.
  • the panel is set so that the voltage Vd255 (source wiring) associated with the positive 255 gradation and the voltage ⁇ Vd0 associated with the negative 0 gradation (source wiring) are equal.
  • Vd255 source wiring
  • ⁇ Vd0 negative 0 gradation
  • the voltages Ve and Vda need to be adjusted depending on the panel, and Vd255 and ⁇ Vd0 may be extremely different values.
  • the voltage applied to the pixel electrode in the pixel formation portion Pij provided corresponding to one source wiring Sj is designed to have the same polarity throughout one frame period.
  • the pixel formation portions Pij and P (i + 1) j are alternately arranged on the left side and the right side of the source wiring Sj. Has been arranged (staggered). With such an arrangement, the polarity of the voltage applied to the source line Sj is the same throughout one frame period, so that an increase in charge / discharge current of the source line Sj is suppressed. As a result, power consumption is reduced and an increase in the amount of heat generated by the source driver 300 is suppressed.
  • the voltages Vx and Vy of the pixel electrodes in the two subpixel formation portions are (pixels) from the source wiring Sj. Greater than the applied voltage Vda). That is, even if the amplitude of the voltage applied to the source wiring Sj is relatively small, it is possible to apply a relatively large voltage to the pixel electrode of each subpixel formation portion. Therefore, an increase in the amplitude of the voltage applied to the source line Sj is suppressed, and heat generation of the source driver LSI is suppressed.
  • the display device that can increase the voltage amplitude of the sub-pixel and further increase the voltage difference between the sub-pixels. Is realized.
  • FIG. 6 is a block diagram showing an overall configuration of a liquid crystal display device according to the second embodiment of the present invention.
  • This liquid crystal display device includes a liquid crystal panel 600 and a liquid crystal controller 100.
  • the liquid crystal panel 600 includes a display unit 200, a source driver (video signal line driving circuit) 300, a gate driver (scanning signal line driving circuit) 400, and an auxiliary capacitance wiring driver (auxiliary capacitance wiring driving circuit) 500.
  • polarizing plates and backlights disposed on the front side and the back side of the liquid crystal panel 600 are omitted.
  • 256 gradation display is performed. Since the operation of each component is the same as that of the first embodiment, description thereof is omitted.
  • FIG. 7 is a circuit diagram showing a configuration of the pixel circuit in the present embodiment. As shown in FIG. 7, two subpixel formation portions P (2i-1) ja and P (2i-1) jb are arranged corresponding to the intersection of the source line Sj and the gate line G2i-1. . Between the pixel electrode X (2i-1) j in the first sub-pixel portion P (2i-1) ja and the pixel electrode Y (2i-1) j in the second sub-pixel portion P (2i-1) jb Is provided with an auxiliary capacitor C (2i-1) jc, which is a capacitor.
  • a thin film transistor Q (2i-1) ja which is an active element, is disposed between the pixel electrode X (2i-1) j and the source line Sj.
  • an auxiliary capacitance C (2i-1) jb which is a capacitor and a thin film transistor Q (2i which is an active element).
  • -1) jc is arranged in parallel.
  • a thin film transistor Q (2i-1) jb which is an active element is disposed between the pixel electrode Y (2i-1) j and the source line Sj.
  • the first active element is realized by the thin film transistor Q (2i-1) ja
  • the first capacitor element is realized by the auxiliary capacitor C (2i-1) jc
  • the pixel electrode X (2i -1)
  • the first pixel electrode is realized by j.
  • the second active element is realized by the thin film transistor Q (2i-1) jb
  • the second capacitor element is realized by the auxiliary capacitor C (2i-1) jb
  • the second capacitor element is realized by the pixel electrode Y (2i-1) j.
  • Two pixel electrodes are realized.
  • a third active element is realized by the thin film transistor Q (2i-1) jc.
  • the pixel electrode X (2i-1) j, the pixel electrode Y (2i-1) j, the auxiliary capacitor C (2i-1) jc, the auxiliary capacitor C (2i-1) jb, and the auxiliary capacitor line Ci are connected.
  • the pixel electrode voltage shift unit is realized by the relationship and the auxiliary capacitance wiring driver 500.
  • a liquid crystal exists between the pixel electrodes X (2i-1) j, Y (2i-1) j and the counter electrode Com.
  • a liquid crystal capacitor LC (2i-1) ja is arranged between the pixel electrode X (2i-1) j and the counter electrode com, and the pixel electrode Y (2i-1) j and the counter electrode Com
  • a liquid crystal capacitor LC (2i-1) jb is disposed therebetween. Then, light incident on the liquid crystal (layer) from the backlight through the polarizing plate is polarized according to the magnitude of the voltage applied to the liquid crystal, and the display state of the sub-pixel is controlled.
  • the pixel formation portion P13 is disposed on the right side of the source wiring S3, and the pixel formation portion P33 is disposed on the left side of the source wiring S3. That is, the pixel formation portion P (2i ⁇ 1) j and the pixel formation portion P (2i + 1) j provided corresponding to the source wiring Sj are different from each other with respect to the source wiring Sj (that is, staggered). Is arranged). Therefore, for example, the polarity of the voltage applied to the source line Sj is positive throughout the first frame period and the polarity is negative throughout the second frame period, and the polarity of the voltage applied to the source line Sj + 1 is negative throughout the first frame period. By making the polarity positive throughout the second frame period, dot inversion driving is performed. That is, dot inversion driving is performed without inverting the polarity of the voltage applied to the source wiring every horizontal scanning period.
  • FIG. 8 is a signal waveform diagram for explaining the driving method in the present embodiment.
  • the waveform of the voltage applied to the source line S3, the voltage applied to the source line S4, the voltage applied to the auxiliary capacity line C1, the voltage applied to the auxiliary capacity line C2, and the voltage applied to the auxiliary capacity line C3 Is shown.
  • the gate driver 400 sets the voltage of the gate wiring G1 to VH. Accordingly, the thin film transistors Q1ja and Q1jc provided corresponding to the gate wiring G1 are turned on. Then, the source driver 300 applies a positive voltage Vd2 from the source line S2 to the pixel electrode X12. Further, the source driver 300 applies a negative voltage Vd3 from the source line S3 to the pixel electrode X13.
  • auxiliary capacitance line driver 500 applies a negative voltage ⁇ Ve from the auxiliary capacitance line C1 to the pixel electrode Y12 and a positive polarity voltage Ve from the auxiliary capacitance line C2 to the pixel electrode Y13.
  • FIG. 9 schematically shows the state at this time.
  • the gate driver 400 sets the voltage of the gate wiring G2 to VL.
  • the thin film transistors Q2ja and Q2jb provided corresponding to the gate wiring G2 are turned off.
  • the auxiliary capacitance line driver 500 changes the voltage of the auxiliary capacity line C1 from ⁇ Ve to Ve.
  • Clca is a capacitance value of the liquid crystal capacitor LC12a
  • Cc is a capacitance value of the auxiliary capacitor C12c.
  • the voltage Vc is the voltage value of the counter electrode Com.
  • Vx ⁇ Vs is obtained as shown in the following equation (26).
  • Vy The voltage Vy is obtained as shown in the following equations (27) to (32).
  • the voltage difference Vx ⁇ Vy between the sub-pixels can be changed by adjusting the magnitude of the voltage Ve and the magnitude of the voltage Vd2. This means that even if the capacitance values Cc and Cb of the auxiliary capacitors C12c and C12b vary between panels, if the magnitude of the voltage Ve and the magnitude of the voltage Vd2 are adjusted to an appropriate magnitude, the desired voltage can be obtained. It is shown that it is applied to the pixel electrode X12 and the pixel electrode Y12.
  • the applied voltage to the pixel electrode in the pixel formation portion P (2i-1) j provided corresponding to one source line Sj can be applied throughout one frame period without using CC driving. It is preferable to design the same polarity.
  • the pixel forming portions P (2i ⁇ 1) j and P (2i + 1) j are arranged on the left side of the source wiring Sj. And are arranged alternately on the right side (arranged in a staggered pattern).
  • the polarity of the voltage applied to the source line Sj is the same throughout one frame period, so that an increase in charge / discharge current of the source line Sj is suppressed. As a result, power consumption is reduced and an increase in the amount of heat generated by the source driver 300 is suppressed.
  • the voltage change of the source line Sj occurs every 2t1 period. . Therefore, although the number of gate wirings is twice that of the first embodiment, the number of charge / discharge cycles of the source wiring Sj is equal to that of the first embodiment. Thereby, an increase in charge / discharge current of the source wiring Sj is suppressed, and an increase in power consumption is suppressed.
  • the voltage Vy of the pixel electrode in the subpixel formation portion is given from the source wiring Sj (to the pixel electrode).
  • the voltage Vd2 is larger than the obtained voltage Vd2. That is, even if the amplitude of the voltage applied to the source wiring Sj is relatively small, it is possible to apply a relatively large voltage to the pixel electrode of each subpixel formation portion. Therefore, an increase in the amplitude of the voltage applied to the source line Sj is suppressed, and heat generation of the source driver LSI is suppressed.
  • the display device that can increase the voltage amplitude of the sub-pixel and further increase the voltage difference between the sub-pixels. Is realized.
  • FIG. 12 is a block diagram showing an overall configuration of a display device according to the third embodiment of the present invention.
  • a correction wiring driver 700 is provided in the liquid crystal panel 600 in addition to the components provided in the first and second embodiments.
  • the correction wiring driver 700 drives the correction wirings SA and SB shown in FIG. 12 based on the correction wiring driving control signal SHO given from the liquid crystal controller 100. Since the operations of the components other than the correction wiring driver 700 are the same as those in the first embodiment, description thereof will be omitted.
  • FIG. 13 is a circuit diagram showing the configuration of the pixel circuit in the present embodiment.
  • two subpixel formation portions Pija and Pijb are arranged corresponding to the intersection of the source line Sj and the gate line Gi.
  • the first sub-pixel portion Pija includes a thin film transistor Qija that is an active element, a pixel electrode Xij, and auxiliary capacitors Cija and Cijc that are capacitors.
  • the second sub-pixel portion Pijb includes a thin film transistor Qijb that is an active element, a pixel electrode Yij, and auxiliary capacitors Cijb and Cijd that are capacitors.
  • the gate terminal is connected to the gate line Gi
  • the source terminal is connected to the source line Sj
  • the drain terminal is connected to the pixel electrode Xij.
  • the auxiliary capacitor Cij is disposed between the pixel electrode Xij and the auxiliary capacitor line Ci (or auxiliary capacitor line Ci + 1)
  • the auxiliary capacitor Cijc is disposed between the pixel electrode Xij and the correction line SA.
  • the gate terminal is connected to the gate line Gi
  • the source terminal is connected to the source line Sj
  • the drain terminal is connected to the pixel electrode Yij.
  • the auxiliary capacitor Cijb is disposed between the pixel electrode Yij and the auxiliary capacitor line Ci (or auxiliary capacitor line Ci + 1)
  • the auxiliary capacitor Cijd is disposed between the pixel electrode Yij and the correction line SB.
  • the first active element is realized by the thin film transistor Qij
  • the first capacitance element is realized by the auxiliary capacitor Cija
  • the third capacitor element is realized by the auxiliary capacitor Cijc
  • the pixel electrode Xij A first pixel electrode is realized.
  • the second active element is realized by the thin film transistor Qijb
  • the second capacitor element is realized by the auxiliary capacitor Cijb
  • the fourth capacitor element is realized by the auxiliary capacitor Cijd
  • the second pixel electrode is realized by the pixel electrode Yij. It has been realized.
  • the pixel electrode voltage shift unit is realized by the connection relationship between the pixel electrode Xij, the auxiliary capacitance Cija and the auxiliary capacitance wiring Ci, the connection relationship between the pixel electrode Yij, the auxiliary capacitance Cijb, and the auxiliary capacitance wiring Ci, and the auxiliary capacitance wiring driver 500. Has been.
  • a liquid crystal exists between the pixel electrodes Xij, Yij and the counter electrode Com. Equivalently, a liquid crystal capacitor LCij is disposed between the pixel electrode Xij and the counter electrode com, and a liquid crystal capacitor LCijb is disposed between the pixel electrode Yij and the counter electrode Com. Then, light incident on the liquid crystal (layer) from the backlight through the polarizing plate is polarized according to the magnitude of the voltage applied to the liquid crystal, and the display state of the sub-pixel is controlled.
  • the first sub-pixel portion Pija is arranged on the left side of the source wiring Sj
  • the second sub-pixel unit Pijb is arranged on the right side of the source wiring Sj.
  • FIG. 14 is a signal waveform diagram for explaining the driving method in the present embodiment.
  • the voltage applied to the gate line G1, the voltage applied to the gate line G2, the voltage applied to the source line S1, the voltage applied to the source line S2, the voltage applied to the correction line SA The waveforms of the voltage applied to the correction wiring SB, the voltage applied to the auxiliary capacitance wiring C1, the voltage applied to the auxiliary capacitance wiring C2, and the voltage applied to the auxiliary capacitance wiring C3 are shown.
  • Vd255 (voltage corresponding to positive tone value 255) is Vb
  • Vd0 voltage corresponding to positive tone value 0
  • -Vd255 negative tone
  • the voltage corresponding to the value 255) is ⁇ Vb
  • ⁇ Vd0 the voltage corresponding to the negative gradation value 0
  • the gate driver 400 sets the voltage of the gate wiring G1 to VH. Accordingly, the thin film transistors Q1ja and Q1jb provided corresponding to the gate wiring G1 are turned on. Then, the source driver 300 applies a positive voltage from the source line S1 to the pixel electrodes X11 and Y11. Further, the source driver 300 applies a negative voltage from the source line S2 to the pixel electrodes X12 and Y12.
  • the source driver 300 applies a negative voltage from the source line S1 to the pixel electrodes X21 and Y21. Further, the source driver 300 applies a positive voltage from the source line S2 to the pixel electrodes X22 and Y22.
  • the gate driver 400 sets the voltage of the gate wiring G2 to VL.
  • the thin film transistors Q2ja and Q2jb provided corresponding to the gate wiring G2 are turned off.
  • the auxiliary capacitance line driver 500 changes the voltage of the auxiliary capacity line C2 from Ve to ⁇ Ve.
  • the correction wiring driver 700 changes the voltage of the correction wiring SA from ⁇ Vf to Vf, and changes the voltage of the correction wiring SB from Vf to ⁇ Vf.
  • the other ends of the auxiliary capacitors C11a and C11b whose one ends are connected to the pixel electrodes X11 and Y11 to which a positive voltage is applied are connected to the auxiliary capacitor line C1. Further, the other end of the auxiliary capacitor C11c having one end connected to the pixel electrode X11 is connected to the correction wiring SA, and the other end of the auxiliary capacitance C11d having one end connected to the pixel electrode Y11 is connected to the correction wiring SB.
  • Vda having a magnitude of Va to Vb
  • Vy Vda + (2CbVe-2CdVf) / (Clcb + Cb + Cd) (38)
  • Clcb is the capacitance value of the liquid crystal capacitor LC11b
  • Cb is the capacitance value of the auxiliary capacitor C11b
  • Cd is the capacitance value of the auxiliary capacitor C11d.
  • Vx-Vy (2CaVe + 2CcVf) / (Clca + Ca + Cc)-(2CbVe-2CdVf) / (Clcb + Cb + Cd) ... (39)
  • the auxiliary capacitor Cij and the auxiliary capacitor Cijb are composed of the same first conductive film, insulating film, and second conductive film.
  • the first conductive film, the second conductive film, and the insulating film of the two capacitors have the same shape and size. Designed to be For this reason, even if variations due to etching conditions and the like occur and the shape and size change, the two capacities change in the same way, so the capacitance values of the two capacities are equal.
  • the present embodiment it is possible to generate a voltage difference between the pixel electrode Xij and the pixel electrode Yij supplied with the voltage Vda having the same magnitude from the source line Sj, and to change the gradation characteristics thereof.
  • the viewing angle is expanded.
  • the average voltage of the voltage of the pixel electrode X11 and the voltage of the pixel electrode Y11 is obtained as shown in the following equation (41).
  • (Vx + Vy) / 2 Vda + (2CaVe) / (Clca + Ca + Cc) (41)
  • the average of the voltage of the pixel electrode Xij and the voltage of the pixel electrode Yij is adjusted by adjusting the magnitude of the voltage Ve regardless of the magnitudes of the capacitance values Cc, Clca, Ca.
  • the voltage can be changed to an arbitrary magnitude.
  • the amplitude of the voltage applied to the source line Sj can be reduced, the charge / discharge current of the source line Sj is reduced, and the power consumption is reduced.
  • the pixel electrode Xij is arranged on the left side of the source wiring Sj and the pixel electrode Yij is arranged on the right side of the source wiring Sj.
  • the present invention is not limited to this. Not. A configuration in which one of the pixel electrodes Xij and Yij is arranged above the gate wiring Gi and the other of the pixel electrodes Xij and Yij is arranged below the gate wiring Gi may be adopted.
  • FIG. 15 is a diagram illustrating an electrode pattern of a pixel electrode. 16 is a cross-sectional view taken along line AA in FIG. 17 is a cross-sectional view taken along line BB in FIG. For example, as shown in FIG.
  • the width (extraction) between the electrodes in the pixel electrode Xij of the first sub-pixel portion Pija is relatively small, and the width (extraction) between the electrodes in the pixel electrode Yij of the second sub-pixel portion Pijb is reduced. ) May be relatively large.
  • the pixel electrode Xij and the pixel electrode Yij have different widths (extraction) between the electrodes, so that even when a voltage having the same magnitude is applied to the pixel electrode Xij and the pixel electrode Yij, the first sub-pixel
  • the electric field intensity received by the liquid crystal can be made different between the part Pija and the second sub-pixel part Pijb. This can be understood from the cross-sectional views shown in FIGS.
  • the first sub-pixel unit Pija and the second sub-pixel unit Pijb have different electric field intensity distributions, and the liquid crystal control states are different from each other. Since the gradation characteristics are different between the first sub-pixel unit Pija and the second sub-pixel unit Pijb, the effect of widening the viewing angle can be obtained even when the voltage difference between the sub-pixels is relatively small. It is done. Thus, by making the width (extraction) between the electrodes different among the sub-pixels, even if there is no voltage difference between the sub-pixels, the gradation characteristics will be different between the sub-pixels, so the desired viewing angle expansion effect Is expected to be obtained.

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Abstract

　本発明は、ソース配線（Ｓｊ）の電圧振幅が比較的小さなものであっても、サブ画素における電圧振幅を大きくし、更にサブ画素間の電圧差を大きくすることのできる表示装置を提供する。　前記ソース配線（Ｓｊ）から第１サブ画素部（Ｐｉｊａ）及び第２サブ画素部（Ｐｉｊｂ）内の画素電極（Ｘｉｊ，Ｙｉｊ）に等しい大きさの電圧が与えられる。その後、補助容量配線（Ｃｉ）への印加電圧を変化させることにより、前記第１サブ画素部（Ｐｉｊａ）及び前記第２サブ画素部（Ｐｉｊｂ）内の前記画素電極（Ｘｉｊ，Ｙｉｊ）に異なる大きさの電圧が与えられる。これにより、前記画素電極（Ｘｉｊ）と前記画素電極（Ｙｉｊ）との間で電圧差を発生させる。

Description

表示装置およびその駆動方法
　本発明は、表示装置に関し、特に、薄膜トランジスタを用いたアクティブマトリクス型の液晶表示装置に関する。
　近年、液晶表示装置の大型化や高精細化が進んでいる。また、液晶テレビジョンでは、「２倍速（１２０Ｈｚ）」，「４倍速（２４０Ｈｚ）」などと呼ばれるように、駆動周波数の高速化も進んでいる。その結果、液晶表示装置のパネルを駆動するために要する電力量の増大が顕著となっている。電力量の増大の要因としては、大型化が進むにつれて液晶パネル内のソース配線の容量やゲート配線の容量が増大する点，高精細化が進むにつれて液晶パネル内の配線数が増加する点，高速化（高周波化）が進むにつれて液晶パネルの配線を充放電させる回数が増大する点などが挙げられる。
　また、近年、ソースドライバＬＳＩの発熱量の増大も顕著である。この理由は、ソース配線の容量の増大やソース配線の充放電回数の増加に伴いソース配線を流れる電流が従来よりも増大しているからである。ソースドライバＬＳＩの１出力端子当たりのオン抵抗が一定である場合、その出力端子を通る電流が増大すれば、発熱量も増大する。発熱量が増大してソースドライバＬＳＩの温度が許容された範囲の温度を超えると、当該ソースドライバＬＳＩは、異常動作を引き起こしたり、あるいは、動作不能となる。
　図１８は、従来の液晶パネルにおける画素回路の一構成例を示す図である。また、図１９は、この液晶パネルにおける信号波形図である。液晶には、直流電圧が加わり続けると劣化するという性質がある。このため、液晶表示装置においては、液晶印加電圧の極性が所定期間毎に変化するように、交流電圧が液晶に印加される。また、大型の液晶パネルにおいては、一般に、ドット反転駆動（垂直・水平方向に隣り合う画素毎に液晶印加電圧の極性を反転させつつ１フレーム毎にも極性を反転させる駆動方式）が採用される。従って、ソース配線Ｓｊ（ｊ＝１，２，３，・・・）に供給される電圧の極性は、図１９（符号Ｓ１～Ｓ３参照）に示すように、１ライン毎（１水平走査期間毎）に反転する。この電圧の変化（電圧の極性反転）の回数分だけソース配線が充放電することになるので、液晶パネルが大型化するほどソースドライバＬＳＩの発熱量は大きくなる。
　そこで、ソースドライバＬＳＩの発熱を抑制するための手法として、ソース配線を充放電させるときの電圧の振幅を小さくする手法が提案されている。これについて、図２０（Ａ）～（Ｃ）を参照しつつ説明する。図２０（Ａ）～（Ｃ）は、日本の特開２００２－２０２７６２号公報に開示された液晶表示装置における画素の動作を説明するための図である。この液晶表示装置では、容量結合を利用したＣＣ駆動（Capacitance Coupled Driving）と呼ばれる駆動方式が採用されている。図２０（Ａ）に示すように、まずＴＦＴ１１６がオン状態にされ、ソース配線１１４から画素電極１１８に比較的小さな振幅の電圧Ｖｐが与えられる。次に、図２０（Ｂ）に示すように、ＴＦＴ１１６がオフ状態にされ、補助容量配線１１３の電圧がＶｑだけ変化させられる。これにより、補助容量Ｃｓｔｇに与えられる電圧が変化し、図２０（Ｃ）に示すように補助容量Ｃｓｔｇに蓄積されていた電荷が開放され、画素電極１１８の電圧が変化する。詳しくは、画素電極１１８に接続された補助容量１１９の容量値をＣｓｔｇ，液晶１０５の容量値をＣｌｃとすると、画素電極１１８の電圧Ｖｒは次式（１）で示される。
 Vr=Vp+Vq・(Cstg/(Cstg+Clc))　・・・（１）
　上式（１）より、画素電極１１８への印加電圧はソース配線１１４への印加電圧ＶｐよりもＶｑ・（Ｃｓｔｇ／（Ｃｓｔｇ＋Ｃｌｃ））だけ大きくなることが把握される。以上のようにして、ソース配線への印加電圧を画素電極に印加されるべき電圧よりも小さくすることができる。すなわち、ソース配線への印加電圧の振幅が小さなものであっても、画素電極に印加される電圧の振幅が補助容量配線の電圧の変化に基づいて大きくされる。これにより、ソース配線に与えるべき電圧の振幅を小さくすることができるので、結果的に、ソースドライバＬＳＩでの発熱が抑制される。
　なお、ＣＣ駆動とドット反転駆動とを採用する表示装置においては、補助容量は補助容量配線を基準として千鳥状に配置される。図２１（日本の特開２００８－１４５９９３号公報の図２）は、ＣＣ駆動とドット反転駆動とを採用する液晶表示装置における画素回路の構成を示す図である。図２１において、補助容量配線２０に着目すると、補助容量２４Ａが千鳥状に設けられている。
　ところで、近年、液晶パネルの視野角を拡大するために、図１８に示したように１つの画素Ｐｉｊ（ｉ＝１，２，３，・・・、ｊ＝１，２，３，・・・）を２つのサブ画素Ｐｉｊａ，Ｐｉｊｂに分割した構成の画素回路が多く採用されている。特に多人数での視聴用の液晶テレビジョンでは、図１８に示した構成の画素回路がよく採用されている。このような構成においては、それら２つのサブ画素Ｐｉｊａ，Ｐｉｊｂの画素電極間に電圧差を発生させる必要がある。ところが、１つのゲート配線Ｇｉ（ｉ＝１，２，３，・・・）に双方のサブ画素Ｐｉｊａ，Ｐｉｊｂが接続されている構成において１つのソース配線Ｓｊからそれら２つのサブ画素Ｐｉｊａ，Ｐｉｊｂの画素電極に電圧が与えられても、ソース配線Ｓｊからそれら画素電極に与えられる電圧に基づいては２つのサブ画素Ｐｉｊａ，Ｐｉｊｂの画素電極間に電圧差を発生させることはできない。
　そこで、日本の特開２００５－１８９８０４号公報では、ＭＰＤ駆動（Multi Pixel Driving）と呼ばれる駆動方式が提案されている。ＭＰＤ駆動を採用する表示装置では、図１８に示したように、各サブ画素に含まれる補助容量Ｃｉｊａ，Ｃｉｊｂは互いに異なる補助容量配線Ｃｉ，Ｃｉ＋１に接続される。そして、ソース配線Ｓｊから各サブ画素の画素電極に電圧が与えられるときに、補助容量配線Ｃｉと補助容量配線Ｃｉ＋１とには異なる大きさの電圧が与えられる（図２２参照）。それら２つの補助容量配線Ｃｉ，Ｃｉ＋１への印加電圧は図２２に示すように変化するので、１フレーム期間を通じての実効電圧については、補助容量配線Ｃｉへの印加電圧と補助容量配線Ｃｉ＋１への印加電圧とは等しくなる。このため、ソース配線Ｓｊから各サブ画素の画素電極に電圧が与えられたときの補助容量配線Ｃｉ，Ｃｉ＋１の電圧差に基づいて、サブ画素間において画素電極（液晶）に印加される実効電圧の大きさに差が生じる。なお、以下においては、一方のサブ画素における画素電極の電圧と他方のサブ画素における画素電極の電圧との差のことを単に「サブ画素間の電圧差」という。
　日本の特開２００６－１３９２８８号公報には、サブ画素間で電圧差を発生させるための別の構成例が提案されている。この構成例によると、図２３に示すように、一方のサブ画素ＰＸａに補助容量Ｃｓｔａが設けられ、当該補助容量Ｃｓｔａは補助容量配線ＳＬに接続されている。また、２つのサブ画素ＰＸａ，ＰＸｂの間には結合容量Ｃｃｐが設けられている。このような構成によれば、ゲート配線ＧＬａに接続された薄膜トランジスタＱａがオン状態となるタイミングとゲート配線ＧＬｂに接続された薄膜トランジスタＱｂがオン状態となるタイミングとを異ならせることができる。このため、薄膜トランジスタＱａがオン状態となっている時のソース配線ＤＬへの印加電圧と薄膜トランジスタＱｂがオン状態となっている時のソース配線ＤＬへの印加電圧とを異なる大きさにすることにより、サブ画素間に電圧差を発生させることができる。また、２つのゲート配線ＧＬａ，ＧＬｂに同じ波形の電圧が印加された場合においても、サブ画素ＰＸａとサブ画素ＰＸｂとを比較すると、補助容量配線ＳＬの電圧変化によって受ける影響についてはサブ画素ＰＸａの方が大きくなる。これは、サブ画素ＰＸｂでは、サブ画素ＰＸａの電圧変化の影響を結合容量Ｃｃｐを通して受けるからである。以上のようにして、図２３に示した構成によって、サブ画素間に電圧差を発生させることができる。
日本の特開２００２－２０２７６２号公報 日本の特開２００８－１４５９９３号公報 日本の特開２００５－１８９８０４号公報 日本の特開２００６－１３９２８８号公報
　ところで、図２３に示した画素回路を用いて２つのゲート配線ＧＬａ，ＧＬｂに同じ波形の電圧を与える構成とした場合、日本の特開２００２－２０２７６２号公報に開示された液晶表示装置と同様、ソース配線に印加すべき電圧の振幅を小さくすることができる。また、日本の特開２００５－１８９８０４号公報に開示された液晶表示装置と同様、サブ画素間に電圧差を発生させることができる。しかしながら、その構成においては、サブ画素間の電圧差を顕著に大きくすることはできない。これについて、以下に説明する。
　図２３に示した構成において、薄膜トランジスタＱａ，Ｑｂが同時にオン状態とされ、ソース配線ＤＬからサブ画素ＰＸａ，ＰＸｂの画素電極Ｘａ，Ｘｂに電圧Ｖｄａが与えられ、その時の補助容量配線ＳＬの電圧がＶｓｌであったと仮定する。また、薄膜トランジスタＱａ，Ｑｂが同時にオフ状態とされた後、補助容量配線の電圧がＶｓｌ＋ΔＶｓｌへと変化させられるものと仮定する。このとき、補助容量配線の電圧がＶｓｌ＋ΔＶｓｌへと変化させられた後のサブ画素ＰＸａの画素電極Ｘａの電圧をＶｘａとし、サブ画素ＰＸｂの画素電極Ｘｂの電圧をＶｘｂとすると、サブ画素ＰＸｂに関して次式（２）が成立する。
 Clcb(Vda-Vcom)+Ccp(Vda-Vda)＝Clcb(Vxb-Vcom)+Ccp(Vxb-Vxa) ・・・（２）
上式（２）より次式（３）が成立する。
 (Clcb+Ccp)Vxb=Clcb・Vda+Ccp・Vxa  ・・・（３）
また、サブ画素ＰＸａに関して次式（４）が成立する。
 Clca(Vda-Vcom)+Ccp(Vda-Vda)+Csta(Vda-Vsl)
=Clca(Vxa-Vcom)+Ccp(Vxa-Vxb)+Csta(Vxa-(Vsl+ΔVsl))  ・・・（４）
上式（４）より次式（５）が成立する。
 (Clca+Ccp+Csta)Vxa=(Clca+Csta)Vda+Csta・ΔVsl+Ccp・Vxb  ・・・（５）
上式（５）に上式（３）を代入することにより次式（６）が成立する。
 (Clca+Ccp+Csta)Vxa
=(Clca+Csta)Vda+Csta・ΔVsl+Ccp・(Clcb・Vda+ Ccp・Vxa)/(Clcb+Ccp)
  ・・・（６）
上式（６）より次式（７）～（１０）が成立する。
 (Clca+Ccp+Csta)(Clcb+Ccp)Vxa=(Clca+Csta)(Clcb+Ccp)Vda+Csta(Clcb+Ccp)ΔVsl+Ccp・(Clcb・Vda+ Ccp・Vxa)　・・・（７）
∴((Clca+Ccp+Csta)(Clcb+Ccp)-Ccp・Ccp)Vxa
=((Clca+Csta)(Clcb+Ccp)+Ccp・Clcb)Vda+Csta(Clcb+Ccp)ΔVsl ・・・（８）
∴((Clca+Csta)(Clcb+Ccp)+Ccp・Clcb)Vxa
=((Clca+Csta)(Clcb+Ccp)+Ccp・Clcb)Vda+Csta(Clcb+Ccp)ΔVsl ・・・（９）
∴Vxa=Vda+ΔVsl・Csta(Clcb+Ccp)/((Clca+Csta)(Clcb+Ccp)+Ccp・Clcb)
  ・・・（１０）
　上式（１０）において、Ｃｌｃａ＝Ｃｌｃｂ＝Ｃｃｐ＝Ｃｓｔａとすると、次式（１１）が成立する。
 Vxa=Vda+ΔVsl・2/5　・・・（１１）
また、上式（３）は次式（１２）のように変形される。
 Vxb=(Clcb・Vda+Ccp・Vxa)/ (Clcb+Ccp)
    =(Clcb・Vda+Ccp(Vda+ΔVsl・2/5))/ (Clcb+Ccp)
    =Vda+Ccp(ΔVsl・2/5))/ (Clca+Ccp)
    =Vda+ΔVsl・(1/5)　・・・（１２）
　上式（１１）から把握されるように、サブ画素ＰＸａの電圧変化は補助容量配線ＳＬの電圧変化ΔＶｓｌの５分の２程度である。また、上式（１２）から把握されるように、サブ画素ＰＸｂの電圧変化は補助容量配線ＳＬの電圧変化ΔＶｓｌの５分の１程度である。このように、図２３に示した構成においては、補助容量配線ＳＬの電圧変化がサブ画素の画素電極の電圧に与える影響が比較的小さい。このため、サブ画素間の電圧差を顕著に大きくすることはできない。
　そこで本発明は、ソース配線の電圧振幅が比較的小さなものであってもサブ画素の電圧振幅を大きくし、更にサブ画素間の電圧差を大きくすることのできる表示装置を提供することを目的とする。
　本発明の第１の局面は、表示装置であって、
　第１のアクティブ素子と第１の容量素子と第１の画素電極とを含む第１サブ画素部および第２のアクティブ素子と第２の容量素子と第２の画素電極とを含む第２サブ画素部からなる画素形成部と、
　前記第１のアクティブ素子を介して前記第１の画素電極と電気的に接続されるとともに前記第２のアクティブ素子を介して前記第２の画素電極と電気的に接続された映像信号線と、
　前記映像信号線と交差するように設けられ、前記第１のアクティブ素子および／または前記第２のアクティブ素子の導通／非導通状態を制御するための走査信号を伝達する走査信号線と、
　前記第１の容量素子を介して前記第１の画素電極と電気的に接続されるとともに前記第２の容量素子を介して前記第２の画素電極と電気的に接続された補助容量配線と、
　前記補助容量配線への印加電圧を変化させることにより前記第１の画素電極および前記第２の画素電極への印加電圧を変化させる画素電極電圧シフト部と
を備え、
　前記画素電極電圧シフト部が前記第１の画素電極および前記第２の画素電極への印加電圧を変化させることにより、前記第１の画素電極における実効電圧と前記第２の画素電極における実効電圧とが異なる大きさとなることを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　各フレーム期間において、
　　前記走査信号に基づき前記第１のアクティブ素子および／または前記第２のアクティブ素子が導通状態にされる期間である第１期間には、表示すべき画像に応じて決定される電圧が前記映像信号線から前記第１の画素電極および前記第２の画素電極に与えられ、
　　前記第１期間に後続する期間である第２期間には、前記画素電極電圧シフト部が前記補助容量配線への印加電圧を変化させることによって、前記第１の画素電極と前記第２の画素電極とに互いに異なる電圧が与えられることを特徴とする。
　本発明の第３の局面は、本発明の第１の局面において、
　前記第１の容量素子の容量値と前記第２の容量素子の容量値とが異なることを特徴とする。
　本発明の第４の局面は、本発明の第１の局面において、
　１本の映像信号線に着目したとき、当該映像信号線と電気的に接続された第１および第２のアクティブ素子を含む複数の画素形成部は、当該映像信号線の両側に千鳥状に配置されていることを特徴とする。
　本発明の第５の局面は、本発明の第２の局面において、
　前記走査信号線として、前記第１のアクティブ素子の導通／非導通状態を制御するための走査信号を伝達する第１の走査信号線と前記第２のアクティブ素子の導通／非導通状態を制御するための走査信号を伝達する第２の走査信号線とを備え、
　前記画素形成部は、制御端子が前記第１の走査信号線に接続され、一方の導通端子が前記第２の画素電極に接続され、他方の導通端子が前記補助容量配線に接続された第３のアクティブ素子を含み、
　前記第１の容量素子の一端は前記第１の画素電極に接続され、他端は前記第２の画素電極に接続され、
　前記第２の容量素子の一端は前記第２の画素電極に接続され、他端は前記補助容量配線に接続され、
　前記第１のアクティブ素子の導通端子は前記第１の走査信号線に接続され、一方の導通端子は前記映像信号線に接続され、他方の導通端子は前記第１の画素電極に接続され、
　前記第２のアクティブ素子の導通端子は前記第２の走査信号線に接続され、一方の導通端子は前記映像信号線に接続され、他方の導通端子は前記第２の画素電極に接続されていることを特徴とする。
　本発明の第６の局面は、本発明の第５の局面において、
　前記第１期間の前半の期間には、前記第１のアクティブ素子と前記第３のアクティブ素子とは導通状態とされ、前記第２のアクティブ素子は非導通状態とされ、
　前記第１期間の後半の期間には、前記第１のアクティブ素子と前記第３のアクティブ素子とは非導通状態とされ、前記第２のアクティブ素子は導通状態とされることを特徴とする。
　本発明の第７の局面は、本発明の第１の局面において、
　前記補助容量配線と交差する第１および第２の補正配線と、
　一端が前記第１の画素電極に接続され、他端が前記第１の補正配線に接続された第３の容量素子と、
　一端が前記第２の画素電極に接続され、他端が前記第２の補正配線に接続された第４の容量素子と
を更に備え、
　前記第１の容量素子の一端は前記第１の画素電極に接続され、他端は前記補助容量配線に接続され、
　前記第２の容量素子の一端は前記第２の画素電極に接続され、他端は前記補助容量配線に接続されていることを特徴とする。
　本発明の第８の局面は、本発明の第１の局面において、
　前記第１の画素電極の電極パターンと前記第２の画素電極の電極パターンとが異なることを特徴とする。
　本発明の第９の局面は、第１のアクティブ素子と第１の容量素子と第１の画素電極とを含む第１サブ画素部および第２のアクティブ素子と第２の容量素子と第２の画素電極とを含む第２サブ画素部からなる画素形成部と、前記第１のアクティブ素子を介して前記第１の画素電極と電気的に接続されるとともに前記第２のアクティブ素子を介して前記第２の画素電極と電気的に接続された映像信号線と、前記映像信号線と交差するように設けられ前記第１のアクティブ素子および／または前記第２のアクティブ素子の導通／非導通状態を制御するための走査信号を伝達する走査信号線と、前記第１の容量素子を介して前記第１の画素電極と電気的に接続されるとともに前記第２の容量素子を介して前記第２の画素電極と電気的に接続された補助容量配線とを備えた表示装置の駆動方法であって、
　表示すべき画像に応じて決定される電圧を前記映像信号線から前記第１の画素電極および前記第２の画素電極に与える第１の駆動ステップと、
　前記補助容量配線への印加電圧を変化させることにより前記第１の画素電極および前記第２の画素電極への印加電圧を変化させる第２の駆動ステップと
を含み、
　前記第２の駆動ステップによって前記第１の画素電極および前記第２の画素電極への印加電圧が変化させられることにより、前記第１の画素電極における実効電圧と前記第２の画素電極における実効電圧とが異なる大きさに設定されることを特徴とする。
　本発明の第１の局面によれば、画素形成部は第１サブ画素部と第２サブ画素部とから構成されている。そして、画素電極電圧シフト部が補助容量配線への印加電圧を変化させることにより、それら２つのサブ画素部内の画素電極の電圧は変化する。このため、画素電極の電圧の振幅は、映像信号線に与えられた電圧の振幅よりも大きくなる。これにより、映像信号線への印加電圧の振幅を従来よりも小さくすることができる。また、画素電極電圧シフト部によって各サブ画素部内の画素電極の電圧が変化させられることにより、第１の画素電極（第１サブ画素部内の画素電極）における実効電圧と第２の画素電極（第２サブ画素部内の画素電極）における実効電圧とが異なる大きさとされる。以上より、映像信号線への印加電圧の振幅が比較的小さなものであってもサブ画素の電圧振幅を大きくし、更にサブ画素間の電圧差を大きくすることのできる表示装置が実現される。
　本発明の第２の局面によれば、本発明の第１の局面と同様、映像信号線への印加電圧の振幅が比較的小さなものであってもサブ画素の電圧振幅を大きくし、更にサブ画素間の電圧差を大きくすることのできる表示装置が実現される。
　本発明の第３の局面によれば、第１の画素電極と第２の画素電極とで、補助容量配線への印加電圧の変化による影響の大きさを異ならせることができる。これにより、簡易な構成でサブ画素間に電圧差を発生させることができる。
　本発明の第４の局面によれば、ドット反転駆動が採用された場合に、各映像信号線への印加電圧の極性を１水平走査期間毎に反転させる必要は無く、１フレーム期間を通じて各映像信号線への印加電圧の極性を同極性とすれば良い。このため、映像信号線の充放電回数が低減されるので、消費電力が低減されるとともに映像信号線駆動用ＬＳＩの発熱量の増大が抑制される。
　本発明の第５の局面によれば、２つのサブ画素部内のアクティブ素子の制御が互いに異なる走査信号線からの走査信号によって行われる構成において、第１の画素電極と第２の画素電極とで、補助容量配線への印加電圧の変化による影響の大きさを異ならせることができる。
　本発明の第６の局面によれば、本発明の第５の局面と同様、２つのサブ画素部内のアクティブ素子の制御が互いに異なる走査信号線からの走査信号によって行われる構成において、第１の画素電極と第２の画素電極とで、補助容量配線への印加電圧の変化による影響の大きさを異ならせることができる。
　本発明の第７の局面によれば、第１の補正配線と第２の補正配線とに互いに異なる電圧を与えることによって、サブ画素間に電圧差を発生させることができる。
　本発明の第８の局面によれば、第１の画素電極によって液晶が受ける電界の大きさと第２の画素電極によって液晶が受ける電界の大きさとが異なる大きさとなるので、サブ画素間における階調特性の違いが顕著となる。
本発明の第１の実施形態に係る液晶表示装置の画素回路の構成を示す回路図である。 上記第１の実施形態において、液晶表示装置の全体構成を示すブロック図である。 上記第１の実施形態において、画素形成部について説明するための図である。 上記第１の実施形態における駆動方法を説明するための信号波形図である。 上記第１の実施形態における効果について説明するための図である。 本発明の第２の実施形態に係る液晶表示装置の全体構成を示すブロック図である。 上記第２の実施形態において、画素回路の構成を示す回路図である。 上記第２の実施形態における駆動方法を説明するための信号波形図である。 上記第２の実施形態における駆動方法を説明するための図である。 上記第２の実施形態における駆動方法を説明するための図である。 上記第２の実施形態における効果について説明するための図である。 本発明の第３の実施形態に係る液晶表示装置の全体構成を示すブロック図である。 上記第３の実施形態において、画素回路の構成を示す回路図である。 上記第３の実施形態における駆動方法を説明するための信号波形図である。 上記第１～第３の実施形態の変形例において、画素電極の電極パターンを示す図である。 図１５のＡ－Ａ線断面図である。 図１５のＢ－Ｂ線断面図である。 従来の液晶パネルにおける画素回路の一構成例を示す図である。 従来の液晶パネルにおける信号波形図である。 Ａ－Ｃは、日本の特開２００２－２０２７６２に開示された液晶表示装置における画素の動作を説明するための図である。 日本の特開２００８－１４５９９３に開示された液晶表示装置における画素回路の構成を示す図である。 従来例において、ＭＰＤ駆動を採用する表示装置における信号波形図である。 日本の特開２００６－１３９２８８に開示された表示装置における画素回路の構成を示す回路図である。
　以下、添付図面を参照しつつ本発明の実施形態について説明する。
＜１．第１の実施形態＞
＜１．１　全体構成＞
　図２は、本発明の第１の実施形態に係る液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、液晶パネル６００と液晶コントローラ１００とによって構成されている。液晶パネル６００には、表示部２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と補助容量配線ドライバ（補助容量配線駆動回路）５００とが含まれている。なお、図２では、液晶パネル６００の表側および裏側に配置されている偏光板やバックライトを省略している。また、この液晶表示装置では２５６階調の階調表示が行われるものとする。
　表示部２００には、ｎ本のソース配線（映像信号線）Ｓ１～Ｓｎと、ｍ本のゲート配線（走査信号線）Ｇ１～Ｇｍと、それらｎ本のソース配線とｍ本のゲート配線との交差点にそれぞれ対応して設けられた複数個（ｎ×ｍ個）の画素形成部とが含まれている。また、表示部２００には、各ゲート配線Ｇ１～Ｇｍと１対１で対応するようにｍ本の補助容量配線Ｃ１～Ｃｍが設けられている。ところで、本実施形態においては、視野角を拡大させるために１つの画素が２つのサブ画素に分割されている。従って、上記複数個の画素形成部には、サブ画素を形成するサブ画素形成部がそれぞれ２個ずつ含まれている。なお、以下においては、ｉ行ｊ列に配置されている画素形成部には参照符号Ｐｉｊを付し、画素形成部Ｐｉｊに含まれる一方のサブ画素形成部（以下、「第１サブ画素部」ともいう。）には参照符号Ｐｉｊａを付し、画素形成部Ｐｉｊに含まれる他方のサブ画素形成部（以下、「第２サブ画素部」ともいう。）には参照符号Ｐｉｊｂを付す（図３参照）。
　液晶コントローラ１００は、外部から送られるデータ信号ＤＡＴとタイミング制御信号群ＴＧとを受け取り、ソースドライバ３００の動作を制御するためのソース制御信号群ＳＳと、ゲートドライバ４００の動作を制御するためのゲート制御信号群ＳＧと、補助容量配線ドライバ５００の動作を制御するための補助容量配線制御信号群ＳＨとを出力する。ソースドライバ３００は、ソース制御信号群ＳＳを受け取り、表示部２００内の各サブ画素形成部内の画素容量を充電するために駆動用映像信号をソース配線Ｓ１～Ｓｎに印加する。ゲートドライバ４００は、ゲート制御信号群ＳＧを受け取り、ゲート配線Ｇ１～Ｇｍに順次に選択信号（走査信号）を印加する。補助容量配線ドライバ５００は、補助容量配線制御信号群ＳＨを受け取り、補助容量配線駆動信号を補助容量配線Ｃ１～Ｃｍに印加する。
　以上のようにして、各ソース配線Ｓ１～Ｓｎに駆動用映像信号が印加され、各ゲート配線Ｇ１～Ｇｍに選択信号が印加され、各補助容量配線Ｃ１～Ｃｍに補助容量配線駆動信号が印加されることにより、表示部２００に画像が表示される。
＜１．２　画素回路の構成＞
　図１は、本実施形態における画素回路の構成を示す回路図である。図１に示すように、ソース配線Ｓｊとゲート配線Ｇｉとの交差点に対応して、２つのサブ画素形成部Ｐｉｊａ，Ｐｉｊｂが配置されている。第１サブ画素部Ｐｉｊａは、アクティブ素子である薄膜トランジスタＱｉｊａと、画素電極Ｘｉｊと、コンデンサである補助容量Ｃｉｊａとによって構成されている。同様に、第２サブ画素部Ｐｉｊｂは、アクティブ素子である薄膜トランジスタＱｉｊｂと、画素電極Ｙｉｊと、コンデンサである補助容量Ｃｉｊｂとによって構成されている。薄膜トランジスタＱｉｊａについては、ゲート端子はゲート配線Ｇｉに接続され、ソース端子はソース配線Ｓｊに接続され、ドレイン端子は画素電極Ｘｉｊに接続されている。補助容量Ｃｉｊａは、画素電極Ｘｉｊと補助容量配線Ｃｉ（または補助容量配線Ｃｉ＋１）との間に配置されている。薄膜トランジスタＱｉｊｂについては、ゲート端子はゲート配線Ｇｉに接続され、ソース端子はソース配線Ｓｊに接続され、ドレイン端子は画素電極Ｙｉｊに接続されている。補助容量Ｃｉｊｂは、画素電極Ｙｉｊと補助容量配線Ｃｉ（または補助容量配線Ｃｉ＋１）との間に配置されている。
　なお、本実施形態においては、薄膜トランジスタＱｉｊａによって第１のアクティブ素子が実現され、補助容量Ｃｉｊａによって第１の容量素子が実現され、画素電極Ｘｉｊによって第１の画素電極が実現されている。また、薄膜トランジスタＱｉｊｂによって第２のアクティブ素子が実現され、補助容量Ｃｉｊｂによって第２の容量素子が実現され、画素電極Ｙｉｊによって第２の画素電極が実現されている。さらに、画素電極Ｘｉｊと補助容量Ｃｉｊａと補助容量配線Ｃｉとの接続関係，画素電極Ｙｉｊと補助容量Ｃｉｊｂと補助容量配線Ｃｉとの接続関係，および補助容量配線ドライバ５００によって画素電極電圧シフト部が実現されている。
　図１に示した構成において、本実施形態では、補助容量Ｃｉｊａの容量値Ｃａと補助容量Ｃｉｊｂの容量値Ｃｂとが異なる値となるように設計されている。また、画素電極Ｘｉｊ，Ｙｉｊと対向電極Ｃｏｍとの間には液晶が存在する。等価的には、画素電極Ｘｉｊと対向電極ｃｏｍとの間に液晶容量ＬＣｉｊａが配置され、画素電極Ｙｉｊと対向電極Ｃｏｍとの間に液晶容量ＬＣｉｊｂが配置されている。そして、液晶に印加される電圧の大きさに応じて、バックライトから偏光板を通して液晶（層）に入射した光が偏光し、サブ画素の表示状態が制御される。
　図１でソース配線Ｓ２に対応して設けられている画素形成部に着目すると、ゲート配線Ｇ１に対応して設けられている画素形成部Ｐ１２（サブ画素Ｐ１２ａ，Ｐ１２ｂ）については図１においてソース配線Ｓ２の右側に配置され、ゲート配線Ｇ２に対応して設けられている画素形成部Ｐ２２（サブ画素Ｐ２２ａ，Ｐ２２ｂ）については図１においてソース配線Ｓ２の左側に配置されている。このように、ソース配線Ｓｊに対応して設けられている画素形成部Ｐｉｊと画素形成部Ｐ（ｉ＋１）ｊとは、当該ソース配線Ｓｊを基準として互いに異なる側に（すなわち千鳥状に）配置されている。このため、例えば、ソース配線Ｓｊへの印加電圧の極性を第１フレーム期間を通じて正極性，第２フレーム期間を通じて負極性とし、ソース配線Ｓｊ＋１への印加電圧の極性を第１フレーム期間を通じて負極性，第２フレーム期間を通じて正極性とすることによって、ドット反転駆動が行われる。すなわち、１水平走査期間毎にソース配線への印加電圧の極性を反転させることなく、ドット反転駆動が行われる。
＜１．３　駆動方法＞
　図４は、本実施形態における駆動方法を説明するための信号波形図である。図４には、ゲート配線Ｇ１に印加される電圧，ゲート配線Ｇ２に印加される電圧，ソース配線Ｓ１に印加される電圧，ソース配線Ｓ２に印加される電圧，ソース配線Ｓ３に印加される電圧，補助容量配線Ｃ１に印加される電圧，補助容量配線Ｃ２に印加される電圧，および補助容量配線Ｃ３に印加される電圧の波形を示している。
　以下、図１および図４を参照しつつ、本実施形態における駆動方法について説明する。まず、時点ｔ＝０において、ゲートドライバ４００がゲート配線Ｇ１の電圧をＶＨとする。これにより、ゲート配線Ｇ１に対応して設けられている薄膜トランジスタＱ１ｊａ，Ｑ１ｊｂがオン状態となる。そして、ソースドライバ３００によって、ソース配線Ｓ１から正極性の電圧が画素電極Ｘ１１，Ｙ１１に与えられる。また、ソースドライバ３００によって、ソース配線Ｓ２から負極性の電圧が画素電極Ｘ１２，Ｙ１２に与えられる。
　次に、時点ｔ＝ｔ０において、ゲートドライバ４００がゲート配線Ｇ１の電圧をＶＬとする。これにより、ゲート配線Ｇ１に対応して設けられている薄膜トランジスタＱ１ｊａ，Ｑ１ｊｂがオフ状態となる。その後、時点ｔ＝ｔ１において、補助容量配線ドライバ５００が補助容量配線Ｃ１の電圧を－ＶｅからＶｅへと変化させる。また、時点ｔ＝ｔ１には、ゲートドライバ４００がゲート配線Ｇ２の電圧をＶＨとする。これにより、ゲート配線Ｇ２に対応して設けられている薄膜トランジスタＱ２ｊａ，Ｑ２ｊｂがオン状態となる。そして、ソースドライバ３００によって、ソース配線Ｓ２から負極性の電圧が画素電極Ｘ２２，Ｙ２２に与えられる。また、ソースドライバ３００によって、ソース配線Ｓ３から正極性の電圧が画素電極Ｘ２３，Ｙ２３に与えられる。
　次に、時点ｔ＝ｔ１＋ｔ０において、ゲートドライバ４００がゲート配線Ｇ２の電圧をＶＬとする。これにより、ゲート配線Ｇ２に対応して設けられている薄膜トランジスタＱ２ｊａ，Ｑ２ｊｂがオフ状態となる。その後、時点ｔ＝２ｔ１（ゲート配線Ｇ３の電圧がＶＨとなるタイミング）において、補助容量配線ドライバ５００が補助容量配線Ｃ２の電圧をＶｅから－Ｖｅへと変化させる。
　ところで、正極性の電圧が与えられた画素電極Ｘ１１，Ｙ１１に一端が接続された補助容量Ｃ１１ａ，Ｃ１１ｂの他端は補助容量配線Ｃ１に接続されている。一方、負極性の電圧が与えられた画素電極Ｘ１２，Ｙ１２に一端が接続された補助容量Ｃ１２ａ，Ｃ１２ｂの他端は補助容量配線Ｃ２に接続されている。また、上述の期間（時点ｔ＝０～２ｔ１）にソース配線Ｓ１に印加される電圧は、図４に示すようにＶａ（階調値０に相当する電圧）～Ｖｂ（階調値２５５に相当する電圧）である。ここで、時点ｔ＝ｔ０において画素電極Ｘ１１と画素電極Ｙ１１とに電圧Ｖｄａが与えられたものと仮定する。このとき、時点ｔ＝２ｔ１における画素電極Ｘ１１の電圧をＶｘ，画素電極Ｙ１１の電圧をＶｙとすると、電圧Ｖｘは次式（１３）～（１５）に示すように求められる。
 Clca(Vda-Vc)+Ca(Vda-(-Ve))=Clca(Vx-Vc)+Ca(Vx-Ve)  ・・・（１３）
∴(Clca+Ca)Vx=(Clca+Ca)Vda+2CaVe　・・・（１４）
∴Vx=Vda+(2Ca/(Clca+Ca))Ve　・・・（１５）
但し、Ｃｌｃａは液晶容量ＬＣ１１ａの容量値であり、Ｃａは補助容量Ｃ１１ａの容量値である。また、Ｖｃは対向電極Ｃｏｍの電圧値である。
　同様にして、電圧Ｖｙは次式（１６）～（１８）に示すように求められる。
 Clcb(Vda-Vc)+Cb(Vda-(-Ve))=Clcb(Vy-Vc)+Cb(Vy-Ve)  ・・・（１６）
∴(Clcb+Cb)Vy=(Clcb+Cb)Vda+2CbVe　・・・（１７）
∴Vy=Vda+(2Cb/(Clcb+Cb))Ve　・・・（１８）
但し、Ｃｌｃｂは液晶容量ＬＣ１１ｂの容量値であり、Ｃｂは補助容量Ｃ１１ｂの容量値である。
　上式（１５）および上式（１８）より、画素電極Ｘ１１と画素電極Ｙ１１との間の電圧差は次式（１９）で示される。
 Vx-Vy=((2Ca/(Clca+Ca))-(2Cb/(Clcb+Cb)))Ve　・・・（１９）
＜１．４　効果＞
　本実施形態における効果について説明する。図５には、Ｃａ＝Ｃｌｃａ＝Ｃｌｃｂ、Ｃａ＝２Ｃｂとされているときに上述のＶｘを１０Ｖにするための「電圧Ｖｅと電圧Ｖｄａとの関係」が示されている。図５から把握されるように、電圧Ｖｅの大きさと電圧Ｖｄａの大きさとを調整することにより、サブ画素間の電圧差Ｖｘ－Ｖｙを変化させることができる。このことは、パネル間で補助容量Ｃ１１ａ，Ｃ１１ｂの容量値Ｃａ，Ｃｂにばらつきがあっても、電圧Ｖｅの大きさと電圧Ｖｄａの大きさとが適当な大きさに調整されれば、所望の電圧が画素電極Ｘ１１と画素電極Ｙ１１とに与えられることを示している。
　なお、図５から把握されるとおりサブ画素間の電圧を調整するとＣＣ駆動の効果も変わる。このため、正極性の２５５階調に対応付けられている（ソース配線の）電圧Ｖｄ２５５と負極性の０階調に対応付けられている（ソース配線の）電圧－Ｖｄ０が等しくなるようにパネルを設計した場合でも以下の課題がある。即ち、容量値Ｃａ，Ｃｂのバラツキを考慮すると、パネルによって上記電圧Ｖｅ，Ｖｄａの調整が必要となり、Ｖｄ２５５と－Ｖｄ０とが極端に異なる値となる場合も考えられる。このことを考慮するとＣＣ駆動を用いなくても、１本のソース配線Ｓｊに対応して設けられている画素形成部Ｐｉｊにおける画素電極への印加電圧が、１フレーム期間を通じて同極性となるよう設計することが好ましい。この点、本実施形態によれば、図１に示したように、任意のソース配線Ｓｊに着目すると画素形成部Ｐｉｊ，Ｐ（ｉ＋１）ｊが当該ソース配線Ｓｊの左側と右側とに交互に配置されている（千鳥状に配置されている）。このような配置により、ソース配線Ｓｊへの印加電圧の極性が１フレーム期間を通じて同極性とされるので、ソース配線Ｓｊの充放電電流の増大が抑制される。これにより、消費電力が低減されるとともに、ソースドライバ３００の発熱量の増大が抑制される。
　また、電圧Ｖｅ，Ｖｄａの調整が施された後においても「Ｖｅ＞０」の条件を満たしていれば、２つのサブ画素形成部における画素電極の電圧Ｖｘ，Ｖｙは、ソース配線Ｓｊから（画素電極に）与えられた電圧Ｖｄａよりも大きくなる。すなわち、ソース配線Ｓｊへの印加電圧の振幅が比較的小さなものであっても、各サブ画素形成部の画素電極に比較的大きな電圧を印加することが可能となる。従って、ソース配線Ｓｊへの印加電圧の振幅の増大が抑制され、ソースドライバＬＳＩの発熱が抑制される。
　以上のように、本実施形態によれば、ソース配線の電圧振幅が比較的小さなものであってもサブ画素の電圧振幅を大きくし、更にサブ画素間の電圧差を大きくすることのできる表示装置が実現される。
＜２．第２の実施形態＞
＜２．１　全体構成＞
　図６は、本発明の第２の実施形態に係る液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、液晶パネル６００と液晶コントローラ１００とによって構成されている。液晶パネル６００には、表示部２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と補助容量配線ドライバ（補助容量配線駆動回路）５００とが含まれている。なお、図６では、液晶パネル６００の表側および裏側に配置されている偏光板やバックライトを省略している。また、この液晶表示装置では２５６階調の階調表示が行われるものとする。各構成要素の動作については、上記第１の実施形態と同様であるので、説明を省略する。
＜２．２　画素回路の構成＞
　図７は、本実施形態における画素回路の構成を示す回路図である。図７に示すように、ソース配線Ｓｊとゲート配線Ｇ２ｉ－１との交差点に対応して、２つのサブ画素形成部Ｐ（２ｉ－１）ｊａ，Ｐ（２ｉ－１）ｊｂが配置されている。第１サブ画素部Ｐ（２ｉ－１）ｊａ内の画素電極Ｘ（２ｉ－１）ｊと第２サブ画素部Ｐ（２ｉ－１）ｊｂ内の画素電極Ｙ（２ｉ－１）ｊとの間には、コンデンサである補助容量Ｃ（２ｉ－１）ｊｃが配置されている。画素電極Ｘ（２ｉ－１）ｊとソース配線Ｓｊとの間には、アクティブ素子である薄膜トランジスタＱ（２ｉ－１）ｊａが配置されている。画素電極Ｙ（２ｉ－１）ｊと補助容量配線Ｃ（２ｉ－１）（またはＣ２ｉ）との間には、コンデンサである補助容量Ｃ（２ｉ－１）ｊｂとアクティブ素子である薄膜トランジスタＱ（２ｉ－１）ｊｃとが並列に配置されている。画素電極Ｙ（２ｉ－１）ｊとソース配線Ｓｊとの間には、アクティブ素子である薄膜トランジスタＱ（２ｉ－１）ｊｂが配置されている。薄膜トランジスタＱ（２ｉ－１）ｊａ，Ｑ（２ｉ－１）ｊｃのゲート端子にはゲート配線Ｇ（２ｉ－１）が接続され、薄膜トランジスタＱ（２ｉ－１）ｊｂのゲート端子にはゲート配線Ｇ２ｉが接続されている。
　なお、本実施形態においては、薄膜トランジスタＱ（２ｉ－１）ｊａによって第１のアクティブ素子が実現され、補助容量Ｃ（２ｉ－１）ｊｃによって第１の容量素子が実現され、画素電極Ｘ（２ｉ－１）ｊによって第１の画素電極が実現されている。また、薄膜トランジスタＱ（２ｉ－１）ｊｂによって第２のアクティブ素子が実現され、補助容量Ｃ（２ｉ－１）ｊｂによって第２の容量素子が実現され、画素電極Ｙ（２ｉ－１）ｊによって第２の画素電極が実現されている。さらに、薄膜トランジスタＱ（２ｉ－１）ｊｃによって第３のアクティブ素子が実現されている。さらにまた、画素電極Ｘ（２ｉ－１）ｊと画素電極Ｙ（２ｉ－１）ｊと補助容量Ｃ（２ｉ－１）ｊｃと補助容量Ｃ（２ｉ－１）ｊｂと補助容量配線Ｃｉとの接続関係，および補助容量配線ドライバ５００によって画素電極電圧シフト部が実現されている。
　画素電極Ｘ（２ｉ－１）ｊ，Ｙ（２ｉ－１）ｊと対向電極Ｃｏｍとの間には液晶が存在する。等価的には、画素電極Ｘ（２ｉ－１）ｊと対向電極ｃｏｍとの間に液晶容量ＬＣ（２ｉ－１）ｊａが配置され、画素電極Ｙ（２ｉ－１）ｊと対向電極Ｃｏｍとの間に液晶容量ＬＣ（２ｉ－１）ｊｂが配置されている。そして、液晶に印加される電圧の大きさに応じて、バックライトから偏光板を通して液晶（層）に入射した光が偏光し、サブ画素の表示状態が制御される。
　本実施形態においても、図７に示すように、ソース配線Ｓ３の右側に画素形成部Ｐ１３が配置され、ソース配線Ｓ３の左側に画素形成部Ｐ３３が配置されている。すなわち、ソース配線Ｓｊに対応して設けられている画素形成部Ｐ（２ｉ－１）ｊと画素形成部Ｐ（２ｉ＋１）ｊとは、当該ソース配線Ｓｊを基準として互いに異なる側に（すなわち千鳥状に）配置されている。このため、例えば、ソース配線Ｓｊへの印加電圧の極性を第１フレーム期間を通じて正極性，第２フレーム期間を通じて負極性とし、ソース配線Ｓｊ＋１への印加電圧の極性を第１フレーム期間を通じて負極性，第２フレーム期間を通じて正極性とすることによって、ドット反転駆動が行われる。すなわち、１水平走査期間毎にソース配線への印加電圧の極性を反転させることなく、ドット反転駆動が行われる。
＜２．３　駆動方法＞
　図８は、本実施形態における駆動方法を説明するための信号波形図である。図８には、ゲート配線Ｇ１に印加される電圧，ゲート配線Ｇ２に印加される電圧，ゲート配線Ｇ３に印加される電圧，ゲート配線Ｇ４に印加される電圧，ソース配線Ｓ２に印加される電圧，ソース配線Ｓ３に印加される電圧，ソース配線Ｓ４に印加される電圧，補助容量配線Ｃ１に印加される電圧，補助容量配線Ｃ２に印加される電圧，および補助容量配線Ｃ３に印加される電圧の波形を示している。
　以下、図７および図８を参照しつつ、本実施形態における駆動方法について説明する。まず、時点ｔ＝０において、ゲートドライバ４００がゲート配線Ｇ１の電圧をＶＨとする。これにより、ゲート配線Ｇ１に対応して設けられている薄膜トランジスタＱ１ｊａ，Ｑ１ｊｃがオン状態となる。そして、ソースドライバ３００によって、ソース配線Ｓ２から正極性の電圧Ｖｄ２が画素電極Ｘ１２に与えられる。また、ソースドライバ３００によって、ソース配線Ｓ３から負極性の電圧Ｖｄ３が画素電極Ｘ１３に与えられる。更に、補助容量配線ドライバ５００によって、補助容量配線Ｃ１から負極性の電圧－Ｖｅが画素電極Ｙ１２に与えられ、補助容量配線Ｃ２から正極性の電圧Ｖｅが画素電極Ｙ１３に与えられる。図９には、このときの状態が模式的に示されている。
　次に、時点ｔ＝ｔ０において、ゲートドライバ４００がゲート配線Ｇ１の電圧をＶＬとする。これにより、ゲート配線Ｇ１に対応して設けられている薄膜トランジスタＱ１ｊａ，Ｑ１ｊｂがオフ状態となる。その後、時点ｔ＝ｔ１において、ゲートドライバ４００はゲート配線Ｇ２の電圧をＶＨとする。これにより、ゲート配線Ｇ２に対応して設けられている薄膜トランジスタＱ２ｊａ，Ｑ２ｊｂがオン状態となる。そして、ソースドライバ３００によって、ソース配線Ｓ２から正極性の電圧Ｖｄ２が画素電極Ｙ１２に与えられる。また、ソースドライバ３００によって、ソース配線Ｓ３から負極性の電圧Ｖｄ３が画素電極Ｙ２３に与えられる。図１０には、このときの状態が模式的に示されている。
　次に、時点ｔ＝ｔ１＋ｔ０において、ゲートドライバ４００がゲート配線Ｇ２の電圧をＶＬとする。これにより、ゲート配線Ｇ２に対応して設けられている薄膜トランジスタＱ２ｊａ，Ｑ２ｊｂがオフ状態となる。その後、時点ｔ＝２ｔ１（ゲート配線Ｇ３の電圧がＶＨとなるタイミング）において、補助容量配線ドライバ５００が補助容量配線Ｃ１の電圧を－ＶｅからＶｅへと変化させる。
　ところで、正極性の電圧が与えられた画素電極Ｙ１２に一端が接続された補助容量Ｃ１２ｂの他端は補助容量配線Ｃ１に接続されている。従って、時点ｔ＝ｔ０には、画素電極Ｘ１２と画素電極Ｙ１２との間に配置されたコンデンサＣ１２ｃの両端には電圧（Ｖｄ２－（－Ｖｅ））が印加される。ここで、時点ｔ＝ｔ１＋ｔ０における画素電極Ｘ１２の電圧をＶｓとすると、電圧Ｖｓは次式（２０）～（２２）に示すように求められる。
 Clca(Vd2-Vc)+Cc(Vd2-(-Ve))=Clca(Vs-Vc)+Cc(Vs-Vd2)　・・・（２０）
∴(Clca+Cc)Vs=(Clca+Cc)Vd2+Cc(Vd2+Ve)  ・・・（２１）
∴Vs=Vd2+(Cc/(Clca+Cc))(Vd2+Ve)  ・・・（２２）
但し、Ｃｌｃａは液晶容量ＬＣ１２ａの容量値であり、Ｃｃは補助容量Ｃ１２ｃの容量値である。また、電圧Ｖｃは対向電極Ｃｏｍの電圧値である。
　次に、時点ｔ＝２ｔ１に補助容量配線Ｃ１の電圧が－ＶｅからＶｅに変化した後の画素電極Ｘ１２の電圧をＶｘ，画素電極Ｙ１２の電圧をＶｙとすると、電圧Ｖｘは次式（２３）～（２５）に示すように求められる。
 Clca(Vd2-Vc)+Cc(Vd2-(-Ve))= Clca(Vx-Vc)+Cc(Vx-Vy)　・・・（２３）
∴(Clca+Cc)Vx=(Clca+Cc)Vd2+Cc(Vy+Ve)　・・・（２４）
∴Vx=Vd2+(Cc/(Clca+Cc))(Vy+Ve)　・・・（２５）
　上式（２２）および上式（２５）より、Ｖｘ－Ｖｓは次式（２６）に示すように求められる。
 Vx-Vs=(Vd2+(Cc/(Clca+Cc))(Vy+Ve))-(Vd2+(Cc/(Clca+Cc))(Vd2+Ve))
　　　=(Cc/(Clca+Cc))(Vy-Vd2)  ・・・（２６）
　また、電圧Ｖｙは次式（２７）～（３２）に示すように求められる。
 Clcb(Vd2-Vc)+Cc(Vd2-Vs)+Cb(Vd2-(-Ve))
=Clcb(Vy-Vc)+Cc(Vy-Vx)+Cb(Vy-Ve)　・・・（２７）
∴(Clcb+Cc+Cb)Vy=(Clcb+Cc+Cb)Vd2+Cc(Vx-Vs)+Cb(2Ve)　・・・（２８）
∴(Clcb+Cc+Cb)Vy=(Clcb+Cc+Cb)Vd2+Cc(Cc/(Clca+Cc))(Vy-Vd2)+Cb(2Ve)  
・・・（２９）
∴(Clcb+Cc+Cb)(Clca+Cc)Vy
=(Clcb+Cc+Cb)(Clca+Cc)Vd2+CcCc(Vy-Vd2)+Cb(Clca+Cc)(2Ve) ・・・（３０）
∴((Clcb+Cb)(Clca+Cc)+CcClca)Vy
=((Clcb+Cb)(Clca+Cc)+CcClca)Vd2+Cb(Clca+Cc)(2Ve)　・・・（３１）
∴Vy=Vd2+(Cb(Clca+Cc)/((Clcb+Cb)(Clca+Cc)+CcClca))(2Ve) 
・・・（３２）
但し、Ｃｌｃｂは液晶ＬＣ１２ｂの容量値、Ｃｂは補助容量Ｃ１２ｂの容量値である。
＜２．４　効果＞
　本実施形態における効果について説明する。図１１には、Ｃｃ＝Ｃｂ＝Ｃｌｃａ＝Ｃｌｃｂとされているときに上述のＶｘを９Ｖにするための「電圧Ｖｄ２と電圧Ｖｅとの関係」が示されている。図１１から把握されるように、電圧Ｖｅの大きさと電圧Ｖｄ２の大きさとを調整することにより、サブ画素間の電圧差Ｖｘ－Ｖｙを変化させることができる。このことは、パネル間で補助容量Ｃ１２ｃ，Ｃ１２ｂの容量値Ｃｃ，Ｃｂにばらつきがあっても、電圧Ｖｅの大きさと電圧Ｖｄ２の大きさとが適当な大きさに調整されれば、所望の電圧が画素電極Ｘ１２と画素電極Ｙ１２とに与えられることを示している。
　なお、図１１から把握されるとおりサブ画素間の電圧を調整するとＣＣ駆動の効果も変わる。このため、正極性の２５５階調に対応付けられている（ソース配線の）電圧Ｖｄ２５５と負極性の０階調に対応付けられている（ソース配線の）電圧－Ｖｄ０が等しくなるようにパネルを設計した場合でも以下の課題がある。即ち、容量値Ｃｃ，Ｃｂのバラツキを考慮すると、パネルによって上記電圧Ｖｅ，Ｖｄ２の調整が必要となり、Ｖｄ２５５と－Ｖｄ０とが極端に異なる値となる場合も考えられる。このことを考慮するとＣＣ駆動を用いなくても、１本のソース配線Ｓｊに対応して設けられている画素形成部Ｐ（２ｉ－１）ｊにおける画素電極への印加電圧が、１フレーム期間を通じて同極性となるよう設計することが好ましい。この点、本実施形態によれば、図７に示したように、１本のソース配線Ｓｊに着目すると画素形成部Ｐ（２ｉ－１）ｊ，Ｐ（２ｉ＋１）ｊが当該ソース配線Ｓｊの左側と右側とに交互に配置されている（千鳥状に配置されている）。このような配置により、ソース配線Ｓｊへの印加電圧の極性が１フレーム期間を通じて同極性とされるので、ソース配線Ｓｊの充放電電流の増大が抑制される。これにより、消費電力が低減されるとともに、ソースドライバ３００の発熱量の増大が抑制される。
　また、図８に示したソース配線Ｓｊの電圧波形（符号Ｓ２～Ｓ４参照）から把握されるように、本実施形態における液晶表示装置では、ソース配線Ｓｊの電圧変化が２ｔ１期間毎に生じている。このため、ゲート配線の本数が上記第１の実施形態の２倍となるにもかかわらず、ソース配線Ｓｊの充放電回数については上記第１の実施形態と等しくなる。これにより、ソース配線Ｓｊの充放電電流の増大が抑制され、消費電力の増大が抑制される。
　また、電圧Ｖｅ，Ｖｄ２の調整が施された後においても「Ｖｅ＞０」の条件を満たしていれば、サブ画素形成部における画素電極の電圧Ｖｙは、ソース配線Ｓｊから（画素電極に）与えられた電圧Ｖｄ２よりも大きくなる。すなわち、ソース配線Ｓｊへの印加電圧の振幅が比較的小さなものであっても、各サブ画素形成部の画素電極に比較的大きな電圧を印加することが可能となる。従って、ソース配線Ｓｊへの印加電圧の振幅の増大が抑制され、ソースドライバＬＳＩの発熱が抑制される。
　以上のように、本実施形態によれば、ソース配線の電圧振幅が比較的小さなものであってもサブ画素の電圧振幅を大きくし、更にサブ画素間の電圧差を大きくすることのできる表示装置が実現される。
＜３．第３の実施形態＞
＜３．１　構成＞
　図１２は、本発明の第３の実施形態に係る表示装置の全体構成を示すブロック図である。本実施形態においては、上記第１および第２の実施形態で設けられている構成要素に加えて、補正配線ドライバ７００が液晶パネル６００内に設けられている。補正配線ドライバ７００は、液晶コントローラ１００から与えられる補正配線駆動用制御信号ＳＨＯに基づいて、図１２に示す補正配線ＳＡ，ＳＢを駆動する。補正配線ドライバ７００以外の構成要素の動作については、上記第１の実施形態と同様であるので、説明を省略する。
＜３．２　画素回路の構成＞
　図１３は、本実施形態における画素回路の構成を示す回路図である。図１３に示すように、ソース配線Ｓｊとゲート配線Ｇｉとの交差点に対応して、２つのサブ画素形成部Ｐｉｊａ，Ｐｉｊｂが配置されている。第１サブ画素部Ｐｉｊａは、アクティブ素子である薄膜トランジスタＱｉｊａと、画素電極Ｘｉｊと、コンデンサである補助容量Ｃｉｊａ，Ｃｉｊｃとによって構成されている。第２サブ画素部Ｐｉｊｂは、アクティブ素子である薄膜トランジスタＱｉｊｂと、画素電極Ｙｉｊと、コンデンサである補助容量Ｃｉｊｂ，Ｃｉｊｄとによって構成されている。薄膜トランジスタＱｉｊａについては、ゲート端子はゲート配線Ｇｉに接続され、ソース端子はソース配線Ｓｊに接続され、ドレイン端子は画素電極Ｘｉｊに接続されている。補助容量Ｃｉｊａは、画素電極Ｘｉｊと補助容量配線Ｃｉ（または補助容量配線Ｃｉ＋１）との間に配置され、補助容量Ｃｉｊｃは、画素電極Ｘｉｊと補正配線ＳＡとの間に配置されている。薄膜トランジスタＱｉｊｂについては、ゲート端子はゲート配線Ｇｉに接続され、ソース端子はソース配線Ｓｊに接続され、ドレイン端子は画素電極Ｙｉｊに接続されている。補助容量Ｃｉｊｂは、画素電極Ｙｉｊと補助容量配線Ｃｉ（または補助容量配線Ｃｉ＋１）との間に配置され、補助容量Ｃｉｊｄは、画素電極Ｙｉｊと補正配線ＳＢとの間に配置されている。
　なお、本実施形態においては、薄膜トランジスタＱｉｊａによって第１のアクティブ素子が実現され、補助容量Ｃｉｊａによって第１の容量素子が実現され、補助容量Ｃｉｊｃによって第３の容量素子が実現され、画素電極Ｘｉｊによって第１の画素電極が実現されている。また、薄膜トランジスタＱｉｊｂによって第２のアクティブ素子が実現され、補助容量Ｃｉｊｂによって第２の容量素子が実現され、補助容量Ｃｉｊｄによって第４の容量素子が実現され、画素電極Ｙｉｊによって第２の画素電極が実現されている。さらに、画素電極Ｘｉｊと補助容量Ｃｉｊａと補助容量配線Ｃｉとの接続関係，画素電極Ｙｉｊと補助容量Ｃｉｊｂと補助容量配線Ｃｉとの接続関係，および補助容量配線ドライバ５００によって画素電極電圧シフト部が実現されている。
　画素電極Ｘｉｊ，Ｙｉｊと対向電極Ｃｏｍとの間には液晶が存在する。等価的には、画素電極Ｘｉｊと対向電極ｃｏｍとの間に液晶容量ＬＣｉｊａが配置され、画素電極Ｙｉｊと対向電極Ｃｏｍとの間に液晶容量ＬＣｉｊｂが配置されている。そして、液晶に印加される電圧の大きさに応じて、バックライトから偏光板を通して液晶（層）に入射した光が偏光し、サブ画素の表示状態が制御される。
　本実施形態においては、図１３に示すように、ソース配線Ｓｊの左側に第１サブ画素部Ｐｉｊａが配置され、ソース配線Ｓｊの右側に第２サブ画素部Ｐｉｊｂが配置されている。このため、ドット反転駆動が行われる場合には、ソース配線Ｓｊへの印加電圧の極性については、第１フレーム期間内でも正極性と負極性とが交互に発生する。そこで、正極性の２５５階調に対応するソース配線電圧Ｖｄ２５５と負極性の０階調に対応するソース配線電圧－Ｖｄ０とが等しくなるように電圧の設定が行われる。また、正極性の０階調に対応するソース配線電圧Ｖｄ０と負極性の２５５階調に対応するソース配線電圧－Ｖｄ２５５とが等しくなるよう電圧の設定が行われる。
＜３．３　駆動方法＞
　図１４は、本実施形態における駆動方法を説明するための信号波形図である。図１４には、ゲート配線Ｇ１に印加される電圧，ゲート配線Ｇ２に印加される電圧，ソース配線Ｓ１に印加される電圧，ソース配線Ｓ２に印加される電圧，補正配線ＳＡに印加される電圧，補正配線ＳＢに印加される電圧，補助容量配線Ｃ１に印加される電圧，補助容量配線Ｃ２に印加される電圧，および補助容量配線Ｃ３に印加される電圧の波形を示している。なお、図１４では、Ｖｄ２５５（正極性の階調値２５５に相当する電圧）をＶｂとし、Ｖｄ０（正極性の階調値０に相当する電圧）をＶａとし、－Ｖｄ２５５（負極性の階調値２５５に相当する電圧）を－Ｖｂとし、－Ｖｄ０（負極性の階調値０に相当する電圧）を－Ｖａとしている。
　以下、図１３および図１４を参照しつつ、本実施形態における駆動方法について説明する。まず、時点ｔ＝０において、ゲートドライバ４００がゲート配線Ｇ１の電圧をＶＨとする。これにより、ゲート配線Ｇ１に対応して設けられている薄膜トランジスタＱ１ｊａ，Ｑ１ｊｂがオン状態となる。そして、ソースドライバ３００によって、ソース配線Ｓ１から正極性の電圧が画素電極Ｘ１１，Ｙ１１に与えられる。また、ソースドライバ３００によって、ソース配線Ｓ２から負極性の電圧が画素電極Ｘ１２，Ｙ１２に与えられる。
　次に、時点ｔ＝ｔ０において、ゲートドライバ４００がゲート配線Ｇ１の電圧をＶＬとする。これにより、ゲート配線Ｇ１に対応して設けられている薄膜トランジスタＱ１ｊａ，Ｑ１ｊｂがオフ状態となる。その後、時点ｔ＝ｔ１において、補助容量配線ドライバ５００が補助容量配線Ｃ１の電圧を－ＶｅからＶｅへと変化させる。また、時点ｔ＝ｔ１には、ゲートドライバ４００がゲート配線Ｇ２の電圧をＶＨとする。これにより、ゲート配線Ｇ２に対応して設けられている薄膜トランジスタＱ２ｊａ，Ｑ２ｊｂがオン状態となる。そして、ソースドライバ３００によって、ソース配線Ｓ１から負極性の電圧が画素電極Ｘ２１，Ｙ２１に与えられる。また、ソースドライバ３００によって、ソース配線Ｓ２から正極性の電圧が画素電極Ｘ２２，Ｙ２２に与えられる。
　次に、時点ｔ＝ｔ１＋ｔ０において、ゲートドライバ４００がゲート配線Ｇ２の電圧をＶＬとする。これにより、ゲート配線Ｇ２に対応して設けられている薄膜トランジスタＱ２ｊａ，Ｑ２ｊｂがオフ状態となる。その後、時点ｔ＝２ｔ１（ゲート配線Ｇ３の電圧がＶＨとなるタイミング）において、補助容量配線ドライバ５００が補助容量配線Ｃ２の電圧をＶｅから－Ｖｅへと変化させる。また、時点ｔ＝２ｔ１には、補正配線ドライバ７００が、補正配線ＳＡの電圧を－ＶｆからＶｆへと変化させ、補正配線ＳＢの電圧をＶｆから－Ｖｆへと変化させる。
　ところで、正極性の電圧が与えられた画素電極Ｘ１１，Ｙ１１に一端が接続された補助容量Ｃ１１ａ，Ｃ１１ｂの他端は補助容量配線Ｃ１に接続されている。また、画素電極Ｘ１１に一端が接続された補助容量Ｃ１１ｃの他端は補正配線ＳＡに接続され、画素電極Ｙ１１に一端が接続された補助容量Ｃ１１ｄの他端は補正配線ＳＢに接続されている。ここで、時点ｔ＝ｔ０において画素電極Ｘ１１と画素電極Ｙ１１とにＶａ以上Ｖｂ以下の大きさの任意の電圧Ｖｄａが与えられたものと仮定する。このとき、時点ｔ＝２ｔ１における画素電極Ｘ１１の電圧をＶｘ，画素電極Ｙ１１の電圧をＶｙとすると、電圧Ｖｘは次式（３３）～（３５）に示すように求められる。
 Clca(Vda-Vc)+Ca(Vda-(-Ve))+Cc(Vda-(-Vf))
=Clca(Vx-Vc)+Ca(Vx-Ve)+Cc(Vx-Vf)　・・・（３３）
∴(Clca+Ca+Cc)Vx=(Clca+Ca+Cc)Vda+2CaVe+2CcVf　・・・（３４）
∴Vx=Vda+(2CaVe+2CcVf)/(Clca+Ca+Cc)  ・・・（３５）
但し、Ｃｌｃａは液晶容量ＬＣ１１ａの容量値であり、Ｃａは補助容量Ｃ１１ａの容量値であり、Ｃｃは補助容量Ｃ１１ｃの容量値である。また、Ｖｃは対向電極Ｃｏｍの電圧値である。
　同様にして、電圧Ｖｙは次式（３６）～（３８）に示すように求められる。
 Clcb(Vda-Vc)+Cb(Vda-(-Ve))+Cd(Vda-Vf)
=Clcb(Vy-Vc)+Cb(Vy-Ve)+Cd(Vy-(-Vf))  ・・・（３６）
∴(Clcb+Cb+Cd)Vy=(Clcb+Cb+Cd)Vda+2CbVe-2CdVf　・・・（３７）
∴Vy=Vda+(2CbVe-2CdVf)/(Clcb+Cb+Cd)  ・・・（３８）
但し、Ｃｌｃｂは液晶容量ＬＣ１１ｂの容量値であり、Ｃｂは補助容量Ｃ１１ｂの容量値であり、Ｃｄは補助容量Ｃ１１ｄの容量値である。
　上式（３５）および上式（３８）より、画素電極Ｘ１１と画素電極Ｙ１１との間の電圧差は次式（３９）で示される。
　Vx-Vy=(2CaVe+2CcVf)/(Clca+Ca+Cc)-(2CbVe-2CdVf)/(Clcb+Cb+Cd)
 ・・・（３９）
＜３．４　効果＞
　本実施形態における効果について説明する。図１３に示した構成において、Ｃｌｃａ＝Ｃｌｃｂ、Ｃａ＝Ｃｂ、Ｃｃ＝Ｃｄとなるように画素回路を設計すると、上式（３９）は次式（４０）に示すように変形される。
 Vx-Vy=4CcVf/(Clca+Ca+Cc)  ・・・（４０）
上式（４０）から把握されるように、容量値Ｃｃ，Ｃｌｃａ，Ｃａの大きさにかかわらず、電圧Ｖｆの大きさを調整することによって画素電極Ｘｉｊと画素電極Ｙｉｊとの間に任意の電圧差を発生させることができる。
　なお、このサブ画素間の電圧差Ｖｘ－Ｖｙは、図１４のＳＡがＶｆ，ＳＢが－Ｖｆの期間しか発生しない。残り半分の期間は時点ｔ＝ｔ０と同じくＳＡが－Ｖｆ，ＳＢがＶｆとなるので、Ｖｘ－Ｖｙはゼロとなる。
　なお、本実施形態では補助容量Ｃｉｊａと補助容量Ｃｉｊｂを同質の第１の導電膜，絶縁膜，および第２の導電膜で構成させる。このことにより、２つの容量の容量値が等しくなるようパネルの設計が行われるとき、それら２つの容量の第１の導電膜，第２の導電膜，および絶縁膜については形状やサイズが同じになるように設計される。このため、エッチング条件等に依るばらつきが生じて形状やサイズが変わっても、２つの容量が同じように変わるのでそれら２つの容量の容量値は等しくなる。
　これは、補助容量Ｃｉｊｃと補助容量Ｃｉｊｄの場合も同様である。
　以上より、本実施形態によれば、等しい大きさの電圧Ｖｄａをソース配線Ｓｊから与えた画素電極Ｘｉｊと画素電極Ｙｉｊとの間で電圧差を発生させることができ、その階調特性を変化させることができるので視野角が拡大される。
　また、本実施形態においては、画素電極Ｘ１１の電圧と画素電極Ｙ１１の電圧との平均電圧は次式（４１）に示すように求められる。
 (Vx+Vy)/2=Vda+(2CaVe)/(Clca+Ca+Cc)  ・・・（４１）
上式（４１）から把握されるように、容量値Ｃｃ，Ｃｌｃａ，Ｃａの大きさにかかわらず、電圧Ｖｅの大きさを調整することによって画素電極Ｘｉｊの電圧と画素電極Ｙｉｊの電圧との平均電圧を任意の大きさに変化させることができる。これにより、ソース配線Ｓｊへの印加電圧の振幅を小さくすることができ、ソース配線Ｓｊの充放電電流が低減され、消費電力が低減される。
　なお、本実施形態においては、図１３に示したように、ソース配線Ｓｊの左側に画素電極Ｘｉｊが配置され、ソース配線Ｓｊの右側に画素電極Ｙｉｊが配置さているが、本発明はこれに限定されない。ゲート配線Ｇｉの上側に画素電極Ｘｉｊ，Ｙｉｊの一方が配置され、ゲート配線Ｇｉの下側に画素電極Ｘｉｊ，Ｙｉｊの他方が配置される構成であっても良い。
＜４．その他＞
　上記各実施形態に関し、サブ画素間の電圧差が小さい場合（またはない場合）でも、画素電極Ｘｉｊと画素電極Ｙｉｊとで異なる電極パターンを採用することにより、第１サブ画素部Ｐｉｊａと第２サブ画素部Ｐｉｊｂとで液晶が受ける電界の大きさを異ならせることができる。これについて、図１５～図１７を参照しつつ説明する。図１５は、画素電極の電極パターンを示す図である。図１６は、図１５のＡ－Ａ線断面図である。図１７は、図１５のＢ－Ｂ線断面図である。例えば、図１５に示すように、第１サブ画素部Ｐｉｊａの画素電極Ｘｉｊにおける電極間の幅（抜き）を比較的小さくし、第２サブ画素部Ｐｉｊｂの画素電極Ｙｉｊにおける電極間の幅（抜き）を比較的大きくすることが考えられる。このように画素電極Ｘｉｊと画素電極Ｙｉｊとで電極間の幅（抜き）を異ならせることにより、画素電極Ｘｉｊと画素電極Ｙｉｊとに等しい大きさの電圧が与えられたときでも、第１サブ画素部Ｐｉｊａと第２サブ画素部Ｐｉｊｂとで液晶が受ける電界強度を異ならせることができる。このことは、図１６および図１７に示す断面図からも把握される。第１サブ画素部Ｐｉｊａと第２サブ画素部Ｐｉｊｂとでは電界強度の分布が異なり、液晶の制御状態が両者で異なる。そして、第１サブ画素部Ｐｉｊａと第２サブ画素部Ｐｉｊｂとで階調特性が異なることになるので、サブ画素間の電圧差が比較的小さい場合であっても、視野角拡大の効果が得られる。このように電極間の幅（抜き）をサブ画素間で異ならせることにより、サブ画素間に電圧差が無くても、サブ画素間で階調特性が異なることになるので所望の視野角拡大効果が得られることが期待される。
　１００…液晶コントローラ
　２００…表示部
　３００…ソースドライバ（映像信号線駆動回路）
　４００…ゲートドライバ（走査信号線駆動回路）
　５００…補助容量配線ドライバ
　６００…液晶パネル
　Ｃｉ（ｉ＝１～ｍ）…補助容量配線
　Ｇｉ（ｉ＝１～ｍ）…ゲート配線
　Ｓｊ（ｊ＝１～ｎ）…ソース配線
　Ｐｉｊ…画素形成部
　Ｐｉｊａ…第１サブ画素部
　Ｐｉｊｂ…第２サブ画素部
　Ｃｉｊａ…コンデンサ（第１の容量素子）
　Ｃｉｊｂ…コンデンサ（第２の容量素子）
　Ｑｉｊａ…薄膜トランジスタ（第１のアクティブ素子）
　Ｑｉｊｂ…薄膜トランジスタ（第２のアクティブ素子）
　Ｘｉｊ…画素電極（第１の画素電極）
　Ｙｉｊ…画素電極（第２の画素電極）

Claims (9)

  1. 　表示装置であって、
    　第１のアクティブ素子と第１の容量素子と第１の画素電極とを含む第１サブ画素部および第２のアクティブ素子と第２の容量素子と第２の画素電極とを含む第２サブ画素部からなる画素形成部と、
    　前記第１のアクティブ素子を介して前記第１の画素電極と電気的に接続されるとともに前記第２のアクティブ素子を介して前記第２の画素電極と電気的に接続された映像信号線と、
    　前記映像信号線と交差するように設けられ、前記第１のアクティブ素子および／または前記第２のアクティブ素子の導通／非導通状態を制御するための走査信号を伝達する走査信号線と、
    　前記第１の容量素子を介して前記第１の画素電極と電気的に接続されるとともに前記第２の容量素子を介して前記第２の画素電極と電気的に接続された補助容量配線と、
    　前記補助容量配線への印加電圧を変化させることにより前記第１の画素電極および前記第２の画素電極への印加電圧を変化させる画素電極電圧シフト部と
    を備え、
    　前記画素電極電圧シフト部が前記第１の画素電極および前記第２の画素電極への印加電圧を変化させることにより、前記第１の画素電極における実効電圧と前記第２の画素電極における実効電圧とが異なる大きさとなることを特徴とする、表示装置。
  2. 　各フレーム期間において、
    　　前記走査信号に基づき前記第１のアクティブ素子および／または前記第２のアクティブ素子が導通状態にされる期間である第１期間には、表示すべき画像に応じて決定される電圧が前記映像信号線から前記第１の画素電極および前記第２の画素電極に与えられ、
    　　前記第１期間に後続する期間である第２期間には、前記画素電極電圧シフト部が前記補助容量配線への印加電圧を変化させることによって、前記第１の画素電極と前記第２の画素電極とに互いに異なる電圧が与えられることを特徴とする、請求項１に記載の表示装置。
  3. 　前記第１の容量素子の容量値と前記第２の容量素子の容量値とが異なることを特徴とする、請求項１に記載の表示装置。
  4. 　１本の映像信号線に着目したとき、当該映像信号線と電気的に接続された第１および第２のアクティブ素子を含む複数の画素形成部は、当該映像信号線の両側に千鳥状に配置されていることを特徴とする、請求項１に記載の表示装置。
  5. 　前記走査信号線として、前記第１のアクティブ素子の導通／非導通状態を制御するための走査信号を伝達する第１の走査信号線と前記第２のアクティブ素子の導通／非導通状態を制御するための走査信号を伝達する第２の走査信号線とを備え、
    　前記画素形成部は、制御端子が前記第１の走査信号線に接続され、一方の導通端子が前記第２の画素電極に接続され、他方の導通端子が前記補助容量配線に接続された第３のアクティブ素子を含み、
    　前記第１の容量素子の一端は前記第１の画素電極に接続され、他端は前記第２の画素電極に接続され、
    　前記第２の容量素子の一端は前記第２の画素電極に接続され、他端は前記補助容量配線に接続され、
    　前記第１のアクティブ素子の導通端子は前記第１の走査信号線に接続され、一方の導通端子は前記映像信号線に接続され、他方の導通端子は前記第１の画素電極に接続され、
    　前記第２のアクティブ素子の導通端子は前記第２の走査信号線に接続され、一方の導通端子は前記映像信号線に接続され、他方の導通端子は前記第２の画素電極に接続されていることを特徴とする、請求項２に記載の表示装置。
  6. 　前記第１期間の前半の期間には、前記第１のアクティブ素子と前記第３のアクティブ素子とは導通状態とされ、前記第２のアクティブ素子は非導通状態とされ、
    　前記第１期間の後半の期間には、前記第１のアクティブ素子と前記第３のアクティブ素子とは非導通状態とされ、前記第２のアクティブ素子は導通状態とされることを特徴とする、請求項５に記載の表示装置。
  7. 　前記補助容量配線と交差する第１および第２の補正配線と、
    　一端が前記第１の画素電極に接続され、他端が前記第１の補正配線に接続された第３の容量素子と、
    　一端が前記第２の画素電極に接続され、他端が前記第２の補正配線に接続された第４の容量素子と
    を更に備え、
    　前記第１の容量素子の一端は前記第１の画素電極に接続され、他端は前記補助容量配線に接続され、
    　前記第２の容量素子の一端は前記第２の画素電極に接続され、他端は前記補助容量配線に接続されていることを特徴とする、請求項１に記載の表示装置。
  8. 　前記第１の画素電極の電極パターンと前記第２の画素電極の電極パターンとが異なることを特徴とする、請求項１に記載の表示装置。
  9. 　第１のアクティブ素子と第１の容量素子と第１の画素電極とを含む第１サブ画素部および第２のアクティブ素子と第２の容量素子と第２の画素電極とを含む第２サブ画素部からなる画素形成部と、前記第１のアクティブ素子を介して前記第１の画素電極と電気的に接続されるとともに前記第２のアクティブ素子を介して前記第２の画素電極と電気的に接続された映像信号線と、前記映像信号線と交差するように設けられ前記第１のアクティブ素子および／または前記第２のアクティブ素子の導通／非導通状態を制御するための走査信号を伝達する走査信号線と、前記第１の容量素子を介して前記第１の画素電極と電気的に接続されるとともに前記第２の容量素子を介して前記第２の画素電極と電気的に接続された補助容量配線とを備えた表示装置の駆動方法であって、
    　表示すべき画像に応じて決定される電圧を前記映像信号線から前記第１の画素電極および前記第２の画素電極に与える第１の駆動ステップと、
    　前記補助容量配線への印加電圧を変化させることにより前記第１の画素電極および前記第２の画素電極への印加電圧を変化させる第２の駆動ステップと
    を含み、
    　前記第２の駆動ステップによって前記第１の画素電極および前記第２の画素電極への印加電圧が変化させられることにより、前記第１の画素電極における実効電圧と前記第２の画素電極における実効電圧とが異なる大きさに設定されることを特徴とする、駆動方法。
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