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WO2011099381A1 - 圧電デバイス、圧電デバイスの製造方法 - Google Patents

圧電デバイス、圧電デバイスの製造方法 Download PDF

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WO2011099381A1
WO2011099381A1 PCT/JP2011/051723 JP2011051723W WO2011099381A1 WO 2011099381 A1 WO2011099381 A1 WO 2011099381A1 JP 2011051723 W JP2011051723 W JP 2011051723W WO 2011099381 A1 WO2011099381 A1 WO 2011099381A1
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WO
WIPO (PCT)
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thin film
piezoelectric
etching
adjustment layer
piezoelectric thin
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PCT/JP2011/051723
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French (fr)
Inventor
荒木聖人
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Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
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Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
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Definitions

  • the present invention relates to a piezoelectric device using a piezoelectric single crystal thin film, in particular, a piezoelectric device having a membrane structure, and a method of manufacturing the piezoelectric device.
  • a piezoelectric device using such a piezoelectric thin film requires a support for supporting the piezoelectric thin film during actual use.
  • Such a support is disposed on one main surface of the piezoelectric thin film.
  • the support is disposed only in the vibration region of the piezoelectric thin film that functions as a piezoelectric device, and is disposed only in the non-vibration region of the piezoelectric thin film that does not function as a piezoelectric device. This is a so-called membrane structure.
  • FIG. 1 is a diagram schematically showing a manufacturing process of a conventional piezoelectric device.
  • a process until forming a composite substrate of the piezoelectric thin film 10 having the lower electrode 20 having a structure in which the sacrificial layer 30 serving as the void layer 80 is sandwiched and the supports 40 and 50, and the upper electrode 60 as the piezoelectric thin film.
  • the cross section becomes the state shown in FIG.
  • a resist film is formed on the upper surface of the piezoelectric thin film 10, an etching window is opened in the region where the lower electrode 20 of the resist film is exposed, and etching is performed, so that a lower electrode exposing step for forming an opening 82 in the piezoelectric thin film 10 is performed.
  • a resist film is formed again on the upper surface of the piezoelectric thin film 10, an etching window is opened in the region where the sacrificial layer 30 of the resist film is exposed, and etching is performed, and holes are formed in the upper electrode 60, the piezoelectric thin film 10, and the lower electrode 40.
  • a sacrificial layer exposing step for forming the portion 81 is performed.
  • a sacrificial layer removing step for removing the sacrificial layer 30 through the hole 81 is performed.
  • the space where the sacrificial layer 30 was formed becomes the void layer 80.
  • a wiring 63A is formed from the upper electrode 60 to the bump pad (not shown), and a wiring 63B is formed from the lower electrode 21 to the bump pad (not shown).
  • the etching depth differs between the lower electrode exposure step and the sacrificial layer exposure step described above. That is, in the lower electrode exposure process, it is necessary to etch by the thickness of the piezoelectric thin film 10 so that the lower electrode 20 is not etched, and in the sacrificial layer exposure process, the thickness of the piezoelectric thin film 10 and the thickness of the upper and lower electrodes 20, 60 are required. It is necessary to etch the minute. Therefore, these two types of etching processes are performed in different processes because the etching depth and etching material are different.
  • Patent Document 1 A method of joining a lower electrode and a piezoelectric substrate to form a piezoelectric thin film on the surface of the lower electrode is disclosed in Patent Document 1.
  • the etching was performed twice in total by performing the etching in the sacrificial layer exposure step and the lower electrode exposure step, so that the piezoelectric thin film 10 received by the etching was greatly damaged.
  • the piezoelectric thin film 10 is charged, and polarization deterioration may occur in the piezoelectric thin film 10 due to the charged charge.
  • each of the sacrificial layer exposing step and the lower electrode exposing step time required for etching such as a resist film forming step, a photolithography step, and an etching step is required, which contributes to high manufacturing costs.
  • an object of the present invention is to provide a piezoelectric device that can reduce the number of times of etching, reduce damage to the piezoelectric thin film that is received by etching, and reduce the manufacturing cost of the piezoelectric device, and a method for manufacturing the piezoelectric device.
  • the present invention provides a piezoelectric thin film, a support bonded to the back surface of the piezoelectric thin film and supporting the piezoelectric thin film, a first electrode formed on the back surface of the piezoelectric thin film, and the first electrode between the piezoelectric thin film and the support.
  • the present invention relates to a piezoelectric device including a gap layer formed on a support side of an electrode, and a method for manufacturing the piezoelectric device.
  • This method for manufacturing a piezoelectric device includes at least a sacrificial layer forming step, an adjustment layer forming step, an exposing step, and a sacrificial layer removing step.
  • a sacrificial layer is formed in a space serving as a void layer.
  • an etching adjustment layer for adjusting the degree of progress of etching is formed in a region where the first electrode is exposed on the surface side of the piezoelectric thin film.
  • the exposing step etches the piezoelectric thin film and the etching adjustment layer to partially expose a part of the sacrificial layer on the surface side of the piezoelectric thin film, and an opening that exposes the first electrode to the surface side of the piezoelectric thin film. And at the same time.
  • the sacrificial layer removal step the sacrificial layer is removed through the hole.
  • the etching rate in the formation of the opening is adjusted by the etching adjustment layer. Therefore, when the formation of the hole and the formation of the opening are performed simultaneously, an etching adjustment layer is formed with a material having a predetermined etching rate and a predetermined film thickness, thereby forming a hole that exposes the sacrificial layer. The first electrode remains and is exposed in the required etching time.
  • the sacrificial layer exposure step and the lower electrode exposure step which are performed in the conventional manufacturing method, can be performed simultaneously. That is, since the etching is performed only once, damage to the piezoelectric thin film due to the etching can be reduced. Moreover, even when dry etching is used in the exposure step, polarization deterioration in the piezoelectric thin film can be suppressed.
  • the method for manufacturing a piezoelectric device according to the present invention includes at least an ion implantation step, a bonding step, and a peeling formation step.
  • the ion implantation step ions are implanted into the piezoelectric single crystal substrate to form an ion implantation layer in which the concentration of the ion element implanted in the piezoelectric single crystal substrate reaches a peak.
  • the bonding step the piezoelectric single crystal substrate on which the ion implantation layer is formed and the support are bonded.
  • the peeling formation step the single crystal piezoelectric thin film is peeled from the piezoelectric single crystal substrate, and the single crystal piezoelectric thin film is formed on the surface of the first electrode.
  • This manufacturing method specifically shows the method for forming the piezoelectric thin film described above.
  • a single crystal piezoelectric thin film is formed by an ion implantation process, a bonding process, and a peeling formation process.
  • the piezoelectric thin film By making the piezoelectric thin film a single crystal, it is possible to form a thin film having superior piezoelectricity than a polycrystalline film formed by sputtering, vapor deposition, CVD, or the like.
  • the crystal orientation of the piezoelectric single crystal substrate is the crystal orientation of the piezoelectric thin film, a piezoelectric single crystal substrate having a crystal orientation corresponding to the characteristics of the piezoelectric device is prepared. A thin film can be formed.
  • the single crystal thin film is formed by ion implantation, bonding, and peeling, a plurality of piezoelectric thin films can be formed from one piezoelectric single crystal substrate. Therefore, a single crystal piezoelectric material can be saved.
  • the material of the piezoelectric thin film is lithium tantalate or lithium niobate.
  • the piezoelectric thin film is formed with a difficult-to-etch material such as lithium tantalate or lithium niobate, the time required for the etching becomes long, and this manufacturing method can greatly reduce the manufacturing cost.
  • a difficult-to-etch material such as lithium tantalate or lithium niobate
  • the adjustment layer forming step forms an etching adjustment layer on the back surface side of the piezoelectric thin film.
  • the formation position of the above-described etching adjustment layer is specifically shown.
  • the piezoelectric thin film is etched before the etching adjustment layer.
  • the etching adjustment layer is formed on the support side of the first electrode.
  • the formation position of the above-described etching adjustment layer is specifically shown.
  • the piezoelectric thin film is etched before the etching adjustment layer, and the first electrode is etched before the etching adjustment layer.
  • the etching adjustment layer is formed between the piezoelectric thin film and the first electrode.
  • the formation position of the above-described etching adjustment layer is specifically shown.
  • the piezoelectric thin film is etched before the etching adjustment layer, and the etching adjustment layer is etched before the first electrode.
  • the etching adjustment layer is formed of a conductive material.
  • the etching adjustment layer is conductive, the etching adjustment layer can be used as an electrode. Therefore, it is possible to form a wiring routed from the etching adjustment layer that is electrically connected to the piezoelectric thin film directly or via the first electrode to the bump pad.
  • the etching adjustment layer is formed of a material having an etching rate lower than that of the first electrode.
  • the etching adjustment layer is made of a material having an etching rate lower than that of the first electrode, the etching rate of the etching adjustment layer is slower than the etching rate of the first electrode. That is, the formation speed of the hole can be adjusted to be faster than the formation speed of the opening.
  • the etching adjustment layer is formed of a metal material.
  • the etching adjustment layer is metallic, the etching adjustment layer is easily bonded to the first electrode. Further, since the etching adjustment layer is conductive, the etching adjustment layer can be used as an electrode. Therefore, it is possible to form a wiring from the etching adjustment layer that is electrically connected to the piezoelectric thin film through the first electrode to the bump pad.
  • the etching adjustment layer is formed of a metal material containing any one of Al, Cu, Ni, Cr, and Pt.
  • Al and Cu are materials having a low etching rate of fluorine plasma etching and a high conductivity.
  • Ni, Cr, and Pt are materials having a lower etching rate than Al and Cu.
  • an etching adjustment layer is formed on the surface of the piezoelectric thin film.
  • This manufacturing method specifically shows the formation position of the above-described etching adjustment layer.
  • the etching adjustment layer is etched before the piezoelectric thin film.
  • the thickness of the etching adjustment layer can be freely finely adjusted.
  • the adjustment layer forming step forms an etching adjustment layer having a film thickness and a material equal to those of the first electrode and the second electrode.
  • the film thickness of the first electrode formed on the back surface of the piezoelectric thin film is set to A
  • the film thickness of the second electrode formed on the surface of the piezoelectric thin film is B
  • the film thickness of the etching adjustment layer is C
  • the etching rate of the first electrode is ⁇
  • the etching rate of the second electrode is ⁇
  • the etching adjustment layer is formed with a film thickness and material satisfying the following formula.
  • This manufacturing method clearly shows a calculation formula for setting the film thickness and material of the etching adjustment layer.
  • the material and film thickness of the etching adjustment layer in which the etching time required for forming the hole and the etching time required for forming the opening are equal can be calculated and set by the above formula.
  • the sacrificial layer removal step is performed in a multi-state in which a plurality of piezoelectric devices can be formed simultaneously, A dividing step of dividing the plurality of piezoelectric devices from which the sacrificial layer has been removed into individual piezoelectric devices;
  • the present invention it is possible to reduce the piezoelectric thin film damage caused by the etching and reduce the manufacturing cost of the piezoelectric device.
  • FBAR Thin Film type piezoelectric device
  • FIG. 2 is a flowchart showing a method for manufacturing the piezoelectric device according to the first embodiment.
  • 3 to 7 are views schematically showing the manufacturing process of the piezoelectric device according to the first embodiment.
  • a piezoelectric single crystal substrate 1 having a predetermined thickness and a support substrate 50 having a predetermined thickness are prepared.
  • the piezoelectric single crystal substrate 1 uses a lithium tantalate substrate, and the support substrate 50 uses a lithium niobate substrate.
  • the support substrate 50 a multi-state substrate in which a plurality of thin film piezoelectric devices are arranged is used.
  • the piezoelectric single crystal substrate 1 may be a lithium tetraborate substrate, a langasite substrate, a potassium niobate substrate, or a lithium potassium niobate substrate.
  • the support substrate 50 may be made of ceramic such as Si or glass, crystal, sapphire, or the like.
  • a support layer 40 having a predetermined thickness is formed on the surface of the support substrate 50 (FIG. 2: S101).
  • the support layer 40 is made of an insulating material and uses an inorganic material such as silicon oxide, nitride, aluminum oxide, or PSG, or an organic material such as a resin, and is used as an etching gas or an etchant for removing the sacrificial layer 30. Any material having strong resistance to the surface may be used.
  • the support layer 40 is formed in a certain region (a region excluding the region where the sacrificial layer 30 is formed) on the surface of the support substrate 50 by vapor deposition, sputtering, CVD, spin coating, or the like.
  • the support layer 40 is formed immediately below the non-vibrating region where the piezoelectric thin film 10 does not function as a piezoelectric device.
  • the film thickness of the support layer 40 is set according to the depth of the space
  • the portion composed of the support layer 40 and the support substrate 50 corresponds to the “support” of the present invention.
  • the material of the support layer 40 is better determined with respect to the piezoelectric single crystal substrate 1 and the sacrificial layer 30 in consideration of the linear expansion coefficient.
  • a sacrificial layer 30 having a predetermined thickness is formed on the surface of the support substrate 50 (FIG. 2: S102).
  • the sacrificial layer 30 is made of a material capable of selecting an etching gas or an etchant that can have an etching rate different from that of the lower electrode 20 or the like, and supports the upper electrode 60, the piezoelectric thin film 10, the lower electrode 20, the support layer 40, and the support layer 40. It is made of a material that is more easily etched than the substrate 50 and the etching adjustment layer 90.
  • the sacrificial layer 30 is a space (that is, a vibration region in which the piezoelectric thin film 10 functions as a piezoelectric device and directly below the hole 81) on the surface of the support substrate 50 by vapor deposition, sputtering, CVD, spin coating, or the like.
  • the film is formed in the space with the same film thickness as that of the support layer 40.
  • hydrogen ions are implanted from the back surface 12 side of the piezoelectric single crystal substrate 1 to form an ion implantation layer 100 on the piezoelectric single crystal substrate 1 (FIG. 2: S103).
  • a lithium tantalate substrate is used as the piezoelectric single crystal substrate 1
  • hydrogen ions are implanted at a dose of 9.0 ⁇ 10 16 atoms / cm 2 at an acceleration energy of 150 KeV, so that a position about 1 ⁇ m deep from the back surface 12 is obtained.
  • a hydrogen ion layer hydrogen distribution portion
  • the ion implantation layer 100 is formed.
  • the ion implantation layer 100 can be formed at a desired depth.
  • the ion implantation layer 100 is a portion where the concentration of the ion element implanted in the piezoelectric single crystal substrate 1 reaches a peak.
  • an etching adjustment layer 90 is formed on the surface of the support layer 40 formed on the support substrate 50 (FIG. 2: S104).
  • the etching adjustment layer 90 is a layer that adjusts the progress of etching.
  • the etching adjustment layer 90 is appropriately set according to conditions from a conductive material having an etching rate lower than that of the lower electrode 20. Specifically, it is preferable to set a metal material containing any one of Al, Cu, Ni, Cr, and Pt.
  • Al and Cu are materials having a low etching rate in fluorine plasma etching and high conductivity
  • Ni, Cr, and Pt are materials having a lower etching rate than Al and Cu.
  • the etching adjustment layer 90 is formed with a predetermined film thickness in a specific region (region where a wiring 63B described later) is formed on the surface of the support layer 40 by vapor deposition, sputtering, CVD, or the like.
  • the lower electrode 20 After forming the etching adjustment layer 90, the lower electrode 20 having a predetermined thickness is formed on the surfaces of the etching adjustment layer 90, the sacrificial layer 30, and the support layer 40 using Al (aluminum) or the like (FIG. 2: S105). . Therefore, the etching adjustment layer 90 is formed on the support side of the lower electrode 20.
  • the lower electrode 20 not only Al but also W, Mo, Ta, Hf, Cu, Pt, Ti, or the like may be used alone or in combination depending on device specifications.
  • the surface of the lower electrode 20 is planarized by CMP or the like with a polishing amount that does not expose the etching adjustment layer 90 (FIG. 2: S106).
  • This direct bonding is a bonding method in which an Ar ion beam or the like is irradiated in vacuum at a normal temperature and the bonding surface is activated and does not require heating.
  • heat treatment for degassing hydrogen after bonding such as hydrophilic bonding is not required, deterioration of the characteristics of the piezoelectric device due to heating, and the piezoelectric single crystal substrate 1 and the support substrate 50 Generation of stress due to the difference in linear expansion coefficient can be prevented.
  • the piezoelectric single crystal substrate 1 is heated (at 500 ° C. in this embodiment), and peeling is performed using the ion implantation layer 100 as a peeling surface (FIG. 2: S108).
  • the single crystal piezoelectric thin film 10 is formed on the surface of the lower electrode 20 on the support substrate 50.
  • a thin film having higher piezoelectricity than a polycrystalline film formed by sputtering, vapor deposition, CVD, or the like can be formed.
  • the crystal orientation of the piezoelectric single crystal substrate 1 is the crystal orientation of the piezoelectric thin film 10
  • the crystal orientation corresponding to the characteristics is prepared. Can be formed.
  • the single crystal thin film is formed by ion implantation, bonding, and peeling, a plurality of piezoelectric thin films 10 can be formed from one piezoelectric single crystal substrate 1, thus saving the single crystal piezoelectric material. Can do.
  • the heating temperature can be lowered if heating is performed in a reduced-pressure atmosphere during the above S108.
  • the piezoelectric thin film 10 is formed by ion implantation, bonding, and peeling.
  • the piezoelectric thin film 10 may be formed by sputtering, vapor deposition, CVD, or the like.
  • an upper electrode 60 having a predetermined thickness is formed on the surface of the piezoelectric thin film 10 using Al (aluminum) or the like (FIG. 2: S110).
  • the predetermined film thickness is preferably equal to that of the lower electrode 20. Further, not only Al but also W, Mo, Ta, Hf, Cu, Pt, Ti or the like may be used alone or in combination for the upper electrode 60 according to the device specifications.
  • a resist film 70 is formed on the surface of the piezoelectric thin film 10 on which the upper electrode 60 is formed (FIG. 2: S111). Then, to expose the etching window 71 for forming the hole 81 passing through the upper electrode 60, the piezoelectric thin film 10 and the lower electrode 20, and the etching adjustment layer 90 electrically connected to the lower electrode 20 using photolithography technology.
  • the etching window 72 is formed in the resist film 70 (FIG. 2: S112).
  • an etching gas or an etchant is caused to flow through the etching windows 71 and 72 so that a part of the sacrificial layer 30 is exposed to the surface side of the piezoelectric thin film 10 and the lower electrode 20 is etched.
  • An opening 82 for exposing the adjustment layer 90 to the surface side of the piezoelectric thin film 10 is simultaneously formed (FIG. 2: S113).
  • the etching depth of the opening 82 is shorter.
  • the piezoelectric thin film 10 formed by peeling off by forming the ion implantation layer 100 does not have a uniform etching rate over the entire piezoelectric thin film 10 due to damage caused by the ion implantation, and varies depending on the location of the piezoelectric thin film 10. ing.
  • the etching adjustment layer 90 is made of a material having an etching rate lower than that of the lower electrode 20, the etching speed of the etching adjustment layer 90 is slower than that of the lower electrode 20. Therefore, when the formation of the hole 81 and the formation of the opening 82 are performed at the same time, the etching adjustment layer 90 remains and is exposed in the etching time required for forming the hole 81. Since the etching adjustment layer 90 is a conductive material and is electrically connected to the lower electrode 20, the etching adjustment layer 90 functions as the lower electrode.
  • the sacrificial layer 30 is removed by flowing an etching gas or an etching solution through the hole 81 (FIG. 2: S114). Thereafter, the resist film 70 is removed.
  • the etching gas or etching liquid used in S114 is an etching gas or etching liquid corresponding to the sacrificial layer 30, and is different from the above-described S113.
  • a finished surface electrode pattern is formed (FIG. 2: S115). More specifically, a routing wiring 63A is formed from the upper electrode 60 to the bump pad 61A, and a routing wiring 63B is formed from the conductive etching adjustment layer 90 that is electrically connected to the lower electrode 20 to the bump pad 61B. , B are formed on the bumps 62A, B.
  • the lower electrode 20 and the etching adjustment layer 90 correspond to the “first electrode” of the present invention.
  • the etching adjustment layer 90 corresponds to the “etching adjustment layer” of the present invention.
  • packaging using a mold is performed through a dividing process of dividing a plurality of thin film piezoelectric devices formed in a multi-state on the support substrate 50 into individual thin film piezoelectric devices. In this way, a thin film piezoelectric device is formed. Therefore, a plurality of thin film piezoelectric devices can be manufactured at once.
  • the sacrificial layer exposure step and the lower electrode exposure step which are performed in the conventional manufacturing method, can be performed simultaneously. . That is, since the etching is only required once, damage to the piezoelectric thin film 10 due to etching can be reduced. Further, even when dry etching is used in the exposure process of S113, polarization deterioration in the piezoelectric thin film 10 can be suppressed.
  • the time required for etching such as a resist film forming process, a photolithography process, and an etching process is about half, manufacturing cost can be reduced.
  • the piezoelectric thin film 10 is formed of a difficult-to-etch material such as lithium tantalate or lithium niobate, the time required for the etching process becomes long, so that the manufacturing cost can be greatly reduced.
  • the piezoelectric device and the method for manufacturing the piezoelectric device of this embodiment it is possible to reduce damage to the piezoelectric thin film 10 that is received by etching and reduce the manufacturing cost of the thin film piezoelectric device.
  • the manufacturing cost of the thin film piezoelectric devices can be greatly reduced.
  • FIG. 8 is a flowchart showing a method for manufacturing a piezoelectric device according to the second embodiment.
  • 9 to 11 are views schematically showing the manufacturing process of the piezoelectric device according to the second embodiment.
  • the piezoelectric device manufacturing method of this embodiment is different from the piezoelectric device manufacturing method shown in the first embodiment in the method of forming an etching adjustment layer, a lower electrode, a sacrificial layer and a support layer, and the support substrate and the piezoelectric substrate.
  • the steps relating to the joining method are different. Therefore, S202 to S207 in FIG. 8 corresponding to the process will be described in detail below.
  • S201 and S208 to S215 in FIG. 8 are the same as S103 and S108 to S115 shown in the first embodiment, respectively. Therefore, regarding S208 to S215 in FIG. 8, only points that differ depending on S202 to S207 in FIG. 8 will be described in detail.
  • an etching adjustment layer 90 is formed on the surface of the piezoelectric single crystal substrate 1 (FIG. 8: S202).
  • the material and forming method of the etching adjustment layer 90 are the same as those in the first embodiment.
  • the lower electrode 21 is formed on the surface of the piezoelectric single crystal substrate 1 on which the etching adjustment layer 90 is formed (FIG. 8: S203). Therefore, the etching adjustment layer 90 is formed between the piezoelectric thin film 10 and the lower electrode 21.
  • the material and forming method of the lower electrode 21 are the same as those of the lower electrode 20 of the first embodiment.
  • the sacrificial layer 30 is formed on the surface of the lower electrode 21 (FIG. 8: S204).
  • the material and the formation method of the sacrificial layer 30 are the same as those in the first embodiment.
  • a support layer 41 is formed on the surface of the lower electrode 21 on which the sacrificial layer 30 is formed so as to cover the sacrificial layer 30 (FIG. 8: S205). Then, the surface of the support layer 41 is planarized by CMP or the like with a polishing amount that does not expose the sacrificial layer 30 (FIG. 8: S206).
  • the material and forming method of the support layer 41 are the same as those of the support layer 40 of the first embodiment.
  • the piezoelectric thin film 10 is formed on the surface of the lower electrode 21 on the support substrate 50 as shown in FIG. 10B.
  • an upper electrode 60 is formed on the surface of the piezoelectric thin film 10 (FIG. 8: S210).
  • the hole 81 that exposes a part of the sacrificial layer 30 to the surface side of the piezoelectric thin film 10 and the etching adjustment layer 90 that is electrically connected to the piezoelectric thin film 10 and the lower electrode 21 are provided with the piezoelectric thin film. 10 and the opening 82 exposed on the surface side are simultaneously formed (FIG. 8: S213).
  • S213 since the etching adjustment layer 90 is formed between the piezoelectric thin film 10 and the lower electrode 21, the piezoelectric thin film 10 is etched before the etching adjustment layer 90 in forming the opening 82, and the etching adjustment layer 90 is Etching is performed before the lower electrode 21. At this time, the etching rate is adjusted by the etching adjustment layer 90, and the etching adjustment layer 90 remains exposed for the etching time required for forming the hole 81.
  • a finished surface electrode pattern is formed as shown in FIG. 11B (FIG. 8: S215). More specifically, a routing wiring 63A is formed from the upper electrode 60 to the bump pad 61A, and a routing wiring 63B is formed from the conductive etching adjustment layer 90 that is conductive to the piezoelectric thin film 10 and the lower electrode 21 to the bump pad 61B. Bumps 62A and 62B are formed on both bump pads 61A and 61B (see FIG. 7B). Thereafter, the process proceeds to the dividing step and the packaging step described in the first embodiment, and a thin film piezoelectric device is formed.
  • the lower electrode 21 and the etching adjustment layer 90 correspond to the “first electrode” of the present invention.
  • the etching adjustment layer 90 corresponds to the “etching adjustment layer” of the present invention.
  • the electrode exposure process can be performed simultaneously. That is, since etching only needs to be performed once, according to the piezoelectric device of this embodiment and the method for manufacturing the piezoelectric device, the same effects as those of the first embodiment can be obtained.
  • FIG. 12 is a flowchart showing a method for manufacturing a piezoelectric device according to the third embodiment.
  • 13 to 14 are views schematically showing the manufacturing process of the piezoelectric device according to the third embodiment.
  • the method for manufacturing a piezoelectric device according to this embodiment is different from the method for manufacturing a piezoelectric device shown in the first embodiment in the formation order of the etching adjustment layer. Therefore, S304 to S309 in FIG. 12 corresponding to the process will be described in detail below.
  • S301 to S303 and S310 to S314 in FIG. 12 are the same as S101 to S103 and S111 to S115 shown in the first embodiment, respectively. Therefore, regarding S310 to S314 in FIG. 12, only the points that differ depending on S304 to S309 in FIG. 8 will be described in detail.
  • the process proceeds to the next step without forming the etching adjustment layer 91 in S104 of FIG. That is, formation of the lower electrode 20 shown in FIG. 13A (FIG. 12: S304), bonding of the lower electrode 20 and the piezoelectric single crystal substrate 1 shown in FIG. 13B (FIG. 12: S305), FIG.
  • the formation of the piezoelectric thin film 10 shown in FIG. 12C (FIG. 12: S306 and S307) and the formation of the upper electrode 60 shown in FIG. 13D (FIG. 12: S308) are performed first.
  • A is a value indicating the film thickness of the lower electrode 20
  • B is a value indicating the film thickness of the upper electrode 60
  • C is a value indicating the film thickness of the etching adjustment layer 90.
  • ⁇ is a value indicating the etching rate of the lower electrode 20
  • ⁇ is a value indicating the etching rate of the upper electrode 60
  • ⁇ is a value indicating the etching rate of the etching adjustment layer 90.
  • the etching adjustment layer 91 is formed on the surface of the piezoelectric thin film 10.
  • A is a value indicating the film thickness of the lower electrode 20
  • B is a value indicating the film thickness of the upper electrode 60
  • C is a value indicating the film thickness of the etching adjustment layer 91.
  • ⁇ is a value indicating the etching rate of the lower electrode 20
  • ⁇ is a value indicating the etching rate of the upper electrode 60
  • ⁇ is a value indicating the etching rate of the etching adjustment layer 91.
  • the etching adjustment layer 91 is formed with a material and a film thickness in which the etching time required for forming the hole 81 and the etching time required for forming the opening 82 are equal.
  • the material and film thickness of the lower electrode 20 are 1 ⁇ m of tungsten and the material and film thickness of the upper electrode 60 are 0.5 ⁇ m of aluminum
  • the material and film thickness of the etching adjustment layer 91 are 1 ⁇ m of tungsten and It becomes a 0.5 ⁇ m multilayer film of aluminum.
  • the method for forming the etching adjustment layer 91 is the same as the etching adjustment layer 90 of the first embodiment.
  • the material of the etching adjustment layer 91 may not be a conductive material, and may be a material other than a metal material (for example, an organic substance such as a resin).
  • the etching adjustment layer 91 is formed in S309 after the formation of the upper electrode 60 in S308, the thickness of the etching adjustment layer 91 can be freely finely adjusted.
  • the piezoelectric thin film 10, the etching adjustment layer 91, and the like are etched, and a hole 81 that exposes part of the sacrificial layer 30 to the surface side of the piezoelectric thin film 10 and the lower electrode 20 are formed.
  • An opening 82 exposed on the surface side of the piezoelectric thin film 10 is simultaneously formed (FIG. 12: S312).
  • the etching adjustment layer 91 is etched before the piezoelectric thin film 10 in forming the opening 82. At this time, the etching rate is adjusted by the etching adjustment layer 91, and the lower electrode 20 remains exposed for the etching time required to form the hole 81.
  • a finished surface electrode pattern is formed as shown in FIG. 14B (FIG. 12: S314). More specifically, a routing wiring 63A is formed from the upper electrode 60 to the bump pad 61A, and a routing wiring 63B is formed from the lower electrode 20 to the bump pad 61B. The bumps 62A and B are formed on both the bump pads 61A and B. (See FIG. 7B). Thereafter, the process proceeds to the dividing step and the packaging step described in the first embodiment, and a thin film piezoelectric device is formed.
  • the lower electrode 20 corresponds to the “first electrode” of the present invention.
  • the etching adjustment layer 91 corresponds to the “etching adjustment layer” of the present invention.
  • the sacrificial layer exposing step and the lower electrode exposing step which are performed in the conventional manufacturing method, can be performed simultaneously. That is, since etching is only required once, the piezoelectric device manufacturing method of this embodiment has the same effect as the piezoelectric device manufacturing method of the first embodiment.
  • FIG. 15 is a diagram schematically showing a manufacturing process of the plate wave device according to the fourth embodiment.
  • the piezoelectric device manufacturing method of this embodiment differs from the piezoelectric device manufacturing method shown in the second embodiment in the formation pattern of the lower electrode, the thickness of the support layer, and the thickness of the sacrificial layer.
  • the formation position of the etching adjustment layer is different.
  • the etching adjustment layer 90 is formed on the surface of the piezoelectric single crystal substrate 1 on which the ion implantation layer 100 is formed, the comb-shaped electrode 22 is formed on the surface of the piezoelectric single crystal substrate 1, and the sacrificial layer 31 that becomes the void layer 85. Is formed on the surface of the piezoelectric single crystal substrate 1, and the support layer 42 is formed on the surface of the etching adjustment layer 90.
  • the piezoelectric thin film 10 formed by peeling off by forming the ion-implanted layer 100 does not have a uniform etching rate over the entire piezoelectric thin film 10 due to damage caused by the ion implantation, and varies depending on the location of the piezoelectric thin film 10. Has occurred. Therefore, when the lower electrode is formed instead of the etching adjustment layers 90A and 90B, the lower electrode may disappear in the etching time required for forming the hole 84 if the sacrificial layer exposing step and the lower electrode exposing step are performed simultaneously. . Therefore, in the manufacturing method of this embodiment, conductive etching adjustment layers 90A and 90B are formed on the back surface side of the piezoelectric thin film 10 instead of the lower electrode.
  • a hole 84 exposing a part of the sacrificial layer 31 to the surface side of the piezoelectric thin film 10, and an opening exposing the etching adjustment layers 90 ⁇ / b> A and 90 ⁇ / b> B conducting to the piezoelectric thin film 10 and the lower electrode 21 to the surface side of the piezoelectric thin film 10.
  • the parts 83A and 83B are formed at the same time.
  • the piezoelectric thin film 10 is etched before the etching adjustment layers 90A and 90B in forming the openings 83A and 83B.
  • the etching rate is adjusted by the etching adjustment layers 90A and 90B, and the etching adjustment layers 90A and 90B remain and are exposed in the etching time required for forming the hole 84.
  • the wiring 63A is formed from the conductive etching adjustment layer 90A in contact with the piezoelectric thin film 10 to the bump pad 61A, and the wiring is drawn from the conductive etching adjustment layer 90B in contact with the piezoelectric thin film 10 to the bump pad 61B.
  • 63B is formed, and bumps 62A, B are formed on both bump pads 61A, B (see FIG. 7B).
  • the lower electrode 22 and the etching adjustment layers 90A and 90B correspond to the “first electrode” of the present invention.
  • the etching adjustment layers 90A and 90B correspond to the “etching adjustment layer” of the present invention.
  • packaging using a mold is performed through a dividing process of dividing a plurality of plate wave devices formed in a multi-state on the support substrate 50 into individual plate wave devices. In this way, a plate wave device is formed.
  • the sacrificial layer exposing step and the lower part which are performed in the conventional manufacturing method also in this embodiment.
  • the electrode exposure process can be performed simultaneously. That is, since only one etching is required, the piezoelectric device of this embodiment and the method for manufacturing the piezoelectric device have the same effects as those of the second embodiment.
  • the F-BAR piezoelectric device and the plate wave device have been described as examples.
  • various other types of membranes made of a piezoelectric single crystal thin film such as a gyro, an RF switch, and a vibration power generation element.
  • the manufacturing method of the present invention can also be applied to devices.

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Abstract

　エッチングの回数を減らし、エッチングにより受ける圧電薄膜のダメージを減らすとともに圧電デバイスの製造コストを削減できる圧電デバイス、及び当該圧電デバイスの製造方法を提供する。支持基板（５０）に形成された支持層（４０）の表面にエッチング調整層（９０）を形成する。エッチング窓（７１、７２）を介してエッチャントを流入させて、犠牲層（３０）の一部を圧電薄膜（１０）の表面側に露出させる孔部（８１）と、下部電極（２０）と導通するエッチング調整層（９０）を圧電薄膜（１０）の表面側に露出させる開口部（８２）とを同時に形成する。エッチャントを孔部（８１）を介して流入させることで犠牲層（３０）を除去する。上部電極（６０）からバンプパッド（６１Ａ）へ引き回し配線（６３Ａ）を形成し、下部電極（２０）と導通する導電性のエッチング調整層（９０）からバンプパッド（６１Ｂ）へ引き回し配線（６３Ｂ）を形成する。

Description

圧電デバイス、圧電デバイスの製造方法
　この発明は、圧電単結晶の薄膜を用いた圧電デバイス、特にメンブレン構造を有する圧電デバイス、及び当該圧電デバイスの製造方法に関するものである。
　現在、圧電単結晶体を薄膜化してなる圧電デバイスが多く開発されている。このような圧電薄膜を用いた圧電デバイスでは、実際の使用時において圧電薄膜を支持する支持体を必要とする。そして、このような支持体は、圧電薄膜の一方の主面に配設される。この際、支持体の配設構造は、圧電デバイスとして機能する圧電薄膜の振動領域のみには支持体を配設せず、圧電デバイスとして機能しない圧電薄膜の非振動領域のみに支持体を配設する構造となっており、所謂メンブレン構造と呼ぶ。
　このメンブレン構造を有する従来の圧電デバイスの製造方法について、図１を用いて以下説明する。
　図１は、従来の圧電デバイスの製造工程を模式的に示す図である。まず、空隙層８０となる犠牲層３０が狭持される構造となる下部電極２０を有する圧電薄膜１０と支持体４０、５０との複合基板を形成する迄の工程と、上部電極６０を圧電薄膜１０の表面に形成する工程とを経ると、断面が図１（Ａ）に示す状態となる。この状態では、下部電極２０と犠牲層３０が圧電薄膜１０と支持体４０、５０とにより完全に覆われているため、下部電極２０を圧電薄膜１０の表面側に露出させる開口部８２と、犠牲層３０の一部を圧電薄膜１０の表面側に露出させる孔部８１とを形成する必要がある。
　そこで、圧電薄膜１０の上面にレジスト膜を形成し、当該レジスト膜の下部電極２０を露出させる領域にエッチング窓を開けてエッチングし、圧電薄膜１０に開口部８２を形成する下部電極露出工程を行う。
　次に、再度、圧電薄膜１０の上面にレジスト膜を形成し、当該レジスト膜の犠牲層３０を露出させる領域にエッチング窓を開けてエッチングし、上部電極６０、圧電薄膜１０及び下部電極４０に孔部８１を形成する犠牲層露出工程を行う。
　次に、その孔部８１を介して犠牲層３０を除去する犠牲層除去工程を行う。これにより、犠牲層３０が形成されていた空間は、空隙層８０となる。
　最後に、上部電極６０からバンプパッド（不図示）へ引き回し配線６３Ａが形成されるとともに、下部電極２１からバンプパッド（不図示）へ引き回し配線６３Ｂが形成される。
　以上に示す下部電極露出工程と犠牲層露出工程では、エッチングを行う深さが異なる。即ち、下部電極露出工程では下部電極２０がエッチングされないように圧電薄膜１０の膜厚分だけエッチングする必要があり、犠牲層露出工程では圧電薄膜１０の膜厚分と上下電極２０、６０の膜厚分をエッチングする必要がある。そのため、これら２種類のエッチング工程はエッチング深さやエッチングする材料が異なるため、それぞれ別の工程で実施されていた。
　なお、下部電極と圧電基板とを接合して圧電薄膜を下部電極の表面に形成する方法が特許文献１において開示されている。
特開２００７－２２８３１９号公報
　しかしながら、上記従来の製造方法では、犠牲層露出工程および下部電極露出工程においてエッチングを行うことで合計２回のエッチングを行っていたため、該エッチングにより受ける圧電薄膜１０のダメージが大きかった。特に、犠牲層露出工程および下部電極露出工程においてドライエッチングを使用した場合、圧電薄膜１０が帯電し、帯電した電荷によって圧電薄膜１０において分極劣化が生じることもあった。
　また、犠牲層露出工程および下部電極露出工程のそれぞれの工程において、レジスト膜形成工程、フォトリソグラフィ工程、エッチング工程などのエッチングに要する時間が必要となり、製造コスト高の一因となっていた。
　したがって、本発明の目的は、エッチングの回数を減らし、エッチングにより受ける圧電薄膜のダメージを減らすとともに圧電デバイスの製造コストを削減できる圧電デバイス、及び当該圧電デバイスの製造方法を提供することにある。
　この発明は、圧電薄膜と、圧電薄膜の裏面に接合し圧電薄膜を支持する支持体と、圧電薄膜の裏面に形成された第１の電極と、圧電薄膜と支持体との間で第１の電極の支持体側に形成された空隙層とを備えた圧電デバイス、及び当該圧電デバイスの製造方法に関するものである。この圧電デバイスの製造方法では、少なくとも、犠牲層形成工程、調整層形成工程、露出工程、および犠牲層除去工程を有する。
　犠牲層形成工程は、空隙層となる空間に犠牲層を形成する。調整層形成工程は、第１の電極を圧電薄膜の表面側に露出させる領域に、エッチングの進行程度を調整するエッチング調整層を形成する。露出工程は、圧電薄膜およびエッチング調整層をエッチングし、犠牲層の一部を圧電薄膜の表面側に部分的に露出させる孔部と、第１の電極を圧電薄膜の表面側に露出させる開口部とを同時に形成する。犠牲層除去工程は、孔部を介して犠牲層を除去する。
　この製造方法では、孔部の形成と開口部の形成とでエッチング深さが異なっていても、開口部の形成におけるエッチングの速度がエッチング調整層で調整される。そのため、孔部の形成と開口部の形成とを同時に実施した場合、所定のエッチングレートの材料と所定の膜厚とでエッチング調整層を形成することにより、犠牲層を露出させる孔部の形成に要するエッチング時間で第１の電極が残って露出された状態となる。
　そのため、この製造方法では、従来の製造方法で行われていた犠牲層露出工程および下部電極露出工程を同時に行うことができる。即ちエッチングが一回で済むため、エッチングによる圧電薄膜へのダメージを減らすことができる。また、上記露出工程においてドライエッチングを使用した場合でも、圧電薄膜における分極劣化が抑えられる。
　また、レジスト膜形成工程、フォトリソグラフィ工程、エッチング工程などのエッチングに要する時間が約半分となるため、製造コストを削減できる。
　従って、この発明によれば、エッチングにより受ける圧電薄膜のダメージを減らすとともに圧電デバイスの製造コストを削減できる。
　また、この発明の圧電デバイスの製造方法では、少なくとも、イオン注入工程、接合工程、および剥離形成工程を有する。
　イオン注入工程は、圧電単結晶基板にイオンを注入することで、圧電単結晶基板の中で注入されたイオン元素の濃度がピークになるイオン注入層を形成する。接合工程は、イオン注入層が形成された圧電単結晶基板と支持体とを接合する。剥離形成工程は、圧電単結晶基板から単結晶の圧電薄膜を剥離し、単結晶の圧電薄膜を第１の電極の表面に形成する。
　この製造方法は、上述の圧電薄膜の形成方法を具体的に示すものである。この製造方法では、イオン注入工程、接合工程、および剥離形成工程により単結晶の圧電薄膜を形成している。圧電薄膜を単結晶とすることで、スパッタ、蒸着、ＣＶＤ法等で成膜される多結晶膜より圧電性に優れた薄膜を形成することができる。また、圧電単結晶基板の結晶方位が圧電薄膜の結晶方位となるため、圧電デバイスの特性に応じた結晶方位を有する圧電単結晶基板を用意することで、該特性に応じた結晶方位を有する圧電薄膜を形成できる。また、イオン注入、接合、剥離により単結晶薄膜を形成しているため、１枚の圧電単結晶基板から複数の圧電薄膜を形成することができる。そのため、単結晶の圧電材料を節約することができる。
　また、この発明の圧電デバイスの製造方法では、圧電薄膜の材質は、タンタル酸リチウム又はニオブ酸リチウムである。
　タンタル酸リチウムやニオブ酸リチウム等の難エッチング材料で圧電薄膜を形成する場合にはエッチングに要する時間が長くなるため、この製造方法では、製造コストを大幅に削減できる。
　また、この発明の圧電デバイスの製造方法では、調整層形成工程は、エッチング調整層を圧電薄膜の裏面側に形成する。
　この製造方法では、上述のエッチング調整層の形成位置を具体的に示すものである。この製造方法では、圧電薄膜がエッチング調整層より先にエッチングされる。
　また、この発明の圧電デバイスの製造方法では、調整層形成工程は、エッチング調整層を第１の電極の支持体側に形成する。
　この製造方法では、上述のエッチング調整層の形成位置を具体的に示すものである。この製造方法では、圧電薄膜がエッチング調整層より先にエッチングされ、第１の電極がエッチング調整層より先にエッチングされる。
　また、この発明の圧電デバイスの製造方法では、調整層形成工程は、エッチング調整層を、圧電薄膜と第１の電極との間に形成する。
　この製造方法では、上述のエッチング調整層の形成位置を具体的に示すものである。この製造方法では、圧電薄膜がエッチング調整層より先にエッチングされ、エッチング調整層が第１の電極より先にエッチングされる。
　また、この発明の圧電デバイスの製造方法では、調整層形成工程は、エッチング調整層を導電性材料で形成する。
　この製造方法では、エッチング調整層が導電性であるため、エッチング調整層を電極として使用できる。そのため、圧電薄膜に直接又は第１の電極を介して導通するエッチング調整層からバンプパッドへ引き回し配線を形成することができる。
　また、この発明の圧電デバイスの製造方法では、調整層形成工程は、エッチング調整層を、第１の電極よりエッチングレートの低い材料で形成する。
　この製造方法では、エッチング調整層が第１の電極よりもエッチングレートの低い材料からなるため、エッチング調整層のエッチング速度が第１の電極のエッチング速度より遅い。即ち孔部の形成速度の方が開口部の形成速度より速くなるように調整できる。
　また、この発明の圧電デバイスの製造方法では、調整層形成工程は、エッチング調整層を、金属材料で形成する。
　この製造方法では、エッチング調整層が金属性であるため、エッチング調整層が第１の電極と接着し易い。また、エッチング調整層が導電性であるため、エッチング調整層を電極として使用できる。そのため、圧電薄膜に第１の電極を介して導通するエッチング調整層からバンプパッドへ引き回し配線を形成することができる。
　また、この発明の圧電デバイスの製造方法では、調整層形成工程は、エッチング調整層を、Al、Cu、Ni、Cr、Ptのいずれかを含む金属材料で形成する。
　この製造方法おいて、Al、Cuは、フッ素系プラズマエッチングのエッチングレートが低く、導電率が高い素材である。また、Ni、Cr、Ptは、Al、Cuよりもエッチングレートが低い素材である。
　また、この発明の圧電デバイスの製造方法では、調整層形成工程は、エッチング調整層を圧電薄膜の表面上に形成する。
　この製造方法は、上述のエッチング調整層の形成位置を具体的に示すものである。この製造方法では、エッチング調整層が圧電薄膜より先にエッチングされる。また、この製造方法では、エッチング調整層を圧電薄膜の表面上に形成するため、エッチング調整層の膜厚を自由に微調整できる。
　また、この発明の圧電デバイスの製造方法では、調整層形成工程は、膜厚と材質が第１の電極および第２の電極と等しいエッチング調整層を形成する。
　また、この発明の圧電デバイスの製造方法では、前記圧電薄膜の前記裏面に形成される前記第１の電極の膜厚をＡ、
　前記圧電薄膜の表面に形成される第２の電極の膜厚をＢ、
　前記エッチング調整層の膜厚をＣ、
　前記第１の電極のエッチングレートをα、
　前記第２の電極のエッチングレートをβ、
　前記エッチング調整層のエッチングレートをγ、としたとき、
　前記調整層形成工程は、
　Ａ／α　＋Ｂ／β　＝　Ｃ／γ
　の式を満たす膜厚と材質で前記エッチング調整層を形成する。
　この製造方法は、上述のエッチング調整層の膜厚と材質を設定するための計算式を明示している。この製造方法では、孔部の形成に要するエッチング時間と開口部の形成に要するエッチング時間とが等しくなるエッチング調整層の材質と膜厚を、上記の計算式により算出し、設定できる。
　また、この発明の圧電デバイスの製造方法では、犠牲層除去工程までを、複数の圧電デバイスが同時形成可能なマルチ状態で行い、
　犠牲層が除去された複数の圧電デバイスを個別の圧電デバイスに分割する分割工程を有する。
　この製造方法では、犠牲層除去工程までの全工程がマルチ状態で行われる。そして、この製造方法における分割工程が、その犠牲層除去工程の後に行われる。この分割工程により、１つの圧電デバイスが完成する。
　以上より、複数の圧電デバイスを一括製造できる。従って、圧電デバイスの製造コストを大幅に削減できる。
　この発明によれば、エッチングにより受ける圧電薄膜のダメージを減らすとともに圧電デバイスの製造コストを削減できる。
従来の圧電デバイスの製造工程を模式的に示す図である。 第１の実施形態に係る圧電デバイスの製造方法を示すフローチャートである。 図２に示す圧電デバイスの製造工程を模式的に示す図である。 図２に示す圧電デバイスの製造工程を模式的に示す図である。 図２に示す圧電デバイスの製造工程を模式的に示す図である。 図２に示す圧電デバイスの製造工程を模式的に示す図である。 図２に示す圧電デバイスの製造工程を模式的に示す図である。 第２の実施形態に係る圧電デバイスの製造方法を示すフローチャートである。 図８に示す圧電デバイスの製造工程を模式的に示す図である。 図８に示す圧電デバイスの製造工程を模式的に示す図である。 図８に示す圧電デバイスの製造工程を模式的に示す図である。 第３の実施形態に係る圧電デバイスの製造方法を示すフローチャートである。 図１２に示す圧電デバイスの製造工程を模式的に示す図である。 図１２に示す圧電デバイスの製造工程を模式的に示す図である。 第４の実施形態に係る板波デバイスの製造工程を模式的に示す図である。
　本発明の第１の実施形態に係る圧電デバイスの製造方法について、図を参照して説明する。なお、以下の説明では、圧電デバイスとして、薄膜型圧電デバイス（FBAR： Film Bulk Acoustic Resonator）を例に説明する。
　図２は、第１の実施形態に係る圧電デバイスの製造方法を示すフローチャートである。図３～図７は、第１の実施形態に係る圧電デバイスの製造工程を模式的に示す図である。
　まず、図３（Ａ）（Ｂ）に示すように、所定厚みからなる圧電単結晶基板１と、所定厚みからなる支持基板５０とを用意する。圧電単結晶基板１は、タンタル酸リチウム基板を利用し、支持基板５０は、ニオブ酸リチウム基板を利用する。この際、支持基板５０としては、薄膜型圧電デバイス単体が複数配列されるマルチ状態の基板を用いる。ここで、圧電単結晶基板１は、ニオブ酸リチウム基板の他、四ホウ酸リチウム基板やランガサイト基板、ニオブ酸カリウム基板、ニオブ酸カリウムリチウム基板を用いても構わない。また、支持基板５０は、Ｓｉやガラス等のセラミック、水晶、又はサファイア等を用いても構わない。
　そして、図３（Ｂ）に示すように、支持基板５０の表面に、所定膜厚の支持層４０を形成する（図２：Ｓ１０１）。支持層４０は、絶縁性材料からなり、シリコン酸化物や窒化物、アルミニウム酸化物、ＰＳＧ等の無機物や、樹脂等の有機物を利用し、犠牲層３０の除去のためのエッチングガスやエッチング液に対して強い耐性を有するものであればよい。支持層４０は、蒸着、スパッタリング、ＣＶＤ、スピン塗布等により、支持基板５０の表面の一定領域（犠牲層３０を形成する領域を除外した領域）に成膜される。即ち、この支持層４０は、圧電薄膜１０が圧電デバイスとして機能しない非振動領域の直下に形成される。そして、支持層４０の膜厚は、メンブレンの中空領域を構成する空隙層８０の深さに応じて設定される。ここで、支持層４０と支持基板５０とからなる部分が、本発明の「支持体」に相当する。
　なお、支持層４０は、圧電単結晶基板１や犠牲層３０に対して、線膨張係数を加味した上で材質を決定するとよりよい。
　次に、図３（Ｂ）に示すように、支持基板５０の表面に、所定膜厚の犠牲層３０を形成する（図２：Ｓ１０２）。犠牲層３０は、下部電極２０等に対してエッチングレートを異ならせられるようなエッチングガスもしくはエッチング液が選択可能な材料からなり、上部電極６０と圧電薄膜１０と下部電極２０と支持層４０と支持基板５０とエッチング調整層９０よりもエッチングされやすい材料からなる。具体的には、Ｎｉ，Ｃｕ，Ａｌ等の金属や、ＳｉＯ２、ＺｎＯ、ＰＳＧ（リンケイ酸ガラス）等の絶縁膜や、有機膜等から、条件に応じて適宜設定する。犠牲層３０は、蒸着、スパッタリング、ＣＶＤ、スピン塗布等により、支持基板５０の表面上における空隙層８０となる空間（即ち、圧電薄膜１０が圧電デバイスとして機能する振動領域および孔部８１の直下の空間）に、支持層４０の膜厚と同じ膜厚で成膜される。
　次に、図４（Ａ）に示すように、圧電単結晶基板１の裏面１２側から水素イオンを注入することで、圧電単結晶基板１にイオン注入層１００を形成する（図２：Ｓ１０３）。例えば圧電単結晶基板１にタンタル酸リチウム基板を用いれば、加速エネルギー１５０ＫｅＶで９．０×１０16ａｔｏｍ／ｃｍ2のドーズ量により水素イオン注入を行うことにより、裏面１２から深さ約１μｍの位置に水素イオン層（水素分布部分）が形成されて、イオン注入層１００が形成される。このイオン注入深さは、イオン注入エネルギーで決まるため、所望の深さにイオン注入層１００を形成できる。このイオン注入層１００は、圧電単結晶基板１の中で注入されたイオン元素の濃度がピークになる部分である。
　なお、圧電単結晶基板１にタンタル酸リチウム基板以外の素材を用いた場合、それぞれの基板に応じた条件でイオン注入を行う。
　また、図４（Ｂ）に示すように、支持基板５０に形成された支持層４０の表面に、エッチング調整層９０を形成する（図２：Ｓ１０４）。このエッチング調整層９０は、エッチングの進行程度を調整する層である。
　上記S１０４について詳述すると、エッチング調整層９０は、下部電極２０よりエッチングレートの低い導電性材料から、条件に応じて適宜設定する。具体的にはAl、Cu、Ni、Cr、Ptのいずれかを含む金属材料を設定するのが好ましい。ここで、Al、Cuは、フッ素系プラズマエッチングのエッチングレートが低く、導電率が高い素材であり、Ni、Cr、Ptは、Al、Cuよりもエッチングレートが低い素材である。エッチング調整層９０は、蒸着、スパッタリング、ＣＶＤ等により、支持層４０の表面の特定領域（後述の配線６３Ｂを形成する領域）に所定の膜厚で成膜される。
　エッチング調整層９０を形成した後、エッチング調整層９０、犠牲層３０及び支持層４０の表面上に、Ａｌ（アルミニウム）等を用いて所定膜厚の下部電極２０を形成する（図２：Ｓ１０５）。そのため、エッチング調整層９０は下部電極２０の支持体側に形成される。
　なお、下部電極２０には、Ａｌのみでなく、デバイスの仕様に応じて、Ｗ、Ｍｏ、Ｔａ、Ｈｆ、Ｃｕ、Ｐｔ、Ｔｉ等を単体もしくは組み合わせて用いてもよい。
　そして、図４（Ｂ）に示すように、エッチング調整層９０が露出しない研磨量で、下部電極２０の表面をＣＭＰ等により平坦化処理する（図２：Ｓ１０６）。
　次に、図５（Ａ）に示すように、支持基板５０上の下部電極２０と圧電単結晶基板１の裏面１２とを接合する（図２：Ｓ１０７）。
　なお、この接合には、活性化接合による直接接合を用いると良い。この直接接合とは、常温において、真空中でＡｒイオンビーム等を照射して接合面を活性化させた状態で接合するものであり、加熱を必要としない接合方法である。この方法を用いることにより、親水化接合のような接合後に水素を脱気するための加熱処理を必要とせず、加熱による圧電デバイスの特性の劣化や、圧電単結晶基板１と支持基板５０との線膨張係数の差による応力の発生を防止できる。
　次に、圧電単結晶基板１を（この実施形態では５００℃で）加熱し、イオン注入層１００を剥離面とした剥離を行う（図２：Ｓ１０８）。これにより、図５（Ｂ）に示すように、支持基板５０上の下部電極２０の表面に、単結晶の圧電薄膜１０が形成される。また、圧電薄膜１０を単結晶薄膜とすることで、スパッタ、蒸着、ＣＶＤ法等で成膜される多結晶膜より圧電性に優れた薄膜を形成することができる。また、圧電単結晶基板１の結晶方位が圧電薄膜１０の結晶方位となるため、圧電デバイスの特性に応じた結晶方位を有する圧電単結晶基板１を用意することで、該特性に応じた結晶方位を有する圧電薄膜１０を形成できる。また、イオン注入、接合、剥離により単結晶薄膜を形成しているため、１枚の圧電単結晶基板１から複数の圧電薄膜１０を形成することができるため、単結晶の圧電材料を節約することができる。
　なお、上記Ｓ１０８の際、減圧雰囲気下で加熱すれば、加熱温度を低くすることができる。
　そして、このように剥離形成した圧電薄膜１０の表面をＣＭＰ処理等により研磨して平坦化する（図２：Ｓ１０９）。
　なお、この実施形態では、イオン注入、接合、剥離により圧電薄膜１０を形成しているが、実施の際は、圧電薄膜１０をスパッタ、蒸着、ＣＶＤ法等で成膜しても構わない。
　次に、図５（Ｃ）に示すように、圧電薄膜１０の表面上に、Ａｌ（アルミニウム）等を用いて、所定膜厚の上部電極６０を形成する（図２：Ｓ１１０）。
　なお、この所定膜厚は、下部電極２０と等しい膜厚が好ましい。また、上部電極６０には、Ａｌのみでなく、デバイスの仕様に応じて、Ｗ、Ｍｏ、Ｔａ、Ｈｆ、Ｃｕ、Ｐｔ、Ｔｉ等を単体もしくは組み合わせて用いてもよい。
　次に、図６（Ａ）に示すように、上部電極６０が形成された圧電薄膜１０の表面にレジスト膜７０を形成する（図２：Ｓ１１１）。そして、フォトリソグラフィ技術を用いて、上部電極６０、圧電薄膜１０および下部電極２０を貫通する孔部８１を形成するためのエッチング窓７１と、下部電極２０と導通するエッチング調整層９０を露出するためのエッチング窓７２とをレジスト膜７０に形成する（図２：Ｓ１１２）。
　次に、エッチング窓７１、７２を介してエッチングガスもしくはエッチング液を流入させることで、犠牲層３０の一部を圧電薄膜１０の表面側に露出させる孔部８１と、下部電極２０と導通するエッチング調整層９０を圧電薄膜１０の表面側に露出させる開口部８２とを同時に形成する（図２：Ｓ１１３）。ここで、Ｓ１１３における孔部８１の形成と開口部８２の形成とでは、開口部８２のエッチング深さの方が短い。また、イオン注入層１００を形成して剥離形成した圧電薄膜１０は、そのイオン注入によるダメージにより、エッチングレートが圧電薄膜１０の全体にわたって均一であることは無く、圧電薄膜１０の場所によってバラツキが生じている。しかし、エッチング調整層９０は、下部電極２０よりもエッチングレートの低い材料からなるため、エッチング調整層９０のエッチング速度が下部電極２０より遅い。そのため、孔部８１の形成と開口部８２の形成とを同時に実施した場合、孔部８１の形成に要するエッチング時間でエッチング調整層９０が残って露出された状態となる。そして、エッチング調整層９０は導電性材料であって下部電極２０と導通しているため、エッチング調整層９０が下部電極として機能する。
　そして、エッチングガスもしくはエッチング液を孔部８１を介して流入させることで、犠牲層３０を除去する（図２：Ｓ１１４）。その後、レジスト膜７０を除去する。Ｓ１１４のエッチングの際、犠牲層３０が形成されていた空間は、図６（Ｂ）に示すような空隙層８０となる。
　なお、Ｓ１１４で使用するエッチングガスもしくはエッチング液は、犠牲層３０に応じたエッチングガスもしくはエッチング液であり、上記Ｓ１１３と種類の異なるものである。
　次に、図７（Ａ）（Ｂ）に示すように、仕上げ表面電極パターンを形成する（図２：Ｓ１１５）。詳述すると、上部電極６０からバンプパッド６１Ａへ引き回し配線６３Ａが形成されるとともに、下部電極２０と導通する導電性のエッチング調整層９０からバンプパッド６１Ｂへ引き回し配線６３Ｂが形成され、両バンプパッド６１Ａ，Ｂ上にバンプ６２Ａ，Ｂを形成する。
　なお、下部電極２０及びエッチング調整層９０が、本発明の「第１の電極」に相当する。また、エッチング調整層９０が、本発明の「エッチング調整層」に相当する。
　最後に、支持基板５０上にマルチ状態で形成された複数の薄膜型圧電デバイスから個別の薄膜型圧電デバイスに分割する分割工程を経て、モールド金型を用いたパッケージングを行う。このようにして薄膜型圧電デバイスを形成する。そのため、複数の薄膜型圧電デバイスを一括製造できる。
　以上のような製造方法および図７（Ａ）（Ｂ）に示す構造の圧電デバイスを用いることで、従来の製造方法で行われていた犠牲層露出工程および下部電極露出工程を同時に行うことができる。即ちエッチングが一回で済むため、エッチングによる圧電薄膜１０へのダメージを減らすことができる。また、上記Ｓ１１３の露出工程においてドライエッチングを使用した場合でも、圧電薄膜１０における分極劣化が抑えられる。
　また、レジスト膜形成工程、フォトリソグラフィ工程、エッチング工程などのエッチングに要する時間が約半分となるため、製造コストを削減できる。特に、タンタル酸リチウムやニオブ酸リチウム等の難エッチング材料で圧電薄膜１０を形成する場合にはエッチング工程に要する時間が長くなるため、製造コストを大幅に削減できる。
　従って、この実施形態の圧電デバイス及び当該圧電デバイスの製造方法によれば、エッチングにより受ける圧電薄膜１０のダメージを減らすとともに薄膜型圧電デバイスの製造コストを削減できる。
　また、複数の薄膜型圧電デバイスを一括製造できるため、薄膜型圧電デバイスの製造コストを大幅に削減できる。
　次に、第２の実施形態に係る圧電デバイスの製造方法について、図を参照して説明する。
　図８は、第２の実施形態に係る圧電デバイスの製造方法を示すフローチャートである。図９～図１１は、第２の実施形態に係る圧電デバイスの製造工程を模式的に示す図である。
　この実施形態の圧電デバイスの製造方法は、第１の実施形態に示した圧電デバイスの製造方法に対して、エッチング調整層、下部電極、犠牲層および支持層の形成方法、および支持基板と圧電基板の接合方法に関する工程が相違するものである。そのため、当該工程に対応する図８のＳ２０２～Ｓ２０７を以下詳述する。
　なお、図８のＳ２０１、Ｓ２０８～Ｓ２１５は、それぞれ第１の実施形態に示したＳ１０３、Ｓ１０８～Ｓ１１５と同じである。そのため、図８のＳ２０８～Ｓ２１５に関しては、図８のＳ２０２～Ｓ２０７によって異なってくる点のみを詳述する。
　図９（Ａ）に示すように、エッチング調整層９０を圧電単結晶基板１の表面に形成する（図８：Ｓ２０２）。
　なお、エッチング調整層９０の材料および形成方法は、第１の実施形態と同じである。
　次に、図９（Ｂ）に示すように、エッチング調整層９０が形成された圧電単結晶基板１の表面上に、下部電極２１を形成する（図８：Ｓ２０３）。そのため、エッチング調整層９０は圧電薄膜１０と下部電極２１との間に形成される。
　なお、下部電極２１の材料および形成方法は、第１の実施形態の下部電極２０と同じである。
　次に、犠牲層３０を下部電極２１の表面に形成する（図８：Ｓ２０４）。
　なお、犠牲層３０の材料および形成方法も、第１の実施形態と同じである。
　次に、図９（Ｃ）に示すように、犠牲層３０が形成された下部電極２１の表面上に、犠牲層３０を覆うよう支持層４１を形成する（図８：Ｓ２０５）。そして、犠牲層３０が露出しない研磨量で、支持層４１の表面をＣＭＰ等により平坦化処理する（図８：Ｓ２０６）。
　なお、支持層４１の材料および形成方法は、第１の実施形態の支持層４０と同じである。
　次に、図１０（Ａ）に示すように、支持層４１の表面と支持基板５０とを接合する（図８：Ｓ２０７）。この接合方法も、第１の実施形態と同じである。
　次に、イオン注入層１００を剥離面とした剥離を行うと（図８：Ｓ２０８）、図１０（Ｂ）に示すように、支持基板５０上の下部電極２１の表面に圧電薄膜１０が形成される。
　次に、平坦化後（図８：Ｓ２０９）、図１１（Ａ）に示すように、圧電薄膜１０の表面上に上部電極６０を形成する（図８：Ｓ２１０）。
　次に、図８のＳ２１１～Ｓ２１２の後に、犠牲層３０の一部を圧電薄膜１０の表面側に露出させる孔部８１と、圧電薄膜１０および下部電極２１に導通するエッチング調整層９０を圧電薄膜１０の表面側に露出させる開口部８２とを同時に形成する（図８：Ｓ２１３）。Ｓ２１３では、エッチング調整層９０が圧電薄膜１０と下部電極２１との間に形成されているため、開口部８２の形成において圧電薄膜１０がエッチング調整層９０より先にエッチングされ、エッチング調整層９０が下部電極２１より先にエッチングされる。この際、エッチング調整層９０によりエッチング速度が調整され、孔部８１の形成に要するエッチング時間でエッチング調整層９０が残って露出された状態となる。
　そして、図８のＳ２１４において犠牲層３０を除去した後、図１１（Ｂ）に示すように、仕上げ表面電極パターンを形成する（図８：Ｓ２１５）。詳述すると、上部電極６０からバンプパッド６１Ａへ引き回し配線６３Ａが形成されるとともに、圧電薄膜１０および下部電極２１に導通する導電性のエッチング調整層９０からバンプパッド６１Ｂへ引き回し配線６３Ｂが形成され、両バンプパッド６１Ａ，Ｂ上にバンプ６２Ａ，Ｂを形成する（図７（Ｂ）参照）。この後、第１の実施形態で述べた分割工程とパッケージング工程に進み、薄膜型圧電デバイスを形成する。
　なお、下部電極２１及びエッチング調整層９０が、本発明の「第１の電極」に相当する。また、エッチング調整層９０が、本発明の「エッチング調整層」に相当する。
　以上のような製造方法および図７（Ｂ）と図１１（Ｂ）に示す構造の圧電デバイスを用いることで、この実施形態においても、従来の製造方法で行われていた犠牲層露出工程および下部電極露出工程を同時に行うことができる。即ちエッチングが一回で済むため、この実施形態の圧電デバイス及び当該圧電デバイスの製造方法によれば、第１の実施形態と同様の効果を奏する。
　次に、第３の実施形態に係る圧電デバイスの製造方法について、図を参照して説明する。
　図１２は、第３の実施形態に係る圧電デバイスの製造方法を示すフローチャートである。図１３～図１４は、第３の実施形態に係る圧電デバイスの製造工程を模式的に示す図である。
　この実施形態の圧電デバイスの製造方法は、第１の実施形態に示した圧電デバイスの製造方法に対して、エッチング調整層の形成順序が相違するものである。そのため、当該工程に対応する図１２のＳ３０４～Ｓ３０９を以下詳述する。
　なお、図１２のＳ３０１～Ｓ３０３、Ｓ３１０～Ｓ３１４は、それぞれ第１の実施形態に示したＳ１０１～Ｓ１０３、Ｓ１１１～Ｓ１１５と同じである。そのため、図１２のＳ３１０～Ｓ３１４に関しては、図８のＳ３０４～Ｓ３０９によって異なってくる点のみを詳述する。
　この実施形態の圧電デバイスの製造方法では、図２のＳ１０４においてエッチング調整層９１の形成を行わずに次の工程へ進む。即ち、図１３（Ａ）に示す下部電極２０の形成（図１２：Ｓ３０４）、図１３（Ｂ）に示す下部電極２０と圧電単結晶基板１との接合（図１２：Ｓ３０５）、図１３（Ｃ）に示す圧電薄膜１０の形成（図１２：Ｓ３０６、Ｓ３０７）、図１３（Ｄ）に示す上部電極６０の形成（図１２：Ｓ３０８）、を先に行う。
　その後、図１４（Ａ）に示すように、「Ａ／α　＋Ｂ／β　＝　Ｃ／γ」の式を満たすエッチング調整層９１を、圧電薄膜１０の表面に形成する（図１２：Ｓ３０９）。Ａは下部電極２０の膜厚を示す値であり、Ｂは上部電極６０の膜厚を示す値であり、Ｃはエッチング調整層９０の膜厚を示す値である。また、αは下部電極２０のエッチングレートを示す値であり、βは上部電極６０のエッチングレートを示す値であり、γはエッチング調整層９０のエッチングレートを示す値である。そのため、この実施形態では、エッチング調整層９１が圧電薄膜１０の表面上に形成される。ここで、Ａは下部電極２０の膜厚を示す値であり、Ｂは上部電極６０の膜厚を示す値であり、Ｃはエッチング調整層９１の膜厚を示す値である。また、αは下部電極２０のエッチングレートを示す値であり、βは上部電極６０のエッチングレートを示す値であり、γはエッチング調整層９１のエッチングレートを示す値である。
　上記Ｓ３０９について詳述すると、エッチング調整層９１は、孔部８１の形成に要するエッチング時間と開口部８２の形成に要するエッチング時間とが等しくなる材料と膜厚で形成する。例えば、下部電極２０の材料と膜厚がタングステンの１μｍでありで上部電極６０の材料と膜厚がアルミニウムの０．５μｍである場合、エッチング調整層９１の材料と膜厚は、タングステンの１μｍ及びアルミニウムの０．５μｍの多層膜となる。
　なお、エッチング調整層９１の形成方法は第１の実施形態のエッチング調整層９０と同じである。ただし、エッチング調整層９１を下部電極として使用しないため、エッチング調整層９１の材質は、導電性材料でなくとも構わず、金属材料以外の材料（例えば樹脂等の有機物）でも構わない。また、Ｓ３０８における上部電極６０の形成後にＳ３０９においてエッチング調整層９１を成膜するため、エッチング調整層９１の膜厚も自由に微調整できる。
　次に、図１２のＳ３１０とＳ３１１の後に、圧電薄膜１０やエッチング調整層９１などをエッチングし、犠牲層３０の一部を圧電薄膜１０の表面側に露出させる孔部８１と、下部電極２０を圧電薄膜１０の表面側に露出させる開口部８２とを同時に形成する（図１２：Ｓ３１２）。Ｓ３１２では、開口部８２の形成においてエッチング調整層９１が圧電薄膜１０より先にエッチングされる。この際、エッチング調整層９１によりエッチング速度が調整され、孔部８１の形成に要するエッチング時間で下部電極２０が残って露出された状態となる。
　そして、図１２のＳ３１３において犠牲層３０を除去した後、図１４（Ｂ）に示すように、仕上げ表面電極パターンを形成する（図１２：Ｓ３１４）。詳述すると、上部電極６０からバンプパッド６１Ａへ引き回し配線６３Ａが形成されるとともに、下部電極２０からバンプパッド６１Ｂへ引き回し配線６３Ｂが形成され、両バンプパッド６１Ａ，Ｂ上にバンプ６２Ａ，Ｂを形成する（図７（Ｂ）参照）。この後、第１の実施形態で述べた分割工程とパッケージング工程に進み、薄膜型圧電デバイスを形成する。
　なお、下部電極２０が、本発明の「第１の電極」に相当する。また、エッチング調整層９１が、本発明の「エッチング調整層」に相当する。
　以上のような製造方法を用いることで、この実施形態においても、従来の製造方法で行われていた犠牲層露出工程および下部電極露出工程を同時に行うことができる。即ちエッチングが一回で済むため、この実施形態の圧電デバイスの製造方法によれば、第１の実施形態の圧電デバイスの製造方法と同様の効果を奏する。
　次に、第４の実施形態に係る板波デバイスの製造方法について、図を参照して説明する。
　図１５は、第４の実施形態に係る板波デバイスの製造工程を模式的に示す図である。
　この実施形態の圧電デバイスの製造方法は、第２の実施形態に示した圧電デバイスの製造方法に対して、下部電極の形成パターンと支持層の膜厚と犠牲層の膜厚が相違し、特にエッチング調整層の形成位置が相違するものである。
　まず、イオン注入層１００を形成した圧電単結晶基板１の表面にエッチング調整層９０を形成し、櫛型の電極２２を圧電単結晶基板１の表面に形成し、空隙層８５となる犠牲層３１を圧電単結晶基板１の表面に形成し、支持層４２をエッチング調整層９０の表面に形成する。そして、支持基板５０と支持層４２および犠牲層３１とを接合して圧電薄膜１０を剥離形成すると、断面が図１５（Ａ）に示す状態となる。
　ここで、イオン注入層１００を形成して剥離形成した圧電薄膜１０は、そのイオン注入によるダメージにより、エッチングレートが圧電薄膜１０の全体にわたって均一であることは無く、圧電薄膜１０の場所によってバラツキが生じている。そのため、エッチング調整層９０Ａ、９０Ｂの代わりに下部電極を形成した場合、犠牲層露出工程および下部電極露出工程を同時に行うと、孔部８４の形成に要するエッチング時間で下部電極が消失することがある。そこで、この実施形態の製造方法では、下部電極の代わりに導電性のエッチング調整層９０Ａ、９０Ｂを圧電薄膜１０の裏面側に形成している。
　そして、犠牲層３１の一部を圧電薄膜１０の表面側に露出させる孔部８４と、圧電薄膜１０および下部電極２１に導通するエッチング調整層９０Ａ、９０Ｂを圧電薄膜１０の表面側に露出させる開口部８３Ａ、８３Ｂとを同時に形成する。この実施形態においては、開口部８３Ａ、８３Ｂの形成において圧電薄膜１０がエッチング調整層９０Ａ、９０Ｂより先にエッチングされる。この際、エッチング調整層９０Ａ、９０Ｂによりエッチング速度が調整され、孔部８４の形成に要するエッチング時間でエッチング調整層９０Ａ、９０Ｂが残って露出された状態となる。
　次に、孔部８４を介して犠牲層３１を除去すると、断面が図１５（Ｂ）に示す状態となる。
　次に、圧電薄膜１０に接触する導電性のエッチング調整層９０Ａからバンプパッド６１Ａへ引き回し配線６３Ａが形成されるとともに、圧電薄膜１０に接触する導電性のエッチング調整層９０Ｂからバンプパッド６１Ｂへ引き回し配線６３Ｂが形成され、両バンプパッド６１Ａ，Ｂ上にバンプ６２Ａ，Ｂを形成する（図７（Ｂ）参照）。
　なお、下部電極２２およびエッチング調整層９０Ａ、９０Ｂが、本発明の「第１の電極」に相当する。また、エッチング調整層９０Ａ、９０Ｂが、本発明の「エッチング調整層」に相当する。
　最後に、支持基板５０上にマルチ状態で形成された複数の板波デバイスから個別の板波デバイスに分割する分割工程を経て、モールド金型を用いたパッケージングを行う。このようにして板波デバイスを形成する。
　以上のような製造方法および図７（Ｂ）と図１５（Ｂ）に示す構造の圧電デバイスを用いることで、この実施形態においても、従来の製造方法で行われていた犠牲層露出工程および下部電極露出工程を同時に行うことができる。即ちエッチングが一回で済むため、この実施形態の圧電デバイス及び当該圧電デバイスの製造方法によれば、第２の実施形態と同様の効果を奏する。
　なお、上述の各実施形態では、Ｆ－ＢＡＲ用の圧電デバイスや板波デバイスを例に説明したが、他に、ジャイロ、ＲＦスイッチ、振動発電素子等、圧電単結晶薄膜からなりメンブレンを有する各種デバイスに対しても、本発明の製造方法を適用することができる。
　また、上述の実施形態の説明は、すべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１　　圧電単結晶基板
　１０　　圧電薄膜
　１００　　イオン注入層
　２０、２１、２２　　下部電極
　３０、３１　　犠牲層
　４０　　支持層
　４１、４２　　支持層
　５０　　支持基板
　６０　　上部電極
　６１Ａ、６１Ｂ　　バンプパッド
　６２Ａ、６２Ｂ　　バンプ
　６３Ａ、６３Ｂ　　配線
　７０　　レジスト膜
　７１、７２　　エッチング窓
　８０　　空隙層
　８１　　孔部
　８２、８３　　開口部
　８４　　孔部
　８５　　空隙層
　９０、９１　　エッチング調整層

Claims (15)

  1. 　圧電薄膜と、前記圧電薄膜の裏面に接合する支持体と、前記圧電薄膜の前記裏面に形成された第１の電極と、前記圧電薄膜と前記支持体との間で前記第１の電極の前記支持体側に形成された空隙層とを備える圧電デバイスであって、
    　前記圧電薄膜に直接又は前記第１の電極を介して導通するよう前記支持体の前記圧電薄膜側に形成された、エッチングの進行程度を調整する導電性のエッチング調整層を備え、
    　前記圧電薄膜には、前記圧電薄膜を貫通して前記空隙層に連通する孔部と、前記エッチング調整層を前記圧電薄膜の表面側に露出させる開口部と、が形成された、圧電デバイス。
  2. 　圧電薄膜と、前記圧電薄膜の裏面に接合する支持体と、前記圧電薄膜の前記裏面に形成された第１の電極と、前記圧電薄膜と前記支持体との間で前記第１の電極の前記支持体側に形成された空隙層とを備える圧電デバイスの製造方法であって、
    　前記空隙層となる空間に犠牲層を形成する犠牲層形成工程と、
    　前記第１の電極を前記圧電薄膜の表面側に露出させる領域に、エッチングの進行程度を調整するエッチング調整層を形成する調整層形成工程と、
    　前記圧電薄膜および前記エッチング調整層をエッチングし、前記犠牲層の一部を前記圧電薄膜の表面側に露出させる孔部と、前記第１の電極を前記圧電薄膜の表面側に露出させる開口部とを同時に形成する露出工程と、
    　前記孔部を介して前記犠牲層を除去する犠牲層除去工程と、
    　を有する圧電デバイスの製造方法。
  3. 　圧電単結晶基板にイオンを注入することで、イオン注入層を形成するイオン注入工程と、
    　前記イオン注入層が形成された前記圧電単結晶基板と前記支持体とを接合する接合工程と、
    　前記圧電単結晶基板から単結晶の前記圧電薄膜を剥離し、単結晶の前記圧電薄膜を前記第１の電極の表面に形成する剥離形成工程と、を有する、請求項２に記載の圧電デバイスの製造方法。
  4. 　前記圧電薄膜の材質は、タンタル酸リチウム又はニオブ酸リチウムである、請求項１または請求項３に記載の圧電デバイスの製造方法。
  5. 　前記調整層形成工程は、前記エッチング調整層を前記圧電薄膜の前記裏面側に形成する、請求項２～請求項４のいずれかに記載の圧電デバイスの製造方法。
  6. 　前記調整層形成工程は、前記エッチング調整層を前記第１の電極の前記支持体側に形成する、請求項５に記載の圧電デバイスの製造方法。
  7. 　前記調整層形成工程は、前記エッチング調整層を、前記圧電薄膜と前記第１の電極との間に形成する、請求項５に記載の圧電デバイスの製造方法。
  8. 　前記調整層形成工程は、前記エッチング調整層を導電性材料で形成する、請求項５～請求項７のいずれかに記載の圧電デバイスの製造方法。
  9. 　前記調整層形成工程は、前記エッチング調整層を、前記第１の電極よりエッチングレートの低い材料で形成する、請求項５～請求項８のいずれかに記載の圧電デバイスの製造方法。
  10. 　前記調整層形成工程は、前記エッチング調整層を、金属材料で形成する、請求項７又は請求項９に記載の圧電デバイスの製造方法。
  11. 　前記調整層形成工程は、前記エッチング調整層を、Al、Cu、Ni、Cr、Ptのいずれかを含む金属材料で形成する、請求項１０に記載の圧電デバイスの製造方法。
  12. 　前記調整層形成工程は、前記エッチング調整層を前記圧電薄膜の表面上に形成する、請求項２～請求項４のいずれかに記載の圧電デバイスの製造方法。
  13. 　前記圧電薄膜の前記裏面に形成される前記第１の電極の膜厚をＡ、
    　前記圧電薄膜の表面に形成される第２の電極の膜厚をＢ、
    　前記エッチング調整層の膜厚をＣ、
    　前記第１の電極のエッチングレートをα、
    　前記第２の電極のエッチングレートをβ、
    　前記エッチング調整層のエッチングレートをγ、としたとき、
    　前記調整層形成工程は、
    　Ａ／α　＋Ｂ／β　＝　Ｃ／γ
    　の式を満たす膜厚と材質で前記エッチング調整層を形成する、請求項１２に記載の圧電デバイスの製造方法。
  14. 　前記調整層形成工程は、膜厚と材質が前記第１の電極および前記第２の電極と等しい前記エッチング調整層を形成する、請求項１３に記載の圧電デバイスの製造方法。
  15. 　前記犠牲層除去工程までを、複数の圧電デバイスが同時形成可能なマルチ状態で行い、
    　前記犠牲層が除去された複数の圧電デバイスを個別の圧電デバイスに分割する分割工程を有する、請求項２～請求項１４のいずれかに記載の圧電デバイスの製造方法。
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