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WO2011092913A1 - 液晶表示装置 - Google Patents

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WO2011092913A1
WO2011092913A1 PCT/JP2010/069001 JP2010069001W WO2011092913A1 WO 2011092913 A1 WO2011092913 A1 WO 2011092913A1 JP 2010069001 W JP2010069001 W JP 2010069001W WO 2011092913 A1 WO2011092913 A1 WO 2011092913A1
Authority
WO
WIPO (PCT)
Prior art keywords
liquid crystal
pixel electrode
pixel
capacitance
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2010/069001
Other languages
English (en)
French (fr)
Inventor
逸見郁未
平田貢祥
北山雅江
兵頭賢一
山下祐樹
杉坂茜
下敷領文一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to US13/520,845 priority Critical patent/US9046728B2/en
Priority to CN201090001461.6U priority patent/CN202916564U/zh
Priority to SG2012056313A priority patent/SG182794A1/en
Priority to MX2012008150A priority patent/MX2012008150A/es
Priority to AU2010344520A priority patent/AU2010344520B2/en
Publication of WO2011092913A1 publication Critical patent/WO2011092913A1/ja
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    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
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    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
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    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
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    • G09G2300/0876—Supplementary capacities in pixels having special driving circuits and electrodes instead of being connected to common electrode or ground; Use of additional capacitively coupled compensation electrodes
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    • G09G3/3607—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals for displaying colours or for displaying grey scales with a specific pixel layout, e.g. using sub-pixels

Definitions

  • the present invention relates to a liquid crystal display device. More specifically, the present invention relates to a liquid crystal display device that employs a driving method using thin film transistors.
  • a liquid crystal display (LCD) device is a device that performs display by controlling the optical characteristics of light emitted from a light source by using a liquid crystal layer filled between a pair of substrates. Utilizing the features such as light weight and low power consumption, it is used in various fields.
  • a liquid crystal display device applies a voltage to a liquid crystal layer by a pair of electrodes formed on a substrate to change the alignment state of liquid crystal molecules, and changes the polarization state of light transmitted through the liquid crystal layer.
  • a plurality of color filters are arranged to perform color display.
  • a pair of substrates sandwiching the liquid crystal layer is held at a constant interval (cell gap) by a spacer, and is bonded to each other by a sealing material.
  • sub-pixels of three colors of red (R), green (G), and blue (B) are usually formed.
  • a color filter of each color is arranged for each sub-pixel, and color control is performed in units of pixels (pixels) by adjusting light transmitted through the color filter of each color.
  • pixel electrodes are usually arranged in a matrix, and each pixel electrode is driven through a switch by a thin film transistor (TFT: Thin Film Transistor).
  • TFT Thin Film Transistor
  • the TFT is a three-terminal field effect transistor, and the drain electrode of each TFT is connected to a pixel electrode corresponding to the TFT.
  • the gate electrode of each TFT is connected to the gate bus line in each row of the matrix.
  • the source electrode of each TFT is connected to the source bus line of each column of the matrix.
  • a desired image can be obtained by applying an image signal to the source bus line and sequentially scanning the gate bus line.
  • Some liquid crystal display devices may have a multi-gap configuration in which the thickness (cell gap) of the liquid crystal layer varies depending on the subpixel of each color.
  • cell gaps of different sizes give different capacitance values to the pixel electrodes, in order to make the pixel capacitances between subpixels equal, (a) the pixel electrode areas are made equal, and the storage capacitors are made different. It is necessary to devise such as (b) making the pixel electrode areas different and making the storage capacitors equal (for example, see Patent Document 3).
  • one pixel is divided into multiple sub-pixels in order to eliminate the problem of viewing angle dependency due to the difference between the ⁇ characteristic during frontal observation and the ⁇ characteristic during oblique observation.
  • the adjustment may be made so that the respective ⁇ characteristics approach each other (for example, see Patent Document 4).
  • the ⁇ characteristic is the gradation dependence of display luminance, and the fact that the ⁇ characteristic is different between the front direction and the diagonal direction means that the gradation display state differs depending on the observation direction.
  • Patent Document 5 a method of equalizing the capacitance ratio of each pixel by changing the thickness of the storage capacitor wiring in order to compensate for the change in the capacitance of each pixel due to the spacer being formed in the sub-pixel. Is being considered.
  • the present inventors have been studying a liquid crystal display device including a plurality of color sub-pixels (hereinafter also referred to as picture elements).
  • picture elements color sub-pixels
  • the pitch horizontal length
  • a halftone solid screen is displayed after a white window screen is displayed on a halftone background for a long time, attention is paid to the fact that only a certain color with a white window portion appears different from the background portion.
  • FIG. 55 is a schematic diagram showing a state when a white window is displayed on the halftone background
  • FIG. 56 is a schematic diagram showing a state of halftone solid display when the white window is deleted. As shown in FIGS. 55 and 56, in the state of the halftone solid display, burn-in due to the display before the deletion occurs in the area where the white window is displayed.
  • the inventors of the present invention have made various studies on the cause of such a phenomenon.
  • the pitch between the picture elements By varying the pitch between the picture elements, the area of the pixel electrode is different between the picture elements, and the pixel capacitance is different for each picture element. I found that the display was burning because it was different.
  • FIG. 57 is a schematic diagram showing signal waveforms of drain voltages of two pixel electrodes arranged adjacent to each other.
  • FIG. 57 is a waveform diagram of a picture element with a narrower pitch, and the signal waveform on the right side of FIG. 57 is a waveform chart of a picture element with a wider pitch.
  • the effective value of the drain voltage (Vd) is different for each pixel. This is because the magnitude of the pull-in voltage ( ⁇ Vd) differs between the picture elements, and the polarity of the drain voltage (Vd (+), Vd ( ⁇ )) is changed at each timing when the pixel electrode is AC driven. Because it changes. Since the counter electrode is not formed for each pixel, the counter voltage is all set to a common magnitude. Therefore, the value of the optimum counter voltage determined by the value of the drain voltage (Vd (+), Vd ( ⁇ )) after drawing has a different value for each pixel, and all the pixels are shared. It becomes difficult to drive appropriately with the counter voltage.
  • the present invention has been made in view of the above situation, and an object of the present invention is to provide a liquid crystal display device in which image sticking hardly occurs even if the areas of picture elements are different.
  • the present inventors have studied various methods for aligning the optimum counter voltage between the pixels in order to suppress burn-in. As a result, one of the factors necessary for adjusting the optimum counter voltage is the above-described ⁇ Vd. Focused on. By bringing the magnitude of ⁇ Vd closer between the picture elements, the optimum counter voltage is also matched between the picture elements.
  • Vg pp represents the change in gate voltage when the TFT is turned off, as shown in FIG. Since Vg pp needs to be maintained at a certain value to some extent, adjustment of ⁇ is necessary to change the value of ⁇ Vd.
  • ⁇ Cgd / Cgd + Csd + Ccs + Clc.
  • Cgd is a gate-drain parasitic capacitance
  • Cgd is a source-drain parasitic capacitance
  • Ccs is a Cs-drain parasitic capacitance
  • Clc is a liquid crystal capacitance.
  • the total value of Cgd + Csd + Ccs + Clc is also referred to as Cpix, and represents all capacitances connected to the drain of the TFT (that is, pixel capacitance).
  • the channel region of the TFT is a region in the semiconductor layer that forms a passage (channel) through which a current flows between the source electrode and the drain electrode due to charges applied to the gate electrode.
  • the size of the channel region of the TFT greatly affects the characteristics of the TFT. The wider the width of the channel region, the better the current characteristics. By changing the size of the channel region, Cgd constituting Cpix is affected.
  • the inventors have found that by connecting a TFT having a larger channel region width to a pixel electrode having a larger area, the optimum counter voltage can be easily aligned between picture elements.
  • the inventors have found that the occurrence of burn-in can be suppressed and have come up with the present invention by conceiving that the above-mentioned problems can be solved brilliantly.
  • the present invention is a liquid crystal display device that includes a pair of substrates and a liquid crystal layer sandwiched between the pair of substrates, and in which one pixel is configured by a plurality of color pixels.
  • One of the substrates includes a scanning line, a signal line, an auxiliary capacitance wiring, a thin film transistor connected to each of the scanning line and the signal line, and a pixel electrode connected to the thin film transistor.
  • the other of the substrates is provided with a counter electrode, and the pixel electrode is arranged for each picture element, and among the plurality of pixel electrodes arranged in the one pixel, a pixel electrode having a wider area is the one pixel.
  • the liquid crystal display device is connected to a thin film transistor having a larger channel width among a plurality of thin film transistors arranged in a pixel.
  • the liquid crystal display device of the present invention includes a pair of substrates and a liquid crystal layer sandwiched between the pair of substrates, and one pixel is composed of a plurality of color pixels.
  • one of the pair of substrates can be used as an array substrate and the other as a color filter substrate.
  • Multiple color picture elements can be realized by a color filter arranged corresponding to each picture element, and various display colors can be expressed by adjusting the balance of each color.
  • One of the pair of substrates is a scanning line (hereinafter also referred to as a gate bus line), a signal line (hereinafter also referred to as a source bus line), and an auxiliary capacitance wiring (hereinafter also referred to as a Cs bus line).
  • a thin film transistor (TFT) connected to each of the scanning line and the signal line, and a pixel electrode connected to the thin film transistor.
  • the drain electrode of each TFT is connected to the pixel electrode corresponding to that TFT.
  • the gate electrode of each TFT is connected to the gate bus line of each row.
  • the source electrode of each TFT is connected to the source bus line of each column.
  • a desired image can be obtained by applying an image signal to the source bus line and applying a voltage to the gate bus line at a predetermined timing.
  • the scanning line, the signal line, the auxiliary capacitance wiring, the thin film transistor, and the pixel electrode are spaced apart from each other through the insulating film or the like so as to be electrically isolated from each other. It is necessary to arrange with a gap. Further, the pixel electrode and the counter electrode are arranged apart from each other with a liquid crystal layer interposed therebetween. Therefore, a certain amount of capacitance is formed between each wiring and electrode. Specifically, the scanning line and the pixel electrode form a gate drain capacitance (Cgd), the signal line and the pixel electrode form a source / drain capacitance (Csd), and the auxiliary capacitance wiring. The pixel electrode forms an auxiliary capacitor (Ccs), and the pixel electrode and the counter electrode form a liquid crystal capacitor (Clc).
  • the other of the pair of substrates includes a counter electrode. Since an electric field is formed between the pixel electrode and the counter electrode, and each pixel electrode is individually controlled by a thin film transistor, the orientation of the liquid crystal can be controlled on a pixel-by-pixel basis. The whole can be controlled precisely.
  • the pixel electrode is arranged for each pixel, and among the plurality of pixel electrodes arranged in the one pixel, a pixel electrode having a larger area is formed of a plurality of thin film transistors arranged in the one pixel. Among these, it is connected to a thin film transistor having a larger channel width. In other words, among the plurality of pixel electrodes arranged in the one pixel, the pixel electrode having a smaller area has a smaller channel width among the plurality of thin film transistors arranged in the one pixel. Connected with.
  • the channel width does not indicate the distance between the source electrode and the drain electrode (hereinafter also referred to as channel length) when the thin film transistor is viewed in a plan view, but is a region where the source electrode and the drain electrode face each other.
  • the width There is a correlation between the channel width and the pixel capacitance, and there is a correlation between the pixel capacitance and the pixel electrode area.
  • the configuration of the liquid crystal display device of the present invention is not particularly limited by other components as long as such components are formed as essential. A preferred embodiment of the liquid crystal display device of the present invention will be described in detail below.
  • the overlapping area of the pixel electrode having a larger area with the scanning line of the pixel electrode is preferably different from the overlapping area of the scanning line of the pixel electrode having a smaller area.
  • the value of the gate drain capacitance (Cgd) formed by the scanning line and the pixel electrode can be changed, so that more appropriate adjustment is possible.
  • the overlapping area with the signal line of the pixel electrode having a larger area is preferably different from the overlapping area with the signal line of the pixel electrode having a smaller area.
  • the overlapping area of the pixel electrode having a larger area with the auxiliary capacitor wiring is preferably different from the overlapping area of the pixel electrode having a smaller area with the auxiliary capacitor wiring.
  • the value of the auxiliary capacitance (Ccs) formed by the auxiliary capacitance wiring and the pixel electrode can be changed, so that more appropriate adjustment is possible.
  • the thickness of the liquid crystal layer overlapping the pixel electrode having a larger area is preferably different from the thickness of the liquid crystal layer overlapping the pixel electrode having a smaller area.
  • the scanning line and the pixel electrode form a gate drain capacitance (Cgd), the signal line and the pixel electrode form a source / drain capacitance (Csd), and the auxiliary capacitance wiring and the pixel electrode are
  • the auxiliary capacitance (Ccs) is formed, and the pixel electrode and the counter electrode form a liquid crystal capacitance (Clc), and the sum of the gate drain capacitance, the source drain capacitance, the auxiliary capacitance, and the liquid crystal capacitance.
  • the ratio of the gate drain capacitance to the above hereinafter, the value of the ratio of the gate drain capacitance is ⁇ ) is different among the plurality of color pixels, and is obtained for each of the plurality of color pixels.
  • the ratio of the largest gate drain capacitance ratio to the smallest gate drain capacitance ratio is 10% of the smallest gate drain capacitance ratio. It is preferable that the under.
  • ⁇ at this time is preferably close between the pixels, and by having the above numerical range, it is possible to sufficiently achieve the suppression of burn-in, and the optimum counter voltage between the pixels. It is possible to eliminate the difference.
  • the value of the response coefficient (“Cpix (min) / Cpix (max)”) calculated by the minimum value of the total sum of the liquid crystal capacitances differs among the plurality of color picture elements. It is preferable that the difference between the largest response coefficient and the smallest response coefficient among the obtained response coefficients is 5% or less with respect to the smallest response coefficient.
  • the pixel electrode includes a plurality of subpixel electrodes divided into one pixel, the thin film transistor is connected to each of the subpixel electrodes, and the auxiliary capacitance line is connected to each of the subpixel electrodes. It is preferable that the liquid crystal display device includes a drive circuit that overlaps the polarity of the voltage of the auxiliary capacitance line at regular intervals.
  • a multi-drive method By arranging a plurality of subpixel electrodes in the same picture element and driving them with different effective voltages, it is possible to create a state in which different ⁇ characteristics are mixed, and to eliminate the viewing angle dependency based on the ⁇ characteristics.
  • the multi-drive is performed by using the change in the voltage of the auxiliary capacitance wiring, so that it is not necessary to increase the number of extra wirings.
  • the ratio of the auxiliary capacity to the sum of the gate / drain capacity, the source / drain capacity, the auxiliary capacity, and the liquid crystal capacity (hereinafter, the value of the ratio of the auxiliary capacity is referred to as K) is the plurality of colors.
  • the difference between the largest auxiliary capacity ratio and the smallest auxiliary capacity ratio among the ratios of the auxiliary capacity obtained for each of the above-mentioned multi-color picture elements is the smallest auxiliary capacity. It is preferable that it is 1.0% or less with respect to ratio.
  • the liquid crystal display device of the present invention since the variation in the optimum counter voltage is adjusted between the picture elements, the occurrence of burn-in can be suppressed.
  • FIG. 3 is a schematic plan view illustrating an arrangement configuration of pixel electrodes, TFTs, and various wirings of the liquid crystal display device of Embodiment 1.
  • FIG. 3 is a schematic plan view when the color filter in Embodiment 1 has a stripe arrangement. It is a plane schematic diagram when the color filter in Embodiment 1 is a rice field arrangement. 3 is an equivalent circuit diagram in the liquid crystal display device of Embodiment 1.
  • FIG. 3 is a schematic plan view of color filters per pixel according to Embodiment 1.
  • FIG. 6 is a schematic plan view (enlarged view) showing a second example of a TFT in which the channel width is adjusted. It is a plane schematic diagram which shows the 3rd example of TFT which adjusted the magnitude
  • FIG. 9 is a schematic plan view (enlarged view) showing a third example of a TFT in which the channel width is adjusted.
  • 6 is a schematic plan view of color filters per pixel of Example 2.
  • FIG. 6 is a schematic plan view of color filters per pixel of Example 3.
  • FIG. 6 is a schematic plan view of color filters per pixel of Example 4.
  • FIG. 10 is a schematic plan view of color filters per pixel of Example 5.
  • FIG. 10 is a schematic plan view of color filters per pixel of Example 5.
  • FIG. 10 is a schematic plan view of color filters per pixel of Example 6.
  • FIG. 10 is a schematic plan view of color filters per pixel of Example 6.
  • FIG. 10 is a schematic plan view of color filters per pixel of Example 6.
  • FIG. 10 is a schematic plan view of color filters per pixel of Example 7.
  • FIG. 10 is a schematic plan view of color filters per pixel of Example 7.
  • FIG. 10 is a schematic plan view of a TFT showing an example in which the channel width is actually adjusted in Example 5.
  • FIG. It is a graph which shows the relationship between channel size ratio and pixel electrode area ratio.
  • 3 is a schematic plan view illustrating a region where a gate bus line and a drain electrode overlap in Embodiment 1.
  • FIG. 3 is a schematic plan view illustrating a region where a gate bus line and a drain electrode overlap in Embodiment 1.
  • FIG. 3 is a schematic plan view illustrating a region where a gate bus line and a drain electrode overlap in Embodiment 1.
  • FIG. 24 is an example of the TFT in which the size of the overlapping area of the gate bus line and the drain electrode is adjusted, and is a form in which d1 of the TFT in FIG. 24 is changed.
  • 24 is an example of the TFT in which the size of the overlapping area of the gate bus line and the drain electrode is adjusted, and is a form in which d1 of the TFT in FIG. 24 is changed.
  • 24 is an example of the TFT in which the size of the overlapping area of the gate bus line and the drain electrode is adjusted, and is a form in which d2 of the TFT in FIG. 24 is changed.
  • 24 is an example of the TFT in which the size of the overlapping area of the gate bus line and the drain electrode is adjusted, and is a form in which d2 of the TFT in FIG. 24 is changed.
  • 25 is an example of a TFT in which the size of the overlapping area of the gate bus line and the drain electrode is adjusted, and is a form in which d3 of the TFT in FIG. 25 is changed. In the example of the TFT shown in FIG.
  • FIG. 25 is a schematic plan view showing a region where a gate bus line and a pixel electrode overlap in Embodiment 1, and a normal gate bus line and a pixel electrode overlap each other.
  • FIG. 2 is a schematic plan view showing a region where a gate bus line and a pixel electrode overlap in Embodiment 1, and a normal gate bus line and a pixel electrode overlap each other.
  • FIG. 3 is a schematic plan view illustrating a region where a gate bus line and a pixel electrode overlap in Embodiment 1, and is an example in which the size of the overlapping area between the gate bus line and the drain electrode is adjusted.
  • FIG. 3 is a schematic plan view illustrating a region where a gate bus line and a pixel electrode overlap in Embodiment 1, and is an example in which the size of the overlapping area between the gate bus line and the drain electrode is adjusted.
  • It is a graph which shows the relationship between gate drain overlap area ratio and pixel electrode area ratio.
  • It is a graph which shows the relationship between a frame period and the arrival rate of an applied voltage.
  • It is a schematic diagram which shows a display state when the influence on the display by the difference in a response coefficient is investigated.
  • FIG. 10 is a schematic plan view illustrating an arrangement configuration of pixel electrodes, TFTs, and various wirings of the liquid crystal display device of Embodiment 2.
  • 6 is an equivalent circuit diagram of the liquid crystal display device of Embodiment 2.
  • FIG. 10 is a schematic plan view illustrating a range where a Cs bus line and a spread portion of a drain electrode overlap in Embodiment 2.
  • FIG. 10 is a schematic plan view illustrating an arrangement configuration of pixel electrodes and wirings in a third embodiment.
  • FIG. 10 is a schematic plan view illustrating an arrangement configuration of pixel electrodes and wirings in a fourth embodiment.
  • FIG. 10 is a schematic plan view illustrating an arrangement configuration of pixel electrodes and wirings in Embodiment 5.
  • Embodiment 6 it is a cross-sectional schematic diagram which shows the form using the pixel of 3 colors.
  • FIG. It is a schematic diagram which shows a state when a white window is displayed on a halftone background. It is a schematic diagram which shows the state of a halftone solid display when a white window is deleted. It is a schematic diagram which shows the signal waveform of the drain voltage of two pixel electrodes arrange
  • FIG. 1 is a schematic plan view illustrating an arrangement configuration of pixel electrodes, TFTs, and various wirings of the liquid crystal display device according to the first embodiment.
  • one pixel electrode is arranged for one picture element.
  • one pixel is composed of a plurality of picture elements, and each pixel is controlled by individually controlling each picture element, and further, the entire display by the liquid crystal display device is controlled.
  • the liquid crystal display device of Embodiment 1 has a gate bus line 11 extending in the row direction (horizontal direction) and a source bus line 12 extending in the column direction (vertical direction).
  • the TFT 14 is connected to both the gate bus line 11 and the source bus line 12.
  • the TFT 14 is also connected to the pixel electrode 15.
  • the pixel electrode 15 has a Cs bus line 13 that overlaps at least a part of the pixel electrode 15, and is formed to extend in the row direction so as to cross the center of the pixel electrode 15, as shown in FIG.
  • a kind of color filter is arranged for one picture element.
  • the type, number, and arrangement order of the picture elements constituting the pixel are not particularly limited, and examples thereof include combinations of RGB, RGBY, RGBW, and the like.
  • the color of the picture element is determined by a color filter.
  • a color filter As an arrangement form of the color filter, for example, as shown in FIG. 2, a stripe arrangement formed to extend in the vertical direction regardless of the boundary of the pixel electrode, four colors as shown in FIG. There is a rice field arrangement in which two colors are arranged in each of the direction and the column direction.
  • FIG. 4 is an equivalent circuit diagram of the liquid crystal display device according to the first embodiment.
  • circuit patterns are formed in units of picture elements (sub-pixels), and in FIG. 4, circuit patterns for two picture elements are shown.
  • a liquid crystal capacitor Clc is formed by the pixel electrode and the counter electrode which are arranged to face each other with the liquid crystal layer interposed therebetween.
  • the value of Clc depends on the effective voltage (V) applied to the liquid crystal layer by the pair of electrodes.
  • the auxiliary capacitor Ccs is formed by the pixel electrode and the Cs bus line (auxiliary capacitor wiring) arranged to face each other with the insulating film interposed therebetween.
  • a gate drain capacitance Cgd is formed by the pixel electrode and the gate bus line (scanning line) which are arranged to face each other with the insulating film interposed therebetween.
  • a source / drain capacitor Csd is formed by the pixel electrode and the source bus line (signal line) arranged to face each other with the insulating film interposed therebetween.
  • a TFT thin film transistor
  • the pixel electrode is connected to the drain electrode of the TFT.
  • the gate electrode of the TFT is connected to the gate bus line, and the source electrode of the TFT is connected to the source bus line.
  • a scanning signal supplied in a pulse manner to the gate bus line at a predetermined timing is applied to each TFT at a predetermined timing (line-sequential, one-by-one, two-line simultaneous writing, etc.). Then, an image signal supplied from the source bus line is applied to the pixel electrode connected to the TFT which is turned on for a certain period by the input of the scanning signal.
  • An image signal of a predetermined level written to the liquid crystal layer for each picture element is held for a certain period between the pixel electrode to which the image signal is applied and the counter electrode facing the pixel electrode.
  • an auxiliary capacitor Ccs is formed in parallel with the liquid crystal capacitor Clc formed between the pixel electrode and the counter electrode. Is done.
  • each pixel electrode 15 is different, and the vertical length of each pixel electrode 15 is the same. Is different.
  • FIG. 5 is a schematic plan view of a color filter per pixel according to the first embodiment. As shown in FIG. 5, in the first embodiment, the color filters of red (R), green (G), and blue (B) are arranged. The color filter in Example 1 is a stripe arrangement, and the same color picture elements are formed in the vertical direction of the panel.
  • the length in the vertical direction of the pixel electrode is formed to be the same for each color of red, green, and blue, whereas the length in the horizontal direction (picture element pitch) is different for each color. Therefore, the larger the pixel pitch, the larger the pixel area.
  • the pitch width of the green picture element is larger than the pitch width of the red picture element and larger than the pitch width of the blue picture element.
  • the red pitch width and the blue pitch width are the same. Therefore, the area of the green picture element is larger than the area of the red picture element and larger than the area of the blue picture element.
  • the color balance may be lost because the area of the pixel electrode is different between the picture elements, but it can be adjusted by controlling the backlight. Specifically, it can be adjusted by controlling the backlight signal, changing the phosphor ratio of the light source used for the backlight, or the like.
  • a TFT having a larger channel width is arranged for a pixel electrode having a larger area. Therefore, the channel width of the TFT in the green picture element is larger than the channel width of the TFT in the blue picture element than the channel width of the TFT in the red picture element.
  • a gate drain capacitance (Cgd) formed by the gate bus line and the pixel electrode, a source drain capacitance (Csd) formed by the source bus line and the pixel electrode, and a Cs bus line and the pixel electrode are formed.
  • the balance of the auxiliary capacitance (Ccs) and the liquid crystal capacitance (Clc) formed by the pixel electrode and the counter electrode can be easily adjusted for each picture element.
  • FIGS. 6 to 10 are schematic plan views showing examples of means for varying the channel width d (d1 to d8) of the TFTs in the first embodiment among the picture elements.
  • the TFT 14 is connected to each of the gate bus line 11 and the source bus line 12.
  • the TFT 14 includes a semiconductor layer formed of silicon or the like, a source electrode 22 extended from a part of the source bus line 12, and a drain electrode that supplies an image signal from the source bus line 12 to the pixel electrode via the semiconductor layer. 23 and a gate electrode which is a region overlapping with the semiconductor layer in the gate bus line 11 is provided as a constituent element.
  • the drain electrode 23 extends toward the center of the picture element and is formed with a certain spread.
  • a contact hole 24 is formed in the insulating film on the part 23 a having a certain spread, and the drain electrode 23 and the pixel electrode are electrically connected through the contact hole 24.
  • the portion 23a having the drain electrode 23 spread can form an auxiliary capacitance with the Cs bus line disposed in the lower layer via an insulating film.
  • the semiconductor layer included in the TFT 14 overlaps with both the source electrode 22 and the drain electrode 23.
  • a region overlapping with the source electrode 22 is a source region
  • a region overlapping with the drain electrode 23 is a drain region.
  • a channel region 21 is a region that does not overlap with both the source electrode 22 and the drain electrode 23 and is positioned between the source electrode 22 and the drain electrode 23 in a plan view. Therefore, the semiconductor layer 21 has three regions: a source region, a channel region 21, and a drain region.
  • the channel region 21 overlaps with the gate bus line 11, and an image signal can be supplied from the source electrode 22 to the drain electrode 23 only when a scanning signal is input to the gate bus line 11.
  • the length of the channel region 21 (the distance between the source electrode 22 and the drain electrode 23) is determined to an appropriate value to some extent. Therefore, it is not preferable to change the length of the channel region 21 for each pixel.
  • the width d of the channel region 21 can be adjusted. If the width d of the channel region with respect to the length of the channel region 21 is increased, the electrical characteristics of the TFT 14 are further improved. Therefore, in Example 1, the channel width d in the green picture element is formed larger than the channel width d in the red and blue picture elements.
  • the value of the gate drain capacitance (Cgd) formed with the pixel electrode changes, and this is used to change the optimum counter voltage value for each pixel so as to bring the values closer to each other. Can be adjusted to.
  • FIG. 6 is a schematic plan view showing a first example of a TFT in which the channel width is adjusted.
  • the channel region 21 of the TFT in FIG. 6 is formed between the drain electrode 23 and the source electrode 22 and has a channel width of d1.
  • the size of ⁇ can be adjusted.
  • FIG. 7 and 8 are schematic plan views showing a second example of a TFT in which the channel width is adjusted.
  • the channel width d 2 of the TFT 14 in FIG. 7 is formed not only between the drain electrode 23 and the source electrode 22 but also between the drain electrode 23 and a part of the source bus line 12.
  • the channel width d2 of the TFT 14 at this time is a length obtained by adding a portion d3 facing the source bus line 12 and a portion d4 facing the source electrode 22 as shown in FIG. By changing the magnitude of d2 for each picture element, the magnitude of ⁇ can be adjusted.
  • FIGS. 9 and 10 are schematic plan views showing a third example of a TFT in which the channel width is adjusted.
  • a source electrode 22 extended from a part of the source bus line 12 branches off in the middle, and has a shape surrounding the tip of the drain electrode 23.
  • the channel width d5 of the TFT 14 at this time is a length obtained by adding portions d6 and d8 parallel to the gate bus line 11 and a portion d7 parallel to the source bus line 12 as shown in FIG. By changing the size of d5 for each picture element, the size of ⁇ can be adjusted.
  • the value of ⁇ is close between the picture elements.
  • the value represented by the ratio of the value of ⁇ between the picture elements “(maximum value of ⁇ minimum value of ⁇ ) / minimum value of ⁇ ” is preferably 10% or less.
  • FIG. 11 is a schematic plan view of color filters per pixel of the second embodiment.
  • the color filter in Example 2 has a stripe arrangement, and picture elements of the same color are formed in the vertical direction of the panel.
  • the color filter uses three colors of red (R), green (G), and blue (B).
  • the arrangement order of colors is not particularly limited.
  • the pitch width of red (R) is narrower than the pitch width of blue (B) than the pitch width of green (G).
  • the pitch width of green (G) and the pitch width of blue (B) are the same.
  • FIG. 12 is a schematic plan view of color filters per pixel according to the third embodiment.
  • the color filter in Example 3 has a stripe arrangement, and picture elements of the same color are formed in the vertical direction of the panel.
  • the color filter uses three colors of red (R), green (G), and blue (B).
  • the arrangement order of colors is not particularly limited.
  • the pitch width of red (R) is narrower than the pitch width of blue (B), and the pitch width of blue (B) is narrower than the pitch width of green (G).
  • FIG. 13 is a schematic plan view of color filters per pixel according to the fourth embodiment.
  • the color filter in Example 4 has a stripe arrangement, and picture elements of the same color are formed in the vertical direction of the panel.
  • the color filter uses four colors of red (R), green (G), blue (B), and yellow (Y).
  • the arrangement order of colors is not particularly limited.
  • the pitch width of green (G) and the pitch width of yellow (Y) are the same, and the pitch width of red (R) and the pitch width of blue (B) are the same.
  • the pitch width of green (G) and yellow (Y) is narrower than the pitch width of red (R) and blue (B).
  • Example 5 14 and 15 are schematic plan views of color filters per pixel according to the fifth embodiment.
  • the color filter in Example 5 has a stripe arrangement, and picture elements of the same color are formed in the vertical direction of the panel.
  • four color filters of red (R), green (G), blue (B), and yellow (Y) are used.
  • the arrangement order of colors is not particularly limited.
  • the pitch width of green (G) and the pitch width of yellow (Y) are the same.
  • the pitch width of red (R) is larger than any pitch width of green (G) and yellow (Y), and the pitch width of blue (B) is also any pitch of green (G) and yellow (Y). Greater than width.
  • the red pitch width and the blue pitch width depending on the arrangement position of the spacer for holding the cell gap, the formation position of the Cs wiring in the display region, and the like.
  • the multilayer spacer may be formed on the red picture element in order to obtain a sufficient height.
  • copper (Cu) is used for metal wiring such as a gate bus line and a source bus line
  • reflection by copper (Cu) will be reddish, so a laminated spacer is formed on a blue picture element. It is possible that In this case, it is preferable to make the blue ratio smaller than the red ratio.
  • FIGS. 16 to 19 are schematic plan views of color filters per pixel of the sixth embodiment.
  • the color filter in Example 6 has a stripe arrangement, and the same color picture elements are formed in the vertical direction of the panel.
  • four color filters of red (R), green (G), blue (B), and yellow (Y) are used.
  • the arrangement order of colors is not particularly limited.
  • the pitch width of red is larger than any pitch width of green and yellow
  • the pitch width of blue is also larger than any pitch width of green and yellow.
  • any of large forms is assumed. 16 shows a pitch width of yellow ⁇ green ⁇ blue ⁇ red, FIG.
  • FIG. 17 shows a pitch width of green ⁇ yellow ⁇ blue ⁇ red
  • FIG. 18 shows a pitch width of yellow ⁇ green ⁇ red
  • FIG. 19 shows a pitch width of green ⁇ yellow ⁇ red ⁇ blue.
  • the location of the spacer for holding the cell gap and the formation of the Cs wiring in the display area It is preferable to appropriately set each pitch width depending on the location or the like. Specifically, as described above.
  • Example 7 20 and 21 are schematic plan views of color filters per pixel according to the seventh embodiment.
  • the color filter in the seventh embodiment is a rice-shaped array of four-color picture elements of red, green, blue and yellow, and two are formed in each of the vertical direction and the horizontal direction. A total of four squares constitutes one picture element.
  • the arrangement order of colors is not particularly limited. Any pattern of Examples 4 to 6 can be applied to the area of each picture element. That is, Example 7 is the same except that the stripe arrangement is a rice field arrangement. Note that, in the case of a rice field arrangement, unlike the case of the stripe arrangement, the pixel is constituted not only by picture elements arranged in the horizontal direction but also by picture elements arranged in the vertical direction. Therefore, the pitch width in the vertical direction may be different as shown in FIG. 20, or the pitch width in the horizontal direction may be different as shown in FIG.
  • FIG. 22 is a schematic plan view of a TFT showing an example in which the channel width is actually adjusted in the fifth embodiment.
  • the TFT 14 includes a source electrode 22 extending from a part of the source bus line 12, a gate electrode 25 extending from a part of the gate bus line 11, and a drain electrode connected to the pixel electrode. 23. Further, the TFT 14 has a semiconductor layer at a position overlapping with the gate electrode 25, and a part of the semiconductor layer overlaps with each of the source electrode 22 and the drain electrode 23. Further, the other part of the semiconductor layer does not overlap with either the source electrode 22 or the drain electrode 23, and among these, a region sandwiched between the source electrode 22 and the drain electrode 23 in a plan view is a channel. Region 21.
  • the width of the channel region 21 of the semiconductor layer is set differently between the picture elements, but the distance between the source electrode 22 and the drain electrode 23 is set to be uniform.
  • the drain electrode 23 has a linear shape extending in a direction parallel to the source bus line 12.
  • the source electrode 22 has an opening that opens in a direction opposite to the gate bus line 11 when viewed in plan, and has a shape that surrounds the tip of the drain electrode 23.
  • the width of the drain electrode 23 is c, and the length in the direction parallel to the gate bus line 11 in the distance between the drain electrode 23 and the source electrode 22 is d.
  • the length in the direction parallel to the source bus line 12 is e.
  • the length in the direction parallel to the gate bus line 11 at the portion where the source electrode 22 faces the drain electrode 23 is a.
  • the length obtained by subtracting the length of the source electrode 22 in the direction parallel to the source bus line 12 from the length of the gate electrode 25 in the direction parallel to the source bus line 12 is b.
  • the shift of ⁇ between the picture elements could be 3.88%.
  • ⁇ Vd is 1.838V for the red picture element, 1.901V for the green and yellow picture elements, and 1.910V for the blue picture element, and the difference between the maximum value and the minimum value of ⁇ Vd. was 72 mV.
  • a liquid crystal display device in which the optimum counter voltage is sufficiently adjusted between the picture elements and the occurrence of burn-in is suppressed can be obtained.
  • the ratio of the pitch width of each picture element was 1.4: 1: 1: 1.7 in “red”: “green”: “yellow”: “blue”.
  • Table 2 below shows the allowable range of the deviation of ⁇ when the difference in ⁇ Vd is assumed to be within 100 mV in the liquid crystal display device of the present invention. If the difference ⁇ Vd is 100 mV or less, the image sticking is easily improved, and if it is 50 mV or less, the image sticking is more reliably improved.
  • FIG. 23 is a graph showing the relationship between the channel size ratio and the pixel electrode area ratio.
  • FIGS. 6 to 8 are schematic plan views showing regions where the gate bus line and the drain electrode overlap in the first embodiment.
  • Cgd gate drain capacitance
  • the balance between the pixels of the value of ⁇ Cgd / (Cgd + Csd + Ccs + Clc) is adjusted.
  • the adjustment of Cgd is effective for adjusting the balance of the ⁇ value between the picture elements.
  • the difference in overlap area between the drain electrode and the gate bus line in the TFT actually affects the gate drain capacitance (Cgd) formed between the gate bus line and the drain electrode.
  • Cgd gate drain capacitance
  • FIG. 27 to 30 are examples of TFTs in which the size of the overlapping area between the gate bus line and the drain electrode is adjusted in the example of the TFT shown in FIG. 27 and 28 show a form in which d1 of the TFT in FIG. 24 is changed.
  • a part of the projection is provided in plan in a region where the drain electrode 23 and the gate bus line 11 overlap.
  • the entire width of d1 is widened.
  • 29 and 30 show a form in which d2 of the TFT in FIG. 24 is changed.
  • the length of d2 is widened.
  • the shape of the drain electrode 23 is not changed, but a protruding portion is provided in a plane on a part of the gate bus line 11, and as a result, the drain electrode 23 and the gate bus line 11 overlap each other. Is spreading.
  • FIGS. 31 to 33 are examples of TFTs in which the size of the overlapping area between the gate bus line and the drain electrode is adjusted in the example of the TFT shown in FIG.
  • FIG. 31 shows a form in which d3 of the TFT in FIG. 25 is changed. In FIG. 31, the entire width of d3 is widened.
  • 32 and 33 show a form in which d4 of the TFT in FIG. 25 is changed. In FIG. 32, the length of d4 is widened.
  • the shape of the drain electrode 23 remains the same, but a protruding portion is provided in a plane on a part of the gate bus line 11, and as a result, the drain electrode 23 and the gate bus line 11 overlap each other. Is spreading.
  • a gate drain capacitance (Cgd) formed between the gate bus line and the drain electrode is also formed in a region where the gate bus line and the pixel electrode directly overlap.
  • FIG. 34 to 36 are schematic plan views showing regions where the gate bus lines and the pixel electrodes overlap in the first embodiment.
  • FIG. 34 shows a form in which a normal gate bus line and a pixel electrode overlap each other, the end of the pixel electrode 15 is linear, and the gate bus line 11 extends in parallel with the end of the pixel electrode 15.
  • 35 and 36 show examples in which the size of the overlapping area between the gate bus line and the drain electrode is adjusted.
  • a part of the pixel electrode 15 and the gate bus line 11 are overlapped with a part of the pixel electrode 15 in a planar area. Therefore, as a result, a region where the pixel electrode 15 and the gate bus line 11 overlap is widened.
  • FIG. 34 shows a form in which a normal gate bus line and a pixel electrode overlap each other, the end of the pixel electrode 15 is linear, and the gate bus line 11 extends in parallel with the end of the pixel electrode 15.
  • 35 and 36 show examples in which the size of the overlapping area between the gate
  • a concave portion (notch portion) is provided in part on the pixel electrode 15 in a region where the pixel electrode 15 and the gate bus line 11 overlap. Therefore, as a result, the region where the pixel electrode 15 and the gate bus line 11 overlap is narrowed.
  • the size of each capacitance formed between the pixel electrode and the pixel electrode is adjusted. Is different for each picture element, and can be made closer to the optimum counter voltage value for each picture element.
  • the overlapping area of the gate bus line and the drain electrode is different between the picture elements, in the three-color picture element having different picture element pitches, the overlapping area of the gate bus line and the drain electrode is actually The results of the examination of the deviation from ⁇ in are shown below. In the following examination, adjustment based on the difference in channel width is not included, and examination is made purely on the gate drain area only.
  • FIG. 37 is a graph showing the relationship between the gate / drain overlap area ratio and the pixel electrode area ratio.
  • Cpix (min) / Cpix (max) (hereinafter also referred to as response coefficient) between picture elements.
  • Cpix (min) is a pixel capacity when black display is performed
  • Cpix (max) is a pixel capacity when white display is performed.
  • the response coefficient represented by “Cpix (min) / Cpix (max)” is one of the indicators of the response characteristics of the liquid crystal. If this value is different between picture elements, the response differs depending on the color. Therefore, a desired color may not be obtained.
  • Cpix (min) / Cpix (max) is the adjustment of the TFT channel width up to the above, the adjustment of the overlapping area of the gate bus line and the drain electrode, the adjustment of the overlapping area of the pixel electrode and the gate bus line, the pixel electrode And adjustment of the overlapping area between the Cs bus line and the like.
  • FIG. 38 is a graph showing the relationship between the frame period and the arrival rate of the applied voltage.
  • FIG. 39 is a schematic diagram showing a display state when the influence on the display due to the difference in response coefficient is examined.
  • the current liquid crystal display device is designed to obtain a desired transmittance through two stages because the liquid crystal does not respond within one frame. For example, as shown in FIG. 39, when a white square is displayed with a black background and the square is moving from right to left, the leftmost picture element of each square is displayed for each frame. Therefore, only the color with a small response coefficient has a slow response, the other colors become strong, and the color changes.
  • FIG. 40 is a graph showing a preferable range of the response coefficient represented by “Cpix (min) / Cpix (max)”.
  • the value of the response coefficient when the arrival rate is 0.9 is 0.78, and 0.78 ⁇ 0.04 where the difference in arrival rate is within 5% is a preferable range of the response coefficient.
  • FIG. 41 is a schematic plan view illustrating an arrangement configuration of pixel electrodes, TFTs, and various wirings of the liquid crystal display device according to the second embodiment.
  • two pixel electrodes hereinafter also referred to as sub-pixel electrodes
  • one pixel is composed of a plurality of picture elements, and each pixel is controlled by individually controlling each picture element, and further, the entire display by the liquid crystal display device is controlled.
  • the liquid crystal display device of Embodiment 2 has a gate bus line 11 extending in the row direction (lateral direction) and a source bus line 12 extending in the column direction (vertical direction).
  • the first TFT 14 a and the second TFT 14 b are connected to both the gate bus line 11 and the source bus line 12.
  • the first TFT 14a is connected to the first subpixel electrode 15a
  • the second TFT 14b is connected to the second subpixel electrode 15b.
  • the first Cs bus line 13a that overlaps at least part of the first subpixel electrode 15a and the second that overlaps at least part of the second subpixel electrode 15b.
  • each has a Cs bus line 13b and is formed extending in the row direction so as to cross the center of each of the sub-pixel electrodes 15a and 15b.
  • a kind of color filter is arranged for one picture element.
  • the type, number, and arrangement order of the picture elements constituting the pixel are not particularly limited, and examples thereof include combinations of RGB, RGBY, RGBW, and the like.
  • the color of the picture element is determined by a color filter.
  • a color filter As an arrangement form of the color filter, for example, as shown in FIG. 2, a stripe arrangement formed to extend in the vertical direction regardless of the boundary of the pixel electrode, four colors as shown in FIG. There is a rice field arrangement in which two colors are arranged in each of the direction and the column direction.
  • the two subpixel electrodes form subpixel capacitors having different sizes.
  • a method of making the subpixel capacitances different there are (1) a method of supplying signal voltages from different source bus lines and (2) a method of adjusting by changing the voltage of the Cs bus lines.
  • One TFT is connected to each of the sub-pixel electrodes.
  • Each TFT is connected to the same gate bus line, and two subpixels are controlled at a time when a scanning signal is supplied to the gate bus line.
  • FIG. 42 is an equivalent circuit diagram of the liquid crystal display device according to the second embodiment.
  • a circuit pattern is formed in units of sub-pixels
  • FIG. 42 shows a circuit pattern of two sub-pixels.
  • Each of the subpixel electrodes forms Clc1 and Clc2 with the liquid crystal layer.
  • each of the subpixel electrodes forms Ccs1 and Ccs2b with the Cs bus line.
  • each of the sub-pixel electrodes is connected to the drain electrode of each TFT, and driving is controlled by each TFT.
  • a liquid crystal capacitor Clc is formed by the pixel electrode and the counter electrode which are arranged to face each other with the liquid crystal layer interposed therebetween.
  • the value of Clc depends on the effective voltage (V) applied to the liquid crystal layer by the pair of electrodes.
  • the auxiliary capacitor Ccs is formed by the pixel electrode and the Cs bus line (auxiliary capacitor wiring) arranged to face each other with the insulating film interposed therebetween.
  • a gate drain capacitance Cgd is formed by the pixel electrode and the gate bus line (scanning line) which are arranged to face each other with the insulating film interposed therebetween.
  • a source / drain capacitor Csd is formed by the pixel electrode and the source bus line (signal line) arranged to face each other with the insulating film interposed therebetween.
  • each subpixel electrode using TFTs in the second embodiment are the same as those in the first embodiment.
  • FIG. 43 is a diagram illustrating signal waveforms when multi-pixel driving is performed.
  • the voltage of Vg changes from VgL to VgH, so that the first TFT 14a and the second TFT 14b are turned on at the same time, and the first and second subpixel electrodes 15a and 15b are respectively turned on.
  • the voltage Vs is transmitted from the source bus line 12 to charge the first and second subpixel electrodes 15a and 15b.
  • the first and second Cs bus lines 13a and 13b overlapping with the first and second subpixel electrodes 15a and 15b are also charged from the source bus line 12.
  • the first TFT 14a and the second TFT 14b are simultaneously turned off (OFF state), and the first and second TFTs are turned off.
  • the subpixel electrodes 15 a and 15 b and the first and second Cs bus lines 13 a and 13 b are all electrically insulated from the source bus line 12.
  • the voltages Vlc1 and Vlc2 of the first and second subpixel electrodes 15a and 15b are substantially the same voltage due to a pull-in phenomenon due to the influence of the parasitic capacitance and the like of the first TFT 14a and the second TFT 14b.
  • Vlc1 Vs ⁇ Vd
  • Vlc2 Vs ⁇ Vd It becomes.
  • Vcs2 Vcom + Vad It is.
  • the voltage Vcs1 of the first Cs bus line 13a changes from Vcom ⁇ Vad to Vcom + Vad
  • the voltage Vcs2 of the second Cs bus line 13b changes from Vcom + Vad to Vcom ⁇ Vad.
  • Vlc2 Vs ⁇ Vd ⁇ 2 ⁇ Vad ⁇ Ccs2 / (Clc2 + Ccs2) To change.
  • Vcs1 changes from Vcom + Vad to Vcom ⁇ Vad
  • Vcs2 changes from Vcom ⁇ Vad to Vcom + Vad
  • Vlc2 Vs ⁇ Vd To change.
  • Vcs1 changes from Vcom ⁇ Vad to Vcom + Vad
  • Vcs2 changes from Vcom + Vad to Vcom ⁇ Vad
  • Vlc2 Vs ⁇ Vd ⁇ 2 ⁇ Vad ⁇ Ccs2 / (Clc2 + Ccs2) To change.
  • Vcs1, Vcs2, Vlc1, and Vlc2 alternately repeat the changes in T4 and T5 at intervals of an integral multiple of the horizontal writing time 1H. Whether the repetition interval of T4 and T5 is 1 time, 2 times, 3 times, or more than 1H depends on the driving method of the liquid crystal display device (for example, polarity inversion driving). ) And display state (flickering, feeling of display roughness, etc.) may be set as appropriate. This repetition is continued until the next time equivalent to T1.
  • Vlca Vs ⁇ Vd + Vad ⁇ Ccs1 / (Clc1 + Ccs1)
  • Vlcb Vs ⁇ Vd ⁇ Vad ⁇ Ccs2 / (Clc2 + Ccs2) It becomes.
  • V1 Vlc1-Vcom
  • V2 Vs ⁇ Vd ⁇ Vad ⁇ Ccs2 / (Clc2 + Ccs2) ⁇ Vcom
  • the values are different from each other.
  • the total length in the vertical direction of the plurality of subpixel electrodes is formed to be the same for each color of red, green, and blue, while the length in the horizontal direction is different for each color. Therefore, the difference in picture element pitch is directly reflected in the difference in the total area of the subpixel electrode between the picture elements.
  • auxiliary adjustment is performed by the gate drain overlap area.
  • a method of adjusting ⁇ in the second embodiment a method similar to that shown in the first embodiment can be used.
  • K Ccs / Cpix (Cgd + Csd + Ccs + Clc). Therefore, adjustment of Ccs is effective for adjusting the balance of the K value among the picture elements.
  • FIG. 44 is a schematic plan view showing a range where the Cs bus line and the extended portion of the drain electrode overlap in the second embodiment.
  • the Cs bus line 13 has a region that partially extends
  • the drain electrode 23 also has a region that partially extends. These are isolated via an insulating film, but overlap each other when viewed in a plane, and form an auxiliary capacitor Ccs. Since the size of Ccs depends on the area where they overlap each other, an appropriate Ccs value can be formed by adjusting the size of each spreading region for each sub-pixel and adjusting the degree of overlap. it can.
  • the expanded portion 23a of the Cs bus line 13 is larger than those of the expanded portion of the drain electrode 23 on both sides in the vertical direction and the horizontal direction.
  • the length of the extended portion 23a of the drain electrode 23 is d, and the length in the horizontal direction is f. Further, the length in the vertical direction of the expanded portion of the Cs bus line 13 is e, and the length in the horizontal direction is g.
  • FIG. 45 to 48 are schematic plan views showing an example of adjusting the Cs capacitance by the overlapping area of the pixel electrode and the Cs bus line.
  • FIG. 45 shows a form in which the upper side of the pixel electrode 15 overlaps a part of the Cs bus line 13. The value of Ccs can be adjusted by adjusting the values of a and b in FIG.
  • FIG. 46 shows a form in which the Cs bus line 13 crosses the center of the pixel electrode 15 and overlaps the entire width direction of the Cs bus line 13. The value of Ccs can be adjusted by adjusting the values of c and d in FIG. FIG.
  • FIG. 47 shows a form in which the upper side of the pixel electrode 15 overlaps with the Cs bus line 13 and an extending portion is added along the left side of the pixel electrode 15.
  • the value of Ccs can be adjusted by adjusting the values of a to d in FIG.
  • FIG. 48 shows a form in which the upper side of the pixel electrode 15 overlaps with the Cs bus line 13 and an extending portion is added so as to cut the center of the pixel electrode 15 vertically. By adjusting the values of e to f in FIG. 48, the value of Ccs can be adjusted.
  • FIG. 49 is a waveform diagram showing Cs amplitude when multi-drive is performed.
  • the magnitude of the pull-in by ⁇ Vcs is preferably uniform among the sub-pixels, specifically within 10 mV. It is preferable to become. Thereby, the optimal counter voltage between subpixels can be brought close. Since Vcs pp is substantially a fixed value, ⁇ Vcs is preferably adjusted by K.
  • Table 7 below is a table showing an allowable range of deviation of the value of K when it is assumed that ⁇ Vcs is 10 mV or less.
  • the K value is set within a range of 0.43 to 0.54, and thus examination was made using this range as a guide.
  • Embodiment 3 In the third embodiment, picture elements of three colors of red, green and blue, or four colors of red, green, blue and yellow are used, and a combination of these picture elements constitutes one pixel. .
  • the type, number, and arrangement order of the pixel colors are not particularly limited.
  • FIG. 50 is a schematic plan view illustrating an arrangement configuration of pixel electrodes and wirings according to the third embodiment.
  • any one of the two source bus lines extended in the vertical direction is selected for one pixel electrode among a plurality of pixel electrodes arranged in one pixel. It overlaps with the end of the pixel electrode.
  • only one source bus line 12 out of the two source bus lines 12 extending in the vertical direction is connected to the end of the pixel electrode 15 with respect to the other pixel electrodes 15.
  • the other source bus line 12 is not overlapped with the end of the pixel electrode 15.
  • the pixel capacity between the picture elements or the sub-pixels is adjusted by the same means as the means shown in the first and second embodiments.
  • the pitch width of the picture elements is not particularly limited, and the pitch width may be different or the same between the picture elements.
  • Embodiment 4 picture elements of three colors of red, green and blue, or four colors of red, green, blue and yellow are used, and a combination of these picture elements constitutes one pixel. .
  • the type, number, and arrangement order of the pixel colors are not particularly limited.
  • FIG. 51 is a schematic plan view showing the arrangement configuration of pixel electrodes and wirings in the fourth embodiment.
  • any one of the two source lines extending in the vertical direction is a pixel for a certain pixel electrode among a plurality of pixel electrodes arranged in one pixel. It overlaps with the end of the electrode.
  • one of the two source bus lines 12 extending in the vertical direction is connected to the end of the pixel electrode 15.
  • the other source bus line 12 is not overlapped with the end of the pixel electrode 15.
  • a Cs bus line 13 extends in the vertical direction next to the non-overlapping source bus line 12, and the Cs bus line 13 overlaps the other end of the pixel electrode 15.
  • the area of the pixel electrode is reduced, and the source wiring is overlapped only on one end of the pixel electrode.
  • Such a form is adopted when it is necessary to overlap only the Cs wiring instead of the source wiring on the other end of the electrode.
  • the pixel capacity between the picture elements or the sub-pixels is adjusted by the same means as the means shown in the first and second embodiments.
  • the pitch width of the picture elements is not particularly limited, and the pitch width may be different or the same between the picture elements.
  • Embodiment 5 In the fifth embodiment, picture elements of three colors of red, green and blue, or four colors of red, green, blue and yellow are used, and a combination of these picture elements constitutes one pixel. . In the fifth embodiment, the type, number, and arrangement order of the pixel colors are not particularly limited.
  • FIG. 52 is a schematic plan view showing the arrangement configuration of pixel electrodes and wirings in the fifth embodiment.
  • one pixel electrode is extended in the horizontal direction so that the Cs wiring overlaps with the upper end portion of the pixel electrode.
  • the Cs wiring is not linear, but has a partially expanded region.
  • the other pixel electrodes 15 are extended in the lateral direction so that the Cs bus lines 13 overlap the upper end portions of the pixel electrodes 15, and the Cs bus lines 13 are straight lines.
  • the upper side of the pixel electrode 15 is not linear but has a shape recessed inside. For this reason, the overlapping area of the pixel electrode 15 and the Cs bus line 13 is different among the picture elements, and the area of the pixel electrode 15 is also different for each picture element.
  • the area of the pixel electrode is reduced, and the arrangement configuration of the pixel electrode and the Cs wiring is made different for each picture element.
  • the optimum counter voltage is different among the picture elements, so that burn-in is likely to occur.
  • the pixel capacity between the picture elements or the sub-pixels is adjusted by the same means as the means shown in the first and second embodiments.
  • the pitch width of the picture elements is not particularly limited, and the pitch width may be different or the same between the picture elements.
  • Embodiment 6 53 and 54 are schematic cross-sectional views of the liquid crystal layer in the sixth embodiment.
  • picture elements of three colors of red, green and blue, or four colors of red, green, blue and yellow are used, and a combination of these picture elements constitutes one pixel.
  • . 53 is a schematic cross-sectional view showing a form using three-color picture elements in the sixth embodiment
  • FIG. 54 is a schematic cross-sectional view showing a form using four-color picture elements in the sixth embodiment.
  • the liquid crystal layer 1 included in the liquid crystal display device of Embodiment 6 is disposed between a pair of substrates including an active matrix substrate 2 and a color filter substrate 3.
  • the active matrix substrate 2 has pixel electrodes 41
  • the color filter substrate 3 has counter electrodes 42.
  • the color filter substrate 3 includes a plurality of color filters 31 and constitutes one pixel with three or four colors.
  • 53 shows a form in which three color filters of red 31R, green 31G, and blue 31B are used.
  • red 31R, green 31G, blue 31B, and yellow 31Y are shown.
  • a form in which four color filters are used is shown.
  • the thickness (cell gap) of the liquid crystal layer 1 corresponding to the blue picture element is formed thinner than the thickness (cell gap) of the liquid crystal layer 1 corresponding to the other picture elements.
  • the voltage applied to the liquid crystal layer 1 by the electrodes 41 and 42 included in the pair of substrates varies depending on the picture element. This is because, in Embodiment 6, the thickness of the liquid crystal layer 1 in the blue picture element is set to be thinner than the thickness of the liquid crystal layer 1 in the other picture elements, and the liquid crystal formed in the blue picture element. The capacity is larger than other picture elements. Therefore, when the multi-gap structure is provided, the optimum counter voltage is different between the picture elements.
  • the optimum counter voltage is adjusted between the picture elements using the channel width of the TFT, and the optimum counter voltage is further adjusted by adjusting the cell gap between the picture elements. .

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Abstract

本発明は、絵素の面積が異なっていたとしても、焼きつきが生じにくい液晶表示装置を提供する。本発明の液晶表示装置は、一対の基板と、上記一対の基板間に挟持された液晶層とを有し、かつ複数色の絵素によって一つの画素が構成される液晶表示装置であって、上記一対の基板の一方は、走査線と、信号線と、補助容量配線と、上記走査線及び上記信号線のそれぞれと接続された薄膜トランジスタと、上記薄膜トランジスタと接続された画素電極とを備え、上記一対の基板の他方は、対向電極を備え、上記画素電極は、絵素ごとに配置され、上記一つの画素内に配置された複数の画素電極のうち、より広い面積をもつ画素電極が、上記一つの画素内に配置された複数の薄膜トランジスタのうち、より大きなチャネル幅を有する薄膜トランジスタと接続されている液晶表示装置である。

Description

液晶表示装置
本発明は、液晶表示装置に関する。より詳しくは、薄膜トランジスタを用いた駆動方式を採用する液晶表示装置に関するものである。
液晶表示（ＬＣＤ：Liquid Crystal Display）装置は、一対の基板間に充填された液晶層等を利用して、光源から出射された光の光学特性を制御することにより表示を行う装置であり、薄型、軽量、低消費電力といった特長を活かし、様々な分野で用いられている。
液晶表示装置は、基板に形成した一対の電極により液晶層に電圧を印加して液晶分子の配向状態を変化させ、液晶層を透過する光の偏光状態を変化させる。液晶表示装置には、カラー表示を行うために、複数色のカラーフィルタが配置される。液晶層を挟持する一対の基板は、スペーサによってその間隔（セルギャップ）が一定に保持され、シール材によって互いが貼り合わされている。
液晶表示装置には、通常、赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の３色のサブピクセルが形成される。それぞれのサブピクセルに対し、各色のカラーフィルタが配置され、各色のカラーフィルタを透過する光を調整することで、画素（ピクセル）単位で色制御が行われる。
近年では、これらＲＧＢ以外に、輝度を高める目的として白（Ｗ）のサブピクセルを配置する等の工夫がなされている（例えば、特許文献１参照。）。また、ＲＧＢＷのサブピクセルの面積を各色で異ならせ、カラーバランスを適切に調整する方法も検討されている（例えば、特許文献２参照。）。
液晶表示装置には、通常、画素電極がマトリクス状に配置され、各画素電極は、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）によるスイッチを通して駆動される。ＴＦＴは三端子型の電界効果トランジスタであり、各ＴＦＴのドレイン電極は、そのＴＦＴに対応する画素電極に接続される。各ＴＦＴのゲート電極は、マトリクスの各行のゲートバスラインと接続される。各ＴＦＴのソース電極は、マトリクスの各列のソースバスラインと接続される。ソースバスラインに画像信号を与えるとともに、ゲートバスラインを順次走査することにより、所望の画像を得ることができる。
液晶表示装置によっては、各色のサブピクセルによって液晶層の厚み（セルギャップ）を異ならせるマルチギャップの構成をとることがある。ただし、異なる大きさのセルギャップは、画素電極に対し異なる容量値を与えることになるため、サブピクセル間の画素容量を等しくするために、（ａ）画素電極面積を等しくし、蓄積容量を異ならせる、（ｂ）画素電極面積を異ならせ、蓄積容量を等しくする等の工夫が必要となる（例えば、特許文献３参照。）。
また、液晶表示装置においては、正面観測時のγ特性と斜め観測時のγ特性とが異なっていることによる視角依存性の問題を解消するために、一つの画素を複数個の副画素に分割し、それぞれのγ特性が近づくように調節がなされることがある（例えば、特許文献４参照。）。γ特性とは、表示輝度の階調依存性であり、γ特性が正面方向と斜め方向で異なるということは、階調表示状態が観測方向によって異なることを意味している。各副画素に対応する液晶層に異なる電圧を印加することで、異なるγ特性が混合された状態を作り、γ特性に基づく視角依存性を解消することができる。
また、スペーサとして、ＲＧＢのサブピクセルに対応してカラーフィルタを形成する際に、スペーサを設ける場所にも同様にカラーフィルタを形成し、それらを積層させてスペーサを形成する方法も試みられている（例えば、特許文献５参照。）。特許文献５においては、スペーサがサブピクセル内に形成されることにより各画素の容量が変わることを補償するために、保持容量配線の太さを変えることで、各画素の容量比を等しくする方法が検討されている。
特開２００１－２９６５２３号公報 特開２００７－２５６９７号公報 特開平６－１１７３３号公報 特開２００４－６２１４６号公報 国際公開第２００８／０８１６２４号パンフレット
本発明者らは、複数色のサブピクセル（以下、絵素ともいう。）を含む液晶表示装置について検討を行っていたところ、絵素間でピッチ（横の長さ）を異ならせたときに、中間調背景に白ウインドウ画面を長時間表示した後、中間調ベタ画面を表示させると、白ウインドウのあった部分のある色だけが背景部分と異なって見える現象が生じる点に着目した。
図５５は、中間調背景に白ウインドウを表示したときの状態を示す模式図であり、図５６は、白ウインドウを削除したときの中間調ベタ表示の状態を示す模式図である。図５５及び図５６に示すように、中間調ベタ表示の状態において、白ウインドウが表示されていた領域には、削除前の表示による焼きつきが生じている。
本発明者らは、このような現象が起こる原因について種々検討を行ったところ、絵素間でピッチを異ならせることで、画素電極の面積が絵素間で異なり、画素容量が絵素ごとで異なっていたために、表示に焼きつきが起こっていたことを見いだした。
絵素の面積が色ごとに異なっていると、画素電極との間で形成される静電容量の大きさも、絵素ごとで異なってくる。図５７は、隣りあって配置された２つの画素電極のドレイン電圧の信号波形を示す模式図である。
図５７における左側の信号波形が、よりピッチの狭い絵素の波形図であり、図５７における右側の信号波形が、よりピッチの広い絵素の波形図である。図５７に示すように、絵素ごとにドレイン電圧（Ｖｄ）の実効値が異なっている。これは、引き込み電圧（ΔＶｄ）の大きさが絵素間で相違しており、かつ画素電極を交流駆動する際にドレイン電圧の極性（Ｖｄ（＋）、Ｖｄ（－））が、タイミングごとに変化するためである。対向電圧は、画素ごとに対向電極が形成されているわけではないため、全て共通の大きさに設定される。したがって、引き込み後のドレイン電圧（Ｖｄ（＋）、Ｖｄ（－））の値によって決定される最適対向電圧の値が、絵素ごとで異なる値をもつことになり、全ての絵素を共通の対向電圧で適切に駆動することが困難となる。
そして、このような最適対向電圧のばらつきが、焼きつきとなって表示に影響を及ぼしていたことが、本発明者らの検討により明らかとなった。
本発明は、上記現状に鑑みてなされたものであり、絵素の面積が異なっていたとしても、焼きつきが生じにくい液晶表示装置を提供することを目的とするものである。
本発明者らは、焼きつきを抑制するために最適対向電圧を絵素間でそろえる方法について種々検討したところ、最適対向電圧を調節するために必要な因子の一つが、上述のΔＶｄである点に着目した。ΔＶｄの大きさを絵素間で近づけることで、最適対向電圧も絵素間でそろうことになる。ΔＶｄの値は、ΔＶｄ＝α×Ｖｇｐ－ｐで表すことができる。Ｖｇｐ－ｐは、上記図５７に示すとおり、ＴＦＴオフ時のゲート電圧変化を表す。Ｖｇｐ－ｐは、ある程度一定の値に保つ必要があるため、ΔＶｄの値を変化させるためにはαの調節が必要となる。αの値は、α＝Ｃｇｄ／Ｃｇｄ＋Ｃｓｄ＋Ｃｃｓ＋Ｃｌｃで表される。Ｃｇｄは、ゲート－ドレイン間の寄生容量、Ｃｇｄは、ソース－ドレイン間の寄生容量、Ｃｃｓは、Ｃｓ－ドレイン間の寄生容量、Ｃｌｃは、液晶容量である。Ｃｇｄ＋Ｃｓｄ＋Ｃｃｓ＋Ｃｌｃの合計値を、以下、Ｃｐｉｘともいい、ＴＦＴのドレインにつながる全ての容量（すなわち、画素容量）を表す。
本発明者らは、αの値の調節に有効な手段について鋭意検討を行った結果、ＴＦＴのチャネル領域に着目し、ＴＦＴにおけるチャネル領域を絵素ごとで異ならせることにより、適切な画素容量のバランスを効果的に調節することができることを見いだした。ＴＦＴのチャネル領域とは、半導体層のうち、ゲート電極に加えた電荷によってソース電極とドレイン電極との間に電流を流す通路（チャネル）を形成する領域である。
ＴＦＴのチャネル領域の大きさは、ＴＦＴの特性に大きな影響を及ぼす。チャネル領域の幅が広いほど電流特性はよくなり、チャネル領域の大きさを変えることで、Ｃｐｉｘを構成するＣｇｄに影響が及ぶ。
本発明者らは、チャネル領域の幅がより大きなＴＦＴを、より広い面積をもつ画素電極に対して接続することで、最適対向電圧が絵素間でそろえやすくなることを見いだすとともに、それにより、焼きつきの発生を抑制することができることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
すなわち、本発明は、一対の基板と、上記一対の基板間に挟持された液晶層とを有し、かつ複数色の絵素によって一つの画素が構成される液晶表示装置であって、上記一対の基板の一方は、走査線と、信号線と、補助容量配線と、上記走査線及び上記信号線のそれぞれと接続された薄膜トランジスタと、上記薄膜トランジスタと接続された画素電極とを備え、上記一対の基板の他方は、対向電極を備え、上記画素電極は、絵素ごとに配置され、上記一つの画素内に配置された複数の画素電極のうち、より広い面積をもつ画素電極が、上記一つの画素内に配置された複数の薄膜トランジスタのうち、より大きなチャネル幅を有する薄膜トランジスタと接続されている液晶表示装置である。
本発明の液晶表示装置は、一対の基板と、上記一対の基板間に挟持された液晶層とを有し、かつ複数色の絵素によって一つの画素が構成される。上記一対の基板は、例えば、一方をアレイ基板、他方をカラーフィルタ基板として用いることができる。複数色の絵素は、各絵素に対応して配置されたカラーフィルタによって実現することができ、各色のバランスを調節することで様々な表示色を表現することができる。
上記一対の基板の一方は、走査線（以下、ゲートバスラインともいう。）と、信号線（以下、ソースバスラインともいう。）と、補助容量配線（以下、Ｃｓバスラインともいう。）と、上記走査線及び上記信号線のそれぞれと接続された薄膜トランジスタ（ＴＦＴ）と、上記薄膜トランジスタと接続された画素電極とを備える。各ＴＦＴのドレイン電極は、そのＴＦＴに対応する画素電極に接続される。各ＴＦＴのゲート電極は、各行のゲートバスラインと接続される。各ＴＦＴのソース電極は、各列のソースバスラインと接続される。ソースバスラインに画像信号を与えるとともに、ゲートバスラインに対し所定のタイミングで電圧印加することにより、所望の画像を得ることができる。
上記構成によれば、上記走査線、上記信号線、上記補助容量配線、上記薄膜トランジスタ、及び、上記画素電極のそれぞれは、互いが電気的に隔離されるように、絶縁膜等を介して一定間隔を空けて配置される必要がある。また、上記画素電極と上記対向電極とは、液晶層を介してそれぞれが離れて配置される。したがって、各配線、電極間には一定量の静電容量が形成される。具体的には、上記走査線と上記画素電極とは、ゲートドレイン容量（Ｃｇｄ）を形成し、上記信号線と上記画素電極とは、ソースドレイン容量（Ｃｓｄ）を形成し、上記補助容量配線と上記画素電極とは、補助容量（Ｃｃｓ）を形成し、上記画素電極と上記対向電極とは、液晶容量（Ｃｌｃ）を形成する。
上記一対の基板の他方は、対向電極を備える。上記画素電極と上記対向電極との間で電界が形成され、かつ各画素電極が薄膜トランジスタによって個別に制御されることになるので、絵素単位で液晶の配向を制御することができ、それによって画面全体を精密に制御することができる。
上記画素電極は、絵素ごとに配置され、上記一つの画素内に配置された複数の画素電極のうち、より広い面積をもつ画素電極が、上記一つの画素内に配置された複数の薄膜トランジスタのうち、より大きなチャネル幅を有する薄膜トランジスタと接続されている。言い換えれば、上記一つの画素内に配置された複数の画素電極のうち、より狭い面積をもつ画素電極が、上記一つの画素内に配置された複数の薄膜トランジスタのうち、より小さなチャネル幅を有する薄膜トランジスタと接続されている。チャネル幅とは、薄膜トランジスタを平面的に見たときの、ソース電極とドレイン電極との間隔（以下、チャネル長さともいう。）を指すのではなく、ソース電極とドレイン電極とが互いに向き合う領域の幅をいう。チャネル幅と画素容量の大きさとの間には相関関係があり、画素容量の大きさと画素電極面積との間には相関関係がある。より面積の大きな画素電極に対し、よりチャネル幅の広いＴＦＴを接続させ、より面積の小さな画素電極に対し、よりチャネル幅の狭いＴＦＴを接続させることで、ＴＦＴの特性に基づき、絵素間での最適対向電圧のバラツキを抑えることができる。
本発明の液晶表示装置の構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素により特に限定されるものではない。本発明の液晶表示装置における好ましい形態について以下に詳しく説明する。
上記より広い面積をもつ画素電極の走査線との重なり面積は、より狭い面積をもつ画素電極の走査線との重なり面積と異なっていることが好ましい。これにより、上記走査線と上記画素電極とで形成されるゲートドレイン容量（Ｃｇｄ）の値を変化させることができるため、より適切な調節が可能となる。
上記より広い面積をもつ画素電極の信号線との重なり面積は、より狭い面積をもつ画素電極の信号線との重なり面積と異なっていることが好ましい。これにより、上記信号線と上記画素電極とで形成されるソースドレイン容量（Ｃｓｄ）の値を変化させることができるため、より適切な調節が可能となる。
上記より広い面積をもつ画素電極の補助容量配線との重なり面積は、より狭い面積をもつ画素電極の補助容量配線との重なり面積と異なっていることが好ましい。これにより、上記補助容量配線と上記画素電極とで形成される補助容量（Ｃｃｓ）の値を変化させることができるため、より適切な調節が可能となる。
上記より広い面積をもつ画素電極と重なっている液晶層の厚みは、より狭い面積をもつ画素電極と重なっている液晶層の厚みと異なっていることが好ましい。これにより、上記画素電極と上記対向電極とで形成される液晶容量（Ｃｌｃ）の値を変化させることができるため、より適切な調節が可能となる。
上記走査線と上記画素電極とは、ゲートドレイン容量（Ｃｇｄ）を形成し、上記信号線と上記画素電極とは、ソースドレイン容量（Ｃｓｄ）を形成し、上記補助容量配線と上記画素電極とは、補助容量（Ｃｃｓ）を形成し、上記画素電極と上記対向電極とは、液晶容量（Ｃｌｃ）を形成し、上記ゲートドレイン容量、上記ソースドレイン容量、上記補助容量、及び、上記液晶容量の総和に対する、上記ゲートドレイン容量の比（以下、このゲートドレイン容量の比の値をαとする。）は、上記複数色の絵素間で異なっており、上記複数色の絵素に対してそれぞれ得られるゲートドレイン容量の比のうち、最も大きなゲートドレイン容量の比と、最も小さなゲートドレイン容量の比との差は、最も小さなゲートドレイン容量の比に対して１０％以下であることが好ましい。
このときのαの値は、各絵素間で近いことが好ましく、上記数値範囲を有していることで、焼きつきの抑制を充分に達成することができるだけの、各絵素間の最適対向電圧の差を解消することができる。
上記一つの絵素内における、上記ゲートドレイン容量、上記ソースドレイン容量、上記補助容量、及び、上記液晶容量の総和の最大値に対する、上記ゲートドレイン容量、上記ソースドレイン容量、上記補助容量、及び、上記液晶容量の総和の最小値で算出される応答係数（「Ｃｐｉｘ（ｍｉｎ）／Ｃｐｉｘ（ｍａｘ）」）の値は、上記複数色の絵素間で異なっており、上記複数色の絵素に対してそれぞれ得られる応答係数のうち、最も大きな応答係数と、最も小さな応答係数との差は、最も小さな応答係数に対して５％以下であることが好ましい。
上記画素電極は、一つの絵素内で複数に分割された副画素電極で構成され、上記薄膜トランジスタは、上記副画素電極のそれぞれと接続され、上記補助容量配線は、上記副画素電極のそれぞれと重畳し、上記液晶表示装置は、上記補助容量配線の電圧の極性を一定時間ごとに反転させる駆動回路を備えることが好ましい。以下、このように、複数の副画素電極を用いて一つの絵素を制御する方式をマルチ駆動方式ともいう。同一絵素内に複数の副画素電極を配置し、それぞれを異なる実効電圧で駆動することで、異なるγ特性が混合された状態を作り、γ特性に基づく視角依存性を解消することができる。また、補助容量配線の電圧の変化を利用してマルチ駆動を行うことで、余分な配線の数を増やさずにすむ。
上記ゲートドレイン容量、上記ソースドレイン容量、上記補助容量、及び、上記液晶容量の総和に対する、上記補助容量の比（以下、この補助容量の比の値をＫとする。）は、上記複数色の絵素間で異なっており、上記複数色の絵素に対してそれぞれ得られる補助容量の比のうち、最も大きな補助容量の比と、最も小さな補助容量の比との差は、最も小さな補助容量の比に対して１．０％以下であることが好ましい。
本発明の液晶表示装置によれば、最適対向電圧のばらつきが絵素間で調節されているので、焼きつきの発生を抑制することができる。
実施形態１の液晶表示装置の画素電極、ＴＦＴ及び各種配線の配置構成を示す平面模式図である。 実施形態１におけるカラーフィルタがストライプ配列であるときの平面模式図である。 実施形態１におけるカラーフィルタが田の字配列であるときの平面模式図である。 実施形態１の液晶表示装置における等価回路図である。 実施例１の１画素あたりのカラーフィルタの平面模式図である。 チャネル幅の大きさを調節したＴＦＴの第一の例を示す平面模式図である。 チャネル幅の大きさを調節したＴＦＴの第二の例を示す平面模式図である。 チャネル幅の大きさを調節したＴＦＴの第二の例を示す平面模式図（拡大図）である。 チャネル幅の大きさを調節したＴＦＴの第三の例を示す平面模式図である。 チャネル幅の大きさを調節したＴＦＴの第三の例を示す平面模式図（拡大図）である。 実施例２の１画素あたりのカラーフィルタの平面模式図である。 実施例３の１画素あたりのカラーフィルタの平面模式図である。 実施例４の１画素あたりのカラーフィルタの平面模式図である。 実施例５の１画素あたりのカラーフィルタの平面模式図である。 実施例５の１画素あたりのカラーフィルタの平面模式図である。 実施例６の１画素あたりのカラーフィルタの平面模式図である。 実施例６の１画素あたりのカラーフィルタの平面模式図である。 実施例６の１画素あたりのカラーフィルタの平面模式図である。 実施例６の１画素あたりのカラーフィルタの平面模式図である。 実施例７の１画素あたりのカラーフィルタの平面模式図である。 実施例７の１画素あたりのカラーフィルタの平面模式図である。 実際に実施例５においてチャネル幅の大きさを調節した一例を示すＴＦＴの平面模式図である。 チャネルサイズ比と画素電極面積比との関係を示すグラフである。 実施形態１におけるゲートバスラインとドレイン電極とが重なった領域を示す平面模式図である。 実施形態１におけるゲートバスラインとドレイン電極とが重なった領域を示す平面模式図である。 実施形態１におけるゲートバスラインとドレイン電極とが重なった領域を示す平面模式図である。 図２４で示されるＴＦＴの例において、ゲートバスラインとドレイン電極との重なり面積の大きさを調節したＴＦＴの一例であり、図２４におけるＴＦＴのｄ１を変更した形態である。 図２４で示されるＴＦＴの例において、ゲートバスラインとドレイン電極との重なり面積の大きさを調節したＴＦＴの一例であり、図２４におけるＴＦＴのｄ１を変更した形態である。 図２４で示されるＴＦＴの例において、ゲートバスラインとドレイン電極との重なり面積の大きさを調節したＴＦＴの一例であり、図２４におけるＴＦＴのｄ２を変更した形態である。 図２４で示されるＴＦＴの例において、ゲートバスラインとドレイン電極との重なり面積の大きさを調節したＴＦＴの一例であり、図２４におけるＴＦＴのｄ２を変更した形態である。 図２５で示されるＴＦＴの例において、ゲートバスラインとドレイン電極との重なり面積の大きさを調節したＴＦＴの一例であり、図２５におけるＴＦＴのｄ３を変更した形態である。 図２５で示されるＴＦＴの例において、ゲートバスラインとドレイン電極との重なり面積の大きさを調節したＴＦＴの一例であり、図２５におけるＴＦＴのｄ４を変更した形態である。 図２５で示されるＴＦＴの例において、ゲートバスラインとドレイン電極との重なり面積の大きさを調節したＴＦＴの一例であり、図２５におけるＴＦＴのｄ４を変更した形態である。 実施形態１におけるゲートバスラインと画素電極とが重なった領域を示す平面模式図であり、通常のゲートバスラインと画素電極とが重なった形態である。 実施形態１におけるゲートバスラインと画素電極とが重なった領域を示す平面模式図であり、ゲートバスラインとドレイン電極との重なり面積の大きさを調節した例である。 実施形態１におけるゲートバスラインと画素電極とが重なった領域を示す平面模式図であり、ゲートバスラインとドレイン電極との重なり面積の大きさを調節した例である。 ゲートドレイン重なり面積比と画素電極面積比との関係を示すグラフである。 フレーム期間と印加電圧の到達率との関係を示すグラフである。 応答係数の違いによる表示への影響を調べたときの表示状態を示す模式図である。 「Ｃｐｉｘ（ｍｉｎ）／Ｃｐｉｘ（ｍａｘ）」で表される応答係数の好適な範囲を示すグラフである。 実施形態２の液晶表示装置の画素電極、ＴＦＴ及び各種配線の配置構成を示す平面模式図である。 実施形態２の液晶表示装置における等価回路図である。 マルチ画素駆動を行ったときの信号波形を示す図である。 実施形態２におけるＣｓバスラインとドレイン電極の広がり部分とが重複する範囲を示す平面模式図である。 画素電極とＣｓバスラインとの重なり面積でＣｓ容量を調節する際の一例を示す平面模式図である。 画素電極とＣｓバスラインとの重なり面積でＣｓ容量を調節する際の一例を示す平面模式図である。 画素電極とＣｓバスラインとの重なり面積でＣｓ容量を調節する際の一例を示す平面模式図である。 画素電極とＣｓバスラインとの重なり面積でＣｓ容量を調節する際の一例を示す平面模式図である。 マルチ駆動を行った場合の、Ｃｓ振幅を示す波形図である。 実施形態３における画素電極及び配線の配置構成を示す平面模式図である。 実施形態４における画素電極及び配線の配置構成を示す平面模式図である。 実施形態５における画素電極及び配線の配置構成を示す平面模式図である。 実施形態６において３色の絵素を用いた形態を示す断面模式図である。 実施形態６において４色の絵素を用いた形態を示す断面模式図である。 中間調背景に白ウインドウを表示したときの状態を示す模式図である。 白ウインドウを削除したときの中間調ベタ表示の状態を示す模式図である。 隣りあって配置された２つの画素電極のドレイン電圧の信号波形を示す模式図である。
以下に実施形態を掲げ、本発明について図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
実施形態１
図１は、実施形態１の液晶表示装置の画素電極、ＴＦＴ及び各種配線の配置構成を示す平面模式図である。図１に示すように、実施形態１においては、一つの絵素に対して一つの画素電極が配置されている。また、複数個の絵素によって一つの画素が構成されており、各絵素を個別に制御することで各画素が制御され、更に液晶表示装置による表示全体が制御される。
実施形態１の液晶表示装置は、行方向（横方向）に伸びるゲートバスライン１１、列方向（縦方向）に伸びるソースバスライン１２を有している。また、ゲートバスライン１１とソースバスライン１２とのいずれにも接続されたＴＦＴ１４を有している。ＴＦＴ１４は、画素電極１５とも接続されている。また、画素電極１５の少なくとも一部で重なるＣｓバスライン１３を有しており、例えば、図１に示すように、画素電極１５の中央を横切るように、行方向に伸びて形成されている。
実施形態１においては、一つの絵素に対して一種のカラーフィルタが配置されている。画素を構成する絵素の色の種類、数、及び、配置順は特に限定されず、例えば、ＲＧＢ、ＲＧＢＹ、ＲＧＢＷ等の組み合わせが挙げられる。絵素の色はカラーフィルタで決定される。カラーフィルタの配置形態としては、例えば、図２に示すような、画素電極の境界に関わらず縦方向に伸びて形成されるストライプ配列、図３に示すような、４つの色を有し、行方向及び列方向にそれぞれ２つずつ各色が配置される田の字配列が挙げられる。
図４は、実施形態１の液晶表示装置における等価回路図である。実施形態１においては、絵素（サブピクセル）単位で回路パターンが形成されており、図４においては、２絵素分の回路パターンが表されている。
液晶層を間に介して対向配置された画素電極と対向電極とによって液晶容量Ｃｌｃが形成される。Ｃｌｃの値は、一対の電極によって液晶層に印加される実効電圧（Ｖ）に依存する。絶縁膜を間に介して対向配置された画素電極とＣｓバスライン（補助容量配線）とによって補助容量Ｃｃｓが形成される。絶縁膜を間に介して対向配置された画素電極とゲートバスライン（走査線）とによってゲートドレイン容量Ｃｇｄが形成される。絶縁膜を間に介して対向配置された画素電極とソースバスライン（信号線）とによって、ソースドレイン容量Ｃｓｄが形成される。
ＴＦＴ（薄膜トランジスタ）は、シリコン等を材料とする半導体層、並びに、ゲート電極、ソース電極及びドレイン電極の３つの電極を備える。画素電極は、ＴＦＴのドレイン電極と接続されている。ＴＦＴのゲート電極は、ゲートバスラインと接続されており、ＴＦＴのソース電極は、ソースバスラインと接続されている。
所定のタイミングでゲートバスラインにパルス的に供給される走査信号が、所定のタイミング（線順次、一つとばし、２ライン同時書き込み等）で各ＴＦＴに印加される。そして、走査信号の入力により一定期間だけオン状態とされたＴＦＴに接続された画素電極に、ソースバスラインから供給される画像信号が印加される。
絵素ごとに液晶層に書き込まれた所定レベルの画像信号は、画像信号が印加された画素電極と、この画素電極に対向する対向電極との間で一定期間保持される。画像信号が印加された後、保持された画像信号がリークすることがあるが、これを防ぐために、画素電極と対向電極との間に形成される液晶容量Ｃｌｃと並列に、補助容量Ｃｃｓが形成される。
実施形態１においては、図１に示すように、各画素電極１５の横の長さが異なっており、各画素電極１５の縦の長さは同一であるため、各画素電極１５の面積がそれぞれ異なっている。
以下、具体的に、赤、緑及び青の３色のカラーフィルタ、及び、赤、緑、青及び黄の４色のカラーフィルタの配置形態（実施例１～６）の例を挙げて説明する。
実施例１
図５は、実施例１の１画素あたりのカラーフィルタの平面模式図である。図５に示すように、実施例１においてカラーフィルタは、赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の３色のカラーフィルタが配置されている。実施例１におけるカラーフィルタは、ストライプ配列であり、パネルの縦方向に同色の絵素が形成される。
画素電極の縦方向の長さは、赤、緑及び青の各色で同じとなるように形成されているのに対し、横方向の長さ（絵素ピッチ）は各色で異なっている。そのため、絵素ピッチの大きいものほど絵素面積は大きい。
具体的には、緑の絵素のピッチ幅は、赤の絵素のピッチ幅より大きく、かつ青の絵素のピッチ幅より大きい。赤のピッチ幅と青のピッチ幅とは、同じである。したがって、緑の絵素の面積は、赤の絵素の面積より大きく、かつ青の絵素の面積より大きい。
赤、緑及び青のピッチ幅を全て同じとせず、緑の比率を増やすことで、これらが同じ比率である場合と比べ、より高い透過率が得られる。なお、画素電極の面積が各絵素間で異なることで、カラーバランスが崩れることがあるが、バックライトの制御により調整することが可能である。具体的には、バックライト信号の制御、バックライトに用いる光源の蛍光体比の変更等により調整することができる。
実施例１では、ＴＦＴのチャネル幅を利用して、α＝Ｃｇｄ／（Ｃｇｄ＋Ｃｓｄ＋Ｃｃｓ＋Ｃｌｃ）の値の絵素間でのバランスを調整している。具体的には、より広い面積をもつ画素電極に対しては、より大きなチャネル幅をもつＴＦＴが配置されている。したがって、緑の絵素におけるＴＦＴのチャネル幅は、赤の絵素におけるＴＦＴのチャネル幅よりも、青の絵素におけるＴＦＴのチャネル幅よりも大きい。
これにより、ゲートバスラインと画素電極とによって形成されるゲートドレイン容量（Ｃｇｄ）、ソースバスラインと画素電極とによって形成されるソースドレイン容量（Ｃｓｄ）、Ｃｓバスラインと画素電極とによって形成される補助容量（Ｃｃｓ）、及び、画素電極と対向電極とによって形成される液晶容量（Ｃｌｃ）のバランスの調節を絵素ごとに容易に行うことができる。
図６～図１０は、実施例１においてＴＦＴのチャネルの幅ｄ（ｄ１～ｄ８）を絵素間で異ならせる手段の一例を示す平面模式図である。図６～図１０に示すように、ＴＦＴ１４は、ゲートバスライン１１とソースバスライン１２とのそれぞれと接続されている。ＴＦＴ１４は、シリコン等で形成された半導体層と、ソースバスライン１２の一部から延伸されたソース電極２２と、半導体層を介してソースバスライン１２からの画像信号を画素電極に供給するドレイン電極２３と、ゲートバスライン１１のうち、半導体層と重畳する領域であるゲート電極とを、構成要素として備えている。
ドレイン電極２３は、絵素の中央に向かって延伸されており、一定の広がりをもって形成されている。上記一定の広がりをもった部分２３ａ上の絶縁膜には、コンタクトホール２４が形成されており、コンタクトホール２４を通じて、ドレイン電極２３と画素電極とは電気的に接続されている。
ドレイン電極２３の広がりをもった部分２３ａは、絶縁膜を介して下層に配置されたＣｓバスラインとの間で補助容量を形成することができる。
ＴＦＴ１４が備える半導体層は、ソース電極２２とドレイン電極２３との双方と重畳しており、ソース電極２２と重畳する領域がソース領域であり、ドレイン電極２３と重畳する領域がドレイン領域である。また、ソース電極２２とドレイン電極２３の双方と重畳せず、かつ平面的にみてソース電極２２とドレイン電極２３との間に位置する領域がチャネル領域２１である。したがって、半導体層２１は、ソース領域、チャネル領域２１、及び、ドレイン領域の３つの領域を有していることになる。
チャネル領域２１は、ゲートバスライン１１と重畳しており、ゲートバスライン１１に走査信号が入力されたときのみ、画像信号をソース電極２２からドレイン電極２３に供給することができる。チャネル領域２１の長さ（ソース電極２２とドレイン電極２３との間隔）は、適正な値がある程度決められているため、チャネル領域２１の長さを各絵素で変更することは好ましくないが、チャネル領域２１の幅ｄを調節することは可能であり、チャネル領域２１の長さに対するチャネル領域の幅ｄを広げると、よりＴＦＴ１４の電気特性が向上する。したがって、実施例１においては、緑の絵素におけるチャネル幅ｄを、赤及び青の絵素におけるチャネル幅ｄよりも大きく形成している。
これにより、画素電極との間で形成されるゲートドレイン容量（Ｃｇｄ）の値が変化するため、これを利用して各絵素における最適の対向電圧の値を変化させ、それぞれの値を近づけるように調節することができる。
図６は、チャネル幅の大きさを調節したＴＦＴの第一の例を示す平面模式図である。図６におけるＴＦＴのチャネル領域２１は、ドレイン電極２３とソース電極２２との間に形成されており、ｄ１のチャネル幅を有している。ｄ１の大きさを絵素ごとに変えることで、αの大きさを調節することができる。
図７及び図８は、チャネル幅の大きさを調節したＴＦＴの第二の例を示す平面模式図である。図７におけるＴＦＴ１４のチャネル幅ｄ２は、ドレイン電極２３とソース電極２２との間のみならず、ドレイン電極２３とソースバスライン１２の一部との間にも形成されている。このときのＴＦＴ１４のチャネル幅ｄ２は、図８に示すように、ソースバスライン１２と対向する部分ｄ３と、ソース電極２２と対向する部分ｄ４とを足した長さとなる。ｄ２の大きさを絵素ごとに変えることで、αの大きさを調節することができる。
図９及び図１０は、チャネル幅の大きさを調節したＴＦＴの第三の例を示す平面模式図である。図９におけるＴＦＴ１４においては、ソースバスライン１２の一部から延伸されたソース電極２２が途中で枝分かれしており、ドレイン電極２３の先端を囲うような形状を有している。このときのＴＦＴ１４のチャネル幅ｄ５は、図１０に示すように、ゲートバスライン１１に平行な部分ｄ６、ｄ８と、ソースバスライン１２に平行な部分ｄ７とを足した長さとなる。ｄ５の大きさを絵素ごとに変えることで、αの大きさを調節することができる。
実施例１においては、絵素間でαの値が近いことが好ましい。具体的には、絵素間でのαの値の比「（αの最大値－αの最小値）／αの最小値」で表される値は、１０％以下であることが好ましい。絵素間でαがそろうことで、引き込み電圧であるΔＶｄのばらつきが抑制され、絵素間での最適対向電圧がそろうことになる。そして、それにより焼きつきの発生の可能性を大きく低減することができる。αは、α＝Ｃｇｄ／Ｃｐｉｘ（Ｃｇｄ＋Ｃｓｄ＋Ｃｃｓ＋Ｃｌｃ）で表される。そのため、α値の絵素間でのバランスを調整するためには、これらのパラメーターの調整が必要であり、その調整にはチャネル幅の調整が効果的である。
実施例２
図１１は、実施例２の１画素あたりのカラーフィルタの平面模式図である。図１１に示すように、実施例２におけるカラーフィルタは、ストライプ配列であり、パネルの縦方向に同色の絵素が形成される。また、実施例２においてカラーフィルタは、赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の３色が用いられている。色の配置順は特に限定されない。実施例２では、赤（Ｒ）のピッチ幅が、緑（Ｇ）のピッチ幅よりも青（Ｂ）のピッチ幅よりも狭い。緑（Ｇ）のピッチ幅と青（Ｂ）のピッチ幅とは同じである。
赤、緑及び青のピッチ幅を全て同じとせず、赤の比率を減らすことで、これらが同じ比率である場合と比べ、より高い透過率が得られる。なお、画素電極の面積が各絵素間で異なることで、カラーバランスが崩れることがあるが、バックライトの制御により調整することが可能である。具体的には、バックライト信号の制御、バックライトに用いる光源の蛍光体比の変更等により調整することができる。下記実施例３～実施例７についても同様のことがいえる。
実施例３
図１２は、実施例３の１画素あたりのカラーフィルタの平面模式図である。図１２に示すように、実施例３におけるカラーフィルタは、ストライプ配列であり、パネルの縦方向に同色の絵素が形成される。また、実施例３においてカラーフィルタは、赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の３色が用いられている。色の配置順は特に限定されない。実施例３では、赤（Ｒ）のピッチ幅が青（Ｂ）のピッチ幅よりも狭く、青（Ｂ）のピッチ幅が緑（Ｇ）のピッチ幅よりも狭い。
赤、緑及び青のピッチ幅を全て同じとせず、赤の比率を減らし、かつ緑の比率を増やすことで、これらが同じ比率である場合と比べ、より高い透過率が得られる。
実施例４
図１３は、実施例４の１画素あたりのカラーフィルタの平面模式図である。図１３に示すように、実施例４におけるカラーフィルタは、ストライプ配列であり、パネルの縦方向に同色の絵素が形成される。また、実施例４においてカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）、及び、黄（Ｙ）の４色が用いられている。色の配置順は特に限定されない。実施例４では、緑（Ｇ）のピッチ幅と黄（Ｙ）のピッチ幅とは同じであり、赤（Ｒ）のピッチ幅と青（Ｂ）のピッチ幅とは同じである。緑（Ｇ）及び黄（Ｙ）のピッチ幅は、赤（Ｒ）及び青（Ｂ）のピッチ幅よりも狭い。
赤、緑、青及び黄のピッチ幅を全て同じとせず、赤及び青の比率をより高く、かつ緑及び黄の比率をより低くすることで、これらが同じ比率である場合と比べ、より広い色再現性が得られる。
実施例５
図１４及び図１５は、実施例５の１画素あたりのカラーフィルタの平面模式図である。図１４に示すように、実施例５におけるカラーフィルタは、ストライプ配列であり、パネルの縦方向に同色の絵素が形成される。また、実施例５においてカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）、及び、黄（Ｙ）の４色が用いられている。色の配置順は特に限定されない。実施例５では、緑（Ｇ）のピッチ幅と黄（Ｙ）のピッチ幅とは同じである。赤（Ｒ）のピッチ幅は、緑（Ｇ）及び黄（Ｙ）のいずれのピッチ幅よりも大きく、青（Ｂ）のピッチ幅もまた、緑（Ｇ）及び黄（Ｙ）のいずれのピッチ幅よりも大きい。
赤、緑、青及び黄のピッチ幅を全て同じとせず、赤及び青の比率をより高く、かつ緑及び黄の比率をより低くすることで、これらが同じ比率である場合と比べ、より広い色再現性が得られる。
赤のピッチ幅と青のピッチ幅との関係では、いずれが大きい形態も想定される。青のピッチ幅がより大きければ、図１４のようになり、赤のピッチ幅がより大きければ、図１５のようになる。
これらは、セルギャップを保持するスペーサの配置場所、表示領域内のＣｓ配線の形成場所等により赤のピッチ幅と青のピッチ幅とを適宜設定することが好ましい。具体的には、スペーサとして、複数色のカラーフィルタを積層して形成する積層スペーサが用いられる場合、充分な高さを得るために、赤の絵素に積層スペーサを形成することがありうる。このときは、赤の比率を、青の比率よりも小さくすることが好ましい。また、例えば、ゲートバスライン、ソースバスライン等のメタル配線に銅（Ｃｕ）が用いられる場合、銅（Ｃｕ）による反射が赤みを帯びることになるため、青の絵素に積層スペーサが形成されることがありうる。このときは、青の比率を、赤の比率よりも小さくすることが好ましい。
実施例６
図１６～図１９は、実施例６の１画素あたりのカラーフィルタの平面模式図である。図１６～図１９に示すように、実施例６におけるカラーフィルタは、ストライプ配列であり、パネルの縦方向に同色の絵素が形成される。また、実施例６においてカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）、及び、黄（Ｙ）の４色が用いられている。色の配置順は特に限定されない。実施例６では、赤のピッチ幅は、緑及び黄のいずれのピッチ幅よりも大きく、青のピッチ幅もまた、緑及び黄のいずれのピッチ幅よりも大きい。緑のピッチ幅と黄のピッチ幅との関係、及び、赤のピッチ幅と青のピッチ幅との関係は、いずれが大きい形態も想定される。図１６は、ピッチ幅が黄＜緑＜青＜赤の形態であり、図１７は、ピッチ幅が緑＜黄＜青＜赤の形態であり、図１８は、ピッチ幅が黄＜緑＜赤＜青の形態であり、図１９は、ピッチ幅が緑＜黄＜赤＜青の形態である。
赤、緑、青及び黄のピッチ幅を全て同じとせず、赤及び青の比率をより高く、かつ緑及び黄の比率をより低くすることで、これらが同じ比率である場合と比べ、より広い色再現性が得られる。
赤のピッチ幅と青のピッチ幅、及び、緑のピッチ幅と黄のピッチ幅の関係については、実施例５と同様、セルギャップを保持するスペーサの配置場所、表示領域内のＣｓ配線の形成場所等によりそれぞれのピッチ幅を適宜設定することが好ましい。具体的には、上述したとおりである。
実施例７
図２０及び図２１は、実施例７の１画素あたりのカラーフィルタの平面模式図である。図２０及び図２１に示すように、実施例７におけるカラーフィルタは、赤、緑、青及び黄の４色絵素による田の字配列であり、縦方向及び横方向のそれぞれに２つずつ形成された計４つのマスによって一つの絵素が構成される。色の配置順は特に限定されない。各絵素の面積は、実施例４～６のいずれのパターンも適用することができる。すなわち、実施例７は、ストライプ配列が田の字配列となったこと以外は、同様である。なお、田の字配列であれば、ストライプ配列の場合と異なり、画素が横方向に並ぶ絵素のみならず、縦方向に並ぶ絵素によっても構成される。したがって、図２０のように、縦方向のピッチ幅が異なる場合もあれば、図２１のように、横方向のピッチ幅が異なる場合も想定される。
赤、緑、青及び黄のピッチ幅を全て同じとせず、赤の比率をより低くすることで、これらが同じ比率である場合と比べ、より高い透過率が得られる。
以下に、実施例５の液晶表示装置において、実際にチャネル幅を調整することでαの値の調整を行った例を示す。図２２は、実際に実施例５においてチャネル幅の大きさを調節した一例を示すＴＦＴの平面模式図である。
図２２に示すように、ＴＦＴ１４は、ソースバスライン１２の一部から延伸されたソース電極２２と、ゲートバスライン１１の一部から延伸されたゲート電極２５と、画素電極と接続されたドレイン電極２３とを有している。また、ＴＦＴ１４は、ゲート電極２５と重なる位置に半導体層を有しており、半導体層の一部は、ソース電極２２及びドレイン電極２３のそれぞれの一部と重畳している。更に、半導体層の他の一部は、ソース電極２２及びドレイン電極２３のいずれにも重畳しておらず、このうち、平面的に見てソース電極２２とドレイン電極２３とに挟まれる領域がチャネル領域２１である。ここでは、半導体層のチャネル領域２１の幅は絵素間で異なって設定されるが、ソース電極２２とドレイン電極２３との間隔は、均一となるように設定されている。
図２２に示す例では、ドレイン電極２３はソースバスライン１２に平行な方向に延伸された直線状である。また、ソース電極２２は、平面的に見てゲートバスライン１１側と逆側を向いて開かれた開口を有し、ドレイン電極２３の先端を囲うような形状を有している。
ドレイン電極２３の幅はｃであり、ドレイン電極２３とソース電極２２との間隔のうち、ゲートバスライン１１と平行な方向の長さはｄである。ドレイン電極２３とソース電極２２との間の距離のうち、ソースバスライン１２と平行な方向の長さはｅである。ソース電極２２がドレイン電極２３と対向する部位のゲートバスライン１１と平行な方向の長さはａである。ゲート電極２５のソースバスライン１２と平行な方向の長さからソース電極２２のソースバスライン１２と平行な方向の長さを差し引いた長さはｂである。
実施例５の液晶表示装置においては、異なる絵素ピッチをもつ４色の絵素において、絵素のピッチ幅を「青」＞「赤」＞「緑＝黄」とした場合に、それぞれの絵素間でのａ～ｅの値を下記表１のように調整することで、絵素間でのαのズレを、３．８８％とすることができた。また、ΔＶｄは、赤の絵素で１．８３８Ｖ、緑及び黄の絵素で１．９０１Ｖ、青の絵素で１．９１０Ｖとなっており、ΔＶｄの最大値と最小値との間の差は、７２ｍＶであった。したがって、上記設計によれば、最適対向電圧の絵素間での調整が充分に行われ、焼きつきの発生が抑制された液晶表示装置を得ることができた。なお、ここでの各絵素のピッチ幅の比は、「赤」：「緑」：「黄」：「青」が１．４：１：１：１．７であった。
Figure JPOXMLDOC01-appb-T000001
下記表２は、本発明の液晶表示装置において、ΔＶｄの差を１００ｍＶ以内と仮定したときのαのズレの許容範囲を示す表である。ΔＶｄの差が１００ｍＶ以下となれば焼きつきは改善されやすく、５０ｍＶ以下となればより確実に焼きつきが改善される。
Figure JPOXMLDOC01-appb-T000002
上記表２に示すように、ΔＶｄを１．０Ｖとし、ΔＶｄの差を１００ｍＶで設定したときのαのズレは１０．０％であった。ΔＶｄを１．５Ｖとし、ΔＶｄの差を１００ｍＶで設定したときのαのズレは６．７％であった。ΔＶｄを２．０Ｖとし、ΔＶｄの差を１００ｍＶで設定したときのαのズレは５．０％であった。ΔＶｄを３．０Ｖとし、ΔＶｄの差を１００ｍＶで設定したときのαのズレは３．３％であった。
通常の液晶表示装置では、ΔＶｄが１．５～３．０Ｖの範囲内に設定され、この条件においてはαのズレの範囲は７．０％以下であることが好ましいことが分かった。また、将来的にはΔＶｄ＝１Ｖ以下に設定される可能性が考えられ、このときには、αのズレの範囲は１０．０％以下であることが好ましいことが分かった。
なお、比較例として、通常の液晶表示装置において、絵素ピッチを各絵素で同じとし、かつチャネル幅を各絵素で同じとした場合について検討を行ったところ、αのズレは３０％であった。
また、本発明の液晶表示装置におけるチャネルサイズと画素電極面積との関係について検討を行ったところ、表３及び図２３に示されるようなデータが得られた。図２３は、チャネルサイズ比と画素電極面積比との関係を示すグラフである。
Figure JPOXMLDOC01-appb-T000003
表３及び図２３に示される直線に沿ってＴＦＴチャネルのａ～ｅの値を変更することで、絵素間でαのバラツキが抑制され、焼きつきの少ない液晶表示装置を得ることができる。
また、図６～図８に示したＴＦＴにおけるソース電極やドレイン電極の長さの相違は、実際には、図２４～図２６に示すように、ゲートバスラインとドレイン電極との間との重なり面積にも影響を与える。図２４～図２６は、実施形態１におけるゲートバスラインとドレイン電極とが重なった領域を示す平面模式図である。ゲートバスライン１１とドレイン電極２３との重なり面積が大きければ大きいほどゲートドレイン容量（Ｃｇｄ）の値は変化するため、チャネルの長さの調節に加え、ゲートバスライン１１とドレイン電極２３との重なり面積も調節することによって、更に絵素どうしの全体のバランスを整えることが可能となる。
上述したように、実施形態１では、α＝Ｃｇｄ／（Ｃｇｄ＋Ｃｓｄ＋Ｃｃｓ＋Ｃｌｃ）の値の絵素間でのバランスを調整している。上記式からわかるように、αの値の絵素間でのバランスを調整するためには、Ｃｇｄの調整が効果的である。
ＴＦＴにおけるドレイン電極とゲートバスラインとの重なり面積の相違は、実際には、ゲートバスラインとドレイン電極との間に形成されるゲートドレイン容量（Ｃｇｄ）にも影響を与える。ゲートバスラインとドレイン電極との重なり面積が大きければ大きいほどゲートドレイン容量（Ｃｇｄ）の値は大きくなるため、ゲートバスラインとドレイン電極との重なり面積を調節することによっても、絵素間でのαのバランスを整えることが可能となる。
図２７～図３０は、図２４で示されるＴＦＴの例において、ゲートバスラインとドレイン電極との重なり面積の大きさを調節したＴＦＴの一例である。図２７及び図２８は、図２４におけるＴＦＴのｄ１を変更した形態である。図２７においては、ドレイン電極２３とゲートバスライン１１とが重なる領域において平面的に一部に突出部が設けられている。図２８においては、ｄ１の幅全体が広げられている。図２９及び図３０は、図２４におけるＴＦＴのｄ２を変更した形態である。図２９においては、ｄ２の長さが広げられている。図３０においては、ドレイン電極２３の形状はそのままであるが、ゲートバスライン１１の一部に平面的に突出部が設けられており、結果として、ドレイン電極２３とゲートバスライン１１とが重なる領域が広がっている。
図３１～図３３は、図２５で示されるＴＦＴの例において、ゲートバスラインとドレイン電極との重なり面積の大きさを調節したＴＦＴの一例である。図３１は、図２５におけるＴＦＴのｄ３を変更した形態である。図３１においては、ｄ３の幅全体が広げられている。図３２及び図３３は、図２５におけるＴＦＴのｄ４を変更した形態である。図３２においては、ｄ４の長さが広げられている。図３３においては、ドレイン電極２３の形状はそのままであるが、ゲートバスライン１１の一部に平面的に突出部が設けられており、結果として、ドレイン電極２３とゲートバスライン１１とが重なる領域が広がっている。
ゲートバスラインとドレイン電極との間に形成されるゲートドレイン容量（Ｃｇｄ）は、ゲートバスラインと画素電極とが直接重なる領域においても形成される。ゲートバスラインと画素電極との重なり面積が大きければ大きいほどゲートドレイン容量（Ｃｇｄ）の値は大きくなるため、ゲートバスラインと画素電極との重なり面積を調節することによっても、絵素間でのαのバランスを整えることが可能となる。
図３４～図３６は、実施形態１におけるゲートバスラインと画素電極とが重なった領域を示す平面模式図である。図３４は、通常のゲートバスラインと画素電極とが重なった形態であり、画素電極１５の端部は直線状であり、ゲートバスライン１１が画素電極１５の端部と平行に延伸されている。図３５及び図３６は、ゲートバスラインとドレイン電極との重なり面積の大きさを調節した例である。図３５においては、画素電極１５とゲートバスライン１１とが重なる領域において画素電極１５に対し一部に平面的に突出部が設けられている。したがって、結果として、画素電極１５とゲートバスライン１１とが重なる領域が広がっている。図３６においては、画素電極１５とゲートバスライン１１とが重なる領域において画素電極１５に対し一部に平面的にくぼみ部（切り欠け部）が設けられている。したがって、結果として、画素電極１５とゲートバスライン１１とが重なる領域が狭まっている。
このようにして、ドレイン電極とゲートバスラインとが重なる面積、及び、画素電極とゲートバスラインとが重なる面積を調整することにより、画素電極との間で形成される各静電容量の大きさが絵素どうしで異なることとなり、各絵素にとって最適の対向電圧の値に、より近づけることができる。
ゲートバスラインとドレイン電極との重なり面積を絵素間で異ならせる例において、異なる絵素ピッチをもつ３色の絵素において、実際にゲートバスラインとドレイン電極との重なり面積と、絵素間でのαのズレとの検討を行った結果を以下に示す。なお、下記検討においては、チャネル幅の相違に基づく調整は含まれず、純粋にゲートドレイン面積のみでの検討を行っている。
ピッチ幅が「赤」＞「緑＝青」の場合に、それぞれの絵素間でのａ～ｅの値を下記表４のように調整することで、絵素間でのαのズレを、２．９２％とすることができた。また、ΔＶｄは、赤の絵素で１．１９４Ｖ、緑及び青の絵素で１．２３０Ｖとなっており、ΔＶｄの最大値と最小値との間の差は、３６ｍＶであった。したがって、上記設計によれば、最適対向電圧の絵素間での調整が充分に行われ、焼きつきの発生が抑制された液晶表示装置を得ることができた。なお、ここでの各絵素のピッチ幅の比は、「赤」：「緑」：「青」が１：１：０．８６であった。
Figure JPOXMLDOC01-appb-T000004
ゲートドレイン重なり面積と画素電極面積との関係について更に検討を行ったところ、表５及び図３７に示されるようなデータが得られた。図３７は、ゲートドレイン重なり面積比と画素電極面積比との関係を示すグラフである。
Figure JPOXMLDOC01-appb-T000005
表５及び図３７に示される直線に沿ってＴＦＴチャネルのａ～ｅの値を変更することで、絵素間でαのバラツキが抑制された焼きつきの少ない液晶表示装置を得ることができる。
チャネルサイズ比と画素電極面積比との間の関係によって大きく調節した上で、更に、Ｃｇｄ面積比と画素電極面積比との間の関係によって調整を行うことで、より適切に絵素間での最適対向電圧のズレを減らすことができる。
実施形態１においては、絵素間で「Ｃｐｉｘ（ｍｉｎ）／Ｃｐｉｘ（ｍａｘ）」（以下、応答係数ともいう。）をそろえることが好ましい。Ｃｐｉｘ（ｍｉｎ）は、黒表示を行っている際の画素容量であり、Ｃｐｉｘ（ｍａｘ）は、白表示を行っている際の画素容量である。「Ｃｐｉｘ（ｍｉｎ）／Ｃｐｉｘ（ｍａｘ）」で表される応答係数は、液晶の応答特性の指標の一つであり、この値が絵素間で異なっていると、色によって応答が異なってしまうため、所望の色味が得られないことがある。
「Ｃｐｉｘ（ｍｉｎ）／Ｃｐｉｘ（ｍａｘ）」は、上述までのＴＦＴチャネル幅の調整、ゲートバスラインとドレイン電極との重なり面積の調整、画素電極とゲートバスラインとの重なり面積の調整、画素電極とＣｓバスラインとの重なり面積の調整等によって行うことができる。
図３８は、フレーム期間と印加電圧の到達率との関係を示すグラフである。図３９は、応答係数の違いによる表示への影響を調べたときの表示状態を示す模式図である。図３８に示すように、現在の液晶表示装置では、１フレーム内では液晶が応答しないため、２段階を経て所望の透過率を得るように設計されている。例えば、図３９に示すように、背景が黒色の中に白色の四角形を表示し、この四角形が右から左へと動いているような表示を行う場合、四角形の左端の絵素は、フレームごとに新しい応答をしているため、応答係数が小さい色のみが応答が遅く、他の色が強い状態になり、色味が変わってしまう。
これに対し、絵素間で応答係数の値を近づけることで、色味の変化を抑制することができる。図４０は、「Ｃｐｉｘ（ｍｉｎ）／Ｃｐｉｘ（ｍａｘ）」で表される応答係数の好適な範囲を示すグラフである。到達率が０．９であるときの応答係数の値は０．７８であり、到達率差が５％以内である０．７８±０．０４が応答係数の好ましい範囲である。
実施形態２
図４１は、実施形態２の液晶表示装置の画素電極、ＴＦＴ及び各種配線の配置構成を示す平面模式図である。図４１に示すように、実施形態２においては、一つの絵素に対して二つの画素電極、（以下、それぞれを副画素電極ともいう。）が配置されている。また、複数個の絵素によって一つの画素が構成されており、各絵素を個別に制御することで各画素が制御され、更に液晶表示装置による表示全体が制御される。
実施形態２の液晶表示装置は、行方向（横方向）に伸びるゲートバスライン１１、及び、列方向（縦方向）に伸びるソースバスライン１２を有している。また、ゲートバスライン１１とソースバスライン１２とのいずれにも接続された第一のＴＦＴ１４ａ及び第二のＴＦＴ１４ｂを有している。第一のＴＦＴ１４ａは第一の副画素電極１５ａと接続されており、第二のＴＦＴ１４ｂは第二の副画素電極１５ｂと接続されている。また、実施形態２の液晶表示装置は、第一の副画素電極１５ａの少なくとも一部で重なる第一のＣｓバスライン１３ａ、及び、第二の副画素電極１５ｂの少なくとも一部で重なる第二のＣｓバスライン１３ｂを有しており、図４１に示すように、各副画素電極１５ａ、１５ｂの中央を横切るように、それぞれが行方向に伸びて形成されている。
実施形態２においては、一つの絵素に対して一種のカラーフィルタが配置されている。画素を構成する絵素の色の種類、数、及び、配置順は特に限定されず、例えば、ＲＧＢ、ＲＧＢＹ、ＲＧＢＷ等の組み合わせが挙げられる。絵素の色はカラーフィルタで決定される。カラーフィルタの配置形態としては、例えば、図２に示すような、画素電極の境界に関わらず縦方向に伸びて形成されるストライプ配列、図３に示すような、４つの色を有し、行方向及び列方向にそれぞれ２つずつ各色が配置される田の字配列が挙げられる。
実施形態２において二つの副画素電極は、それぞれ異なる大きさの副画素容量を形成する。副画素容量を異ならせる方法としては、（１）信号電圧をそれぞれ異なるソースバスラインから供給する方法、（２）Ｃｓバスラインの電圧変化によって調節を行う方法が挙げられる。これら副画素電極に対しては、それぞれ一つずつＴＦＴが接続される。各ＴＦＴは同一のゲートバスラインとつながっており、ゲートバスラインに走査信号が供給されるタイミングで、二つの副画素が一度に制御されることになる。
図４２は、実施形態２の液晶表示装置における等価回路図である。実施形態２においては、副画素単位で回路パターンが形成されており、図４２においては、２つの副画素の回路パターンを示している。副画素電極のそれぞれは、液晶層との間でＣｌｃ１及びＣｌｃ２を形成する。また、副画素電極のそれぞれは、Ｃｓバスラインとの間でＣｃｓ１及びＣｃｓ２ｂを形成する。更に、副画素電極のそれぞれは、各ＴＦＴのドレイン電極と接続されており、各ＴＦＴによって駆動が制御される。
液晶層を間に介して対向配置された画素電極と対向電極とによって液晶容量Ｃｌｃが形成される。Ｃｌｃの値は、一対の電極によって液晶層に印加される実効電圧（Ｖ）に依存する。絶縁膜を間に介して対向配置された画素電極とＣｓバスライン（補助容量配線）とによって補助容量Ｃｃｓが形成される。絶縁膜を間に介して対向配置された画素電極とゲートバスライン（走査線）とによってゲートドレイン容量Ｃｇｄが形成される。絶縁膜を間に介して対向配置された画素電極とソースバスライン（信号線）とによって、ソースドレイン容量Ｃｓｄが形成される。
実施形態２におけるＴＦＴを用いた各副画素電極の駆動方式、及び、基本構成は、実施形態１と同様である。
以下、Ｃｓバスラインの電圧変化により、マルチ画素駆動を行う方法について詳述する。図４３は、マルチ画素駆動を行ったときの信号波形を示す図である。
時刻Ｔ１のときＶｇの電圧がＶｇＬからＶｇＨに変化することにより、第一のＴＦＴ１４ａと第二のＴＦＴ１４ｂが同時に導通状態（オン状態）となり、第一及び第二の副画素電極１５ａ、１５ｂのそれぞれにソースバスライン１２から電圧Ｖｓが伝達され、第一及び第二の副画素電極１５ａ、１５ｂに充電される。同様に、第一及び第二の副画素電極１５ａ、１５ｂのそれぞれと重畳する第一及び第二のＣｓバスライン１３ａ、１３ｂに対しても、ソースバスライン１２からの充電がなされる。
次に、時刻Ｔ２のときゲートバスライン１１の電圧ＶｇがＶｇＨからＶｇＬに変化することにより、第一のＴＦＴ１４ａと第二のＴＦＴ１４ｂが同時に非導通状態（ＯＦＦ状態）となり、第一及び第二の副画素電極１５ａ、１５ｂ、並びに、第一及び第二のＣｓバスライン１３ａ、１３ｂはすべてソースバスライン１２と電気的に絶縁される。なお、この直後、第一のＴＦＴ１４ａと第二のＴＦＴ１４ｂの有する寄生容量等の影響による引き込み現象のために、第一及び第二の副画素電極１５ａ、１５ｂの電圧Ｖｌｃ１、Ｖｌｃ２は略同一の電圧ΔＶｄだけ低下し、
Ｖｌｃ１＝Ｖｓ－ΔＶｄ
Ｖｌｃ２＝Ｖｓ－ΔＶｄ
となる。また、このとき、第一及び第二のＣｓバスライン１３ａ、１３ｂの電圧Ｖｃｓ１、Ｖｃｓ２は
Ｖｃｓ１＝Ｖｃｏｍ－Ｖａｄ
Ｖｃｓ２＝Ｖｃｏｍ＋Ｖａｄ
である。
時刻Ｔ３で、第一のＣｓバスライン１３ａの電圧Ｖｃｓ１がＶｃｏｍ－ＶａｄからＶｃｏｍ＋Ｖａｄに変化し、第二のＣｓバスライン１３ｂの電圧Ｖｃｓ２がＶｃｏｍ＋ＶａｄからＶｃｏｍ－Ｖａｄに変化する。第一のＣｓバスライン１３ａ及び第二のＣｓバスライン１３ｂのこの電圧変化に伴い、第一及び第二の副画素電極１５ａ、１５ｂの電圧Ｖｌｃ１、Ｖｌｃ２は
Ｖｌｃ１＝Ｖｓ－ΔＶｄ＋２×Ｖａｄ×Ｃｃｓ１／（Ｃｌｃ１＋Ｃｃｓ１）
Ｖｌｃ２＝Ｖｓ－ΔＶｄ－２×Ｖａｄ×Ｃｃｓ２／（Ｃｌｃ２＋Ｃｃｓ２）
へ変化する。
時刻Ｔ４では、Ｖｃｓ１がＶｃｏｍ＋ＶａｄからＶｃｏｍ－Ｖａｄへ、Ｖｃｓ２がＶｃｏｍ－ＶａｄからＶｃｏｍ＋Ｖａｄへ、それぞれ変化し、Ｖｌｃ１、Ｖｌｃ２もまた、
Ｖｌｃ１＝Ｖｓ－ΔＶｄ＋２×Ｖａｄ×Ｃｃｓ１／（Ｃｌｃ１＋Ｃｃｓ１）
Ｖｌｃ２＝Ｖｓ－ΔＶｄ－２×Ｖａｄ×Ｃｃｓ２／（Ｃｌｃ２＋Ｃｃｓ２）
から、
Ｖｌｃ１＝Ｖｓ－ΔＶｄ
Ｖｌｃ２＝Ｖｓ－ΔＶｄ
へ変化する。
時刻Ｔ５では、Ｖｃｓ１がＶｃｏｍ－ＶａｄからＶｃｏｍ＋Ｖａｄへ、Ｖｃｓ２がＶｃｏｍ＋ＶａｄからＶｃｏｍ－Ｖａｄへ、それぞれ変化し、Ｖｌｃ１、Ｖｌｃ２もまた、
Ｖｌｃ１＝Ｖｓ－ΔＶｄ
Ｖｌｃ２＝Ｖｓ－ΔＶｄ
から、
Ｖｌｃ１＝Ｖｓ－ΔＶｄ＋２×Ｖａｄ×Ｃｃｓ１／（Ｃｌｃ１＋Ｃｃｓ１）
Ｖｌｃ２＝Ｖｓ－ΔＶｄ－２×Ｖａｄ×Ｃｃｓ２／（Ｃｌｃ２＋Ｃｃｓ２）
へ変化する。
Ｖｃｓ１、Ｖｃｓ２、Ｖｌｃ１、及び、Ｖｌｃ２は、水平書き込み時間１Ｈの整数倍の間隔ごとに上記Ｔ４、Ｔ５における変化を交互に繰り返す。上記Ｔ４、Ｔ５の繰り返し間隔を１Ｈの１倍とするか、２倍とするか、３倍とするか、又は、それ以上とするかについては、液晶表示装置の駆動方法（例えば、極性反転駆動）や表示状態（ちらつき、表示のざらつき感等）をみて適宜設定すればよい。この繰り返しは、次にＴ１に等価な時間になるまで継続される。したがって、それぞれの副画素電極の電圧Ｖｌｃａ、Ｖｌｃｂの実効的な値は、
Ｖｌｃａ＝Ｖｓ－ΔＶｄ＋Ｖａｄ×Ｃｃｓ１／（Ｃｌｃ１＋Ｃｃｓ１）
Ｖｌｃｂ＝Ｖｓ－ΔＶｄ－Ｖａｄ×Ｃｃｓ２／（Ｃｌｃ２＋Ｃｃｓ２）
となる。
よって、第一及び第二の副画素電極１５ａ、１５ｂのそれぞれによって液晶層に印加される実効電圧Ｖ１、Ｖ２は、
Ｖ１＝Ｖｌｃ１－Ｖｃｏｍ
Ｖ２＝Ｖｌｃ２－Ｖｃｏｍ
すなわち、
Ｖ１＝Ｖｓ－ΔＶｄ＋Ｖａｄ×Ｃｃｓ１／（Ｃｌｃ１＋Ｃｃｓ１）－Ｖｃｏｍ
Ｖ２＝Ｖｓ－ΔＶｄ－Ｖａｄ×Ｃｃｓ２／（Ｃｌｃ２＋Ｃｃｓ２）－Ｖｃｏｍ
となり、互いに異なる値となる。
以上のような前提の下、実施形態２における各絵素間での最適対向電圧の調整について、以下に詳述する。
複数の副画素電極の縦方向のトータルの長さは、赤、緑及び青の各色で同一となるように形成されているのに対し、横方向の長さは各色で異なっている。そのため、絵素ピッチの違いが絵素間の副画素電極のトータルの面積の違いにそのまま反映される。
実施形態２では、実施形態１と同様、ＴＦＴのチャネルの幅を利用して、α＝Ｃｇｄ／（Ｃｇｄ＋Ｃｓｄ＋Ｃｃｓ＋Ｃｌｃ）の値の絵素間でのバランスを調整している。また、補助的に、ゲートドレイン重なり面積によっても調整を行っている。実施形態２におけるαの調整方法は、実施形態１で示したものと同様の方法を用いることができる。
実施形態２においては、副画素間でＫ値をそろえることが好ましい。Ｋ値がそろうことで、各副画素電極によって形成される静電容量の大きさが均一化され、より適切な副画素間の調節がなされるので、より絵素間でのαの値がばらつく可能性を低減させることができる。Ｋ＝Ｃｃｓ／Ｃｐｉｘ（Ｃｇｄ＋Ｃｓｄ＋Ｃｃｓ＋Ｃｌｃ）で表される。そのため、Ｋ値の絵素間でのバランスを調整するためには、Ｃｃｓの調整が効果的である。
図４４は、実施形態２におけるＣｓバスラインとドレイン電極の広がり部分とが重複する範囲を示す平面模式図である。図４４に示すように、Ｃｓバスライン１３は一部に広がった領域を有しており、ドレイン電極２３もまた、一部に広がった領域を有している。これらは絶縁膜を介して隔離されているが、平面的に見たときに互いに重畳しており、補助容量Ｃｃｓを形成する。Ｃｃｓの大きさは、これらが互いに重畳する面積に依存するため、それぞれの広がり領域の大きさを副画素ごとに調節し、重なり度合いを調整することで、適切なＣｃｓの値を形成することができる。なお、図４４において、Ｃｓバスライン１３の広がり部分２３ａは、縦方向及び横方向のいずれの辺においても、ドレイン電極２３の広がり部分のそれらよりも大きい。
ドレイン電極２３の広がり部分２３ａの縦方向の長さはｄであり、横方向の長さはｆである。また、Ｃｓバスライン１３の広がり部分の縦方向の長さはｅであり、横方向の長さはｇである。
Ｃｓバスライン１３の広がり部分の縦方向の一辺と、ドレイン電極２３の広がり部分２３ａの縦方向の一辺との間の距離は、片側につき、ａの長さを有している。すなわち、ドレイン電極２３の広がり部分２３ａは、横方向に関して、Ｃｓバスライン１３の広がり部分よりもａだけ内側に形成されている。したがって、ｇ＝ｆ＋２ａの等式が成り立つことになる。
Ｃｓバスライン１３の広がり部分の横方向の一辺と、ドレイン電極２３の広がり部分２３ａの横方向の一辺との間の距離は、片側につき、ｂの長さを有している。すなわち、ドレイン電極２３の広がり部分２３ａは、縦方向に関して、Ｃｓバスライン１３の広がり部分よりもｂだけ内側に形成されている。したがって、ｅ＝ｄ＋２ｂの等式が成り立つことになる。
このような場合において、異なる絵素ピッチをもつ４色の絵素において、「赤＝青」＞「緑＝黄」の場合に、それぞれの絵素間でのａ～ｇの値を下記表６のように調整することで、絵素間でのＫ値（ｍａｘ－ｍｉｎ）のズレは、０．１０％とすることができた。なお、ここでの各絵素のピッチ幅の比は、「赤」：「青」：「緑」：「黄」が１：１：１．４：１．４であった。
Figure JPOXMLDOC01-appb-T000006
図４５～図４８は、画素電極とＣｓバスラインとの重なり面積でＣｓ容量を調節する際の一例を示す平面模式図である。図４５は、画素電極１５の上辺がＣｓバスライン１３の一部と重複する形態を示している。図４５におけるａ及びｂの値を調整することで、Ｃｃｓの値を調整することができる。図４６は、画素電極１５の中央をＣｓバスライン１３が横切る形態であり、Ｃｓバスライン１３の幅方向の全体と重複する形態を示している。図４６におけるｃ及びｄの値を調整することで、Ｃｃｓの値を調整することができる。図４７は、画素電極１５の上辺がＣｓバスライン１３と重畳し、かつ画素電極１５の左辺に沿って延伸部が追加された形態を示している。図４７におけるａ～ｄの値を調整することで、Ｃｃｓの値を調整することができる。図４８は、画素電極１５の上辺がＣｓバスライン１３と重畳し、かつ画素電極１５の中央を縦断するように延伸部が追加された形態を示している。図４８におけるｅ～ｆの値を調整することで、Ｃｃｓの値を調整することができる。
このような調節を副画素間で行うことにより副画素間でのＣｃｓの値が近づくことになり、適切な範囲内でのＫ値を得ることができる。
図４９は、マルチ駆動を行った場合の、Ｃｓ振幅を示す波形図である。図４９中のΔＶｃｓは、ΔＶｃｓ＝Ｋ×Ｖｃｓｐ－ｐで表される値であり、ΔＶｃｓによる引き込みの大きさは、副画素間で均一であることが好ましく、具体的には、１０ｍＶ以内となることが好ましい。これにより、副画素間の最適対向電圧を近づけることができる。Ｖｃｓｐ－ｐは実質的に固定値となるため、ΔＶｃｓはＫで調節することが好ましい。
下記表７は、ΔＶｃｓは１０ｍＶ以下と仮定したときのＫの値のズレの許容範囲を示す表である。絵素の面積を異ならせない場合の通常の液晶表示装置では、Ｋ値は、０．４３～０．５４の範囲内に設定されているため、この範囲を目安として検討を行った。
Figure JPOXMLDOC01-appb-T000007
上記表７に示すように、Ｋを０．５４とし、Ｋのズレを０．７４％で設定したとき、ΔＶｃｓのズレは７．７ｍＶに抑えることができた。また、Ｋを０．４３とし、Ｋのズレを０．９３％で設定したとき、ΔＶｃｓのズレは９．６ｍＶに抑えることができた。したがって、Ｋの範囲の目安としては、１．０％以下である。
実施形態３
実施形態３においては、赤、緑及び青の３色、又は、赤、緑、青及び黄の４色の絵素を用いており、これらの絵素の組み合わせが一つの画素を構成している。なお、実施形態３において、絵素の色の種類、数及び配置順は特に限定されない。
図５０は、実施形態３における画素電極及び配線の配置構成を示す平面模式図である。実施形態３の液晶表示装置では、一つの画素内に配置された複数の画素電極のうち、ある一つの画素電極に対しては、縦方向に延伸された２本のソースバスラインのいずれもが画素電極の端部と重なっている。一方、図５０に示すように、他の画素電極１５に対しては、縦方向に延伸された２本のソースバスライン１２のうち、一方のソースバスライン１２のみが画素電極１５の端部と重なり、他方のソースバスライン１２は、画素電極１５の端部と重畳していない。
例えば、絵素内に柱状スペーサを配置する、又は、ソースドレイン容量Ｃｓｄを小さくするといったような場合に、画素電極の面積を減らして、画素電極の一方の端部にのみソース配線と重ねる必要があるときには、このような形態が採用される。ある一つの絵素においてのみ画素電極の面積が減らされている場合、又は、ソース配線と画素電極との重なり具合が絵素ごとに異なっている場合、絵素間で最適対向電圧が異なることになるので、焼きつきが起こりやすくなる。
そこで、実施形態３においては、実施形態１及び実施形態２で示した手段と同様の手段により、絵素間又は副画素間の画素容量の調節を行っている。なお、実施形態３において、絵素のピッチ幅は特に限定されず、ピッチ幅が絵素間でそれぞれ異なっていても同じであってもよい。
実施形態４
実施形態４においては、赤、緑及び青の３色、又は、赤、緑、青及び黄の４色の絵素を用いており、これらの絵素の組み合わせが一つの画素を構成している。なお、実施形態４において、絵素の色の種類、数及び配置順は特に限定されない。
図５１は、実施形態４における画素電極及び配線の配置構成を示す平面模式図である。実施形態４の液晶表示装置では、一つの画素内に配置された複数の画素電極のうち、ある一つの画素電極に対しては、縦方向に延伸された２本のソース配線のいずれもが画素電極の端部と重なっている。一方、図５１に示すように、他の画素電極１５に対しては、縦方向に延伸された２本のソースバスライン１２のうち、一方のソースバスライン１２が、画素電極１５の端部と重なり、他方のソースバスライン１２が、画素電極１５の端部と重畳していない。また、重畳していない側のソースバスライン１２の隣には、Ｃｓバスライン１３が縦方向に延伸されており、このＣｓバスライン１３が画素電極１５の他方の端部と重なっている。
例えば、絵素内に柱状スペーサを配置する、又は、ソースドレイン容量Ｃｓｄを小さくするといったような場合に、画素電極の面積を減らして、画素電極の一方の端部にのみソース配線を重ね、画素電極の他方の端部にソース配線ではなくＣｓ配線のみを重ねる必要があるときには、このような形態が採用される。ある一つの絵素においてのみ画素電極の面積が減らされている場合、又は、ソース配線及びＣｓ配線の配置の画素電極との重なり具合が絵素ごとに異なっている場合、絵素間で最適対向電圧が異なることになるので、焼きつきが起こりやすくなる。
そこで、実施形態４においては、実施形態１及び実施形態２で示した手段と同様の手段により、絵素間又は副画素間の画素容量の調節を行っている。なお、実施形態４において、絵素のピッチ幅は特に限定されず、ピッチ幅が絵素間でそれぞれ異なっていても同じであってもよい。
実施形態５
実施形態５においては、赤、緑及び青の３色、又は、赤、緑、青及び黄の４色の絵素を用いており、これらの絵素の組み合わせが一つの画素を構成している。なお、実施形態５において、絵素の色の種類、数及び配置順は特に限定されない。
図５２は、実施形態５における画素電極及び配線の配置構成を示す平面模式図である。実施形態５の液晶表示装置では、一つの画素内に配置された複数の画素電極のうち、ある一つの画素電極に対しては、画素電極の上端部にＣｓ配線が重なるように横方向に延伸されており、かつＣｓ配線は、直線状ではなく、一部に広がり領域を有している。一方、図５２に示すように、他の画素電極１５に対しては、画素電極１５の上端部にＣｓバスライン１３が重なるように横方向に延伸されており、かつＣｓバスライン１３は、直線状ではなく、一部に広がり領域を有しているが、画素電極１５の上辺が直線状でなく、内側に窪んだ形状を有している。そのため、画素電極１５とＣｓバスライン１３との重なり面積が絵素間で異なっており、かつ画素電極１５の面積も絵素ごとに異なっている。
例えば、絵素内に柱状スペーサを配置する、又は、補助容量Ｃｃｓを小さくするといったような場合に、画素電極の面積を減らして、画素電極及びＣｓ配線の配置構成を絵素ごとに異ならせる、又は、画素電極の面積が絵素ごとを異ならせる場合、絵素間で最適対向電圧が異なることになるので、焼きつきが起こりやすくなる。
そこで、実施形態５においては、実施形態１及び実施形態２で示した手段と同様の手段により、絵素間又は副画素間の画素容量の調節を行っている。なお、実施形態５において、絵素のピッチ幅は特に限定されず、ピッチ幅が絵素間でそれぞれ異なっていても同じであってもよい。
実施形態６
図５３及び図５４は、実施形態６における液晶層の断面模式図である。実施形態６においては、赤、緑及び青の３色、又は、赤、緑、青及び黄の４色の絵素を用いており、これらの絵素の組み合わせが一つの画素を構成している。図５３は、実施形態６において３色の絵素を用いた形態を示す断面模式図であり、図５４は、実施形態６において４色の絵素を用いた形態を示す断面模式図である。
図５３及び図５４に示すように、実施形態６の液晶表示装置が有する液晶層１は、アクティブマトリクス基板２及びカラーフィルタ基板３からなる一対の基板の間に配置されている。アクティブマトリクス基板２は画素電極４１を有しており、カラーフィルタ基板３は対向電極４２を有している。また、カラーフィルタ基板３は、複数色のカラーフィルタ３１を有しており、３色又は４色で一つの画素を構成している。図５３においては、赤３１Ｒ、緑３１Ｇ、及び、青３１Ｂの３色のカラーフィルタが用いられた形態を示しており、図５４においては、赤３１Ｒ、緑３１Ｇ、青３１Ｂ、及び、黄３１Ｙの４色のカラーフィルタが用いられた形態を示している。
実施形態６において青の絵素にあたる液晶層１の厚み（セルギャップ）は、他の絵素にあたる液晶層１の厚み（セルギャップ）よりも薄く形成されている。これにより、液晶層１の厚みが全ての絵素で共通の場合と比べ、より高い視野角特性を得ることができる。
実施形態６において、一対の基板が有する電極４１、４２によって液晶層１内に印加される電圧は、絵素によって異なる。これは、実施形態６において、青の絵素における液晶層１の厚みが、他の絵素における液晶層１の厚みよりも薄く設定されているためであり、青の絵素において形成される液晶容量は、他の絵素に比べて大きくなる。そのため、マルチギャップ構造を設けた場合、絵素間で最適対向電圧が異なることになる。
実施形態６においては、ＴＦＴのチャネル幅を用いて絵素間での最適対向電圧の調節を行うとともに、セルギャップを絵素間で調節することで、更なる最適対向電圧の調節がなされている。これにより、更に絵素間でαのバラツキが抑制された焼きつきの少ない液晶表示パネルを得ることができる。
なお、本願は、２０１０年１月２９日に出願された日本国特許出願２０１０－０１９５６２号を基礎として、パリ条約ないし移行する国における法規に基づく優先権を主張するものである。該出願の内容は、その全体が本願中に参照として組み込まれている。
１：液晶層
２：アクティブマトリクス基板
３：カラーフィルタ基板
１１：ゲートバスライン（走査線）
１２：ソースバスライン（信号線）
１３：Ｃｓバスライン（補助容量配線）
１３ａ：第一のＣｓバスライン
１３ｂ：第二のＣｓバスライン
１４：ＴＦＴ（薄膜トランジスタ）
１４ａ：第一のＴＦＴ
１４ｂ：第二のＴＦＴ
１５：画素電極
１５ａ：第一の副画素電極
１５ｂ：第二の副画素電極
２１：チャネル領域
２２：ソース電極
２３：ドレイン電極
２３ａ：ドレイン電極の広がり部
２４：コンタクトホール
２５：ゲート電極
３１：カラーフィルタ
３１Ｒ：カラーフィルタ（赤）
３１Ｇ：カラーフィルタ（緑）
３１Ｂ：カラーフィルタ（青）
３１Ｙ：カラーフィルタ（黄）
４１：画素電極
４２：対向電極

Claims (9)

  1. 一対の基板と、該一対の基板間に挟持された液晶層とを有し、かつ複数色の絵素によって一つの画素が構成される液晶表示装置であって、
    該一対の基板の一方は、走査線と、信号線と、補助容量配線と、該走査線及び該信号線のそれぞれと接続された薄膜トランジスタと、該薄膜トランジスタと接続された画素電極とを備え、
    該一対の基板の他方は、対向電極を備え、
    該画素電極は、絵素ごとに配置され、
    該一つの画素内に配置された複数の画素電極のうち、より広い面積をもつ画素電極が、該一つの画素内に配置された複数の薄膜トランジスタのうち、より大きなチャネル幅を有する薄膜トランジスタと接続されている
    ことを特徴とする液晶表示装置。
  2. 前記より広い面積をもつ画素電極の走査線との重なり面積は、より狭い面積をもつ画素電極の走査線との重なり面積と異なっていることを特徴とする請求項１記載の液晶表示装置。
  3. 前記より広い面積をもつ画素電極の信号線との重なり面積は、より狭い面積をもつ画素電極の信号線との重なり面積と異なっていることを特徴とする請求項１又は２記載の液晶表示装置。
  4. 前記より広い面積をもつ画素電極の補助容量配線との重なり面積は、より狭い面積をもつ画素電極の補助容量配線との重なり面積と異なっていることを特徴とする請求項１～３のいずれかに記載の液晶表示装置。
  5. 前記より広い面積をもつ画素電極と重なっている液晶層の厚みは、より狭い面積をもつ画素電極と重なっている液晶層の厚みと異なっていることを特徴とする請求項１～４のいずれかに記載の液晶表示装置。
  6. 前記走査線と前記画素電極とは、ゲートドレイン容量を形成し、
    前記信号線と前記画素電極とは、ソースドレイン容量を形成し、
    前記補助容量配線と前記画素電極とは、補助容量を形成し、
    前記画素電極と前記対向電極とは、液晶容量を形成し、
    該ゲートドレイン容量、該ソースドレイン容量、該補助容量、及び、該液晶容量の総和に対する、該ゲートドレイン容量の比は、前記複数色の絵素間で異なっており、
    前記複数色の絵素に対してそれぞれ得られるゲートドレイン容量の比のうち、最も大きなゲートドレイン容量の比と、最も小さなゲートドレイン容量の比との差は、最も小さなゲートドレイン容量の比に対して１０％以下である
    ことを特徴とする請求項１～５のいずれかに記載の液晶表示装置。
  7. 前記一つの絵素内における、前記ゲートドレイン容量、前記ソースドレイン容量、前記補助容量、及び、前記液晶容量の総和の最大値に対する、前記ゲートドレイン容量、前記ソースドレイン容量、前記補助容量、及び、前記液晶容量の総和の最小値で算出される応答係数の値は、前記複数色の絵素間で異なっており、
    前記複数色の絵素に対してそれぞれ得られる応答係数のうち、最も大きな応答係数と、最も小さな応答係数との差は、最も小さな応答係数に対して５％以下である
    ことを特徴とする請求項１～６のいずれかに記載の液晶表示装置。
  8. 前記画素電極は、一つの絵素内で複数に分割された副画素電極で構成され、
    前記薄膜トランジスタは、該副画素電極のそれぞれと接続され、
    前記補助容量配線は、該副画素電極のそれぞれと重畳し、
    前記液晶表示装置は、前記補助容量配線の電圧の極性を一定時間ごとに反転させる駆動回路を備える
    ことを特徴とする請求項１～７のいずれかに記載の液晶表示装置。
  9. 前記ゲートドレイン容量、前記ソースドレイン容量、前記補助容量、及び、前記液晶容量の総和に対する、前記補助容量の比は、前記複数色の絵素間で異なっており、
    前記複数色の絵素に対してそれぞれ得られる補助容量の比のうち、最も大きな補助容量の比と、最も小さな補助容量の比との差は、最も小さな補助容量の比に対して１．０％以下である
    ことを特徴とする請求項８記載の液晶表示装置。
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