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WO2011079533A1 - 像素结构 - Google Patents

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Publication number
WO2011079533A1
WO2011079533A1 PCT/CN2010/070045 CN2010070045W WO2011079533A1 WO 2011079533 A1 WO2011079533 A1 WO 2011079533A1 CN 2010070045 W CN2010070045 W CN 2010070045W WO 2011079533 A1 WO2011079533 A1 WO 2011079533A1
Authority
WO
WIPO (PCT)
Prior art keywords
gate
pixel structure
width
structure according
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/CN2010/070045
Other languages
English (en)
French (fr)
Inventor
柳智忠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Century Display Shenzhen Co Ltd
Original Assignee
Century Display Shenzhen Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Century Display Shenzhen Co Ltd filed Critical Century Display Shenzhen Co Ltd
Priority to US12/868,711 priority Critical patent/US7932519B1/en
Publication of WO2011079533A1 publication Critical patent/WO2011079533A1/zh
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Definitions

  • the present invention relates to a pixel structure, and in particular to a pixel structure of a thin film transistor of good quality.
  • a general thin film transistor liquid crystal display is mainly composed of a thin film transistor array substrate, a pair of substrates, and a liquid crystal layer sandwiched between the two substrates.
  • the thin film transistor array substrate mainly includes a plurality of scan lines, a plurality of data lines, a thin film transistor arranged between the scan lines and the data lines, and a pixel electrode (Pixel Electrode) corresponding to each thin film transistor, and the thin film transistor includes a gate A pole, a semiconductor pattern, a source and a drain, which are used as switching elements of a liquid crystal display unit.
  • the fabrication process of a thin film transistor array substrate typically involves multiple development and etching steps.
  • the gate and scan lines are the first metal layer (Metal 1 )
  • the source, drain and data lines are the second metal layer (Metal 2 ).
  • the gate and the drain overlap at least partially, and thus there is usually a so-called gate-drain parasitic capacitance (hereinafter referred to as Cgd) between the gate and the drain.
  • Cgd gate-drain parasitic capacitance
  • Vgon-Vgoff is the voltage change on the scan line
  • Cst is the storage capacitor.
  • the amount of displacement deviation when the machine moves will result in a difference in the relative positions of the various components.
  • the gate-drain parasitic capacitance Cgd of the pixel of the same panel is made different.
  • different display pixels have different feedthrough voltages A Vp , which in turn causes a problem of uneven display brightness during display.
  • the present invention provides a pixel structure that effectively improves the problem of gate-drain parasitic capacitance changes due to alignment errors in the process.
  • the present invention provides a pixel structure including a scan line, a data line, a gate, a half conductor pattern, a source, a drain, and a pixel electrode.
  • the scan lines and the data lines are staggered and electrically insulated from each other.
  • the gate is electrically connected to the scan line.
  • the semiconductor pattern is above the gate. At least a portion of the source and at least a portion of the drain are on the semiconductor pattern.
  • the source is connected to the data line.
  • the drain includes a comb portion surrounding the source and a connection portion. The comb has at least two branches. At least one branch extends beyond the gate to define at least one projection that is external to the gate.
  • the connecting portion extends from the comb portion to the outside of the gate, and the protruding portion and the connecting portion are respectively located on opposite sides of the gate.
  • the protrusion has a first width aligned with the gate boundary
  • the connection portion has a second width aligned with the gate boundary
  • the first width is substantially equal to the second width.
  • the pixel electrode is electrically connected to the connection portion of the drain.
  • the one branch extends beyond the gate and the remaining branches are completely located in the region of the gate such that the number of at least one projection is one.
  • the source is located between the protrusion and the scan line.
  • the protrusion is located between the source and the scan line.
  • the first width is substantially equal to the width of the projection.
  • the two branches extend beyond the gate such that the number of at least one projection is two.
  • the first width is substantially equal to the sum of the widths of the projections.
  • the widths of the two projections are substantially equal. In another embodiment, the width of the two projections is substantially different.
  • the connecting portion has a contact portion, and the contact portion is located at one end of the connecting portion away from the comb portion and the pixel electrode contacts the contact portion.
  • the comb portion is substantially composed of at least two branches and a bottom portion, at least two branches projecting from the strip bottom toward a first direction, and the connecting portion is connected to the strip bottom portion. And protruding from the strip bottom away from the first direction.
  • the comb portion and the connecting portion substantially form a fork pattern.
  • the drain is integrally formed.
  • the source and the data line are integrally formed.
  • the gate is located outside of the scan line and is integrally formed with the scan line.
  • the aforementioned branches are substantially parallel to the data lines.
  • a portion of the scan line described above constitutes a gate.
  • the protruding portion and the connecting portion are respectively located on opposite sides of the scanning line.
  • the present invention further provides a pixel structure including a scan line, a data line, a gate, a semiconductor pattern, a source, a drain, and a pixel electrode.
  • the scan lines and the data lines are staggered and electrically insulated from each other.
  • the gate is electrically connected to the scan line and the semiconductor pattern is above the gate.
  • At least a portion of the source is on the semiconductor pattern and is connected to the data line.
  • At least a portion of the drain is on the semiconductor pattern.
  • the drain includes a comb portion and a connecting portion. The comb portion surrounds the source and the comb portion has at least two branches.
  • At least one of the branches is bent and has a first parallel portion, An oblique portion and a second parallel portion, wherein the oblique portion connects the first parallel portion and the second parallel portion, and the second parallel portion protrudes beyond the gate to define at least one protrusion.
  • the connecting portion extends from the comb portion to the outside of the gate, and the protruding portion and the connecting portion are respectively located on opposite sides of the gate.
  • the protrusion has a first width aligned with the gate boundary, and the connection portion has a second width converging with the gate boundary, and the first width is substantially equal to the second width.
  • the pixel electrode is electrically connected to the drain.
  • the source is located between the protrusion and the scan line.
  • the first width is substantially equal to the width of the projection.
  • the connecting portion has a contact portion located at an end of the connecting portion away from the comb portion and the pixel electrode contacts the contact portion.
  • the comb portion is substantially composed of the at least two branches and the bottom portion, and at least two branches are protruded from the strip bottom in one direction, and the connecting portion is connected to the strip bottom portion. And protruding from the strip bottom away from this direction.
  • the connecting portion overlaps with the gate portion.
  • the comb portion and the connecting portion substantially form a fork pattern.
  • the gate extends to the position of the scan line and the position of the data line.
  • the area in which the semiconductor pattern overlaps the protruding portion is zero.
  • the convex pattern is located outside the area where the gate is located. Therefore, in the process of fabricating the thin film transistor, the relative offset between the first conductor layer and the second conductor layer does not affect the overlap area between the gate and the drain. That is, the magnitude of the gate-drain parasitic capacitance is constant. Therefore, the pixel structure of the present invention does not have a negative influence on the display effect due to the alignment error in the process. In other words, the pixel structure of the present invention has good quality and product yield.
  • FIG. 1 is a partial top plan view showing a pixel structure of a first embodiment of the present invention.
  • FIG. 2 is a partial top plan view of a pixel structure of a second embodiment of the present invention.
  • FIG 3 is a partial top plan view showing a pixel structure of a third embodiment of the present invention.
  • FIG. 4 is a partial top plan view showing a pixel structure of a fourth embodiment of the present invention.
  • Figure 5 is a partial top plan view showing a pixel structure of a fifth embodiment of the present invention.
  • Figure 6 is a partial top plan view showing a pixel structure of a sixth embodiment of the present invention.
  • the pixel structure 100 includes a scan line 110, a data line 120, a gate 130, a half conductor pattern 140, a source 150, a drain 160, and a pixel electrode 170.
  • Scan lines 110 and data lines 120 are staggered and electrically insulated from each other.
  • Gate 130 is coupled to scan line 110.
  • Semiconductor pattern 140 is over gate 130.
  • the source 150 and the drain 160 are at least partially located on the semiconductor pattern 140, and the source 150 is connected to the data line 120.
  • the gate 130, the semiconductor pattern 140, the source 150, and the drain 160 may constitute a thin film transistor (not shown).
  • the pixel electrode 170 is electrically coupled to the drain 160 to receive the signal transmitted on the data line 120 by turning the thin film transistor on or off.
  • the drain 160 is integrally formed, and the source 150 and the data line 120 are integrally formed.
  • the gate 130 is located outside the scan line 110 and is integrally formed with the scan line 110. Specifically, the scan line 110 and the gate 130 are elements patterned by the first metal layer, and the data line 120, the source 150, and the drain 160 are elements patterned by the second metal layer.
  • the accuracy of the alignment is inaccurate, and the elements patterned by the two metal layers are shifted in relative positions.
  • the overlapping area between the gate 130 and the drain 160 may change to make the element of the pixel structure 100 The characteristics of the piece are affected.
  • the difference in the gate-drain parasitic capacitance mentioned in the background art causes the feedthrough voltage of the display pixel to be changed differently, and thus the problem of uneven display luminance during display will occur.
  • the present embodiment proposes a drain.
  • the drain 160 includes a comb portion 162 surrounding the source 150 and a connecting portion 166.
  • the comb portion 162 has a first branch 162a, a second branch 162b, and a strip bottom 162c. That is, the comb portion 162 may have a U-shaped pattern, but the beak portion 162 may have three or more branches, that is, the comb portion 162 may have two branches, or may have two or two More than one branch.
  • the first branch 162a and the second branch 162b project, for example, from both ends of the strip-shaped bottom portion 162c in the direction D to surround the comb portion 162 around the source 150.
  • One end of the connecting portion 166 is connected to the strip bottom portion 162c, and the other end protrudes away from the gate electrode 130 away from the direction D. Therefore, the connecting portion 166 partially overlaps the gate electrode 130.
  • the comb portion 162 and the connecting portion 166 substantially constitute a fork pattern. That is, the bottom of the comb portion 162 is connected to a long connecting portion 166 to form a fork-like pattern.
  • the connecting portion 166 has a contact portion 168 at one end of the connecting portion 166 away from the comb portion 162 and the pixel electrode 170 contacts the contact portion 168 to be electrically connected to the drain 160. Since the manner in which the pixel electrode 170 is connected to the contact portion 168 is a technique commonly used in the art, this embodiment will not be further described.
  • At least one insulating layer is disposed substantially between the first metal layer and the second metal layer, and at least one insulating layer is disposed between the pixel electrode 170 and the second metal layer. It should also be understood by those skilled in the art that in the present embodiment, these insulating layers are not shown to clearly illustrate the concept of the present invention.
  • the first branch 162a extends beyond the gate 130 to define a protrusion 164 outside the gate 130, and the protrusion 164 and the first branch 162a do not extend beyond the gate 130.
  • the parts have the same width.
  • the protruding portion 164 and the connecting portion 166 are respectively located on opposite sides of the gate 130. 4
  • the phase of each component in the pixel structure 100 The position should be the appearance of the solid line in Figure 1. However, a registration error occurs in the patterned alignment step to cause the first metal layer to shift in the direction D, and thus the positional relationship of the data line 120, the source 150, and the drain 160 with respect to the gate 130. Actually as shown by the dotted line.
  • the data line 120, the source 150, and the drain 160 are integrally translated relative to the gate 130 toward the right side of the drawing, that is, away from the direction D.
  • the area in which the first branch 162a overlaps the gate 130 is thus increased, and the area in which the connection portion 166 is overlapped with the gate 130 is reduced. That is, the area of the projection 164 is reduced by the alignment error.
  • the first branch 162a has, for example, a first width W1, that is, the width of the protrusion 164 at the boundary with the gate 130 is W1
  • the second branch 162b has a second width W2, for example, and the connection portion.
  • W1 the width of the connecting portion 166 and the boundary of the gate 130
  • W3 the width of the protruding portion 164 and the connecting portion 166 on opposite sides of the gate 140 are respectively located by the gate 140. The location protrudes beyond the gate 140.
  • the width at which the protrusion 164 is aligned with the gate 130 is substantially equal to the width of the junction 166 and the gate 130 boundary, that is, the first A width W1 is substantially equal to the third width W3.
  • the overlap area of the drain 160 and the gate 130 will be similar to the predetermined pattern design, even the same to achieve a constant gate-drain parasitic capacitance.
  • the comb portion 162 and the connecting portion 166 are integrally formed patterns. Therefore, the amount of displacement of the comb portion 162 and the connecting portion 166 with respect to the gate 130 is the same. Therefore, the first width W1 is equal to the third width W2 such that the overlap area of the drain 160 and the gate 130 is similar to a predetermined pattern design to maintain the gate-drain parasitic capacitance constancy. With such a pattern design, the present embodiment can maintain the quality of the pixel structure 100. Even if the process alignment accuracy is not ideal, the pixel structure 100 still has a preset quality.
  • the design of the comb portion 162 and the connection portion 166 still contributes to the constancy of the gate-drain parasitic capacitance.
  • the design of the present embodiment can avoid the negative influence of the process on the characteristics of the device when the alignment is offset in the parallel or deviating direction D, so that the pixel structure 100 has a fairly good quality and yield.
  • the length of the projections 164 in the parallel direction D is preferably greater than or at least equal to the error that may be caused by the alignment step in the patterning process.
  • the error of the alignment step can compensate for the displacement of the gate 130 and the drain 160 in the parallel direction D or the deviation direction D without causing a defect in the pixel structure 100.
  • the second branch 162b of the present embodiment does not protrude beyond the gate 130, for example, to ensure a constant gate-drain parasitic capacitance.
  • this embodiment can maintain the pixel structure 100 with a stable gate-drain parasitic capacitance.
  • the gate-drain parasitic capacitance is also increased.
  • an increase in the gate-drain parasitic capacitance may cause the feedthrough voltage ⁇ Vp to increase.
  • the display panel When the pixel structure 100 is applied to a display panel (not shown), the display panel is provided with a common electrode opposed to the pixel electrode 170.
  • the display panel controls the screen display by using a voltage difference between the pixel electrode 170 and the common electrode.
  • the increase of the feedthrough voltage AVp causes a large voltage drop when the signal transmitted by the data line 120 is written to the pixel electrode 170. Therefore, the display effect may be seriously affected, for example, a relatively severe flicker phenomenon may occur.
  • the magnitude of the common voltage on the common electrode can be adjusted when the pixel structure 100 is driven. Therefore, the pixel structure 100 can still have a rather desirable display effect.
  • the voltage difference between the pixel electrode 170 and the common electrode needs to be, for example, 3 volts, and the initial feedthrough voltage AVp is 0.4 volt.
  • the data line 120 transmits a voltage of 3.4 volts to be written to the pixel electrode 170, and the common voltage of the common electrode is 0 volt, and the feedthrough voltage AVp generates a voltage drop of 0.4 volt, thereby obtaining a pixel.
  • the pressure difference between the electrode and the common electrode is 3 volts.
  • the data line 120 transmits a voltage of -2.6 volts to write to the pixel electrode 170, and the common voltage of the common electrode is 0 volt, and the feedthrough voltage AVp generates a voltage drop of 0.4 volts, thus obtaining a pixel.
  • the pressure difference between the electrode and the common electrode is 3 volts. Assuming that the design of the present invention is used, the feedthrough voltage AVp is increased from the previous 0.4 volts to 0.5 volts.
  • the data line 120 transmits a voltage of 3.4 volts to write to the pixel electrode 170, and the common voltage of the common electrode is 0 volt, and the feedthrough voltage AVp produces a voltage drop of 0.5 volt.
  • the voltage difference between the pixel electrode and the common electrode is 2.9. Volts, a difference of 0.1 volts from the required differential voltage of 3 volts.
  • the data line 120 transmits a voltage of -2.6 volts to be written to the pixel electrode 170, and the common voltage of the common electrode is 0 volt, and the feedthrough voltage AVp produces a voltage drop of 0.5 volt.
  • the difference between the pixel electrode and the common electrode is 3.1 volts, which is 0.1 volt difference from the required differential voltage of 3 volts. Therefore, when the pixel is positively charged, the screen will be brighter; when the pixel is negatively charged, the screen will be darker. This produces a flicker of the picture.
  • the common voltage of the common electrode can be lowered to -0.1 volt. In this way, with the design of the present invention, the pixel structure 100 can still have a rather ideal display effect regardless of whether the pixel electrode 170 is positively charged or the pixel electrode 170 is negatively charged.
  • the constituent elements of the pixel structure 200 are substantially the same as the pixel structure 100, and therefore the same elements of the pixel structure 200 and the pixel structure 100 will be denoted by the same component symbols.
  • the pixel structure 200 includes a scan line 110, a data line 120, a pixel electrode 170, and a thin film transistor (not labeled) composed of a gate 130, a semiconductor pattern 140, a source 150, and a drain 260. It is worth mentioning that the pixel structure 200 differs from the pixel structure 100 in the pattern design of the drain 260.
  • the drain 260 is an integrally formed pattern.
  • the drain 260 includes a comb portion 262 surrounding the source 150 and a connection portion 166.
  • the connecting portion 166 has a contact portion 168 at one end of the connecting portion away from the comb portion 262 and the pixel electrode 170 contacts the contact portion 168 to be electrically connected to the drain electrode 160.
  • the comb portion 262 has a first branch 262a, a second branch 262b, and a strip bottom 262c.
  • the first branch 262a and the second branch 262b are respectively protruded from the both ends of the strip-shaped bottom portion 262c toward the direction D such that the ⁇ -shaped portion 262 surrounds the source 150.
  • the second branch 262b extends beyond the gate 130 to define a protrusion 264 located outside the gate 130, and the protrusion 264 and the second branch 262b do not extend to the gate 130.
  • the parts outside have the same width.
  • the protruding portion 264 and the connecting portion 166 are respectively located on opposite sides of the gate 130.
  • the pixel structure 200 is different from the pixel structure 100 in that the pattern of the comb portion 262 is reversed. Therefore, in this embodiment, the source 150 is located between the protrusion 264 and the scan line 110, and the embodiment of the pixel structure 100 is such that the protrusion 164 is located between the source 150 and the scan line 110.
  • the protrusions 264 and the connection portions 166 are respectively located on opposite sides of the gate 130, and both extend beyond the area where the gate 130 is located. Therefore, if a registration error occurs in the process and the position of the drain 260 is shifted with respect to the gate 130, the gate-drain parasitic capacitance in the pixel structure 200 still maintains the size set by the original pattern design.
  • the alignment error when the pixel structure 200 is formed causes the drain 260 to be displaced toward the direction D toward the gate 130, and the pattern of the drain 260 is shifted from the position shown by the solid line to the dotted line.
  • the connecting portion 166 is also translated in the direction D to increase the overlapping area of the connecting portion 166 and the gate 130. At this time, the area of the projection 264 will be larger than the preset area.
  • the amount by which the overlapping area of the second branch 262b and the gate 130 is reduced is preferably equal to the amount by which the overlapping area of the connection portion 166 and the gate 130 is increased. . Therefore, the width of the protrusion 264 and the gate 130 are substantially equal to the width of the boundary between the connection portion 166 and the gate 130, that is, the second width W2 of the second branch 262b is substantially It is equal to the third width W3 of the connecting portion.
  • this embodiment also utilizes the pattern design of the drain 260 such that portions of the drain 262 that do not overlap the gate 130 are respectively located on opposite sides of the gate 130, and these portions have substantially the same line width to avoid process error.
  • the adverse effects of the quality of the pixel structure 200 are not limited to, but not limited to, but not limited to, but not limited to, but not limited to, but not limited to, but not limited to, but not limited to, but not limited to, the pattern design of the drain 260 such that portions of the drain 262 that do not overlap the gate 130 are respectively located on opposite sides of the gate 130, and these portions have substantially the same line width to avoid process error. The adverse effects of the quality of the pixel structure 200.
  • FIG. 3 is a partial plan view showing a pixel structure of a third embodiment of the present invention.
  • the pixel structure 300 differs from the previous embodiment in the pattern design of the drain 360, and thus some of the elements in the pixel structure 300 are labeled along with the component symbols that have been used in the previous embodiments.
  • the same element symbols represent elements of the same function and the same configuration.
  • the drain 360 includes a first branch 362a, a second branch 362b, and a strip bottom 362c.
  • the first branch 362a and the second branch 362b protrude, for example, from both ends of the strip-shaped bottom portion 362c in the direction D such that the ⁇ -shaped portion 362 surrounds the source 150.
  • the first branch 362a and the second branch 362b both extend outside the gate 130 to define two protrusions 364a and 364b respectively outside the gate 130, and the two protrusions 364a and 364b respectively Portions that are not extended beyond the gate 130 by the first branch 362a and the second branch 362b have the same width.
  • the two projections 364a, 364b and the connection portion 166 are respectively located on opposite sides of the gate 130, and the comb portion 362 and the connection portion 166 of the drain 360 also constitute a fork pattern.
  • the pixel structure 300 differs from the pixel structures 100 and 200 in that the pattern of the comb portion 362 has two projections 364a and 364b.
  • the overlapping area of the connection portion 166 and the gate 130 will increase, and the first branch 326a and the second branch The area of 362b that overlaps the gate 130 will be reduced.
  • the area of the projections 364a, 364b is enlarged.
  • the amount of increase in the overlap area of the connection portion 166 and the gate electrode 130 should be equal to the area reduction amount in which the first branch 362a and the second branch 362b overlap the gate electrode 130.
  • the first width W1 of the first branch 362a, the second width W2 of the second branch 362b, and the third width W3 of the connecting portion 166 may conform to, for example, the sum of the first width W1 and the second width W2.
  • the relationship is equal to the third width W3. That is, the pattern of the drain 362 on the right side of the gate 130 has the same width as the total width of the drain 362 on all the patterns that protrude from the left side of the gate 130.
  • FIG. 4 is a partial top plan view of a pixel structure according to a fourth embodiment of the present invention.
  • the pixel structure 400 differs from the pixel structure 300 only in that the first width W1 and the second width W2 in the pixel structure 400 are different. That is, in the pixel structure 400, the comb portion 462 of the drain 460 has a design in which the branch width is asymmetrical, wherein the first branch 462a and the second branch 462b have different widths. In such a pattern layout, the projections 464a and 464b extending from the first branch 462a and the second branch 462b also have different widths.
  • the first width W1 of the embodiment is smaller than the second width W2, and the sum of the first width W1 and the second width W2 is substantially equal to the third width W3.
  • the first width W1 does not limit the first width W1 to be smaller than the second width W2. In fact, the first width W1 may be greater than the second width W2.
  • FIG. 5 is a partial top plan view showing a pixel structure according to a fifth embodiment of the present invention.
  • the pixel structure 500 includes a scan line 110 and a number.
  • the drain 560 is an integrally formed pattern.
  • the drain 560 includes a comb portion 562 surrounding the source 150 and a connecting portion 166.
  • the connecting portion 166 has a contact portion 168 at one end of the connecting portion away from the comb portion 562 and the pixel electrode 170 contacts the contact portion 168 to be electrically connected to the drain 560.
  • the gate 530 of this embodiment can be substantially constituted by a part of the scan line 110.
  • the source 150 and the data line 120 may also be integrally formed.
  • the comb portion 562 has a first branch 562a and a second branch 562b.
  • the comb portion 562 consists essentially of the two branches 562a, 562b and a strip-shaped bottom (not labeled) connected between the two branches 562a, 562b.
  • the two branches 562a, 562b are protruded from the strip bottom (not shown) in one direction of the data line 120, and the connecting portion 166 is protruded from the strip bottom (not shown) away from the data line 120. Therefore, the comb portion 562 and the connecting portion 166 substantially form a fork pattern, and the drain 560 is integrally formed.
  • the first branch 562a and the second branch 562b are respectively located on opposite sides of the source 150, that is, the source 150 is located between the protrusion 564 and the scan line 110. Further, the second branch 562b has a bent shape design.
  • the second branch 562b is composed of a first parallel portion P1, an oblique portion C, and a second parallel portion P2.
  • the oblique portion C connects the first parallel portion P1 and the second parallel portion P2, and the second parallel portion P2 extends beyond the gate 130 to define a protrusion 564, and the protrusion 564 and the second parallel portion P2 Portions that do not extend beyond the gate 130 have the same width.
  • one end of the oblique portion C connecting the first parallel portion P1 is, for example, closer to the source 150, and a portion of the oblique portion C connecting the second parallel portion P2 is farther from the source 150.
  • the first parallel portion P1 and the oblique portion C are both located above the gate 130 and the semiconductor pattern 140, and only the second parallel portion P2 protrudes beyond the gate 130.
  • the semiconductor pattern 140 is located within the gate 130 in this embodiment. Therefore, the semiconductor pattern 140 does not overlap the protruding portion 564, that is, the area in which the semiconductor pattern 140 overlaps the protruding portion 564 is zero. Therefore, there is no problem of leakage current due to exposure to light.
  • the gate 530 extends to the position of the scan line 110 and the position of the data line 120. That is, as shown in FIG. 5, the gate 530 partially overlaps the scan line 110. Since the gate 530 and the scan line 110 are integrally formed, a partial region of the scan line 110 has the function of the gate 530. In addition, the gate 530 It also overlaps with the data line 120. Therefore, the aperture ratio of the pixel structure 500 can be improved.
  • the design of the gate 530 in this embodiment is a conventional technique and therefore will not be described in detail.
  • the connecting portion 166 has a contact portion 168, and the contact portion 168 is located at one end of the connecting portion 166 away from the ⁇ -shaped portion 562.
  • the protrusion 564 has a first width W1 at the boundary of the gate 130, and the first width W1 is substantially equal to the width of the protrusion 564.
  • the connecting portion 166 partially overlaps the gate 130, and the connecting portion 166 has a second width W2 at the boundary of the gate 130, that is, the width of the connecting portion 166, and the first width W1 is substantially equal to the second width W2. . Therefore, the matching of the first width W1 and the second width W2 causes the occurrence of the alignment error to not change the element characteristics of the pixel structure 500 during the fabrication of the pixel structure 500. As a result, the pixel structure 500 has a fairly good quality and process yield.
  • the pixel structure 600 includes a scan line 110, a data line 120, a pixel electrode 170, and a thin film transistor (not labeled) composed of a gate 630, a semiconductor pattern 140, a source 650, and a drain 660.
  • the gate 630 is partially composed of the scanning line 110
  • the source 650 is an L-shaped electrode.
  • the drain 660 includes a comb portion 662 surrounding the source 650 and a connection portion 666.
  • the connecting portion 666 has a contact portion 668 which is located at one end of the connecting portion away from the comb portion 662 and the pixel electrode 170 contacts the contact portion 668 to be electrically connected to the drain 660.
  • the first branch 662a and the second branch 662b of the drain 660 are substantially parallel to the data line 120, wherein the first branch 662a protrudes beyond the gate 630 to define the protrusion 664, and is convex.
  • the portion 664 has a phase with a portion of the first branch 662a that does not extend beyond the gate 630 Same width. Since the gate 630 is partially formed by the scan line 110, the protrusion 664 and the connection portion 666 are respectively located on opposite sides of the scan line 110. It is worth mentioning that a first width W1 of the protrusion 664 and the boundary of the gate 630 is substantially equal to a second width W2 of the connection portion 666 and the boundary of the gate 630. Therefore, the pixel structure 600 also has a high tolerance for the alignment error in the process. In other words, the pixel structure 600 has good quality.
  • the drain of the present invention has a comb portion and a connecting portion, and the branch portion and the connecting portion of the comb portion extend beyond the opposite sides of the gate, respectively.
  • the comb portion of the present invention is not limited to only two branches as described in the above embodiment, and a plurality of branches are also possible within the scope understood by those skilled in the art; further, the width of the comb portion of the present invention
  • the design is also not limited to the contents described in the above embodiments. That is, the portion of the branch that does not extend beyond the gate may be the same as the width of the projection.
  • the portion of the comb portion that is not extended to the outside of the gate and the width of the projection is different within a range that can be understood by those skilled in the art; further, the branch of the comb portion of the present invention is not limited to the above. Linear, curved, and other shapes as described in the embodiments are also possible within the scope of those skilled in the art.
  • the drain extends to substantially the same line width at the pattern other than the opposite sides of the gate. Therefore, the thin film transistor in the pixel structure has a constant gate-drain parasitic capacitance.
  • the pixel structure of the present invention has a relatively stable quality for the process with high tolerance on the alignment error. Therefore, the pixel structure of the present invention is actually applied to a display to help improve the display effect of the display.

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Description

像素结构
【技术领域】
本发明涉及一种像素结构， 且特别涉及一种薄膜晶体管的品质良好的 像素结构。
【背景技术】
一般的薄膜晶体管液晶显示器主要是由一薄膜晶体管阵列基板、 一对 向基板以及一夹于前述二基板之间的液晶层所构成。 薄膜晶体管阵列基板 主要包括多条扫描线、 多条数据线、 排列于扫描线与数据线间的薄膜晶体 管以及与每一薄膜晶体管对应配置的像素电极 (Pixel Electrode)„ 而上述的 薄膜晶体管包括栅极、 半导体图案、 源极与漏极， 其用来作为液晶显示单 元的开关元件。
薄膜晶体管阵列基板的制作过程通常包括多次的显影及蚀刻步骤。 在 一般的制造技术当中， 栅极与扫描线是第一金属层（Metal 1 ), 源极、 漏极 与数据线是第二金属层（Metal 2 )。 而且， 在第一金属层以及第二金属层之 间至少具有一层介电层。 薄膜晶体管的结构中， 栅极与漏极至少有部分重 叠， 因此栅极与漏极之间通常会存在所谓的栅极-漏极寄生电容（以下称作 Cgd )。
就液晶显示器而言， 施加在液晶电容 Clc上的电压与液晶分子的光穿 透率之间具有特定关系。 因此， 只要依据所要显示的画面来控制施加在液 晶电容 Clc上的电压， 即可使显示器显示预定的画面。 但由于栅极-漏极寄 生电容 Cgd的存在， 液晶电容 Clc上所保持的电压将会随着扫描线上的电 压变化而有所改变。此电压变动量称为馈通电压（feed-through voltage)AV , 其可表示为公式（1):
Δ Vp=[Cgd/(Clc+Cgd+Cst)](Vgon-Vgoff) (1)
其中 Vgon-Vgoff为扫描线上的电压变化， 而 Cst为储存电容。 在目前的主动元件阵列工艺中， 机台移动时的位移偏差量将导致各个 元件的相对位置有所差异。 特别是， 在栅极与漏极的重叠面积不同时， 将 使得同一面板的像素的栅极-漏极寄生电容 Cgd不同。 如此一来， 不同显示 像素具有不同的馈通电压 A Vp , 进而在显示过程中产生显示亮度不均匀的 问题。
为了改善栅极-漏极寄生电容 Cgd的变化所造成的负面影响，美国专利 US 5,097,297、中国专利公开案 CN 101359692以及中国专利 CN 201000520 分别提出了不同的显示像素设计。 然而， 薄膜晶体管的设计方式众多， 这 些专利所提供的技术并不能适用于各种薄膜晶体管中。 换言之， 栅极 -漏极 寄生电容 Cgd的变化对显示品质造成的负面影响在本技术领域中仍有待解 决。
【发明内容】
本发明提供一种像素结构， 有效改善因为工艺中的对位误差造成栅极- 漏极寄生电容产生变化的问题。
本发明提出一种像素结构， 包括一扫描线、 一数据线、 一栅极、 一半 导体图案、 一源极、 一漏极以及一像素电极。 扫描线以及数据线彼此交错 并且电绝缘。 栅极电连接至扫描线。 半导体图案位于栅极上方。 至少部分 源极与至少部分漏极位于半导体图案上。 源极连接至数据线。 漏极包括一 环绕源极的梳型部以及一连接部。 梳型部具有至少两分支。 至少一分支延 伸至栅极之外以定义出位于栅极之外的至少一凸出部。 连接部由梳型部延 伸至栅极外， 且凸出部与连接部分别位于栅极的相对两侧。 凸出部与栅极 边界切齐处具有一第一宽度， 连接部与栅极边界切齐处具有一第二宽度， 且第一宽度实质上等于第二宽度。 像素电极电连接漏极的连接部。
在本发明之一实施例中， 上述的一分支延伸至栅极之外， 而其余分支 完全地位于栅极所在区域中以使至少一凸出部的数量为一。 举例而言， 源 极位于凸出部与扫描线之间。或是， 凸出部位于源极与扫描线之间。此外， 第一宽度实质上等于凸出部的宽度。
在本发明之一实施例中， 上述的两分支延伸至栅极之外以使至少一凸 出部的数量为二。 此时， 第一宽度实质上等于凸出部的宽度总和。 在一实 施方式中， 两凸出部的宽度实质上相等。 在另一实施方式中， 两凸出部的 宽度实质上不同。
在本发明之一实施例中， 上述的连接部具有一接触部， 接触部位于连 接部远离梳型部的一端且像素电极接触接触部。
在本发明之一实施例中， 上述的梳型部实质上由至少两分支以及一条 状底部所构成， 至少两分支由条状底部向一第一方向凸出， 而连接部连接 于条状底部并由条状底部背离第一方向凸出。
在本发明之一实施例中， 上述的梳型部与连接部实质上构成一叉状图 案。
在本发明之一实施例中， 上述的漏极为一体成型。
在本发明之一实施例中， 上述的源极与数据线为一体成型。
在本发明之一实施例中， 上述的栅极位于扫描线之外并与扫描线为一 体成型。
在本发明之一实施例中， 上述的分支实质上平行于数据线。
在本发明之一实施例中， 上述的扫描线的一部分构成栅极。
在本发明之一实施例中， 上述的凸出部与连接部分别位于扫描线的相 对两侧。
本发明另提出一种像素结构， 包括一扫描线、 一数据线、 一栅极、 一 半导体图案、 一源极、 一漏极以及一像素电极。 扫描线与数据线彼此交错 并且电绝缘。 栅极电连接至扫描线， 而半导体图案位于栅极上方。 至少部 分源极位于半导体图案上并连接至数据线。 至少部分漏极位于半导体图案 上。 此外， 漏极包括一梳型部以及一连接部。 梳型部环绕源极， 且梳型部 具有至少两分支。 这些分支中的至少一个为折曲状并具有一第一平行部、 一斜向部以及一第二平行部，其中斜向部连接第一平行部以及第二平行部， 且第二平行部凸出于栅极之外以定义出至少一凸出部。 连接部由梳型部延 伸至栅极外， 且凸出部与连接部分别位于栅极的相对两侧。 凸出部与栅极 边界切齐处具有一第一宽度， 连接部与该栅极边界切齐处具有一第二宽度, 第一宽度实质上等于第二宽度。 像素电极电连接漏极。
在本发明之一实施例中， 上述的源极位于凸出部与扫描线之间。
在本发明之一实施例中， 上述的第一宽度实质上等于凸出部的宽度。 在本发明之一实施例中， 上述的连接部具有一接触部， 位于连接部远 离梳型部的一端且像素电极接触接触部。
在本发明之一实施例中， 上述的梳型部实质上由上述的至少两分支以 及一条状底部所构成， 至少两分支由条状底部向一方向凸出， 而连接部连 接于条状底部并由条状底部背离该方向凸出。
在本发明之一实施例中， 上述的连接部与栅极部分重叠。
在本发明之一实施例中， 上述的梳型部与连接部实质上构成一叉状图 案。
在本发明之一实施例中， 上述的栅极扩展到扫描线的位置和数据线的 位置。
在本发明之一实施例中，上述的半导体图案与凸出部重叠的面积为零。 且凸出的图案位于栅极所在区域之外。 因此， 制作薄膜晶体管的过程中， 第一导体层与第二导体层之间的相对偏移并不影响栅极与漏极之间的重叠 面积。 也就是， 栅极 -漏极寄生电容的大小为恒定的。 因此， 本发明的像素 结构不因工艺上的对位误差而在显示效果有负面的影响。 换言之， 本发明 的像素结构具有良好的品质以及产品良率。
为让本发明的上述特征和优点能更明显易懂， 下文特举实施例， 并配 合所附图式作详细说明如下。 【附图说明】
图 1是本发明的第一实施例的像素结构的局部俯视示意图。
图 2是本发明的第二实施例的像素结构的局部俯视示意图。
图 3是本发明的第三实施例的像素结构的局部俯视示意图。
图 4是本发明的第四实施例的像素结构的局部俯视示意图。
图 5是本发明的第五实施例的像素结构的局部俯视示意图。
图 6是本发明的第六实施例的像素结构的局部俯视示意图。
【具体实施方式】
图 1是本发明的第一实施例的像素结构的局部俯视示意图。 请参照图 1 , 像素结构 100 包括一扫描线 110、 一数据线 120、 一栅极 130、 一半导 体图案 140、 一源极 150、 一漏极 160以及一像素电极 170。 扫描线 110以 及数据线 120彼此交错并且电绝缘。 栅极 130连接至扫描线 110。 半导体 图案 140位于栅极 130上方。 源极 150与漏极 160均至少部分位于半导体 图案 140上， 且源极 150连接至数据线 120。 在本实施例中， 栅极 130、 半 导体图案 140、 源极 150以及漏极 160可构成一薄膜晶体管（未标示）。 像素 电极 170则电连接至漏极 160以通过薄膜晶体管的开启或是关闭来接收数 据线 120上所传输的信号。
在本实施例中， 漏极 160为一体成型， 而源极 150与数据线 120为一 体成型。另外，栅极 130位于扫描线 110之外并与扫描线 110为一体成型。 具体而言， 扫描线 110与栅极 130是由第一金属层图案化而成的元件， 而 数据线 120、 源极 150以及漏极 160是由第二金属层图案化而成的元件。
一旦第一金属层与第二金属层的图案化工艺中， 对位的精准度产生了 误差，将使两层金属层图案化后的元件在相对位置上发生偏移。如此一来， 栅极 130与漏极 160之间的重叠面积可能产生变化而使像素结构 100的元 件特性受到影响。 换言之， 背景技术中所提到的栅极-漏极寄生电容不同使 显示像素的馈通电压改变不同， 进而在显示过程中产生显示亮度不均匀的 问题将会发生。
因此， 为了避免显示亮度不均勾的问题发生， 本实施例提出一种漏极
160 的图案， 其设计概念如下所述。 在本实施例中， 漏极 160 包括一环绕 源极 150的梳型部 162 以及一连接部 166。 举例而言， 梳型部 162具有一 第一分支 162a、 一第二分支 162b 以及一条状底部 162c。 也就是说， 梳型 部 162可以为 U形图案， 不过 υ型部 162也可以具有三个或三个以上数目 的分支， 即梳型部 162可以具有两个分支， 也可以具有两个或两个以上的 分支。第一分支 162a与第二分支 162b例如由条状底部 162c的两端沿方向 D凸出以使梳型部 162 围绕源极 150。 连接部 166的一端连接至条状底部 162c , 另一端则背离方向 D凸出于栅极 130之外， 因此， 连接部 166会与 栅极 130部分重叠。
在本实施例中， 梳型部 162与连接部 166实质上构成一叉状图案。 也 就是说， 梳型部 162的底部连接一长条状的连接部 166可构成一如叉子状 的图形。 另外， 连接部 166具有一接触部 168 , 接触部 168位于连接部 166 远离梳型部 162的一端且像素电极 170接触接触部 168以电连接至漏极 160。 由于像素电极 170与接触部 168连接的方式是本领域中常用的技术， 因此 本实施例不再另作说明。 另外， 第一金属层与第二金属层之间实质上配置 有至少一层绝缘层， 而像素电极 170与第二金属层之间也至少配置有一层 绝缘层。 所属技术领域中的普通技术人员也都应了解， 在本实施例中， 这 些绝缘层都未绘示出来是为了清楚呈现本发明的概念。
值得一提的是，第一分支 162a延伸至栅极 130之外以定义出位于栅极 130外的一凸出部 164 , 且凸出部 164与第一分支 162a未延伸至栅极 130 之外的部分具有相同宽度。 同时， 在这样的图案设计下， 凸出部 164与连 接部 166分别位于栅极 130的相对两侧。 4艮设像素结构 100中各元件的相 对位置应为图 1 中实线部分所绘示的样貌。 不过， 在图案化的对位步骤中 发生了对位误差而使第一金属层在方向 D上产生了偏移，于是数据线 120、 源极 150以及漏极 160相对于栅极 130的位置关系实际上如虚线所绘示。 也就是说， 数据线 120、 源极 150 以及漏极 160整体地相对栅极 130朝向 图面的右侧， 也就是背离方向 D , 平移。 第一分支 162a重叠于栅极 130的 面积因而增大而连接部 166重叠于栅极 130的面积则随之缩小。也就是说， 凸出部 164的面积在对位误差下被缩小了。
本实施例中， 第一分支 162a例如具有一第一宽度 W1 , 即凸出部 164 与栅极 130边界切齐处的宽度为 W1 , 第二分支 162b例如具有一第二宽度 W2 , 而连接部 166例如具有一第三宽度 W3 , 即连接部 166与栅极 130边 界切齐处的宽度为 W3 , 其中位于栅极 140相对两侧的凸出部 164与连接 部 166都分别由栅极 140所在位置凸出于栅极 140之外。 因此， 为了栅极- 漏极寄生电容的恒定性， 凸出部 164与栅极 130边界切齐处的宽度实质上 等于连接部 166与栅极 130边界切齐处的宽度， 也就是说， 第一宽度 W1 实质上等于第三宽度 W3。 如此一来， 漏极 160与栅极 130的重叠面积将 与预定的图案设计相仿， 甚至相同以达到栅极-漏极寄生电容的恒定。
具体而言， 梳型部 162 以及连接部 166为一体成型的图案。 所以， 梳 型部 162以及连接部 166相对于栅极 130的位移量是相同的。 因此， 第一 宽度 W1等于第三宽度 W2可使漏极 160与栅极 130的重叠面积与预定的 图案设计相仿而维持栅极-漏极寄生电容恒定性。 通过这样的图案设计， 本 实施例可以维持像素结构 100的品质。 即使工艺对位精准度并非十分理想 的情形下， 像素结构 100仍具有预设的品质。 值得一提的是， 当工艺步骤 中的对位偏移是背离方向 D时， 梳型部 162以及连接部 166的设计仍有助 于栅极 -漏极寄生电容的恒定性。 简言之， 本实施例的设计可以避免工艺在 平行或背离方向 D上产生对位偏移时对元件特性所造成的负面影响而使像 素结构 100具有相当不错的品质及良率。 值得一提的是， 凸出部 164在平行方向 D上的长度较佳是大于或至少 等于图案化工艺中对位步骤可能产生的误差。 如此一来， 对位步骤的误差 使栅极 130与漏极 160在平行方向 D或背离方向 D上所产生的位移都可以 获得补偿而不致造成像素结构 100的不良情形。 另外， 在对位误差之下， 本实施例的第二分支 162b例如不凸出于栅极 130之外以确保栅极-漏极寄 生电容的恒定。
另外， 本实施例可以使像素结构 100 维持稳定的栅极-漏极寄生电容。 然而， 由于漏极 160与栅极 130的重叠面积因凸出部 164的设置而增加， 栅极-漏极寄生电容也会随之增加。 由现有技术的公式（1)可知， 栅极 -漏极 寄生电容的增加可能使得馈通电压 Δ Vp增加。
像素结构 100 应用于显示面板（未绘示）时， 显示面板中设有与像素电 极 170相对的共用电极， 显示面板便是利用像素电极 170与共用电极之间 的压差来控制画面显示。馈通电压 AVp的增加会使数据线 120所传输的信 号在写入像素电极 170时产生较大的压降， 因此， 显示效果可能受到比较 严重影响， 例如产生比较严重的闪烁现象。 为了避免上述的压降影响显示 面板的显示效果， 在驱动像素结构 100时可以调整共用电极上的共用电压 的大小。 因此， 像素结构 100仍可以具有相当理想的显示效果。
举例来说， 在一显示画面中， 像素电极 170与共用电极之间的压差例 如需为 3伏特， 最初的馈通电压 AVp为 0.4伏特。 在像素电极 170充正电 时， 数据线 120会传输 3.4伏特的电压以写入像素电极 170 , 并且共用电极 的共用电压为 0伏特， 馈通电压 AVp产生 0.4伏特的压降， 因此， 得到像 素电极与共用电极之间的压差为 3伏特。 在像素电极 170充负电时， 数据 线 120会传输 -2.6伏特的电压以写入像素电极 170 ,并且共用电极的共用电 压为 0伏特， 馈通电压 AVp会产生 0.4伏特压降， 因此， 得到像素电极与 共用电极之间的压差为 3伏特。 假设釆用本发明的设计， 馈通电压 AVp由 先前的 0.4伏特增加到 0.5伏特。 在像素电极 170充正电的状态下， 数据线 120传输 3.4伏特的电压以写入像素电极 170 , 并且共用电极的共用电压为 0伏特， 馈通电压 AVp产生 0.5伏特的压降， 此时， 得到像素电极与共用 电极之间的压差为 2.9伏特， 与需要的 3伏特的压差相差 0.1伏特。 在像素 电极 170充负电的状态下， 数据线 120传输 -2.6伏特的电压以写入像素电 极 170 , 并且共用电极的共用电压为 0伏特， 馈通电压 AVp产生 0.5伏特 的压降， 此时， 得到像素电极与共用电极之间的压差为 3.1 伏特， 与需要 的 3伏特的压差相差 0.1伏特。 因此， 当像素充正电时， 画面会显示较亮； 当像素充负电时， 画面会显示较暗。 从而产生画面的闪烁。 此时， 为了维 持显示面板的显示效果， 共用电极的共用电压可以调降为 -0.1 伏特。 如此 一来， 利用本发明的设计， 无论像素电极 170充正电或是像素电极 170充 负电， 像素结构 100仍可以具有相当理想的显示效果。
当然， 上述实施例仅是一种实施方式的说明， 为了维持栅极-漏极寄生 电容的恒定性， 以下还提出数种像素结构设计。 这些像素结构的设计主要 是使相对于栅极两侧的凸出部与连接部在宽度上具有相等或相仿的数值以 使像素结构具有理想的品质。
图 2是本发明一第二实施例的像素结构的局部俯视示意图。 请参照图 2 , 像素结构 200 的构成元件实质上与像素结构 100相同， 因此像素结构 200与像素结构 100相同的元件将以相同的元件符号标示。 简言之， 像素 结构 200 包括有扫描线 110、 数据线 120、 像素电极 170 以及由栅极 130、 半导体图案 140、 源极 150以及漏极 260所构成的薄膜晶体管（未标示）。 值 得一提的是， 像素结构 200与像素结构 100不同之处在于漏极 260的图案 设计。
具体而言，漏极 260为一体成型的图案。漏极 260包括一环绕源极 150 的梳型部 262 以及一连接部 166。 与前述实施例相同地， 连接部 166具有 一接触部 168 , 接触部 168位于连接部远离梳型部 262的一端且像素电极 170接触接触部 168以电连接至漏极 160。 在本实施例中， 梳型部 262 具有一第一分支 262a、 一第二分支 262b 以及一条状底部 262c。 第一分支 262a与第二分支 262b例如分别由条状底 部 262c的两端朝向方向 D凸出以使 υ型部 262围绕源极 150。 此外， 在本 实施例中，第二分支 262b延伸至栅极 130之外以定义出位于栅极 130外的 一凸出部 264 , 且凸出部 264与第二分支 262b未延伸至栅极 130之外的部 分具有相同宽度。 在这样的图案设计下， 凸出部 264与连接部 166分别位 于栅极 130的相对两侧。 换言之， 像素结构 200不同于像素结构 100之处 在于梳型部 262的图案设计为相反的。 因此， 本实施例是使源极 150位于 凸出部 264与扫描线 110之间， 而像素结构 100所述的实施例是使凸出部 164位于源极 150以及扫描线 110之间。
在像素结构 200中， 凸出部 264与连接部 166分别位于栅极 130的相 对两侧， 且都延伸至栅极 130所在区域之外。 因此， 在工艺中若发生了对 位误差而使漏极 260相对于栅极 130的位置发生偏移， 像素结构 200中的 栅极-漏极寄生电容仍维持原图案设计所设定的大小。
具体而言， 4艮设制作像素结构 200时的对位误差造成漏极 260相对于 栅极 130朝向方向 D位移， 漏极 260的图案会由实线所绘示的位置偏移至 虚线所绘示的位置。 也就是说， 第二分支 262b凸出于栅极 130的部分更多 而使第二分支 262b与栅极 130的重叠面积减小。 同时， 连接部 166也会朝 向方向 D平移而使连接部 166与栅极 130的重叠面积增大。 此时， 凸出部 264的面积将大于预设面积。
一般而言， 为了维持栅极 -漏极寄生电容的恒定性， 第二分支 262b与 栅极 130的重叠面积减小的量较佳是等于连接部 166与栅极 130的重叠面 积增大的量。 因此， 本实施例进一步使凸出部 264与栅极 130边界切齐处 的宽度实质上等于连接部 166与栅极 130边界切齐处的宽度， 即第二分支 262b的第二宽度 W2实质上等于连接部的第三宽度 W3。 通过这样的漏极 260 图案设计， 像素结构 200 可以具有相当良好的品质， 且像素结构 200 对工艺误差的容受度也可大幅提升。 换言之， 本实施例也是利用漏极 260 的图案设计使得漏极 262不与栅极 130重叠的部分分别地位于栅极 130的 相对两侧，且这些部分具有大致相同的线宽来避免工艺误差对像素结构 200 的品质所产生的不良影响。
以上的设计都使梳型部的其中一个分支延伸至栅极所在区域外， 不过 本发明并不限定于此。 在其他的实施方式中梳型部的两个分支可以都延伸 到栅极所在区域外， 并通过图案线宽的调整来达到栅极 -漏极寄生电容的恒 定性。 举例而言， 图 3是本发明一第三实施例的像素结构的局部俯视示意 图。 请参照图 3 , 像素结构 300与前述实施例的差异在于漏极 360的图案 设计， 因此像素结构 300 中部分的元件沿用前述实施例已经使用的元件符 号来标示。 换言之， 在像素结构 100、 200以及 300中， 相同的元件符号均 表示相同功能与相同配置方式的元件。
具体而言， 在本实施例中， 漏极 360包括一第一分支 362a、 一第二分 支 362b以及一条状底部 362c。 第一分支 362a与第二分支 362b例如由条 状底部 362c的两端沿方向 D凸出以使 υ型部 362围绕源极 150。值得一提 的是， 第一分支 362a与第二分支 362b均延伸至栅极 130之外以分别定义 出位于栅极 130外的二凸出部 364a与 364b , 且二凸出部 364a和 364b分 别与第一分支 362a和第二分支 362b未延伸至栅极 130之外的部分具有相 同宽度。 在这样的图案设计下， 二凸出部 364a、 364b与连接部 166分别位 于栅极 130的相对两侧， 而漏极 360的梳型部 362与连接部 166也是构成 一叉状图案。 换言之， 像素结构 300不同于像素结构 100及 200之处在于 梳型部 362的图案设计具有两个凸出部 364a与 364b。
在像素结构 300中， 当工艺误差造成漏极 360相对于栅极 130的位置 平行方向 D产生位移， 则连接部 166与栅极 130的重叠面积将会增加， 而 第一分支 326a与第二分支 362b重叠于栅极 130的面积将会减少。 当然， 凸出部 364a、 364b的面积随之扩大。 此时， 为了维持栅极-漏极寄生电容的恒定， 连接部 166与栅极 130的 重叠面积增加量应等于第一分支 362a与第二分支 362b重叠于栅极 130的 面积减少量。 因此， 本实施例中， 第一分支 362a的第一宽度 Wl、 第二分 支 362b的第二宽度 W2与连接部 166的第三宽度 W3例如可符合第一宽度 W1与第二宽度 W2的总和实质上等于第三宽度 W3的关系。 也就是说， 漏 极 362在凸出于栅极 130右侧的图案所具有的宽度与漏极 362在凸出于栅 极 130左侧的所有图案所具有的总宽度相同。
另外， 本实施例的漏极 362设计例如是使第一宽度 W1等于第二宽度 W2 ,不过在其他的实施方式中，第一宽度 W1也可以不等于第二宽度 W2。 举例而言， 图 4是本发明一第四实施例的像素结构的局部俯视示意图。 请 参照图 4 , 像素结构 400与像素结构 300的差异仅在于像素结构 400中第 一宽度 W1 与第二宽度 W2不同。 也就是说， 像素结构 400 中， 漏极 460 的梳型部 462 为分支宽度不对称的设计， 其中第一分支 462a与第二分支 462b具有不同的宽度。 在这样的图案布局下， 由第一分支 462a与第二分 支 462b延伸出来的凸出部 464a与凸出部 464b也具有不同的宽度。
具体来说， 本实施例的第一宽度 W1 小于第二宽度 W2 , 且第一宽度 W1与第二宽度 W2的总和实质上等于第三宽度 W3。通过这样的宽度设计， 像素结构 400在工艺上若因对位误差而使栅极 130与漏极 460的相对位置 发生位移， 则栅极 130与漏极 460的重叠面积仍维持恒定。 如此一来， 栅 极 -漏极寄生电容可以维持在固定的数值而使像素结构 400具有良好的品质 且使像素结构 400对工艺误差的容受性更加提升。 值得一提的是， 本实施 例并不限定第一宽度 W1小于第二宽度 W2 ,实际上第一宽度 W1也可以大 于第二宽度 W2。
以上实施例的像素结构中梳型部的分支都是以直线状为例。 实际上， 梳型部的分支也可以是折曲状的设计。 图 5是本发明一第五实施例的像素 结构的局部俯视示意图。 请参照图 5 , 像素结构 500包括有扫描线 110、 数 据线 120、 像素电极 170以及由栅极 530、 半导体图案 140、 源极 150以及 漏极 560所构成的薄膜晶体管（未标示）。 值得一提的是， 漏极 560为一体 成型的图案。漏极 560包括一环绕源极 150的梳型部 562以及一连接部 166。 与前述实施例相同地， 连接部 166具有一接触部 168 , 接触部 168位于连 接部远离梳型部 562的一端且像素电极 170接触接触部 168以电连接至漏 极 560。 值得一提的是， 本实施例的栅极 530 实质上可以由扫描线 110的 一部分所构成。 另外， 源极 150与数据线 120也可以为一体成型。
在本实施例中，梳型部 562具有一第一分支 562a以及一第二分支 562b。 梳型部 562 实质上由上述之两分支 562a、 562b 以及连接于两分支 562a、 562b之间的一条状底部（未标示）所构成。 两分支 562a、 562b由条状底部（未 标示）向数据线 120的一方向凸出， 而连接部 166则由条状底部（未标示）背 离数据线 120的方向凸出。 因此， 梳型部 562与连接部 166实质上构成一 叉状图案， 而漏极 560为一体成型。 第一分支 562a与第二分支 562b例如 分别位于源极 150相对两侧， 也即源极 150位于凸出部 564与扫描线 110 之间。 此外， 第二分支 562b为折曲状设计。 第二分支 562b由一第一平行 部 Pl、 一斜向部 C以及一第二平行部 P2所构成。 斜向部 C连接第一平行 部 P1以及第二平行部 P2 ,且第二平行部 P2延伸至栅极 130之外以定义出 一凸出部 564 , 且凸出部 564与第二平行部 P2未延伸至栅极 130之外的部 分具有相同宽度。
值得一提的是， 斜向部 C连接第一平行部 P1 的一端例如较接近源极 150 , 而斜向部 C连接第二平行部 P2的一段则较远离源极 150。 并且， 第 二分支 562b中， 第一平行部 P1 以及斜向部 C都位于栅极 130以及半导体 图案 140上方， 而仅有第二平行部 P2凸出于栅极 130之外。 另外， 半导体 图案 140在本实施例中， 都位于栅极 130之内。 因此， 半导体图案 140与 凸出部 564没有重叠的部分， 也就是说， 半导体图案 140与凸出部 564重 叠的面积为零。因此不会因为受到光线的照射而产生漏电流的问题。另外， 在本实施例中， 栅极 530扩展到扫描线 110的位置和数据线 120的位置。 即如图 5所示， 栅极 530与扫描线 110有部分重叠， 因为栅极 530与扫描 线 110是一体成型， 所以扫面线 110的部分区域具有栅极 530的功能； 另 外，栅极 530与数据线 120也重叠。因此可以提高像素结构 500的开口率。 在本实施例中栅极 530的设计为习知技术，因此不详加描述。进一步而言， 为了与像素电极 170连接， 连接部 166具有一接触部 168 , 且接触部 168 位于连接部 166远离 υ型部 562的一端。
在本实施例中， 凸出部 564 与栅极 130 边界切齐处具有一第一宽度 W1 , 该第一宽度 W1实质上等于凸出部 564的宽度。 此外， 连接部 166与 栅极 130 部分重叠， 连接部 166 与栅极 130 边界切齐处具有一第二宽度 W2 ,也就是连接部 166的宽度，且第一宽度 W1 实质上等于第二宽度 W2。 所以， 第一宽度 W1与第二宽度 W2的匹配使得制作像素结构 500的过程 中，对位误差的发生不会使像素结构 500的元件特性发生改变。如此一来， 像素结构 500具有相当不错的品质及工艺良率。 图 6是本发明一第六实施例的像素结构的局部俯视示意图。 请参照图 6 , 像素结构 600 包括有扫描线 110、 数据线 120、 像素电极 170 以及由栅极 630、半导体图案 140、源极 650以及漏极 660所构成的薄膜晶体管（未标示）。 值得一提的是， 栅极 630部分由扫描线 110构成， 而源极 650为 L型图案 的电极。 漏极 660包括一环绕源极 650的梳型部 662 以及一连接部 666。 与前述实施例相同地， 连接部 666具有一接触部 668 , 接触部 668位于连 接部远离梳型部 662的一端且像素电极 170接触接触部 668以电连接至漏 极 660。
在本实施例中， 漏极 660的第一分支 662a与第二分支 662b实质上平 行于数据线 120 , 其中第一分支 662a凸出于栅极 630之外以定义出凸出部 664 , 且凸出部 664与第一分支 662a未延伸至栅极 630之外的部分具有相 同宽度。 由于栅极 630部分由扫描线 110所构成， 凸出部 664与连接部 666 分别位于扫描线 110的相对两侧。 值得一提的是， 凸出部 664与栅极 630 边界切齐的一第一宽度 W1 实质上等于连接部 666与栅极 630边界切齐的 一第二宽度 W2。 所以， 像素结构 600 同样地对于工艺中的对位误差具有 较高的容受度。 换言之， 像素结构 600具有良好的品质。
综上所述， 本发明的漏极具有梳型部及连接部， 且梳型部的分支与连 接部分别延伸到栅极相对两侧以外。 而且， 本发明的梳型部不限于上述实 施例所描述只具有两个分支， 多个分支在本领域的技术人员所能理解的范 围内也是可以的； 此外， 本发明的梳型部的宽度设计亦不限于上述实施例 所描述的内容。 也就是， 分支未延伸至栅极之外的部分与凸出部的宽度大 小可以相同。 不过， 分支未延伸至栅极之外的部分与凸出部的宽度不同在 本领域的技术人员所能理解的范围内也是可以的； 更进一步而言， 本发明 梳型部的分支不限于上述实施例描述的直线状、 折曲状， 其他形状在本领 域的技术人员所能理解的范围内也是可以的。 同时， 漏极延伸到栅极相对 两侧以外的图案处具有实质上相同的线宽。 因此， 像素结构中的薄膜晶体 管具有恒定的栅极-漏极寄生电容。 换言之， 本发明的像素结构对于工艺在 对位误差上的容受度较高而具有较为稳定的品质。 所以， 本发明的像素结 构实际应用于显示器上有助于提高显示器的显示效果。
虽然本发明已以实施例揭露如上， 但其并非用以限定本发明， 任何所属技 术领域中的技术人员，在不脱离本发明的精神和范围内，可对其作出修改， 因此本发明的保护范围应以权利要求所限定为准。

Claims

权 利 要求
1. 一种像素结构， 其特征在于： 该像素结构包括：
一扫描线以及一数据线， 彼此交错并且电绝缘；
一栅极， 电连接至该扫描线；
一半导体图案， 位于该栅极上方；
一源极， 至少部分位于该半导体图案上并连接至该数据线；
一漏极， 至少部分位于该半导体图案上， 该漏极包括：
一梳型部， 环绕该源极， 该梳型部具有至少两分支， 该分支中的 至少一个延伸至该栅极之外以定义出位于该栅极之外的至少一凸出部； 一连接部， 由该梳型部延伸至该栅极外， 且该凸出部与该连接部 分别位于该栅极的相对两侧， 其中该凸出部与该栅极边界切齐处具有一第 一宽度， 该连接部与该栅极边界切齐处具有一第二宽度， 该第一宽度等于 该第二宽度； 以及
一像素电极， 电连接该漏极。
2. 根据权利要求 1所述的像素结构， 其特征在于： 该分支中的一个延 伸至该栅极之外， 而另一个完全地位于该栅极所在区域中以使该至少一凸 出部的数量为一。
3. 根据权利要求 2所述的像素结构， 其特征在于： 该源极位于该凸出 部与该扫描线之间。
4. 根据权利要求 2所述的像素结构， 其特征在于： 该凸出部位于该源 极与该扫描线之间。
5. 根据权利要求 2所述的像素结构， 其特征在于： 该第一宽度等于该 凸出部的宽度。
6. 根据权利要求 1所述的像素结构， 其特征在于： 该分支中的两个延 伸至该栅极之外以使该至少一凸出部的数量为二。
7. 根据权利要求 6所述的像素结构， 其特征在于： 该第一宽度为该两 凸出部的宽度总和。
8. 根据权利要求 7所述的像素结构， 其特征在于： 该两凸出部的宽度 相等。
9. 根据权利要求 7所述的像素结构， 其特征在于： 该两凸出部的宽度 不同。
10. 根据权利要求 1 所述的像素结构， 其特征在于： 该连接部具有一 接触部， 位于该连接部远离该梳型部的一端且该像素电极接触该接触部。
11. 根据权利要求 1 所述的像素结构， 其特征在于： 该梳型部由该至 少两分支以及一条状底部所构成， 该至少两分支由该条状底部向一方向凸 出， 而该连接部连接于该条状底部并由该条状底部背离该方向凸出。
12. 根据权利要求 1 所述的像素结构， 其特征在于： 该连接部与该栅 极部分重叠。
13. 根据权利要求 1 所述的像素结构， 其特征在于： 该梳型部与该连 接部构成一叉状图案。
14. 根据权利要求 1 所述的像素结构， 其特征在于： 该漏极为一体成 型。
15. 根据权利要求 1 所述的像素结构， 其特征在于： 该源极与该数据 线为一体成型。
16. 根据权利要求 1 所述的像素结构， 其特征在于： 该栅极位于该扫 描线之外并与该扫描线为一体成型。
17. 根据权利要求 1 所述的像素结构， 其特征在于： 该分支平行于该 数据线。
18. 根据权利要求 17所述的像素结构， 其特征在于： 该扫描线的一部 分构成该栅极。
19. 根据权利要求 17所述的像素结构， 其特征在于： 该凸出部与该连 接部分别位于该扫描线的相对两侧。
20. 一种像素结构， 其特征在于： 该像素结构包括：
一扫描线以及一数据线， 彼此交错并且电绝缘；
一栅极， 电连接至该扫描线；
一半导体图案， 位于该栅极上方；
一源极， 至少部分位于该半导体图案上并连接至该数据线；
一漏极， 至少部分位于该半导体图案上， 该漏极包括：
一梳型部， 环绕该源极， 该梳型部具有至少两分支， 该分支中的 至少一个为折曲状并具有一第一平行部、 一斜向部以及一第二平行部， 该 斜向部连接该第一平行部以及该第二平行部， 且该第二平行部凸出于该栅 极之外以定义出至少一凸出部；
一连接部， 由该梳型部延伸至该栅极外， 且该凸出部与该连接部 分别位于该栅极的相对两侧， 其中该凸出部与该栅极边界切齐处具有一第 一宽度， 该连接部与该栅极边界切齐处具有一第二宽度， 该第一宽度等于 该第二宽度； 以及
一像素电极， 电连接该漏极。
21. 根据权利要求 20所述的像素结构， 其特征在于： 该源极位于该凸 出部与该扫描线之间。
22. 根据权利要求 20所述的像素结构， 其特征在于： 该第一宽度等于 该凸出部的宽度。
23. 根据权利要求 20所述的像素结构， 其特征在于： 该连接部具有一 接触部， 位于该连接部远离该梳型部的一端且该像素电极接触该接触部。
24. 根据权利要求 20所述的像素结构， 其特征在于： 该梳型部由该至 少两分支以及一条状底部所构成， 该至少两分支由该条状底部向一方向凸 出， 而该连接部连接于该条状底部并由该条状底部背离该方向凸出。
25. 根据权利要求 20所述的像素结构， 其特征在于： 该连接部与该栅 极部分重叠。
26. 根据权利要求 20所述的像素结构 其特征在于： 该梳型部与该连 接部构成一叉状图案。
27. 根据权利要求 20所述的像素结构 其特征在于： 该栅极扩展到该 扫描线的位置和该数据线的位置。
28. 根据权利要求 20所述的像素结构 其特征在于： 该半导体图案与 该凸出部重叠的面积为零。
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