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WO2011078014A1 - キャッシュメモリおよびキャッシュメモリ制御装置 - Google Patents

キャッシュメモリおよびキャッシュメモリ制御装置 Download PDF

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Publication number
WO2011078014A1
WO2011078014A1 PCT/JP2010/072475 JP2010072475W WO2011078014A1 WO 2011078014 A1 WO2011078014 A1 WO 2011078014A1 JP 2010072475 W JP2010072475 W JP 2010072475W WO 2011078014 A1 WO2011078014 A1 WO 2011078014A1
Authority
WO
WIPO (PCT)
Prior art keywords
data
tag
storage unit
address
entry
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2010/072475
Other languages
English (en)
French (fr)
Inventor
太一 平尾
浩章 坂口
洋 芳川
雅明 石井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to EP10839247A priority Critical patent/EP2518633A1/en
Priority to US13/515,315 priority patent/US9535841B2/en
Priority to CN201080055593.1A priority patent/CN102667737B/zh
Publication of WO2011078014A1 publication Critical patent/WO2011078014A1/ja
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Priority to US15/364,596 priority patent/US10102132B2/en
Ceased legal-status Critical Current

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    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/084—Multiuser, multiprocessor or multiprocessing cache systems with a shared cache
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    • G06—COMPUTING OR CALCULATING; COUNTING
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/31—Providing disk cache in a specific location of a storage system
    • G06F2212/314—In storage network, e.g. network attached cache
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/70—Details relating to dynamic memory management

Definitions

  • the present invention relates to a cache memory, and more particularly to a cache memory that can be used as a shared FIFO (First-In First-Out).
  • FIFO First-In First-Out
  • the present invention has been made in view of such a situation, and an object thereof is to efficiently transfer data between processors in a multiprocessor having a shared cache memory. Another object of the present invention is to realize synchronization by a shared cache memory when data is transferred between processors in a multiprocessor.
  • the cache memory according to the first aspect of the present invention includes a plurality of entries including a tag address and a remaining reference count by a first address portion of an access address.
  • a tag storage unit to which at least one is indexed a data storage unit to store data corresponding to the plurality of entries, a second address portion of the access address different from the first address portion, and the indexed
  • When a matching entry is detected by comparing with the tag address included in the entry and the fact that the remaining reference count included in the matching entry is one remaining is displayed for read access
  • the entry is invalidated without writing back after the read access, and the remaining reference count is larger than the remaining one.
  • a tag control unit for reducing the remaining reference count by one when the number is displayed, and a data control unit for selecting data corresponding to the matched entry from the data storage unit for the read access. To do. This brings about an effect that the data is invalidated after being read by the number of times corresponding to the remaining number of times of reference.
  • the tag control unit displays a number in which the remaining reference counts of the entries in the tag storage unit corresponding to the first address part are all greater than zero for write access.
  • the data related to the write access and the reference count may be controlled to be saved in an external memory without accessing the tag storage unit and the data storage unit.
  • a prefetch control unit that controls to prefetch the saved data and the reference count from the memory to the data storage unit and the tag storage unit when there is free space in the data storage unit.
  • the first aspect further includes an area designation register for designating a specific area on the memory, and the tag control unit is configured to perform the above-described write access with respect to the write access when the access address is included in the area.
  • the tag control unit is configured to perform the above-described write access with respect to the write access when the access address is included in the area.
  • the saved data is prefetched from the memory to the data storage unit, and the remaining reference count in the tag storage unit is set to one. You may further provide the prefetch control part to control. This brings about the effect of urging data transfer from the memory to the cache memory.
  • the cache memory control device includes a tag storage unit in which at least one of a plurality of entries including a tag address and a remaining reference count is indexed by a first address portion of an access address; The second address part of the access address different from the first address part is compared with the tag address included in the indexed entry to detect a matched entry, and the matched for read access If the entry indicates that the remaining reference count is 1 remaining, the entry is invalidated without writing back after the read access, and the remaining reference count is larger than the remaining 1 count.
  • the tag control unit reduces the remaining reference count by one. This brings about an effect that the data is invalidated after being read by the number of times corresponding to the remaining number of times of reference.
  • the cache memory is a tag in which at least one of a plurality of entries including a tag address and a lifetime flag indicating whether or not a lifetime is included is indexed by the first address portion of the access address.
  • a storage unit a data storage unit for storing data corresponding to the plurality of entries and storing the remaining reference count when the lifetime flag indicates that a lifetime is included; and the first address portion, Compares the second address portion of the different access addresses with the tag address included in the indexed entry to detect a matching entry and for the read access the lifetime flag included in the matched entry Indicates that there is a lifetime, the corresponding remaining reference count is displayed once.
  • a tag control unit that invalidates the entry without writing back after the read access, and data corresponding to the matched entry for the read access is selected from the data storage unit and the matched Data control for reducing the remaining reference count by one when the remaining reference count is larger than the remaining one when the lifetime flag included in the entry indicates that the lifetime is included Part. This brings about an effect that the data is invalidated after being read by the number of times corresponding to the remaining number of times of reference.
  • the tag control unit displays a number in which the remaining reference counts of the entries of the data storage unit corresponding to the first address portion are all greater than zero for write access.
  • the data related to the write access and the reference count may be controlled to be saved in an external memory without accessing the tag storage unit and the data storage unit.
  • the data storage unit may further include a prefetch control unit that controls to prefetch the saved data and the reference count from the memory to the data storage unit when there is free space. . This brings about the effect of urging data transfer from the memory to the cache memory.
  • the third aspect further includes an area designation register for designating a specific area on the memory, wherein the tag control unit is configured to perform the above-mentioned operation for write access when the access address is included in the area.
  • the tag control unit is configured to perform the above-mentioned operation for write access when the access address is included in the area.
  • the saved data is prefetched from the memory to the data storage unit, and the remaining reference count in the data storage unit is set to one. You may further provide the prefetch control part to control. This brings about the effect of urging data transfer from the memory to the cache memory.
  • the cache memory includes a tag storage unit in which at least one of a plurality of entries including a tag address and a data amount field is indexed by a first address portion of an access address,
  • the data storage unit that stores data corresponding to the entry of the first address portion matches the second address portion of the access address different from the first address portion and the tag address included in the indexed entry.
  • write access it waits until a free space is secured based on the value of the data amount field included in the matched entry, and after the write access, the write amount is stored in the data amount field. Add the amount of data related to access.
  • the system waits until the amount of data targeted for read access is secured, and after the read access, subtracts the data amount related to the read access from the data amount field.
  • a tag control unit that writes data related to the write access with respect to the write access to the matched entry of the data storage unit, and stores data corresponding to the matched entry with respect to the read access to the data storage unit And a data control unit to select from.
  • the tag control unit may include a mode in which the data amount is added at a delay timing when the write access is executed for a predetermined number of entries after the write access. As a result, the update of the data amount field is delayed and the rewriting of data is allowed. Regardless of this, the tag control unit may add the data amount promptly upon receiving a flush instruction in the mode in which the data amount is added at the delay timing.
  • the tag storage unit includes a lock bit indicating whether or not the entry is locked to the entry, and the tag control unit includes the matched entry at the time of the write access.
  • the lock bit included in the entry may be locked, and the lock bit included in the matched entry may be unlocked during the read access.
  • the tag control unit may include a mode in which the lock bit is locked at a delay timing when the write access is executed for a predetermined number of entries after the write access. This brings about the effect of delaying the update of the lock bit and allowing the data to be read again. Regardless of this, the tag control unit may unlock the lock bit immediately upon receiving a flush instruction in a mode in which the lock bit is locked at the delay timing.
  • the tag control unit displays a number in which the data amount field of the entry of the tag storage unit corresponding to the first address portion is greater than zero for the write access. Or when the lock bit is locked, the data related to the write access and the amount of write data are saved in an external memory without accessing the tag storage unit and the data storage unit. You may make it control to. As a result, data having a size exceeding the capacity of the cache memory is saved in an external memory, and the subsequent delivery is continued.
  • the cache memory control device includes a tag storage unit in which at least one of a plurality of entries including a tag address and a data amount field is indexed by a first address portion of an access address; The second address part of the access address different from the first address part is compared with the tag address included in the indexed entry to detect a matched entry, and in the case of write access, the matched address Wait until the free space is secured based on the value of the data amount field included in the entry, and after the write access, add the data amount related to the write access to the data amount field.
  • the present invention it is possible to obtain an excellent effect that data can be efficiently transferred between processors in a multiprocessor having a shared cache memory. Further, according to the present invention, when data is transferred between processors in a multiprocessor, it is possible to achieve an excellent effect that synchronization can be realized by a shared cache memory.
  • FIG. 1 It is a figure showing an example of 1 composition of an information processing system in an embodiment of the invention. It is a figure which shows the function structural example of the shared cache in embodiment of this invention. It is a figure which shows the circuit structural example of the shared cache in embodiment of this invention. It is a figure which shows the example of the correspondence of the data storage part and main memory in embodiment of this invention. It is a figure which shows the example of a field structure of the tag memory
  • FIG. 1 is a diagram illustrating a configuration example of an information processing system according to an embodiment of the present invention.
  • This information processing system includes p processors 100-1 to 100-p (p may be collectively referred to as a processor 100 hereinafter) and a shared cache (secondary cache). ) 200 and the main memory 300.
  • the processors 100-1 to 100-p and the shared cache 200 are mutually connected by a system bus 190.
  • Each of the processors 100 includes primary caches 110-1 to 110-p (hereinafter, these may be collectively referred to as a primary cache 110).
  • the processor 100 performs data access using the primary cache 110 as long as the primary cache 110 is hit, but accesses the shared cache 200 when a miss occurs in the primary cache 110.
  • the processor 100 performs data access using the shared cache 200 as long as the shared cache 200 is hit when a miss occurs in the primary cache 110.
  • the main memory 300 is accessed.
  • a three-level storage structure of the primary cache 110, the shared cache (secondary cache) 200, and the main memory 300 corresponding to each of the processors 100 is employed.
  • FIG. 2 is a diagram illustrating a functional configuration example of the shared cache 200 according to the embodiment of the present invention.
  • the shared cache 200 includes an arbitration unit 210, a tag storage unit 220, a tag control unit 230, a data storage unit 240, a data control unit 250, and a response unit 260.
  • the arbitration unit 210 arbitrates accesses from the processors 100-1 to 100-p and the main memory 300, and grants access permission to any of them.
  • the arbitration in the arbitration unit 210 for example, it is conceivable that the processors 100-1 to 100-p and the main memory 300 are sequentially assigned by the round robin method. The permitted access is supplied to the tag control unit 230.
  • the tag storage unit 220 is a memory made up of a plurality of entries, and holds a tag address or the like in each entry.
  • the tag address indicates a part of the accessed address, as will be described later.
  • Each entry in the tag storage unit 220 is indexed by another part of the accessed address.
  • the tag control unit 230 selects and controls an entry to be accessed in the tag storage unit 220 based on the accessed address. The entry selected by the tag control unit 230 is notified to the data control unit 250.
  • the data storage unit 240 stores data corresponding to each entry in the tag storage unit 220. Data stored in the data storage unit 240 is managed for each cache line, and transfer between the main memory 300 and the processor 100 is also performed for each cache line.
  • the data control unit 250 accesses the data (cache line) stored in the data storage unit 240 according to the entry selected by the tag control unit 230. In the case of read access or write back operation, the data read from the data storage unit 240 is supplied to the response unit 260. In the case of write access, the write data is embedded at the corresponding position in the data read from the data storage unit 240 and stored again in the data storage unit 240.
  • the response unit 260 outputs the data supplied from the data control unit 250 to the processors 100-1 to 100-p or the main memory 300. If the response is a read access from the processor 100, the data is output to the accessed processor 100. In the case of a write-back operation to the main memory 300, the data is output to the main memory 300.
  • FIG. 3 is a diagram illustrating a circuit configuration example of the shared cache 200 according to the embodiment of the present invention.
  • the shared cache 200 is a 2-way set associative cache having 128 lines and a line size of 64 B (bytes). That is, a maximum of two cache lines can be stored for the same index address, and the size of data corresponding to each cache line is 64 bytes.
  • the required address is 28 bits. Since the block size is 64 bytes, a total of 6 bits from the 0th to 5th bits of the access address are allocated to the in-line address. Since the number of lines is 128, the index address for indexing the entry in the tag storage unit 220 is assigned to a total of 7 bits of the 6th to 12th bits of the access address. Therefore, the tag address is assigned to a total of 15 bits of the 13th to 27th bits of the access address.
  • the tag address is supplied to the shared cache 200 via the signal line 201
  • the index address is supplied via the signal line 202
  • the in-line address is supplied to the shared cache 200 via the signal line 203.
  • the tag storage unit 220 includes two ways # 0 and # 1 each having 128 entries. Each way of the tag storage unit 220 is indexed by an index address supplied via the signal line 202. Thus, in this example, two entries will be indexed.
  • the tag control unit 230 includes comparators 231 and 232 and an OR operation unit 233, and detects an entry with a matching tag address among the entries indexed in the tag storage unit 220.
  • the comparator 231 detects a match by comparing the tag address included in the entry indexed in the way # 0 of the tag storage unit 220 with the tag address supplied via the signal line 201.
  • the comparator 232 detects a match by comparing the tag address included in the entry indexed in the way # 1 of the tag storage unit 220 with the tag address supplied via the signal line 201. is there.
  • the comparison results in the comparators 231 and 232 are supplied to the logical sum calculator 233 and the data control unit 250.
  • the logical sum calculator 233 outputs a notification of a hit via the signal line 298 when a match is detected by either the comparator 231 or 232. However, as described later, when the valid bit of the corresponding entry indicates invalid, it is determined as a miss hit.
  • the data storage unit 240 includes two ways # 0 and # 1 each having 128 cache lines, and stores data corresponding to each entry in the tag storage unit 220.
  • the data storage unit 240 is also indexed by an index address supplied via the signal line 202 in the same manner as the tag storage unit 220. As a result, two 64-byte line data are supplied to the data control unit 250.
  • the data control unit 250 includes selectors 251 and 252.
  • the selector 251 selects one of the two 64B data supplied from the data storage unit 240. That is, when a match is detected in the comparator 231, the line data of the way # 0 in the data storage unit 240 is selected, and when a match is detected in the comparator 232, the way # 1 in the data storage unit 240 is selected. Line data is selected. However, as will be described later, when the valid bit of the entry in which a match is detected indicates that it is invalid, the data of the cache line is not selected. If no match is detected in either of the comparators 231 and 232, no data of the cache line is selected.
  • the selector 252 selects data at a position specified as an in-line address among the selected line data.
  • the in-line address is supplied via the signal line 203.
  • the function of the selector 252 may be provided on the processor 100 side. In either case, the entire line data or a part thereof is output to the response unit 260 via the signal line 299.
  • FIG. 4 is a diagram illustrating an example of a correspondence relationship between the data storage unit 240 and the main memory 300 in the embodiment of the present invention.
  • a 2-way set associative cache having 128 lines and a block size of 64 bytes is assumed as the shared cache 200.
  • Each cache line of the data storage unit 240 is indexed by the index address as described above.
  • the index address of the 0th line is “0”
  • the index address of the 1st line is “1”
  • the index address of the 127th line is “127”.
  • the 0th line of the data storage unit 240 stores a line whose lower 13 bits of the address are “0b0000000000000” (“0b” means that the following number is a binary number, and so on).
  • the first line of the data storage unit 240 stores a line whose lower 13 bits of the address are “0b0000001000000”.
  • the second line of the data storage unit 240 stores a line whose lower 13 bits of the address is “0b0000010000000”.
  • the third line of the data storage unit 240 stores a line whose lower 13 bits of the address are “0b0000011000000”.
  • the fourth line of the data storage unit 240 stores a line whose lower 13 bits of the address are “0b0000100000000”.
  • the 127th line of the data storage unit 240 stores a line whose lower 13 bits of the address are “0b1111111000000000”.
  • the number of cache lines that can be stored in the shared cache 200 for a certain index address is limited to two. Therefore, in order to store new data in a set in which two cache lines are already occupied, it is necessary to eject one of the cache lines and replace it.
  • a method of selecting a cache line candidate to be replaced for example, a method of expelling a cache line that is not used at the nearest time (LRU method) is known.
  • FIG. 5 is a diagram illustrating a field configuration example of the tag storage unit 220 according to the first embodiment of the present invention.
  • Each entry in the tag storage unit 220 includes fields for a tag address 221, a valid 222, a dirty 223, and a reference count 224.
  • the tag address 221 stores the tag address (upper 15 bits of the address) of the cache line corresponding to the entry.
  • the tag address 221 is abbreviated as “TAG”.
  • the valid 222 stores a valid bit (Valid) indicating the validity of the entry. If the valid 222 indicates “1”, the cache line data corresponding to the entry is valid. If the valid 222 indicates “0”, even if a match is detected in the comparator 231 or 232, a hit is determined. Not judged. In the figure, this valid 222 is abbreviated as “V”.
  • the dirty 223 stores a dirty bit (Dirty) indicating that the data in the cache line corresponding to the entry does not match the data in the main memory 300.
  • the dirty 223 indicates “1”, the data in the cache line corresponding to the entry does not match the data in the main memory 300, and the data in the shared cache 200 is the latest data. means.
  • the dirty 223 indicates “0”, it means that the data in the cache line corresponding to the entry matches the data in the main memory 300.
  • this dirty 223 is abbreviated as “D”.
  • the reference count 224 stores the remaining reference count (Reference number) to which the cache line corresponding to the entry should be referred.
  • the reference count 224 is abbreviated as “R”. This reference count 224 is set at the same time when data to be transferred is written to the cache line.
  • R the reference count 224
  • “1” is subtracted (decremented) from the value stored in the reference count 224.
  • the cache line is invalidated after the read access. At this time, write back to the main memory 300 is not performed.
  • the reference count 224 indicates “0”, the value does not change even if read access is performed. As a result, an operation according to a normal cache algorithm can be performed. That is, no matter how many read accesses are made, invalidation is not performed as long as it is a cache hit, and write back to the main memory 300 is performed when necessary.
  • FIG. 6 is a diagram illustrating a configuration example relating to the update of the tag storage unit 220 according to the first embodiment of the present invention.
  • the tag storage unit 220 or the tag control unit 230 includes a comparator 511, a subtracter 512, and a comparator 513.
  • the reference number 224 of the target cache line is read, and when the comparator 511 detects that the reference number 224 indicates “2” or more, the reference number 224 is subtracted from the subtracter 512. 1 is decremented (decremented). Further, when read access is performed, the reference count 224 of the target cache line is read, and when the comparator 513 detects that the reference count 224 indicates “1”, the cache line is invalidated. Done. That is, the valid 222 and the dirty 223 are cleared to zero.
  • data can be transferred between the processors 100 by using the shared cache 200 as a shared FIFO. At this time, since the transferred data is invalidated without being written back, it does not remain in the shared cache 200.
  • the processor 100-1 writes data with the reference count to the shared cache 200.
  • the tag controller 230 detects the tag match for the write access, and as a result, the reference count 224 is already set in all ways. Event occurs. In this case, data is directly stored in the main memory 300 through the shared cache 200 and using the uncached path. At this time, the reference count accompanying the write data is also saved in the main memory 300.
  • the processor 100-2 reads the data from the shared cache 200, and invalidates the cache line whose reference count 224 has changed from “1” to “0”. Then, when there is a read access request from the processor 100-2, data is filled from the main memory 300 to the shared cache 200. At this time, the saved reference count is also set to the reference count 224. As a result, read access from the processor 100-2 becomes possible.
  • FIG. 7 is a diagram showing a first example of the relationship between the main memory 300 and the FIFO storage area 310 according to the first embodiment of the present invention.
  • a continuous space of the main memory 300 is used as the FIFO storage area 310 shared among the processors 100. Therefore, the FIFO storage area 310 is specified by the start address and the size. In this example, it is assumed that the FIFO storage area 310 is predetermined as a specified value.
  • the write data is saved through the shared cache 200.
  • a reference count storage area 320 for saving the reference count is allocated to the main memory 300.
  • the reference count storage area 320 when the reference count 224 is already set in all ways as described above, the reference count associated with the write data is saved through the shared cache 200.
  • FIG. 8 is a diagram showing a processing procedure during writing of the shared cache 200 according to the first embodiment of this invention.
  • step S910 When a cache hit is detected as a result of comparison in the tag control unit 230 (step S910), “1” is set to the dirty 223 of the cache line, and the reference count associated with the write data is set to the reference count 224. (Step S918). Then, the write data is written into the data storage unit 240 (step S919).
  • step S910 when a miss hit is detected (step S910), if there is an unused way (step S911), a cache line is added (step S912), and the valid 222 of the cache line is "1". Is set (step S917). Then, “1” is set to the dirty 223 of the cache line, and the reference count associated with the write data is set to the reference count 224 (step S918). Then, the write data is written into the data storage unit 240 (step S919).
  • step S910 If a miss-hit is detected (step S910), if all ways are in use (step S911) and the reference count 224 of all ways is set to a value greater than zero (step S913).
  • step S913 Through the shared cache 200. That is, the data and the reference count are saved in the main memory 300 using the uncached path (steps S915 and S916).
  • step S913 If a miss is detected and all the ways are in use (step S911) and the reference count 224 of any way is set to zero (step S913), the cache The line is replaced (step S914).
  • the operation after the cache line replacement is the same as the operation when the cache line is added (steps S917 to S919).
  • FIG. 9 is a diagram showing a processing procedure when the shared cache 200 is read according to the first embodiment of this invention.
  • step S921 when a miss hit is detected (step S921), a cache line is secured (step S922), and "1" is set in the valid 222 of the cache line (step S923). At this time, “0” is set in the dirty 223, and the reference count saved in the reference count storage area 320 of the main memory 300 is set in the reference count 224 (step S923).
  • the data storage unit 240 is filled with data from the FIFO storage area 310 of the main memory 300 (step S924). Thereafter, data is read from the data storage unit 240 of the cache line (step S925).
  • step S921 when a cache hit is detected (step S921), data is read from the data storage unit 240 of the cache line (step S926). At this time, if the value of the reference count 224 of the cache line is “1” (step S927), the valid 222 is set to “0” and invalidated (step S928). If the value of the reference count 224 is “2” or more (step S927), the value of the reference count 224 is decremented (decremented) by 1 (step S929). If the value of the reference count 224 is “0” (step S927), the value of the reference count 224 does not change.
  • FIG. 10 is a diagram showing a first example of a data passing sequence between processors in the first embodiment of the present invention.
  • the shared cache 200 has a sufficient capacity.
  • the shared cache 200 secures a cache line and writes the write data and the reference count in the entry (step S951).
  • step S952 when the processor 100-2 issues a read request (step S952), the shared cache 200 compares in the tag control unit 230 (step S953), and outputs data to the processor 100-2 when the cache hits (step S954). .
  • step S955 assuming that the value of the reference count 224 is “2” or more, “1” is subtracted (step S955).
  • step S956 When the processor 100-2 issues several read requests (step S956), a cache hit occurs (step S957), and data is output to the processor 100-2 (step S958). At this time, assuming that the value of the reference count 224 is “1”, the cache line is invalidated without being written back (step S959).
  • FIG. 11 is a diagram showing a second example of a data passing sequence between processors in the first embodiment of the present invention. In this example, data having a size exceeding the capacity of the shared cache 200 is transferred.
  • step S960 When the processor 100-1 issues a write request (step S960), it is assumed that a cache line cannot be secured in the shared cache 200 (step S961), and the data and the reference count are saved in the main memory 300 (step S961). S962).
  • the processor 100-2 issues a read request for other data (step S963), hits the cache (step S964), and outputs the data to the processor 100-2 (step S965).
  • the cache line is invalidated without being written back (step S966).
  • step S967 when a read request related to the saved data is issued by the processor 100-2 (step S967), a miss occurs and a fill request is issued from the shared cache 200 to the main memory 300 (step S968).
  • step S969 When the data saved in the main memory 300 and the reference count are output to the shared cache 200 (step S969), the shared cache 200 writes the entry in the cache line (step S970). As a result, the saved data can be read from the shared cache 200, and the data is output to the processor 100-2 (step S971).
  • FIG. 12 is a diagram illustrating a configuration example in which a prefetch function is provided in the information processing system according to the first embodiment of this invention.
  • a prefetch control unit 400 is connected between the processors 100-1 to 100-p and the shared cache 200. Prior to the read access from the processor 100, the prefetch control unit 400 issues a read request to the shared cache 200 to perform prefetching. In other words, this prefetch prompts data transfer from the main memory 300 to the shared cache 200.
  • FIG. 13 is a diagram illustrating a configuration example of the prefetch control unit 400 according to the first embodiment of the present invention.
  • the prefetch control unit 400 includes a prefetch address register 410, a FIFO capacity register 420, a shared cache capacity counter 430, a main memory capacity counter 440, a bus interface 450, and a control unit 490.
  • the prefetch address register 410 is a register that holds a prefetch address for issuing a read request to the shared cache 200.
  • the value of the prefetch address register 410 is sequentially updated and controlled to prepare for the next prefetch.
  • the FIFO capacity register 420 is a register that holds the total capacity of the shared cache 200 and the main memory 300 used as a shared FIFO.
  • the shared cache capacity counter 430 is a counter that holds the data size stored in the shared cache 200.
  • the main memory capacity counter 440 is a counter that holds the size of the transfer target data stored in the main memory 300.
  • the bus interface 450 is a bus interface to the system bus 190 on the shared cache 200 side.
  • the control unit 490 is responsible for overall control of the prefetch control unit 400.
  • the capacity to be handled as the FIFO is set in the FIFO capacity register 420.
  • the processor 100-1 writes data to transfer the first data.
  • a value obtained by adding the value of the increasing shared cache capacity counter 430 to the write address from the processor 100-1 is stored in the prefetch address register 410.
  • the value of the prefetch address register 410 means an address that may issue a prefetch request.
  • the prefetch address register 410 is incremented by the increment of the shared cache capacity counter 430 due to the write from the processor 100-1. Then, a prefetch request is issued to an address held in the prefetch address register 410 when a prefetch generation condition described later is satisfied.
  • the FIFO capacity register 420 is reset or cleared. With this as a trigger, the prefetch address register 410 is also cleared.
  • FIG. 14 is a diagram illustrating an example of state transition of the prefetch control unit 400 according to the first embodiment of the present invention.
  • the prefetch control unit 400 is in one of five states: an empty state 10, an L2 limited state 21, an L2 full / main save state 22, an L2 non-full / main save state 23, and a full state 30.
  • the value of the shared cache capacity counter 430 is expressed as cnt, the value of the main memory capacity counter 440 as excnt, the value of the FIFO capacity register 420 as size, and the total capacity of the shared cache 200 as L2size. Each data is referred to once.
  • the L2 non-full / main save state 23 is a state in which the shared cache 200 has a cache line whose reference count 224 has a value of “0”, but the data to be transferred is also stored in the main memory 300. That is, cnt ⁇ L2size and excnt ⁇ 0.
  • the shared cache capacity counter 430 is incremented (incremented) by 1, and the state transits to the L2 limited state 21.
  • the timing of addition and state transition of the shared cache capacity counter 430 is when a transaction between the prefetch control unit 400 and the shared cache 200 is completed.
  • the update and state transition timings of the shared cache capacity counter 430 and the main memory capacity counter 440 are when a transaction between the prefetch control unit 400 and the shared cache 200 is completed.
  • the shared cache capacity counter 430 is decremented (decremented) by “1”. At this time, if the value of the shared cache capacity counter 430 is subtracted from “1” to “0”, the state transits to the empty state 10.
  • the shared cache capacity counter 430 is incremented by “1”.
  • the main memory capacity counter 440 is incremented from “0” to “1”, and the state shifts to the L2 full / main save state 22. To do. At that time, the data is directly stored in the main memory 300 instead of the shared cache 200.
  • the shared cache capacity counter 430 is decremented (decremented) by 1, and the state transits to the L2 non-full / main save state 23.
  • the read data at this time is data stored in the shared cache 200, and since the number of references is assumed to be one as described above, the cache line after the read is invalidated.
  • the shared cache capacity counter 430 is decremented (decremented) by “1”, and transitions to the L2 non-full / main save state 23. Further, in the full state 30, there may occur a case where data to be transferred is not stored in the shared cache 200 and all is stored in the main memory 300. In this case, prefetch is performed from the main memory 300 to the shared cache 200, the shared cache capacity counter 430 is incremented by "1”, the main memory capacity counter 440 is decremented from "0" to "1”, and the L2 non-full / main save The state transitions to state 23.
  • a prefetch request is automatically issued from the prefetch control unit 400 to the shared cache 200.
  • the shared cache capacity counter 430 is incremented (incremented) by 1
  • the main memory capacity counter 440 is decremented (decremented) by 1.
  • the main memory capacity counter 440 is incremented by “1”, and the data is directly stored in the main memory.
  • the shared cache capacity counter 430 is decremented (decremented) by “1”. However, when the value of the shared cache capacity counter 430 is “0” at the time of reading, the completion of prefetch is awaited. After the prefetch operation, when the value of the main memory capacity counter 440 becomes “0”, the state transits to the L2 limited state 21.
  • the prefetch is performed. Satisfy the occurrence condition. Then, by prefetching, data is filled from the main memory 300 to the shared cache 200.
  • FIG. 15 is a diagram illustrating a second example of the relationship between the main memory 300 and the FIFO storage area 310 according to the first embodiment of this invention.
  • a head address register 521 that holds a head address and a size register 522 that holds a size are provided in order to specify a storage area used as a FIFO application in the shared cache 200.
  • the head address register 521 and the size register 522 are an example of an area designation register described in the claims.
  • the reference count 224 is used when filling the data. Is set to “1”. In a normal FIFO, once read data is unnecessary, there is no problem that the number of references is one time, and it is not necessary to save the number of references to the main memory 300, thereby reducing the area on the LSI. it can.
  • the processing procedure at the time of writing is the same as that described with reference to FIG. 8, and thus the description thereof will be omitted.
  • the processing procedure at the time of reading will be described below.
  • FIG. 16 is a diagram showing a processing procedure when the shared cache 200 is read when the FIFO storage area is designated in the first embodiment of the present invention.
  • step S931 the operation when a cache hit is detected (step S931) is the same as the processing procedure (steps S926 to S929) described with reference to FIG. 9 (steps S936 to S939).
  • step S931 the operation when a miss hit is detected (step S931) is almost the same as the processing procedure (steps S922 to S925) described with reference to FIG. 9 (steps S932 to S935).
  • this example is different in that the reference count 224 is set to “1” in step S933. Thereby, it is unnecessary to save the reference count in the reference count storage area 320.
  • the cache line is invalidated when “1” is changed to “0” by subtracting the reference count 224 of the tag storage unit 220 every read access.
  • the cache memory can be operated as a shared FIFO between processors.
  • the reference count 224 field is provided in the tag storage unit 220.
  • the reference count is stored in the data storage unit 240.
  • the premise of the information processing system and the configuration of the shared cache is the same as that of the first embodiment described with reference to FIGS.
  • FIG. 17 is a diagram illustrating a field configuration example of the tag storage unit 220 according to the second embodiment of the present invention.
  • Each entry of the tag storage unit 220 includes fields of a tag address 221, a valid 222, a dirty 223, and a lifetime 225. Since the tag address 221, the valid 222, and the dirty 223 are the same as the fields of the first embodiment described with reference to FIG. 5, the description thereof is omitted here.
  • the 225 with lifetime stores a lifetime limited flag (Time limited) indicating whether or not the cache line corresponding to the entry has a lifetime.
  • this lifetime 225 is abbreviated as “T”.
  • the cache line data storage unit 240 indicating that the lifetime 225 has a lifetime stores the number of references as will be described later.
  • each field of the tag storage unit 220 is set at the time of processing for dealing with a cache miss accompanying the occurrence of a cache miss, and is updated as appropriate in the subsequent processing.
  • FIG. 18 is a diagram illustrating a field configuration example of the data storage unit 240 according to the second embodiment of the present invention.
  • the data storage unit 240 includes two ways # 0 and # 1 each consisting of 128 cache lines, and holds 64-byte line data. Of the 64-byte line data, the upper 1 byte is the reference count 242, and the lower 63 bytes is the data 241. This allocation of 1 byte and 63 bytes is an example, and may be changed as appropriate.
  • the reference count 242 stores the remaining reference count (Reference Number) to which the cache line corresponding to the entry should be referenced. In this example, an integer value of “0” to “255” is stored. In the figure, the reference count 242 is abbreviated as “RN”. This reference count 242 is valid only when the corresponding cache line with lifetime 225 indicates “1”. When the lifetime 225 indicates “0”, the reference count 242 does not have a special meaning, and the entire 64-byte line data is handled as data. That is, according to the value of 225 with life, the cache line has one of two types of configurations.
  • the reference count 242 is set at the same time when the data to be transferred is written as the data 241 to the cache line.
  • “1” is subtracted (decremented) from the value stored in the reference count 224.
  • the cache line is invalidated after the read access. At this time, write back to the main memory 300 is not performed.
  • FIG. 19 is a diagram showing a processing procedure at the time of cache line write of the tag control unit 230 in the second embodiment of the present invention.
  • the tag control unit 230 When the tag control unit 230 receives a cache line write request from the processor 100 (step S811), the tag control unit 230 reads the tag storage unit 220 based on the address of the cache line included therein, and determines a cache hit or a miss hit.
  • the cache line write request includes designation of the cache line address and type.
  • step S812 If it is a cache hit (step S812), the tag control unit 230 updates the tag information of the hit cache line stored in the tag storage unit 220 (step S816). In the cache line to be updated, the valid 222 is set to “1”. Then, the tag control unit 230 notifies the data control unit 250 of the storage location of the hit cache line in the data storage unit 240, and instructs the cache line write (step S818).
  • step S812 the tag control unit 230 determines whether or not the missed cache line can be added to the data storage unit 240.
  • the tag control unit 230 adds the tag information of the missed cache line to the tag storage unit 220 (step S815).
  • the valid 222 is set to “1”
  • the dirty 223 is set to “1”.
  • “225” with a lifetime is set to “1” if it has a lifetime and “0” if it does not have a lifetime according to the type included in the cache line request.
  • the tag control unit 230 notifies the data control unit 250 of the storage location of the missed cache line in the data storage unit 240 and instructs cache line write (step S818).
  • step S813 If the missed cache line cannot be added to the data storage unit 240 (step S813), a cache line replacement process is performed to secure an additional area for the cache line (step S814). Then, the tag control unit 230 notifies the data control unit 250 of the storage location of the missed cache line in the data storage unit 240 and instructs cache line write (step S818).
  • FIG. 20 is a diagram showing a processing procedure at the time of cache line reading of the tag control unit 230 in the second embodiment of the present invention.
  • the tag control unit 230 When the tag control unit 230 receives a cache line read request from the processor 100 (step S821), the tag control unit 230 reads the tag storage unit 220 based on the address of the cache line included therein, and determines a cache hit or a miss hit.
  • This cache line read request includes specification of the address and type of the cache line. If the tag address 221 matches, the valid 222 is “1”, and the 225 with lifetime matches the type included in the request, it is determined as a cache hit, and otherwise, it is determined as a cache miss.
  • step S822 If it is a cache hit (step S822), the tag control unit 230 notifies the data control unit 250 of the storage location of the hit cache line in the data storage unit 240, the type of cache line, and the supply destination of the cache line. . Thereby, a cache line read is requested (step S828).
  • step S822 the tag control unit 230 determines whether or not the missed cache line can be added to the data storage unit 240.
  • the tag control unit 230 adds tag information of the missed cache line to the tag storage unit 220 (step S825).
  • a tag calculated from the address of the missed cache line is stored in the tag address 221.
  • the valid 222 is set to “1”
  • the dirty 223 is set to “0”.
  • “225” with a lifetime is set to “1” if it has a lifetime and “0” if it does not have a lifetime, according to the type included in the cache line request.
  • the tag control unit 230 notifies the data control unit 250 of the storage location of the missed cache line in the data storage unit 240 and the address in the main memory 300, and requests cache line fetch (step S827).
  • the tag control unit 230 notifies the data control unit 250 of the storage location of the missed cache line in the data storage unit 240, the type of the cache line, and the supply destination of the cache line, and requests cache line read. (Step S828).
  • the tag control unit 230 secures an additional area for the cache line by executing the cache line replacement process (step S824).
  • the tag control unit 230 notifies the data control unit 250 of the storage location of the missed cache line in the data storage unit 240 and the address in the main memory 300, and requests cache line fetch (step S827).
  • the tag control unit 230 notifies the data control unit 250 of the storage location of the missed cache line in the data storage unit 240, the type of the cache line, and the supply destination of the cache line, and requests cache line read. (Step S828).
  • FIG. 21 is a diagram showing a processing procedure at the time of cache line replacement of the tag control unit 230 in the second embodiment of the present invention. This process corresponds to step S814 in FIG. 19 or step S824 in FIG.
  • the tag control unit 230 determines whether a cache line can be added to the data storage unit 240 when a cache line needs to be added due to a cache miss. At this time, if it cannot be added, any cache line currently held is selected, and the cache line is written back to the main memory 300 to secure a free area, and a new cache line is stored there. Is stored. This is the cache line replacement process.
  • the tag control unit 230 refers to the tag information in the tag storage unit 220 and selects the cache line to be written back to the main memory 300 (step S831). As described above, this cache line can be selected by using a method (LRU method) for expelling a cache line that is not used at the nearest time.
  • LRU method a method for expelling a cache line that is not used at the nearest time.
  • the tag control unit 230 notifies the data control unit 250 of the storage position of the selected cache line in the tag storage unit 220, the type of the cache line, and the write-back destination address of the cache line to the main memory 300. . Thereby, a cache line write-back is requested (step S832).
  • the tag control unit 230 replaces the tag information of the selected cache line with the tag information of the missed cache line (step S833).
  • the tag address 221 stores a tag calculated from the address of the missed cache line.
  • the valid 222 is set to “1”.
  • the dirty 223 stores “1” if the cache miss is caused by a write access, and “0” if the cache miss is caused by a read access.
  • “225” with a lifetime is set to “1” if it has a lifetime and “0” if it does not have a lifetime, according to the type included in the cache line request.
  • FIG. 22 is a diagram showing a processing procedure at the time of cache line read of the data control unit 250 in the second embodiment of the present invention.
  • the data control unit 250 When the data control unit 250 receives a cache line read instruction from the tag control unit 230 (step S841), the data control unit 250 reads a cache line at a position in the data storage unit 240 designated by the tag control unit 230 (step S842). If the target of the read instruction of the tag control unit 230 is a cache line with a lifetime (step S843), the data control unit 250 subtracts “1” from the read reference count 242 value (step S844), and the data storage unit Write back to 240 (step S845). Then, the data control unit 250 outputs the cache line with a lifetime to the processor 100 side (step S846). If the target of the read instruction of the tag control unit 230 is a normal cache line (step S843), the data control unit 250 outputs the cache line read from the position in the data storage unit 240 designated by the tag control unit 230 ( Step S846).
  • FIG. 23 is a diagram illustrating a processing procedure at the time of cache line write-back of the data control unit 250 according to the second embodiment of the present invention.
  • step S851 When the data control unit 250 receives a cache line write-back instruction from the tag control unit 230 (step S851), the data control unit 250 reads the cache line at the position in the data storage unit 240 designated by the tag control unit 230 (step S852). If the target of the write back instruction of the tag control unit 230 is a cache line with a lifetime (step S853), the data control unit 250 checks the value of the reference count 242 read from the data storage unit 240. If the value of the reference count 242 is zero, the cache line write-back process is once terminated (step S854).
  • step S854 If the value of the reference count 242 is not zero (step S854), the data control unit 250 outputs the lifetime cache line and the address designated by the tag control unit 230 to the main memory 300 side (step S855). As a result, the cache line with the lifetime is written to the designated address of the main memory 300.
  • FIG. 24 is a diagram illustrating a processing procedure at the time of cache line fetching of the data control unit 250 according to the second embodiment of the present invention.
  • step S861 When the data control unit 250 receives a cache line fetch instruction from the tag control unit 230 (step S861), the data control unit 250 outputs the address designated by the tag control unit 230 to the main memory 300 side. As a result, the cache line size data from the designated address is requested to be read from the main memory 300 (step S862).
  • the data control unit 250 receives the transferred cache line (step S863), and the received cache line is located in the data storage unit 240 designated by the tag control unit 230. (Step S864).
  • FIG. 25 is a diagram showing a processing procedure at the time of cache line write of the data control unit 250 according to the second embodiment of the present invention.
  • the data control unit 250 When receiving the cache line write instruction from the tag control unit 230 (step S871), the data control unit 250 receives a cache line from the primary cache 110 side of the processor 100 (step S872). Then, the data control unit 250 writes the received cache line in the position in the data storage unit 240 designated by the tag control unit 230 (step S873).
  • FIG. 26 is a diagram illustrating an example of a data write sequence to the shared cache 200 according to the second embodiment of this invention.
  • the processor 100-1 writes “1” representing 1 as the reference count in the upper 1 byte, and writes data to be passed to the processor 100-2 in the lower 63 bytes. (Step S881). Then, the primary cache 110-1 is instructed to write this work area to the shared cache 200 as a cache line with a lifetime (step S882).
  • the primary cache 110-1 requests the shared cache 200 to write a cache line by designating a cache line with a lifetime as a cache line type (step S883).
  • the shared cache 200 receives the write request (step S884), the shared cache 200 performs a cache hit or miss hit determination and replaces the cache line as necessary (step S885). Then, the cache line with a lifetime is received, and the received cache line with the lifetime is stored in the data storage unit 240 (step S886).
  • step S887 When the transmission of the cache line with a lifetime is completed (step S887), the primary cache 110-1 reports the completion of the write of the cache line with a lifetime to the processor 100-1 (step S888). The write process ends when the processor 100-1 receives this report (step S889).
  • FIG. 27 is a diagram illustrating an example of a data read sequence from the shared cache 200 according to the second embodiment of this invention.
  • the processor 100-2 instructs the primary cache 110-2 to read the cache line in order to refer to the data written by the processor 100-1 (step S890).
  • the primary cache 110-2 requests the shared cache 200 to read a cache line by designating a cache line with a lifetime as a cache line type (step S891).
  • the shared cache 200 When the shared cache 200 receives a read request from the primary cache 110-2 (step S892), the shared cache 200 determines a cache hit or a miss (step S893). Then, the hit cache line with the lifetime is read from the data storage unit 240, and the value of the reference count 242 is subtracted by “1” (step S894), and the cache line with the lifetime is transmitted to the primary cache 110-2 (step S894). S895).
  • step S896 When the reception of the cache line with a lifetime is completed (step S896), the primary cache 110-2 reports the completion of the read of the cache line with a lifetime to the processor 100-2 (step S897).
  • step S898 When the processor 100-2 receives the read completion report of the cache line with the lifetime from the primary cache 110-2 (step S898), the processor 100-2 starts the shared data read processing (step S899).
  • step S894 the cache line with the lifetime whose reference count 242 has become zero is an unnecessary cache line that will not be referred to in the future, and will be selected as a replacement target cache line by the tag control unit 230 in the future.
  • the data control unit 250 when the value of the reference count 242 becomes zero, the data control unit 250 does not write back to the main memory 300 but discards it as it is.
  • the reference count 242 of the data storage unit 240 is subtracted for each read access, and the cache line is invalidated when the value changes from “1” to “0”. Can be As a result, the cache memory can be operated as a shared FIFO between processors.
  • the reference count 224 field is provided in the tag storage unit 220.
  • the usable amount and the lock bit are stored in the tag storage unit 220.
  • the premise of the information processing system and the configuration of the shared cache is the same as that of the first embodiment described with reference to FIGS.
  • FIG. 28 is a diagram illustrating a field configuration example of the tag storage unit 220 according to the third embodiment of the present invention.
  • Each entry of the tag storage unit 220 includes fields of a tag address 221, a valid 222, a dirty 223, a lock 226, and an available amount 227. Since the tag address 221, the valid 222, and the dirty 223 are the same as the fields of the first embodiment described with reference to FIG. 5, the description thereof is omitted here.
  • the lock 226 stores a lock bit for locking so that the entry is not a replacement target. If this lock 226 is set to a locked state (eg, “1”) by one processor, the entry is not replaced by accesses from other unrelated processors. That is, when the write side processor needs a new cache line, the lock 226 is set to the locked state, and when the read side processor no longer needs the cache line, the lock 226 is set to the unlocked state. In the drawing, the lock 226 is abbreviated as “L”.
  • the usable amount 227 stores the amount of usable data (usable amount) in the data storage unit 240 of the entry.
  • a unit of the data amount an arbitrary unit can be used as long as it is unified.
  • a unit of byte or block (4 bytes or 8 bytes) can be used.
  • 1 byte is used as a unit, it is necessary to allocate a 6-bit width in order to express 64 bytes in the available amount 227.
  • this available amount 227 is abbreviated as “U”.
  • the available amount 227 can be used alone without being used in combination with the lock 226. However, by using it in combination with the lock 226, a later-described delay mechanism can be used effectively.
  • FIG. 29 is a diagram illustrating a processing procedure during writing of the shared cache 200 according to the third embodiment of this invention.
  • step S710 When a cache hit is detected as a result of the comparison in the tag control unit 230 (step S710), it is determined whether or not there is room for writing data in the cache line (step S718). Specifically, when the value obtained by subtracting the available amount 227 from the line size (64 bytes) is insufficient for the write data amount, the write operation is waited. On the other hand, if the value obtained by subtracting the available amount 227 from the line size is equal to or larger than the write data amount, the write data is written in the data storage unit 240 (step S719). At that time, the write data amount is added to the available amount 227 (step S720).
  • step S710 when a miss hit is detected (step S710), if there is an unused way (step S711), a cache line is added (step S712), and the valid 222 of the cache line is “1”. Is set (step S717). Subsequent operations are the same as when a cache hit occurs (steps S718 to S720).
  • step S710 When a mishit is detected (step S710), the following processing is performed. If all the ways are in use (step S711) and the locks 226 of all the ways are locked or the available amount 227 is set to a value greater than zero (step S713), the shared cache 200 is stored. To go through. That is, the amount of data and write data is saved to the main memory 300 using the uncached path (steps S715 and S716).
  • the save area on the main memory 300 is the same as that of the first embodiment described with reference to FIG. 7, and a write data amount storage area (not shown) is secured in addition to the FIFO storage area 310.
  • step S713 If all the ways are in use and there is a cache line in which the lock 226 of any way is unlocked or the available amount 227 is not set to a value greater than zero (step S713), The cache line is replaced (step S714).
  • the operation after the cache line replacement is the same as the operation when the cache line is added (steps S717 to S720).
  • FIG. 30 is a diagram showing a processing procedure when the shared cache 200 is read in the third embodiment of the present invention.
  • step S721 When a cache hit is detected as a result of comparison in the tag control unit 230 (step S721), it is determined whether or not data can be read from the cache line (step S725). Specifically, when the value of the available amount 227 is insufficient for the read data amount, the read operation is waited. On the other hand, if the value of the available amount 227 is equal to or larger than the read data amount, the read data is read from the data storage unit 240 of the cache line (step S926). At that time, the read data amount is subtracted from the available amount 227 (step S727), and the lock 226 is unlocked to “0” (step S728).
  • step S721 when a miss hit is detected (step S721), a cache line is secured (step S722), and "1" is set in the valid 222 of the cache line (step S723).
  • “0” is set to the dirty 223
  • the lock 226 is set to “1” (lock)
  • the saved write data amount is set to the available amount 227 (step S723).
  • the data storage unit 240 is filled with data from the FIFO storage area of the main memory 300 (step S724). Subsequent operations are the same as when a cache hit occurs (steps S725 to S728).
  • FIG. 31 is a diagram illustrating an aspect of the delay setting mechanism for the available amount 227 according to the third embodiment of this invention. Assume that a mechanism for delaying the update timing of the available amount 227 by N lines is added when allocation is performed because a new cache line is required. Such a mechanism is referred to as an available amount 227 delay setting mechanism. By this delay setting mechanism, data within N lines from the last write position can be rewritten. This figure shows an example assuming a delay of two lines.
  • a write line pointer register 581 and a plurality of write data amount registers 582 are provided.
  • the write line pointer register 581 is a register that stores how far the cache line currently performing write access has progressed.
  • the write data amount register 582 is a register that stores the amount of write data up to that time when the usable amount 227 of the cache line that is a delay target is determined.
  • the write line pointer register 581 points to the fifth cache line, indicating that the usable amount 227 of the third cache line has been determined. Immediately after writing the fifth cache line, the usable amount 227 of the fourth and fifth cache lines is not set, so that the corresponding cache line can be rewritten.
  • the write data amount to be set in the usable amount 227 of the fourth and fifth cache lines is stored in the write data amount register 582 and is referred to in accordance with the change of the write line pointer register 581.
  • FIG. 32 is a diagram illustrating an aspect of the delay release mechanism of the lock 226 according to the third embodiment of the present invention. It is assumed that when the read cache line becomes unnecessary and is unlocked, a mechanism for delaying the unlock timing by N lines is added. Such a mechanism is referred to as a delay release mechanism of the lock 226. With this delay release mechanism, data within N lines from the final read position can be read again. This figure shows an example assuming a delay of two lines.
  • the read line pointer register 591 is a register that stores how far the cache line currently being read-accessed has progressed.
  • the read line pointer register 591 points to the fifth cache line, indicating that the unlock state of the lock 226 of the third cache line has been established. Immediately after reading the fifth cache line, the lock state of the fourth and fifth locks 226 is not released, so that the corresponding cache line can be read again.
  • FIG. 33 is a diagram illustrating an example of data order change using the delayed update mechanism according to the third embodiment of the present invention.
  • Each instruction to be executed and a virtual FIFO state are shown as a pair.
  • a virtual FIFO entity is stored in the shared cache 200.
  • a FIFO corresponding to eight cache lines is shown.
  • FIG. 33A shows an instruction executed by the write side processor and a state immediately after the execution.
  • the write side processor sequentially writes to the FIFO from the left.
  • the state immediately after writing the cache line of the data D2, the state returns to the previous cache line and the data D1 is written.
  • the usable amount 227 is fixed, the data cannot be written until the read side processor reads it, but the data D1 is delayed by delaying the setting of the usable amount 227. Can be written.
  • FIG. 33B shows an instruction executed by the read side processor and a state immediately after the execution.
  • the read side processor sequentially reads from the left to the FIFO.
  • the data D1 can be read first, and then the data D2 can be read. That is, unlike the write order of the write side processor, the data D1 and D2 can be exchanged and read. As a result, it is possible to reduce the cost of replacing the data stored in the memory in the write side processor or the read side processor.
  • FIG. 34 is a diagram illustrating an example of data size compression using a delayed update mechanism according to the third embodiment of the present invention.
  • Each instruction to be executed and a virtual FIFO state are shown as a pair.
  • a virtual FIFO entity is stored in the shared cache 200.
  • a FIFO corresponding to 8 bytes in the cache line is shown.
  • FIG. 34 (a) shows instructions executed by the write side processor and a state immediately after execution when the delayed update mechanism is not used.
  • 1-byte data D1 is written to the 0th byte of the FIFO.
  • the 2-byte data D2 is written in the second to third bytes of the FIFO.
  • the available amount 227 stores the final position in the cache line, the next 1-byte data D3 is written in the fourth byte.
  • FIG. 34 (b) shows the instructions executed by the write side processor and the state immediately after execution when the delayed update mechanism is used.
  • the usable amount 227 is not fixed when the data D1 and D2 are written, the 1-byte data D3 can be written to the first byte.
  • the free area in the FIFO can be used. Thereby, an unused area for data alignment can be reduced.
  • FIG. 35 is a diagram showing an IDCT (Inverse Discrete Cosine Transform) coefficient decoding processing algorithm in a general codec.
  • IDCT Inverse Discrete Cosine Transform
  • an IDCT coefficient of an 8 pixel ⁇ 8 pixel block is acquired from a bit stream, and the acquired IDCT coefficient is zigzag scanned as shown in FIG. 36 and output to the FIFO as a one-dimensional coefficient string.
  • MPEG Motion Picture Experts Group
  • JPEG Joint Photographic Experts Group
  • FIG. 37 is a diagram showing an IDCT coefficient decoding processing algorithm of a codec optimized by a conventional method.
  • optimization is performed by executing a zigzag scan simultaneously with the IDCT coefficient decoding.
  • this method it is necessary to change the order when the coefficient sequence after the zigzag scan is output to the FIFO, and it is necessary to provide a buffer QF for holding the intermediate result.
  • FIG. 38 is a diagram showing an IDCT coefficient decoding processing algorithm of the codec using the delay update mechanism in the third embodiment of the present invention.
  • zigzag scanning is executed simultaneously with IDCT coefficient decoding, and output to the FIFO without providing a buffer for holding intermediate results. That is, after the initialization data is once output to the FIFO, only the non-zero coefficient can be written again to the FIFO, so that it is possible to omit a buffer for holding the intermediate result.
  • the IDCT coefficient is 128 bytes (8 pixels ⁇ 8 pixels ⁇ 2 bytes), and when the cache line size is 64 bytes, 2 lines are used. According to the delayed update mechanism according to the third embodiment of the present invention, it is possible to write to an arbitrary place in two lines a plurality of times, so that the algorithm can be flexibly optimized.
  • the processor 100-1 writes data to the shared cache 200.
  • the tag control unit 230 detects a tag match for write access, and an event occurs in which the available amount 227 and the lock 226 are already set in all ways. To do.
  • data is directly stored in the main memory 300 through the shared cache 200 and using the uncached path. At this time, the amount of write data accompanying the write data is also saved in the main memory 300.
  • the processor 100-2 reads the data from the shared cache 200, and the data is filled from the main memory 300 to the shared cache 200.
  • the saved write data amount is also set to the available amount 227. As a result, read access from the processor 100-2 becomes possible.
  • the delayed update mechanism when used, when the uncached path is used, it is necessary to determine the available amount 227 and the lock 226 for which the update has been delayed. That is, in the delay setting mechanism for the available amount 227, the available amount 227 is not determined unless a write operation is performed later. Similarly, the delay release mechanism for the lock 226 requires no read operation later. Lock 226 will not be determined. Therefore, it is necessary to forcibly determine the available amount 227 and the lock 226 for the last N lines not only when the cache capacity is exceeded but also during normal access. Therefore, the following flash function is provided.
  • Flash function In the shared cache 200 having a delayed update mechanism, a flush function for determining the available amount 227 and the lock 226 is provided.
  • the write data amount held in the write data amount register 582 is set to the usable amount 227 and confirmed, and the lock 226 that has not been confirmed is confirmed in the locked state.
  • all the available amounts 227 are set to “0”, all the locks 226 are set to unlock, and the cache line is released.
  • a shared FIFO can be realized on the cache memory. Then, a digital television broadcasting system will be described as an application example using a shared FIFO.
  • FIG. 39 is a diagram showing an example of a digital television broadcast system as an application example of the embodiment of the present invention.
  • a digital television broadcast signal is transmitted from a transmitter 601 to a receiver 603 via a channel 602.
  • the transmitter 601 transmits the stream data of the transport stream.
  • the receiver 603 receives the stream data of the transport stream transmitted from the transmitter 601.
  • this digital television broadcasting system performs byte interleaving on the transmission transport stream packet.
  • the interleaving depth is 12 bytes, and the next byte of the synchronization byte passes through a reference path without delay.
  • the transmitter 601 is provided with an interleaver 610, and the receiver 603 is provided with a deinterleaver 630.
  • FIG. 40 is a diagram showing a configuration example of the interleaver 610 in the application example of the embodiment of the present invention.
  • This interleaver 610 has twelve paths # 0 to # 11, and the switches 611 and 613 are simultaneously switched so as to pass any one of the paths.
  • the byte interleaver 610 is switched so as to pass different paths for each byte. That is, the path # 1 and the path # 2 are switched in order from the path # 0, and the path after the path # 11 is switched to the path # 0 again.
  • This interleaver 610 includes FIFOs 612-1 to 11-11 in paths # 1 to # 11 among twelve paths # 0 to # 11.
  • FIG. 41 is a diagram showing a configuration example of the deinterleaver 630 in the application example of the embodiment of the present invention. Similar to the interleaver 610, this deinterleaver 630 has twelve paths # 0 to # 11, and the switches 631 and 633 are simultaneously switched so as to pass any one of the paths. . In the debyte interleaver 630, similarly to the interleaver 610, switching is performed so as to pass different paths for each byte. That is, the path # 1 and the path # 2 are switched in order from the path # 0, and the path after the path # 11 is switched to the path # 0 again.
  • the deinterleaver 630 includes FIFOs 632-0 to 10 in paths # 0 to # 10 out of 12 paths # 0 to # 11.
  • the FIFOs 612 and 632 in the interleaver 610 and deinterleaver 630 are processed assuming that dummy data is filled. Therefore, a process for extruding dummy data is required in the first stage of the process.
  • the lengths of the FIFOs in both paths are set to be a pair, and when both paths are combined, the length of 187 bytes is obtained. It is comprised so that it may have. Therefore, the data arrangement is matched between the input of the interleaver 610 and the output of the deinterleaver 630. On the other hand, the arrangement of data on the channel 602 is scattered, so that even when a burst error occurs, the receiver 603 is in a state convenient for error correction using an error correction code.
  • the FIFOs 612 and 632 in the interleaver 610 and the deinterleaver 630 can be realized as a shared FIFO in the above-described embodiment of the present invention.
  • the FIFOs 612 and 632 are not necessarily stored in the cache memory, and the cache memory can be used according to the processing status. That is, when there are many cache lines used for purposes other than FIFO, saving to the main memory is performed, and in the opposite case, the state in which the FIFO data has survived on the cache line is maintained. Therefore, processing can be performed efficiently with a small cache capacity.
  • the cache line size of the shared cache 200 is assumed to be 64 bytes, but the present invention is not limited to this. Further, in the embodiment of the present invention, the cache line size of the shared cache 200 and the primary cache 110 is assumed to be the same 64 bytes. However, the present invention is not limited to this, and a combination of different cache line sizes can be used. There may be.
  • the shared cache 200 is assumed to be a write-back cache memory.
  • the present invention is not limited to this, and other schemes such as a write-through scheme may be used. .
  • the data transfer between the primary cache 110 and the shared cache 200 is performed in units of cache line size, but the present invention is not limited to this. You may enable it to transfer by arbitrary sizes.
  • the embodiment of the present invention shows an example for embodying the present invention, and as clearly shown in the embodiment of the present invention, the matters in the embodiment of the present invention and the scope of claims There is a corresponding relationship with the invention-specific matters in. Similarly, the invention specific matter in the claims and the matter in the embodiment of the present invention having the same name as this have a corresponding relationship.
  • the present invention is not limited to the embodiments, and can be embodied by making various modifications to the embodiments without departing from the gist of the present invention.
  • the processing procedure described in the embodiment of the present invention may be regarded as a method having a series of these procedures, and a program for causing a computer to execute the series of procedures or a recording medium storing the program May be taken as
  • this recording medium for example, a CD (Compact Disc), an MD (Mini Disc), a DVD (Digital Versatile Disk), a memory card, a Blu-ray Disc (registered trademark), or the like can be used.

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Abstract

　共有キャッシュメモリを有するマルチプロセッサにおいてプロセッサ間のデータの受け渡しを効率良く行う。キャッシュメモリのタグ記憶部２２０の各エントリにおいて、タグアドレス２２１、バリッド２２２、ダーティ２２３に加えて、参照回数２２４を記憶する。参照回数２２４はデータライト時に設定され、リードアクセスの度にデクリメントされる。参照回数２２４が「１」から「０」になると、そのエントリはライトバックされることなく無効化される。このキャッシュメモリをマルチプロセッサシステムにおけるプロセッサ間通信に利用すると、共有ＦＩＦＯとして機能し、使用済データは自動的に削除される。

Description

キャッシュメモリおよびキャッシュメモリ制御装置
　本発明は、キャッシュメモリに関し、特に共有ＦＩＦＯ（First-In First-Out）として利用可能なキャッシュメモリに関する。
　マルチプロセッサシステムにおいては、処理過程においてプロセッサ間でデータの受け渡しが必要となる場合がある。共有キャッシュメモリを有するマルチプロセッサシステムでは、共有キャッシュメモリを介して共有ＦＩＦＯとして利用することにより、データの受け渡しを行うことが考えられる。共有キャッシュメモリに関する従来の制御手法としては、Ｍ（Modified：変更）、Ｅ（Exclusive：排他）、Ｓ（Shared：共有）、Ｉ（Invalid：無効）の４状態によるＭＥＳＩプロトコルが知られている。すなわち、各キャッシュラインについて上の４状態の何れであるかを管理することにより、メインメモリへのライトバックの必要性を判断できるようにしている。この種の従来技術として、例えば、ＭＥＳＩプロトコルを用いた複数のコアキャッシュ・クラスタ間の包括的供給キャッシュが提案されている（例えば、特許文献１参照。）。
特開２００９－０３７６１５号公報（表１）
　上述の従来技術では、共有キャッシュメモリを介してプロセッサ間でデータの受け渡しが行われた後、同じエントリを用いて他のデータの受け渡しを行うためには、最初のデータをメインメモリにライトバックするか、無効化する必要がある。前者の場合にはライトバック処理のためにメインメモリに接続するバスを占有するため、他のプロセッサにも影響を与えるおそれがある。また、後者の場合には、明示的に無効化命令を共有キャッシュメモリに発行する必要があり、プロセッサにおける処理サイクル数が増大するという問題がある。
　また、上述の従来技術では、共有キャッシュメモリを介してプロセッサ間でデータの受け渡しを行う際、プロセッサ間の同期を別途実行する必要がある。すなわち、ライト側のプロセッサからライトされたデータをリード側プロセッサがリードする際、ライトされた以上のサイズをリードしないようにリード側の追い越しを防止しなければならない。
　本発明はこのような状況に鑑みてなされたものであり、共有キャッシュメモリを有するマルチプロセッサにおいてプロセッサ間のデータの受け渡しを効率良く行うことを目的とする。また、本発明は、マルチプロセッサにおいてプロセッサ間のデータの受け渡しを行う際、共有キャッシュメモリにより同期を実現することを目的とする。
　本発明は、上記課題を解決するためになされたものであり、その第１の側面に係るキャッシュメモリは、アクセスアドレスの第１のアドレス部分によってタグアドレスおよび残り参照回数を含む複数のエントリのうち少なくとも一つが索引されるタグ記憶部と、上記複数のエントリに対応するデータを記憶するデータ記憶部と、上記第１のアドレス部分とは異なる上記アクセスアドレスの第２のアドレス部分と上記索引されたエントリに含まれる上記タグアドレスとを比較して一致したエントリを検出し、リードアクセスに対して上記一致したエントリに含まれる上記残り参照回数が残り１回である旨を表示している場合には上記リードアクセスの後に当該エントリをライトバックせずに無効化し、上記残り参照回数が残り１回よりも大きい数を表示している場合には上記残り参照回数を１回分減らすタグ制御部と、上記リードアクセスに対して上記一致したエントリに対応するデータを上記データ記憶部から選択するデータ制御部とを具備するものである。これにより、残り参照回数に相当する回数分リードされた後にそのデータを無効化させるという作用をもたらす。
　また、この第１の側面において、上記タグ制御部は、ライトアクセスに対して上記第１のアドレス部分に対応する上記タグ記憶部のエントリの上記残り参照回数が何れもゼロより大きい数を表示している場合には上記タグ記憶部および上記データ記憶部にアクセスせずに上記ライトアクセスに係るデータおよび参照回数を外部のメモリに退避するように制御するようにしてもよい。これにより、キャッシュメモリの容量を超えるサイズのデータを外部のメモリに退避して、その後の受け渡しを継続させるという作用をもたらす。また、この場合において、上記データ記憶部に空き容量が存在する場合に上記退避されたデータおよび参照回数を上記メモリからそれぞれ上記データ記憶部および上記タグ記憶部にプリフェッチするよう制御するプリフェッチ制御部をさらに具備してもよい。これにより、メモリからキャッシュメモリへのデータ転送を促すという作用をもたらす。
　また、この第１の側面において、メモリ上の特定の領域を指定する領域指定レジスタをさらに具備し、上記タグ制御部は、上記アクセスアドレスが上記領域に含まれる場合においてライトアクセスに対して上記第１のアドレス部分に対応する上記タグ記憶部のエントリの上記残り参照回数が何れもゼロより大きい数を表示しているときには上記タグ記憶部および上記データ記憶部にアクセスせずに上記ライトアクセスに係るデータを外部のメモリに退避するように制御するようにしてもよい。これにより、キャッシュメモリの容量を超えるサイズのデータを領域指定レジスタにより指定されるメモリ領域に退避して、その後の受け渡しを継続させるという作用をもたらす。また、この場合において、上記データ記憶部に空き容量が存在する場合に上記退避されたデータを上記メモリから上記データ記憶部にプリフェッチするとともに上記タグ記憶部における残り参照回数を１回に設定するよう制御するプリフェッチ制御部をさらに具備してもよい。これにより、メモリからキャッシュメモリへのデータ転送を促すという作用をもたらす。
　また、本発明の第２の側面に係るキャッシュメモリ制御装置は、アクセスアドレスの第１のアドレス部分によってタグアドレスおよび残り参照回数を含む複数のエントリのうち少なくとも一つが索引されるタグ記憶部と、上記第１のアドレス部分とは異なる上記アクセスアドレスの第２のアドレス部分と上記索引されたエントリに含まれる上記タグアドレスとを比較して一致したエントリを検出し、リードアクセスに対して上記一致したエントリに含まれる上記残り参照回数が残り１回である旨を表示している場合には上記リードアクセスの後に当該エントリをライトバックせずに無効化し、上記残り参照回数が残り１回よりも大きい数を表示している場合には上記残り参照回数を１回分減らすタグ制御部とを具備するものである。これにより、残り参照回数に相当する回数分リードされた後にそのデータを無効化させるという作用をもたらす。
　また、本発明の第３の側面に係るキャッシュメモリは、アクセスアドレスの第１のアドレス部分によってタグアドレスおよび寿命付きか否かを示す寿命フラグを含む複数のエントリのうち少なくとも一つが索引されるタグ記憶部と、上記複数のエントリに対応するデータを記憶するとともに上記寿命フラグが寿命付きである旨を示している場合には残り参照回数を記憶するデータ記憶部と、上記第１のアドレス部分とは異なる上記アクセスアドレスの第２のアドレス部分と上記索引されたエントリに含まれる上記タグアドレスとを比較して一致したエントリを検出し、リードアクセスに対して上記一致したエントリに含まれる上記寿命フラグが寿命付きである旨を示している場合には対応する上記残り参照回数が残り１回である旨を表示しているときには上記リードアクセスの後に当該エントリをライトバックせずに無効化するタグ制御部と、上記リードアクセスに対して上記一致したエントリに対応するデータを上記データ記憶部から選択するとともに、上記一致したエントリに含まれる上記寿命フラグが寿命付きである旨を示している場合には対応する上記残り参照回数が残り１回よりも大きい数を表示しているときには上記残り参照回数を１回分減らすデータ制御部とを具備するものである。これにより、残り参照回数に相当する回数分リードされた後にそのデータを無効化させるという作用をもたらす。
　また、この第３の側面において、上記タグ制御部は、ライトアクセスに対して上記第１のアドレス部分に対応する上記データ記憶部のエントリの上記残り参照回数が何れもゼロより大きい数を表示している場合には上記タグ記憶部および上記データ記憶部にアクセスせずに上記ライトアクセスに係るデータおよび参照回数を外部のメモリに退避するように制御するようにしてもよい。これにより、キャッシュメモリの容量を超えるサイズのデータを外部のメモリに退避して、その後の受け渡しを継続させるという作用をもたらす。また、この場合において、上記データ記憶部に空き容量が存在する場合に上記退避されたデータおよび参照回数を上記メモリから上記データ記憶部にプリフェッチするよう制御するプリフェッチ制御部をさらに具備してもよい。これにより、メモリからキャッシュメモリへのデータ転送を促すという作用をもたらす。
　また、この第３の側面において、メモリ上の特定の領域を指定する領域指定レジスタをさらに具備し、上記タグ制御部は、上記アクセスアドレスが上記領域に含まれる場合においてライトアクセスに対して上記第１のアドレス部分に対応する上記データ記憶部のエントリの上記残り参照回数が何れもゼロより大きい数を表示しているときには上記タグ記憶部および上記データ記憶部にアクセスせずに上記ライトアクセスに係るデータを外部のメモリに退避するように制御するようにしてもよい。これにより、キャッシュメモリの容量を超えるサイズのデータを領域指定レジスタにより指定されるメモリ領域に退避して、その後の受け渡しを継続させるという作用をもたらす。また、この場合において、上記データ記憶部に空き容量が存在する場合に上記退避されたデータを上記メモリから上記データ記憶部にプリフェッチするとともに上記データ記憶部における残り参照回数を１回に設定するよう制御するプリフェッチ制御部をさらに具備してもよい。これにより、メモリからキャッシュメモリへのデータ転送を促すという作用をもたらす。
　また、本発明の第４の側面に係るキャッシュメモリは、アクセスアドレスの第１のアドレス部分によってタグアドレスおよびデータ量フィールドを含む複数のエントリのうち少なくとも一つが索引されるタグ記憶部と、上記複数のエントリに対応するデータを記憶するデータ記憶部と、上記第１のアドレス部分とは異なる上記アクセスアドレスの第２のアドレス部分と上記索引されたエントリに含まれる上記タグアドレスとを比較して一致したエントリを検出し、ライトアクセスの場合は上記一致したエントリに含まれる上記データ量フィールドの値に基づいて空き容量が確保されるまで待機して、上記ライトアクセス後は上記データ量フィールドに上記ライトアクセスに係るデータ量を加算し、リードアクセスの場合は上記一致したエントリに含まれる上記データ量フィールドの値に基づいて上記リードアクセスの対象となるデータ量が確保されるまで待機して、上記リードアクセス後は上記データ量フィールドから上記リードアクセスに係るデータ量を減算するタグ制御部と、上記ライトアクセスに対して上記ライトアクセスに係るデータを上記データ記憶部の上記一致したエントリに書き込み、上記リードアクセスに対して上記一致したエントリに対応するデータを上記データ記憶部から選択するデータ制御部とを具備するものである。これにより、データ量フィールドの値に基づいてライトアクセスの際の空き待ちおよびリードアクセスの際のデータ待ちを調整させるという作用をもたらす。
　また、この第４の側面において、上記タグ制御部は、上記ライトアクセス後に所定数のエントリについてライトアクセスが実行された遅延タイミングで上記データ量の加算を行うモードを備えてもよい。これにより、データ量フィールドの更新を遅延させ、データの再書込みを許容させるという作用をもたらす。また、それに拘らず、上記タグ制御部は、上記遅延タイミングによる上記データ量の加算を行うモードにおいて、フラッシュ指示を受けると速やかに上記データ量の加算を行うようにしてもよい。
　また、この第４の側面において、上記タグ記憶部は、上記エントリに当該エントリがロックされているか否かを示すロックビットを含み、上記タグ制御部は、上記ライトアクセスの際に上記一致したエントリに含まれる上記ロックビットをロックし、上記リードアクセスの際に上記一致したエントリに含まれる上記ロックビットをアンロックするようにしてもよい。これにより、使用中のエントリが他のアクセスにより追い出されることを防止させるという作用をもたらす。この場合において、上記タグ制御部は、上記ライトアクセス後に所定数のエントリについてライトアクセスが実行された遅延タイミングで上記ロックビットのロックを行うモードを備えてもよい。これにより、ロックビットの更新を遅延させ、データの再読出しを許容させるという作用をもたらす。また、それに拘らず、上記タグ制御部は、上記遅延タイミングによる上記ロックビットのロックを行うモードにおいて、フラッシュ指示を受けると速やかに上記ロックビットのアンロックを行うようにしてもよい。
　また、この第４の側面において、上記タグ制御部は、上記ライトアクセスに対して上記第１のアドレス部分に対応する上記タグ記憶部のエントリの上記データ量フィールドが何れもゼロより大きい数を表示している場合または上記ロックビットが何れもロックされている場合には上記タグ記憶部および上記データ記憶部にアクセスせずに上記ライトアクセスに係るデータおよびライトデータ量を外部のメモリに退避するように制御するようにしてもよい。これにより、キャッシュメモリの容量を超えるサイズのデータを外部のメモリに退避して、その後の受け渡しを継続させるという作用をもたらす。
　また、本発明の第５の側面に係るキャッシュメモリ制御装置は、アクセスアドレスの第１のアドレス部分によってタグアドレスおよびデータ量フィールドを含む複数のエントリのうち少なくとも一つが索引されるタグ記憶部と、上記第１のアドレス部分とは異なる上記アクセスアドレスの第２のアドレス部分と上記索引されたエントリに含まれる上記タグアドレスとを比較して一致したエントリを検出し、ライトアクセスの場合は上記一致したエントリに含まれる上記データ量フィールドの値に基づいて空き容量が確保されるまで待機して、上記ライトアクセス後は上記データ量フィールドに上記ライトアクセスに係るデータ量を加算し、リードアクセスの場合は上記一致したエントリに含まれる上記データ量フィールドの値に基づいて上記リードアクセスの対象となるデータ量が確保されるまで待機して、上記リードアクセス後は上記データ量フィールドから上記リードアクセスに係るデータ量を減算するタグ制御部とを具備するものである。これにより、データ量フィールドの値に基づいてライトアクセスの際の空き待ちおよびリードアクセスの際のデータ待ちを調整させるという作用をもたらす。
　本発明によれば、共有キャッシュメモリを有するマルチプロセッサにおいてプロセッサ間のデータの受け渡しを効率良く行うことができるという優れた効果を奏し得る。また、　本発明によれば、マルチプロセッサにおいてプロセッサ間のデータの受け渡しを行う際、共有キャッシュメモリにより同期を実現することができるという優れた効果を奏し得る。
本発明の実施の形態における情報処理システムの一構成例を示す図である。 本発明の実施の形態における共有キャッシュの機能構成例を示す図である。 本発明の実施の形態における共有キャッシュの回路構成例を示す図である。 本発明の実施の形態におけるデータ記憶部とメインメモリとの対応関係の例を示す図である。 本発明の第１の実施の形態におけるタグ記憶部のフィールド構成例を示す図である。 本発明の第１の実施の形態におけるタグ記憶部の更新に関する構成例を示す図である。 本発明の第１の実施の形態におけるメインメモリとＦＩＦＯ記憶領域の関係の第１の例を示す図である。 本発明の第１の実施の形態における共有キャッシュのライト時の処理手順を示す図である。 本発明の第１の実施の形態における共有キャッシュのリード時の処理手順を示す図である。 本発明の第１の実施の形態におけるプロセッサ間のデータ受け渡しシーケンスの第１の例を示す図である。 本発明の第１の実施の形態におけるプロセッサ間のデータ受け渡しシーケンスの第２の例を示す図である。 本発明の第１の実施の形態による情報処理システムにおいてプリフェッチ機能を設けた構成例を示す図である。 本発明の第１の実施の形態におけるプリフェッチ制御部の一構成例を示す図である。 本発明の第１の実施の形態におけるプリフェッチ制御部の状態遷移の一例を示す図である。 本発明の第１の実施の形態におけるメインメモリとＦＩＦＯ記憶領域の関係の第２の例を示す図である。 本発明の第１の実施の形態においてＦＩＦＯ記憶領域の指定を行った際の共有キャッシュのリード時の処理手順を示す図である。 本発明の第２の実施の形態におけるタグ記憶部のフィールド構成例を示す図である。 本発明の第２の実施の形態におけるデータ記憶部のフィールド構成例を示す図である。 本発明の第２の実施の形態におけるタグ制御部のキャッシュラインライト時の処理手順を示す図である。 本発明の第２の実施の形態におけるタグ制御部のキャッシュラインリード時の処理手順を示す図である。 本発明の第２の実施の形態におけるタグ制御部のキャッシュライン置換時の処理手順を示す図である。 本発明の第２の実施の形態におけるデータ制御部のキャッシュラインリード時の処理手順を示す図である。 本発明の第２の実施の形態におけるデータ制御部のキャッシュラインライトバック時の処理手順を示す図である。 本発明の第２の実施の形態におけるデータ制御部のキャッシュラインフェッチ時の処理手順を示す図である。 本発明の第２の実施の形態におけるデータ制御部のキャッシュラインライト時の処理手順を示す図である。 本発明の第２の実施の形態における共有キャッシュへのデータライトシーケンスの例を示す図である。 本発明の第２の実施の形態における共有キャッシュからのデータリードシーケンスの例を示す図である。 本発明の第３の実施の形態におけるタグ記憶部のフィールド構成例を示す図である。 本発明の第３の実施の形態における共有キャッシュのライト時の処理手順を示す図である。 本発明の第３の実施の形態における共有キャッシュのリード時の処理手順を示す図である。 本発明の第３の実施の形態における利用可能量の遅延設定機構の態様を示す図である。 本発明の第３の実施の形態におけるロックの遅延解除機構の態様を示す図である。 本発明の第３の実施の形態における遅延更新機構を利用したデータ順序入れ換えの一例を示す図である。 本発明の第３の実施の形態における遅延更新機構を利用したデータサイズ圧縮の一例を示す図である。 一般的なコーデックにおけるＩＤＣＴ係数デコード処理アルゴリズムを示す図である。 一般的なコーデックにおけるＩＤＣＴ係数のジグザグスキャンの態様を示す図である。 従来手法により最適化されたコーデックのＩＤＣＴ係数デコード処理アルゴリズムを示す図である。 本発明の第３の実施の形態における遅延更新機構を利用したコーデックのＩＤＣＴ係数デコード処理アルゴリズムを示す図である。 本発明の実施の形態の応用例としてのデジタルテレビ放送システムの一例を示す図である。 本発明の実施の形態の応用例におけるインターリーバの一構成例を示す図である。 本発明の実施の形態の応用例におけるデインターリーバの一構成例を示す図である。
　以下、本発明を実施するための形態（以下、実施の形態と称する）について説明する。
説明は以下の順序により行う。
　１．第１の実施の形態（参照回数フィールドをタグ記憶部に設けた例）
　２．第２の実施の形態（参照回数フィールドをデータ記憶部に設けた例）
　３．第３の実施の形態（利用可能量フィールドおよびロックフィールドをタグ記憶部に設けた例）
　４．応用例（デジタルテレビ放送システムへの適用例）
　５．変形例
　＜１．第１の実施の形態＞
　［情報処理システムの構成］
　図１は、本発明の実施の形態における情報処理システムの一構成例を示す図である。この情報処理システムは、ｐ個（ｐは１以上の整数）のプロセッサ１００－１乃至１００－ｐ（以下、これらをまとめてプロセッサ１００と呼称する場合がある。）と、共有キャッシュ（二次キャッシュ）２００と、メインメモリ３００とを備える。プロセッサ１００－１乃至１００－ｐと共有キャッシュ２００との間は、システムバス１９０により相互に接続されている。
　プロセッサ１００は、それぞれ内部に一次キャッシュ１１０－１乃至１１０－ｐ（以下、これらをまとめて一次キャッシュ１１０と呼称する場合がある。）を備える。これにより、プロセッサ１００は、一次キャッシュ１１０にヒットしている限りにおいては一次キャッシュ１１０を用いてデータアクセスを行うが、一次キャッシュ１１０においてミスヒットとなった場合には共有キャッシュ２００にアクセスを行う。また、プロセッサ１００は、一次キャッシュ１１０でミスヒットとなった際、共有キャッシュ２００にヒットしている限りにおいては共有キャッシュ２００を用いてデータアクセスを行う。一方、共有キャッシュ２００においてミスヒットとなった場合にはメインメモリ３００にアクセスを行う。
　このように、本発明の実施の形態においては、プロセッサ１００のそれぞれに対応する一次キャッシュ１１０、共有キャッシュ（二次キャッシュ）２００、メインメモリ３００という３階層の記憶構造となっている。
　［共有キャッシュ２００の構成］
　図２は、本発明の実施の形態における共有キャッシュ２００の機能構成例を示す図である。この共有キャッシュ２００は、調停部２１０と、タグ記憶部２２０と、タグ制御部２３０と、データ記憶部２４０と、データ制御部２５０と、応答部２６０とを備えている。
　調停部２１０は、プロセッサ１００－１乃至１００－ｐおよびメインメモリ３００からのアクセスを調停して、何れかにアクセス許可を付与するものである。この調停部２１０における調停としては、例えば、ラウンドロビン方式によりプロセッサ１００－１乃至１００－ｐおよびメインメモリ３００に順次割り当てていくことが考えられる。許可されたアクセスは、タグ制御部２３０に供給される。
　タグ記憶部２２０は、複数のエントリからなるメモリであり、各エントリにタグアドレス等を保持するものである。タグアドレスは、後述するように、アクセスされたアドレスの一部を示すものである。タグ記憶部２２０の各エントリは、アクセスされたアドレスの他の一部により索引される。
　タグ制御部２３０は、アクセスされたアドレスに基づいて、タグ記憶部２２０においてアクセスすべきエントリを選択して制御するものである。このタグ制御部２３０により選択されたエントリは、データ制御部２５０に通知される。
　データ記憶部２４０は、タグ記憶部２２０の各エントリに対応するデータを記憶するものである。このデータ記憶部２４０に記憶されるデータはキャッシュライン毎に管理され、メインメモリ３００やプロセッサ１００との間の転送もキャッシュライン毎に行われる。
　データ制御部２５０は、タグ制御部２３０において選択されたエントリに応じて、データ記憶部２４０に記憶されたデータ（キャッシュライン）にアクセスするものである。リードアクセスやライトバック動作の場合には、データ記憶部２４０から読み出されたデータは応答部２６０に供給される。ライトアクセスの場合には、データ記憶部２４０から読み出されたデータの中の対応する位置にライトデータが埋め込まれて、再びデータ記憶部２４０に記憶される。
　応答部２６０は、データ制御部２５０から供給されたデータをプロセッサ１００－１乃至１００－ｐまたはメインメモリ３００に出力するものである。プロセッサ１００からのリードアクセスに対する応答であれば、データはアクセスしたプロセッサ１００に出力される。メインメモリ３００へのライトバック動作であれば、データはメインメモリ３００に出力される。
　図３は、本発明の実施の形態における共有キャッシュ２００の回路構成例を示す図である。ここでは、共有キャッシュ２００として、ライン数１２８、ラインサイズ６４Ｂ（バイト）の２ウェイ・セット・アソシアティブ・キャッシュを想定する。すなわち、同一インデックスアドレスに対して最大２つのキャッシュラインを記憶可能であり、各キャッシュラインに対応するデータのサイズは６４バイトとなる。
　メインメモリ３００の領域を２５６ＭＢとすると、必要なアドレスは２８ビットとなる。ブロックサイズが６４バイトであるため、アクセスアドレスの第０乃至５ビットの計６ビットがライン内アドレスに割り当てられる。また、ライン数が１２８であることから、タグ記憶部２２０のエントリを索引するためのインデックスアドレスは、アクセスアドレスの第６乃至１２ビットの計７ビットに割り当てられる。したがって、タグアドレスは、アクセスアドレスの第１３乃至２７ビットの計１５ビットに割り当てられる。アクセスアドレスのうちタグアドレスは信号線２０１を介して、インデックスアドレスは信号線２０２を介して、ライン内アドレスは信号線２０３を介して、それぞれ共有キャッシュ２００に供給される。
　タグ記憶部２２０は、それぞれ１２８個のエントリから成る２つのウェイ（ｗａｙ）＃０および＃１を備える。タグ記憶部２２０の各ウェイは、信号線２０２を介して供給されるインデックスアドレスによって索引される。したがって、この例では、２つのエントリが索引されることになる。
　タグ制御部２３０は、比較器２３１および２３２と、論理和演算器２３３とを備え、タグ記憶部２２０において索引されたエントリのうちタグアドレスが一致するものを検出する。比較器２３１は、タグ記憶部２２０のウェイ＃０において索引されたエントリに含まれるタグアドレスと、信号線２０１を介して供給されたタグアドレスとを比較して一致を検出するものである。同様に、比較器２３２は、タグ記憶部２２０のウェイ＃１において索引されたエントリに含まれるタグアドレスと、信号線２０１を介して供給されたタグアドレスとを比較して一致を検出するものである。これら比較器２３１および２３２における比較結果は、論理和演算器２３３およびデータ制御部２５０に供給される。論理和演算器２３３は、比較器２３１または２３２の何れかで一致が検出された場合に、ヒットした旨を、信号線２９８を介して出力するものである。ただし、後述するように、対応するエントリのバリッドビットが無効である旨を示している場合には、ミスヒットとして判定される。
　データ記憶部２４０は、それぞれ１２８個のキャッシュラインから成る２つのウェイ＃０および＃１を備え、タグ記憶部２２０の各エントリに対応するデータを記憶する。このデータ記憶部２４０もタグ記憶部２２０と同様に信号線２０２を介して供給されるインデックスアドレスによって索引される。これにより、２つの６４バイトのラインデータがデータ制御部２５０に供給される。
　データ制御部２５０は、選択器２５１および２５２を備える。選択器２５１は、データ記憶部２４０から供給された２つの６４Ｂデータの何れか一方を選択するものである。すなわち、比較器２３１において一致が検出された場合にはデータ記憶部２４０のウェイ＃０のラインデータが選択され、比較器２３２において一致が検出された場合にはデータ記憶部２４０のウェイ＃１のラインデータが選択される。ただし、後述するように、一致が検出されたエントリのバリッドビットが無効である旨を示している場合にはそのキャッシュラインのデータは選択されない。比較器２３１および２３２の何れにおいても一致が検出されない場合には、何れのキャッシュラインのデータも選択されない。
　選択器２５２は、選択されたラインデータのうちライン内アドレスとして指定された位置のデータを選択するものである。ライン内アドレスは、信号線２０３を介して供給される。ただし、この選択器２５２の機能はプロセッサ１００側に備えるようにしてもよい。何れの場合も、ラインデータ全体またはその一部は信号線２９９を介して応答部２６０に出力される。
　図４は、本発明の実施の形態におけるデータ記憶部２４０とメインメモリ３００との対応関係の例を示す図である。ここでは、図３の例と同様に、共有キャッシュ２００として、ライン数１２８、ブロックサイズ６４バイトの２ウェイ・セット・アソシアティブ・キャッシュを想定する。
　データ記憶部２４０の各キャッシュラインは、上述のようにインデックスアドレスにより索引される。第０ラインのインデックスアドレスは「０」、第１ラインのインデックスアドレスは「１」であり、同様にして、第１２７ラインのインデックスアドレスは「１２７」である。
　データ記憶部２４０の第０ラインには、アドレスの下位１３ビットが「０ｂ０００００００００００００」（「０ｂ」は、続く数字が２進数であることを意味する。以下同様。）であるラインが記憶される。データ記憶部２４０の第１ラインには、アドレスの下位１３ビットが「０ｂ００００００１００００００」であるラインが記憶される。データ記憶部２４０の第２ラインには、アドレスの下位１３ビットが「０ｂ０００００１０００００００」であるラインが記憶される。データ記憶部２４０の第３ラインには、アドレスの下位１３ビットが「０ｂ０００００１１００００００」であるラインが記憶される。データ記憶部２４０の第４ラインには、アドレスの下位１３ビットが「０ｂ００００１００００００００」であるラインが記憶される。同様に、データ記憶部２４０の第１２７ラインには、アドレスの下位１３ビットが「０ｂ１１１１１１１００００００」であるラインが記憶される。
　すなわち、この例では、あるインデックスアドレスに対して共有キャッシュ２００に記憶可能なキャッシュラインは２つに限定されている。したがって、既に２つのキャッシュラインが占有されているセットに新たなデータを記憶するためには、何れかのキャッシュラインを追い出して置換（リプレース）する必要がある。置換すべきキャッシュライン候補を選択する手法として、例えば、最も近い時期に使用されていないキャッシュラインを追い出す手法（ＬＲＵ法）が知られている。
　［タグ記憶部２２０の構成と機能］
　図５は、本発明の第１の実施の形態におけるタグ記憶部２２０のフィールド構成例を示す図である。タグ記憶部２２０の各エントリは、タグアドレス２２１、バリッド２２２、ダーティ２２３、および、参照回数２２４の各フィールドを備える。
　タグアドレス２２１は、そのエントリに対応するキャッシュラインのタグアドレス（アドレスの上位１５ビット）を記憶するものである。図中では、このタグアドレス２２１を「ＴＡＧ」と略している。
　バリッド２２２は、そのエントリの有効性を示すバリッドビット（Ｖａｌｉｄ）を記憶するものである。このバリッド２２２が「１」を示していればそのエントリに対応するキャッシュラインのデータは有効であり、「０」を示していれば比較器２３１または２３２において一致が検出されたとしてもヒットとは判定されない。図中では、このバリッド２２２を「Ｖ」と略している。
　ダーティ２２３は、そのエントリに対応するキャッシュラインのデータとメインメモリ３００のデータとが一致していないことを示すダーティービット（Ｄｉｒｔｙ）を記憶するものである。このダーティ２２３が「１」を示している場合には、そのエントリに対応するキャッシュラインのデータとメインメモリ３００のデータは一致しておらず、共有キャッシュ２００のデータが最新のデータであることを意味する。一方、ダーティ２２３が「０」を示している場合には、そのエントリに対応するキャッシュラインのデータとメインメモリ３００のデータは一致していることを意味する。図中では、このダーティ２２３を「Ｄ」と略している。
　参照回数２２４は、そのエントリに対応するキャッシュラインが参照されるべき残り参照回数（Ｒｅｆｅｒｅｎｃｅ　ｎｕｍｂｅｒ）を記憶するものである。図中では、この参照回数２２４を「Ｒ」と略している。この参照回数２２４は、受け渡し対象となるデータがキャッシュラインにライトされた際に、同時に設定される。この参照回数２２４が「２」以上を示している場合にリードアクセスが行われた際には、参照回数２２４に記憶される値から「１」減算（デクリメント）される。そして、参照回数２２４が「１」を示している場合にリードアクセスが行われた際には、そのリードアクセスの後にそのキャッシュラインは無効化される。その際、メインメモリ３００へのライトバックは行われない。
　なお、参照回数２２４が「０」を示している場合には、リードアクセスが行われてもその値に変化はない。これにより、通常のキャッシュアルゴリズムに沿った動作を行わせることができる。すなわち、何度リードアクセスが行われてもキャッシュヒットである限り無効化は行われず、必要になったときにはメインメモリ３００へのライトバックが行われる。
　図６は、本発明の第１の実施の形態におけるタグ記憶部２２０の更新に関する構成例を示す図である。ここでは、タグ記憶部２２０またはタグ制御部２３０に、比較器５１１、減算器５１２および比較器５１３を備えることを想定する。
　リードアクセスの際、対象となるキャッシュラインの参照回数２２４が読み出され、比較器５１１において参照回数２２４が「２」以上を示している旨が検出されると、その参照回数２２４は減算器５１２によって「１」減算（デクリメント）される。また、リードアクセスの際、対象となるキャッシュラインの参照回数２２４が読み出され、比較器５１３において参照回数２２４が「１」を示している旨が検出されると、そのキャッシュラインの無効化が行われる。すなわち、バリッド２２２およびダーティ２２３がゼロクリアされる。
　これにより、各プロセッサ１００間で共有キャッシュ２００を共有ＦＩＦＯとして利用してデータの受け渡しを行うことができる。その際、受け渡しの済んだデータはライトバックされずに無効化されるため、共有キャッシュ２００には残存しない。
　［キャッシュ容量を超えるサイズのデータ受け渡し］
　共有キャッシュ２００の容量を越えるサイズのデータをプロセッサ１００間で転送するためには、共有キャッシュ２００を使用しないアンキャッシュ経路と、データ制御部２５０において以下のような制御機能とを追加することが有用である。
　例えば、プロセッサ１００－１が参照回数を伴ったデータを共有キャッシュ２００にライトすることを想定する。ライトされたデータの量がある一定量（例えば、共有キャッシュ２００の容量）を越えた段階で、タグ制御部２３０においてライトアクセスに対するタグ一致検出の結果、全てのウェイにおいて参照回数２２４が既に設定されている事象が発生する。この場合、共有キャッシュ２００をスルーし、アンキャッシュの経路を用いてメインメモリ３００へデータを直接格納する。このとき、ライトデータに付随する参照回数もメインメモリ３００へ退避する。
　その後、例えば、プロセッサ１００－２が共有キャッシュ２００からデータを読み出し、参照回数２２４が「１」から「０」に変化したキャッシュラインを無効化する。そして、引き続きプロセッサ１００－２からリードアクセス要求があると、メインメモリ３００から共有キャッシュ２００へデータがフィルされる。このとき、退避されていた参照回数も参照回数２２４に設定される。これにより、プロセッサ１００－２からのリードアクセスが可能となる。
　図７は、本発明の第１の実施の形態におけるメインメモリ３００とＦＩＦＯ記憶領域３１０の関係の第１の例を示す図である。プロセッサ１００間で共有されるＦＩＦＯ記憶領域３１０として使用されるのは、メインメモリ３００の連続空間である。したがって、このＦＩＦＯ記憶領域３１０は、開始アドレスとサイズによって特定される。この例では、ＦＩＦＯ記憶領域３１０は規定値として予め定められているものとしている。このＦＩＦＯ記憶領域３１０には、上述のように全てのウェイにおいて参照回数２２４が既に設定されている場合、共有キャッシュ２００をスルーして、ライトデータが退避される。
　また、メインメモリ３００には、ＦＩＦＯ記憶領域３１０以外に、参照回数を退避するための参照回数記憶領域３２０が割り当てられる。この参照回数記憶領域３２０には、上述のように全てのウェイにおいて参照回数２２４が既に設定されている場合、共有キャッシュ２００をスルーして、ライトデータに付随する参照回数が退避される。
　［共有キャッシュ２００の動作］
　図８は、本発明の第１の実施の形態における共有キャッシュ２００のライト時の処理手順を示す図である。
　タグ制御部２３０における比較の結果、キャッシュヒットが検出されると（ステップＳ９１０）、そのキャッシュラインのダーティ２２３に「１」が設定され、ライトデータに付随する参照回数が参照回数２２４に設定される（ステップＳ９１８）。そして、ライトデータがデータ記憶部２４０に書き込まれる（ステップＳ９１９）。
　一方、ミスヒットが検出された場合（ステップＳ９１０）、未使用となっているウェイが存在すれば（ステップＳ９１１）、キャッシュラインが追加され（ステップＳ９１２）、そのキャッシュラインのバリッド２２２に「１」が設定される（ステップＳ９１７）。そして、そのキャッシュラインのダーティ２２３に「１」が設定され、ライトデータに付随する参照回数が参照回数２２４に設定される（ステップＳ９１８）。そして、ライトデータがデータ記憶部２４０に書き込まれる（ステップＳ９１９）。
　ミスヒットが検出された場合において（ステップＳ９１０）、全てのウェイが使用中であって（ステップＳ９１１）、かつ、全ウェイの参照回数２２４にゼロより大きい値が設定されていれば（ステップＳ９１３）、共有キャッシュ２００をスルーする。すなわち、アンキャッシュの経路を用いて、メインメモリ３００へデータおよび参照回数を退避する（ステップＳ９１５、Ｓ９１６）。また、ミスヒットが検出された場合において、全てのウェイが使用中であって（ステップＳ９１１）、かつ、何れかのウェイの参照回数２２４にゼロが設定されていれば（ステップＳ９１３）、そのキャッシュラインを置換する（ステップＳ９１４）。キャッシュライン置換後の動作は、キャッシュライン追加時の動作と同様である（ステップＳ９１７乃至Ｓ９１９）。
　図９は、本発明の第１の実施の形態における共有キャッシュ２００のリード時の処理手順を示す図である。
　タグ制御部２３０における比較の結果、ミスヒットが検出されると（ステップＳ９２１）、キャッシュラインが確保され（ステップＳ９２２）、そのキャッシュラインのバリッド２２２に「１」が設定される（ステップＳ９２３）。このとき、ダーティ２２３に「０」が設定され、メインメモリ３００の参照回数記憶領域３２０に退避されていた参照回数が参照回数２２４に設定される（ステップＳ９２３）。そして、データ記憶部２４０にはメインメモリ３００のＦＩＦＯ記憶領域３１０からデータがフィルされる（ステップＳ９２４）。その後、そのキャッシュラインのデータ記憶部２４０からデータが読み出される（ステップＳ９２５）。
　タグ制御部２３０における比較の結果、キャッシュヒットが検出されると（ステップＳ９２１）、そのキャッシュラインのデータ記憶部２４０からデータが読み出される（ステップＳ９２６）。このとき、そのキャッシュラインの参照回数２２４の値が「１」であれば（ステップＳ９２７）、バリッド２２２が「０」に設定され、無効化される（ステップＳ９２８）。参照回数２２４の値が「２」以上であれば（ステップＳ９２７）、参照回数２２４の値は「１」減算（デクリメント）される（ステップＳ９２９）。なお、参照回数２２４の値が「０」であれば（ステップＳ９２７）、参照回数２２４の値は変化しない。
　図１０は、本発明の第１の実施の形態におけるプロセッサ間のデータ受け渡しシーケンスの第１の例を示す図である。この例は、共有キャッシュ２００に十分な容量が備わっている場合の例である。
　プロセッサ１００－１がライトデータおよび参照回数を含むライトリクエストを発行すると（ステップＳ９５０）、共有キャッシュ２００はキャッシュラインを確保してそのエントリにライトデータおよび参照回数を書き込む（ステップＳ９５１）。
　その後、プロセッサ１００－２がリードリクエストを発行すると（ステップＳ９５２）、共有キャッシュ２００はタグ制御部２３０において比較を行い（ステップＳ９５３）、キャッシュヒットするとプロセッサ１００－２にデータを出力する（ステップＳ９５４）。このとき、参照回数２２４の値が「２」以上であると仮定して、「１」が減算される（ステップＳ９５５）。
　プロセッサ１００－２が何回目かのリードリクエストを発行した際（ステップＳ９５６）、キャッシュヒットして（ステップＳ９５７）、プロセッサ１００－２にデータが出力される（ステップＳ９５８）。このとき、参照回数２２４の値が「１」であったと仮定すると、そのキャッシュラインはライトバックされることなく無効化される（ステップＳ９５９）。
　図１１は、本発明の第１の実施の形態におけるプロセッサ間のデータ受け渡しシーケンスの第２の例を示す図である。この例は、共有キャッシュ２００の容量を超えたサイズのデータを受け渡す場合の例である。
　プロセッサ１００－１がライトリクエストを発行した際（ステップＳ９６０）、共有キャッシュ２００にキャッシュラインを確保できずにスルーされ（ステップＳ９６１）、メインメモリ３００にデータおよび参照回数が退避されたと仮定する（ステップＳ９６２）。
　その後、プロセッサ１００－２によって他のデータに関するリードリクエストが発行され（ステップＳ９６３）、キャッシュヒットして（ステップＳ９６４）、プロセッサ１００－２にデータが出力される（ステップＳ９６５）。このとき、参照回数２２４の値が「１」であったと仮定すると、そのキャッシュラインはライトバックされることなく無効化される（ステップＳ９６６）。
　その次に、退避されていたデータに関するリードリクエストがプロセッサ１００－２によって発行されると（ステップＳ９６７）、ミスヒットとなり、共有キャッシュ２００からメインメモリ３００にフィル要求が発行される（ステップＳ９６８）。メインメモリ３００に退避されていたデータおよび参照回数が共有キャッシュ２００に出力されると（ステップＳ９６９）、共有キャッシュ２００はキャッシュラインのエントリに書き込む（ステップＳ９７０）。これにより、退避されていたデータの共有キャッシュ２００からの読み出しが可能となり、プロセッサ１００－２にデータが出力される（ステップＳ９７１）。
　このような仕組みを利用すれば、読出し側からのアクセスによってキャッシュミスを発生させることにより、その都度、共有キャッシュ２００にデータをフィルすることができる。しかしながら、リードアクセスを待ってデータフィルを起動していたのでは高速な動作を行えなくなるおそれがある。そこで、以下では、メインメモリ３００から共有キャッシュ２００へのプリフェッチを実現するための構成例について説明する。
　［共有キャッシュ２００へのプリフェッチ］
　図１２は、本発明の第１の実施の形態による情報処理システムにおいてプリフェッチ機能を設けた構成例を示す図である。この構成例では、プロセッサ１００－１乃至ｐと共有キャッシュ２００との間にプリフェッチ制御部４００が接続されている。このプリフェッチ制御部４００は、プロセッサ１００からのリードアクセスに先行して、共有キャッシュ２００にリードリクエストを発行し、プリフェッチを行わせるものである。すなわち、このプリフェッチは、メインメモリ３００から共有キャッシュ２００へのデータ転送を促すものである。
　図１３は、本発明の第１の実施の形態におけるプリフェッチ制御部４００の一構成例を示す図である。このプリフェッチ制御部４００は、プリフェッチアドレスレジスタ４１０と、ＦＩＦＯ容量レジスタ４２０と、共有キャッシュ容量カウンタ４３０と、メインメモリ容量カウンタ４４０と、バスインターフェース４５０と、制御部４９０とを備えている。
　プリフェッチアドレスレジスタ４１０は、共有キャッシュ２００に対してリードリクエストを発行するためのプリフェッチアドレスを保持するレジスタである。このプリフェッチアドレスレジスタ４１０の値は、逐次更新されて、次のプリフェッチに備えるよう制御される。
　ＦＩＦＯ容量レジスタ４２０は、共有ＦＩＦＯとして使用される共有キャッシュ２００およびメインメモリ３００の容量の総和を保持するレジスタである。共有キャッシュ容量カウンタ４３０は、共有キャッシュ２００に格納されているデータサイズを保持するカウンタである。メインメモリ容量カウンタ４４０は、メインメモリ３００に格納されている受け渡し対象データのサイズを保持するカウンタである。
　バスインターフェース４５０は、共有キャッシュ２００側のシステムバス１９０に対するバスインターフェースである。制御部４９０は、プリフェッチ制御部４００の全体の制御を司るものである。
　共有キャッシュ２００をＦＩＦＯ用途で使用し、プロセッサ１００－１からプロセッサ１００－２にデータを受け渡そうとする場合、まずＦＩＦＯとして扱う容量をＦＩＦＯ容量レジスタ４２０に設定する。次に、プロセッサ１００－１が最初のデータを転送すべくデータのライトを行う。このとき、プロセッサ１００－１からのライトアドレスに、増加する共有キャッシュ容量カウンタ４３０の値を加えたものがプリフェッチアドレスレジスタ４１０に格納される。このプリフェッチアドレスレジスタ４１０の値がプリフェッチ要求を出す可能性のあるアドレスを意味する。
　それ以降は、プロセッサ１００－１からのライトによる共有キャッシュ容量カウンタ４３０の増加分だけプリフェッチアドレスレジスタ４１０を加算していく。そして、後述のプリフェッチ発生条件を満たした際にプリフェッチアドレスレジスタ４１０に保持されているアドレスに対してプリフェッチ要求が発行される。ＦＩＦＯ用途として一連のデータ送受信が終了すると、ＦＩＦＯ容量レジスタ４２０を設定し直し、または、クリアする。これをトリガとしてプリフェッチアドレスレジスタ４１０もクリアされる。
　図１４は、本発明の第１の実施の形態におけるプリフェッチ制御部４００の状態遷移の一例を示す図である。プリフェッチ制御部４００は、エンプティ状態１０、Ｌ２限定状態２１、Ｌ２フル／メイン退避状態２２、Ｌ２ノンフル／メイン退避状態２３、フル状態３０の５つの状態のうちの何れかになる。なお、この図において、共有キャッシュ容量カウンタ４３０の値をｃｎｔ、メインメモリ容量カウンタ４４０の値をｅｘｃｎｔ、ＦＩＦＯ容量レジスタ４２０の値をｓｉｚｅ、共有キャッシュ２００の総容量をＬ２ｓｉｚｅと表記する。また、各データの参照回数は１回とする。
　エンプティ状態１０は、受け渡し対象となるデータが共有キャッシュ２００およびメインメモリ３００の何れにも格納されていない状態である。すなわち、ｃｎｔ＝０、かつ、ｅｘｃｎｔ＝０である。
　Ｌ２限定状態２１は、共有キャッシュ２００のみに受け渡し対象となるデータが格納されている状態である。すなわち、ｃｎｔ≠０、かつ、ｅｘｃｎｔ＝０である。
　Ｌ２フル／メイン退避状態２２は、共有キャッシュ２００の全てに受け渡し対象となるデータが格納されており（全ウェイの参照回数２２４の値が全て「１」以上）、さらにメインメモリ３００にも格納されている状態である。すなわち、ｃｎｔ＝Ｌ２ｓｉｚｅ、かつ、ｅｘｃｎｔ≠０である。
　Ｌ２ノンフル／メイン退避状態２３は、共有キャッシュ２００に参照回数２２４の値が「０」のキャッシュラインがあるが、受け渡し対象となるデータがメインメモリ３００にも格納されている状態である。すなわち、ｃｎｔ≠Ｌ２ｓｉｚｅ、かつ、ｅｘｃｎｔ≠０である。
　フル状態３０は、受け渡し対象となるデータが共有ＦＩＦＯとして使用される容量に達してしまった状態である。すなわち、ｃｎｔ＋ｅｘｃｎｔ＝ｓｉｚｅである。
　このような５つ状態間で、以下のような遷移が行われる。なお、ここでは、プロセッサ１００－１からプロセッサ１００－２にデータが受け渡されることを想定する。
　まず、エンプティ状態１０においてプロセッサ１００－１が受け渡し対象となるデータを共有キャッシュ２００にライトすると、共有キャッシュ容量カウンタ４３０が「１」加算（インクリメント）され、Ｌ２限定状態２１へ遷移する。共有キャッシュ容量カウンタ４３０の加算および状態遷移のタイミングは、プリフェッチ制御部４００と共有キャッシュ２００との間におけるトランザクション完了時である。また、以下の説明においても、共有キャッシュ容量カウンタ４３０およびメインメモリ容量カウンタ４４０の更新および状態遷移のタイミングは、プリフェッチ制御部４００と共有キャッシュ２００との間におけるトランザクション完了時である。
　Ｌ２限定状態２１において、プロセッサ１００－２が共有キャッシュ２００からリードを行うと、共有キャッシュ容量カウンタ４３０が「１」減算（デクリメント）される。その際に共有キャッシュ容量カウンタ４３０の値が「１」から「０」に減算されたのであれば、エンプティ状態１０に遷移する。Ｌ２限定状態２１において、プロセッサ１００－１が共有キャッシュ２００にライトを行うと、共有キャッシュ容量カウンタ４３０が「１」加算（インクリメント）される。その際に共有キャッシュ容量カウンタ４３０の値がＬ２ｓｉｚｅに達し、さらにライト動作のみがされると、メインメモリ容量カウンタ４４０が「０」から「１」に加算され、Ｌ２フル／メイン退避状態２２に遷移する。その際、データは共有キャッシュ２００ではなく、メインメモリ３００に直接格納される。
　Ｌ２フル／メイン退避状態２２において、プロセッサ１００－２が共有キャッシュ２００からリードを行うと、共有キャッシュ容量カウンタ４３０が「１」減算（デクリメント）され、Ｌ２ノンフル／メイン退避状態２３に遷移する。このときのリードデータは、共有キャッシュ２００に格納されているデータであり、上述のように参照回数は１回を想定しているため、リード後のキャッシュラインは無効化される。Ｌ２フル／メイン退避状態２２において、プロセッサ１００－１がライトを行う際にはメインメモリ３００に直接ライトが行われ、メインメモリ容量カウンタ４４０が「１」加算（インクリメント）される。その際ｃｎｔ＋ｅｘｃｎｔ＝ｓｉｚｅ－１であれば、フル状態３０に遷移する。
　フル状態３０においては、ライト動作のみの場合はブロックされ、状態遷移も生じない。フル状態３０において、プロセッサ１００－２が共有キャッシュ２００からリードを行うと、共有キャッシュ容量カウンタ４３０が「１」減算（デクリメント）され、Ｌ２ノンフル／メイン退避状態２３に遷移する。また、フル状態３０において、共有キャッシュ２００には受け渡し対象となるデータが格納されず、全てがメインメモリ３００に格納されている場合が生じ得る。この場合、メインメモリ３００から共有キャッシュ２００にプリフェッチが行われ、共有キャッシュ容量カウンタ４３０が「１」加算され、メインメモリ容量カウンタ４４０が「０」から「１」に減算され、Ｌ２ノンフル／メイン退避状態２３に状態が遷移する。
　Ｌ２ノンフル／メイン退避状態２３において、プロセッサ１００－１がライトを行い、その際ｃｎｔ＋ｅｘｃｎｔ＝ｓｉｚｅ－１であれば、フル状態３０に遷移する。Ｌ２ノンフル／メイン退避状態２３では、プリフェッチ制御部４００から共有キャッシュ２００に対して自動的にプリフェッチ要求が発行される。その後、共有キャッシュ２００からのプリフェッチ完了通知を受けると、共有キャッシュ容量カウンタ４３０は「１」加算（インクリメント）され、メインメモリ容量カウンタ４４０は「１」減算（デクリメント）される。また、プロセッサ１００－１がライトを行った際には、メインメモリ容量カウンタ４４０が「１」加算（インクリメント）され、メインメモリへ直接データを格納する。プロセッサ１００－２が共有キャッシュ２００からリードを行った際には、共有キャッシュ容量カウンタ４３０は「１」減算（デクリメント）される。ただし、リードを行う際に共有キャッシュ容量カウンタ４３０の値が「０」のときは、プリフェッチの完了を待つ。プリフェッチ動作後、メインメモリ容量カウンタ４４０の値が「０」となった場合には、Ｌ２限定状態２１に遷移する。
　このように、５つの状態による状態遷移において、Ｌ２ノンフル／メイン退避状態２３にあるとき、または、フル状態３０であってかつ受け渡し対象となるデータが全てメインメモリ３００に格納されているとき、プリフェッチ発生条件を満たす。そして、プリフェッチが行われることにより、メインメモリ３００から共有キャッシュ２００にデータがフィルされる。
　［ＦＩＦＯ記憶領域の指定］
　上述の、キャッシュ容量を超えるサイズのデータ受け渡しを実現する他の手法として、ＦＩＦＯ記憶領域の指定について説明する。この手法では、参照回数は１回であることが前提となる。
　図１５は、本発明の第１の実施の形態におけるメインメモリ３００とＦＩＦＯ記憶領域３１０の関係の第２の例を示す図である。この例では、共有キャッシュ２００内にＦＩＦＯ用途として使用される記憶領域を指定するため、先頭アドレスを保持する先頭アドレスレジスタ５２１と、サイズを保持するサイズレジスタ５２２とを備える。なお、先頭アドレスレジスタ５２１およびサイズレジスタ５２２は、請求の範囲に記載の領域指定レジスタの一例である。
　タグ制御部２３０における比較の結果、全てのウェイにおいて参照回数２２４に「０」以外の値が設定されている場合、アンキャッシュ経路を用いてメインメモリ３００へデータが直接格納される。第１の例ではその際に参照回数も退避していたが、この第２の例では参照回数をメインメモリ３００に退避する必要はない。
　この第２の例では、プロセッサからのリード要求によって、メインメモリ３００から共有キャッシュ２００へデータフィルが発生した場合、そのアドレスが指定された記憶領域内にあれば、データフィルの際に参照回数２２４を「１」に設定する。通常のＦＩＦＯでは一度読み出したデータは不要であり、参照回数が１回であることは問題なく、さらにメインメモリ３００へ参照回数を退避する必要がなくなり、その分ＬＳＩ上の面積を削減することができる。
　この第２の例では、ライト時の処理手順は図８により説明したものと同様であるため説明を省略し、リード時の処理手順について以下に説明する。
　図１６は、本発明の第１の実施の形態においてＦＩＦＯ記憶領域の指定を行った際の共有キャッシュ２００のリード時の処理手順を示す図である。
　タグ制御部２３０における比較の結果、キャッシュヒットが検出された際（ステップＳ９３１）の動作は、図９により説明した処理手順（ステップＳ９２６乃至Ｓ９２９）と同様である（ステップＳ９３６乃至Ｓ９３９）。
　また、ミスヒットが検出された際（ステップＳ９３１）の動作も、図９により説明した処理手順（ステップＳ９２２乃至Ｓ９２５）とほぼ同様である（ステップＳ９３２乃至Ｓ９３５）。ただし、この例では、ステップＳ９３３において参照回数２２４が「１」に設定される点が異なる。これにより、参照回数記憶領域３２０に参照回数を退避することを不要にすることができる。
［第１の実施の形態の効果］
　このように、本発明の第１の実施の形態によれば、リードアクセスの度にタグ記憶部２２０の参照回数２２４を減算し、「１」から「０」に変化した際にキャッシュラインを無効化することができる。これにより、キャッシュメモリをプロセッサ間の共有ＦＩＦＯとして動作させることが可能となる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、タグ記憶部２２０内に参照回数２２４フィールドを設けたが、この第２の実施の形態ではデータ記憶部２４０内に参照回数を記憶する。前提とする情報処理システムおよび共有キャッシュの構成は図１乃至図４により説明した第１の実施の形態と同様であるため、ここでは説明を省略する。
　［タグ記憶部２２０の構成］
　図１７は、本発明の第２の実施の形態におけるタグ記憶部２２０のフィールド構成例を示す図である。タグ記憶部２２０の各エントリは、タグアドレス２２１、バリッド２２２、ダーティ２２３、および、寿命付き２２５の各フィールドを備える。タグアドレス２２１、バリッド２２２およびダーティ２２３については、図５により説明した第１の実施の形態のフィールドと同様であるため、ここでは説明を省略する。
　寿命付き２２５は、そのエントリに対応するキャッシュラインが寿命付きであるか否かを示す寿命付きフラグ（Ｔｉｍｅ　ｌｉｍｉｔｅｄ）を記憶するものである。図中では、この寿命付き２２５を「Ｔ」と略している。この寿命付き２２５が寿命付きである旨を示しているキャッシュラインのデータ記憶部２４０には、後述するように参照回数が記憶される。
　なお、このタグ記憶部２２０の各フィールドの値は、キャッシュミス発生に伴うキャッシュミスへの対処処理時に設定され、その後の処理過程において適宜更新される。
　［データ記憶部２４０の構成］
　図１８は、本発明の第２の実施の形態におけるデータ記憶部２４０のフィールド構成例を示す図である。上述のように、データ記憶部２４０は、それぞれ１２８個のキャッシュラインから成る２つのウェイ＃０および＃１を備え、それぞれ６４バイトのラインデータを保持している。６４バイトのラインデータのうち上位１バイトは参照回数２４２であり、下位６３バイトがデータ２４１である。なお、この１バイトと６３バイトの割り当ては一例であり、適宜変更してもよい。
　参照回数２４２は、そのエントリに対応するキャッシュラインが参照されるべき残り参照回数（Ｒｅｆｅｒｅｎｃｅ　Ｎｕｍｂｅｒ）を記憶するものであり、この例では「０」から「２５５」の整数値が格納される。図中では、この参照回数２４２を「ＲＮ」と略している。この参照回数２４２は、対応するキャッシュラインの寿命付き２２５が「１」を示しているときのみ有効である。寿命付き２２５が「０」を示しているときには、参照回数２４２は特別な意味を有するものではなく、６４バイトのラインデータ全体がデータとして取り扱われる。すなわち、寿命付き２２５の値に応じて、キャッシュラインとして２種類の何れかの構成を有する。
　この参照回数２４２は、受け渡し対象となるデータがデータ２４１としてキャッシュラインにライトされた際に、同時に設定される。この参照回数２４２が「２」以上を示している場合にリードアクセスが行われた際には、参照回数２２４に記憶される値から「１」減算（デクリメント）される。そして、参照回数２２４が「１」を示している場合にリードアクセスが行われた際には、そのリードアクセスの後にそのキャッシュラインは無効化される。その際、メインメモリ３００へのライトバックは行われない。
　［共有キャッシュ２００の動作］
　本発明の第２の実施の形態では、共有キャッシュ２００の動作について、タグ制御部２３０とデータ制御部２５０に分けて説明する。
 　図１９は、本発明の第２の実施の形態におけるタグ制御部２３０のキャッシュラインライト時の処理手順を示す図である。
　タグ制御部２３０は、プロセッサ１００からキャッシュラインライトの要求を受信すると（ステップＳ８１１）、それに含まれるキャッシュラインのアドレスに基づいてタグ記憶部２２０を読み出して、キャッシュヒットまたはミスヒットの判定を行う。なお、このキャッシュラインライトの要求には、キャッシュラインのアドレスと種類の指定が含まれる。
　キャッシュヒットであれば（ステップＳ８１２）、タグ制御部２３０は、タグ記憶部２２０に格納されているヒットしたキャッシュラインのタグ情報を更新する（ステップＳ８１６）。更新されるキャッシュラインにおいて、バリッド２２２は「１」に設定される。そして、タグ制御部２３０は、ヒットしたキャッシュラインのデータ記憶部２４０における格納位置をデータ制御部２５０に通知して、キャッシュラインライトを指示する（ステップＳ８１８）。
　キャッシュミスであれば（ステップＳ８１２）、タグ制御部２３０は、ミスしたキャッシュラインをデータ記憶部２４０に追加可能であるか否かを判断する。
　ミスしたキャッシュラインのデータ記憶部２４０への追加が可能であれば（ステップＳ８１３）、タグ制御部２３０は、ミスしたキャッシュラインのタグ情報をタグ記憶部２２０に追加する（ステップＳ８１５）。追加されるキャッシュラインにおいて、バリッド２２２は「１」に設定され、ダーティ２２３は「１」に設定される。また、寿命付き２２５はキャッシュラインの要求に含まれる種類に応じて、寿命付きであれば「１」に、寿命付きでなければ「０」に設定される。そして、タグ制御部２３０は、ミスしたキャッシュラインのデータ記憶部２４０における格納位置をデータ制御部２５０に通知して、キャッシュラインライトを指示する（ステップＳ８１８）。
　ミスしたキャッシュラインのデータ記憶部２４０への追加が不可能であれば（ステップＳ８１３）、キャッシュラインの置換処理を行うことによりキャッシュラインの追加領域を確保する（ステップＳ８１４）。そして、タグ制御部２３０は、ミスしたキャッシュラインのデータ記憶部２４０における格納位置をデータ制御部２５０に通知して、キャッシュラインライトを指示する（ステップＳ８１８）。
　図２０は、本発明の第２の実施の形態におけるタグ制御部２３０のキャッシュラインリード時の処理手順を示す図である。
　タグ制御部２３０は、プロセッサ１００からキャッシュラインリードの要求を受信すると（ステップＳ８２１）、それに含まれるキャッシュラインのアドレスに基づいてタグ記憶部２２０を読み出して、キャッシュヒットまたはミスヒットの判定を行う。このキャッシュラインリードの要求には、キャッシュラインのアドレスと種類の指定が含まれる。タグアドレス２２１が一致し、バリッド２２２が「１」であり、寿命付き２２５が要求に含まれる種類と合致していればキャッシュヒットと判定され、それ以外であればキャッシュミスと判定される。
　キャッシュヒットであれば（ステップＳ８２２）、タグ制御部２３０は、ヒットしたキャッシュラインのデータ記憶部２４０における格納位置と、キャッシュラインの種類と、キャッシュラインの供給先とをデータ制御部２５０に通知する。これにより、キャッシュラインリードを要求する（ステップＳ８２８）。
　キャッシュミスであれば（ステップＳ８２２）、タグ制御部２３０は、ミスしたキャッシュラインをデータ記憶部２４０に追加可能であるか否かを判断する。
　ミスしたキャッシュラインの追加が可能であれば（ステップＳ８２３）、タグ制御部２３０は、ミスしたキャッシュラインのタグ情報をタグ記憶部２２０に追加する（ステップＳ８２５）。追加されるキャッシュラインにおいて、タグアドレス２２１にはミスしたキャッシュラインのアドレスから算出されるタグが格納される。バリッド２２２は「１」に設定され、ダーティ２２３は「０」に設定される。また、寿命付き２２５はキャッシュラインの要求に含まれる種類に応じて、寿命付きであれば「１」に、寿命付きでなければ「０」に設定される。その後、タグ制御部２３０は、ミスしたキャッシュラインのデータ記憶部２４０での格納先位置と、メインメモリ３００におけるアドレスとをデータ制御部２５０に通知し、キャッシュラインフェッチを要求する（ステップＳ８２７）。そして、タグ制御部２３０は、ミスしたキャッシュラインのデータ記憶部２４０における格納位置と、キャッシュラインの種類と、キャッシュラインの供給先とをデータ制御部２５０に通知して、キャッシュラインリードを要求する（ステップＳ８２８）。
　ミスしたキャッシュラインの追加が不可能であれば（ステップＳ８２３）、タグ制御部２３０は、キャッシュラインの置換処理の実行によりキャッシュラインの追加領域を確保する（ステップＳ８２４）。そして、タグ制御部２３０は、ミスしたキャッシュラインのデータ記憶部２４０での格納先位置と、メインメモリ３００におけるアドレスとをデータ制御部２５０に通知し、キャッシュラインフェッチを要求する（ステップＳ８２７）。そして、タグ制御部２３０は、ミスしたキャッシュラインのデータ記憶部２４０における格納位置と、キャッシュラインの種類と、キャッシュラインの供給先とをデータ制御部２５０に通知して、キャッシュラインリードを要求する（ステップＳ８２８）。
　図２１は、本発明の第２の実施の形態におけるタグ制御部２３０のキャッシュライン置換時の処理手順を示す図である。この処理は、図１９におけるステップＳ８１４または図２０におけるステップＳ８２４に相当するものである。
　タグ制御部２３０は、キャッシュミスによりキャッシュラインを追加する必要が発生したとき、データ記憶部２４０にキャッシュラインを追加可能であるか否かを判断する。このとき、追加不可能であれば、現在保持している何れかのキャッシュラインを選択して、そのキャッシュラインをメインメモリ３００に書き戻すことにより空き領域を確保して、そこに新たなキャッシュラインを格納する。これがキャッシュラインの置換処理である。
　タグ制御部２３０は、キャッシュラインの置き換えが必要になると、タグ記憶部２２０のタグ情報を参照して、メインメモリ３００へ書き戻すキャッシュラインを選択する（ステップＳ８３１）。このキャッシュラインの選択には、上述のように、最も近い時期に使用されていないキャッシュラインを追い出す手法（ＬＲＵ法）を用いることができる。
　次に、タグ制御部２３０は、選択したキャッシュラインのタグ記憶部２２０における格納位置と、キャッシュラインの種類と、キャッシュラインのメインメモリ３００への書き戻し先アドレスとをデータ制御部２５０に通知する。これにより、キャッシュラインライトバックを要求する（ステップＳ８３２）。
　そして、タグ制御部２３０は、選択したキャッシュラインのタグ情報を、ミスしたキャッシュラインのタグ情報に置き換える（ステップＳ８３３）。置換後のタグ情報において、タグアドレス２２１にはミスしたキャッシュラインのアドレスから算出されるタグが格納される。バリッド２２２は「１」に設定される。ダーティ２２３には、キャッシュミスがライトアクセスによるものであれば「１」が、リードアクセスによるものであれば「０」が格納される。また、寿命付き２２５はキャッシュラインの要求に含まれる種類に応じて、寿命付きであれば「１」に、寿命付きでなければ「０」に設定される。
　図２２は、本発明の第２の実施の形態におけるデータ制御部２５０のキャッシュラインリード時の処理手順を示す図である。
　データ制御部２５０は、タグ制御部２３０からキャッシュラインリードの指示を受信すると（ステップＳ８４１）、タグ制御部２３０から指定されたデータ記憶部２４０における位置のキャッシュラインを読み出す（ステップＳ８４２）。タグ制御部２３０のリード指示の対象が寿命付きキャッシュラインであれば（ステップＳ８４３）、データ制御部２５０は、読み出した参照回数２４２の値を「１」減算して（ステップＳ８４４）、データ記憶部２４０に書き戻す（ステップＳ８４５）。そして、データ制御部２５０は、この寿命付きキャッシュラインをプロセッサ１００側に出力する（ステップＳ８４６）。タグ制御部２３０のリード指示の対象が通常のキャッシュラインであれば（ステップＳ８４３）、データ制御部２５０はタグ制御部２３０から指定されたデータ記憶部２４０における位置から読み出したキャッシュラインを出力する（ステップＳ８４６）。
　図２３は、本発明の第２の実施の形態におけるデータ制御部２５０のキャッシュラインライトバック時の処理手順を示す図である。
　データ制御部２５０は、タグ制御部２３０からキャッシュラインライトバック指示を受信すると（ステップＳ８５１）、タグ制御部２３０から指定されたデータ記憶部２４０における位置のキャッシュラインを読み出す（ステップＳ８５２）。タグ制御部２３０のライトバック指示の対象が寿命付きキャッシュラインであれば（ステップＳ８５３）、データ制御部２５０はデータ記憶部２４０から読み出した参照回数２４２の値を確認する。そして、参照回数２４２の値がゼロであればキャッシュラインライトバック処理を一旦終了する（ステップＳ８５４）。参照回数２４２の値がゼロでなければ（ステップＳ８５４）、データ制御部２５０はこの寿命キャッシュラインとタグ制御部２３０から指定されたアドレスとをメインメモリ３００側へ出力する（ステップＳ８５５）。これにより、メインメモリ３００の指定されたアドレスへこの寿命付きキャッシュラインが書き込まれる。
　図２４は、本発明の第２の実施の形態におけるデータ制御部２５０のキャッシュラインフェッチ時の処理手順を示す図である。
　データ制御部２５０は、タグ制御部２３０からキャッシュラインフェッチ指示を受信すると（ステップＳ８６１）、タグ制御部２３０から指定されたアドレスをメインメモリ３００側に出力する。これにより、指定されたアドレスからのキャッシュラインサイズ分のデータをメインメモリ３００から読み出すよう要求する（ステップＳ８６２）。
　要求したキャッシュラインの転送が開始されると、データ制御部２５０は、転送されるキャッシュラインを受信し（ステップＳ８６３）、受信したキャッシュラインをタグ制御部２３０から指定されたデータ記憶部２４０における位置に書き込む（ステップＳ８６４）。
　図２５は、本発明の第２の実施の形態におけるデータ制御部２５０のキャッシュラインライト時の処理手順を示す図である。
　データ制御部２５０は、タグ制御部２３０からキャッシュラインライト指示を受信すると（ステップＳ８７１）、プロセッサ１００の一次キャッシュ１１０側からキャッシュラインを受信する（ステップＳ８７２）。そして、データ制御部２５０は、受信したキャッシュラインを、タグ制御部２３０から指定されたデータ記憶部２４０における位置に書き込む（ステップＳ８７３）。
　図２６は、本発明の第２の実施の形態における共有キャッシュ２００へのデータライトシーケンスの例を示す図である。
　プロセッサ１００－１は、一次キャッシュ１１０－１のキャッシュラインにおいて、上位１バイトに参照回数として１回を表す「１」をライトし、下位６３バイトにプロセッサ１００－２に対して受け渡すデータをライトする（ステップＳ８８１）。そして、一次キャッシュ１１０－１に、この作業領域を寿命付きキャッシュラインとして共有キャッシュ２００にライトするよう指示する（ステップＳ８８２）。
　一次キャッシュ１１０－１は、共有キャッシュ２００に対して、キャッシュラインの種類として寿命付きキャッシュラインを指定して、キャッシュラインのライトを要求する（ステップＳ８８３）。共有キャッシュ２００は、ライト要求を受信すると（ステップＳ８８４）、キャッシュヒットまたはミスヒットの判定と、必要に応じてキャッシュラインの置き換えとを実行する（ステップＳ８８５）。そして、寿命付きキャッシュラインを受信して、受信した寿命付きキャッシュラインをデータ記憶部２４０に格納する（ステップＳ８８６）。
　一次キャッシュ１１０－１は、寿命付きキャッシュラインの送信が完了すると（ステップＳ８８７）、プロセッサ１００－１に寿命付きキャッシュラインのライト完了を報告する（ステップＳ８８８）。プロセッサ１００－１がこの報告を受信することによりライト処理は終了する（ステップＳ８８９）。
　図２７は、本発明の第２の実施の形態における共有キャッシュ２００からのデータリードシーケンスの例を示す図である。
プロセッサ１００－２は、プロセッサ１００－１がライトしたデータを参照するために、一次キャッシュ１１０－２に対してキャッシュラインをリードするよう指示する（ステップＳ８９０）。一次キャッシュ１１０－２は、共有キャッシュ２００に対して、キャッシュラインの種類として寿命付きキャッシュラインを指定して、キャッシュラインのリードを要求する（ステップＳ８９１）。
　共有キャッシュ２００は、一次キャッシュ１１０－２からのリード要求を受信すると（ステップＳ８９２）、キャッシュヒットまたはミスヒットの判定を行う（ステップＳ８９３）。そして、ヒットした寿命付きキャッシュラインをデータ記憶部２４０から読み出して、参照回数２４２の値を「１」減算するとともに（ステップＳ８９４）、その寿命付きキャッシュラインを一次キャッシュ１１０－２に送信する（ステップＳ８９５）。
　一次キャッシュ１１０－２は、寿命付きキャッシュラインの受信が完了すると（ステップＳ８９６）、プロセッサ１００－２に寿命付きキャッシュラインのリード完了を報告する（ステップＳ８９７）。プロセッサ１００－２は、一次キャッシュ１１０－２から寿命付きキャッシュラインのリード完了報告を受信すると（ステップＳ８９８）、共有データのリード処理を開始する（ステップＳ８９９）。
　ステップＳ８９４において、参照回数２４２がゼロとなった寿命付きキャッシュラインは、今後参照されることのない不要なキャッシュラインであり、将来的にはタグ制御部２３０によって置換対象キャッシュラインとして選択される。ただし、本発明の実施の形態によれば、参照回数２４２の値がゼロになったことにより、データ制御部２５０によってメインメモリ３００へはライトバックされず、そのまま破棄される。
　［変形例］
　この第２の実施の形態においても、上述の第１の実施の形態において説明した、キャッシュ容量を超えるサイズのデータ受け渡し、プリフェッチ、ＦＩＦＯ記憶領域の指定といった変形例を適宜適用することができる。
　［第２の実施の形態の効果］
　このように、本発明の第２の実施の形態によれば、リードアクセスの度にデータ記憶部２４０の参照回数２４２を減算し、「１」から「０」に変化した際にキャッシュラインを無効化することができる。これにより、キャッシュメモリをプロセッサ間の共有ＦＩＦＯとして動作させることが可能となる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、タグ記憶部２２０内に参照回数２２４フィールドを設けたが、この第３の実施の形態ではタグ記憶部２２０内に利用可能量およびロックビットを記憶する。前提とする情報処理システムおよび共有キャッシュの構成は図１乃至図４により説明した第１の実施の形態と同様であるため、ここでは説明を省略する。
　［タグ記憶部２２０の構成］
　図２８は、本発明の第３の実施の形態におけるタグ記憶部２２０のフィールド構成例を示す図である。タグ記憶部２２０の各エントリは、タグアドレス２２１、バリッド２２２、ダーティ２２３、ロック２２６、および、利用可能量２２７の各フィールドを備える。タグアドレス２２１、バリッド２２２およびダーティ２２３については、図５により説明した第１の実施の形態のフィールドと同様であるため、ここでは説明を省略する。
　ロック２２６は、そのエントリが置換対象とならないようにロックをかけるためのロックビットを記憶するものである。このロック２２６があるプロセッサによってロック状態（例えば「１」）に設定された場合、そのエントリは無関係な他のプロセッサからのアクセスによっては置換されない。すなわち、ライト側プロセッサが新規のキャッシュラインを必要とする際にロック２２６をロック状態とし、リード側プロセッサにおいてそのキャッシュラインが不要になった際にロック２２６をアンロック状態とする。図中では、このロック２２６を「Ｌ」と略している。
　利用可能量２２７は、そのエントリのデータ記憶部２４０において利用可能なデータの量（Ｕｓａｂｌｅ　ａｍｏｕｎｔ）を記憶するものである。データ量の単位としては、統一されていれば任意の単位を使用できるが、例えばバイトやブロック（４バイトまたは８バイト）を単位とすることができる。１バイトを単位とする場合には、この利用可能量２２７で６４バイト分を表現するために、６ビット幅を割り当てる必要がある。図中では、この利用可能量２２７を「Ｕ」と略している。
　なお、利用可能量２２７は、ロック２２６と併用することなく単独で使用可能であるが、ロック２２６と併用することにより、後述の遅延機構を有効に利用することができるようになる。
　［共有キャッシュ２００の動作］
　図２９は、本発明の第３の実施の形態における共有キャッシュ２００のライト時の処理手順を示す図である。
　タグ制御部２３０における比較の結果、キャッシュヒットが検出されると（ステップＳ７１０）、そのキャッシュラインにデータをライトする余裕があるか否かが判断される（ステップＳ７１８）。具体的には、ラインサイズ（６４バイト）から利用可能量２２７を減算した値がライトデータ量に足りない場合には、ライト動作は待機される。一方、ラインサイズから利用可能量２２７を減算した値がライトデータ量以上であれば、ライトデータがデータ記憶部２４０に書き込まれる（ステップＳ７１９）。その際、利用可能量２２７にはそのライトデータ量が加算される（ステップＳ７２０）。
　一方、ミスヒットが検出された場合（ステップＳ７１０）、未使用となっているウェイが存在すれば（ステップＳ７１１）、キャッシュラインが追加され（ステップＳ７１２）、そのキャッシュラインのバリッド２２２に「１」が設定される（ステップＳ７１７）。以降の動作はキャッシュヒット時と同様である（ステップＳ７１８乃至Ｓ７２０）。
　ミスヒットが検出された場合（ステップＳ７１０）、以下のように処理される。全てのウェイが使用中であって（ステップＳ７１１）、かつ、全ウェイのロック２２６がロックされているか利用可能量２２７にゼロより大きい値が設定されていれば（ステップＳ７１３）、共有キャッシュ２００をスルーする。すなわち、アンキャッシュの経路を用いて、メインメモリ３００へデータおよびライトデータ量を退避する（ステップＳ７１５、Ｓ７１６）。メインメモリ３００上の退避領域は、図７により説明した第１の実施の形態と同様であり、ＦＩＦＯ記憶領域３１０の他に、（図示しない）ライトデータ量の記憶領域が確保される。全てのウェイが使用中であって、かつ、何れかのウェイのロック２２６がアンロックされているか利用可能量２２７にゼロより大きい値が設定されていないキャッシュラインがあれば（ステップＳ７１３）、そのキャッシュラインを置換する（ステップＳ７１４）。キャッシュライン置換後の動作は、キャッシュライン追加時の動作と同様である（ステップＳ７１７乃至Ｓ７２０）。
　図３０は、本発明の第３の実施の形態における共有キャッシュ２００のリード時の処理手順を示す図である。
　タグ制御部２３０における比較の結果、キャッシュヒットが検出されると（ステップＳ７２１）、そのキャッシュラインからデータをリード可能であるか否かが判断される（ステップＳ７２５）。具体的には、利用可能量２２７の値がリードデータ量に足りない場合には、リード動作は待機される。一方、利用可能量２２７の値がリードデータ量以上であれば、そのキャッシュラインのデータ記憶部２４０からリードデータが読み出される（ステップＳ９２６）。その際、利用可能量２２７からそのリードデータ量が減算され（ステップＳ７２７）、ロック２２６が「０」にアンロックされる（ステップＳ７２８）。
　タグ制御部２３０における比較の結果、ミスヒットが検出されると（ステップＳ７２１）、キャッシュラインが確保され（ステップＳ７２２）、そのキャッシュラインのバリッド２２２に「１」が設定される（ステップＳ７２３）。このとき、ダーティ２２３に「０」が設定され、ロック２２６が「１」（ロック）に設定され、退避されていたライトデータ量が利用可能量２２７に設定される（ステップＳ７２３）。そして、データ記憶部２４０にはメインメモリ３００のＦＩＦＯ記憶領域からデータがフィルされる（ステップＳ７２４）。以降の動作はキャッシュヒット時と同様である（ステップＳ７２５乃至Ｓ７２８）。
　［遅延更新機構］
　図３１は、本発明の第３の実施の形態における利用可能量２２７の遅延設定機構の態様を示す図である。新規にキャッシュラインが必要となって割り当てを行う際に、利用可能量２２７の更新タイミングをＮライン分遅らせる機構を追加することを想定する。このような機構を、利用可能量２２７の遅延設定機構と称する。この遅延設定機構により、最終ライト位置からＮライン以内のデータが再書込み可能になる。この図では、２ライン分の遅延を想定した例を示している。
　この遅延設定機構を実現するために、ライトラインポインタレジスタ５８１、および、複数のライトデータ量レジスタ５８２が設けられる。ライトラインポインタレジスタ５８１は、現在ライトアクセスを行っているキャッシュラインがどこまで進んでいるかを記憶するレジスタである。ライトデータ量レジスタ５８２は、遅延対象となったキャッシュラインの利用可能量２２７を確定する際に、それまでのライトデータ量を記憶するレジスタである。
　この図では、ライトラインポインタレジスタ５８１が第５番目のキャッシュラインを指し示しており、第３番目のキャッシュラインの利用可能量２２７が確定したことを表している。第５番目のキャッシュラインをライトした直後は、第４番目および第５番目のキャッシュラインの利用可能量２２７には設定がされていないため、対応するキャッシュラインは再書込み可能である。第４番目および第５番目のキャッシュラインの利用可能量２２７に設定すべきライトデータ量は、ライトデータ量レジスタ５８２に記憶されており、ライトラインポインタレジスタ５８１の変化に合わせて参照されていく。
　図３２は、本発明の第３の実施の形態におけるロック２２６の遅延解除機構の態様を示す図である。リードされたキャッシュラインが不要になりアンロックする際に、そのアンロックのタイミングをＮライン分遅らせる機構を追加することを想定する。このような機構を、ロック２２６の遅延解除機構と称する。この遅延解除機構により、最終リード位置からＮライン以内のデータが再読出し可能になる。この図では、２ライン分の遅延を想定した例を示している。
　この遅延解除機構を実現するために、リードラインポインタレジスタ５９１が設けられる。このリードラインポインタレジスタ５９１は、現在リードアクセスを行っているキャッシュラインがどこまで進んでいるかを記憶するレジスタである。
　この図では、リードラインポインタレジスタ５９１が第５番目のキャッシュラインを指し示しており、第３番目のキャッシュラインのロック２２６のアンロック状態が確定したことを表している。第５番目のキャッシュラインをリードした直後は、第４番目および第５番目のロック２２６はロック状態が解除されていないため、対応するキャッシュラインは再読出し可能である。
　図３３は、本発明の第３の実施の形態における遅延更新機構を利用したデータ順序入れ換えの一例を示す図である。それぞれ実行される命令と、仮想的なＦＩＦＯの状態とを組にして示している。仮想的なＦＩＦＯの実体は共有キャッシュ２００に記憶される。ここでは、８つのキャッシュラインに相当するＦＩＦＯを示している。
　図３３（ａ）はライト側プロセッサにより実行される命令と実行直後の状態を示している。ライト側プロセッサがＦＩＦＯに対して左から順次ライトを行っているものとする。その過程において、データＤ２のキャッシュラインをライトした直後に、一つ前のキャッシュラインに戻ってデータＤ１をライトした様子を示している。通常は、データＤ１をライトしようとしても、利用可能量２２７が確定しているとリード側プロセッサがリードするまでデータをライトできなくなってしまうが、利用可能量２２７の設定を遅延することによりデータＤ１のライトが可能になる。
　図３３（ｂ）はリード側プロセッサにより実行される命令と実行直後の状態を示している。リード側プロセッサでは、ＦＩＦＯに対して左から順次リードを行っている。その結果、データＤ１を先にリードし、次にデータＤ２をリードすることができる。すなわち、ライト側プロセッサのライト順序とは異なり、データＤ１とＤ２とを入れ換えてリードすることが可能となる。これにより、ライト側プロセッサまたはリード側プロセッサにおいてメモリに保存してデータを入れ換えるコストを削減することができる。
　図３４は、本発明の第３の実施の形態における遅延更新機構を利用したデータサイズ圧縮の一例を示す図である。それぞれ実行される命令と、仮想的なＦＩＦＯの状態とを組にして示している。仮想的なＦＩＦＯの実体は共有キャッシュ２００に記憶される。ここでは、キャッシュラインにおける８バイト分に相当するＦＩＦＯを示している。
　図３４（ａ）は遅延更新機構を利用しない場合のライト側プロセッサにより実行される命令と実行直後の状態を示している。まず、１バイトデータＤ１がＦＩＦＯの第０バイト目にライトされる。次に、２バイトデータＤ２がＦＩＦＯの第２乃至３バイト目にライトされる。このとき、利用可能量２２７がキャッシュライン内の最終位置を記憶するものとすると、次の１バイトデータＤ３は第４バイト目にライトされることになる。
　図３４（ｂ）は遅延更新機構を利用した場合のライト側プロセッサにより実行される命令と実行直後の状態を示している。この場合、データＤ１およびＤ２がライトされた際に利用可能量２２７が確定していないため、１バイトデータＤ３は第１バイト目にライトすることが可能となる。このように、複数のデータサイズが混在している場合であってもＦＩＦＯ内の空き領域を利用することができる。これにより、データアラインメントのための未使用領域を削減することができる。
　なお、ここでは、利用可能量２２７の遅延設定機構を利用してライト側プロセッサにおけるライト順序の入れ換えを行う例について説明したが、同様の手法によりロック２２６の遅延解除機構を利用してリード順序の入れ換えを行うことも可能である。
　［遅延更新機構のコーデックへの適用例］
　以下では、ここまでに説明した遅延更新機構をコーデックのアルゴリズムに適用して最適化を行う適用例について説明する。
　図３５は、一般的なコーデックにおけるＩＤＣＴ（Inverse Discrete Cosine Transform：逆離散コサイン変換）係数デコード処理アルゴリズムを示す図である。この原アルゴリズムでは、ビットストリームから８画素×８画素ブロックのＩＤＣＴ係数を取得し、取得したＩＤＣＴ係数を図３６のようにジグザグスキャンして、１次元の係数列としてＦＩＦＯに出力している。このような手法は、ＭＰＥＧ（Moving Picture Experts Group）やＪＰＥＧ（Joint Photographic Experts Group）においても利用されている。
　図３７は、従来手法により最適化されたコーデックのＩＤＣＴ係数デコード処理アルゴリズムを示す図である。このアルゴリズムでは、ジグザグスキャンをＩＤＣＴ係数デコードと同時に実行することにより、最適化を行っている。ただし、この手法を採用した場合、ジグザグスキャン後の係数列をＦＩＦＯに出力する際に順序を入れ換える必要があり、中間結果を保持するバッファＱＦを設ける必要が生じる。
　図３８は、本発明の第３の実施の形態における遅延更新機構を利用したコーデックのＩＤＣＴ係数デコード処理アルゴリズムを示す図である。このアルゴリズムでは、ジグザグスキャンをＩＤＣＴ係数デコードと同時に実行し、中間結果を保持するバッファを設けることなくＦＩＦＯに出力している。すなわち、初期化データを一旦ＦＩＦＯに出力した後に、非ゼロ係数のみを再度ＦＩＦＯに書き込むことができることから、中間結果を保持するバッファを省くことが可能となっている。
　ＩＤＣＴ係数は、１２８バイト（８画素×８画素×２バイト）であり、キャッシュラインサイズが６４バイトの場合、２ライン分を使用する。本発明の第３の実施の形態による遅延更新機構によれば、２ライン内における任意の場所に複数回ライトすることができるため、アルゴリズムの最適化を柔軟に行うことができる。
　［キャッシュ容量を超えるサイズのデータ受け渡し］
　この第３の実施の形態においても、共有キャッシュ２００の容量を越えるサイズのデータをプロセッサ１００間で転送することが可能である。すなわち、第１の実施の形態の場合と同様に、共有キャッシュ２００を使用しないアンキャッシュ経路と、データ制御部２５０において以下のような制御機能とを追加することが有用である。
　例えば、プロセッサ１００－１がデータを共有キャッシュ２００にライトすることを想定する。ライトされたデータの量がある一定量を越えた段階で、タグ制御部２３０においてライトアクセスに対するタグ一致検出の結果、全てのウェイにおいて利用可能量２２７およびロック２２６が既に設定されている事象が発生する。この場合、共有キャッシュ２００をスルーし、アンキャッシュの経路を用いてメインメモリ３００へデータを直接格納する。このとき、ライトデータに付随してライトデータ量もメインメモリ３００へ退避する。
　その後、例えば、プロセッサ１００－２が共有キャッシュ２００からデータを読み出し、メインメモリ３００から共有キャッシュ２００へデータがフィルされる。このとき、退避されていたライトデータ量も利用可能量２２７に設定される。これにより、プロセッサ１００－２からのリードアクセスが可能となる。
　このとき、遅延更新機構が利用されている場合、アンキャッシュの経路が用いられるようになった際には、更新が遅延されていた利用可能量２２７およびロック２２６を確定する必要がある。すなわち、利用可能量２２７の遅延設定機構では、後からライト動作が行われないと利用可能量２２７が確定せず、同様に、ロック２２６の遅延解除機構では、後からリード動作が行われないとロック２２６が確定しないことになる。したがって、キャッシュ容量を超えた際だけでなく、通常のアクセスにおいても最後のＮライン分は強制的に利用可能量２２７およびロック２２６を確定させる必要がある。そのため、以下のようなフラッシュ機能を設ける。
　［フラッシュ機能］
　遅延更新機構を備える共有キャッシュ２００においては、利用可能量２２７およびロック２２６を確定させるためのフラッシュ機能を設ける。ライト動作に関してフラッシュの指示があった場合、ライトデータ量レジスタ５８２に保持されたライトデータ量を利用可能量２２７に設定して確定させるとともに、未確定となっていたロック２２６をロック状態に確定させる。リード動作に関してフラッシュの指示があった場合、全ての利用可能量２２７を「０」に設定するとともに、全てのロック２２６をアンロックに設定して、キャッシュラインを解放する。
　［変形例］
　この第３の実施の形態においても、上述の第１の実施の形態において説明した、プリフェッチ、ＦＩＦＯ記憶領域の指定といった変形例を適宜適用することができる。
　［第３の実施の形態の効果］
　このように、本発明の第３の実施の形態によれば、利用可能量２２７に対して、ライトアクセスの度に加算し、リードアクセスの度に減算することにより、共有ＦＩＦＯとして動作させた際のデータの追い越しを防止することができる。また、ライトアクセスの際にロック２２６をロック状態にして、リードアクセスの際にアンロック状態にすることにより、第三者によるキャッシュラインの追い出しを防止することができる。また、これら利用可能量２２７およびロック２２６について遅延更新機構を設けることにより、共有ＦＩＦＯとして利用する際にデータを入れ換えることが可能となる。
　＜４．応用例＞
　上述のように、本発明の実施の形態によれば、キャッシュメモリ上に共有ＦＩＦＯを実現することができる。そこで、次に共用ＦＩＦＯを利用した応用例として、デジタルテレビ放送システムについて説明する。
　図３９は、本発明の実施の形態の応用例としてのデジタルテレビ放送システムの一例を示す図である。このデジタルテレビ放送システムでは、送信機６０１から受信機６０３に対して、チャネル６０２を介してデジタルテレビ放送信号が伝送される。送信機６０１は、トランスポートストリームのストリームデータを送信する。受信機６０３は、送信機６０１から送信されたトランスポートストリームのストリームデータを受信する。
　ここで、このデジタルテレビ放送システムは、伝送トランスポートストリームパケットに対して、バイトインターリーブを行うこと想定する。インターリーブの深さは１２バイトとし、同期バイトの次のバイトは遅延の無い基準パスを通過するものとする。このバイトインターリーブを実現するために、送信機６０１はインターリーバ６１０を備え、受信機６０３はデインターリーバ６３０を備えるものとする。
　なお、デジタルテレビ放送ではチャネル６０２に相当する部分において様々な処理が行われるが、ここでは説明の便宜上、簡略化している。
　図４０は、本発明の実施の形態の応用例におけるインターリーバ６１０の一構成例を示す図である。このインターリーバ６１０は、１２個のパス＃０乃至＃１１を有しており、何れかのパスを通過するようにスイッチ６１１および６１３が同時に切り替わるようになっている。バイトインターリーバ６１０においては、１バイト毎に異なるパスを通過するように切り替えられる。すなわち、パス＃０から順に、パス＃１、パス＃２と切り替わり、パス＃１１の次は再びパス＃０に切り替わる。
　このインターリーバ６１０では、１２個のパス＃０乃至＃１１のうちパス＃１乃至＃１１において、ＦＩＦＯ６１２－１乃至１１を備えている。ＦＩＦＯ６１２－１乃至１１はバイト単位のシフトレジスタであり、それぞれ異なる長さを有している。例えば、パス＃１上のＦＩＦＯ６１２－１は１７バイト長、パス＃２上のＦＩＦＯ６１２－２は３４（＝１７×２）バイト長、パス＃３上のＦＩＦＯ６１２－３は５１（＝１７×３）バイト長を有している。
　図４１は、本発明の実施の形態の応用例におけるデインターリーバ６３０の一構成例を示す図である。このデインターリーバ６３０は、インターリーバ６１０と同様に、１２個のパス＃０乃至＃１１を有しており、何れかのパスを通過するようにスイッチ６３１および６３３が同時に切り替わるようになっている。デバイトインターリーバ６３０においては、インターリーバ６１０と同様に、１バイト毎に異なるパスを通過するように切り替えられる。すなわち、パス＃０から順に、パス＃１、パス＃２と切り替わり、パス＃１１の次は再びパス＃０に切り替わる。
　このデインターリーバ６３０では、１２個のパス＃０乃至＃１１のうちパス＃０乃至＃１０において、ＦＩＦＯ６３２－０乃至１０を備えている。ＦＩＦＯ６３２－０乃至１０はバイト単位のシフトレジスタであり、それぞれ異なる長さを有している。例えば、パス＃０上のＦＩＦＯ６３２－０は１８７（＝１７×１１）バイト長、パス＃１上のＦＩＦＯ６３２－１は１７０（＝１７×１０）バイト長、パス＃２上のＦＩＦＯ６３２－２は１５３（＝１７×９）バイト長を有している。
　これらインターリーバ６１０およびデインターリーバ６３０におけるＦＩＦＯ６１２および６３２には、ダミーのデータが満たされているものとして処理が行われる。したがって、処理の最初の段階では、ダミーデータを押し出すための処理が必要になる。
　インターリーバ６１０とデインターリーバ６３０とを比較すると分かるように、両者のパスにおけるＦＩＦＯの長さは対になるように設定されており、何れのパスも両者を合わせると１８７バイト分の長さを有するように構成されている。したがって、インターリーバ６１０の入力とデインターリーバ６３０の出力とでは、データの並びが一致するようになっている。その一方で、チャネル６０２上ではデータの並びが散らばることにより、バーストエラーが生じた場合でも、受信機６０３における誤り訂正符号による誤り訂正にとって都合のよい状態となる。
　なお、このようなＦＩＦＯによる並び替えは、デジタルテレビ放送においては他に時間インターリーブなどの畳込みインターリーブに適用することができる。
　これらインターリーバ６１０およびデインターリーバ６３０におけるＦＩＦＯ６１２および６３２を、上述の本発明の実施の形態における共有ＦＩＦＯとして実現することが可能である。ＦＩＦＯ６１２および６３２は、必ずしも全てをキャッシュメモリ上に格納する必要はないため、処理の状況に応じてキャッシュメモリを利用することができる。すなわち、ＦＩＦＯ以外の用途で用いられているキャッシュラインが多い場合にはメインメモリへの退避が行われ、逆の場合にはキャッシュライン上にＦＩＦＯのデータが乗り切った状態が維持される。したがって、少ないキャッシュ容量によって効率良く処理を行うことができる。
　＜５．変形例＞
　以上、本発明の実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではない。例えば、本発明の実施の形態においては、共有キャッシュ２００のキャッシュラインサイズを６４バイトと想定したが、本発明はこれに限定されるものではない。また、本発明の実施の形態においては、共有キャッシュ２００と一次キャッシュ１１０のキャッシュラインサイズを同じ６４バイトと想定したが、本発明はこれに限定されるものではなく、異なるキャッシュラインサイズの組合せであってもよい。
　また、本発明の実施の形態においては、共有キャッシュ２００をライトバック方式のキャッシュメモリと想定したが、本発明はこれに限定されるものではなく、ライトスルー方式など他の方式であってもよい。
　また、本発明の実施の形態においては、一次キャッシュ１１０と共有キャッシュ２００との間のデータ転送は、キャッシュラインサイズ単位で行うことを想定したが、本発明はこれに限定されるものではなく、任意のサイズによる転送を行えるようにしてもよい。
　なお、本発明の実施の形態は本発明を具現化するための一例を示したものであり、本発明の実施の形態において明示したように、本発明の実施の形態における事項と、請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、請求の範囲における発明特定事項と、これと同一名称を付した本発明の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本発明は実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　また、本発明の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（Mini Disc）、ＤＶＤ（Digital Versatile Disk）、メモリカード、ブルーレイディスク（Blu-ray Disc（登録商標））等を用いることができる。

Claims (19)

  1. 　アクセスアドレスの第１のアドレス部分によってタグアドレスおよび残り参照回数を含む複数のエントリのうち少なくとも一つが索引されるタグ記憶部と、
    　前記複数のエントリに対応するデータを記憶するデータ記憶部と、
    　前記第１のアドレス部分とは異なる前記アクセスアドレスの第２のアドレス部分と前記索引されたエントリに含まれる前記タグアドレスとを比較して一致したエントリを検出し、リードアクセスに対して前記一致したエントリに含まれる前記残り参照回数が残り１回である旨を表示している場合には前記リードアクセスの後に当該エントリをライトバックせずに無効化し、前記残り参照回数が残り１回よりも大きい数を表示している場合には前記残り参照回数を１回分減らすタグ制御部と、
    　前記リードアクセスに対して前記一致したエントリに対応するデータを前記データ記憶部から選択するデータ制御部と
    を具備するキャッシュメモリ。
  2. 　前記タグ制御部は、ライトアクセスに対して前記第１のアドレス部分に対応する前記タグ記憶部のエントリの前記残り参照回数が何れもゼロより大きい数を表示している場合には前記タグ記憶部および前記データ記憶部にアクセスせずに前記ライトアクセスに係るデータおよび参照回数を外部のメモリに退避するように制御する
    請求項１記載のキャッシュメモリ。
  3. 　前記データ記憶部に空き容量が存在する場合に前記退避されたデータおよび参照回数を前記メモリからそれぞれ前記データ記憶部および前記タグ記憶部にプリフェッチするよう制御するプリフェッチ制御部をさらに具備する請求項２記載のキャッシュメモリ。
  4. 　メモリ上の特定の領域を指定する領域指定レジスタをさらに具備し、
    　前記タグ制御部は、前記アクセスアドレスが前記領域に含まれる場合においてライトアクセスに対して前記第１のアドレス部分に対応する前記タグ記憶部のエントリの前記残り参照回数が何れもゼロより大きい数を表示しているときには前記タグ記憶部および前記データ記憶部にアクセスせずに前記ライトアクセスに係るデータを外部のメモリに退避するように制御する
    請求項１記載のキャッシュメモリ。
  5. 　前記データ記憶部に空き容量が存在する場合に前記退避されたデータを前記メモリから前記データ記憶部にプリフェッチするとともに前記タグ記憶部における残り参照回数を１回に設定するよう制御するプリフェッチ制御部をさらに具備する請求項４記載のキャッシュメモリ。
  6. 　アクセスアドレスの第１のアドレス部分によってタグアドレスおよび残り参照回数を含む複数のエントリのうち少なくとも一つが索引されるタグ記憶部と、
    　前記第１のアドレス部分とは異なる前記アクセスアドレスの第２のアドレス部分と前記索引されたエントリに含まれる前記タグアドレスとを比較して一致したエントリを検出し、リードアクセスに対して前記一致したエントリに含まれる前記残り参照回数が残り１回である旨を表示している場合には前記リードアクセスの後に当該エントリをライトバックせずに無効化し、前記残り参照回数が残り１回よりも大きい数を表示している場合には前記残り参照回数を１回分減らすタグ制御部と
    を具備するキャッシュメモリ制御装置。
  7. 　アクセスアドレスの第１のアドレス部分によってタグアドレスおよび寿命付きか否かを示す寿命フラグを含む複数のエントリのうち少なくとも一つが索引されるタグ記憶部と、　前記複数のエントリに対応するデータを記憶するとともに前記寿命フラグが寿命付きである旨を示している場合には残り参照回数を記憶するデータ記憶部と、
    　前記第１のアドレス部分とは異なる前記アクセスアドレスの第２のアドレス部分と前記索引されたエントリに含まれる前記タグアドレスとを比較して一致したエントリを検出し、リードアクセスに対して前記一致したエントリに含まれる前記寿命フラグが寿命付きである旨を示している場合には対応する前記残り参照回数が残り１回である旨を表示しているときには前記リードアクセスの後に当該エントリをライトバックせずに無効化するタグ制御部と、
    　前記リードアクセスに対して前記一致したエントリに対応するデータを前記データ記憶部から選択するとともに、前記一致したエントリに含まれる前記寿命フラグが寿命付きである旨を示している場合には対応する前記残り参照回数が残り１回よりも大きい数を表示しているときには前記残り参照回数を１回分減らすデータ制御部と
    を具備するキャッシュメモリ。
  8. 　前記タグ制御部は、ライトアクセスに対して前記第１のアドレス部分に対応する前記データ記憶部のエントリの前記残り参照回数が何れもゼロより大きい数を表示している場合には前記タグ記憶部および前記データ記憶部にアクセスせずに前記ライトアクセスに係るデータおよび参照回数を外部のメモリに退避するように制御する
    請求項７記載のキャッシュメモリ。
  9. 　前記データ記憶部に空き容量が存在する場合に前記退避されたデータおよび参照回数を前記メモリから前記データ記憶部にプリフェッチするよう制御するプリフェッチ制御部をさらに具備する請求項８記載のキャッシュメモリ。
  10. 　メモリ上の特定の領域を指定する領域指定レジスタをさらに具備し、
    　前記タグ制御部は、前記アクセスアドレスが前記領域に含まれる場合においてライトアクセスに対して前記第１のアドレス部分に対応する前記データ記憶部のエントリの前記残り参照回数が何れもゼロより大きい数を表示しているときには前記タグ記憶部および前記データ記憶部にアクセスせずに前記ライトアクセスに係るデータを外部のメモリに退避するように制御する
    請求項７記載のキャッシュメモリ。
  11. 　前記データ記憶部に空き容量が存在する場合に前記退避されたデータを前記メモリから前記データ記憶部にプリフェッチするとともに前記データ記憶部における残り参照回数を１回に設定するよう制御するプリフェッチ制御部をさらに具備する請求項１０記載のキャッシュメモリ。
  12. 　アクセスアドレスの第１のアドレス部分によってタグアドレスおよびデータ量フィールドを含む複数のエントリのうち少なくとも一つが索引されるタグ記憶部と、
    　前記複数のエントリに対応するデータを記憶するデータ記憶部と、
    　前記第１のアドレス部分とは異なる前記アクセスアドレスの第２のアドレス部分と前記索引されたエントリに含まれる前記タグアドレスとを比較して一致したエントリを検出し、ライトアクセスの場合は前記一致したエントリに含まれる前記データ量フィールドの値に基づいて空き容量が確保されるまで待機して、前記ライトアクセス後は前記データ量フィールドに前記ライトアクセスに係るデータ量を加算し、リードアクセスの場合は前記一致したエントリに含まれる前記データ量フィールドの値に基づいて前記リードアクセスの対象となるデータ量が確保されるまで待機して、前記リードアクセス後は前記データ量フィールドから前記リードアクセスに係るデータ量を減算するタグ制御部と、
    　前記ライトアクセスに対して前記ライトアクセスに係るデータを前記データ記憶部の前記一致したエントリに書き込み、前記リードアクセスに対して前記一致したエントリに対応するデータを前記データ記憶部から選択するデータ制御部と
    を具備するキャッシュメモリ。
  13. 　前記タグ制御部は、前記ライトアクセス後に所定数のエントリについてライトアクセスが実行された遅延タイミングで前記データ量の加算を行うモードを備える請求項１２記載のキャッシュメモリ。
  14. 　前記タグ制御部は、前記遅延タイミングによる前記データ量の加算を行うモードにおいて、フラッシュ指示を受けると速やかに前記データ量の加算を行う請求項１３記載のキャッシュメモリ。
  15. 　前記タグ記憶部は、前記エントリに当該エントリがロックされているか否かを示すロックビットを含み、
    　前記タグ制御部は、前記ライトアクセスの際に前記一致したエントリに含まれる前記ロックビットをロックし、前記リードアクセスの際に前記一致したエントリに含まれる前記ロックビットをアンロックする
    請求項１２記載のキャッシュメモリ。
  16. 　前記タグ制御部は、前記ライトアクセス後に所定数のエントリについてライトアクセスが実行された遅延タイミングで前記ロックビットのロックを行うモードを備える請求項１５記載のキャッシュメモリ。
  17. 　前記タグ制御部は、前記遅延タイミングによる前記ロックビットのロックを行うモードにおいて、フラッシュ指示を受けると速やかに前記ロックビットのアンロックを行う請求項１６記載のキャッシュメモリ。
  18. 　前記タグ制御部は、前記ライトアクセスに対して前記第１のアドレス部分に対応する前記タグ記憶部のエントリの前記データ量フィールドが何れもゼロより大きい数を表示している場合または前記ロックビットが何れもロックされている場合には前記タグ記憶部および前記データ記憶部にアクセスせずに前記ライトアクセスに係るデータおよびライトデータ量を外部のメモリに退避するように制御する
    請求項１５記載のキャッシュメモリ。
  19. 　アクセスアドレスの第１のアドレス部分によってタグアドレスおよびデータ量フィールドを含む複数のエントリのうち少なくとも一つが索引されるタグ記憶部と、
    　前記第１のアドレス部分とは異なる前記アクセスアドレスの第２のアドレス部分と前記索引されたエントリに含まれる前記タグアドレスとを比較して一致したエントリを検出し、ライトアクセスの場合は前記一致したエントリに含まれる前記データ量フィールドの値に基づいて空き容量が確保されるまで待機して、前記ライトアクセス後は前記データ量フィールドに前記ライトアクセスに係るデータ量を加算し、リードアクセスの場合は前記一致したエントリに含まれる前記データ量フィールドの値に基づいて前記リードアクセスの対象となるデータ量が確保されるまで待機して、前記リードアクセス後は前記データ量フィールドから前記リードアクセスに係るデータ量を減算するタグ制御部と
    を具備するキャッシュメモリ制御装置。
     
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