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WO2011058863A1 - ミキサ回路およびばらつき抑制方法 - Google Patents

ミキサ回路およびばらつき抑制方法 Download PDF

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Publication number
WO2011058863A1
WO2011058863A1 PCT/JP2010/068730 JP2010068730W WO2011058863A1 WO 2011058863 A1 WO2011058863 A1 WO 2011058863A1 JP 2010068730 W JP2010068730 W JP 2010068730W WO 2011058863 A1 WO2011058863 A1 WO 2011058863A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
input
mixer circuit
output terminal
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2010/068730
Other languages
English (en)
French (fr)
Inventor
正樹 狐塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to US13/508,513 priority Critical patent/US8723588B2/en
Priority to JP2011540459A priority patent/JP5445591B2/ja
Publication of WO2011058863A1 publication Critical patent/WO2011058863A1/ja
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Ceased legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
    • H03D7/16—Multiple-frequency-changing
    • H03D7/165—Multiple-frequency-changing at least two frequency changers being located in different paths, e.g. in two paths with carriers in quadrature
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
    • H03D7/14—Balanced arrangements
    • H03D7/1425—Balanced arrangements with transistors
    • H03D7/1441—Balanced arrangements with transistors using field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
    • H03D7/14—Balanced arrangements
    • H03D7/1425—Balanced arrangements with transistors
    • H03D7/1458—Double balanced arrangements, i.e. where both input signals are differential
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
    • H03D7/14—Balanced arrangements
    • H03D7/1425—Balanced arrangements with transistors
    • H03D7/1483—Balanced arrangements with transistors comprising components for selecting a particular frequency component of the output

Definitions

  • the present invention relates to a mixer circuit that multiplies a plurality of signals and a variation suppression method, and more particularly to a mixer circuit that multiplies a plurality of signals to generate a plurality of signals orthogonal to each other and a variation suppression method.
  • a modulation scheme using two baseband signals orthogonal to each other may be used in order to increase frequency utilization efficiency.
  • These two baseband signals are called an I signal and a Q signal. Since the I signal and the Q signal are modulated at the time of transmission, the receiving circuit needs an orthogonal mixer circuit that demodulates the I signal and the Q signal so that they are orthogonal to each other.
  • FIG. 1 is a circuit diagram showing an orthogonal mixer circuit according to a technique related to the present invention (see, for example, Patent Document 1).
  • FIG. 2 is a circuit diagram abstracting the orthogonal mixer circuit shown in FIG. In FIG. 1 and FIG. 2, the same reference numerals are given to the components corresponding to each other.
  • FIG. 3 is a timing chart showing the waveform of the LO signal, which is an oscillation signal of a local oscillator (LO) included in the receiving circuit, and the waveform of the four-phase clock signal generated from the LO signal.
  • LO local oscillator
  • the LO signal is composed of four signals (LO_I signal, LO_Q signal, LO_IB signal, and LO_QB signal) having a duty ratio of 50% and different phases by 90 degrees.
  • the four-phase clock signal is composed of four signals (CLKI signal, CLKQ signal, CLKIB signal, and CLKQB signal) having a duty ratio of 25% and different phases by 90 degrees.
  • the orthogonal mixer circuit includes a voltage / current converter 201, an RF path selector 202, load capacitors C201 to 204, and load resistors R201 to R204.
  • Load capacitors C201 and C202 and load resistors R201 and R202 constitute a first load block
  • load capacitors C203 and C204 and load resistors R203 and R204 constitute a second load block.
  • the RF signal received by the receiving circuit is input to the voltage / current converter 201.
  • the RF signal is a differential voltage signal in a radio frequency (RF) band.
  • the voltage-current converter 201 converts the input RF signal into a differential current signal and outputs the differential current signal to the RF path selector 202.
  • the RF path selection unit 202 outputs the RF signal output from the voltage-current conversion unit 201 to the first load block or the second load block according to the state of the four-phase clock signal. As a result, the RF signal is multiplied by the four-phase clock signal to generate an I signal and a Q signal, which are differential current signals in an intermediate frequency (IF) band.
  • the I signal and the Q signal are converted into differential voltage signals by the load resistors R201 to R204 and output.
  • the output destination of the RF signal is changed according to the state of the four-phase clock signal, the I signal and the Q signal do not flow through the voltage-current converter 201 at the same time. Therefore, the voltage / current converter for I signal and the voltage / current converter for Q signal can be shared.
  • the amplitude error and phase error of the I signal and Q signal can be compensated by adjusting the values of the load resistors R201 to R204 according to the amplitude error and phase error.
  • the load resistors R201 to R204 need to have a variable function.
  • a compensation system for performing calibration that detects amplitude error and phase error and adjusts the value according to the detection result is required for the orthogonal mixer circuit.
  • the circuit characteristics of the orthogonal mixer circuit may change due to the influence of changes in temperature, power supply voltage, etc., and the values of the load resistors R201 to R204 may change.
  • the amplitude error and phase error of the I signal and Q signal change with time. In order to compensate for such an error, it is necessary to calibrate periodically, and there is a problem that test man-hours and power consumption increase.
  • An object of the present invention is to provide a mixer circuit that solves the problem that the circuit becomes very complicated in order to compensate for the amplitude error and the phase error, which are the problems described above.
  • the mixer circuit includes a voltage-current converter that converts a first signal, which is a voltage signal, into a current signal and outputs the current signal, and a first input terminal that receives the first signal output from the voltage-current converter.
  • a first path selection unit that outputs a plurality of third signals obtained by switching and multiplying each of the second signals by the first signal separately from each first output terminal, and each of the third signals is input.
  • the connection relationship between the terminal and the second output terminal is switched so that each second input
  • a second path selection unit that outputs the third signal input to the child from the second output terminal connected to the second input terminal; and the third signal connected to the first output terminal is smoothed.
  • a second load unit connected to the second output terminal for converting the third signal into a voltage signal.
  • the variation suppressing method includes a voltage / current converter that converts a first signal, which is a voltage signal, into a current signal and outputs the first signal, and a first signal that is output from the voltage / current converter.
  • a first path selection unit having an input terminal and a first output terminal that outputs a plurality of third signals obtained by multiplying each of the first signals by a plurality of second signals, and each of the third signals is input.
  • a second path selection unit having a plurality of second input terminals and a plurality of second output terminals; a first load unit for smoothing the third signal connected to the first output terminal; And a second load section for converting the third signal connected to the two output terminals into a voltage signal, and a method of suppressing variation by a mixer circuit, wherein the signal group includes a plurality of second signals.
  • the first input terminal and the first output terminal A first switching step of separately outputting a plurality of third signals obtained by multiplying the first signal by each of the second signals from each first output terminal, and the second input terminal.
  • connection relation between the second input terminal and the second output terminal is switched according to the state of the fourth signal that switches the connection relation between the second input terminal and the second output terminal, and the second input terminal is input to the second input terminal.
  • FIG. 2 is a circuit diagram abstracting the orthogonal mixer circuit shown in FIG. 1.
  • 2 is a timing chart showing waveforms of signals used in the orthogonal mixer circuit shown in FIG.
  • It is a figure for demonstrating the characteristic of the orthogonal mixer circuit shown in FIG. 1 is a circuit diagram illustrating a configuration of an orthogonal mixer circuit according to a first embodiment.
  • 4 is a timing chart showing a four-phase clock signal. It is the timing chart which showed the selection signal. It is a figure for demonstrating an example of operation
  • FIG. 5 is a circuit diagram illustrating a configuration of an orthogonal mixer circuit according to a second embodiment. It is the circuit diagram which showed the other example of the structure of IF path selection part. It is the circuit diagram which showed the other example of the selection circuit. It is the circuit diagram which showed the structure of the other orthogonal mixer circuit of 2nd Embodiment. It is the circuit diagram which showed the structure of the orthogonal mixer circuit of 3rd Embodiment. It is the circuit diagram which showed the structure of the orthogonal mixer circuit of 4th Embodiment.
  • FIG. 9 is a circuit diagram illustrating a configuration of an orthogonal mixer circuit according to a fifth embodiment.
  • FIG. 10 is a circuit diagram illustrating a configuration of an orthogonal mixer circuit according to a seventh embodiment. It is the figure which showed the other example of the signal waveform of IF signal. It is the figure which showed the other example of the signal waveform of IF signal.
  • FIG. 5 is a circuit diagram showing the configuration of the orthogonal mixer circuit according to the first embodiment of the present invention.
  • the orthogonal mixer circuit includes a voltage / current converter 11, an RF path selector 12, an IF path selector 13, load resistors R11 to R14, and load capacitors C11 to C14.
  • the RF signal which is a voltage signal in the radio frequency band, is input to the voltage / current converter 11.
  • the voltage-current converter 11 converts the input RF signal into a current signal and outputs it from its output terminal.
  • the RF path selection unit 12 includes an input terminal I to which an RF signal output from the voltage / current conversion unit 11 is input, and a plurality of output terminals. In addition, the RF path selection unit 12 receives a signal group including a plurality of signals that are multiplied by the RF signal input to the input terminal I.
  • the RF path selection unit 12 has four output terminals.
  • the output terminals of the RF path selection unit 12 may be referred to as output terminals T1 to T4.
  • the signal group is a four-phase clock signal having clock signals CLKI, CLKQ, CLKIB, and CLKQB that are four binary signals in which a plurality of signals do not simultaneously become high level. Therefore, the number of states of the four-phase clock signal is four.
  • FIG. 6A is a timing chart showing a four-phase clock signal. As shown in FIG. 6A, the clock signals CLKI, CLKQ, CLKIB, and CLKQB in the four-phase clock signal have a duty ratio of 25% and differ in phase by 90 degrees.
  • the four-phase clock signal is generated from the LO signal that is the oscillation signal of the local oscillator of the receiving circuit having the quadrature mixer circuit. Assuming that the period of the LO signal (LO period) is equal to the period of each clock signal, since the duty ratio of each clock signal is 25%, the period of high level is 1/4 of the LO period.
  • the RF path selection unit 12 switches the connection relationship between the input terminal I and the output terminals T1 to T4 according to the state of the four-phase clock signal, so that the RF signal input to the input terminal I is included in the four-phase clock signal.
  • a plurality of signals multiplied by each clock signal are separately output from the output terminals T1 to T4. More specifically, the RF path selection unit 12 connects the input terminal I to any one of the output terminals T1 to T4 according to the state of the four-phase clock signal.
  • a plurality of signals obtained by multiplying each clock signal by the RF signal are IQ signals having an I signal and a Q signal.
  • Each of the I signal and the Q signal is a differential signal.
  • a positive phase signal of I signal is output from the output terminal T1
  • a negative phase signal of I signal is output from the output terminal T2
  • a positive phase signal of Q signal is output from the output terminal T3
  • a Q signal is output from the output terminal T4. It is assumed that a negative phase signal is output.
  • the IF path selection unit 13 includes a plurality of input terminals to which the IQ signals output from the output terminals T1 to T4 of the RF path selection unit 12 are input, and a plurality of output terminals.
  • the IQ signal input to this input terminal is integrated by load capacitors C11 to C14 as will be described later, and converted to an intermediate frequency (IF) signal.
  • IF intermediate frequency
  • the IQ signal converted into the signal in the intermediate frequency band may be referred to as an IF signal.
  • the I signal converted into the intermediate frequency band signal may be referred to as IF signal IF_I
  • the Q signal converted into the intermediate frequency band signal may be referred to as IF signal IF_Q.
  • each of the input terminals of the IF path selection unit 13 may be referred to as input terminals IF_I +, IF_I ⁇ , IF_Q +, and IF_Q ⁇ , and each of the output terminals of the IF path selection unit 13 may be referred to as output terminals P1 to P4. .
  • the input terminal IF_I + is connected to the output terminal T1 of the RF path selection unit 12, the input terminal IF_I ⁇ is connected to the output terminal T2 of the RF path selection unit 12, and the input terminal IF_Q + is connected to the RF path selection unit 12.
  • the output terminal T3 is connected, and the input terminal IF_Q- is connected to the output terminal T4 of the RF path selection unit 12.
  • the selection signal S for switching the connection relationship between its own input terminal and output terminal is input to the IF path selection unit 13. It is assumed that the number of selection signal states is equal to the number of output terminals of the IF path selection unit 13. Therefore, since there are four output terminals of the IF path selection unit 13, there are also four selection signal states.
  • the state of the selection signal transitions in a predetermined order. Further, it is desirable that the state of the selection signal transitions at a constant time interval. Furthermore, the frequency of the selection signal S is preferably equal to or lower than the frequency of the IF signal input to the input terminal of the IF path selection unit 13, and more preferably equal to the frequency of the IF signal.
  • the selection signal S includes the individual selection signals S1 to S4, which are four binary signals in which a plurality of signals do not simultaneously become a high level, like the four-phase clock signal.
  • FIG. 6B is a timing chart showing the selection signal S.
  • the individual selection signals S1 to S4 in the selection signal S have a duty ratio of 25% and differ in phase by 90 degrees, like the clock signal shown in FIG. 6A. Note that the frequency of the individual selection signal is different from the frequency of the clock signal.
  • the IF path selection unit 13 switches the connection relationship between its own input terminal and output terminal according to the state of the selection signal S, and outputs the IF signal input to each input terminal to the output terminal connected to the input terminal. Output from. More specifically, the IF path selection unit 13 connects each of its own input terminals without overlapping with any of its own output terminals according to the state of the selection signal.
  • the load resistors R11 to R14 are loads connected to the output terminal of the IF path selection unit 13, and are loads for converting an IQ signal into a voltage signal.
  • each of the load resistors R11 to R14 is connected to any one of the output terminals P1 to P4 of the IF path selection unit 13 without overlap.
  • the load resistor R11 is connected to the output terminal P1
  • the load resistor R12 is connected to the output terminal P2
  • the load resistor R13 is connected to the output terminal P3
  • the load resistor R14 is connected to the output terminal P4. Yes.
  • the other ends of the load resistors R11 to R14 are connected to the power supply terminal.
  • the load capacities C11 to C14 are loads connected to the output terminal of the RF path selection unit 12, and are loads for smoothing the IF signal.
  • each of the load capacitors C11 to C14 is connected to one of the output terminals of the RF path selection unit 12 without overlapping.
  • the load capacitor C11 is connected to the input terminal IF_I +
  • the load capacitor C12 is connected to the input terminal IF_I ⁇
  • the load capacitor C13 is connected to the input terminal IF_Q +
  • the load capacitor C14 is connected to the input terminal IF_Q ⁇ .
  • the other ends of the load capacitors C11 to C14 are connected to a power supply terminal.
  • the load capacitors C11 to C14 are connected in parallel to the load resistors R11 to R14 via the IF path selection unit 13. For this reason, the load capacitors C11 to C14 and the load resistors R11 to R14 form an LPF (Low-Pass Filter).
  • the RF route selection unit 12 corresponds to the first route selection unit
  • the IF route selection unit 13 corresponds to the second route selection unit.
  • the load capacitors C11 to C14 constitute a first load unit
  • the load resistors R11 to R14 constitute a second load unit.
  • the second load unit is connected to each of the output terminals P1 to P4. Will have multiple loads.
  • the input terminal I corresponds to the first input terminal
  • the input terminals IF_I +, IF_I ⁇ , IF_Q +, and IF_Q ⁇ correspond to the second input terminal
  • the output terminals T1 to T4 correspond to the first output terminal
  • the output terminals P1 to P4 correspond to the second output terminal.
  • the RF signal input to the voltage-current converter 11 corresponds to the first signal
  • the clock signals CLKI, CLKQ, CLKIB, and CLKQB correspond to the second signal
  • the four-phase clock signal corresponds to the signal group
  • IQ The signal corresponds to the third signal
  • the selection signal S corresponds to the fourth signal.
  • the four-phase clock signal is the signal shown in FIG. 6A and the selection signal S is the signal shown in FIG. 6B.
  • an RF signal is input to the voltage / current converter 11.
  • the voltage / current converter 11 converts the RF signal into a current signal and inputs the current signal to the input terminal I of the RF path selector 12.
  • the RF path selection unit 12 connects the input terminal I to any one of the output terminals T1 to T4 of the RF path selection unit 12 according to the state of the four-phase clock signal, and the IQ signal is connected to the load capacitors C11 to C14. Output in time division.
  • the RF path selection unit 12 connects the input terminal I to the output terminal T1 and outputs an IQ signal to the load capacitor C11.
  • the RF path selection unit 12 connects the input terminal I to the output terminal T2 and outputs the IQ signal to the load capacitor C13.
  • the RF path selection unit 12 connects the input terminal I to the output terminal T3 and outputs an IQ signal to the load capacitor C12.
  • the RF path selection unit 12 connects the input terminal I to the output terminal T4 and outputs the IQ signal to the load capacitor C14.
  • the IQ signal is integrated by the load capacitors C11 to C14 and input to the IF path selection unit 13 as an IF signal obtained by frequency-converting the RF signal.
  • the IF signal is converted into a voltage signal by the load resistors R11 to R14 connected to the load capacitors C11 to C14 in the IF path selection unit 13, and an amplifier is provided between the load capacitors C11 to C14 and the IF path selection unit 13. Are output to a subsequent circuit (not shown).
  • the IF path selection unit 13 switches the connection relationship between the load capacitors C11 to C14 and the load resistors R11 to R14 by switching the connection relationship between the input terminal and the output terminal according to the state of the selection signal S.
  • FIG. 7A, 7B, 7C, and 7D are diagrams for explaining more detailed operation of the IF path selection unit 13.
  • FIG. 7A, 7B, 7C, and 7D are diagrams for explaining more detailed operation of the IF path selection unit 13.
  • the IF path selection unit 13 connects the load capacitor C11 to the load resistor R11, connects the load capacitor C12 to the load resistor R12, and C13 is connected to the load resistor R13, and the load capacitor C14 is connected to the load resistor R14.
  • the IF path selection unit 13 connects the load capacitor C11 to the load resistor R14, connects the load capacitor C12 to the load resistor R13, and C13 is connected to the load resistor R11, and the load capacitor C14 is connected to the load resistor R12.
  • the IF path selection unit 13 connects the load capacitor C11 to the load resistor R12, connects the load capacitor C12 to the load resistor R11, and C13 is connected to the load resistor R14, and the load capacitor C14 is connected to the load resistor R13.
  • the IF path selection unit 13 connects the load capacitor C11 to the load resistor R13, connects the load capacitor C12 to the load resistor R14, and loads the load capacitor.
  • C13 is connected to the load resistor R12
  • the load capacitor C14 is connected to the load resistor R11.
  • FIG. 8 is a diagram illustrating the signal waveform of the IF signal input to the input terminal of the IF path selection unit 13 and the signal waveform of the IF signal output from the output terminal of the IF path selection unit 13. In FIG. 8, it is assumed that the cycle of the selection signal S is equal to the cycle of the IF signal.
  • 8 shows a signal waveform (thick solid line) at the input terminal IF_I + to which the load capacitor C11 is connected and a signal waveform (thick dotted line) at the input terminal IF_Q + to which the load capacitor C13 is connected. Yes. 8 shows a signal waveform (thick solid line) at the output terminal P1 to which the load resistor R11 is connected and a signal waveform (thick dotted line) at the output terminal P3 to which the load resistor R13 is connected. Yes.
  • the IF path selection unit 13 has a function of modulating (up-converting) the IF signal based on the selection signal S, and the IF signal is selected from the output terminals P1 to P4.
  • the signal is converted to a frequency twice that of the signal S (that is, twice that of the original IF signal) and output.
  • each of the load capacitors C11 to C14 is connected to all of the load resistors R11 to R14 in a time-sharing manner.
  • the amplitude error and phase error of the IF signal caused by variations in the load resistances R11 to R14 are temporally averaged by the load capacitors C11 to C14, and an IF signal without amplitude error and phase error is obtained.
  • FIG. 9 is a circuit diagram showing an example of the configuration of the voltage / current converter 11.
  • the voltage / current converter 11 includes capacitive elements C51 and C52, resistive elements R51 and R52, a PMOS transistor MP51, and an NMOS transistor MN51.
  • the NMOS transistor MN51 and the PMOS transistor MP51 constitute a CMOS transistor and play the roles of a drive stage and a load stage complementarily with each other according to the value of the input voltage inputted to the gate.
  • the bias voltage VBP is applied to the gate of the PMOS transistor MP51 via the resistor element R51
  • the bias voltage VBN is applied to the gate of the NMOS transistor MN51 via the resistor element R52.
  • the RF signal input to the voltage-current converter 11 is branched into two, and one of the branched RF signals is input to the gate of the PMOS transistor MP51 after the DC component is removed by the capacitive element C51.
  • the other of the signals is input to the gate of the NMOS transistor MP52 after the DC component is removed by the capacitive element C52.
  • a current proportional to the value of the RF signal is output from the drains of the NMOS transistor MN51 and the PMOS transistor MP51. Therefore, the RF signal is converted into a current signal and output.
  • a four-phase local signal having local signals LO_I, LO_Q, LO_IB, and LO_QB having a duty ratio of 50% and different in phase by 90 degrees is generated from the LO signal of the local oscillator.
  • a phase clock signal is generated.
  • FIG. 10A and FIG. 10B are circuit diagrams showing an example of the configuration of a first generation circuit that generates a four-phase local signal.
  • the first generation circuit has delay flip-flops (DFF: D-type Flip Flop) 61 and 62.
  • DFF D-type Flip Flop
  • Each of the delay flip-flops 61 and 62 receives an LO signal oscillating at a frequency twice that of the 4-phase local signal. Each of the delay flip-flops 61 and 62 divides the LO signal by half and outputs the result as local signals LO_I, LO_Q, LO_IB, and LO_QB.
  • the first generation circuit uses the polyphase filter 63 to rotate the LO signal having the same frequency as that of the four-phase local signal by 90 degrees and outputs it as local signals LO_I, LO_Q, LO_IB, and LO_QB. To do.
  • FIG. 10C is a circuit diagram showing an example of a configuration of a second generation circuit that generates a four-phase clock signal from a four-phase local signal.
  • the second generation circuit includes a logical product unit 64 including four logical product circuits.
  • the AND unit 64 generates a clock signal CLKI, CLKQ, CLKIB, and CLKQB by calculating a logical product for each combination of selecting two signals from the local signals LO_I, LO_Q, LO_IB, and LO_QB.
  • the logical product unit 64 calculates the logical product of the local signals LO_QB and LO_I to generate the clock signal CLKI, calculates the logical product of the local signals LO_I and LO_Q, and generates the clock signal CLKQ,
  • the logical product of the local signals LO_Q and LO_IB is calculated to generate the clock signal CLKIB
  • the logical product of the local signals LO_IB and LO_QB is calculated to generate the clock signal CLKQB.
  • Each individual selection signal in the selection signal S is different in frequency from each clock signal in the four-phase clock signal, but the other basic characteristics are the same. Therefore, the selection signal S can be generated using a circuit similar to the first generation circuit and the second generation circuit described with reference to FIGS. 10A to 10C.
  • the frequency of the LO signal is determined according to the frequency of the selection signal S.
  • the circuit shown in FIG. 10D may be used instead of the circuit shown in FIG. 10C.
  • selection signals having frequencies and phases depending on the IF signals IF_I and IF_Q are generated by using the IF signals IF_I and IF_Q after quadrature demodulation instead of the oscillation signal.
  • amplifiers 65 and 66 that amplify the IF signals IF_I and IF_Q, respectively, are provided in the preceding stage of the AND unit 64. Note that a 2-bit counting circuit or the like may be used instead of the logical product unit 64.
  • the first to third generation circuits described above are separate from the orthogonal mixer circuit, but may be included in the orthogonal mixer circuit.
  • FIG. 11A is a circuit diagram showing an example of the configuration of the IF path selection unit 13.
  • the IF path selection unit 13 includes selection circuits (SEL4 in FIG. 11A) 71 to 74 that are multiplexer circuits.
  • the input terminals of the selection circuits 71 to 74 are connected to all the input terminals of the IF path selection unit 13, and the output terminals of the selection circuits 71 to 74 are any one of the output terminals of the IF path selection unit 13. Are connected without duplication.
  • a selection signal S is input to each of the selection circuits 71-74.
  • Each of the selection circuits 71 to 74 connects one of the input terminals of the IF path selection unit 13 to the output terminal of the IF path selection unit 13 connected to its own circuit according to the state of the selection signal S.
  • the selection circuits 71 to 74 connect different input terminals to the output terminals.
  • FIG. 11B is a circuit diagram showing a specific configuration of the selection circuit.
  • the selection circuit has open / close elements 75 to 78.
  • Each of the switching elements 75 to 78 is configured using a transmission gate in which an NMOS transistor and a PMOS transistor are combined.
  • the input terminals A to D of the open / close elements 75 to 78 are connected to any of the input terminals of the IF path selection unit 13 without overlap.
  • the output terminals Y of the open / close elements 75 to 78 are shared and connected to the output terminal of the selection circuit.
  • any one of the individual selection signals S1 to S4 is input to the control terminals of the open / close elements 75 to 78 (the gates of the NMOS transistor and the PMOS transistor) without duplication.
  • the open / close elements 75 to 78 are opened when the input individual selection signal is at a high level, and connect the input terminal of the IF path selection unit 13 connected to the self element to the output terminal of the selection circuit. .
  • the selection circuit may be configured using an opening / closing element formed of an NMOS transistor or a PMOS transistor.
  • the RF path selection unit 12 can be configured using an open / close element having an NMOS transistor, a PMOS transistor, or both, similarly to the IF path selection unit 13.
  • the voltage / current converter 11 converts the RF signal, which is a voltage signal, into a current signal and outputs the current signal.
  • the RF path selection unit 12 connects its own input terminal to one of its output terminals according to the state of the 4-phase clock signal, and multiplies the RF signal by each of the clock signals in the 4-phase clock signal.
  • the plurality of IF signals are output separately from their own output terminals.
  • the IF path selection unit 13 switches the connection relationship between its own input terminal and output terminal, and the IF signal input to its own input terminal is transferred to its own input terminal. Output from the output terminal.
  • the load capacitors C11 to C14 are connected to the output terminal of the RF path selection unit 12, and smooth the IF signal.
  • the load resistors R11 to R14 are connected to the output terminal of the IF path selection unit, and convert the IF signal into a voltage signal.
  • connection relationship with the output terminals P1 to P4 to which the load resistors R11 to R14 for converting the IF signal into the voltage signal are connected is switched according to the selection signal.
  • the IF path selection unit 13 is newly added to the conventional quadrature mixer circuit, and the IF path selection unit 13 is configured using a digital circuit such as a simple counting circuit or a selection circuit. be able to.
  • these digital circuits can be configured using a fine CMOS transistor or the like, a newly added circuit can be configured with a very small area. Therefore, the area increase for compensating the phase error and the amplitude error can be made very small.
  • the current consumption of the newly added circuit is only the through current that flows at the moment when the state of the selection signal S or the four-phase clock signal is switched. Moreover, since a fine CMOS transistor can be used for the newly added circuit, the through current can be made extremely small. Therefore, the power consumption for compensating the phase error and the amplitude error can be made very small.
  • the mixer circuit can be used as an orthogonal mixer circuit that generates an I signal and a Q signal which are differential signals.
  • the four-phase clock signal is a binary signal having a duty ratio of 25% and a phase different by 90 degrees, or an inverted signal of the binary signal.
  • the number of selection signal states is equal to the number of output terminals of the IF path selection unit 13.
  • the second load unit has a plurality of load resistors R11 to R14 connected to the output terminals of the IF path selection unit 13, respectively.
  • the IF path selection unit 13 connects each of the input terminals of the IF path selection unit 13 with the output terminal of the IF path selection unit 13 according to the state of the selection signal.
  • the output terminal of the RF path selection unit 12 can be connected to all the load resistors R11 to R14 in a time-sharing manner, and phase errors and amplitude errors caused by variations in the load resistors R11 to R14 can be reduced. It becomes possible to compensate more accurately.
  • the state of the selection signal transitions in a predetermined order.
  • a periodic signal can be used as the selection signal, and the influence of variations in the load resistances R11 to R14 can be easily compensated.
  • the state of the selection signal changes at regular time intervals.
  • the output terminal of the RF path selection unit 12 can be connected to all of the load resistors R11 to R14 for an equal time, and phase errors and amplitude errors caused by variations in the load resistors R11 to R14 can be reduced. It becomes possible to compensate more accurately.
  • the first load unit includes load capacities C11 to C14.
  • the load capacitors C11 to C14 and the load resistors R11 to R14 form an LPF, and the IF signal can be always connected to the LPF. For this reason, as shown in FIG. 8, the signal waveform of the IF signal can be made continuous, so that a prefilter is not required.
  • the frequency of the selection signal S is equal to or lower than the frequency of the IF signal input to the IF path selection unit 13.
  • the IF signal can be input to all of the load resistors R11 to R14 during one period of the IF signal, and phase errors and amplitude errors caused by variations in the load resistors R11 to R14 can be reduced. It becomes possible to compensate more accurately.
  • load resistors are used, but five or more load resistors may be prepared.
  • load resistors among the prepared load resistors are selected at random or in accordance with a predetermined rule. At this time, the number of states of the output terminal of the IF path selection unit 13 and the selection signal S needs to be increased according to the number of load resistors.
  • the mixer circuit can also be used for outputting a baseband or second intermediate frequency signal by inputting a first intermediate frequency signal instead of an RF signal. By inputting a band signal, it can also be used for the purpose of outputting an RF signal.
  • the RF signal is frequency-converted using a clock signal having a duty ratio of 25%.
  • a clock signal having a duty ratio of 50% such as local signals LO_I, LO_Q, LO_IB, and LO_QB, is converted. Even if it is used, it is possible to obtain the effect of averaging the variation in load resistance in terms of time.
  • phase relationship between the local signals LO_I, LO_Q, LO_IB, and LO_QB and the clock signals CLKI, CLKQ, CLKIB, and CLKQB may be appropriately inverted in accordance with the frequency of the IF signal and the frequency of the oscillation signal LO.
  • the cycle of the selection signal S is not constant and may change with time.
  • the periods in which the individual selection signals S1, S2, S3, and S4 are at the high level do not have to be all equal, and may be an arbitrary time ratio or may change with time.
  • the harmonics of the selection signal S are spread over a wide band, and it is possible to prevent the power of unnecessary waves from concentrating on a specific frequency.
  • connection relationship between the load capacitors C11 to C14 and the load resistors R11 to R14 according to the state of the selection signal S is not limited to the connection relationship described with reference to FIGS. 7A to 7D, and can be changed as appropriate.
  • the order of switching the connection relationship may be arbitrary.
  • FIG. 12 is a circuit diagram showing a first orthogonal mixer circuit of the present embodiment.
  • the quadrature mixer circuit has load resistors R81 and R82 instead of load resistors R11 to R14, and has load capacitors C81 and C82 instead of load capacitors C11 to C14, as compared with FIG. The point is different.
  • the load capacitors C81 and C82 are connected to the output terminal of the RF path selection unit 12. More specifically, the load capacitor C81 is provided between the signal lines of the positive phase signal and the negative phase signal of the IF signal IF_I, and the load capacitor C82 is provided between the positive phase signal and the negative phase signal of the IF signal IF_Q. Provided between the respective signal lines.
  • load resistors R81 and R82 are connected to the output terminal of the IF path selection unit 13. More specifically, load resistance R81 is connected between output terminals P1 and P2, and load resistance R82 is connected between output terminals P3 and P4.
  • the IF path selection unit 13 connects the input terminals IF_I + and IF_Q + to any one of the output terminals P1 and P3 according to the selection signal S without overlapping, and connects the input terminals IF_I ⁇ and IF_Q ⁇ to the output terminal P2.
  • P4 can be connected to each other without duplication, the influence on the variation in load resistance can be suppressed.
  • the state of the selection signal S may be two. That is, the individual selection signals included in the selection signal S may be the individual selection signals S1 and S2.
  • the individual selection signals S1 and S2 When the input terminal and the output terminal of the IF path selection unit 13 are always connected, a binary signal with a duty ratio of 50% and an inverted signal of the binary signal are used as the individual selection signals S1 and S2. be able to.
  • FIG. 13A is a circuit diagram showing an example of a specific configuration of the IF path selection unit 13 in the present embodiment.
  • the IF path selection unit 13 includes selection circuits (SEL2 in FIG. 13A) 91 to 94 that are multiplexer circuits.
  • the input terminals of the selection circuits 91 and 92 are connected to the terminals IF_I + and IF_Q + of the IF path selection unit 13, and the input terminals of the selection circuits 93 and 94 are the input terminals IF_I ⁇ and IF_Q ⁇ of the RF path selection unit 12. Connected.
  • the output terminal P 1 of the IF path selection unit 13 is connected to the output terminal of the selection circuit 91, and the output terminal P 3 of the IF path selection unit 13 is connected to the output terminal of the selection circuit 92.
  • the output terminal P2 of the IF path selection unit 13 is connected to the output terminal, and the output terminal P4 of the IF path selection unit 13 is connected to the output terminal of the selection circuit 94.
  • a selection signal S is input to each of the selection circuits 91 to 94.
  • each of the selection circuits 91 to 94 outputs one of the input terminals of the IF path selection unit 13 connected to its own circuit to the output of the IF path selection unit 13 connected to its own circuit. Connect to the terminal.
  • the selection circuits 91 to 94 connect different input terminals to the output terminals.
  • the selection circuit 91 connects the input terminal IF_I + to the output terminal P1
  • the selection circuit 92 connects the input terminal IF_Q + to the output terminal P3
  • the selection circuit 93 The terminal IF_I ⁇ is connected to the output terminal P2, and the selection circuit 94 connects the input terminal IF_Q ⁇ to the output terminal P4.
  • the selection circuit 91 connects the input terminal IF_Q + to the output terminal P1
  • the selection circuit 92 connects the input terminal IF_I + to the output terminal P3
  • the selection circuit 93 The terminal IF_Q ⁇ is connected to the output terminal P2, and the selection circuit 94 connects the input terminal IF_I ⁇ to the output terminal P4.
  • FIG. 13B is a circuit diagram showing a specific configuration of the selection circuit of IF path selection unit 13 shown in FIG. 13A.
  • the selection circuit has open / close elements 95 and 96.
  • Each of the open / close elements 95 and 96 is configured using a transmission gate in which an NMOS transistor and a PMOS transistor are combined.
  • the input terminals E and F of the open / close elements 95 and 96 are connected without overlapping with any of the input terminals of the selection circuit.
  • the output terminals Z of the switching elements 95 and 96 are made common and connected to the output terminal of the selection circuit.
  • One of the individual selection signals S1 and S2 is input to the control terminals of the open / close elements 95 and 96.
  • the open / close elements 95 and 96 are in an open state when the input individual selection signal is at a high level.
  • the load capacity may be connected between the signal line and the ground point, as in FIG. In this case, four load capacities are required. Further, a capacitive element connected between the signal line and the ground point and a capacitive element connected between the signal lines may be used as the load capacitance.
  • FIG. 14 is a circuit diagram showing a second orthogonal mixer circuit of the present embodiment. 14, the quadrature mixer circuit has a load resistor R101 instead of the load resistors R81 and R82, as compared with FIG.
  • One end of the load resistor R101 is connected to the output terminals P1 and P3, and the other end of the load resistor R101 is connected to the output terminals P2 and P4.
  • the IF path selection unit 13 is connected to the output terminal of the RF path selection unit 12 and the IF path selection unit 13 so that the load resistor R101 is connected in parallel with the load capacitor C81 or C82 according to the selection signal S. Switches the connection relationship with the output terminal.
  • the IF signal IF_Q becomes a voltage value held in the load capacitor C82
  • the load resistor R101 is connected in parallel with the load capacitor C82
  • IF The signal F_I becomes a voltage value held in the load capacitor C81.
  • the circuit configuration of the orthogonal mixer circuit can be simplified.
  • the IF path selection unit 13 needs to perform discrete time processing.
  • the signal band of the input signal input to the discrete time processing circuit needs to be limited to one half or less of the sampling frequency. For this reason, the orthogonal mixer circuit requires a pre-filter for band limitation.
  • FIG. 15 is a circuit diagram showing the configuration of the orthogonal mixer circuit of the present embodiment.
  • the orthogonal mixer circuit includes a voltage / current converter 111 instead of the voltage / current converter 11 and an RF path selector 112 instead of the RF path selector 12 as compared with FIG. 5.
  • the voltage / current converter 111 and the RF path selector 112 are different from the voltage / current converter 11 and the RF path selector 12 in that they have a differential configuration.
  • the RF signal which is a differential voltage signal is input to the voltage-current converter 111.
  • the voltage-current converter 111 converts the RF signal, which is the differential signal, into a current signal and outputs it from its output terminal.
  • the RF path selection unit 112 has input terminals I1 and I2 to which the RF signal output from the voltage / current conversion unit 11 is input, and a plurality of output terminals. In addition, a four-phase clock signal is input to the RF path selection unit 112.
  • the RF path selection unit 112 has four output terminals, and the output terminals may be referred to as output terminals U1 to U4.
  • the RF path selection unit 112 separately connects the input terminals I1 and 112B to any two of the output terminals U1 to U4 according to the state of the four-phase clock signal.
  • the RF path selection unit 12 outputs a plurality of signals obtained by multiplying the RF signal by each clock signal in the four-phase clock signal from the output terminals U1 to U4.
  • the RF path selection unit 112 connects the input terminal I1 to the output terminal U1 and connects the input terminal I2 to the output terminal U2.
  • the RF path selection unit 112 connects the input terminal I1 to the output terminal U3 and connects the input terminal I2 to the output terminal U4.
  • the RF path selection unit 112 connects the input terminal I1 to the output terminal U2 and connects the input terminal I2 to the output terminal U1.
  • the RF path selection unit 112 connects the input terminal I1 to the output terminal U4 and connects the input terminal I2 to the output terminal U3.
  • the orthogonal mixer circuit functions as a double balance mixer circuit. Therefore, even-order distortion of the IF signal and feedthrough of the RF signal and the local signal LO can be suppressed.
  • FIG. 16 is a circuit diagram showing the configuration of the orthogonal mixer circuit of the present embodiment.
  • the orthogonal mixer circuit is different from FIG. 15 in that the second load unit is realized by active loads (active loads) 121 and 122. Note that voltage-current conversion circuits are used as the active loads 121 and 122.
  • the frequency conversion gain of the orthogonal mixer circuit shown in FIG. 15 is proportional to the product of the conversion gain of the voltage / current conversion unit 111 and the load resistance. However, generally, it is difficult to accurately determine the frequency conversion gain due to variations in load resistance and the like in the manufacturing process.
  • the frequency conversion gain of the quadrature mixer circuit shown in FIG. 16 is proportional to the ratio between the conversion gain of the voltage / current conversion unit 111 and the conversion gain of the voltage / current conversion circuit used as the active loads 121 and 122. For this reason, the quadrature mixer circuit of the present embodiment has better resistance to load variations in the manufacturing process.
  • FIG. 17 is a circuit diagram showing the configuration of the orthogonal mixer circuit of the present embodiment.
  • the quadrature mixer circuit realizes the second load unit with second-order LPFs 131 and 132 as compared with FIG. 15, and includes a second IF path selection unit 133 and second load capacitors C134 to C137. Furthermore, it has a different point.
  • the second-order LPFs 131 and 132 are second-order low-pass filters using transimpedance amplifiers, which attenuate and output a high frequency band of the IF signal that is equal to or higher than a predetermined Nyquist frequency.
  • the secondary LPFs 131 and 132 have a differential configuration.
  • the secondary LPF 131 has voltage-current converters 138A to 138C connected in series.
  • the two input terminals of the voltage-current converter 138A in the foremost stage are connected to the output terminals P1 and P2 of the IF path selection unit 13, respectively.
  • the output terminals of the voltage / current converters 138A and 138C are feedback-connected to the input terminal of the voltage / current converter 138A, and the output terminals Q1 and Q2 of the voltage / current converter 138B are also used as the output terminals of the secondary LPF 131.
  • And is connected to the IF path selector 133.
  • the secondary LPF 132 includes voltage-current converters 139A to 139C connected in series.
  • the two input terminals of the voltage-current converter 139A in the foremost stage are connected to the output terminals P3 and P4 of the IF path selection unit 13, respectively.
  • the output terminals of the voltage / current converters 139A and 139C are feedback-connected to the input terminal of the voltage / current converter 139A, and the output terminals Q3 and Q4 of the voltage / current converter 139B are also used as the output terminals of the secondary LPF 132. And is connected to the IF path selector 133.
  • the high frequency band in the IF signal IF_I is attenuated by the secondary LPF 131, and the high frequency band in the IF signal IF_Q is attenuated by the secondary LPF 132.
  • the IF path selection unit 133 includes a plurality of input terminals to which the IF signal output from the IF path selection unit 13 is input and a plurality of output terminals. In the following, it is assumed that there are four input terminals and four output terminals of the IF path selection unit 133.
  • each of the input terminals of the IF path selection unit 13 may be referred to as input terminals V1 to V4, and each of the output terminals of the IF path selection unit 133 may be referred to as output terminals IF_I2 +, IF_I2-, IF_Q2 +, and IF_Q2-. .
  • the IF signals output from the IF path selection unit 13 are input to the input terminals V1 to V4 via the secondary LPF 131 or 132, respectively.
  • the IF path selection unit 133 switches the connection relationship between its own input terminal and output terminal according to the selection signal S, and outputs the IF signal input to each input terminal from the output terminal connected to the input terminal. To do. More specifically, the IF path selection unit 133 connects each of its own input terminals with its own output terminal without overlapping according to the state of the selection signal S. As a result, the IF path selection unit 133 outputs the IF signal input to its own input terminal from its output terminal connected to the input terminal.
  • the load capacitors C134 to C137 are loads connected to the output terminals of the IF path selection unit 133 without overlap, and are loads for smoothing the IF signal.
  • the reason why the load capacitors C134 to C137 are introduced is that when an IF signal is converted into a voltage signal using a secondary LPF, two load capacitors per path are required to smooth the IF signal. This is necessary.
  • FIG. 18 is a circuit diagram showing an example of the configuration of the IF path selection unit 133.
  • the IF path selection unit 133 includes selection circuits (SEL4 in FIG. 11A) 141 to 144 that are multiplexer circuits, similarly to the IF path selection unit 13 shown in FIG. 11A.
  • the input terminals of the selection circuits 141 to 144 are connected to all the input terminals of the IF path selection unit 133, and the output terminals of the selection circuits 141 to 144 are any one of the output terminals of the IF path selection unit 133. Are connected without duplication.
  • a selection signal S is input to each of the selection circuits 141 to 144.
  • the second IF path selection unit 133 corresponds to the third path selection unit, and the second load capacitors C134 to C137 constitute a third load unit.
  • the input terminals V1 to V4 correspond to the third input terminal, and the output terminals IF_Q2 +, IF_I2-, IF_I2 +, and IF_Q2- correspond to the fourth output terminal.
  • the IF path selection unit 133 switches the connection relationship between its input terminal and output terminal according to the selection signal S, and connects the IF signal input to each input terminal and its input terminal. Output from the specified output terminal.
  • the load capacitors C134 to C137 are connected to the output terminal of the IF path selection unit 133, and smooth the IF signal.
  • the phase error and amplitude error of the IQ signal caused by the variation of the second-order LPFs 131 and 132, which are the first load units sandwiched between the IF path selection units 13 and 133, are load capacitances C11 to C14.
  • the load capacity C134 to the load capacity C137 are averaged over time. Thereby, the phase error and the amplitude error are compensated.
  • the IF path selection unit 133 can demodulate (down-convert) the IF signal modulated (up-conversion) by the IF path selection unit 13 and reproduce a signal having the same frequency as the original signal. Further, the offset and low frequency noise generated in the secondary LPFs 131 and 132 sandwiched between the IF path selection units 13 and 133 are modulated (up-converted) by the selection signal S in the IF path selection unit 133.
  • the frequency of the desired signal component does not overlap with the frequency of the undesired signal component such as an offset or low-frequency noise. Can be easily suppressed. Therefore, in the present embodiment, in addition to the effect that the phase error and the amplitude error of the IQ signal generated due to the influence of the variation can be compensated, the signal-to-noise ratio due to the offset generated in the second load unit and the low frequency noise. There is an effect that it is possible to suppress deterioration of the resin.
  • the second load unit is realized by a secondary LPF.
  • the second load unit is not limited to the secondary LPF, and outputs a predetermined frequency band in the IF signal after attenuation.
  • a general filter circuit may be included.
  • the second load unit may be configured using a band-pass filter (BPF: Band-Pass Filter), a complex BPF, a band rejection filter, and the like.
  • BPF Band-Pass Filter
  • FIG. 19A is a circuit diagram showing the configuration of the orthogonal mixer circuit of the present embodiment.
  • the orthogonal mixer circuit shown in FIG. 19A is different from FIG. 17 in that the second load unit is realized by amplifiers 152 and 153 and a clock path selection unit 151 is newly added.
  • the clock path selection unit 151 inputs one of the clock signals CLKI, CLKQ, CLKIB, and CLKQB to the amplifiers 152 and 153 according to the selection signal S. Specifically, clock path selection unit 151 inputs one of clock signals CLKQ and CLKQB to amplifier 152 and inputs clock signals CLKI and CLKIB to amplifier 153.
  • the clock path selection unit 151 can use the same circuit as the circuit shown in FIG. 11A. Further, since the clock signal input to the clock path selection unit 151 is a binary signal having a value of 0 or 1, the selection circuit can be configured by a combination of logic gates.
  • the amplifiers 152 and 153 have a gain proportional to the duty ratio of the clock signal input from the clock path selection unit 151, and amplify and output the IF signals IF_I and IF_Q according to the gain.
  • the amplitude of the IF signal IF_I is larger than the amplitude of the IF signal IF_Q without the amplifiers 152 and 153.
  • the amplifiers 152 and 153 exist, the clock signals CLKQ and CLKQB are input to the amplifier 152, and the clock signals CLKI and CLKIB are input to the amplifier 153. Therefore, the gain of the amplifier 152 is smaller than the gain of the amplifier 153. As a result, the amplitude error can be reduced.
  • FIG. 19B is a circuit diagram showing an example of a specific configuration of the amplifier 152.
  • the amplifier 152 is realized using a voltage-current conversion circuit.
  • the amplifier 152 includes a CMOS inverter circuit including a PMOS transistor MP151 and an NMOS transistor MN151, an OR gate 154, a NOT gate 155, and transmission gates 156 and 157.
  • the CMOS inverter circuit receives an IF signal and outputs a current proportional to the voltage value of the IF signal.
  • OR gate 154 outputs a logical sum signal of clock signals CLKI and CLKIB.
  • the NOT gate 155 outputs an inverted signal of the logical sum signal output from the OR gate 154.
  • An OR signal is input to the gate of the NMOS transistor of the transmission gate 156, and an inverted signal of the OR signal is input to the gate of the PMOS transistor.
  • the output terminal of the transmission gate 156 is the output terminal of the amplifier 152.
  • the inverted signal of the logical sum signal is input to the gate of the NMOS transistor of the transmission gate 156, and the logical sum signal is input to the gate of the PMOS transistor.
  • the output terminal of the transmission gate 156 is connected to the ground point.
  • the amplifier 152 outputs a current proportional to the voltage value of the IF signal only when the clock signal CLKI or CLKIB is at a high level, and otherwise the current flows to the ground point. Therefore, the time average of the output current has a voltage-current conversion gain proportional to the duty ratio of the logical sum of the clock signals CLKI and CLKIB.
  • the amplifier 153 may replace the clock signals CLKI and CLKIB in FIG. 19B with the clock signals CLKQ and CLKQB.
  • FIG. 20 is a circuit diagram showing the configuration of the orthogonal mixer circuit of the present embodiment.
  • the quadrature mixer circuit includes a load unit 161 having an HPF (High-Pass Filter) for attenuating the low frequency band of the IF signal and a second load unit compared to FIG. The point realized in 162 is different.
  • HPF High-Pass Filter
  • the load unit 161 includes buffer stages 163 and 164 and an HPF (High-Pass Filter) 165 connected in series.
  • the buffer stage 163 is provided before the HPF 165, and the buffer stage 164 is provided after the HPF 165. Note that each of the buffer stages 163 and 164 and the HPF 165 has a differential configuration.
  • the two input terminals of the buffer stage 163 are connected to the output terminals P1 and P2 of the IF path selection unit 13.
  • the two output terminals of the buffer stage 164 are connected to the input terminals V1 and V2 of the IF path selection unit 133.
  • the load unit 162 includes buffer stages 166 and 167 and an HPF 168 connected in series.
  • the buffer stage 166 is provided before the HPF 168, and the buffer stage 167 is provided after the HPF 168. Note that each of the buffer stages 166 and 167 and the HPF 168 has a differential configuration.
  • the two input terminals of the buffer stage 166 are connected to the output terminals P3 and P4 of the IF path selection unit 13. Further, the two output terminals of the buffer stage 167 are connected to the input terminals V 3 and V 4 of the IF path selection unit 133.
  • the IF signal output from the IF path selection unit 13 is input to the HPF 165 or 168 via the buffer stage 163 or 166.
  • the HPFs 165 and 168 attenuate the low frequency band equal to or lower than the predetermined cutoff frequency in the IF signal and output the attenuated signal to the IF path selection unit 133 via the buffer stage 164 or 167.
  • the cutoff frequencies of the HPFs 165 and 168 are approximately the same as the frequency of the IF signal.
  • the cycle of the selection signal S is assumed to be equal to the IF signal.
  • the connection relationship between the input terminal IF_l + of the IF path selection unit 13 and the output terminal is switched in the order of the output terminals P1, P3, P2, and P4.
  • FIG. 21 is a diagram illustrating a waveform of the IF signal when a desired wave signal is input to the IF path selection unit 13 as an IF signal. More specifically, FIG. 21 shows the waveforms of the IF signals at the input terminals IF_I +, IF_I ⁇ , IF_Q +, and IF_Q ⁇ of the IF path selection unit 13, and the waveforms of the IF signals at the output terminals P1 to P4 of the IF path selection unit 13.
  • FIG. 21 shows the waveforms of the IF signals at the input terminals IF_I +, IF_I ⁇ , IF_Q +, and IF_Q ⁇ of the IF path selection unit 13, and the waveforms of the IF signals at the output terminals P1 to P4 of the IF path selection unit 13.
  • FIG. 6 is a diagram illustrating waveforms of IF signals at input terminals V1 to V4 of IF path selection unit 133 and waveforms of IF signals at output terminals IF_I2 +, IF_I2-, IF_Q2 +, and IF_Q2- of IF path selection unit 133.
  • the desired wave signal is converted by the IF path selection unit 13 to a frequency twice that at the time of input (higher harmonic components are omitted) and output to the HPFs 165 and 168. Since the cutoff frequencies of HPFs 165 and 168 are approximately the same as the frequency of the IF signal, HPFs 165 and 168 output the desired wave signal to IF path selection unit 133 as it is.
  • the desired wave signal is demodulated into the waveform at the time of input to the IF path selection unit 13 and output by the IF path selection unit 133.
  • FIG. 22 is a diagram illustrating a waveform of the IF signal when an image wave signal is input to the IF path selection unit 13 as an IF signal. More specifically, FIG. 22 shows the waveforms of the IF signals at the input terminals IF_I +, IF_I ⁇ , IF_Q +, and IF_Q ⁇ of the IF path selection unit 13, and the waveforms of the IF signals at the output terminals P1 to P4 of the IF path selection unit 13.
  • FIG. 22 shows the waveforms of the IF signals at the input terminals IF_I +, IF_I ⁇ , IF_Q +, and IF_Q ⁇ of the IF path selection unit 13, and the waveforms of the IF signals at the output terminals P1 to P4 of the IF path selection unit 13.
  • FIG. 6 is a diagram illustrating waveforms of IF signals at input terminals V1 to V4 of IF path selection unit 133 and waveforms of IF signals at output terminals IF_I2 +, IF_I2-, IF_Q2 +, and IF_Q2- of IF path selection unit 133.
  • the image wave signal is a signal in which the phase relationship between the I signal and the Q signal is reversed at the same frequency as the desired wave signal.
  • the image wave signal is one of the factors that degrade the signal-to-noise coverage of the IQ signal.
  • the image wave signal is converted by the IF path selection unit 13 into a DC component and a frequency component four times that at the time of input (higher harmonic components are omitted) to HPFs 165 and 168. Is output.
  • the DC components of the image wave signal are attenuated by the HPFs 165 and 168, and an image wave signal having only a quadruple frequency component is output to the IF path selection unit 133.
  • the image wave signal is demodulated by the IF path selection unit 133.
  • the amplitude of the demodulated image wave signal is attenuated by the amount corresponding to the removal of the DC component as compared with the input of the IF path selection unit 13. .
  • the quadrature mixer circuit can average the phase error and amplitude error of the IQ signal generated due to the influence of the variation of the second load unit, and the offset and low level generated in the second load unit.
  • the image wave can be attenuated.
  • the image wave signal removal function according to the present embodiment can also be implemented by a digital circuit. Further, it is not necessary to make the frequency of the selection signal S equal to the frequency of the IF signal. For example, when the frequency of the selection signal S is higher by ⁇ f than the frequency f of the IF signal, the frequency of the desired wave signal is typically converted to 2f + ⁇ f by the IF path selection unit 13 and the frequency of the image wave signal is ⁇ f Is converted to Therefore, HPFs 165 and 168 are useful when ⁇ f is sufficiently small.
  • a band elimination filter having a notch in the frequency band of the difference ⁇ f between the frequency of the selection signal S and the IF signal may be added to the load units 161 and 162.
  • the load units 161 and 162 attenuate the frequency band including the frequency corresponding to the difference ⁇ f between the frequency of the selection signal S and the frequency of the IF signal, and can attenuate the image wave signal.

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Abstract

　振幅誤差および位相誤差を補償するためには、回路が非常に複雑化するという問題を解決するミキサ回路を提供する。　電圧電流変換部（１１）は、電圧信号であるＲＦ信号を電流信号に変換して出力する。ＲＦ経路選択部（１２）は、４相クロック信号の状態に応じて、自身の入力端子を、自身の出力端子のいずれかに接続して、ＲＦ信号に４相クロック信号内のクロック信号のそれぞれを乗算した複数のＩＦ信号を自身の出力端子から別々に出力する。ＩＦ経路選択部（１３）は、選択信号Ｓに応じて、自身の入力端子および出力端子の接続関係を切り替えて、自身の各入力端子に入力されたＩＦ信号を、その入力端子と接続された自身の出力端子から出力する。

Description

ミキサ回路およびばらつき抑制方法
　本発明は、複数の信号を乗算するミキサ回路およびばらつき抑制方法に関し、特には、複数の信号を乗算して互いに直交する複数の信号を生成するミキサ回路およびばらつき抑制方法に関する。
　近年、無線通信システムでは、周波数の利用効率を高めるために、互いに直交する２つのベースバンド信号を用いる変調方式が使用されることがある。この２つのベースバンド信号は、Ｉ信号およびＱ信号と呼ばれる。Ｉ信号およびＱ信号は、送信時に変調されるので、受信回路では、Ｉ信号およびＱ信号が互いに直交するように復調する直交ミキサ回路が必要となる。
　図１は、本発明に関連する技術の直交ミキサ回路を示した回路図である（例えば、特許文献１参照）。図２は、図１で示した直交ミキサ回路を抽象化した回路図である。なお、図１および図２において、互いに対応する構成には同じ符号を付してある。
　また、図３は、受信回路が有する局部発振器（ＬＯ：Local　Oscillator）の発振信号であるＬＯ信号の波形と、ＬＯ信号から生成される４相クロック信号の波形とを示したタイミングチャートである。
　なお、ＬＯ信号は、デューティ比が５０％であり、位相がそれぞれ９０度ずつ異なる４つの信号（ＬＯ＿Ｉ信号、ＬＯ＿Ｑ信号、ＬＯ＿ＩＢ信号およびＬＯ＿ＱＢ信号）からなる。また、４相クロック信号は、デューティ比が２５％であり、位相がそれぞれ９０度ずつ異なる４つの信号（ＣＬＫＩ信号、ＣＬＫＱ信号、ＣＬＫＩＢ信号およびＣＬＫＱＢ信号）からなる。
　図１および図２において、直交ミキサ回路は、電圧電流変換部２０１と、ＲＦ経路選択部２０２と、負荷容量Ｃ２０１～２０４と、負荷抵抗Ｒ２０１～Ｒ２０４とを有する。負荷容量Ｃ２０１およびＣ２０２と負荷抵抗Ｒ２０１およびＲ２０２は、第１の負荷ブロックを構成し、負荷容量Ｃ２０３およびＣ２０４と負荷抵抗Ｒ２０３およびＲ２０４は、第２の負荷ブロックを構成する。
　電圧電流変換部２０１には、受信回路が受信したＲＦ信号が入力される。ＲＦ信号は、無線周波数（ＲＦ：Radio　Frequency）帯の差動電圧信号である。
　電圧電流変換部２０１は、その入力されたＲＦ信号を差動電流信号に変換してＲＦ経路選択部２０２に出力する。
　ＲＦ経路選択部２０２は、４相クロック信号の状態に応じて、電圧電流変換部２０１から出力されたＲＦ信号を、第１の負荷ブロックまたは第２の負荷ブロックに出力する。これにより、ＲＦ信号が４相クロック信号と乗算されて、中間周波数（ＩＦ：Intermediate　Frequency）帯の差動電流信号であるＩ信号およびＱ信号が生成される。Ｉ信号およびＱ信号は、負荷抵抗Ｒ２０１～Ｒ２０４にて差動電圧信号に変換されて出力される。
　ここで、４相クロック信号の状態に応じてＲＦ信号の出力先が変更されているため、Ｉ信号およびＱ信号が同時に電圧電流変換部２０１を流れることがなくなる。したがって、Ｉ信号用の電圧電流変換部とＱ信号用の電圧電流変換部とを共有化することができる。
　Ｉ信号用の電圧電流変換部およびＱ信号用の電圧電流変換部を別々に設ける場合、それらの電圧電流変換部の変換利得にばらつきがあると、Ｉ信号およびＱ信号の振幅に誤差が生じるという課題があった。図１および図２で示した直交ミキサ回路は、Ｉ信号用の電圧電流変換部とＱ信号用の電圧電流変換部とを共有化しているので、上記の課題を解決することができる。
　また、図４で示したように、ＬＯ＿Ｉ信号およびＬＯ＿Ｑ信号の位相差が９０度からずれていても、それらを用いて生成された４相クロック信号の位相は、正確に９０度ずつ異なるという特徴を有する。このため、４相クロック信号を用いることで、正確に直交するＩ信号およびＱ信号を生成することができる。
特開２００３－６０４４１号公報
　図１および図２で示した直交ミキサ回路では、Ｉ信号およびＱ信号を電圧差動信号に変換するための負荷抵抗Ｒ２０１～Ｒ２０４にばらつきがあると、Ｉ信号およびＱ信号に振幅誤差が生じるという問題がある。また、負荷抵抗Ｒ２０１～Ｒ２０４にばらつきがあると、Ｉ信号の経路とＱ信号の経路とで、負荷容量Ｃ２０１～Ｃ２０４および負荷抵抗Ｒ２０１～Ｒ２０４で決定される時定数にばらつきが発生し、Ｉ信号およびＱ信号の位相誤差が生じるという問題もある。
　Ｉ信号およびＱ信号の振幅誤差および位相誤差は、その振幅誤差や位相誤差に応じて負荷抵抗Ｒ２０１～Ｒ２０４の値を調整することで補償することができる。しかしながら、この場合、負荷抵抗Ｒ２０１～Ｒ２０４に可変機能を持たせる必要がある。さらに、振幅誤差や位相誤差を検出し、その検出結果に応じて値を調整する較正を行うための補償システムが直交ミキサ回路に必要となる。
　したがって、負荷抵抗Ｒ２０１～Ｒ２０４の値を調整することで、Ｉ信号およびＱ信号の振幅誤差および位相誤差を補償すると、可変機能や補償システムが必要となり、直交ミキサ回路が非常に複雑化するという問題がある。
　また、通常、振幅誤差や位相誤差は微小であるため、振幅誤差および位相誤差を検出するためには、その誤差量を長時間積分しなければならず、調整に係る時間が長くなるという問題もある。
　さらに、温度や電源電圧の変化などの影響で、直交ミキサ回路の回路特性に変化が生じ、負荷抵抗Ｒ２０１～Ｒ２０４の値が変化することがある。この場合、Ｉ信号およびＱ信号の振幅誤差および位相誤差が時間と共に変化することになる。このような誤差を補償するためには、定期的に較正を行う必要があり、テスト工数や消費電力が増加するという問題もある。
　なお、上記の問題は、直交ミキサ回路に限らず、一般的なミキサ回路でも発生する。
　本発明の目的は、上記の課題である、振幅誤差および位相誤差を補償するためには、回路が非常に複雑化するという問題を解決するミキサ回路を提供することである。
　本発明によるミキサ回路は、電圧信号である第１信号を電流信号に変換して出力する電圧電流変換部と、前記電圧電流変換部から出力された第１信号が入力される第１入力端子と、複数の第１出力端子とを有し、前記第１信号に乗算する複数の第２信号を含む信号群の状態に応じて、前記第１入力端子と前記第１出力端子との接続関係を切り替えて、前記第１信号に前記第２信号のそれぞれを乗算した複数の第３信号を、各第１出力端子から別々に出力する第１経路選択部と、前記第３信号のそれぞれが入力される複数の第２入力端子と、複数の第２出力端子とを有し、前記第２入力端子と前記第２出力端子との接続関係を切り替える第４信号の状態に応じて、前記第２入力端子と前記第２出力端子との接続関係を切り替えて、各第２入力端子に入力された第３信号を、当該第２入力端子と接続されている第２出力端子から出力する第２経路選択部と、前記第１出力端子と接続された、前記第３信号を平滑化するための第１負荷部と、前記第２出力端子と接続された、前記第３信号を電圧信号に変換するための第２負荷部と、を有する。
　また、本発明によるばらつき抑制方法は、電圧信号である第１信号を電流信号に変換して出力する電圧電流変換部と、前記電圧電流変換部から出力された第１信号が入力される第１入力端子と前記第１信号に複数の第２信号のそれぞれを乗算した複数の第３信号を出力する第１出力端子とを有する第１経路選択部と、前記第３信号のそれぞれが入力される複数の第２入力端子と複数の第２出力端子とを有する第２経路選択部と、前記第１出力端子と接続された前記第３信号を平滑化するための第１負荷部と、前記第２出力端子と接続された前記第３信号を電圧信号に変換するための第２負荷部と、を有するミキサ回路によるばらつき抑制方法であって、前記複数の第２信号を含む信号群の状態に応じて、前記第１入力端子と前記第１出力端子との接続関係を切り替えて、前記第１信号に前記第２信号のそれぞれを乗算した複数の第３信号を、各第１出力端子から別々に出力する第１切替ステップと、前記第２入力端子と前記第２出力端子との接続関係を切り替える第４信号の状態に応じて、前記第２入力端子と前記第２出力端子との接続関係を切り替えて、各第２入力端子に入力された第３信号を、当該第２入力端子と接続された第２出力端子から出力する第２切替ステップと、を有する。
　本発明によれば、回路の複雑化を軽減しつつ、振幅誤差や位相誤差を補償することが可能になる。
本発明の関連技術である直交ミキサ回路を示した回路図である。 図１で示した直交ミキサ回路を抽象化した回路図である。 図１で示した直交ミキサ回路で用いられる信号の波形を示したタイミングチャートである。 図１で示した直交ミキサ回路の特徴を説明するための図である。 第１の実施形態の直交ミキサ回路の構成を示した回路図である。 ４相クロック信号を示したタイミングチャートである。 選択信号を示したタイミングチャートである。 ＩＦ経路選択部の動作の一例を説明するための図である。 ＩＦ経路選択部の動作の一例を説明するための図である。 ＩＦ経路選択部の動作の一例を説明するための図である。 ＩＦ経路選択部の動作の一例を説明するための図である。 ＩＦ信号の信号波形の一例を示した図である。 電圧電流変換部の構成の一例を示した回路図である。 第１の生成回路の構成の一例を示した回路図である。 第１の生成回路の構成の他の例を示した回路図である。 第２の生成回路の構成の一例を示した回路図である。 第３の生成回路の構成の一例を示した回路図である。 ＩＦ経路選択部の構成の一例を示した回路図である。 選択回路の構成の一例を示した回路図である。 第２の実施形態の直交ミキサ回路の構成を示した回路図である。 ＩＦ経路選択部の構成の他の例を示した回路図である。 選択回路の他の例を示した回路図である。 第２の実施形態の他の直交ミキサ回路の構成を示した回路図である。 第３の実施形態の直交ミキサ回路の構成を示した回路図である。 第４の実施形態の直交ミキサ回路の構成を示した回路図である。 第５の実施形態の直交ミキサ回路の構成を示した回路図である。 第２のＩＦ経路選択部の構成の一例を示した回路図である。 第６の実施形態の直交ミキサ回路の構成を示した回路図である。 増幅器の構成の一例を示した回路図である。 第７の実施形態の直交ミキサ回路の構成を示した回路図である。 ＩＦ信号の信号波形の他の例を示した図である。 ＩＦ信号の信号波形の他の例を示した図である。
　以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明では、同じ機能を有する構成には同じ符号を付け、その説明を省略する場合がある。
　図５は、本発明の第１の実施形態の直交ミキサ回路の構成を示した回路図である。図５において、直交ミキサ回路は、電圧電流変換部１１と、ＲＦ経路選択部１２と、ＩＦ経路選択部１３と、負荷抵抗Ｒ１１～Ｒ１４と、負荷容量Ｃ１１～Ｃ１４とを有する。
　電圧電流変換部１１には、無線周波数帯の電圧信号であるＲＦ信号が入力される。電圧電流変換部１１は、その入力されたＲＦ信号を電流信号に変換して自身の出力端子から出力する。
　ＲＦ経路選択部１２は、電圧電流変換部１１から出力されたＲＦ信号が入力される入力端子Ｉと、複数の出力端子とを有する。また、ＲＦ経路選択部１２には、入力端子Ｉに入力されたＲＦ信号に乗算する複数の信号を含む信号群が入力される。
　本実施形態では、ＲＦ経路選択部１２の出力端子は４つあるとする。以下、ＲＦ経路選択部１２の出力端子を、出力端子Ｔ１～Ｔ４と称することもある。また、信号群は、複数の信号が同時にハイレベルになることがない４つの２値信号であるクロック信号ＣＬＫＩ、ＣＬＫＱ、ＣＬＫＩＢおよびＣＬＫＱＢを有する４相クロック信号であるとする。したがって、４相クロック信号の状態の数は４つになる。
　図６Ａは、４相クロック信号を示したタイミングチャートである。図６Ａで示されたように、４相クロック信号内のクロック信号ＣＬＫＩ、ＣＬＫＱ、ＣＬＫＩＢおよびＣＬＫＱＢは、デューティ比が２５％であり、位相がそれぞれ９０度ずつ異なる。
　なお、４相クロック信号は、本直交ミキサ回路を有する受信回路のローカル発振器の発振信号であるＬＯ信号から生成される。ＬＯ信号の周期（ＬＯ周期）と各クロック信号の周期とが等しいとすると、各クロック信号では、デューティ比が２５％なので、ハイレベルとなる期間は、ＬＯ周期の１／４となる。
　図５の説明に戻る。ＲＦ経路選択部１２は、４相クロック信号の状態に応じて、入力端子Ｉと出力端子Ｔ１～Ｔ４との接続関係を切り替えて、入力端子Ｉに入力されたＲＦ信号に４相クロック信号内の各クロック信号を乗算した複数の信号を、出力端子Ｔ１～Ｔ４から別々に出力することになる。より具体的には、ＲＦ経路選択部１２は、４相クロック信号の状態に応じて、入力端子Ｉを出力端子Ｔ１～Ｔ４のいずれかに接続する。
　ここで、ＲＦ信号に各クロック信号を乗算した複数の信号は、Ｉ信号およびＱ信号を有するＩＱ信号となる。なお、Ｉ信号およびＱ信号のそれぞれは、差動信号である。また、出力端子Ｔ１からＩ信号の正相信号が出力され、出力端子Ｔ２からＩ信号の逆相信号が出力され、出力端子Ｔ３からＱ信号の正相信号が出力され、出力端子Ｔ４からＱ信号の逆相信号が出力されるものとする。
　ＩＦ経路選択部１３は、ＲＦ経路選択部１２の出力端子Ｔ１～Ｔ４から出力されたＩＱ信号のそれぞれが入力される複数の入力端子と、複数の出力端子とを有する。
　なお、この入力端子に入力されるＩＱ信号は、後述するように負荷容量Ｃ１１～Ｃ１４で積分され、中間周波数（ＩＦ：Intermediate　Frequency）帯の信号に変換されている。以下、中間周波数帯の信号に変換されたＩＱ信号をＩＦ信号と称することもある。また、中間周波数帯の信号に変換されたＩ信号をＩＦ信号ＩＦ＿Ｉと称し、中間周波数帯の信号に変換されたＱ信号をＩＦ信号ＩＦ＿Ｑと称することもある。
　本実施形態では、ＩＦ経路選択部１３の入力端子および出力端子は、４つずつあるとする。以下、ＩＦ経路選択部１３の入力端子のそれぞれを、入力端子ＩＦ＿Ｉ＋、ＩＦ＿Ｉ－、ＩＦ＿Ｑ＋およびＩＦ＿Ｑ－と称し、ＩＦ経路選択部１３の出力端子のそれぞれを、出力端子Ｐ１～Ｐ４と称することもある。
　なお、入力端子ＩＦ＿Ｉ＋は、ＲＦ経路選択部１２の出力端子Ｔ１と接続され、入力端子ＩＦ＿Ｉ－は、ＲＦ経路選択部１２の出力端子Ｔ２と接続され、入力端子ＩＦ＿Ｑ＋は、ＲＦ経路選択部１２の出力端子Ｔ３と接続され、入力端子ＩＦ＿Ｑ－は、ＲＦ経路選択部１２の出力端子Ｔ４と接続されている。
　また、ＩＦ経路選択部１３には、自身の入力端子および出力端子の接続関係を切り替える選択信号Ｓが入力される。選択信号の状態の数は、ＩＦ経路選択部１３の出力端子の数と等しいとする。したがって、ＩＦ経路選択部１３の出力端子は４つあるので、選択信号の状態も４つあることになる。
　選択信号の状態は、予め定められた順番で遷移することが望ましい。また、選択信号の状態は、一定の時間間隔で遷移することが望ましい。さらに、選択信号Ｓの周波数は、ＩＦ経路選択部１３の入力端子に入力されるＩＦ信号の周波数以下であることが望ましく、ＩＦ信号の周波数と等しいことがより望ましい。
　以下では、選択信号Ｓは、４相クロック信号と同様に、複数の信号が同時にハイレベルになることがない４つの２値信号である個別選択信号Ｓ１～Ｓ４を有するものとする。以下、選択信号Ｓを、選択信号Ｓ＝（Ｓ１，Ｓ２，Ｓ３，Ｓ４）と称することもある。
　図６Ｂは、選択信号Ｓを示したタイミングチャートである。図６Ｂで示されたように、選択信号Ｓ内の個別選択信号Ｓ１～Ｓ４は、図６Ａで示したクロック信号と同様に、デューティ比が２５％であり、位相がそれぞれ９０度ずつ異なる。なお、個別選択信号の周波数は、クロック信号の周波数とは異なる。
　図５の説明に戻る。ＩＦ経路選択部１３は、選択信号Ｓの状態に応じて、自身の入力端子および出力端子の接続関係を切り替えて、各入力端子に入力されたＩＦ信号を、その入力端子と接続された出力端子から出力する。より具体的には、ＩＦ経路選択部１３は、選択信号の状態に応じて、自身の入力端子のそれぞれを、自身の出力端子のいずれかと重複なく接続する。
　負荷抵抗Ｒ１１～Ｒ１４は、ＩＦ経路選択部１３の出力端子と接続された負荷であり、ＩＱ信号を電圧信号に変換するための負荷である。
　本実施形態では、負荷抵抗Ｒ１１～Ｒ１４のそれぞれの一方の端は、ＩＦ経路選択部１３の出力端子Ｐ１～Ｐ４のいずれかと重複なく接続されている。なお、図５では、負荷抵抗Ｒ１１が出力端子Ｐ１に接続され、負荷抵抗Ｒ１２が出力端子Ｐ２に接続され、負荷抵抗Ｒ１３が出力端子Ｐ３に接続され、負荷抵抗Ｒ１４が出力端子Ｐ４に接続されている。また、負荷抵抗Ｒ１１～Ｒ１４の他方の端は、電源端子と接続されている。
　負荷容量Ｃ１１～Ｃ１４は、ＲＦ経路選択部１２の出力端子と接続された負荷であり、ＩＦ信号を平滑化するための負荷である。
　負荷容量Ｃ１１～Ｃ１４のそれぞれの一方の端は、ＲＦ経路選択部１２の出力端子のいずれかと重複なく接続されている。なお、図５では、負荷容量Ｃ１１が入力端子ＩＦ＿Ｉ＋に接続され、負荷容量Ｃ１２が入力端子ＩＦ＿Ｉ－に接続され、負荷容量Ｃ１３が入力端子ＩＦ＿Ｑ＋に接続され、負荷容量Ｃ１４が入力端子ＩＦ＿Ｑ－に接続されている。また、負荷容量Ｃ１１～Ｃ１４の他方の端は、電源端子と接続されている。
　また、負荷容量Ｃ１１～Ｃ１４は、ＩＦ経路選択部１３を介して、負荷抵抗Ｒ１１～Ｒ１４に並列に接続されている。このため、負荷容量Ｃ１１～Ｃ１４および負荷抵抗Ｒ１１～Ｒ１４は、ＬＰＦ（低域通過型フィルタ：Low-Pass　Filter）を形成している。
　なお、ＲＦ経路選択部１２が第１経路選択部に対応し、ＩＦ経路選択部１３が第２経路選択部に対応する。負荷容量Ｃ１１～Ｃ１４は、第１負荷部を構成し、負荷抵抗Ｒ１１～Ｒ１４は、第２負荷部を構成する。ここで、負荷抵抗Ｒ１１～Ｒ１４のそれぞれは、ＩＦ経路選択部１３の出力端子Ｐ１～Ｐ４のいずれかが重複なく接続されているので、第２負荷部は、出力端子Ｐ１～Ｐ４のそれぞれに接続された複数の負荷を有することになる。
　また、入力端子Ｉは、第１入力端子に対応し、入力端子ＩＦ＿Ｉ＋、ＩＦ＿Ｉ－、ＩＦ＿Ｑ＋およびＩＦ＿Ｑ－は、第２入力端子に対応し、出力端子Ｔ１～Ｔ４は、第１出力端子に対応し、出力端子Ｐ１～Ｐ４は、第２出力端子に対応する。そして、電圧電流変換部１１に入力されるＲＦ信号が第１信号に対応し、クロック信号ＣＬＫＩ、ＣＬＫＱ、ＣＬＫＩＢおよびＣＬＫＱＢが第２信号に対応し、４相クロック信号が信号群に対応し、ＩＱ信号が第３信号に対応し、選択信号Ｓが第４信号に対応する。
　次に、本実施形態の直交ミキサ回路の動作を説明する。なお、４相クロック信号は、図６Ａで示した信号であるとし、選択信号Ｓは、図６Ｂで示した信号であるとする。
　先ず、ＲＦ信号が電圧電流変換部１１に入力される。電圧電流変換部１１は、そのＲＦ信号を電流信号に変換してＲＦ経路選択部１２の入力端子Ｉに入力する。
　ＲＦ経路選択部１２は、４相クロック信号の状態に応じて、入力端子Ｉを、ＲＦ経路選択部１２の出力端子Ｔ１～Ｔ４のいずれかに接続して、ＩＱ信号を負荷容量Ｃ１１～Ｃ１４に時分割して出力する。
　具体的には、クロック信号ＣＬＫＩがハイレベルのときには、ＲＦ経路選択部１２は、入力端子Ｉを出力端子Ｔ１に接続して、ＩＱ信号を負荷容量Ｃ１１に出力する。クロック信号ＣＬＫＱがハイレベルにあるときには、ＲＦ経路選択部１２は、入力端子Ｉを出力端子Ｔ２に接続して、ＩＱ信号を負荷容量Ｃ１３に出力する。クロック信号ＣＬＫＩＢがハイレベルにあるときには、ＲＦ経路選択部１２は、入力端子Ｉを出力端子Ｔ３に接続して、ＩＱ信号を負荷容量Ｃ１２に出力する。そして、クロック信号ＣＬＫＱＢがハイレベルにあるときは、ＲＦ経路選択部１２は、入力端子Ｉを出力端子Ｔ４に接続して、ＩＱ信号を負荷容量Ｃ１４に出力する。これにより、ＩＱ信号は、負荷容量Ｃ１１～Ｃ１４にて積分され、ＲＦ信号が周波数変換されたＩＦ信号としてＩＦ経路選択部１３に入力されることになる。
　ＩＦ信号は、ＩＦ経路選択部１３にて負荷容量Ｃ１１～Ｃ１４と接続された負荷抵抗Ｒ１１～Ｒ１４によって電圧信号に変換されて、負荷容量Ｃ１１～Ｃ１４とＩＦ経路選択部１３との間から、アンプなどの後段の回路（図示せず）に出力される。
　また、ＩＦ経路選択部１３は、選択信号Ｓの状態に応じて、自身の入力端子および出力端子の接続関係を切り替えて、負荷容量Ｃ１１～Ｃ１４と負荷抵抗Ｒ１１～Ｒ１４の接続関係を切り替える。
　図７Ａ、図７Ｂ、図７Ｃおよび図７Ｄは、ＩＦ経路選択部１３のより詳細な動作を説明するための図である。
　個別選択信号Ｓ１がハイレベルの区間では、図７Ａで示したように、ＩＦ経路選択部１３は、負荷容量Ｃ１１を負荷抵抗Ｒ１１に接続し、負荷容量Ｃ１２を負荷抵抗Ｒ１２に接続し、負荷容量Ｃ１３を負荷抵抗Ｒ１３に接続し、負荷容量Ｃ１４を負荷抵抗Ｒ１４に接続する。
　個別選択信号Ｓ２がハイレベルの区間では、図７Ｂで示したように、ＩＦ経路選択部１３は、負荷容量Ｃ１１を負荷抵抗Ｒ１４に接続し、負荷容量Ｃ１２を負荷抵抗Ｒ１３に接続し、負荷容量Ｃ１３を負荷抵抗Ｒ１１に接続し、負荷容量Ｃ１４を負荷抵抗Ｒ１２に接続する。
　個別選択信号Ｓ３がハイレベルの区間では、図７Ｃで示したように、ＩＦ経路選択部１３は、負荷容量Ｃ１１を負荷抵抗Ｒ１２に接続し、負荷容量Ｃ１２を負荷抵抗Ｒ１１に接続し、負荷容量Ｃ１３を負荷抵抗Ｒ１４に接続し、負荷容量Ｃ１４を負荷抵抗Ｒ１３に接続する。
　個別選択信号Ｓ４がハイレベルの区間では、図７Ｄで示したように、ＩＦ経路選択部１３は、負荷容量Ｃ１１を負荷抵抗Ｒ１３に接続し、負荷容量Ｃ１２を負荷抵抗Ｒ１４に接続し、負荷容量Ｃ１３を負荷抵抗Ｒ１２に接続し、負荷容量Ｃ１４を負荷抵抗Ｒ１１に接続する。
　図８は、ＩＦ経路選択部１３の入力端子に入力されるＩＦ信号の信号波形と、ＩＦ経路選択部１３の出力端子から出力されるＩＦ信号の信号波形とを示した図である。なお、図８では、選択信号Ｓの周期がＩＦ信号の周期と等しいとしている。
　図８の上段には、負荷容量Ｃ１１が接続されている入力端子ＩＦ＿Ｉ＋における信号波形（太実線）と、負荷容量Ｃ１３が接続されている入力端子ＩＦ＿Ｑ＋における信号波形（太点線）とが示されている。また、図８の下段には、負荷抵抗Ｒ１１が接続される出力端子Ｐ１における信号波形（太実線）と、負荷抵抗Ｒ１３が接続される出力端子Ｐ３における信号波形（太点線）とが示されている。
　図８で示されたように、ＩＦ経路選択部１３は、ＩＦ信号を選択信号Ｓに基づいて変調（アップコンバージョン）する機能を有しており、出力端子Ｐ１～Ｐ４からは、ＩＦ信号が選択信号Ｓの２倍（つまり、元のＩＦ信号の２倍）の周波数に変換されて出力される。
　以上の動作が繰り返されることにより、負荷容量Ｃ１１～Ｃ１４のそれぞれが、負荷抵抗Ｒ１１～Ｒ１４の全てに時分割して接続されることになる。これにより、負荷抵抗Ｒ１１～Ｒ１４のばらつきによって生じるＩＦ信号の振幅誤差および位相誤差が、負荷容量Ｃ１１～Ｃ１４によって時間的に平均化され、振幅誤差および位相誤差のないＩＦ信号が得られる。
　次に、電圧電流変換部１１の具体的な構成について説明する。
　図９は、電圧電流変換部１１の構成の一例を示した回路図である。図９において、電圧電流変換部１１は、容量素子Ｃ５１およびＣ５２と、抵抗素子Ｒ５１およびＲ５２と、ＰＭＯＳトランジスタＭＰ５１と、ＮＭＯＳトランジスタＭＮ５１とを有する。
　ＮＭＯＳトランジスタＭＮ５１およびＰＭＯＳトランジスタＭＰ５１は、ＣＭＯＳトランジスタを構成し、ゲートに入力される入力電圧の値に応じて、互いに相補的に駆動段と負荷段の役割を担っている。また、ＰＭＯＳトランジスタＭＰ５１のゲートには、抵抗素子Ｒ５１を介してバイアス電圧ＶＢＰが印加され、ＮＭＯＳトランジスタＭＮ５１のゲートには、抵抗素子Ｒ５２を介してバイアス電圧ＶＢＮが印加されている。
　電圧電流変換部１１に入力されたＲＦ信号は、２つに分岐され、その分岐されたＲＦ信号の一方は、容量素子Ｃ５１にて直流成分が除去されてＰＭＯＳトランジスタＭＰ５１のゲートに入力され、ＲＦ信号の他方は、容量素子Ｃ５２にて直流成分が除去されてＮＭＯＳトランジスタＭＰ５２のゲートに入力される。これにより、ＮＭＯＳトランジスタＭＮ５１およびＰＭＯＳトランジスタＭＰ５１のドレインから、ＲＦ信号の値に比例した値の電流が出力される。したがって、ＲＦ信号が電流信号に変換されて出力されることになる。
　次に、４相クロック信号を生成する回路の具体的な構成について説明する。
　なお、ローカル発振器のＬＯ信号から、デューティ比が５０％であり、位相が互いに９０度ずつ異なるローカル信号ＬＯ＿Ｉ、ＬＯ＿Ｑ、ＬＯ＿ＩＢおよびＬＯ＿ＱＢを有する４相ローカル信号が生成され、その４相ローカル信号から４相クロック信号が生成される。
　図１０Ａおよび図１０Ｂは、４相ローカル信号を生成する第１の生成回路の構成の一例を示した回路図である。
　図１０Ａでは、第１の生成回路は、遅延型フリップフロップ（ＤＦＦ：D-type　Flip　Flop）６１および６２を有する。
　遅延型フリップフロップ６１および６２のそれぞれには、４相ローカル信号の２倍の周波数で発振しているＬＯ信号が入力される。遅延型フリップフロップ６１および６２のそれぞれは、ＬＯ信号を１／２に分周してローカル信号ＬＯ＿Ｉ、ＬＯ＿Ｑ、ＬＯ＿ＩＢおよびＬＯ＿ＱＢとして出力する。
　図１０Ｂでは、第１の生成回路は、ポリフェーズフィルタ６３を用いて、４相ローカル信号と同じ周波数のＬＯ信号を、９０度ずつ位相回転させて、ローカル信号ＬＯ＿Ｉ、ＬＯ＿Ｑ、ＬＯ＿ＩＢおよびＬＯ＿ＱＢとして出力する。
　図１０Ｃは、４相ローカル信号から４相クロック信号を生成する第２の生成回路の構成の一例を示した回路図である。
　図１０Ｃにおいて、第２の生成回路は、４つの論理積回路からなる論理積部６４を有する。論理積部６４は、ローカル信号ＬＯ＿Ｉ、ＬＯ＿Ｑ、ＬＯ＿ＩＢおよびＬＯ＿ＱＢから２つの信号を選択する組み合わせごとに論理積を算出することで、クロック信号ＣＬＫＩ、ＣＬＫＱ、ＣＬＫＩＢおよびＣＬＫＱＢを生成する。
　より具体的には、論理積部６４は、ローカル信号ＬＯ＿ＱＢおよびＬＯ＿Ｉの論理積を算出してクロック信号ＣＬＫＩを生成し、ローカル信号ＬＯ＿ＩおよびＬＯ＿Ｑの論理積を算出してクロック信号ＣＬＫＱを生成し、ローカル信号ＬＯ＿ＱおよびＬＯ＿ＩＢの論理積を算出してクロック信号ＣＬＫＩＢを生成し、ローカル信号ＬＯ＿ＩＢおよびＬＯ＿ＱＢの論理積を算出して、クロック信号ＣＬＫＱＢを生成する。
　次に、選択信号Ｓを生成する第３の生成回路の具体的な構成について説明する。
　選択信号Ｓ内の各個別選択信号は、４相クロック信号内の各クロック信号と周波数は異なっているが、それ以外の基本的な特徴は一致する。したがって、選択信号Ｓは、図１０Ａ～図１０Ｃで説明した第１の生成回路および第２の生成回路と同様な回路を用いて生成することができる。なお、選択信号Ｓを生成する場合、ＬＯ信号の周波数は、選択信号Ｓの周波数に応じて決定される。
　また、第３の生成回路では、図１０Ｃで示した回路の代わりに、図１０Ｄで示した回路を用いてもよい。
　図１０Ｄでは、発振信号の代わりに、直交復調後のＩＦ信号ＩＦ＿ＩおよびＩＦ＿Ｑを用いることで、ＩＦ信号ＩＦ＿ＩおよびＩＦ＿Ｑに依存した周波数および位相の選択信号を生成している。なお、図１０Ｄで示した第３の生成回路では、論理積部６４の前段に、ＩＦ信号ＩＦ＿ＩおよびＩＦ＿Ｑのそれぞれを増幅する増幅器６５および６６が設けられている。なお、論理積部６４の代わりに２ビットの計数回路などが用いられてもよい。
　以上説明した第１～第３の生成回路は、直交ミキサ回路とは別体としたが、直交ミキサ回路に備わっていてもよい。
　次に、ＩＦ経路選択部１３の具体的な構成について説明する。
　図１１Ａは、ＩＦ経路選択部１３の構成の一例を示した回路図である。図１１Ａにおいて、ＩＦ経路選択部１３は、マルチプレクサ回路である選択回路（図１１Ａ中のＳＥＬ４）７１～７４を有する。
　選択回路７１～７４のそれぞれの入力端子は、ＩＦ経路選択部１３の全ての入力端子と接続され、選択回路７１～７４のそれぞれの出力端子は、ＩＦ経路選択部１３の出力端子のいずれか１つと重複なく接続されている。また、選択回路７１～７４のそれぞれには、選択信号Ｓが入力される。
　選択回路７１～７４のそれぞれは、選択信号Ｓの状態に応じて、ＩＦ経路選択部１３の入力端子のいずれかを、自回路と接続されたＩＦ経路選択部１３の出力端子に接続する。ここで、選択信号Ｓの同一の状態では、選択回路７１～７４は、別々の入力端子を出力端子と接続する。
　以下、入力端子と出力端子の接続関係を、（Ａ１，Ａ２，Ａ３，Ａ４）＝（Ｂ１，Ｂ２，Ｂ３，Ｂ４）で表すとする。これは、入力端子Ａ１および出力端子Ｂ１が接続され、入力端子Ａ２および出力端子Ｂ２が接続され、入力端子Ａ３および出力端子Ｂ３が接続され、入力端子Ａ４および出力端子Ｂ４が接続されることを表す。
　この表記では、個別選択信号Ｓ１がハイレベルの場合、（ＩＦ＿Ｉ＋，ＩＦ＿Ｉ－，ＩＦ＿Ｑ＋，ＩＦ＿Ｑ－）＝（Ｐ１，Ｐ２，Ｐ３，Ｐ４）となり、個別選択信号Ｓ２がハイレベルの場合、（ＩＦ＿Ｉ＋，ＩＦ＿Ｉ－，ＩＦ＿Ｑ＋，ＩＦ＿Ｑ－）＝（Ｐ２，Ｐ３，Ｐ４，Ｐ１）となり、個別選択信号Ｓ３がハイレベルの場合、（ＩＦ＿Ｉ＋，ＩＦ＿Ｉ－，ＩＦ＿Ｑ＋，ＩＦ＿Ｑ－）＝（Ｐ３，Ｐ４，Ｐ１，Ｐ２）となり、個別選択信号Ｓ４がハイレベルの場合、（ＩＦ＿Ｉ＋，ＩＦ＿Ｉ－，ＩＦ＿Ｑ＋，ＩＦ＿Ｑ－）＝（Ｐ４，Ｐ１，Ｐ２，Ｐ３）となる。
　図１１Ｂは、選択回路の具体的な構成を示した回路図である。図１１Ｂにおいて、選択回路は、開閉素子７５～７８を有する。開閉素子７５～７８のそれぞれは、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを組み合わせたトランスミッションゲートを用いて構成される。
　開閉素子７５～７８の入力端子Ａ～Ｄは、ＩＦ経路選択部１３の入力端子のいずれかと重複なく接続される。開閉素子７５～７８の出力端子Ｙは、共通化され、選択回路の出力端子と接続される。また、開閉素子７５～７８の制御端子（ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのゲート）には、個別選択信号Ｓ１～Ｓ４のいずれかが重複なく入力される。
　開閉素子７５～７８は、その入力された個別選択信号がハイレベルのとき、開状態となり、自素子に接続されているＩＦ経路選択部１３の入力端子を、選択回路の出力端子とを接続する。
　なお、選択回路は、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタからなる開閉素子を用いて構成されてもよい。また、なお、ＲＦ経路選択部１２は、ＩＦ経路選択部１３と同様に、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、または、その両方を有する開閉素子を用いて構成することができる。
　本実施形態によれば、電圧電流変換部１１は、電圧信号であるＲＦ信号を電流信号に変換して出力する。ＲＦ経路選択部１２は、４相クロック信号の状態に応じて、自身の入力端子を、自身の出力端子のいずれかに接続して、ＲＦ信号に４相クロック信号内のクロック信号のそれぞれを乗算した複数のＩＦ信号を自身の出力端子から別々に出力する。ＩＦ経路選択部１３は、選択信号Ｓに応じて、自身の入力端子および出力端子の接続関係を切り替えて、自身の各入力端子に入力されたＩＦ信号を、その入力端子と接続された自身の出力端子から出力する。負荷容量Ｃ１１～Ｃ１４は、ＲＦ経路選択部１２の出力端子と接続され、ＩＦ信号を平滑化する。負荷抵抗Ｒ１１～Ｒ１４は、ＩＦ経路選択部の出力端子と接続され、ＩＦ信号を電圧信号に変換する。
　この場合、ＩＦ信号を電圧信号に変換する負荷抵抗Ｒ１１～Ｒ１４が接続された出力端子Ｐ１～Ｐ４との接続関係が、選択信号に応じて切り替えられる。このため、ＩＦ信号を負荷抵抗Ｒ１１～Ｒ１４のそれぞれに時分割して入力することが可能になるので、負荷抵抗Ｒ１１～Ｒ１４のばらつきが原因で発生するＩＦ信号の位相誤差および振幅誤差を平均化させることが可能になる。よって、ＩＦ信号の位相誤差および振幅誤差を補償することが可能になる。また、位相誤差および振幅誤差を検出したり、負荷抵抗Ｒ１１～Ｒ１４の値を調整したりする必要がないので、補償システムや負荷抵抗Ｒ１１～Ｒ１４の可変機能を設ける必要がない。したがって、回路の複雑化を軽減しつつ、振幅誤差や位相誤差を補償することが可能になる。
　なお、従来の直交ミキサ回路に対して新たに追加される回路は、ＩＦ経路選択部１３だけであり、ＩＦ経路選択部１３は、簡易な計数回路や選択回路などのデジタル回路を用いて構成することができる。また、それらのデジタル回路は微細ＣＭＯＳトランジスタなどを用いて構成することができるので、新たに追加される回路を非常に小さな面積で構成することが可能になる。したがって、位相誤差および振幅誤差を補償するための面積増加を非常に小さくすることができる。
　さらに、新たに追加される回路の消費電流は、選択信号Ｓや４相クロック信号の状態が切り替わる瞬間に流れる貫通電流のみである。また、その新たに追加される回路には、微細ＣＭＯＳトランジスタを用いることができるので、その貫通電流を非常に小さくすることができる。したがって、位相誤差および振幅誤差を補償するための消費電力を非常に小さくすることができる。
　また、本実施形態では、ＲＦ経路選択部１２の出力端子および４相クロック信号の状態は、４つずつある。この場合、本ミキサ回路を、差動信号であるＩ信号およびＱ信号を生成する直交ミキサ回路として用いることが可能になる。
　また、本実施形態では、４相クロック信号は、デューティ比が２５％であり、位相がそれぞれ９０度ずつ異なる２値信号、または、当該２値信号の反転信号である。
　この場合、Ｉ信号用の電圧電流変換部１１とＱ信号用の電圧電流変換部とを共有化しつつ、Ｉ信号およびＱ信号を正確に生成することが可能になる。
　また、本実施形態では、選択信号の状態の数は、ＩＦ経路選択部１３の出力端子の数と等しい。第２負荷部は、ＩＦ経路選択部１３の出力端子のそれぞれに接続された複数の負荷抵抗Ｒ１１～Ｒ１４を有する。また、ＩＦ経路選択部１３は、選択信号の状態に応じて、ＩＦ経路選択部１３の入力端子のそれぞれを、ＩＦ経路選択部１３の出力端子と重複なく接続する。
　この場合、ＲＦ経路選択部１２の出力端子を全ての負荷抵抗Ｒ１１～Ｒ１４に時分割して接続することが可能になり、負荷抵抗Ｒ１１～Ｒ１４のばらつきが原因で発生する位相誤差および振幅誤差をより正確に補償することが可能になる。
　また、本実施形態では、選択信号の状態は、予め定められた順番に遷移する。この場合、周期的な信号を選択信号として用いることが可能になり、容易に負荷抵抗Ｒ１１～Ｒ１４のばらつきの影響を補償することが可能になる。
　また、本実施形態では、選択信号の状態は、一定時間間隔で遷移する。この場合、ＲＦ経路選択部１２の出力端子を全ての負荷抵抗Ｒ１１～Ｒ１４のそれぞれに等しい時間接続することが可能になり、負荷抵抗Ｒ１１～Ｒ１４のばらつきが原因で発生する位相誤差および振幅誤差をより正確に補償することが可能になる。
　また、本実施形態では、第１負荷部は、負荷容量Ｃ１１～Ｃ１４を含む。この場合、負荷容量Ｃ１１～Ｃ１４と負荷抵抗Ｒ１１～Ｒ１４がＬＰＦを形成することになり、ＩＦ信号をそのＬＰＦに常時接続されることが可能になる。このため、図８で示したように、ＩＦ信号の信号波形を連続させることが可能になるので、前置フィルタが不要となる。
　また、本実施形態では、選択信号Ｓの周波数は、ＩＦ経路選択部１３に入力されるＩＦ信号の周波数以下である。この場合、ＩＦ信号の一周期の間に、そのＩＦ信号を負荷抵抗Ｒ１１～Ｒ１４の全てに入力することが可能になり、負荷抵抗Ｒ１１～Ｒ１４のばらつきが原因で発生する位相誤差および振幅誤差をより正確に補償することが可能になる。
　なお、本実施形態では、負荷容量Ｃ１１～Ｃ１４のばらつきの影響を補償することはできない。しかしながら、容量のばらつきは、一般的にトランジスタなどの抵抗素子のばらつきに比べて非常に小さいので、負荷容量Ｃ１１～Ｃ１４のばらつきの影響は無視することができる。
　また、本実施の形態では、４個の負荷抵抗を用いたが、５個以上の負荷抵抗を用意してもよい。この場合、用意された負荷抵抗のうちの４個の負荷抵抗をランダムまたは予め定められた規則で選択して用いる。このとき、ＩＦ経路選択部１３の出力端子や選択信号Ｓの状態の数は、負荷抵抗の数に応じて増やす必要がある。
　また、本ミキサ回路は、ＲＦ信号の代わりに第１中間周波数の信号を入力することで、ベースバンドまたは第２中間周波数の信号を出力する用途に利用することもできるし、ベースバンドまたは中間周波数帯の信号を入力することで、ＲＦ信号を出力する用途に利用することもできる。
　さらに、本実施形態では、デューティ比が２５％のクロック信号を用いてＲＦ信号を周波数変換しているが、ローカル信号ＬＯ＿Ｉ、ＬＯ＿Ｑ、ＬＯ＿ＩＢおよびＬＯ＿ＱＢのように、デューティ比が５０％のクロック信号を用いても、負荷抵抗のばらつきを時間的に平均化するという効果を得ることは可能である。
　また、ローカル信号ＬＯ＿Ｉ、ＬＯ＿Ｑ、ＬＯ＿ＩＢおよびＬＯ＿ＱＢや、クロック信号ＣＬＫＩ、ＣＬＫＱ、ＣＬＫＩＢおよびＣＬＫＱＢの位相関係は、ＩＦ信号の周波数や発振信号ＬＯの周波数に応じて適宜反転させてもよい。
　また、選択信号Ｓの周期は、一定ではなく、時間の経過とともに変化してもよい。個別選択信号Ｓ１、Ｓ２、Ｓ３およびＳ４がハイレベルとなる期間は、全て等しい必要はなく、任意の時間比であってもよいし、時間とともに変化してもよい。この場合、選択信号Ｓの高調波が広帯域に拡散され、特定周波数に不要波の電力が集中するのを防ぐことが可能になる。
　さらに、選択信号Ｓの状態の状態に応じた負荷容量Ｃ１１～Ｃ１４と負荷抵抗Ｒ１１～Ｒ１４との接続関係は、図７Ａ～図７Ｄで説明した接続関係に限らず適宜変更可能である。また、接続関係の切り替えの順番は、任意でよい。
　次に第２の実施形態について説明する。
　図１２は、本実施形態の第１の直交ミキサ回路を示した回路図である。図１２において、直交ミキサ回路は、図６と比較して、負荷抵抗Ｒ１１～Ｒ１４の代わりに、負荷抵抗Ｒ８１およびＲ８２を有し、負荷容量Ｃ１１～Ｃ１４の代わりに、負荷容量Ｃ８１およびＣ８２を有する点が異なる。
　負荷容量Ｃ８１およびＣ８２は、ＲＦ経路選択部１２の出力端子と接続される。より具体的には、負荷容量Ｃ８１は、ＩＦ信号ＩＦ＿Ｉの正相信号および逆相信号のそれぞれの信号線の間に設けられ、負荷容量Ｃ８２は、ＩＦ信号ＩＦ＿Ｑの正相信号および逆相信号のそれぞれの信号線の間に設けられる。
　負荷抵抗Ｒ８１およびＲ８２は、ＩＦ経路選択部１３の出力端子と接続される。より具体的には、負荷抵抗Ｒ８１は、出力端子Ｐ１およびＰ２と間に接続され、負荷抵抗Ｒ８２は出力端子Ｐ３およびＰ４と間に接続される。
　図１２では、ばらつきが発生する負荷抵抗は２個だけである。このため、ＩＦ経路選択部１３は、選択信号Ｓに応じて、入力端子ＩＦ＿Ｉ＋およびＩＦ＿Ｑ＋を、出力端子Ｐ１およびＰ３のいずれかに重複なく接続し、入力端子ＩＦ＿Ｉ－およびＩＦ＿Ｑ－を、出力端子Ｐ２およびＰ４のいずれかに重複なく接続すれば、負荷抵抗のばらつきに影響を抑制することができる。
　したがって、選択信号Ｓの状態は２つでよい。つまり、選択信号Ｓに含まれる個別選択信号は、個別選択信号Ｓ１およびＳ２の２つでよい。なお、ＩＦ経路選択部１３の入力端子および出力端子を常に接続するように構成する場合、デューティ比が５０％の２値信号およびその２値信号の反転信号を、個別選択信号Ｓ１およびＳ２として用いることができる。
　図１３Ａは、本実施形態におけるＩＦ経路選択部１３の具体的な構成の一例を示した回路図である。図１３Ａにおいて、ＩＦ経路選択部１３は、マルチプレクサ回路である選択回路（図１３Ａ中のＳＥＬ２）９１～９４を有する。
　選択回路９１および９２の入力端子には、ＩＦ経路選択部１３の端子ＩＦ＿Ｉ＋およびＩＦ＿Ｑ＋が接続され、選択回路９３および９４の入力端子には、ＲＦ経路選択部１２の入力端子ＩＦ＿Ｉ－およびＩＦ＿Ｑ－が接続される。また、選択回路９１の出力端子には、ＩＦ経路選択部１３の出力端子Ｐ１が接続され、選択回路９２の出力端子には、ＩＦ経路選択部１３の出力端子Ｐ３が接続され、選択回路９３の出力端子には、ＩＦ経路選択部１３の出力端子Ｐ２が接続され、選択回路９４の出力端子には、ＩＦ経路選択部１３の出力端子Ｐ４が接続される。そして、選択回路９１～９４のそれぞれには、選択信号Ｓが入力される。
　選択回路９１～９４のそれぞれは、選択信号Ｓの状態に応じて、自回路と接続されたＩＦ経路選択部１３の入力端子のいずれかを、自回路と接続されたＩＦ経路選択部１３の出力端子に接続する。ここで、選択信号Ｓの同一の状態では、選択回路９１～９４は、別々の入力端子を出力端子と接続する。
　例えば、個別選択信号Ｓ１がハイレベルの場合、選択回路９１は、入力端子ＩＦ＿Ｉ＋を出力端子Ｐ１に接続し、選択回路９２は、入力端子ＩＦ＿Ｑ＋を出力端子Ｐ３に接続し、選択回路９３は、入力端子ＩＦ＿Ｉ－を出力端子Ｐ２に接続し、選択回路９４は、入力端子ＩＦ＿Ｑ－を出力端子Ｐ４に接続する。
　一方、個別選択信号Ｓ２がハイレベルの場合、選択回路９１は、入力端子ＩＦ＿Ｑ＋を出力端子Ｐ１に接続し、選択回路９２は、入力端子ＩＦ＿Ｉ＋を出力端子Ｐ３に接続し、選択回路９３は、入力端子ＩＦ＿Ｑ－を出力端子Ｐ２に接続し、選択回路９４は、入力端子ＩＦ＿Ｉ－を出力端子Ｐ４に接続する。
　図１３Ｂは、図１３Ａで示したＩＦ経路選択部１３の選択回路の具体的な構成を示した回路図である。図１３Ｂにおいて、選択回路は、開閉素子９５および９６を有する。開閉素子９５および９６のそれぞれは、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを組み合わせたトランスミッションゲートを用いて構成される。
　開閉素子９５および９６の入力端子ＥおよびＦは、選択回路の入力端子のいずれかと重複なく接続される。開閉素子９５および９６の出力端子Ｚは、共通化され、選択回路の出力端子と接続される。また、開閉素子９５および９６の制御端子には、個別選択信号Ｓ１およびＳ２のいずれかが入力される。開閉素子９５および９６は、その入力された個別選択信号がハイレベルのとき、開状態となる。
　上記の構成を備えることで、負荷抵抗および負荷容量の数を少なくすることが可能になるため、直交ミキサ回路の面積およびコストを低く抑えることが可能になる。
　なお、負荷容量は、図５と同様に、信号線との接地点との間に接続されてもよい。この場合、負荷容量の数は４つ必要となる。また、信号線と接地点との間に接続された容量素子と、信号線間に接続された容量素子とを負荷容量として用いてもよい。
　図１４は、本実施形態の第２の直交ミキサ回路を示した回路図である。図１４において、直交ミキサ回路は、図１２と比較して、負荷抵抗Ｒ８１およびＲ８２の代わりに、負荷抵抗Ｒ１０１を有する。
　負荷抵抗Ｒ１０１の一端は、出力端子Ｐ１およびＰ３に接続され、負荷抵抗Ｒ１０１の他端は、出力端子Ｐ２およびＰ４と接続される。
　図１４では、ＩＦ経路選択部１３は、選択信号Ｓに応じて、負荷抵抗Ｒ１０１が負荷容量Ｃ８１またはＣ８２と並列に接続するように、ＲＦ経路選択部１２の出力端子とＩＦ経路選択部１３の出力端子との接続関係を切り替える。
　負荷抵抗Ｒ１０１が負荷容量Ｃ８１と並列に接続されているときは、ＩＦ信号ＩＦ＿Ｑが負荷容量Ｃ８２に保持された電圧値となり、負荷抵抗Ｒ１０１が負荷容量Ｃ８２と並列に接続されているときは、ＩＦ信号Ｆ＿Ｉが負荷容量Ｃ８１に保持された電圧値となる。
　以上により、負荷抵抗が１つでよくなるので、直交ミキサ回路の回路構成を単純化することが可能になる。しかしながら、ＩＦ経路選択部１３は離散時間処理を行う必要がある。
　一般に、離散時間処理回路に入力される入力信号の信号帯域は、標本化周波数の二分の一以下に制限される必要がある。このため、直交ミキサ回路には、帯域制限のための前置フィルタが必要となる。
　次に第３の実施形態について説明する。
　図１５は、本実施形態の直交ミキサ回路の構成を示した回路図である。図１５において、直交ミキサ回路は、図５と比較して、電圧電流変換部１１の代わりに、電圧電流変換部１１１を有し、ＲＦ経路選択部１２の代わりに、ＲＦ経路選択部１１２を有する。なお、電圧電流変換部１１１およびＲＦ経路選択部１１２は、差動構成を有している点が電圧電流変換部１１およびＲＦ経路選択部１２と異なる。
　電圧電流変換部１１１には、差動電圧信号であるＲＦ信号が入力される。電圧電流変換部１１１は、その差動信号であるＲＦ信号を電流信号に変換して自身の出力端子から出力する。
　ＲＦ経路選択部１１２は、電圧電流変換部１１から出力されたＲＦ信号が入力される入力端子Ｉ１およびＩ２と、複数の出力端子とを有する。また、ＲＦ経路選択部１１２には、４相クロック信号が入力される。
　なお、入力端子Ｉ１には、ＲＦ信号の正相信号が入力され、入力端子Ｉ２には、ＲＦ信号の逆相信号が入力されるものとする。また、以下では、ＲＦ経路選択部１１２の出力端子は４つあるとし、その出力端子を、出力端子Ｕ１～Ｕ４と称することもある。
　ＲＦ経路選択部１１２は、４相クロック信号の状態に応じて、入力端子Ｉ１および１１２Ｂを、出力端子Ｕ１～Ｕ４のいずれか二つに別々に接続する。これにより、ＲＦ経路選択部１２は、ＲＦ信号に４相クロック信号内の各クロック信号を乗算した複数の信号を、出力端子Ｕ１～Ｕ４から別々に出力することになる。
　具体的には、クロック信号ＣＬＫＩがハイレベルになるときには、ＲＦ経路選択部１１２は、入力端子Ｉ１を出力端子Ｕ１に接続し、入力端子Ｉ２を出力端子Ｕ２に接続する。また、クロック信号ＣＬＫＱがハイレベルになるときには、ＲＦ経路選択部１１２は、入力端子Ｉ１を出力端子Ｕ３に接続し、入力端子Ｉ２を出力端子Ｕ４に接続する。また、クロック信号ＣＬＫＩＢがハイレベルになるときには、ＲＦ経路選択部１１２は、入力端子Ｉ１を出力端子Ｕ２に接続し、入力端子Ｉ２を出力端子Ｕ１に接続する。そして、クロック信号ＣＬＫＱＢがハイレベルになるときには、ＲＦ経路選択部１１２は、入力端子Ｉ１を出力端子Ｕ４に接続し、入力端子Ｉ２を出力端子Ｕ３に接続する。
　本実施形態によれば、本直交ミキサ回路は、ダブルバランスミキサ回路として機能する。これにより、ＩＦ信号の偶数次歪や、ＲＦ信号やローカル信号ＬＯのフィードスルーを抑圧することができる。
　次に本発明の第４の実施形態について説明する。
　図１６は、本実施形態の直交ミキサ回路の構成を示した回路図である。図１６において、直交ミキサ回路は、図１５と比較して、第２負荷部をアクティブ負荷（能動負荷）１２１および１２２で実現した点が異なる。なお、アクティブ負荷１２１および１２２としては、電圧電流変換回路を用いている。
　図１５で示した直交ミキサ回路の周波数変換利得は、電圧電流変換部１１１の変換利得と負荷抵抗の積に比例する。しかしながら、一般的に、製造工程における負荷抵抗などのばらつきのために、この周波数変換利得を精度よく決めることは困難である。一方、図１６で示した直交ミキサ回路の周波数変換利得は、電圧電流変換部１１１の変換利得と、アクティブ負荷１２１および１２２として用いた電圧電流変換回路の変換利得の比に比例する。このため、本実施形態の直交ミキサ回路は、製造工程における負荷のばらつきに対してより優れた耐性を有する。
　次に本発明の第５の実施形態について説明する。
　図１７は、本実施形態の直交ミキサ回路の構成を示した回路図である。図１７において、直交ミキサ回路は、図１５と比較して、第２負荷部を２次ＬＰＦ１３１および１３２で実現し、第２のＩＦ経路選択部１３３と、第２の負荷容量Ｃ１３４～Ｃ１３７とをさらに有する点が異なる。
　２次ＬＰＦ１３１および１３２は、トランスインピーダンスアンプを用いた２次の低域通過型フィルタであり、ＩＦ信号の予め定められたナイキスト周波数以上の高周波数帯域を減衰させて出力する。なお、２次ＬＰＦ１３１および１３２は、差動構成を有する。
　２次ＬＰＦ１３１は、直列に接続された電圧電流変換器１３８Ａ～１３８Ｃを有する。最前段の電圧電流変換器１３８Ａの２つの入力端子は、ＩＦ経路選択部１３の出力端子Ｐ１およびＰ２のそれぞれに接続されている。また、電圧電流変換器１３８Ａおよび１３８Ｃの出力端子は、電圧電流変換器１３８Ａの入力端子に帰還接続されており、電圧電流変換器１３８Ｂの出力端子Ｑ１およびＱ２は、２次ＬＰＦ１３１の出力端子と兼用され、ＩＦ経路選択部１３３と接続される。
　また、２次ＬＰＦ１３２は、直列に接続された電圧電流変換器１３９Ａ～１３９Ｃを有する。最前段の電圧電流変換器１３９Ａの２つの入力端子は、ＩＦ経路選択部１３の出力端子Ｐ３およびＰ４のそれぞれに接続されている。また、電圧電流変換器１３９Ａおよび１３９Ｃの出力端子は、電圧電流変換器１３９Ａの入力端子に帰還接続されており、電圧電流変換器１３９Ｂの出力端子Ｑ３およびＱ４は、２次ＬＰＦ１３２の出力端子と兼用され、ＩＦ経路選択部１３３と接続される。
　以上により、ＩＦ信号ＩＦ＿Ｉ内の高周波帯域は２次ＬＰＦ１３１にて減衰され、ＩＦ信号ＩＦ＿Ｑ内の高周波帯域は２次ＬＰＦ１３２にて減衰される。
　ＩＦ経路選択部１３３は、ＩＦ経路選択部１３から出力されたＩＦ信号が入力される複数の入力端子と、複数の出力端子とを有する。以下では、ＩＦ経路選択部１３３の入力端子および出力端子は、４つずつあるとする。以下、ＩＦ経路選択部１３の入力端子のそれぞれを、入力端子Ｖ１～Ｖ４と称し、ＩＦ経路選択部１３３の出力端子のそれぞれを、出力端子ＩＦ＿Ｉ２＋、ＩＦ＿Ｉ２－、ＩＦ＿Ｑ２＋およびＩＦ＿Ｑ２－と称することもある。
　入力端子Ｖ１～Ｖ４には、ＩＦ経路選択部１３から出力されたＩＦ信号のそれぞれが、２次ＬＰＦ１３１または１３２を介して入力される。
　ＩＦ経路選択部１３３は、選択信号Ｓに応じて、自身の入力端子および出力端子の接続関係を切り替えて、各入力端子に入力されたＩＦ信号を、その入力端子と接続された出力端子から出力する。より具体的には、ＩＦ経路選択部１３３は、選択信号Ｓの状態に応じて、自身の入力端子のそれぞれを、自身の出力端子と重複なく接続する。これにより、ＩＦ経路選択部１３３は、自身の各入力端子に入力されたＩＦ信号を、その入力端子と接続された自身の出力端子から出力することになる。
　負荷容量Ｃ１３４～Ｃ１３７は、ＩＦ経路選択部１３３の出力端子と重複なく接続された負荷であり、ＩＦ信号を平滑化するための負荷である。なお、負荷容量Ｃ１３４～Ｃ１３７を導入する理由は、２次ＬＰＦを用いてＩＦ信号を電圧信号に変換する場合、そのＩＦ信号を平滑化するのには、１つの経路につき２個の負荷容量が必要となるためである。
　図１８は、ＩＦ経路選択部１３３の構成の一例を示した回路図である。図１８において、ＩＦ経路選択部１３３は、図１１Ａで示したＩＦ経路選択部１３と同様に、マルチプレクサ回路である選択回路（図１１Ａ中のＳＥＬ４）１４１～１４４を有する。
　選択回路１４１～１４４のそれぞれの入力端子は、ＩＦ経路選択部１３３の全ての入力端子と接続され、選択回路１４１～１４４のそれぞれの出力端子は、ＩＦ経路選択部１３３の出力端子のいずれか１つと重複なく接続されている。また、選択回路１４１～１４４のそれぞれには、選択信号Ｓが入力される。
　入力端子と出力端子の接続関係は、個別選択信号Ｓ１がハイレベルの場合、（Ｖ１，Ｖ２，Ｖ３，Ｖ４）＝（ＩＦ＿Ｉ２＋，ＩＦ＿Ｑ２－，ＩＦ＿Ｑ２＋，ＩＦ＿Ｉ２－）となり、個別選択信号Ｓ２がハイレベルの場合、（Ｖ１，Ｖ２，Ｖ３，Ｖ４）＝（ＩＦ＿Ｉ２－，ＩＦ＿Ｉ２＋，ＩＦ＿Ｑ２－，ＩＦ＿Ｑ２＋）となり、個別選択信号Ｓ３がハイレベルの場合、（Ｖ１，Ｖ２，Ｖ３，Ｖ４）＝（ＩＦ＿Ｑ２＋，ＩＦ＿Ｉ２－，ＩＦ＿Ｉ２＋，ＩＦ＿Ｑ２－）となり、個別選択信号Ｓ４がハイレベルの場合、（Ｖ１，Ｖ２，Ｖ３，Ｖ４）＝（ＩＦ＿Ｑ２－，ＩＦ＿Ｑ２＋，ＩＦ＿Ｉ２－，ＩＦ＿Ｉ２＋）となる。
　なお、第２のＩＦ経路選択部１３３は第３経路選択部に対応し、第２の負荷容量Ｃ１３４～Ｃ１３７は、第３負荷部を構成する。また、入力端子Ｖ１～Ｖ４は、第３入力端子に対応し、出力端子ＩＦ＿Ｑ２＋、ＩＦ＿Ｉ２－、ＩＦ＿Ｉ２＋およびＩＦ＿Ｑ２－は、第４出力端子に対応する。
　本実施形態によれば、ＩＦ経路選択部１３３は、選択信号Ｓに応じて、自身の入力端子および出力端子の接続関係を切り替えて、各入力端子に入力されたＩＦ信号、その入力端子と接続された出力端子から出力する。負荷容量Ｃ１３４～Ｃ１３７は、ＩＦ経路選択部１３３の出力端子に接続され、ＩＦ信号を平滑化する。
　この場合、ＩＦ経路選択部１３と１３３の間に挟まれた第１負荷部である２次ＬＰＦ１３１および１３２のばらつきの影響で生じるＩＱ信号の位相誤差および振幅誤差が、負荷容量Ｃ１１～Ｃ１４と、負荷容量Ｃ１３４～負荷容量Ｃ１３７とによって時間的に平均化される。これにより、その位相誤差および振幅誤差が補償される。
　また、ＩＦ経路選択部１３３は、ＩＦ経路選択部１３によって変調（アップコンバージョン）されたＩＦ信号を、復調（ダウンコンバージョン）し、元の信号と同じ周波数の信号を再生することができる。さらに、ＩＦ経路選択部１３および１３３にはさまれた２次ＬＰＦ１３１および１３２で発生したオフセットや低周波雑音は、ＩＦ経路選択部１３３において、選択信号Ｓによって変調（アップコンバージョン）される。
　このため、ＩＦ経路選択部１３３から出力されたＩＦ信号では、所望信号成分の周波数と、オフセットや低周波雑音などの非所望信号成分の周波数が重ならないため、非所望信号成分を簡易なフィルタなどで容易に抑圧することができる。したがって、本実施形態では、ばらつきの影響で発生するＩＱ信号の位相誤差および振幅誤差を補償することができるという効果に加えて、第２負荷部で発生するオフセットや低周波雑音による信号対雑音比の劣化を抑制することができるという効果がある。
　なお、本実施形態では、第２負荷部を２次ＬＰＦで実現したが、実際には、第２負荷部は、２次ＬＰＦに限らず、ＩＦ信号内の所定周波数帯域を減衰させて出力する一般的なフィルタ回路を有して構成されてもよい。例えば、第２負荷部は、帯域通過型フィルタ（ＢＰＦ：Band‐Pass　Filter）、複素ＢＰＦおよび帯域阻止フィルタなどを用いて構成されてもよい。
　次に本発明の第６の実施形態について説明する。
　図１９Ａは、本実施形態の直交ミキサ回路の構成を示した回路図である。図１９Ａで示した直交ミキサ回路は、図１７と比較して、第２負荷部を増幅器１５２および１５３で実現し、クロック経路選択部１５１を新たに追加した点が異なる。
　クロック経路選択部１５１は、選択信号Ｓに応じて、クロック信号ＣＬＫＩ、ＣＬＫＱ、ＣＬＫＩＢおよびＣＬＫＱＢのいずれかを増幅器１５２および１５３に入力する。具体的には、クロック経路選択部１５１は、クロック信号ＣＬＫＱおよびＣＬＫＱＢのいずれかを増幅器１５２に入力し、クロック信号ＣＬＫＩおよびＣＬＫＩＢを増幅器１５３に入力する。
　なお、クロック経路選択部１５１は、図１１Ａで示した回路と同一の回路を用いることができる。また、クロック経路選択部１５１に入力されるクロック信号は、０または１の値を有する２値信号であるので、選択回路を論理ゲートの組み合わせで構成することができる。
　増幅器１５２および１５３は、クロック経路選択部１５１から入力されたクロック信号のデューティ比に比例した利得を持ち有し、その利得に応じてＩＦ信号ＩＦ＿ＩおよびＩＦ＿Ｑを増幅して出力する。
　例えば、クロック信号ＣＬＫＩおよびＣＬＫＩＢのデューティ比が、クロック信号ＣＬＫＱおよびＣＬＫＱＢよりも大きい場合、増幅器１５２および１５３がないと、ＩＦ信号ＩＦ＿Ｉの振幅は、ＩＦ信号ＩＦ＿Ｑの振幅より大きくなる。増幅器１５２および１５３があると、増幅器１５２には、クロック信号ＣＬＫＱおよびＣＬＫＱＢが入力され、増幅器１５３には、クロック信号ＣＬＫＩおよびＣＬＫＩＢを入力されるので、増幅器１５２の利得は増幅器１５３の利得より小さくなり、振幅誤差を低減することが可能になる。
　図１９Ｂは、増幅器１５２の具体的な構成の一例を示した回路図である。図１９Ｂでは、増幅器１５２は、電圧電流変換回路を用いて実現されている。
　図１９Ｂにおいて、増幅器１５２は、ＰＭＯＳトランジスタＭＰ１５１およびＮＭＯＳトランジスタＭＮ１５１からなるＣＭＯＳインバータ回路と、ＯＲゲート１５４と、ＮＯＴゲート１５５と、トランスミッションゲート１５６および１５７とを有する。
　ＣＭＯＳインバータ回路には、ＩＦ信号が入力され、そのＩＦ信号の電圧値に比例した電流を出力する。
　ＯＲゲート１５４は、クロック信号ＣＬＫＩおよびＣＬＫＩＢの論理和信号を出力する。また、ＮＯＴゲート１５５は、ＯＲゲート１５４から出力された論理和信号の反転信号を出力する。
　トランスミッションゲート１５６のＮＭＯＳトランジスタのゲートには、論理和信号が入力され、そのＰＭＯＳトランジスタのゲートには、論理和信号の反転信号が入力される。また、トランスミッションゲート１５６の出力端子は、増幅器１５２の出力端子となっている。また、トランスミッションゲート１５６のＮＭＯＳトランジスタのゲートには、論理和信号の反転信号が入力され、そのＰＭＯＳトランジスタのゲートには、論理和信号が入力される。また、トランスミッションゲート１５６の出力端子は接地点と接続されている。
　これにより、増幅器１５２からは、クロック信号ＣＬＫＩまたはＣＬＫＩＢがハイレベルにあるときのみ、ＩＦ信号の電圧値に比例した電流が出力され、それ以外のときは、その電流は接地点に流される。したがって、出力される電流の時間平均は、クロック信号ＣＬＫＩおよびＣＬＫＩＢの論理和のデューティ比に比例した電圧電流変換利得を持つことになる。
　なお、増幅器１５３は、図１９Ｂにおけるクロック信号ＣＬＫＩおよびＣＬＫＩＢを、クロック信号ＣＬＫＱおよびＣＬＫＱＢに置き換えればよい。
　次に本発明の第７の実施形態について説明する。
　図２０は、本実施形態の直交ミキサ回路の構成を示した回路図である。図２０において、直交ミキサ回路は、図１８と比較して、第２負荷部を、ＩＦ信号の低周波数帯域を減衰させるＨＰＦ（高域通過型フィルタ：High‐Pass　Filter）を有する負荷部１６１および１６２で実現した点が異なる。
　負荷部１６１は、直列に接続された、バッファ段１６３および１６４と、ＨＰＦ（高域通過型フィルタ：High‐Pass　Filter）１６５とを有する。バッファ段１６３は、ＨＰＦ１６５の前段に設けられ、バッファ段１６４は、ＨＰＦ１６５の後段に設けられる。なお、バッファ段１６３、１６４およびＨＰＦ１６５のそれぞれは、差動構成を有する。
　バッファ段１６３の２つの入力端子は、ＩＦ経路選択部１３の出力端子Ｐ１およびＰ２と接続される。また、バッファ段１６４の２つの出力端子は、ＩＦ経路選択部１３３の入力端子Ｖ１およびＶ２と接続される。
　負荷部１６２は、直列に接続された、バッファ段１６６および１６７と、ＨＰＦ１６８とを含む。バッファ段１６６は、ＨＰＦ１６８の前段に設けられ、バッファ段１６７は、ＨＰＦ１６８の後段に設けられる。なお、バッファ段１６６、１６７およびＨＰＦ１６８のそれぞれは、差動構成を有する。
　バッファ段１６６の２つの入力端子は、ＩＦ経路選択部１３の出力端子Ｐ３およびＰ４と接続される。また、バッファ段１６７の２つの出力端子は、ＩＦ経路選択部１３３の入力端子Ｖ３およびＶ４と接続される。
　以上により、ＩＦ経路選択部１３から出力されたＩＦ信号は、バッファ段１６３または１６６を介してＨＰＦ１６５または１６８に入力される。ＨＰＦ１６５および１６８は、ＩＦ信号内の予め定められた遮断周波数以下の低周波数帯域を減衰させてバッファ段１６４または１６７を介してＩＦ経路選択部１３３に出力する。
　以下、ＨＰＦ１６５および１６８の遮断周波数は、ＩＦ信号の周波数と同程度であるとする。また、選択信号Ｓの周期は、ＩＦ信号と等しいとする。さらに、ＩＦ経路選択部１３の入力端子ＩＦ＿ｌ＋と出力端子との接続関係は、出力端子Ｐ１→Ｐ３→Ｐ２→Ｐ４の順で切り替わっているものとする。
　図２１は、ＩＦ信号として所望波信号がＩＦ経路選択部１３に入力された場合におけるＩＦ信号の波形を示した図である。より具体的には、図２１は、ＩＦ経路選択部１３の入力端子ＩＦ＿Ｉ＋、ＩＦ＿Ｉ－、ＩＦ＿Ｑ＋およびＩＦ＿Ｑ－におけるＩＦ信号の波形と、ＩＦ経路選択部１３の出力端子Ｐ１～Ｐ４におけるＩＦ信号の波形と、ＩＦ経路選択部１３３の入力端子Ｖ１～Ｖ４におけるＩＦ信号の波形と、ＩＦ経路選択部１３３の出力端子ＩＦ＿Ｉ２＋、ＩＦ＿Ｉ２－、ＩＦ＿Ｑ２＋およびＩＦ＿Ｑ２－におけるＩＦ信号の波形とを示した図である。
　図２１で示したように、所望波信号は、ＩＦ経路選択部１３にて入力時の２倍の周波数（それ以上の高調波成分は割愛）に変換されてＨＰＦ１６５および１６８に出力される。ＨＰＦ１６５および１６８の遮断周波数はＩＦ信号の周波数と同程度であるので、ＨＰＦ１６５および１６８は、その所望波信号をそのままＩＦ経路選択部１３３に出力する。所望波信号は、ＩＦ経路選択部１３３において、ＩＦ経路選択部１３の入力時の波形に復調されて出力される。
　図２２は、ＩＦ信号としてイメージ波信号がＩＦ経路選択部１３に入力された場合におけるＩＦ信号の波形を示した図である。より具体的には、図２２は、ＩＦ経路選択部１３の入力端子ＩＦ＿Ｉ＋、ＩＦ＿Ｉ－、ＩＦ＿Ｑ＋およびＩＦ＿Ｑ－におけるＩＦ信号の波形と、ＩＦ経路選択部１３の出力端子Ｐ１～Ｐ４におけるＩＦ信号の波形と、ＩＦ経路選択部１３３の入力端子Ｖ１～Ｖ４におけるＩＦ信号の波形と、ＩＦ経路選択部１３３の出力端子ＩＦ＿Ｉ２＋、ＩＦ＿Ｉ２－、ＩＦ＿Ｑ２＋およびＩＦ＿Ｑ２－におけるＩＦ信号の波形とを示した図である。
　イメージ波信号とは、所望波信号と同じ周波数で、Ｉ信号およびＱ信号の位相関係が逆転している信号である。イメージ波信号は、ＩＱ信号の信号対雑音被を劣化させる要因の一つである。
　図２２で示したように、イメージ波信号は、ＩＦ経路選択部１３にて、直流成分と、入力時の４倍の周波数成分（それ以上の高調波成分は割愛）に変換されＨＰＦ１６５および１６８に出力される。ＨＰＦ１６５および１６８にてイメージ波信号の直流成分は減衰され、４倍の周波数成分のみを有するイメージ波信号がＩＦ経路選択部１３３に出力される。イメージ波信号は、ＩＦ経路選択部１３３にて復調される。このとき、ＨＰＦ１６５および１６８にて直流成分が減衰されているので、復調されたイメージ波信号の振幅は、ＩＦ経路選択部１３の入力時と比べて直流成分が除去された分だけ減衰している。
　したがって、本実施形態では、直交ミキサ回路は、第２負荷部のばらつきの影響で発生するＩＱ信号の位相誤差および振幅誤差を平均化できるという効果、および、第２負荷部で発生するオフセットや低周波雑音による信号対雑音被の劣化を抑制することができるという効果に加えて、イメージ波を減衰させることができるという効果を有する。
　なお、本実施形態によるイメージ波信号の除去機能は、デジタル回路でも実装可能である。また、選択信号Ｓの周波数とＩＦ信号の周波数とを等しくする必要はない。例えば、選択信号Ｓの周波数がＩＦ信号の周波数ｆよりもΔｆだけ大きい場合、所望波信号の周波数は、ＩＦ経路選択部１３にて典型的には２ｆ＋Δｆに変換され、イメージ波信号の周波数はΔｆに変換される。したがって、Δｆが十分に小さい場合、ＨＰＦ１６５および１６８を有用である。
　また、選択信号Ｓの周波数とＩＦ信号の周波数との差分Δｆの周波数帯域にノッチのある帯域除去フィルタを負荷部１６１および１６２に追加してもよい。この場合、負荷部１６１および１６２は、選択信号Ｓの周波数とＩＦ信号の周波数との差分Δｆに相当する周波数を含む周波数帯域を減衰することになり、イメージ波信号を減衰させることができる。
　以上説明した各実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
　この出願は、２００９年１１月１１日に出願された日本出願特願２００９－２５７７９５号公報を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (19)

  1. 　電圧信号である第１信号を電流信号に変換して出力する電圧電流変換部と、
    　前記電圧電流変換部から出力された第１信号が入力される第１入力端子と、複数の第１出力端子とを有し、前記第１信号に乗算する複数の第２信号を含む信号群の状態に応じて、前記第１入力端子と前記第１出力端子との接続関係を切り替えて、前記第１信号に前記複数の第２信号のそれぞれを乗算した複数の第３信号を、各第１出力端子から別々に出力する第１経路選択部と、
    　前記第３信号のそれぞれが入力される複数の第２入力端子と、複数の第２出力端子とを有し、前記第２入力端子と前記第２出力端子との接続関係を切り替える第４信号の状態に応じて、前記第２入力端子と前記第２出力端子との接続関係を切り替えて、各第２入力端子に入力された第３信号を、当該第２入力端子と接続されている第２出力端子から出力する第２経路選択部と、
    　前記第１出力端子と接続された、前記第３信号を平滑化するための第１負荷部と、
    　前記第２出力端子と接続された、前記第３信号を電圧信号に変換するための第２負荷部と、を有するミキサ回路。
  2. 　請求項１に記載のミキサ回路において、
    　前記第１出力端子および前記信号群の状態のそれぞれは、４つずつある、ミキサ回路。
  3. 　請求項２に記載のミキサ回路において、
    　前記第２信号は、デューティ比が２５％であり、位相がそれぞれ９０度ずつ異なる４つの２値信号、または、当該２値信号の反転信号からなる、ミキサ回路。
  4. 　請求項１ないし３のいずれか１項に記載のミキサ回路において、
    　前記第４信号の状態の数は、前記第２出力端子の数と等しく、
    　前記第２負荷部は、前記第２出力端子のそれぞれに接続された複数の負荷を有し、
    　前記第２経路選択部は、前記第４信号の状態に応じて、前記第２出力端子のそれぞれを前記第１出力端子のいずれかと重複なく接続する、ミキサ回路。
  5. 　請求項４に記載のミキサ回路において、
    　前記第４信号の状態は、予め定められた順番で遷移する、ミキサ回路。
  6. 　請求項４または５に記載のミキサ回路において、
    　前記第４信号の状態は、一定の時間間隔で遷移する、ミキサ回路。
  7. 　請求項４ないし６のいずれか１項に記載のミキサ回路において、
    　前記第２出力端子および前記第４信号の状態のそれぞれは、４つずつある、ミキサ回路。
  8. 　請求項７に記載のミキサ回路において、
    　前記第４信号は、デューティ比が２５％であり、位相がそれぞれ９０度ずつ異なる４つの２値信号、または、当該２値信号の反転信号からなる、ミキサ回路。
  9. 　請求項８に記載のミキサ回路において、
    　前記第４信号の周波数は、前記第３信号の周波数以下である、ミキサ回路。
  10. 　請求項１ないし９のいずれか１項に記載のミキサ回路において、
    　前記第１負荷部は、容量素子を有する、ミキサ回路。
  11. 　請求項１ないし１０のいずれか１項に記載のミキサ回路において、
    　前記第２出力端子から出力された第３信号が入力される複数の第３入力端子と、複数の第３出力端子とを有し、前記第４信号に応じて、前記第３入力端子と前記第３出力端子との接続関係を切り替えて、各第３入力端子に入力された第３信号を、当該第３入力端子と接続された第２出力端子から出力する第３経路選択部と、
    　前記第３出力端子に接続され、前記第３信号を平滑化するための第３負荷部と、を有する、ミキサ回路。
  12. 　請求項１１に記載のミキサ回路において、
    　前記第３負荷部は、容量素子を含む、ミキサ回路。
  13. 　請求項１１または１２に記載のミキサ回路において、
    　前記第２負荷部は、前記第３信号の高周波数帯域を減衰させる低域通過型フィルタを有する、ミキサ回路。
  14. 　請求項１１または１２に記載のミキサ回路において、
    　前記第２負荷部は、前記第３信号の低周波数帯域を減衰させる高域通過型フィルタを有する、ミキサ回路。
  15. 　請求項１１または１２に記載のミキサ回路において、
    　前記第２負荷部は、前記第２信号のデューティ比に比例した利得を持つ増幅器を有する、ミキサ回路。
  16. 　電圧信号である第１信号を電流信号に変換して出力する電圧電流変換部と、前記電圧電流変換部から出力された第１信号が入力される第１入力端子と前記第１信号に複数の第２信号のそれぞれを乗算した複数の第３信号を出力する第１出力端子とを有する第１経路選択部と、前記第３信号のそれぞれが入力される複数の第２入力端子と複数の第２出力端子とを有する第２経路選択部と、前記第１出力端子と接続された前記第３信号を平滑化するための第１負荷部と、前記第２出力端子と接続された前記第３信号を電圧信号に変換するための第２負荷部と、を有するミキサ回路によるばらつき抑制方法であって、
    　前記複数の第２信号を含む信号群の状態に応じて、前記第１入力端子と前記第１出力端子との接続関係を切り替えて、前記第１信号に前記第２信号のそれぞれを乗算した複数の第３信号を、各第１出力端子から別々に出力する第１切替ステップと、
    　前記第２入力端子と前記第２出力端子との接続関係を切り替える第４信号の状態に応じて、前記第２入力端子と前記第２出力端子との接続関係を切り替えて、各第２入力端子に入力された第３信号を、当該第２入力端子と接続された第２出力端子から出力する第２切替ステップと、を有するばらつき抑制方法。
  17. 　請求項１６に記載のばらつき抑制方法において、
    　前記第２切替ステップでは、前記第３信号を、前記第４信号に基づいて変調して出力しており、
    　前記変調されて出力された第３信号内の所定周波数帯域を減衰させる減衰ステップと、
    　前記所定周波数帯域が減衰された第３信号を前記第４信号に基づいて復調して出力する復調ステップを有する、ばらつき抑制方法。
  18. 　請求項１８に記載のばらつき抑制方法において、
    　前記減衰ステップでは、前記所定周波数帯域として、前記第３信号の周波数と前記第４信号の周波数との差分に相当する周波数を含む周波数帯域を減衰させる、ばらつき抑制方法。
  19. 　請求項１８または１９に記載のばらつき抑制方法において、
    　前記減衰ステップでは、前記所定周波数帯域として、予め定められた遮断周波数以下の周波数帯域を減衰させる、ばらつき抑制方法。
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