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WO2011043300A1 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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WO2011043300A1
WO2011043300A1 PCT/JP2010/067379 JP2010067379W WO2011043300A1 WO 2011043300 A1 WO2011043300 A1 WO 2011043300A1 JP 2010067379 W JP2010067379 W JP 2010067379W WO 2011043300 A1 WO2011043300 A1 WO 2011043300A1
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WO
WIPO (PCT)
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oxide semiconductor
semiconductor layer
layer
region
electrode
Prior art date
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Ceased
Application number
PCT/JP2010/067379
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English (en)
French (fr)
Inventor
鈴木　正彦
錦　博彦
近間　義雅
純史 太田
哲也 会田
興史 中川
猛 原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to US13/499,960 priority patent/US20120199891A1/en
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Ceased legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device

Definitions

  • the present invention relates to a semiconductor device including a thin film transistor and a manufacturing method thereof.
  • An active matrix substrate used for a liquid crystal display device or the like includes a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • TFT thin film transistor
  • amorphous silicon TFT a TFT having an amorphous silicon film as an active layer
  • polycrystalline silicon TFT a TFT having a polycrystalline silicon film as an active layer
  • the polycrystalline silicon TFT Since the mobility of electrons and holes in the polycrystalline silicon film is higher than that of the amorphous silicon film, the polycrystalline silicon TFT has a higher on-current than the amorphous silicon TFT and can operate at high speed. Therefore, when an active matrix substrate is formed using a polycrystalline silicon TFT, the polycrystalline silicon TFT can be used not only as a switching element but also in a peripheral circuit such as a driver. Therefore, there is an advantage that part or all of peripheral circuits such as a driver and the display portion can be integrally formed on the same substrate. Furthermore, there is an advantage that the pixel capacity of a liquid crystal display device or the like can be charged in a shorter switching time.
  • the polycrystalline silicon TFT is mainly used for medium-sized and small-sized liquid crystal display devices.
  • the amorphous silicon TFT is preferably used for an active matrix substrate of a device that requires a large area.
  • amorphous silicon TFTs are used in many active matrix substrates of liquid crystal televisions.
  • Liquid crystal display devices such as liquid crystal televisions are strongly required to have high image quality and low power consumption in addition to an increase in size, and it is difficult for amorphous silicon TFTs to sufficiently meet such requirements.
  • liquid crystal display devices are strongly required to have a high performance such as a driver monolithic substrate for narrow frame and cost reduction, and a built-in touch panel function. It is difficult to fully meet the requirements.
  • Patent Document 1 and Patent Document 2 propose forming an active layer of a TFT using an oxide semiconductor film such as zinc oxide.
  • a TFT is referred to as an “oxide semiconductor TFT”.
  • An oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • the oxide semiconductor film is formed by a simpler process than the polycrystalline silicon film, the oxide semiconductor film can be applied to a device that requires a large area.
  • an oxide semiconductor film carrier electrons may be generated due to oxygen defects during a TFT manufacturing process, for example, in a heat treatment step, and the resistance may be lowered. Further, in a TFT having a bottom gate structure, an oxide semiconductor film below the source / drain electrode etching process and the interlayer insulating film forming process is easily damaged. For this reason, when an oxide semiconductor film is used as the active layer of the TFT, there are problems that the hysteresis of the TFT characteristics increases and it is difficult to obtain stable TFT characteristics.
  • Patent Document 1 and Patent Document 2 propose forming an insulating film (channel protective film) functioning as an etch stop on the channel region of the active layer made of an oxide semiconductor.
  • FIG. 15A is a plan view for explaining a conventional oxide semiconductor TFT having a channel protective film.
  • FIG. 15B is a cross-sectional view along the line A-A ′ shown in FIG. 15A
  • FIG. 15C is a cross-sectional view along the line B-B ′.
  • the oxide semiconductor TFT includes a substrate 1, a gate electrode 3 provided on the substrate 1, a gate insulating layer 5 covering the gate electrode 3, an oxide semiconductor layer 7 formed on the gate insulating layer 5, A channel protective film (hereinafter referred to as “protective layer”) 99 formed on the channel region of the oxide semiconductor layer 7, and a source electrode 11 and a drain electrode 13 provided on the oxide semiconductor layer 7 are provided. Yes.
  • the source electrode 11 and the drain electrode 13 are each electrically connected to the oxide semiconductor layer 7.
  • Patent Document 1 describes using an amorphous oxide insulator as the protective layer 99.
  • the channel region of the oxide semiconductor layer 7 is protected by the protective layer 99 when the source electrode 11 and the drain electrode 13 are patterned. Therefore, damage to the channel region of the oxide semiconductor layer 7 can be suppressed.
  • Patent Document 1 the upper surface of the channel region of the oxide semiconductor layer 7 is in contact with the protective layer 99, but as can be seen from FIG. 15C, the sidewall 8 of the oxide semiconductor layer 7 is exposed from the protective layer 99. ing. This is because, in general, when the oxide semiconductor layer 7 is formed by patterning the oxide semiconductor film into an island shape, the insulating film serving as the protective layer 99 is also patterned at the same time.
  • oxygen defects may be formed in the exposed portion (for example, the side wall 8) of the oxide semiconductor layer 7 due to the oxidation-reduction reaction.
  • the resistance of the oxide semiconductor layer 7 decreases, so that the leakage current of the TFT may increase or the hysteresis may increase.
  • the present invention has been made to solve the above problems, and its main purpose is to reduce the hysteresis of TFTs using oxide semiconductors, stabilize TFT characteristics, and improve reliability. .
  • the semiconductor device of the present invention includes a substrate, a gate electrode provided on the substrate, a gate insulating layer formed on the gate electrode, a channel region formed on the gate insulating layer, and the channel region.
  • An island-shaped oxide semiconductor layer having a first contact region and a second contact region located on both sides of the first contact region, a source electrode electrically connected to the first contact region, and the second contact region electrically Connected drain electrodes and a protective layer provided on and in contact with the oxide semiconductor layer, the protective layer including the channel region and the channel region to the channel of the surface of the oxide semiconductor layer A side wall in the width direction and a region from the channel region to the side wall are covered.
  • the protective layer is formed between the oxide semiconductor layer and the source and drain electrodes, and a first for connecting the source electrode and the first contact region. An opening, and a second opening for connecting the drain electrode and the second contact region.
  • a part of the first and second openings may overlap with the gate electrode.
  • the protective layer covers all upper surfaces and sidewalls of the surface of the oxide semiconductor layer except the first and second contact regions.
  • the width of the oxide semiconductor layer along the channel length direction is preferably larger than the width of the gate electrode along the channel length direction.
  • At least the gate insulating layer and the oxide semiconductor layer are provided between the upper surface and sidewall of the gate electrode and the source electrode, and between the upper surface and sidewall of the gate electrode and the drain electrode. It is preferable.
  • the protective layer may be further provided between the upper surface and sidewall of the gate electrode and the source electrode, and between the upper surface and sidewall of the gate electrode and the drain electrode.
  • the method for manufacturing a semiconductor device of the present invention includes (A) a step of forming a gate electrode on a substrate, (B) a step of forming a gate insulating layer so as to cover the upper surface and side walls of the gate electrode, and (C). Forming an island-shaped oxide semiconductor layer on the gate insulating layer; and (D) forming a protective layer on the oxide semiconductor layer so as to cover an upper surface and a sidewall of the oxide semiconductor layer.
  • the oxide semiconductor TFT it is possible to suppress a decrease in resistance of the oxide semiconductor layer due to oxygen defects generated in the oxide semiconductor layer. As a result, the leakage current can be reduced and the hysteresis can be improved. Therefore, desired TFT characteristics can be stably realized, and reliability can be improved.
  • (A)-(e) is a figure which shows typically the thin-film transistor in the semiconductor device of Embodiment 1 by this invention.
  • (A) is a plan view
  • (b) and (c) are cross-sectional views taken along lines A-A ′ and B-B ′ shown in (a), respectively.
  • (D) and (e) are a plan view and a side view, respectively, for explaining each region in the oxide semiconductor layer of the thin film transistor.
  • (A) And (b) is process sectional drawing which respectively shows an example of the manufacturing method of the thin-film transistor in the semiconductor device of Embodiment 1 by this invention.
  • FIGS. 7A to 7C are a plan view, a cross-sectional view taken along the line AA ′, and a line taken along line BB ′ for explaining the source and drain electrode forming steps in the first embodiment, respectively. It is sectional drawing.
  • (A) And (b) is process sectional drawing for demonstrating the formation process of the pixel electrode in Embodiment 1, respectively.
  • (A)-(d) is a figure which shows typically the thin-film transistor in the semiconductor device of Embodiment 2 by this invention.
  • FIG. 4D is a plan view for explaining each region in the oxide semiconductor layer of the thin film transistor.
  • (A)-(c) is a figure which shows typically the other thin-film transistor in Embodiment 2 by this invention.
  • (A) is a plan view, and (b) and (c) are cross-sectional views taken along lines A-A ′ and B-B ′ shown in (a), respectively. It is process sectional drawing for demonstrating the manufacturing process of the thin-film transistor in the semiconductor device of Embodiment 2 by this invention.
  • FIGS. 7A to 7C are a plan view, a cross-sectional view taken along line AA ′, and a line taken along line BB ′, for explaining the steps of forming the source and drain electrodes in Embodiment 2, respectively. It is sectional drawing.
  • (A) And (b) is process sectional drawing for demonstrating the formation process of the pixel electrode in Embodiment 2, respectively.
  • FIG. 6 is a cross-sectional view taken along the line “BB”.
  • the semiconductor device of this embodiment includes a thin film transistor (oxide semiconductor TFT) having an active layer made of an oxide semiconductor.
  • the semiconductor device of the present embodiment only needs to include at least one oxide semiconductor TFT, and widely includes a substrate including such a TFT, an active matrix substrate, various display devices, electronic devices, and the like.
  • FIG. 1 is a diagram schematically showing a thin film transistor 100 according to this embodiment.
  • 1A is a plan view of the thin film transistor 100
  • FIGS. 1B and 1C are cross-sectional views taken along lines AA ′ and BB ′ shown in FIG. 1A, respectively. It is.
  • FIGS. 1D and 1E are a plan view and a side view, respectively, for describing each region in the oxide semiconductor layer of the thin film transistor 100.
  • the thin film transistor 100 includes a substrate 1, a gate electrode 3 provided on the substrate 1, a gate insulating layer 5 covering the gate electrode 3, and an island-shaped oxide semiconductor layer 7 formed on the gate insulating layer 5.
  • the source electrode 11 and the drain electrode 13 are in contact with the upper surface of the oxide semiconductor layer 7 respectively.
  • a region 7s in contact with the source electrode 11 is a “first contact region”
  • a region 7d in contact with the drain electrode 13 is a “second contact region”. That's it.
  • a region 7c of the oxide semiconductor layer 7 that overlaps with the gate electrode 3 and is located between the first contact region 7s and the second contact region 7d is referred to as a “channel region”.
  • the protective layer 9 in this embodiment covers the channel region 7c, the side wall 7e in the channel width direction of the channel region 7c, and the region 7f extending from the channel region 7c to the side wall 7e in the surface of the oxide semiconductor layer 7.
  • channel length direction the direction DL parallel to the direction of current flow through the channel region 7c
  • channel width direction the direction DW orthogonal to the channel length direction
  • the present embodiment not only the channel region 7 c of the oxide semiconductor layer 7 but also the side wall 7 e in the channel width direction of the channel region 7 c is covered with the protective layer 9.
  • the source electrode 11 and the drain electrode 13 are formed in a state where the channel region 7c, the region 7f, and the side wall 7e of the oxide semiconductor layer 7 are covered with the protective layer 9 in the manufacturing process described later.
  • the patterning process can be performed. Therefore, it is possible to suppress the formation of oxygen defects due to the oxidation-reduction reaction in the channel region 7c of the oxide semiconductor layer 7 and its vicinity during the manufacturing process. As a result, the resistance of the oxide semiconductor layer 7 can be suppressed from being reduced due to oxygen defects, so that leakage current and hysteresis can be reduced.
  • the regions 7c, 7e, and 7f of the surface of the oxide semiconductor layer 7 may be covered with the protective layer 9, and the planar shapes of the oxide semiconductor layer 7 and the protective layer 9 are as shown in FIG. It is not limited to the shape shown in ().
  • the protective layer 9 is preferably in contact with the entire surface of the regions 7c, 7e, and 7f.
  • the protective layer 9 is preferably longer than the oxide semiconductor layer 7 in the channel width direction and in contact with the upper surface of the gate insulating layer 5 located in the vicinity of the sidewall 7e of the oxide semiconductor layer 7.
  • the sidewall 7e of the oxide semiconductor layer 7 can be more reliably protected by the protective layer 9.
  • this embodiment has the following merits.
  • the gate electrode, the gate insulating film, and the oxide semiconductor layer are patterned using the same mask.
  • the side walls of these layers are covered with an insulating film that functions as an etch stop layer.
  • an insulating film functioning as an etch stop layer is provided between the sidewall of the gate electrode and the source electrode, and there is a possibility that a short circuit occurs between these electrodes.
  • the gate insulating layer 5 and the oxide semiconductor layer 7 are longer than the gate electrode 3 in the channel length direction, so that the side walls of the gate electrode 3 are on the gate insulating layer 5 and the oxide semiconductor layer 7. Covered with.
  • At least 2 of the gate insulating layer 5 and the oxide semiconductor layer 7 is provided between the upper surface and side wall of the gate electrode 3 and the source electrode 11 and between the upper surface and side wall of the gate electrode 3 and the drain electrode 13. There is a layer. For this reason, it is possible to suppress degradation of TFT characteristics due to oxygen defects in the oxide semiconductor layer 7 while preventing the short circuit as described above.
  • the oxide semiconductor layer 7 in this embodiment includes, for example, a Zn—O based semiconductor (ZnO), an In—Ga—Zn—O based semiconductor (IGZO), an In—Zn—O based semiconductor (IZO), or a Zn—Ti—.
  • ZnO Zn—O based semiconductor
  • IGZO In—Ga—Zn—O based semiconductor
  • IZO In—Zn—O based semiconductor
  • Zn—Ti— Zn—Ti—.
  • ZTO O-based semiconductor
  • an oxide film such as SiOx as the protective layer 9.
  • an oxide film when oxygen defects are generated in the oxide semiconductor layer 7, the oxygen defects in the oxide film can be recovered by oxygen contained in the oxide film. It can reduce more effectively.
  • the thickness of the protective layer 9 is preferably 50 nm or more and 200 nm or less. If it is 50 nm or more, the surface of the oxide semiconductor layer 7 can be more reliably protected in the patterning process of the source / drain electrodes. On the other hand, if it exceeds 200 nm, a larger step is generated in the source electrode 11 and the drain electrode 13, which may cause disconnection.
  • FIG. 2 to 5 are process diagrams for explaining a method of manufacturing the thin film transistor 100.
  • FIG. 2 to 5 are process diagrams for explaining a method of manufacturing the thin film transistor 100.
  • a gate electrode (also referred to as a gate wiring) 3 is provided on a substrate 1 such as a glass substrate.
  • the gate electrode 3 can be formed by forming a conductive film on a substrate by sputtering or the like and then patterning the conductive film by photolithography.
  • a Ti / Al / Ti film thickness: for example, 100 nm to 500 nm
  • a Ti / Al / Ti film thickness: for example, 100 nm to 500 nm
  • the gate insulating layer 5 is formed so as to cover the gate electrode 3, and then the island-shaped oxide semiconductor layer 7 is formed.
  • the gate insulating layer 5 is formed using, for example, a CVD method.
  • the gate insulating layer 5 is a SiO 2 film having a thickness of 200 nm to 500 nm, for example.
  • the oxide semiconductor layer 7 can be formed as follows. First, an IGZO film having a thickness of 30 nm to 300 nm, for example, is formed on the gate insulating layer 5 by sputtering. Thereafter, a resist mask covering a predetermined region of the IGZO film is formed by photolithography. Next, the portion of the IGZO film that is not covered with the resist mask is removed by wet etching. Thereafter, the resist mask is peeled off. In this way, an island-shaped oxide semiconductor layer 7 is obtained. Note that the oxide semiconductor layer 7 may be formed using another oxide semiconductor film instead of the IGZO film.
  • FIGS. 3A to 3C are a plan view, a cross-sectional view taken along the line AA ′, and a cross-sectional view taken along the line BB ′ for explaining the protective layer forming process, respectively.
  • a protective layer 9 is formed so as to cover a region to be a channel region on the surface of the oxide semiconductor layer 7 and a side wall in the channel width direction of the region. .
  • an oxide film for example, a SiOx film having a thickness of 50 nm to 200 nm is formed on the gate insulating layer 5 and the oxide semiconductor layer 7 by using a CVD method. Thereafter, a resist mask that covers a predetermined region of the oxide film is formed by photolithography. Next, a portion of the oxide film that is not covered with the resist mask is removed by dry etching. Thereafter, the resist mask is peeled off. In this way, the protective layer 9 is obtained.
  • a resist mask that covers a predetermined region of the oxide film is formed by photolithography.
  • a portion of the oxide film that is not covered with the resist mask is removed by dry etching. Thereafter, the resist mask is peeled off. In this way, the protective layer 9 is obtained.
  • source and drain electrodes are formed.
  • 4A to 4C are a plan view, a cross-sectional view taken along the line AA ′, and a cross-sectional view taken along the line BB ′, respectively, for explaining the process of forming the source and drain electrodes. It is.
  • the source electrode 11 and the drain electrode 13 are provided so as to be in contact with regions located on both sides of the region to be the channel region in the oxide semiconductor layer 7, respectively.
  • a region in contact with the source electrode 11 is a first contact region 7s
  • a region in contact with the drain electrode 13 is a second contact region 7d.
  • These electrodes 11 and 13 can be formed, for example, by depositing a metal film by sputtering and patterning the metal film.
  • the metal film may be patterned by, for example, known photolithography. Specifically, a resist mask is formed on the metal film, and the metal film is etched using the resist mask. Thereafter, the resist mask is peeled off. In this way, a thin film transistor (oxide semiconductor TFT) 100 is obtained.
  • the thin film transistor 100 in the present embodiment can be used as a switching element in, for example, an active matrix substrate of a liquid crystal display device.
  • a pixel electrode electrically connected to the drain electrode 13 of the thin film transistor 100 is formed as described below.
  • a first interlayer insulating layer 15 (protective layer) and a second interlayer insulating layer 17 are formed in this order so as to cover the thin film transistor 100.
  • the first interlayer insulating layer 15 is formed by the CVD method.
  • the first interlayer insulating layer 15 is, for example, a SiO 2 film (thickness: 100 to 300 nm).
  • An opening reaching the drain electrode 13 is formed in the SiO 2 film.
  • a layer made of a photosensitive resin material is deposited as the second interlayer insulating layer 17.
  • An opening is also formed in the second interlayer insulating layer 17 to expose the surface of the drain electrode 13.
  • a pixel electrode is formed in contact with the exposed surface of the drain electrode 13.
  • a conductive film is deposited on the second interlayer insulating layer 17 and in the opening by, for example, sputtering.
  • an ITO film thickness: 50 to 200 nm
  • the pixel electrode 19 is obtained by patterning the ITO film by photolithography.
  • FIG. 5 one pixel electrode 19 and one thin film transistor 100 are shown for simplicity.
  • the active matrix substrate usually has a plurality of pixels, and the pixel electrode 19 and the thin film transistor 100 are disposed in each of the plurality of pixels.
  • the side wall in the channel width direction is also covered with the protective layer 9.
  • process damage to the oxide semiconductor layer 7 can be suppressed. Therefore, a reduction in resistance due to generation of carriers due to oxygen defects in the oxide semiconductor layer 7 can be suppressed.
  • the leakage current of the thin film transistor 100 can be reduced, and the hysteresis of the TFT characteristics can be reduced.
  • oxygen is supplied from the oxide film to the oxide semiconductor layer 7, so that oxygen defects generated in the oxide semiconductor layer 7 can be further reduced.
  • the semiconductor device of this embodiment is different from the thin film transistor 100 described above with reference to FIG. 1 in that a protective layer is formed so as to cover the entire oxide semiconductor layer.
  • FIG. 6 is a diagram schematically showing the thin film transistor 200 in the present embodiment.
  • 6A is a plan view of the thin film transistor 200
  • FIGS. 6B and 6C are cross-sectional views taken along lines AA ′ and BB ′ shown in FIG. 6A, respectively. It is.
  • FIG. 6D is a plan view for explaining each region in the oxide semiconductor layer of the thin film transistor 200. For simplicity, the same components as those in FIG.
  • the protective layer 29 is formed so as to cover the upper surface and the side wall of the island-shaped oxide semiconductor layer 7.
  • the protective layer 29 is provided on the entire surface of the substrate 1, but the protective layer 29 may cover the entire oxide semiconductor layer 7 and may not be formed on the entire surface of the substrate 1.
  • the source electrode 11 and the drain electrode 13 are provided on the protective layer 29.
  • the source electrode 11 is electrically connected to the first contact region 7 s of the oxide semiconductor layer 7 through an opening (also referred to as “first opening”) 23 s formed in the protective layer 29.
  • the drain electrode 13 is electrically connected to the second contact region 7 d of the oxide semiconductor layer 7 through an opening (also referred to as a “second opening”) 23 d formed in the protective layer 29. ing.
  • the entire upper surface (except for the first and second contact regions 7 s and 7 d) and the entire sidewall of the oxide semiconductor layer 7 are covered with the protective layer 29.
  • the protective layer 29 for this reason, in the patterning process etc. for forming the source electrode 11 and the drain electrode 13, it can suppress more effectively that an oxygen defect is formed in the oxide semiconductor layer 7.
  • FIG. Accordingly, it is possible to suppress a decrease in TFT characteristics due to the reduction in resistance of the oxide semiconductor layer 7 due to oxygen defects. Specifically, the leakage current can be reduced, and the TFT characteristics can be stabilized by reducing the hysteresis.
  • the protective layer 29 in this embodiment may not be formed on the entire surface of the substrate 1. For example, as shown in FIG. 7, it may be patterned into an island shape that is slightly larger than the oxide semiconductor layer 7. Even in such a case, since the protective layer 29 is formed so as to cover the upper surface and the side wall of the oxide semiconductor layer 7 except for the first and second contact regions 7s and 7d, the same effect as described above can be obtained. .
  • the island-shaped protective layer 29 is preferably in contact with the upper surface of the gate insulating layer 5 located in the vicinity of the sidewall of the oxide semiconductor layer 7. Thus, the protective layer 29 can more reliably protect the sidewall of the oxide semiconductor layer 7.
  • the gate insulating layer 5 and the oxide semiconductor layer 7 are longer than the gate electrode 3 in the channel length direction, so that the side wall of the gate electrode 3 has the gate insulating layer 5, the oxide semiconductor layer 7 and the protection. Covered with layer 29. Therefore, at least the gate insulating layer 5, the oxide semiconductor layer 7, and the protection between the upper surface and side wall of the gate electrode 3 and the source electrode 11 and between the upper surface and side wall of the gate electrode 3 and the drain electrode 13. There are three layers of layer 29. For this reason, it is possible to suppress a decrease in TFT characteristics due to oxygen defects in the oxide semiconductor layer 7 while preventing a short circuit between the gate electrode 3 and the source and drain electrodes 11 and 13.
  • a gate electrode (also referred to as a gate wiring) 3, a gate insulating layer 5, and an island-shaped oxide semiconductor layer 7 are formed over a substrate 1 such as a glass substrate.
  • the formation method of the gate electrode 3, the gate insulating layer 5, and the oxide semiconductor layer 7 is the same as that described above with reference to FIGS. 2 (a) and 2 (b).
  • the gate electrode 3 is a Ti / Al / Ti film (thickness: 100 nm to 500 nm)
  • the gate insulating layer 5 is an SiO 2 film (thickness: 200 nm to 500 nm or less)
  • the oxide semiconductor layer 7 is an IGZO film (thickness). S: 30 nm to 300 nm).
  • FIGS. 9A to 9C are a plan view, a cross-sectional view taken along the line AA ′, and a cross-sectional view taken along the line BB ′ for explaining the formation process of the protective layer, respectively.
  • a protective layer 29 is formed so as to cover the entire oxide semiconductor layer 7.
  • the protective layer 29 is formed on the entire surface of the substrate 1, and is in contact with the entire top surface and sidewalls of the oxide semiconductor layer 7, and the top surface of the gate insulating layer 5.
  • the protective layer 29 is provided with an opening 23s and an opening 23d that expose regions of the oxide semiconductor layer 7 that are to be the first and second contact regions.
  • the openings 23 s and 23 d are provided on both sides of a region of the oxide semiconductor layer 7 that overlaps with the gate electrode 3 (region that later becomes a channel region). In the present embodiment, the openings 23 s and 23 d are disposed so as to partially overlap the gate electrode 3.
  • the protective layer 29 is formed using, for example, a CVD method.
  • an oxide film for example, a SiOx film
  • the oxide film is patterned.
  • a resist mask that covers a predetermined region of the oxide film is formed by photolithography, and then a portion of the oxide film that is not covered with the resist mask is removed by dry etching. Next, the resist mask is removed by cleaning. In this manner, openings 23 s and 23 d are formed in the oxide semiconductor layer 7.
  • the island-shaped protective layer 29 is formed as in the thin film transistor 300 illustrated in FIG. 7, the island-shaped protective layer 29 having the openings 23 s and 23 d is formed from the oxide film by a patterning process similar to the above. May be formed.
  • FIGS. 10A to 10C are a plan view, a cross-sectional view taken along the line AA ′, and a cross-sectional view taken along the line BB ′, respectively, for explaining the process of forming the source and drain electrodes. It is. As shown in FIGS. 10A to 10C, the source electrode 11 and the drain electrode 13 are provided so as to be in contact with the portions of the surface of the oxide semiconductor layer 7 exposed by the openings 23s and 23d, respectively. Of the oxide semiconductor layer 7, a region in contact with the source electrode 11 through the opening 23s is a first contact region 7s, and a region in contact with the drain electrode 13 through the opening 23d is a second contact region 7d.
  • These electrodes 11 and 13 can be formed, for example, by depositing a metal film by sputtering and patterning the metal film.
  • the metal film may be patterned by, for example, known photolithography. Specifically, a resist mask is formed on the metal film, and the metal film is etched using the resist mask. Thereafter, the resist layer is peeled off. In this way, a thin film transistor (oxide semiconductor TFT) 200 is obtained.
  • the thin film transistor 200 in this embodiment can be applied to an active matrix substrate of a liquid crystal display device, for example.
  • a pixel electrode that is electrically connected to the thin film transistor 200 is formed as described below.
  • a first interlayer insulating layer 15 (protective layer) and a second interlayer insulating layer 17 are formed in this order so as to cover the thin film transistor 200.
  • a first interlayer insulating layer is formed by a CVD method.
  • the first interlayer insulating layer 15 is, for example, a SiO 2 film (thickness: 100 to 300 nm).
  • An opening reaching the drain electrode 13 is formed in the SiO 2 film by patterning.
  • a layer made of a photosensitive resin material is deposited as the second interlayer insulating layer 17.
  • an opening is formed in the second interlayer insulating layer 17 to expose the surface of the drain electrode 13.
  • a pixel electrode is formed so as to be in contact with the exposed surface of the drain electrode 13.
  • a conductive film is deposited on the second interlayer insulating layer 17 and in the opening by, for example, sputtering.
  • an ITO film thickness: 50 to 200 nm
  • the pixel electrode 19 is obtained by patterning the ITO film by photolithography.
  • FIG. 11 one pixel electrode 19 and one thin film transistor 200 are shown for simplicity.
  • the active matrix substrate usually has a plurality of pixels, and the pixel electrode 19 and the thin film transistor 200 are disposed in each of the plurality of pixels.
  • the materials of the oxide semiconductor layer 7 and the protective layer 29 in this embodiment are not particularly limited, and the same materials as those in Embodiment 1 can be used.
  • a part of each opening 23s, 23d of the protective layer 29 overlaps the gate electrode 3, but the whole of the openings 23s, 23d It may overlap with the gate electrode 3.
  • the source formed inside the gate electrode 3 and the openings 23 s and 23 d is larger than when the whole of the openings overlaps with the gate electrode 3.
  • capacitance produced between the drain electrodes 11 and 13 can be reduced.
  • the openings 23 s and 23 d are preferably disposed so as to open a part of the upper surface of the oxide semiconductor layer 7, and the entire sidewall of the oxide semiconductor layer 7 is preferably covered with the protective layer 29. Thereby, process damage to the sidewall of the oxide semiconductor layer 7 can be more effectively suppressed in the wiring formation step after the formation of the protective layer 29. In addition, even when an oxygen defect occurs in the oxide semiconductor layer 7, the oxygen defect can be recovered by oxygen in the protective layer 29 that covers the sidewall of the oxide semiconductor layer 7.
  • Examples and Comparative Examples The TFTs of Examples and Comparative Examples were fabricated and their characteristics were measured, and the methods and results will be described.
  • a TFT having a configuration (FIG. 6) in which the protective layer 29 was formed on the entire surface of the substrate 1 was produced.
  • the manufacturing method is the same as the method described above with reference to FIGS.
  • a TFT having the configuration shown in FIG. 15 was manufactured as a TFT of the comparative example.
  • the protective layer 99 was provided only on the channel region of the oxide semiconductor layer 7, and the side surface 8 positioned in the channel width direction of the channel region was exposed from the protective layer 99.
  • the configurations (material, thickness, size, etc.) of the protective layers 29 and 99 other than the planar shape are the same.
  • Vgs-Ids gate voltage-drain current
  • the measurement results are shown in FIG.
  • the horizontal axis of the graph represents the gate electrode potential (gate voltage) Vgs based on the drain electrode potential, and the vertical axis of the graph represents the drain current Ids. From this result, it was found that the hysteresis (the amount of change in the threshold voltage due to the gate voltage history) was smaller in the TFT of the example than in the TFT of the comparative example.
  • the TFT of the comparative example oxygen defects are generated in the portion of the surface of the oxide semiconductor layer 7 that is not protected by the protective layer 99 (particularly the side wall 8 in the channel width direction of the channel region) during the TFT manufacturing process.
  • the resistance of the oxide semiconductor layer 7 decreases. For this reason, the resistance of the channel region of the oxide semiconductor layer 7 cannot be appropriately controlled by the voltage applied to the gate electrode 3. That is, the current flowing through the channel region (drain current) cannot be controlled. Accordingly, the hysteresis is increased.
  • the entire surface including the sidewall of the oxide semiconductor layer 7 is covered with the protective layer 29, so that oxygen defects are not easily generated in the oxide semiconductor layer 7 during the TFT manufacturing process. . Therefore, the drain current can be appropriately controlled by the voltage applied to the gate electrode 3, and the hysteresis can be reduced as compared with the TFT of the comparative example.
  • the hysteresis characteristics can be improved by covering not only the top surface of the oxide semiconductor layer 7 but also the side wall with the protective layer 29.
  • the hysteresis characteristic is increased (when the hysteresis is decreased), a highly reliable oxide semiconductor TFT can be obtained. Further, since display contrast can be increased and flicker can be suppressed, display quality can be improved.
  • the present embodiment is an active matrix substrate using an oxide semiconductor TFT.
  • the oxide semiconductor TFT the thin film transistors 100, 200, and 300 in Embodiments 1 and 2 can be used.
  • the active matrix substrate of this embodiment can be used for various display devices such as a liquid crystal display device, an organic EL display device, and an inorganic EL display device, and an electronic device including the display device.
  • FIG. 13 is a diagram illustrating a circuit configuration of the active matrix substrate 1000 of the liquid crystal display device.
  • the active matrix substrate 1000 includes a plurality of source wirings 31 formed on an insulating substrate, a plurality of gate wirings 32, and a plurality of oxide semiconductor TFTs 35 formed at intersections thereof.
  • the oxide semiconductor TFT 35 has a configuration as shown in FIG. 6, for example. Or you may have a structure as shown in FIG. 1 or FIG.
  • each oxide semiconductor TFT 35 is connected to the source wiring 31, the gate electrode is connected to the gate wiring 32, and the drain electrode is connected to the pixel electrode (not shown).
  • auxiliary capacitance wiring (Cs wiring, common wiring) 33 is formed in parallel with the gate wiring 32, and auxiliary capacitance (Cs) 37 is provided between the common wiring 33 and each oxide semiconductor TFT 35. Is provided.
  • the auxiliary capacitor 37 is connected in parallel with the liquid crystal capacitor (Clc) 39.
  • the oxide semiconductor TFT (switching TFT) 35 provided as a switching element but also a part or all of TFTs for peripheral circuits (circuit TFTs) such as drivers are formed on the active matrix substrate 1000. May be (monolithic).
  • the peripheral circuit is formed in a region (referred to as a “frame region”) other than a region including a plurality of pixels (referred to as a “display region”) on the active matrix substrate.
  • the oxide semiconductor TFT in the present invention uses an oxide semiconductor layer having a high mobility (for example, 10 cm 2 / Vs or more) as an active layer. Therefore, not only the pixel TFT but also the circuit TFT Also preferably used.
  • the semiconductor device of this embodiment may be an active matrix substrate of an organic EL display device.
  • a light emitting element is generally configured for each pixel.
  • Each light emitting element includes an organic EL layer, a switching TFT, and a driving TFT.
  • FIG. 14 is a diagram illustrating a circuit configuration of an active matrix substrate of an organic EL display device.
  • the active matrix substrate includes a plurality of source lines 41 formed on an insulating substrate, a plurality of gate lines 42, and a power supply line 43 extending in parallel with the source lines 41.
  • a switching TFT 45 disposed at the intersection of the source wiring 41 and the gate wiring 42, an organic EL layer 49, and a power line 43
  • a driving TFT 47 disposed between the organic EL layer 49 and the organic EL layer 49.
  • the switching TFT 45 and the driving TFT 47 are oxide semiconductor TFTs having a configuration as shown in FIG. 6, for example.
  • an oxide semiconductor TFT having a configuration as shown in FIG. 1 or FIG. 7 may be used.
  • each switching TFT 45 is connected to the source wiring 41, and the gate electrode is connected to the gate wiring 42.
  • the drain electrode is connected to the gate electrode of the driving TFT 47. Further, it is also connected to the power line 43 through the storage capacitor 51.
  • the source electrode of the driving TFT 47 is connected to the power supply line 43, and the drain electrode is connected to the organic EL layer 49.
  • the active matrix substrate of the liquid crystal display device and the organic EL display device is illustrated here, the present invention can also be applied to the active matrix substrate of the inorganic EL display device.
  • the present invention relates to a circuit substrate such as an active matrix substrate, a liquid crystal display device, a display device such as an organic electroluminescence (EL) display device and an inorganic electroluminescence display device, an imaging device such as an image sensor device, an image input device, and a fingerprint.
  • a circuit substrate such as an active matrix substrate, a liquid crystal display device, a display device such as an organic electroluminescence (EL) display device and an inorganic electroluminescence display device, an imaging device such as an image sensor device, an image input device, and a fingerprint.
  • EL organic electroluminescence
  • the present invention can be widely applied to an apparatus including a thin film transistor such as an electronic apparatus such as a reading apparatus. In particular, it can be suitably applied to large liquid crystal display devices and the like.
  • Gate electrode 5 Gate insulating layer 7 Oxide semiconductor layer (active layer) 7s First contact region 7d Second contact region 7c Channel region 7e Side wall in the channel width direction of the channel region in the oxide semiconductor layer 7f Region from the channel region to the side wall of the surface of the oxide semiconductor layer 9, 29 Protective layer DESCRIPTION OF SYMBOLS 11 Source electrode 13 Drain electrode 15, 17 Interlayer insulating layer 19 Pixel electrode 23s, 23d Protective layer opening 100, 200, 300 Thin film transistor 1000 Active matrix substrate

Landscapes

  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

　半導体装置は、基板（１）上に設けられたゲート電極（３）と、ゲート電極（３）上に形成されたゲート絶縁層（５）と、ゲート絶縁層（５）上に形成され、チャネル領域（７ｃ）と、チャネル領域（７ｃ）の両側にそれぞれ位置する第１コンタクト領域（７ｓ）および第２コンタクト領域（７ｄ）とを有する島状の酸化物半導体層（７）と、第１コンタクト領域（７ｓ）と電気的に接続されたソース電極（１１）と、第２コンタクト領域（７ｄ）と電気的に接続されたドレイン電極（１３）と、酸化物半導体層（７）上に接して設けられた保護層（９）とを備え、保護層（９）は、酸化物半導体層（７）の表面のうちチャネル領域（７ｃ）、チャネル領域（７ｃ）からチャネル幅方向にある側壁（７ｅ）、およびチャネル領域（７ｃ）から側壁（７ｅ）に至る領域（７ｆ）を覆っている。これにより、酸化物半導体を用いたＴＦＴのヒステリシス特性を改善して信頼性を高める。

Description

半導体装置およびその製造方法
　本発明は、薄膜トランジスタを備える半導体装置およびその製造方法に関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　多結晶シリコン膜における電子および正孔の移動度はアモルファスシリコン膜の移動度よりも高いので、多結晶シリコンＴＦＴでは、アモルファスシリコンＴＦＴよりもオン電流が高く、高速動作が可能である。そのため、多結晶シリコンＴＦＴを用いてアクティブマトリクス基板を形成すると、スイッチング素子としてのみでなく、ドライバなどの周辺回路にも多結晶シリコンＴＦＴを使用することができる。従って、ドライバなどの周辺回路の一部または全体と表示部とを同一基板上に一体形成することができるという利点がある。さらに、液晶表示装置等の画素容量をより短いスイッチング時間で充電できるという利点もある。
　しかし、多結晶シリコンＴＦＴを作製しようとすると、アモルファスシリコン膜を結晶化させるためのレーザーや熱による結晶化工程の他、熱アニール工程などの複雑な工程を行う必要があり、基板の単位面積あたりの製造コストが高くなるという問題がある。よって、多結晶シリコンＴＦＴは、主に中型および小型の液晶表示装置に用いられている。
　一方、アモルファスシリコン膜は多結晶シリコン膜よりも容易に形成されるので大面積化に向いている。そのため、アモルファスシリコンＴＦＴは、大面積を必要とする装置のアクティブマトリクス基板に好適に使用される。多結晶シリコンＴＦＴよりも低いオン電流を有するにもかかわらず、液晶テレビのアクティブマトリクス基板の多くにはアモルファスシリコンＴＦＴが用いられている。しかしながら、アモルファスシリコンＴＦＴを用いると、アモルファスシリコン膜の移動度が低いことから、その高性能化に限界がある。液晶テレビ等の液晶表示装置には、大型化に加え、高画質化および低消費電力化が強く求められており、アモルファスシリコンＴＦＴでは、このような要求に十分に応えることが困難である。また、特に近年、液晶表示装置には、狭額縁化やコストダウンのためのドライバーモノリシック基板化や、タッチパネル機能の内蔵等の高性能化が強く求められており、アモルファスシリコンＴＦＴでは、このような要求に十分に応えることが困難である。
　そこで、製造工程数や製造コストを抑えつつ、より高性能なＴＦＴを実現するために、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコン以外の材料を用いる試みがなされている。
　例えば特許文献１および特許文献２には、酸化亜鉛などの酸化物半導体膜を用いてＴＦＴの活性層を形成することが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
　しかしながら、酸化物半導体膜では、ＴＦＴの製造プロセス中、例えば熱処理工程などにおいて、酸素欠陥によってキャリア電子が生じ、抵抗が低くなるおそれがある。また、ボトムゲート構造を有するＴＦＴでは、ソース・ドレイン電極のエッチング工程や層間絶縁膜の形成工程において、その下方にある酸化物半導体膜がダメージを受けやすい。このため、ＴＦＴの活性層として酸化物半導体膜を用いると、ＴＦＴ特性のヒステリシスが大きくなったり、安定したＴＦＴ特性を得ることが難しいという問題がある。
　これに対し、例えば特許文献１や特許文献２には、酸化物半導体からなる活性層のチャネル領域上に、エッチストップとして機能する絶縁膜（チャネル保護膜）を形成することが提案されている。
　図１５（ａ）は、チャネル保護膜を有する従来の酸化物半導体ＴＦＴを説明するための平面図である。図１５（ｂ）は、図１５（ａ）に示すＡ－Ａ’線に沿った断面図であり、図１５（ｃ）は、Ｂ－Ｂ’線に沿った断面図である。
　酸化物半導体ＴＦＴは、基板１と、基板１の上に設けられたゲート電極３と、ゲート電極３を覆うゲート絶縁層５と、ゲート絶縁層５上に形成された酸化物半導体層７と、酸化物半導体層７のチャネル領域上に形成されたチャネル保護膜（以下、「保護層」という。）９９と、酸化物半導体層７上に設けられたソース電極１１およびドレイン電極１３とを備えている。ソース電極１１およびドレイン電極１３は、それぞれ、酸化物半導体層７に電気的に接続されている。特許文献１には、保護層９９として、アモルファス酸化物絶縁体を用いることが記載されている。
　特許文献１の酸化物半導体ＴＦＴを製造するプロセスでは、ソース電極１１およびドレイン電極１３のパターニングを行う際に、酸化物半導体層７のチャネル領域は保護層９９によって保護されている。このため、酸化物半導体層７のチャネル領域がダメージを受けることを抑制できる。
特開２００８－１６６７１６号公報 特開２００７－２５８６７５号公報
　しかしながら、本発明者が検討したところ、図１５に示すようなチャネル保護膜（保護層）９９を設けても、プロセス中に酸化物半導体層７が受けるダメージを十分に低減できない可能性があることを見出した。
　特許文献１では、酸化物半導体層７のチャネル領域の上面は保護層９９と接しているが、図１５（ｃ）からわかるように、酸化物半導体層７の側壁８は保護層９９から露出している。これは、一般に、酸化物半導体膜を島状にパターニングして酸化物半導体層７を形成する際に、保護層９９となる絶縁膜も同時にパターニングするからである。
　このため、酸化物半導体層７を形成した後のプロセスにおいて、酸化物半導体層７の露出部分（例えば側壁８）に、酸化還元反応により酸素欠陥が形成されるおそれがある。酸素欠陥が生じると酸化物半導体層７の抵抗が低くなるので、ＴＦＴのリーク電流が増大したり、ヒステリシスが大きくなる可能性がある。
　本発明は、上記課題を解決するためになされたものであり、その主な目的は、酸化物半導体を用いたＴＦＴのヒステリシスを小さくし、ＴＦＴ特性を安定化させて信頼性を高めることにある。
　本発明の半導体装置は、基板と、前記基板上に設けられたゲート電極と、前記ゲート電極上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成され、チャネル領域と、前記チャネル領域の両側にそれぞれ位置する第１コンタクト領域および第２コンタクト領域とを有する島状の酸化物半導体層と、前記第１コンタクト領域と電気的に接続されたソース電極と、前記第２コンタクト領域と電気的に接続されたドレイン電極と、前記酸化物半導体層上に接して設けられた保護層とを備え、前記保護層は、前記酸化物半導体層の表面のうち前記チャネル領域、前記チャネル領域からチャネル幅方向にある側壁、および前記チャネル領域から前記側壁に至る領域を覆っている。
　ある好ましい実施形態において、前記保護層は、前記酸化物半導体層と前記ソース電極および前記ドレイン電極との間に形成されており、前記ソース電極と前記第１コンタクト領域とを接続するための第１開口部と、前記ドレイン電極と前記第２コンタクト領域とを接続するための第２開口部とを有している。
　前記第１および第２開口部の一部は前記ゲート電極と重なっていてもよい。
　ある好ましい実施形態において、前記保護層は、前記酸化物半導体層の表面のうち前記第１および第２コンタクト領域を除く全ての上面および側壁を覆っている。
　前記酸化物半導体層のチャネル長方向に沿った幅は、前記ゲート電極のチャネル長方向に沿った幅よりも大きいことが好ましい。
　前記ゲート電極の上面および側壁と前記ソース電極との間、および、前記ゲート電極の上面および側壁と前記ドレイン電極との間には、少なくとも前記ゲート絶縁層および前記酸化物半導体層が設けられていることが好ましい。
　前記ゲート電極の上面および側壁と前記ソース電極との間、および、前記ゲート電極の上面および側壁と前記ドレイン電極との間に、前記保護層がさらに設けられていてもよい。
　本発明の半導体装置の製造方法は、（Ａ）基板上にゲート電極を形成する工程と、（Ｂ）前記ゲート電極の上面および側壁を覆うようにゲート絶縁層を形成する工程と、（Ｃ）前記ゲート絶縁層上に、島状の酸化物半導体層を形成する工程と、（Ｄ）前記酸化物半導体層の上に、前記酸化物半導体層の上面および側壁を覆うように保護層を形成する工程と、（Ｅ）前記保護層に、第１および第２開口部を形成して、前記酸化物半導体層のうちチャネル領域となる領域の両側に位置する領域をそれぞれ露出させる工程と、（Ｆ）前記第１開口部を介して前記酸化物半導体層と電気的に接続されたソース電極と、前記第２開口部を介して前記酸化物半導体層と電気的に接続されたドレイン電極とを設ける工程とを包含する。
　本発明によると、酸化物半導体ＴＦＴにおいて、酸化物半導体層に酸素欠陥が生じることによる酸化物半導体層の抵抗の低下を抑えることができる。この結果、リーク電流を低減し、ヒステリシスを改善することが可能になる。よって、所望のＴＦＴ特性を安定して実現でき、信頼性を高めることができる。
（ａ）～（ｅ）は、本発明による実施形態１の半導体装置における薄膜トランジスタを模式的に示す図である。（ａ）は平面図、（ｂ）および（ｃ）は、それぞれ、（ａ）に示すＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。また、（ｄ）および（ｅ）は、それぞれ、薄膜トランジスタの酸化物半導体層における各領域を説明するための平面図および側面図である。 （ａ）および（ｂ）は、それぞれ、本発明による実施形態１の半導体装置における薄膜トランジスタの製造方法の一例を示す工程断面図である。 （ａ）～（ｃ）は、それぞれ、実施形態１における保護層の形成工程を説明するための平面図、Ａ－Ａ’線に沿った断面図、およびＢ－Ｂ’線に沿った断面図である。 （ａ）～（ｃ）は、それぞれ、実施形態１におけるソースおよびドレイン電極の形成工程を説明するための平面図、Ａ－Ａ’線に沿った断面図、およびＢ－Ｂ’線に沿った断面図である。 （ａ）および（ｂ）は、それぞれ、実施形態１における画素電極の形成工程を説明するための工程断面図である。 （ａ）～（ｄ）は、本発明による実施形態２の半導体装置における薄膜トランジスタを模式的に示す図である。（ａ）は平面図、（ｂ）および（ｃ）は、それぞれ、（ａ）に示すＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。また、（ｄ）は、薄膜トランジスタの酸化物半導体層における各領域を説明するための平面図である。 （ａ）～（ｃ）は、本発明による実施形態２における他の薄膜トランジスタを模式的に示す図である。（ａ）は平面図、（ｂ）および（ｃ）は、それぞれ、（ａ）に示すＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。 本発明による実施形態２の半導体装置における薄膜トランジスタの製造工程を説明するための工程断面図である。 （ａ）～（ｃ）は、それぞれ、実施形態２における保護層の形成工程を説明するための平面図、Ａ－Ａ’線に沿った断面図、およびＢ－Ｂ’線に沿った断面図である。 （ａ）～（ｃ）は、それぞれ、実施形態２におけるソースおよびドレイン電極の形成工程を説明するための平面図、Ａ－Ａ’線に沿った断面図、およびＢ－Ｂ’線に沿った断面図である。 （ａ）および（ｂ）は、それぞれ、実施形態２における画素電極の形成工程を説明するための工程断面図である 実施例の酸化物半導体ＴＦＴおよび比較例の酸化物半導体ＴＦＴのゲート電圧－ドレイン電流（Ｖｇｓ－Ｉｄs）特性を示すグラフである。 本発明による実施形態３のアクティブマトリクス基板を説明するための回路図である。 本発明による実施形態３の他のアクティブマトリクス基板を説明するための回路図である。 （ａ）～（ｃ）は、従来の酸化物半導体ＴＦＴを模式的に示す図であり、（ａ）は平面図、（ｂ）および（ｃ）は、それぞれ、（ａ）に示すＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。
（実施形態１）
　以下、図面を参照しながら、本発明による半導体装置の実施形態１を説明する。本実施形態の半導体装置は、酸化物半導体からなる活性層を有する薄膜トランジスタ（酸化物半導体ＴＦＴ）を備えている。本実施形態の半導体装置は、少なくとも１つの酸化物半導体ＴＦＴを備えていればよく、そのようなＴＦＴを備える基板、アクティブマトリクス基板、各種表示装置、電子機器などを広く含む。
　図１は、本実施形態における薄膜トランジスタ１００を模式的に示す図である。図１（ａ）は薄膜トランジスタ１００の平面図であり、図１（ｂ）および（ｃ）は、それぞれ、図１（ａ）に示すＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。また、図１（ｄ）および（ｅ）は、それぞれ、薄膜トランジスタ１００の酸化物半導体層における各領域を説明するための平面図および側面図である。
　薄膜トランジスタ１００は、基板１と、基板１の上に設けられたゲート電極３と、ゲート電極３を覆うゲート絶縁層５と、ゲート絶縁層５上に形成された島状の酸化物半導体層７と、酸化物半導体層７上に形成された保護層９と、酸化物半導体層７上に設けられ、酸化物半導体層７と電気的に接続されたソース電極１１およびドレイン電極１３とを備えている。
　ソース電極１１およびドレイン電極１３は、それぞれ、酸化物半導体層７の上面と接している。図１（ｄ）および（ｅ）に示すように、酸化物半導体層７のうちソース電極１１と接する領域７ｓを「第１コンタクト領域」、ドレイン電極１３と接する領域７ｄを「第２コンタクト領域」という。また、酸化物半導体層７のうちゲート電極３とオーバーラップし、かつ、第１コンタクト領域７ｓと第２コンタクト領域７ｄとの間に位置する領域７ｃを「チャネル領域」という。
　本実施形態における保護層９は、酸化物半導体層７の表面のうちチャネル領域７ｃ、チャネル領域７ｃのチャネル幅方向にある側壁７ｅ、およびチャネル領域７ｃから側壁７ｅに至る領域７ｆを覆っている。本明細書では、基板１に平行な面内において、チャネル領域７ｃを電流が流れる方向に平行な方向ＤＬを「チャネル長方向」、チャネル長方向に直交する方向ＤＷを「チャネル幅方向」と呼ぶ。
　本実施形態によると、酸化物半導体層７のチャネル領域７ｃだけでなく、チャネル領域７ｃのチャネル幅方向にある側壁７ｅも保護層９で覆われている。このような構成によると、後述する製造プロセスにおいて、酸化物半導体層７のチャネル領域７ｃ、領域７ｆおよび側壁７ｅが保護層９で覆われた状態で、ソース電極１１およびドレイン電極１３を形成するためのパターニング工程などを行うことができる。よって、製造プロセス中に、酸化物半導体層７のチャネル領域７ｃおよびその近傍に、酸化還元反応によって酸素欠陥が形成されることを抑制できる。この結果、酸素欠陥に起因して酸化物半導体層７が低抵抗化されることを抑制できるので、リーク電流やヒステリシスを低減できる。
　本実施形態では、酸化物半導体層７の表面のうち上記領域７ｃ、７ｅ、７ｆが保護層９によって覆われていればよく、酸化物半導体層７および保護層９の平面形状は図１（ａ）に示す形状に限定されない。なお、保護層９は、上記領域７ｃ、７ｅ、７ｆの全面と接していることが好ましい。また、保護層９は、チャネル幅方向に酸化物半導体層７よりも長く、酸化物半導体層７の側壁７ｅの近傍に位置するゲート絶縁層５の上面とも接することが好ましい。これにより、保護層９によって酸化物半導体層７の側壁７ｅをより確実に保護できる。
　さらに、本実施形態は、次のようなメリットも有している。
　特許文献２に開示された構成では、ゲート電極、ゲート絶縁膜および酸化物半導体層は、同一のマスクを用いてパターニングされている。これらの層の側壁は、エッチストップ層として機能する絶縁膜で覆われている。この構成では、ゲート電極の側壁とソース電極との間には、エッチストップ層として機能する絶縁膜しか設けられておらず、これらの電極間で短絡が生じる可能性があった。これに対し、本実施形態によると、ゲート絶縁層５および酸化物半導体層７は、チャネル長方向にゲート電極３よりも長いので、ゲート電極３の側壁はゲート絶縁層５および酸化物半導体層７で覆われている。したがって、ゲート電極３の上面および側壁とソース電極１１との間、および、ゲート電極３の上面および側壁とドレイン電極１３との間には、少なくとも、ゲート絶縁層５および酸化物半導体層７の２層が存在する。このため、上述したような短絡を防止しつつ、酸化物半導体層７の酸素欠陥に起因するＴＦＴ特性の低下を抑制できる。
　本実施形態における酸化物半導体層７は、例えばＺｎ－Ｏ系半導体（ＺｎＯ）、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体（ＩＧＺＯ）、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ）、またはＺｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）からなる層であることが好ましい。
　また、保護層９として、ＳｉＯｘなどの酸化物膜を用いることが好ましい。酸化物膜を用いると、酸化物半導体層７に酸素欠陥が生じた場合に、酸化物膜に含まれる酸素によって酸素欠陥を回復することが可能となるので、酸化物半導体層７の酸素欠陥をより効果的に低減できる。
　保護層９の厚さは５０ｎｍ以上２００ｎｍ以下であることが好ましい。５０ｎｍ以上であれば、ソース・ドレイン電極のパターニング工程などにおいて、酸化物半導体層７の表面をより確実に保護できる。一方、２００ｎｍを超えると、ソース電極１１やドレイン電極１３により大きい段差が生じるので、断線などを引き起こすおそれがある。
　次に、図面を参照しながら、薄膜トランジスタ１００の製造方法の一例を説明する。図２～図５は、薄膜トランジスタ１００の製造方法を説明するための工程図である。
　まず、図２（ａ）に示すように、ガラス基板などの基板１上に、ゲート電極（ゲート配線ともいう。）３を設ける。ゲート電極３は、スパッタ法などにより基板上に導電膜を形成した後、フォトリソグラフィにより導電膜をパターニングすることによって形成できる。導電膜として、例えばＴｉ／Ａｌ／Ｔｉ膜（厚さ：例えば１００ｎｍ以上５００ｎｍ以下）を用いることができる。
　続いて、図２（ｂ）に示すように、ゲート電極３を覆うようにゲート絶縁層５を形成し、次いで、島状の酸化物半導体層７を形成する。ゲート絶縁層５は、例えばＣＶＤ法を用いて形成される。ゲート絶縁層５は、例えば厚さが２００ｎｍ以上５００ｎｍ以下のＳｉＯ2膜である。
　酸化物半導体層７は以下のようにして形成できる。まず、スパッタ法を用いて、例えば厚さが３０ｎｍ以上３００ｎｍ以下のＩＧＺＯ膜をゲート絶縁層５の上に形成する。この後、フォトリソグラフィにより、ＩＧＺＯ膜の所定の領域を覆うレジストマスクを形成する。次いで、ＩＧＺＯ膜のうちレジストマスクで覆われていない部分をウェットエッチングにより除去する。この後、レジストマスクを剥離する。このようにして、島状の酸化物半導体層７を得る。なお、ＩＧＺＯ膜の代わりに、他の酸化物半導体膜を用いて酸化物半導体層７を形成してもよい。
　次いで、酸化物半導体層７のうちチャネルとなる領域を保護するための保護層を形成する。図３（ａ）～（ｃ）は、それぞれ、保護層の形成工程を説明するための平面図、Ａ－Ａ’線に沿った断面図、およびＢ－Ｂ’線に沿った断面図である。図３（ａ）～（ｃ）に示すように、酸化物半導体層７の表面のうちチャネル領域となる領域、およびその領域のチャネル幅方向にある側壁を覆うように、保護層９を形成する。本実施形態では、まず、ＣＶＤ法を用いて、厚さが５０ｎｍ以上２００ｎｍ以下の酸化物膜（例えばＳｉＯｘ膜）をゲート絶縁層５および酸化物半導体層７の上に形成する。この後、フォトリソグラフィにより、酸化物膜の所定の領域を覆うレジストマスクを形成する。次いで、酸化物膜のうちレジストマスクで覆われていない部分をドライエッチングにより除去する。この後、レジストマスクを剥離する。このようにして保護層９を得る。
　続いて、ソースおよびドレイン電極を形成する。図４（ａ）～（ｃ）は、それぞれ、ソースおよびドレイン電極の形成工程を説明するための平面図、Ａ－Ａ’線に沿った断面図、およびＢ－Ｂ’線に沿った断面図である。図４（ａ）～（ｃ）に示すように、酸化物半導体層７のうちチャネル領域となる領域の両側に位置する領域とそれぞれ接するように、ソース電極１１およびドレイン電極１３を設ける。酸化物半導体層７のうちソース電極１１と接する領域が第１コンタクト領域７ｓ、ドレイン電極１３と接する領域が第２コンタクト領域７ｄとなる。これらの電極１１、１３は、例えばスパッタ法により金属膜を堆積し、この金属膜をパターニングすることによって形成できる。金属膜のパターニングは、例えば公知のフォトリソグラフィにより行ってもよい。具体的には、金属膜上にレジストマスクを形成し、これを用いて金属膜をエッチングする。この後、レジストマスクを剥離する。このようにして、薄膜トランジスタ（酸化物半導体ＴＦＴ）１００を得る。
　本実施形態における薄膜トランジスタ１００は、例えば液晶表示装置のアクティブマトリクス基板において、スイッチング素子として用いられ得る。薄膜トランジスタ１００をスイッチング素子として用いる場合には、以下に説明するように、薄膜トランジスタ１００のドレイン電極１３に電気的に接続された画素電極を形成する。
　図５（ａ）に示すように、薄膜トランジスタ１００を覆うように、第１層間絶縁層１５（保護層）および第２層間絶縁層１７をこの順で形成する。ここでは、まず、ＣＶＤ法により、第１層間絶縁層１５を形成する。第１層間絶縁層１５は、例えばＳｉＯ2膜（厚さ：１００～３００ｎｍ）である。ＳｉＯ2膜には、ドレイン電極１３に達する開口部を形成する。次いで、第２層間絶縁層１７として、感光性樹脂材料からなる層を堆積する。第２層間絶縁層１７にも開口部を形成し、ドレイン電極１３の表面を露出する。
　次いで、図５（ｂ）に示すように、ドレイン電極１３の露出した表面と接するように、画素電極を形成する。ここでは、第２層間絶縁層１７の上および開口部内に、例えばスパッタ法により導電膜を堆積する。導電膜として、例えばＩＴＯ膜（厚さ：５０～２００ｎｍ）を用いる。次いで、フォトリソグラフィによりＩＴＯ膜をパターニングすることにより、画素電極１９を得る。
　なお、図５では、簡単のため、画素電極１９および薄膜トランジスタ１００を１個ずつ示している。アクティブマトリクス基板は、通常、複数の画素を有しており、複数の画素のそれぞれに画素電極１９および薄膜トランジスタ１００が配置される。
　上記方法によると、ソース電極１１およびドレイン電極１３を形成するためのパターニングの際や第１および第２層間絶縁層１５、１７を形成する際に、酸化物半導体層７のうちチャネル領域となる領域だけでなく、そのチャネル幅方向の側壁も保護層９で覆われている。このため、酸化物半導体層７に対するプロセスダメージを抑えることができる。したがって、酸化物半導体層７に酸素欠陥が生じてキャリアが発生することによる抵抗の低下を抑制できる。この結果、薄膜トランジスタ１００のリーク電流を低減でき、かつ、ＴＦＴ特性のヒステリシスを低減できる。また、保護層９として酸化物膜を用いると、酸化物膜から酸化物半導体層７に酸素が供給されるので、酸化物半導体層７に生じる酸素欠陥をより低減できる。
（実施形態２）
　以下、図面を参照しながら、本発明による半導体装置の実施形態２を説明する。本実施形態の半導体装置は、酸化物半導体層全体を覆うように保護層が形成されている点で、図１を参照しながら前述した薄膜トランジスタ１００と異なっている。
　図６は、本実施形態における薄膜トランジスタ２００を模式的に示す図である。図６（ａ）は薄膜トランジスタ２００の平面図であり、図６（ｂ）および（ｃ）は、それぞれ、図６（ａ）に示すＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。また、図６（ｄ）は、薄膜トランジスタ２００の酸化物半導体層における各領域を説明するための平面図である。簡単のため、図１と同様の構成要素には同じ参照符号を付して説明を省略する。
　薄膜トランジスタ２００では、島状の酸化物半導体層７の上面および側壁を覆うように保護層２９が形成されている。図示する例では、保護層２９は基板１の全面に設けられているが、保護層２９は酸化物半導体層７全体を覆っていればよく、基板１の全面に形成されていなくてもよい。
　ソース電極１１およびドレイン電極１３は、保護層２９上に設けられている。ソース電極１１は、保護層２９に形成された開口部（「第１開口部」ともいう。）２３ｓを介して、酸化物半導体層７の第１コンタクト領域７ｓと電気的に接続されている。同様に、ドレイン電極１３は、保護層２９に形成された開口部（「第２開口部」ともいう。）２３ｄを介して、酸化物半導体層７の第２コンタクト領域７ｄと電気的に接続されている。
　本実施形態によると、酸化物半導体層７の上面全体（ただし第１および第２コンタクト領域７ｓ、７ｄを除く）および側壁全体が保護層２９で覆われている。このため、ソース電極１１およびドレイン電極１３を形成するためのパターニング工程などにおいて、酸化物半導体層７に酸素欠陥が形成されることをより効果的に抑制できる。従って、酸素欠陥によって酸化物半導体層７が低抵抗化されることに起因するＴＦＴ特性の低下を抑制できる。具体的には、リーク電流を低減でき、また、ヒステリシスを小さく抑えてＴＦＴ特性を安定化できる。
　本実施形態における保護層２９は基板１の全面に形成されていなくてもよい。例えば図７に示すように、酸化物半導体層７よりも一回り大きい島状にパターニングされていてもよい。このような場合でも、酸化物半導体層７のうち第１および第２コンタクト領域７ｓ、７ｄを除く上面および側壁を覆うように保護層２９が形成されているので、上記と同様の効果が得られる。島状の保護層２９は、酸化物半導体層７の側壁の近傍に位置するゲート絶縁層５の上面とも接することが好ましい。これにより、保護層２９によって酸化物半導体層７の側壁をより確実に保護できる。
　さらに、本実施形態によると、ゲート絶縁層５および酸化物半導体層７は、チャネル長方向にゲート電極３よりも長いので、ゲート電極３の側壁はゲート絶縁層５、酸化物半導体層７および保護層２９で覆われている。したがって、ゲート電極３の上面および側壁とソース電極１１との間、および、ゲート電極３の上面および側壁とドレイン電極１３との間には、少なくとも、ゲート絶縁層５、酸化物半導体層７および保護層２９の３層が存在する。このため、ゲート電極３とソースおよびドレイン電極１１、１３との短絡を防止しつつ、酸化物半導体層７の酸素欠陥に起因するＴＦＴ特性の低下を抑制できる。
　次に、図８～図１１を参照しながら、薄膜トランジスタ２００の製造方法の一例を説明する。
　まず、図８に示すように、ガラス基板などの基板１上に、ゲート電極（ゲート配線ともいう）３、ゲート絶縁層５および島状の酸化物半導体層７を形成する。ゲート電極３、ゲート絶縁層５、酸化物半導体層７の形成方法は、図２（ａ）および（ｂ）を参照しながら前述した方法と同様である。ここでは、ゲート電極３としてＴｉ／Ａｌ／Ｔｉ膜（厚さ：１００ｎｍ～５００ｎｍ）、ゲート絶縁層５としてＳｉＯ2膜（厚さ：２００ｎｍ以上５００ｎｍ以下）、酸化物半導体層７としてＩＧＺＯ膜（厚さ：３０ｎｍ以上３００ｎｍ以下）を形成する。
　次いで、酸化物半導体層７を覆う保護層を形成する。図９（ａ）～（ｃ）は、それぞれ、保護層の形成工程を説明するための平面図、Ａ－Ａ’線に沿った断面図、およびＢ－Ｂ’線に沿った断面図である。図９（ａ）～（ｃ）に示すように、酸化物半導体層７の全体を覆うように保護層２９を形成する。本実施形態における保護層２９は基板１の全面に形成されており、酸化物半導体層７の上面全体および側壁全体、さらにはゲート絶縁層５の上面と接している。また、保護層２９には、酸化物半導体層７のうち第１および第２コンタクト領域となる領域を露出する開口部２３ｓ、開口部２３ｄをそれぞれ設ける。開口部２３ｓ、２３ｄは、酸化物半導体層７のうちゲート電極３と重なっている領域（後にチャネル領域となる領域）の両側に設けられる。本実施形態では、開口部２３ｓ、２３ｄの一部がゲート電極３と重なるように配置される。
　保護層２９は、例えばＣＶＤ法を用いて形成される。ここでは、厚さが５０ｎｍ以上２００ｎｍ以下の酸化物膜（例えばＳｉＯｘ膜）を堆積する。この後、酸化物膜のパターニングを行う。例えばフォトリソグラフィにより、酸化物膜の所定の領域を覆うレジストマスクを形成し、次いで、酸化物膜のうちレジストマスクで覆われていない部分をドライエッチングにより除去する。次いで、レジストマスクを洗浄によって剥離する。このようにして、酸化物半導体層７に開口部２３ｓ、２３ｄを形成する。
　なお、図７に示す薄膜トランジスタ３００のように島状の保護層２９を形成する場合には、上記と同様のパターニング工程によって、酸化物膜から、開口部２３ｓ、２３ｄを有する島状の保護層２９を形成してもよい。
　続いて、ソースおよびドレイン電極を形成する。図１０（ａ）～（ｃ）は、それぞれ、ソースおよびドレイン電極の形成工程を説明するための平面図、Ａ－Ａ’線に沿った断面図、およびＢ－Ｂ’線に沿った断面図である。図１０（ａ）～（ｃ）に示すように、酸化物半導体層７の表面のうち開口部２３ｓ、２３ｄによって露出された部分とそれぞれ接するように、ソース電極１１およびドレイン電極１３を設ける。酸化物半導体層７のうち開口部２３ｓを介してソース電極１１と接する領域が第１コンタクト領域７ｓ、開口部２３ｄを介してドレイン電極１３と接する領域が第２コンタクト領域７ｄとなる。これらの電極１１、１３は、例えばスパッタ法により金属膜を堆積し、この金属膜をパターニングすることによって形成できる。金属膜のパターニングは、例えば公知のフォトリソグラフィにより行ってもよい。具体的には、金属膜上にレジストマスクを形成し、これを用いて金属膜をエッチングする。この後、レジスト層を剥離する。このようにして、薄膜トランジスタ（酸化物半導体ＴＦＴ）２００を得る。
　本実施形態における薄膜トランジスタ２００は、例えば液晶表示装置のアクティブマトリクス基板に適用できる。薄膜トランジスタ２００をスイッチング素子として用いる場合には、以下に説明するように、薄膜トランジスタ２００に電気的に接続された画素電極を形成する。
　図１１（ａ）に示すように、薄膜トランジスタ２００を覆うように、第１層間絶縁層１５（保護層）および第２層間絶縁層１７をこの順で形成する。ここでは、まず、ＣＶＤ法により、第１層間絶縁層を形成する。第１層間絶縁層１５は、例えばＳｉＯ2膜（厚さ：１００～３００ｎｍ）である。ＳｉＯ2膜には、パターニングにより、ドレイン電極１３に達する開口部を形成する。次いで、第２層間絶縁層１７として、感光性樹脂材料からなる層を堆積する。第２層間絶縁層１７にも、同様にして開口部を形成し、ドレイン電極１３の表面を露出する。
　次いで、図１１（ｂ）に示すように、ドレイン電極１３の露出した表面と接するように、画素電極を形成する。ここでは、第２層間絶縁層１７の上および開口部内に、例えばスパッタ法により導電膜を堆積する。導電膜として、例えばＩＴＯ膜（厚さ：５０～２００ｎｍ）を用いる。次いで、フォトリソグラフィによりＩＴＯ膜をパターニングすることにより、画素電極１９を得る。
　なお、図１１では、簡単のため、画素電極１９および薄膜トランジスタ２００を１個ずつ示している。アクティブマトリクス基板は、通常、複数の画素を有しており、複数の画素のそれぞれに画素電極１９および薄膜トランジスタ２００が配置される。
　本実施形態における酸化物半導体層７および保護層２９の材料は特に限定されず、実施形態１と同じ材料を用いることができる。
　本実施形態では、保護層２９の各開口部２３ｓ、２３ｄの一部（言い換えると、各コンタクト領域７ｓ、７ｄの一部）がゲート電極３と重なっているが、開口部２３ｓ、２３ｄの全体がゲート電極３と重なっていてもよい。開口部２３ｓ、２３ｄの一部のみがゲート電極３と重なっていると、それらの全体がゲート電極３と重なっている場合よりも、ゲート電極３と、開口部２３ｓ、２３ｄ内部に形成されるソースおよびドレイン電極１１、１３との間に生じる容量を低減できる。
　また、開口部２３ｓ、２３ｄは、酸化物半導体層７の上面の一部を開口するように配置され、酸化物半導体層７の側壁全面が保護層２９で覆われていることが好ましい。これにより、保護層２９を形成した後の配線形成工程において、酸化物半導体層７の側壁に対するプロセスダメージをより効果的に抑制できる。また、酸化物半導体層７に酸素欠陥が生じても、酸化物半導体層７の側壁を覆う保護層２９内の酸素によって、酸素欠陥を回復させることが可能である。
（実施例および比較例）
　実施例および比較例のＴＦＴを作製し、それぞれの特性を測定したので、その方法および結果を説明する。
　実施例のＴＦＴとして、基板１全面に保護層２９が形成された構成（図６）を有するＴＦＴを作製した。作製方法は、図８～図１１を参照しながら前述した方法と同様である。また、比較例のＴＦＴとして、図１５に示す構成を有するＴＦＴを作製した。比較例のＴＦＴでは、保護層９９は、酸化物半導体層７のチャネル領域上のみに設けられ、チャネル領域のチャネル幅方向に位置する側面８が保護層９９から露出していた。なお、実施例および比較例のＴＦＴでは、保護層２９、９９の平面形状以外の構成（各層の材料、厚さ、サイズ等）は同じとした。
　次に、実施例および比較例のＴＦＴのそれぞれに対し、ゲート電圧を上昇させていったとき、および、低下させていったときのゲート電圧－ドレイン電流（Ｖｇｓ－Ｉｄｓ）特性を測定した。測定では、Ｖｇｓを－２０Ｖ～３５Ｖ、Ｖｄｓを１０Ｖとした。
　測定結果を図１２に示す。グラフの横軸は、ドレイン電極の電位を基準としたゲート電極の電位（ゲート電圧）Ｖｇｓを表し、グラフの縦軸はドレイン電流Ｉｄｓを表す。この結果から、実施例のＴＦＴでは、比較例のＴＦＴよりもヒステリシス（ゲート電圧の履歴による閾値電圧の変化量）が小さくなっていることがわかった。
　比較例のＴＦＴでは、ＴＦＴの作製プロセス中に、酸化物半導体層７の表面のうち保護層９９で保護されていない部分（特にチャネル領域のチャネル幅方向にある側壁８）に酸素欠陥が生じ、酸化物半導体層７の抵抗が低下する。このため、ゲート電極３に印加する電圧によって、酸化物半導体層７のチャネル領域の抵抗を適切に制御できなくなる。すなわち、チャネル領域を流れる電流（ドレイン電流）を制御できなくなる。従って、ヒステリシスが大きくなる。
　これに対し、実施例のＴＦＴでは、酸化物半導体層７の側壁を含めた表面全体が保護層２９で被覆されているので、ＴＦＴの作製プロセス中に酸化物半導体層７に酸素欠陥が生じにくい。従って、ゲート電極３に印加する電圧によってドレイン電流を適切に制御でき、比較例のＴＦＴよりもヒステリシスを低減できる。
　上記結果から、酸化物半導体層７の上面のみでなく側壁も保護層２９で被覆することにより、ヒステリシス特性を改善できることがわかる。ヒステリシス特性が高くなると（ヒステリシスが小さくなると）、信頼性の高い酸化物半導体ＴＦＴが得られる。また、表示のコントラストを高め、フリッカーを抑えることができるので、表示品位を向上できる。
（実施形態３）
　以下、本発明による半導体装置の実施形態３を説明する。本実施形態は、酸化物半導体ＴＦＴを用いたアクティブマトリクス基板である。酸化物半導体ＴＦＴとして、実施形態１および実施形態２における薄膜トランジスタ１００、２００、３００を用いることができる。本実施形態のアクティブマトリクス基板は、液晶表示装置、有機ＥＬ表示装置、無機ＥＬ表示装置などの種々の表示装置、および表示装置を備えた電子機器等に用いられ得る。
　図１３は、液晶表示装置のアクティブマトリクス基板１０００の回路構成を例示する図である。アクティブマトリクス基板１０００は、絶縁基板上に形成された複数のソース配線３１と、複数のゲート配線３２と、これらの交差部にそれぞれ形成された複数の酸化物半導体ＴＦＴ３５とを有している。酸化物半導体ＴＦＴ３５は、例えば図６に示すような構成を有している。あるいは、図１または図７に示すような構成を有していてもよい。
　各酸化物半導体ＴＦＴ３５のソース電極はソース配線３１に、ゲート電極はゲート配線３２に、ドレイン電極は画素電極（不図示）に接続される。図示する例では、ゲート配線３２と平行に補助容量配線（Ｃｓ配線、コモン配線）３３が形成されており、コモン配線３３と各酸化物半導体ＴＦＴ３５との間に、それぞれ、補助容量（Ｃｓ）３７が設けられている。補助容量３７は、液晶容量（Ｃｌｃ）３９と並列に接続されている。
　図示していないが、スイッチング素子として設けられる酸化物半導体ＴＦＴ（スイッチングＴＦＴ）３５だけでなく、ドライバなどの周辺回路用のＴＦＴ（回路用ＴＦＴ）の一部又は全部もアティブマトリクス基板１０００上に形成してもよい（モノリシック化）。周辺回路は、アクティブマトリクス基板における複数の画素を含む領域（「表示領域」と呼ぶ。）以外の領域（「額縁領域」と呼ぶ。）に形成される。そのような場合、本発明における酸化物半導体ＴＦＴは、高い移動度（例えば１０ｃｍ2／Ｖｓ以上）を有する酸化物半導体層を活性層として用いているので、画素用ＴＦＴだけでなく、回路用ＴＦＴとしても好適に用いられる。
　本実施形態の半導体装置は、有機ＥＬ表示装置のアクティブマトリクス基板であってもよい。有機ＥＬ表示装置のアクティブマトリクス基板では、一般に、画素毎に発光素子が構成されている。各発光素子は、有機ＥＬ層、スイッチング用ＴＦＴおよび駆動用ＴＦＴを備えている。
　図１４は、有機ＥＬ表示装置のアクティブマトリクス基板の回路構成を例示する図である。アクティブマトリクス基板は、絶縁基板上に形成された複数のソース配線４１と、複数のゲート配線４２と、ソース配線４１と平行に延びる電源線４３とを有している。これらの配線４１、４２、４３で包囲されたそれぞれの領域（画素）には、ソース配線４１とゲート配線４２との交差部に配置されたスイッチング用ＴＦＴ４５と、有機ＥＬ層４９と、電源線４３と有機ＥＬ層４９との間に配置された駆動用ＴＦＴ４７とが形成されている。スイッチング用ＴＦＴ４５および駆動用ＴＦＴ４７は、例えば図６に示すような構成を有する酸化物半導体ＴＦＴである。あるいは、図１または図７に示すような構成を有する酸化物半導体ＴＦＴであってもよい。
　各スイッチング用ＴＦＴ４５のソース電極はソース配線４１に、ゲート電極はゲート配線４２に接続されている。ドレイン電極は、駆動用ＴＦＴ４７のゲート電極に接続されている。また、保持容量５１を介して電源線４３にも接続されている。駆動用ＴＦＴ４７のソース電極は電源線４３、ドレイン電極は有機ＥＬ層４９に接続されている。
　なお、ここでは、液晶表示装置および有機ＥＬ表示装置のアクティブマトリクス基板を例示したが、本発明は、無機ＥＬ表示装置のアクティブマトリクス基板にも適用できる。
　本発明は、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などの薄膜トランジスタを備えた装置に広く適用できる。特に、大型の液晶表示装置等に好適に適用され得る。
　１　　　基板
　３　　　ゲート電極
　５　　　ゲート絶縁層
　７　　　酸化物半導体層（活性層）
　７ｓ　　第１コンタクト領域
　７ｄ　　第２コンタクト領域
　７ｃ　　チャネル領域
　７ｅ　　酸化物半導体層における、チャネル領域のチャネル幅方向にある側壁
　７ｆ　　酸化物半導体層の表面のうちチャネル領域から側壁に至る領域
　９、２９　　　保護層
　１１　　ソース電極
　１３　　ドレイン電極
　１５、１７　　層間絶縁層
　１９　　画素電極
　２３ｓ、２３ｄ　　保護層の開口部
　１００、２００、３００　　薄膜トランジスタ
　１０００　　　アクティブマトリクス基板

Claims (8)

  1. 　基板と、
    　前記基板上に設けられたゲート電極と、
    　前記ゲート電極上に形成されたゲート絶縁層と、
    　前記ゲート絶縁層上に形成され、チャネル領域と、前記チャネル領域の両側にそれぞれ位置する第１コンタクト領域および第２コンタクト領域とを有する島状の酸化物半導体層と、
    　前記第１コンタクト領域と電気的に接続されたソース電極と、
    　前記第２コンタクト領域と電気的に接続されたドレイン電極と、
    　前記酸化物半導体層上に接して設けられた保護層と
    を備え、
    　前記保護層は、前記酸化物半導体層の表面のうち前記チャネル領域、前記チャネル領域からチャネル幅方向にある側壁、および前記チャネル領域から前記側壁に至る領域を覆っている半導体装置。
  2. 　前記保護層は、前記酸化物半導体層と前記ソース電極および前記ドレイン電極との間に形成されており、前記ソース電極と前記第１コンタクト領域とを接続するための第１開口部と、前記ドレイン電極と前記第２コンタクト領域とを接続するための第２開口部とを有している請求項１に記載の半導体装置。
  3. 　前記第１および第２開口部の一部は前記ゲート電極と重なっている請求項２に記載の半導体装置。
  4. 　前記保護層は、前記酸化物半導体層の表面のうち前記第１および第２コンタクト領域を除く全ての上面および側壁を覆っている請求項２または３に記載の半導体装置。
  5. 　前記酸化物半導体層のチャネル長方向に沿った幅は、前記ゲート電極のチャネル長方向に沿った幅よりも大きい請求項１から４のいずれかに記載の半導体装置。
  6. 　前記ゲート電極の上面および側壁と前記ソース電極との間、および、前記ゲート電極の上面および側壁と前記ドレイン電極との間には、少なくとも前記ゲート絶縁層および前記酸化物半導体層が設けられている請求項１から５のいずれかに記載の半導体装置。
  7. 　前記ゲート電極の上面および側壁と前記ソース電極との間、および、前記ゲート電極の上面および側壁と前記ドレイン電極との間に、前記保護層がさらに設けられている請求項６に記載の半導体装置。
  8. 　（Ａ）基板上にゲート電極を形成する工程と、
    　（Ｂ）前記ゲート電極の上面および側壁を覆うようにゲート絶縁層を形成する工程と、
    　（Ｃ）前記ゲート絶縁層上に、島状の酸化物半導体層を形成する工程と、
    　（Ｄ）前記酸化物半導体層の上に、前記酸化物半導体層の上面および側壁を覆うように保護層を形成する工程と、
    　（Ｅ）前記保護層に、第１および第２開口部を形成して、前記酸化物半導体層のうちチャネル領域となる領域の両側に位置する領域をそれぞれ露出させる工程と、
    　（Ｆ）前記第１開口部を介して前記酸化物半導体層と電気的に接続されたソース電極と、前記第２開口部を介して前記酸化物半導体層と電気的に接続されたドレイン電極とを設ける工程と
    を包含する半導体装置の製造方法。
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