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WO2010070824A1 - 半導体装置、半導体装置の製造方法およびスイッチ回路 - Google Patents

半導体装置、半導体装置の製造方法およびスイッチ回路 Download PDF

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WO2010070824A1
WO2010070824A1 PCT/JP2009/006470 JP2009006470W WO2010070824A1 WO 2010070824 A1 WO2010070824 A1 WO 2010070824A1 JP 2009006470 W JP2009006470 W JP 2009006470W WO 2010070824 A1 WO2010070824 A1 WO 2010070824A1
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WO
WIPO (PCT)
Prior art keywords
electrode
electrodes
ground
signal
side electrodes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2009/006470
Other languages
English (en)
French (fr)
Inventor
中西慎
山ノ内　智雄
岡安潤一
佐藤拓
寺澤大樹
滝川正彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to JP2010542828A priority Critical patent/JP5656644B2/ja
Publication of WO2010070824A1 publication Critical patent/WO2010070824A1/ja
Priority to US13/077,999 priority patent/US8466566B2/en
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Ceased legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes

Definitions

  • the present invention relates to a semiconductor device, a semiconductor device manufacturing method, and a switch circuit.
  • a high electron mobility transistor (sometimes referred to as HEMT) using a compound semiconductor can be operated at a higher speed than a silicon-based device.
  • the HEMT is also used as a device constituting a high-frequency switch (sometimes referred to as an RF switch).
  • a high-frequency switch sometimes referred to as an RF switch.
  • HEMTs using comb-shaped gate electrodes have been developed.
  • Non-Patent Document 1 discloses a HEMT in which a plurality of source electrodes and a plurality of drain electrodes are alternately arranged, and a gate electrode is disposed between each source electrode and the drain electrode.
  • the HEMT described in Non-Patent Document 1 includes a source-side electrode pad extending in the channel length direction and a drain-side electrode pad extending in the channel length direction.
  • the source electrode and the drain electrode are the source-side electrode pads. And between the drain side electrode pads.
  • the source-side electrode pad, the source and drain electrodes, and the drain-side electrode pad are arranged in this order in the channel width direction (see Non-Patent Document 1 and Non-Patent Document 2). ).
  • the HEMT described in Non-Patent Document 1 includes a source side electrode pad, a source electrode and a drain electrode, and a drain side electrode pad arranged in this order in the channel width direction. Or a slight leak current is generated between the drain-side electrode pad and the source electrode. In addition, a leak current is generated between the gate electrode and the electrode pad.
  • an object of one aspect of the present invention is to provide a semiconductor device, a method for manufacturing the semiconductor device, and a switch circuit that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • a plurality of ground-side electrodes and a plurality of signal-side electrodes which are alternately arranged on a semiconductor substrate, and a space between the ground-side electrodes and the signal-side electrodes.
  • a semiconductor device is provided.
  • the ground-side lead wire is adjacent to the ground-side electrode closest to the ground-side lead wire among the plurality of ground-side electrodes, and the signal-side lead wire is the most among the plurality of signal-side electrodes. It may be adjacent to the signal side electrode adjacent to the signal side lead wiring.
  • the ground-side electrode connection portion may alleviate electric field concentration at the control electrode.
  • the ground-side electrode connection portion may be wider than the signal-side electrode connection portion.
  • the ground side electrode connection portion may be formed above the end portions of the ground side electrode and the signal side electrode in the width direction of the control electrode. In the semiconductor device, the ground side electrode connection portion may be formed above both ends of the ground side electrode and the signal side electrode in the width direction of the control electrode.
  • a leakage current per 1 mm of gate width may be 500 pA or less, and an on-resistance may be 2 ⁇ mm or less.
  • a step of preparing a semiconductor substrate a step of forming a plurality of ground side electrodes and a plurality of signal side electrodes arranged alternately on the semiconductor substrate, at least a ground side electrode and Forming an insulating layer on the surface of the semiconductor substrate in a region between the signal side electrodes, and forming a control electrode on the insulating layer in each of the regions between the ground side electrode and the signal side electrode; Forming a ground side electrode connecting portion for connecting a plurality of ground side electrodes to each other; forming a signal side electrode connecting portion for connecting a plurality of signal side electrodes to each other; A ground-side lead wire and a signal-side lead wire extending in the array direction from one end side and the other end side in the array direction of the array electrode portion on which the signal-side electrode is arrayed toward the outside of the array electrode portion.
  • the method of manufacturing a semiconductor device including a step of forming is provided.
  • a switch circuit including a semiconductor device that operates as a switch element, wherein the semiconductor device includes a plurality of ground-side electrodes and a plurality of signal sides that are alternately disposed on the semiconductor substrate.
  • An electrode a plurality of control electrodes provided between the ground side electrode and the signal side electrode, a ground side electrode connecting portion for connecting the plurality of ground side electrodes to each other, and a plurality of signal side electrodes connected to each other
  • a switch circuit is provided that includes a ground-side lead wire and a signal-side lead wire that extend respectively.
  • An example of the top view of HEMT100 is shown roughly.
  • An example of sectional drawing of HEMT100 is shown roughly.
  • An example of sectional drawing of HEMT100 is shown roughly.
  • An example of sectional drawing in the manufacture process of HEMT100 is shown roughly.
  • An example of sectional drawing in the manufacture process of HEMT100 is shown roughly.
  • An example of sectional drawing in the manufacture process of HEMT100 is shown roughly.
  • An example of sectional drawing in the manufacture process of HEMT100 is shown roughly.
  • An example of sectional drawing in the manufacture process of HEMT100 is shown roughly.
  • An example of sectional drawing in the manufacture process of HEMT100 is shown roughly.
  • An example of sectional drawing in the manufacture process of HEMT100 is shown roughly.
  • An example of sectional drawing in the manufacture process of HEMT100 is shown roughly.
  • FIG. 1 schematically shows an example of a configuration of a switch circuit 1600.
  • the leakage current characteristic of Example 1 and Example 2 is shown.
  • the leakage current characteristics of Example 2 and Example 3 are shown.
  • the insertion loss characteristic of Example 4 is shown.
  • FIG. 1 schematically shows an example of a plan view of the HEMT 100.
  • the HEMT 100 may be an example of a semiconductor device.
  • FIG. 1 shows an enlarged view of the HEMT 100 formed on the substrate 102.
  • the HEMT 100 includes an array electrode group 110, a gate electrode lead wiring 120, a gate electrode 122, a gate electrode connection portion 124, a source electrode lead wiring 130, a source electrode connection portion 132, and a plug 134.
  • a drain electrode lead-out wiring 140, a drain electrode connection part 142, and a plug 144 may be provided.
  • the array electrode group 110 may include a source electrode 112 and a source electrode 114, and a drain electrode 116 and a drain electrode 118.
  • the array electrode group 110 is at least partially formed on the non-element isolation region 150 of the substrate 102.
  • the substrate 102 may be an example of a semiconductor substrate.
  • the source electrode lead-out wiring 130 and the array electrode group 110 are arranged along the direction in which the electrodes constituting the array electrode group 110 are arrayed (sometimes referred to as array direction C). And a drain electrode lead-out wiring 140 are disposed.
  • each electrode included in the array electrode group 110 is compared with the case where the source electrode lead wiring 130, the array electrode group 110, and the drain electrode lead wiring 140 are arranged in a direction perpendicular to the array direction C.
  • the distance from the source electrode lead wiring 130 or the drain electrode lead wiring 140 becomes longer. As a result, leakage current can be reduced.
  • the wiring 140 is not formed on the same plane. Therefore, in FIG. 1, the source electrode connection portion 132, the drain electrode connection portion 142, the plug 134, and the plug 144 are indicated by dotted lines. In FIG. 1, the array electrode group 110 is indicated by a double chain line surrounding the source electrode 112, the source electrode 114, the drain electrode 116, and the drain electrode 118.
  • FIG. 2 schematically shows an example of a cross-sectional view of the HEMT 100.
  • FIG. 2 schematically shows an example of the AA ′ cross section in FIG.
  • the HEMT 100 may include a substrate 102, an insulating layer 222, an insulating layer 224, and a protective layer 226.
  • the substrate 102 may include a support substrate 212, a channel layer 214, a spacer layer 215, a carrier supply layer 216, and a cap layer 218.
  • the substrate 102 may have an element isolation region 240 that electrically isolates the HEMT 100 from other electronic element elements.
  • the electronic element element may be an active element such as a transistor or a passive element such as a capacitor, a resistor, or a coil.
  • a part of the cap layer 218 may be patterned by etching or the like.
  • the drain electrode 116, the drain electrode 118, and the drain electrode lead-out wiring 140 may be electrically coupled to the drain electrode connection part 142 through the plug 144. Thereby, the drain electrode 116, the drain electrode 118, and the drain electrode lead-out wiring 140 are electrically coupled via the drain electrode connection portion 142 and the plug 144.
  • FIG. 3 schematically shows an example of a cross-sectional view of the HEMT 100.
  • FIG. 3 schematically shows an example of the BB ′ cross section in FIG.
  • the source electrode 112, the source electrode 114, and the source electrode lead-out wiring 130 may be electrically coupled to the source electrode connection part 132 through a plug 134.
  • the source electrode 112, the source electrode 114, and the source electrode lead-out wiring 130 are electrically coupled via the source electrode connection portion 132 and the plug 134.
  • FIG. 1 schematically shows a DD ′ section in FIG. 2 or a EE ′ section in FIG.
  • the insulating layer 222, the insulating layer 224, and the protective layer 226 are not shown in FIG.
  • the carrier supply layer 216 and the cap layer 218 are collectively shown as the substrate 102.
  • the drain electrode connecting portion 142 is not shown in FIG. Details of the HEMT 100 will be described with reference to FIGS. 1 to 3.
  • the array electrode group 110 is formed on the substrate 102.
  • the array electrode group 110 may be an example of an array electrode unit.
  • the array electrode group 110 may include a source electrode 112, a drain electrode 118, a source electrode 114, and a drain electrode 116 in order from the side close to the source electrode lead wiring 130.
  • the source electrode 112, the drain electrode 118, the source electrode 114, and the drain electrode 116 may be arranged at equal intervals.
  • the distance between the source electrode and the drain electrode alternately arranged on the substrate 102 may be 2 ⁇ m to 5 ⁇ m, for example.
  • the planar shape of the source electrode and the drain electrode may be, for example, a rectangle having a length in the channel width direction of 100 ⁇ m to 500 ⁇ m and a length in the channel length direction of 10 to 20 ⁇ m.
  • a channel of the HEMT 100 is formed between a pair of adjacent source and drain electrodes.
  • channel regions having a channel length L and a channel width W are formed between the source electrode 112 and the drain electrode 118, between the drain electrode 118 and the source electrode 114, and between the source electrode 114 and the drain electrode 116, respectively. Is done.
  • the arrangement direction C of the electrodes constituting the arrangement electrode group 110 may be parallel to the channel length direction of the channel region.
  • the array electrode group 110, the source electrode lead wiring 130, and the drain electrode lead wiring 140 are in contact with the carrier supply layer 216.
  • the array electrode group 110, the source electrode lead wiring 130, and the drain electrode lead wiring 140 are formed in contact with the substrate 102, the array electrode group 110 includes the source electrode lead wiring 130 and the drain electrode lead wiring 140. Between the two.
  • the positional relationship between the array electrode group 110 and the source electrode lead wiring 130 and the drain electrode lead wiring 140 is not limited to this.
  • the source electrode lead wiring 130 and the drain electrode lead wiring 140 are It may be formed above the array electrode group 110 so as to cover the array electrode group 110 via an insulating layer.
  • the source electrode 112, the source electrode 114, the drain electrode 116, and the drain electrode 118 constitute an input / output electrode of the HEMT 100.
  • the source electrode 112 and the source electrode 114 may be an example of a ground side electrode.
  • the drain electrode 116 and the drain electrode 118 may be an example of a signal side electrode.
  • the source electrode 112, the source electrode 114, the drain electrode 116, and the drain electrode 118 may be in contact with the carrier supply layer 216.
  • the source electrode 112, the source electrode 114, the drain electrode 116, and the drain electrode 118 may be in ohmic contact with the carrier supply layer 216.
  • the source electrode 112, the source electrode 114, the drain electrode 116, and the drain electrode 118 may contain transition metals such as Ni, Au, Ti, W, and Al.
  • the source electrode 112, the source electrode 114, the drain electrode 116, and the drain electrode 118 may be an alloy including the above metal or a stacked body including a layer including the metal or the alloy.
  • the gate electrode lead-out wiring 120 may be at least a part of a terminal connected to the outside of the HEMT 100. Gate electrode lead-out line 120 may be electrically coupled to an external power source. Gate electrode lead-out line 120 is electrically coupled to gate electrode 122.
  • the gate electrode lead-out wiring 120 may include Au, Ni, Pt, and W.
  • the gate electrode lead-out wiring 120 may be an alloy containing the above metal or a laminate having the above metal or a layer containing the alloy.
  • the gate electrode 122 may be provided between the source electrode 112 and the drain electrode 118, between the drain electrode 118 and the source electrode 114, and between the source electrode 114 and the drain electrode 116, respectively.
  • the gate electrode 122 may be an example of a control electrode.
  • Each of the gate electrodes 122 is electrically coupled to the gate electrode lead-out wiring 120. Accordingly, for example, a voltage is applied to the gate electrode 122 disposed between the source electrode 112 and the drain electrode 118, and the current between the source electrode 112 and the drain electrode 118 can be controlled.
  • the planar shape of the gate electrode 122 is, for example, a length in the channel width direction (sometimes referred to as gate width) of 100 ⁇ m to 500 ⁇ m and a length in the channel length direction (sometimes referred to as gate length) of 0. It may be a rectangle of 5 to 1.5 ⁇ m.
  • the same material as that of the gate electrode lead-out wiring 120 may be used.
  • the gate electrode connection portion 124 electrically couples the gate electrode lead-out wiring 120 and the gate electrode 122 together.
  • a material similar to that for the gate electrode lead-out wiring 120 may be used for the gate electrode connection portion 124.
  • the gate electrode lead-out wiring 120, the gate electrode 122, and the gate electrode connection portion 124 may be integrally formed.
  • the source electrode lead wiring 130 may be at least a part of a terminal connected to the outside of the HEMT 100.
  • the source electrode lead wiring 130 may be an electrode pad or a lead wiring connected to the electrode pad.
  • the reference voltage of the HEMT 100 may be applied to the source electrode lead wiring 130.
  • Source electrode lead line 130 is electrically coupled to source electrode 112 and source electrode 114.
  • As the source electrode lead-out wiring 130 a material similar to that of the source electrode 112 or the source electrode 114 may be used.
  • the array electrode group 110 and the source electrode lead wiring 130 may be arranged in the channel length direction of a channel region formed inside the array electrode group 110.
  • the source electrode lead wiring 130 may extend from the one end side in the arrangement direction C of the array electrode group 110 toward the outside of the array electrode group 110.
  • the source electrode lead wiring 130 may extend at least partially in a direction substantially parallel to the arrangement direction C. Thereby, the leakage current between the array electrode group 110 and the source electrode lead wiring 130 is reduced as compared with the case where the array electrode group 110 and the source electrode lead wiring 130 are arranged in the channel width direction of the channel region. it can.
  • the source electrode lead wiring 130 may be disposed adjacent to the source electrode 112. As a result, the source electrode lead wiring 130 is disposed adjacent to the source electrode closest to the source electrode lead wiring 130 among the plurality of source electrodes. As a result, the leakage current between the array electrode group 110 and the source electrode lead wiring 130 is reduced as compared with the case where the source electrode lead wiring 130 is disposed adjacent to the drain electrode included in the array electrode group 110. it can.
  • the source electrode connection part 132 electrically couples the source electrode 112, the source electrode 114, and the source electrode lead wiring 130.
  • the source electrode connection portion 132 may be electrically coupled to the source electrode 112, the source electrode 114, or the source electrode lead wiring 130 through the plug 134. Thereby, a plurality of source electrodes are connected to each other.
  • As the source electrode connection portion 132 a material similar to that of the source electrode 112 or the source electrode 114 may be used.
  • the source electrode connection portion 132 may be formed above the source electrode 112, the source electrode 114, the drain electrode 116, the drain electrode 118, or the gate electrode 122. Thereby, the concentration of the electric field on the gate electrode 122 can be reduced. Further, the source electrode connecting portion 132 to which the reference voltage is applied can be used as a field plate.
  • the source electrode connection portion 132 may be formed above the end portion of the electrode in the width direction of the gate electrode 122.
  • the source electrode connection portion 132 may be formed above both ends of the electrode in the width direction of the gate electrode 122.
  • the width direction of the gate electrode 122 may be substantially parallel to the channel width direction.
  • the source electrode connection part 132 may be formed above at least a pair of the source electrode and the drain electrode.
  • Width W S of the source electrode connecting portion 132 may be greater than the width W D of the drain electrode connecting portion 142.
  • the sum of the areas of the gate electrodes 122 covered by the source electrode connection portion 132 may be larger than the sum of the areas of the gate electrodes 122 covered by the drain electrode connection portion 142.
  • the sum of the areas of the array electrode group 110 covered by the source electrode connection portion 132 may be larger than the sum of the areas of the array electrode group 110 covered by the drain electrode connection portion 142.
  • the plug 134 electrically couples the source electrode connecting portion 132 and the source electrode 112, the source electrode 114, or the source electrode lead wiring 130.
  • the plug 134 may penetrate the insulating layer 222, the insulating layer 224, and the protective layer 226 to electrically couple the source electrode connecting portion 132 and the source electrode 112, the source electrode 114, or the source electrode lead-out wiring 130.
  • a material similar to that of the source electrode 112 or the source electrode 114 may be used for the plug 134.
  • the drain electrode lead-out wiring 140 may be at least a part of a terminal connected to the outside of the HEMT 100.
  • the drain electrode lead-out wiring 140 may be an electrode pad or a lead wiring connected to the electrode pad.
  • a signal voltage of the HEMT 100 may be applied to the drain electrode lead-out wiring 140.
  • Drain electrode lead wiring 140 is electrically coupled to drain electrode 116 and drain electrode 118. A material similar to that of the drain electrode 116 or the drain electrode 118 may be used for the drain electrode lead-out wiring 140.
  • the array electrode group 110 and the drain electrode lead-out wiring 140 may be arranged in the channel length direction of the channel region formed inside the array electrode group 110.
  • the drain electrode lead-out wiring 140 may extend from one end side in the arrangement direction C of the array electrode group 110 toward the outside of the array electrode group 110.
  • the drain electrode lead-out line 140 may extend at least partially in a direction substantially parallel to the arrangement direction C. This reduces the leakage current between the array electrode group 110 and the drain electrode lead-out wiring 140 as compared with the case where the array electrode group 110 and the drain electrode lead-out wiring 140 are arranged in the channel width direction of the channel region. it can.
  • the drain electrode lead-out wiring 140 may be disposed adjacent to the drain electrode 116. As a result, the drain electrode lead-out wiring 140 is disposed adjacent to the drain electrode closest to the drain electrode lead-out wiring 140 among the plurality of drain electrodes. As a result, the leakage current between the array electrode group 110 and the drain electrode lead wiring 140 is reduced as compared with the case where the drain electrode lead wiring 140 is arranged adjacent to the source electrode included in the array electrode group 110. it can.
  • the drain electrode connection part 142 electrically couples the drain electrode 116, the drain electrode 118, and the drain electrode lead-out wiring 140.
  • the drain electrode connection part 142 may be electrically coupled to the drain electrode 116, the drain electrode 118, or the drain electrode lead-out wiring 140 through the plug 144. Thereby, a plurality of drain electrodes are connected to each other. A material similar to that of the drain electrode 116 or the drain electrode 118 may be used for the drain electrode connection portion 142.
  • the plug 144 electrically couples the drain electrode connecting portion 142 and the drain electrode 116, the drain electrode 118, or the drain electrode lead-out wiring 140.
  • Plug 144 may penetrate through insulating layer 222, insulating layer 224, and protective layer 226 to electrically couple drain electrode connection portion 142 to drain electrode 116, drain electrode 118, or drain electrode lead-out wiring 140.
  • a material similar to that of the drain electrode 116 or the drain electrode 118 may be used for the plug 144.
  • the non-element isolation region 150 indicates a region where no element isolation is performed on the substrate 102.
  • On the non-element isolation region 150 for example, at least a part of the source electrode 112, the source electrode 114, the drain electrode 116, the drain electrode 118, and the gate electrode 122 is formed.
  • a channel region of the HEMT 100 is formed in at least a part of the non-element isolation region 150.
  • the non-element isolation region 150 can be formed, for example, by protecting a region corresponding to the non-element isolation region 150 with a mask in the step of forming the element isolation region 240.
  • the support substrate 212 supports a semiconductor thin film formed on the substrate 102.
  • the support substrate 212 may be an example of a material constituting the semiconductor substrate or an example of a semiconductor substrate.
  • the support substrate 212 may be a SiC substrate, a sapphire substrate, or a Si substrate.
  • the channel layer 214 constitutes a channel of the HEMT 100.
  • a two-dimensional electron gas is formed at the interface between the channel layer 214 and the spacer layer 215.
  • the two-dimensional electron gas forms a current channel between the source electrode and the drain electrode.
  • the channel layer 214 may be GaN.
  • the channel layer 214 may be i-type GaN.
  • the spacer layer 215 is disposed between the channel layer 214 and the carrier supply layer 216. Thereby, a two-dimensional electron gas can be formed at a position away from the carrier supply layer 216.
  • the spacer layer 215 may be AlGaN.
  • the spacer layer 215 may be i-type AlGaN.
  • the carrier supply layer 216 supplies carriers to the channel layer 214.
  • the carrier supply layer may be AlGaN.
  • the carrier supply layer 216 may be n-type AlGaN.
  • the n-type impurity added to AlGaN may be Si.
  • the cap layer 218 can adjust the stress of the layer formed between the cap layer 218 and the support substrate 212.
  • the cap layer 218 may be the same material as the channel layer 214.
  • the cap layer 218 may be n-type GaN.
  • the n-type impurity added to GaN may be Si.
  • the insulating layer 222 is disposed between the substrate 102 and the protective layer 226. Accordingly, it is possible to suppress the entry of impurities serving as donors or acceptors into the semiconductor on the surface of the substrate 102. As a result, the leakage current of the HEMT 100 can be reduced.
  • Si such as silicon nitride or silicon nitride oxide
  • Si contained in the protective layer 226 is doped into the semiconductor on the surface of the substrate 102, and the leakage current of the HEMT 100 increases. There is a case.
  • a carrier supply layer 216 is disposed on the surface of the substrate 102 between the source electrode 112 and the source electrode lead wiring 130 and between the drain electrode 116 and the drain electrode lead wiring 140.
  • a compound semiconductor such as n-type AlGaN is used as the carrier supply layer 216
  • Si contained in the protective layer 226 is doped into the carrier supply layer 216, or between the source electrode 112 and the source electrode lead-out wiring 130, or Leakage current between the drain electrode 116 and the drain electrode lead-out wiring 140 increases.
  • a cap layer 218 is disposed on the surface of the substrate 102 between the source electrode and the drain electrode.
  • a compound semiconductor such as n-type GaN is used as the cap layer 218, when the cap layer 218 is doped with Si contained in the protective layer 226, the leakage current between the source electrode and the drain electrode increases.
  • the insulating layer 222 is disposed between the substrate 102 and the protective layer 226, the substance contained in the protective layer 226 is disposed on the surface of the substrate 102. It can suppress that a semiconductor is doped. As a result, the leakage current of the HEMT 100 can be reduced even when the protective layer 226 contains impurities that can be donors or acceptors with respect to the semiconductor disposed on the surface of the substrate 102.
  • the insulating layer 222 may electrically separate the substrate 102 and the protective layer 226.
  • the insulating layer 222 may constitute a part of the gate insulating film of the HEMT 100.
  • the insulating layer 222 includes tantalum oxide, zirconium oxide, hafnium oxide, lanthanum oxide, yttrium oxide, titanium oxide, barium strontium titanium oxide (BST), strontium titanium oxide (STO), zirconate titanate (PZT), or strontium bismuth tantalum. Oxide (SBT) may be included.
  • the insulating layer 222 may be a stacked body including a layer containing the above material.
  • the insulating layer 222 may have a relative dielectric constant of 10 or more.
  • the film thickness of the insulating layer 222 may be 10 to 20 nm.
  • the insulating layer 222 is entirely disposed on the cap layer 218 disposed between the pair of source and drain electrodes. It is not limited.
  • the insulating layer 222 may be removed leaving the insulating layer 222 disposed immediately below the gate electrode 122. Thereby, the on-resistance of the HEMT 100 can be reduced as compared with the case where the insulating layer 222 is entirely disposed.
  • the insulating layer 224 is disposed between the gate electrode lead-out wiring 120, the gate electrode 122, the gate electrode connection portion 124, and the protective layer 226.
  • the insulating layer 224 may be disposed between the electrodes constituting the array electrode group 110 and the protective layer 226. Thereby, the leakage current between the gate electrode lead-out wiring 120, the gate electrode 122, the gate electrode connecting portion 124, and the electrodes constituting the array electrode group 110 can be reduced.
  • a material similar to that of the insulating layer 222 may be used.
  • the thickness of the insulating layer 224 may be 5 to 100 nm.
  • the protective layer 226, when a material containing Si, such as silicon nitride or silicon nitride oxide, is used for the protective layer 226, it is included in the electrodes constituting the array electrode group 110, the gate electrode lead-out wiring 120, the gate electrode 122, or the gate electrode connection portion 124.
  • the protective layer 226 may be silicided due to the metal. Even in such a case, the leakage current can be reduced by adopting the above configuration.
  • the protective layer 226 protects the HEMT 100 from moisture, impurities, and the like.
  • the protective layer 226 may have an insulating property.
  • the protective layer 226 may contain Si.
  • the protective layer 226 may include Si and nitrogen.
  • the protective layer 226 may include silicon nitride and silicon nitride oxide.
  • the film thickness of the protective layer 226 may be 100 to 200 nm.
  • the protective layer 226 may be formed at 260 ° C. or lower, preferably 100 ° C. or lower. Thereby, the leakage current of the HEMT 100 can be reduced.
  • the protective layer 226 can be formed by, for example, a CVD method such as a plasma CVD method or a remote plasma CVD method. Since the remote plasma CVD method can form a film at a lower temperature than other CVD methods, the protective layer 226 is preferably formed by the remote plasma CVD method.
  • the element isolation region 240 electrically isolates the HEMT 100 from other electronic element elements.
  • a portion other than a region where each electrode constituting the array electrode group 110 is formed and a region where the channel region of the HEMT 100 is formed may be an element isolation region 240.
  • the element isolation region 240 may reach the support substrate 212.
  • the element isolation region 240 can be formed, for example, by ion-implanting B into a portion other than the non-element isolation region 150 of the substrate 102. Ar may be ion-implanted instead of B.
  • On the element isolation region 240 for example, at least a part of the gate electrode lead-out wiring 120, the gate electrode connection portion 124, the source electrode lead-out wiring 130, and the drain electrode lead-out wiring 140 is formed.
  • the HEMT 100 adopting the above configuration may have a leakage current per 1 mm of gate width of 500 pA or less and an on-resistance of 2 ⁇ mm or less.
  • the value of the leakage current may more preferably be 250 pA / mm, still more preferably 100 pA / mm, still more preferably 50 pA / mm.
  • the leakage current of the HEMT 100 constitutes the leakage current between the gate electrode lead-out wiring 120, the gate electrode 122 and the gate electrode connection portion 124, and the electrodes constituting the array electrode group 110, and the array electrode group 110. It means the sum of leakage currents between electrodes.
  • the HEMT 100 is described as an example of the semiconductor device, but the semiconductor device is not limited to a HEMT (High Electron Mobility Transistor).
  • the semiconductor device may be, for example, a MISFET (Metal-Insulator-Semiconductor Field Effect Transistor) in which a plurality of source regions and a plurality of drain regions are alternately arranged.
  • the source region and the drain region of the MISFET may be an example of a ground side electrode and a signal side electrode, respectively.
  • a semiconductor or silicide with a high impurity concentration may be used as the gate electrode.
  • the MISFET may be a MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor).
  • FIG. 4 schematically shows an example of a cross-sectional view in the process of manufacturing the HEMT 100.
  • the substrate 102 is prepared.
  • the substrate 102 includes a support substrate 212, a channel layer 214, a spacer layer 215, a carrier supply layer 216, and a cap layer 218 in this order.
  • the substrate 102 may include a buffer layer between the support substrate 212 and the channel layer 214.
  • the buffer layer suppresses the influence of the crystallinity of the surface of the support substrate 212 or impurities existing on the surface on the crystallinity or electrical characteristics of the channel layer 214.
  • the photoresist is patterned to form a mask 460.
  • the mask 460 is patterned in a subsequent process so that at least the cap layer 418 in the region where the array electrode group 110 is formed is removed.
  • the mask 460 may be patterned so that the cap layer 418 in the element isolation region 240 remains.
  • the mask 460 includes a cap layer 418 between the source electrode 112 and the source electrode lead wiring 130 and a cap layer between the drain electrode 116 and the drain electrode lead wiring 140 in the element isolation region 240. It may be patterned so that 418 is removed.
  • FIG. 5 schematically shows an example of a cross-sectional view in the process of manufacturing the HEMT 100.
  • the cap layer 418 is patterned by dry etching or the like using a mask 460. Thereby, the cap layer 218 is formed.
  • FIG. 6 schematically shows an example of a cross-sectional view in the manufacturing process of the HEMT 100.
  • the source electrode 112, the source electrode 114, the source electrode lead wiring 130, the drain electrode 116, the drain electrode 118, and the drain electrode lead wiring 140 are formed on the substrate 102 on which the cap layer 218 is formed.
  • the member can be formed by, for example, an evaporation method such as a vacuum evaporation method or a sputtering method.
  • the mask 460 is removed.
  • the substrate 102 on which the above member is formed may be annealed. The annealing process may be performed in a nitrogen atmosphere.
  • FIG. 7 schematically shows an example of a cross-sectional view in the manufacturing process of the HEMT 100.
  • an element isolation region 240 is formed on the substrate 102.
  • the element isolation region 240 can be formed, for example, by forming a mask 760 covering the non-element isolation region 150 of the substrate 102 and then ion-implanting B into the substrate 102, for example. Ar may be ion-implanted instead of B.
  • FIG. 8 schematically shows an example of a cross-sectional view in the process of manufacturing the HEMT 100.
  • an insulating layer 222 is formed on the surface of the substrate 102.
  • the insulating layer 222 may be formed entirely on the substrate 102. Accordingly, the source electrode 112, the source electrode 114, the source electrode lead wiring 130, the drain electrode 116, the drain electrode 118, the drain electrode lead wiring 140, the carrier supply layer 216, and the cap layer 218 on the surface of the substrate 102 are covered with the insulating layer 222. Is called.
  • the insulating layer 222 can be formed by, for example, a vapor deposition method such as a vacuum vapor deposition method, a sputtering method, a CVD method, or a coating method.
  • FIG. 9 schematically shows an example of a cross-sectional view in the manufacturing process of the HEMT 100.
  • gate electrodes 122 are formed between the source electrode 112 and the drain electrode 118, between the drain electrode 118 and the source electrode 114, and between the source electrode 114 and the drain electrode 116, respectively.
  • the gate electrode 122 can be formed by, for example, an evaporation method such as a vacuum evaporation method or a sputtering method.
  • the insulating layer 222 may be removed at this stage.
  • the insulating layer 222 may be removed by dry etching using a chlorine-based gas such as a chlorine gas.
  • a chlorine-based gas such as a chlorine gas.
  • Annealing treatment may be performed in a nitrogen atmosphere.
  • the annealing treatment is preferably performed at 360 ° C. or lower. More preferably, annealing is performed at 260 ° C. or lower. Thereby, the recovery of the crystal structure of the element isolation region 240 can be suppressed, and the leakage current can be further reduced.
  • FIG. 10 schematically shows an example of a cross-sectional view in the process of manufacturing the HEMT 100.
  • the element isolation process of the element isolation region 240 may be performed again. Thereby, the leakage current can be further reduced.
  • the element isolation process of the element isolation region 240 can be performed, for example, by forming a mask 1060 that covers the non-element isolation region 150 of the substrate 102 and then ion-implanting B into the substrate 102.
  • the leakage current in the element isolation region 240 may increase by forming the gate electrode 122 and then performing an annealing process in a nitrogen atmosphere. After the gate electrode 122 is formed and the annealing process is performed, the element isolation process is performed again, whereby an increase in leakage current in the element isolation region 240 can be suppressed. Thereby, even when the annealing process is performed at a temperature higher than 260 ° C., the occurrence of a leakage current in the element isolation region 240 can be suppressed. In addition, it is preferable to implement the process after implementing an element isolation process again at 260 degrees C or less.
  • FIG. 11 schematically shows an example of a cross-sectional view in the process of manufacturing the HEMT 100.
  • an insulating layer 224 is formed on the surface of the substrate 102.
  • the insulating layer 224 may be formed entirely on the substrate 102.
  • the gate electrode 122 is covered with the insulating layer 224.
  • the insulating layer 222 other than just under the gate electrode 122 is removed, not only the gate electrode 122 but also the source electrode 112, the source electrode 114, the source electrode lead wiring 130, the drain electrode 116, the drain on the surface of the substrate 102.
  • the electrode 118, the drain electrode lead-out wiring 140, the carrier supply layer 216, and the cap layer 218 are also covered with the insulating layer 224.
  • the insulating layer 224 can be formed by, for example, a vapor deposition method such as a vacuum vapor deposition method, a sputtering method, a CVD method, or a coating method.
  • FIG. 12 schematically shows an example of a cross-sectional view in the process of manufacturing the HEMT 100.
  • a protective layer 226 is formed on the surface of the substrate 102.
  • the protective layer 226 may be entirely formed on the substrate 102.
  • the protective layer 226 may be formed at 260 ° C. or lower, preferably 100 ° C. or lower. Thereby, an increase in leakage current in the element isolation region 240 can be suppressed.
  • the protective layer 226 contains Si, silicidation of the protective layer 226 can be suppressed.
  • the protective layer 226 may be formed at a temperature of room temperature or higher.
  • the protective layer 226 can be formed by, for example, an evaporation method such as a vacuum evaporation method, a sputtering method, a CVD method, or a coating method.
  • the protective layer 226 may be formed by a remote plasma CVD method.
  • the protective layer 226 may be formed at a temperature of room temperature to 260 ° C. by a remote plasma CVD method.
  • FIG. 13 schematically shows an example of a cross-sectional view in the process of manufacturing the HEMT 100.
  • an opening 1334 is formed in the insulating layer 222, the insulating layer 224, and the protective layer 226.
  • a plurality of openings 1334 may be formed at positions where the plug 134 and the plug 144 are formed.
  • the opening 1334 may expose part of the source electrode 112, the source electrode 114 and the source electrode lead wiring 130, the drain electrode 116, the drain electrode 118 and the drain electrode lead wiring 140.
  • the opening 1334 can be formed by, for example, etching or ion milling.
  • the source electrode connection part 132 and the drain electrode connection part 142 are formed on the protective layer 226.
  • the plug 134 and the plug 144 can be formed by, for example, an evaporation method such as a vacuum evaporation method, a sputtering method, a CVD method, or a plating method.
  • the source electrode connecting portion 132 and the drain electrode connecting portion 142 can be formed by, for example, forming a metal thin film by a vapor deposition method such as a vacuum vapor deposition method, a sputtering method, a CVD method, or a plating method, and then patterning the metal thin film. As described above, the HEMT 100 can be manufactured.
  • an insulating layer and a protective layer may be further formed on the source electrode connection portion 132 and the drain electrode connection portion 142.
  • the case where the metal thin film formed on the protective layer 226 is patterned to form the source electrode connection part 132 and the drain electrode connection part 142 has been described.
  • the source electrode connection part 132 and the drain electrode are described.
  • the connection part 142 is not limited to this.
  • the source electrode connection part 132 and the drain electrode connection part 142 may be aerial wiring.
  • FIG. 14 schematically shows an example of a plan view of a HEMT 1400 according to another embodiment.
  • the HEMT 1400 is different from the HEMT 100 in that the shape of the member corresponding to the source electrode connecting portion 132 is different and the positional relationship between the member and the drain electrode connecting portion 142 is different. Except for the above differences, the HEMT 1400 may have the same configuration as the HEMT 100. Therefore, the description other than the differences may be omitted.
  • the source electrode connection part 1432 corresponds to the source electrode connection part 132 of the HEMT 100.
  • the source electrode connection portion 1432 is different from the source electrode connection portion 132 in that it has a U-shaped planar shape.
  • a part of the source electrode connection portion 1432 is formed above both ends in the width direction of the gate electrode 122 of the electrodes constituting the array electrode group 110.
  • a drain electrode connecting portion 142 is formed above the vicinity of the center in the width direction of the gate electrode 122 of the electrodes constituting the array electrode group 110.
  • the sum of the width W S1 and the width W S2 of the source electrode connecting portion 1432 is larger than the width W D of the drain electrode connecting portion 142. Further, the sum of the areas of the gate electrodes 122 covered by the source electrode connection portion 1432 is larger than the sum of the areas of the gate electrodes 122 covered by the drain electrode connection portion 142. The sum of the areas of the array electrode group 110 covered by the source electrode connection portion 1432 is larger than the sum of the areas of the array electrode group 110 covered by the drain electrode connection portion 142.
  • FIG. 15 schematically shows an example of a cross-sectional view of a HEMT 1500 according to another embodiment.
  • the HEMT 1500 is different in the shape of the member corresponding to the insulating layer 222, the point that there is no member corresponding to the insulating layer 224, and the point that the protective layer 226 is formed at 260 ° C. or lower, preferably 100 ° C. or lower.
  • the insulating layer 1522 corresponds to the insulating layer 222 of the HEMT 100.
  • the HEMT 1500 is different from the HEMT 100 in that the insulating layer 1522 is not disposed on the electrodes constituting the array electrode group 110, the source electrode lead wiring 130, and the drain electrode lead wiring 140. Further, since the HEMT 1500 does not include a member corresponding to the insulating layer 224, the electrodes constituting the array electrode group 110, the gate electrode lead wiring 120, the gate electrode 122, the gate electrode connection portion 124, the source electrode lead wiring 130, and the drain electrode The lead wiring 140 and the protective layer 226 are in contact with each other. Even in this case, when the protective layer 226 is formed at 260 ° C. or lower, preferably 100 ° C. or lower, the leakage current can be reduced.
  • FIG. 16 schematically shows an example of the configuration of the switch circuit 1600.
  • the switch circuit 1600 may be a DC / RF switch.
  • the switch circuit 1600 includes a transistor 1602, a transistor 1604, a transistor 1606, an input terminal 1608, an output terminal 1610, a DC terminal 1612, a DC terminal 1614, a control terminal 1622, a control terminal 1624, and a control terminal 1626.
  • a transistor 1602 a transistor 1604
  • transistor 1606 an input terminal 1608, an output terminal 1610, a DC terminal 1612, a DC terminal 1614, a control terminal 1622, a control terminal 1624, and a control terminal 1626.
  • the switch circuit 1600 switches input signals input from the input terminal 1608, the DC terminal 1612, and the DC terminal 1614, and outputs any one signal from the output terminal 1610.
  • the switch circuit 1600 receives a high-frequency signal (sometimes referred to as an RF signal) from an input terminal 1608 and receives a DC signal from a DC terminal 1612 and a DC terminal 1614.
  • a high-frequency signal sometimes referred to as an RF signal
  • the transistor 1602, the transistor 1604, and the transistor 1606 are turned on and off in accordance with a control signal input to the control terminal 1622, the control terminal 1624, or the control terminal 1626, respectively. Accordingly, the switch circuit can output any one of the input signals input from the input terminal 1608, the DC terminal 1612, and the DC terminal 1614.
  • the transistor 1602, the transistor 1604, and the transistor 1606 may be a HEMT 100, a HEMT 1400, or a HEMT 1500. Thereby, a switch circuit with little insertion loss can be obtained even in a high frequency band.
  • Example 1 The HEMT 100 shown in FIGS. 1 to 3 was fabricated according to the process described in connection with FIGS.
  • the substrate 102 was prepared by the following procedure.
  • a commercially available SiC substrate was prepared as the support substrate 212.
  • i-type GaN was formed as the channel layer 214 by metal organic chemical vapor deposition (sometimes referred to as MOCVD method).
  • MOCVD method metal organic chemical vapor deposition
  • i-type AlGaN was formed as a spacer layer 215 by MOCVD.
  • n-type AlGaN was formed as the carrier supply layer 216 by MOCVD.
  • n-type GaN was formed as a cap layer 418 by MOCVD, and the substrate 102 was manufactured.
  • the cap layer 418 was patterned by etching to form a cap layer 218.
  • As the source electrode lead wiring 130 or the drain electrode lead wiring 140 a laminate in which an Au thin film was laminated on a Ti thin film was formed.
  • Each source electrode and each drain electrode was formed so that electrodes having a length in the channel length direction of 15 ⁇ m and a length in the channel width direction of 100 ⁇ m were arranged at intervals of 3 ⁇ m.
  • the distance between the source electrode lead wire 130 and the array electrode group 110 and the distance between the drain electrode lead wire 140 and the array electrode group 110 in the channel length direction were 5 ⁇ m, respectively.
  • the substrate 102 was annealed in an N 2 atmosphere. The annealing process was performed at 750 ° C. for 3 minutes. Next, an element isolation process was performed on the element isolation region 240 of the substrate 102. The element separation process was performed by ion-implanting B after forming a mask 760 in the channel region of the array electrode group 110 and the HEMT 100. Next, tantalum oxide was formed as the insulating layer 222 by a vacuum evaporation method. The insulating layer 222 was formed on the entire surface of the substrate 102. The thickness of the insulating layer 222 was 20 nm.
  • the gate electrode lead-out wiring 120, the gate electrode 122, and the gate electrode connecting portion 124 were formed.
  • the member was formed by forming a photoresist on the surface of the substrate 102, patterning the photoresist, and then forming a Ni thin film by a vacuum deposition method. The film thickness of the Ni thin film was 100 nm.
  • the gate electrode was formed so that an electrode having a gate length of 1 ⁇ m and a gate width of 100 ⁇ m was arranged at the center of the pair of source and drain electrodes.
  • annealing was performed in a nitrogen atmosphere. The annealing process was performed at 360 ° C. for 60 minutes. After the annealing process, the element isolation process was performed again on the element isolation region 240.
  • tantalum oxide was formed as the insulating layer 224 by vacuum evaporation.
  • the insulating layer 224 was formed over the entire surface of the substrate 102.
  • the thickness of the insulating layer 224 was 5 nm.
  • Silicon nitride was formed as a protective layer 226 over the insulating layer 224 by remote CVD. During film formation of silicon nitride, the temperature of the substrate 102 was set to 100 ° C. The thickness of the protective layer 226 was 200 nm.
  • the source electrode connection part 132 and the drain electrode connection part 142 were formed. Unlike the HEMT 100 shown in FIGS. 1 to 3, aerial wiring is used as the structure of the source electrode connecting portion 132 and the drain electrode connecting portion 142. Width W D of the width W S and the drain electrode connecting portion 142 of the source electrode connecting portion 132, and a 35 [mu] m.
  • Example 2 In the same manner as in Example 1, HEMT 1500 was manufactured. Unlike Example 1, in Example 2, after the insulating layer 222 was formed, a part of the insulating layer 222 was removed by etching. In Example 2, the step of forming the insulating layer 224 was omitted. Similar to the first embodiment, unlike the HEMT 100 shown in FIG. 15, the aerial wiring is used as the structure of the source electrode connecting portion 132 and the drain electrode connecting portion 142.
  • Example 3 In the same manner as in Example 2, HEMT 1500 was manufactured. Unlike Example 2, silicon nitride was formed as the protective layer 226 by a CVD method. In Example 3, the temperature of the substrate 102 was set to 350 ° C. during the film formation of silicon nitride.
  • FIG. 17 shows the gate current characteristics of the HEMTs of Example 1 and Example 2.
  • the vertical axis represents the gate current [A / mm] per 1 mm of the gate width
  • the horizontal axis represents the gate voltage [V].
  • reference numeral 1702 indicates the experimental result of the first embodiment
  • reference numeral 1704 indicates the experimental result of the second embodiment.
  • the gate current in the range of ⁇ 30 V to 0 V is suppressed to 500 pA / mm or less. Further, the gate current in the range of ⁇ 25V to 0V is also suppressed to 250 pA / mm or less. Furthermore, the gate current in the range of ⁇ 20V to 0V is suppressed to 50 pA / mm or less. From these results, it can be seen that a semiconductor device with reduced leakage current can be obtained by adopting the above configuration.
  • the ON resistance of HEMT of Example 1 and Example 2 was 2 ohm mm or less. Further, the leakage current between the pair of source electrode and drain electrode was negligible compared with the gate current. Therefore, the value of the gate current can be regarded as the value of the leakage current of HEMT.
  • FIG. 18 shows the gate current characteristics of the HEMTs of Example 2 and Example 3.
  • the vertical axis represents the gate current [A / mm] per 1 mm of the gate width
  • the horizontal axis represents the gate voltage [V].
  • reference numeral 1704 indicates the experimental result of the second embodiment
  • reference numeral 1804 indicates the experimental result of the third embodiment.
  • the gate current in the range of ⁇ 30 V to 0 V in the gate voltage is suppressed to 500 pA / mm or less. Further, the gate current in the range of ⁇ 25V to 0V is also suppressed to 250 pA / mm or less. Further, as shown in FIG. 18, it can be seen that the HEMT of Example 2 can reduce the leakage current more than the HEMT of Example 3. In Example 3, as in Examples 1 and 2, the leakage current between the pair of source and drain electrodes was negligible compared to the gate current. Therefore, the value of the gate current can be regarded as the value of the leakage current of HEMT.
  • Example 4 Using the HEMT 100 manufactured in Example 1, a switch circuit 1600 was manufactured.
  • the on-resistance value of the HEMT 100 used was 2 ⁇ mm or less.
  • the insertion loss of the switch circuit was measured.
  • FIG. 19 shows the relationship between the frequency of the RF signal input from the input terminal 1608 and the insertion loss of the switch circuit 1600.
  • the vertical axis represents insertion loss [dB]
  • the horizontal axis represents the frequency [GHz] of the RF signal.
  • the switch circuit 1600 had an insertion loss of ⁇ 3 dB even when the frequency of the input signal was 30 GHz.
  • a switch circuit having excellent insertion loss characteristics was obtained by applying the semiconductor device adopting the above configuration to the switch circuit.

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Abstract

　リーク電流の少ない半導体装置を提供する。半導体基板上に交互に配置されている複数の接地側電極および複数の信号側電極と、接地側電極および信号側電極の間にそれぞれ設けられた複数の制御電極と、複数の接地側電極を相互に接続する接地側電極接続部と、複数の信号側電極を相互に接続する信号側電極接続部と、複数の接地側電極および複数の信号側電極が配列された配列電極部の配列方向における一端の側および他端の側から、配列電極部の外部にむけて配列方向にそれぞれ延伸する接地側引出配線および信号側引出配線とを備える。

Description

半導体装置、半導体装置の製造方法およびスイッチ回路
　本発明は、半導体装置、半導体装置の製造方法およびスイッチ回路に関する。
　化合物半導体を利用した高電子移動度トランジスタ（ＨＥＭＴと称する場合がある。）は、シリコン系のデバイスと比較して、高速に動作させることができる。この特徴を利用して、ＨＥＭＴは、高周波スイッチ（ＲＦスイッチと称する場合がある。）を構成するデバイスとしても用いられてる。また、高周波スイッチの高周波数化に伴い、櫛形のゲート電極を用いたＨＥＭＴも開発されている。
　例えば、非特許文献１は、複数のソース電極と複数のドレイン電極とが交互に配列され、各々のソース電極とドレイン電極との間にゲート電極が配されたＨＥＭＴを開示する。また、非特許文献１に記載されたＨＥＭＴは、チャネル長方向に延伸するソース側電極パッドと、チャネル長方向に延伸するドレイン側電極パッドとを備え、ソース電極およびドレイン電極は、ソース側電極パッドと、ドレイン側電極パッドの間に配される。非特許文献１のＨＥＭＴにおいて、ソース側電極パッドと、ソース電極およびドレイン電極と、ドレイン側電極パッドとは、チャネル幅方向に、この順に配されている（非特許文献１、非特許文献２参照）。
大野泰夫，　ＦＥＤ　Ｒｅｖｉｅｗ，　ｖｏｌ．１，　Ｎｏ．１３，　ｐ７ー８，　１４　Ｍａｒｃｈ　２００２ 伊藤正紀ら，沖テクニカルレビュー第２０３号，　ｖｏｌ．７２，　Ｎｏ．３，　ｐ６１－６２，　２００５年７月
　非特許文献１に記載のＨＥＭＴは、ソース側電極パッドと、ソース電極およびドレイン電極と、ドレイン側電極パッドとが、チャネル幅方向にこの順に配されているので、ソース側電極パッドとドレイン電極との間、または、ドレイン側電極パッドとソース電極との間で、わずかながらリーク電流が発生する。また、ゲート電極と上記電極パッドとの間でもリーク電流が発生する。しかし、ＲＦスイッチだけでなくＤＣスイッチで使用する場合、オフ時のリーク電流が無視することができず、リーク電流の小さな半導体装置が求められている。そこで本発明の１つの側面においては、上記の課題を解決することのできる半導体装置、半導体装置の製造方法およびスイッチ回路を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
　上記課題を解決するために、本発明の第１の態様においては、半導体基板上に交互に配置されている複数の接地側電極および複数の信号側電極と、接地側電極および信号側電極の間にそれぞれ設けられた複数の制御電極と、複数の接地側電極を相互に接続する接地側電極接続部と、複数の信号側電極を相互に接続する信号側電極接続部と、複数の接地側電極および複数の信号側電極が配列された配列電極部の配列方向における一端の側および他端の側から、配列電極部の外部にむけて配列方向にそれぞれ延伸する接地側引出配線および信号側引出配線とを備える半導体装置が提供される。
　上記半導体装置において、接地側引出配線は、複数の接地側電極のうち最も接地側引出配線に近接している接地側電極に隣接して、信号側引出配線は、複数の信号側電極のうち最も信号側引出配線に近接している信号側電極に隣接してよい。上記半導体装置において、接地側電極接続部は、制御電極における電界の集中を緩和してよい。上記半導体装置において、接地側電極接続部は、信号側電極接続部より幅が大きくてよい。
　上記半導体装置において、接地側電極接続部は、制御電極の幅方向における接地側電極および信号側電極の端部の上方に形成されてよい。上記半導体装置において、接地側電極接続部は、制御電極の幅方向における接地側電極および信号側電極の両端部の上方にそれぞれ形成されてよい。上記半導体装置において、ゲート幅１ｍｍあたりのリーク電流が５００ｐＡ以下であり、オン抵抗が２Ωｍｍ以下であってよい。
　本発明の第２の態様においては、半導体基板を準備する段階と、半導体基板に、交互に配置されている複数の接地側電極および複数の信号側電極を形成する段階と、少なくとも接地側電極および信号側電極の間の領域において、半導体基板の表面に絶縁層を形成する段階と、接地側電極および信号側電極の間の領域のそれぞれにおいて、絶縁層の上に制御電極を形成する段階と、複数の接地側電極を相互に接続する接地側電極接続部を形成する段階と、複数の信号側電極を相互に接続する信号側電極接続部を形成する段階と、複数の接地側電極および複数の信号側電極が配列された配列電極部の配列方向における一端の側および他端の側から、配列電極部の外部にむけて配列方向にそれぞれ延伸する接地側引出配線および信号側引出配線を形成する段階とを備えた半導体装置の製造方法が提供される。
　本発明の第３の態様においては、スイッチ素子として動作する半導体装置を備えたスイッチ回路であって、半導体装置は、半導体基板上に交互に配置されている複数の接地側電極および複数の信号側電極と、接地側電極および信号側電極の間にそれぞれ設けられた複数の制御電極と、複数の接地側電極を相互に接続する接地側電極接続部と、複数の信号側電極を相互に接続する信号側電極接続部と、複数の接地側電極および複数の信号側電極が配列された配列電極部の配列方向における一端の側および他端の側から、配列電極部の外部にむけて配列方向にそれぞれ延伸する接地側引出配線および信号側引出配線とを備えるスイッチ回路が提供される。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
ＨＥＭＴ１００の平面図の一例を概略的に示す。 ＨＥＭＴ１００の断面図の一例を概略的に示す。 ＨＥＭＴ１００の断面図の一例を概略的に示す。 ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。 ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。 ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。 ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。 ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。 ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。 ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。 ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。 ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。 ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。 別の実施形態に係るＨＥＭＴ１４００の平面図の一例を概略的に示す。 別の実施形態に係るＨＥＭＴ１５００の断面図の一例を概略的に示す。 スイッチ回路１６００の構成の一例を概略的に示す。 実施例１および実施例２のリーク電流特性を示す。 実施例２および実施例３のリーク電流特性を示す。 実施例４の挿入損失特性を示す。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、ＨＥＭＴ１００の平面図の一例を概略的に示す。ＨＥＭＴ１００は、半導体装置の一例であってよい。図１は、基板１０２に形成されたＨＥＭＴ１００を拡大して示す。図１に示すとおり、ＨＥＭＴ１００は、配列電極群１１０と、ゲート電極引出配線１２０と、ゲート電極１２２と、ゲート電極接続部１２４と、ソース電極引出配線１３０と、ソース電極接続部１３２と、プラグ１３４と、ドレイン電極引出配線１４０と、ドレイン電極接続部１４２と、プラグ１４４とを備えてよい。
　配列電極群１１０は、ソース電極１１２およびソース電極１１４と、ドレイン電極１１６およびドレイン電極１１８とを有してよい。配列電極群１１０は、少なくとも一部が基板１０２の非素子分離領域１５０の上に形成される。基板１０２は、半導体基板の一例であってよい。
　図１に示すとおり、本実施形態において、配列電極群１１０を構成する電極が配列される方向（配列方向Ｃと称する場合がある。）に沿って、ソース電極引出配線１３０と、配列電極群１１０と、ドレイン電極引出配線１４０とが配される。これにより、ソース電極引出配線１３０と、配列電極群１１０と、ドレイン電極引出配線１４０とが、配列方向Ｃと垂直な方向に配される場合と比較して、配列電極群１１０に含まれる各電極と、ソース電極引出配線１３０またはドレイン電極引出配線１４０との距離が長くなる。その結果、リーク電流を低減できる。
　なお、本実施形態において、ソース電極接続部１３２、ドレイン電極接続部１４２、プラグ１３４およびプラグ１４４と、配列電極群１１０、ゲート電極１２２、ゲート電極接続部１２４、ソース電極引出配線１３０およびドレイン電極引出配線１４０とは、同一平面上に形成されていない。そこで、図１において、ソース電極接続部１３２、ドレイン電極接続部１４２、プラグ１３４およびプラグ１４４を点線で示す。また、図１において、配列電極群１１０を、ソース電極１１２、ソース電極１１４、ドレイン電極１１６およびドレイン電極１１８を囲む二重鎖線で示す。
　図２は、ＨＥＭＴ１００の断面図の一例を概略的に示す。図２は、図１におけるＡ－Ａ'断面の一例を概略的に示す。図２に示すとおり、ＨＥＭＴ１００は、基板１０２と、絶縁層２２２と、絶縁層２２４と、保護層２２６とを備えてよい。
　基板１０２は、支持基板２１２と、チャネル層２１４と、スペーサー層２１５と、キャリア供給層２１６と、キャップ層２１８とを有してよい。基板１０２は、ＨＥＭＴ１００と他の電子素子要素とを電気的に分離する素子分離領域２４０を有してよい。電子素子要素は、トランジスタ等の能動素子、または、コンデンサ、抵抗、コイル等の受動素子であってよい。キャップ層２１８は、一部がエッチング等によりパターニングされてよい。
　図２に示すとおり、ドレイン電極１１６、ドレイン電極１１８およびドレイン電極引出配線１４０は、プラグ１４４を介してドレイン電極接続部１４２と電気的に結合されてよい。これにより、ドレイン電極１１６、ドレイン電極１１８およびドレイン電極引出配線１４０が、ドレイン電極接続部１４２およびプラグ１４４を介して、電気的に結合される。
　図３は、ＨＥＭＴ１００の断面図の一例を概略的に示す。図３は、図１におけるＢ－Ｂ'断面の一例を概略的に示す。図３に示すとおり、ソース電極１１２、ソース電極１１４およびソース電極引出配線１３０は、プラグ１３４を介してソース電極接続部１３２と電気的に結合されてよい。これにより、ソース電極１１２、ソース電極１１４およびソース電極引出配線１３０が、ソース電極接続部１３２およびプラグ１３４を介して、電気的に結合される。
　なお、図１は、図２におけるＤ－Ｄ'断面または図３におけるＥ－Ｅ'断面を概略的に示す。説明の都合上、図１において、絶縁層２２２、絶縁層２２４および保護層２２６は図示していない。また、キャリア供給層２１６とキャップ層２１８とを合わせて基板１０２として図示している。説明の都合上、図３において、ドレイン電極接続部１４２は図示していない。図１から図３を用いて、ＨＥＭＴ１００の詳細について説明する。
　配列電極群１１０は、基板１０２の上に形成される。配列電極群１１０は、配列電極部の一例であってよい。配列電極群１１０は、ソース電極引出配線１３０に近接する側から順に、ソース電極１１２、ドレイン電極１１８、ソース電極１１４およびドレイン電極１１６を有してよい。ソース電極１１２、ドレイン電極１１８、ソース電極１１４およびドレイン電極１１６は、等間隔に配されてよい。基板１０２の上に交互に配列されたソース電極とドレイン電極との間隔は、例えば、２μｍ～５μｍであってよい。ソース電極およびドレイン電極の平面形状は、例えば、チャネル幅方向の長さが１００μｍ～５００μｍで、チャネル長方向の長さが１０～２０μｍの長方形であってよい。
　隣接して配される一対のソース電極およびドレイン電極の間には、ＨＥＭＴ１００のチャネルが形成される。例えば、ソース電極１１２およびドレイン電極１１８の間、ドレイン電極１１８およびソース電極１１４の間、ならびに、ソース電極１１４およびドレイン電極１１６の間には、それぞれ、チャネル長Ｌ、チャネル幅Ｗのチャネル領域が形成される。配列電極群１１０を構成する電極の配列方向Ｃは、上記チャネル領域のチャネル長方向と平行であってよい。
　本実施形態において、配列電極群１１０、ソース電極引出配線１３０およびドレイン電極引出配線１４０は、キャリア供給層２１６に接する。このように、配列電極群１１０、ソース電極引出配線１３０およびドレイン電極引出配線１４０が基板１０２に接して形成される場合には、配列電極群１１０は、ソース電極引出配線１３０とドレイン電極引出配線１４０との間に形成されてよい。
　なお、配列電極群１１０と、ソース電極引出配線１３０およびドレイン電極引出配線１４０との位置関係は、これに限定されない。例えば、ソース電極引出配線１３０およびドレイン電極引出配線１４０と、基板１０２および配列電極群１１０との間に絶縁層が配される場合には、ソース電極引出配線１３０およびドレイン電極引出配線１４０は、当該絶縁層を介して配列電極群１１０を覆うように、配列電極群１１０の上方に形成されてもよい。
　ソース電極１１２、ソース電極１１４、ドレイン電極１１６およびドレイン電極１１８は、ＨＥＭＴ１００の入出力電極を構成する。ソース電極１１２およびソース電極１１４は、接地側電極の一例であってよい。ドレイン電極１１６およびドレイン電極１１８は、信号側電極の一例であってよい。ソース電極１１２、ソース電極１１４、ドレイン電極１１６およびドレイン電極１１８は、キャリア供給層２１６に接してよい。ソース電極１１２、ソース電極１１４、ドレイン電極１１６およびドレイン電極１１８は、キャリア供給層２１６とオーミック接触してよい。
　ソース電極１１２、ソース電極１１４、ドレイン電極１１６およびドレイン電極１１８は、Ｎｉ、Ａｕ、Ｔｉ、Ｗ、Ａｌ等の遷移金属を含んでよい。ソース電極１１２、ソース電極１１４、ドレイン電極１１６およびドレイン電極１１８は、上記金属を含む合金、または、上記金属もしくは当該合金を含む層を有する積層体であってよい。
　ゲート電極引出配線１２０は、ＨＥＭＴ１００の外部と接続される端子の少なくとも一部であってよい。ゲート電極引出配線１２０は、外部電源と電気的に結合されてよい。ゲート電極引出配線１２０は、ゲート電極１２２と電気的に結合される。ゲート電極引出配線１２０は、Ａｕ、Ｎｉ、Ｐｔ、Ｗを含んでよい。ゲート電極引出配線１２０は上記金属を含む合金、または、上記金属もしくは当該合金を含む層を有する積層体であってよい。
　ゲート電極１２２は、ソース電極１１２およびドレイン電極１１８の間、ドレイン電極１１８およびソース電極１１４の間、ならびに、ソース電極１１４およびドレイン電極１１６の間に、それぞれ設けられてよい。ゲート電極１２２は、制御電極の一例であってよい。ゲート電極１２２のそれぞれは、ゲート電極引出配線１２０と電気的に結合される。これにより、例えば、ソース電極１１２およびドレイン電極１１８の間に配されたゲート電極１２２は、電圧を印加され、ソース電極１１２およびドレイン電極１１８の間の電流を制御できる。
　ゲート電極１２２の平面形状は、例えば、チャネル幅方向の長さ（ゲート幅と称する場合がある。）が１００μｍ～５００μｍで、チャネル長方向の長さ（ゲート長と称する場合がある。）が０．５～１．５μｍの長方形であってよい。ゲート電極１２２として、ゲート電極引出配線１２０と同様の材料を用いてよい。
　ゲート電極接続部１２４は、ゲート電極引出配線１２０と、ゲート電極１２２とを電気的に結合する。ゲート電極接続部１２４として、ゲート電極引出配線１２０と同様の材料を用いてよい。ゲート電極引出配線１２０、ゲート電極１２２およびゲート電極接続部１２４は、一体的に形成されてよい。
　ソース電極引出配線１３０は、ＨＥＭＴ１００の外部と接続される端子の少なくとも一部であってよい。ソース電極引出配線１３０は、電極パッドであってもよく、電極パッドに接続された引出配線であってもよい。ソース電極引出配線１３０は、ＨＥＭＴ１００の基準電圧が印加されてよい。ソース電極引出配線１３０は、ソース電極１１２およびソース電極１１４と電気的に結合される。ソース電極引出配線１３０として、ソース電極１１２またはソース電極１１４と同様の材料を用いてよい。
　配列電極群１１０とソース電極引出配線１３０とは、配列電極群１１０の内部に形成されるチャネル領域のチャネル長方向に配されてよい。例えば、ソース電極引出配線１３０は、配列電極群１１０の配列方向Ｃにおける一端の側から、配列電極群１１０の外部に向かって延伸してよい。ソース電極引出配線１３０は、少なくとも一部において、配列方向Ｃと実質的に平行な方向に延伸してよい。これにより、配列電極群１１０とソース電極引出配線１３０とが上記チャネル領域のチャネル幅方向に配される場合と比較して、配列電極群１１０とソース電極引出配線１３０との間のリーク電流を低減できる。
　ソース電極引出配線１３０は、ソース電極１１２に隣接して配されてよい。これにより、ソース電極引出配線１３０が、複数のソース電極のうち最もソース電極引出配線１３０に近接しているソース電極に隣接して配される。その結果、ソース電極引出配線１３０が、配列電極群１１０に含まれるドレイン電極と隣接して配された場合と比較して、配列電極群１１０とソース電極引出配線１３０との間のリーク電流を低減できる。
　ソース電極接続部１３２は、ソース電極１１２、ソース電極１１４およびソース電極引出配線１３０を電気的に結合する。ソース電極接続部１３２は、プラグ１３４を介して、ソース電極１１２、ソース電極１１４またはソース電極引出配線１３０と電気的に結合されてよい。これにより、複数のソース電極が相互に接続される。ソース電極接続部１３２として、ソース電極１１２またはソース電極１１４と同様の材料を用いてよい。
　ソース電極接続部１３２は、ソース電極１１２、ソース電極１１４、ドレイン電極１１６、ドレイン電極１１８またはゲート電極１２２の上方に形成されてよい。これにより、ゲート電極１２２への電界の集中を緩和できる。また、基準電圧を印加されたソース電極接続部１３２をフィールドプレートとして利用できる。
　ソース電極接続部１３２は、ゲート電極１２２の幅方向における上記電極の端部の上方に形成されてよい。ソース電極接続部１３２は、ゲート電極１２２の幅方向における上記電極の両端部の上方にそれぞれ形成されてよい。ここで、ゲート電極１２２の幅方向は、チャネル幅方向と実質的に平行であってよい。ソース電極接続部１３２は、少なくとも一対のソース電極およびドレイン電極の上方に形成されてよい。
　ソース電極接続部１３２の幅ＷＳは、ドレイン電極接続部１４２の幅ＷＤより大きくてよい。ソース電極接続部１３２により覆われるゲート電極１２２の面積の和は、ドレイン電極接続部１４２により覆われるゲート電極１２２の面積の和より大きくてよい。ソース電極接続部１３２により覆われる配列電極群１１０の面積の和は、ドレイン電極接続部１４２により覆われる配列電極群１１０の面積の和より大きくてよい。
　プラグ１３４は、ソース電極接続部１３２と、ソース電極１１２、ソース電極１１４またはソース電極引出配線１３０とを電気的に結合する。プラグ１３４は、絶縁層２２２、絶縁層２２４および保護層２２６を貫通して、ソース電極接続部１３２と、ソース電極１１２、ソース電極１１４またはソース電極引出配線１３０とを電気的に結合してよい。プラグ１３４として、ソース電極１１２またはソース電極１１４と同様の材料を用いてよい。
　ドレイン電極引出配線１４０は、ＨＥＭＴ１００の外部と接続される端子の少なくとも一部であってよい。ドレイン電極引出配線１４０は、電極パッドであってもよく、電極パッドに接続された引出配線であってもよい。ドレイン電極引出配線１４０は、ＨＥＭＴ１００の信号電圧が印加されてよい。ドレイン電極引出配線１４０は、ドレイン電極１１６およびドレイン電極１１８と電気的に結合される。ドレイン電極引出配線１４０として、ドレイン電極１１６またはドレイン電極１１８と同様の材料を用いてよい。
　配列電極群１１０とドレイン電極引出配線１４０とは、配列電極群１１０の内部に形成されるチャネル領域のチャネル長方向に配されてよい。例えば、ドレイン電極引出配線１４０は、配列電極群１１０の配列方向Ｃにおける一端の側から、配列電極群１１０の外部に向かって延伸してよい。ドレイン電極引出配線１４０は、少なくとも一部において、配列方向Cと実質的に平行な方向に延伸してよい。これにより、配列電極群１１０とドレイン電極引出配線１４０とが上記チャネル領域のチャネル幅方向に配される場合と比較して、配列電極群１１０とドレイン電極引出配線１４０との間のリーク電流を低減できる。
　ドレイン電極引出配線１４０は、ドレイン電極１１６に隣接して配されてよい。これにより、ドレイン電極引出配線１４０が、複数のドレイン電極のうち最もドレイン電極引出配線１４０に近接しているドレイン電極に隣接して配される。その結果、ドレイン電極引出配線１４０が、配列電極群１１０に含まれるソース電極と隣接して配された場合と比較して、配列電極群１１０とドレイン電極引出配線１４０との間のリーク電流を低減できる。
　ドレイン電極接続部１４２は、ドレイン電極１１６、ドレイン電極１１８およびドレイン電極引出配線１４０を電気的に結合する。ドレイン電極接続部１４２は、プラグ１４４を介して、ドレイン電極１１６、ドレイン電極１１８またはドレイン電極引出配線１４０と電気的に結合されてよい。これにより、複数のドレイン電極が相互に接続される。ドレイン電極接続部１４２として、ドレイン電極１１６またはドレイン電極１１８と同様の材料を用いてよい。
　プラグ１４４は、ドレイン電極接続部１４２と、ドレイン電極１１６、ドレイン電極１１８またはドレイン電極引出配線１４０とを電気的に結合する。プラグ１４４は、絶縁層２２２、絶縁層２２４および保護層２２６を貫通して、ドレイン電極接続部１４２と、ドレイン電極１１６、ドレイン電極１１８またはドレイン電極引出配線１４０とを電気的に結合してよい。プラグ１４４として、ドレイン電極１１６またはドレイン電極１１８と同様の材料を用いてよい。
　非素子分離領域１５０は、基板１０２において素子分離されていない領域を示す。非素子分離領域１５０の上には、例えば、ソース電極１１２、ソース電極１１４、ドレイン電極１１６、ドレイン電極１１８およびゲート電極１２２の、少なくとも一部が形成される。非素子分離領域１５０の少なくとも一部には、ＨＥＭＴ１００のチャネル領域が形成される。非素子分離領域１５０は、例えば、素子分離領域２４０を形成する工程において、非素子分離領域１５０に相当する領域をマスクで保護することで形成できる。
　支持基板２１２は、基板１０２の上に形成される半導体薄膜を支持する。支持基板２１２は、半導体基板を構成する材料の一例であってもよく、半導体基板の一例であってもよい。支持基板２１２は、ＳｉＣ基板、サファイア基板、Ｓｉ基板であってよい。
　チャネル層２１４は、ＨＥＭＴ１００のチャネルを構成する。チャネル層２１４とスペーサー層２１５との界面に２次元電子ガスが形成される。上記２次元電子ガスは、ソース電極とドレイン電極との間の電流チャネルを形成する。チャネル層２１４は、ＧａＮであってよい。チャネル層２１４は、ｉ型のＧａＮであってよい。
　スペーサー層２１５は、チャネル層２１４とキャリア供給層２１６との間に配される。これにより、キャリア供給層２１６から離れた位置に、２次元電子ガスを形成できる。スペーサー層２１５は、ＡｌＧａＮであってよい。スペーサー層２１５は、ｉ型のＡｌＧａＮであってよい。
　キャリア供給層２１６は、チャネル層２１４にキャリアを供給する。キャリア供給層は、ＡｌＧａＮであってよい。キャリア供給層２１６は、ｎ型のＡｌＧａＮであってよい。ＡｌＧａＮに添加するｎ型不純物は、Ｓｉであってよい。
　キャップ層２１８は、キャップ層２１８と支持基板２１２との間に形成される層のストレスを調整できる。キャップ層２１８は、チャネル層２１４と同じ材料であってよい。キャップ層２１８は、ｎ型のＧａＮであってよい。ＧａＮに添加するｎ型不純物は、Ｓｉであってよい。
　絶縁層２２２は、基板１０２と、保護層２２６との間に配される。これにより、基板１０２の表面の半導体に、ドナーまたはアクセプタとなる不純物が浸入することを抑制できる。その結果、ＨＥＭＴ１００のリーク電流を低減できる。例えば、保護層２２６として、窒化シリコン、窒化酸化シリコン等のＳｉを含む材料を用いた場合、保護層２２６に含まれるＳｉが基板１０２の表面の半導体にドーピングされて、ＨＥＭＴ１００のリーク電流が増加する場合がある。
　例えば、本実施形態の場合、ソース電極１１２およびソース電極引出配線１３０の間、ならびに、ドレイン電極１１６およびドレイン電極引出配線１４０の間において、基板１０２の表面にはキャリア供給層２１６が配される。キャリア供給層２１６としてｎ型のＡｌＧａＮ等の化合物半導体を用いた場合、保護層２２６に含まれるＳｉがキャリア供給層２１６にドーピングされると、ソース電極１１２およびソース電極引出配線１３０の間、または、ドレイン電極１１６およびドレイン電極引出配線１４０の間のリーク電流が増加する。
　同様に、本実施形態では、ソース電極およびドレイン電極の間のそれぞれにおいて、基板１０２の表面にはキャップ層２１８が配される。キャップ層２１８としてｎ型のＧａＮ等の化合物半導体を用いた場合、保護層２２６に含まれるＳｉがキャップ層２１８にドーピングされると、上記ソース電極およびドレイン電極間のリーク電流が増加する。
　このような場合であっても、本実施形態では、基板１０２と保護層２２６との間に絶縁層２２２が配されているので、保護層２２６に含まれる物質が基板１０２の表面に配された半導体にドーピングされることを抑制できる。その結果、基板１０２の表面に配された半導体に対して、ドナーまたはアクセプタとなりうる不純物が、保護層２２６に含まれている場合であっても、ＨＥＭＴ１００のリーク電流を低減できる。
　絶縁層２２２は、基板１０２と、保護層２２６とを電気的に分離してよい。絶縁層２２２は、ＨＥＭＴ１００のゲート絶縁膜の一部を構成してよい。絶縁層２２２は、タンタルオキサイド、ジルコニウムオキサイド、ハフニウムオキサイド、ランタンオキサイド、イットリウムオキサイド、チタンオキサイド、バリウムストロンチウムチタンオキサイド（ＢＳＴ）、ストロンチウムチタンオキサイド（ＳＴＯ）、チタン酸ジルコン酸塩（ＰＺＴ）またはストロンチウムビスマスタンタルオキサイド（ＳＢＴ）を含んでよい。絶縁層２２２は、上記材料を含む層を有する積層体であってよい。絶縁層２２２は、１０以上の比誘電率を有してよい。絶縁層２２２の膜厚は、１０～２０ｎｍであってよい。
　なお、本実施形態において、一対のソース電極およびドレイン電極の間に配されたキャップ層２１８の上に、絶縁層２２２が全体的に配される場合について説明したが、絶縁層２２２は、これに限定されない。例えば、絶縁層２２２は、ゲート電極１２２の直下に配された絶縁層２２２を残して除去されてもよい。これにより、絶縁層２２２が全体的に配される場合と比較して、ＨＥＭＴ１００のオン抵抗を低減できる。
　絶縁層２２４は、ゲート電極引出配線１２０、ゲート電極１２２およびゲート電極接続部１２４と、保護層２２６との間に配される。絶縁層２２４は、配列電極群１１０を構成する電極と保護層２２６との間に配されてもよい。これにより、ゲート電極引出配線１２０、ゲート電極１２２およびゲート電極接続部１２４と、配列電極群１１０を構成する電極との間のリーク電流を低減できる。絶縁層２２４として、絶縁層２２２と同様の材料を用いてよい。絶縁層２２４の膜厚は、５～１００ｎｍであってよい。
　例えば、保護層２２６として、窒化シリコン、窒化酸化シリコン等のＳｉを含む材料を用いた場合、配列電極群１１０を構成する電極、ゲート電極引出配線１２０、ゲート電極１２２またはゲート電極接続部１２４に含まれる金属により、保護層２２６がシリサイド化される場合がある。このような場合であっても、上記の構成を採用することにより、上記リーク電流を低減できる。
　保護層２２６は、ＨＥＭＴ１００を湿気、不純物等から保護する。保護層２２６は、絶縁性を有してよい。保護層２２６は、Ｓｉを含んでよい。保護層２２６は、Ｓｉおよび窒素を含んでよい。保護層２２６は、窒化シリコン、窒化酸化シリコンを含んでよい。保護層２２６の膜厚は、１００～２００ｎｍであってよい。
　保護層２２６は、２６０℃以下、好ましくは１００℃以下で形成されてよい。これにより、ＨＥＭＴ１００のリーク電流を低減できる。保護層２２６は、例えば、プラズマＣＶＤ法、リモートプラズマＣＶＤ法等のＣＶＤ法により形成できる。リモートプラズマＣＶＤ法は、他のＣＶＤ法と比較して低い温度で製膜できるので、保護層２２６は、リモートプラズマＣＶＤ法により形成されることが好ましい。
　素子分離領域２４０は、ＨＥＭＴ１００と他の電子素子要素とを電気的に分離する。基板１０２において、配列電極群１１０を構成する各電極が形成される領域、および、ＨＥＭＴ１００のチャネル領域が形成される領域以外の部分は、素子分離領域２４０であってよい。素子分離領域２４０は、支持基板２１２に達してよい。素子分離領域２４０は、例えば、基板１０２の非素子分離領域１５０以外の部分に、例えば、Ｂをイオン注入することで形成できる。なお、Ｂの代わりにＡｒをイオン注入してもよい。素子分離領域２４０の上には、例えば、ゲート電極引出配線１２０、ゲート電極接続部１２４、ソース電極引出配線１３０およびドレイン電極引出配線１４０の、少なくとも一部が形成される。
　以上の構成により、半導体装置のリーク電流を低減できる。また、半導体装置のオン抵抗の増加を抑制しつつ、リーク電流を低減できる。以上の構成を採用したＨＥＭＴ１００は、ゲート幅１ｍｍあたりのリーク電流が５００ｐＡ以下であり、オン抵抗が２Ωｍｍ以下であってよい。上記リーク電流の値は、より好ましくは２５０ｐＡ／ｍｍであってよく、更に好ましくは１００ｐＡ／ｍｍであってよく、更に好ましくは５０ｐＡ／ｍｍであってよい。ここで、ＨＥＭＴ１００のリーク電流とは、ゲート電極引出配線１２０、ゲート電極１２２およびゲート電極接続部１２４と、配列電極群１１０を構成する電極との間のリーク電流と、配列電極群１１０を構成する電極同士の間のリーク電流の和を意味する。
　なお、本実施形態において、半導体装置の一例としてＨＥＭＴ１００について説明したが、半導体装置はＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）に限定されない。半導体装置は、例えば、複数のソース領域および複数のドレイン領域が交互に配置されたＭＩＳＦＥＴ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）であってよい。この場合、ＭＩＳＦＥＴのソース領域およびドレイン領域は、それぞれ、接地側電極および信号側電極の一例であってよい。また、ゲート電極として、不純物濃度の高い半導体またはシリサイドを用いてよい。ＭＩＳＦＥＴは、ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）であってよい。
　図４から図１３を用いて、ＨＥＭＴ１００の製造方法の一例について説明する。図４から図１３は、図１のＢ－Ｂ'断面に相当する断面を示す。図４は、ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。図４に示すとおり、本実施形態においては、まず、基板１０２を準備する。この段階では、基板１０２は、支持基板２１２と、チャネル層２１４と、スペーサー層２１５と、キャリア供給層２１６と、キャップ層２１８とをこの順に備える。なお、基板１０２は、支持基板２１２とチャネル層２１４との間に、バッファ層を有してよい。バッファ層は、支持基板２１２の表面の結晶性または当該表面に存在する不純物が、チャネル層２１４の結晶性または電気的特性に与える影響を抑制する。次に、準備した基板１０２の上にフォトレジストを塗布した後、フォトレジストをパターニングして、マスク４６０を形成する。
　マスク４６０は、後の工程において、少なくとも、配列電極群１１０が形成される領域のキャップ層４１８が除去されるようにパターニングされる。マスク４６０は、素子分離領域２４０のキャップ層４１８が残存するようにパターニングされてよい。マスク４６０は、後の工程において、素子分離領域２４０のうち、ソース電極１１２とソース電極引出配線１３０との間のキャップ層４１８、および、ドレイン電極１１６とドレイン電極引出配線１４０との間のキャップ層４１８が除去されるようにパターニングされてよい。
　図５は、ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。図５に示すとおり、マスク４６０を利用して、ドライエッチング等によりキャップ層４１８をパターニングする。これにより、キャップ層２１８が形成される。
　図６は、ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。図６に示すとおり、キャップ層２１８が形成された基板１０２の上に、ソース電極１１２、ソース電極１１４、ソース電極引出配線１３０、ドレイン電極１１６、ドレイン電極１１８およびドレイン電極引出配線１４０を形成する。上記部材は、例えば、真空蒸着法等の蒸着法、スパッタ法により形成できる。その後、マスク４６０を除去する。また、上記部材が形成された基板１０２をアニール処理してよい。アニール処理は、窒素雰囲気下で実施してよい。
　図７は、ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。図７に示すとおり、基板１０２に素子分離領域２４０を形成する。素子分離領域２４０は、例えば、基板１０２の非素子分離領域１５０を覆うマスク７６０を形成した後、基板１０２に、例えば、Ｂをイオン注入することで形成できる。なお、Ｂの代わりにＡｒをイオン注入してもよい。
　図８は、ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。図８に示すとおり、基板１０２の表面に絶縁層２２２が形成される。絶縁層２２２は、基板１０２の上に全体的に形成されてよい。これにより、基板１０２の表面のソース電極１１２、ソース電極１１４、ソース電極引出配線１３０、ドレイン電極１１６、ドレイン電極１１８、ドレイン電極引出配線１４０、キャリア供給層２１６およびキャップ層２１８が絶縁層２２２に覆われる。絶縁層２２２は、例えば、真空蒸着法等の蒸着法、スパッタ法、ＣＶＤ法、塗布法により形成できる。
　図９は、ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。図９に示すとおり、ソース電極１１２およびドレイン電極１１８の間、ドレイン電極１１８およびソース電極１１４の間、ならびに、ソース電極１１４およびドレイン電極１１６の間に、それぞれ、ゲート電極１２２が形成される。ゲート電極１２２は、例えば、真空蒸着法等の蒸着法、スパッタ法により形成できる。
　ゲート電極１２２の直下以外の絶縁層２２２を除去する場合には、この段階で、絶縁層２２２を除去してよい。絶縁層２２２は、例えば、塩素ガス等の塩素系ガスを用いて、ドライエッチングにより除去してよい。ドライエッチングにより絶縁層２２２を除去する場合には、絶縁層２２２を除去した後、アニール処理を施すことが好ましい。これによりオン抵抗を低減できる。
　アニール処理は、窒素雰囲気下で実施してよい。アニール処理は、３６０℃以下で実施することが好ましい。より好ましくは、２６０℃以下でアニール処理することが好ましい。これにより、素子分離領域２４０の結晶構造が回復することを抑制でき、リーク電流をより低減できる。
　図１０は、ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。図１０に示すとおり、素子分離領域２４０の素子分離処理を再度実施してよい。これにより、リーク電流をより低減できる。素子分離領域２４０の素子分離処理は、例えば、基板１０２の非素子分離領域１５０を覆うマスク１０６０を形成した後、基板１０２にＢをイオン注入することで実施できる。
　図９に関連して説明したとおり、ゲート電極１２２を形成した後、窒素雰囲気下でアニール処理を実施することで、素子分離領域２４０におけるリーク電流が増加する場合がある。ゲート電極１２２を形成して、アニール処理を実施した後、再度、素子分離処理を実施することで、素子分離領域２４０におけるリーク電流の増加を抑制できる。これにより、上記アニール処理を２６０℃より高い温度で実施した場合であっても、素子分離領域２４０におけるリーク電流の発生を抑制できる。なお、再度、素子分離処理を実施した後の工程は、２６０℃以下で実施することが好ましい。
　図１１は、ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。図１１に示すとおり、基板１０２の表面に絶縁層２２４が形成される。絶縁層２２４は、基板１０２の上に全体的に形成されてよい。これにより、ゲート電極１２２が絶縁層２２４に覆われる。ゲート電極１２２の直下以外の絶縁層２２２が除去されている場合には、ゲート電極１２２だけでなく、基板１０２の表面のソース電極１１２、ソース電極１１４、ソース電極引出配線１３０、ドレイン電極１１６、ドレイン電極１１８、ドレイン電極引出配線１４０、キャリア供給層２１６およびキャップ層２１８も絶縁層２２４に覆われる。絶縁層２２４は、例えば、真空蒸着法等の蒸着法、スパッタ法、ＣＶＤ法、塗布法により形成できる。
　図１２は、ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。図１２に示すとおり、基板１０２の表面に保護層２２６が形成される。保護層２２６は、基板１０２の上に全面的に形成されてよい。保護層２２６は、２６０℃以下、好ましくは１００℃以下で形成されてよい。これにより、素子分離領域２４０におけるリーク電流の増加を抑制できる。また、保護層２２６がＳｉを含む場合には、保護層２２６のシリサイド化を抑制できる。一方、保護層２２６は、室温以上の温度で形成されてよい。保護層２２６は、例えば、真空蒸着法等の蒸着法、スパッタ法、ＣＶＤ法、塗布法により形成できる。保護層２２６は、リモートプラズマＣＶＤ法により形成されてよい。保護層２２６は、リモートプラズマＣＶＤ法により、室温以上２６０℃以下の温度で形成されてよい。
　図１３は、ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。図１３に示すとおり、絶縁層２２２、絶縁層２２４および保護層２２６に開口１３３４を形成する。開口１３３４は、プラグ１３４およびプラグ１４４が形成される位置に、複数、形成されてよい。開口１３３４は、ソース電極１１２、ソース電極１１４およびソース電極引出配線１３０、ドレイン電極１１６、ドレイン電極１１８およびドレイン電極引出配線１４０の一部を露出させてよい。開口１３３４は、例えば、エッチング、イオンミリングにより形成できる。
　その後、各々の開口１３３４の内部にプラグ１３４またはプラグ１４４が形成された後、例えば、保護層２２６の上にソース電極接続部１３２およびドレイン電極接続部１４２が形成される。プラグ１３４、プラグ１４４は、例えば、真空蒸着法等の蒸着法、スパッタ法、ＣＶＤ法、めっき法により形成できる。ソース電極接続部１３２およびドレイン電極接続部１４２は、例えば、真空蒸着法等の蒸着法、スパッタ法、ＣＶＤ法、めっき法により金属薄膜を形成した後、上記金属薄膜をパターニングして形成できる。以上により、ＨＥＭＴ１００を製造できる。
　なお、ソース電極接続部１３２およびドレイン電極接続部１４２の上に、さらに、絶縁層および保護層を形成してもよい。また、本実施形態において、保護層２２６の上に形成した金属薄膜をパターニングして、ソース電極接続部１３２およびドレイン電極接続部１４２を形成する場合について説明したが、ソース電極接続部１３２およびドレイン電極接続部１４２はこれに限定されない。例えば、ソース電極接続部１３２およびドレイン電極接続部１４２は空中配線であってよい。
　図１４は、別の実施形態に係るＨＥＭＴ１４００の平面図の一例を概略的に示す。ＨＥＭＴ１４００は、ソース電極接続部１３２に相当する部材の形状が異なる点と、上記部材およびドレイン電極接続部１４２の位置関係が異なる点とで、ＨＥＭＴ１００と相違する。上記相違点以外については、ＨＥＭＴ１４００は、ＨＥＭＴ１００と同様の構成を有してよい。そこで、相違点以外については説明を省略する場合がある。
　ソース電極接続部１４３２は、ＨＥＭＴ１００のソース電極接続部１３２に相当する。ソース電極接続部１４３２は、コの字型の平面形状を有する点でソース電極接続部１３２と相違する。本実施形態において、配列電極群１１０を構成する電極のゲート電極１２２の幅方向における両端部の上方には、ソース電極接続部１４３２の一部が形成される。また、配列電極群１１０を構成する電極のゲート電極１２２の幅方向における中央近傍の上方には、ドレイン電極接続部１４２が形成される。
　本実施形態において、ソース電極接続部１４３２の幅ＷＳ１と幅ＷＳ２との和は、ドレイン電極接続部１４２の幅ＷＤより大きい。また、ソース電極接続部１４３２により覆われるゲート電極１２２の面積の和は、ドレイン電極接続部１４２により覆われるゲート電極１２２の面積の和より大きい。ソース電極接続部１４３２により覆われる配列電極群１１０の面積の和は、ドレイン電極接続部１４２により覆われる配列電極群１１０の面積の和より大きい。
　図１５は、別の実施形態に係るＨＥＭＴ１５００の断面図の一例を概略的に示す。ＨＥＭＴ１５００は、絶縁層２２２に相当する部材の形状が異なる点と、絶縁層２２４に相当する部材がない点と、保護層２２６が２６０℃以下、好ましくは１００℃以下で形成される点とで、ＨＥＭＴ１００と相違する。上記相違点以外については、ＨＥＭＴ１５００は、ＨＥＭＴ１００と同様の構成を有してよい。そこで、相違点以外については説明を省略する場合がある。
　絶縁層１５２２は、ＨＥＭＴ１００の絶縁層２２２に相当する。ＨＥＭＴ１５００は、配列電極群１１０を構成する電極、ソース電極引出配線１３０およびドレイン電極引出配線１４０の上には、絶縁層１５２２が配されない点でＨＥＭＴ１００と相違する。また、ＨＥＭＴ１５００は絶縁層２２４に相当する部材を備えていないので、配列電極群１１０を構成する電極、ゲート電極引出配線１２０、ゲート電極１２２、ゲート電極接続部１２４、ソース電極引出配線１３０およびドレイン電極引出配線１４０と、保護層２２６とが接触する。この場合であっても、保護層２２６が２６０℃以下、好ましくは１００℃以下で形成される場合には、リーク電流を低減できる。
　図１６は、スイッチ回路１６００の構成の一例を概略的に示す。スイッチ回路１６００は、ＤＣ／ＲＦスイッチであってよい。スイッチ回路１６００は、トランジスタ１６０２と、トランジスタ１６０４と、トランジスタ１６０６と、入力端子１６０８と、出力端子１６１０と、ＤＣ端子１６１２と、ＤＣ端子１６１４と、制御端子１６２２と、制御端子１６２４と、制御端子１６２６とを備える。
　スイッチ回路１６００は、入力端子１６０８、ＤＣ端子１６１２およびＤＣ端子１６１４から入力された入力信号を切り替えて、いずれか１つの信号を出力端子１６１０から出力する。スイッチ回路１６００は、入力端子１６０８から高周波信号（ＲＦ信号と称する場合がある。）が入力され、ＤＣ端子１６１２およびＤＣ端子１６１４から直流信号が入力される。
　トランジスタ１６０２、トランジスタ１６０４およびトランジスタ１６０６は、それぞれ、制御端子１６２２、制御端子１６２４または制御端子１６２６に入力される制御信号に従って、ＯＮとＯＦＦとを切り替える。これにより、スイッチ回路は、入力端子１６０８、ＤＣ端子１６１２およびＤＣ端子１６１４から入力される入力信号のうち、いずれか１つの信号を出力できる。
　トランジスタ１６０２、トランジスタ１６０４およびトランジスタ１６０６は、ＨＥＭＴ１００、ＨＥＭＴ１４００またはＨＥＭＴ１５００であってよい。これにより、高周波数帯においても、挿入損失の少ないスイッチ回路が得られる。
（実施例１）
　図１から図３に示されるＨＥＭＴ１００を、図４から図１３に関連して説明した工程に従って製作した。基板１０２は、以下の手順で準備した。支持基板２１２として市販のＳｉＣ基板を準備した。ＳｉＣ基板の上に、チャネル層２１４としてｉ型のＧａＮを有機金属気相化学成長法（ＭＯＣＶＤ法と称する場合がある。）により形成した。チャネル層２１４の上に、スペーサー層２１５として、ｉ型のＡｌＧａＮをＭＯＣＶＤ法により形成した。
　スペーサー層２１５の上に、キャリア供給層２１６として、ＭＯＣＶＤ法により、ｎ型のＡｌＧａＮを形成した。キャリア供給層２１６の上に、キャップ層４１８として、ＭＯＣＶＤ法により、ｎ型のＧａＮを形成して、基板１０２を製作した。エッチングによりキャップ層４１８をパターニングして、キャップ層２１８を形成した。
　次に、準備した基板１０２に、ソース電極１１２、ソース電極１１４、ドレイン電極１１６またはドレイン電極１１８として、Ｔｉ薄膜、Ａｌ薄膜、Ｎｉ薄膜およびＡｕ薄膜がこの順に積層された積層体を形成した。ソース電極引出配線１３０またはドレイン電極引出配線１４０として、Ｔｉ薄膜の上にＡｕ薄膜が積層された積層体を形成した。各ソース電極および各ドレイン電極は、チャネル長方向の長さが１５μｍ、チャネル幅方向の長さが１００μｍの電極が、３μｍの間隔で配列するように形成した。チャネル長方向における、ソース電極引出配線１３０と配列電極群１１０との距離およびドレイン電極引出配線１４０と配列電極群１１０との距離は、それぞれ、５μｍとした。
　上記積層体を形成した後、Ｎ２雰囲気下で基板１０２をアニール処理した。アニール処理は、７５０℃で３分間実施した。次に、基板１０２の素子分離領域２４０に素子分離処理を実施した。素子分離処理は、配列電極群１１０とＨＥＭＴ１００のチャネル領域にマスク７６０を形成した後、Ｂをイオン注入することで実施した。次に、絶縁層２２２として、タンタルオキサイドを真空蒸着法により形成した。絶縁層２２２は、基板１０２の表面に全面的に形成した。絶縁層２２２の厚さは、２０ｎｍであった。
　絶縁層２２２を形成した後、ゲート電極引出配線１２０、ゲート電極１２２、ゲート電極接続部１２４を形成した。上記部材は、基板１０２の表面にフォトレジストを形成して、フォトレジストをパターニングした後、Ｎｉ薄膜を真空蒸着法により形成した。Ｎｉ薄膜の膜厚は、１００ｎｍであった。ゲート電極は、ゲート長が１μｍ、ゲート幅が１００μｍの電極が、一対のソース電極およびドレイン電極の中央に配されるように形成した。上記フォトレジストを除去した後、窒素雰囲気下でアニール処理を実施した。アニール処理は、３６０℃で６０分間実施した。上記アニール処理の後、素子分離領域２４０に、再度、素子分離処理を実施した。
　次に、絶縁層２２４として、タンタルオキサイドを真空蒸着法により形成した。絶縁層２２４は、基板１０２の表面に全面的に形成した。絶縁層２２４の厚さは、５ｎｍであった。絶縁層２２４の上に、保護層２２６として、窒化シリコンをリモートＣＶＤ法により形成した。窒化シリコンの製膜時には、基板１０２の温度を１００℃に設定した。保護層２２６の厚さは、２００ｎｍであった。
　次に、ソース電極接続部１３２およびドレイン電極接続部１４２を形成した。図１から図３に示したＨＥＭＴ１００とは異なり、ソース電極接続部１３２およびドレイン電極接続部１４２の構造として、空中配線を用いた。ソース電極接続部１３２の幅ＷＳおよびドレイン電極接続部１４２の幅ＷＤは、３５μｍとした。
（実施例２）
　実施例１と同様にして、ＨＥＭＴ１５００を製作した。実施例１とは異なり、実施例２では、絶縁層２２２を形成した後、エッチングにより絶縁層２２２の一部を除去した。また、実施例２では、絶縁層２２４を形成する工程を省略した。実施例１と同様、図１５に示したＨＥＭＴ１００とは異なり、ソース電極接続部１３２およびドレイン電極接続部１４２の構造として、空中配線を用いた。
（実施例３）
　実施例２と同様にして、ＨＥＭＴ１５００を製作した。実施例２とは異なり、保護層２２６として、窒化シリコンをＣＶＤ法により形成した。実施例３では、窒化シリコンの製膜時に、基板１０２の温度を３５０℃に設定した。
　図１７は、実施例１および実施例２のＨＥＭＴのゲート電流特性を示す。図１７において、縦軸はゲート幅１ｍｍあたりのゲート電流［Ａ／ｍｍ］を示し、横軸はゲート電圧［Ｖ］を示す。図１７において、符号１７０２は実施例１の実験結果を示し、符号１７０４は実施例２の実験結果を示す。
　図１７に示すとおり、実施例１および実施例２のＨＥＭＴの双方とも、ゲート電圧が－３０Ｖ～０Ｖの範囲におけるゲート電流が、５００ｐＡ／ｍｍ以下に抑制されている。また、ゲート電圧が－２５Ｖ～０Ｖの範囲におけるゲート電流も２５０ｐＡ／ｍｍ以下に抑制されている。さらに、ゲート電圧が－２０Ｖ～０Ｖの範囲におけるゲート電流が５０ｐＡ／ｍｍ以下に抑制されている。これらの結果から、上記構成を採用することにより、リーク電流の低減された半導体装置が得られることがわかる。
　なお、上記範囲において、実施例１および実施例２のＨＥＭＴのオン抵抗は、２Ωｍｍ以下であった。また、一対のソース電極とドレイン電極の間のリーク電流は、上記ゲート電流と比較して無視できる程度の大きさであった。そこで、上記ゲート電流の値は、ＨＥＭＴのリーク電流の値と同視できる。
　図１８に、実施例２および実施例３のＨＥＭＴのゲート電流特性を示す。図１８において、縦軸はゲート幅１ｍｍあたりのゲート電流［Ａ／ｍｍ］を示し、横軸はゲート電圧［Ｖ］を示す。図１８において、符号１７０４は実施例２の実験結果を示し、符号１８０４は実施例３の実験結果を示す。
　図１８に示すとおり、実施例３のＨＥＭＴも、ゲート電圧が－３０Ｖ～０Ｖの範囲におけるゲート電流が、５００ｐＡ／ｍｍ以下に抑制されている。また、ゲート電圧が－２５Ｖ～０Ｖの範囲におけるゲート電流も２５０ｐＡ／ｍｍ以下に抑制されている。また、図１８に示すとおり、実施例２のＨＥＭＴの方が実施例３のＨＥＭＴよりもリーク電流を低減できることがわかる。なお、実施例３についても、実施例１および実施例２と同様に、一対のソース電極とドレイン電極の間のリーク電流は、上記ゲート電流と比較して無視できる程度の大きさであった。そこで、上記ゲート電流の値は、ＨＥＭＴのリーク電流の値と同視できる。
（実施例４）
　実施例１で製作したＨＥＭＴ１００を用いて、スイッチ回路１６００を製作した。使用したＨＥＭＴ１００のオン抵抗の値は、２Ωｍｍ以下であった。スイッチ回路１６００の特性を調べる目的で、スイッチ回路の挿入損失を測定した。
　図１９は、入力端子１６０８から入力されたＲＦ信号の周波数と、スイッチ回路１６００の挿入損失との関係を示す。図１９において、縦軸は挿入損失［ｄＢ］を示し、横軸は上記ＲＦ信号の周波数［ＧＨｚ］を示す。図１９に示すとおり、スイッチ回路１６００は、入力信号の周波数が３０ＧＨｚの場合であっても、挿入損失は－３ｄＢであった。これにより、以上のとおり、上記の構成を採用した半導体装置をスイッチ回路に適用することで、挿入損失特性に優れたスイッチ回路が得られた。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
　１００　ＨＥＭＴ、１０２　基板、１１０　配列電極群、１１２　ソース電極、１１４　ソース電極、１１６　ドレイン電極、１１８　ドレイン電極、１２０　ゲート電極引出配線、１２２　ゲート電極、１２４　ゲート電極接続部、１３０　ソース電極引出配線、１３２　ソース電極接続部、１３４　プラグ、１４０　ドレイン電極引出配線、１４２　ドレイン電極接続部、１４４　プラグ、１５０　非素子分離領域、２１２　支持基板、２１４　チャネル層、２１５　スペーサー層、２１６　キャリア供給層、２１８　キャップ層、２２２　絶縁層、２２４　絶縁層、２２６　保護層、２４０　素子分離領域、４１８　キャップ層、４６０　マスク、７６０　マスク、１０６０　マスク、１３３４　開口、１４００　ＨＥＭＴ、１４３２　ソース電極接続部、１５００　ＨＥＭＴ、１５２２　絶縁層、１６００　スイッチ回路、１６０２　トランジスタ、１６０４　トランジスタ、１６０６　トランジスタ、１６０８　入力端子、１６１０　出力端子、１６１２　ＤＣ端子、１６１４　ＤＣ端子、１６２２　制御端子、１６２４　制御端子、１６２６　制御端子

Claims (9)

  1. 　半導体基板上に交互に配置されている複数の接地側電極および複数の信号側電極と、
    　前記複数の接地側電極のそれぞれと前記複数の信号側電極のそれぞれとの間にそれぞれ設けられた複数の制御電極と、
    　前記複数の接地側電極を相互に接続する接地側電極接続部と、
    　前記複数の信号側電極を相互に接続する信号側電極接続部と、
    　前記複数の接地側電極および前記複数の信号側電極が配列された配列電極部の、配列方向における一端の側および他端の側から、配列電極部の外部に向けて、前記配列方向にそれぞれ延伸する接地側引出配線および信号側引出配線と、
    　を備える、
    　半導体装置。
  2. 　前記接地側引出配線は、前記複数の接地側電極のうち最も接地側引出配線に近接している接地側電極に隣接し、
    　前記信号側引出配線は、前記複数の信号側電極のうち最も信号側引出配線に近接している信号側電極に隣接する、
    　請求項１に記載の半導体装置。
  3. 　前記接地側電極接続部は、前記複数の制御電極における電界の集中を緩和する、
    　請求項１または請求項２に記載の半導体装置。
  4. 　前記接地側電極接続部は、前記信号側電極接続部より幅が大きい、
    　請求項３に記載の半導体装置。
  5. 　前記接地側電極接続部は、前記複数の制御電極の幅方向における前記複数の接地側電極、前記複数の信号側電極または前記複数の制御電極の端部の上方に形成されている、
    　請求項３または請求項４に記載の半導体装置。
  6. 　前記接地側電極接続部は、前記複数の制御電極の幅方向における前記複数の接地側電極および前記複数の信号側電極の両端部の上方にそれぞれ形成されている、
    　請求項５に記載の半導体装置。
  7. 　ゲート幅１ｍｍあたりのリーク電流が５００ｐＡ以下であり、オン抵抗が２Ωｍｍ以下である、
    　請求項１から請求項６の何れか一項に記載の半導体装置。
  8. 　半導体基板を準備する段階と、
    　前記半導体基板に、交互に配置されている複数の接地側電極および複数の信号側電極を形成する段階と、
    　少なくとも前記複数の接地側電極のそれぞれと前記複数の信号側電極のそれぞれとの間の領域において、前記半導体基板の表面に絶縁層を形成する段階と、
    　前記複数の接地側電極のそれぞれと前記複数の信号側電極のそれぞれとの間の領域のそれぞれにおいて、前記絶縁層上に複数の制御電極を形成する段階と、
    　前記複数の接地側電極を相互に接続する接地側電極接続部を形成する段階と、
    　前記複数の信号側電極を相互に接続する信号側電極接続部を形成する段階と、
    　前記複数の接地側電極および前記複数の信号側電極が配列された配列電極部の配列方向における一端の側および他端の側から、配列電極部の外部にむけて前記配列方向にそれぞれ延伸する接地側引出配線および信号側引出配線を形成する段階と、
    　を備えた、
    　半導体装置の製造方法。
  9. 　スイッチ素子として動作する半導体装置を備えたスイッチ回路であって、
    　前記半導体装置は、
    　半導体基板上に交互に配置されている複数の接地側電極および複数の信号側電極と、
    　前記複数の接地側電極のそれぞれと前記複数の信号側電極のそれぞれとの間にそれぞれ設けられた複数の制御電極と、
    　前記複数の接地側電極を相互に接続する接地側電極接続部と、
    　前記複数の信号側電極を相互に接続する信号側電極接続部と、
    　前記複数の接地側電極および前記複数の信号側電極が配列された配列電極部の配列方向における一端の側および他端の側から、配列電極部の外部にむけて前記配列方向にそれぞれ延伸する接地側引出配線および信号側引出配線と、を備える、
    　スイッチ回路。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012124325A (ja) * 2010-12-08 2012-06-28 Advantest Corp 半導体装置、試験装置、および製造方法
WO2012157480A1 (ja) * 2011-05-13 2012-11-22 シャープ株式会社 電界効果トランジスタ
JP2013021361A (ja) * 2012-09-28 2013-01-31 Sharp Corp 電界効果トランジスタ
JP2013247196A (ja) * 2012-05-24 2013-12-09 Rohm Co Ltd 窒化物半導体装置およびその製造方法
JP6233547B1 (ja) * 2016-10-24 2017-11-22 三菱電機株式会社 化合物半導体デバイス
US10644119B2 (en) 2016-10-24 2020-05-05 Mitsubishi Electric Corporation Compound semiconductor device
JP2022168591A (ja) * 2021-04-26 2022-11-08 三菱電機株式会社 半導体装置
WO2024116732A1 (ja) * 2022-11-30 2024-06-06 株式会社ジャパンディスプレイ 半導体素子

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102012207501B4 (de) 2012-05-07 2017-03-02 Forschungsverbund Berlin E.V. Halbleiterschichtenstruktur
US8912573B2 (en) 2013-02-26 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device containing HEMT and MISFET and method of forming the same
KR101729653B1 (ko) 2013-12-30 2017-04-25 한국전자통신연구원 질화물 반도체 소자
TWI662701B (zh) * 2017-09-05 2019-06-11 世界先進積體電路股份有限公司 高電子遷移率電晶體結構
US10103239B1 (en) 2017-12-28 2018-10-16 Vanguard International Semiconductor Corporation High electron mobility transistor structure

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6293970A (ja) * 1985-10-21 1987-04-30 Toshiba Corp 半導体装置
JPH06338520A (ja) * 1992-11-12 1994-12-06 Sanyo Electric Co Ltd 電界効果型トランジスタ
JP2000100832A (ja) * 1998-09-21 2000-04-07 Murata Mfg Co Ltd 半導体装置
JP2005203766A (ja) * 2003-12-18 2005-07-28 Toshiba Corp 半導体集積回路装置
JP2008258419A (ja) * 2007-04-05 2008-10-23 Toshiba Corp 窒化物半導体素子
JP2009044085A (ja) * 2007-08-10 2009-02-26 Mitsumi Electric Co Ltd Ｍｏｓトランジスタ及びこれを用いた半導体集積回路装置

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04245682A (ja) * 1991-01-31 1992-09-02 Nec Corp 電界効果トランジスタ
JPH04307943A (ja) * 1991-04-05 1992-10-30 Mitsubishi Electric Corp 半導体装置
JPH0738120A (ja) * 1993-07-21 1995-02-07 Sumitomo Electric Ind Ltd 高周波高出力増幅器
US5818114A (en) * 1995-05-26 1998-10-06 Hewlett-Packard Company Radially staggered bond pad arrangements for integrated circuit pad circuitry
JP3493118B2 (ja) * 1997-07-25 2004-02-03 沖電気工業株式会社 半導体素子及び半導体装置
US6410990B2 (en) * 1997-12-12 2002-06-25 Intel Corporation Integrated circuit device having C4 and wire bond connections
US6242814B1 (en) * 1998-07-31 2001-06-05 Lsi Logic Corporation Universal I/O pad structure for in-line or staggered wire bonding or arrayed flip-chip assembly
JP4245726B2 (ja) * 1999-04-08 2009-04-02 三菱電機株式会社 ミリ波帯半導体スイッチ回路
JP3516608B2 (ja) * 1999-04-27 2004-04-05 沖電気工業株式会社 半導体装置
JP2001338955A (ja) * 2000-05-29 2001-12-07 Texas Instr Japan Ltd 半導体装置及びその製造方法
US6538336B1 (en) * 2000-11-14 2003-03-25 Rambus Inc. Wirebond assembly for high-speed integrated circuits
JP2002170844A (ja) * 2000-12-04 2002-06-14 Oki Electric Ind Co Ltd 半導体装置
JP2003031610A (ja) * 2001-07-16 2003-01-31 Nec Corp 半導体装置及びそのワイヤーボンディング方法
JP2003338519A (ja) * 2002-05-21 2003-11-28 Renesas Technology Corp 半導体装置及びその製造方法
US6858945B2 (en) * 2002-08-21 2005-02-22 Broadcom Corporation Multi-concentric pad arrangements for integrated circuit pads
US6856022B2 (en) * 2003-03-31 2005-02-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device
US7088009B2 (en) * 2003-08-20 2006-08-08 Freescale Semiconductor, Inc. Wirebonded assemblage method and apparatus
US7138698B2 (en) * 2003-12-18 2006-11-21 Kabushiki Kaisha Toshiba Semiconductor device including power MOS field-effect transistor and driver circuit driving thereof
JP4533173B2 (ja) * 2004-02-24 2010-09-01 キヤノン株式会社 半導体集積回路装置
US7071561B2 (en) * 2004-06-08 2006-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture thereof with two or more bond pad connections for each input/output cell
US20070111376A1 (en) * 2005-04-29 2007-05-17 Stats Chippac Ltd. Integrated circuit package system
JP4800084B2 (ja) * 2006-03-31 2011-10-26 住友電工デバイス・イノベーション株式会社 半導体装置およびその製造方法
US7808117B2 (en) * 2006-05-16 2010-10-05 Freescale Semiconductor, Inc. Integrated circuit having pads and input/output (I/O) cells
JP2008153748A (ja) * 2006-12-14 2008-07-03 Matsushita Electric Ind Co Ltd 双方向スイッチ及び双方向スイッチの駆動方法
US8227917B2 (en) * 2007-10-08 2012-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad design for fine pitch wire bonding

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6293970A (ja) * 1985-10-21 1987-04-30 Toshiba Corp 半導体装置
JPH06338520A (ja) * 1992-11-12 1994-12-06 Sanyo Electric Co Ltd 電界効果型トランジスタ
JP2000100832A (ja) * 1998-09-21 2000-04-07 Murata Mfg Co Ltd 半導体装置
JP2005203766A (ja) * 2003-12-18 2005-07-28 Toshiba Corp 半導体集積回路装置
JP2008258419A (ja) * 2007-04-05 2008-10-23 Toshiba Corp 窒化物半導体素子
JP2009044085A (ja) * 2007-08-10 2009-02-26 Mitsumi Electric Co Ltd Ｍｏｓトランジスタ及びこれを用いた半導体集積回路装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012124325A (ja) * 2010-12-08 2012-06-28 Advantest Corp 半導体装置、試験装置、および製造方法
WO2012157480A1 (ja) * 2011-05-13 2012-11-22 シャープ株式会社 電界効果トランジスタ
JP2012238808A (ja) * 2011-05-13 2012-12-06 Sharp Corp 電界効果トランジスタ
JP2013247196A (ja) * 2012-05-24 2013-12-09 Rohm Co Ltd 窒化物半導体装置およびその製造方法
JP2013021361A (ja) * 2012-09-28 2013-01-31 Sharp Corp 電界効果トランジスタ
JP6233547B1 (ja) * 2016-10-24 2017-11-22 三菱電機株式会社 化合物半導体デバイス
US10644119B2 (en) 2016-10-24 2020-05-05 Mitsubishi Electric Corporation Compound semiconductor device
JP2022168591A (ja) * 2021-04-26 2022-11-08 三菱電機株式会社 半導体装置
JP7482827B2 (ja) 2021-04-26 2024-05-14 三菱電機株式会社 半導体装置
WO2024116732A1 (ja) * 2022-11-30 2024-06-06 株式会社ジャパンディスプレイ 半導体素子

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