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WO2010061760A1 - 不揮発性半導体記憶装置及びその駆動方法 - Google Patents

不揮発性半導体記憶装置及びその駆動方法 Download PDF

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WO2010061760A1
WO2010061760A1 PCT/JP2009/069545 JP2009069545W WO2010061760A1 WO 2010061760 A1 WO2010061760 A1 WO 2010061760A1 JP 2009069545 W JP2009069545 W JP 2009069545W WO 2010061760 A1 WO2010061760 A1 WO 2010061760A1
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WO
WIPO (PCT)
Prior art keywords
write
memory cell
subbank
read
data
Prior art date
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Ceased
Application number
PCT/JP2009/069545
Other languages
English (en)
French (fr)
Inventor
石川　裕
数也 石原
太田　佳似
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to US13/131,388 priority Critical patent/US8400830B2/en
Priority to CN200980147210.0A priority patent/CN102227778B/zh
Priority to KR1020117011105A priority patent/KR101358548B1/ko
Priority to JP2010540454A priority patent/JP5285714B2/ja
Publication of WO2010061760A1 publication Critical patent/WO2010061760A1/ja
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Ceased legal-status Critical Current

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    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Definitions

  • the present invention relates to a nonvolatile semiconductor memory device and a method of driving the same, and more particularly to a nonvolatile semiconductor memory device having a limited number of rewrites and a method of driving the same.
  • RRAM Resistive Random Access Memory
  • FIG. 15 shows a schematic structural diagram of this RRAM.
  • the RRAM 100 shown in FIG. 15 has a very simple structure in which a lower electrode 103 serving as a second electrode, a variable resistor 102, and an upper electrode 101 serving as a first electrode are sequentially stacked.
  • the variable resistor 102 for example, a titanium oxide (TiO 2 ) film, a nickel oxide (NiO) film, a zinc oxide (ZnO) film, or a niobium oxide (Nb 2 O 5 ) film which is an oxide of a transition metal can be used. (See Patent Document 1 and Non-Patent Document 1 below).
  • the RRAM 100 can reversibly change the resistance value of the variable resistor 102 by applying a voltage pulse between the upper electrode 101 and the lower electrode 103. Then, by reading out the resistance value in this reversible resistance change operation, a resistive nonvolatile memory can be realized.
  • the write (erase) characteristics in RRAM are very different from those of flash memory.
  • both resistance increase and resistance decrease can be realized in several tens of nanoseconds by applying a low voltage of 1.5 V to 3 V.
  • the writing (erasing operation) of the information “1” and the writing (writing operation) of the information “0” can be performed simultaneously, that is, the data can be overwritten, and the rewriting operation in bit units can be realized at high speed. It is considered that this RRAM can realize read / write speed equivalent to DRAM (Dynamic Random Access Memory).
  • a conventional DRAM has a memory cell composed of a switching MISFET and a capacitor connected in series to the switching MISFET, and stores information by storing charge in the capacitor. Therefore, there is an advantage that the number of times of rewriting is almost unlimited in terms of the characteristic of storing information by accumulating charge in a capacitor.
  • the information is rewritten by changing the resistance value of the variable resistor.
  • the behavior of the oxygen in the metal oxide which comprises a variable resistor greatly contributes to a resistance change as for the change of the resistance value of this variable resistor. That is, when oxygen vacancies occur in the metal oxide, it is considered that the resistance of the metal oxide decreases, and conversely, the oxygen vacancies are filled with oxygen again to increase the resistance.
  • this oxygen deficiency is caused by the movement of oxygen ions (O 2 ⁇ ) in the direction of electric field application by the application of a high electric field to the element in the high resistance state, and the movement of oxygen ions It is believed that oxygen vacancies occur at the locations where the gas escapes, and the electrical resistance is lowered due to hopping conduction in which carriers are conducted between localization orders generated by the oxygen vacancies.
  • the current flows in the low resistance part to heat it by Joule heat, and when it reaches a certain threshold current, the oxygen deficient part is filled again with oxygen and the resistance is increased again. It is considered.
  • the writing of information in RRAM is due to a change in resistance associated with a physical change in which oxygen ions in the metal oxide move, so information storage is more efficient than in DRAM where information is written by charge accumulation and movement.
  • the physical damage to the part (ie, variable resistor) is large. That is, by repeatedly performing the rewriting operation (changing the resistance) in the RRAM, a memory cell which can not generate oxygen deficiency or recombine with oxygen is generated. In the case of such a memory cell, even if a voltage is applied for rewriting, the resistance state can not be changed, which means that rewriting of information can not be performed accurately.
  • a wear leveling method which averages the number of times of use of memory cells in a memory chip. This method is to extend the life by managing the number of times of rewriting and the order of rewriting in block units.
  • Patent Document 2 a block is provided with an erase number counter, and a block having a small value of the erase number counter is preferentially used, and the lifetime of the non-volatile memory is obtained by averaging the erase numbers of all blocks. How to extend is described.
  • Patent Document 3 a physical address value of a table for converting a logical address to a physical address is exchanged with a free physical address value read out from FILO (First in Least Out) where the free physical address value is written.
  • FILO First in Least Out
  • the wear leveling method has been used as a method of extending the life of a memory whose number of rewrites is limited.
  • this wear leveling method it is necessary to manage the number of rewrites.
  • An object of the present invention is to provide a nonvolatile semiconductor memory device capable of prolonging the life of a memory cell without managing the number of times of rewriting in view of the above-mentioned problems.
  • a nonvolatile semiconductor memory device arranges a plurality of nonvolatile memory cells in a matrix and connects the first terminals of the memory cells in the same row to a common word line.
  • a memory cell array comprising a first sub-bank formed by connecting the second terminals of the memory cells in the same column to a common bit line, and a second sub-bank having the same configuration as the first sub-bank;
  • Write / read control unit for controlling writing or reading to a target memory cell, and applying a voltage to the bit line and the word line based on an instruction from the write / read control unit, the target memory
  • a decoder unit for applying a write voltage or a read voltage to the cell; and a target memory cell to which the read voltage is applied.
  • a plurality of target memories located in the first subbank and the second subbank comprising: a read circuit for reading out the already written data; and a comparator unit for comparing a plurality of input data
  • the second operation of applying a voltage is performed in the same time zone.
  • the comparison section has already written in the selected memory cell corresponding to the write destination address before actually performing the write processing.
  • a comparison process of written data and write target data is executed. Then, only when the comparison result is different, the write voltage for writing the write target data to the same memory cell is applied, and when the comparison result is the same, the write voltage is not applied.
  • the conventional wear leveling method is a method of extending the life of the entire memory chip by averaging the number of times of use of the memory cell, the memory cell is overwritten even when the same data is overwritten. As a result, deterioration of the memory cell can not be avoided.
  • the configuration of the present invention as compared with this conventional method, the number of times the write processing is performed with the application of the write voltage actually applied to the same memory cell is reduced. Thereby, each memory cell can be extended.
  • the present invention can be easily applied to an RRAM that can be written (rewritten) in bit units.
  • the write voltage can be applied to the other sub-bank to perform the write processing. .
  • no time lag occurs in the writing process. That is, the memory cells in each subbank can be extended without prolonging the time required for the writing process from the conventional method.
  • the individually specified writing to a plurality of target memory cells located in the first subbank and the second subbank is performed.
  • the decoder unit executes the operation step including the first operation and the second operation a plurality of times while changing the first target memory cell and the second target memory cell.
  • the second target memory cell in each of the operation steps is the first target memory cell in the operation step which has already been executed prior to the operation step.
  • the second target memory cell on which the second operation is to be performed has already read the written data as the first target memory cell in the operation step performed before that.
  • the second operation it is possible to write only when the write target data is different from the write data, without reading the write data of the second target memory cell again.
  • the decoder unit is provided commonly to the first subbank and the second subbank, and the first subbank and the second subbank.
  • a row decoder for simultaneously applying a voltage to each corresponding word line a first column decoder for applying a voltage to the bit line of the first subbank, and a voltage for applying the voltage to the bit line of the second subbank
  • a second column decoder, and in the first operation, the first column decoder performs the first target memory in a state where the row decoder applies a voltage to the word line connected to the first target memory cell
  • the read voltage is applied to a bit line connected to a cell
  • the second operation includes the written data of the second target memory cell and the second target.
  • the write voltage is applied to the bit line connected to the second target memory cell in which the second column decoder is located in the same row as the first target memory cell only when the comparison result with the data to be written to the memory cell is different. It is characterized in that it is an operation of applying
  • the memory cell array includes a plurality of memory units each including the first subbank and the second subbank, and the decoder unit is configured to When writing the individually designated write target data to a plurality of target memory cells provided for each memory unit and disposed across a plurality of the memory units, the target memory cell is present
  • Each of the decoder units provided in the memory unit performs the first operation and the second operation in the same time zone.
  • the memory cell is configured of a variable resistive element that reversibly changes its resistance value according to an applied voltage. Information is stored according to the resistance value of the variable resistive element.
  • the nonvolatile semiconductor memory device arranges a plurality of nonvolatile memory cells in a matrix, and commons the first terminals of the memory cells in the same row. And a second sub-bank having the same configuration as the first sub-bank, wherein the first sub-bank is formed by connecting the second terminals of the memory cells in the same column to a common bit line.
  • the first subbank When writing the individually designated write target data to a plurality of target memory cells located in the first subbank and the second subbank, the first subbank includes A first operation of applying a read voltage to one target memory cell, the already written data of the second target memory cell in the second subbank, and the second target memory
  • the comparison result of the write target data to the Riseru is and executes a second operation in which a write voltage is applied to the second target memory cell only when different in the same time zone.
  • the method of driving a nonvolatile semiconductor memory device is individually specified for a plurality of target memory cells located in the first subbank and the second subbank.
  • the operation step including the first operation and the second operation is executed a plurality of times while changing the first target memory cell and the second target memory cell
  • the second target memory cell in each operation step is the first target memory cell in the operation step which has already been executed before the operation step.
  • the memory cell array is configured to include a plurality of memory units each including the first subbank and the second subbank.
  • the first one of the first and second memory units in which the target memory cell is present The operation and the second operation may be performed in the same time zone.
  • a plurality of memory cells each having a variable resistive element for storing information according to a change in electric resistance are arranged in each of the row direction and the column direction.
  • a nonvolatile semiconductor memory device comprising a memory cell array in which terminals are connected to a common word line and second terminals of the memory cells in the same column are connected to a common bit line, the target corresponding to a specified address
  • a write / read control unit that controls writing or reading to a memory cell, and applying a voltage to the bit line and the word line based on an instruction from the write / read control unit, the target memory cell
  • a decoder unit for applying a write voltage or a read voltage, and a target memory cell to which the read voltage is applied The circuit includes: a read circuit that reads out write data; and a comparison unit that compares a plurality of input data, and when writing the write target data to the target memory cell, the decoder unit performs the write And applies a read voltage to the
  • the comparison section has already written in the selected memory cell corresponding to the write destination address before actually performing the write processing.
  • a comparison process of written data and write target data is executed. Then, only when the comparison result is different, the write voltage for writing the write target data to the same memory cell is applied, and when the comparison result is the same, the write voltage is not applied.
  • the conventional wear leveling method is a method of extending the life of the entire memory chip by averaging the number of times of use of the memory cell, the memory cell is overwritten even when the same data is overwritten. As a result, deterioration of the memory cell can not be avoided.
  • the configuration of the present invention as compared with this conventional method, the number of times the write processing is performed with the application of the write voltage actually applied to the same memory cell is reduced. Thereby, each memory cell can be extended.
  • the present invention can be applied to an RRAM which can be written (rewritten) in bit units.
  • a plurality of memory cells each having a variable resistive element for storing information according to a change in electric resistance are arranged in the row direction and the column direction, respectively.
  • a method of driving a non-volatile semiconductor memory device including a memory cell array in which the first terminals of the memory cells are connected to a common word line and the second terminals of the memory cells in the same column are connected to a common bit line;
  • the configuration of the present invention it is possible to realize a nonvolatile semiconductor memory device capable of prolonging the life of the memory cell without managing the number of times of rewriting.
  • Block diagram showing a conceptual structure of the nonvolatile semiconductor memory device of the first embodiment Block diagram showing another conceptual structure of the nonvolatile semiconductor memory device of the first embodiment
  • Block diagram showing the conceptual structure of the nonvolatile semiconductor memory device of the third embodiment Block diagram showing another conceptual structure of the nonvolatile semiconductor memory device of the third embodiment Timing chart when writing is performed to the nonvolatile semiconductor memory device of the third embodiment Timing chart when reading is performed on the nonvolatile semiconductor memory device of the third embodiment
  • the memory cell is described as having a configuration including an RRAM element.
  • the RRAM element is configured to store information by reversibly changing the resistance value (or resistance characteristic) by application of a voltage. Therefore, the operation principle is the same except that the resistance value after the change is different between the write operation and the erase operation. More specifically, in order to change to a certain first resistance value (first resistance characteristic), applying a voltage by setting a voltage condition is the “write operation”, and another second resistance value It is the “erase operation” that the voltage condition is set and the voltage is applied in order to change it to (2 resistance characteristics). That is, it can be said that the operation actually performed on the memory cell is the same except that the erase operation and the write operation have different voltage conditions. For this reason, in the following, it is considered that the "erasing operation” is one mode of the "writing operation”, and the "writing operation” and the “erasing operation” are not distinguished in the word unless otherwise noted.
  • the "read operation” is an operation that merely reads the resistance value (or resistance characteristic) of the RRAM element at the current time without changing the resistance value (or resistance characteristic) of the RRAM element.
  • the contents of the operation are different from the write operation which is the operation of changing the resistance characteristic). For this reason, the "read operation” is expressed separately from the "write operation”.
  • FIGS. 1 to 6 A first embodiment of the present invention (hereinafter, appropriately referred to as “the present embodiment”) will be described with reference to FIGS. 1 to 6.
  • FIG. 1 is a block diagram showing a conceptual structure of the nonvolatile semiconductor memory device in this embodiment.
  • the nonvolatile semiconductor memory device 1 shown in FIG. 1 includes a memory access control unit 20, a memory control unit 30, a decoder unit (row decoder 53, column decoders 51A and 51B), and memory cell arrays (52A and 52B).
  • one memory control unit 30 is provided with two subbanks 52A and 52B, and each subbank individually includes a column decoder (51A, 51B), while a row decoder (53) is shared. .
  • FIG. 1 is a diagram showing a plurality of memory units and decoder units shown in FIG. 2 collectively as one.
  • the memory control unit 30 includes an instruction interpretation unit 31, a buffer 32, an output control unit 33, a buffer 34, a row address buffer 35, a comparison unit 37, and a write / read control unit 40 (read control unit 36, buffer 38, write control unit 39). And a read / write switching control unit 41, a subbank switching unit 42, and a read circuit 43.
  • the memory access control unit 20 is configured to be able to exchange signals with the CPU 10.
  • the CPU 10 is a central processing unit, and is connected to the memory access control unit 20 via a bus (CPU bus 11) capable of sending commands, addresses, and data.
  • the CPU bus 11 may be connected to a number of hardware modules (not shown) such as a network, a storage, and a graphic besides the CPU 10 and the memory access control unit 20.
  • the memory access control unit 20 recognizes each piece of information given from the CPU 10 and gives it to the appropriate element in the memory control unit 30 for each piece of information via the memory bus 21. More specifically, the memory access control unit 20 gives command information to the command interpretation unit 31, gives address information to the buffer 32, and gives data (data to be written) to the buffer 34.
  • the memory control unit 30 converts each information (command, address) supplied from the memory access control unit 20 into a command (write, erase) or an address (row / column address) for the subbanks 52A, 52B, and outputs the column decoder 51A, 51B and the row decoder 53 are controlled.
  • the subbanks 52A and 52B are memory cell arrays, and a predetermined voltage is applied to each memory cell in the memory cell array from the column decoders 51A and 51B and the row decoder 53 to perform read or write (erase) processing. It will be.
  • each of the subbanks 52A and 52B is configured by arranging a plurality of memory cells each having an RRAM element in the row direction and the column direction. Further, the memory cells provided with a plurality of word lines extending in the row direction and a plurality of bit lines extending in the column direction, and the memory cells arranged in the same row respectively have one end side of the RRAM element through the same select transistor. The memory cells connected to the word line and arranged in the same column respectively connect the other end sides of the RRAM elements to the same bit line.
  • FIG. 3 shows a 1T1R type structure in which each memory cell is connected to a RRAM element and a selection transistor in series with the same element.
  • FIG. 3 is a circuit diagram showing a configuration example of the subbank 52B, which is a so-called 1T1R configuration in which each memory cell is composed of one select transistor and one variable resistive element R.
  • the gate of the select transistor of each memory cell is connected to the word lines (W1 to Wn), and each word line is connected to the row decoder 53.
  • the source of the select transistor of each memory cell is connected to the common source line via the source line SL.
  • one (upper electrode side) of the variable resistive element R for each memory cell is connected to the bit line (B1 to Bm), and each bit line is connected to the column decoder 51B.
  • n and m are natural numbers.
  • the subbank 52A also has the same configuration.
  • subbanks 52A and 52B are assigned addresses such that memory addresses are alternately continued between the subbanks. More specifically, even addresses are assigned to subbank 52A, and odd addresses are assigned to subbank 52B.
  • the instruction interpretation unit 31 converts the input command into a form according to the present embodiment, and sends it to the read control unit 36, the read / write switching control unit 41, and the row address buffer 35. Specifically, when the write (erase) command “W” is input, the instruction interpretation unit 31 sends a read command “R” to the read control unit 36 and the read / write switching control unit 41 by the signal ComC. While the signal R / W is made active (high state) to be supplied to the output control unit 33 and the comparison unit 37.
  • the instruction interpretation unit 31 gives the read command “R” to the read control unit 36 and the read / write switching control unit 41 by the signal ComC, while the signal R / W is inactive (low state). That is, even when the write (erase) command “W” is given or the read command “R” is given, the instruction interpretation unit 31 receives the row address buffer 35 and the read control unit 36. The read command “R” is given to the read / write switching control unit 41 by the signal ComC.
  • another command “line address designation” hereinafter, referred to as “A” command
  • This "A” command is input from the memory access control unit 20 when a row address value is input to the buffer 32. When this is input, the instruction interpretation unit 31 applies an "A" command to the row address buffer 35 by the signal ComC.
  • the buffer 32 is a first in first out (FIFO) buffer and temporarily stores input address information. Then, in synchronization with the output of the signal ComC, the instruction interpretation unit 31 outputs a signal AddC indicating address information to the row address buffer 35 and the read control unit 36.
  • the buffer 32 does not necessarily have to be a FIFO, and may take an address value only when a command is input as a buffer for one address.
  • the signal The line may be active.
  • the buffer 32 may output a signal AddC indicating address information due to the rising of the signal line.
  • the buffer 34 is a FIFO buffer. In the present embodiment, as described later, it takes a (fixed) time from the input of the write command to the actual writing to the subbanks 52A and 52B.
  • the buffer 34 has a function of holding the data to be written over the time required from the input of the write command to the actual writing to the subbanks 52A and 52B. After the write target data is held for a certain period by the buffer 34, the buffer 34 outputs the write target data as the signal DatO to the comparison unit 37 and the write control unit 39.
  • the read control unit 36 When the command given from the command interpretation unit 31 by the signal ComC is “R”, the read control unit 36 operates the read address AddCr of data based on the address specified by the signal AddC from the buffer 32 and switches the subbanks. Output to the part 42.
  • the memory access setting is burst (data is read and written continuously to a plurality of addresses)
  • the set burst length (consecutively for one address designated from the buffer 32)
  • the addresses for the number of times of reading and writing data are sequentially calculated and output.
  • the burst length is a value set to the main memory by a host such as the CPU 10 connected to the main memory. Further, any method may be used to set the burst length, and the description thereof will be omitted because it deviates from the subject matter of the present invention.
  • the read control unit 36 also supplies the subbank switching unit 42 with a signal RE which is “High” while outputting a valid address value to the subbank switching unit 42, and otherwise “Low”. .
  • the comparison unit 37 receives the R / W signal from the instruction interpretation unit 31 and compares this DatO given from the buffer 34 with DatC given from the reading circuit 43 when this is active, and writes the result Comp This is given to the control unit 39. As will be described later, when DatC and DatO have multiple bits, the comparison is performed in bit units, and match / mismatch in bit units is given to the write control unit 39. That is, if the bit width of data is 8 bits, the bit width of Comp is also 8 bits, and if the bit width of data is 32 bits, the bit width of Comp is also 32 bits. If the R / W signal is inactive, do nothing.
  • the read / write switching control unit 41 When the read / write switching control unit 41 receives the command “R” given from the instruction interpretation unit 31 by the signal ComC, the read / write switching control unit 41 generates a signal SBSe for switching between reading and writing of the subbank 52A and the subbank 52B.
  • the data is supplied to the decoder 53.
  • the subbank 52A is assigned an even address
  • the subbank 52B is assigned an odd address. That is, consecutive addresses are alternately assigned between the subbanks 52A and 52B.
  • the signal level is set to "Low”
  • the signal level is set to "High”. That is, when the signal SBSe1 is "Low", the reading process is performed on the subbank 52A to be read, and the writing process is performed on the subbank 52B different from the subbank 52A.
  • the signal SBSe1 is "High”
  • the read process is performed on the subbank 52B to be read, and the write process is performed on the subbank 52A different from the subbank 52B.
  • Row address buffer 35 internally holds an address value given from buffer 32 when an “A” command is given from instruction interpretation unit 31.
  • the held address value is output as the signal Row to the row decoder 53 at an appropriate timing.
  • the appropriate timing is timing in time for the access time to the memory cells in the subbanks 52A and 52B indicated by the row address.
  • the buffer 38 is a FIFO buffer for transferring the address value indicated by the signal AddCr output from the read control unit 36 to the write control unit 39 as the signal AddCd at an appropriate timing.
  • the appropriate timing is timing synchronized with the timing at which the comparison unit 37 described later outputs the comparison result as the signal Comp.
  • the write control unit 39 receives the comparison result (signal Comp) from the comparison unit 37, and outputs a write instruction (signals WE, AddOw, DatOw) for the bit requiring rewriting to the subbank replacing unit 42.
  • a signal DatOw indicates write target data, and is data indicating the same content as DatO supplied from the buffer 34.
  • the signal WE is a signal indicating whether or not writing is necessary.
  • the signal AddOw indicates a column address value, and is a signal indicating the same content as the address value AddCd given from the buffer 38, but the output timing is synchronized with the signal WE.
  • the output control unit 33 is means for controlling whether or not the data (signal DatC) read from the reading circuit 43 is output to the memory bus 21. More specifically, when the signal R / W supplied from the instruction interpretation unit 31 is active (high state), the data supplied from the read circuit 43 is not output to the memory bus 21. Conversely, when the signal R / W supplied from the instruction interpretation unit 31 is inactive (Low state), the data supplied from the read circuit 43 is output to the memory bus 21. In other words, when the command given from the memory access control unit 20 is "W”, the data given from the reading circuit 43 is not output to the memory bus 21, and when the command is "R", Data given from read circuit 43 is output to memory bus 21. The output of data from the read out circuit 43 to DatC is indicated by the signal DE becoming active (high).
  • the subbank switching unit 42 switches between writing and reading to the subbanks 52A and 52B. Specifically, when the signal SBSel supplied from the read / write switching control unit 41 is "Low”, the subbank switching unit 42 instructs the subbank 52A to read data and to write data to the subbank 52B. When SBSel is "High”, the subbank 52B is instructed to read and write to the subbank 52A. At this time, the read is performed based on the signals RE and AddCr from the read control unit 36, and the write is performed based on the signals WE, AddOw and DatOw from the write control unit 39.
  • the subbank switching unit 42 gives a read instruction only when the signal RE supplied from the read control unit 36 is "High". Then, as described above, which of the subbank 52A and the subbank 52B is to be read out is determined by the value of the signal SBSel supplied from the read / write switching control unit 41. That is, when the signal SBSel is "Low", the read instruction is issued to the column decoder 51A, whereby the data recorded in the subbank 52A is read by the read circuit 43, and conversely, the signal SBSel is "High". In the case of “1”, the data recorded in the subbank 52B is read out by issuing a read instruction to the column decoder 51B. At this time, the memory cell corresponding to the address designated by the signal AddCr supplied from the read control unit 36 is read.
  • the subbank switching unit 42 gives a write instruction only to the bit “High” in the signal WE supplied from the write control unit 39, and the write operation to the bit is executed. Then, as described above, which of the subbank 52A and the subbank 52B is to be written is determined according to the value of the signal SBSe supplied from the read / write switching control unit 41. That is, when the signal SBSel is "Low", data is written to the subbank 52B by issuing a write instruction to the column decoder 51B, and conversely, when the signal SBSel is "High". Data is written to the subbank 52A by issuing a write instruction to the column decoder 51A. At this time, the write target data specified by the signal DatOw supplied from the write control unit 39 is written to the memory cell corresponding to the address specified by the signal AddOw supplied from the write control unit 39.
  • Row decoder 53 switches control on subbank 52A and subbank 52B according to the value of signal SBSe applied from read / write switching control unit 41. That is, when the signal SBSEL is "Low”, the subbank 52A is read, control is performed for the subbank 52B for writing, and when "High”, the subbank 52A is written, the subbank 52B Control for reading out.
  • FIG. 4 is a timing chart showing the procedure of the burst write process to the nonvolatile semiconductor memory device (memory) according to this embodiment.
  • the clock synchronous memory has a burst length of four.
  • the symbols t1 to t20 described at the top of FIG. 4 indicate the time of rise of the clock.
  • the latency from the command input to the read / write to the subbank is a design matter and is not an element limited by FIG.
  • the instruction interpretation unit 31 When a row address designation command “A” and a row address “R1” are given to the memory control unit 30 (time t2), the instruction interpretation unit 31 having received the command “A” receives appropriate timing (for example, t3 to t4). At the same time, the command “A” is sent to the row address buffer 35 by the signal ComC. The row address “R1” is once taken into the buffer 32, and then output to the row address buffer 35 and the read control unit 36 as the signal AddC in synchronization with the output of the command “A” as the signal ComC. . The row address buffer 35 holds the row address “R1” input as the signal AddC in an internal buffer using the command “A” input as the signal ComC as a trigger.
  • the command interpretation unit 31 having received the command "W” receives appropriate timing (for example, t5 to t6).
  • the command “R” is output as the signal ComC to the read control unit 36 and the read / write switching control unit 41.
  • the address “C1” is once held in the buffer 32, and then is output to the read control unit 36 as the signal AddC in synchronization with the command “R” being output from the command interpretation unit 31 as the signal ComC. .
  • the read control unit 36 holds the address “C1” input as the signal AddC in an internal buffer using the command “R” input as the signal ComC as a trigger.
  • the instruction interpretation unit 31 sets the signal R / W to the “High” level at an appropriate timing.
  • the signal R / W is set to the “High” level with the timing at which the instruction interpretation unit 31 outputs the command “R” to the signal ComC as a trigger.
  • the read control unit 36 outputs a continuous address value corresponding to the burst length as a signal AddCr to the subbank replacing unit 42 each time it receives the command “R” once.
  • the burst length is four, four consecutive address values are output from the read control unit 36 to the subbank replacing unit 42 as the signal AddCr. That is, as a result of receiving the “R” command between t5 and t6, the read control unit 36 receives addresses “C1”, “C1 + 1”, “C1 + 2”, “c1”, and the like between t6 and t10. "C1 + 3" is output as the signal AddCr. Also, while outputting this address, the read control unit 36 outputs the signal RE of “High” level.
  • the memory control unit 30 receives an input of write target data at the same time as the “W” command is input (time t4).
  • time t4 since the burst length is 4, four write target data (D0, D1, D2, D3) are input for one "W" command (time t4 to t7).
  • the input write target data is temporarily held in the buffer 34 until the comparison unit 37 compares with the already written data read from the subbank 52A or 52B after time t8.
  • the row address buffer 35 supplies the row signal “R1” indicating the row address “R1” to the row decoder 53. Address line is activated.
  • the row address line may be made active at a timing earlier than time t7, but if similar accesses continue, the above timing may shorten the access interval.
  • the subbank switching unit 42 After time t7, based on the signal RE (corresponding to a read trigger signal) and the signal AddCr (corresponding to a read designation address signal) supplied from the read control unit 36, the subbank switching unit 42 receives the column decoders 51A and 51B. , And read processing to the subbanks 52A and 52B.
  • the subbank interchanging unit 42 distributes the sub-banks to be read to the subbanks 52A and 52B according to the value (High / Low) of the signal SBSeel input from the read / write switching control unit 41. By the processing of the subbank switching unit 42, reading processing is performed alternately from the subbanks 52A and 52B.
  • the subbank switching unit 42 instructs the column decoder 51A to read, and the read circuit 43 reads the already written data from the subbank 52A.
  • the subbank switching unit 42 instructs the column decoder 51B to read data, whereby the read circuit 43 reads the already written data from the subbank 52B.
  • successive addresses are alternately assigned to the subbank 52A and the subbank 52B, so the addresses C1 and C1 + 2 exist in the same subbank, and the addresses C1 + 1 and C1 + 3 are in the same another subbank. It will be present within.
  • addresses C1 and C1 + 2 exist in subbank 52A, and addresses C1 + 1 and C1 + 3 exist in subbank 52B.
  • the signal RWA is a signal indicating whether read or write
  • the signal ADA is a signal indicating a column address to which writing is to be performed
  • the signal DWA is a signal indicating data to be written (data to be written)
  • the signal WEA is data. It is a signal indicating whether to write or not.
  • the signal WEA as described herein, there may be no case where there is only one bit of data for one address, but as will be described later, if the data is multiple bits, It plays the role of indicating which bit to write.
  • the signal DRA is a signal indicating already written data read from the subbank 52A, and is output from the column decoder 51A to the subbank replacing unit 42.
  • the signal DRA is a weak signal before amplification, and thereafter, the signal DRA is amplified by the read circuit 43 and output as the written data DatC.
  • the column decoder 51A applies a voltage for reading the already written data stored in the address designated by the signal ADA, and the already written data is the signal DRA as a subbank switching unit It is output to 42. Further, when the signal RWA is “W”, the column decoder 51A applies a voltage to write the write target data input as the signal DWA at the address specified by the signal ADA. At this time, whether or not to write is determined by the signal WEA. For example, when the signal DWA (write data) has an 8-bit width, if the signal WEA has a value of "00000001", only the least significant bit of the signal DWA is a bit to be written, and the remaining 7 bits are written It is a bit that does not do.
  • the signals RWB, WEB, ADB, DWB, and DRB are also exchanged between the subbank switching unit 42 and the column decoder 51B, similarly to the column decoder 51A.
  • the signal RWB is a signal indicating whether read or write
  • the signal ADB is a signal indicating a column address to be written
  • the signal DWB is a signal indicating data to be written (data to be written)
  • the signal WEB is data It is a signal indicating whether to write or not.
  • the signal WEB may not be present if there is only one bit of data for one address, as described herein, but as will be described later, the data has multiple bits. In some cases, it is responsible for indicating which bit to write.
  • Signal DRB is a signal indicating already written data read from subbank 52B, and is output from column decoder 51B to subbank replacement unit 42.
  • the signal DRB is a weak signal before amplification, and thereafter, the signal DRB is amplified by the read circuit 43 and output as the written data DatC.
  • the column decoders 51A and 51B are blocks having the same function.
  • the subbank switching unit 42 gives a read instruction to the column decoder 51A or 51B.
  • the column decoder 51A is instructed to read the data written in the memory cell corresponding to the address C1 designated by the signal AddCr.
  • the row address designated by the row decoder 53 (row address R1 designated by the signal Row) is active.
  • the column decoder 51A sends the written data of the memory cell corresponding to the address C1 from the subbank 52A to the subbank switching unit 42 as the signal DRA.
  • sub-bank replacing unit 42 instructs column decoder 51B to write the written data of the memory cell corresponding to address C1 + 1 designated by signal AddCr. Give a read instruction.
  • the row address designated by the row decoder 53 (row address R1 designated by the signal Row) is active.
  • the column decoder 51B sends the written data of the memory cell corresponding to the address C1 + 1 from the subbank 52B to the subbank replacing unit 42 as the signal DRB.
  • column decoder 51A sends the written data of the memory cell corresponding to address C1 + 2 from subbank 52A to subbank exchange unit 42 as signal DRA in the same procedure from time t9 to t10. Also, from time t10 to time t10, column decoder 51B sends the previously written data of the memory cell corresponding to address C1 + 3 from subbank 52B to subbank exchange unit 42 as signal DRB.
  • the comparison unit 37 When the signal R / W supplied from the instruction interpretation unit 31 is “High”, the comparison unit 37 writes the already-written data indicated by the signal DatC provided from the read circuit 43 and the write indicated by the signal DatO provided from the buffer 34. The comparison with the target data is performed, and the comparison result is output to the writing control unit 39 as a signal Comp.
  • the read data (Q0 to Q3) merged by the subbank replacing unit 42 is output from the reading circuit 43 to the comparison unit 37 as the signal DatC from time t8 to t12. While data is output from the signal DatC, the signal DE is active (High). That is, it can be recognized that data is output from the signal DatC by the signal DE. Further, the signal DE is input to the buffer 34, whereby the write target data DatO is input from the buffer 34 to the comparison unit 37 in synchronization with the timing when the signal DatC is input to the comparison unit 37 (t8 to t t12). The signal DE is also input to the comparison unit 37.
  • the comparison unit 37 When the signal DE is active, the comparison unit 37 performs a comparison operation on the write target data DatO and the written data DatC, and outputs the comparison result as a signal Comp. That is, between time t8 and t9, the already written data “Q0” is compared with the data to be written “D0”, and data “G0” indicating the result is output to the writing control unit 39.
  • comparison unit 37 compares the result of comparison between already written data DatC (Q0 to Q3) and write target data DatO (D0 to D3) over time t8 to t12 as signal Comp (G0 to G3).
  • the write control unit 39 controls the sub bank replacing unit 42 to write data based on the data of the signal Comp input from the comparing unit 37. Specifically, at the address held in the buffer 38, an instruction to write the bit designated from the comparison unit 37 out of the write target data held in the buffer 34 is issued. At this time, the write control unit 39 designates an address to the subbank replacing unit 43 by the signal AddOw, designates a write bit by the signal WE, and designates data to be written by the signal DatOw (between time t9 to t13). Note that the signal WE indicating the write bit is generated based on the signal Comp supplied from the comparison unit 37, and as described later, when the data is multi-bit, the comparison result of the write data and the write target data is different. Only bits are designated as write bits.
  • the subbank switching unit 42 When the subbank switching unit 42 receives the data write instruction from the write control unit 39, the subbank switching unit 42 issues a write instruction to the column decoders 51A and 51B (between times t10 and t14). At this time, while read processing is being performed on one column decoder, a write instruction is given to another column decoder. More specifically, for example, a write instruction is given to the column decoder 51A between times t10 and t11, and a write instruction is given to the column decoder 51B between times t11 and t12. Thus, the write instruction is given to the column decoder 51A during the time t10 to t11 when the read instruction is given to the column decoder 51B. Further, the write instruction is given to the column decoder 51B during the time t11 to t12 when the read instruction is given to the column decoder 51A.
  • the write target data (D0 to D3) corresponding to the "W" command input at time t4 is completely written in each subbank between time t10 to t14 (or the same already written data is It is used as it is).
  • the same processing as described above is performed on the write target data (D4 to D7) corresponding to the "W" command input at time t8.
  • writing of data D4 to subbank 51A is performed between times t14 and t15. That is, even when the write command "W" is continuously input to the memory control unit 30 (at intervals of the burst length), there is no time lag in writing, which does not cause the writing speed to be delayed. .
  • the instruction interpretation unit 31 When a row address designation command “A” and a row address “R1” are given to the memory control unit 30 (time t2), the instruction interpretation unit 31 having received the command “A” is appropriate as in the case of the write operation. At appropriate timing (for example, between t3 and t4), the command “A” is sent to the row address buffer 35 as the signal ComC.
  • the row address “R1” is once taken into the buffer 32, and then output to the row address buffer 35 and the read control unit 36 as the signal AddC in synchronization with the output of the command “A” as the signal ComC. .
  • the row address buffer 35 holds the row address “R1” input as the signal AddC in an internal buffer using the command “A” input as the signal ComC as a trigger.
  • the instruction interpretation unit 31 having received the command “R” performs appropriate timing (for example, t5 to t6).
  • the command “R” is output as the signal ComC to the read control unit 36 and the read / write switching control unit 41.
  • the address “C1” is once held in the buffer 32, and then output to the read control unit 36 as the signal AddC in synchronization with the output of the command “R” as the signal ComC.
  • the read control unit 36 holds the address “C1” input as the signal AddC in an internal buffer using the command “R” input as the signal ComC as a trigger.
  • the command interpretation unit 31 outputs the signal R / W at the “Low” level unlike the time of writing.
  • the signal R / W may be maintained at the “Low” level until the write command “W” is input to the instruction interpretation unit 31.
  • the read control unit 36 outputs a continuous address value corresponding to the burst length as a signal AddCr to the subbank replacing unit 42 each time it receives a command "R". Assuming that the burst length is 4 similarly to the writing time, addresses "C1", “C1 + 1", “C1 + 2", and “C1 + 3" for the "R" command received between t5 and t6, between time t6 and t10. Output While outputting this address, the read control unit 36 outputs the signal RE of “High” level.
  • the sub-bank replacing unit 42 based on the signal RE (corresponding to a read trigger signal) given from the read control unit 36 and the signal AddCr (corresponding to a read designated address signal).
  • the read processing to the subbanks 52A and 52B is started via the column decoders 51A and 51B.
  • the subbank interchanging unit 42 distributes the read target subbanks between the subbanks 52A and 52B according to the value (High / Low) of the signal SBSeel input from the read / write switching control unit 41, thereby alternately reading out from the respective subbanks 52A and 52B. Processing is performed.
  • the read data is given to the reading circuit 43 through the subbank replacing unit 42, and after being subjected to amplification processing here, is sent to the output control unit 33 as a signal DatC (time t8 to t12).
  • the output of data from the signal DatC is indicated by the signal DE becoming active (High).
  • the output control unit 33 recognizes that the input signal R / W is at the “Low” level, and sends the input signal DatC to the memory bus 21.
  • the comparing unit 37 recognizes that the input signal R / W is at the “Low” level, the comparing unit 37 does not execute the comparison process. Note that since the read processing is performed, naturally the write target data is not input, so that the signal DatO is not input to the comparison unit 37.
  • the write voltage can be applied to the other sub-bank to perform the write process. Therefore, no time lag occurs in the writing process. Therefore, the memory cell can be extended without prolonging the time required for the writing process in the conventional method.
  • the present invention can be easily applied to an RRAM which can be written (rewritten) in bit units.
  • even-numbered addresses are allocated to the subbank 52A and odd-numbered addresses are allocated to the sub-bank 52B. Furthermore, it is not necessary to alternately assign an address between the subbanks for each successive one address, and it is also possible to assign an address so that the subbanks alternate for every plural addresses, such as every two addresses or every four addresses. good. In this case, the number of the plurality of addresses may be a divisor of the burst length. The same applies to the following second embodiment.
  • each signal level is “High” or “Low” is an example, and this level may be inverted.
  • this level may be inverted.
  • the signal SBSEL is "Low”
  • an instruction to read from the subbank 52B and write to the subbank 52A is given, and conversely, when the signal SBSEL is "High”, read from the subbank 52A is An instruction to perform writing may be given to 52B.
  • the configuration shown in FIG. 2 has row decoders, column decoders A, column decoders B, subbanks A, and subbanks B in place of the decoder unit (row decoder 53 and column decoders 51A and 51B) and subbanks 52A and 52B in FIG. J sets of set units (hereinafter memory units) are provided.
  • reference numerals 52A0, 52A1, 52A2, 52A3, 52B0, 52B1, 52B2, 52B3 denote subbanks
  • 51A0, 51A1, 51A2, 51A3, 51B0, 51B1, 51B2, 51B2 denote column decoders
  • reference numerals 530, 531, and 53B Reference numerals 532 and 533 denote row decoders, respectively.
  • Each subbank 52A0, 52A1, 52A2, 52A3 is referred to as a subbank A
  • each subbank 52B0, 52B1, 52B2, 52B3 is referred to as a subbank B.
  • column decoders 51A0, 51A1, 51A2, 51A3 are referred to as a column decoder A
  • column decoders 51B0, 51B1, 51B2, 51B2 are referred to as a column decoder B.
  • reference numerals 501, 502, 503, and 504 denote memory units in which the subbanks A and B are paired.
  • a signal to be multibited in the memory control unit 30 of FIG. 1 will be mentioned.
  • the bit width of the data bus is multibitized to j bits.
  • the control signal is also multibited into j bits.
  • the data connected to the memory bus 21, the output signal DatO of the buffer 34, the DatC output from the read circuit 43, the output Comp of the comparison unit 37 which is the result of comparing DatO and DatC, and the write control unit 39 Output DatOw and its write enable WE, output (write) data DWA and DWB from the subbank switching unit 42 and each write enable WEA and WEB, and input (read) data DRA and DRB from the subbank switching unit 42 are multibited. .
  • the respective bits Comp, WE, WEA and WEB correspond to the corresponding data DatO and DatC, DatOw, DWA and DWB. That is, the least significant bit of Comp indicates the comparison result of the least significant bits of DatO and DatC, and the most significant bit of WEA indicates write enable of the most significant bit of DatOw.
  • the signal lines Row and SBSe (signal lines through which the signals Row and SBsel flow) are connected to all the 1st to j-th row decoders. This means that switching control of row address and reading / writing is performed based on the same signal, that is, between each memory unit.
  • the read / write command RWA, write enable WEA [k], column address ADA, write data DWA [k], read data DRA [k] Signal lines for flowing each data are connected.
  • the column decoder B is also similar to the column decoder A. That is, the 1st to jth memory units respectively correspond to the 1st to jth bits of each data and data control line.
  • the RRAM constituting each memory cell has a configuration as shown in FIG. 15, and a voltage is applied to both ends with a polarity from the lower electrode 103 toward the upper electrode 101 to transit to a low resistance state, It is assumed that the voltage has a property of transitioning to a high resistance state when a voltage of polarity is applied.
  • a bit line is connected to the upper electrode 101, and a source line is connected to the lower electrode 103.
  • the row decoder 53 applies +2 V to the word line (selected word line) connected to the memory cell (selected memory cell) to select a word line other than the selected word line (non-selected). 0 V is applied to the selected word line). Then, 0 V is applied to the source line S. Furthermore, the column decoder (51A, 52A) applies +2 V to the bit line (selected bit line) connected to the selected memory cell, and applies 0 V to bit lines (non-selected bit lines) other than the selected bit line. .
  • variable resistive element R configuring the selected memory cell (while the lower electrode is grounded), the variable resistive element R is in a low resistance state. It transitions and data is written by this. On the other hand, since no voltage is applied to the variable resistive element R of the non-selected cell, data is not written (no data fluctuation).
  • the voltage applied to the selected word line is +2 V in the above description, this value is an example, and in fact, it is a voltage (so-called threshold voltage of a transistor) or more sufficient for the selection transistor to conduct. good.
  • the voltage applied to the selected bit line is +2 V in the above description, this value is an example, and in fact, the resistance state of the variable resistive element is transitioned by the potential difference with the voltage applied to the source line. It is sufficient if the voltage (threshold voltage of switching operation) or more is sufficient for
  • the polarity of the voltage applied to both ends of the variable resistive element in the memory cell to be erased may be reversed with respect to that at the writing. That is, as in the write operation, the row decoder (51A, 52A) applies 0 V to the selected bit line and +2 V to the non-selected bit line, and applies +2 V to the source line S in order to make the selected transistor conductive. As a result, a voltage of positive polarity is applied to the lower electrode of the variable resistive element R forming the selected memory cell (while the upper electrode is grounded), the variable resistive element R transitions to the high resistance state, This erases the data. On the other hand, since no voltage is applied to the variable resistive element R of the non-selected cell, the data is not erased (the data does not change).
  • the row decoder 53 applies +2 V to the selected word line connected to the selected memory cell, and applies 0 V to unselected word lines other than the selected word line. Then, 0 V is applied to the source line S. Furthermore, the column decoder (51A, 52A) applies +1 V to the bit line (selected bit line) connected to the selected memory cell, and applies 0 V to bit lines (non-selected bit lines) other than the selected bit line. . As a result, in a state where the select transistor connected to the selected memory cell is conductive, a read voltage 1 V is applied between the bit line and the source line.
  • the current (read current) flowing through the selected bit line is detected and amplified by the read circuit 43 to be converted into a voltage signal and output as a signal DatC to the comparison unit 37 or the output control unit 33.
  • the read current is small, and conversely, when the variable resistance element is in the low resistance state, the read current is large.
  • the resistance state of the variable resistive element in the read target memory cell can be detected. That is, when the signal DatC is small, the target memory cell is in the high resistance state, that is, the “erased state”. Conversely, when the signal DatC is large, the target memory cell is in the low resistance state, that is, the “write state”. It is recognized that
  • the voltage applied to the selected word line is +2 V in the above description, this value is an example, and a voltage sufficient to cause the select transistor to be conductive (a so-called threshold of the transistor) It is good if it is more than voltage).
  • the voltage applied to the selected bit line is +1 V in the above description, this value is an example, and in fact, the resistance state of the variable resistive element can be detected by the potential difference with the voltage applied to the source line. And a voltage within a range in which the same resistance state does not change (within a range in which the rewrite operation does not occur).
  • FIG. 6 is a schematic cross-sectional view of such a memory cell.
  • FIG. 6 is a conceptual view, and the dimensional ratio in the drawing and the actual dimensional ratio do not necessarily coincide.
  • the selection transistor T is formed on the semiconductor substrate 60. That is, on the semiconductor substrate 60 in which the element isolation region 61 is formed, the selection transistor T including the gate insulating film 62, the gate electrode 63, the drain diffusion region 64 and the source diffusion region 65 is formed. At this time, although not shown, peripheral circuits (the memory control unit 30 and the like described above) other than the memory cells are formed together.
  • an interlayer insulating film 66 made of BPSG (Boron Phosphorous Silicate Glass) is formed, and a contact hole 67 reaching the drain region 64 of the selection transistor T is opened by a known photolithography method and dry etching method. Then, a contact plug is formed in which only the inside of the contact hole 67 is embedded with a conductive metal material such as W by a known method.
  • BPSG Bipolar Phosphorous Silicate Glass
  • TiN / Ti is deposited by sputtering as an ohmic contact layer 68 for stably securing the electrical connection between the conductive contact plug embedded in the contact hole 67 and the lower electrode 69 forming the variable resistive element R.
  • the film is formed with a thickness of 100 nm / 50 nm.
  • a TiN film is formed in a film thickness of 200 nm on the ohmic contact layer 68 to form the lower electrode 69.
  • titanium oxide to be the variable resistor film 70 is formed on the lower electrode (TiN film) 69 with a film thickness of 5 to 50 nm by a DC magnetron sputtering method or a CVD method.
  • a TiN film having a thickness of 100 nm is formed as the upper electrode 71.
  • the upper electrode 71, the variable resistor film 70, and the lower electrode 69 are sequentially processed by a known photolithography method and a dry etching method to complete the variable resistor element R.
  • variable resistor film 70 is not limited to a titanium oxide film, and may be used also for oxides of transition metal elements such as cobalt oxide, nickel oxide, zinc oxide and niobium oxide. In addition, after the transition metal is formed, the variable resistor film 70 may be formed by performing an oxidation process.
  • the upper electrode and the lower electrode are both formed of TiN (titanium nitride film), the electrode material is not limited to titanium nitride, and Ta, Pt, Ir, Os, Ru, Rh, Pd, Al Other metal materials such as, W can also be used.
  • the interlayer insulating film 72 is formed on the variable resistive element R to a film thickness of 50 to 60 nm, and a contact hole connected to the variable resistive element R (upper electrode 71) A contact hole 73 connected to the source diffusion region 65 of the selection transistor 74 and the selection transistor T is opened.
  • a film of TiN / Al-Si / TiN / Ti is formed as a wiring material, and processed by a known photolithography method and a dry etching method to form a wiring 75 and a wiring 76.
  • an interlayer insulating film 77 is formed, and a contact hole (not shown) reaching the interconnection 75 or the interconnection 76 is formed, and then TiN / Al-Si / TiN / Ti is deposited to form a known photolithography method. Processing is performed by dry etching to form a wiring 78 (a processing pattern is not shown). Finally, a SiN film is formed as a surface protection film 79 by plasma CVD, and a semiconductor memory device having a variable resistance element R and a selection transistor T in the memory cell is completed.
  • the configuration of the memory cell is not limited to the 1T1R type.
  • a memory cell configuration in which the bit line and the word line are directly connected to the upper electrode or the lower electrode, respectively, and the data of the variable resistor at the intersection point (cross point) between both electrodes is read directly A cross point type (1R type) memory cell can also be used.
  • a variable resistance element R and a diode may be connected in series to form a 1D1R configuration memory cell.
  • the diode generally has a structure in which the variable resistor is connected in series outside the upper electrode or the lower electrode, but the diode may be connected between the variable resistor and the upper electrode, or the variable resistor and the lower electrode It is good also as a structure arranged between.
  • a material exhibiting PN diode characteristics or Schottky diode characteristics, or a varistor such as ZnO or Bi 2 O 3 is used.
  • the present embodiment is different from the first embodiment only in the processing procedures of writing and reading, and the constituent elements thereof are the same as those of the first embodiment (FIG. 1).
  • FIG. 1 first embodiment
  • FIG. 2 first embodiment
  • the present embodiment differs from the first embodiment in that a prefetch technique is used at the time of write and read processing.
  • Prefetching is a technology used in high-speed memories such as double-data-rate synchronous dynamic random access memory (DDRSDRAM) in view of the recent demand for faster read / write speeds.
  • Data is read from the memory cell in parallel once into a buffer, rearranged in a single row, and output to the outside of the memory for high speed.
  • the data string input to the memory is once taken into a buffer This is a technique for achieving high speed by writing in a plurality of memory cells in parallel.
  • FIG. 7 is a timing chart showing the procedure of the burst write process to the nonvolatile semiconductor memory device (memory) according to the present embodiment.
  • the clock synchronous memory has a burst length of four.
  • 2-bit prefetch is applied unlike the case of FIG.
  • the command interpretation unit 31 having received the command "W” receives appropriate timing (for example, t5 to t6).
  • the command “R” is output as the signal ComC to the read control unit 36 and the read / write switching control unit 41.
  • the address “C1” is once held in the buffer 32, and then output to the read control unit 36 as the signal AddC in synchronization with the output of the command “R” as the signal ComC.
  • the read control unit 36 holds the address “C1” input as the signal AddC in an internal buffer using the command “R” input as the signal ComC as a trigger.
  • the instruction interpretation unit 31 sets the signal R / W to the “High” level at an appropriate timing.
  • the read control unit 36 outputs a continuous address value corresponding to the burst length (four times in this case) as the signal AddCr to the subbank replacing unit 42 each time the command “R” is received once.
  • an address is designated every 2 bits and the signal AddCr is output. Specifically, for the command "R” received between t5 and t6, the address “C1” is output between time t6 and t7, and the address "C1 + 2" is output between time t8 and t9.
  • the read control unit 36 outputs “High” while outputting this address (time t6 to t7, t8 to t9) and immediately after that for one cycle (time t7 to t8, t9 to t10). And outputs the signal RE at the '' level to the subbank replacing unit 42.
  • This is based on the premise that in the present embodiment, it takes 2 cycles to read data from the sub-bank (that 2-bit prefetch is applied), it is necessary to set the access to the sub-bank itself as a 2-cycle cycle. There is also a need to make the read / write switch a two cycle cycle. Therefore, the signal RE for read / write switching control is also a signal that switches in a two cycle cycle. By the way, when 4-bit prefetch is applied, it may be a 4-cycle cycle.
  • the memory control unit 30 also starts input of write target data at the same time as the “W” command is input (time t4).
  • time t4 since the burst length is 4, four write target data (D0, D1, D2, D3) are input for one "W" command (time t4 to t7).
  • the input write target data is temporarily accumulated in buffer 34 until time t9 is compared with the already written data read from subbank 52A or 52B in comparison unit 37.
  • row address buffer 35 transmits row decoder 53 a signal Row indicating row address "R1". And activate the row address line.
  • the row address line may be made active earlier than time t7.
  • the subbank switching unit 42 After time t7, based on the signal RE (corresponding to a read trigger signal) and the signal AddCr (corresponding to a read designation address signal) supplied from the read control unit 36, the subbank switching unit 42 receives the column decoders 51A and 51B. , And read processing to the subbanks 52A and 52B.
  • the subbank switching unit 42 instructs the column decoder 51A to read when the signal SBSel input from the read / write switching control unit 41 is "Low", and to the column decoder 51B when the signal SBSel is "High”. Read instruction is issued. That is, subbank interchanging unit 42 interchanges subbanks to be read out between 52A and 52B according to signal SBSel.
  • the switching timing of the read target subbank by the signal SBSel also has a two cycle period.
  • two consecutive addresses are allocated to the same subbank, and every two addresses are allocated to different subbanks. That is, the addresses C1 and C1 + 1 will be in the same subbank, while the addresses C1 + 2 and C1 + 3 will be in another subbank.
  • addresses C1 and C1 + 1 exist in subbank 52A
  • addresses C1 + 2 and C1 + 3 exist in subbank 52B.
  • the subbank switching unit 42 gives a read instruction to the column decoder 51A or 51B.
  • the address C1 specified by the signal AddCr and the address (that is, address C1 + 1) continuous to the address C1 are applied to the column decoder 51A.
  • An instruction to read data written to a memory cell is given.
  • the row address designated by the row decoder 53 (row address R1 designated by the signal Row) is active.
  • the column decoder 51A sends the written data of the memory cell corresponding to the addresses C1 and C1 + 1 from the subbank 52A to the subbank switching unit 42 as the signal DRA (data Q0, Q1).
  • the sub-bank replacing unit 42 sends an address C1 + 2 designated by the signal AddCr to the column decoder 51B and an address continuous to the address C1 + 2.
  • An instruction to read the already written data of the memory cell corresponding to (that is, address C1 + 3) is given.
  • the row address designated by the row decoder 53 is active (row address R1 designated by the signal Row).
  • the column decoder 51B sends the written data of the memory cell corresponding to the addresses C1 + 2 and C1 + 3 from the subbank 52B to the subbank switching unit 42 as the signal DRB (data Q2, Q3).
  • the read data (Q0 to Q1) merged by the subbank replacing unit 42 is amplified by the read circuit 43 and then output as the signal DatC to the comparing unit 37.
  • the read data (Q2 to Q3) merged by the subbank replacement unit 42 between times t11 and t12 are amplified by the read circuit 43 and then output to the comparison unit 37 as a signal DatC.
  • the output of data from the signal DatC is indicated by the signal DE becoming active (high).
  • comparison unit 37 When the signal R / W supplied from the instruction interpretation unit 31 is “High”, the comparison unit 37 performs comparison operation if the signal DE is active. At this time, the signal Dat is compared with the write target data DatO output from the buffer 34 using the signal DE as a trigger. Specifically, comparison unit 37 compares write target data D0 to D1 with data Q0 to Q1 read from subbank 52A during times t9 to t10, and sets the result as data G0 to G1. Output to 39 (signal Comp). Similarly, comparison unit 37 compares write target data D2 to D3 with Q2 to Q3 read from subbank 52B during time t11 to t12, and sets the result as data G2 to G3 in write control unit 39. Output (signal Comp).
  • the write control unit 39 controls the sub bank replacing unit 42 to write data based on the data of the signal Comp input from the comparing unit 37. Specifically, at the address held in the buffer 38, an instruction to write the bit designated from the comparison unit 37 out of the write target data held in the buffer 34 is issued. At this time, the write control unit 39 designates an address to the subbank switching unit 42 by the signal AddOw, designates a write bit by the signal WE, and designates data to be written by the signal DatOw (during time t10 to t11, t12). Between t13). Note that the signal WE indicating the write bit is generated based on the signal Comp supplied from the comparison unit 37, and only a bit whose comparison result between the written data and the write target data is different is designated as the write bit.
  • the subbank switching unit 42 When the subbank switching unit 42 receives the data write instruction from the write control unit 39, the subbank switching unit 42 issues a write instruction to the column decoders 51A and 51B (between times t13 and t17). At this time, while read processing is being performed on one column decoder, a write instruction is given to another column decoder. More specifically, for example, a write instruction is given to the column decoder 51A between times t13 and t15, and a write instruction is given to the column decoder 51B between times t15 and t17. Thus, the write instruction is given to the column decoder 51A during the period from time t13 to t15 when the read instruction is given to the column decoder 51B. Further, the write instruction is given to the column decoder 51B during the time t15 to t17 when the read instruction is given to the column decoder 51A.
  • the signals DWA and DWB are partially shown by broken lines. Since this embodiment is a method that requires two cycles for writing to each memory cell, it indicates that the writing process is performed continuously from one cycle before, and the writing process is completed at this second cycle. is there.
  • the sub bank replacing unit 42 since access to the subbank is performed by repeating the read cycle 2 cycle and the write cycle 2 cycle, after the write control unit 39 outputs the write instruction, the sub bank replacing unit 42 outputs the column decoders 51A and 51B. Two cycles of timing adjustment time are required to issue a write instruction (see timing of signals RWA and RWB in FIG. 7). The timing adjustment and buffering required for this may also be performed in the subbank replacement unit 42.
  • the write target data (D0 to D3) corresponding to the "W" command input at time t4 is completely written in each subbank between time t13 and t17 (or the same already written data is It is used as it is).
  • the same processing as described above is performed on the write target data (D4 to D7) corresponding to the "W" command input at time t8.
  • writing of data D4 and D5 to subbank 51A is performed between times t17 and t19.
  • the instruction interpretation unit 31 When a row address designation command “A” and a row address “R1” are given to the memory control unit 30 (time t2), the instruction interpretation unit 31 having received the command “A” is appropriate as in the case of the write operation. At appropriate timing (for example, between t3 and t4), the command “A” is sent to the row address buffer 35 as the signal ComC.
  • the row address “R1” is once taken into the buffer 32, and then output to the row address buffer 35 and the read control unit 36 as the signal AddC in synchronization with the output of the command “A” as the signal ComC. .
  • the row address buffer 35 holds the row address “R1” input as the signal AddC in an internal buffer using the command “A” input as the signal ComC as a trigger.
  • the instruction interpretation unit 31 having received the command “R” performs appropriate timing (for example, t5 to t6).
  • the command “R” is output as the signal ComC to the read control unit 36 and the read / write switching control unit 41.
  • the address “C1” is once held in the buffer 32, and then output to the read control unit 36 as the signal AddC in synchronization with the output of the command “R” as the signal ComC.
  • the read control unit 36 holds the address “C1” input as the signal AddC in an internal buffer using the command “R” input as the signal ComC as a trigger.
  • the command interpretation unit 31 outputs the signal R / W at the “Low” level unlike the time of writing. For example, “Low” may be maintained as the signal R / W until the write command “W” is input to the instruction interpretation unit 31.
  • the read control unit 36 outputs a continuous address value corresponding to the burst length as a signal AddCr to the subbank replacing unit 42 each time it receives a command "R".
  • a command "R" since 2-bit prefetch is adopted, an address is designated every 2 bits and the signal AddCr is output.
  • the address "C1” is output between time t6 and t7, and the address "C1 + 2" is output between time t8 and t9.
  • the read control unit 36 outputs “High” while outputting this address (time t6 to t7, t8 to t9) and immediately after that for one cycle (time t7 to t8, t9 to t10). And outputs the signal RE at the '' level to the subbank replacing unit 42.
  • the sub-bank replacing unit 42 based on the signal RE (corresponding to a read trigger signal) given from the read control unit 36 and the signal AddCr (corresponding to a read designated address signal).
  • the read processing to the subbanks 52A and 52B is started via the column decoders 51A and 52B.
  • the subbank interchanging unit 42 distributes the read target subbanks between the subbanks 52A and 52B according to the value (High / Low) of the signal SBSeel input from the read / write switching control unit 41, thereby alternately reading out from the respective subbanks 52A and 52B. Processing is performed.
  • the read data (Q0 to Q1) is applied to the readout circuit 43 through the subbank switching unit 42, amplified here, and then sent to the output control unit 33 as a signal DatC (time t9 to t12).
  • the output of data from the signal DatC is indicated by the signal DE becoming active (high).
  • the output control unit 33 recognizes that the input signal R / W is at the “Low” level, and sends the input signal DatC to the memory bus 21 when the signal DE is active.
  • two data are sent from the read circuit 43 to the output control unit 33 as the signal DatC.
  • two data may be output as the signal DatC using a time of two cycles, or one data may be sequentially read every cycle (the latter in FIG. 8).
  • data Q0 can be output as signal DatC between times t9 and t10
  • data Q0 can be output as signal DatC between times t10 and t11.
  • the output control unit 33 is configured to be able to buffer the data indicated by the signal DatC for one cycle time.
  • the data (Q1 to Q3) of the memory cell corresponding to the addresses C1 to C1 + 3 are read out over time t10 to t14.
  • writing / reading can be performed by the same method also in a memory to which more multi-bit prefetch is applied.
  • the writing command “W” when the write command “W” is given, the reading of the written data from the memory cell to be written is performed before actually performing the writing process on the memory cell.
  • the write data is compared with the write target data, and the write processing of the write target data is performed on the memory cell only when the comparison result is different. Therefore, as compared with the conventional write process, the number of times the write process is performed by applying the write voltage to the same memory cell is reduced. Thereby, each memory cell can be extended.
  • the present embodiment has a configuration having one subbank (memory cell array) as compared with the first and second embodiments. That is, as in the first and second embodiments, the process of executing write and read in parallel between a plurality of subbanks can not be performed.
  • FIG. 9 is a block diagram showing a conceptual structure of the nonvolatile semiconductor memory device in the present embodiment, and does not include the subbank 52B and the column decoder 51B in comparison with the configuration shown in FIG. That is, since the sub-bank (memory cell array) 52A is independently provided, control to execute reading and writing while switching is unnecessary. Therefore, the read / write switching control unit 41 in FIG. 1 is not provided. Further, since it is not necessary to control the timing of reading and writing, the reading control unit 36 and the writing control unit 39 are also unnecessary. Furthermore, since the operation of replacing a plurality of subbanks is not involved, naturally the subbank replacing unit 42 is not provided.
  • burst read and burst write are not performed, it is not necessary to calculate and expand continuous addresses corresponding to the burst length based on the input one address. Therefore, the read control unit 36 and the buffer 38 are unnecessary.
  • the memory control unit 30 of the non-volatile semiconductor storage device includes the instruction interpretation unit 31, the buffer 32, the output control unit 33, the buffer 34, the row address buffer 35, and the comparison unit 37. ,
  • the read / write control unit 40 internally includes an address buffer 44.
  • the decoder unit (row decoder 53, column decoder 51A) and subbank 52A in FIG. 9 have one bit of data for one address for the sake of description. It is an illustration assuming it. When dealing with multi-bit data, these are configured as shown in FIG. In other words, the configuration of FIG. 9 collectively shows the plurality of memory units and each decoder unit shown in FIG. 10 in one. Note that FIG. 10 has a configuration in which the subbank B and the column decoder B are deleted from FIG. 2 described in the first embodiment, and therefore the description of the connection relationship of each component etc. is omitted to avoid duplication of description. .
  • CPU bus command (write) "CW” CPU bus address "CA1”, and CPU bus data (data to be written) "CD1" are sent from the CPU 10 to the memory access control unit 20, the memory access control unit 20 receives this. Are converted into a format suitable for the memory control unit 30, and are sent to the memory control unit 30 via the memory bus 21.
  • the CPU bus address "CA1" is divided into the upper part “AA1 (row address)” and the lower part “WA1 (column address)", and the command of the memory bus 21 is "AC (row address specification command)"
  • the row address “AA1” is output when “1” is output
  • the “WC (write command)” is output as the command of the memory bus 21
  • the column address “WA1” is output to the address of the memory bus 21.
  • “AC” and “WC” output to the command of the memory bus 21 are applied to the instruction interpreting unit 31, and “AA1” and “WA1” output to the address of the memory bus 21 are applied to the buffer 32.
  • “WC” is output as the command of the memory bus 21
  • “WD 1” is output as the data of the memory bus data 21 and supplied to the buffer 34.
  • the "WD1" has the same value as the "CD1".
  • the command interpretation unit 31 When recognizing that the input command is the row address specification command "AC", the command interpretation unit 31 sends this to the row address buffer 35 as a signal ComC. Since the row address "AA1" is sent from the buffer 32 to the row address buffer 35 as the signal AddC from the buffer 32, the row address buffer 35 is triggered by the row address designation command "AC” to signal the row address "AA1" as the signal Row. It sends to the row decoder 53 as. Row decoder 53 activates a row address designated by this signal Row of subbank 52A.
  • the command interpretation unit 31 sends this as the signal ComC to the read / write control unit 40. Since the column address "WA1" is sent from the buffer 32 to the read / write control unit 40 as the signal AddC in synchronization with this, the read / write control unit 40 uses the "WC” sent as the ComC as a trigger. And stores the "WA1" in the internal address buffer 44.
  • the command interpretation unit 31 makes the signal R / W active (high state) and supplies the signal R / W to the output control unit 33 and the comparison unit 37 as in the first embodiment.
  • the read / write control unit 40 When the read / write control unit 40 receives the write processing instruction by the write command “WC” as described above, after the write address “WA1” is written to the address buffer 44, the read / write control unit 40 receives the write processing via the memory bus 25. A read command “RC” and a read address are output to the column decoder 51A. As the read address value at this time, the write address “WA1” which is given as a signal AddC from the buffer 32 and stored in the address buffer 44 is used.
  • the column decoder 51A receives the read command “RC” and the read address “WA1”, and applies a predetermined voltage to the bit line so that the read voltage is applied to both ends of the memory cell (selected memory cell) corresponding to the address. Apply. A predetermined voltage is applied (activated) to the selected memory cell when the row address "AA1" is given from the row address buffer 35 to the row decoder as the signal Row. Then, the current value flowing through the voltage line connected to the selected memory cell is read by the read circuit 43 via the read / write control unit 40. As a result, the already written data RD1 stored in the selected memory cell is read.
  • the read circuit 43 outputs the written data RD1 to the comparison unit 37 as the signal DatC. Further, a signal DE indicating the output timing of the data RD1 is output to the comparison unit 37. Since the comparison unit 37 detects that the read data RD1 is output from the signal DE because the signal R / W is active (high state), the comparison unit 37 reads the read data RD1 and writes the signal DatO supplied from the buffer 34. The comparison with the target data WD1 is performed. Then, if the comparison result Comp (corresponding to Cmp1 in FIG. 11) does not match, the read / write control unit 40 is instructed to execute the write processing, and the read / write control unit 40 instructs the same memory cell. An instruction to write the write target data WD1 is given. On the other hand, when the comparison result Cmp1 is a match, nothing is performed.
  • the read / write control unit 40 when instructed to execute the write process, the read / write control unit 40 outputs the write command WC1, the write address, and the data to be written to the column decoder 51A via the memory bus 25.
  • the write address the address WA1 given as the signal AddC from the buffer 32 and stored in the address buffer 44 is used
  • the write target data the data WD1 given as the signal DatO from the buffer 34 is used.
  • the buffer 34 is a FIFO buffer, and delays the input write target data for a predetermined period and outputs the delayed data. In the present embodiment, as shown in FIG. 11, since the time interval from the input of data to the buffer 34 to the comparison performed by the comparison unit 37 is constant, it is sufficient to delay using the FIFO. .
  • a write voltage for writing the data to be written is applied to both ends of the memory cell (selected memory cell) corresponding to the address. Apply a predetermined voltage to the bit line. As for the word line and the source line, a predetermined voltage is applied (activated) to the selected memory cell when "AA1" is given from the row address buffer 35 to the row decoder as the signal Row, as in the read process. ing. As described above, the write process is performed on the selected memory cell.
  • the nonvolatile semiconductor memory device of this embodiment receives a new command input.
  • the predetermined time is the shortest time that does not affect the previous command processing. This will be described using FIG. 11 as an example.
  • the signal is input to the row decoder as signal Row until “WC” is input to the command on memory bus 25. Value must remain “AA1”. Therefore, the next command has to be input for a time that satisfies it, that is, the "minimum write time" in FIG.
  • the CPU 10 needs to output each command after having a time longer than the maximum time required for the write process to the memory cell (that is, the time until the write process is completed when the comparison results are different). This can be coped with, for example, by the CPU 10 itself increasing the output interval of the write command.
  • the memory access control unit 20 converts this into a format suitable for the memory control unit 30, and the memory bus 21 to the memory control unit 30.
  • the CPU bus address “CA1” is divided into the upper part “AA1 (row address)” and the lower part “RA1 (column address)”, and the command of the memory bus 21 is “AC (row address specification command) "AA1” is output when outputting ",” and “RA1” is output to the address of the memory bus 21 when outputting "RC (read command)” as a command of the memory bus 21.
  • “AC” and “RC” output to the command of the memory bus 21 are applied to the instruction interpretation unit 31, and “AA1” and “RA1” output to the address of the memory bus 21 are applied to the buffer 32.
  • the command interpretation unit 31 When recognizing that the input command is the row address specification command "AC", the command interpretation unit 31 sends this to the row address buffer 35 as a signal ComC. Since the row address "AA1" is sent from the buffer 32 to the row address buffer 35 as the signal AddC from the buffer 32, the row address buffer 35 is triggered by the row address designation command "AC” to signal the row address "AA1" as the signal Row. It sends to the row decoder 53 as. Row decoder 53 activates a row address designated by this signal Row of subbank 52A.
  • the command interpretation unit 31 sends this as ComC to the read / write control unit 40. Since the column address “RA1” is sent from the buffer 32 to the read / write control unit 40 as the signal AddC in synchronization with this, the read / write control unit 40 sends the “RA1” to the internal address buffer 44 as the ComC. "RC” sent as is stored as a trigger. Furthermore, the instruction interpretation unit 31 gives the R / W signal to the output control unit 33 and the comparison unit 37 as inactive ("Low" state).
  • the read / write control unit 40 outputs the read command RC and the read address to the column decoder 51A via the memory bus 25.
  • the read address value the read address value RA1 which is given from the buffer 32 as the signal AddC and stored in the address buffer 44 is used.
  • the column decoder 51A receives the instruction, the column decoder 51A applies a predetermined voltage to the bit line so that the read voltage is applied to both ends of the memory cell (selected memory cell) corresponding to the read address value RA1.
  • a predetermined voltage is applied (activated) to the selected memory cell when “AA1” is applied from the row address buffer 35 to the row decoder as the signal Row.
  • the current value flowing through the voltage line connected to the selected memory cell is read by the read circuit 43 via the read / write control unit 40. As a result, the already written data RD1 stored in the selected memory cell is read.
  • the read circuit 43 outputs a signal DE indicating the output timing of the data RD1. Since the signal R / W supplied is in the low state, the output control unit 33 accesses the already written data RD1 sent from the reading circuit 43 as the signal DatC via the data bus 21 using the signal DE as a trigger. It is output to the control unit 20.
  • the memory access control unit 20 supplies the read data RD1 to the CPU 10 via the CPU bus 11. Since the signal R / W is in the low state, the comparison unit 37 does not perform comparison processing using the already written data RD1 sent from the read circuit 43 as the signal DatC.
  • bit width (word) units The processing of the nonvolatile semiconductor memory device of the present embodiment described above is premised to be processed in bit width (word) units, but as in the configuration shown in FIG. If a mechanism for transmitting bit enable is added, write enable / disable can be performed with match / mismatch for each bit. In this case, it is assumed that the memory cell can perform write processing in bit units. Writing in bit units can be realized by applying the signal Comp of the comparison result of the comparison unit 37 to WEA [1: j] (j indicates the bit width of a word) in FIG.
  • FIG. 11 and FIG. 12 show the principle of this embodiment, but clock transfer, address value conversion, data bit width conversion, etc., depending on bus conditions, system constraints, etc. Such processing may be required. However, these processes may be appropriately selected and applied as necessary, and will not be described because they are different from the gist of the present invention.
  • the processing realized by the memory control unit 30 can also be realized by software. That is, when the software (or firmware) executed on the CPU 10 performs the writing process to the memory according to the procedure as shown in FIG. 14, the process equivalent to the process realized by the memory control unit 30 Can be realized.
  • FIG. 14 is a flowchart showing a processing procedure in the case where the processing in this embodiment is realized by software.
  • step S100 when a write request to a memory cell is generated (step S100), write target data of the request is stored (step S101).
  • a register or cache (not shown) in the CPU 10 is desirable, but when an SRAM or a DRAM is connected externally, these may be used.
  • the write destination address is also given together with the write target data.
  • step S102 the CPU 10 executes read processing of already written data to the write destination address designated by the write request in step S100 (step S102). Then, when the read already written data (data R) is received (step S103), the write target data (data W) stored in step S101 is read (step S104) and compared with the already written data. (Step S105).
  • step S105 the writing processing corresponding to the writing request generated in step S100 is ended without doing anything as it is. .
  • the comparison result does not match (No in step S105)
  • step S106 the process of writing the write target data to the write destination address is executed (step S106), and the write process corresponding to the write request generated in step S100 ends.
  • the memory cell is described as being configured by the RRAM, but may be configured by non-volatile storage elements other than the RRAM.
  • Non-volatile semiconductor storage device 10 CPU 11: CPU bus 20: memory access control unit 21: memory bus 25: memory bus 30: memory control unit 31: instruction interpretation unit 32: buffer 33: output control unit 34: buffer 35: row address buffer 36: read control unit 37 : Comparison unit 38: Buffer 39: Write control unit 40: Write / read control unit 41: Read / write switching control unit 42: Subbank exchange unit 43: Read circuit 44: Address buffer 45: Data buffer 50: Memory 51A, 51B: Column decoder 51A0, 51A1, 51A2, 51A3, 51B0, 51B1, 51B2, 51B2: Column decoders 52A, 52B: Memory cell array (subbank) 52A0, 52A1, 52A2, 52A3, 52B0, 52B1, 52B2, 52B3: subbank 53: row decoder 60: semiconductor substrate 61: element isolation region 62: gate insulating film 63: gate electrode 64: drain diffusion region 65: source diffusion region 66 : Interlayer insulating film 67: contact hole 68:

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Abstract

　ビット単位での書き換えを可能にしながらも、メモリセル寿命の延命化が可能な不揮発性半導体記憶装置を提供する。コマンド情報が書き込みを示す場合において、比較部３７が、対象メモリセルに書き込まれている既書き込みデータと書き込み対象データとを比較して比較結果を書き込み／読み出し制御部４０に与え、比較結果が同一の場合には、前記書き込み／読み出し制御部４０がデコーダ部(５１Ａ,５１Ｂ,５３)に対して前記対象メモリセルへの書き込み指示を与えず、前記比較結果が異なる場合には、前記書き込み／読み出し制御部４０が前記デコーダ部に対して対象メモリセルに前記書き込み対象データを書き込む指示を与える。

Description

不揮発性半導体記憶装置及びその駆動方法
　本発明は、不揮発性半導体記憶装置及びその駆動方法に関し、特に、書き換え回数に制限のある不揮発性半導体記憶装置及びその駆動方法に関するものである。
　近年、ポストフラッシュメモリというべき不揮発性メモリとして、電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子を用いた抵抗性不揮発性メモリＲＲＡＭ（Resistive Random Access Memory；ＲＲＡＭは本出願人であるシャープ株式会社の登録商標）が実用化されつつある。
　図１５にこのＲＲＡＭの概略構造図を示す。図１５に示されるＲＲＡＭ１００は、第２電極となる下部電極１０３と可変抵抗体１０２と、第１電極となる上部電極１０１とが順に積層された極めて単純な構造となっている。可変抵抗体１０２としては、例えば、遷移金属の酸化物である酸化チタン（ＴｉＯ２）膜、ニッケル酸化（ＮｉＯ）膜、酸化亜鉛（ＺｎＯ）膜、酸化ニオブ（Ｎｂ２Ｏ５）膜が利用可能である（下記特許文献１、非特許文献１参照）。そして、このＲＲＡＭ１００は、上部電極１０１及び下部電極１０３間に電圧パルスを印加することにより、可変抵抗体１０２の抵抗値を可逆的に変化させることができる。そして、この可逆的な抵抗変化動作における抵抗値を読み出すことによって、抵抗性不揮発性メモリが実現できるという構成である。
　ＲＲＡＭにおける書き込み（消去）特性は、フラッシュメモリのそれとは大きく異なる。例えばバイポーラスイッチングといわれるモードでは、抵抗増加、抵抗減少の２つの抵抗変化が共に、１．５Ｖから３Ｖの低電圧の電圧印加により数１０ナノ秒で実現できる。これによって、情報「１」の書き込み（消去動作）と、情報「０」の書き込み（書き込み動作）を同時に行うこと、すなわちデータの上書きが可能となり、高速でビット単位の書き換え動作が実現できる。このＲＲＡＭは、ＤＲＡＭ（Dynamic Random Access Memory）と同等の読み書き速度が実現できると目されている。
　従来のＤＲＡＭは、スイッチングＭＩＳＦＥＴと該スイッチングＭＩＳＦＥＴに直列に接続されたキャパシタにより構成されるメモリセルを有し、該キャパシタに電荷を蓄積することにより情報の記憶を行うものである。このため、キャパシタに電荷を蓄積することで情報を記憶するという特性上、書き換え回数にはほぼ制限がないという長所を有する。
　一方、ＲＲＡＭの場合、可変抵抗体の抵抗値を変化させることで、情報の書き換えを行う構成である。そして、この可変抵抗体の抵抗値の変化は、可変抵抗体を構成する金属酸化物中の酸素の挙動が抵抗変化に大きく寄与していると考えられている。すなわち、金属酸化物中に酸素欠損が生じると金属酸化物の抵抗が低抵抗化し、逆に、この酸素欠損が再び酸素で埋められることによって、高抵抗化すると考えられている。そして、具体的には、この酸素欠損の発生は、高抵抗状態の素子に高電界が加わることによって電界印加方向に酸素イオン（Ｏ２－）が移動し、この酸素イオンの移動によって酸素イオンが抜けた箇所において酸素欠損が発生し、この酸素欠損によって発生する局在順位間でキャリアが伝導していくホッピング伝導により電気抵抗が低くなると考えられている。また、低抵抗化した素子の高抵抗化については、低抵抗部に電流が流れることによってジュール熱で加熱され、ある閾値電流以上になると酸素欠損部が再び酸素で埋められ、再び高抵抗化すると考えられている。
　従って、ＲＲＡＭにおける情報の書き込みは、金属酸化物中の酸素イオンが移動するという物理的な変化に伴う抵抗変化によるものであるため、電荷の蓄積，移動によって情報が書き込まれるＤＲＡＭに比べ、情報記憶部（すなわち可変抵抗体）が受ける物理的なダメージが大きい。すなわち、ＲＲＡＭにおいて繰り返し書き換え動作が行われる（抵抗変化させる）ことで、酸素欠損の発生や酸素の再結合ができないメモリセルが発生することとなる。このようなメモリセルの場合、書き換えのために電圧を印加しても抵抗状態を変化させることができず、このことは情報の書き換えが正確に実行できないことを意味する。
　つまり、ＲＲＡＭの場合、ＤＲＡＭと比べて、書き換え回数には限りがあるという問題がある。これを受け、ＲＲＡＭにおいては、同一のメモリセルに対する書き換え回数を抑制し、各メモリセルの寿命を延ばすための方法が必要とされている。
　従来、不揮発性メモリの寿命を延ばす方法としては、メモリチップ内でメモリセルの使用回数を平均化するウェアレベリング法が用いられてきた。この方法は、書き換え回数や書き換え順序をブロック単位で管理することで、寿命を延ばすというものである。
　例えば、下記特許文献２には、ブロックに消去回数カウンタを設け、消去回数カウンタの値が小さいブロックから優先的に利用し、全てのブロックの消去回数を平均化することにより不揮発性メモリの寿命を延ばす方法が記載されている。また、下記特許文献３には、論理アドレスを物理アドレスに変換するテーブルの物理アドレス値を空き物理アドレス値が書き込んであるＦＩＬＯ（First in Least Out）から読み出した空き物理アドレス値と交換し、データの書き換えが行われる物理アドレスが偏ったものにならないようにすることで不揮発性メモリの寿命を延ばす方法が記載されている。
特表２００２－５３７６２７号公報 特開平９－９７２１８号公報 特開２００１－６７２５８号公報
H.Pagniaほか、"Bistable Switching in Electroformed Metal-Insulator-MetalDevices",Phys.Stat.Sol.(a),vol.108,pp.11-65,1988年
　上述したように、従来、書き換え回数が限られているメモリの寿命延命方法としては、ウェアレベリング法が用いられてきた。しかしながら、このウェアレベリング法を用いるに際しては、書き換え回数を管理することが必要となる。
　フラッシュメモリのように、元来（ある程度大きな容量である）ブロック単位で書き換えを行うデバイスの場合には、ブロック単位での書き換え回数の管理も容易であり、ウェアレベリングも非常に有効な寿命延命方法として機能する。しかしながら、ＲＲＡＭのようにビット単位で自由に書き換えが可能な不揮発性メモリにおいて同様の手法を取った場合には、そのビット単位で書き換えが可能であるという特長が生かせないという問題が生じる。
　フラッシュメモリの場合、書き換えを行うに際しては、ブロック単位で消去を行った後、書き込みを行う構成である。すなわち、劣化原因となる書き換えに際しても、その書き換え回数をブロック毎に管理することで足りる。しかし、ＲＲＡＭのようにビット単位で自由に書き換えが可能なメモリの場合、その特性を生かそうとすれば、ビット単位（もしくはワード等の一括でアクセスする単位）で書き換え回数の管理を行う必要が生じる。この結果、書き換え回数を記録するだけで膨大な容量を費やしてしまうことになる。また、フラッシュメモリと同様にブロック単位でまとめて管理した場合には、実際のメモリセルの書き換え回数とブロック全体としての書き換え回数に不整合が発生してしまうことになる。
　本発明は、上記の問題点に鑑み、書き換え回数の管理を行うことなく、メモリセル寿命の延命化が可能な不揮発性半導体記憶装置を提供することを目的とする。
　上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、不揮発性のメモリセルの複数をマトリクス状に配列し、同一行の前記メモリセルの第１端子を共通のワード線に接続し、同一列の前記メモリセルの第２端子を共通のビット線に接続してなる第１サブバンク、及び、前記第１サブバンクと同じ構成の第２サブバンクを備えてなるメモリセルアレイと、指定アドレスに対応する対象メモリセルへの書き込みまたは読み出しの制御を行う書き込み／読み出し制御部と、前記書き込み／読み出し制御部からの指示に基づいて前記ビット線及び前記ワード線に電圧を印加することで、前記対象メモリセルに書き込み電圧または読み出し電圧を印加するデコーダ部と、前記読み出し電圧の印加された前記対象メモリセルに書き込まれている既書き込みデータの読み出しを行う読み出し回路と、入力される複数のデータの比較を行う比較部と、を備えてなり、前記第１サブバンク内及び前記第２サブバンク内に位置する複数の前記対象メモリセルに対し、各個別に指定された書き込み対象データの書き込みを行う際、前記デコーダ部が、前記第１サブバンク内の第１対象メモリセルに対して読み出し電圧を印加する第１動作と、前記第２サブバンク内の第２対象メモリセルの前記既書き込みデータと当該第２対象メモリセルへの前記書き込み対象データとの前記比較部による比較結果が異なる場合にのみ前記第２対象メモリセルに対して書き込み電圧を印加する第２動作と、を同一時間帯に実行することを特徴とする。
　本発明に係る不揮発性半導体記憶装置の上記特徴によれば、書き込み処理時において、実際に書き込み処理が行われる前に、比較部によって、書き込み先アドレスに対応する選択メモリセルに既に書き込まれている既書き込みデータと書き込み対象データとの比較処理が実行される。そして、比較結果が異なる場合にのみ、同メモリセルに対して書き込み対象データを書き込むための書き込み電圧が印加され、比較結果が同一の場合には書き込み電圧が印加されない。
　従来のウェアレベリング法は、メモリセルの使用回数を平均することにより、メモリチップ全体としての寿命延命を図る方法であるため、同一データを上書きする場合にもメモリセルへの上書きは行われてしまい、この結果メモリセルの劣化進行が避けられない。しかし、本発明構成によれば、この従来方法と比較して、同一メモリセルに対して実際に書き込み用電圧が印加されて書き込み処理が行われる回数が減少する。これにより、各メモリセルを延命させることができる。
　そして、単純に書き込み処理時において、書き込み先アドレスに対応する選択メモリセルの既書き込みデータと書き込み対象データの比較を行うことのみでメモリセルの延命措置が可能となる。すなわち、従来のように、書き込み回数や書き込み順序を管理する必要がない。このため、例えば、ビット単位で書き込み（書き換え）が可能なＲＲＡＭに対しても容易に適用することができる。
　さらに、上記特徴によれば、一のサブバンクに対して既書き込みデータと書き込み対象データの比較を行っている間に、他のサブバンクに対して書き込み用電圧を印加して書き込み処理を行うことができる。このため、書き込み処理においてタイムラグが発生するということがない。すなわち、従来方法から書き込み処理に要する時間を長くすることなく、各サブバンク内のメモリセルを延命させることができる。
　なお、上記特徴において、一のサブバンク（第１サブバンク）に偶数アドレスを割り当て、他のサブバンク（第２サブバンク）に奇数アドレスを割り当てるものとすることができる。このようにした場合、連続するアドレスがサブバンク間で交互に割り当てられることとなる。従って、バースト書き込みを行う場合、一のサブバンク内の書き込み先アドレスに対応するメモリセルに対して書き込み対象データを書き込む時間内に、他のサブバンク内に存在する前記書き込み先アドレスの次のアドレスに対応するメモリセルの既書き込みデータの読み出しを行うことができる。
　また、本発明に係る不揮発性半導体記憶装置は、上記特徴に加えて、前記第１サブバンク内及び前記第２サブバンク内に位置する複数の前記対象メモリセルに対し、各個別に指定された前記書き込み対象データの書き込みを行う際、前記デコーダ部は、前記第１動作と前記第２動作で構成された動作ステップを、前記第１対象メモリセル及び前記第２対象メモリセルを変化させながら複数回実行する構成であり、前記各動作ステップにおける前記第２対象メモリセルは、当該動作ステップよりも前に既に実行された前記動作ステップ内における前記第１対象メモリセルであることを特徴とする。
　このような構成とするとき、第２動作の実行対象である第２対象メモリセルは、それ以前に行われた動作ステップ内において第１対象メモリセルとして既書き込みデータが読み出されているため、第２動作において、改めて第２対象メモリセルの既書き込みデータを読み出すことなく、書き込み対象データが既書き込みデータと異なる場合にのみ書き込むことができる。
　また、本発明に係る不揮発性半導体記憶装置は、上記特徴に加えて、前記デコーダ部は、前記第１サブバンク及び前記第２サブバンクに共通して設けられると共に、前記第１サブバンク及び前記第２サブバンク夫々の対応する前記ワード線に同時に電圧を印加する行デコーダと、前記第１サブバンクの前記ビット線に電圧を印加する第１列デコーダと、前記第２サブバンクの前記ビット線に電圧を印加する第２列デコーダと、を備え、前記第１動作は、前記行デコーダが前記第１対象メモリセルに接続された前記ワード線に電圧を印加した状態で、前記第１列デコーダが前記第１対象メモリセルに接続されたビット線に読み出し電圧を印加する動作であり、前記第２動作は、前記第２対象メモリセルの前記既書き込みデータと当該第２対象メモリセルへの前記書き込み対象データとの比較結果が異なる場合にのみ、前記第２列デコータが前記第１対象メモリセルと同一行に位置する前記第２対象メモリセルに接続されたビット線に書き込み電圧を印加する動作であることを特徴とする。
　また、上記特徴に加えて、本発明に係る不揮発性半導体記憶装置は、前記メモリセルアレイが、前記第１サブバンク及び前記第２サブバンクからなるメモリユニットを複数備えて構成され、前記デコーダ部が、前記各メモリユニット毎に設けられ、複数の前記メモリユニットにまたがって配置された複数の前記対象メモリセルに対し、各個別に指定された前記書き込み対象データの書き込みを行う際、前記対象メモリセルが存在する前記メモリユニットに備えられた前記各デコーダ部それぞれが、前記第１動作と前記第２動作とを同一時間帯に実行することを特徴とする。
　このように構成することで、多ビット構成の書き込み対象データの書き込み時においても、書き込みに要する時間の増大や、必要な管理量の増大を招くことなく、各メモリセルへの書き込み回数を減少させることができ、メモリセルの延命を図ることができる。
　なお、本発明に係る不揮発性半導体記憶装置は、上記いずれかの特徴に加えて、前記メモリセルが、印加電圧に応じて抵抗値を可逆的に変化させる可変抵抗素子で構成されており、当該可変抵抗素子の抵抗値に応じて情報を記憶する構成であることを特徴とする。
　また、本発明に係る不揮発性半導体記憶装置の駆動方法は、前記不揮発性半導体記憶装置が、不揮発性のメモリセルの複数をマトリクス状に配列し、同一行の前記メモリセルの第１端子を共通のワード線に接続し、同一列の前記メモリセルの第２端子を共通のビット線に接続してなる第１サブバンク、及び、前記第１サブバンクと同じ構成の第２サブバンクを備えてなるメモリセルアレイを備えており、前記第１サブバンク内及び前記第２サブバンク内に位置する複数の対象メモリセルに対し、各個別に指定された前記書き込み対象データの書き込みを行う際、前記第１サブバンク内の第１対象メモリセルに対して読み出し電圧を印加する第１動作と、前記第２サブバンク内の第２対象メモリセルの前記既書き込みデータと当該第２対象メモリセルへの前記書き込み対象データとの比較結果が異なる場合にのみ前記第２対象メモリセルに対して書き込み電圧を印加する第２動作と、を同一時間帯に実行することを特徴とする。
　また、本発明に係る不揮発性半導体記憶装置の駆動方法は、上記特徴に加えて、前記第１サブバンク内及び前記第２サブバンク内に位置する複数の前記対象メモリセルに対し、各個別に指定された前記書き込み対象データの書き込みを行う際、前記第１動作と前記第２動作で構成された動作ステップを、前記第１対象メモリセル及び前記第２対象メモリセルを変化させながら複数回実行し、前記各動作ステップにおける前記第２対象メモリセルは、当該動作ステップよりも前に既に実行された前記動作ステップ内における前記第１対象メモリセルであることを特徴とする。
　また、本発明に係る不揮発性半導体記憶装置の駆動方法は、上記特徴に加えて、前記メモリセルアレイが、前記第１サブバンク及び前記第２サブバンクからなるメモリユニットを複数備えて構成され、複数の前記メモリユニットにまたがって配置された複数の前記対象メモリセルに対し、各個別に指定された前記書き込み対象データの書き込みを行う際、前記対象メモリセルが存在する前記メモリユニットのそれぞれにおいて、前記第１動作と前記第２動作とを同一時間帯に実行することを特徴とする。
　また、本発明に係る不揮発性半導体記憶装置は、電気抵抗の変化により情報を記憶する可変抵抗素子を有するメモリセルを行方向及び列方向にそれぞれ複数配列し、同一行の前記メモリセルの第１端子を共通のワード線に接続し、同一列の前記メモリセルの第２端子を共通のビット線に接続してなるメモリセルアレイを備えた不揮発性半導体記憶装置であって、指定アドレスに対応する対象メモリセルへの書き込みまたは読み出しの制御を行う書き込み／読み出し制御部と、前記書き込み／読み出し制御部からの指示に基づいて前記ビット線及び前記ワード線に電圧を印加することで、前記対象メモリセルに書き込み電圧または読み出し電圧を印加するデコーダ部と、前記読み出し電圧の印加された前記対象メモリセルに書き込まれている既書き込みデータの読み出しを行う読み出し回路と、入力される複数のデータの比較を行う比較部と、を備えてなり、前記対象メモリセルに書き込み対象データの書き込みを行う際、前記デコーダ部は、前記書き込み／読み出し制御部からの指示に基づき前記対象メモリセルに読み出し電圧を印加し、前記比較部は、前記書き込み対象データと前記読み出し回路によって読み出された前記既書き込みデータとを比較して比較結果を前記書き込み／読み出し制御部に与え、前記書き込み／読み出し制御部は、前記比較結果が異なる場合にのみ、前記デコーダ部に対し、前記対象メモリセルに前記書き込み対象データを書き込む指示を与えることを特徴とする。
　本発明に係る不揮発性半導体記憶装置の上記特徴によれば、書き込み処理時において、実際に書き込み処理が行われる前に、比較部によって、書き込み先アドレスに対応する選択メモリセルに既に書き込まれている既書き込みデータと書き込み対象データとの比較処理が実行される。そして、比較結果が異なる場合にのみ、同メモリセルに対して書き込み対象データを書き込むための書き込み電圧が印加され、比較結果が同一の場合には書き込み電圧が印加されない。
　従来のウェアレベリング法は、メモリセルの使用回数を平均することにより、メモリチップ全体としての寿命延命を図る方法であるため、同一データを上書きする場合にもメモリセルへの上書きは行われてしまい、この結果メモリセルの劣化進行が避けられない。しかし、本発明構成によれば、この従来方法と比較して、同一メモリセルに対して実際に書き込み用電圧が印加されて書き込み処理が行われる回数が減少する。これにより、各メモリセルを延命させることができる。
　そして、単純に書き込み処理時において、書き込み先アドレスに対応する選択メモリセルの既書き込みデータと書き込み対象データの比較を行うことのみでメモリセルの延命措置が可能となる。すなわち、従来のように、書き込み回数や書き込み順序を管理する必要がないため、ビット単位で書き込み（書き換え）が可能なＲＲＡＭに適用することができる。
　また、本発明に係る不揮発性半導体記憶装置の駆動方法は、電気抵抗の変化により情報を記憶する可変抵抗素子を有するメモリセルを行方向及び列方向にそれぞれ複数配列し、同一行の前記メモリセルの第１端子を共通のワード線に接続し、同一列の前記メモリセルの第２端子を共通のビット線に接続してなるメモリセルアレイを備えた不揮発性半導体記憶装置の駆動方法であって、指定アドレスに対応する対象メモリセルに対して書き込み対象データの書き込み動作を行うに際し、まず、前記対象メモリセルに書き込まれている既書き込みデータの読み出しを行い、次に、前記既書き込みデータと前記書き込み対象データの比較を行い、比較結果が同一の場合には前記対象メモリセルへの書き込みを行わず、前記比較結果が異なる場合には前記対象メモリセルに前記書き込み対象データの書き込みを行うことを特徴とする。
　本発明の構成によれば、書き換え回数の管理を行うことなく、メモリセル寿命の延命化が可能な不揮発性半導体記憶装置を実現することができる。
第１実施形態の不揮発性半導体記憶装置の概念的構造を示すブロック図 第１実施形態の不揮発性半導体記憶装置の別の概念的構造を示すブロック図 サブバンクの一構成例を示す回路図 第１実施形態の不揮発性半導体記憶装置に対してバースト書き込みが行われる場合のタイミングチャート 第１実施形態の不揮発性半導体記憶装置に対してバースト読み出しが行われる場合のタイミングチャート メモリセルの一構成例を示す概略図 第２実施形態の不揮発性半導体記憶装置に対してバースト書き込みが行われる場合のタイミングチャート 第２実施形態の不揮発性半導体記憶装置に対してバースト読み出しが行われる場合のタイミングチャート 第３実施形態の不揮発性半導体記憶装置の概念的構造を示すブロック図 第３実施形態の不揮発性半導体記憶装置の別の概念的構造を示すブロック図 第３実施形態の不揮発性半導体記憶装置に対して書き込みが行われる場合のタイミングチャート 第３実施形態の不揮発性半導体記憶装置に対して読み出しが行われる場合のタイミングチャート 第３実施形態の不揮発性半導体記憶装置の別の概念的構造を示すブロック図 第３実施形態の不揮発性半導体記憶装置の書き込み処理をソフトウェアによって実現する場合の処理手順を示すフローチャート ＲＲＡＭの概略構造図
　本発明に係る不揮発性半導体記憶装置及びその駆動方法の各実施形態について図面を参照して説明する。
　本実施形態では、メモリセルがＲＲＡＭ素子を備える構成であるものとして説明する。背景技術の項でも前述したように、ＲＲＡＭ素子は、電圧の印加によって抵抗値（または抵抗特性）を可逆的に変化させることで情報の記憶を行う構成である。従って、書き込み動作と消去動作は、変化後の各抵抗値がそれぞれ異なるという点を除けば動作原理は同一である。より具体的に言えば、ある第１抵抗値（第１抵抗特性）に変化させるために電圧条件を設定して電圧を印加することが「書き込み動作」であり、別の第２抵抗値（第２抵抗特性）に変化させるために電圧条件を設定して電圧を印加することが「消去動作」である。つまり、消去動作と書き込み動作とは電圧条件が異なることを除けば、実際にメモリセルに対して行われる動作は同一であると言える。このため、以下では、「消去動作」は「書き込み動作」の一態様であると考え、特に断りのない限り「書き込み動作」と「消去動作」とを文言上区別しないものとする。
　これに対し、「読み出し動作」は、ＲＲＡＭ素子の抵抗値（または抵抗特性）を変化させることなく、単に現時点におけるＲＲＡＭ素子の抵抗値（または抵抗特性）を読み出す動作であるところ、抵抗値（または抵抗特性）を変化させる動作である書き込み動作とはその動作内容を異にする。このため、「読み出し動作」は「書き込み動作」と区別して表現する。
　［第１実施形態］
　本発明の第１実施形態（以下、適宜「本実施形態」という）につき、図１～図６の各図を参照して説明を行う。
　図１は、本実施形態における不揮発性半導体記憶装置の概念的構造を示すブロック図である。図１に示す不揮発性半導体記憶装置１は、メモリアクセス制御部２０、メモリ制御部３０、デコーダ部（行デコーダ５３，列デコーダ５１Ａ，５１Ｂ）、メモリセルアレイ（５２Ａ，５２Ｂ）を備える。本実施形態では、一つのメモリ制御部３０に対して２つのサブバンク５２Ａ，５２Ｂを備え、各サブバンクは、列デコーダ（５１Ａ，５１Ｂ）を個別に備える一方、行デコーダ（５３）は共有している。
　なお、図１におけるデコーダ部（行デコーダ５３，列デコーダ５１Ａ，５１Ｂ）及びサブバンク５２Ａ、５２Ｂ（メモリユニット）は、説明の都合上、１アドレスに対し１ビットのデータを持つ形態を想定した図示となっている。多ビットのデータを扱う場合には、これらは図２に示されるような構成を取る。言い換えれば、図２にされる複数の各メモリユニットや各デコーダ部を、まとめて一つに図示したのが図１の構成である。
　以下では、まず説明の簡単のために、１アドレスに１ビットのデータを持つ形態を想定して説明を行う。その後、図２を参照しながら１アドレスに対し多ビット（ｊビット）（ｊは２以上の自然数）のデータを持つ形態を取り扱う場合について説明する。
　再び図１に戻って説明を行う。メモリ制御部３０は、命令解釈部３１，バッファ３２，出力制御部３３，バッファ３４，行アドレスバッファ３５，比較部３７，書き込み／読み出し制御部４０（読み出し制御部３６，バッファ３８，書き込み制御部３９），読み書き切換制御部４１，サブバンク入れ換え部４２，及び読み出し回路４３を備える。
　なお、メモリアクセス制御部２０は、ＣＰＵ１０との間で信号の授受可能な構成である。ＣＰＵ１０は、中央演算装置（Central Processing Unit）であり、コマンド、アドレス、並びにデータを送ることが可能なバス（ＣＰＵバス１１）を介してメモリアクセス制御部２０と接続されている。このＣＰＵバス１１は、ＣＰＵ１０，メモリアクセス制御部２０以外にも、ネットワーク，ストレージ，グラフィック等の多数のハードウェアモジュール（不図示）に接続されているものとしても良い。
　メモリアクセス制御部２０は、ＣＰＵ１０から与えられた各情報を認識し、メモリバス２１を介して各情報毎にメモリ制御部３０内の適切な要素に与える。より具体的には、メモリアクセス制御部２０は、コマンド情報を命令解釈部３１に与え、アドレス情報をバッファ３２に与え、データ（書き込み対象データ）をバッファ３４に与える。
　メモリ制御部３０は、メモリアクセス制御部２０より与えられる各情報（コマンド，アドレス）を、サブバンク５２Ａ，５２Ｂに対するコマンド（書き込み，消去）やアドレス（行／列アドレス）に変換し、列デコーダ５１Ａ，５１Ｂ及び行デコーダ５３を制御する。
　サブバンク５２Ａ，５２Ｂはメモリセルアレイであり、列デコーダ５１Ａ，５１Ｂ及び行デコーダ５３から、メモリセルアレイ内の各メモリセルに対して所定の電圧が印加されることで、読み出しまたは書き込み（消去）処理が行われる。
　ここで、各サブバンク５２Ａ，５２Ｂは、共に、ＲＲＡＭ素子を有するメモリセルを行方向及び列方向にそれぞれ複数配列して構成される。また、行方向に延伸する複数のワード線、及び列方向に延伸する複数のビット線を備え、同一行に配置された前記メモリセルがそれぞれＲＲＡＭ素子の一端側を、選択トランジスタを介して同一の前記ワード線に接続し、同一列に配置された前記メモリセルがそれぞれＲＲＡＭ素子の他端側を同一の前記ビット線に接続する。サブバンク５２Ａ，５２Ｂの一例として、各メモリセルがＲＲＡＭ素子及び同素子に直列に選択トランジスタが接続されて構成される１Ｔ１Ｒ型構造を図３に示す。
　図３は、サブバンク５２Ｂの一構成例を示す回路図であり、各メモリセルが１つの選択トランジスタと１つの可変抵抗素子Ｒとからなる、いわゆる１Ｔ１Ｒ構成である。図３において、各メモリセルの選択トランジスタのゲートはワード線（Ｗ１～Ｗｎ）に接続されており、各ワード線は行デコーダ５３と接続される。また、各メモリセルの選択トランジスタのソースはソース線ＳＬを介して共通のソース線に接続されている。また、各メモリセル毎の可変抵抗素子Ｒの一方（上部電極側）はビット線（Ｂ１～Ｂｍ）に接続されており、各ビット線は列デコーダ５１Ｂに接続される。ｎ及びｍは自然数である。また、サブバンク５２Ａも同様の構成である。
　なお、本実施形態では、サブバンク５２Ａと５２Ｂとは、メモリアドレスがサブバンク間で交互に連続するようにアドレス割り当てがされているものとする。より具体的には、サブバンク５２Ａには偶数アドレスが割り当てられ、サブバンク５２Ｂには奇数アドレスが割り当てられている。
　再び図１に戻り、命令解釈部３１は、入力されたコマンドを本実施形態に即した形に変換し、読み出し制御部３６，読み書き切換制御部４１，及び行アドレスバッファ３５に送る。具体的には、書き込み（消去）コマンド「Ｗ」が入力された場合には、命令解釈部３１は、読み出し制御部３６，及び読み書き切換制御部４１に対して、信号ＣｏｍＣによって読み出しコマンド「Ｒ」を与えるとともに、信号Ｒ／Ｗをアクティブ（Ｈｉｇｈ状態）にして出力制御部３３及び比較部３７に与える。また、読み出しコマンド「Ｒ」が入力された場合には、命令解釈部３１は、読み出し制御部３６，及び読み書き切換制御部４１に対して、信号ＣｏｍＣによって読み出しコマンド「Ｒ」を与える一方、信号Ｒ／Ｗはインアクティブ（Ｌｏｗ状態）にする。すなわち、命令解釈部３１は、書き込み（消去）コマンド「Ｗ」が与えられた場合であっても、読み出しコマンド「Ｒ」が与えられた場合であっても、行アドレスバッファ３５，読み出し制御部３６，及び読み書き切換制御部４１に対して、信号ＣｏｍＣによって読み出しコマンド「Ｒ」を与える構成である。また、命令解釈部３１には他に「行アドレス指定」コマンド（以下、「Ａ」コマンドという）が入力されることがある。この「Ａ」コマンドはバッファ３２に行アドレス値が入力される時にメモリアクセス制御部２０から入力されるものである。これが入力された時は、命令解釈部３１は行アドレスバッファ３５に対して、信号ＣｏｍＣによって「Ａ」コマンドを与える。
　バッファ３２はＦＩＦＯ（FirstIn First Out）バッファであり、入力されたアドレス情報を一時的に格納する。そして、命令解釈部３１が信号ＣｏｍＣを出力するのに同期して、行アドレスバッファ３５及び読み出し制御部３６に対してアドレス情報を示す信号ＡｄｄＣを出力する。なお、このバッファ３２は、必ずしもＦＩＦＯである必要はなく、１アドレス分のバッファとして、コマンドが入力された時にのみアドレス値を取り込むようにしても良い。
　なお、命令解釈部３１がコマンドを出力するタイミングと同期させるべく、命令解釈部３１とバッファ３２とが信号線（不図示）で接続されており、命令解釈部３１がコマンドを出力すると、当該信号線がアクティブになる構成としても良い。この場合、当該信号線の立ち上がりに起因して、バッファ３２はアドレス情報を示す信号ＡｄｄＣを出力すれば良い。
　バッファ３４は、バッファ３２と同様にＦＩＦＯバッファである。本実施形態では、後述するように、書き込みコマンドが入力されてから、実際にサブバンク５２Ａ，５２Ｂへの書き込みが行われるまでに（一定の）時間を要する。バッファ３４は、書き込みコマンドが入力されてから、実際にサブバンク５２Ａ，５２Ｂへの書き込みが行われるまでに要する時間にわたって、書き込み対象データを保持する機能を表す。バッファ３４によって書き込み対象データが一定期間保持された後、バッファ３４から信号ＤａｔＯとして比較部３７及び書き込み制御部３９に出力される。
　読み出し制御部３６は、信号ＣｏｍＣによって命令解釈部３１から与えられるコマンドが「Ｒ」である場合に、信号ＡｄｄＣによってバッファ３２から指定されたアドレスに基づき、データの読み出しアドレスＡｄｄＣｒを演算してサブバンク入れ換え部４２に出力する。メモリアクセスの設定が、バースト（複数のアドレスに連続してデータを読み書きする）になっている場合には、前記バッファ３２から指定された一のアドレスに対し、設定されたバースト長（連続してデータを読み書きする回数）分のアドレスを順次計算して出力を行う。なお、前記バースト長は、本メモリと接続されたＣＰＵ１０等のホストにより本メモリに対して設定される値である。また、このバースト長を設定する方法については、どのような方法を用いても良く、本件発明の主旨と外れるためその説明を割愛する。
　読み出し制御部３６は、また、サブバンク入れ換え部４２に対して有効なアドレス値を出力している間には「Ｈｉｇｈ」、そうでない場合には「Ｌｏｗ」となる信号ＲＥをサブバンク入れ換え部４２に与える。
　比較部３７は、命令解釈部３１から前記Ｒ／Ｗ信号を受け、これがアクティブであった場合に、バッファ３４から与えられるＤａｔＯと読み出し回路４３から与えられるＤａｔＣの比較を行い、その結果Ｃｏｍｐを書き込み制御部３９に与える。後述するようにＤａｔＣ及びＤａｔＯが多ビットであった場合には、比較はビット単位で行い、ビット単位での一致／不一致を書き込み制御部３９に与える。つまり、データのビット幅が８ビットであれば、Ｃｏｍｐのビット幅も８ビットになり、データのビット幅が３２ビットであれば、Ｃｏｍｐのビット幅も３２ビットになる。Ｒ／Ｗ信号がインアクティブであった場合には何もしない。
　読み書き切換制御部４１は、信号ＣｏｍＣによって命令解釈部３１から与えられるコマンド「Ｒ」を受けると、サブバンク５２Ａとサブバンク５２Ｂの読み出しと書き込みを切り換えるための信号ＳＢＳｅｌを生成し、サブバンク入れ換え部４２と行デコーダ５３に供給する。前述したように、本実施形態においては、サブバンク５２Ａには偶数アドレスが割り当てられており、サブバンク５２Ｂには奇数アドレスが割り当てられている。つまり、連続するアドレスが、サブバンク５２Ａ，５２Ｂ間で交互に割り当てられている。
　ここで、前記信号ＳＢＳｅｌは、サブバンク５２Ａから読み出しを行う際には信号レベルを「Ｌｏｗ」とし、サブバンク５２Ｂから読み出しを行う際には信号レベルを「Ｈｉｇｈ」とする。つまり、前記信号ＳＢＳｅｌが「Ｌｏｗ」である場合、読み出し対象となるサブバンク５２Ａに対し読み出し処理を行い、前記サブバンク５２Ａとは別のサブバンク５２Ｂに対して書き込み処理を行う。逆に、前記信号ＳＢＳｅｌが「Ｈｉｇｈ」である場合、読み出し対象となるサブバンク５２Ｂに対し読み出し処理を行い、前記サブバンク５２Ｂとは異なるサブバンク５２Ａに対して書き込み処理を行う。
　行アドレスバッファ３５は、命令解釈部３１から「Ａ」コマンドが与えられると、バッファ３２から与えられるアドレス値を内部に保持する。そして、その直後に、読み出しコマンド「Ｒ」または書き込みコマンド「Ｗ」を受けとると、保持されたアドレス値を信号Ｒｏｗとして適切なタイミングで行デコーダ５３に出力する。なお、ここでの適切なタイミングとは、前記行アドレスによって示されるサブバンク５２Ａ、５２Ｂ中のメモリセルに対するアクセス時刻に間に合うタイミングである。
　バッファ３８は、読み出し制御部３６から出力された信号ＡｄｄＣｒに示されるアドレス値を、信号ＡｄｄＣｄとして書き込み制御部３９に適切なタイミングで渡すためのＦＩＦＯバッファである。ここでの適切なタイミングとは、後述する比較部３７が比較結果を信号Ｃｏｍｐとして出力するタイミングと同期したタイミングである。
　書き込み制御部３９は、比較部３７からの比較結果（信号Ｃｏｍｐ）を受け、サブバンク入れ換え部４２に対して、書き換えが必要なビットに対する書き込み指示（信号ＷＥ、ＡｄｄＯｗ、ＤａｔＯｗ）を出力する。信号ＤａｔＯｗは、書き込み対象データを示しており、バッファ３４から与えられるＤａｔＯと同様の内容を示すデータである。また、信号ＷＥは書き込みが必要か否かを示す信号である。また、信号ＡｄｄＯｗは列アドレス値を示し、バッファ３８から与えられるアドレス値ＡｄｄＣｄと同様の内容を示す信号であるが、出力タイミングを信号ＷＥと同期させたものである。
　出力制御部３３は、読み出し回路４３から読み出されたデータ（信号ＤａｔＣ）を、メモリバス２１に出力するか否かを制御する手段である。より具体的には、命令解釈部３１から与えられた信号Ｒ／Ｗがアクティブ（Ｈｉｇｈ状態）である場合には、読み出し回路４３から与えられたデータをメモリバス２１に出力しない。逆に、命令解釈部３１から与えられた信号Ｒ／Ｗがインアクティブ（Ｌｏｗ状態）である場合には、読み出し回路４３から与えられたデータをメモリバス２１に出力する。言い換えれば、メモリアクセス制御部２０から与えられるコマンドが「Ｗ」である場合には、読み出し回路４３から与えられたデータをメモリバス２１に出力せず、コマンドが「Ｒ」である場合には、読み出し回路４３から与えられたデータをメモリバス２１に出力する。なお、読み出し回路４３からＤａｔＣにデータが出力されたことは、信号ＤＥがアクティブ（Ｈｉｇｈ）となることで示される。
　サブバンク入れ換え部４２は、サブバンク５２Ａ，５２Ｂへの書き込みと読み出しの切り換えを行う。具体的には、サブバンク入れ換え部４２は、読み書き切換制御部４１から与えられる信号ＳＢＳｅｌが「Ｌｏｗ」である場合には、サブバンク５２Ａに読み出しを、サブバンク５２Ｂに書き込みを行う指示を与え、逆に信号ＳＢＳｅｌが「Ｈｉｇｈ」である場合には、サブバンク５２Ｂに読み出しを、サブバンク５２Ａに書き込みを行う指示を与える。その際、読み出しは、読み出し制御部３６からの信号ＲＥ、ＡｄｄＣｒに基づいて行われ、書き込みは書き込み制御部３９からの信号ＷＥ、ＡｄｄＯｗ、ＤａｔＯｗに基づいて行われる。
　サブバンク入れ換え部４２は、読み出し制御部３６から与えられる信号ＲＥが「Ｈｉｇｈ」である場合にのみ読み出し指示を与える。そして、前記のように、読み書き切換制御部４１から与えられる信号ＳＢＳｅｌの値によって、サブバンク５２Ａとサブバンク５２Ｂのどちらから読み出しを行うかが決定される。つまり、信号ＳＢＳｅｌが「Ｌｏｗ」の場合には、列デコーダ５１Ａに対して読み出し指示を出すことにより、読み出し回路４３によってサブバンク５２Ａに記録されているデータが読み出され、逆に信号ＳＢＳｅｌが「Ｈｉｇｈ」の場合には、列デコーダ５１Ｂに対して読み出し指示を出すことにより、サブバンク５２Ｂに記録されているデータが読み出される。このとき、読み出し制御部３６から与えられる信号ＡｄｄＣｒによって指定されたアドレスに対応したメモリセルの読み出しが行われる。
　また、サブバンク入れ換え部４２は、書き込み制御部３９から与えられる信号ＷＥのうち、「Ｈｉｇｈ」であるビットにのみ書き込み指示を与え、当該ビットに対する書き込み動作が実行される。そして、前記のように、読み書き切換制御部４１から与えられる信号ＳＢＳｅｌの値によって、サブバンク５２Ａとサブバンク５２Ｂのどちらに書き込みを行うかが決定される。つまり、信号ＳＢＳｅｌが「Ｌｏｗ」の場合には、列デコーダ５１Ｂに対して書き込み指示を出すことにより、サブバンク５２Ｂに対してデータの書き込みが行われ、逆に、信号ＳＢＳｅｌが「Ｈｉｇｈ」の場合には、列デコーダ５１Ａに対して書き込み指示を出すことにより、サブバンク５２Ａに対してデータの書き込みが行われる。このとき、書き込み制御部３９から与えられる信号ＡｄｄＯｗによって指定されたアドレスに対応したメモリセルに対して、書き込み制御部３９から与えられる信号ＤａｔＯｗによって指定された書き込み対象データが書き込まれる。
　行デコーダ５３は、読み書き切換制御部４１から与えられる信号ＳＢＳｅｌの値によって、サブバンク５２Ａとサブバンク５２Ｂに対する制御を切り換える。即ち、信号ＳＢＳｅｌが「Ｌｏｗ」の場合には、サブバンク５２Ａに対して読み出し、サブバンク５２Ｂに対して書き込みのための制御を行い、「Ｈｉｇｈ」の場合には、サブバンク５２Ａに対して書き込み、サブバンク５２Ｂに対して読み出しのための制御を行う。
　以下、図４のタイミングチャートを用いて、具体的な書き込み動作の手順を説明する。
　図４は、本実施形態における不揮発性半導体記憶装置（メモリ）へのバースト書き込み処理の手順を示すタイミングチャートである。図４では、クロック同期式のメモリで、バースト長が４である場合が想定されている。図４の上部に記載されたｔ１～ｔ２０の符号は、クロックの立ち上がりの時刻を示している。なお、コマンド入力からサブバンクへの読み書きまでのレイテンシについては設計事項であり、図４によって限定される要素ではない。
　メモリ制御部３０に対し、行アドレス指定コマンド「Ａ」及び行アドレス「Ｒ１」が与えられると（時刻ｔ２）、コマンド「Ａ」を受けた命令解釈部３１は、適切なタイミング（例えばｔ３～ｔ４間）で、信号ＣｏｍＣによって行アドレスバッファ３５に対してコマンド「Ａ」を送る。行アドレス「Ｒ１」は、一旦バッファ３２に取り込まれた後、信号ＣｏｍＣとしてコマンド「Ａ」が出力されるのと同期して信号ＡｄｄＣとして行アドレスバッファ３５及び読み出し制御部３６に対して出力される。行アドレスバッファ３５は、信号ＣｏｍＣとして入力されたコマンド「Ａ」をトリガとして、信号ＡｄｄＣとして入力された行アドレス「Ｒ１」を内部のバッファに保持する。
　続いて、メモリ制御部３０に、書き込みコマンド「Ｗ」と指定アドレス「Ｃ１」が与えられると（時刻ｔ４）、コマンド「Ｗ」を受けた命令解釈部３１は、適切なタイミング（例えばｔ５～ｔ６間）で、読み出し制御部３６、読み書き切換制御部４１に対して信号ＣｏｍＣとしてコマンド「Ｒ」を出力する。また、アドレス「Ｃ１」は、一旦バッファ３２に保持された後、信号ＣｏｍＣとして命令解釈部３１からコマンド「Ｒ」が出力されるのと同期して、信号ＡｄｄＣとして読み出し制御部３６に出力される。読み出し制御部３６は、信号ＣｏｍＣとして入力されるコマンド「Ｒ」をトリガとして、信号ＡｄｄＣとして入力されるアドレス「Ｃ１」を内部のバッファに保持する。また、命令解釈部３１は、適切なタイミングで信号Ｒ／Ｗを「Ｈｉｇｈ」レベルとする。図４では、命令解釈部３１がコマンド「Ｒ」を信号ＣｏｍＣに出力するタイミングをトリガとして、信号Ｒ／Ｗを「Ｈｉｇｈ」レベルとしている。
　読み出し制御部３６は、コマンド「Ｒ」を１回受ける毎に、バースト長相当分の連続するアドレス値を信号ＡｄｄＣｒとしてサブバンク入れ換え部４２に対して出力する。ここでは、バースト長を４としているので、４回分の連続するアドレス値が信号ＡｄｄＣｒに読み出し制御部３６からサブバンク入れ換え部４２へと出力されることになる。すなわち、読み出し制御部３６は、前記ｔ５～ｔ６間に「Ｒ」コマンドを受けた結果として、時刻ｔ６～ｔ１０間に、読み出し制御部３６はアドレス「Ｃ１」、「Ｃ１＋１」、「Ｃ１＋２」、「Ｃ１＋３」を信号ＡｄｄＣｒとして出力するということになる。また、このアドレスを出力している間、読み出し制御部３６は「Ｈｉｇｈ」レベルの信号ＲＥを出力する。
　また、メモリ制御部３０は、前記「Ｗ」コマンドが入力されると同時に（時刻ｔ４）、書き込み対象データの入力を受け付ける。本実施形態で説明する実施例では、バースト長が４であるので、１つの「Ｗ」コマンドに対し４つの書き込み対象データ（Ｄ０、Ｄ１、Ｄ２、Ｄ３）が入力される（時刻ｔ４～ｔ７）。入力された書き込み対象データは、時刻ｔ８以後に、比較部３７においてサブバンク５２Ａまたは５２Ｂから読み出された既書き込みデータとの比較が行われるまで、バッファ３４で一時的に保持される。
　図４のタイミングチャートでは、サブバンクへのアクセス開始を時刻ｔ７としているため、この時点で、行アドレスバッファ３５が行デコーダ５３に対して、行アドレス「Ｒ１」を示す信号Ｒｏｗを供給し、当該行アドレス線をアクティブ化している。もちろん、この時刻ｔ７よりも早いタイミングで当該行アドレス線をアクティブとしても良いが、同様のアクセスが連続する場合には、前記のタイミングがアクセス間隔を短くできて良い。
　時刻ｔ７以後、読み出し制御部３６から与えられた信号ＲＥ（読み出しトリガ信号に相当）、及び信号ＡｄｄＣｒ（読み出し指定アドレス信号に相当）に基づき、サブバンク入れ換え部４２は、列デコーダ５１Ａ，５１Ｂを介して、サブバンク５２Ａ，５２Ｂへの読み出し処理を開始する。サブバンク入れ換え部４２は、読み書き切換制御部４１から入力される信号ＳＢＳｅｌの値（Ｈｉｇｈ／Ｌｏｗ）により、読み出し対象サブバンクをサブバンク５２Ａ，５２Ｂに振り分ける。このサブバンク入れ換え部４２の処理によって、各サブバンク５２Ａ，５２Ｂから交互に読み出し処理が行われる。すなわち、信号ＳＢＳｅｌが「Ｌｏｗ」の場合は、サブバンク入れ換え部４２は列デコーダ５１Ａに対して読み出し指示を行い、これによって読み出し回路４３がサブバンク５２Ａから既書き込みデータの読み出しを行う。また、信号ＳＢＳｅｌが「Ｈｉｇｈ」の場合は、サブバンク入れ換え部４２は列デコーダ５１Ｂに対して読み出し指示を行い、これによって読み出し回路４３がサブバンク５２Ｂから既書き込みデータの読み出しを行う。
　本実施形態では、連続するアドレスが交互にサブバンク５２Ａとサブバンク５２Ｂに割り当ててられていることになるので、アドレスＣ１並びにＣ１＋２は同一のサブバンク内に存在し、アドレスＣ１＋１並びにＣ１＋３は別の同一のサブバンク内に存在することになる。ここでは、アドレスＣ１並びにＣ１＋２がサブバンク５２Ａに存在し、アドレスＣ１＋１並びにＣ１＋３がサブバンク５２Ｂ内に存在するものとして説明する。
　サブバンク入れ換え部４２と列デコーダ５１Ａとの間では、信号ＲＷＡ，ＷＥＡ，ＡＤＡ，ＤＷＡ、ＤＲＡの各信号の授受が行われる。信号ＲＷＡは読み出しか書き込みかを示す信号であり、信号ＡＤＡは書き込みを行う列アドレスを示す信号であり、信号ＤＷＡは書き込みを行うデータ（書き込み対象データ）を示す信号であり、信号ＷＥＡはデータの書き込みを行うか否かを示す信号である。信号ＷＥＡに関しては、ここで説明しているように、１アドレスに対しデータが１ビットしかないような場合には無くても良いが、後述するように、データが多ビットである場合には、どのビットを書き込むかを示すという役割を担う。これらの４信号は、サブバンク入れ換え部４２から列デコーダ５１Ａに対して出力される。
　また、信号ＤＲＡは、サブバンク５２Ａから読み出された既書き込みデータを示す信号であり、列デコーダ５１Ａからサブバンク入れ換え部４２に対して出力される。なお、この信号ＤＲＡは増幅前の微弱信号であり、その後、読み出し回路４３によって増幅されて、既書き込みデータＤａｔＣとして出力される構成である。
　列デコーダ５１Ａは、信号ＲＷＡが「Ｒ」である場合、信号ＡＤＡによって指定されたアドレスに格納された既書き込みデータの読み出しを行うための電圧印加を行い、既書き込みデータは信号ＤＲＡとしてサブバンク入れ換え部４２に出力される。また、列デコーダ５１Ａは、信号ＲＷＡが「Ｗ」である場合、信号ＡＤＡによって指定されたアドレスに、信号ＤＷＡとして入力された書き込み対象データを書き込むべく電圧印加を行う。このとき、書き込みを行うか否かは信号ＷＥＡによって決定される。例えば、信号ＤＷＡ（書き込みデータ）が８ビット幅であった場合、信号ＷＥＡが「０００００００１」という値であれば、信号ＤＷＡの最下位ビットのみが書き込みを行うビットであり、残りの７ビットは書き込みを行わないビットということになる。
　サブバンク入れ換え部４２と列デコーダ５１Ｂとの間においても、列デコーダ５１Ａとの間と同様、信号ＲＷＢ，ＷＥＢ，ＡＤＢ，ＤＷＢ，ＤＲＢの各信号の授受が行われる。信号ＲＷＢは読み出しか書き込みかを示す信号であり、信号ＡＤＢは書き込みを行う列アドレスを示す信号であり、信号ＤＷＢは書き込みを行うデータ（書き込み対象データ）を示す信号であり、信号ＷＥＢはデータの書き込みを行うか否かを示す信号である。信号ＷＥＢについても、信号ＷＥＡと同様、ここで説明しているように、１アドレスに対しデータが１ビットしかないような場合には無くても良いが、後述するように、データが多ビットである場合には、どのビットを書き込むかを示すという役割を担う。これらの４信号は、サブバンク入れ換え部４２から列デコーダ５１Ｂに対して出力される。なお、信号ＤＲＢは、サブバンク５２Ｂから読み出された既書き込みデータを示す信号であり、列デコーダ５１Ｂからサブバンク入れ換え部４２に対して出力される。なお、この信号ＤＲＢは増幅前の微弱信号であり、その後、読み出し回路４３によって増幅されて既書き込みデータＤａｔＣとして出力される構成である。
　また、列デコーダ５１Ａと５１Ｂは、共に同一の機能を持つブロックである。
　サブバンク入れ換え部４２は、信号ＲＥが「Ｈｉｇｈ」である間、読み出し指示を列デコーダ５１Ａまたは５１Ｂに与える。まず、時刻ｔ７～ｔ８において、信号ＳＢＳｅｌが「Ｌｏｗ」であることより、列デコーダ５１Ａに対し、信号ＡｄｄＣｒによって指定されたアドレスＣ１に対応したメモリセルの既書き込みデータの読み出し指示を与える。このとき、行デコーダ５３によって指定された行アドレス（信号Ｒｏｗによって指定された行アドレスＲ１）がアクティブになっている。そして、時刻ｔ７～ｔ８期間内に、列デコーダ５１Ａは、サブバンク５２ＡからアドレスＣ１に対応したメモリセルの既書き込みデータを信号ＤＲＡとしてサブバンク入れ換え部４２に送出する。
　次に、時刻ｔ８～ｔ９において、信号ＳＢＳｅｌが「Ｈｉｇｈ」であることより、サブバンク入れ換え部４２は、列デコーダ５１Ｂに対し、信号ＡｄｄＣｒによって指定されたアドレスＣ１＋１に対応したメモリセルの既書き込みデータの読み出し指示を与える。このとき、行デコーダ５３によって指定された行アドレス（信号Ｒｏｗによって指定された行アドレスＲ１）がアクティブになっている。そして、時刻ｔ８～ｔ９期間内に、列デコーダ５１Ｂは、サブバンク５２ＢからアドレスＣ１＋１に対応したメモリセルの既書き込みデータを信号ＤＲＢとしてサブバンク入れ換え部４２に送出する。
　以下同様の手順によって、時刻ｔ９～ｔ１０に列デコーダ５１Ａはサブバンク５２ＡからアドレスＣ１＋２に対応したメモリセルの既書き込みデータを信号ＤＲＡとしてサブバンク入れ換え部４２に送出する。また、時刻ｔ１０～ｔ１１に列デコーダ５１Ｂはサブバンク５２ＢからアドレスＣ１＋３に対応したメモリセルの既書き込みデータを信号ＤＲＢとしてサブバンク入れ換え部４２に送出する。
　比較部３７は、命令解釈部３１から与えられる信号Ｒ／Ｗが「Ｈｉｇｈ」である場合に、読み出し回路４３から与えられる信号ＤａｔＣが示す既書き込みデータと、バッファ３４から与えられる信号ＤａｔＯが示す書き込み対象データとの比較を行い、比較結果を信号Ｃｏｍｐとして書き込み制御部３９に出力する。
　図４では、時刻ｔ８～ｔ１２にわたって、サブバンク入れ換え部４２によってマージされた読み出しデータ（Ｑ０～Ｑ３）が、読み出し回路４３より信号ＤａｔＣとして比較部３７に出力される。なお、信号ＤａｔＣからデータが出力されている間、信号ＤＥがアクティブ（Ｈｉｇｈ）となっている。つまり、この信号ＤＥによって信号ＤａｔＣからデータが出力されていることを認識できる。また、この信号ＤＥは、バッファ３４に入力され、これにより、信号ＤａｔＣが比較部３７に入力されるタイミングと同期して、バッファ３４から書き込み対象データＤａｔＯが比較部３７に入力される（ｔ８～ｔ１２）。信号ＤＥは比較部３７にも入力され、比較部３７は、この信号ＤＥがアクティブである時に、書き込み対象データＤａｔＯと既書き込みデータＤａｔＣとの比較演算を行い、比較結果を信号Ｃｏｍｐとして出力する。すなわち、時刻ｔ８～ｔ９間には、既書き込みデータ「Ｑ０」と、書き込み対象データ「Ｄ０」とを比較し、その結果を示すデータ「Ｇ０」を書き込み制御部３９に出力する。
　以下、アドレスを１ずつずらして読み出した既書き込みデータと、対応するアドレスの書き込み対象データとの比較を行う。すなわち、時刻ｔ９～ｔ１０間には「Ｄ１」と「Ｑ１」を比較して比較結果を「Ｇ１」とし、時刻ｔ１０～ｔ１１間には「Ｄ２」と「Ｑ２」を比較して比較結果を「Ｇ２」とし、時刻ｔ１１～ｔ１２間には「Ｄ３」と「Ｑ３」を比較して比較結果を「Ｇ３」とする。すなわち、比較部３７は、時刻ｔ８～ｔ１２にかけて、既書き込みデータＤａｔＣ（Ｑ０～Ｑ３）と、書き込み対象データＤａｔＯ（Ｄ０～Ｄ３）の比較結果を、信号Ｃｏｍｐ（Ｇ０～Ｇ３）として書き込み制御部３９に出力する。
　書き込み制御部３９は、比較部３７から入力された信号Ｃｏｍｐのデータに基づいてサブバンク入れ換え部４２に対してデータの書き込み制御を行う。具体的には、バッファ３８に保持されていたアドレスに、バッファ３４に保持されていた書き込み対象データのうち、比較部３７から指定されたビットを書き込むという指示を出す。このとき、書き込み制御部３９は、サブバンク入れ換え部４３に対し、信号ＡｄｄＯｗによってアドレスを指定し、信号ＷＥによって書き込みビットを指定し、信号ＤａｔＯｗによって書き込み対象データを指定する（時刻ｔ９～ｔ１３間）。なお、書き込みビットを示す信号ＷＥは、比較部３７から与えられる信号Ｃｏｍｐに基づいて生成され、後述するようにデータが多ビットである場合には、既書き込みデータと書き込み対象データの比較結果が異なるビットのみが書き込みビットとして指定される。
　サブバンク入れ換え部４２は、書き込み制御部３９から前記データ書き込み指示を受けると、列デコーダ５１Ａ，５１Ｂに対して書き込み指示を行う（時刻ｔ１０～ｔ１４間）。このとき、一の列デコーダに対して読み出し処理が行われている間には、それとは別の列デコーダに対して書き込み指示を与える。より具体的には、例えば、時刻ｔ１０～ｔ１１間には列デコーダ５１Ａに対して書き込み指示を与え、時刻ｔ１１～ｔ１２間には列デコーダ５１Ｂに対して書き込み指示を与える。これにより、列デコーダ５１Ｂに対して読み出し指示が与えられている時刻ｔ１０～ｔ１１間に、列デコーダ５１Ａに対して書き込み指示が与えられる構成となる。また、列デコーダ５１Ａに対して読み出し指示が与えられている時刻ｔ１１～ｔ１２間に、列デコーダ５１Ｂに対して書き込み指示が与えられる構成となる。
　このようにして、時刻ｔ４に入力された「Ｗ」コマンドに対応した書き込み対象データ（Ｄ０～Ｄ３）は、時刻ｔ１０～ｔ１４間において各サブバンク内に書き込みが完了する（もしくは同一の既書き込みデータがそのまま利用される）。時刻ｔ８に入力された「Ｗ」コマンドに対応した書き込み対象データ（Ｄ４～Ｄ７）に対しても、前記と同様の処理を行う。このとき、図４を参照すれば、データＤ３の書き込みが完了した時刻ｔ１３～ｔ１４間のタイミングに続いて、時刻ｔ１４～ｔ１５間にデータＤ４のサブバンク５１Ａへの書き込みが行われる。すなわち、書き込みコマンド「Ｗ」が（バースト長の間隔で）連続してメモリ制御部３０に入力された場合であっても、書き込みにタイムラグが生じず、これによって書き込み速度が遅くなるということがない。
　次に、図５のタイミングチャートを用いて、具体的な読み出し動作の手順を説明する。なお、図５の場合も、図４と同様、バースト長が４の場合を例示している。読み出し動作は、図４に示した書き込み動作手順において、比較部３７による比較処理、書き込み制御部３９及びサブバンク入れ換え部４２による書き込み指示、両列デコーダ５１Ａ，５１Ｂによる書き込み処理が行われないものと考えれば良い。
　メモリ制御部３０に対し、行アドレス指定コマンド「Ａ」及び行アドレス「Ｒ１」が与えられると（時刻ｔ２）、書き込み動作の場合と同様、コマンド「Ａ」を受けた命令解釈部３１は、適切なタイミング（例えばｔ３～ｔ４間）で、コマンド「Ａ」を信号ＣｏｍＣとして行アドレスバッファ３５に送る。行アドレス「Ｒ１」は、一旦バッファ３２に取り込まれた後、信号ＣｏｍＣとしてコマンド「Ａ」が出力されるのと同期して信号ＡｄｄＣとして行アドレスバッファ３５及び読み出し制御部３６に対して出力される。行アドレスバッファ３５は、信号ＣｏｍＣとして入力されたコマンド「Ａ」をトリガとして、信号ＡｄｄＣとして入力された行アドレス「Ｒ１」を内部のバッファに保持する。
　続いて、メモリ制御部３０に、読み出しコマンド「Ｒ」と指定アドレス「Ｃ１」が与えられると（時刻ｔ４）、コマンド「Ｒ」を受けた命令解釈部３１は、適切なタイミング（例えばｔ５～ｔ６間）で、読み出し制御部３６、読み書き切換制御部４１に対して信号ＣｏｍＣとしてコマンド「Ｒ」を出力する。また、アドレス「Ｃ１」は、一旦バッファ３２に保持された後、信号ＣｏｍＣとしてコマンド「Ｒ」が出力されるのと同期して、信号ＡｄｄＣとして読み出し制御部３６に出力される。読み出し制御部３６は、信号ＣｏｍＣとして入力されるコマンド「Ｒ」をトリガとして、信号ＡｄｄＣとして入力されるアドレス「Ｃ１」を内部のバッファに保持する。ただし、命令解釈部３１は、入力されたコマンドが読み出しコマンド「Ｒ」であるため、書き込み時と違って「Ｌｏｗ」レベルの信号Ｒ／Ｗを出力する。この信号Ｒ／Ｗは、例えば命令解釈部３１に対して書き込みコマンド「Ｗ」が入力されるまでの間、「Ｌｏｗ」レベルが維持されるものとしても構わない。
　読み出し制御部３６は、書き込み時と同様、コマンド「Ｒ」を１回受ける毎に、バースト長相当分の連続するアドレス値を信号ＡｄｄＣｒとしてサブバンク入れ換え部４２に対して出力する。書き込み時と同様にバースト長を４とすると、前記ｔ５～ｔ６間に受けた「Ｒ」コマンドに対し、時刻ｔ６～ｔ１０間に、アドレス「Ｃ１」、「Ｃ１＋１」、「Ｃ１＋２」、「Ｃ１＋３」を出力する。このアドレスを出力している間、読み出し制御部３６は、「Ｈｉｇｈ」レベルの信号ＲＥを出力する。
　そして時刻ｔ７以後、書き込み処理時の場合と同様に、読み出し制御部３６から与えられた信号ＲＥ（読み出しトリガ信号に相当）、及び信号ＡｄｄＣｒ（読み出し指定アドレス信号に相当）に基づき、サブバンク入れ換え部４２及び列デコーダ５１Ａ，５１Ｂを介して、サブバンク５２Ａ，５２Ｂへの読み出し処理が開始される。サブバンク入れ換え部４２は、読み書き切換制御部４１から入力される信号ＳＢＳｅｌの値（Ｈｉｇｈ／Ｌｏｗ）により、読み出し対象サブバンクをサブバンク５２Ａ，５２Ｂ間で振り分け、これによって、各サブバンク５２Ａ，５２Ｂから交互に読み出し処理が行われる。そして、読み出されたデータは、サブバンク入れ換え部４２を介して読み出し回路４３に与えられ、ここで増幅処理が施された後、信号ＤａｔＣとして出力制御部３３に送られる（時刻ｔ８～ｔ１２）。信号ＤａｔＣからデータが出力されていることは信号ＤＥがアクティブ（Ｈｉｇｈ）となることで示される。出力制御部３３は、入力された信号Ｒ／Ｗが「Ｌｏｗ」レベルであることを認識し、入力された信号ＤａｔＣをメモリバス２１へと送出する。
　一方、比較部３７は、入力された信号Ｒ／Ｗが「Ｌｏｗ」レベルであることを認識すると、比較処理を実行しない。なお、読み出し処理であるため、当然に書き込み対象データが入力されていない状態であるから、比較部３７に対して信号ＤａｔＯは入力されない構成である。
　なお、時刻ｔ４に引き続き、時刻ｔ８において読み出しコマンド「Ｒ」、及び読み出し用行アドレス「Ｃ２」が入力された場合においても、時刻ｔ１１～ｔ１５にかけて各サブバンクに対してアドレス「Ｃ２」、「Ｃ２＋１」、「Ｃ２＋２」、「Ｃ２＋３」に係るメモリセルの読み出し指示が行われ、これによって時刻ｔ１２～ｔ１６にかけて当該アドレス位置のデータ読み出しが行われる。つまり、読み出しコマンド「Ｒ」が（バースト長の間隔で）連続してメモリ制御部３０に入力された場合であっても、読み出しにタイムラグが生じず、これによって読み出し速度が遅くなるということがない。同様に、読み出しコマンド「Ｒ」の後に書き込みコマンド「Ｗ」が入力された場合や、その反対の場合においても、タイムラグを生じることがない。
　上述したように、本実施形態のような構成とすることで、書き込みコマンド「Ｗ」が与えられた場合、実際にメモリセルに対する書き込み処理を行う前に書き込み対象のメモリセルから既書き込みデータの読み出しを行って書き込み対象データとの比較が行われる。そして、比較結果が異なる場合にのみ当該メモリセルに対して書き込み対象データの書き込み処理が行われ、比較結果が同一の場合には書き込み処理が行われない。従って、従来の書き込み処理と比較して、同一メモリセルに対して実際に書き込み用電圧が印加されて書き込み処理が行われる回数が減少する。これにより、各メモリセルを延命させることができる。
　そして、上述したように、一のサブバンクに対して既書き込みデータと書き込み対象データの比較を行っている間に、他のサブバンクに対して書き込み用電圧を印加して書き込み処理を行うことができる構成であるため、書き込み処理においてタイムラグが発生するということがない。従って、従来方法から書き込み処理に要する時間を長くすることなく、メモリセルを延命させることができるという効果がある。
　また、本実施形態の構成では、単純に書き込み処理時において、書き込み対象のアドレスに係るメモリセルの既書き込みデータと書き込み対象データの比較を行うことのみでメモリセルの延命措置が可能となる。すなわち、従来のように、書き込み回数や書き込み順序を管理する必要がないため、ビット単位で書き込み（書き換え）が可能なＲＲＡＭに対しても容易に適用することができる。
　上記本実施形態において、サブバンク５２Ａには偶数アドレスが、５２Ｂには奇数アドレスがそれぞれ割り当てられているものとしたが、奇偶が逆であっても良い。さらには、連続する１アドレス毎に、各サブバンク間で交互にアドレスを割り当てる必要はなく、２アドレス毎や４アドレス毎等、複数アドレス毎にサブバンク間で交互になるようにアドレスを割り当てるものとしても良い。この場合、前記複数アドレスの数はバースト長の約数であれば良い。以下の第２実施形態でも同様とする。
　上記本実施形態において、各信号レベルが「Ｈｉｇｈ」であるか「Ｌｏｗ」であるかは一例であり、このレベルが反転しても良い。例えば、信号ＳＢＳｅｌが「Ｌｏｗ」である場合に、サブバンク５２Ｂから読み出しを、サブバンク５２Ａに書き込みを行う指示を与え、逆に信号ＳＢＳｅｌが「Ｈｉｇｈ」である場合には、サブバンク５２Ａから読み出しを、サブバンク５２Ｂに書き込みを行う指示を与えるものとしても良い。他の信号についても同様である。
　なお、上述の実施形態では、図１に基づいて動作の概略を説明してきた。以下では、図２を参照し、ｊビットのデータを持つ場合の取り扱いについて説明する。
　図２に示す構成は、図１におけるデコーダ部（行デコーダ５３，列デコーダ５１Ａ，５１Ｂ）及びサブバンク５２Ａ、５２Ｂに代えて、行デコーダ、列デコーダＡ、列デコーダＢ、サブバンクＡ、サブバンクＢを１組としたユニット（以下メモリユニット）をｊ組備える。
　図２において、符号５２Ａ０、５２Ａ１、５２Ａ２、５２Ａ３、５２Ｂ０、５２Ｂ１、５２Ｂ２、５２Ｂ３はサブバンクを、符号５１Ａ０、５１Ａ１、５１Ａ２、５１Ａ３、５１Ｂ０、５１Ｂ１、５１Ｂ２、５１Ｂ２は列デコーダを、符号５３０、５３１、５３２、５３３は行デコーダをそれぞれ示している。また、各サブバンク５２Ａ０、５２Ａ１、５２Ａ２、５２Ａ３をサブバンクＡと称し、各サブバンク５２Ｂ０、５２Ｂ１、５２Ｂ２、５２Ｂ３をサブバンクＢと称する。同様に、列デコーダ５１Ａ０、５１Ａ１、５１Ａ２、５１Ａ３を列デコーダＡと称し、列デコーダ５１Ｂ０、５１Ｂ１、５１Ｂ２、５１Ｂ２を列デコーダＢと称する。なお、図２において、符号５０１、５０２、５０３、５０４は、サブバンクＡ及びＢを１組としたメモリユニットを表す。
　先ずは図２に示すようにｊ組のメモリユニットが搭載された装置において、図１のメモリ制御部３０内で多ビット化される信号について言及する。基本的にはデータバスのビット幅がｊビットに多ビット化されることになる。またその制御信号もｊビットに多ビット化される。具体的には、メモリバス２１と接続されるデータ、バッファ３４の出力信号ＤａｔＯ、読み出し回路４３から出力されるＤａｔＣ、ＤａｔＯとＤａｔＣを比較した結果である比較部３７の出力Ｃｏｍｐ、書き込み制御部３９の出力ＤａｔＯｗとその書き込みイネーブルＷＥ、サブバンク入れ換え部４２の出力（書き込み）データＤＷＡ、ＤＷＢと各々の書き込みイネーブルＷＥＡ、ＷＥＢ、サブバンク入れ換え部４２の入力（読み出し）データＤＲＡ、ＤＲＢが多ビット化される。Ｃｏｍｐ、ＷＥ、ＷＥＡ、ＷＥＢの各ビットは、対応するデータＤａｔＯとＤａｔＣ、ＤａｔＯｗ、ＤＷＡ、ＤＷＢの各ビットと対応している。つまり、ＤａｔＯとＤａｔＣの最下位ビット同士の比較結果をＣｏｍｐの最下位ビットが示し、ＤａｔＯｗの最上位ビットの書き込みイネーブルをＷＥＡの最上位ビットが示す。
　次に図２における各信号線の接続について説明する。１からｊ番目までの全ての行デコーダに対しては、信号線ＲｏｗとＳＢＳｅｌ（信号ＲｏｗとＳＢＳｅｌが流れる信号線）が接続される。これは、すなわち各メモリユニット間において、同一の信号に基づいて行アドレスと読み書きの切り換え制御が行われることを示している。また、ｋ（１からｊまでの自然数）番目の列デコーダＡに対しては、読み書きコマンドＲＷＡ、書き込みイネーブルＷＥＡ［ｋ］、列アドレスＡＤＡ、書き込みデータＤＷＡ［ｋ］、読み出しデータＤＲＡ［ｋ］の各データを流す信号線が接続される。これは、読み書きコマンドＲＷＡ、列アドレスＡＤＡに関しては全ての列デコーダＡに同じものが与えられ、読み書きコマンドＲＷＡが「Ｗ（書き込み）」を示している場合には、ＷＥＡ［ｋ］がアクティブとなっているメモリユニットにのみ書き込みデータＤＷＡ［ｋ］が書き込まれ、読み書きコマンドＲＷＡが「Ｒ（読み出し）」を示している場合には、ＷＥＡ［ｋ］がアクティブとなっているメモリユニットからのみ読み出しデータＤＲＡ［ｋ］が読み出される、ということを示している。列デコーダＢに関しても、列デコーダＡと同様である。つまり、１からｊ番目の各メモリユニットは、各データ及びデータ制御線の１からｊビット目に各々対応している。
　上述した図１の構成は、まさに図２におけるｊ＝１のみを図示したものであり、図４及び図５におけるタイミングチャートも、ｊ＝１の場合に関して図示したものである。逆に言えば、図２の構成では、図１におけるタイミングチャートに示されるような動作が各メモリユニット毎に実行される。
　以下、本実施形態における不揮発性半導体記憶装置に対する書き込み／読み出し動作の方法、並びに製造方法について簡単に説明する。なお、これらの方法は、以下の第２，第３実施形態においても同様であり、これらの実施形態内では説明を割愛する。
　また、以下では、一例として各サブバンクが図３に示す回路構成である場合について説明する。さらに、本実施形態における以下の説明内においては、「書き込み」を「消去」と区別して説明する。そして、可変抵抗素子Ｒが低抵抗状態にある場合を「書き込み状態」と定義し、高抵抗状態にある場合を「消去状態」と定義する。
　さらに、各メモリセルを構成するＲＲＡＭが図１５に示されるような構成であって、下部電極１０３から上部電極１０１に向かう極性で両端に電圧が印加されることで低抵抗状態に遷移し、逆極性の電圧が印加されることで高抵抗状態に遷移する性質を有しているものとする。そして、この上部電極１０１にビット線が接続し、下部電極１０３にソース線が接続する構成であるとする。
　まず、メモリセルに対する書き込み動作（可変抵抗素子の低抵抗化）について説明する。書き込み対象メモリセルが指定されると、行デコーダ５３は、当該メモリセル（選択メモリセル）に接続されるワード線（選択ワード線）に＋２Ｖを印加し、前記選択ワード線以外のワード線（非選択ワード線）に０Ｖを印加する。そして、ソース線Ｓに０Ｖを印加する。さらに、列デコーダ（５１Ａ，５２Ａ）は、選択メモリセルに接続されるビット線（選択ビット線）に＋２Ｖを印加し、前記選択ビット線以外のビット線（非選択ビット線）に０Ｖを印加する。このとき、書き込み時には、選択メモリセルを構成する可変抵抗素子Ｒの上部電極に正極性の電圧が印加される（一方下部電極は接地されている）ので、当該可変抵抗素子Ｒが低抵抗状態に遷移し、これによってデータが書き込まれる。一方、非選択セルの可変抵抗素子Ｒには電圧がかからないので、データの書き込みがなされない（データの変動がない）。
　なお、選択ワード線に印加する電圧は、上記説明では＋２Ｖとしたが、この値は一例であり、実際には選択トランジスタが導通するのに十分な電圧（いわゆるトランジスタの閾値電圧）以上であれば良い。また、選択ビット線に印加する電圧は、上記説明では＋２Ｖとしたが、この値は一例であり、実際には、ソース線に印加される電圧との電位差によって可変抵抗素子の抵抗状態を遷移させるのに十分な電圧（スイッチング動作の閾値電圧）以上であれば良い。
　なお、メモリセルの消去動作（可変抵抗素子の高抵抗化）時には、消去対象メモリセル内の可変抵抗素子の両端に印加される電圧の極性を、書き込み時に対して反転させれば良い。すなわち、書き込み時と同様、選択トランジスタを導通させるべく、行デコーダ（５１Ａ，５２Ａ）は、選択ビット線に０Ｖ，非選択ビット線に＋２Ｖを印加し、さらにソース線Ｓに＋２Ｖを印加する。これにより、選択メモリセルを構成する可変抵抗素子Ｒの下部電極に正極性の電圧が印加される（一方上部電極は接地されている）ので、当該可変抵抗素子Ｒが高抵抗状態に遷移し、これによってデータが消去される。一方、非選択セルの可変抵抗素子Ｒには電圧がかからないので、データの消去がなされない（データの変動がない）。
　次に、メモリセルの読み出し動作について説明する。読み出し対象メモリセルが指定されると、行デコーダ５３は、選択メモリセルに接続される選択ワード線に＋２Ｖを印加し、前記選択ワード線以外の非選択ワード線に０Ｖを印加する。そして、ソース線Ｓに０Ｖを印加する。さらに、列デコーダ（５１Ａ，５２Ａ）は、選択メモリセルに接続されるビット線（選択ビット線）に＋１Ｖを印加し、前記選択ビット線以外のビット線（非選択ビット線）に０Ｖを印加する。これにより、選択メモリセルに接続された選択トランジスタが導通した状態で、ビット線－ソース線間に読み出し用の電圧１Ｖが印加される。実際には、配線抵抗や選択トランジスタのオン抵抗が存在するため、これらの抵抗によって電圧降下が生じるため、選択メモリセル内の可変抵抗素子Ｒの両端には、１Ｖよりも低電圧（例えば０．７Ｖ程度）が印加される状態となる。
　この状態の下で、選択ビット線を流れる電流（読み出し電流）を検出し、読み出し回路４３によって増幅することで、電圧信号に変換し、信号ＤａｔＣとして比較部３７あるいは出力制御部３３に出力する。読み出し対象の選択メモリセルの可変抵抗素子が高抵抗状態である場合には読み出し電流が小さく、逆に低抵抗状態である場合には読み出し電流が大きいため、信号ＤａｔＣの大きさを判断することで読み出し対象メモリセル内の可変抵抗素子の抵抗状態を検出することができる。つまり、信号ＤａｔＣが小さい場合には、対象メモリセルが高抵抗状態、すなわち「消去状態」であり、逆に、信号ＤａｔＣが大きい場合には、対象メモリセルが低抵抗状態、すなわち「書き込み状態」であることが認識される。
　なお、読み出し動作時においても、選択ワード線に印加する電圧は、上記説明では＋２Ｖとしたが、この値は一例であり、実際には選択トランジスタが導通するのに十分な電圧（いわゆるトランジスタの閾値電圧）以上であれば良い。また、選択ビット線に印加する電圧は、上記説明では＋１Ｖとしたが、この値は一例であり、実際には、ソース線に印加される電圧との電位差によって可変抵抗素子の抵抗状態を検出可能で、且つ、同抵抗状態が変化しない範囲内（書き換え動作が起こらない範囲内）の電圧であれば良い。
　次に、図３に示すような１Ｔ１Ｒ型のメモリセルを備えた不揮発性半導体記憶装置の製造方法について簡単に説明する。図６は、このようなメモリセルの概略断面構造図である。なお、図６は、概念的に図示したものであり、図面上の寸法比と実際の寸法比は必ずしも一致するものではない。
　まず、半導体基板６０に選択トランジスタＴを形成する。即ち、素子分離領域６１を形成した半導体基板６０上にゲート絶縁膜６２、ゲート電極６３、及びドレイン拡散領域６４とソース拡散領域６５から構成される選択トランジスタＴを形成する。この際、図示はしていないが、メモリセル以外の周辺回路（前述のメモリ制御部３０等）を合わせて形成する。
　次に、ＢＰＳＧ（Boron Phosphorous Silicate Glass）からなる層間絶縁膜６６を形成した後、公知のフォトリソグラフィ法とドライエッチング法により選択トランジスタＴのドレイン領域６４に到達するコンタクトホール６７を開口する。そして、公知の手法で当該コンタクトホール６７内のみをＷ等の導電性の金属材料で埋め込んだコンタクトプラグを形成する。
　次に、コンタクトホール６７内に埋め込まれた導電性コンタクトプラグと可変抵抗素子Ｒを形成する下部電極６９との電気的接続を安定に確保するためのオーミックコンタクト層６８として、スパッタリング法によってＴｉＮ／Ｔｉ膜を厚さ１００ｎｍ／５０ｎｍの厚みで形成する。そしてオーミックコンタクト層６８上部に、ＴｉＮ膜を膜厚２００ｎｍで成膜することで下部電極６９を形成する。
　更に、この下部電極（ＴｉＮ膜）６９上に可変抵抗体膜７０となる酸化チタンを膜厚５～５０ｎｍでＤＣマグネトロンスパッタリング法またはＣＶＤ法により形成する。次に、上部電極７１として厚さ１００ｎｍのＴｉＮ膜を形成する。その後、公知のフォトリソグラフィ法とドライエッチング法により上部電極７１、可変抵抗体膜７０、下部電極６９を順次加工し、可変抵抗素子Ｒを完成させる。
　なお、可変抵抗体膜７０は酸化チタン膜に限定されるものではなく、酸化コバルト、酸化ニッケル、酸化亜鉛、酸化ニオブ等の遷移金属元素の酸化物についても利用可能である。また、遷移金属を形成後、酸化処理を施すことで可変抵抗体膜７０を形成するものとしても良い。
　また、上部電極及び下部電極を、いずれもＴｉＮ（窒化チタン膜）で形成したが、電極材料は窒化チタンに限定されるものではなく、Ｔａ，Ｐｔ，Ｉｒ，Ｏｓ，Ｒｕ，Ｒｈ，Ｐｄ，Ａｌ，Ｗ等の他の金属材料を用いることもできる。
　このようにして可変抵抗素子Ｒが生成された後、当該可変抵抗素子Ｒ上に層間絶縁膜７２を膜厚５０～６０ｎｍで成膜し、可変抵抗素子Ｒ（上部電極７１）に接続するコンタクトホール７４及び選択トランジスタＴのソース拡散領域６５に接続するコンタクトホール７３を開口する。
　次に、配線材料としてＴｉＮ／Ａｌ－Ｓｉ／ＴｉＮ／Ｔｉを成膜し、公知のフォトリソグラフィ法とドライエッチング法により加工することで配線７５及び配線７６を形成する。
　次に、層間絶縁膜７７を形成し、配線７５あるいは配線７６に到達するコンタクトホール（不図示）を形成した後、ＴｉＮ／Ａｌ－Ｓｉ／ＴｉＮ／Ｔｉを成膜し、公知のフォトリソグラフィ法とドライエッチング法により加工して配線７８（加工パターンは図示せず）を形成する。最後に、プラズマＣＶＤ法により表面保護膜７９としてＳｉＮ膜を形成し、メモリセル内に可変抵抗素子Ｒと選択トランジスタＴを有する半導体記憶装置が完成する。
　なお、上述した製造手順では、周辺回路のコンタクトホール形成、配線加工等は省略して記述しているが、それぞれメモリセル内の形成時に合わせて形成すれば良い。
　また、上記では、１Ｔ１Ｒ構成のメモリセルの場合における製造方法並びに駆動方法について説明をしたが、メモリセルの構成は１Ｔ１Ｒ型に限られるものではない。例えば、他の例としては、ビット線及びワード線を上部電極若しくは下部電極に夫々直接接続して、両電極間の交点（クロスポイント）にある可変抵抗体のデータを直接読み出すメモリセル構成、いわゆるクロスポイント型（１Ｒ型）のメモリセルとすることもできる。さらには、クロスポイント構成での寄生電流低減のため、可変抵抗素子Ｒとダイオードを直列に接続した１Ｄ１Ｒ構成のメモリセルとすることもできる。該ダイオードは、可変抵抗体に対して上部電極若しくは下部電極の外側に直列に接続する構造が一般的であるが、ダイオードを可変抵抗体と上部電極との間に、若しくは可変抵抗体と下部電極との間に配置する構造としても良い。ダイオードとしては、ＰＮダイオード特性又はショットキーダイオード特性を示す材料、又はＺｎＯやＢｉ２Ｏ３等のバリスタなどが用いられる。
　［第２実施形態］
　本発明の第２実施形態（以下、適宜「本実施形態」という）につき、図７～図８の各図を参照して説明する。
　本実施形態は、第１実施形態と比較して書き込み及び読み出しの処理手順が異なるのみであり、その構成要素は第１実施形態の場合（図１）と同一である。以下では、処理手順についてのみ、タイミングチャートを参照しながら説明し、各構成要素についての説明は割愛する。なお、本実施形態でも、データが１ビットの場合を想定して説明するが、図２を参照して説明したように、メモリ制御部３０に複数のメモリユニットが接続されている構成とみなすことで、多ビットのデータについても同様に扱うことができる。
　本実施形態は、書き込み及び読み出し処理時において、プリフェッチ技術を用いる点が第１実施形態と異なる。プリフェッチとは、近年の読み出し／書き込み速度の高速化の要求から、ＤＤＲ　ＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory）等の高速なメモリで用いられている技術であり、読み出し時には、複数のメモリセルから並列に読み出したデータを一旦バッファに取り込み、１列に並べ直してメモリ外部へと出力することにより高速化を図り、逆に書き込み時には、メモリに入力されたデータ列を一旦バッファに取り込み、複数のメモリセルに並列に書き込むことにより高速化を図る技術である。
　図７は、本実施形態における不揮発性半導体記憶装置（メモリ）へのバースト書き込み処理の手順を示すタイミングチャートである。図７では、図４の場合と同様、クロック同期式のメモリでバースト長が４である場合が想定されている。一方で、図７では、図４の場合と違って２ビットプリフェッチが適用されている。
　メモリ制御部３０に対し、行アドレス指定コマンド「Ａ」及び行アドレス「Ｒ１」が与えられると（時刻ｔ２）、コマンド「Ａ」を受けた命令解釈部３１は、適切なタイミング（例えばｔ３～ｔ４間）で、コマンド「Ａ」を信号ＣｏｍＣとして行アドレスバッファ３５に送る。行アドレス「Ｒ１」は、一旦バッファ３２に取り込まれた後、信号ＣｏｍＣとしてコマンド「Ａ」が出力されるのと同期して信号ＡｄｄＣとして行アドレスバッファ３５及び読み出し制御部３６に対して出力される。行アドレスバッファ３５は、信号ＣｏｍＣとして入力されたコマンド「Ａ」をトリガとして、信号ＡｄｄＣとして入力された行アドレス「Ｒ１」を内部のバッファに保持する。
　続いて、メモリ制御部３０に、書き込みコマンド「Ｗ」と指定アドレス「Ｃ１」が与えられると（時刻ｔ４）、コマンド「Ｗ」を受けた命令解釈部３１は、適切なタイミング（例えばｔ５～ｔ６間）で、読み出し制御部３６、読み書き切換制御部４１に対して信号ＣｏｍＣとしてコマンド「Ｒ」を出力する。また、アドレス「Ｃ１」は、一旦バッファ３２に保持された後、信号ＣｏｍＣとしてコマンド「Ｒ」が出力されるのと同期して、信号ＡｄｄＣとして読み出し制御部３６に出力される。読み出し制御部３６は、信号ＣｏｍＣとして入力されるコマンド「Ｒ」をトリガとして、信号ＡｄｄＣとして入力されるアドレス「Ｃ１」を内部のバッファに保持する。また、命令解釈部３１は、適切なタイミングで信号Ｒ／Ｗを「Ｈｉｇｈ」レベルとする。
　読み出し制御部３６は、コマンド「Ｒ」を１回受ける毎に、バースト長相当分（ここでは４回分）の連続するアドレス値を信号ＡｄｄＣｒとしてサブバンク入れ換え部４２に対して出力する。なお、本実施形態では２ビットプリフェッチを採用しているため、２ビット毎にアドレスを指定して信号ＡｄｄＣｒを出力することになる。具体的には、前記ｔ５～ｔ６間に受けたコマンド「Ｒ」に対しては、時刻ｔ６～ｔ７間にアドレス「Ｃ１」を出力し、時刻ｔ８～ｔ９間にアドレス「Ｃ１＋２」を出力する。そして、このアドレスを出力している間（時刻ｔ６～ｔ７間、ｔ８～ｔ９間）及びその直後の１サイクル間（時刻ｔ７～ｔ８間、ｔ９～ｔ１０間）にわたって、読み出し制御部３６は「Ｈｉｇｈ」レベルの信号ＲＥをサブバンク入れ換え部４２に出力する。これは、本実施形態では、サブバンクからのデータ読み出しに２サイクルを要すること（２ビットプリフェッチが適用されること）が前提となっているため、サブバンクへのアクセス自体を２サイクル周期とする必要があり、読み出し／書き込みの切り換えも２サイクル周期とする必要がある。そこで、読み出し／書き込みの切り換え制御のための信号ＲＥも、２サイクル周期で切り換わる信号としている。ちなみに、４ビットプリフェッチを適用した場合には、４サイクル周期とすれば良いことになる。
　また、第１実施形態の場合と同様、メモリ制御部３０は、前記「Ｗ」コマンドが入力されると同時に（時刻ｔ４）、書き込み対象データの入力も開始される。本実施形態で説明する実施例では、バースト長が４であるので、１つの「Ｗ」コマンドに対し４つの書き込み対象データ（Ｄ０、Ｄ１、Ｄ２、Ｄ３）が入力される（時刻ｔ４～ｔ７）。入力された書き込み対象データは、時刻ｔ９以後に、比較部３７においてサブバンク５２Ａまたは５２Ｂから読み出された既書き込みデータとの比較が行われるまで、バッファ３４で一時的に蓄積される。
　図７のタイミングチャートでは、図４の場合と同様、サブバンクへのアクセス開始を時刻ｔ７としているため、この時点で、行アドレスバッファ３５が行デコーダ５３に対して行アドレス「Ｒ１」を示す信号Ｒｏｗを供給し、当該行アドレス線をアクティブ化している。もちろん、この時刻ｔ７よりも早いタイミングで当該行アドレス線をアクティブとしても良い。
　時刻ｔ７以後、読み出し制御部３６から与えられた信号ＲＥ（読み出しトリガ信号に相当）、及び信号ＡｄｄＣｒ（読み出し指定アドレス信号に相当）に基づき、サブバンク入れ換え部４２は、列デコーダ５１Ａ，５１Ｂを介して、サブバンク５２Ａ，５２Ｂへの読み出し処理を開始する。サブバンク入れ換え部４２は、読み書き切換制御部４１から入力される信号ＳＢＳｅｌが「Ｌｏｗ」の場合は、列デコーダ５１Ａに対して読み出し指示を行い、信号ＳＢＳｅｌが「Ｈｉｇｈ」の場合は、列デコーダ５１Ｂに対して読み出し指示を行う。すなわち、サブバンク入れ換え部４２は、信号ＳＢＳｅｌによって読み出し対象となるサブバンクを５２Ａと５２Ｂの間で入れ換える。このとき、前記のとおり、本実施形態の場合には、サブバンクへのアクセスを２サイクル周期とする必要があるため、信号ＳＢＳｅｌによる読み出し対象サブバンクの切り換えタイミングも２サイクル周期となる。
　そして、本実施形態では、連続する２アドレスが同一のサブバンク内に割り当てられ、２アドレス毎に異なるサブバンクに割り当てられる構成である。すなわち、アドレスＣ１及びＣ１＋１は同一のサブバンク内に存在する一方、アドレスＣ１＋２及びＣ１＋３は、別のサブバンク内に存在することになる。ここでは、アドレスＣ１及びＣ１＋１がサブバンク５２Ａに存在し、アドレスＣ１＋２及びＣ１＋３がサブバンク５２Ｂ内に存在するものとして説明する。
　サブバンク入れ換え部４２は、信号ＲＥが「Ｈｉｇｈ」である間、読み出し指示を列デコーダ５１Ａまたは５１Ｂに与える。まず、時刻ｔ７～ｔ８において、信号ＳＢＳｅｌが「Ｌｏｗ」であることより、列デコーダ５１Ａに対し、信号ＡｄｄＣｒによって指定されたアドレスＣ１及び、このアドレスＣ１に連続するアドレス（すなわちアドレスＣ１＋１）に対応したメモリセルの既書き込みデータの読み出し指示を与える。このとき、行アドレスは、行デコーダ５３によって指定された行アドレス（信号Ｒｏｗによって指定された行アドレスＲ１）がアクティブとなっている。そして、時刻ｔ７～ｔ９までの間に、列デコーダ５１Ａはサブバンク５２ＡからアドレスＣ１及びＣ１＋１に対応したメモリセルの既書き込みデータを信号ＤＲＡとしてサブバンク入れ換え部４２に送出する（データＱ０，Ｑ１）。
　第１実施形態の場合、時刻ｔ７～ｔ８間に、読み出しコマンド「Ｒ」及び読み出し指定アドレス「Ｃ１」が与えられると、当該アドレスＣ１に対応したメモリセルの既書き込みデータが読み出された。これに対し、本実施形態の場合、完全に既書き込みデータの読み出しが完了するまでには時刻ｔ７～ｔ９までの時間を要する一方、読み出し対象アドレスは「Ｃ１」及び「Ｃ１＋１」の２つのアドレスとなる。つまり、列デコーダ５１Ａへの読み出しコマンド入力から、読み出しデータＤＲＡの出力まで２サイクルの時間を要する反面、２アドレス分のデータが読み出される構成であるため、結果として、第１実施形態と同様に、１サイクル当たり１アドレス分のデータが得られることになる。
　次に、時刻ｔ９～ｔ１０において、信号ＳＢＳｅｌが「Ｈｉｇｈ」であることより、サブバンク入れ換え部４２は、列デコーダ５１Ｂに対し、信号ＡｄｄＣｒによって指定されたアドレスＣ１＋２、及び、このアドレスＣ１＋２に連続するアドレス（すなわちアドレスＣ１＋３）に対応したメモリセルの既書き込みデータの読み出し指示を与える。このとき、行デコーダ５３によって指定された行アドレスがアクティブとなっている（信号Ｒｏｗによって指定された行アドレスＲ１）。そして、時刻ｔ９～ｔ１１までの間に、列デコーダ５１Ｂはサブバンク５２ＢからアドレスＣ１＋２及びＣ１＋３に対応したメモリセルの既書き込みデータを信号ＤＲＢとしてサブバンク入れ換え部４２に送出する（データＱ２，Ｑ３）。
　そして、時刻ｔ９～ｔ１０間に、サブバンク入れ換え部４２によってマージされた読み出しデータ（Ｑ０～Ｑ１）が、読み出し回路４３において増幅された後、信号ＤａｔＣとして比較部３７に出力される。同様に、時刻ｔ１１～ｔ１２間に、サブバンク入れ換え部４２によってマージされた読み出しデータ（Ｑ２～Ｑ３）が、読み出し回路４３において増幅された後、信号ＤａｔＣとして比較部３７に出力される。信号ＤａｔＣからデータが出力されていることは、信号ＤＥがアクティブ（Ｈｉｇｈ）となることで示される。
　比較部３７は、命令解釈部３１から与えられる信号Ｒ／Ｗが「Ｈｉｇｈ」である場合に、信号ＤＥがアクティブであると比較演算を行う。このとき、信号ＤＥをトリガとして、前記信号ＤａｔＣと、バッファ３４から出力される書き込み対象データＤａｔＯとの比較を行う。具体的には、比較部３７は、時刻ｔ９～ｔ１０間には書き込み対象データであるＤ０～Ｄ１と、サブバンク５２Ａから読み出したＱ０～Ｑ１を比較し、その結果をデータＧ０～Ｇ１として書き込み制御部３９に出力する（信号Ｃｏｍｐ）。同様に、比較部３７は、時刻ｔ１１～ｔ１２間には書き込み対象データであるＤ２～Ｄ３と、サブバンク５２Ｂから読み出したＱ２～Ｑ３を比較し、その結果をデータＧ２～Ｇ３として書き込み制御部３９に出力する（信号Ｃｏｍｐ）。
　書き込み制御部３９は、比較部３７から入力された信号Ｃｏｍｐのデータに基づいてサブバンク入れ換え部４２に対してデータの書き込み制御を行う。具体的には、バッファ３８に保持されていたアドレスに、バッファ３４に保持されていた書き込み対象データのうち、比較部３７から指定されたビットを書き込むという指示を出す。このとき、書き込み制御部３９は、サブバンク入れ換え部４２に対し、信号ＡｄｄＯｗによってアドレスを指定し、信号ＷＥによって書き込みビットを指定し、信号ＤａｔＯｗによって書き込み対象データを指定する（時刻ｔ１０～ｔ１１間、ｔ１２～ｔ１３間）。なお、書き込みビットを示す信号ＷＥは、比較部３７から与えられる信号Ｃｏｍｐに基づいて生成され、既書き込みデータと書き込み対象データの比較結果が異なるビットのみが書き込みビットとして指定される。
　サブバンク入れ換え部４２は、書き込み制御部３９から前記データ書き込み指示を受けると、列デコーダ５１Ａ，５１Ｂに対して書き込み指示を行う（時刻ｔ１３～ｔ１７間）。このとき、一の列デコーダに対して読み出し処理が行われている間には、それとは別の列デコーダに対して書き込み指示を与える。より具体的には、例えば、時刻ｔ１３～ｔ１５間には列デコーダ５１Ａに対して書き込み指示を与え、時刻ｔ１５～ｔ１７間には列デコーダ５１Ｂに対して書き込み指示を与える。これにより、列デコーダ５１Ｂに対して読み出し指示が与えられている時刻ｔ１３～ｔ１５間に、列デコーダ５１Ａに対して書き込み指示が与えられる構成となる。また、列デコーダ５１Ａに対して読み出し指示が与えられている時刻ｔ１５～ｔ１７間に、列デコーダ５１Ｂに対して書き込み指示が与えられる構成となる。
　なお、列デコーダ５１Ａに出力される信号ＷＥＡと、列デコーダ５１Ｂに出力される信号ＷＥＢは、前述した信号ＷＥによる書き込みビットの指定が反映されているため、前記比較部３７による比較結果が異なるビットのみが指定された信号となる。すなわち、各サブバンク５２Ａ，５２Ｂの双方とも、書き込み対象データが既書き込みデータと異なる値を取ったビットのみが書き込まれることになる。
　また、図７では、信号ＤＷＡ，ＤＷＢは一部破線で示されている。これは本実施形態が各メモリセルへの書き込みに２サイクルを要する方式であることから、一サイクル前から引き続いて書き込み処理が行われ、この２サイクル目に書き込み処理が完了することを示すものである。
　本実施形態においては、サブバンクに対するアクセスが、読み出しサイクル２サイクルと、書き込みサイクル２サイクルの繰り返しで行われるため、書き込み制御部３９が書き込み指示を出力した後、サブバンク入れ換え部４２が列デコーダ５１Ａ，５１Ｂに書き込み指示を出すまでに２サイクルのタイミング調整時間が必要となる（図７における信号ＲＷＡとＲＷＢのタイミングを参照）。このタイミング調整やこれに要するバッファリングも、サブバンク入れ換え部４２内で行われるものとして良い。
　このようにして、時刻ｔ４に入力された「Ｗ」コマンドに対応した書き込み対象データ（Ｄ０～Ｄ３）は、時刻ｔ１３～ｔ１７間において各サブバンク内に書き込みが完了する（もしくは同一の既書き込みデータがそのまま利用される）。時刻ｔ８に入力された「Ｗ」コマンドに対応した書き込み対象データ（Ｄ４～Ｄ７）に対しても、前記と同様の処理を行う。このとき、図７を参照すれば、データＤ２及びＤ３の書き込みが完了した時刻ｔ１５～ｔ１７間のタイミングに続いて、時刻ｔ１７～ｔ１９間にデータＤ４及びＤ５のサブバンク５１Ａへの書き込みが行われる。すなわち、書き込みコマンド「Ｗ」が（バースト長の間隔で）連続してメモリ制御部３０に入力された場合であっても、書き込みにタイムラグが生じず、これによって書き込み速度が遅くなるということがない。そして、このように書き込みコマンド「Ｗ」が（バースト長の間隔で）連続して入力された場合であっても、書き込みに要する時間を確保することができており、書き込みエラーになることもない。
　次に、図８のタイミングチャートを用いて、具体的な読み出し動作の手順を説明する。なお、図８の場合も、図７と同様、バースト長が４の場合を例示している。読み出し動作は、図７に示した書き込み動作手順において、比較部３７による比較処理、書き込み制御部３９及びサブバンク入れ換え部４２による書き込み指示、両列デコーダ５１Ａ，５１Ｂによる書き込み処理が行われないものと考えれば良い。
　メモリ制御部３０に対し、行アドレス指定コマンド「Ａ」及び行アドレス「Ｒ１」が与えられると（時刻ｔ２）、書き込み動作の場合と同様、コマンド「Ａ」を受けた命令解釈部３１は、適切なタイミング（例えばｔ３～ｔ４間）で、コマンド「Ａ」を信号ＣｏｍＣとして行アドレスバッファ３５に送る。行アドレス「Ｒ１」は、一旦バッファ３２に取り込まれた後、信号ＣｏｍＣとしてコマンド「Ａ」が出力されるのと同期して信号ＡｄｄＣとして行アドレスバッファ３５及び読み出し制御部３６に対して出力される。行アドレスバッファ３５は、信号ＣｏｍＣとして入力されたコマンド「Ａ」をトリガとして、信号ＡｄｄＣとして入力された行アドレス「Ｒ１」を内部のバッファに保持する。
　続いて、メモリ制御部３０に、読み出しコマンド「Ｒ」と指定アドレス「Ｃ１」が与えられると（時刻ｔ４）、コマンド「Ｒ」を受けた命令解釈部３１は、適切なタイミング（例えばｔ５～ｔ６間）で、読み出し制御部３６、読み書き切換制御部４１に対して信号ＣｏｍＣとしてコマンド「Ｒ」を出力する。また、アドレス「Ｃ１」は、一旦バッファ３２に保持された後、信号ＣｏｍＣとしてコマンド「Ｒ」が出力されるのと同期して、信号ＡｄｄＣとして読み出し制御部３６に出力される。読み出し制御部３６は、信号ＣｏｍＣとして入力されるコマンド「Ｒ」をトリガとして、信号ＡｄｄＣとして入力されるアドレス「Ｃ１」を内部のバッファに保持する。ただし、命令解釈部３１は、入力されたコマンドが読み出しコマンド「Ｒ」であるため、書き込み時と違って「Ｌｏｗ」レベルの信号Ｒ／Ｗを出力する。この信号Ｒ／Ｗは、例えば命令解釈部３１に対して書き込みコマンド「Ｗ」が入力されるまでの間、「Ｌｏｗ」が維持されるものとしても構わない。
　読み出し制御部３６は、書き込み時と同様、コマンド「Ｒ」を１回受ける毎に、バースト長相当分の連続するアドレス値を信号ＡｄｄＣｒとしてサブバンク入れ換え部４２に対して出力する。ただし、本実施形態の場合、２ビットプリフェッチを採用しているため、２ビット毎にアドレスを指定して信号ＡｄｄＣｒを出力する。具体的には、前記ｔ５～ｔ６間に受けた「Ｒ」コマンドに対し、時刻ｔ６～ｔ７間にアドレス「Ｃ１」を出力し、時刻ｔ８～ｔ９間にアドレス「Ｃ１＋２」を出力する。そして、このアドレスを出力している間（時刻ｔ６～ｔ７間、ｔ８～ｔ９間）及びその直後の１サイクル間（時刻ｔ７～ｔ８間、ｔ９～ｔ１０間）にわたって、読み出し制御部３６は「Ｈｉｇｈ」レベルの信号ＲＥをサブバンク入れ換え部４２に出力する。
　そして時刻ｔ７以後、書き込み処理時の場合と同様に、読み出し制御部３６から与えられた信号ＲＥ（読み出しトリガ信号に相当）、及び信号ＡｄｄＣｒ（読み出し指定アドレス信号に相当）に基づき、サブバンク入れ換え部４２及び列デコーダ５１Ａ，５２Ｂを介して、サブバンク５２Ａ，５２Ｂへの読み出し処理が開始される。サブバンク入れ換え部４２は、読み書き切換制御部４１から入力される信号ＳＢＳｅｌの値（Ｈｉｇｈ／Ｌｏｗ）により、読み出し対象サブバンクをサブバンク５２Ａ，５２Ｂ間で振り分け、これによって、各サブバンク５２Ａ，５２Ｂから交互に読み出し処理が行われる。そして、読み出されたデータ（Ｑ０～Ｑ１）は、サブバンク入れ換え部４２を介して読み出し回路４３に与えられ、ここで増幅処理が施された後、信号ＤａｔＣとして出力制御部３３に送られる（時刻ｔ９～ｔ１２）。信号ＤａｔＣからデータが出力されていることは、信号ＤＥがアクティブ（Ｈｉｇｈ）となることで示される。出力制御部３３は、入力された信号Ｒ／Ｗが「Ｌｏｗ」レベルであることを認識し、さらに信号ＤＥがアクティブである場合に、入力された信号ＤａｔＣをメモリバス２１へと送出する。
　なお、本実施形態では、２つのデータ（例えばＱ０とＱ１）が信号ＤａｔＣとして読み出し回路４３から出力制御部３３に送られる構成である。このため、２データを２サイクルの時間を用いて信号ＤａｔＣとして出力するものとして良いし、１サイクル毎に１データずつ順次読み出すものとしても良い（図８は後者）。後者の場合、例えば時刻ｔ９～ｔ１０間にデータＱ０を信号ＤａｔＣとして出力し、時刻ｔ１０～ｔ１１間にデータＱ０を信号ＤａｔＣとして出力する構成とすることができる。この場合、出力制御部３３は、信号ＤａｔＣが示すデータを１サイクル時間バッファリング可能な構成となる。
　このようにして、アドレスＣ１～Ｃ１＋３に対応したメモリセルのデータ（Ｑ１～Ｑ３）が、時刻ｔ１０～ｔ１４にかけて読み出される。
　なお、時刻ｔ４に引き続き、時刻ｔ８において読み出しコマンド「Ｒ」、及び読み出し用行アドレス「Ｃ２」が入力された場合においても、時刻ｔ１１～ｔ１５にかけて各サブバンクに対してアドレスＣ２～Ｃ２＋３に係るメモリセルの読み出し指示が行われ、これによって時刻ｔ１４～ｔ１８にかけて当該アドレス位置のデータがメモリ制御部のデータバスから出力される。つまり、読み出しコマンド「Ｒ」が（バースト長の間隔で）連続してメモリ制御部３０に入力された場合であっても、読み出しにタイムラグが生じず、これによって読み出し速度が遅くなるということがない。同様に、読み出しコマンド「Ｒ」の後に書き込みコマンド「Ｗ」が入力された場合や、その反対の場合においても、タイムラグを生じることがない。
　以上、本実施形態では、２ビットプリフェッチを適用した場合のメモリの動作内容について説明したが、それ以上の多ビットプリフェッチを適用したメモリにおいても同様の方法で書き込み／読み出しを実行することができる。そして、本実施形態も、第１実施形態の場合と同様、書き込みコマンド「Ｗ」が与えられた場合、実際にメモリセルに対する書き込み処理を行う前に書き込み対象のメモリセルから既書き込みデータの読み出しを行って書き込み対象データとの比較を行い、比較結果が異なる場合にみ当該メモリセルに対して書き込み対象データの書き込み処理を行う構成である。従って、従来の書き込み処理と比較して、同一メモリセルに対して実際に書き込み用電圧が印加されて書き込み処理が行われる回数が減少する。これにより、各メモリセルを延命させることができる。
　［第３実施形態］
　本発明の第３実施形態（以下、適宜「本実施形態」という）につき、図９～図１４の各図を参照して説明する。
　本実施形態は、第１及び第２実施形態と比較して、サブバンク（メモリセルアレイ）を一つ有する構成である。すなわち、第１及び第２実施形態のように、複数のサブバンク間で書き込みと読み出しを並列して実行するという処理が行えない構成である。
　すなわち、本実施形態は、既書き込みデータを読み出して書き込み対象データとの比較結果が異なっている場合に、対象となるメモリセルに対して書き込み対象データの書き込みを行っている間、別のメモリセルの既書き込みデータを読み出して、書き込み対象データと比較を行うという形態を採用することができない。このため、連続して書き込み対象データを入力されても、一の書き込み処理が完了するまで次の書き込み対象データと既書き込みデータとの比較処理が行えない。すなわち、本実施形態の場合には、一のアドレス毎にデータ読み出しまたは書き込みの処理を実行する必要があることから、メモリアクセスをバーストにする意味はない。従って、以下ではメモリアクセスの設定がバーストでないものとして説明を行う。
　図９は、本実施形態における不揮発性半導体記憶装置の概念的構造を示すブロック図であり、図１に示す構成図と比較して、サブバンク５２Ｂ、列デコーダ５１Ｂを備えない。すなわち、サブバンク（メモリセルアレイ）５２Ａを単独で備える構成であるため、読み出しと書き込みを切り換えながら実行するという制御が不要である。このため、図１における読み書き切換制御部４１を備えない。また、読み出しや書き込みのタイミングを制御する必要がないため、読み出し制御部３６や書き込み制御部３９も不要である。さらに、複数のサブバンクを入れ換えるという動作を伴わないため、当然にサブバンク入れ換え部４２を備えない。
　また、バースト読み出しやバースト書き込みを行わない構成であるため、入力される一のアドレスに基づいて、バースト長相当分連続するアドレスを演算して展開する必要がない。このため、読み出し制御部３６及びバッファ３８が不要である。
　このため、図９に示すように、本実施形態における不揮発性半導体記憶装置のメモリ制御部３０は、命令解釈部３１、バッファ３２、出力制御部３３、バッファ３４、行アドレスバッファ３５、比較部３７、読み出し／書き込み制御部４０、及び読み出し回路４３を備える構成である。なお、読み出し／書き込み制御部４０は、内部にアドレスバッファ４４を備える。
　なお、本実施形態においても、第１実施形態と同様、図９におけるデコーダ部（行デコーダ５３，列デコーダ５１Ａ）及びサブバンク５２Ａは、説明の都合上、１アドレスに対し１ビットのデータを持つ形態を想定した図示となっている。多ビットのデータを扱う場合には、これらは図１０に示されるような構成を取る。言い換えれば、図１０にされる複数の各メモリユニットや各デコーダ部を、まとめて一つに図示したのが図９の構成である。なお、図１０は、第１実施形態で説明した図２から、サブバンクＢ及び列デコーダＢを削除した構成であるため、説明の重複を避けるべく、各構成要素の接続関係等の説明を省略する。
　本実施形態における書き込み動作について図１１のタイミングチャートを参照して説明する。
　ＣＰＵ１０からメモリアクセス制御部２０に、ＣＰＵバスコマンド（書き込み）「ＣＷ」，ＣＰＵバスアドレス「ＣＡ１」，及びＣＰＵバスデータ（書き込み対象データ）「ＣＤ１」が送られると、メモリアクセス制御部２０はこれをメモリ制御部３０に適した形式に変換し、メモリバス２１を介して、メモリ制御部３０に送出する。具体的には、ＣＰＵバスアドレス「ＣＡ１」を上位部分「ＡＡ１（行アドレス）」と下位部分「ＷＡ１（列アドレス）」とに分割し、メモリバス２１のコマンドに「ＡＣ（行アドレス指定コマンド）」を出力した時に行アドレス「ＡＡ１」を、メモリバス２１のコマンドに「ＷＣ（書き込みコマンド）」を出力した時に列アドレス「ＷＡ１」を、メモリバス２１のアドレスに出力する。結果として、メモリバス２１のコマンドに出力された「ＡＣ」と「ＷＣ」は命令解釈部３１に与えられ、メモリバス２１のアドレスに出力された「ＡＡ１」と「ＷＡ１」はバッファ３２に与えられる。また、メモリバス２１のコマンドに「ＷＣ」を出力した際には、メモリバスデータ２１のデータに「ＷＤ１」が出力され、バッファ３４に供給される。尚、前記「ＷＤ１」は前記「ＣＤ１」と同一値である。
　命令解釈部３１は、入力されたコマンドが行アドレス指定コマンド「ＡＣ」であることを認識すると、これを信号ＣｏｍＣとして行アドレスバッファ３５に送る。それと同期して、バッファ３２から信号ＡｄｄＣとして行アドレス「ＡＡ１」が行アドレスバッファ３５に送られるので、行アドレスバッファ３５は行アドレス指定コマンド「ＡＣ」をトリガとして、行アドレス「ＡＡ１」を信号Ｒｏｗとして行デコーダ５３に送る。行デコーダ５３はサブバンク５２Ａのこの信号Ｒｏｗで指定された行アドレスをアクティブとする。
　また、命令解釈部３１は、入力されたコマンドが書き込みコマンド「ＷＣ」であることを認識すると、これを信号ＣｏｍＣとして読み出し／書き込み制御部４０に送る。これに同期して、バッファ３２から信号ＡｄｄＣとして列アドレス「ＷＡ１」が読み出し／書き込み制御部４０に送られるので、読み出し／書き込み制御部４０は、前記ＣｏｍＣとして送られてきた「ＷＣ」をトリガとして、内部のアドレスバッファ４４にこの「ＷＡ１」を記憶する。命令解釈部３１は、書き込みコマンド「ＷＣ」を受け取ると、第１実施形態と同様、信号Ｒ／Ｗをアクティブ（Ｈｉｇｈ状態）にして出力制御部３３及び比較部３７に与える。
　読み出し／書き込み制御部４０は、前記のように書き込みコマンド「ＷＣ」により、書き込み処理の指示を受けると、アドレスバッファ４４に書き込みアドレス「ＷＡ１」が書き込まれた後で、メモリバス２５を介して、列デコーダ５１Ａに対し読み出しコマンド「ＲＣ」と読み出しアドレスを出力する。なお、このときの読み出しアドレス値には、バッファ３２から信号ＡｄｄＣとして与えられ、アドレスバッファ４４に記憶されていた書き込みアドレス「ＷＡ１」を用いる。
　列デコーダ５１Ａは、前記読み出しコマンド「ＲＣ」及び読み出しアドレス「ＷＡ１」を受け取ると、同アドレスに対応したメモリセル（選択メモリセル）の両端に読み出し用電圧が印加されるよう、ビット線に所定電圧を印加する。なお、ワード線、ソース線は、行アドレスバッファ３５から信号Ｒｏｗとして行デコーダに行アドレス「ＡＡ１」が与えられた時点で選択メモリセルに所定電圧が印加（アクティブ化）されている。そして、前記選択メモリセルに接続される電圧線を流れる電流値を、読み出し／書き込み制御部４０を介して読み出し回路４３によって読み出す。これによって、前記選択メモリセルに格納されている既書き込みデータＲＤ１が読み出される。
　読み出し回路４３は、既書き込みデータＲＤ１を信号ＤａｔＣとして比較部３７に出力する。また、前記データＲＤ１の出力タイミングを示す信号ＤＥを比較部３７に出力する。比較部３７は、信号Ｒ／Ｗがアクティブ（Ｈｉｇｈ状態）であるため、前記信号ＤＥにより読み出しデータＲＤ１が出力されていることを検知すると、その読み出しデータＲＤ１と信号ＤａｔＯとしてバッファ３４から与えられる書き込み対象データＷＤ１との比較を行う。そして、比較した結果Ｃｏｍｐ（図１１上ではＣｍｐ１に相当）が不一致であった場合には、読み出し／書き込み制御部４０に書き込み処理の実行を指示し、読み出し／書き込み制御部４０によって同メモリセルに対して書き込み対象データＷＤ１の書き込み指示が与えられる。一方、前記比較結果Ｃｍｐ１が一致であった場合には何も行わない
　具体的には、読み出し／書き込み制御部４０は、前記書き込み処理の実行を指示されると、メモリバス２５を介して、列デコーダ５１Ａに対し、書き込みコマンドＷＣ１、書き込みアドレス、及び書き込み対象データを出力する。書き込みアドレスには、バッファ３２から信号ＡｄｄＣとして与えられ、アドレスバッファ４４に記憶されていたアドレスＷＡ１を用い、書き込み対象データには、バッファ３４から信号ＤａｔＯとして与えられるデータＷＤ１を用いる。なお、バッファ３４はＦＩＦＯバッファであり、入力された書き込み対象データを一定期間遅延させて出力するようになっている。本実施形態においては、図１１に示したように、バッファ３４にデータが入力されてから比較部３７で比較が行われるまでの時間間隔は一定であるので、ＦＩＦＯを用いて遅延させるだけで足りる。列デコーダ５１Ａは、前記書き込みコマンド、書き込みアドレス、及び書き込み対象データを受け取ると、同アドレスに対応したメモリセル（選択メモリセル）の両端に、前記書き込み対象データを書き込むための書き込み用電圧が印加されるようビット線に所定電圧を印加する。なおワード線、ソース線は、前記読み出し処理の時と同様に、行アドレスバッファ３５から信号Ｒｏｗとして行デコーダに「ＡＡ１」が与えられた時点で選択メモリセルに所定電圧が印加（アクティブ化）されている。以上のようにして、前記選択メモリセルに対して書き込み処理が実行される。
　ＣＰＵバスコマンドを発行してから一定時間経過すると、本実施形態の不揮発性半導体記憶装置は、新たなコマンド入力を受け付けるようになる。前記一定時間とは、直前のコマンド処理に影響を及ぼさない最短の時間のことである。これを図１１を例に説明する。ＣＰＵ１０から出されたアドレス「ＣＡ１」にデータ「ＣＤ１」を書き込むコマンドＣＷが正常に完了するためには、メモリバス２５のコマンドに「ＷＣ」が入力されるまで、行デコーダに信号Ｒｏｗとして入力される値が「ＡＡ１」であり続ける必要がある。従って、次のコマンドはそれを満たすような時間つまり、図１１中の「最小書き込み時間」だけ間を置いて入力されなければならないことになる。
　なお、同図における２回目の書き込み処理は、書き込み対象データＷＤ２（＝ＣＤ２）と書き込みアドレスＷＡ２の既書き込みデータが一致している場合（比較部３７における比較結果Ｃｍｐ２が一致を示している場合）を示している。この場合、比較処理完了後、実際には読み出し／書き込み制御部４０からメモリセルに対して書き込み処理の指示が与えられないため、図１１上では、コマンドＷＣ，アドレスＷＡ２，データＷＤ２を破線で表し、実際には書き込み処理が行われないことを示している。
　なお、書き込み処理時には、命令解釈部３１から出力制御部３３に「Ｈｉｇｈ」状態を示す信号Ｒ／Ｗが与えられるため、比較処理のために読み出し回路４３によって読み出された既書き込みデータはデータバス２１に出力されない。
　本実施形態では、メモリセルへの書き込み処理の際、１）メモリセルからの既書き込みデータの読み出し処理、２）既書き込みデータと書き込み対象データの比較処理、３）メモリに対する書き込み対象データの書き込み処理、という各手順を順次処理するため、メモリ書き込みに要する時間が従来のメモリよりも、読み出し並びに比較処理を行う分だけ長くなる。従って、ＣＰＵ１０は、前記メモリセルに対する書き込み処理に要する最大時間（すなわち比較結果が異なる場合における書き込み処理が完了するまでの時間）よりも長い時間を持ってから、各コマンドを出力する必要がある。これは、例えば、ＣＰＵ１０自身が書き込みコマンドの出力間隔を長くすることで対処可能である。
　次に、本実施形態における読み出し動作について図１２のタイミングチャートを参照して説明する。
　ＣＰＵ１０からメモリアクセス制御部２０に、ＣＰＵバスコマンド（読み出し）ＣＲ，及びＣＰＵバスアドレスＣＡ１が送られると、メモリアクセス制御部２０は、これをメモリ制御部３０に適した形式に変換し、メモリバス２１を介して、メモリ制御部３０に送出する。具体的には、ＣＰＵバスアドレス「ＣＡ１」を上位部分「ＡＡ１（行アドレス）」と下位部分「ＲＡ１（列アドレス）」とに分割し、メモリバス２１のコマンドに「ＡＣ（行アドレス指定コマンド）」を出力した時に「ＡＡ１」を、メモリバス２１のコマンドに「ＲＣ（読み出しコマンド）」を出力した時に「ＲＡ１」を、メモリバス２１のアドレスに出力する。結果として、メモリバス２１のコマンドに出力された「ＡＣ」と「ＲＣ」は命令解釈部３１に与えられ、メモリバス２１のアドレスに出力された「ＡＡ１」と「ＲＡ１」はバッファ３２に与えられる。
　命令解釈部３１は、入力されたコマンドが行アドレス指定コマンド「ＡＣ」であることを認識すると、これを信号ＣｏｍＣとして行アドレスバッファ３５に送る。それと同期して、バッファ３２から信号ＡｄｄＣとして行アドレス「ＡＡ１」が行アドレスバッファ３５に送られるので、行アドレスバッファ３５は行アドレス指定コマンド「ＡＣ」をトリガとして、行アドレス「ＡＡ１」を信号Ｒｏｗとして行デコーダ５３に送る。行デコーダ５３はサブバンク５２Ａのこの信号Ｒｏｗで指定された行アドレスをアクティブとする。
　また、命令解釈部３１は、入力されたコマンドが読み出しコマンド「ＲＣ」であることを認識すると、これをＣｏｍＣとして読み出し／書き込み制御部４０に送る。これに同期して、バッファ３２から信号ＡｄｄＣとして列アドレス「ＲＡ１」が読み出し／書き込み制御部４０に送られるので、読み出し／書き込み制御部４０は内部のアドレスバッファ４４にこの「ＲＡ１」を、前記ＣｏｍＣとして送られてきた「ＲＣ」をトリガとして記憶する。さらに、命令解釈部３１は、Ｒ／Ｗ信号をインアクティブ（「Ｌｏｗ」状態）として、出力制御部３３及び比較部３７に与える。
　読み出し／書き込み制御部４０は、メモリバス２５を介して列デコーダ５１Ａに対し、読み出しコマンドＲＣと読み出しアドレスを出力する。読み出しアドレス値としては、バッファ３２から信号ＡｄｄＣとして与えられ、アドレスバッファ４４に記憶されていた読み出しアドレス値ＲＡ１を用いる。列デコーダ５１Ａは、前記指示を受けると、読み出しアドレス値ＲＡ１に対応したメモリセル（選択メモリセル）の両端に読み出し用電圧が印加されるよう、ビット線に所定電圧を印加する。なお、ワード線、ソース線は、行アドレスバッファ３５から信号Ｒｏｗとして行デコーダに「ＡＡ１」が与えられた時点で選択メモリセルに所定電圧が印加（アクティブ化）されている。そして、前記選択メモリセルに接続される電圧線を流れる電流値を、読み出し／書き込み制御部４０を介して読み出し回路４３によって読み出す。これによって、前記選択メモリセルに格納されている既書き込みデータＲＤ１が読み出される。
　読み出し回路４３は、前記データＲＤ１の出力タイミングを示す信号ＤＥを出力する。出力制御部３３は、与えられる信号Ｒ／ＷがＬｏｗ状態であることから、前記信号ＤＥをトリガとして、信号ＤａｔＣとして読み出し回路４３から送られる既書き込みデータＲＤ１を、データバス２１を介してメモリアクセス制御部２０に出力する。メモリアクセス制御部２０は、この読み出しデータＲＤ１をＣＰＵバス１１を介してＣＰＵ１０に与える。なお、信号Ｒ／ＷがＬｏｗ状態であるため、比較部３７は、信号ＤａｔＣとして読み出し回路４３から送られる既書き込みデータＲＤ１を用いた比較処理を行わない。
　上述した本実施形態の不揮発性半導体記憶装置の処理は、ビット幅（ワード）単位で処理されることを前提としたものであるが、図１３に示す構成のように、メモリバス２５にデータのビットイネーブルを伝送する仕組みを追加すれば、書き込みの可否をビット毎の一致・不一致で行うことも可能である。この場合、メモリセルはビット単位での書き込み処理が可能であることが前提となる。ビット単位での書き込みは、図１０における、ＷＥＡ［１：ｊ］（ｊはワードのビット幅を示す）に、比較部３７の比較結果の信号Ｃｏｍｐを適用することにより実現できる。
　なお、図１１，図１２に示したタイミングチャートは、本実施例の原理を示すものであるが、バスの条件やシステム上の制約等によって、クロックの乗せ換えやアドレス値、データビット幅の変換等の処理が必要となる場合がある。しかし、これらの処理は、必要に応じて適宜選択して適用すればよく、本発明の主旨とは異なるため説明を割愛する。
　なお、本実施形態において、メモリ制御部３０で実現している処理は、ソフトウェアによって実現することも可能である。即ち、ＣＰＵ１０上で実行されるソフトウェア（あるいはファームウェア）が、図１４に示されたような手順でメモリへの書き込み処理を行うことにより、前記メモリ制御部３０により実現している処理と同等の処理が実現できる。
　図１４は、本実施形態における処理をソフトウェアによって実現する場合の処理手順を示すフローチャートである。
　まず、ＣＰＵ１０内部で実行されるプログラムにおいて、メモリセルへの書き込み要求が発生すると（ステップＳ１００）、前記要求の書き込み対象データを保存する（ステップＳ１０１）。前記書き込みデータの保存先としては、ＣＰＵ１０内部のレジスタやキャッシュ（図示なし）が望ましいが、外部にＳＲＡＭやＤＲＡＭが接続されている場合にはそれらを利用しても良い。
　なお、前記ステップＳ１００における書き込み要求時には、書き込み対象データの他、書き込み先アドレスも併せて与えられる。
　次に、ＣＰＵ１０は、ステップＳ１００の書き込み要求で指定された書き込み先アドレスに対し、既書き込みデータの読み出し処理を実行する（ステップＳ１０２）。そして、読み出された既書き込みデータ（データＲ）を受け取ったら（ステップＳ１０３）、ステップＳ１０１で保存しておいた書き込み対象データ（データＷ）を読み出して（ステップＳ１０４）、既書き込みデータとの比較を行う（ステップＳ１０５）。
　そして、前記ステップＳ１０５における比較処理において、既書き込みデータと書き込み対象データが一致した場合には（ステップＳ１０５においてＹｅｓ）、そのまま何もせずにステップＳ１００において発生した書き込み要求に対応する書き込み処理を終了する。一方、前記比較結果が不一致の場合には（ステップＳ１０５においてＮｏ）、書き込み対象データを書き込み先アドレスに書き込む処理を実行し（ステップＳ１０６）、ステップＳ１００において発生した書き込み要求に対応する書き込み処理を終了する。
　また、ＣＰＵ１０内部でメモリセルへの読み出し要求が発生した場合については、既存のＣＰＵの読み出し処理と同じ手順で処理が行われる。
　なお、以上の各実施形態では、メモリセルをＲＲＡＭで構成されるものとして説明を行ったが、ＲＲＡＭ以外の不揮発性記憶素子で構成されるものとしても構わない。
　　　１：　　不揮発性半導体記憶装置
　　　１０：　　ＣＰＵ
　　　１１：　　ＣＰＵバス
　　　２０：　　メモリアクセス制御部
　　　２１：　　メモリバス
　　　２５：　　メモリバス
　　　３０：　　メモリ制御部
　　　３１：　　命令解釈部
　　　３２：　　バッファ
　　　３３：　　出力制御部
　　　３４：　　バッファ
　　　３５：　　行アドレスバッファ
　　　３６：　　読み出し制御部
　　　３７：　　比較部
　　　３８：　　バッファ
　　　３９：　　書き込み制御部
　　　４０：　　書き込み／読み出し制御部
　　　４１：　　読み書き切換制御部
　　　４２：　　サブバンク入れ換え部
　　　４３：　　読み出し回路
　　　４４：　　アドレスバッファ
　　　４５：　　データバッファ
　　　５０：　　メモリ
　　　５１Ａ，５１Ｂ：　　列デコーダ
　　　５１Ａ０、５１Ａ１、５１Ａ２、５１Ａ３、５１Ｂ０、５１Ｂ１、５１Ｂ２、５１Ｂ２：列デコーダ
　　　５２Ａ，５２Ｂ：　　メモリセルアレイ（サブバンク）
　　　５２Ａ０、５２Ａ１、５２Ａ２、５２Ａ３、５２Ｂ０、５２Ｂ１、５２Ｂ２、５２Ｂ３：サブバンク
　　　５３：　行デコーダ
　　　６０：　　半導体基板
　　　６１：　　素子分離領域
　　　６２：　　ゲート絶縁膜
　　　６３：　　ゲート電極
　　　６４：　　ドレイン拡散領域
　　　６５：　　ソース拡散領域
　　　６６：　　層間絶縁膜
　　　６７：　　コンタクトホール
　　　６８：　　オーミックコンタクト層
　　　６９：　　下部電極
　　　７０：　　可変抵抗体
　　　７１：　　上部電極
　　　７２：　　層間絶縁膜
　　　７３：　　コンタクトホール
　　　７４：　　コンタクトホール
　　　７５：　　配線
　　　７６：　　配線
　　　７７：　　層間絶縁膜
　　　７８：　　配線
　　　７９：　　表面保護膜
　　　１００：　　可変抵抗素子
　　　１０１：　　上部電極（第１電極）
　　　１０２：　　可変抵抗体
　　　１０３：　　下部電極（第２電極）
　　　５０１、５０２、５０３、５０４：メモリユニット
　　　５３０、５３１、５３２、５３３：行デコーダ
 

Claims (11)

  1. 　不揮発性のメモリセルの複数をマトリクス状に配列し、同一行の前記メモリセルの第１端子を共通のワード線に接続し、同一列の前記メモリセルの第２端子を共通のビット線に接続してなる第１サブバンク、及び、前記第１サブバンクと同じ構成の第２サブバンクを備えてなるメモリセルアレイと、
    　指定アドレスに対応する対象メモリセルへの書き込みまたは読み出しの制御を行う書き込み／読み出し制御部と、
    　前記書き込み／読み出し制御部からの指示に基づいて前記ビット線及び前記ワード線に電圧を印加することで、前記対象メモリセルに書き込み電圧または読み出し電圧を印加するデコーダ部と、
    　前記読み出し電圧の印加された前記対象メモリセルに書き込まれている既書き込みデータの読み出しを行う読み出し回路と、
    　入力される複数のデータの比較を行う比較部と、を備えてなり、
    　前記第１サブバンク内及び前記第２サブバンク内に位置する複数の前記対象メモリセルに対し、各個別に指定された書き込み対象データの書き込みを行う際、
    　前記デコーダ部が、
    　前記第１サブバンク内の第１対象メモリセルに対して読み出し電圧を印加する第１動作と、
    　前記第２サブバンク内の第２対象メモリセルの前記既書き込みデータと当該第２対象メモリセルへの前記書き込み対象データとの前記比較部による比較結果が異なる場合にのみ前記第２対象メモリセルに対して書き込み電圧を印加する第２動作と、を同一時間帯に実行することを特徴とする不揮発性半導体記憶装置。
  2. 　前記第１サブバンク内及び前記第２サブバンク内に位置する複数の前記対象メモリセルに対し、各個別に指定された前記書き込み対象データの書き込みを行う際、
    　前記デコーダ部は、前記第１動作と前記第２動作で構成された動作ステップを、前記第１対象メモリセル及び前記第２対象メモリセルを変化させながら複数回実行する構成であり、
    　前記各動作ステップにおける前記第２対象メモリセルは、当該動作ステップよりも前に既に実行された前記動作ステップ内における前記第１対象メモリセルであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 　前記デコーダ部は、
    　前記第１サブバンク及び前記第２サブバンクに共通して設けられると共に、前記第１サブバンク及び前記第２サブバンク夫々の対応する前記ワード線に同時に電圧を印加する行デコーダと、
    　前記第１サブバンクの前記ビット線に電圧を印加する第１列デコーダと、
    　前記第２サブバンクの前記ビット線に電圧を印加する第２列デコーダと、を備え、
    　前記第１動作は、前記行デコーダが前記第１対象メモリセルに接続された前記ワード線に電圧を印加した状態で、前記第１列デコーダが前記第１対象メモリセルに接続されたビット線に読み出し電圧を印加する動作であり、
    　前記第２動作は、前記第２対象メモリセルの前記既書き込みデータと当該第２対象メモリセルへの前記書き込み対象データとの比較結果が異なる場合にのみ、前記第２列デコータが前記第１対象メモリセルと同一行に位置する前記第２対象メモリセルに接続されたビット線に書き込み電圧を印加する動作であることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
  4. 　前記メモリセルアレイが、前記第１サブバンク及び前記第２サブバンクからなるメモリユニットを複数備えて構成され、
    　前記デコーダ部が、前記各メモリユニット毎に設けられ、
    　複数の前記メモリユニットにまたがって配置された複数の前記対象メモリセルに対し、各個別に指定された前記書き込み対象データの書き込みを行う際、
    　前記対象メモリセルが存在する前記メモリユニットに備えられた前記各デコーダ部それぞれが、前記第１動作と前記第２動作とを同一時間帯に実行することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
  5. 　前記メモリセルが、印加電圧に応じて抵抗値を可逆的に変化させる可変抵抗素子で構成されており、当該可変抵抗素子の抵抗値に応じて情報を記憶する構成であることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
  6. 　不揮発性半導体記憶装置の駆動方法であって、
    　前記不揮発性半導体記憶装置は、不揮発性のメモリセルの複数をマトリクス状に配列し、同一行の前記メモリセルの第１端子を共通のワード線に接続し、同一列の前記メモリセルの第２端子を共通のビット線に接続してなる第１サブバンク、及び、前記第１サブバンクと同じ構成の第２サブバンクを備えてなるメモリセルアレイを備えており、
    　前記第１サブバンク内及び前記第２サブバンク内に位置する複数の対象メモリセルに対し、各個別に指定された前記書き込み対象データの書き込みを行う際、
    　前記第１サブバンク内の第１対象メモリセルに対して読み出し電圧を印加する第１動作と、
    　前記第２サブバンク内の第２対象メモリセルの前記既書き込みデータと当該第２対象メモリセルへの前記書き込み対象データとの比較結果が異なる場合にのみ前記第２対象メモリセルに対して書き込み電圧を印加する第２動作と、を同一時間帯に実行することを特徴とする不揮発性半導体記憶装置の駆動方法。
  7. 　前記第１動作と前記第２動作で構成された動作ステップを、前記第１対象メモリセル及び前記第２対象メモリセルを変化させながら複数回実行し、
    　前記各動作ステップにおける前記第２対象メモリセルは、当該動作ステップよりも前に既に実行された前記動作ステップ内における前記第１対象メモリセルであることを特徴とする請求項６に記載の不揮発性半導体記憶装置の駆動方法。
  8. 　前記メモリセルアレイが、前記第１サブバンク及び前記第２サブバンクからなるメモリユニットを複数備えて構成されており、
    　複数の前記メモリユニットにまたがって配置された複数の前記対象メモリセルに対し、各個別に指定された前記書き込み対象データの書き込みを行う際、
    　前記対象メモリセルが存在する前記メモリユニットのそれぞれにおいて、前記第１動作と前記第２動作とを同一時間帯に実行することを特徴とする請求項６または７に記載の不揮発性半導体記憶装置の駆動方法。
  9. 　電気抵抗の変化により情報を記憶する可変抵抗素子を有するメモリセルを行方向及び列方向にそれぞれ複数配列し、同一行の前記メモリセルの第１端子を共通のワード線に接続し、同一列の前記メモリセルの第２端子を共通のビット線に接続してなるメモリセルアレイを備えた不揮発性半導体記憶装置であって、
    　指定アドレスに対応する対象メモリセルへの書き込みまたは読み出しの制御を行う書き込み／読み出し制御部と、
    　前記書き込み／読み出し制御部からの指示に基づいて前記ビット線及び前記ワード線に電圧を印加することで、前記対象メモリセルに書き込み電圧または読み出し電圧を印加するデコーダ部と、
    　前記読み出し電圧の印加された前記対象メモリセルに書き込まれている既書き込みデータの読み出しを行う読み出し回路と、
    　入力される複数のデータの比較を行う比較部と、を備えてなり、
    　前記対象メモリセルに書き込み対象データの書き込みを行う際、
    　前記デコーダ部は、前記書き込み／読み出し制御部からの指示に基づき前記対象メモリセルに読み出し電圧を印加し、
    　前記比較部は、前記書き込み対象データと前記読み出し回路によって読み出された前記既書き込みデータとを比較して比較結果を前記書き込み／読み出し制御部に与え、
    　前記書き込み／読み出し制御部は、前記比較結果が異なる場合にのみ、前記デコーダ部に対し、前記対象メモリセルに前記書き込み対象データを書き込む指示を与えることを特徴とする不揮発性半導体記憶装置。
  10. 　電気抵抗の変化により情報を記憶する可変抵抗素子を有するメモリセルを行方向及び列方向にそれぞれ複数配列し、同一行の前記メモリセルの第１端子を共通のワード線に接続し、同一列の前記メモリセルの第２端子を共通のビット線に接続してなるメモリセルアレイを備えた不揮発性半導体記憶装置の駆動方法であって、
    　指定アドレスに対応する対象メモリセルに対して書き込み対象データの書き込み動作を行うに際し、
    　まず、前記対象メモリセルに書き込まれている既書き込みデータの読み出しを行い、
    　次に、前記既書き込みデータと前記書き込み対象データの比較を行い、比較結果が同一の場合には前記対象メモリセルへの書き込みを行わず、前記比較結果が異なる場合には前記対象メモリセルに前記書き込み対象データの書き込みを行うことを特徴とする不揮発性半導体記憶装置の駆動方法。
  11. 　メモリセルの複数をマトリクス状に配列し、同一行の前記メモリセルの第１端子を共通のワード線に接続し、同一列の前記メモリセルの第２端子を共通のビット線に接続してなる第１サブバンク、及び、前記第１サブバンクと同じ構成の第２サブバンクを備えてなるメモリセルアレイと、
    　指定アドレスに対応する対象メモリセルへの書き込みまたは読み出しの制御を行う書き込み／読み出し制御部と、
    　前記書き込み／読み出し制御部からの指示に基づいて、前記対象メモリセルに書き込み処理または読み出し処理を行うデコーダ部と、
    　前記対象メモリセルに書き込まれている既書き込みデータの読み出しを行う読み出し回路と、
    　入力される複数のデータの比較を行う比較部と、を備えてなり、
    　前記第１サブバンク内及び前記第２サブバンク内に位置する複数の前記対象メモリセルに対し、各個別に指定された書き込み対象データの書き込みを行う際、
    　前記デコーダ部が、
    　前記第１サブバンク内の第１対象メモリセルに対して読み出し処理を行う第１動作と、
    　前記第２サブバンク内の第２対象メモリセルの前記既書き込みデータと当該第２対象メモリセルへの前記書き込み対象データとの前記比較部による比較結果が異なる場合にのみ前記第２対象メモリセルに対して書き込み処理を行う第２動作と、を同一時間帯に実行することを特徴とする不揮発性半導体記憶装置。
     
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