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WO2010058646A1 - 半導体パッケージおよびその製造方法 - Google Patents

半導体パッケージおよびその製造方法 Download PDF

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Publication number
WO2010058646A1
WO2010058646A1 PCT/JP2009/065316 JP2009065316W WO2010058646A1 WO 2010058646 A1 WO2010058646 A1 WO 2010058646A1 JP 2009065316 W JP2009065316 W JP 2009065316W WO 2010058646 A1 WO2010058646 A1 WO 2010058646A1
Authority
WO
WIPO (PCT)
Prior art keywords
wafer
semiconductor
back surface
chip
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2009/065316
Other languages
English (en)
French (fr)
Inventor
隆史 久田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of WO2010058646A1 publication Critical patent/WO2010058646A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • H10W70/614—
    • H10P72/74—
    • H10W70/09—
    • H10W70/611—
    • H10W70/635—
    • H10W72/0198—
    • H10W74/014—
    • H10W74/111—
    • H10W90/00—
    • H10P72/742—
    • H10W70/60—
    • H10W70/655—
    • H10W72/241—
    • H10W72/29—
    • H10W72/884—
    • H10W72/9413—
    • H10W74/00—
    • H10W74/019—
    • H10W74/142—
    • H10W90/722—
    • H10W90/734—
    • H10W90/754—

Definitions

  • the present invention relates to a wafer level package technology, and more particularly to a wafer level semiconductor package that realizes a wide mounting area of peripheral connection terminals and a method for manufacturing the same.
  • the wafer level package (WLP) technology assembles the wafer as it is, and divides the wafer into individual pieces by dicing in the final process.
  • This is a technology for realizing a surface mountable chip scale package (CSP) that can be miniaturized to the same scale (Non-patent Document 1).
  • CSP surface mountable chip scale package
  • multi-chip package technology has been developed in which multiple chips are stacked and systematized (special Japanese Laid-Open Patent Publication No. 2008-166752: Patent Document 1).
  • a rewiring layer including polyimide and copper wiring is formed on a passivation insulating film on a circuit surface of a semiconductor chip, and metal posts, solder balls, solder ball pads, etc. are mounted on the rewiring layer,
  • An array of connection terminal bumps is formed in a form such as a grid array (BGA).
  • FIG. 11 is a cross-sectional view schematically showing a conventional wafer level semiconductor package.
  • a rewiring layer 510 is formed so as to be connected to a contact pad 506 for external connection exposed from a passivation film 504 on a silicon chip (die) 502.
  • a solder resist 512 is applied thereon, and solder balls 513 are disposed on the terminal pads (lands).
  • a layer such as a flexible layer 508 may be provided to alleviate the problem of reliability due to a mismatch in thermal expansion coefficient with a printed wiring board (PCB) on which the semiconductor package 500 is mounted.
  • PCB printed wiring board
  • the conventional WLP is often used in a memory having a small number of input / output pins (for example, less than 100 pins), but a memory, a logic IC, an ASIC (specific application integrated circuit), a processor that requires a large number of input / output pins. It has not yet spread. Further expansion of the application range of WLP is desired.
  • Patent Document 1 an individual semiconductor chip obtained by dicing a silicon wafer is obtained by using a pick-and-place system for the purpose of increasing the package size in order to improve the heat dissipation performance of the package.
  • a technique is disclosed in which a molding material is formed on a panel so as to be disposed on the panel so as to surround the chip, and a pad of a semiconductor chip is connected to a redistribution metal by a buildup layer process.
  • Patent Document 1 it is necessary to place the separated chips once at the desired positions on the panel.
  • the operation of placing individual chips on the panel one by one using a pick-and-place system or the like is based on the premise that the chip is flip-chip mounted on a substrate, a normal flip chip package
  • a burden is generated in terms of time, cost, and yield of a bumping process, a flip chip bonding process, and a substrate process of a fine design rule formed on a chip.
  • the multi-chip package of Patent Document 1 is insufficient in that the thickness of the package is increased because the panel (substrate) is provided on the back surface of the chip.
  • the technology disclosed in the above-mentioned patent document aims to systematize a stacked structure of a plurality of chips.
  • the restriction on the number of connection terminals due to the chip size is relaxed, and connection terminals are mounted. It is not intended to expand the possible area.
  • the present invention has been made in view of the above-described problems, and relaxes restrictions on the number of connection terminals such as solder balls due to the chip size at the wafer level, and thus has a high number of input / output pins and is connected.
  • An object of the present invention is to provide a semiconductor package with high reliability and good yield, and a method for manufacturing the same.
  • the present invention first encloses a plurality of semiconductor chips separated from a semiconductor wafer with a mold member by enlarging the distance between the semiconductor chips and leaving a circuit formation surface. Thus, an extended wafer is formed. Then, a rewiring layer having a rewiring pattern is formed on the extended wafer.
  • the rewiring pattern has a terminal pad for mounting a connection terminal bump, and extends from the electrode pad on the circuit formation surface of the semiconductor chip to a region outside the semiconductor chip. Then, the extended wafer on which the rewiring layer is formed is divided into individual pieces to form a plurality of semiconductor packages.
  • the limitation due to the size of the semiconductor chip with respect to the range in which rewiring can be routed that is, the range in which the connection terminal bump can be mounted is removed, and the pitch interval of the connection terminal bump is maintained It is possible to increase the number of terminals while maintaining. Therefore, it is possible to suitably prevent a decrease in yield and connection reliability due to an increase in the number of terminals, and thus a semiconductor package having a high number of input / output pins, a high connection reliability, and a high yield. It becomes possible to provide.
  • the extended wafer can be handled as a wafer used in an existing wafer processing process, a production line is constructed as a normal wafer process by changing the process for forming the extended wafer. be able to. Furthermore, the rewiring pattern can be applied with a wafer level design ground rule, and is excellent in high density wiring design.
  • the distance between the semiconductor chips can be increased by spreading the support tape in which the plurality of semiconductor chips are arranged in contact with the circuit forming surfaces.
  • the distance between the separated semiconductor chips can be expanded at once. This realizes wafer level packaging of semiconductor chips, which is advantageous in terms of time, cost, and yield.
  • a plurality of semiconductor chips on the extended support tape are arranged in a mold having a wafer shape, and the molding material is injected into the mold to be molded, thereby An extended wafer can be formed.
  • a via hole is formed in the mold member at the periphery of the semiconductor chip, filled with a conductive material, and extends from the surface of the expansion wafer to the back surface of the expansion wafer through the mold member.
  • the surface of the expansion wafer is a surface including the circuit formation surface of the semiconductor chip.
  • the via hole can be formed by forming a pin as a part of a mold, or by penetrating a mold member with a mechanical drill or a laser drill.
  • a back surface terminal pad for providing an external connection can be formed on the back surface of the expansion wafer.
  • a protective layer can be formed on the back surface of the expansion wafer so as to expose the back surface terminal pads.
  • the rewiring pattern of the rewiring layer can be connected to the through via on the surface of the expansion wafer.
  • the back surface terminal pad can be a pad array extending from a region immediately below the semiconductor chip on the back surface of the expansion wafer to a region outside the semiconductor chip.
  • the external connection terminals can be disposed over the back surface of the semiconductor package in addition to the surface area on the semiconductor chip and the mold member. Therefore, by maintaining the total number of terminals and relaxing the pitch between the connection terminal bumps, it is possible to realize higher connection reliability and yield.
  • the obtained extended wafer can be polished on the back surface to expose the back surface of the semiconductor chip surrounded by the mold member.
  • the semiconductor package is thinned.
  • high heat dissipation can be obtained by arranging a heat sink or the like in contact with the semiconductor chip.
  • the rewiring layer is formed on the first dielectric layer having a first dielectric layer having an opening for connecting the rewiring pattern to the electrode pad, A second dielectric layer covering the rewiring pattern and opening to expose the terminal pad.
  • 1 is a cross-sectional view of a semiconductor package according to a first embodiment of the present invention.
  • 1 is a plan view of a semiconductor package according to a first embodiment of the present invention.
  • the figure (1/2) which shows the manufacturing method of the semiconductor package by the 1st Embodiment of this invention with the cross-sectional structure in each process.
  • the figure (2/2) which shows the manufacturing method of the semiconductor package by the 1st Embodiment of this invention with the cross-sectional structure in each process.
  • the figure (1/2) which shows the manufacturing method of the semiconductor package by the 2nd Embodiment of this invention with the cross-sectional structure in each process.
  • the figure (2/2) which shows the manufacturing method of the semiconductor package by the 2nd Embodiment of this invention with the cross-sectional structure in each process.
  • Sectional drawing of the semiconductor package by the 3rd and 4th embodiment of this invention Sectional drawing which shows the outline of the conventional semiconductor package of a wafer level.
  • a semiconductor package having a wafer level BGA (Ball Grid Array) structure in which solder balls are arranged in an array on a rewiring layer on a silicon chip will be described as an example.
  • FIG. 1 shows a cross-sectional view of a semiconductor package according to a first embodiment of the present invention.
  • a semiconductor package 100 shown in FIG. 1 includes a silicon chip 102 in which a plurality of electrode pads 106 are provided on a circuit formation surface.
  • the silicon chip 102 is diced through a dicing process after the wafer processing process.
  • the wafer processing process is usually a base process for fabricating elements on a silicon wafer, an element interconnection, an upper process for creating a wiring structure for power supply and grounding, formation of electrode pads 106 for external connection, described later.
  • Including a passivation step for forming the passivation film 104 is usually a base process for fabricating elements on a silicon wafer, an element interconnection, an upper process for creating a wiring structure for power supply and grounding, formation of electrode pads 106 for external connection, described later.
  • the circuit forming surface of the silicon chip 102 is coated with a passivation film 104 that mechanically, electrically and chemically protects the circuit pattern from the external environment.
  • the electrode pad 106 is exposed from the passivation film 104.
  • the electrode pad 106 is not particularly limited, but is provided at the outer edge or the center of the circuit formation surface of the silicon chip 102.
  • the material of the passivation film 104 is not particularly limited.
  • photosensitive or non-photosensitive polyimide, PSG (Phospho-Silicate-Glass), silicon nitride film (Si 3 N 4 ), silicon oxide film, A silicon oxynitride film, a combination of these, or the like can be used.
  • the material of the electrode pad 106 is not particularly limited, and for example, a conductive material including a metal such as aluminum or copper and an alloy such as an aluminum alloy can be used. Although not shown, the electrode pad 106 can appropriately include a seed layer in order to obtain good adhesion with a rewiring pattern to be described later.
  • the semiconductor package 100 further includes a mold member 108 surrounding the silicon chip 102 except for the circuit forming surface side.
  • a member such as a redistribution layer can be disposed only in a region on a silicon chip.
  • the mold member 108 does not limit the region where the member such as the rewiring layer can be disposed within the region on the silicon chip 102, but on the mold member 108. Extend across the area.
  • the silicon chip 102 and the mold member 108 constitute a chip 110 (hereinafter referred to as an expansion chip) having an outer size larger than that of the silicon chip 102.
  • the expansion chip 110 the surface on the circuit forming surface side of the silicon chip 102 is referred to as a front surface, and the opposite surface is referred to as a back surface.
  • the mold member 108 is not particularly limited, but can be formed using an epoxy resin molding material containing a filler such as spherical fused silica.
  • the mold member 108 is formed by, for example, transfer molding in which a molding material plasticized in a heating chamber is pressed into a heated mold, or the supplied molding material is molded into a mold. It can be formed by compression molding or the like in which a mold is clamped and pressure is applied.
  • the semiconductor package 100 is manufactured by molding the silicon chip 102 and forming it into a wafer shape having a diameter larger than that of the original silicon wafer. For this reason, from the viewpoint of the manufacturing process, it is preferable to use a molding material having a small molding shrinkage ratio, low elasticity, low stress, and low warpage.
  • the material of the mold member 108 it is preferable to use a biphenyl epoxy resin or a polyfunctional epoxy resin having a glass transition temperature (Tg) in the range of 100 ° C. to 250 ° C.
  • Tg glass transition temperature
  • the material of the mold member 108 is adjusted so that the difference from the thermal expansion coefficient of the silicon chip 102 (for example, silicon is about 3 ppm / K) is small so as not to warp during molding or reflow. It is preferable.
  • the mold member 108 may be formed of super engineering plastic with improved heat resistance, ceramics such as alumina, or the like. In the following description, a case where a resin molding material is used as the material of the mold member 108 and transfer molding is performed will be described as an example.
  • the semiconductor package 100 further includes a re-distribution layer (RDL) 116 formed on the silicon chip 102 and the mold member 108.
  • the rewiring layer 116 includes a first dielectric layer 112b formed on the mold member 108 and the passivation film 104, a rewiring pattern 114 formed on the dielectric layer 112b, and a rewiring pattern. 114 and a second dielectric layer 112a formed on the substrate.
  • the first dielectric layer 112 b has an opening at a position corresponding to the electrode pad 106 and exposes the electrode pad 106.
  • the rewiring pattern 114 is connected to the electrode pad 106 and extends from the electrode pad 106 on the circuit formation surface of the silicon chip 102 to a region outside the silicon chip 102.
  • the rewiring pattern 114 includes pads (hereinafter referred to as external terminal pads) 107a and 107b for mounting solder balls arranged in an array.
  • the second dielectric layer 112a is opened to expose the external terminal pads 107a and 107b.
  • the material of the dielectric layers 112a and 112b is not particularly limited, and an insulating resin material containing polyimide, polybenzoxazole (PBO), benzocyclobutene (BCB), or the like can be used.
  • the dielectric layers 112a and 112b can be formed, for example, by applying the insulating resin material and patterning using an appropriate mask.
  • the material of the rewiring pattern 114 is not particularly limited, and a conductive material including a metal such as copper, nickel, palladium, silver, or an alloy material thereof can be used.
  • the rewiring pattern 114 can be formed as a single layer or a plurality of layers by a sputtering method, an electrolytic plating method, an electroless plating method, or the like.
  • a UBM (Under Bump Metallurgy) or BLM (Ball limiting Metallurgy) layer (hereinafter referred to as a BLM layer) having solder wettability can be appropriately formed. .
  • the semiconductor package 100 further includes a solder ball 118 disposed on the external terminal pad 107 of the rewiring layer 116.
  • the solder balls 118 are not particularly limited, but can be soldered by placing the solder balls 118 directly on the external terminal pads 107 by a ball mounting method and performing reflow.
  • the solder balls 118 can also be formed by vapor deposition, plating, or solder paste printing.
  • the material of the solder ball 118 is not particularly limited, but at least selected from the group consisting of lead-containing solder made of a Pb—Sn alloy, or Ag, Cu, Zn, Bi and Sb containing Sn as a main component. Lead-free solder made of a tin alloy having one element can be used.
  • the solder ball 118 includes 118 b disposed in a region on the mold member 108 in addition to 118 a disposed in a region on the normal silicon chip 102.
  • the rewiring pattern 114 provides an electrical connection from the electrode pad 106 on the silicon chip 102 to the solder ball 118.
  • FIG. 2 is a plan view of the semiconductor package 100 according to the first embodiment of the present invention.
  • FIG. 2 shows a chip region 130 b on the silicon chip 102 and a mold region 130 a expanded by the mold member 108.
  • solder balls 118 are arranged in an array over the mold region 130a and the chip region 130b.
  • the solder balls 118 are connected to the electrode pads 106 disposed on the outer edge of the circuit formation surface of the silicon chip 102 via the rewiring pattern 114, respectively. 1 corresponds to a cross-sectional view taken along the cutting line A in FIG.
  • the solder balls 118 can be arranged over an expanded range outside the chip region 130b. For this reason, it can be said that the restriction due to the chip size with respect to the number of input / output pins is relaxed.
  • the number of input / output pins can be increased while maintaining the pitch interval, it is possible to suitably prevent a decrease in yield and connection reliability due to an increase in the number of input / output pins.
  • a semiconductor package having a high number of input / output pins, high connection reliability, and high yield can be provided.
  • the back surface of the semiconductor package 100 is released from a substrate such as a PCB, the entire package is thinned.
  • FIGS. 3A to 3E and FIGS. 4A to 4E are views showing a method of manufacturing the semiconductor package 100 according to the first embodiment of the present invention, along with cross-sectional structures in the respective steps.
  • the silicon wafer 20 is mounted on the ring frame 10 via the wafer mount tape 11 for back surface polishing.
  • the silicon wafer 20 has been subjected to a wafer processing process including a base process, an upper process, an electrode pad formation, a passivation process, and the like.
  • the silicon wafer 20 is mounted such that the circuit forming surface of the silicon wafer 20 is in contact with the wafer mount tape 11.
  • FIG. 3B subsequently, the silicon wafer 20 is subjected to a back surface polishing process to be thinned.
  • the back surface polishing wafer mount tape 11 protects the surface of the silicon wafer 20 and prevents contamination due to intrusion of grinding water or grinding waste during back surface polishing.
  • the silicon wafer 20 is aligned, and is attached to the wafer mounting tape 13 for dicing, and is subjected to a dicing process.
  • the individual silicon chips 22 are obtained in a state of being bonded onto the wafer mount tape 13.
  • FIG. 5A shows an aspect of the silicon wafer 20 after the dicing process. As shown in FIG. 5A, the silicon wafer 20 is diced along the cutting lines 20a and 20b to obtain a plurality of individual silicon chips 22. Note that the back surface polishing wafer mount tape 11 is peeled off at an appropriate timing.
  • the dicing method is not particularly limited, and can be performed using a blade dicing method in which a wafer is directly cut out or a stealth dicing method in which a wafer is cut out by laser processing and chips are separated by tape expansion.
  • the wafer is then attached to an expanding wafer mount tape (support tape) 15 in order to uniformly increase the chip interval.
  • a tape expanding process is performed.
  • the silicon chips 22 with the gaps widened are obtained in a state where they are stuck on the wafer mount tape 15.
  • a margin having a predetermined substantially uniform width is formed between the silicon chips 22.
  • the tape expanding step is not particularly limited, but can be performed by a method of extending the wafer mount tape 15 by pressing a ring or a circular expander against the wafer mount tape 15.
  • any method that can spread the wafer mount tape 15 radially in the wafer surface direction and can enlarge the chip interval on the wafer mount tape 15 substantially uniformly can be adopted.
  • a molding process is subsequently performed.
  • the wafer-shaped dies 32 and 34 are prepared in contact with the wafer mount tape 15 so that the silicon chip 22 with the chip interval widened enters inside thereof.
  • the mold 32 is provided with a gate 32a for injecting a resin molding material.
  • a resin molding material is injected into the molds 32 and 34 through the gate 32a while maintaining the chip interval on the wafer mount tape 15 by transfer molding, and the silicon chip 22 except for the surface in contact with the tape 15 is formed. Molded.
  • a plurality of gates can be provided in consideration of the fluidity and filling properties of the molded resin material.
  • the molds 32 and 34 are appropriately provided with one or a plurality of air vents for venting the air in the mold.
  • the air vent is not particularly limited.
  • the air vent is provided at the end portion of the mold 32 in contact with the wafer mount tape 15.
  • the extended wafer 26 has a configuration in which a plurality of individual silicon chips 22 are surrounded by a mold member 24 except for a circuit formation surface.
  • the extended wafer 26 is formed into a standard wafer shape having a larger diameter (300 mm wafer shape) than the original silicon wafer 20 (for example, 200 mm wafer shape) so as to be suitably adapted to an existing manufacturing process.
  • FIG. 5B shows an aspect of the extended wafer 26 obtained after the molding process. As shown in FIG. 5B, an expanded wafer 26 is obtained in which the separated silicon chips 22 are embedded in the mold member 24 while being separated by a substantially constant distance.
  • a rewiring layer forming step is performed on the obtained expansion wafer 26 to form a rewiring layer 28 on the expansion wafer 26.
  • the detailed structure of the rewiring layer 28 is omitted in FIG. More specifically, the rewiring layer 28 has a structure as shown in FIGS. 1 and 2 for each silicon chip 22.
  • the rewiring layer forming step first, polyimide or the like is applied on the expansion wafer 26. Next, an opening of the polyimide film is formed at a position corresponding to an electrode pad (corresponding to the electrode pad 106 in FIG. 1) of each silicon chip 22 (corresponding to the silicon chip 102 in FIG. 1) by patterning. A first dielectric layer (corresponding to the dielectric layer 112b in FIG. 1) is formed. Subsequently, rewiring patterns (corresponding to the rewiring pattern 114 in FIG. 1) for the respective silicon chips 22 are collectively formed by patterning. Further, polyimide or the like is applied so as to cover the rewiring pattern.
  • an opening of a polyimide film is provided at a position corresponding to the external terminal pad (corresponding to the external terminal pad 107 in FIG. 1) by patterning, and the second dielectric layer (dielectric layer in FIG. 1). 112a) is formed.
  • the extended wafer 26 is formed as a large-diameter standard wafer shape.
  • the rewiring pattern 114 can be formed by a manufacturing apparatus capable of handling a large-diameter standard wafer (for example, 300 mm wafer), which is excellent in high-density design according to a wafer level ground rule.
  • solder balls 30 are directly arranged on the external terminal pads for mounting the solder balls of the rewiring layer 28 by the ball mounting method. And a solder joint is formed by a subsequent reflow process.
  • the expansion wafer 26 on which the solder balls 30 are mounted is aligned and mounted on the ring frame 16 via the wafer mounting tape 17 for dicing.
  • the surface of the expansion wafer 26 not including the circuit formation surface of the silicon chip (hereinafter simply referred to as the back surface) is mounted so as to be in contact with the wafer mount tape 17.
  • FIG. 5C shows a mode after the dicing process for the expansion wafer 26.
  • the extended wafer 26 is diced along the cutting lines 26a and 26b, and the semiconductor package 100 separated into pieces is obtained.
  • the dicing method is not particularly limited, and can be performed using the same method as dicing to the silicon wafer 20.
  • the separated semiconductor package 100 is separated by, for example, a tape expanding process, and mounted on a tray, a tape and reel, or a tube by a pick and place system and packed. Then, it is provided for the subsequent characteristic inspection process, mounting process on PCB, and the like.
  • the silicon wafer 20 shown in FIG. 3B is polished on the back surface, and then the dicing process shown in FIG. I have done it.
  • a DBG (Dicing Before Grinding) process is applied, the silicon wafer is half-cut, and the half-cut silicon wafer is mounted on the ring frame 10 via the wafer mount tape 11 (FIG. 3 ( A), and then a back surface polishing step is performed (corresponding to FIG. (B)), so that the silicon wafer can be thinned and singulated simultaneously.
  • DBG Dynamicing Before Grinding
  • the expanding step can be performed using the wafer mount tape 11 for polishing the back surface as it is as the wafer mount tape for expanding (corresponding to FIG. 3D).
  • the wafer mount tape 11 for polishing the back surface as it is as the wafer mount tape for expanding (corresponding to FIG. 3D).
  • the silicon wafer 20 shown in FIG. 3B has been described as performing the back surface polishing step.
  • the back surface polishing step shown in FIG. 3B may be omitted.
  • the ring frame is interposed via the wafer mounting tape 13 for dicing. 10 can be started from the dicing process (corresponding to FIG. 3C).
  • a back surface polishing process is performed on the expansion wafer 26 until the back surface of the silicon chip 22 is exposed. Can be scraped off.
  • the backside polishing process of the extended wafer 26 is preferably performed after the rewiring layer forming process shown in FIG. 4B from the viewpoint of obtaining sufficient flatness in the rewiring layer forming process.
  • the solder ball 30 is low (for example, 200 ⁇ m or less)
  • the back surface polishing step of the expansion wafer 26 can be performed after obtaining the solder joint in FIG.
  • the thinning and individualization of the extended wafer 26 are performed simultaneously. You can also.
  • the back surface polishing process of the extended wafer 26 is performed, the back surface polishing process for the silicon wafer 20 shown in FIG. 3B may be omitted, and the silicon chip 22 together with the mold member 24 may be thinned.
  • the solder ball 30 is mounted before the expansion wafer 26 is separated into individual pieces in FIG. 4E.
  • the process of mounting the solder ball 30 is performed by a semiconductor. The process may be performed after being separated into packages 100, and is not particularly limited.
  • the cut silicon chips 22 are molded in a state where the chip intervals are enlarged substantially uniformly at once by the tape expanding process, and the intervals are enlarged. Therefore, wafer level packaging advantageous in terms of time, cost, and yield is realized.
  • the process is simplified compared with the pick-and-place process in which the individual silicon chips 22 are arranged one by one on the substrate, which is advantageous in process time. .
  • the extended wafer 26 can be handled as a standard size wafer used in an existing wafer processing process. Therefore, by preparing the molds 32 and 34 and the apparatus for the molding process according to the present invention, a production line can be constructed as a normal wafer process. Furthermore, the rewiring pattern can be applied to a wafer-level design ground rule (for example, a wiring width of 5 ⁇ m) instead of a package carrier design ground rule (for example, a wiring width of 40 ⁇ m), and is excellent in high-density design.
  • a wafer-level design ground rule for example, a wiring width of 5 ⁇ m
  • a package carrier design ground rule for example, a wiring width of 40 ⁇ m
  • FIG. 6 is a sectional view of a semiconductor package according to the second embodiment of the present invention. Since the semiconductor package 200 of the second embodiment has a structure and material configuration similar to those of the first embodiment, the following description focuses on the differences.
  • a semiconductor package 200 shown in FIG. 6 includes a silicon chip 202 having a circuit formation surface coated with a passivation film 204 and provided with a plurality of exposed electrode pads 206. Similar to the first embodiment, the silicon chip 202 is singulated through a dicing process after the wafer processing process.
  • the semiconductor package 200 includes a mold member 208 that surrounds the silicon chip 202 except for the circuit formation surface.
  • the silicon chip 202 and the mold member 208 constitute the expansion chip 210 as in the first embodiment.
  • a via hole penetrating from the front surface to the back surface of the expansion chip 210 is formed in the mold region on the outer periphery of the silicon chip 202 of the expansion chip 210.
  • the via hole is filled with a conductive material to form a through via 220.
  • the via hole formed in the outer peripheral mold region of the extension chip 210 is preferably formed at the time of molding.
  • the via hole can be formed by penetrating the mold member 208 using a mechanical drill or a laser drill.
  • the conductive material filling the via hole is not particularly limited, but a metal containing copper, tungsten, or the like can be preferably used.
  • a seed layer is formed on the inner side by electroless plating, and a metal is deposited and filled thereon by electrolytic plating to form a through via 220.
  • a non-metallic material such as a conductive polymer may be used as long as appropriate conductivity is obtained.
  • the through via 220 does not necessarily need to be completely filled, and may be configured by only a plating layer that covers the inner wall of the via hole, for example, as long as desired conductivity is obtained.
  • the semiconductor package 200 further includes a rewiring layer 216 formed on the silicon chip 202 and the mold member 208. More specifically, the redistribution layer 216 includes a first dielectric layer 212b, a redistribution pattern 214, and a second dielectric layer 212a.
  • the first dielectric layer 212b covers the extension chip 210 so that the electrode pad 206 on the circuit forming surface of the silicon chip 202 and the end portion on the surface side of the through via 220 are exposed.
  • the rewiring pattern 214 is formed to include an external terminal pad 207 and a via land 209 for connecting to the end of the through via 220 on the surface side, and is electrically connected to the through via 220.
  • the second dielectric layer 212a covers the rewiring pattern 214 so that the external terminal pads 207 are exposed.
  • the semiconductor package 200 of the second embodiment further includes a backside rewiring layer (hereinafter referred to as a backside rewiring layer) formed on the backside of the expansion chip 210.
  • the back surface side redistribution layer 228 includes a back surface side terminal pad 222 provided on the back surface of the extension chip 210 and connected to the through via 220, and a solder protection layer 226 that covers the back surface of the expansion chip 210. .
  • the solder protective layer 226 is opened at a position corresponding to the back surface side terminal pad 222 to expose the back surface side terminal pad 222.
  • the material of the solder protective layer 226 is not particularly limited, and an insulating resin material including polyimide, PBO, BCB, solder resist, and the like can be used.
  • the material of the back-side terminal pad 222 is not particularly limited, and a metal material such as copper or aluminum or an alloy material thereof can be used.
  • the back-side terminal pad 222 can be formed as a single layer or a plurality of layers by sputtering, electrolytic plating, electroless plating, or the like.
  • the back surface side terminal pad 222 is formed of the same material as the through via 220, the through via 220 and the plating layer on the back surface of the extension chip 210 (corresponding to the back surface side terminal pad 222) are simultaneously finished. You can also.
  • electroless plating is performed on the inner wall of the via hole and the base of the back surface of the extension chip 210, followed by electrolytic plating, thereby forming a through via 220 and a solid pattern plating layer on the back surface of the expansion chip 210. Then, the plating layer can be patterned by subsequent etching to form the final back surface side terminal pad 222.
  • the back surface side terminal pad 222 can be subjected to a surface treatment such as a nickel or gold plating layer (BLM layer) formation treatment or an antioxidant treatment (OSP) on the surface thereof.
  • a surface treatment such as a nickel or gold plating layer (BLM layer) formation treatment or an antioxidant treatment (OSP) on the surface thereof.
  • BBM layer nickel or gold plating layer
  • OSP antioxidant treatment
  • the back-side terminal pad 222 has a solder ball mounted thereon to provide connection with another package. Used for.
  • the semiconductor package 200 includes solder balls 218 disposed on the external terminal pads 207 of the redistribution layer 216, as in the first embodiment.
  • the solder balls 218 may also be arranged in the mold area around the silicon chip 202.
  • the rewiring pattern 214 provides electrical connection from the electrode pad 206 on the silicon chip 202 to the solder ball 218, and further from the electrode pad 206 to the back-side terminal pad 222 via the through via 220. Is giving a good connection.
  • a through silicon via (Through Silicon Vias; TSV) penetrating from the front surface to the back surface of the silicon chip 202 had to be formed.
  • TSV Through Silicon Vias
  • the through via 220 is formed in the mold member 208, it is not necessary to secure a region for forming the via in the circuit formation surface of the silicon chip 202. .
  • via lands for connection to the through vias 220 can be formed in a mold region that is substantially free of size restrictions. For this reason, it is possible to provide a connection to the back surface via the via land and the through via 220 and at the same time to secure a sufficient solder ball mounting area on the surface of the extension chip 210.
  • FIGS. 7A to 7E and FIGS. 8A to 8E are views showing a method for manufacturing the semiconductor package 200 according to the second embodiment of the present invention, together with the cross-sectional structure in each step.
  • the silicon wafer 20 that has been subjected to the wafer processing step is mounted on the ring frame 10 via a wafer mount tape 11 for back surface polishing.
  • the silicon wafer 20 is appropriately thinned by performing a back surface polishing process.
  • the silicon wafer 20 is aligned, replaced with a wafer mounting tape 13 for dicing, and subjected to a dicing process.
  • the wafer is mounted on the expanding wafer mount tape 15 and subjected to a tape expanding process.
  • the tape expanding process the silicon chips 22 with the gaps widened are obtained in a state where they are stuck on the wafer mount tape 15.
  • the manufacturing method is the same as in the first embodiment.
  • a description will be given with reference to FIGS.
  • the mold 36 is mounted on the wafer so that the silicon chip 22 arranged on the wafer mount tape 15 enters inside. Arranged in contact with the tape 15.
  • a mold 38 is prepared in which a pin 38a located around each silicon chip 22 is a part of the mold.
  • the shape of the pin 38a of the mold 38 is preferably a tapered shape in order to break through the wafer mount tape 15 and in consideration of mold release properties.
  • the mold 38 is pressed to contact the wafer mount tape 15, and at the same time, the pins 38a break through the wafer mount tape 15. It is inserted into the mold 36.
  • a molding process including via hole formation is performed.
  • the mold 38 is provided with a gate 36a for injecting a resin molding material. Then, the resin molding material is injected into the molds 36 and 38 while maintaining the chip interval on the wafer mount tape 15 by transfer molding, and the pins of the silicon chip 22 and the mold 38 are removed except for the surface in contact with the tape 15. 38a is molded.
  • the extended wafer 40 has a configuration in which a plurality of individual silicon chips 22 are surrounded by a mold member 24 except for a circuit formation surface. Further, since the extended wafer 40 is formed using the pins 38a as a part of the mold, a via hole 42 is formed so as to penetrate the mold member 24 from the front surface to the back surface of the extended wafer 40, located around each silicon chip 22. Is done.
  • the expansion wafer 40 is appropriately subjected to a step of polishing the back surface of the mold.
  • the back portion thereof is scraped off to obtain the extended wafer 40 having a desired thickness.
  • a conductive material is filled into the via hole 42 formed in the mold member 24 of the expansion wafer 40 by, for example, electroless plating and electrolytic plating. Thereby, a through via 44 extending from the surface of the expansion wafer 40 to the back surface through the mold member 24 is formed.
  • a back surface side rewiring layer (corresponding to the back surface side rewiring layer 228 in FIG. 6) 45 is formed on the back surface of the expansion wafer 40. Note that in FIG. 8B, the detailed structure of the back-side rewiring layer 45 is omitted.
  • a back-side terminal pad (corresponding to the back-side terminal pad 222 in FIG. 6) of the back-side rewiring layer 45 is provided at a position corresponding to the back-side end of the through via 44, and a BLM layer thereon. Is appropriately formed.
  • Polyimide or the like is applied to the back surface of the expansion wafer 40 including the back surface side terminal pad, and a polyimide film opening is provided at a position corresponding to the back surface side terminal pad by patterning, and a solder protective layer (solder protection in FIG. 6). Corresponding to layer 226).
  • a surface-side rewiring layer forming step is performed on the obtained expansion wafer 40 to thereby expand the expansion wafer 40.
  • a rewiring layer 46 on the surface side is formed thereon. Note that in FIG. 8C, the detailed structure of the rewiring layer 46 on the surface side is omitted. More specifically, the surface-side rewiring layer 46 has a structure as shown in FIG. 6 for each silicon chip 22.
  • polyimide or the like is first applied on the expansion wafer 40, and patterning is performed to form electrode pads (in FIG. 6, corresponding to the silicon chip 202) of the respective silicon chips 22 (in FIG. 6). , Corresponding to the electrode pad 206) and an opening corresponding to the through via 44, an opening of the polyimide film is provided to correspond to the first dielectric layer (corresponding to the dielectric layer 212 b in FIG. 6). Is formed. Subsequently, a rewiring pattern (corresponding to the rewiring pattern 214 in FIG. 6) is collectively formed on each silicon chip 22 by patterning. At this time, the rewiring pattern is electrically connected to the electrode pad on the silicon chip 22.
  • the rewiring pattern is electrically connected to the through via 44 (corresponding to the through via 220 in FIG. 6) via the via land (corresponding to the via land 209 in FIG. 6). Further, polyimide or the like is applied so as to cover the rewiring pattern, and an opening of the polyimide film is provided at a position corresponding to the external terminal pad (corresponding to the external terminal pad 207 in FIG. 6) by patterning. Two dielectric layers (corresponding to the dielectric layer 212a in FIG. 6) are formed.
  • solder balls 48 are disposed directly on the external terminal pads of the rewiring layer 46 by a ball mounting method.
  • a solder joint is formed by a subsequent reflow process.
  • the expansion wafer 40 on which the solder balls 48 are mounted is aligned, mounted on the ring frame 16 via the wafer mounting tape 17 for dicing, and subjected to a dicing process. .
  • the semiconductor package 200 separated from the extended wafer 40 is obtained by the dicing process.
  • the separated semiconductor package 200 is separated by, for example, a tape expanding process, and is mounted on a tray, a tape and reel, or a tube and packed by a pick and place system. Then, it is provided for the subsequent characteristic inspection process, mounting process on PCB, and the like.
  • the via holes 42 are collectively formed in the mold member 24 using the pins 38a as a part of the mold, and a conductive material is filled in the via holes 42 from the surface of the expansion wafer 40.
  • a through via 44 penetrating to the back surface is formed. This eliminates the need for advanced processing techniques such as deep reactive ion etching in the wafer processing process required for TSV.
  • the via hole 42 is collectively formed in the mold member 24 using the pin 38a as a part of the mold.
  • via holes can be formed in the mold member of the expansion wafer using a laser drill or a mechanical drill.
  • the mold for forming the expansion wafer does not need to have pins.
  • a plurality of expansion wafers can be stacked to form via holes at once.
  • FIG. 9 is a sectional view of a stacked package using a semiconductor package according to the second embodiment of the present invention.
  • a stacked package 250 shown in FIG. 9 has a PoP in which a solder ball 262 is mounted on a back surface side terminal pad 222 provided on the back surface of the semiconductor package 200 and another package 260 is connected via the solder ball 262. It has a structure.
  • no members other than the back-side terminal pads 222 for mounting the solder balls 262 are disposed on the back surface of the semiconductor package 200, and other members such as silicon chips are used. Because of the substantial release, the height restriction on the solder ball 262 is relaxed. Since the restriction on the height of the solder balls 262 is relaxed, the pitch of the solder balls 262 can be reduced without reducing the yield.
  • FIG. 10A is a sectional view of a semiconductor package according to the third embodiment of the present invention. Since the semiconductor package 300 of the third embodiment has a structure and material configuration similar to those of the first embodiment, the following description will focus on differences.
  • a semiconductor package 300 shown in FIG. 10A has a structure in which the back portion of the mold member of the semiconductor package shown in FIG. Yes.
  • the semiconductor package is thinned, and a heat sink or the like can be disposed in contact with the silicon chip 302. Therefore, high heat dissipation can be obtained.
  • FIG. 10B is a sectional view of a semiconductor package according to the fourth embodiment of the present invention. Since the semiconductor package 400 of the fourth embodiment has a structure and material configuration similar to those of the second embodiment, the following description will focus on the differences.
  • the back-side terminal pads 424 are formed in an array from the center over the entire back surface of the semiconductor package shown in FIG.
  • a back surface via land 422 is formed on the back surface of the expansion chip 210 and located immediately below the through via 420.
  • the backside via land 422 and the backside terminal pad 424 are connected by a wiring (not shown) (hereinafter referred to as a backside rewiring).
  • the back-side terminal pads 424 are electrically connected to the electrode pads 406 on the circuit formation surface of the silicon chip 402 via the back-side rewiring, the back-side via land 422, the through via 420, and the front-side rewiring pattern, respectively. Connected.
  • the semiconductor package 400 of the fourth embodiment further includes a solder protective layer that covers the back-side terminal pads 424, the back-side via lands 422, and the back-side rewiring (hereinafter collectively referred to as the back-side rewiring pattern). 426.
  • the solder protective layer 426 is opened at a position corresponding to the back-side terminal pad 424 to provide external connection, and the back-side terminal pad 424 is exposed.
  • An opening of the solder protective layer 426 may be provided at a position corresponding to the back via land 422 immediately below the through via 420, and a part of the back via land 422 may be used as a terminal pad.
  • the material for the backside rewiring pattern is not particularly limited, but a metal such as copper or aluminum or an alloy thereof can be used. Similar to the semiconductor package of the second embodiment, the back-side rewiring pattern can be formed as a single layer or a plurality of layers by a sputtering method, an electrolytic plating method, an electroless plating method, or the like. A BLM layer having solder wettability can be appropriately formed on the back-side terminal pad 424 of the back-side rewiring pattern, and solder balls can be mounted thereon.
  • the back side redistribution pattern and the protective layer 426 can be formed.
  • the back-side rewiring layer 428 including the back-side rewiring pattern and the protective layer 426 is formed on the back surface of the expansion wafer 40 from a region immediately below each silicon chip 22 to a region outside the silicon chip 22.
  • terminal pads can be provided on the back surface of the package from the central portion to the outer peripheral portion. Therefore, when the predetermined number of input / output pins is required, the pitch between the solder balls can be relaxed by using the back surface side terminal pad 424, and the yield and the reliability of connection can be improved. It becomes possible.
  • the back portion of the silicon chip 402 of the mold member 408 may be scraped to reduce the thickness to about the silicon chip 402 thickness. it can.
  • an insulating layer is appropriately provided on the back surface of the silicon chip 402, and a back surface side rewiring pattern can be formed thereon.
  • the restriction due to the chip size with respect to the number of connection terminals such as solder balls is relaxed, so that the number of connection pins has a high number of input / output pins.
  • a highly reliable semiconductor package with a good yield and a method for manufacturing the same are provided.
  • connection terminal bump to the outside of the package is not particularly limited.
  • an LGA (Land Grid Array) structure including planar electrode pads or a PGA (Pin Grid Array) structure may be employed instead of the solder balls.
  • An array structure in which bumps are formed by forming a rewiring layer on a resin core instead of the solder balls can also be adopted.
  • silicon has been described as an example of a semiconductor material constituting a semiconductor wafer and a semiconductor chip.
  • silicon is polycrystalline even if it is a single crystal of any crystal plane. Also good.
  • an SOI (Silicon On On Insulator) wafer, a SiGe / SOI wafer, a GaAs wafer, and other compound semiconductor wafers may be used instead of the silicon wafer and the silicon chip.
  • connection terminal bumps in the semiconductor package is not limited to the illustrated lattice-like embodiment, and an array having any arrangement structure can be used.
  • the number of solder balls is not limited to the number shown.
  • the shapes of the silicon chip and the extension chip are not limited to the illustrated square.

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】周辺接続端子の広い搭載領域面積を実現するウエハレベルの半導体パッケージおよびその製造方法を提供すること。 【解決手段】本発明の製造方法は、（ａ）半導体ウエハ２０を複数の半導体チップ２２に個片化する工程と、（ｂ）複数の半導体チップ２２の間の距離を拡大する工程と、（ｃ）複数の半導体チップ２２を、それぞれ回路形成面を残してモールド部材２４で囲繞して拡張ウエハ２６を形成する工程と、（ｄ）拡張ウエハ２６上に再配線パターン（１１４）を有する再配線層２８を形成する工程であって、再配線パターン（１１４）は、接続端子バンプを搭載するための端子用パッド（１０７）を有し、半導体チップ２２の回路形成面１９の電極パッド（１０６）から該半導体チップ２２外の領域に延在する、当該再配線層を形成する工程と、（ｅ）再配線層２８が形成された拡張ウエハ２６を個片化して、複数の半導体パッケージ１００を形成する工程とを含む。

Description

半導体パッケージおよびその製造方法
　本発明は、ウエハレベル・パッケージ技術に関し、より詳細には、周辺接続端子の広い搭載領域面積を実現するウエハレベルの半導体パッケージおよびその製造方法に関する。
　近年、電子デバイスの小型化および高機能化にともない、半導体パッケージのさらなる小型化、高機能化、および信頼性の向上が要求されている。このような背景にあって、ウエハレベル・パッケージ（ＷＬＰ；Wafer Level Package）技術は、ウエハ状態のままで組立てを行い、その最終工程でダイシングによりウエハを個片化することで、半導体回路チップと同程度のスケールに小型化できる表面実装可能なチップスケール・パッケージ（Chip Scale Package；ＣＳＰ）を実現する技術である（非特許文献１）。その他、半導体パッケージに対する小型化、薄型化、高集積化、大容量化への要求に対応するために、複数のチップを積層してシステム化されたマルチチップ・パッケージ技術も開発されている（特開２００８－１６６７５２号公報：特許文献１）。
　ＷＬＰでは、半導体チップの回路面のパッシベーション絶縁膜上にポリイミドおよび銅配線を含む再配線層を形成し、その再配線層上にメタルポストやはんだボール、はんだボール・パッドなどを搭載して、ボール・グリッド・アレイ（Ball Grid Array；ＢＧＡ）のような形態で接続端子バンプのアレイを構成する。
　図１１は、従来のウエハレベルの半導体パッケージの概略を示す断面図である。図１１に示すように、従来のウエハレベルの半導体パッケージ５００では、シリコンチップ（ダイ）５０２上のパッシベーション膜５０４から露出された外部接続用の接触パッド５０６に接続するように再配線層５１０が形成され、その上にソルダレジスト５１２が塗布され、その端子用パッド（ランド）上にはんだボール５１３が配置される。半導体パッケージ５００がマウントされるプリント配線基板（ＰＣＢ）との熱膨張係数の不一致による信頼性の問題を緩和するために、柔軟層５０８などの層が設けられることもある。
　従来のＷＬＰでは、入出力ピン数が少ないメモリ（例えば１００ピン未満）などでは良く使用されているものの、大きな入出力ピン数が求められるメモリや、ロジックＩＣ、ＡＳＩＣ（特定用途集積回路）、プロセッサなどには未だ普及していない。ＷＬＰの適用範囲のさらなる拡大が望まれる。
特開２００８－１６６７５２号公報
"テクノロジー：ウエハーレベル：概要"、[online]、ＴＥＳＳＥＲＡ社、［２００８年１０月３０日検索］、インターネット<URL; http://www.tessera.com/JP/technologies/products/wafer_level_csp/>
　大きな入出力が求められる用途にウエハレベル・パッケージ技術を適用しようとする場合、入出力ピン数を増大させる必要がある。しかしながら、例えば上記非特許文献１の従来のウエハレベル・パッケージ技術では、図１１に示すように、はんだボールの搭載可能な領域がシリコンチップ（ダイ）上に制限されているため、限られたチップ面積内で接続端子数を増やすためには、高密度化しなければならない。一方、高密度化が進むと、パッケージングが困難となり、歩留まりが低下してしまう。あるいはより高精度の製造装置が必要となり製造コストを増大させることとなる。また、接続端子ピッチが狭小化したパッケージは、システムボードに実装することも困難となり、この点でも歩留まりが低下してしまう。すなわち、従来のウエハレベル・パッケージでは、歩留まりおよび接続信頼性の維持と入出力ピン数の増大の両立をすることができなかった。
　また上記特許文献１では、パッケージの熱放散性能を向上させるためにパッケージサイズを増大させることを目的として、シリコンウエハをダイシングして得られる個別の半導体チップを、ピックアンドプレース・システムを利用してパネル上に配置して、該チップを囲繞するようにパネル上にモールディング物質を形成し、ビルドアップ層工程によって半導体チップのパッドを再配線金属に接続する技術を開示している。
　しかしながら、上記特許文献１に開示される技術では、個片化されたチップを一度パネル上の所期の位置に配置する必要がある。個片化されたチップを１個ずつパネルに配置するという動作をピックアンドプレース・システム等により行う場合、チップを基板にフリップチップ実装するような構造を前提としているため、通常のフリップチップ・パッケージと同様に、チップ上に形成するバンピング工程、フリップチップ接合工程、微細設計ルールの基板工程の時間、コスト、歩留りの点で負担が発生してしまうという問題があった。また、特許文献１のマルチチップ・パッケージでは、チップ背面にパネル（基板）を備えているため、パッケージの厚みを増大してしまうという点でも不充分であった。また、上記特許文献に開示される技術は、複数のチップの積層構造によるシステム化を図るものであり、ウエハレベル・パッケージにおいて、チップサイズによる接続端子数に対する制限を緩和して、接続端子の搭載可能な領域を拡張しようとするものではない。
　本発明は、上記問題を鑑みてなされたものであり、ウエハレベルにおいて、はんだボールなどの接続端子数に対するチップサイズに起因した制限を緩和し、もって、高い入出力ピン数を有し、かつ接続の信頼性が高く、かつ歩留まりの良い半導体パッケージおよびその製造方法を提供することを目的とする。
　本発明は、上記課題を解決するために、まず、半導体ウエハから個片化された複数の半導体チップを、該半導体チップ間の距離を拡大し、それぞれ回路形成面を残してモールド部材で囲繞することによって拡張ウエハを形成する。そして、その拡張ウエハ上に再配線パターンを有する再配線層を形成する。上記再配線パターンは、接続端子バンプを搭載するための端子用パッドを有し、半導体チップの回路形成面の電極パッドから該半導体チップ外の領域に延在する。そして、上記再配線層が形成された拡張ウエハが個片化されて、複数の半導体パッケージを形成する。
　上記構成により、ウエハレベルの半導体パッケージにおいて、再配線が引き回し可能な範囲、つまり接続端子バンプの搭載可能な範囲に対する、半導体チップのサイズに起因した制限が取り払われ、接続端子バンプのピッチ間隔を維持したまま端子数を増やすことができる。このため、端子数の増大に伴う歩留まりおよび接続信頼性の低下を好適に防止することができ、もって高い入出力ピン数を有し、かつ接続の信頼性が高く、かつ歩留まりの良い半導体パッケージを提供することが可能となる。
　さらに上記構成では、拡張ウエハが、既存のウエハ処理工程で用いられるウエハとして取り扱い可能とされるため、拡張ウエハを形成するための工程を追加する変更で、通常のウエハ工程として生産ラインを構築することができる。さらに再配線パターンは、ウエハレベルの設計グランドルールが適用可能となり、高密度配線設計に優れたものとなる。
　本発明によれば、複数の半導体チップがその回路形成面を接触させて配置された支持テープを展延することによって、半導体チップ間の距離を拡大することができる。上記構成により、個片化された半導体チップの間の距離を一括に拡大することができる。このため、時間、コスト、歩留りの点で有利な、半導体チップのウエハレベルのパッケージングが実現される。
　また、本発明によれば、展延された支持テープ上の複数の半導体チップを、ウエハ形状を有する金型内に配置し、この金型内に成形材料を注入して成型することによって、上記拡張ウエハを形成することができる。
　さらに本発明によれば、半導体チップ周辺に位置してモールド部材にビアホールを形成し、その中に導電材料を充填して、拡張ウエハの表面からモールド部材を貫通して拡張ウエハの裏面へ延びるスルービアを形成することができる。ここで、拡張ウエハの表面とは、半導体チップの回路形成面を含む面である。ビアホールは、ピンを金型の一部として用いて成形して、または、メカニカルドリルまたはレーザドリルでモールド部材を貫穿して形成することができる。さらに拡張ウエハの裏面に、スルービアに接続され、外部接続を与えるための裏面端子用パッドを形成することができる。さらに、拡張ウエハの裏面上に、裏面端子用パッドを露出させるように開口する保護層を形成することができる。再配線層の再配線パターンは、拡張ウエハの表面でスルービアと接続することができる。
　上記構成により、半導体チップの回路形成に利用できる有効面積を減少させることなく、半導体パッケージ裏面への電気的接続を与えることができる。これにより、半導体パッケージの裏面端子用パッドを介して、他の半導体パッケージとを積層して、積層型の半導体パッケージを提供することが可能となる。また、拡張チップの裏面は、他のシリコンチップなどの部材から実質的に解放されているため、積層される半導体パッケージの間の距離を短くすることができ、パッケージ間の接続端子バンプの狭小化が可能となる。
　さらに本発明によれば、上記裏面端子用パッドは、拡張ウエハの裏面の半導体チップ直下の領域から該半導体チップ外の領域にわたって延在するパッド配列とすることができる。上記構成により、半導体チップおよびモールド部材上の表面の領域に加え、半導体パッケージ裏面にわたって外部接続端子が配設可能となる。このため、総端子数を維持して接続端子バンプ間のピッチを緩和することによって、さらに高い接続の信頼性および歩留まりを実現することが可能となる。
　さらに本発明によれば、得られた拡張ウエハを裏面研磨して、モールド部材で囲繞された半導体チップの裏面を露出させることができる。上記構成により、半導体パッケージが薄層化される。さらに、半導体チップに接してヒートシンクなどを配置することによって、高い放熱性を得ることが可能となる。
　さらに、また本発明によれば、上記再配線層は、上記再配線パターンを電極パッドへ接続するための開口を有する第１の誘電体層と、第１の誘電体層上に形成され、上記再配線パターンを覆い、上記端子用パッドを露出させるように開口する第２の誘電体層とを含むことができる。
本発明の第１の実施形態による半導体パッケージの断面図。 本発明の第１の実施形態による半導体パッケージの平面図。 本発明の第１の実施形態による半導体パッケージの製造方法を、各工程における断面構造とともに示す図（１／２）。 本発明の第１の実施形態による半導体パッケージの製造方法を、各工程における断面構造とともに示す図（２／２）。 本発明の第１の実施形態による製造方法において、各工程におけるウエハの態様を示す図。 本発明の第２の実施形態による半導体パッケージの断面図。 本発明の第２の実施形態による半導体パッケージの製造方法を、各工程における断面構造とともに示す図（１／２）。 本発明の第２の実施形態による半導体パッケージの製造方法を、各工程における断面構造とともに示す図（２／２）。 本発明の第２の実施形態による半導体パッケージを用いた積層型パッケージの断面図。 本発明の第３および第４の実施形態による半導体パッケージの断面図。 従来のウエハレベルの半導体パッケージの概略を示す断面図。
　以下、本発明の実施形態について、添付の図面を参照しながら説明するが、本発明は、添付の図面に示す実施形態に限定されるものではない。なお、添付の図面は、縮尺比に従って縮小または拡大されたものではないことに留意されたい。
　以下に示す本発明の実施形態では、シリコンチップ上の再配線層の上にはんだボールがアレイ状に配置された、ウエハレベルのＢＧＡ（Ball Grid Array）構造を有する半導体パッケージを例に説明する。
　図１は、本発明の第１の実施形態による半導体パッケージの断面図を示す。図１に示す半導体パッケージ１００は、回路形成面に複数の電極パッド１０６が設けられたシリコンチップ１０２を含む。シリコンチップ１０２は、ウエハ処理工程の後、ダイシング工程を経て個片化されたものである。ここで、ウエハ処理工程は、通常、シリコンウエハに素子を作り込む下地工程、素子の相互接続、電源および接地用の配線構造を作る上地工程、外部接続のための電極パッド１０６の形成、後述のパッシベーション膜１０４を形成するパッシベーション工程などを含む。
　シリコンチップ１０２の回路形成面は、回路パターンを外部環境から機械的、電気的および化学的に保護するパッシベーション膜１０４で被膜される。電極パッド１０６は、パッシベーション膜１０４から露出する。電極パッド１０６は、特に限定されるものではないが、シリコンチップ１０２の回路形成面の外縁部または中央部などに設けられる。
　パッシベーション膜１０４の材料としては、特に限定されるものではないが、例えば感光性または非感光性のポリイミド、ＰＳＧ（Phospho-Silicate-Glass）、シリコン窒化膜(Ｓｉ３Ｎ４)、シリコン酸化膜、シリコン酸窒化膜、またはこれらの組合せなどを用いることができる。電極パッド１０６の材料としては、特に限定されるものではないが、例えば、アルミニウムや銅などの金属およびアルミニウム合金などの合金を含む導電材料を用いることができる。電極パッド１０６は、後述する再配線パターンとの良好な密着を得るために、図示しないが、シード層を適宜含むことができる。
　半導体パッケージ１００は、さらに、回路形成面側を除いてシリコンチップ１０２を囲繞するモールド部材１０８を含む。従来のウエハレベル・パッケージでは、シリコンチップ上の領域のみに再配線層などの部材が配設可能とされている。これに対して、本発明による半導体パッケージ１００では、モールド部材１０８は、再配線層などの部材が配設可能な領域を、シリコンチップ１０２上の領域内に制限せず、該モールド部材１０８上の領域にわたって拡張する。半導体パッケージ１００において、シリコンチップ１０２およびモールド部材１０８は、シリコンチップ１０２よりも外形的にサイズが大きなチップ（以下、拡張チップという。）１１０を構成している。以下、拡張チップ１１０において、シリコンチップ１０２の回路形成面の側の面を表面といい、その反対側の面を裏面という。
　モールド部材１０８は、特に限定されるものではないが、球状溶融シリカなどのフィラーを含有するエポキシ系樹脂成形材料などを用いて形成することができる。モールド部材１０８は、成形材料が用いられる場合には、例えば、加熱室中で可塑化させた成形材料を加熱した金型内に圧入して成形するトランスファ成形、または、供給された成形材料を金型でクランプして圧力をかけて成形する圧縮成型などにより成形することができる。
　モールド部材１０８の材料としては、後述するように、シリコンチップ１０２をモールドして、元のシリコンウエハよりも大径のウエハ形状に成形することにより半導体パッケージ１００が製造される。このため、製造プロセス上の観点からは、小さな成形収縮率、低弾性、低応力性、および低反り性を備える成形材料とすることが好ましい。
　上記の観点から、例えば、モールド部材１０８の材料としては、ガラス転移温度（Ｔｇ）が１００℃～２５０℃の範囲のビフェニル系エポキシ樹脂や多官能エポキシ樹脂などを用いることが好ましい。またモールド部材１０８の材料は、モールド時やリフロー時に反りを発生させないように、シリコンチップ１０２の熱膨張係数（例えばシリコンは、３ｐｐｍ／Ｋ程度である。）との差が小さくなるように調整することが好ましい。その他、モールド部材１０８は、耐熱性を高めたスーパー・エンジニアリング・プラスチックや、アルミナなどのセラミックスなどにより形成してもよい。なお、以下の説明では、モールド部材１０８の材料として樹脂成形材料を用い、トランスファ成形を行う場合を例として説明する。
　半導体パッケージ１００は、さらに、シリコンチップ１０２およびモールド部材１０８上に形成された再配線層（ＲＤＬ：Re-Distribution Layer）１１６を含む。再配線層１１６は、より詳細には、モールド部材１０８およびパッシベーション膜１０４上に形成された第１の誘電体層１１２ｂと、誘電体層１１２ｂ上に形成された再配線パターン１１４と、再配線パターン１１４上に形成された第２の誘電体層１１２ａとを含む。第１の誘電体層１１２ｂは、電極パッド１０６に対応する位置に開口を有し、電極パッド１０６を露出させる。再配線パターン１１４は、電極パッド１０６に接続し、シリコンチップ１０２の回路形成面の電極パッド１０６からシリコンチップ１０２外の領域まで延在する。また再配線パターン１１４は、アレイ状に配置されたはんだボールを搭載するためのパッド（以下、外部端子用パッドという。）１０７ａ，ｂを含む。上記第２の誘電体層１１２ａは、外部端子用パッド１０７ａ，ｂを露出させるように開口している。
　誘電体層１１２ａ，ｂの材料としては、特に限定されるものではないが、ポリイミド、ポリベンゾオキサゾール（ＰＢＯ）、ベンゾシクロブテン（ＢＣＢ）などを含む絶縁樹脂材料を用いることができる。誘電体層１１２ａ，ｂは、例えば上記絶縁樹脂材料を塗布して、適切なマスクを用いてパターニングすることによって形成することができる。
　再配線パターン１１４の材料としては、特に限定されるものではないが、銅、ニッケル、パラジウム、銀などの金属またはそれらの合金材料を含む導電材料を用いることができる。再配線パターン１１４は、スパッタリング法、電解メッキ法、無電解メッキ法などにより、単一または複数の層として形成することができる。再配線パターン１１４の外部端子用パッド１０７上には、適宜、はんだ濡れ性を有するＵＢＭ（Under Bump Metallurgy）またはＢＬＭ（Ball limiting Metallurgy）の層（以下、ＢＬＭ層という。）を形成することができる。
　半導体パッケージ１００は、さらに、再配線層１１６の外部端子用パッド１０７上に配置されるはんだボール１１８を含む。はんだボール１１８は、特に限定されるものではないが、ボール搭載法によって上記外部端子用パッド１０７上に直接はんだボール１１８を配置し、リフローすることによってはんだ接合することができる。はんだボール１１８は、その他、蒸着法、メッキ法、はんだペースト印刷法により形成することもできる。はんだボール１１８の材料としては、特に限定されるものではないが、Ｐｂ－Ｓｎ合金からなる含鉛はんだ、またはＳｎを主成分としてＡｇ、Ｃｕ、Ｚｎ、ＢｉおよびＳｂからなる群から選択された少なくとも１つの元素を有するスズ合金からなる無鉛はんだなどを用いることができる。
　図１に示す半導体パッケージ１００では、はんだボール１１８は、通常のシリコンチップ１０２上の領域に配置される１１８ａに加えて、モールド部材１０８上の領域に配置される１１８ｂを含む。再配線パターン１１４は、シリコンチップ１０２上の電極パッド１０６からはんだボール１１８までの電気的な接続を与えている。
　図２は、本発明の第１の実施形態による半導体パッケージ１００の平面図を示す。図２には、シリコンチップ１０２上のチップ領域１３０ｂと、モールド部材１０８により拡張されたモールド領域１３０ａとが示されている。図２に示すように、本実施形態の半導体パッケージ１００は、モールド領域１３０ａおよびチップ領域１３０ｂにわたって、はんだボール１１８がアレイ状に配置されている。そして、はんだボール１１８は、それぞれ、再配線パターン１１４を介して、シリコンチップ１０２の回路形成面の外縁部に配設された電極パッド１０６に接続されている。なお、図１は、図２の切断線Ａによる断面図に対応している。
　図１および図２に示す第１の実施形態の半導体パッケージ１００では、チップ領域１３０ｂ外側の拡張された範囲に及んではんだボール１１８を配置可能である。このため、入出力ピン数に対するチップサイズに起因した制限が緩和されているといえる。そして、ピッチ間隔を維持したまま入出力ピン数を増やすことができるため、入出力ピン数の増大にともなう歩留まりおよび接続信頼性の低下を好適に防止することができる。そして、高い入出力ピン数を有し、かつ接続の信頼性が高く、かつ歩留まりの良い半導体パッケージを提供することが可能となる。さらに、半導体パッケージ１００では、その裏面がＰＣＢなどの基板から解放されているため、パッケージ全体の薄層化が実現されている。
　以下、図３～図５を参照して、本発明の第１の実施形態による半導体パッケージ１００の製造方法を説明する。図３（Ａ）～（Ｅ）および図４（Ａ）～（Ｅ）は、本発明の第１の実施形態による半導体パッケージ１００の製造方法を、各工程における断面構造とともに示す図である。
　図３（Ａ）を参照すると、まず、シリコンウエハ２０が裏面研磨用のウエハマウントテープ１１を介してリングフレーム１０にマウントされる。このシリコンウエハ２０は、下地工程、上地工程、電極パッド形成、パッシベーション工程などを含むウエハ処理工程を施されたものである。シリコンウエハ２０は、シリコンウエハ２０の回路形成面がウエハマウントテープ１１に接するようにマウントされる。図３（Ｂ）を参照すると、続いて、シリコンウエハ２０は、裏面研磨工程を施されて薄層化される。裏面研磨用のウエハマウントテープ１１は、シリコンウエハ２０表面を保護し、裏面研磨時の研削水や研削屑の浸入による汚染を防止している。
　図３（Ｃ）を参照すると、続いて、シリコンウエハ２０は、アライメントされ、ダイシング用のウエハマウントテープ１３に貼り替えられて、ダイシング工程を施される。ダイシング工程により、個片化されたシリコンチップ２２がウエハマウントテープ１３上に貼り付けられた状態で得られることとなる。
　図５（Ａ）～（Ｃ）は、本発明の第１の実施形態による製造方法において、各工程におけるウエハの態様を示す図である。図５（Ａ）は、ダイシング工程後のシリコンウエハ２０の態様を示す。図５（Ａ）に示すように、シリコンウエハ２０が、切断線２０ａ，２０ｂに沿ってダイシングされ、個片化された複数のシリコンチップ２２が得られる。なお、裏面研磨用のウエハマウントテープ１１は、適当なタイミングで剥離されている。
　ダイシング方法は、特に限定されるものではないが、ウエハを直接切り出すブレードダイシング法や、レーザ加工により切り出し、テープエキスパンドによりチップを分離するステルスダイシング法などを用いて行うことができる。
　図３（Ｄ）を参照すると、本発明の第１の実施形態による半導体パッケージの製造方法では、続いて、チップ間隔を均一に広げるために、エキスパンド用のウエハマウントテープ（支持テープ）１５に貼り替えられて、テープエキスパンド工程を施される。テープエキスパンド工程により、間隔が広げられたシリコンチップ２２が、ウエハマウントテープ１５上に貼り付けられた状態で得られることとなる。テープエキスパンド工程により、シリコンチップ２２間に所定の略均等な幅の余白が形成される。
　テープエキスパンド工程は、特に限定されるものではないが、ウエハマウントテープ１５にリングまたは円形のエキスパンダを押し当てて、ウエハマウントテープ１５を引き延ばすなどの方法により行うことができる。テープエキスパンド工程は、ウエハマウントテープ１５をウエハ面方向に放射状に展延し、もってウエハマウントテープ１５上のチップ間隔を略均一に拡大することが可能な如何なる方法を採用することができる。
　図３（Ｅ）を参照すると、本発明の第１の実施形態による製造方法では、続いて、モールド工程が施される。モールド工程では、まず、ウエハ形状の金型３２，３４が、チップ間隔を広げられたシリコンチップ２２がその内側に入るように、ウエハマウントテープ１５に接して準備される。金型３２には、樹脂成形材料を注入するためのゲート３２ａが設けられている。そして、トランスファ成形により、ウエハマウントテープ１５上のチップ間隔を維持したまま、ゲート３２ａを介して金型３２，３４内に樹脂成形材料が注入されて、テープ１５に接する面を除きシリコンチップ２２がモールドされる。なお、成形樹脂材料の流動性および充填性を考慮して、複数のゲートを設けることもできる。また、図示はしないが、トランスファ成形では、金型３２，３４は、金型内の空気を抜くための１つまたは複数のエアベントが適宜設けられている。エアベントは、特に限定されるものではないが、例えばウエハマウントテープ１５と接している金型３２の端部の箇所に設けられる。
　図４（Ａ）を参照すると、モールド工程が完了した後、金型３２，３４から離型された拡張ウエハ２６が示されている。拡張ウエハ２６は、個片化された複数のシリコンチップ２２が、回路形成面を除きモールド部材２４で囲繞された形態を有している。また拡張ウエハ２６は、既存の製造プロセスに好適に適合するように、元のシリコンウエハ２０（例えば２００ｍｍウエハ形状）よりも大径（３００ｍｍウエハ形状）の規格のウエハ形状に成形されている。図５（Ｂ）は、モールド工程後に得られる拡張ウエハ２６の態様を示す。図５（Ｂ）に示すように、個片化されたシリコンチップ２２が略一定の距離だけ離間しつつモールド部材２４に埋め込まれた拡張ウエハ２６が得られる。
　図４（Ｂ）を参照すると、続いて、得られた拡張ウエハ２６に対して、再配線層形成工程が施され、拡張ウエハ２６上に再配線層２８が形成される。なお、図４（Ｂ）では、再配線層２８の詳細な構造が省略されていることに留意されたい。より詳細には、再配線層２８は、それぞれのシリコンチップ２２に対し、図１および図２に示すような構造が形成されている。
　再配線層形成工程では、まず拡張ウエハ２６上にポリイミドなどが塗布される。次に、パターニングにより、それぞれのシリコンチップ２２（図１では、シリコンチップ１０２に対応する。）の電極パッド（図１では、電極パッド１０６に対応する。）に対応する箇所にポリイミド膜の開口が設けられ、第１の誘電体層（図１の誘電体層１１２ｂに対応する。）が形成される。続いて、パターニングによりそれぞれのシリコンチップ２２に対する再配線パターン（図１の再配線パターン１１４に対応する。）が一括形成される。さらに、再配線パターンを覆うようにポリイミドなどが塗布される。次に、パターニングにより外部端子用パッド（図１の外部端子用パッド１０７に対応する。）に対応する箇所にポリイミド膜の開口が設けられて、第２の誘電体層（図１の誘電体層１１２ａに対応する）が形成される。
　本発明の第１の実施形態による製造方法では、上述したように、拡張ウエハ２６が大径の規格のウエハ形状として成形されている。このため、大径の規格のウエハに対応可能な（例えば３００ｍｍウエハ対応）製造装置により再配線パターン１１４の形成が可能となり、もって、ウエハレベルのグランドルールに従う高密度設計に優れたものとなる。
　図４（Ｃ）を参照すると、続いて、再配線層２８のはんだボールを搭載するための外部端子用パッド上に、ボール搭載法によって、はんだボール３０が直接配置される。そして、後続のリフロー工程によって、はんだ接合が形成される。
　図４（Ｄ）を参照すると、続いて、はんだボール３０を搭載する拡張ウエハ２６は、アライメントされて、ダイシング用のウエハマウントテープ１７を介してリングフレーム１６にマウントされる。このとき、シリコンチップの回路形成面を含まない拡張ウエハ２６の面（以下、単に裏面という）がウエハマウントテープ１７に接するようにマウントされる。
　図４（Ｅ）を参照すると、続いて、拡張ウエハ２６は、ダイシング工程を施される。ダイシング工程により、半導体パッケージ１００が、拡張ウエハ２６から個片化され、ウエハマウントテープ１７上に貼り付けられた状態で得られることとなる。図５（Ｃ）は、拡張ウエハ２６に対するダイシング工程後の態様を示す。図５（Ｃ）に示すように、拡張ウエハ２６が、切断線２６ａ，２６ｂに沿ってダイシングされ、個片化された半導体パッケージ１００が得られる。ダイシング方法は、特に限定されるものではないが、シリコンウエハ２０へのダイシングと同様の方法を用いて行うことができる。
　個片化された半導体パッケージ１００は、例えば、適宜テープエキスパンド工程により分離され、ピック・アンド・プレース・システムにより、トレイ、テープ・アンド・リールまたはチューブに搭載し、パッキングされる。そして、続く特性検査工程、ＰＣＢへのマウント工程などに提供される。
　なお、以上説明してきた実施形態では、図３（Ｂ）に示すシリコンウエハ２０を裏面研磨した後に、図３（Ｃ）に示すダイシング工程を実施してシリコンチップ２２に個片化するものとして説明してきた。しかしながら、他の実施形態では、ＤＢＧ（Dicing Before Grinding）プロセスを適用し、シリコンウエハをハーフカットし、ハーフカット済みのシリコンウエハをウエハマウントテープ１１を介してリングフレーム１０にマウントし（図３（Ａ）に対応する。）、その後に裏面研磨工程を実施する（図（Ｂ）に対応する。）ことよって、シリコンウエハの薄層化と個片化とを同時に行うこともできる。
　このＤＢＧプロセスを適用する他の実施形態では、裏面研磨用のウエハマウントテープ１１をそのままエキスパンド用のウエハマウントテープとして用いて、エキスパンド工程を施すことができる（図３（Ｄ）に対応する）。この場合には、表面保護特性とエキスパンド性とを兼ね揃えたテープ材料を用いることが好ましい。この実施形態によれば、エキスパンド用のテープへの張り替えが省略できるため、製造工程が効率化される。
　また、以上説明してきた実施形態では、図３（Ｂ）に示すシリコンウエハ２０を裏面研磨工程を実施するものとして説明してきた。しかしながら、半導体パッケージ１００の厚みに対する要求が厳しくない場合には、図３（Ｂ）に示す裏面研磨工程を省略してもよく、その場合には、ダイシング用のウエハマウントテープ１３を介してリングフレーム１０にマウントされて、ダイシング工程から開始することができる（図３（Ｃ）に対応する）。
　さらに、他の実施形態では、図４（Ａ）で拡張ウエハ２６が得られた後に、拡張ウエハ２６に裏面研磨工程を施して、シリコンチップ２２の裏面が露出するまで、モールド部材２４の背部を削り取ることができる。拡張ウエハ２６の裏面研磨工程は、再配線層形成工程の際に充分な平坦性を得る観点からは、図４（Ｂ）で示す再配線層形成工程の後に行われることが好ましい。また、はんだボール３０の高さが低い場合（例えば２００μｍ以下）には、拡張ウエハ２６の裏面研磨工程は、図４（Ｃ）ではんだ接合を得た後に、施すこともできる。この場合には、さらに、ＤＢＧ（Dicing Before Grinding）プロセスを適用し、ハーフカット済みの拡張ウエハ２６に裏面研磨工程を施すことよって、拡張ウエハ２６の薄層化と個片化とを同時に行うこともできる。拡張ウエハ２６の裏面研磨工程が行われる実施形態では、図３（Ｂ）で示したシリコンウエハ２０に対する裏面研磨工程を省略し、モールド部材２４ごとシリコンチップ２２を薄層化することもできる。
　また、以上説明してきた実施形態では、図４（Ｅ）で拡張ウエハ２６が個片化される前にはんだボール３０を搭載するものとして説明してきたが、はんだボール３０を搭載する工程は、半導体パッケージ１００へ個片化した後で行われてもよく、特に限定されるものではない。
　上述した第１の実施形態の製造方法では、切り出されたシリコンチップ２２は、テープエキスパンド工程により一括にチップ間隔を略均一に拡大し、間隔が拡大された状態でモールドされる。このため、時間、コスト、歩留りの点で有利なウエハレベルのパッケージングが実現される。特に、個片化されたシリコンチップ２２を１個ずつ基板上に配置するという動作を繰り返すピック・アンド・プレースによる場合と比較しても、工程が簡素化されるため、工程時間において有利である。
　さらに第１の実施形態の製造方法では、拡張ウエハ２６が、既存のウエハ処理工程で用いられる規格サイズのウエハとして取り扱い可能とされる。したがって、本発明によるモールド工程用の金型３２，３４および装置を準備することで、通常のウエハ工程として生産ラインを構築できる。さらに、再配線パターンは、パッケージキャリアの設計グランドルール（例えば配線幅４０μｍ）ではなく、ウエハレベルの設計グランドルール（例えば配線幅５μｍ）が適用可能となり、高密度設計に優れたものとなる。
　以下、他の実施形態の半導体パッケージについて説明する。図６は、本発明の第２の実施形態による半導体パッケージの断面図を示す。なお、第２の実施形態の半導体パッケージ２００は、第１の実施形態のものと類似する構造および材料構成を有しているため、以下では、相違点を中心として説明する。
　図６に示す半導体パッケージ２００は、パッシベーション膜２０４により回路形成面が被膜され、露出された複数の電極パッド２０６が設けられたシリコンチップ２０２を含む。シリコンチップ２０２は、第１の実施形態と同様に、ウエハ処理工程の後、ダイシング工程を経て個片化されたものである。
　半導体パッケージ２００は、回路形成面を除いてシリコンチップ２０２を囲繞するモールド部材２０８を含む。シリコンチップ２０２およびモールド部材２０８は、第１の実施形態と同様に拡張チップ２１０を構成する。拡張チップ２１０のシリコンチップ２０２の外周のモールド領域には、拡張チップ２１０の表面から裏面まで貫通するビアホールが形成されている。このビアホール内に導電材料が充填されて、スルービア２２０が形成されている。
　拡張チップ２１０の外周モールド領域に形成されるビアホールは、好適には、モールド時に成形される。ビアホールは、その他、メカニカルドリルまたはレーザドリルを用いて、モールド部材２０８を貫穿して形成することもできる。ビアホールを充填する導電材料としては、特に限定されるものではないが、好ましくは、銅やタングステンなどを含む金属を用いることができる。例えばビアホールは、無電解メッキによりその内側にシード層が形成され、さらに上に電解メッキにより金属が析出および充填されて、スルービア２２０が形成される。その他、スルービア２２０を構成する導電材料としては、適切な導電性が得られる限り、導電体ポリマーなどの非金属材料を用いてもよい。また、スルービア２２０は、完全に充填されていることを必ずしも要せず、所望の電導性が得られる限り、例えばビアホール内壁を覆うメッキ層のみにより構成されていてもよい。
　半導体パッケージ２００は、さらに、シリコンチップ２０２およびモールド部材２０８上に形成された再配線層２１６を含む。再配線層２１６は、より詳細には、第１の誘電体層２１２ｂと、再配線パターン２１４と、第２の誘電体層２１２ａとを含む。
　第２の実施形態では、第１の誘電体層２１２ｂは、シリコンチップ２０２の回路形成面の電極パッド２０６、およびスルービア２２０の表面側の端部が露出されるように、拡張チップ２１０を覆っている。再配線パターン２１４は、外部端子用パッド２０７および、スルービア２２０の表面側の端部に接続するためのビア用ランド２０９を含んで形成され、スルービア２２０と電気的に接続する。上記第２の誘電体層２１２ａは、外部端子用パッド２０７を露出するように、再配線パターン２１４を被覆している。
　第２の実施形態の半導体パッケージ２００は、さらに、拡張チップ２１０の裏面に形成された裏面側の再配線層（以下、裏面側再配線層という。）を含む。裏面側再配線層２２８は、より詳細には、拡張チップ２１０の裏面にスルービア２２０に接続して設けられた裏面側端子用パッド２２２と、拡張チップ２１０の裏面を覆うはんだ保護層２２６とを含む。はんだ保護層２２６は、裏面側端子用パッド２２２に対応する位置で開口し、前記裏面側端子用パッド２２２を露出させている。はんだ保護層２２６の材料としては、特に限定されるものではないが、ポリイミド、ＰＢＯ、ＢＣＢ、ソルダレジストなどを含む絶縁樹脂材料を用いることができる。
　裏面側端子用パッド２２２の材料としては、特に限定されるものではないが、銅やアルミニウムなどの金属材料またはこれらの合金材料を用いることができる。裏面側端子用パッド２２２は、スパッタリング法、電解メッキ法、無電解メッキ法などにより、単一または複数の層として形成することができる。なお、裏面側端子用パッド２２２がスルービア２２０と同一材料で形成される場合には、スルービア２２０と、拡張チップ２１０の裏面のメッキ層（裏面側端子用パッド２２２に対応する。）とを同時に仕上げることもできる。例えば、ビアホールの内壁および拡張チップ２１０の裏面の下地に無電解メッキを施し、続いて電解メッキを施すことにより、スルービア２２０と拡張チップ２１０の裏面のベタパターンのメッキ層とを形成する。そして、後続するエッチングによりメッキ層をパターニングして、最終的な裏面側端子用パッド２２２を形成することができる。
　また裏面側端子用パッド２２２には、その表面にニッケルまたは金のメッキ層（ＢＬＭ層）形成処理や、酸化防止処理（ＯＳＰ）などの表面処理を施すことができる。この裏面側端子用パッド２２２は、例えば、半導体パッケージ２００を積層してＰｏＰ（Package on Package）構造を構成する場合などに、その上にはんだボールが搭載されて、他のパッケージとの接続を与えるために用いられる。
　半導体パッケージ２００は、第１の実施形態と同様に、再配線層２１６の外部端子用パッド２０７上に配置されるはんだボール２１８を含む。はんだボール２１８は、シリコンチップ２０２外周のモールド領域にも配置されてもよい。再配線パターン２１４は、シリコンチップ２０２上の電極パッド２０６から、はんだボール２１８までの電気的な接続を与え、さらに、スルービア２２０を介して、電極パッド２０６から裏面側端子用パッド２２２までの電気的な接続を与えている。
　従来のウエハレベルの半導体パッケージでは、チップ裏面に端子パッドを配置するためには、シリコンチップ２０２の表面から裏面へ貫通するスルーシリコン・ビア（Through Silicon Vias；ＴＳＶ）を形成しなければならなかった。しかしながら、本発明の第２の実施形態による半導体パッケージ２００では、モールド部材２０８中にスルービア２２０が形成されるため、シリコンチップ２０２の回路形成面内にビア形成のための領域を確保する必要がない。このため、従来ではＴＳＶ形成のために確保しなければならなかったチップ上の領域を、デバイス形成のための領域として有効に利用することが可能となる。さらに、スルービア２２０に接続するためのビア用ランドを、実質的に大きさの制限が無いモールド領域に形成できる。このため、このビア用ランドおよびスルービア２２０を介して裏面への接続を与えると同時に、拡張チップ２１０の表面上にもはんだボール搭載領域面積を充分に確保することも可能となる。
　以下、図３、図７および図８を参照して、本発明の第２の実施形態による半導体パッケージ２００の製造方法を説明する。図７（Ａ）～（Ｅ）および図８（Ａ）～（Ｅ）は、本発明の第２の実施形態による半導体パッケージ２００の製造方法を、各工程における断面構造とともに示す図である。
　図３（Ａ）を参照すると、ウエハ処理工程を施されたシリコンウエハ２０が、裏面研磨用のウエハマウントテープ１１を介してリングフレーム１０にマウントされる。図３（Ｂ）を参照すると、続いてシリコンウエハ２０は、適宜、裏面研磨工程を施されて薄層化される。図３（Ｃ）を参照すると、続いてシリコンウエハ２０は、アライメントされ、ダイシング用のウエハマウントテープ１３に貼り替えられて、ダイシング工程に施される。
　図３（Ｄ）を参照すると、続いて、シリコンチップ２２間の距離を均一に広げるために、エキスパンド用のウエハマウントテープ１５に貼り替えられて、テープエキスパンド工程を施される。テープエキスパンド工程により、間隔が広げられたシリコンチップ２２が、ウエハマウントテープ１５上に貼り付けられた状態で得られることとなる。ここまでは、第１の実施形態の製造方法と同様である。以下、図７および図８を参照して説明する。
　図７（Ａ）を参照すると、本発明の第２の実施形態による製造方法では、続いて、ウエハマウントテープ１５上に配置されたシリコンチップ２２が内側に入るように、金型３６をウエハマウントテープ１５に接して配置する。また、それぞれのシリコンチップ２２周囲に位置するピン３８ａを型の一部とした金型３８が準備される。金型３８のピン３８ａの形状は、ウエハマウントテープ１５を突き破るために、また離型性を考慮して、テーパ形状とされていることが好ましい。
　図７（Ｂ）を参照すると、本発明の第２の実施形態による製造方法では、続いて、金型３８が押圧されてウエハマウントテープ１５に接し、同時にピン３８ａがウエハマウントテープ１５を突き破って金型３６内に挿通される。
　図７（Ｃ）を参照すると、本発明の第２の実施形態による製造方法では、続いて、ビアホール形成を含むモールド工程を施される。金型３８には、樹脂成形材料を注入するためのゲート３６ａが設けられている。そして、トランスファ成形により、ウエハマウントテープ１５上のチップ間隔を維持したまま、金型３６，３８内に樹脂成形材料が注入されて、テープ１５に接する面を除きシリコンチップ２２および金型３８のピン３８ａがモールドされる。
　図７（Ｄ）を参照すると、モールドが完了した後、金型３６，３８から離型された拡張ウエハ４０が示されている。拡張ウエハ４０は、個片化された複数のシリコンチップ２２が、回路形成面を除きモールド部材２４で囲繞された形態を有している。また拡張ウエハ４０は、ピン３８ａを金型の一部として成形されているため、それぞれのシリコンチップ２２周囲に位置して、モールド部材２４を拡張ウエハ４０の表面から裏面へ貫通するビアホール４２が形成される。
　図７（Ｅ）を参照すると、拡張ウエハ４０は、適宜、モールドの裏面研磨する工程に施される。拡張ウエハ４０の裏面研磨工程により、その背部が削り取られ、所望の厚みを有する拡張ウエハ４０を得る。
　図８（Ａ）を参照すると、続いて、例えば無電解メッキおよび電解メッキにより、拡張ウエハ４０のモールド部材２４中に形成されたビアホール４２内に導電材料が充填される。これにより、拡張ウエハ４０の表面からモールド部材２４を貫通して裏面まで延びるスルービア４４が形成される。
　図８（Ｂ）を参照すると、続いて、拡張ウエハ４０の裏面に、裏面側再配線層（図６では、裏面側再配線層２２８に対応する）４５が形成される。なお、図８（Ｂ）では、裏面側再配線層４５の詳細な構造が省略されていることに留意されたい。裏面側再配線層４５の裏面側端子用パッド（図６の裏面側端子用パッド２２２に対応する。）は、スルービア４４の裏面側の端部に対応する位置に設けられ、その上にＢＬＭ層が適宜形成される。裏面側端子用パッドを含み拡張ウエハ４０の裏面上にポリイミドなどが塗布され、パターニングにより、裏面側端子用パッドに対応する箇所にポリイミド膜の開口が設けられ、はんだ保護層（図６のはんだ保護層２２６に対応する。）が形成される。
　図８（Ｃ）を参照すると、本発明の第２の実施形態による製造方法では、続いて、得られた拡張ウエハ４０に対して、表面側の再配線層形成工程を施して、拡張ウエハ４０上に表面側の再配線層４６を形成する。なお、図８（Ｃ）では、表面側の再配線層４６の詳細な構造が省略されていることに留意されたい。より詳細には、表面側の再配線層４６は、それぞれのシリコンチップ２２に対し、図６に示すような構造が形成されている。
　表面側の再配線層形成工程では、まず拡張ウエハ４０上にポリイミドなどが塗布され、パターニングにより、それぞれのシリコンチップ２２（図６では、シリコンチップ２０２に対応する。）の電極パッド（図６では、電極パッド２０６に対応する。）に対応する箇所と、スルービア４４に対応する箇所とにポリイミド膜の開口が設けられ、第１の誘電体層（図６の誘電体層２１２ｂに対応する。）が形成される。続いて、パターニングによりそれぞれのシリコンチップ２２に対して再配線パターン（図６の再配線パターン２１４に対応する。）が一括形成される。このとき、再配線パターンは、シリコンチップ２２上の電極パッドに電気的に接続される。さらに再配線パターンは、そのビア用ランド（図６のビア用ランド２０９に対応する。）を介してスルービア４４（図６のスルービア２２０に対応する。）に電気的に接続される。さらに、再配線パターンを覆うようにポリイミドなどが塗布され、パターニングにより外部端子用パッド（図６の外部端子用パッド２０７に対応する。）に対応する箇所にポリイミド膜の開口が設けられて、第２の誘電体層（図６の誘電体層２１２ａに対応する。）が形成される。
　図８（Ｄ）を参照すると、続いて、再配線層４６の外部端子用パッド上に、ボール搭載法によって直接はんだボール４８が配置される。後続のリフロー工程によってはんだ接合が形成される。図８（Ｅ）を参照すると、続いて、はんだボール４８を搭載する拡張ウエハ４０は、アライメントされて、ダイシング用のウエハマウントテープ１７を介してリングフレーム１６にマウントされ、ダイシング工程を施される。ダイシング工程により、拡張ウエハ４０から個片化された半導体パッケージ２００が得られる。
　個片化された半導体パッケージ２００は、例えば、適宜テープエキスパンド工程により分離され、ピック・アンド・プレース・システムにより、トレイ、テープ・アンド・リールまたはチューブに搭載し、パッキングされる。そして、続く特性検査工程、ＰＣＢへのマウント工程などに提供される。
　上述した第２の実施形態の製造方法では、ピン３８ａを金型の一部として上記モールド部材２４中に一括にビアホール４２を形成し、その中に導電材料を充填して拡張ウエハ４０の表面から裏面へ貫通するスルービア４４を形成する。このため、ＴＳＶに必要とされていたウエハ処理工程での、深掘り反応性イオンエッチングなどの高度な加工技術が不要とされる。
　なお上述した第２の実施形態の製造方法では、ピン３８ａを金型の一部としてモールド部材２４中に一括してビアホール４２を形成するものとして説明してきた。しかしながら、他の実施形態では、拡張ウエハのモールド部材に、レーザドリルまたはメカニカルドリルを用いてビアホールを形成することもできる。この場合には、拡張ウエハを成形するための金型は、ピンを有する必要がない。メカニカルドリルを用いる実施形態では、複数の拡張ウエハを重ねてビアホールを一括形成することもできる。
　以下、本発明の第２の実施形態による半導体パッケージを積層して得られるＰｏＰ（Package on Package）構造について説明する。図９は、本発明の第２の実施形態による半導体パッケージを用いた積層型パッケージの断面図を示す。
　図９に示す積層型パッケージ２５０は、半導体パッケージ２００の裏面に設けられた裏面側端子用パッド２２２に、はんだボール２６２が搭載され、さらにはんだボール２６２を介して他のパッケージ２６０が接続されたＰｏＰ構造を有している。
　図９に示す積層型パッケージ２５０では、半導体パッケージ２００の裏面には、はんだボール２６２を搭載するための裏面側端子用パッド２２２以外の部材が配置されておらず、他のシリコンチップなどの部材から実質的に解放されているため、はんだボール２６２に対する高さの制限が緩和される。そして、はんだボール２６２の高さの制限が緩和されるため、歩留まりを低下させずに、はんだボール２６２のピッチを狭小化することが可能となる。
　以下、さらの他の実施形態の半導体パッケージについて説明する。図１０（Ａ）は、本発明の第３の実施形態による半導体パッケージの断面図を示す。なお、第３の実施形態の半導体パッケージ３００は、第１の実施形態のものと類似する構造および材料構成を有しているため、以下では、相違点を中心として説明する。
　図１０（Ａ）に示す半導体パッケージ３００は、図１に示す半導体パッケージのモールド部材の背部が、拡張ウエハの裏面研磨工程により削り取られ、シリコンチップ３０２の裏面を露出させている構造を有している。図１０（Ａ）に示す第３の半導体パッケージ３００では、半導体パッケージが薄層化され、さらに、シリコンチップ３０２に接してヒートシンクなどを配置することができる。そのため、高い放熱性を得ることが可能となる。
　図１０（Ｂ）は、本発明の第４の実施形態による半導体パッケージの断面図を示す。なお、第４の実施形態の半導体パッケージ４００は、第２の実施形態のものと類似する構造および材料構成を有しているため、以下では、その相違点を中心として説明する。
　図１０（Ｂ）に示す第４の実施形態の半導体パッケージ４００は、図６に示す半導体パッケージの裏面の全面にわたって、中央部から裏面側端子用パッド４２４がアレイ状に形成されている。第４の実施形態の半導体パッケージ４００では、拡張チップ２１０裏面に、スルービア４２０直下に位置して、裏面ビア用ランド４２２が形成されている。裏面ビア用ランド４２２と、裏面側端子用パッド４２４とは、図示しない配線（以下、裏面側再配線という。）により接続されている。これにより、裏面側端子用パッド４２４は、それぞれ、裏面側再配線、裏面ビア用ランド４２２、スルービア４２０および表面側の再配線パターンを介して、シリコンチップ４０２の回路形成面の電極パッド４０６に電気的に接続されている。
　第４の実施形態の半導体パッケージ４００は、さらに、裏面側端子用パッド４２４、裏面ビア用ランド４２２および裏面側再配線（以下、これらをまとめて裏面側再配線パターンという。）を覆うはんだ保護層４２６を含む。はんだ保護層４２６は、外部接続を与えるために、裏面側端子用パッド４２４に対応する位置で開口し、裏面側端子用パッド４２４を露出させている。なお、スルービア４２０直下の裏面ビア用ランド４２２に対応する位置にはんだ保護層４２６の開口を設けて、裏面ビア用ランド４２２の一部を端子用パッドとして用いることもできる。
　裏面側再配線パターンの材料は、特に限定されるものではないが、銅やアルミニウムなどの金属またはこれらの合金を用いることができる。第２の実施形態の半導体パッケージと同様に、裏面側再配線パターンは、スパッタリング法、電解メッキ法、無電解メッキ法などにより、単一または複数の層として形成することができる。裏面側再配線パターンの裏面側端子用パッド４２４には、適宜、はんだ濡れ性を有するＢＬＭ層を形成することができ、その上にはんだボールが搭載可能とされている。
　第４の実施形態の半導体パッケージ４００を製造する際には、図３、図７および図８を参照して説明した第２の実施形態の半導体パッケージの製造方法において、図８（Ｂ）で裏面側再配線層（図６の再配線層２２８に対応する。）を形成する際に、上記裏面側再配線パターンおよび保護層４２６を形成することができる。裏面側再配線パターンおよび保護層４２６を含む裏面側再配線層４２８は、拡張ウエハ４０に裏面に、各シリコンチップ２２直下の領域から該シリコンチップ２２外の領域にわたって形成される。
　図１０（Ｂ）に示す第４の半導体パッケージ４００では、パッケージ裏面に端子用パッドを中心部分から外周部にわたって設けることが可能とされている。このため、所定の入出力ピン数が求められる場合に、裏面側端子用パッド４２４を利用することで、はんだボール間のピッチを緩和することができ、歩留まりおよび接続の信頼性を向上させることが可能となる。なお、さらに他の実施形態では、図１０（Ｂ）に示す第４の半導体パッケージ４００において、モールド部材４０８のシリコンチップ４０２の背部を削り取って、シリコンチップ４０２程度の厚みまで薄層化することもできる。シリコンチップ４０２の裏面まで露出させる場合には、シリコンチップ４０２の裏面に適宜絶縁層を設けて、その上に裏面側再配線パターンを形成することができる。
　以上説明したように、本発明の実施形態によれば、ウエハレベルにおいて、はんだボールなどの接続端子数に対するチップサイズに起因した制限を緩和し、もって、高い入出力ピン数を有し、かつ接続の信頼性が高く、かつ歩留まりの良い半導体パッケージおよびその製造方法が提供される。
　なお、上述まで説明した実施形態では、シリコンチップ表面の電極パッドに電気的に接続する再配線層上にはんだボールがアレイ上に配置されるＢＧＡ構造を用いて説明してきた。しかしながら、パッケージ外部への接続端子バンプの形態は、特に限定されるものではない。他の実施形態では、はんだボールに代えて平面電極パッドを備えるＬＧＡ（Land Grid Array）構造や、ＰＧＡ（Pin Grid Array）構造を採用することもできる。また、はんだボールに代えて樹脂コア上に再配線層を形成してバンプを構成したアレイ構造を採用することもできる。
　また、上述まで説明した実施形態では、半導体ウエハおよび半導体チップを構成する半導体材料として、シリコンを例に説明してきたが、シリコンは、如何なる結晶面の単結晶であっても、多結晶であってもよい。さらに、他の実施形態では、シリコンウエハおよびシリコンチップに代えて、ＳＯＩ（Silicon On Insulator）ウエハ、ＳｉＧｅ／ＳＯＩウエハ、ＧａＡｓウエハ、その他の化合物半導体ウエハを用いてもよい。
　また、半導体パッケージにおける接続端子バンプの配列形態は、図示した格子状の実施形態に限定されるものではなく、如何なる配列構造のアレイとすることができる。はんだボールの数も、図示した数に制限されるものではない。さらに、シリコンチップおよび拡張チップの形状についても、図示した正方形に限定されるものではない。
　これまで本発明を、特定の実施形態をもって説明してきたが、本発明は、上述までの実施形態に限定されるものではなく、他の実施形態、追加、変更、削除など、当業者が想到することができる範囲内で変更することができ、いずれの態様においても本発明の作用・効果を奏する限り、本発明の範囲に含まれるものである。
１０…リングフレーム、１１，１３，１７…ウエハマウントテープ、１５…エキスパンド用のウエハマウントテープ（支持テープ）、１６…リングフレーム、１９…回路形成面、２０…シリコンウエハ、２２…シリコンチップ、２４…モールド部材、２６…拡張ウエハ、２８…再配線層、３０…はんだボール（接続端子バンプ）、３２…金型、３４…金型、３６…金型、３６ａ…ゲート、３８…金型、３８ａ…ピン、４０…拡張ウエハ、４２…ビアホール、４４…スルービア、４５…裏面側再配線層、４６…再配線層、４８…はんだボール、１００，２００，３００，４００…半導体パッケージ、１０２，２０２，３０２，４０２…シリコンチップ、１０４，２０４，３０４，４０４…パッシベーション膜、１０６，２０６，３０６，４０６…電極パッド、１０７，２０７，３０７，４０７…外部端子用パッド、１０８，２０８，３０８，４０８…モールド部材、２０９，４０９…ビア用ランド、１１０，２１０，３１０，４１０…拡張チップ、１１２，２１２，３１２，４１２…誘電体層、１１４，２１４，３１４，４１４…再配線パターン、１１６，２１６，３１６，４１６…再配線層、１１８，２１８，３１８，４１８…はんだボール、１３０ａ…モールド領域、１３０ｂ…チップ領域、２２０…スルービア、２２２…裏面側端子用パッド、２２６，４２６…はんだ保護層、２２８，４２８…裏面側再配線層、２５０…積層型パッケージ、２６０…他のパッケージ、２６２…はんだボール、４２２…裏面ビア用ランド、４２４…裏面側端子用パッド

Claims (14)

  1. 　半導体パッケージの製造方法であって、
    　半導体ウエハを複数の半導体チップに個片化する工程と、
    　前記複数の半導体チップの間の距離を拡大する工程と、
    　前記複数の半導体チップを、それぞれ回路形成面を残してモールド部材で囲繞して拡張ウエハを形成する工程と、
    　前記拡張ウエハ上に再配線パターンを有する再配線層を形成する工程であって、前記再配線パターンは、接続端子バンプを搭載するための端子用パッドを有し、前記半導体チップの前記回路形成面の電極パッドから該半導体チップ外の領域に延在する、前記再配線層を形成する工程と、
    　前記再配線層が形成された前記拡張ウエハを個片化して、複数の半導体パッケージを形成する工程と
    　を含む、製造方法。
  2. 　前記拡大する工程は、前記複数の半導体チップの前記回路形成面が接触して配置された支持テープを展延する工程を含む、請求項１に記載の製造方法。
  3. 　展延された前記支持テープ上の前記複数の半導体チップを、ウエハ形状を有する金型内に配置し、前記金型内に成形材料を注入して成型する工程をさらに含む、請求項２に記載の製造方法。
  4. 　前記半導体チップ周辺の前記モールド部材にビアホールを形成する工程と、
    　前記ビアホール内に導電材料を充填して、前記半導体チップの前記回路形成面を含む前記拡張ウエハの表面から、前記モールド部材を貫通して前記拡張ウエハの裏面へ延びるスルービアを形成する工程と、
    　前記拡張ウエハの裏面上に、前記スルービアに接続され、外部接続を与えるための裏面端子用パッドを形成する工程と、
    　前記拡張ウエハの裏面上に、前記裏面端子用パッドを露出させるように開口する保護層を形成する工程と、
    　前記再配線パターンを前記拡張ウエハの表面で前記スルービアと接続する工程と
    　をさらに含む、請求項３に記載の製造方法。
  5. 　前記裏面端子用パッドは、前記拡張ウエハの裏面の前記半導体チップ直下の領域から該半導体チップ外の領域にわたって延在するパッド配列である、請求項４に記載の製造方法。
  6. 　前記製造方法は、さらに、前記拡張ウエハを裏面研磨して、前記複数の半導体チップの裏面を露出させる工程を含む、請求項１または５に記載の製造方法。
  7. 　前記再配線層は、前記再配線パターンを前記電極パッドへ接続するための開口を有する第１の誘電体層と、前記第１の誘電体層上に形成され、前記再配線パターンを覆い、前記端子用パッドを露出させるように開口する第２の誘電体層とを含む、請求項１に記載の製造方法。
  8. 　回路形成面に電極パッドを有する半導体チップと該半導体チップの前記回路形成面を残して囲繞するモールド部材とを含む拡張チップと、
    　前記拡張チップ上に形成される再配線層であって、前記回路形成面の前記電極パッドから前記半導体チップ外の領域に延在する再配線パターンを含む、前記再配線層と、
    　前記再配線パターンの端子用パッドの上に搭載される外部接続のための接続端子バンプとを含む、半導体パッケージ。
  9. 　前記半導体パッケージは、ウエハレベル・パッケージである、請求項８に記載の半導体パッケージ。
  10. 　前記半導体チップの前記回路形成面を含む前記拡張チップの表面で前記再配線パターンに接続し、前記半導体チップ周辺で前記モールド部材を貫通して前記拡張チップの裏面まで延びるスルービアと、
    　前記拡張チップの裏面上に配設され、前記スルービアに接続された外部接続を与えるための裏面端子用パッドと、
    　前記拡張チップの裏面上に形成され、前記裏面端子用パッドを露出させるように開口する保護層と
    　をさらに含む、請求項９に記載の半導体パッケージ。
  11. 　前記裏面端子用パッドは、前記拡張チップの裏面の前記半導体チップ直下の領域から該半導体チップ外の領域に延在するパッド配列である、請求項１０に記載の半導体パッケージ。
  12. 　前記拡張チップは、裏面が露出された前記半導体チップを含む、請求項８または１１に記載の半導体パッケージ。
  13. 　前記再配線層は、前記再配線パターンを前記電極パッドへ接続するための開口を有する第１の誘電体層と、
    　前記第１の誘電体層上に形成され、前記再配線パターンを覆い、前記端子用パッドを露出させるように開口する第２の誘電体層とを含む、請求項８に記載の半導体パッケージ。
  14. 　半導体パッケージの製造方法であって、
    　半導体ウエハを複数の半導体チップに個片化する工程と、
    　前記複数の半導体チップを支持テープ上に配置し、前記支持テープを展延して、前記複数の半導体チップの間の距離を拡大する工程と、
    　前記複数の半導体チップを、それぞれ回路形成面を残してモールド部材で囲繞して拡張ウエハを形成する工程であって、展延された前記支持テープ上の前記複数の半導体チップを、ウエハ形状を有しピンを一部として有する金型内に配置し、前記金型内に成形材料を注入し成型して、前記半導体チップ周辺の前記モールド部材にビアホールを形成する、工程と、
    　前記ビアホール内に導電材料を充填して、前記半導体チップの前記回路形成面を含む前記拡張ウエハの表面から前記モールド部材を貫通して前記拡張ウエハの裏面へ延びるスルービアを形成する工程と、
    　前記スルービアに接続され、前記半導体チップ直下の領域から該半導体チップ外の領域にわたって前記拡張ウエハの裏面に延在する、外部接続を与えるための裏面端子用パッドのパッド配列を形成する工程と、
    　前記拡張ウエハの裏面上に、前記裏面端子用パッドを露出させるように開口する保護層を形成する工程と、
    　前記拡張ウエハ上に再配線層を形成する工程であって、前記再配線層は、前記回路形成面の電極パッドへ接続するための第１の開口と前記スルービアへ接続するための第２の開口とを有する第１の誘電体層と、接続端子バンプを搭載するための表面端子用パッドを有し、前記拡張ウエハの表面で前記第２の開口を介して前記スルービアと接続し、前記第１の開口を介して前記半導体チップの前記回路形成面の前記電極パッドに接続し、該電極パッドから該半導体チップ外の領域に延在する再配線パターンと、前記第１の誘電体層上に形成され、前記再配線パターンを覆い、前記表面端子用パッドを露出させるように開口する第２の誘電体層とを含む、前記再配線層を形成する工程と、
    　前記再配線層が形成された前記拡張ウエハを個片化して、複数の半導体パッケージを形成する工程と
    　を含む、製造方法。
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