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WO2009139386A1 - インターフェース回路 - Google Patents

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WO2009139386A1
WO2009139386A1 PCT/JP2009/058844 JP2009058844W WO2009139386A1 WO 2009139386 A1 WO2009139386 A1 WO 2009139386A1 JP 2009058844 W JP2009058844 W JP 2009058844W WO 2009139386 A1 WO2009139386 A1 WO 2009139386A1
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WO
WIPO (PCT)
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signal
amplifier
transmission
output
output signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2009/058844
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English (en)
French (fr)
Inventor
市村　元
中嶋　康久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
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Priority to CN2009800005445A priority patent/CN101743713B/zh
Priority to BRPI0903903-1A priority patent/BRPI0903903A2/pt
Priority to US12/452,636 priority patent/US8711908B2/en
Publication of WO2009139386A1 publication Critical patent/WO2009139386A1/ja
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Ceased legal-status Critical Current

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    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4904—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using self-synchronising codes, e.g. split-phase codes

Definitions

  • the present invention relates to an interface circuit, and more particularly to an interface circuit for transmitting a digital signal such as an audio signal between devices.
  • This SPDIF is mainly intended to transmit a digital audio signal, but in order to make it easier to use, an attempt has been made to transmit accompanying information regarding volume and sound quality (for example, for example). (See Patent Document 1).
  • the SPDIF transmission direction is limited to one direction from the source device to the sink device, and a signal cannot be transmitted from the sink device to the source device. For this reason, there is a problem that applications are limited as compared with other IEEE (Institute of Electrical and Electronics Electronics) (1394) standards and HDMI (High-Definition Multimedia Interface) standards (HDMI is a registered trademark).
  • IEEE Institute of Electrical and Electronics Electronics
  • HDMI High-Definition Multimedia Interface
  • the present invention has been made in view of such a situation, and an object thereof is to make the transmission direction bidirectional in a one-way transmission interface such as SPDIF.
  • the present invention has been made to solve the above-described problems, and a first aspect of the present invention is to transmit an output signal including bidirectional information indicating compatibility with bidirectional communication to an external device via a transmission line. And an extraction unit that extracts an input signal by adding an inverted signal of the output signal to a signal on the transmission path. This brings about the effect that bidirectional communication is performed on the transmission line with the external device.
  • the output signal or the input signal may include a clock component.
  • the clock component is transmitted and received.
  • a biphase mark modulated signal may be included.
  • the output signal or the input signal may include encryption information indicating whether or not the content of the output signal is encrypted. This brings about the effect that secure transmission / reception is performed on the transmission path.
  • a transmitter that transmits an output signal to an external device via a transmission line, and an extraction that extracts an input signal by adding an inverted signal of the output signal to the signal on the transmission line.
  • the transmission unit is an interface circuit that transmits the output signal only when the input signal includes bidirectional information indicating that it supports bidirectional communication.
  • the output signal or the input signal may include a clock component.
  • the clock component is transmitted and received.
  • a biphase mark modulated signal may be included.
  • the output signal or the input signal may include encryption information indicating whether or not the content of the output signal is encrypted. This brings about the effect that secure transmission / reception is performed on the transmission path.
  • the output signal may include a control signal for the external device. This brings about the effect that the control signal is transmitted in the reverse direction on the transmission line to control the external device.
  • a first transmission unit for transmitting a first output signal as a differential signal to an external device via a transmission line, and the first output signal as a signal on the transmission line.
  • the first extraction unit that extracts the first input signal by adding the inversion signal and the second output signal that includes bidirectional information indicating that the communication is compatible with the bidirectional communication are used as the in-phase signal in the transmission line.
  • a second transmission unit that superimposes and transmits the signal to the external device; and a second extraction unit that extracts a second input signal by adding an inverted signal of the second output signal to the signal on the transmission path. It is an interface circuit provided.
  • a first transmitter for transmitting a first output signal as a differential signal to an external device via a transmission line, and the first output signal as a signal on the transmission line.
  • a first extraction unit that extracts a first input signal by adding an inverted signal of the second transmission unit, and a second transmission unit that superimposes the second output signal as an in-phase signal on the transmission line and transmits the signal to the external device.
  • a second extraction unit that extracts a second input signal by adding an inverted signal of the second output signal to the signal on the transmission path, and the second transmission unit includes two-way communication
  • the interface circuit transmits the second output signal only when the second input signal includes bidirectional information indicating that the second output signal is supported.
  • bidirectional communication conforming to the Internet Protocol can be performed as bidirectional communication using differential signals in the first transmission unit.
  • the transmission line can use a reserved line and a hot plug detection line constituting an HDMI cable.
  • FIG. 1 is a conceptual configuration diagram of an interface according to an embodiment of the present invention.
  • SPDIF Synchronization Philips
  • AV Audio / Visual
  • a cable 30 conforming to the Digital InterFace) standard is connected.
  • the transmission direction is unidirectional, and a transmission-side device is called a source device, and a reception-side device is called a sink device.
  • the player 10 corresponds to the source device
  • the AV amplifier 20 corresponds to the sink device.
  • SPDIF bidirectionality is realized without changing the physical connector pin arrangement of the cable 30.
  • FIG. 2 is an example of a circuit configuration diagram of the interface in the embodiment of the present invention.
  • the cable 30 connects the player 10 and the AV amplifier 20.
  • the ground line 39 is a common ground line in the player 10 and the AV amplifier 20, and is grounded to the ground terminal GND.
  • the player 10 includes amplifiers 11 and 13 and a calculator 12 as a connection circuit to the cable 30.
  • the amplifier 11 is an amplifier that amplifies the output signal supplied to the output terminal 14 and outputs the amplified signal to the cable 30 as a transmission signal.
  • the transmission signal output from the amplifier 11 is output to the cable 30 and also supplied to one input of the computing unit 12.
  • the computing unit 12 is a computing unit that inverts the output signal supplied to the output terminal 14 and adds it to the transmission signal output from the amplifier 11 to the cable 30.
  • the calculation in the calculator 12 is equivalent to subtracting the output signal supplied to the output terminal 14 from the transmission signal output from the amplifier 11 to the cable 30.
  • the amplifier 13 is an amplifier that amplifies the calculation result of the calculator 12 as a received signal.
  • the output of the amplifier 13 is supplied to the input terminal 15.
  • the AV amplifier 20 includes amplifiers 21 and 23 and a calculator 22 as a connection circuit for the cable 30 as in the case of the player 10.
  • the amplifier 21 is an amplifier that amplifies the output signal supplied to the output terminal 24 and outputs the amplified signal to the cable 30 as a transmission signal.
  • the transmission signal output from the amplifier 21 is output to the cable 30 and also supplied to one input of the computing unit 22.
  • the computing unit 22 is a computing unit that inverts the output signal supplied to the output terminal 24 and adds it to the transmission signal output from the amplifier 21 to the cable 30.
  • the calculation in the calculator 22 is equivalent to subtracting the output signal supplied to the output terminal 24 from the transmission signal output from the amplifier 21 to the cable 30.
  • the amplifier 23 is an amplifier that amplifies the calculation result of the calculator 22 as a received signal.
  • the output of the amplifier 23 is supplied to the input terminal 25.
  • the amplifiers 11 and 21 are examples of the transmission unit described in the claims.
  • the calculators 12 and 22 are an example of an extraction unit described in the claims.
  • ground wire 39 is clearly shown. However, in the following example, the ground wire is omitted from the drawing.
  • FIG. 3 is a diagram showing a frame configuration in the SPDIF standard.
  • each frame is composed of two subframes.
  • the left channel signal is included in the first subframe
  • the right channel signal is included in the second subframe.
  • a preamble is provided at the head of the subframe, and “M” is assigned as the preamble to the left channel signal, and “W” is assigned as the preamble to the right channel signal.
  • “B” indicating the start of a block is assigned to the leading preamble every 192 frames. That is, one block is composed of 192 frames.
  • the block is a unit constituting a channel status described later.
  • FIG. 4 is a diagram showing a subframe configuration in the SPDIF standard.
  • the subframe is composed of a total of 32 time slots from the 0th to the 31st.
  • the 0th to 3rd time slots indicate a preamble (Sync preamble). As described above, this preamble indicates “M”, “W”, or “B” in order to distinguish between left and right channels and to indicate the start position of a block.
  • the 4th to 27th time slots are main data fields, and when the 24-bit code range is adopted, the whole represents audio data.
  • the 8th to 27th time slots represent audio data (Audio sample word).
  • the fourth to seventh time slots can be used as additional information (Auxiliary sample bits).
  • the 28th time slot is a validity flag (Validity flag) of the main data field.
  • the 29th time slot represents one bit of user data (User data).
  • a series of user data can be constructed by accumulating the 29th time slot across each frame.
  • This user data message is configured in units of 8-bit information units (IU: Information Unit), and one message includes 3 to 129 information units. There may be 0 to 8 bits of “0” between information units. The head of the information unit is identified by the start bit “1”. The first seven information units in the message are reserved, and the user can set arbitrary information in the eighth and subsequent information units. Messages are divided by “0” of 8 bits or more.
  • the 30th time slot represents one bit of the channel status.
  • a series of channel statuses can be constructed by accumulating 30th time slots for each block across each frame.
  • the head position of the block is indicated by the preamble (0th to 3rd time slots) as described above.
  • the channel status format will be described later.
  • the 31st time slot is a parity bit. This parity bit is added so that the number of “0” and “1” included in the fourth to 31st time slots is an even number.
  • FIG. 5 is a diagram showing a signal modulation method in the SPDIF standard.
  • the fourth to 31st time slots excluding the preamble in the subframe are biphase mark modulated.
  • FIG. 6 is a diagram showing preamble channel coding in the SPDIF standard.
  • the fourth to 31st time slots of the subframe are biphase mark modulated.
  • the preambles in the 0th to 3rd time slots are handled as bit patterns synchronized with the double speed clock, not the normal biphase mark modulation. That is, by assigning 2 bits to each time slot of the 0th to 3rd time slots, an 8-bit pattern as shown in the figure is obtained.
  • FIG. 7 is a diagram showing a channel status format in the SPDIF standard.
  • the channel status is obtained by accumulating the 30th time slot in each subframe for each block, and holds information on the audio channel transmitted in the same subframe.
  • the contents of the channel status are arranged one byte at a time in the vertical direction, and the bit structure in each byte is shown in the horizontal direction.
  • explanation will be made assuming a consumer-use format.
  • the 0th bit is a bit indicating that this channel status is for consumer use.
  • the first bit is a bit indicating whether or not it is a linear PCM sample.
  • the second bit is a bit indicating whether or not the software is copyrighted.
  • the third to fifth bits are a field including, for example, presence / absence of pre-emphasis as additional format information (Additional format information).
  • the sixth and seventh bits are a field indicating a mode.
  • the first byte is a field indicating a category code.
  • This category code indicates the model of an apparatus that generates an audio signal.
  • This category code is arranged in the 8th to 15th bits from the top of the channel status.
  • the 0th to 3rd bits are a field indicating the source number.
  • This source number is a number for identifying the source, and indicates a range from “1” to “15”.
  • the fourth to seventh bits are a field indicating a channel number. This channel number is a number for identifying the right channel or the left channel.
  • the 0th to 3rd bits are a field indicating the sampling frequency.
  • this sampling frequency for example, “0000” represents 44.1 KHz.
  • the fourth and fifth bits are a field indicating clock accuracy. This clock accuracy indicates the level of accuracy in three stages.
  • the 0th to 3rd bits are a field indicating the word length. If the 0th bit is “0”, the maximum sample length is 20 bits, and if it is “1”, the maximum sample length is 24 bits. Then, it is possible to specify a specific number of bits in the subsequent first to third bits.
  • the fourth and fifth bits are a field indicating the original sampling frequency.
  • the 0th bit of the fifth byte is used as a bidirectional communication bit indicating whether or not bidirectional communication is possible. That is, for example, in the channel status of the signal from the player 10, when the 0th bit of the fifth byte indicates “1”, the AV amplifier 20 may perform backward communication with the player 10. Means you can.
  • the bidirectional communication bit indicates “1” in the channel status of the SPDIF normal signal 31 received from the player 10, the AV amplifier 20 responds with the SPDIF reverse signal 32. Thereby, the sequence of bidirectional communication in the cable 30 is started.
  • the bidirectional communication bit is an example of bidirectional information described in the claims.
  • the first bit of the fifth byte can be used as an encryption bit indicating whether or not the audio data is encrypted. That is, for example, when the first bit of the fifth byte indicates “1” in the channel status of the signal from the player 10, it means that the audio data from the player 10 is encrypted. . On the other hand, in the channel status of the signal from the player 10, when the first bit of the fifth byte indicates “0”, it means that the audio data from the player 10 is not encrypted.
  • FIG. 8 is a diagram showing a format of user data in the SPDIF standard.
  • the user data is obtained by accumulating the 29th time slot in the subframe for each block.
  • the user data message is configured in units of 8-bit information units (IU), and one message includes 3 to 129 information units.
  • the messages are divided by “0” of 8 bits or more, and the head of the information unit is identified by the start bit “1”.
  • the head information unit includes a mode and an item as shown in FIG. 8A.
  • the mode is a field indicating a message class, for example, preset information.
  • the item is a field for further defining the message type.
  • the second information unit includes the number of information units as shown in FIG. 8B.
  • the number of information units can be indicated in the range of “1” to “127” by 7 bits excluding the first bit.
  • the third information unit includes a category code as shown in FIG. 8C.
  • This category code is a category code at the generation source of the audio data indicated by the first byte of the channel status in FIG.
  • valid data is 7 bits. These 7 bits correspond to the 8th to 14th bits in the channel status.
  • the 15th bit, the L bit, is a bit indicating commercial pre-record software and is not included in this user data message.
  • the fourth to seventh information units include three pieces of user information X, Y, and Z as shown in FIG. 8D. Each of these three pieces of user information is assigned 1 byte (8 bits). Therefore, in the embodiment of the present invention, a new information communication frame is defined in user data, the type of information is identified by user information X, and actual data in each direction is transmitted in user information Y and Z. It is possible.
  • FIG. 9 is an example of a configuration diagram of an interface for bidirectionally transmitting and receiving information communication frames in the embodiment of the present invention.
  • the player 610 and the AV amplifier 620 are connected by a cable 630.
  • the amplifier 611, the arithmetic unit 612, the amplifier 613, the output terminal 614, and the input terminal 615 correspond to the amplifier 11, the arithmetic unit 12, the amplifier 13, the output terminal 14, and the input terminal 15.
  • the amplifier 621, the arithmetic unit 622, the amplifier 623, the output terminal 624, and the input terminal 625 correspond to the amplifier 21, the arithmetic unit 22, the amplifier 23, the output terminal 24, and the input terminal 25.
  • the player 610 includes a normal signal transmitting unit 616 for transmitting a normal signal to the output terminal 614 and a reverse signal receiving unit 617 for receiving a reverse signal from the input terminal 615.
  • the player 610 transmits user data UA to the AV amplifier 620.
  • the player 610 receives user data UB from the AV amplifier 620.
  • the AV amplifier 620 includes a normal signal transmitting unit 626 for transmitting a normal signal to the output terminal 624 and a reverse signal receiving unit 627 for receiving a reverse signal from the input terminal 625.
  • the AV amplifier 620 transmits user data UB to the player 610.
  • the AV amplifier 620 receives user data UA from the player 610.
  • the arithmetic units 612 and 622 are provided in the player 610 and the AV amplifier 620, respectively, and the transmission signal is subtracted from the signal on the cable 630, thereby receiving signals from other devices. Can be extracted.
  • FIG. 10 is a diagram showing a system configuration example using the interface according to the embodiment of the present invention.
  • the player 10 and the AV amplifier 20 are connected by a cable 30, and the AV amplifier 20 and the television receiver device 40 are connected by a cable 50.
  • the player 10 In the connection relationship between the player 10 and the AV amplifier 20, the player 10 is a source device and the AV amplifier 20 is a sink device. In the connection relationship between the AV amplifier 20 and the television receiver device 40, the AV amplifier 20 is a source device, and the television receiver device 40 is a sink device.
  • the cable 30 transmits the SPDIF positive signal 31 in the forward direction from the player 10 to the AV amplifier 20 and the SPDIF reverse signal 32 in the reverse direction from the AV amplifier 20 to the player 10.
  • the cable 50 transmits the SPDIF normal signal 51 in the forward direction from the AV amplifier 20 to the television receiver device 40 and the SPDIF reverse signal 52 in the reverse direction from the television receiver device 40 to the AV amplifier 20.
  • the audio signal is transmitted as a positive signal from the player 10 to the television receiver device 40 via the AV amplifier 20.
  • a reverse signal can be further transmitted from the television receiver device 40 to the player 10 via the AV amplifier 20.
  • the remote control operation signal of the television receiver device 40 is transmitted as a reverse signal, and device control such as power-on / standby, playback / stop, and fast-forward for the player 10 can be performed. It is also possible to acquire information such as song titles.
  • FIG. 11 is a diagram showing an example of clock transmission using the interface according to the embodiment of the present invention.
  • an AV system configured by connecting a player 710 and an AV amplifier 720 by a cable 730 is assumed.
  • the interface portion is not clearly shown, it is assumed that the same configuration as that in FIG. 2 is provided.
  • the player 710 includes an internal clock generation circuit 711, a clock component reconfiguration circuit 712, a clock switch 713, a control microcomputer 714, a recording medium access unit 715, and a decoding unit 716.
  • the internal clock generation circuit 711 is a circuit that generates a clock signal inside the player 710.
  • the internal clock generation circuit 711 generates a clock signal by using an oscillation amplitude voltage generated by an oscillator such as a crystal oscillator (crystal).
  • the clock component reconfiguration circuit 712 is a circuit for reconfiguring the clock component based on the SPDIF inverse signal supplied from the AV amplifier 720 to the signal line 718.
  • the clock component reconfiguring circuit 712 is realized by a PLL (Phase Locked Loop) circuit, and generates a clock signal whose phase and frequency coincide with those of the SPDIF inverse signal supplied from the AV amplifier 720.
  • PLL Phase Locked Loop
  • the clock switch 713 is a circuit that selects either the clock generated by the internal clock generation circuit 711 or the clock reconfigured by the clock component reconfiguration circuit 712 and switches the output clock.
  • the control microcomputer 714 is a microcomputer for controlling the operation of the player 710.
  • the control microcomputer 714 detects that the clock component is reconfigured in the clock component reconfiguration circuit 712, the control microcomputer 714 instructs the clock switch 713 to select the clock from the clock component reconfiguration circuit 712.
  • the recording medium access unit 715 is a circuit that reads a video signal and an audio signal from the recording medium 717 according to the clock output from the clock switch 713.
  • the decoding unit 716 decodes the video signal and the audio signal read by the recording medium access unit 715 according to the clock output from the clock switch 713.
  • the signal decoded by the decoding unit 716 is transmitted from the signal line 719 to the AV amplifier 720 as a SPDIF positive signal.
  • the AV amplifier 720 receives a signal supplied from the player 710 to the signal line 728 and amplifies an audio signal among the received signals.
  • This AV amplifier 720 includes an internal clock generation circuit 721, a clock component reconfiguration circuit 722, a clock switch 723, a control microcomputer 724, a latch 725, a D / A converter 726, and an inverse signal transmission unit 727. I have.
  • the internal clock generation circuit 721 is a circuit that generates a clock signal inside the AV amplifier 720. Similar to the internal clock generation circuit 711, the internal clock generation circuit 721 generates a clock signal by using an oscillation amplitude voltage generated by an oscillator such as a crystal oscillator.
  • the clock component reconfiguration circuit 722 is a circuit for reconfiguring the clock component based on the SPDIF reverse signal supplied from the player 710 to the signal line 728. Similar to the clock component reconfiguration circuit 712, the clock component reconfiguration circuit 722 is realized by a PLL circuit, and generates a clock signal whose phase and frequency match those of the SPDIF positive signal supplied from the player 710.
  • the clock switch 723 is a circuit that selects either the clock generated by the internal clock generation circuit 721 or the clock reconfigured by the clock component reconfiguration circuit 722 and switches the output clock.
  • the control microcomputer 724 is a microcomputer for controlling the operation of the AV amplifier 720.
  • the control microcomputer 724 uses the clock generated by the internal clock generation circuit 721.
  • the clock switch 723 is selected.
  • the clock switch 723 is selected by the clock reconfiguration circuit 722.
  • the latch 725 is a latch that holds a signal supplied from the player 710 to the signal line 728.
  • the D / A converter 726 converts the signal held in the latch 725 from a digital signal to an analog signal.
  • the analog signal converted in this way is amplified by a later stage (not shown) amplification unit. Note that the latch 725 and the D / A converter 726 operate according to the clock supplied from the clock switch 723.
  • the reverse signal transmission unit 727 transmits the clock supplied from the clock switch 723 to the player 710 from the signal line 729.
  • This clock is transmitted as an SPDIF reverse signal by the cable 730 and supplied from the signal line 718 to the clock component reconfiguration circuit 712.
  • This SPDIF reverse signal includes a clock component generated inside the AV amplifier 720. Since the SPDIF inverse signal is bi-phase mark modulated and transmitted, the clock component is transmitted from the AV amplifier 720 to the player 710 even if it is a silent signal. That is, the SPDIF reverse signal in this example may not include a valid audio signal.
  • the clock signal generated in the AV amplifier 720 is transmitted to the player 710, and the video signal and the audio signal can be transmitted from the player 710 to the AV amplifier 720 according to the transmitted clock signal. Therefore, the player 710 can be operated using the internal clock of the AV amplifier 720 as a master clock, and so-called jitterless reproduction can be realized. Thereby, the buffer used for speed adjustment in the AV amplifier 720 can be omitted. Focusing on the accuracy of the clock generated in each device, the AV amplifier is generally more accurate than the player in general. Therefore, the reproduction quality of the audio signal can be improved by operating the player 710 using the clock of the AV amplifier 720 as a master clock.
  • FIG. 12 is a diagram showing a sequence example of authentication processing that can be realized by bidirectional communication in the embodiment of the present invention.
  • This authentication process is called AKE (Authentication and Key Exchange) in the Digital Transmission Content Protection (DTCP) standard.
  • AKE Authentication and Key Exchange
  • DTCP Digital Transmission Content Protection
  • the keys for encryption and decryption are exchanged.
  • the source device 2 encrypts the digital data
  • the sink device 1 decrypts the encrypted digital data. Thereby, the protection of the digital content in the sink device 1 is ensured, and the digital content is not stolen by other devices.
  • the sink device 1 checks the state of the source device 2 using the AKE status command 1001. As a result, if a response to the effect that it can be accepted as the AKE status response 2001 is obtained from the source device 2, the sink device 1 issues a CHALLENGE subfunction 1002 with a random number and a certificate attached. This certificate is issued to each device by a digital transmission licensing administrator (DTLA) which is a management mechanism of DTCP.
  • DTLA digital transmission licensing administrator
  • the source device 2 authenticates the certificate from the sink device 1 and returns the result as a response 2002 to the sink device 1. Then, the source device 2 performs a similar procedure from the source device 2 side (2003, 1003, 2004, 1004).
  • the source device 2 calculates a predetermined numerical value based on the random number received from the sink device 1 and transmits it to the sink device 1 by the RESPONSE subfunction 2005.
  • the sink device 1 calculates a predetermined numerical value based on the random number received from the source device 2 and transmits it to the source device 2 by the RESPONSE subfunction 1006. Note that each device that has received the RESPONSE subfunction 2005 or 1006 performs an authentication process.
  • the source device 2 transmits the exchange key by the EXCHANGE_KEY subfunction 2007.
  • the sink device 1 requests the seed for calculating the content key by the CONTENT_KEY_REQ subfunction 2010, the source device 2 transmits the seed by the response 1010. Thereby, the sink device 1 calculates the content key from the exchange key and the seed.
  • content copy control information there are four types of content copy control information: copy never, copy one generation, no more copy, and copy free, and the former three are encrypted. Three types of content keys are provided corresponding to the three parties.
  • SRM System Renewability Message
  • the above example is a procedure called Full Authentication, in which all three types of keys are exchanged.
  • Restricted Authentication only one type of key is exchanged.
  • authentication processing can be performed in about half the time of all authentication.
  • HDCP High-bandwidth Digital Content Protection system
  • FIG. 13 is a diagram showing an example of a decoding process using the interface according to the embodiment of the present invention.
  • the player 810 and the AV amplifier 820 are connected by a cable 830.
  • the amplifier 811, the arithmetic unit 812, the amplifier 813, the output terminal 814, and the input terminal 815 correspond to the amplifier 11, the arithmetic unit 12, the amplifier 13, the output terminal 14, and the input terminal 15.
  • the amplifier 821, the arithmetic unit 822, the amplifier 823, the output terminal 824, and the input terminal 825 correspond to the amplifier 21, the arithmetic unit 22, the amplifier 23, the output terminal 24, and the input terminal 25.
  • the player 810 includes a normal signal transmission unit 816 for transmitting a positive signal to the output terminal 814 and a reverse signal reception unit 817 for receiving a reverse signal from the input terminal 815.
  • the player 810 transmits the encoded signal to the AV amplifier 820.
  • the player 810 receives a decoded signal from the AV amplifier 820.
  • the AV amplifier 820 transmits the decoded signal to the inverse signal receiving unit 827 for receiving the encoded signal from the input terminal 825, the decoding unit 828 for decoding the encoded signal and generating the decoded signal, and the output terminal 824. And a positive signal transmission unit 826.
  • the AV amplifier 820 receives the encoded signal from the player 810. Then, the encoded signal is decoded by the decoding unit 828 and the decoded signal is transmitted to the player 810.
  • the decoded signal is transmitted by the SPDIF reverse signal on the cable 30.
  • the encoded signal transmitted from the player 810 is decoded by the AV amplifier 820, and the decoded signal is returned to the player 810, whereby the decoding unit 828 of the AV amplifier 820 is returned.
  • Decryption can be performed. For example, when the encoded signal cannot be decoded because the version of the decoding unit (not shown) in the player 810 is old, it can be decoded using the decoding unit 828 in the AV amplifier 820 and returned to the player 810.
  • FIG. 14 is a diagram showing an example of multitrack recording processing using the interface according to the embodiment of the present invention.
  • a recorder 840 and a converter 850 are connected by a cable 860.
  • the amplifier 841, the arithmetic unit 842, the amplifier 843, the output terminal 844, and the input terminal 845 correspond to the amplifier 11, the arithmetic unit 12, the amplifier 13, the output terminal 14, and the input terminal 15.
  • the amplifier 851, the calculator 852, the amplifier 853, the output terminal 854, and the input terminal 855 correspond to the amplifier 21, the calculator 22, the amplifier 23, the output terminal 24, and the input terminal 25.
  • the recorder 840 includes a reproduction unit 846 for transmitting a reproduction signal to the output terminal 844 and a recording unit 847 for receiving the recording signal from the input terminal 845.
  • the recorder 840 transmits a reproduction signal to the converter 850.
  • the recorder 840 receives a recording signal from the converter 850.
  • the converter 850 receives a reproduction signal from the input terminal 855 and converts it from a digital signal to an analog signal, and an A / A converter for converting an analog signal input from the outside into a digital signal. And a D converter 856.
  • a speaker 871 is connected to the D / A converter 857, and an analog signal converted by the D / A converter 857 is output as audio from the speaker 871.
  • a microphone 872 is connected to the A / D converter 856, and the sound input to the microphone 872 is converted into a digital signal by the A / D converter 856 and supplied to the output terminal 854.
  • These A / D converter 856 and D / A converter 857 are operated by a common clock generated by clock generation circuit 858.
  • the sound output from the speaker 871 and the sound input to the microphone 872 can be controlled by the common clock by the clock generation circuit 858. Then, by converting the sound input to the microphone 872 into a digital signal and transmitting it as a recording signal, synchronization between the reproduction signal and the recording signal can be measured.
  • the reproduction signal is transmitted from the recorder 840 to the converter 850 as a SPDIF positive signal on the cable 860
  • the recording signal is transmitted from the converter 850 to the recorder 840 as an SPDIF reverse signal on the cable 860.
  • HDMI High-Definition Multimedia Interface
  • HDMI High-Definition Multimedia Interface
  • FIG. 15 is a conceptual configuration diagram of an interface based on the HDMI standard.
  • the transmission direction of a basic high-speed transmission line is determined as one direction, and a transmission-side device is called a source device, and a reception-side device is called a sink device.
  • the source device 100 and the sink device 200 are connected by the HDMI cable 300.
  • the source device 100 includes a transmitter 101 that performs a transmission operation
  • the sink device 200 includes a receiver 201 that performs a reception operation.
  • TMDS Transition Minimized Differential Signaling
  • video signals and audio signals are transmitted using three TMDS channels 310 to 330. That is, in an effective image section that is a section excluding the horizontal blanking section and the vertical blanking section from a certain vertical synchronizing signal to the next vertical synchronizing signal, the pixel data of the image for one uncompressed image Corresponding differential signals are transmitted in one direction toward the sink device 200 via the TMDS channels 310 to 330. In the horizontal blanking interval or vertical blanking interval, differential signals corresponding to audio data, control data, or other auxiliary data are transmitted in one direction toward the sink device 200 via the TMDS channels 310 to 330. Is done.
  • a clock signal is transmitted by the TMDS clock channel 340.
  • 10-bit pixel data can be transmitted during one clock transmitted by the TMDS clock channel 340.
  • a display data channel (DDC: Display Data Channel) 350 is provided.
  • the display data channel 350 is used by the source device to read E-EDID (Enhanced Extended Display Identification Data) information in the sink device 200.
  • E-EDID information indicates information on settings and performance such as the model, resolution, color characteristics, and timing when the sink device 200 is a display device.
  • the E-EDID information is held in the EDID ROM 202 of the sink device 200.
  • the source device 100 can also store E-EDID information in the same manner as the sink device 200, and can transmit the E-EDID information to the sink device 200 as necessary.
  • a CEC (Consumer Electronics Control) line 361, a reserve line 362, an HPD (Hot Plug Detect) line 363, and the like are provided.
  • the CEC line 361 is a line for performing bidirectional communication of device control signals.
  • the display data channel 350 connects the devices on a one-to-one basis, whereas the CEC line 361 directly connects all devices connected to the HDMI.
  • the reserved line 362 is a line that is not used in the HDMI standard.
  • the HPD line 363 is a line for detecting that it is connected to another device (hot plug) by an HDMI cable.
  • Ethernet registered trademark
  • SPDIF normal signal the SPDIF normal signal
  • SPDIF reverse signal the reserved line 362 and the HPD line 363.
  • FIG. 16 is a diagram showing an example of connector pin arrangement according to the HDMI standard. Here, the correspondence between pin numbers 301 and signal names 302 in a pin arrangement called type A is shown.
  • Each of the TMDS channels 310 to 330 and the TMDS clock channel 340 includes three pins, a positive electrode, a shield, and a negative electrode.
  • the 1st to 3rd pins are TMDS channels 330 and the 4th to 6th pins are TMDS channels 320 and 7 to 9. Number pins correspond to the TMDS channel 310, and pins 10 to 12 correspond to the TMDS clock channel 340, respectively.
  • the 13th pin corresponds to the CEC line 361
  • the 14th pin corresponds to the reserved line 362
  • the 19th pin corresponds to the HPD line 363.
  • the display data channel 350 includes three pins, a serial clock (SCL), serial data (SDA), and ground (ground), and the 15th to 17th pins correspond respectively.
  • the ground (17th pin) of the display data channel 350 is shared with the ground of the CEC line 361.
  • the 18th pin corresponds to the power supply line (+ 5V).
  • FIG. 17 is a diagram illustrating an internal configuration example of the source device 100 and the sink device 200 according to the embodiment of the present invention.
  • the source device 100 includes a sink model detection circuit 110, a plug connection detection circuit 120, a source side transmission / reception circuit 140, an SPDIF transmission / reception circuit 170, and an Ethernet (registered trademark) transmission / reception circuit 160.
  • the sink device 200 includes a source model detection circuit 210, a plug connection transmission circuit 220, a sink-side transmission / reception circuit 250, an SPDIF transmission / reception circuit 270, and an Ethernet (registered trademark) transmission / reception circuit 260.
  • the reserve line 362 is a line that is not used in the HDMI standard as described above, but here, it is assumed that it is used to detect the model of the connected device in order to effectively use the pin. That is, the sink model detection circuit 110 in the source device 100 detects the model of the sink device 200 via the reserved line 362. Further, the source model detection circuit 210 in the sink device 200 detects the model of the source device 100 via the reserved line 362.
  • a model here, for example, a model (hereinafter referred to as an HDMI expansion model) in which the HDMI standard is expanded and an Ethernet (registered trademark) signal is bidirectionally transmitted through the reserved line 362 and the HPD line 363 is assumed. be able to.
  • the HPD line 363 is a line for detecting that it is connected to another device via the HDMI cable as described above.
  • the plug connection transmission circuit 220 in the sink device 200 transmits the fact that the sink device 200 is connected by biasing a terminal connected to the HPD line 363 to a predetermined voltage.
  • the plug connection detection circuit 120 in the source device 100 detects the connection of the sink device 200 by comparing the potential of the terminal connected to the HPD line 363 with the reference potential.
  • the source side transmission / reception circuit 140 and the sink side transmission / reception circuit 250 are connected to the reserved line 362 and the HPD line 363 having such functions. That is, the source side transmission / reception circuit 140 in the source device 100 is connected to the reserve line 362 and the HPD line 363 via the capacitors 131 and 132 and the resistor 133. In addition, the sink-side transmission / reception circuit 250 in the sink device 200 is connected to the reserved line 362 and the HPD line 363 via the capacitors 231 and 232 and the resistor 233.
  • the source side transmission / reception circuit 140 connects an Ethernet (registered trademark) signal bidirectionally transmitted using the reserved line 362 and the HPD line 363 to the Ethernet (registered trademark) transmission / reception circuit 160, and uses the reserved line 362 and the HPD line 363. Then, the SPDIF signal transmitted bidirectionally is connected to the SPDIF transmission / reception circuit 170.
  • Ethernet registered trademark
  • the sink side transmission / reception circuit 250 connects an Ethernet (registered trademark) signal bidirectionally transmitted using the reserved line 362 and the HPD line 363 to the Ethernet (registered trademark) transmission / reception circuit 260, and uses the reserved line 362 and the HPD line 363.
  • the SPDIF signal transmitted bidirectionally is connected to the SPDIF transmission / reception circuit 270.
  • the Ethernet (registered trademark) transmission / reception circuits 160 and 260 are circuits that transmit and receive Ethernet (registered trademark) signals, and perform bidirectional communication conforming to, for example, the Internet Protocol (IP).
  • IP Internet Protocol
  • TCP Transmission Control Protocol
  • UDP User Datagram Protocol
  • These Ethernet (registered trademark) transmission / reception circuits 160 and 260 can be realized by conventional techniques.
  • SPDIF transmission / reception circuits 170 and 270 transmit and receive bidirectional SPDIF signals in the embodiment of the present invention. Since the SPDIF signal is bidirectionalized in the source-side transmission / reception circuit 140 and the sink-side transmission / reception circuit 250, the SPDIF transmission / reception circuits 170 and 270 can use transmission / reception circuits compliant with the SPDIF standard according to the prior art.
  • FIG. 18 is a diagram showing a configuration example of the source-side transceiver circuit 140 and the sink-side transceiver circuit 250 in the embodiment of the present invention.
  • the sink-side transmission / reception circuit 250 includes amplifiers 510, 520, 530, 550, 581 and 582, an inverter 541, and arithmetic units 542, 560, 571, 572 and 583.
  • the amplifier 510 is an amplifier that amplifies a signal supplied from the Ethernet (registered trademark) transmission / reception circuit 260 via the signal lines 511 and 512.
  • the signals on the signal lines 511 and 512 are differential signals, and the amplifier 510 operates with a differential input.
  • the amplifier 520 is an amplifier that amplifies the output of the amplifier 510.
  • the output of the amplifier 520 is a differential signal, and a positive signal is supplied to the calculator 571 and a negative signal is supplied to the calculator 572.
  • the amplifier 530 is an amplifier that amplifies signals from the reserve line 362 and the HPD line 363.
  • the signals on the reserve line 362 and the HPD line 363 are differential signals, and the amplifier 530 operates with a differential input.
  • the inverter 541 is a circuit that inverts the output of the amplifier 510.
  • the arithmetic unit 542 is a circuit that adds the output of the inverter 541 and the output of the amplifier 530. That is, the inverter 541 and the arithmetic unit 542 input a signal obtained by removing the output signal of the sink device 200 from the signals in the reserved line 362 and the HPD line 363 to the amplifier 550.
  • the amplifier 550 is an amplifier that amplifies the output of the computing unit 542.
  • the output of the amplifier 550 is a differential signal, and a positive signal is supplied to the signal line 558 and a negative signal is supplied to the signal line 559.
  • An Ethernet (registered trademark) transmission / reception circuit 260 is connected to the signal lines 558 and 559, and a signal obtained by removing the output signal of the sink device 200 from the signals in the reserved line 362 and the HPD line 363 is an Ethernet (registered trademark) transmission / reception circuit 260. To be supplied.
  • the amplifier 581 is an amplifier that amplifies a signal supplied from the SPDIF transmission / reception circuit 270 via the signal line 568.
  • the computing unit 571 is a circuit that adds the output of the amplifier 581 and the positive output of the amplifier 520.
  • the calculator 572 is a circuit that adds the output of the amplifier 581 and the negative output of the amplifier 520.
  • Ethernet (registered trademark) signal output from the amplifier 520 is a differential signal
  • SPDIF signal superimposed by the calculators 571 and 572 is an in-phase signal.
  • both the Ethernet (registered trademark) signal and the SPDIF signal can be transmitted through the same pair of signal lines (reserved line 362 and HPD line 363).
  • the computing unit 560 is a circuit that adds the outputs of the reserve line 362 and the HPD line 363.
  • the calculator 583 is a circuit that adds the output of the calculator 560 and the inverted output of the amplifier 581.
  • the amplifier 582 is an amplifier that amplifies the output of the arithmetic unit 583.
  • the output of the amplifier 582 is supplied to the SPDIF transmission / reception circuit 270 via a signal line 569.
  • the signal supplied from the amplifier 581 is subtracted by the calculator 583 from the SPDIF signal superimposed by the calculators 571 and 572, whereby the signal from the source-side transceiver circuit 140 can be supplied to the signal line 569. Become.
  • the source-side transceiver circuit 140 includes amplifiers 410, 420, 430, 450, 481, and 482, an inverter 441, and arithmetic units 442, 460, 471, 472, and 483.
  • the amplifier 410 is an amplifier that amplifies a signal supplied from the Ethernet (registered trademark) transmission / reception circuit 160 via the signal lines 411 and 412.
  • the signals on the signal lines 411 and 412 are differential signals, and the amplifier 410 operates with a differential input.
  • the amplifier 420 is an amplifier that amplifies the output of the amplifier 410.
  • the output of the amplifier 420 is a differential signal, and a positive signal is supplied to the calculator 471 and a negative signal is supplied to the calculator 472.
  • the amplifier 430 is an amplifier that amplifies signals from the reserved line 362 and the HPD line 363.
  • the signals on the reserve line 362 and the HPD line 363 are differential signals, and the amplifier 430 operates with a differential input.
  • the inverter 441 is a circuit that inverts the output of the amplifier 410.
  • the arithmetic unit 442 is a circuit that adds the output of the inverter 441 and the output of the amplifier 430. That is, the inverter 441 and the arithmetic unit 442 input a signal obtained by removing the output signal of the source device 100 from the signals in the reserved line 362 and the HPD line 363 to the amplifier 450.
  • the amplifier 450 is an amplifier that amplifies the output of the computing unit 442.
  • the output of the amplifier 450 is a differential signal.
  • a positive signal is supplied to the signal line 458 and a negative signal is supplied to the signal line 459.
  • the Ethernet (registered trademark) transmission / reception circuit 160 is connected to the signal lines 458 and 459, and a signal obtained by removing the output signal of the source device 100 from the signals in the reserve line 362 and the HPD line 363 is the Ethernet (registered trademark) transmission / reception circuit 160. To be supplied.
  • the amplifier 481 is an amplifier that amplifies a signal supplied from the SPDIF transmission / reception circuit 170 via the signal line 468.
  • the computing unit 471 is a circuit that adds the output of the amplifier 481 and the positive output of the amplifier 420.
  • the arithmetic unit 472 is a circuit that adds the output of the amplifier 481 and the negative output of the amplifier 420.
  • Ethernet (registered trademark) signal output from the amplifier 420 is a differential signal
  • SPDIF signal superimposed by the computing units 471 and 472 is an in-phase signal.
  • both the Ethernet (registered trademark) signal and the SPDIF signal can be transmitted through the same pair of signal lines (reserved line 362 and HPD line 363).
  • the computing unit 460 is a circuit that adds the outputs of the reserve line 362 and the HPD line 363.
  • the computing unit 483 is a circuit that adds the output of the computing unit 460 and the inverted output of the amplifier 481.
  • the amplifier 482 is an amplifier that amplifies the output of the computing unit 483.
  • the output of the amplifier 482 is supplied to the SPDIF transmission / reception circuit 170 via the signal line 469.
  • the signal supplied from the amplifier 481 is subtracted by the calculator 483 from the SPDIF signal superimposed by the calculators 471 and 472, so that the signal from the sink-side transceiver circuit 250 can be supplied to the signal line 469. Become.
  • the amplifiers 420 and 520 are examples of the first transmission unit described in the claims.
  • the computing units 442 and 542 are an example of a first extraction unit described in the claims.
  • the computing units 471, 472, 571, and 572 are examples of the second transmission unit described in the claims.
  • the calculators 483 and 583 are examples of the second extraction unit described in the claims.
  • FIG. 19 is a diagram showing an outline of the operation in the application example of the embodiment of the present invention.
  • the Ethernet (registered trademark) signal is transmitted as a differential signal using the reserve line 362 and the HPD line 363, and the SPDIF signal ( SPDIF positive signal and SPDIF reverse signal) are transmitted as in-phase signals.
  • the 14th pin corresponds to the reserved line 362 and the 19th pin corresponds to the HPD line 363.
  • the operation conforms to the conventional HDMI standard.
  • the Ethernet (registered trademark) signal is transmitted, the positive signal of the Ethernet (registered trademark) signal is superimposed on the 14th pin, and the negative signal of the Ethernet (registered trademark) signal is superimposed on the 19th pin.
  • the SPDIF signal is transmitted, the positive signal of the SPDIF signal is superimposed on the 14th and 19th pins.
  • Ethernet (registered trademark) signal and the SPDIF signal can be transmitted independently from each other in the reserved line 362 and the HPD line 363, and even when both signals are transmitted or only one signal is transmitted, It is possible to cope with the (source side transmission / reception circuit 140) without requiring a special mechanism.
  • FIG. 20 is a diagram showing a configuration example of the sink model detection circuit 110 and the source model detection circuit 210 in the application example of the embodiment of the present invention.
  • the sink model detection circuit 110 includes resistors 111 and 112, a capacitor 113, and a comparator 116.
  • the resistor 111 pulls up the reserved line 362 to + 5V.
  • the resistor 111 exists only when the source device 100 is a specific model (for example, an HDMI extension model), and is not pulled up when the source device 100 is not a specific model.
  • the resistor 112 and the capacitor 113 constitute a low pass filter. The output of this low pass filter is supplied to the signal line 114.
  • the comparator 116 compares the DC potential supplied from the low pass filter to the signal line 114 with the reference potential supplied to the signal line 115.
  • the source model detection circuit 210 includes resistors 211 and 212, a capacitor 213, and a comparator 216.
  • the resistor 211 pulls down the reserved line 362 to the ground potential.
  • the resistor 211 exists only when the sink device 200 is a specific model, and is not pulled down when the sink device 200 is not a specific model.
  • the resistor 212 and the capacitor 213 constitute a low-pass filter. The output of this low pass filter is supplied to the signal line 215.
  • the comparator 216 compares the DC potential supplied from the low-pass filter to the signal line 215 with the reference potential supplied to the signal line 214.
  • the source device 100 can identify the model of the sink device 200 based on the output of the signal line 117.
  • the source device 100 is a specific model, a pull-up is performed by the resistor 111, and the potential of the reserve line 362 becomes 2.5V, and if the source device 100 is not a specific model, it becomes 0V. Therefore, if the reference potential of the signal line 214 is set to 1.25 V, for example, the model of the source device 100 can be identified in the sink device 200 based on the output of the signal line 217.
  • FIG. 21 is a diagram showing a configuration example of the plug connection detection circuit 120 and the plug connection transmission circuit 220 in the embodiment of the present invention.
  • the plug connection transmission circuit 220 includes a choke coil 221 and resistors 222 and 223.
  • the choke coil 221 and the resistors 222 and 223 bias the HPD line 363 to about 4V, for example.
  • the plug connection detection circuit 120 includes resistors 121 and 122, a capacitor 123, and a comparator 126.
  • the resistor 121 pulls down the HPD line 363 to the ground potential.
  • the resistor 122 and the capacitor 123 constitute a low-pass filter. The output of this low-pass filter is supplied to the signal line 124.
  • the comparator 126 compares the DC potential supplied from the low-pass filter to the signal line 124 with the reference potential supplied to the signal line 125.
  • 1.4 V is applied to the signal line 125 as a reference potential. If the source device 100 is not connected to the HPD line 363, the input potential is pulled down by the resistor 121, so that the potential of the signal line 124 becomes lower than the reference potential of the signal line 125. On the other hand, if the source device 100 is connected to the HPD line 363, it is biased to about 4 V, so that the potential of the signal line 124 becomes higher than the reference potential of the signal line 125. Therefore, based on the output of the signal line 127, it is possible to detect whether the sink device 200 is connected in the source device 100.
  • bidirectional communication using the SPDIF normal signal and the SPDIF reverse signal can be performed even on the HDMI standard cable.
  • the arithmetic unit 12 adds the inverted signal of the output signal of the player 10 to the signal on the cable 30 transmitted from the amplifier 11 of the player 10 to the AV amplifier 20.
  • the input signal of the player 10 can be extracted.
  • the input signal of the AV amplifier 20 is changed. Can be extracted.
  • bidirectional communication of the SPDIF normal signal 31 and the SPDIF reverse signal 32 can be realized by the cable 30.
  • the AV amplifier 20 starts the bidirectional communication sequence by transmitting the SPDIF reverse signal. Is done. This makes it possible to expand bidirectional communication and support new applications while maintaining compatibility with the SPDIF standard.
  • device control can be performed by using an information communication frame.
  • clock synchronization can be performed.
  • secure transmission can be performed by using encrypted bits and user information.
  • D / A conversion and A / D conversion synchronization in multitrack recording can be easily realized.
  • the embodiment of the present invention can be applied not only to the SPDIF standard cable but also to the HDMI standard cable.
  • the processing procedure described in the embodiment of the present invention may be regarded as a method having a series of these procedures, and a program for causing a computer to execute the series of procedures or a recording medium storing the program May be taken as
  • a recording medium such as a CD (Compact Disc), an MD (MiniDisc), a DVD (Digital Versatile Disc), a memory card, a Blu-ray Disc (Blu-ray Disc (registered trademark)) is used. be able to.
  • the present invention can be widely applied to interface circuits for transmitting digital signals such as audio signals in devices such as AV (Audio / Visual) devices.

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Abstract

　プレーヤ（１０）およびＡＶアンプ（２０）は、ケーブル（３０）により接続される。増幅器（１１）は出力端子１４に供給された出力信号を増幅して、送信信号としてケーブル（３０）に出力する。増幅器（２１）は出力端子（２４）に供給された出力信号を増幅して、送信信号としてケーブル（３０）に出力する。演算器（１２）はケーブル（３０）に出力された送信信号から、出力端子（１４）に供給された出力信号を減算する。演算器（２２）はケーブル（３０）に出力された送信信号から、出力端子（２４）に供給された出力信号を減算する。これにより、入力端子（１５）にはＡＶアンプ（２０）からの送信信号が供給され、入力端子（２５）にはプレーヤ（１０）からの送信信号が供給される。送信信号には双方向通信が可能であるか否かを示す双方向通信ビットが含まれる。

Description

インターフェース回路
　本発明は、インターフェース回路に関し、特に機器間で音声信号などのデジタル信号を伝送するためのインターフェース回路に関する。
　近年、音声信号や映像信号などのデジタル信号を扱うＡＶ（Audio/Visual）機器が普及するにつれて、これらＡＶ機器間においてデジタル信号を伝送するためのインターフェースとして様々な方式のものが提案されている。このようなインターフェース一つとして、ＳＰＤＩＦ（Sony Philips Digital InterFace）が知られている。このＳＰＤＩＦは、デジタルオーディオ信号を伝送するためのインターフェースであり、ＩＥＣ（International Electrotechnical Commission：国際電気標準会議）において「IEC60958」として規格化されている。
　このＳＰＤＩＦはデジタルオーディオ信号を伝送することを主目的としたものであるが、これをより利用し易くするために、音量や音質などに関する付随情報を併せて伝送する試みもなされている（例えば、特許文献１参照。）。
特開２００５－１５１４７３号公報（図１）
　しかしながら、このＳＰＤＩＦの伝送方向はソース機器からシンク機器への片方向に限られており、シンク機器からソース機器に対して信号を伝送することができない。このため、他のＩＥＥＥ（Institute of Electrical and Electronics Engineers）１３９４規格や、ＨＤＭＩ（High-Definition Multimedia Interface）規格（ＨＤＭＩは登録商標）などと比べてアプリケーションが限られてしまうという問題がある。
　本発明はこのような状況に鑑みてなされたものであり、ＳＰＤＩＦのような片方向の伝送インターフェースにおいて、伝送方向を双方向化することを目的とする。
　本発明は、上記課題を解決するためになされたものであり、その第１の側面は、双方向通信に対応する旨を示す双方向情報を含む出力信号を外部機器へ伝送路を介して送信する送信部と、上記伝送路上の信号に上記出力信号の反転信号を加えることにより入力信号を抽出する抽出部とを具備するインターフェース回路である。これにより、外部機器との間の伝送路上で双方向通信を行わせるという作用をもたらす。
　また、この第１の側面において、上記出力信号または上記入力信号は、クロック成分を含んでもよい。これにより、クロック成分を送受信させるという作用をもたらす。この一例として、バイフェーズマーク変調された信号を含んでもよい。
　また、この第１の側面において、上記出力信号または上記入力信号は、当該出力信号の内容が暗号化されているか否かを示す暗号化情報を含んでもよい。これにより、伝送路上でセキュアな送受信を行わせるという作用をもたらす。
　また、本発明の第２の側面は、出力信号を外部機器へ伝送路を介して送信する送信部と、上記伝送路上の信号に上記出力信号の反転信号を加えることにより入力信号を抽出する抽出部とを具備し、上記送信部は、双方向通信に対応する旨を示す双方向情報が上記入力信号に含まれている場合に限り上記出力信号を送信するインターフェース回路である。これにより、双方向情報が入力信号に含まれている場合に限り外部機器との間の伝送路上で双方向通信を行わせるという作用をもたらす。
　また、この第２の側面において、上記出力信号または上記入力信号は、クロック成分を含んでもよい。これにより、クロック成分を送受信させるという作用をもたらす。この一例として、バイフェーズマーク変調された信号を含んでもよい。
　また、この第２の側面において、上記出力信号または上記入力信号は、当該出力信号の内容が暗号化されているか否かを示す暗号化情報を含んでもよい。これにより、伝送路上でセキュアな送受信を行わせるという作用をもたらす。
　また、この第２の側面において、上記出力信号は、上記外部機器に対する制御信号を含んでもよい。これにより、伝送路において逆方向に制御信号を伝送して外部機器を制御させるという作用をもたらす。
　また、本発明の第３の側面は、第１の出力信号を差動信号として伝送路を介して外部機器へ送信する第１の送信部と、上記伝送路上の信号に上記第１の出力信号の反転信号を加えることにより第１の入力信号を抽出する第１の抽出部と、双方向通信に対応する旨を示す双方向情報を含む第２の出力信号を同相信号として上記伝送路に重畳して上記外部機器へ送信する第２の送信部と、上記伝送路上の信号に上記第２の出力信号の反転信号を加えることにより第２の入力信号を抽出する第２の抽出部とを具備するインターフェース回路である。これにより、差動信号により双方向通信を行う伝送路において、同相信号による双方向通信を行わせるという作用をもたらす。
　また、本発明の第４の側面は、第１の出力信号を差動信号として伝送路を介して外部機器へ送信する第１の送信部と、上記伝送路上の信号に上記第１の出力信号の反転信号を加えることにより第１の入力信号を抽出する第１の抽出部と、第２の出力信号を同相信号として上記伝送路に重畳して上記外部機器へ送信する第２の送信部と、上記伝送路上の信号に上記第２の出力信号の反転信号を加えることにより第２の入力信号を抽出する第２の抽出部とを具備し、上記第２の送信部は、双方向通信に対応する旨を示す双方向情報が上記第２の入力信号に含まれている場合に限り上記第２の出力信号を送信するインターフェース回路である。これにより、差動信号により双方向通信を行う伝送路において、双方向情報が入力信号に含まれている場合に限り同相信号による双方向通信を行わせるという作用をもたらす。
　なお、本発明の第３および第４の側面において、上記第１の送信部における差動信号による双方向通信として、インターネットプロトコル（ＩＰ）に準拠した双方向通信を行うことができる。また、上記伝送路は、ＨＤＭＩケーブルを構成するリザーブラインおよびホットプラグ検出ラインを利用することができる。
　本発明によれば、ＳＰＤＩＦのような片方向の伝送インターフェースにおいて、伝送方向を双方向化することができるという優れた効果を奏し得る。
本発明の実施の形態におけるインターフェースの概念構成図である。 本発明の実施の形態におけるインターフェースの回路構成図の一例である。 ＳＰＤＩＦ規格におけるフレーム構成を示す図である。 ＳＰＤＩＦ規格におけるサブフレーム構成を示す図である。 ＳＰＤＩＦ規格における信号変調方式を示す図である。 ＳＰＤＩＦ規格におけるプリアンブルのチャンネルコーディングを示す図である。 ＳＰＤＩＦ規格におけるチャンネルステータスのフォーマットを示す図である。 ＳＰＤＩＦ規格におけるユーザデータのフォーマットを示す図である。 ＳＰＤＩＦ規格におけるユーザデータのフォーマットを示す図である。 ＳＰＤＩＦ規格におけるユーザデータのフォーマットを示す図である。 ＳＰＤＩＦ規格におけるユーザデータのフォーマットを示す図である。 本発明の実施の形態において情報通信フレームを双方向に送受信するインターフェースの構成図の一例である。 本発明の実施の形態によるインターフェースを用いたシステム構成例を示す図である。 本発明の実施の形態によるインターフェースを用いたクロック伝送の一例を示す図である。 本発明の実施の形態における双方向通信により実現可能な認証処理のシーケンス例を示す図である。 本発明の実施の形態によるインターフェースを用いた復号処理の一例を示す図である。 本発明の実施の形態によるインターフェースを用いたマルチトラックレコーディング処理の一例を示す図である。 ＨＤＭＩ規格によるインターフェースの概念構成図である。 ＨＤＭＩ規格によるコネクタのピン配置例を示す図である。 本発明の実施の形態におけるソース機器１００およびシンク機器２００の内部構成例について示す図である。 本発明の実施の形態におけるシンク側送受信回路２５０の一構成例を示す図である。 本発明の実施の形態におけるソース側送受信回路１４０の一構成例を示す図である。 本発明の実施の形態の応用例における動作の概要を示す図である。 本発明の実施の形態の応用例におけるシンク機種検出回路１１０の構成例を示す図である。 本発明の実施の形態の応用例におけるソース機種検出回路２１０の構成例を示す図である。 本発明の実施の形態におけるプラグ接続伝達回路２２０の構成例を示す図である。 本発明の実施の形態におけるプラグ接続検出回路１２０の構成例を示す図である。
　次に本発明の実施の形態について図面を参照して詳細に説明する。
　図１は、本発明の実施の形態におけるインターフェースの概念構成図である。この図では、プレーヤ１０とＡＶ（Audio/Visual）アンプ２０との間に、ＳＰＤＩＦ（Sony Philips
Digital InterFace）規格に準拠するケーブル３０が接続されている。ＳＰＤＩＦ規格では、伝送方向は片方向であり、送信側の機器をソース機器、受信側の機器をシンク機器と呼んでいる。この例では、プレーヤ１０がソース機器、ＡＶアンプ２０がシンク機器に該当する。
　したがって、従来のＳＰＤＩＦ規格では、プレーヤ１０からＡＶアンプ２０に対する正方向の信号（ＳＰＤＩＦ正信号３１）のみが伝送されていた。これに対し、本発明の実施の形態では、ＡＶアンプ２０からプレーヤ１０に対する逆方向の信号（ＳＰＤＩＦ逆信号３２）もケーブル３０によって伝送できるようにする。すなわち、ケーブル３０の物理的なコネクタのピン配置を変更することなく、ＳＰＤＩＦの双方向化を実現するものである。
　図２は、本発明の実施の形態におけるインターフェースの回路構成図の一例である。ケーブル３０は、プレーヤ１０とＡＶアンプ２０とを接続している。接地線３９はプレーヤ１０およびＡＶアンプ２０における共通の接地線であり、接地端子ＧＮＤに接地している。
　プレーヤ１０は、ケーブル３０への接続回路として、増幅器１１および１３と、演算器１２とを備えている。
　増幅器１１は、出力端子１４に供給された出力信号を増幅して、送信信号としてケーブル３０に出力する増幅器である。この増幅器１１から出力された送信信号は、ケーブル３０に出力されるとともに、演算器１２の一方の入力にも供給される。
　演算器１２は、出力端子１４に供給された出力信号を反転した上で、増幅器１１からケーブル３０に出力された送信信号に加算する演算器である。この演算器１２における演算は、増幅器１１からケーブル３０に出力された送信信号から、出力端子１４に供給された出力信号を減算することと等価である。
　増幅器１３は、演算器１２の演算結果を受信信号として増幅する増幅器である。この増幅器１３の出力は入力端子１５に供給される。
　また、ＡＶアンプ２０は、プレーヤ１０の場合と同様に、ケーブル３０に対する接続回路として、増幅器２１および２３と、演算器２２とを備えている。
　増幅器２１は、出力端子２４に供給された出力信号を増幅して、送信信号としてケーブル３０に出力する増幅器である。この増幅器２１から出力された送信信号は、ケーブル３０に出力されるとともに、演算器２２の一方の入力にも供給される。
　演算器２２は、出力端子２４に供給された出力信号を反転した上で、増幅器２１からケーブル３０に出力された送信信号に加算する演算器である。この演算器２２における演算は、増幅器２１からケーブル３０に出力された送信信号から、出力端子２４に供給された出力信号を減算することと等価である。
　増幅器２３は、演算器２２の演算結果を受信信号として増幅する増幅器である。この増幅器２３の出力は入力端子２５に供給される。
　このように、増幅器１１および２２において送信信号から出力信号を減算することによって、他の装置から送信された信号を受信することができるようになり、本来のＳＰＤＩＦ規格における正信号に加えて、逆信号を送受することが可能になる。
　本発明の実施の形態において、増幅器１１および２１は、特許請求の範囲に記載の送信部の一例である。また、演算器１２および２２は、特許請求の範囲に記載の抽出部の一例である。
　なお、この例では接地線３９を明示しているが、以下の例では図面上、接地線を省略して説明する。
　次にＳＰＤＩＦ規格について図面を参照して説明する。
　図３は、ＳＰＤＩＦ規格におけるフレーム構成を示す図である。ＳＰＤＩＦ規格では、各フレームは２つのサブフレームから構成される。２チャンネルステレオ音声の場合、１つ目のサブフレームに左チャンネル信号が含まれ、２つ目のサブフレームに右チャンネル信号が含まれる。
　サブフレームの先頭には後述するようにプリアンブルが設けられ、左チャンネル信号にはプリアンブルとして「Ｍ」が、右チャンネル信号にはプリアンブルとして「Ｗ」が付与される。但し、１９２フレーム毎に先頭のプリアンブルにはブロックの開始を表す「Ｂ」が付与される。すなわち、１ブロックは１９２フレームにより構成される。ブロックは、後述するチャンネルステータスを構成する単位である。
　図４は、ＳＰＤＩＦ規格におけるサブフレーム構成を示す図である。サブフレームは、第０乃至第３１の計３２のタイムスロットから構成される。
　第０乃至第３タイムスロットは、プリアンブル（Sync preamble）を示す。このプリアンブルは、上述のように左右チャンネルの区別やブロックの開始位置を表すために「Ｍ」、「Ｗ」または「Ｂ」の何れかを示す。
　第４乃至第２７タイムスロットはメインデータフィールドであり、２４ビットコードレンジが採用される場合には全体が音声データを表す。また、２０ビットコードレンジが採用される場合には第８乃至第２７タイムスロットが音声データ（Audio sample word）を表す。後者の場合、第４乃至第７タイムスロットは追加情報（Auxiliary sample bits）として利用することができる。
　第２８タイムスロットは、メインデータフィールドの有効フラグ（Validity flag）である。
　第２９タイムスロットは、ユーザデータ（User data）の１ビット分を表す。各フレームにまたがってこの第２９タイムスロットを累積することによって一連のユーザデータを構成することができる。このユーザデータのメッセージは８ビットの情報ユニット（ＩＵ：Information Unit）を単位として構成され、１つのメッセージには３乃至１２９個の情報ユニットが含まれる。情報ユニット間には０乃至８ビットの「０」が存在し得る。情報ユニットの先頭は開始ビット「１」により識別される。メッセージ内の最初の７個の情報ユニットは予約されており、８個目以降の情報ユニットにユーザは任意の情報を設定することができる。メッセージ間は８ビット以上の「０」により分割される。
　第３０タイムスロットは、チャンネルステータス（Channel status）の１ビット分を表す。各フレームにまたがってブロック毎に第３０タイムスロットを累積することによって一連のチャンネルステータスを構成することができる。なお、ブロックの先頭位置は、上述のように、プリアンブル（第０乃至第３タイムスロット）により示される。チャンネルステータスのフォーマットについては後述する。
　第３１タイムスロットは、パリティビット（Parity bit）である。第４乃至第３１タイムスロットに含まれる「０」および「１」の数が偶数になるように、このパリティビットが付与される。
　図５は、ＳＰＤＩＦ規格における信号変調方式を示す図である。ＳＰＤＩＦ規格では、サブフレームのうちプリアンブルを除く第４乃至第３１タイムスロットがバイフェーズマーク変調される。
　このバイフェーズマーク変調の際には、元の信号（ソースコーディング）の２倍速のクロックが用いられる。元の信号のクロックサイクルを前半と後半に分けると、前半のクロックサイクルのエッジで、バイフェーズマーク変調の出力は必ず反転する。また、後半クロックサイクルのエッジにおいて、元の信号が「１」を示しているときには反転し、元の信号が「０」を示しているときには反転しない。これにより、バイフェーズマーク変調された信号から元の信号におけるクロック成分を抽出できることになる。
　図６は、ＳＰＤＩＦ規格におけるプリアンブルのチャンネルコーディングを示す図である。上述のように、サブフレームのうち第４乃至第３１タイムスロットはバイフェーズマーク変調される。一方、第０乃至第３タイムスロットのプリアンブルは通常のバイフェーズマーク変調ではなく、２倍速のクロックに同期したビットパターンとして扱われる。すなわち、第０乃至第３タイムスロットの各タイムスロットに２ビットずつ割り当てることにより、同図のような８ビットパターンを得る。
　直前の状態が「０」であれば、プリアンブル「Ｂ」には「１１１０１０００」が、「Ｍ」には「１１１０００１０」が、「Ｗ」には「１１００１００」がそれぞれ割り当てられる。一方、直前の状態が「１」であれば、プリアンブル「Ｂ」には「０００１０１１１」が、「Ｍ」には「０００１１１０１」が、「Ｗ」には「０００１１０１１」がそれぞれ割り当てられる。
　図７は、ＳＰＤＩＦ規格におけるチャンネルステータスのフォーマットを示す図である。チャンネルステータスは、サブフレームにおける第３０タイムスロットをブロック毎に累積したものであり、同じサブフレームによって伝送されるオーディオチャンネルに関する情報を保持するものである。この図では、チャンネルステータスの内容が縦方向に１バイトずつ配置され、横方向には各バイトにおけるビット構成が示されている。なお、ここでは、民生用（Consumer use）のフォーマットを想定して説明する。
　第０バイトにおいて、第０ビット目は、このチャンネルステータスが民生用であることを示すビットである。第１ビット目は、リニアＰＣＭのサンプルであるか否かを示すビットである。第２ビット目は、著作権の設定されているソフトウェアであるか否かを示すビットである。第３乃至５ビットは、追加フォーマット情報（Additional format information）として、例えば、プリエンファシス（pre-emphasis）の有無などを含むフィールドである。第６および７ビットは、モードを示すフィールドである。
　第１バイトは、カテゴリーコードを示すフィールドである。このカテゴリーコードは、オーディオ信号を生成する装置の機種を示すものである。このカテゴリーコードは、チャンネルステータスの先頭から数えて第８乃至１５ビットに配置される。
　第２バイトにおいて、第０乃至３ビットは、ソース番号を示すフィールドである。このソース番号は、ソースを識別する番号であり、「１」から「１５」のレンジを示す。第４乃至７ビットは、チャンネル番号を示すフィールドである。このチャンネル番号は、右チャンネルか左チャンネルかを識別する番号である。
　第３バイトにおいて、第０乃至３ビットは、サンプリング周波数を示すフィールドである。このサンプリング周波数として、例えば、「００００」は４４．１ＫＨｚを表す。第４および５ビットは、クロック精度を示すフィールドである。このクロック精度は、精度のレベルを３段階で示す。
　第４バイトにおいて、第０乃至３ビットは、ワード長を示すフィールドである。第０ビット目が「０」であれば最大サンプル長は２０ビット、「１」であれば最大サンプル長は２４ビットであることを意味する。そして、続く第１乃至３ビットにおいて具体的なビット数を特定することが可能である。第４および５ビットは、オリジナルサンプリング周波数を示すフィールドである。
　第５バイト以降については、現行のＳＰＤＩＦ規格では定義されていない。そこで、本発明の実施の形態では、双方向通信が可能であるか否かを示す双方向通信ビットとして、第５バイトの第０ビット目が使用される。すなわち、例えば、プレーヤ１０からの信号のチャンネルステータスにおいて、第５バイトの第０ビット目が「１」を示している場合には、ＡＶアンプ２０がプレーヤ１０に対して逆方向通信を行うことができることを意味する。プレーヤ１０から受信したＳＰＤＩＦ正信号３１のチャンネルステータスにおいて双方向通信ビットが「１」を示している場合には、ＡＶアンプ２０はＳＰＤＩＦ逆信号３２により応答する。これにより、ケーブル３０における双方向通信のシーケンスが開始される。一方、プレーヤ１０からの信号のチャンネルステータスにおいて、第５バイトの第０ビット目が「０」を示している場合には、ＡＶアンプ２０からプレーヤ１０に対する逆方向通信は行うことができないことを意味する。なお、双方向通信ビットは、特許請求の範囲に記載の双方向情報の一例である。
　また、本発明の実施の形態では、オーディオデータが暗号化されているか否かを示す暗号化ビットとして、第５バイトの第１ビット目が使用可能である。すなわち、例えば、プレーヤ１０からの信号のチャンネルステータスにおいて、第５バイトの第１ビット目が「１」を示している場合には、プレーヤ１０からのオーディオデータが暗号化されていることを意味する。一方、プレーヤ１０からの信号のチャンネルステータスにおいて、第５バイトの第１ビット目が「０」を示している場合には、プレーヤ１０からのオーディオデータが暗号化されていないことを意味する。
　図８は、ＳＰＤＩＦ規格におけるユーザデータのフォーマットを示す図である。ユーザデータは、サブフレームにおける第２９タイムスロットをブロック毎に累積したものである。上述のように、ユーザデータのメッセージは、８ビットの情報ユニット（ＩＵ）を単位として構成され、１つのメッセージには３乃至１２９個の情報ユニットが含まれる。また、メッセージ間は８ビット以上の「０」により分割され、情報ユニットの先頭は開始ビット「１」により識別される。
　先頭の情報ユニットは、図８Ａに示すように、モードおよびアイテムを含む。モードは、メッセージのクラスを示すフィールドであり、例えばプリセット情報などを示す。アイテムは、メッセージのタイプをさらに定義するためのフィールドである。
　２番目の情報ユニットは、図８Ｂに示すように、情報ユニットの数を含む。先頭ビットを除く７ビットにより、「１」から「１２７」のレンジで情報ユニットの数を示すことができる。
　３番目の情報ユニットは、図８Ｃに示すように、カテゴリーコードを含む。このカテゴリーコードは、図７のチャンネルステータスの第１バイトにより示されるオーディオデータの生成元におけるカテゴリーコードである。ユーザデータでは情報ユニットの先頭ビットが開始ビットとなるため、有効なデータは７ビット分である。この７ビットは、チャンネルステータスにおける第８乃至１４ビットに相当する。第１５ビット目であるＬビットは、商用のプリレコードソフトウェアを示すビットであるため、このユーザデータのメッセージには含まれない。
　４乃至７番目の情報ユニットは、図８Ｄに示すように、３つのユーザ情報Ｘ、ＹおよびＺが含まれる。これら３つのユーザ情報としては１バイト（８ビット）ずつ割り当てられている。したがって、本発明の実施の形態においては、ユーザデータ内に情報通信フレームを新たに定義して、ユーザ情報Ｘによって情報の種類を識別し、ユーザ情報ＹおよびＺにおいて各方向における実データを伝達することが可能である。
　次に、本発明の実施の形態による双方向通信を資料したシステムの具体例について図面を参照して説明する。
　図９は、本発明の実施の形態において情報通信フレームを双方向に送受信するインターフェースの構成図の一例である。この例では、プレーヤ６１０とＡＶアンプ６２０がケーブル６３０により接続されている。プレーヤ６１０における、増幅器６１１、演算器６１２、増幅器６１３、出力端子６１４および入力端子６１５は、増幅器１１、演算器１２、増幅器１３、出力端子１４および入力端子１５に対応する。また、ＡＶアンプ６２０における、増幅器６２１、演算器６２２、増幅器６２３、出力端子６２４および入力端子６２５は、増幅器２１、演算器２２、増幅器２３、出力端子２４および入力端子２５に対応する。
　プレーヤ６１０は、出力端子６１４に正信号を送信するための正信号送信部６１６と、入力端子６１５から逆信号を受信するための逆信号受信部６１７とを備える。プレーヤ６１０は、ＡＶアンプ６２０に対してユーザデータＵＡを送信する。また、プレーヤ６１０は、ＡＶアンプ６２０からユーザデータＵＢを受信する。
　ＡＶアンプ６２０は、出力端子６２４に正信号を送信するための正信号送信部６２６と、入力端子６２５から逆信号を受信するための逆信号受信部６２７とを備える。ＡＶアンプ６２０は、プレーヤ６１０に対してユーザデータＵＢを送信する。また、ＡＶアンプ６２０は、プレーヤ６１０からユーザデータＵＡを受信する。
　このように、本発明の実施の形態では、プレーヤ６１０およびＡＶアンプ６２０においてそれぞれ演算器６１２および６２２を設けて、ケーブル６３０上の信号から送信信号を減算することにより、他の装置からの受信信号を抽出することができる。
　図１０は、本発明の実施の形態によるインターフェースを用いたシステム構成例を示す図である。このシステム構成例では、プレーヤ１０およびＡＶアンプ２０がケーブル３０により接続されるとともに、ＡＶアンプ２０およびテレビジョン受像機器４０がケーブル５０により接続されている。
　プレーヤ１０とＡＶアンプ２０との接続関係では、プレーヤ１０がソース機器となり、ＡＶアンプ２０がシンク機器となる。また、ＡＶアンプ２０とテレビジョン受像機器４０との接続関係では、ＡＶアンプ２０がソース機器となり、テレビジョン受像機器４０がシンク機器となる。
　ケーブル３０では、プレーヤ１０からＡＶアンプ２０に対する正方向のＳＰＤＩＦ正信号３１と、ＡＶアンプ２０からプレーヤ１０に対する逆方向のＳＰＤＩＦ逆信号３２とが伝送される。また、ケーブル５０では、ＡＶアンプ２０からテレビジョン受像機器４０に対する正方向のＳＰＤＩＦ正信号５１と、テレビジョン受像機器４０からＡＶアンプ２０に対する逆方向のＳＰＤＩＦ逆信号５２とが伝送される。
　このような接続においては、オーディオ信号はプレーヤ１０からＡＶアンプ２０を介してテレビジョン受像機器４０に正信号として伝送される。本発明の実施の形態では、さらに、テレビジョン受像機器４０からＡＶアンプ２０を介してプレーヤ１０に逆信号を伝送することができる。これにより、例えば、テレビジョン受像機器４０のリモコン操作信号を逆信号として伝送して、プレーヤ１０に対する電源オン／スタンバイ、再生／停止、早送りなどの機器制御を行うことが可能となる。また、曲名などの情報を取得することが可能となる。
　図１１は、本発明の実施の形態によるインターフェースを用いたクロック伝送の一例を示す図である。ここでは、プレーヤ７１０およびＡＶアンプ７２０をケーブル７３０によって接続することにより構成されたＡＶシステムを想定している。ここでは、インターフェース部分については明示していないが、図２と同様の構成を備えることを想定している。
　プレーヤ７１０は、内部クロック発生回路７１１と、クロック成分再構成回路７１２と、クロック切替器７１３と、制御マイコン７１４と、記録媒体アクセス部７１５と、復号部７１６とを備えている。
　内部クロック発生回路７１１は、プレーヤ７１０の内部におけるクロック信号を発生する回路である。この内部クロック発生回路７１１は、例えば水晶発振子（クリスタル）などの発振子による発振振幅電圧を利用してクロック信号を生成する。
　クロック成分再構成回路７１２は、ＡＶアンプ７２０から信号線７１８に供給されたＳＰＤＩＦ逆信号に基づいてクロック成分を再構成する回路である。このクロック成分再構成回路７１２は、具体的には、ＰＬＬ（Phase Locked Loop）回路によって実現され、ＡＶアンプ７２０から供給されたＳＰＤＩＦ逆信号と位相および周波数が一致するクロック信号を生成する。
　クロック切替器７１３は、内部クロック発生回路７１１において生成されたクロックまたはクロック成分再構成回路７１２において再構成されたクロックの何れかを選択して、出力するクロックを切り替える回路である。
　制御マイコン７１４は、プレーヤ７１０の動作を制御するためのマイクロコンピュータである。この制御マイコン７１４は、クロック成分再構成回路７１２においてクロック成分が再構成されたことを検知すると、クロック成分再構成回路７１２からのクロックを選択するようクロック切替器７１３に対して指示する。
　記録媒体アクセス部７１５は、クロック切替器７１３から出力されたクロックに従って、記録媒体７１７から映像信号および音声信号を読み出す回路である。
　復号部７１６は、クロック切替器７１３から出力されたクロックに従って、記録媒体アクセス部７１５によって読み出された映像信号および音声信号を復号するものである。この復号部７１６によって復号された信号は信号線７１９からＡＶアンプ７２０にＳＰＤＩＦ正信号として伝送される。
　ＡＶアンプ７２０は、プレーヤ７１０から信号線７２８に供給された信号を受信し、その受信された信号のうち音声信号を増幅するものである。このＡＶアンプ７２０は、内部クロック発生回路７２１と、クロック成分再構成回路７２２と、クロック切替器７２３と、制御マイコン７２４と、ラッチ７２５と、Ｄ／Ａ変換器７２６と、逆信号送信部７２７を備えている。
　内部クロック発生回路７２１は、ＡＶアンプ７２０の内部におけるクロック信号を発生する回路である。この内部クロック発生回路７２１は、内部クロック発生回路７１１と同様に、例えば水晶発振子（クリスタル）などの発振子による発振振幅電圧を利用してクロック信号を生成する。
　クロック成分再構成回路７２２は、プレーヤ７１０から信号線７２８に供給されたＳＰＤＩＦ逆信号に基づいてクロック成分を再構成する回路である。このクロック成分再構成回路７２２は、クロック成分再構成回路７１２と同様に、ＰＬＬ回路によって実現され、プレーヤ７１０から供給されたＳＰＤＩＦ正信号と位相および周波数が一致するクロック信号を生成する。
　クロック切替器７２３は、内部クロック発生回路７２１において生成されたクロックまたはクロック成分再構成回路７２２において再構成されたクロックの何れかを選択して、出力するクロックを切り替える回路である。
　制御マイコン７２４は、ＡＶアンプ７２０の動作を制御するためのマイクロコンピュータである。この制御マイコン７２４は、チャンネルステータス（図７）の第５バイトの第０ビット目が逆方向通信を行うことができる旨を示している場合には、内部クロック発生回路７２１によって生成されたクロックをクロック切替器７２３に選択させる。一方、逆方向通信を行うことができない旨を示している場合には、クロック成分再構成回路７２２によって再構成されたクロックをクロック切替器７２３に選択させる。
　ラッチ７２５は、プレーヤ７１０から信号線７２８に供給された信号を保持するラッチである。Ｄ／Ａ変換器７２６は、ラッチ７２５に保持された信号をデジタル信号からアナログ信号に変換するものである。このようにして変換されたアナログ信号は、後段の（図示しない）増幅部において音声信号が増幅される。なお、これらラッチ７２５およびＤ／Ａ変換器７２６は、クロック切替器７２３から供給されたクロックに従って動作する。
　逆信号送信部７２７は、クロック切替器７２３から供給されたクロックを信号線７２９からプレーヤ７１０に対して送信するものである。このクロックは、ケーブル７３０によってＳＰＤＩＦ逆信号として伝送され、信号線７１８からクロック成分再構成回路７１２に供給される。このＳＰＤＩＦ逆信号はＡＶアンプ７２０の内部で生成されたクロック成分を含んでいる。ＳＰＤＩＦ逆信号はバイフェーズマーク変調されて伝送されるため、例え無音信号であってもクロック成分はＡＶアンプ７２０からプレーヤ７１０に伝送される。すなわち、この例におけるＳＰＤＩＦ逆信号は有効な音声信号を含んでいなくてもよい
。
　この構成例によれば、ＡＶアンプ７２０において生成されたクロック信号がプレーヤ７１０に伝送され、その伝送されたクロック信号に従ってプレーヤ７１０からＡＶアンプ７２０に映像信号および音声信号を伝送することができる。したがって、ＡＶアンプ７２０の内部クロックをマスタクロックとしてプレーヤ７１０を動作させることができ、いわゆるジッタレス再生を実現することができる。これにより、ＡＶアンプ７２０において速度調整のために利用されるバッファを省くことができるようになる。また、各機器において生成されるクロックの精度に着目すると、一般にプレーヤよりもＡＶアンプの方がクロックの精度が高いことが多い。したがって、ＡＶアンプ７２０のクロックをマスタクロックとしてプレーヤ７１０を動作させることによって、音声信号の再生品質を向上させることができる。
　図１２は、本発明の実施の形態における双方向通信により実現可能な認証処理のシーケンス例を示す図である。この認証処理は、デジタル・トランスミッション・コンテント・プロテクション（ＤＴＣＰ）規格では、ＡＫＥ（Authentication and Key Exchange）処理と呼ばれており、デジタルデータのやりとりに先立って、シンク機器１がコピー制御情報を適切に扱うことのできる機器であることの認証を行った上で暗号化および復号化のための鍵を交換する。そして、ソース機器２でデジタルデータを暗号化して、暗号化されたデジタルデータをシンク機器１で復号する。これにより、シンク機器１におけるデジタルコンテンツの保護が保証されるとともに、それ以外の機器によるデジタルコンテンツの盗用が防止される。
　認証処理を行う際には、処理が重複しないように、シンク機器１から処理を開始することになっている。まず、シンク機器１は、ＡＫＥステータスコマンド１００１によりソース機器２の状態を調べる。その結果、ソース機器２からＡＫＥステータスレスポンス２００１として受け入れ可能である旨の応答が得られれば、シンク機器１は乱数および証明書を添付してＣＨＡＬＬＥＮＧＥサブファンクション１００２を発行する。この証明書はＤＴＣＰの管理機構であるデジタル・トランスミッション・ライセンシング・アドミニストレータ（ＤＴＬＡ）から各機器に対して発行されたものである。ソース機器２はシンク機器１からの証明書を認証してその結果をレスポンス２００２としてシンク機器１に返す。そして、ソース機器２は、同様の手順をソース機器２側から行う（２００３、１００３、２００４、１００４）。
　続いて、ソース機器２は、シンク機器１から受け取った乱数に基づいて所定の数値を計算して、ＲＥＳＰＯＮＳＥサブファンクション２００５によりシンク機器１に送信する。同様に、シンク機器１は、ソース機器２から受け取った乱数に基づいて所定の数値を計算して、ＲＥＳＰＯＮＳＥサブファンクション１００６によりソース機器２に送信する。なお、これらＲＥＳＰＯＮＳＥサブファンクション２００５または１００６を受信した機器は、それぞれ認証処理を行う。
　そして、ソース機器２は、エクスチェンジ鍵をＥＸＣＨＡＮＧＥ＿ＫＥＹサブファンクション２００７により送信する。コンテンツ鍵を計算するためのシードをシンク機器１がＣＯＮＴＥＮＴ＿ＫＥＹ＿ＲＥＱサブファンクション２０１０により要求すると、ソース機器２はシードをレスポンス１０１０により送信する。これにより、シンク機器１はエクスチェンジ鍵およびシードからコンテンツ鍵を計算する。コンテンツのコピー制御情報としては、上述のように、コピーネバー、コピーワンジェネレーション、ノーモアコピー、コピーフリーの４種類があり、暗号化されているのは前３者である。コンテンツ鍵はその３者に対応して３種類設けられる。
　また、ＳＲＭサブファンクション１００８および２００８では、ＳＲＭ（System Renewability Message）の交換が行われる。このＳＲＭは、正当な機器に対して更新されたメッセージを送信することにより、そのような正当な機器以外を認証できないようにするためのものである。このＳＲＭサブファンクションを受信した機器は、認証処理を行って、送信されてきたＳＲＭが間違っていないかどうかを確認する。
　本発明の実施の形態では、図８Ｄに示したユーザデータのユーザ情報Ｘ乃至Ｚを用いることにより、上述の著作権保護のための認証および鍵交換などが可能である。また、図７に示したチャンネルステータスの第５バイトの第１ビット目を用いることにより、暗号化の有無を定義することができる。これにより、従来のＳＰＤＩＦ規格とは異なり、オーディオデータを暗号化して伝送することが可能となり、セキュアに伝送することが可能となる。
　なお、上の例は全認証（Full Authentication）と呼ばれる手順で、全３種類の鍵を交換するものである。これに対してより簡易な限定認証（Restricted Authentication）と呼ばれる手順では一種類の鍵のみを交換する。この限定認証の場合、全認証のほぼ半分程度の時間で認証処理を行うことができる。また、この例では、ＤＴＣＰにより著作権保護を行う例について説明したが、本発明はこれに限定されるものではなく、例えばＨＤＣＰ（High-bandwidth Digital Content Protection system）などを用いるようにしてもよい。
　図１３は、本発明の実施の形態によるインターフェースを用いた復号処理の一例を示す図である。この例では、プレーヤ８１０とＡＶアンプ８２０がケーブル８３０により接続されている。プレーヤ８１０における、増幅器８１１、演算器８１２、増幅器８１３、出力端子８１４および入力端子８１５は、増幅器１１、演算器１２、増幅器１３、出力端子１４および入力端子１５に対応する。また、ＡＶアンプ８２０における、増幅器８２１、演算器８２２、増幅器８２３、出力端子８２４および入力端子８２５は、増幅器２１、演算器２２、増幅器２３、出力端子２４および入力端子２５に対応する。
　プレーヤ８１０は、出力端子８１４に正信号を送信するための正信号送信部８１６と、入力端子８１５から逆信号を受信するための逆信号受信部８１７とを備える。プレーヤ８１０は、ＡＶアンプ８２０に対して符号化信号を送信する。また、プレーヤ８１０は、ＡＶアンプ８２０から復号信号を受信する。
　ＡＶアンプ８２０は、入力端子８２５から符号化信号を受信するための逆信号受信部８２７と、符号化信号を復号して復号信号を生成する復号部８２８と、出力端子８２４に復号信号を送信するための正信号送信部８２６とを備える。ＡＶアンプ８２０は、プレーヤ８１０から符号化信号を受信する。そして、符号化信号を復号部８２８により復号して、復号信号をプレーヤ８１０に対して送信する。この復号信号の送信は、ケーブル３０上のＳＰＤＩＦ逆信号により行われる。
　このように、本発明の実施の形態では、プレーヤ８１０から送信された符号化信号をＡＶアンプ８２０において復号して、その復号信号をプレーヤ８１０に返送することにより、ＡＶアンプ８２０の復号部８２８を利用した復号を行うことができる。例えば、プレーヤ８１０における（図示しない）復号部のバージョンが古いために符号化信号を復号できないような場合、ＡＶアンプ８２０における復号部８２８を利用して復号し、プレーヤ８１０に返送することができる。
　図１４は、本発明の実施の形態によるインターフェースを用いたマルチトラックレコーディング処理の一例を示す図である。この例では、レコーダ８４０と変換器８５０がケーブル８６０により接続されている。レコーダ８４０における、増幅器８４１、演算器８４２、増幅器８４３、出力端子８４４および入力端子８４５は、増幅器１１、演算器１２、増幅器１３、出力端子１４および入力端子１５に対応する。また、変換器８５０における、増幅器８５１、演算器８５２、増幅器８５３、出力端子８５４および入力端子８５５は、増幅器２１、演算器２２、増幅器２３、出力端子２４および入力端子２５に対応する。
　レコーダ８４０は、出力端子８４４に再生信号を送信するための再生部８４６と、入力端子８４５から記録信号を受信するための記録部８４７とを備える。レコーダ８４０は、変換器８５０に対して再生信号を送信する。また、レコーダ８４０は、変換器８５０から記録信号を受信する。
　変換器８５０は、入力端子８５５から再生信号を受信してデジタル信号からアナログ信号に変換するためのＤ／Ａ変換器８５７と、外部から入力されたアナログ信号をデジタル信号に変換するためのＡ／Ｄ変換器８５６とを備える。Ｄ／Ａ変換器８５７にはスピーカ８７１が接続されており、Ｄ／Ａ変換器８５７によって変換されたアナログ信号がスピーカ８７１から音声出力される。Ａ／Ｄ変換器８５６にはマイクロホン８７２が接続されており、マイクロホン８７２入力された音声がＡ／Ｄ変換器８５６によってデジタル信号に変換されて、出力端子８５４に供給される。これらＡ／Ｄ変換器８５６およびＤ／Ａ変換器８５７は、クロック発生回路８５８によって発生された共通のクロックによって動作する。
　このように、本発明の実施の形態では、スピーカ８７１から出力される音声と、マイクロホン８７２に入力される音声とをクロック発生回路８５８による共通のクロックにより制御することができる。そして、マイクロホン８７２に入力された音声をデジタル信号に変換して、記録信号として伝送することにより、再生信号と記録信号との間の同期を測ることが可能となる。この場合、再生信号はケーブル８６０上のＳＰＤＩＦ正信号としてレコーダ８４０から変換器８５０に伝送され、記録信号はケーブル８６０上のＳＰＤＩＦ逆信号として変換器８５０からレコーダ８４０に伝送される。
　次に、本発明の実施の形態におけるインターフェースをＨＤＭＩ（High-Definition Multimedia Interface）規格（ＨＤＭＩは登録商標）によるケーブルに適用した場合の応用例について説明する。
　図１５は、ＨＤＭＩ規格によるインターフェースの概念構成図である。ＨＤＭＩ規格では、基本となる高速伝送ラインによる伝送方向を一方向に定めており、送信側の機器をソース機器、受信側の機器をシンク機器と呼んでいる。この例では、ソース機器１００およびシンク機器２００がＨＤＭＩケーブル３００により接続されている。そして、ソース機器１００には送信動作を行うトランスミッタ１０１が含まれ、シンク機器２００には受信動作を行うレシーバ２０１が含まれている。
　トランスミッタ１０１とレシーバ２０１との間の伝送には、ＴＭＤＳ（Transition Minimized Differential Signaling）と呼ばれるシリアル伝送方式が用いられる。ＨＤＭＩ規格では、映像信号および音声信号は３つのＴＭＤＳチャンネル３１０乃至３３０を用いて伝送される。すなわち、ある垂直同期信号から次の垂直同期信号までの区間の内、水平帰線区間および垂直帰線区間を除いた区間である有効画像区間において、非圧縮の１画面分の画像の画素データに対応する差動信号が、ＴＭＤＳチャンネル３１０乃至３３０により、シンク機器２００に向けて一方向に送信される。また、水平帰線区間または垂直帰線区間においては、音声データ、制御データまたはその他の補助データ等に対応する差動信号が、ＴＭＤＳチャンネル３１０乃至３３０により、シンク機器２００に向けて一方向に送信される。
　また、ＨＤＭＩ規格では、クロック信号がＴＭＤＳクロックチャンネル３４０により伝送される。ＴＭＤＳチャンネル３１０乃至３３０の各々では、ＴＭＤＳクロックチャンネル３４０により伝送される１クロックの間に、１０ビット分の画素データを送信することができる。
　また、ＨＤＭＩ規格では、ディスプレイデータチャンネル（ＤＤＣ：Display Data Channel）３５０が設けられる。このディスプレイデータチャンネル３５０は、シンク機器２００におけるＥ－ＥＤＩＤ（Enhanced Extended Display Identification Data）情報をソース機器が読み出すために用いられる。Ｅ－ＥＤＩＤ情報とは、シンク機器２００がディスプレイ装置である場合に、その機種、解像度、色の特性およびタイミングなどの設定や性能に関する情報を示すものである。このＥ－ＥＤＩＤ情報は、シンク機器２００のＥＤＩＤ　ＲＯＭ２０２に保持される。なお、図示していないが、ソース機器１００もシンク機器２００と同様に、Ｅ－ＥＤＩＤ情報を記憶し、必要に応じてそのＥ－ＥＤＩＤ情報をシンク機器２００に送信することができる。
　さらに、ＨＤＭＩ規格では、ＣＥＣ（Consumer Electronics Control）ライン３６１、リザーブライン３６２およびＨＰＤ（Hot Plug Detect）ライン３６３等が設けられる。ＣＥＣライン３６１は、機器制御信号の双方向通信を行うためのラインである。ディスプレイデータチャンネル３５０が機器間を１対１に接続するのに対して、このＣＥＣライン３６１はＨＤＭＩに接続される全機器を直接接続する。
　リザーブライン３６２は、ＨＤＭＩ規格上は利用されていないラインである。また、ＨＰＤライン３６３は、ＨＤＭＩのケーブルによって他の機器と接続されていること（ホットプラグ）を検知するためのラインである。本発明の実施の形態では、このリザーブライン３６２およびＨＰＤライン３６３を用いてイーサネット（登録商標）信号、ＳＰＤＩＦ正信号およびＳＰＤＩＦ逆信号を伝送することを想定する。
　図１６は、ＨＤＭＩ規格によるコネクタのピン配置例を示す図である。ここでは、タイプＡと呼ばれるピン配置におけるピン番号３０１と信号名称３０２との対応関係が示されている。
　ＴＭＤＳチャンネル３１０乃至３３０およびＴＭＤＳクロックチャンネル３４０は、それぞれ正極、シールドおよび負極の３ピンから構成されており、１乃至３番ピンがＴＭＤＳチャンネル３３０、４乃至６番ピンがＴＭＤＳチャンネル３２０、７乃至９番ピンがＴＭＤＳチャンネル３１０、１０乃至１２番ピンがＴＭＤＳクロックチャンネル３４０にそれぞれ対応している。
　また、１３番ピンがＣＥＣライン３６１に、１４番ピンがリザーブライン３６２に、１９番ピンがＨＰＤライン３６３に、それぞれ対応している。また、ディスプレイデータチャンネル３５０は、シリアルクロック（ＳＣＬ）、シリアルデータ（ＳＤＡ）および接地（グランド）の３ピンから構成されており、１５乃至１７番ピンがそれぞれ対応する。なお、ディスプレイデータチャンネル３５０の接地（１７番ピン）は、ＣＥＣライン３６１の接地と共通化されている。１８番ピンは電源供給ライン（＋５Ｖ）に対応する。
　図１７は、本発明の実施の形態におけるソース機器１００およびシンク機器２００の内部構成例について示す図である。ここでは、本発明の実施の形態における要部であるリザーブライン３６２およびＨＰＤライン３６３に関する構成を示している。ソース機器１００は、シンク機種検出回路１１０と、プラグ接続検出回路１２０と、ソース側送受信回路１４０と、ＳＰＤＩＦ送受信回路１７０と、イーサネット（登録商標）送受信回路１６０とを備えている。また、シンク機器２００は、ソース機種検出回路２１０と、プラグ接続伝達回路２２０と、シンク側送受信回路２５０と、ＳＰＤＩＦ送受信回路２７０と、イーサネット（登録商標）送受信回路２６０とを備えている。
　リザーブライン３６２は、上述のとおりＨＤＭＩ規格上は利用されていないラインであるが、ここではピンの有効利用のため、接続される機器の機種を検出するために用いられるものとしている。すなわち、ソース機器１００におけるシンク機種検出回路１１０では、リザーブライン３６２を介してシンク機器２００の機種を検出する。また、シンク機器２００におけるソース機種検出回路２１０では、リザーブライン３６２を介してソース機器１００の機種を検出する。ここにいう機種としては、例えば、ＨＤＭＩ規格を拡張してリザーブライン３６２およびＨＰＤライン３６３によりイーサネット（登録商標）信号を双方向伝送するようにした機種（以下、ＨＤＭＩ拡張機種という。）を想定することができる。
　ＨＰＤライン３６３は、上述のとおりＨＤＭＩのケーブルによって他の機器と接続されていることを検知するためのラインである。シンク機器２００におけるプラグ接続伝達回路２２０は、ＨＰＤライン３６３に接続する端子を所定の電圧にバイアスすることにより、シンク機器２００が接続されている旨を伝達する。ソース機器１００におけるプラグ接続検出回路１２０は、ＨＰＤライン３６３に接続する端子の電位を基準電位と比較することにより、シンク機器２００の接続を検出する。
　このような機能を有するリザーブライン３６２およびＨＰＤライン３６３に対して、本発明の実施の形態では、ソース側送受信回路１４０およびシンク側送受信回路２５０を接続する。すなわち、ソース機器１００におけるソース側送受信回路１４０は、コンデンサ１３１および１３２と抵抗１３３とを介してリザーブライン３６２およびＨＰＤライン３６３に接続する。また、シンク機器２００におけるシンク側送受信回路２５０は、コンデンサ２３１および２３２と抵抗２３３とを介してリザーブライン３６２およびＨＰＤライン３６３に接続する。
　ソース側送受信回路１４０は、リザーブライン３６２およびＨＰＤライン３６３を用いて双方向伝送されるイーサネット（登録商標）信号をイーサネット（登録商標）送受信回路１６０に接続し、リザーブライン３６２およびＨＰＤライン３６３を用いて双方向伝送されるＳＰＤＩＦ信号をＳＰＤＩＦ送受信回路１７０に接続する。
　シンク側送受信回路２５０は、リザーブライン３６２およびＨＰＤライン３６３を用いて双方向伝送されるイーサネット（登録商標）信号をイーサネット（登録商標）送受信回路２６０に接続し、リザーブライン３６２およびＨＰＤライン３６３を用いて双方向伝送されるＳＰＤＩＦ信号をＳＰＤＩＦ送受信回路２７０に接続する。
　イーサネット（登録商標）送受信回路１６０および２６０は、イーサネット（登録商標）信号を送受信する回路であり、例えばインターネットプロトコル（ＩＰ）に準拠した双方向通信を行うものである。この場合、インターネットプロトコル（ＩＰ）の上位層としては、ＴＣＰ（Transmission Control Protocol）やＵＤＰ（User
Datagram Protocol）を用いることができる。これらイーサネット（登録商標）送受信回路１６０および２６０は、従来技術により実現され得る。
　ＳＰＤＩＦ送受信回路１７０および２７０は、本発明の実施の形態における双方向のＳＰＤＩＦ信号を送受信するものである。ＳＰＤＩＦ信号の双方向化は、ソース側送受信回路１４０およびシンク側送受信回路２５０において行われるため、ＳＰＤＩＦ送受信回路１７０および２７０は従来技術によるＳＰＤＩＦ規格に準拠した送受信回路を用いることができる。
　図１８は、本発明の実施の形態におけるソース側送受信回路１４０およびシンク側送受信回路２５０の一構成例を示す図である。
　図１８Ａに示すように、シンク側送受信回路２５０は、増幅器５１０、５２０、５３０、５５０、５８１および５８２と、インバータ５４１と、演算器５４２、５６０、５７１、５７２および５８３とを備えている。
　増幅器５１０は、イーサネット（登録商標）送受信回路２６０から信号線５１１および５１２を介して供給される信号を増幅する増幅器である。信号線５１１および５１２の信号は差動信号になっており、増幅器５１０は差動入力により動作する。
　増幅器５２０は、増幅器５１０の出力を増幅する増幅器である。この増幅器５２０の出力は差動信号になっており、演算器５７１には正極の信号が、演算器５７２には負極の信号がそれぞれ供給される。
　増幅器５３０は、リザーブライン３６２およびＨＰＤライン３６３からの信号を増幅する増幅器である。リザーブライン３６２およびＨＰＤライン３６３の信号は差動信号になっており、増幅器５３０は差動入力により動作する。
　インバータ５４１は、増幅器５１０の出力を反転させる回路である。演算器５４２は、インバータ５４１の出力と増幅器５３０の出力を加算する回路である。すなわち、インバータ５４１および演算器５４２は、リザーブライン３６２およびＨＰＤライン３６３における信号からシンク機器２００の出力信号を取り除いた信号を、増幅器５５０に入力する。
　増幅器５５０は、演算器５４２の出力を増幅する増幅器である。この増幅器５５０出力は差動信号になっており、信号線５５８には正極の信号が、信号線５５９には負極の信号がそれぞれ供給される。信号線５５８および５５９にはイーサネット（登録商標）送受信回路２６０が接続されており、リザーブライン３６２およびＨＰＤライン３６３における信号からシンク機器２００の出力信号を取り除いた信号がイーサネット（登録商標）送受信回路２６０に供給される。
　増幅器５８１は、ＳＰＤＩＦ送受信回路２７０から信号線５６８を介して供給される信号を増幅する増幅器である。
　演算器５７１は、増幅器５８１の出力と増幅器５２０の正極出力とを加算する回路である。演算器５７２は、増幅器５８１の出力と増幅器５２０の負極出力とを加算する回路である。
　すなわち、増幅器５２０から出力されるイーサネット（登録商標）信号が差動信号であるのに対して演算器５７１および５７２により重畳されるＳＰＤＩＦ信号は同相信号である。これにより、イーサネット（登録商標）信号およびＳＰＤＩＦ信号の両者は、同じ一対の信号線（リザーブライン３６２およびＨＰＤライン３６３）によって伝送することが可能となる。
　演算器５６０は、リザーブライン３６２およびＨＰＤライン３６３の出力を加算する回路である。演算器５８３は、演算器５６０の出力と増幅器５８１の反転出力とを加算する回路である。
　増幅器５８２は、演算器５８３の出力を増幅する増幅器である。この増幅器５８２の出力は、信号線５６９を介してＳＰＤＩＦ送受信回路２７０に供給される。
　すなわち、演算器５７１および５７２により重畳されるＳＰＤＩＦ信号から、増幅器５８１により供給される信号を演算器５８３によって減じることにより、ソース側送受信回路１４０からの信号を信号線５６９に供給することが可能となる。
　図１８Ｂに示すように、ソース側送受信回路１４０は、増幅器４１０、４２０、４３０、４５０、４８１および４８２と、インバータ４４１と、演算器４４２、４６０、４７１、４７２および４８３とを備えている。
　増幅器４１０は、イーサネット（登録商標）送受信回路１６０から信号線４１１および４１２を介して供給される信号を増幅する増幅器である。信号線４１１および４１２の信号は差動信号になっており、増幅器４１０は差動入力により動作する。
　増幅器４２０は、増幅器４１０の出力を増幅する増幅器である。この増幅器４２０の出力は差動信号になっており、演算器４７１には正極の信号が、演算器４７２には負極の信号がそれぞれ供給される。
　増幅器４３０は、リザーブライン３６２およびＨＰＤライン３６３からの信号を増幅する増幅器である。リザーブライン３６２およびＨＰＤライン３６３の信号は差動信号になっており、増幅器４３０は差動入力により動作する。
　インバータ４４１は、増幅器４１０の出力を反転させる回路である。演算器４４２は、インバータ４４１の出力と増幅器４３０の出力を加算する回路である。すなわち、インバータ４４１および演算器４４２は、リザーブライン３６２およびＨＰＤライン３６３における信号からソース機器１００の出力信号を取り除いた信号を、増幅器４５０に入力する。
　増幅器４５０は、演算器４４２の出力を増幅する増幅器である。この増幅器４５０出力は差動信号になっており、信号線４５８には正極の信号が、信号線４５９には負極の信号がそれぞれ供給される。信号線４５８および４５９にはイーサネット（登録商標）送受信回路１６０が接続されており、リザーブライン３６２およびＨＰＤライン３６３における信号からソース機器１００の出力信号を取り除いた信号がイーサネット（登録商標）送受信回路１６０に供給される。
　増幅器４８１は、ＳＰＤＩＦ送受信回路１７０から信号線４６８を介して供給される信号を増幅する増幅器である。
　演算器４７１は、増幅器４８１の出力と増幅器４２０の正極出力とを加算する回路である。演算器４７２は、増幅器４８１の出力と増幅器４２０の負極出力とを加算する回路である。
　すなわち、増幅器４２０から出力されるイーサネット（登録商標）信号が差動信号であるのに対して、演算器４７１および４７２により重畳されるＳＰＤＩＦ信号は同相信号である。これにより、イーサネット（登録商標）信号およびＳＰＤＩＦ信号の両者は、同じ一対の信号線（リザーブライン３６２およびＨＰＤライン３６３）によって伝送することが可能となる。
　演算器４６０は、リザーブライン３６２およびＨＰＤライン３６３の出力を加算する回路である。演算器４８３は、演算器４６０の出力と増幅器４８１の反転出力とを加算する回路である。
　増幅器４８２は、演算器４８３の出力を増幅する増幅器である。この増幅器４８２の出力は、信号線４６９を介してＳＰＤＩＦ送受信回路１７０に供給される。
　すなわち、演算器４７１および４７２により重畳されるＳＰＤＩＦ信号から、増幅器４８１により供給される信号を演算器４８３によって減じることにより、シンク側送受信回路２５０からの信号を信号線４６９に供給することが可能となる。
　なお、増幅器４２０および５２０は、特許請求の範囲に記載の第１の送信部の一例である。また、演算器４４２および５４２は、特許請求の範囲に記載の第１の抽出部の一例である。また、演算器４７１、４７２、５７１および５７２は、特許請求の範囲に記載の第２の送信部の一例である。また、演算器４８３および５８３は、特許請求の範囲に記載の第２の抽出部の一例である。
　図１９は、本発明の実施の形態の応用例における動作の概要を示す図である。本発明の実施の形態の応用例では、上述のように、リザーブライン３６２およびＨＰＤライン３６３を用いてイーサネット（登録商標）信号を差動信号として伝送するとともに、同じラインを利用してＳＰＤＩＦ信号（ＳＰＤＩＦ正信号およびＳＰＤＩＦ逆信号）を同相信号として伝送する。
　このような本発明の実施の形態の応用例における動作をまとめると同図のようになる。上述のように、１４番ピンはリザーブライン３６２に対応し、１９番ピンはＨＰＤライン３６３に対応する。イーサネット（登録商標）信号またはＳＰＤＩＦ信号の何れも伝送されない場合には、従来のＨＤＭＩ規格の動作になる。イーサネット（登録商標）信号が伝送される場合には、１４番ピンにイーサネット（登録商標）信号の正極信号が重畳され、１９番ピンにイーサネット（登録商標）信号の負極信号が重畳される。また、ＳＰＤＩＦ信号が伝送される場合には、１４番ピンおよび１９番ピンにＳＰＤＩＦ信号の正極信号が重畳される。さらに、イーサネット（登録商標）信号およびＳＰＤＩＦ信号の両者が伝送される場合には、１４番ピンにイーサネット（登録商標）信号の正極信号およびＳＰＤＩＦ信号の正極信号が重畳され、１９番ピンにイーサネット（登録商標）信号の負極信号およびＳＰＤＩＦ信号の正極信号が重畳される。
　したがって、イーサネット（登録商標）信号およびＳＰＤＩＦ信号は、リザーブライン３６２およびＨＰＤライン３６３において互いに独立して伝送することができ、両信号を伝送する場合や一方の信号のみを伝送する場合でも、受信側（ソース側送受信回路１４０）に特別な機構を要することなく対応することができる。
　図２０は、本発明の実施の形態の応用例におけるシンク機種検出回路１１０およびソース機種検出回路２１０の構成例を示す図である。
　図２０Ａに示すように、シンク機種検出回路１１０は、抵抗１１１および１１２と、コンデンサ１１３と、比較器１１６とを備えている。抵抗１１１は、リザーブライン３６２を＋５Ｖにプルアップするものである。この抵抗１１１は、ソース機器１００が特定の機種（例えば、ＨＤＭＩ拡張機種）である場合のみ存在し、ソース機器１００が特定の機種でない場合にはプルアップが行われない。抵抗１１２およびコンデンサ１１３は、ローパスフィルタを構成するものである。このローパスフィルタの出力は信号線１１４に供給される。比較器１１６は、ローパスフィルタから信号線１１４に供給された直流電位を、信号線１１５に与えられた基準電位と比較するものである。
　また、図２０Ｂに示すように、ソース機種検出回路２１０は、抵抗２１１および２１２と、コンデンサ２１３と、比較器２１６とを備えている。抵抗２１１は、リザーブライン３６２を接地電位にプルダウンするものである。この抵抗２１１は、シンク機器２００が特定の機種である場合のみ存在し、シンク機器２００が特定の機種でない場合にはプルダウンが行われない。抵抗２１２およびコンデンサ２１３は、ローパスフィルタを構成するものである。このローパスフィルタの出力は信号線２１５に供給される。比較器２１６は、ローパスフィルタから信号線２１５に供給された直流電位を、信号線２１４に与えられた基準電位と比較するものである。
　シンク機器２００が特定の機種であれば抵抗２１１によるプルダウンが行われてリザーブライン３６２の電位が２．５Ｖとなり、シンク機器２００が特定の機種でなければ開放されて５Ｖとなる。したがって、信号線１１５の基準電位を例えば３．７５Ｖとすれば、信号線１１７の出力に基づいて、ソース機器１００においてシンク機器２００の機種を識別することができる。
　同様に、ソース機器１００が特定の機種であれば抵抗１１１によるプルアップが行われてリザーブライン３６２の電位が２．５Ｖとなり、ソース機器１００が特定の機種でなければ０Ｖとなる。したがって、信号線２１４の基準電位を例えば１．２５Ｖとすれば、信号線２１７の出力に基づいて、シンク機器２００においてソース機器１００の機種を識別することができる。
　これら機種検出のための信号は直流バイアス電位で伝達されるため、交流信号として伝達されるイーサネット（登録商標）信号またはＳＰＤＩＦ信号に影響を与えるものではない。
　図２１は、本発明の実施の形態におけるプラグ接続検出回路１２０およびプラグ接続伝達回路２２０の構成例を示す図である。
　図２１Ａに示すように、プラグ接続伝達回路２２０は、チョークコイル２２１と、抵抗２２２および２２３とを備えている。これらチョークコイル２２１、抵抗２２２および２２３は、ＨＰＤライン３６３を例えば約４Ｖにバイアスするものである。
　また、図２１Ｂに示すように、プラグ接続検出回路１２０は、抵抗１２１および１２２と、コンデンサ１２３と、比較器１２６とを備えている。抵抗１２１は、ＨＰＤライン３６３を接地電位にプルダウンするものである。抵抗１２２およびコンデンサ１２３は、ローパスフィルタを構成するものである。このローパスフィルタの出力は信号線１２４に供給される。比較器１２６は、ローパスフィルタから信号線１２４に供給された直流電位を、信号線１２５に与えられた基準電位と比較するものである。
　ここで、信号線１２５に基準電位として例えば１．４Ｖを与えるものとする。ソース機器１００がＨＰＤライン３６３に接続されていなければ、入力電位は抵抗１２１によるプルダウンされることにより信号線１２４の電位は信号線１２５の基準電位よりも低くなる。一方、ソース機器１００がＨＰＤライン３６３に接続されていれば、約４Ｖにバイアスされるため、信号線１２４の電位は信号線１２５の基準電位よりも高くなる。したがって、信号線１２７の出力に基づいて、ソース機器１００においてシンク機器２００の接続の有無を検出することができる。
　これらプラグ接続検出のための信号は直流バイアス電位で伝達されるため、交流信号として伝達されるイーサネット（登録商標）信号またはＳＰＤＩＦ信号に影響を与えるものではない。
　すなわち、この応用例によれば、ＨＤＭＩ規格のケーブル上においても、ＳＰＤＩＦ正信号およびＳＰＤＩＦ逆信号による双方向通信を行うことができる。
　このように、本発明の実施の形態によれば、プレーヤ１０の増幅器１１からＡＶアンプ２０に送信されるケーブル３０上の信号に対して、プレーヤ１０の出力信号の反転信号を演算器１２によって加えることにより、プレーヤ１０の入力信号を抽出することができる。同様に、ＡＶアンプ２０の増幅器２１からプレーヤ１０に送信されるケーブル３０上の信号に対して、ＡＶアンプ２０の出力信号の反転信号を演算器２２によって加えることにより、ＡＶアンプ２０の入力信号を抽出することができる。これらにより、ケーブル３０によってＳＰＤＩＦ正信号３１およびＳＰＤＩＦ逆信号３２の双方向通信を実現することができる。ＡＶアンプ２０は、プレーヤ１０からの信号のチャンネルステータスの双方向通信ビットが双方向通信可能である旨を示している場合には、ＳＰＤＩＦ逆信号を送信することにより、双方向通信のシーケンスが開始される。これにより、ＳＰＤＩＦ規格と互換性を維持しながら、双方向通信の拡張を行って、新しいアプリケーションに対応することができる。
　例えば、図９および１０により説明したように、情報通信フレームを用いることにより機器制御を行うことができる。また、図１１により説明したように、クロック同期を行うことができる。また、図１２により説明したように、暗号化ビットおよびユーザ情報を用いることにより、セキュアな伝送を行うことができる。また、図１３により説明したように、符号化データの復号を他の装置に行わせることができる。また、図１４により説明したように、マルチトラックレコーディングにおけるＤ／Ａ変換およびＡ／Ｄ変換の同期を容易に実現することができる。さらに、本発明の実施の形態は、図１８により説明したように、ＳＰＤＩＦ規格のケーブルだけでなく、ＨＤＭＩ規格のケーブルにも適用することができる。
　なお、本発明の実施の形態は本発明を具現化するための一例を示したものであり、以下に示すように特許請求の範囲における発明特定事項とそれぞれ対応関係を有するが、これに限定されるものではなく本発明の要旨を逸脱しない範囲において種々の変形を施すことができる。
　また、本発明の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disk）、メモリカード（memory card）、ブルーレイディスク（Blu-ray Disc（登録商標））等の記録媒体を用いることができる。
　この発明は、例えばＡＶ（Audio/Visual）機器などの機器において、音声信号などのデジタル信号を伝送するためのインターフェース回路などに広く適用できる。
　１０、６１０、７１０、８１０　プレーヤ
　１１、１３、２１、２３、６１１、６１３、６２１、６２３、８１１、８１３、８２１、８２３、８４１、８４３、８５１、８５３　増幅器
　１２、２２、６１２、６２２、８１２、８２２、８４２、８５２　演算器
　１４、２４、６１４、６２４、８１４、８２４、８４４、８５４　出力端子
　１５、２５、６１５、６２５、８１５、８２５、８４５、８５５　入力端子
　２０、６２０、７２０、８２０　ＡＶアンプ
　３０、５０、６３０、７３０、８３０、８６０　ケーブル
　３１、５１　ＳＰＤＩＦ正信号
　３２、５２　ＳＰＤＩＦ逆信号
　３９　接地線
　４０　テレビジョン受像機器
　１００　ソース機器
　１０１　トランスミッタ
　１１０　シンク機種検出回路
　１１１、１１２、１２１、１２２、１３３、２１１、２１２、２２２、２３３　抵抗
　１１３、１２３、１３１、２１３、２３１　コンデンサ
　１１６、１２６、２１６　比較器
　１２０　プラグ接続検出回路
　１４０　ソース側送受信回路
　１６０　イーサネット（登録商標）送受信回路
　１７０、２７０　ＳＰＤＩＦ送受信回路
　２００　シンク機器
　２０１　レシーバ
　２１０　ソース機種検出回路
　２２０　プラグ接続伝達回路
　２２１　チョークコイル
　２５０　シンク側送受信回路
　２６０　イーサネット（登録商標）送受信回路
　３００　ケーブル
　４１０、４２０、４３０、４５０、４８１、４８２、５１０、５２０、５３０、５５０、５８１、５８２　増幅器　
　４４１、５４１　インバータ
　４４２、４６０、４７１、４７２、４８３、５４２、５６０、５７１、５７２、５８３　演算器
　６１６、８１６、８２６　正信号送信部
　６１７、８１７、８２７　逆信号受信部
　６２６　正信号送信部
　６２７　逆信号受信部
　７１１、７２１　内部クロック発生回路
　７１２、７２２　クロック成分再構成回路
　７１３、７２３　クロック切替器
　７１４、７２４　制御マイコン
　７１５　記録媒体アクセス部
　７１６、８２８　復号部
　７１７　記録媒体
　７２５　ラッチ
　７２６　Ｄ／Ａ変換器
　７２７　逆信号送信部
　８４０　レコーダ
　８４６　再生部
　８４７　記録部
　８５０　変換器
　８５６　Ａ／Ｄ変換器
　８５７　Ｄ／Ａ変換器
　８５８　クロック発生回路
　８７１　スピーカ
　８７２　マイクロホン

Claims (11)

  1. 　双方向通信に対応する旨を示す双方向情報を含む出力信号を外部機器へ伝送路を介して送信する送信部と、
    　前記伝送路上の信号に前記出力信号の反転信号を加えることにより入力信号を抽出する抽出部と
    を具備するインターフェース回路。
  2. 　前記出力信号または前記入力信号は、クロック成分を含む信号である請求項１記載のインターフェース回路。
  3. 　前記出力信号または前記入力信号は、バイフェーズマーク変調された信号を含む請求項２記載のインターフェース回路。
  4. 　前記出力信号または前記入力信号は、当該出力信号の内容が暗号化されているか否かを示す暗号化情報を含む請求項１記載のインターフェース回路。
  5. 　出力信号を外部機器へ伝送路を介して送信する送信部と、
    　前記伝送路上の信号に前記出力信号の反転信号を加えることにより入力信号を抽出する抽出部と
    を具備し、
    　前記送信部は、双方向通信に対応する旨を示す双方向情報が前記入力信号に含まれている場合に限り前記出力信号を送信するインターフェース回路。
  6. 　前記出力信号または前記入力信号は、クロック成分を含む信号である請求項５記載のインターフェース回路。
  7. 　前記出力信号または前記入力信号は、バイフェーズマーク変調された信号を含む請求項６記載のインターフェース回路。
  8. 　前記出力信号または前記入力信号は、当該出力信号の内容が暗号化されているか否かを示す暗号化情報を含む請求項５記載のインターフェース回路。
  9. 　前記出力信号は、前記外部機器に対する制御信号を含む請求項５記載のインターフェース回路。
  10. 　第１の出力信号を差動信号として伝送路を介して外部機器へ送信する第１の送信部と、
    　前記伝送路上の信号に前記第１の出力信号の反転信号を加えることにより第１の入力信号を抽出する第１の抽出部と、
    　双方向通信に対応する旨を示す双方向情報を含む第２の出力信号を同相信号として前記伝送路に重畳して前記外部機器へ送信する第２の送信部と、
    　前記伝送路上の信号に前記第２の出力信号の反転信号を加えることにより第２の入力信号を抽出する第２の抽出部と
    を具備するインターフェース回路。
  11. 　第１の出力信号を差動信号として伝送路を介して外部機器へ送信する第１の送信部と、
    　前記伝送路上の信号に前記第１の出力信号の反転信号を加えることにより第１の入力信号を抽出する第１の抽出部と、
    　第２の出力信号を同相信号として前記伝送路に重畳して前記外部機器へ送信する第２の送信部と、
    　前記伝送路上の信号に前記第２の出力信号の反転信号を加えることにより第２の入力信号を抽出する第２の抽出部と
    を具備し、
    　前記第２の送信部は、双方向通信に対応する旨を示す双方向情報が前記第２の入力信号に含まれている場合に限り前記第２の出力信号を送信するインターフェース回路。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2169658A3 (en) * 2008-09-26 2010-07-14 Sony Corporation Interface circuit and video apparatus
CN102164261A (zh) * 2010-02-22 2011-08-24 索尼公司 内容再现系统和方法、内容接收设备、声音再现设备
WO2013018702A1 (ja) * 2011-07-29 2013-02-07 株式会社ディーアンドエムホールディングス コンテンツデータ伝送システム及びコンテンツデータ伝送方法
WO2013018701A1 (ja) * 2011-07-29 2013-02-07 株式会社ディーアンドエムホールディングス コンテンツデータ伝送システム及びコンテンツデータ伝送方法
WO2016052187A1 (ja) * 2014-09-29 2016-04-07 ソニー株式会社 送信装置、送信方法、受信装置および受信方法
WO2017010358A1 (ja) * 2015-07-10 2017-01-19 ソニー株式会社 送信装置、送信方法、受信装置および受信方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8587723B2 (en) * 2006-11-07 2013-11-19 Sony Corporation Electronic equipment, control information transmission and reception methods having bidirecitonal communication using predetermined lines
CN102771105B (zh) * 2010-03-10 2017-09-12 国家半导体公司 用于经由共同导体对提供同时的双向通信的数据信号收发器电路
US9654810B2 (en) 2010-07-23 2017-05-16 Lattice Semiconductor Corporation Mechanism for partial encryption of data streams
US8964979B2 (en) 2011-10-07 2015-02-24 Silicon Image, Inc. Identification and handling of data streams using coded preambles
TW201328079A (zh) * 2011-12-23 2013-07-01 Hon Hai Prec Ind Co Ltd 電視機轉接器
US9413985B2 (en) 2012-09-12 2016-08-09 Lattice Semiconductor Corporation Combining video and audio streams utilizing pixel repetition bandwidth
CN106257435A (zh) * 2015-06-17 2016-12-28 深圳市创成微电子有限公司 一种spdif异步接收频率匹配解决方法
JP6797579B2 (ja) * 2016-07-04 2020-12-09 キヤノン株式会社 電子機器、電子機器の制御方法及びプログラム
CN112136201B (zh) * 2018-05-06 2024-04-16 先进工程解决方案全球控股私人有限公司 减少裂纹的装置、系统和方法
JP7396300B2 (ja) * 2018-12-26 2023-12-12 ソニーグループ株式会社 送信装置、送信方法、受信装置および受信方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6290051A (ja) * 1985-10-15 1987-04-24 Nec Corp デ−タ転送送受信回路
JP2002204272A (ja) * 2000-12-28 2002-07-19 Matsushita Electric Ind Co Ltd 信号伝送装置および信号伝送システム
JP2007311884A (ja) * 2006-05-16 2007-11-29 Sony Corp 通信システム、送信装置及び受信装置、通信方法、並びにプログラム

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5485488A (en) * 1994-03-29 1996-01-16 Apple Computer, Inc. Circuit and method for twisted pair current source driver
JPH0823354A (ja) * 1994-07-06 1996-01-23 Hitachi Ltd 信号入出力装置
JP2760325B2 (ja) * 1995-09-22 1998-05-28 日本電気株式会社 加入者回路
US6738417B1 (en) * 1998-09-10 2004-05-18 Silicon Image, Inc. Method and apparatus for bidirectional data transfer between a digital display and a computer
US20040213170A1 (en) * 2003-04-22 2004-10-28 Gordon Bremer Extended-performance echo-canceled duplex (EP ECD) communication
JP2005151473A (ja) 2003-11-19 2005-06-09 Sony Corp ディジタル音声伝送システム並びにディジタル音声伝送装置及びその方法
US7292637B2 (en) * 2003-12-17 2007-11-06 Rambus Inc. Noise-tolerant signaling schemes supporting simplified timing and data recovery
GB2419265B (en) * 2004-10-18 2009-03-11 Wolfson Ltd Improved audio processing
JP4665486B2 (ja) * 2004-11-04 2011-04-06 パナソニック株式会社 音声信号遅延装置
JP4949816B2 (ja) * 2006-12-01 2012-06-13 ルネサスエレクトロニクス株式会社 双方向通信回路、双方向通信システム及び双方向通信回路の通信方法
US8363707B2 (en) * 2008-03-21 2013-01-29 Micron Technology, Inc. Mixed-mode signaling

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6290051A (ja) * 1985-10-15 1987-04-24 Nec Corp デ−タ転送送受信回路
JP2002204272A (ja) * 2000-12-28 2002-07-19 Matsushita Electric Ind Co Ltd 信号伝送装置および信号伝送システム
JP2007311884A (ja) * 2006-05-16 2007-11-29 Sony Corp 通信システム、送信装置及び受信装置、通信方法、並びにプログラム

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2278748A4 *

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2169658A3 (en) * 2008-09-26 2010-07-14 Sony Corporation Interface circuit and video apparatus
US8230118B2 (en) 2008-09-26 2012-07-24 Sony Corporation Interface circuit and video apparatus
CN102164261A (zh) * 2010-02-22 2011-08-24 索尼公司 内容再现系统和方法、内容接收设备、声音再现设备
EP2362643A1 (en) * 2010-02-22 2011-08-31 Sony Corporation Content reproduction system, content receiving apparatus, sound reproduction apparatus, content reproduction method and program
US9014536B2 (en) 2011-07-29 2015-04-21 D&M Holdings, Inc. Content data transmission system and content data transmission method
WO2013018701A1 (ja) * 2011-07-29 2013-02-07 株式会社ディーアンドエムホールディングス コンテンツデータ伝送システム及びコンテンツデータ伝送方法
WO2013018702A1 (ja) * 2011-07-29 2013-02-07 株式会社ディーアンドエムホールディングス コンテンツデータ伝送システム及びコンテンツデータ伝送方法
US9154726B2 (en) 2011-07-29 2015-10-06 D&M Holdings, Inc. Content data transmission system and content data transmission method
WO2016052187A1 (ja) * 2014-09-29 2016-04-07 ソニー株式会社 送信装置、送信方法、受信装置および受信方法
JPWO2016052187A1 (ja) * 2014-09-29 2017-07-27 ソニー株式会社 送信装置、送信方法、受信装置および受信方法
US10986070B2 (en) 2014-09-29 2021-04-20 Sony Corporation Transmission apparatus, transmission method, reception apparatus, and reception method
WO2017010358A1 (ja) * 2015-07-10 2017-01-19 ソニー株式会社 送信装置、送信方法、受信装置および受信方法
JPWO2017010358A1 (ja) * 2015-07-10 2018-05-10 ソニー株式会社 送信装置、送信方法、受信装置および受信方法
US10593337B2 (en) 2015-07-10 2020-03-17 Sony Corporation Transmission apparatus, transmission method, reception apparatus, and reception method

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