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WO2009119233A1 - 放電管点灯装置の同期運転システム及び放電管点灯装置並びに半導体集積回路 - Google Patents

放電管点灯装置の同期運転システム及び放電管点灯装置並びに半導体集積回路 Download PDF

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WO2009119233A1
WO2009119233A1 PCT/JP2009/053404 JP2009053404W WO2009119233A1 WO 2009119233 A1 WO2009119233 A1 WO 2009119233A1 JP 2009053404 W JP2009053404 W JP 2009053404W WO 2009119233 A1 WO2009119233 A1 WO 2009119233A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
discharge tube
pulse signal
tube lighting
sawtooth
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2009/053404
Other languages
English (en)
French (fr)
Inventor
研吾 木村
利浩 中野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanken Electric Co Ltd
Original Assignee
Sanken Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanken Electric Co Ltd filed Critical Sanken Electric Co Ltd
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Priority to US12/934,397 priority patent/US20110012527A1/en
Publication of WO2009119233A1 publication Critical patent/WO2009119233A1/ja
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Ceased legal-status Critical Current

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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B41/00—Circuit arrangements or apparatus for igniting or operating discharge lamps
    • H05B41/14—Circuit arrangements
    • H05B41/26—Circuit arrangements in which the lamp is fed by power derived from DC by means of a converter, e.g. by high-voltage DC
    • H05B41/28—Circuit arrangements in which the lamp is fed by power derived from DC by means of a converter, e.g. by high-voltage DC using static converters
    • H05B41/282—Circuit arrangements in which the lamp is fed by power derived from DC by means of a converter, e.g. by high-voltage DC using static converters with semiconductor devices
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B41/00—Circuit arrangements or apparatus for igniting or operating discharge lamps
    • H05B41/14—Circuit arrangements
    • H05B41/26—Circuit arrangements in which the lamp is fed by power derived from DC by means of a converter, e.g. by high-voltage DC
    • H05B41/28—Circuit arrangements in which the lamp is fed by power derived from DC by means of a converter, e.g. by high-voltage DC using static converters
    • H05B41/282—Circuit arrangements in which the lamp is fed by power derived from DC by means of a converter, e.g. by high-voltage DC using static converters with semiconductor devices
    • H05B41/2825—Circuit arrangements in which the lamp is fed by power derived from DC by means of a converter, e.g. by high-voltage DC using static converters with semiconductor devices by means of a bridge converter in the final stage
    • H05B41/2827—Circuit arrangements in which the lamp is fed by power derived from DC by means of a converter, e.g. by high-voltage DC using static converters with semiconductor devices by means of a bridge converter in the final stage using specially adapted components in the load circuit, e.g. feed-back transformers, piezoelectric transformers; using specially adapted load circuit configurations

Definitions

  • the present invention also relates to a semiconductor integrated circuit.
  • a plurality of discharge tubes for example, cold cathode tubes (CCFLs)
  • CCFLs cold cathode tubes
  • FIG. 1 is a configuration diagram of a parallel operation system of related inverters.
  • inverters of a plurality of discharge tubes are arranged close to each discharge tube and controlled in synchronization with the same phase.
  • Each inverter constitutes each discharge tube lighting device.
  • the mode circuit 201-2 of the main controller 200A When the system is turned on, the mode circuit 201-2 of the main controller 200A generates an H level mode output Vmode, and the oscillation circuit 201-1 is activated by the frequency determining capacitor 132, the frequency determining resistor 133, and the activation resistor 134.
  • a PWM triangular wave signal CT and a clock signal CLK having a relatively high frequency are generated.
  • the logic block 203 generates a synchronization signal TG based on the clock signal CLK.
  • the sub controller ICs 200B to 200N are turned on almost simultaneously with the main controller 200A, but do not generate the PWM triangular wave signal CT, the clock signal CLK, and the synchronization signal TG because the frequency determining resistor 133 is not connected to the terminal 4P. .
  • the sub controller ICs 200B to 200N generate PWM control signals based on the PWM triangular wave signal CT, the clock signal CLK, and the synchronization signal TG from the main controller 200A.
  • the sub inverter operates in the same phase in synchronization with the main inverter having the main controller 200A, so that all inverters operate in the same phase in synchronization.
  • the parallel operation system of the inverter shown in FIG. 1 sends a plurality of sawtooth waves and triangular waves of the oscillation circuit 201-1 of the main inverter having the main controller IC 200A to the sub inverters having the sub controller ICs 200B to 200N.
  • Inverter oscillation frequency and phase are synchronized.
  • the sawtooth wave or triangular wave of the oscillation circuit 201-1 of the main inverter and the rectangular wave signal synchronized with the oscillation circuit 201-1 are sent to the sub inverter to synchronize the oscillation frequency and phase of the plurality of inverters. ing.
  • each discharge tube lighting device is disposed at both ends of each discharge tube.
  • the present invention even when one or more discharge tube lighting devices are arranged at a long distance, synchronization of the discharge tube lighting device that stably and easily supplies positive and negative symmetric AC power to the load at the same frequency, the same phase, or the opposite phase.
  • An operating system, a discharge tube lighting device, and a semiconductor integrated circuit can be provided.
  • the synchronous operation system for a discharge tube lighting device shares each of the one or more discharge tube lighting devices with a common line.
  • a synchronous operation system of a discharge tube lighting device that is connected and supplies alternating current power of the one or more discharge tube lighting devices to the one or more discharge tubes, wherein each of the one or more discharge tube lighting devices is a primary of a transformer
  • a capacitor is connected to at least one of the winding and the secondary winding, and the discharge tube is connected to the output of the capacitor.
  • the transformer is connected to both ends of a DC power source and the transformer in the resonance circuit.
  • a plurality of switching elements for passing a current through the primary winding and the capacitor, a sawtooth oscillator for generating a sawtooth signal for PWM control of the plurality of switching elements, and a sawtooth signal from the sawtooth oscillator Based on A PWM comparator that outputs a PWM signal that controls the plurality of switching elements, and a synchronous pulse signal based on a pulse signal that transmits frequency information of the sawtooth signal from the sawtooth oscillator is output to the common line, and the common line
  • a pulse synchronization circuit that synchronizes the oscillation frequency of the sawtooth wave signal from the sawtooth oscillator with the frequency of the synchronization pulse signal from the common line when the synchronization pulse signal is input from a line, and through the common line
  • each of the one or more discharge tube lighting devices is commonly connected by a common line, and the AC power of the one or more discharge tube lighting devices is supplied.
  • a discharge tube lighting device synchronous operation system that supplies one or more discharge tubes, wherein each of the one or more discharge tube lighting devices has at least one of a primary winding and a secondary winding of a transformer.
  • the discharge tube lighting device is a resonant circuit in which a capacitor is connected to at least one of the primary winding and the secondary winding of the transformer, and a discharge tube is connected to the output thereof.
  • a circuit, a plurality of switching elements connected to both ends of a DC power source and for passing a current to a primary winding of the transformer and the capacitor in the resonance circuit, and a saw for PWM control of the plurality of switching elements A sawtooth oscillator that generates a wave signal, a PWM comparator that outputs a PWM signal for controlling the plurality of switching elements based on the sawtooth signal from the sawtooth oscillator, and frequency information of the sawtooth signal from the sawtooth oscillator
  • the sync pulse signal based on the pulse signal that transmits the signal is output to the outside, and when the sync pulse signal is input from the outside, the oscillation frequency of the sawtooth signal from the sawtooth oscillator is Characterized in that it comprises a pulse synchronization
  • a semiconductor integrated circuit is a semiconductor integrated circuit for controlling a plurality of switching elements that turn on / off a power supplied to a load, and the plurality of switching elements are PWM-controlled.
  • a sawtooth oscillator for generating a sawtooth wave signal
  • a PWM comparator for outputting a PWM signal for controlling the plurality of switching elements based on the sawtooth wave signal from the sawtooth oscillator, and a sawtooth wave from the sawtooth oscillator
  • a synchronization pulse signal based on a pulse signal that transmits frequency information of the signal is output to the outside, and when the synchronization pulse signal is input from the outside, the oscillation frequency of the sawtooth signal from the sawtooth oscillator is set to the synchronization pulse signal from the outside
  • a pulse synchronization circuit that synchronizes with the frequency of the pulse.
  • the discharge tube lighting device or the semiconductor integrated circuit outputs a pulse signal that transmits phase information of the PWM signal of the plurality of switching elements to the outside, and the pulse signal from the outside
  • a signal comparator that outputs an out-of-phase detection signal when the phase of its own pulse signal is different from the phase of the input pulse signal, and an out-of-phase detection signal from the signal comparator.
  • a restart circuit for generating a restart signal for resetting the pulse signal and restarting each discharge tube lighting device and outputting the restart signal to the outside.
  • FIG. 3 is a timing chart of the out-of-phase detection operation of each discharge tube lighting device according to the first embodiment shown in FIG.
  • FIG. 2 is a block diagram of the synchronous operation system of the discharge tube lighting device which concerns on Example 2 of this invention. It is a timing chart of the frequency synchronous operation
  • the present invention synchronizes the oscillation frequency and phase of one or more discharge tube lighting devices by digital processing of transmission / reception of only a pulse signal, and further, one of one or more discharge tubes during startup or operation. If phase inversion occurs in any AC power, the pulse signal output from the sawtooth oscillator of all discharge tube lighting devices is reset and corrected to the same phase by digital processing of transmitting and receiving only the pulse signal.
  • Example 1 FIG. 2 is a configuration diagram of the synchronous operation system of the discharge tube lighting device according to the first embodiment of the present invention. In FIG.
  • one or more discharge tube lighting devices include control circuit units 1-1 to 1-3 (corresponding to the semiconductor integrated circuit of the present invention) including a controller IC, SW network 7- 1 to 7-3, resonance circuits 9-1 to 9-3, and discharge tubes 3-1 to 3-3 attached to the panel 30, and the discharge tubes 3-1 to 3-3 are turned on.
  • a constant current determining resistor R2 is connected to each RF terminal of the control circuit units 1-1 to 1-3, a capacitor C2 is connected to each CF terminal, and a capacitor C6 is connected to each CS terminal. Yes.
  • the TRI terminals of the control circuit units 1-1 to 1-3 are commonly connected by a common line 2a, and the PS terminals of the control circuit units 1-1 to 1-3 are commonly connected by a common line 2b.
  • the PD terminals of the control circuit units 1-1 to 1-3 are connected in common by a common line 2c.
  • a high-side P-type MOSFET Qp1 (referred to as P-type FET Qp1) and a low-side N-type MOSFET Qn1 (referred to as N-type FET Qn1) are provided between the DC power supply Vin and the ground.
  • P-type FET Qp1 a high-side P-type MOSFET Qp1
  • N-type FET Qn1 a low-side N-type MOSFET Qn1
  • One series circuit is connected.
  • a series circuit of the capacitor C3 and the primary winding P of the transformer T is connected between the connection point of the P-type FET Qp1 and the N-type FET Qn1 and the ground GND, and one end of the secondary winding S of the transformer T is connected to one end of the secondary winding S of the transformer T.
  • a series circuit of a reactor Lr and a capacitor C4 is connected.
  • the DC power source Vin is supplied to the source of the P-type FET Qp1, and the gate of the P-type FET Qp1 is connected to the DRV1 terminals of the control circuit units 1-1 to 1-3.
  • the gate of the N-type FET Qn1 is connected to the DRV2 terminals of the control circuit units 1-1 to 1-3.
  • One end of the secondary winding S of the transformer T is connected to one electrode of the discharge tubes 3-1 to 3-3 via the reactor Lr, and the other electrode of the discharge tubes 3-1 to 3-3 is a diode D1, It is connected to a tube current detection circuit comprising D2 and resistors R3 and R4.
  • the tube current detection circuit detects the current flowing through the discharge tubes 3-1 to 3-3, and supplies a voltage proportional to the detected current via the FB (feedback) terminals of the control circuit units 1-1 to 1-3.
  • the control circuit units 1-1 to 1-3 include a constant current source CC1, a constant current source CC2, a pulse synchronization circuit 11, a sawtooth oscillator 12, a signal comparator 13, a restart circuit 14, a software
  • the circuit includes a start circuit 15, an error amplifier 16, a PWM comparator 17, an initialization circuit 18, a frequency divider 19, a NAND gate 20a, an AND gate 20b, and drivers 21a and 21b.
  • the reference voltage PREG is generated in response to the power supply Vcc of the DC power supply Vin and is supplied to each part in the control circuit units 1-1 to 1-3.
  • the constant current source CC1 is connected to one end of the constant current determining resistor R2 via the RF terminal, and supplies a constant current arbitrarily set by the constant current determining resistor R2.
  • Sawtooth oscillator 12 via the CF pin is connected to one end of the capacitor C2, it was charged and discharged in the capacitor C2 by the constant current of the constant current source CC2, to generate a sawtooth signal V CF, as shown in FIG. 4, generating a rectangular clock CK based on the upper and lower limits of the sawtooth signal V CF.
  • Clock CK as shown in FIG. 4, the rising period H level in synchronization with the sawtooth signal V CF, the falling period is L level of the pulse voltage waveform, sent to the frequency divider 19 and pulse synchronization circuit 11 It is done.
  • Sawtooth oscillator 12 generates a sawtooth signal V CF of frequency determined by the constant current determination resistor R2 and the capacitor C2.
  • the sawtooth oscillator 12 includes a constant current source CC2, resistors R6, R7, R8, FETs Q3, Q4, and a comparator 121.
  • FET Q3 is charged capacitor C2 by the constant current of the constant current source CC2 When off, the voltage of the capacitor C2, i.e., the signal level of the sawtooth signal V CF rises.
  • the inverting terminal of the comparator 121 is connected to the gate of the FET Q2 of the pulse synchronization circuit 11, one end of the resistor R6, and one end of the resistor R7, the other end of the resistor R6 is connected to the power supply PREG, and the other end of the resistor R7 is connected to the FET Q4. Connected to the drain.
  • the non-inverting terminal of the comparator 121 is connected to one end of the capacitor C2, one end of the constant current source CC2, and one end of the resistor R8.
  • the output terminal of the comparator 121 is connected to the gate of the FET Q3 and the gate of the FET Q4.
  • the comparator 121 When the signal level of the sawtooth signal V CF exceeds the maximum value Vmax of the signal level of the clock CK, the comparator 121 outputs an H level, FET Q3 and FETQ4 is turned on. Then, the signal level of the clock CK decreases.
  • the capacitor C2 is the signal level of the discharge to the sawtooth signal V CF decreases.
  • the comparator 121 outputs a L level, FET Q3 and FETQ4 is turned off.
  • a sawtooth signal (the sawtooth signal V CF in FIG. 4) having an upper limit value of voltage Vmax and a lower limit value of voltage Vmin is generated at the CF terminal, and a connection point between the resistor R6 and the resistor R7 is generated at the connection point.
  • a clock CK is generated.
  • the error amplifier 16 amplifies the error voltage between the voltage V FB from the tube current detection circuit input to the inverting terminal and the reference voltage E1 input to the non-inverting terminal, and outputs the error voltage output V FBOUT to the PWM comparator 17. Output to non-inverting terminal.
  • the soft start circuit 15 charges the capacitor C6 connected to the CS terminal when the FET Q8 is OFF, and outputs the voltage VCS of the capacitor C6 to the non-inverting terminal of the PWM comparator 17.
  • the PWM comparator 17 compares the error voltage output V FBOUT from the error amplifier 16 input to the non-inverting terminal and the voltage V CS from the soft start circuit 15, and the CF terminal to which the lower signal is input to the inverting terminal. in H level when the above sawtooth signal V CF from, and generates a pulse signal which becomes L level when less than the sawtooth signal V CF, and outputs to a NAND gate 20a and aND gate 20b.
  • the frequency divider 19 has a flip-flop circuit 191 and AND gates 192 and 193, divides the pulse signal (clock CK) from the sawtooth oscillator 12, and the frequency-divided pulse signal passes through the AND gate 192. While outputting to the NAND gate 20a, a pulse signal obtained by inverting the divided pulse signal (which may have a predetermined dead time with respect to the divided pulse signal) is passed through the AND gate 193. To 20b.
  • the NAND gate 20a calculates the NAND logic of the divided pulse signal from the frequency divider 19 and the signal from the PWM comparator 17, and outputs the first drive signal to the P-type FET Qp1 via the driver 21a and the DRV1 terminal.
  • the AND gate 20b calculates an AND logic of the divided and inverted pulse signal from the frequency divider 19 and the signal from the PWM comparator 17, and outputs the second drive signal to the N-type FET Qn1 via the driver 21b and the DRV2 terminal. Output to.
  • PWM comparator 17, NAND gate 20a, driver 21a is less than half the period of the sawtooth signal V CF, discharge tubes 3-1 to 3-3 with a pulse width corresponding to the current flowing through the discharge tube 3-1 to 3-3
  • a first drive signal for driving the P-type FET Qp1 is generated so that a current flows through the first FET.
  • the PWM comparator 17, the AND gate 20b, and the driver 21b have substantially the same pulse width as that of the first drive signal and a phase difference of about 180 degrees, and the discharge tubes 3-1 to 3 are in the opposite direction to the time when the first drive signal is generated.
  • a second drive signal for driving the N-type FET Qn1 is generated so that a current flows through -3.
  • the control circuit units 1-1 to 1-3 have the sawtooth wave by the first drive signal and the second drive signal having the same pulse width as the first drive signal and having a phase difference of about 180 degrees.
  • the P-type FET Qp1 and the N-type FET Qn1 are alternately turned on / off at the frequency of the signal V CF to supply power to the discharge tubes 3-1 to 3-3 and to flow through the discharge tubes 3-1 to 3-3.
  • the current can be controlled to a predetermined value.
  • the pulse synchronization circuit 11 includes FETs Q1 and Q2, a resistor R5, inverters 111 and 116, NOR gates 112 and 114, and flip-flop circuits 113 and 115.
  • the pulse synchronization circuit 11 generates the synchronization pulse signal SY as shown in FIG. 4 by turning on the FET Q2 by the L level of the pulse signal that is the clock CK that transmits the frequency information input from the sawtooth oscillator 12,
  • the synchronization pulse signal SY is output from the terminal TRI to another control circuit unit via the common line 2a.
  • the pulse synchronization circuit 11 inputs the synchronization pulse signal SY from another control circuit unit connected to the common line 2a to the TRI terminal.
  • the H level of the synchronization pulse signal SY is inverted by the inverter 111 and the L level is input to one input terminal of the NOR gate 114.
  • the NOR gate 112 outputs the H level when the clock CK (input of the inverter 116) is at the H level and the synchronization pulse signal SY is at the L level.
  • the L level is output from the output terminal Q of the flip-flop circuit 113 to the NOR gate 114.
  • the NOR gate 114 outputs an H level to the set terminal S of the flip-flop circuit 115. For this reason, since the FET Q1 is turned on by the H level from the output terminal Q of the flip-flop circuit 115, the signal level of the clock CK becomes the voltage Vmin.
  • the signal level of the sawtooth signal V CF is larger than the voltage Vmin, the comparator 121 becomes H level, FET Q3 and the FETQ4 are turned on. For this reason, the capacitor C2 is discharged.
  • the flip-flop circuit 113 is set, the flip-flop circuit 115 is reset, the FET Q1 is turned off, and charging of the capacitor C2 is started.
  • the signal comparator 13 includes an inverter 131, a resistor R9, an FET Q5, and a NOR gate 132.
  • the inverter 131 inverts the pulse signal from the AND gate 192 (H level and L level as phase information of the control signal), and outputs the inverted pulse signal VPDO to the FET Q5 and to the NOR gate 132.
  • the NOR gate 132 compares the output VPDO of the inverter 131 with the pulse signal VPD input from another control circuit unit via the PD terminal. When both signal levels are L, the NOR gate 132 is 1 or more. Out of phase of the switching elements Qp1 and Qn1 generated between the discharge tube lighting devices is output, and an out-of-phase detection signal is output to the restart circuit.
  • the restart circuit 14 includes a resistor R10, FETs Q6, Q7, Q8, and an inverter 141.
  • the FET Q6 is turned on by the out-of-phase detection signal (H level) from the NOR gate 132 of the signal comparator 132 to generate the L level restart signal VPS, and the L level restart signal VPS is shared via the PS terminal.
  • the signal is output to the line 2b to operate the restart circuit 14 of the other control circuit unit, and is output to its own inverter 141.
  • the inverter 141 inverts the L level from the signal comparator 13 and outputs the H level.
  • the FETs Q7 and Q8 are turned on by an H level restart signal from the inverter 141, and the initialization circuit 18 and the soft start circuit 15 are operated by the ON signal.
  • the initialization circuit 18 has a resistor R12, a capacitor C7, and an inverter 181, and the soft start circuit 15 has a resistor R11 and a capacitor C6.
  • the capacitor C7 is discharged, the voltage of the capacitor C7 is lowered, and the L level is output to the inverter 181.
  • the inverter 181 outputs the H level to the reset terminal R of the flip-flop circuit 191 to forcibly reset the frequency divider 19.
  • the soft start circuit 15 slowly charges the capacitor C6 with the resistor R11 after the capacitor C6 connected to the CS terminal is discharged by turning on the FET Q8.
  • a pulse signal is input from the outside to the PD terminal of the signal comparator 13. Further, an inverted pulse signal VPDO is output from the inverter 131. Therefore, from time t1 to t6, the output of the NOR gate 132 becomes L level, and the FET Q6 is turned off. Therefore, the H level is output to the PS terminal, for FET Q7, FET Q8 is turned off, the voltage V CS of the capacitor C6 of the CS terminal becomes H level.
  • the pulse signal VPDO becomes L level. That is, when the phase between the control circuit unit of the self and the other control circuit unit is shifted, the pulse signal from the outside and the pulse signal from the inverter 131 become L level, and the output of the NOR gate 132 becomes H level. Become. Therefore, since the FETQ6 is turned on, the signal V PS of PS terminal becomes L level, at the same time, the V PS also L levels of other control circuit part connected by the common line 2b. For this reason, all the control circuit units are restarted.
  • the FET Q7 and FET Q8 are turned on by the H level from the inverter 141, and the capacitor C6 is discharged. As a result, the voltage V CS at the CS terminal decreases, and then the capacitor C6 is gradually charged after time t7.
  • the voltage V CS of the capacitor C6 is input to the non-inverting terminal of the PWM comparator 17.
  • the PWM comparator 17 compares the error voltage output V FBOUT from the error amplifier 16 input to the non-inverting terminal and the voltage V CS from the soft start circuit 15, and the CF terminal to which the lower signal is input to the inverting terminal. in H level when the above sawtooth signal V CF from, and generates a pulse signal which becomes L level when less than the sawtooth signal V CF, and outputs to a NAND gate 20a and aND gate 20b.
  • a soft start operation is started in which the ON period of the drive signal for driving the plurality of switching elements Qp1 and Qn1 is gradually increased.
  • the capacitor C2 when a synchronization pulse signal is input from the outside, the capacitor C2 is forcibly charged / discharged, and is synchronized with the synchronization pulse signal from the outside.
  • Units 1-1 to 1-3 operate.
  • the control circuit units 1-1 to 1-3 detect the out of phase via the PD terminal and detect the out of phase.
  • the detected signal comparator 13 of the discharge tube lighting device operates.
  • the restart circuit 14 of each discharge tube lighting device is operated via the PS terminal, each discharge tube lighting device is restarted and a soft start operation is started.
  • FIG. 6 is a configuration diagram of a synchronous operation system of a discharge tube lighting device according to Embodiment 2 of the present invention.
  • the synchronous operation system of the discharge tube lighting device according to the second embodiment shown in FIG. 6 is a control circuit unit 1 that sends an external synchronization pulse signal from the outside to the synchronous operation system of the discharge tube lighting device according to the first embodiment shown in FIG. The difference is that the signals are input to the TRI terminals -1 to 1-3.
  • FIG. 7 is a timing chart of the frequency synchronization operation of each discharge tube lighting device of the second embodiment shown in FIG.
  • Such a synchronous operation system of the discharge tube lighting device of the second embodiment operates in the same manner as the operation of the synchronous operation system of the discharge tube lighting device of the first embodiment, and the same effect is obtained.
  • FIG. 8 is a configuration diagram of a synchronous operation system for a discharge tube lighting device according to Embodiment 3 of the present invention.
  • discharge tube lighting devices 30a and 30b are provided on both sides of the panel 3 on which the discharge tubes 3-1 and 3-2 are mounted.
  • the discharge tube lighting device 30a is a tube comprising control circuit units 1-1 to 1-2, SW networks 7-1 to 7-2, resonance circuits 9-1 to 9-2, diodes D1 and D2, and resistors R3 and R4. It has a current detection circuit.
  • the output of the resonance circuit 9-1 is connected to one end of the discharge tube 3-1, and the output of the resonance circuit 9-2 is connected to one end of the discharge tube 3-2.
  • the discharge tube lighting device 30b includes a control circuit unit 1-3 to 1-4, SW networks 7-3 to 7-4, resonance circuits 9-3 to 9-4, diodes D1 and D2, and resistors R3 and R4. It has a current detection circuit.
  • the output of the resonance circuit 9-3 is connected to the other end of the discharge tube 3-1, and the output of the resonance circuit 9-4 is connected to the other end of the discharge tube 3-2.
  • the TRI terminals of the control circuit units 1-1 to 1-4 are commonly connected by a common line 2a, and the PS terminals of the control circuit units 1-1 to 1-4 are commonly connected by a common line 2b.
  • the PD terminals of the control circuit units 1-1 to 1-4 are commonly connected by a common line 2c.
  • a secondary winding S of a transformer T connected to one end of the discharge tubes 3-1 to 3-2, and a secondary winding S of a transformer Ta connected to the other ends of the discharge tubes 3-1 to 3-2; Are different in polarity. Therefore, opposite phase voltages are applied to both ends of the discharge tubes 3-1 and 3-2.
  • the synchronization pulse signals are mutually transmitted and received between the control circuit units 1-1 to 1-4 of the plurality of discharge tube lighting devices via the common line 2a.
  • a voltage having the same frequency and an inverted phase is applied to both ends of each of the plurality of discharge tubes 3-1 to 3-2, so that the plurality of discharge tubes 3-1 to 3-2 are turned on. Can do.
  • an external synchronization pulse signal may be input to the TRI terminals of the control circuit units 1-1 to 1-4 according to the third embodiment. In this case, the same effect as that of the third embodiment is obtained. can get.
  • FIG. 9 is a configuration diagram of a discharge tube lighting device according to Embodiment 4 of the present invention.
  • FIG. 10 is a configuration diagram of a control circuit unit provided in the discharge tube lighting device of the fourth embodiment shown in FIG. By connecting a plurality of discharge tube lighting devices shown in FIG. 9 in parallel, a synchronous operation system of the discharge tube lighting device can be configured.
  • the discharge tube lighting device of the first to third embodiments uses the SW network 7 composed of the switching elements Qp1 and Qn1 having the half bridge configuration
  • the discharge tube lighting device of the fourth embodiment is the switching device Qp1 having the full bridge configuration.
  • Qn1, Qp2, and Qn2 are used, and the SW network 7a is used.
  • a first series circuit of a P-type FET Qp1 and an N-type FET Qn1 is connected between the DC power source Vin and the ground.
  • a second series circuit of a P-type FET Qp2 and an N-type FET Qn2 is connected between the DC power supply Vin and the ground.
  • a series circuit of a capacitor C3 and a primary winding P of the transformer T is connected between a connection point between the P-type FET Qp1 and the N-type FET Qn1 and a connection point between the P-type FET Qp2 and the N-type FET Qn2.
  • the DC power source Vin is supplied to the source of the P-type FET Qp1, and the gate of the P-type FET Qp1 is connected to the DRV1 terminal of the control circuit unit 1a.
  • the gate of the N-type FET Qn1 is connected to the DRV3 terminal of the control circuit unit 1a.
  • the DC power source Vin is supplied to the source of the P-type FET Qp2, and the gate of the P-type FET Qp2 is connected to the DRV2 terminal of the control circuit unit 1a.
  • the gate of the N-type FET Qn2 is connected to the DRV4 terminal of the control circuit unit 1a.
  • One end of the secondary winding S of the transformer T is connected to one electrode of the discharge tube 3 via a reactor Lr, and the other electrode of the discharge tube 3 is a tube current detection circuit comprising diodes D1, D2 and resistors R3, R4. It is connected to the.
  • the control circuit unit 1a includes NAND gates 22a and 22b and drivers 21a to 21d.
  • the NAND gate 22a calculates NAND logic between the output of the AND gate 192 and the output of the PWM comparator 17, and outputs NAND outputs to the drivers 21a and 21b.
  • the NAND gate 22b calculates NAND logic between the output of the AND gate 193 and the output of the PWM comparator 17, and outputs the NAND output to the drivers 21c and 21d.
  • the discharge tube lighting device according to the fourth embodiment configured as described above operates in the same manner as the discharge tube lighting device according to the first to third embodiments, and the same effect can be obtained.
  • the pulse synchronization circuit 11 is configured to be synchronized by detecting the H level (rising edge) of the synchronization pulse signal (trigger signal).
  • the synchronization circuit 11 may be configured to synchronize by detecting the L level (falling) of the trigger signal.
  • the sawtooth oscillator 12 is used.
  • a triangular wave oscillator that generates a triangular wave signal may be used.
  • a dead time may be provided in order to prevent the DRV1 terminal output and the DRV3 terminal output and the DRV2 terminal output and the DRV4 terminal output shown in FIG. 9 from being simultaneously turned on.
  • the plurality of discharge tubes may be at least one discharge tube such as CCFL or EEFL, or one in which a capacitor or the like and a discharge tube are connected in series.
  • the frequency and phase are aligned at one end of each of the one or more discharge tubes by mutually transmitting and receiving synchronization pulse signals between the one or more discharge tube lighting devices via the common line. Since the voltage is applied, even when one or more discharge tube lighting devices are arranged at a long distance, AC power having positive and negative symmetry at the same frequency, the same phase, or the opposite phase can be stably and easily supplied to the load.
  • AC power that is positive and negative symmetrical at the same frequency, same phase, or opposite phase can be stably and easily based on the synchronization pulse signal input from the outside of the system. Can supply load.

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Abstract

　各放電管点灯装置は、放電管が接続された共振回路内のトランスの一次巻線とコンデンサとに電流を流す複数のスイッチング素子をＰＷＭ制御する鋸波信号を発生する鋸波発振器と、鋸波信号に基づき複数のスイッチング素子を制御するＰＷＭコンパレータと、鋸波信号の周波数情報を伝達するパルス信号に基づく同期パルス信号を共通線に出力し共通線から同期パルス信号を入力したとき鋸波信号の発振周波数を共通線からの同期パルス信号の周波数に同期させるパルス同期回路を備え、共通線を介する１以上の放電管点灯装置間で同期パルス信号を相互に送受信し１以上の放電管の各々の一端に周波数と位相とを揃えた電圧を印加する。

Description

放電管点灯装置の同期運転システム及び放電管点灯装置並びに半導体集積回路
　本発明は、放電管の点灯、特に冷陰極管を用いた液晶表示機器等に使用される放電管点灯装置を複数個接続して同期運転させる放電管点灯装置の同期運転システム及び放電管点灯装置並びに半導体集積回路に関する。
　液晶表示機器の大画面化に伴い、バックライト光源として複数の放電管(例えば冷陰極管（ＣＣＦＬ）)が分散されて配置されるようになってきた。この場合、複数の放電管からの光が干渉し合ってちらつきなどの原因となるため、各々の放電管を同期して点灯させる必要がある。
　関連するインバータの並行運行システムはたとえば日本国特許公開公報特開２００４－２２２４８９号に開示される。図１は関連するインバータの並行運転システムの構成図である。このインバータの並行運転システムは、複数の放電管のインバータを、各放電管に近接して配置するとともに、同期して同相で制御するものである。各々のインバータは、各々の放電管点灯装置を構成する。
　図１において、起動信号ＳＴがＨレベルに設定されると、各コントローラＩＣ２００Ａ～２００Ｎの端子１１Ｐの電位ＳＴＢはコンデンサ１４２、抵抗１４３で決まる時定数に従って上昇する。電位ＳＴＢが基準電圧Ｖｒｅｆ６を超えると、比較器２１７の出力がＨレベルからＬレベルに反転し、各コントローラＩＣ２００Ａ～２００Ｎがシステムオンする。
　システムオンにより主コントローラ２００Ａのモード回路２０１－２は、Ｈレベルのモード出力Ｖｍｏｄｅを発生し、発振回路２０１－１は周波数決定用コンデンサ１３２及び周波数決定用抵抗１３３、起動抵抗１３４により決定される起動時の比較的高い周波数のＰＷＭ用三角波信号ＣＴとクロック信号ＣＬＫを発生する。また、ロジックブロック２０３で、クロック信号ＣＬＫに基づいて同期信号ＴＧが発生する。
　副コントローラＩＣ２００Ｂ～２００Ｎは、主コントローラ２００Ａとほぼ同時にシステムオンされるが、端子４Ｐに周波数決定用抵抗１３３が接続されていないため、ＰＷＭ用三角波信号ＣＴ、クロック信号ＣＬＫ及び同期信号ＴＧを発生しない。
　副コントローラＩＣ２００Ｂ～２００Ｎは、主コントローラ２００ＡからのＰＷＭ用三角波信号ＣＴ、クロック信号ＣＬＫ及び同期信号ＴＧに基づいて、ＰＷＭ制御信号を生成する。これにより、副インバータは、主コントローラ２００Ａを持つ主インバータと同期して同相で動作するので、全てのインバータは同期して同相で動作する。
　このように図１に示すインバータの並行運転システムは、主コントローラＩＣ２００Ａを有する主インバータの発振回路２０１－１の鋸波や三角波を、副コントローラＩＣ２００Ｂ～２００Ｎを有する副インバータに送ることで、複数のインバータの発振周波数と位相の同期を行っている。あるいは、主インバータの発振回路２０１－１の鋸波や三角波と、発振回路２０１－１に同期した矩形波信号とを、副インバータに送ることで、複数のインバータの発振周波数と位相の同期を行っている。
　しかしながら、冷陰極管のようなストレート放電管の両端に逆位相の交流電圧を印加して放電管を点灯させる場合には、各放電管点灯装置は、各放電管の両端に配置される。
　このため、各放電管点灯装置間の距離が長くなり、同期信号を送受信する配線長が長くなる。その結果、浮遊容量の影響で発振周波数がバラツキ、スイッチングノイズや放電管の高電圧の輻射の影響等で、同期信号波形が歪むといった現象が発生し、放電管を流れる電流がアンバランスになるなどの課題が発生する。
　本発明によれば、１以上の放電管点灯装置が遠い距離に配置されても安定かつ容易に同周波数・同位相又は逆位相で正負対称の交流電力を負荷に供給する放電管点灯装置の同期運転システム及び放電管点灯装置並びに半導体集積回路を提供することができる。
課題を解決するための手段
　前記課題を解決するために、本発明の第１の側面によれば、放電管点灯装置の同期運転システムは、１以上の放電管点灯装置の各々を共通線で共通接続し、前記１以上の放電管点灯装置の交流電力を１以上の放電管に供給する放電管点灯装置の同期運転システムであって、前記１以上の放電管点灯装置の各々は、トランスの一次巻線と二次巻線との少なくとも一方の巻線にコンデンサが接続され、その出力に前記放電管が接続された共振回路と、直流電源の両端に接続され且つ前記共振回路内の前記トランスの一次巻線と前記コンデンサとに電流を流すための複数のスイッチング素子と、前記複数のスイッチング素子をＰＷＭ制御するための鋸波信号を発生する鋸波発振器と、前記鋸波発振器からの鋸波信号に基づき前記複数のスイッチング素子を制御するＰＷＭ信号を出力するＰＷＭコンパレータと、前記鋸波発振器からの鋸波信号の周波数情報を伝達するパルス信号に基づく同期パルス信号を前記共通線に出力し、前記共通線から前記同期パルス信号を入力したとき前記鋸波発振器からの鋸波信号の発振周波数を前記共通線からの前記同期パルス信号の周波数に同期させるパルス同期回路とを備え、前記共通線を介する前記１以上の放電管点灯装置間で前記同期パルス信号を相互に送受信することにより前記１以上の放電管の各々の一端に周波数と位相とを揃えた電圧を印加して前記１以上の放電管を点灯させることを特徴とする。
　本発明の第２の側面によれば、放電管点灯装置の同期運転システムは、１以上の放電管点灯装置の各々を共通線で共通接続し、前記１以上の放電管点灯装置の交流電力を１以上の放電管に供給する放電管点灯装置の同期運転システムであって、前記１以上の放電管点灯装置の各々は、トランスの一次巻線と二次巻線との少なくとも一方の巻線にコンデンサが接続され、その出力に前記放電管が接続された共振回路と、直流電源の両端に接続され且つ前記共振回路内の前記トランスの一次巻線と前記コンデンサとに電流を流すための複数のスイッチング素子と、前記複数のスイッチング素子をＰＷＭ制御するための鋸波信号を発生する鋸波発振器と、前記鋸波発振器からの鋸波信号に基づき前記複数のスイッチング素子を制御するＰＷＭ信号を出力するＰＷＭコンパレータと、前記鋸波発振器からの鋸波信号の周波数情報を伝達するパルス信号に基づく同期パルス信号を前記共通線に出力し、前記共通線から前記同期パルス信号を入力したとき前記鋸波発振器からの鋸波信号の発振周波数を前記共通線からの前記同期パルス信号の周波数に同期させるパルス同期回路とを備え、前記共通線を介する前記１以上の放電管点灯装置間で前記同期パルス信号を相互に送受信することにより前記１以上の放電管の各々の両端に、周波数を揃え且つ位相を反転させた電圧を印加して前記１以上の放電管を点灯させることを特徴とする。
　本発明の第３の側面によれば、放電管点灯装置は、トランスの一次巻線と二次巻線との少なくとも一方の巻線にコンデンサが接続され、その出力に放電管が接続された共振回路と、直流電源の両端に接続され且つ前記共振回路内の前記トランスの一次巻線と前記コンデンサとに電流を流すための複数のスイッチング素子と、前記複数のスイッチング素子をＰＷＭ制御するための鋸波信号を発生する鋸波発振器と、前記鋸波発振器からの鋸波信号に基づき前記複数のスイッチング素子を制御するＰＷＭ信号を出力するＰＷＭコンパレータと、前記鋸波発振器からの鋸波信号の周波数情報を伝達するパルス信号に基づく同期パルス信号を外部に出力し、外部から前記同期パルス信号を入力したとき前記鋸波発振器からの鋸波信号の発振周波数を外部からの前記同期パルス信号の周波数に同期させるパルス同期回路とを備えることを特徴とする。
　本発明の第４の側面によれば、半導体集積回路は、負荷に供給する電源をオン／オフする複数のスイッチング素子を制御するための半導体集積回路であって、前記複数のスイッチング素子をＰＷＭ制御するための鋸波信号を発生する鋸波発振器と、前記鋸波発振器からの鋸波信号に基づき前記複数のスイッチング素子を制御するＰＷＭ信号を出力するＰＷＭコンパレータと、前記鋸波発振器からの鋸波信号の周波数情報を伝達するパルス信号に基づく同期パルス信号を外部に出力し、外部から前記同期パルス信号を入力したとき前記鋸波発振器からの鋸波信号の発振周波数を外部からの前記同期パルス信号の周波数に同期させるパルス同期回路とを備えることを特徴とする。
　本発明の第５の側面によれば、前記放電管点灯装置または半導体集積回路は、前記複数のスイッチング素子の前記ＰＷＭ信号の位相情報を伝達するパルス信号を外部に出力し、外部から前記パルス信号を入力したとき入力された前記パルス信号の位相に対して自己のパルス信号の位相が異なる場合には位相外れ検出信号を出力する信号比較器と、前記信号比較器からの位相外れ検出信号に基づき前記パルス信号をリセットして各放電管点灯装置を再起動させるための再起動信号を生成し外部に出力する再起動回路とを備えることを特徴とする。
関連するインバータの並行運転システムの構成図である。 本発明の実施例１に係る放電管点灯装置の同期運転システムの構成図である。 図２に示す実施例１の放電管点灯装置に設けられた制御回路部の構成図である。 図２に示す実施例１の各々の放電管点灯装置の周波数同期動作のタイミングチャートである。 図２に示す実施例１の各々の放電管点灯装置の位相同期外れ検出動作のタイミングチャートである。 本発明の実施例２に係る放電管点灯装置の同期運転システムの構成図である。 図６に示す実施例２の各々の放電管点灯装置の周波数同期動作のタイミングチャートである。 本発明の実施例３に係る放電管点灯装置の同期運転システムの構成図である。 本発明の実施例４に係る放電管点灯装置の構成図である。 図９に示す実施例４の放電管点灯装置に設けられた制御回路部の構成図である。
　以下、本発明の放電管点灯装置の同期運転システム及び放電管点灯装置並びに半導体集積回路の実施の形態を図面を参照しながら詳細に説明する。
　本発明は、パルス信号のみの送受信というデジタル的な処理により、１以上の放電管点灯装置の発振周波数と位相を同期させ、さらに、起動時もしくは動作中に、１以上の放電管の内の１つでも交流電力に位相反転が発生した場合に、パルス信号のみの送受信というデジタル的な処理により、全ての放電管点灯装置の鋸波発振器から出力されるパルス信号をリセットして同位相に修正するものである。　
実施例１
　図２は本発明の実施例１に係る放電管点灯装置の同期運転システムの構成図である。図２において、１以上の放電管点灯装置（この実施例では３つ）は、コントローラＩＣからなる制御回路部１－１～１－３（本発明の半導体集積回路に対応）、ＳＷネットワーク７－１～７－３、共振回路９－１～９－３、パネル３０に併設された放電管３－１～３－３とを有し、放電管３－１～３－３を点灯させる。制御回路部１－１～１－３の各々のＲＦ端子には定電流決定抵抗Ｒ２が接続され、各々のＣＦ端子にはコンデンサＣ２が接続され、各々のＣＳ端子にはコンデンサＣ６が接続されている。
　制御回路部１－１～１－３の各々のＴＲＩ端子は、共通線２ａにより共通に接続され、制御回路部１－１～１－３の各々のＰＳ端子は、共通線２ｂにより共通に接続され、制御回路部１－１～１－３の各々のＰＤ端子は、共通線２ｃにより共通に接続されている。
　各々の放電管点灯装置において、直流電源Ｖｉｎとグランドとの間には、ハイサイドのＰ型ＭＯＳＦＥＴＱｐ１（Ｐ型ＦＥＴＱｐ１と称する。）とローサイドのＮ型ＭＯＳＦＥＴＱｎ１（Ｎ型ＦＥＴＱｎ１と称する。）との第１直列回路が接続されている。Ｐ型ＦＥＴＱｐ１とＮ型ＦＥＴＱｎ１との接続点とグランドＧＮＤとの間には、コンデンサＣ３とトランスＴの一次巻線Ｐとの直列回路が接続され、トランスＴの二次巻線Ｓの一端にはリアクトルＬｒとコンデンサＣ４との直列回路が接続されている。
　Ｐ型ＦＥＴＱｐ１のソースに直流電源Ｖｉｎが供給され、Ｐ型ＦＥＴＱｐ１のゲートは制御回路部１－１～１－３のＤＲＶ１端子に接続されている。Ｎ型ＦＥＴＱｎ１のゲートは制御回路部１－１～１－３のＤＲＶ２端子に接続されている。
　トランスＴの二次巻線Ｓの一端はリアクトルＬｒを介して放電管３－１～３－３の一方の電極に接続され、放電管３－１～３－３の他方の電極はダイオードＤ１，Ｄ２及び抵抗Ｒ３，Ｒ４からなる管電流検出回路に接続されている。管電流検出回路は、放電管３－１～３－３に流れる電流を検出し、検出された電流に比例した電圧を、制御回路部１－１～１－３のＦＢ（フィードバック）端子を介して誤差増幅器１６の－端子に出力する。
　制御回路部１－１～１－３は、図３に示すように、定電流源ＣＣ１、定電流源ＣＣ２、パルス同期回路１１、鋸波発振器１２、信号比較器１３、再起動回路１４、ソフトスタート回路１５、誤差増幅器１６、ＰＷＭコンパレータ１７、初期化回路１８、分周器１９、ＮＡＮＤゲート２０ａ、ＡＮＤゲート２０ｂ、ドライバ２１ａ，２１ｂを有している。
　直流電源Ｖｉｎの電源供給Ｖｃｃを受けて基準電圧ＰＲＥＧが生成されて制御回路部１－１～１－３の内部の各部に供給されている。定電流源ＣＣ１は、ＲＦ端子を介して定電流決定抵抗Ｒ２の一端に接続され、定電流決定抵抗Ｒ２により任意に設定される定電流を供給する。
　鋸波発振器１２は、ＣＦ端子を介してコンデンサＣ２の一端に接続され、定電流源ＣＣ２の定電流によりコンデンサＣ２の充放電を行い、図４に示すような鋸波信号ＶＣＦを発生させ、鋸波信号ＶＣＦの上限値及び下限値に基づいて矩形のクロックＣＫを生成する。クロックＣＫは、図４に示すように、鋸波信号ＶＣＦに同期した立ち上がり期間がＨレベルで、立下り期間がＬレベルのパルス電圧波形であり、分周器１９及びパルス同期回路１１に送られる。鋸波発振器１２は、定電流決定抵抗Ｒ２とコンデンサＣ２とで決まる周波数の鋸波信号ＶＣＦを発生する。
　鋸波発振器１２は、定電流源ＣＣ２、抵抗Ｒ６，Ｒ７，Ｒ８、ＦＥＴＱ３，Ｑ４、コンパレータ１２１を有している。
　鋸波発振器１２では、ＦＥＴＱ３がオフのとき定電流源ＣＣ２の定電流によりコンデンサＣ２が充電されて、コンデンサＣ２の電圧、即ち、鋸波信号ＶＣＦの信号レベルが上昇する。
　コンパレータ１２１の反転端子は、パルス同期回路１１のＦＥＴＱ２のゲートと抵抗Ｒ６の一端と抵抗Ｒ７の一端とに接続され、抵抗Ｒ６の他端は電源ＰＲＥＧに接続され、抵抗Ｒ７の他端はＦＥＴＱ４のドレインに接続されている。コンパレータ１２１の非反転端子は、コンデンサＣ２の一端と定電流源ＣＣ２の一端と抵抗Ｒ８の一端に接続されている。コンパレータ１２１の出力端子は、ＦＥＴＱ３のゲートとＦＥＴＱ４のゲートに接続されている。
　そして、鋸波信号ＶＣＦの信号レベルがクロックＣＫの信号レベルの最大値Ｖｍａｘを超えると、コンパレータ１２１はＨレベルを出力し、ＦＥＴＱ３とＦＥＴＱ４はオンする。すると、クロックＣＫの信号レベルが低下する。
　また、コンデンサＣ２が放電して鋸波信号ＶＣＦの信号レベルが低下する。鋸波信号ＶＣＦの信号レベルがクロックＣＫの信号レベルの最小値Ｖｍｉｎ以下になると、コンパレータ１２１は、Ｌレベルを出力し、ＦＥＴＱ３とＦＥＴＱ４はオフする。
　このようにして、ＣＦ端子には、上限値が電圧Ｖｍａｘで下限値が電圧Ｖｍｉｎの鋸波信号（図４の鋸波信号ＶＣＦ）が発生し、抵抗Ｒ６と抵抗Ｒ７との接続点にはクロックＣＫが発生する。
　誤差増幅器１６は、反転端子に入力される管電流検出回路からの電圧ＶＦＢと非反転端子に入力される基準電圧Ｅ１との誤差電圧を増幅し、その誤差電圧出力ＶＦＢＯＵＴをＰＷＭコンパレータ１７の非反転端子へ出力する。ソフトスタート回路１５は、ＦＥＴＱ８がオフのときＣＳ端子に接続されたコンデンサＣ６を充電し、コンデンサＣ６の電圧ＶＣＳをＰＷＭコンパレータ１７の非反転端子に出力する。
　ＰＷＭコンパレータ１７は、非反転端子に入力される誤差増幅器１６からの誤差電圧出力ＶＦＢＯＵＴとソフトスタート回路１５からの電圧ＶＣＳとを比較し、低い方の信号が反転端子に入力されるＣＦ端子からの鋸波信号ＶＣＦ以上のときにＨレベルで、鋸波信号ＶＣＦ未満のときにＬレベルとなるパルス信号を生成して、ＮＡＮＤゲート２０ａとＡＮＤゲート２０ｂとに出力する。
　分周器１９は、フリップフロップ回路１９１とＡＮＤゲート１９２，１９３を有し、鋸波発振器１２からのパルス信号（クロックＣＫ）を分周し、分周されたパルス信号をＡＮＤゲート１９２を介してＮＡＮＤゲート２０ａに出力するとともに、分周されたパルス信号を反転したパルス信号（分周されたパルス信号に対して所定のデットタイムを有しても良い。）をＡＮＤゲート１９３を介してＡＮＤゲート２０ｂに出力する。
　ＮＡＮＤゲート２０ａは、分周器１９からの分周されたパルス信号とＰＷＭコンパレータ１７からの信号とのＮＡＮＤ論理を演算しドライバ２１ａ及びＤＲＶ１端子を介して第１駆動信号をＰ型ＦＥＴＱｐ１に出力する。ＡＮＤゲート２０ｂは、分周器１９からの分周され且つ反転されたパルス信号とＰＷＭコンパレータ１７からの信号とのＡＮＤ論理を演算しドライバ２１ｂ及びＤＲＶ２端子を介して第２駆動信号をＮ型ＦＥＴＱｎ１に出力する。
　ＰＷＭコンパレータ１７、ＮＡＮＤゲート２０ａ、ドライバ２１ａは、鋸波信号ＶＣＦの半周期未満に、放電管３－１～３－３に流れる電流に応じたパルス幅で放電管３－１～３－３に電流を流すようにＰ型ＦＥＴＱｐ１を駆動する第１駆動信号を発生する。
　ＰＷＭコンパレータ１７、ＡＮＤゲート２０ｂ、ドライバ２１ｂは、第１駆動信号と略同一パルス幅で略１８０度の位相差を持ち、第１駆動信号の発生時とは逆方向に放電管３－１～３－３に電流を流すようにＮ型ＦＥＴＱｎ１を駆動する第２駆動信号を発生する。
　以上の動作により、制御回路部１－１～１－３は、第１駆動信号と、第１駆動信号と略同一パルス幅で略１８０度の位相差を持つ第２駆動信号とにより、鋸波信号ＶＣＦの周波数で、Ｐ型ＦＥＴＱｐ１，Ｎ型ＦＥＴＱｎ１を交互にオン／オフさせて、放電管３－１～３－３に電力を供給するとともに、放電管３－１～３－３を流れる電流を所定値に制御することができる。
　次に、実施例１の放電管点灯装置の同期運転システムの特徴とする構成について説明する。
（パルス同期回路）
　パルス同期回路１１は、ＦＥＴＱ１，Ｑ２、抵抗Ｒ５、インバータ１１１，１１６、ＮＯＲゲート１１２，１１４、フリップフロップ回路１１３，１１５を有している。
　パルス同期回路１１は、鋸波発振器１２から入力される周波数情報を伝達するクロックＣＫであるパルス信号のＬレベルによりＦＥＴＱ２がオンすることで、図４に示すような同期パルス信号ＳＹを発生し、同期パルス信号ＳＹを端子ＴＲＩから共通線２ａを介して他の制御回路部に出力する。
　また、パルス同期回路１１は、共通線２ａに接続された他の制御回路部からの同期パルス信号ＳＹをＴＲＩ端子に入力する。同期パルス信号ＳＹのＨレベルはインバータ１１１で反転されてＬレベルがＮＯＲゲート１１４の一方の入力端子に入力される。
　一方、ＮＯＲゲート１１２は、クロックＣＫ（インバータ１１６の入力）がＨレベルで、同期パルス信号ＳＹがＬレベルのとき、Ｈレベルを出力する。この条件が揃い、フリップフロップ回路１１３がリセットされた状態で、同期パルス信号ＳＹがＨレベルになると、フリップフロップ回路１１３の出力端子ＱからＬレベルがＮＯＲゲート１１４に出力される。ＮＯＲゲート１１４は、フリップフロップ回路１１５のセット端子ＳにＨレベルを出力する。このため、フリップフロップ回路１１５の出力端子ＱからのＨレベルによりＦＥＴＱ１がオンするため、クロックＣＫの信号レベルは電圧Ｖｍｉｎとなる。
　鋸波信号ＶＣＦの信号レベルは、電圧Ｖｍｉｎよりも大きいため、コンパレータ１２１がＨレベルとなり、ＦＥＴＱ３とＦＥＴＱ４とがオンする。このため、コンデンサＣ２が放電される。
　その後、クロックＣＫがＬレベルになると、フリップフロップ回路１１３がセットされ、フリップフロップ回路１１５がリセットされ、ＦＥＴＱ１がオフしてコンデンサＣ２の充電が開始される。
　即ち、外部からの同期パルス信号ＳＹの立ち上がりを検出し、この立ち上がりタイミングで自己の鋸波発振器１２の鋸波信号ＶＣＦを生成するためのコンデンサＣ２を充電から強制的に放電に切り換えることで、鋸波信号ＶＣＦを外部からの同期パルス信号に同期させることができる。
　なお、自己のパルス同期回路１１が同期パルス信号ＳＹを外部に出力しているとき（即ち、ＦＥＴＱ２がオンしているとき）、あるいは、自己の鋸波発振器１２の鋸波信号ＶＣＦが放電期間中であるときには、フリップフロップ回路１１３の出力端子ＱからＮＯＲゲート１１４にＨレベルが出力されるので、ＦＥＴＱ１はオフとなる。このため、鋸波発振器１２の鋸波信号ＶＣＦに変化を与えない。
（信号比較器）
　信号比較器１３は、インバータ１３１、抵抗Ｒ９、ＦＥＴＱ５、ＮＯＲゲート１３２を有している。インバータ１３１は、ＡＮＤゲート１９２からのパルス信号（制御信号の位相情報であるＨレベル及びＬレベル）を反転し、反転されたパルス信号ＶＰＤＯをＦＥＴＱ５に出力するとともにＮＯＲゲート１３２に出力する。
　ＮＯＲゲート１３２は、インバータ１３１の出力ＶＰＤＯとＰＤ端子を介して他の制御回路部から入力されるパルス信号ＶＰＤとを比較し、両者の信号レベルがともにＬとなる場合には、１以上の放電管点灯装置間に発生するスイッチング素子Ｑｐ１，Ｑｎ１の位相外れを検出し、位相外れ検出信号を再起動回路１４に出力する。
（再起動回路）
　再起動回路１４は、抵抗Ｒ１０、ＦＥＴＱ６，Ｑ７，Ｑ８、インバータ１４１を有する。ＦＥＴＱ６は、信号比較器１３２のＮＯＲゲート１３２からの位相外れ検出信号（Ｈレベル）によりオンしてＬレベルの再起動信号ＶＰＳを生成し、Ｌレベルの再起動信号ＶＰＳをＰＳ端子を介して共通線２ｂに出力して他の制御回路部の再起動回路１４を動作させるとともに、自己のインバータ１４１に出力する。
　インバータ１４１は、信号比較器１３からのＬレベルを反転してＨレベルを出力する。ＦＥＴＱ７，ＦＥＴＱ８は、インバータ１４１からのＨレベルの再起動信号によりオンし、このオン信号により初期化回路１８とソフトスタート回路１５とを動作させる。
　初期化回路１８は、抵抗Ｒ１２、コンデンサＣ７、インバータ１８１を有し、ソフトスタート回路１５は、抵抗Ｒ１１、コンデンサＣ６を有している。
　初期化回路１８において、ＦＥＴＱ７のオンによりコンデンサＣ７が放電して、コンデンサＣ７の電圧が低下してインバータ１８１にＬレベルを出力する。インバータ１８１は、Ｈレベルをフリップフロップ回路１９１のリセット端子Ｒに出力し、分周器１９を強制的にリセットする。
　ソフトスタート回路１５は、ＦＥＴＱ８のオンによりＣＳ端子に接続されたコンデンサＣ６が放電した後、コンデンサＣ６を抵抗Ｒ１１により緩やかに充電する。
　次に、図５に示すタイミングチャートを参照しながら位相同期外れ検出動作を説明する。信号比較器１３のＰＤ端子には外部からパルス信号が入力される。また、インバータ１３１からは、反転されたパルス信号ＶＰＤＯが出力される。このため、時刻ｔ１～ｔ６では、ＮＯＲゲート１３２の出力はＬレベルとなり、ＦＥＴＱ６がオフとなる。このため、ＰＳ端子にはＨレベルが出力され、ＦＥＴＱ７，ＦＥＴＱ８がオフとなるため、ＣＳ端子のコンデンサＣ６の電圧ＶＣＳは、Ｈレベルとなる。
　一方、時刻ｔ６～ｔ７において、制御回路部の内部信号に異常があり、パルス信号ＶＰＤＯがＬレベルとなる。即ち、自己の制御回路部と他の制御回路部との位相がずれた場合には、外部からのパルス信号とインバータ１３１からのパルス信号とがＬレベルとなり、ＮＯＲゲート１３２の出力はＨレベルとなる。このため、ＦＥＴＱ６がオンするため、ＰＳ端子の信号ＶＰＳはＬレベルとなり、同時に、共通線２ｂにより接続された他の制御回路部のＶＰＳもＬレベルとなる。このため、全ての制御回路部が再起動する。
　ＦＥＴＱ７，ＦＥＴＱ８は、インバータ１４１からのＨレベルによりオンし、コンデンサＣ６が放電することにより、ＣＳ端子の電圧ＶＣＳが低下した後、時刻ｔ７以降にはコンデンサＣ６が緩やかに充電されていく。
　このコンデンサＣ６の電圧ＶＣＳはＰＷＭコンパレータ１７の非反転端子に入力される。ＰＷＭコンパレータ１７は、非反転端子に入力される誤差増幅器１６からの誤差電圧出力ＶＦＢＯＵＴとソフトスタート回路１５からの電圧ＶＣＳとを比較し、低い方の信号が反転端子に入力されるＣＦ端子からの鋸波信号ＶＣＦ以上のときにＨレベルで、鋸波信号ＶＣＦ未満のときにＬレベルとなるパルス信号を生成して、ＮＡＮＤゲート２０ａとＡＮＤゲート２０ｂとに出力する。これにより、複数のスイッチング素子Ｑｐ１，Ｑｎ１を駆動するための駆動信号のオン期間を徐々に増加するように制御する、ソフトスタート動作を開始する。
　このように本実施例の放電管の同期運転システムによれば、外部から同期パルス信号が入力されると、コンデンサＣ２は強制的に充放電され、外部からの同期パルス信号によって同期して制御回路部１－１～１－３が動作する。
　即ち、共通線２ａを介して複数の放電管点灯装置間で同期パルス信号を相互に送受信することにより複数の放電管３－１～３－３の各々の一端に周波数と位相とを揃えた電圧を印加するので、複数の放電管点灯装置が遠い距離に配置されても安定かつ容易に同周波数・同位相で正負対称の交流電力を負荷に供給できる。
　また、各放電管点灯装置間においてスイッチング素子Ｑｐ１，Ｑｎ１の位相外れが発生した場合には、制御回路部１－１～１－３は、ＰＤ端子を介して位相外れを検出し、位相外れを検出した放電管点灯装置の信号比較器１３が動作する。さらに、ＰＳ端子を介して各放電管点灯装置の再起動回路１４が動作することにより、各放電管点灯装置は再起動され、ソフトスタート動作が開始される。
実施例２
　図６は本発明の実施例２に係る放電管点灯装置の同期運転システムの構成図である。図６に示す実施例２の放電管点灯装置の同期運転システムは、図２に示す実施例１の放電管点灯装置の同期運転システムに対して、外部からの外部同期パルス信号を制御回路部１－１～１－３の各ＴＲＩ端子に入力した点が異なる。なお、図７は図６に示す実施例２の各々の放電管点灯装置の周波数同期動作のタイミングチャートである。
　このような実施例２の放電管点灯装置の同期運転システムであっても、実施例１の放電管点灯装置の同期運転システムの動作と同様に動作し、同様な効果が得られる。
実施例３
　図８は本発明の実施例３に係る放電管点灯装置の同期運転システムの構成図である。図８において、放電管３－１～３－２を搭載したパネル３の両側には放電管点灯装置３０ａ，３０ｂが設けらている。
　放電管点灯装置３０ａは、制御回路部１－１～１－２、ＳＷネットワーク７－１～７－２、共振回路９－１～９－２、ダイオードＤ１，Ｄ２及び抵抗Ｒ３，Ｒ４からなる管電流検出回路を有する。共振回路９－１の出力は、放電管３－１の一端に接続され、共振回路９－２の出力は、放電管３－２の一端に接続されている。
　放電管点灯装置３０ｂは、制御回路部１－３～１－４、ＳＷネットワーク７－３～７－４、共振回路９－３～９－４、ダイオードＤ１，Ｄ２及び抵抗Ｒ３，Ｒ４からなる管電流検出回路を有する。共振回路９－３の出力は、放電管３－１の他端に接続され、共振回路９－４の出力は、放電管３－２の他端に接続されている。
　制御回路部１－１～１－４の各々のＴＲＩ端子は、共通線２ａにより共通に接続され、制御回路部１－１～１－４の各々のＰＳ端子は、共通線２ｂにより共通に接続され、制御回路部１－１～１－４の各々のＰＤ端子は、共通線２ｃにより共通に接続されている。
　放電管３－１～３－２の一端に接続した変圧器Ｔの二次巻線Ｓと、放電管３－１～３－２の他端に接続した変圧器Ｔａの二次巻線Ｓとは、極性が異なる。このため、放電管３－１～３－２の両端には逆位相の電圧が印加される。
　このように本実施例の放電管点灯装置の同期運転システムによれば、共通線２ａを介する複数の放電管点灯装置の制御回路部１－１～１－４間で同期パルス信号を相互に送受信することにより複数の放電管３－１～３－２の各々の両端に、周波数を揃え且つ位相を反転させた電圧を印加するので、複数の放電管３－１～３－２を点灯させることができる。
　なお、実施例３の制御回路部１－１～１－４のＴＲＩ端子には外部同期パルス信号を入力するように構成しても良く、この場合にも実施例３の効果と同様な効果が得られる。
実施例４
　図９は本発明の実施例４に係る放電管点灯装置の構成図である。図１０は図９に示す実施例４の放電管点灯装置に設けられた制御回路部の構成図である。図９に示す放電管点灯装置を複数個並列に接続して、放電管点灯装置の同期運転システムを構成することができる。
　実施例１乃至実施例３の放電管点灯装置は、ハーフブリッジ構成のスイッチング素子Ｑｐ１，Ｑｎ１からなるＳＷネットワーク７を用いたが、実施例４の放電管点灯装置は、フルブリッジ構成のスイッチング素子Ｑｐ１，Ｑｎ１，Ｑｐ２，Ｑｎ２からなるＳＷネットワーク７ａを用いたことを特徴とする。
　図９において、直流電源Ｖｉｎとグランドとの間には、Ｐ型ＦＥＴＱｐ１とＮ型ＦＥＴＱｎ１との第１直列回路が接続されている。直流電源Ｖｉｎとグランドとの間には、Ｐ型ＦＥＴＱｐ２とＮ型ＦＥＴＱｎ２との第２直列回路が接続されている。
　Ｐ型ＦＥＴＱｐ１とＮ型ＦＥＴＱｎ１との接続点とＰ型ＦＥＴＱｐ２とＮ型ＦＥＴＱｎ２との接続点との間には、コンデンサＣ３とトランスＴの一次巻線Ｐとの直列回路が接続されている。
　Ｐ型ＦＥＴＱｐ１のソースに直流電源Ｖｉｎが供給され、Ｐ型ＦＥＴＱｐ１のゲートは制御回路部１ａのＤＲＶ１端子に接続されている。Ｎ型ＦＥＴＱｎ１のゲートは制御回路部１ａのＤＲＶ３端子に接続されている。
　Ｐ型ＦＥＴＱｐ２のソースに直流電源Ｖｉｎが供給され、Ｐ型ＦＥＴＱｐ２のゲートは制御回路部１ａのＤＲＶ２端子に接続されている。Ｎ型ＦＥＴＱｎ２のゲートは制御回路部１ａのＤＲＶ４端子に接続されている。
　トランスＴの二次巻線Ｓの一端はリアクトルＬｒを介して放電管３の一方の電極に接続され、放電管３の他方の電極はダイオードＤ１，Ｄ２及び抵抗Ｒ３，Ｒ４からなる管電流検出回路に接続されている。
　図１０に示す制御回路部１ａは、図３に示す制御回路部の構成に対して、ドライバの構成が異なる。即ち、制御回路部１ａは、ＮＡＮＤゲート２２ａ，２２ｂ、ドライバ２１ａ～２１ｄを有する。ＮＡＮＤゲート２２ａは、ＡＮＤゲート１９２の出力とＰＷＭコンパレータ１７の出力とのＮＡＮＤ論理を演算し、ＮＡＮＤ出力をドライバ２１ａ，２１ｂに出力する。ＮＡＮＤゲート２２ｂは、ＡＮＤゲート１９３の出力とＰＷＭコンパレータ１７の出力とのＮＡＮＤ論理を演算し、ＮＡＮＤ出力をドライバ２１ｃ，２１ｄに出力する。
　このように構成された実施例４の放電管点灯装置であっても、実施例１乃至実施例３の放電管点灯装置の動作と同様に動作し、同様な効果が得られる。
　なお、本発明は、上述した実施例１乃至実施例４の放電管点灯装置の同期運転システムに限定されるものではない。実施例１乃至実施例４の放電管点灯装置では、パルス同期回路１１が同期パルス信号（トリガ信号）のＨレベル（立ち上がり）を検出することで、同期をとるように構成したが、例えば、パルス同期回路１１は、トリガ信号のＬレベル（立ち下がり）を検出することで、同期を取るように構成しても良い。
　また、実施例１乃至実施例４の放電管点灯装置では、鋸波発振器１２を用いたが、例えば、三角波信号を発生する三角波発振器を用いても良い。
　また、図９に示すＤＲＶ１端子の出力とＤＲＶ３端子の出力及びＤＲＶ２端子の出力とＤＲＶ４端子の出力は、それぞれ、同時にオンするのを防止するためにデットタイムを設けるようにしても良い。
　さらに、複数の放電管は、少なくとも１灯のＣＣＦＬやＥＥＦＬのような放電管、又は、コンデンサ等と放電管とを直列に接続したものを用いても良い。
発明の効果
　本発明によれば、共通線を介して１以上の放電管点灯装置間で同期パルス信号を相互に送受信することにより１以上の放電管の各々の一端に周波数と位相とを揃えた電圧を印加するので、１以上の放電管点灯装置が遠い距離に配置されても安定かつ容易に同周波数・同位相又は逆位相で正負対称の交流電力を負荷に供給できる。
　また、１以上の放電管点灯装置が遠い距離に配置されても、システム外部から入力される同期パルス信号を基準として、安定かつ容易に同周波数・同位相又は逆位相で正負対称の交流電力を負荷に供給できる。
（米国指定）
　本国際特許出願は米国指定に関し、２００８年３月２４日に出願された日本国特許出願第２００８－０７６１５５（２００８年３月２４日出願）について米国特許法第１１９条（ａ）に基づく優先権の利益を援用し、当該開示内容を引用する。

Claims (12)

  1. 　１以上の放電管点灯装置の各々を共通線で共通接続し、前記１以上の放電管点灯装置の交流電力を１以上の放電管に供給する放電管点灯装置の同期運転システムであって、
    　前記１以上の放電管点灯装置の各々は、
    　トランスの一次巻線と二次巻線との少なくとも一方の巻線にコンデンサが接続され、その出力に前記放電管が接続された共振回路と、
    　直流電源の両端に接続され且つ前記共振回路内の前記トランスの一次巻線と前記コンデンサとに電流を流すための複数のスイッチング素子と、
    　前記複数のスイッチング素子をＰＷＭ制御するための鋸波信号を発生する鋸波発振器と、
    　前記鋸波発振器からの鋸波信号に基づき前記複数のスイッチング素子を制御するＰＷＭ信号を出力するＰＷＭコンパレータと、
    　前記鋸波発振器からの鋸波信号の周波数情報を伝達するパルス信号に基づく同期パルス信号を前記共通線に出力し、前記共通線から前記同期パルス信号を入力したとき前記鋸波発振器からの鋸波信号の発振周波数を前記共通線からの前記同期パルス信号の周波数に同期させるパルス同期回路とを備え、
    　前記共通線を介する前記１以上の放電管点灯装置間で前記同期パルス信号を相互に送受信することにより前記１以上の放電管の各々の一端に周波数と位相とを揃えた電圧を印加して前記１以上の放電管を点灯させることを特徴とする放電管点灯装置の同期運転システム。
  2. 　１以上の放電管点灯装置の各々を共通線で共通接続し、前記１以上の放電管点灯装置の交流電力を１以上の放電管に供給する放電管点灯装置の同期運転システムであって、
    　前記１以上の放電管点灯装置の各々は、
    　トランスの一次巻線と二次巻線との少なくとも一方の巻線にコンデンサが接続され、その出力に前記放電管が接続された共振回路と、
    　直流電源の両端に接続され且つ前記共振回路内の前記トランスの一次巻線と前記コンデンサとに電流を流すための複数のスイッチング素子と、
    　前記複数のスイッチング素子をＰＷＭ制御するための鋸波信号を発生する鋸波発振器と、
    　前記鋸波発振器からの鋸波信号に基づき前記複数のスイッチング素子を制御するＰＷＭ信号を出力するＰＷＭコンパレータと、
    　前記鋸波発振器からの鋸波信号の周波数情報を伝達するパルス信号に基づく同期パルス信号を前記共通線に出力し、前記共通線から前記同期パルス信号を入力したとき前記鋸波発振器からの鋸波信号の発振周波数を前記共通線からの前記同期パルス信号の周波数に同期させるパルス同期回路とを備え、
    　前記共通線を介する前記１以上の放電管点灯装置間で前記同期パルス信号を相互に送受信することにより前記１以上の放電管の各々の両端に、周波数を揃え且つ位相を反転させた電圧を印加して前記１以上の放電管を点灯させることを特徴とする放電管点灯装置の同期運転システム。
  3. 　前記１以上の放電管点灯装置の各々は、
    　前記複数のスイッチング素子の前記ＰＷＭ信号の位相情報を伝達するパルス信号を前記共通線に出力し、前記共通線から前記パルス信号を入力したとき入力された前記パルス信号の位相に対して自己のパルス信号の位相が異なる場合には位相外れ検出信号を出力する信号比較器と、
    　前記信号比較器からの位相外れ検出信号に基づき前記パルス信号をリセットして各放電管点灯装置を再起動させるための再起動信号を生成し前記共通線に出力する再起動回路と、
    　を備えることを特徴とする請求項１記載の放電管点灯装置の同期運転システム。
  4. 　前記１以上の放電管点灯装置の各々は、
    　前記複数のスイッチング素子の前記ＰＷＭ信号の位相情報を伝達するパルス信号を前記共通線に出力し、前記共通線から前記パルス信号を入力したとき入力された前記パルス信号の位相に対して自己のパルス信号の位相が異なる場合には位相外れ検出信号を出力する信号比較器と、
    　前記信号比較器からの位相外れ検出信号に基づき前記パルス信号をリセットして各放電管点灯装置を再起動させるための再起動信号を生成し前記共通線に出力する再起動回路と、
    　を備えることを特徴とする請求項２記載の放電管点灯装置の同期運転システム。
  5. 　前記１以上の放電管点灯装置の各々は、
    　前記再起動回路からの再起動信号に基づき前記複数のスイッチング素子を駆動するための駆動信号のオン期間を徐々に増加するように制御するソフトスタート動作を行うソフトスタート回路を備えることを特徴とする請求項３記載の放電管点灯装置の同期運転システム。
  6. 　前記１以上の放電管点灯装置の各々は、
    　前記再起動回路からの再起動信号に基づき前記複数のスイッチング素子を駆動するための駆動信号のオン期間を徐々に増加するように制御するソフトスタート動作を行うソフトスタート回路を備えることを特徴とする請求項４記載の放電管点灯装置の同期運転システム。
  7. 　トランスの一次巻線と二次巻線との少なくとも一方の巻線にコンデンサが接続され、その出力に放電管が接続された共振回路と、
    　直流電源の両端に接続され且つ前記共振回路内の前記トランスの一次巻線と前記コンデンサとに電流を流すための複数のスイッチング素子と、
    　前記複数のスイッチング素子をＰＷＭ制御するための鋸波信号を発生する鋸波発振器と、
    　前記鋸波発振器からの鋸波信号に基づき前記複数のスイッチング素子を制御するＰＷＭ信号を出力するＰＷＭコンパレータと、
    　前記鋸波発振器からの鋸波信号の周波数情報を伝達するパルス信号に基づく同期パルス信号を外部に出力し、外部から前記同期パルス信号を入力したとき前記鋸波発振器からの鋸波信号の発振周波数を外部からの前記同期パルス信号の周波数に同期させるパルス同期回路と、
    を備えることを特徴とする放電管点灯装置。
  8. 　前記複数のスイッチング素子の前記ＰＷＭ信号の位相情報を伝達するパルス信号を外部に出力し、外部から前記パルス信号を入力したとき入力された前記パルス信号の位相に対して自己のパルス信号の位相が異なる場合には位相外れ検出信号を出力する信号比較器と、
    　前記信号比較器からの位相外れ検出信号に基づき前記パルス信号をリセットして各放電管点灯装置を再起動させるための再起動信号を生成し外部に出力する再起動回路と、
    を備えることを特徴とする請求項７記載の放電管点灯装置。
  9. 　前記再起動回路からの再起動信号に基づき前記複数のスイッチング素子を駆動するための駆動信号のオン期間を徐々に増加するように制御するソフトスタート動作を行うソフトスタート回路を備えることを特徴とする請求項８記載の放電管点灯装置。
  10. 　負荷に供給する電源をオン／オフする複数のスイッチング素子を制御するための半導体集積回路であって、
    　前記複数のスイッチング素子をＰＷＭ制御するための鋸波信号を発生する鋸波発振器と、
    　前記鋸波発振器からの鋸波信号に基づき前記複数のスイッチング素子を制御するＰＷＭ信号を出力するＰＷＭコンパレータと、
    　前記鋸波発振器からの鋸波信号の周波数情報を伝達するパルス信号に基づく同期パルス信号を外部に出力し、外部から前記同期パルス信号を入力したとき前記鋸波発振器からの鋸波信号の発振周波数を外部からの前記同期パルス信号の周波数に同期させるパルス同期回路と、
    を備えることを特徴とする半導体集積回路。
  11. 　前記複数のスイッチング素子の前記ＰＷＭ信号の位相情報を伝達するパルス信号を外部に出力し、外部から前記パルス信号を入力したとき入力された前記パルス信号の位相に対して自己のパルス信号の位相が異なる場合には位相外れ検出信号を出力する信号比較器と、
    　前記信号比較器からの位相外れ検出信号に基づき前記パルス信号をリセットして各放電管点灯装置を再起動させるための再起動信号を生成し外部に出力する再起動回路と、
    を備えることを特徴とする請求項１０記載の半導体集積回路。
  12. 　前記再起動回路からの再起動信号に基づき前記複数のスイッチング素子を駆動するための駆動信号のオン期間を徐々に増加するように制御するソフトスタート動作を行うソフトスタート回路を備えることを特徴とする請求項１１記載の半導体集積回路。
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