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WO2009113427A1 - 半導体装置、その製造方法及び表示装置 - Google Patents

半導体装置、その製造方法及び表示装置 Download PDF

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WO2009113427A1
WO2009113427A1 PCT/JP2009/053992 JP2009053992W WO2009113427A1 WO 2009113427 A1 WO2009113427 A1 WO 2009113427A1 JP 2009053992 W JP2009053992 W JP 2009053992W WO 2009113427 A1 WO2009113427 A1 WO 2009113427A1
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WO
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semiconductor device
base layer
pmos transistor
substrate
gate electrode
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PCT/JP2009/053992
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French (fr)
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福島康守
高藤裕
守口正生
多田憲史
スティーブン ロイ ドロース
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Sharp Corp
Original Assignee
Sharp Corp
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Priority to US12/922,119 priority patent/US20110006376A1/en
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    • H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon

Definitions

  • the present invention relates to a semiconductor device, a manufacturing method thereof, and a display device. More specifically, the present invention relates to a semiconductor device suitable for a display device such as a liquid crystal display device or an organic electroluminescence display device, a manufacturing method thereof, and a display device.
  • a semiconductor device is an electronic device that includes an active element that utilizes electrical characteristics of a semiconductor, and is widely applied to, for example, audio equipment, communication equipment, computers, and home appliances.
  • a semiconductor device including a three-terminal active element such as a thin film transistor (hereinafter also referred to as “TFT”) or a MOS (Metal Oxide Semiconductor) transistor is an active matrix liquid crystal display device (hereinafter also referred to as “liquid crystal display”).
  • TFT thin film transistor
  • MOS Metal Oxide Semiconductor
  • liquid crystal display an active matrix liquid crystal display device
  • a display device such as an organic electroluminescence display device (hereinafter also referred to as “organic EL display”), it is used as a switching element provided for each pixel, a control circuit for controlling each pixel, and the like.
  • an SOI (Silicon on Insulator) substrate which is a silicon substrate in which a single crystal silicon layer is formed on the surface of an insulating layer.
  • the insulating layer is formed of, for example, a silicon oxide film (SiO 2 ).
  • the thickness of the single crystal silicon layer it is preferable to reduce the thickness of the single crystal silicon layer from the viewpoint of increasing the operation speed of the device and further reducing the parasitic capacitance.
  • various methods such as mechanical polishing, chemical mechanical polishing (CMP), and a method using porous silicon are known.
  • CMP chemical mechanical polishing
  • a method by hydrogen injection hydrogen is injected into a semiconductor substrate, bonded to another substrate, and then subjected to heat treatment to separate the semiconductor substrate along the hydrogen injection layer.
  • a smart cut method for transferring an image onto the upper surface see, for example, Non-Patent Documents 1 and 2).
  • an SOI substrate which is a silicon substrate in which a single crystal silicon layer is formed on the surface of an insulating layer can be formed.
  • a device such as a transistor over such a substrate structure, parasitic capacitance can be reduced and insulation resistance can be increased, so that high performance and high integration of the device can be achieved.
  • the surface of the element isolation insulating film or the LOCOS oxide film is formed on the base layer of the first region.
  • a technique is disclosed in which a release layer is formed on a base layer with the same height as the film covering the active region (see, for example, Patent Document 1).
  • M.M. Bruel “SOI Technology (Silicon on Insulator Material Technology)”, Electronics Letters, USA, 1995, Vol. 31, No. 14, p. 1201-1202 Michael Bruel and three others, “Smart Cut: New SOI Technology Based on Hydrogen Injection and Wafer Bonding” Japan, 1997, Vol. 36, No. 3B, p. 1636-1641 Yuan Taur, Tak H. By Ning, Kentaro Shibahara, and five other translations of "The foundation of Taua Nin's latest VLSI”, Maruzen, 2002, p261-263 JP 2006-66591 A
  • the inventors of the present invention have formed a release layer in a base layer on which a device portion including an element such as a MOS transistor is formed, joined the device portion to another substrate, and then part of the base layer along the release layer. It has been found that the substrate layer can be thinned by separating and removing. In addition, it has been found that a device part including an element such as a MOS transistor can be made thin on another substrate by utilizing this. Then, by using the other substrate to which the device portion is bonded as a transparent substrate, it becomes possible to apply a semiconductor device having a thin base layer to a display device such as a liquid crystal display device or an organic electroluminescence display device. .
  • the NMOS transistor has good characteristics.
  • the sub-threshold characteristic of the PMOS transistor may deteriorate.
  • FIG. 25 is a graph showing operating characteristics of a conventional NMOS transistor and PMOS transistor formed in a thin single crystal silicon layer and bonded to another substrate.
  • the present invention has been made in view of the above situation, and a semiconductor device capable of improving the subthreshold characteristics of a PMOS transistor formed on a thinned base layer layer and bonded to another substrate, and its An object of the present invention is to provide a manufacturing method and a display device.
  • the present inventors have made various studies on a semiconductor device, a manufacturing method thereof, and a display device that can improve the subthreshold characteristics of a PMOS transistor formed on a thinned base layer and bonded to another substrate.
  • attention is paid to the position where the electric conduction path (hereinafter also referred to as channel) of the PMOS transistor is formed.
  • FIG. 26 is a schematic cross-sectional view of a conventional MOS transistor formed on a thinned base layer and bonded to another substrate, where (a) shows an NMOS transistor and (b) shows a PMOS transistor. .
  • the NMOS transistor 100 has a source / drain region 104, a P well region 108, and a channel 105.
  • the source / drain region 104 and the P well region 108 are formed in the base layer 103.
  • the channel 105 is formed on the side of the base layer 103 where the gate electrode 101 is formed (in the vicinity of the gate insulating film 102 of the P well region 108).
  • the NMOS transistor 100 is a surface channel type MOS transistor.
  • the channel 105 is hardly affected by the surface of the base layer 103 opposite to the side where the gate electrode 101 is disposed.
  • the PMOS transistor 110 is a buried channel type MOS transistor. That is, in the PMOS transistor 110, the channel 115 is located slightly deeper than the boundary between the gate insulating film 112 and the N well region 107 (region sandwiched between the source / drain regions 114) so that the potential for holes is minimized. It is formed.
  • the channel 115 is formed with irregularities on the surface of the base layer 113 opposite to the side where the gate electrode 111 is disposed, 113 is affected by etching damage in the thinning process 113. As a result, the subthreshold characteristic of the PMOS transistor 110 is expected to deteriorate.
  • the channel of the PMOS transistor is the gate of the PMOS transistor.
  • the channel of the PMOS transistor is the gate electrode of the PMOS transistor.
  • the sub-threshold characteristics of the PMOS transistor can be improved without being affected by unevenness of the surface of the base layer opposite to the side where the gate electrode is disposed and the etching damage in the thinning process of the base layer. I came up with the idea that the above issues could be solved Is the present invention has been completed.
  • the first aspect of the present invention is a semiconductor device including a substrate and a device portion bonded to the substrate, wherein the device portion includes a base layer and a PMOS transistor.
  • the semiconductor device includes one electrical conduction path and a first gate electrode, and the first electrical conduction path is formed on a side of the base layer on which the first gate electrode is disposed.
  • the base layer has the first electric conduction path (channel of the PMOS transistor) on the side where the first gate electrode (gate electrode of the PMOS transistor) is disposed. That is, the PMOS transistor is a surface channel type MOS transistor. As a result, even if the thickness of the base layer is reduced, the channel of the PMOS transistor is not affected by the unevenness of the surface of the base layer on the side opposite to the side where the gate electrode is disposed, or etching damage in the thinning process of the base layer. Not affected. As a result, a PMOS transistor having a good subthreshold characteristic can be obtained.
  • a gate insulating film is disposed between the gate electrode of the PMOS transistor and the base layer. Therefore, the electric conduction path of the PMOS transistor in the semiconductor device of the present invention can also be expressed as being formed on the side of the base layer where the gate insulating film is disposed.
  • an electric conduction path is a region through which current flows when a voltage is applied between a source region and a drain region (an inversion layer formed between the source region and the drain region).
  • the channel has a certain spread, and the peak position (position where the electron or hole concentration is highest) is from the interface between the gate insulating film and the substrate layer. It is known to be approximately 2 nm. It is also known that the existence probability of electrons or holes becomes zero at the interface between the gate insulating film and the base layer. Therefore, the position where the channel of the PMOS transistor is formed may be within a range of 0.1 nm to 5 nm from the interface between the gate insulating film and the base layer, as in the case of a general surface channel MOS transistor.
  • the device portion is a portion composed of one or more elements formed in the base layer.
  • the number of elements included in the device section is not particularly limited, and may be one or may be several million or more. That is, the device unit may be an integrated circuit or may be a so-called integrated circuit chip.
  • the device unit may be a large scale integrated circuit (LSI).
  • the elements included in the device section are not particularly limited, and may include elements other than the PMOS transistor and NMOS transistor.
  • a diode, a resistor, a bipolar transistor, a capacitor, an inductance, and the like may be included.
  • the sub-threshold characteristic of the PMOS transistor formed on the thinned base layer and bonded to another substrate can be improved. It is possible to improve the performance of the device portion bonded to the. Therefore, a part with a high degree of integration (a fine transistor such as a memory, a CPU, and a control circuit) can be formed on the device part to make the device part an integrated circuit or an LSI. In addition, a large-sized electrical element such as a large-area capacitor or inductor can be formed on the substrate. In this way, it is possible to optimally design a semiconductor device that finally operates after being integrated on a substrate, and as a result, it is possible to manufacture such a semiconductor device with a high yield rate and productivity. Become.
  • a semiconductor device is a semiconductor device comprising a substrate and a device portion bonded to the substrate, wherein the device portion includes a base layer and a PMOS transistor, and the PMOS transistor is This is a semiconductor device which is a surface channel type MOS transistor.
  • the semiconductor device according to the second aspect of the present invention can achieve the same effects as the semiconductor device according to the first aspect of the present invention.
  • the term “semiconductor device according to the invention” refers to both the semiconductor device according to the first invention and the semiconductor device according to the second invention.
  • the configuration of the semiconductor device of the present invention is not particularly limited as long as it includes the above-described components as essential, and may or may not include other components. Absent. A preferred embodiment of the semiconductor device of the present invention will be described in detail below. In addition, you may use various forms shown below suitably combining.
  • the base layer is preferably formed by separating and removing a part along a release layer containing a release substance.
  • the base layer is preferably formed by further thinning after part of the base layer is separated and removed along the release layer. This makes it possible to appropriately set the thickness of the base layer in order for an element such as a PMOS transistor included in the device portion to obtain desired characteristics. Note that the thickness of the base layer is closely related to the characteristics of the MOS transistor (threshold voltage, short channel effect, etc.), and the thickness of the base layer tends to decrease as the MOS transistor becomes finer. . In order for the MOS transistor to obtain desired characteristics, the base layer needs to have an appropriate thickness.
  • the stripping material preferably contains at least one of hydrogen and an inert element. Thereby, a part of the base layer on which the release layer is formed can be easily separated and removed.
  • the peeling material may include only hydrogen, may include only an inert element, or may include both hydrogen and an inert element.
  • the method of making the PMOS transistor a surface channel MOS transistor is not particularly limited.
  • a method of forming the gate electrode (first gate electrode) of the PMOS transistor with P + polysilicon (see, for example, Non-Patent Document 3). ) Can be suitably used. That is, the first gate electrode preferably includes P-type conductive polysilicon. According to this method, the state of the energy band for holes in the PMOS transistor is exactly the same as the state of the energy band for electrons in the NMOS transistor if the polarity is reversed.
  • the PMOS transistor also operates as a surface channel MOS transistor.
  • the material of the first gate electrode is not limited to metal.
  • the first gate electrode When the first gate electrode includes P-type conductive polysilicon, the first gate electrode preferably includes a P-type impurity element. As a result, polysilicon having P-type conductivity can be changed to P + polysilicon, so that the PMOS transistor can be easily made into a surface channel MOS transistor.
  • the P-type impurity element preferably contains boron. Thereby, the PMOS transistor can be more easily converted into a surface channel type MOS transistor.
  • the concentration of the P-type impurity element is preferably 1 ⁇ 10 19 to 1 ⁇ 10 22 cm ⁇ 3 .
  • substrate is not specifically limited if a device part can be joined, It is preferable that it is a glass substrate or a single crystal silicon substrate. Thereby, for example, when a glass substrate is applied to the substrate, the substrate becomes transparent, so that the semiconductor device of the present invention can be applied to a display device such as a liquid crystal display device.
  • the base layer is not particularly limited as long as it is a layer in which an element can be formed, but is preferably a layer containing a semiconductor with high crystallinity such as single crystal silicon or polycrystalline silicon, and more specifically, a single crystal At least one selected from the group consisting of a silicon semiconductor, a group IV semiconductor, a group II-VI compound semiconductor, a group III-V compound semiconductor, a group IV-IV compound semiconductor, a mixed crystal containing these group elements, and an oxide semiconductor Preferably it contains two semiconductors.
  • the semiconductor device of the present invention can be suitably used for applications such as optical devices such as light emitting diodes, photodiodes, and solid state lasers, high-speed operation devices, and high-temperature operation devices.
  • the semiconductor device may include a conductive layer and an electric element formed on the substrate in addition to the device portion, and the PMOS transistor may be electrically connected to the electric element through the conductive layer. . Accordingly, since the electric element can be controlled by the device unit including the PMOS transistor, for example, by using the electric element as a pixel switching element, the semiconductor device according to the present invention can be used as a peripheral driver circuit such as a drive circuit or a control circuit. Etc. and the pixel portion can be suitably used for applications such as a liquid crystal display (so-called monolithic liquid crystal display).
  • the device portion further includes an NMOS transistor, and the NMOS transistor includes a second electric conduction path and a second gate electrode, and the second conduction path includes the second gate electrode of the base layer. It is preferably formed on the other side.
  • both the PMOS transistor and the NMOS transistor can be surface channel MOS transistors, so that a CMOS transistor having excellent subthreshold characteristics can be formed in the device portion.
  • the second gate electrode means a gate electrode of an NMOS transistor.
  • the second electric conduction path means an electric conduction path of the NMOS transistor.
  • the method of making the NMOS transistor a surface channel type MOS transistor is not particularly limited.
  • a method of forming the gate electrode (second gate electrode) of the NMOS transistor with N + polysilicon (for example, Non-Patent Document 3) can be preferably used. That is, the second gate electrode preferably includes N-type conductive polysilicon.
  • the material of the second gate electrode is not limited to metal.
  • the second gate electrode When the second gate electrode includes N-type conductive polysilicon, the second gate electrode preferably includes an N-type impurity element. Thereby, since the N-type conductive polysilicon can be changed to N + polysilicon, the NMOS transistor can be easily made into a surface channel type MOS transistor.
  • the N-type impurity element preferably contains at least one of phosphorus and arsenic. Thereby, the NMOS transistor can be more easily converted into a surface channel type MOS transistor. Note that the N-type impurity element may include only phosphorus, may include only arsenic, or may include both phosphorus and arsenic.
  • the concentration of the N-type impurity element is preferably 1 ⁇ 10 19 to 1 ⁇ 10 22 cm ⁇ 3 .
  • the semiconductor device includes a conductive layer and an electric element formed on the substrate, and the PMOS transistor and the NMOS transistor are electrically connected to the electric element through the conductive layer. May be.
  • a CMOS transistor can be constituted by a PMOS transistor and an NMOS transistor, and thus an electric element can be controlled by a device portion having excellent integration and power consumption.
  • the present invention also relates to a method for manufacturing a semiconductor device according to the present invention, wherein the manufacturing method forms a release layer including a release material on a part of the base layer after forming the MOS transistor.
  • the manufacturing method of the semiconductor device of the present invention may or may not include other processes, and is not particularly limited.
  • the method for separating and removing a part of the base layer is not particularly limited, but for example, heat treatment can be suitably used. That is, the separation / removal step is preferably performed by heat treatment. Thereby, a part of the base layer on which the release layer is formed can be easily separated and removed.
  • the semiconductor device manufacturing method preferably includes a thinning step of further thinning the base layer after the separation and removal step. This makes it possible to appropriately set the thickness of the base layer in order for the PMOS transistor included in the device portion to obtain desired characteristics.
  • the present invention is also a display device including the semiconductor device of the present invention or the semiconductor device manufactured by the method of manufacturing a semiconductor device of the present invention. Accordingly, since a semiconductor device including a high-density device portion having excellent transistor characteristics can be mounted on the display device, the display device can be thinned, framed, and highly functional.
  • the manufacturing method thereof, and the display device of the present invention it is possible to improve the subthreshold characteristic of the PMOS transistor formed on the thinned base layer and bonded to another substrate.
  • FIG. 1 is a schematic cross-sectional view showing the structure of the semiconductor device of the first embodiment.
  • one NMOS transistor and one PMOS transistor are shown, but the elements formed in the device portion are not limited to these and can be applied to any semiconductor element. Further, the number of elements included in the device section is not limited from 1 to several million.
  • the semiconductor device 70 of this embodiment includes a glass substrate 38, a device unit 60 bonded on the glass substrate 38, and an electric element such as an active element or a passive element formed on the glass substrate 38. And an element 42. Further, the glass substrate 38, the device unit 60, and the electric element 42 are covered with a protective film 39, and the NMOS transistor 50 n and the PMOS transistor 50 p included in the device unit 60 are connected to a metal wiring (conductive layer) 41 via the contact hole 40. And electrically connected to the electric element 42.
  • the device section 60 includes a silicon layer (silicon substrate, base layer) 1, an NMOS transistor 50n, a PMOS transistor 50p, a planarizing film 37, an interlayer insulating film 34, a planarizing film 31, and a metal wiring 36.
  • a silicon layer silicon substrate, base layer
  • an NMOS transistor 50n a PMOS transistor 50p
  • a planarizing film 37 an interlayer insulating film 34
  • a planarizing film 31 stacked in this order from the glass substrate 38 side to the silicon layer 1 side.
  • the PMOS transistor 50p includes an active region 13a, a P-type low concentration impurity region 23, a P-type high concentration impurity region 30, a gate oxide film (gate insulating film) 16, and a gate electrode 17p (first gate electrode).
  • the P-type low concentration impurity region 23, the P-type high concentration impurity region 30, and the gate oxide film 16 are included in the silicon layer 1.
  • the gate electrode 17p is provided on the side facing the silicon layer 1 with the gate oxide film 16 interposed therebetween.
  • the P-type high concentration impurity region 30 is connected to a metal wiring (conductive layer) 41 by a metal electrode 36 through a contact hole 35.
  • the NMOS transistor 50n includes an active region 13b, an N-type low concentration impurity region 20, an N-type high concentration impurity region 27, a gate oxide film 16, and a gate electrode 17n (second gate electrode).
  • the active region 13b, the N-type low concentration impurity region 20, the N-type high concentration impurity region 27, and the gate oxide film 16 are included in the silicon layer 1.
  • the gate electrode 17n is provided on the side facing the silicon layer 1 with the gate oxide film 16 in between.
  • the N-type high concentration impurity region 27 is connected to a metal wiring (conductive layer) 41 by a metal electrode 36 through a contact hole 35.
  • the gate electrode 17p is made of P + polysilicon, while the gate electrode 17n is made of N + polysilicon.
  • the PMOS transistor 50p and the NMOS transistor 50n can be surface channel MOS transistors. That is, the silicon layer 1 has a channel (first electrical conduction path) of the PMOS transistor 50p and a channel (first channel of the NMOS transistor 50n) on the side where the gate electrodes 17p and 17n are disposed (the side where the gate oxide film 16 is disposed). Second electrical conduction path).
  • the channel of the PMOS transistor 50p and the channel of the NMOS transistor 50n are near the surface (gate oxidation) of the silicon layer 1 on the side where the gate electrodes 17p and 17n are arranged (the side where the gate oxide film 16 is arranged). (A region of 0.1 nm to 5 nm from the interface between the film 16 and the silicon layer 1).
  • the channel of the PMOS transistor 50p and the channel of the NMOS transistor 50n are etched in the surface unevenness of the silicon layer 1 on the side opposite to the side where the gate electrodes 17p and 17n are disposed, or in the thinning process of the silicon layer 1. It is not affected by damage.
  • the PMOS transistor 50p and the NMOS transistor 50n can obtain good subthreshold characteristics.
  • 2 to 23 are schematic cross-sectional views showing the manufacturing steps of the semiconductor device of the first embodiment.
  • a thermal oxide film 2 of about 30 nm is formed on a silicon substrate (base layer) 1.
  • the thermal oxide film 2 is intended to prevent contamination of the silicon substrate surface in the ion implantation process, and is not necessarily essential, but is preferably formed.
  • an N-type impurity element 4 is implanted by ion implantation into a portion where an N well region which is a resist opening region is formed using the resist 3 as a mask.
  • phosphorus can be applied as the N-type impurity element 4.
  • the implantation energy is about 50 to 150 keV and the dose is about 1 ⁇ 10 12 to 5 ⁇ 10 13 cm ⁇ 2 .
  • the amount of N-type impurity element 4 to be implanted is added in consideration of the amount canceled by the P-type impurity element. To do.
  • a P-type impurity element 5 is ion-implanted into the entire main surface of the silicon substrate 1.
  • the P-type impurity element 5 for example, boron can be applied.
  • the implantation energy is about 10 to 50 keV, and the dose is about 1 ⁇ 10 12 to 5 ⁇ 10 13 cm ⁇ 2 . Since phosphorus has a smaller diffusion coefficient in silicon with respect to heat treatment than boron, phosphorus may be appropriately diffused into the silicon substrate 1 in advance by performing heat treatment before boron implantation.
  • the P-type impurity element 5 may be implanted. In this case, it is not necessary to consider the cancellation by the P-type impurity element 5 when the N-type impurity element 4 for forming the N well region 7 is implanted.
  • thermal oxide film 2 after the thermal oxide film 2 is removed, heat treatment is performed at about 900 to 1000 ° C. in an oxidizing atmosphere. As a result, a thermal oxide film 6 having a thickness of about 30 nm is formed, and the impurity element implanted into the silicon substrate 1 in the above-described process is diffused to form an N well region 7 and a P well region 8.
  • a silicon nitride film 9 having a thickness of about 200 nm is formed by CVD or the like, the silicon nitride film 9 and the thermal oxide film 6 are patterned.
  • LOCOS oxidation is performed by heat treatment at about 900 to 1000 ° C. in an oxygen atmosphere to form a LOCOS oxide film 10 having a thickness of about 200 to 500 nm.
  • the LOCOS oxide film 10 is a film for element isolation. Note that element isolation may be performed by a method other than LOCOS oxidation, such as STI (Shallow Trench Isolation).
  • a resist 12 is formed so as to open the PMOS transistor formation region.
  • an impurity element 13 for setting the threshold voltage of the PMOS transistor is implanted into the N well region 7 by ion implantation.
  • phosphorus which is an N-type impurity element is 10 to 50 keV, 1 ⁇ 10 12 to 5 ⁇ . Ion implantation is performed with a dose of about 10 13 cm ⁇ 2 .
  • a resist 14 is formed so as to open the NMOS transistor region.
  • an impurity element 15 for setting the threshold voltage of the NMOS transistor is implanted into the P well region 8 by ion implantation.
  • boron which is a P-type impurity, is implanted with an implantation energy of about 10 to 50 keV, 1 ⁇ 10 12 Ion implantation is performed with a dose of about 5 ⁇ 10 13 cm ⁇ 2 .
  • a heat treatment is performed at about 1000 ° C. in an oxygen atmosphere to form a gate oxide film (gate insulating film) having a thickness of about 10 to 20 nm. ) 16 is formed.
  • the impurity elements 13 and 15 implanted in the above steps are diffused to form active regions 13a and 15a, respectively.
  • the gate electrode 17n of the NMOS transistor and the gate electrode 17p of the PMOS transistor are formed.
  • the gate electrodes 17n and 17p are formed by depositing polysilicon having a thickness of about 300 nm by CVD or the like and then patterning.
  • a resist 18 is formed so as to open the NMOS transistor formation region.
  • an N-type impurity element 19 such as phosphorus is ion-implanted into the NMOS transistor formation region to form an N-type low concentration impurity region 20.
  • the ion implantation conditions are, for example, an implantation energy of about 10 to 50 keV and a dose amount of about 1 ⁇ 10 13 to 2 ⁇ 10 14 cm ⁇ 2 .
  • Arsenic may be used as the N-type impurity 19 when the gate size of the NMOS transistor is short and the N-type impurity element 19 is to be implanted very shallowly into the channel surface.
  • a P-type impurity for example, boron
  • the channel width of the NMOS transistor may be less than 1 ⁇ m, but is usually about 1 to 100 ⁇ m.
  • the channel length of the NMOS transistor may be less than 0.1 ⁇ m, but is usually about 0.1 to 10 ⁇ m.
  • a resist 21 is formed so that the PMOS transistor formation region is opened.
  • a P-type impurity element 22 such as boron is ion-implanted into the PMOS transistor formation region to form a P-type low concentration impurity region 23.
  • the ion implantation conditions are, for example, that the ion species is 49 BF 2 + , the implantation energy is about 10 to 50 keV, and the dose is 1 ⁇ 10 13 to 1 ⁇ 10 14 cm ⁇ . Set to about 2 .
  • the P-type impurity element 29 such as boron ion-implanted at a high concentration into the PMOS transistor formation region is heated in the process of forming a P-type high concentration impurity region 30 described later. If the P-type low-concentration impurity region 23 can be formed only by diffusing, it is not always necessary to ion-implant the P-type impurity element 22 into the PMOS transistor formation region.
  • the channel width of the PMOS transistor may be less than 1 ⁇ m, but is usually 1 to 100 ⁇ m. Further, the channel length of the PMOS transistor may be less than 0.1 ⁇ m, but is usually 0.1 to 10 ⁇ m.
  • anisotropic dry etching is performed to form sidewalls 24 made of SiO 2 films on both side walls of the gate electrodes 17n and 17p. .
  • a resist 25 is formed so as to open the NMOS transistor formation region.
  • an N-type impurity element 26 such as phosphorus or arsenic is ion-implanted into the NMOS transistor formation region to form an N-type high concentration impurity region 27.
  • the implantation energy is about 20 to 80 keV and the dose is about 1 to 3 ⁇ 10 15 cm ⁇ 2 .
  • the N-type impurity element 26 is also implanted into the polysilicon gate which is the gate electrode 17n of the NMOS transistor.
  • the concentration of the N-type impurity element contained in the gate electrode 17n is preferably 1 ⁇ 10 19 to 1 ⁇ 10 22 cm ⁇ 3 .
  • the gate electrode 17n of the NMOS transistor becomes N + polysilicon.
  • a resist 28 is formed so as to open the PMOS transistor formation region.
  • a P-type impurity element 29 such as boron is ion-implanted into the PMOS transistor formation region to form a P-type high concentration impurity region 30.
  • the ion species is 49 BF 2 +
  • the implantation energy is about 10 to 60 keV
  • the dose is about 1 to 3 ⁇ 10 15 cm ⁇ 2 .
  • the P-type impurity element 29 is simultaneously implanted into the polysilicon gate which is the gate electrode 17p of the PMOS transistor.
  • the concentration of the P-type impurity element contained in the gate electrode 17p is preferably 1 ⁇ 10 19 to 1 ⁇ 10 22 cm ⁇ 3 .
  • activation heat treatment is performed to activate the ion-implanted impurity element.
  • the heat treatment is performed at 900 ° C. for 10 minutes.
  • the gate electrode 17n of the NMOS transistor is formed of N + polysilicon
  • the gate electrode 17p of the PMOS transistor is formed of P + polysilicon.
  • an insulating film such as SiO 2 is formed so as to cover the gate electrodes 17n and 17p and the sidewalls 24, and then planarized by CMP or the like, and a planarized film 31 having a thickness of about 600 nm.
  • a stripping substance 32 containing at least one of hydrogen and an inert element (He, Ne, etc.) is implanted into the silicon substrate 1 by ion implantation, so that the N well region 7 A release layer 33 is formed in the P well region 8.
  • an inert element He, Ne, etc.
  • the dose is about 2 ⁇ 10 16 to 1 ⁇ 10 17 cm ⁇ 2 and the implantation energy is about 100 to 200 keV.
  • the contact hole 35 is opened, and the metal electrode 36 is formed.
  • the contact hole 35 and the metal electrode 36 may be formed without forming the interlayer insulating film 34 by increasing the film thickness of the planarizing film 31 formed before ion implantation of the peeling material 32.
  • the surface is polished by CMP or the like to form a planarizing film 37.
  • the surface of the flattening film 37 is cleaned with SC1 or the like, it is aligned with the glass substrate 38 that is also cleaned with SC1 or the like, and self-bonding by van der Waals force, hydrogen bonding, or the like is performed, and the flattening film 37 and glass The substrate 38 is bonded and bonded.
  • a part of the silicon substrate 1 is separated and removed along the release layer 33 by performing a heat treatment at about 400 to 600 ° C., and the NMOS transistor is thinned on the glass substrate 38.
  • the device portion 60 including 50n and the PMOS transistor 50p is transferred.
  • the silicon layer 1 is etched until the LOCOS oxide film 10 is exposed.
  • the NMOS transistor 50n and the PMOS transistor 50p included in the device unit 60 are separated, and the silicon layer 1 is further thinned.
  • the step of etching the silicon layer 1 until the LOCOS oxide film 10 is exposed is not necessarily required.
  • the step of removing the peeling layer 33 by etching or the like is not necessarily required, and the peeling layer 33 may remain, but preferably does not remain.
  • the film thickness of the silicon layer 1 may be 10 to 100 nm.
  • a protective film 39 is formed to protect the exposed surface of the silicon layer 1 and ensure electrical insulation.
  • a metal wiring (conductive layer) 41 is formed, so that active elements or passive elements previously formed on the glass substrate 38 before bonding are formed.
  • the electrical element 42 is electrically connected. In this way, the semiconductor device 70 of this embodiment can be manufactured.
  • a channel is formed in a region from 0.1 nm to 5 nm from the surface of the silicon layer 1 on the gate electrode 17p side, and in the NMOS transistor 50n, the silicon layer 1 A channel can be formed in a region of 0.1 nm to 5 nm from the surface on the gate electrode 17n side. That is, both the PMOS transistor 50p and the NMOS transistor 50n can be surface channel MOS transistors.
  • FIG. 24 is a schematic plan view showing a device portion of the semiconductor device of the first embodiment.
  • the cross-sectional view of the PMOS transistor in FIG. 23 corresponds to the cross section along line AB in FIG. 24, and the cross-sectional view of the NMOS transistor in FIG. 24 corresponds to the cross section along line CD in FIG. That is, the semiconductor device of the present embodiment has a CMOS configuration of NMOS transistor 50n and PMOS transistor 50p.
  • the metal wiring 36i to which the input voltage is applied is electrically connected to the gate electrode 17n and the gate electrode 17p through the contact portion 35g.
  • the drain regions of the NMOS transistor 50n and the PMOS transistor 50p are electrically connected to the metal wiring 36o from which the output voltage is taken out through the contact portions 35o and 35q, respectively. Further, the source region of the NMOS transistor 50n is electrically connected to the metal wiring 36n via the contact portion 35n, while the source region of the PMOS transistor 50p is electrically connected to the metal wiring 36p via the contact portion 35p. It is connected to the.
  • metal wirings 36o, 36n and 36p correspond to the metal electrode 36 in FIG.
  • the contact portions 35n, 35p, 35o, and 35q correspond to the contact hole 35 in FIG.
  • the drain regions of the NMOS transistor 50n and the PMOS transistor 50p correspond to the N-type high concentration impurity region 27 and the P-type high concentration impurity region 30 in FIG.
  • the source regions of the NMOS transistor 50n and the PMOS transistor 50p correspond to the N-type high concentration impurity region 27 and the P-type high concentration impurity region 30 in FIG. 1, respectively.
  • the metal wiring 36i is also formed of the same wiring layer as the metal electrode 36 in FIG. 1, and the contact portion 35g is formed in the same manner as the contact hole 35 in FIG.
  • the semiconductor device according to the first embodiment has been described in detail with reference to the drawings.
  • a material other than polysilicon for example, a metal material may be used as the gate electrode.
  • a metal material is used as the gate electrode, a metal material having an appropriate work function is separately formed for the NMOS and PMOS transistors so that each of the NMOS transistor and the PMOS transistor performs a surface channel operation.
  • the metal material a single metal, metal nitride, alloy, silicide, or the like can be used.
  • TaSiN, Ta, TaN, TaTi, HfSi, ErSi, ErGe, NiSi or the like can be used for the gate electrode of the NMOS transistor.
  • the gate electrode of the PMOS transistor can be used TiN, Ru, TaGe 2, PtSi , NiGe, PtGe, the NiSi and the like.
  • FIG. 1 is a schematic cross-sectional view illustrating a structure of a semiconductor device according to a first embodiment. It is a cross-sectional schematic diagram which shows the manufacturing process of the semiconductor device of Embodiment 1 (formation of a thermal oxide film).
  • FIG. 6 is a schematic cross-sectional view showing the manufacturing process of the semiconductor device of Embodiment 1 (N-type impurity element ion implantation);
  • FIG. 3 is a schematic cross-sectional view showing the manufacturing process of the semiconductor device of Embodiment 1 (P-type impurity element ion implantation).
  • FIG. 6 is a schematic cross-sectional view showing the manufacturing process of the semiconductor device of Embodiment 1 (formation of an N well region and a P well region).
  • FIG. 6 is a schematic cross-sectional view showing the manufacturing process of the semiconductor device of Embodiment 1 (channel implantation of a PMOS transistor).
  • FIG. 6 is a schematic cross-sectional view showing the manufacturing process of the semiconductor device of Embodiment 1 (channel implantation of NMOS transistor).
  • FIG. 6 is a schematic cross-sectional view showing the manufacturing process of the semiconductor device of Embodiment 1 (formation of an N-type low concentration impurity region).
  • FIG. 6 is a schematic cross-sectional view showing the manufacturing process of the semiconductor device of Embodiment 1 (formation of a P-type low concentration impurity region).
  • FIG. 6 is a cross-sectional schematic diagram which shows the manufacturing process of the semiconductor device of Embodiment 1 (formation of a sidewall).
  • FIG. 6 is a schematic cross-sectional view showing the manufacturing process of the semiconductor device of Embodiment 1 (formation of an N-type high concentration impurity region).
  • FIG. 6 is a schematic cross-sectional view showing the manufacturing process of the semiconductor device of Embodiment 1 (formation of a P-type high concentration impurity region).
  • It is a cross-sectional schematic diagram which shows the manufacturing process of the semiconductor device of Embodiment 1 (formation of a planarization film
  • FIG. 1 It is a cross-sectional schematic diagram which shows the manufacturing process of the semiconductor device of Embodiment 1 (formation of an interlayer insulation film, a contact hole, and a metal electrode). It is a cross-sectional schematic diagram which shows the manufacturing process of the semiconductor device of Embodiment 1 (joining
  • FIG. 6 is a graph showing operating characteristics of a conventional NMOS transistor and PMOS transistor formed on a thin single crystal silicon layer and bonded to another substrate. It is the cross-sectional schematic diagram of the conventional MOS transistor formed in the thin single crystal silicon layer, and joined to the other board

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

本発明は、薄膜化された基体層に形成され、かつ他の基板に接合されたＰＭＯＳトランジスタのサブスレッシュホールド特性を向上させることができる半導体装置、その製造方法及び表示装置を提供する。本発明の半導体装置は、基板と、上記基板に接合されたデバイス部とを備える半導体装置であって、上記デバイス部は、基体層と、ＰＭＯＳトランジスタとを含み、上記ＰＭＯＳトランジスタは、第一電気伝導経路と、第一ゲート電極とを含み、上記第一電気伝導経路は、上記基体層の上記第一ゲート電極が配置された側に形成されている半導体装置である。

Description

半導体装置、その製造方法及び表示装置
本発明は、半導体装置、その製造方法及び表示装置に関する。より詳しくは、液晶表示装置、有機エレクトロルミネセンス表示装置等の表示装置に好適な半導体装置、その製造方法及び表示装置に関するものである。
半導体装置は、半導体の電気特性を利用した能動素子を備えた電子装置であり、例えば、オーディオ機器、通信機器、コンピュータ、家電機器等に広く応用されている。なかでも、薄膜トランジスタ（以下、「ＴＦＴ」ともいう。）、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ等の３端子能動素子を備えた半導体装置は、アクティブマトリクス型液晶表示装置（以下、「液晶ディスプレイ」ともいう。）、有機エレクトロルミネセンス表示装置（以下、「有機ＥＬディスプレイ」ともいう。）等の表示装置において、画素毎に設けられたスイッチング素子、各画素を制御する制御回路等として利用されている。
また、従来より、絶縁層の表面に単結晶シリコン層が形成されたシリコン基板であるＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板が知られている。ＳＯＩ基板上にトランジスタ等のデバイスを形成することにより、寄生容量を低減するとともに絶縁抵抗を高くできる。すなわち、デバイスの高性能化や高集積化を図ることができる。上記絶縁層は、例えば、シリコン酸化膜（ＳｉＯ２）により形成されている。
上記ＳＯＩ基板は、デバイスの動作速度を高めるとともに寄生容量をさらに低減する観点から、単結晶シリコン層の膜厚を薄くすることが好ましい。一般に、ＳＯＩ基板の形成方法としては、機械研磨や化学的機械研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）や、ポーラスシリコンを利用した方法等、種々の方法が知られている。例えば、水素注入による方法の例として、半導体基板の内部に水素を注入し、別の他の基板に貼り合わせた後に、熱処理を行うことによって半導体基板を水素注入層に沿って分離し、別基板上に転写するスマートカット法が提案されている（例えば、非特許文献１及び２参照。）。
この技術によって、絶縁層の表面に単結晶シリコン層が形成されたシリコン基板であるＳＯＩ基板を形成できる。このような基板構造上にトランジスタ等のデバイスを形成することで、寄生容量を低減できるとともに絶縁抵抗を高くできるため、デバイスの高性能化や高集積化を図ることができる。
また、基体層に剥離層を確実に形成するとともに、剥離用物質のイオン注入を容易に制御できるようにする技術として、素子分離用絶縁膜又はＬＯＣＯＳ酸化膜の表面を、第一領域の基体層の活性領域を覆う膜と同じ高さとし、基体層に剥離層を形成する技術が開示されている（例えば、特許文献１参照。）。
Ｍ．Ｂｒｕｅｌ、「ＳＯＩ技術（Ｓｉｌｉｃｏｎ　ｏｎ　ｉｎｓｕｌａｔｏｒ　ｍａｔｅｒｉａｌ　ｔｅｃｈｎｏｌｏｇｙ）」、Ｅｌｅｃｔｒｏｎｉｃｓ　Ｌｅｔｔｅｒｓ、米国、１９９５年、第３１巻、第１４号、ｐ．１２０１－１２０２ Ｍｉｃｈｅｌ　Ｂｒｕｅｌ、他３名、「スマートカット：水素注入とウェハー接合を基にした新しいＳＯＩ技術（Ｓｍａｒｔ－ｃｕｔ：　Ａ　Ｎｅｗ　Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ　Ｍａｔｅｒｉａｌ　Ｔｅｃｈｎｏｌｏｇｙ　Ｂａｓｅｄ　ｏｎ　Ｈｙｄｒｏｇｅｎ　Ｉｍｐｌａｎｔａｔｉｏｎ　ａｎｄ　Ｗａｆｅｒ　Ｂｏｎｄｉｎｇ）」、Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ、日本、１９９７年、第３６巻、第３Ｂ号、ｐ．１６３６－１６４１ Ｙｕａｎ　Ｔａｕｒ、Ｔａｋ　Ｈ．　Ｎｉｎｇ著、芝原健太郎、他５名訳「タウア・ニン　最新ＶＬＳＩの基礎」、丸善、２００２年、ｐ２６１－２６３ 特開２００６－６６５９１号公報
本発明者らは、ＭＯＳトランジスタ等の素子を含むデバイス部が形成された基体層内に剥離層を形成し、デバイス部を他の基板に接合した後、剥離層に沿って基体層の一部を分離除去することにより、基体層を薄膜化することができることを見いだした。また、これを利用して、ＭＯＳトランジスタ等の素子を含むデバイス部を他の基板上で薄膜化して製造できることを見いだした。そして、デバイス部を接合する他の基板を透明基板とすることによって、基体層が薄膜化された半導体装置を液晶表示装置、有機エレクトロルミネセンス表示装置等の表示装置に適用することが可能となる。
ところが、本発明者らが鋭意研究を重ねた結果、薄膜化された基体層に形成され、かつ他の基板に接合されたＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの電気特性評価において、ＮＭＯＳトランジスタでは良好な特性が得られるのに対して、ＰＭＯＳトランジスタはサブスレッシュホールド特性（Ｓｕｂｔｈｒｅｓｈｏｌｄ　Ｓｌｏｐｅ）が悪化する場合があることを確認した。
本発明者らが行った測定結果を図を参照して説明する。図２５は、薄膜化された単結晶シリコン層に形成され、かつ他の基板に接合された従来のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの動作特性を示したグラフである。なお、図２５は、Ｗ（チャネル幅）／Ｌ（チャネル長）＝１０μｍ／１０μｍの条件の結果を示す。図２５に示すように、単結晶シリコン層の膜厚が薄い場合に、ＰＭＯＳトランジスタのサブスレッシュホールド特性の悪化が顕著となることがわかった。
本発明は、上記現状に鑑みてなされたものであり、薄膜化された基体層に形成され、かつ他の基板に接合されたＰＭＯＳトランジスタのサブスレッシュホールド特性を向上させることができる半導体装置、その製造方法及び表示装置を提供することを目的とするものである。
本発明者らは、薄膜化された基体層に形成され、かつ他の基板に接合されたＰＭＯＳトランジスタのサブスレッシュホールド特性を向上することができる半導体装置、その製造方法及び表示装置について種々検討したところ、ＰＭＯＳトランジスタの電気伝導経路（以下、チャネルとも言う）が形成される位置に着目した。
本発明者らが、薄膜化された基体層に形成され、かつ他の基板に接合されたＰＭＯＳトランジスタのサブスレッシュホールド特性が悪化する原因について考察した結果、次のようなことが考えられた。上記ＰＭＯＳトランジスタのゲート電極には、通常、Ｎ＋ポリシリコンゲートを使用している（非特許文献３参照。）。一般にゲート電極にＮ＋ポリシリコンゲートを用いた場合、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのしきい値電圧を適切に設定しようとしたとき、ゲート電極とＮＭＯＳトランジスタ及びＰＭＯＳトランジスタとの仕事関数差や、チャネル領域内の不純物濃度分布の違いによって、ＮＭＯＳトランジスタは表面チャネル型ＭＯＳトランジスタとなり、ＰＭＯＳトランジスタは埋め込みチャネル型ＭＯＳトランジスタとなることが知られている（非特許文献３参照。）。
また、薄膜化された基体層に形成され、かつ他の基板に接合されたＰＭＯＳトランジスタの場合、剥離層に沿って基体層の一部が分離されているため、ゲート電極が配置された側と反対側（剥離層が形成されていた側）の基体層の表面は凹凸が大きく、また、基体層の薄膜化工程でのエッチングダメージが残っていると思われる。
図２６は、薄膜化された基体層に形成され、かつ他の基板に接合された従来のＭＯＳトランジスタの断面模式図であり、（ａ）はＮＭＯＳトランジスタを示し、（ｂ）はＰＭＯＳトランジスタを示す。図２６（ａ）に示すように、ＮＭＯＳトランジスタ１００は、ソース・ドレイン領域１０４と、Ｐウェル領域１０８と、チャネル１０５とを有している。ソース・ドレイン領域１０４及びＰウェル領域１０８は、基体層１０３に形成される。また、チャネル１０５は、基体層１０３のゲート電極１０１が形成された側（Ｐウェル領域１０８のゲート絶縁膜１０２近傍）に形成される。このように、ＮＭＯＳトランジスタ１００は表面チャネル型ＭＯＳトランジスタである。したがって、チャネル１０５は、ゲート電極１０１が配置された側と反対側の基体層１０３の表面の影響をほとんど受けない。一方、図２６（ｂ）に示すように、ＰＭＯＳトランジスタ１１０は、埋め込みチャネル型ＭＯＳトランジスタである。すなわち、ＰＭＯＳトランジスタ１１０では、正孔に対するポテンシャルが極小となるように、ゲート絶縁膜１１２とＮウェル領域１０７（ソース・ドレイン領域１１４に挟まれた領域）との境界から少し深い位置にチャネル１１５が形成される。したがって、基体層１１３の厚みが、チャネル１１５が形成される深さと同程度以下の場合、チャネル１１５は、ゲート電極１１１が配置された側と反対側の基体層１１３の表面の凹凸や、基体層１１３の薄膜化工程でのエッチングダメージの影響を受けることになる。その結果、ＰＭＯＳトランジスタ１１０のサブスレッシュホールド特性が悪化するものと予想される。
そこで、更に検討したところ、薄膜化された基体層に形成され、かつ他の基板に接合されたＰＭＯＳトランジスタを表面チャネル型ＭＯＳトランジスタとすることにより、すなわち、ＰＭＯＳトランジスタのチャネルが、ＰＭＯＳトランジスタのゲート電極が配置された側の基体層に形成されることにより、薄膜化された基体層に形成され、かつ他の基板に接合されたＰＭＯＳトランジスタにおいても、ＰＭＯＳトランジスタのチャネルが、ＰＭＯＳトランジスタのゲート電極が配置された側と反対側の基体層の表面の凹凸や、基体層の薄膜化工程でのエッチングダメージの影響を受けること無く、ＰＭＯＳトランジスタのサブスレッシュホールド特性の向上が実現することを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
すなわち、第一の本発明は、基板と、上記基板に接合されたデバイス部とを備える半導体装置であって、上記デバイス部は、基体層と、ＰＭＯＳトランジスタとを含み、上記ＰＭＯＳトランジスタは、第一電気伝導経路と、第一ゲート電極とを含み、上記第一電気伝導経路は、上記基体層の上記第一ゲート電極が配置された側に形成される半導体装置である。
第一の本発明によれば、基体層は、第一ゲート電極（ＰＭＯＳトランジスタのゲート電極）が配置された側に、第一電気伝導経路（ＰＭＯＳトランジスタのチャネル）を有する。すなわち、ＰＭＯＳトランジスタは、表面チャネル型ＭＯＳトランジスタである。これにより、基体層の膜厚が薄くなっても、ＰＭＯＳトランジスタのチャネルが、ゲート電極が配置された側と反対側の基体層の表面の凹凸や、基体層の薄膜化工程でのエッチングダメージの影響を受けることがない。その結果、良好なサブスレッシュホールド特性を有するＰＭＯＳトランジスタを得ることが可能となる。
ＰＭＯＳトランジスタのゲート電極と基体層との間には、通常、ゲート絶縁膜が配置される。したがって、本発明の半導体装置におけるＰＭＯＳトランジスタの電気伝導経路は、基体層のゲート絶縁膜が配置された側に形成されていると表現することもできる。
本明細書において、電気伝導経路（チャネル）とは、ソース領域とドレイン領域との間に電圧を印加した場合に電流が流れる領域（ソース領域とドレイン領域との間に形成される反転層）を言う。量子効果モデルを用いた計算によれば、チャネルは、一定の広がりを有しており、そのピーク位置（電子又は正孔の濃度が最も高い位置）は、ゲート絶縁膜と基体層との界面から略２ｎｍであることが知られている。また、ゲート絶縁膜と基体層との界面では、電子又は正孔の存在確率がゼロになることも知られている。したがって、ＰＭＯＳトランジスタのチャネルが形成される位置は、一般的な表面チャネル型ＭＯＳトランジスタの場合と同様に、ゲート絶縁膜と基体層との界面から０．１ｎｍ～５ｎｍの範囲内であればよい。
なお、デバイス部とは、基体層に形成された一つ以上の素子で構成される部分である。デバイス部に含まれる素子の数は特に限定されず、１個であってもよいし、数百万個以上であってもよい。すなわち、デバイス部は集積回路であってもよいし、集積回路チップと呼ばれるものであってもよい。また、デバイス部は大規模集積回路（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｒａｔｉｏｎ；ＬＳＩ）であってもよい。
また、上記デバイス部に含まれる素子としては特に限定されず、上記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ以外を含んでもよく、例えば、ダイオード、抵抗、バイポーラトランジスタ、キャパシタ、インダクタンス等を含んでもよい。
このように、本発明によれば、薄膜化された基体層に形成され、かつ他の基板に接合されたＰＭＯＳトランジスタのサブスレッシュホールド特性を向上させることができるので、ＰＭＯＳトランジスタを含み、かつ基板に接合されたデバイス部を高性能化することができる。したがって、集積度が高い部分（メモリ、ＣＰＵ、制御回路等の微細トランジスタ等）をデバイス部上に形成してデバイス部を集積回路やＬＳＩとすることができる。また、大面積のキャパシタやインダクタ等のサイズの大きな電気素子を基板上に形成することができる。このようにして、最終的に基板上で一体化して初めて動作するような半導体装置の最適設計が可能となり、その結果、このような半導体装置を高い良品率及び生産性で製造することが可能となる。
第二の本発明の半導体装置は、基板と、上記基板に接合されたデバイス部とを備える半導体装置であって、上記デバイス部は、基体層と、ＰＭＯＳトランジスタとを含み、上記ＰＭＯＳトランジスタは、表面チャネル型ＭＯＳトランジスタである半導体装置である。第二の本発明の半導体装置によっても、第一の本発明の半導体装置と同様の効果を奏することができる。以下、本発明の半導体装置と記載した場合には、第一の本発明の半導体装置と、第二の本発明の半導体装置の両方を指す。
なお、本発明の半導体装置の構成としては、上述の構成要素を必須として形成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。
本発明の半導体装置における好ましい形態について以下に詳しく説明する。なお、以下に示す各種の形態は、適宜組み合わせて用いてもよい。
上記基体層は、剥離用物質を含む剥離層に沿って一部が分離除去されて形成されたものであることが好ましい。これにより、基体層が薄膜化されるため、デバイス部の動作速度を高めるとともに寄生容量を低減することが可能となる。しかしながら、この方法で基体層を薄膜化した場合には、上述のように、基体層の表面に凹凸が形成されてしまうため、埋め込みチャネル型ＭＯＳトランジスタである従来のＰＭＯＳトランジスタではサブスレッシュホールド特性が悪化することがあった。これに対し、本発明によれば、このＰＭＯＳトランジスタのサブスレッシュホールド特性の悪化を効果的に抑制することができる。
上記基体層は、上記剥離層に沿って一部が分離除去された後、更に薄膜化されて形成されたものであることが好ましい。これにより、デバイス部に含まれるＰＭＯＳトランジスタ等の素子が所望の特性を得るために、基体層の厚さを適切に設定することが可能となる。なお、基体層の厚さはＭＯＳトランジスタの特性（しきい値電圧や短チャネル効果等）に密接に関係しており、ＭＯＳトランジスタの微細化が進むほど基体層の厚さは薄くなる傾向にある。ＭＯＳトランジスタが所望の特性を得るためには、基体層を適切な厚さにする必要がある。
上記剥離用物質は、水素及び不活性元素の少なくとも一方を含むことが好ましい。これにより、剥離層が形成された基体層の一部を容易に分離除去することができる。なお、上記剥離用物質は、水素のみを含む場合であってもよいし、不活性元素のみを含む場合であってもよいし、水素及び不活性元素の両方を含む場合であってもよい。
上記ＰＭＯＳトランジスタを表面チャネル型ＭＯＳトランジスタにする方法については特に限定されないが、例えば、ＰＭＯＳトランジスタのゲート電極（第一ゲート電極）をＰ＋ポリシリコンで形成する方法（例えば、非特許文献３参照。）を好適に利用することができる。すなわち、上記第一ゲート電極は、Ｐ型導電性のポリシリコンを含むことが好ましい。この方法によれば、ＰＭＯＳトランジスタでの正孔に対するエネルギーバンドの状態は、極性の正負を逆にすれば、ＮＭＯＳトランジスタでの電子に対するエネルギーバンドの状態と全く同じになるので、ＮＭＯＳトランジスタと同様にＰＭＯＳトランジスタも表面チャネル型ＭＯＳトランジスタとして動作することとなる。このように、第一ゲート電極の材料は、金属に限定されない。
上記第一ゲート電極がＰ型導電性のポリシリコンを含む場合、上記第一ゲート電極は、Ｐ型不純物元素を含むことが好ましい。これにより、Ｐ型導電性を有するポリシリコンをＰ＋ポリシリコンにすることができるため、ＰＭＯＳトランジスタを容易に表面チャネル型ＭＯＳトランジスタにすることができる。
上記Ｐ型不純物元素は、ホウ素を含むことが好ましい。これにより、ＰＭＯＳトランジスタをより容易に表面チャネル型ＭＯＳトランジスタにすることができる。
上記Ｐ型不純物元素の濃度は、１×１０１９～１×１０２２ｃｍ－３であることが好ましい。これにより、ＰＭＯＳトランジスタのチャネルが形成される位置を、基体層の第一ゲート電極が配置された側の表面近傍に好適に制御することができる。
上記基板は、デバイス部が接合され得るものであれは特に限定されないが、ガラス基板又は単結晶シリコン基板であることが好ましい。これにより、例えば、ガラス基板を基板に適用した場合には、その基板が透明になることから、本発明の半導体装置を液晶表示装置等の表示装置に適用することが可能となる。
上記基体層は、素子が形成され得る層であれば特に限定されないが、単結晶シリコンや多結晶シリコン等の結晶性の高い半導体を含む層であることが好ましく、より具体的には、単結晶シリコン半導体、ＩＶ族半導体、ＩＩ－ＶＩ族化合物半導体、ＩＩＩ－Ｖ族化合物半導体、ＩＶ－ＩＶ族化合物半導体及びこれらの同族元素を含む混晶、並びに、酸化物半導体からなる群より選ばれる少なくとも一つの半導体を含むことが好ましい。これにより、本発明の半導体装置を発光ダイオード、フォトダイオード、固体素子レーザー等のオプティカルデバイスや、高速動作デバイス、高温動作デバイス等の用途に好適に用いることが可能となる。
上記半導体装置は、上記デバイス部以外に、上記基板上に形成された導電層及び電気素子を有し、上記ＰＭＯＳトランジスタは、上記導電層を介して上記電気素子と電気的に接続されてもよい。これにより、ＰＭＯＳトランジスタを含むデバイス部によって電気素子を制御することができるため、例えば、電気素子を画素スイッチング素子とすることにより、本発明に係る半導体装置を、駆動回路、制御回路といった周辺ドライバ回路等と画素部とを一体化した液晶ディスプレイ（いわゆるモノリシック液晶ディスプレイ）等の用途に好適に利用することができる。
上記デバイス部は、ＮＭＯＳトランジスタを更に含み、上記ＮＭＯＳトランジスタは、第二電気伝導経路と、第二ゲート電極とを含み、上記第二伝導経路は、上記基体層の上記第二ゲート電極が配置された側に形成されていることが好ましい。これにより、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの両方を表面チャネル型ＭＯＳトランジスタとすることができるため、サブスレッシュホールド特性が優れたＣＭＯＳトランジスタをデバイス部に形成することができる。なお、本明細書において、第二ゲート電極とは、ＮＭＯＳトランジスタのゲート電極を意味する。また、第二電気伝導経路は、ＮＭＯＳトランジスタの電気伝導経路を意味する。
上記ＰＭＯＳトランジスタと同様に、ＮＭＯＳトランジスタを表面チャネル型ＭＯＳトランジスタにする方法については特に限定されないが、例えば、ＮＭＯＳトランジスタのゲート電極（第二ゲート電極）をＮ＋ポリシリコンで形成する方法（例えば、非特許文献３参照。）を好適に利用することができる。すなわち、上記第二ゲート電極は、Ｎ型導電性のポリシリコンを含むことが好ましい。このように、第二ゲート電極の材料は、金属に限定されない。
上記第二ゲート電極がＮ型導電性のポリシリコンを含む場合、上記第二ゲート電極は、Ｎ型不純物元素を含むことが好ましい。これにより、Ｎ型導電性のポリシリコンをＮ＋ポリシリコンにすることができるため、ＮＭＯＳトランジスタを容易に表面チャネル型ＭＯＳトランジスタにすることができる。
上記Ｎ型不純物元素は、リン及び砒素の少なくとも一方を含むことが好ましい。これにより、ＮＭＯＳトランジスタをより容易に表面チャネル型ＭＯＳトランジスタにすることができる。なお、Ｎ型不純物元素は、リンだけを含む場合であってもよいし、砒素だけを含む場合であってもよいし、リン及び砒素の両方を含む場合であってもよい。
上記Ｎ型不純物元素の濃度は、１×１０１９～１×１０２２ｃｍ－３であることが好ましい。これにより、ＮＭＯＳトランジスタのチャネルが形成される位置を、基体層の第二ゲート電極が配置された側の表面近傍に好適に制御することができる。
上記半導体装置は、上記デバイス部以外に、上記基板上に形成された導電層及び電気素子を有し、上記ＰＭＯＳトランジスタ及び上記ＮＭＯＳトランジスタは、上記導電層を介して上記電気素子と電気的に接続されてもよい。これにより、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタでＣＭＯＳトランジスタを構成することができるため、集積度や省消費電力性に優れたデバイス部によって電気素子を制御することができる。
本発明はまた、本発明の半導体装置の製造方法であって、上記製造方法は、上記ＭＯＳトランジスタを形成した後に、上記基体層の一部に剥離用物質を含む剥離層を形成する剥離層形成工程と、上記剥離層形成工程後に、上記基板と上記デバイス部とを接合する接合工程と、上記接合工程後に、上記剥離層に沿って上記基体層の一部を分離除去する分離除去工程とを含む半導体装置の製造方法でもある。これにより、本発明の半導体装置を容易に製造することができる。
なお、本発明の半導体装置の製造方法としては、上述の工程を必須工程として含むのである限り、その他の工程を含んでいても含んでいなくてもよく、特に限定されるものではない。
上記基体層の一部を分離除去する方法としては特に限定されないが、例えば加熱処理を好適に用いることができる。すなわち、上記分離除去工程は、加熱処理によって行われることが好ましい。これにより、剥離層が形成された基体層の一部を容易に分離除去することができる。
上記半導体装置の製造方法は、上記分離除去工程後に、上記基体層を更に薄膜化する薄膜化工程を含むことが好ましい。これにより、デバイス部に含まれるＰＭＯＳトランジスタが所望の特性を得るために、基体層の厚さを適切に設定することが可能となる。
本発明は更に、本発明の半導体装置又は本発明の半導体装置の製造方法によって製造された半導体装置を備える表示装置でもある。これにより、トランジスタ特性に優れた高密度のデバイス部を備える半導体装置を表示装置に搭載することができるため、表示装置の薄型化、挟額縁化及び高機能化を実現することができる。
本発明の半導体装置、その製造方法及び表示装置によれば、薄膜化された基体層に形成され、かつ他の基板に接合されたＰＭＯＳトランジスタのサブスレッシュホールド特性を向上させることができる。
以下に実施形態を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
（実施形態１）
図を参照し、実施形態１の半導体装置の構成について説明する。図１は実施形態１の半導体装置の構造を示す断面模式図である。なお、図１では、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを１つずつ示しているが、デバイス部に形成される素子はこれらに限るものではなく、あらゆる半導体素子について適用できる。また、デバイス部に含まれる素子の個数も１個から数百万個以上まで制限はない。
図１に示すように、本実施形態の半導体装置７０は、ガラス基板３８と、ガラス基板３８上に接合されたデバイス部６０と、ガラス基板３８上に形成された能動素子あるいは受動素子等の電気素子４２とを備える。更に、ガラス基板３８、デバイス部６０及び電気素子４２は保護膜３９で覆われるとともに、デバイス部６０に含まれるＮＭＯＳトランジスタ５０ｎ及びＰＭＯＳトランジスタ５０ｐは、コンタクトホール４０を介してメタル配線（導電層）４１で電気素子４２と電気的に接続されている。
デバイス部６０は、シリコン層（シリコン基板、基体層）１と、ＮＭＯＳトランジスタ５０ｎと、ＰＭＯＳトランジスタ５０ｐと、平坦化膜３７と、層間絶縁膜３４と、平坦化膜３１と、金属配線３６とを備える。ＮＭＯＳトランジスタ５０ｎ及びＰＭＯＳトランジスタ５０ｐはシリコン層１に形成され、ＬＯＣＯＳ酸化膜１０によって素子分離される。平坦化膜３７と、層間絶縁膜３４と、平坦化膜３１とは、ガラス基板３８側からシリコン層１側に向かってこの順に積層される。
ＰＭＯＳトランジスタ５０ｐは、活性領域１３ａ、Ｐ型低濃度不純物領域２３、Ｐ型高濃度不純物領域３０、ゲート酸化膜（ゲート絶縁膜）１６及びゲート電極１７ｐ（第一ゲート電極）を備える。Ｐ型低濃度不純物領域２３、Ｐ型高濃度不純物領域３０及びゲート酸化膜１６は、シリコン層１に含まれる。ゲート電極１７ｐは、ゲート酸化膜１６を挟んでシリコン層１と対向する側に設けられている。Ｐ型高濃度不純物領域３０は、コンタクトホール３５を介してメタル電極３６でメタル配線（導電層）４１と接続される。
一方、ＮＭＯＳトランジスタ５０ｎは、活性領域１３ｂ、Ｎ型低濃度不純物領域２０、Ｎ型高濃度不純物領域２７、ゲート酸化膜１６及びゲート電極１７ｎ（第二ゲート電極）を備える。活性領域１３ｂ、Ｎ型低濃度不純物領域２０、Ｎ型高濃度不純物領域２７及びゲート酸化膜１６は、シリコン層１に含まれる。ゲート電極１７ｎは、ゲート酸化膜１６を挟んでシリコン層１と対向する側に設けられている。Ｎ型高濃度不純物領域２７は、コンタクトホール３５を介してメタル電極３６でメタル配線（導電層）４１と接続される。
ゲート電極１７ｐはＰ＋ポリシリコンで形成され、一方、ゲート電極１７ｎはＮ＋ポリシリコンで形成されている。これにより、ＰＭＯＳトランジスタ５０ｐ及びＮＭＯＳトランジスタ５０ｎを表面チャネル型ＭＯＳトランジスタとすることができる。すなわち、シリコン層１は、ゲート電極１７ｐ及び１７ｎが配置された側（ゲート酸化膜１６が配置された側）に、ＰＭＯＳトランジスタ５０ｐのチャネル（第一電気伝導経路）と、ＮＭＯＳトランジスタ５０ｎのチャネル（第二電気伝導経路）とを有する。更に言い換えると、ＰＭＯＳトランジスタ５０ｐのチャネルと、ＮＭＯＳトランジスタ５０ｎのチャネルとは、ゲート電極１７ｐ、１７ｎが配置された側（ゲート酸化膜１６が配置された側）のシリコン層１の表面近傍（ゲート酸化膜１６とシリコン層１との界面から０．１ｎｍ～５ｎｍの領域）に形成される。これにより、ＰＭＯＳトランジスタ５０ｐのチャネルとＮＭＯＳトランジスタ５０ｎのチャネルとが、ゲート電極１７ｐ及び１７ｎが配置された側と反対側のシリコン層１の表面の凹凸や、シリコン層１の薄膜化工程でのエッチングダメージの影響を受けることが無い。その結果、ＰＭＯＳトランジスタ５０ｐ及びＮＭＯＳトランジスタ５０ｎが良好なサブスレッシュホールド特性を得ることが可能となる。
以下、本実施形態の半導体装置の方法について説明する。図２～２３は、実施形態１の半導体装置の製造工程を示す断面模式図である。
まず、図２に示すように、シリコン基板（基体層）１上に３０ｎｍ程度の熱酸化膜２を形成する。熱酸化膜２はイオン注入工程でのシリコン基板表面の汚染を防ぐことを目的とするものであり、必ずしも必須ではないが、形成することが好ましい。
続いて、図３に示すように、レジスト３をマスクにして、レジスト開口領域であるＮウェル領域を形成する部分にイオン注入によりＮ型不純物元素４を注入する。Ｎ型不純物元素４としては、例えばリンを適用することができる。また、イオン注入の条件としては、注入エネルギーを５０～１５０ｋｅＶ程度にするとともに、ドーズ量を１×１０１２～５×１０１３ｃｍ－２程度とする。このとき、次工程でＰ型不純物元素をシリコン基板１の主面の全面に注入する場合には、Ｐ型不純物元素によって打ち消される相当分を考慮して、Ｎ型不純物元素４の注入量を追加する。
続いて、図４に示すように、レジスト３除去後にシリコン基板１の主面の全面にＰ型不純物元素５をイオン注入する。Ｐ型不純物元素５としては、例えばボロンを適用することができる。また、イオン注入の条件としては、注入エネルギーを１０～５０ｋｅＶ程度にするとともに、ドーズ量を１×１０１２～５×１０１３ｃｍ－２程度とする。なお、ボロンに比べてリンは熱処理に対するシリコン中の拡散係数が小さいため、ボロン注入前に熱処理を行って予めリンをシリコン基板１中に適度に拡散させてもよい。また、後の工程でＮウェル領域７が形成される領域でのＰ型不純物元素５によるＮ型不純物元素４の打ち消しを避けたい場合には、後の工程でＮウェル領域７が形成される領域上にレジストを形成した後、Ｐ型不純物元素５を注入してもよい。この場合は、Ｎウェル領域７を形成するためのＮ型不純物元素４の注入時に、Ｐ型不純物元素５による打消しを考慮する必要はない。
続いて、図５に示すように、熱酸化膜２を除去した後、酸化雰囲気中で９００～１０００℃程度の熱処理をする。これにより、３０ｎｍ程度の厚みの熱酸化膜６が形成されるとともに、上述の工程でシリコン基板１に注入された不純物元素が拡散し、Ｎウェル領域７及びＰウェル領域８が形成される。
続いて、図６に示すように、ＣＶＤ等により２００ｎｍ程度の厚みの窒化珪素膜９を形成した後、窒化珪素膜９及び熱酸化膜６のパターニングを行う。
続いて、図７に示すように、酸素雰囲気中で９００～１０００℃程度の熱処理によりＬＯＣＯＳ酸化を行い、２００～５００ｎｍ程度の厚みのＬＯＣＯＳ酸化膜１０を形成する。ＬＯＣＯＳ酸化膜１０は素子分離を行うための膜である。なお、ＬＯＣＯＳ酸化以外の方法、例えばＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）等で素子分離を行ってもよい。
続いて、図８に示すように、窒化珪素膜９及び熱酸化膜６を一旦除去した後、酸素雰囲気中で１０００℃程度の熱処理を行って、２０ｎｍ程度の厚みの熱酸化膜１１を形成する。
続いて、図９に示すように、ＰＭＯＳトランジスタ形成領域が開口するようにレジスト１２を形成する。更に、ＰＭＯＳトランジスタのしきい値電圧設定のための不純物元素１３をイオン注入によりＮウェル領域７に注入する。このとき、Ｐ＋ポリシリコンゲートにおいて、しきい値電圧を所望の値に調整するため、ＰＭＯＳトランジスタのチャネル注入としては、Ｎ型不純物元素であるリンを１０～５０ｋｅＶ、１×１０１２～５×１０１３ｃｍ－２程度のドーズ量でイオン注入を行う。
続いて、図１０に示すように、ＮＭＯＳトランジスタ領域が開口するようにレジスト１４を形成する。更に、ＮＭＯＳトランジスタのしきい値電圧設定のための不純物元素１５をイオン注入によりＰウェル領域８に注入する。このとき、Ｎ＋ポリシリコンゲートにおいて、しきい値電圧を所望の値に調整するため、ＮＭＯＳトランジスタのチャネル注入として、Ｐ型不純物であるボロンを、１０～５０ｋｅＶ程度の注入エネルギー、１×１０１２～５×１０１３ｃｍ－２程度のドーズ量でイオン注入を行う。なお、しきい値とチャネル注入量との関係は、ゲート電極の材料及び導電型、その後の熱処理条件によって変化するため、各プロセス条件に合わせてチャネル注入量を設定することが必要である。
続いて、図１１に示すように、レジスト１４及び熱酸化膜１１を一旦除去した後、酸素雰囲気中で１０００℃程度の熱処理を行って、１０～２０ｎｍ程度の厚みのゲート酸化膜（ゲート絶縁膜）１６を形成する。このとき、上述の工程で注入された不純物元素１３及び１５が拡散し、それぞれ活性領域１３ａ、１５ａが形成される。
続いて、図１２に示すように、ＮＭＯＳトランジスタのゲート電極１７ｎ及びＰＭＯＳトランジスタのゲート電極１７ｐを形成する。ゲート電極１７ｎ及び１７ｐはＣＶＤ等により３００ｎｍ程度の厚みのポリシリコンを堆積させた後、パターニングして形成する。
続いて、図１３に示すように、ＮＭＯＳトランジスタ形成領域が開口するようにレジスト１８を形成する。そして、ゲート電極１７ｎをマスクとして、ＮＭＯＳトランジスタ形成領域に対してリン等のＮ型不純物元素１９をイオン注入し、Ｎ型低濃度不純物領域２０を形成する。Ｎ型不純物元素１９としてリンを使用した場合、そのイオン注入条件は、例えば注入エネルギーを１０～５０ｋｅＶ程度、ドーズ量を１×１０１３～２×１０１４ｃｍ－２程度とする。ＮＭＯＳトランジスタのゲート寸法が短く、Ｎ型不純物元素１９をチャネル表面に極浅く注入したい場合には、Ｎ型不純物１９として砒素を使用してもよい。なお、ショートチャネル効果を抑制するために、必要に応じてＰ型不純物（例えばボロン）を斜め方向から注入してもよい。なお、ＮＭＯＳトランジスタのチャネル幅は、１μｍ未満であってもよいが、通常、１～１００μｍ程度とすればよい。また、ＮＭＯＳトランジスタのチャネル長は、０．１μｍ未満であってもよいが、通常、０．１～１０μｍ程度とすればよい。
続いて、図１４に示すように、ＰＭＯＳトランジスタ形成領域が開口するようにレジスト２１を形成する。そして、ゲート電極１７ｐをマスクとして、ＰＭＯＳトランジスタ形成領域に対してボロン等のＰ型不純物元素２２をイオン注入し、Ｐ型低濃度不純物領域２３を形成する。Ｐ型不純物元素２２としてボロンを使用した場合、そのイオン注入条件は、例えばイオン種を４９ＢＦ２ ＋とし、注入エネルギーを１０～５０ｋｅＶ程度、ドーズ量を１×１０１３～１×１０１４ｃｍ－２程度とする。なお、ボロンは熱拡散係数が大きいため、後述するＰ型高濃度不純物領域３０を形成する工程で、ＰＭＯＳトランジスタ形成領域に対して高濃度でイオン注入されたボロン等のＰ型不純物元素２９が熱拡散することだけでＰ型低濃度不純物領域２３を形成できる場合には、必ずしもＰＭＯＳトランジスタ形成領域に対してＰ型不純物元素２２をイオン注入する必要はない。なお、ＰＭＯＳトランジスタのチャネル幅は、１μｍ未満であってもよいが、通常、１～１００μｍとすればよい。また、ＰＭＯＳトランジスタのチャネル長は、０．１μｍ未満であってもよいが、通常、０．１～１０μｍとすればよい。
続いて、図１５に示すように、ＣＶＤ等によりＳｉＯ２膜を形成した後、異方性ドライエッチングを行って、ゲート電極１７ｎ及び１７ｐの両側壁にＳｉＯ２膜からなるサイドウォール２４を形成する。
続いて、図１６に示すように、ＮＭＯＳトランジスタ形成領域が開口するようにレジスト２５を形成する。そして、ゲート電極１７ｎ及びサイドウォール２４をマスクとして、ＮＭＯＳトランジスタ形成領域に対してリンや砒素等のＮ型不純物元素２６をイオン注入し、Ｎ型高濃度不純物領域２７を形成する。例えば、砒素をイオン注入する場合、注入エネルギーを２０～８０ｋｅＶ程度、ドーズ量を１～３×１０１５ｃｍ－２程度とする。このとき、ＮＭＯＳトランジスタのゲート電極１７ｎであるポリシリコンゲートにも同時にＮ型不純物元素２６が注入される。ゲート電極１７ｎに含まれるＮ型不純物元素の濃度は、１×１０１９～１×１０２２ｃｍ－３であることが好ましい。後の熱処理工程によって、ＮＭＯＳトランジスタのゲート電極１７ｎがＮ＋ポリシリコンとなる。
続いて、図１７に示すように、ＰＭＯＳトランジスタ形成領域が開口するようにレジスト２８を形成する。そして、ゲート電極１７ｐ及びサイドウォール２４をマスクとして、ＰＭＯＳトランジスタ形成領域に対してボロン等のＰ型不純物元素２９をイオン注入し、Ｐ型高濃度不純物領域３０を形成する。例えば、ボロンをイオン注入する場合、イオン種を４９ＢＦ２ ＋とし、注入エネルギーを１０～６０ｋｅＶ程度、ドーズ量を１～３×１０１５ｃｍ－２程度とする。このとき、ＰＭＯＳトランジスタのゲート電極１７ｐであるポリシリコンゲートにも同時にＰ型不純物元素２９が注入される。ゲート電極１７ｐに含まれるＰ型不純物元素の濃度は、１×１０１９～１×１０２２ｃｍ－３であることが好ましい。その後、活性化熱処理を行い、イオン注入された不純物元素の活性化を行う。熱処理としては、例えば９００℃で１０分間の処理を行う。これにより、ＮＭＯＳトランジスタのゲート電極１７ｎはＮ＋ポリシリコン、ＰＭＯＳトランジスタのゲート電極１７ｐはＰ＋ポリシリコンで形成されることになる。
続いて、図１８に示すように、ゲート電極１７ｎ及び１７ｐとサイドウォール２４とを覆うようにＳｉＯ２等の絶縁膜を形成後、ＣＭＰ等により平坦化して、厚さ６００ｎｍ程度の平坦化膜３１を形成する。
続いて、図１９に示すように、水素、及び、不活性元素（Ｈｅ、Ｎｅ等）の少なくとも１つを含む剥離用物質３２をイオン注入によりシリコン基板１中に注入して、Ｎウェル領域７及びＰウェル領域８に剥離層３３を形成する。注入条件としては、例えば、剥離用物質３２として水素を使用した場合、ドーズ量を２×１０１６～１×１０１７ｃｍ－２程度とし、注入エネルギーを１００～２００ｋｅＶ程度とする。
続いて、図２０に示すように、層間絶縁膜３４を形成後、コンタクトホール３５を開口し、メタル電極３６を形成する。なお、剥離用物質３２のイオン注入前に形成する平坦化膜３１の膜厚を厚めにすることにより、層間絶縁膜３４を形成せずにコンタクトホール３５、メタル電極３６を形成してもよい。
続いて、図２１に示すように、ＣＶＤ等により絶縁膜を堆積させた後、ＣＭＰ等により表面を研磨して平坦化膜３７を形成する。更に、平坦化膜３７の表面をＳＣ１等により洗浄した後、同じくＳＣ１等により洗浄したガラス基板３８に位置合せして、ファンデルワールス力、水素結合等による自己接合によって、平坦化膜３７とガラス基板３８とを貼り合わせ、接合する。
続いて、図２２に示すように、４００～６００℃程度の熱処理を行うことで、剥離層３３に沿ってシリコン基板１の一部が分離除去され、ガラス基板３８上に薄膜化されたＮＭＯＳトランジスタ５０ｎ及びＰＭＯＳトランジスタ５０ｐを含むデバイス部６０が転写される。
続いて、図２３に示すように、剥離層３３をエッチング等により取り除いた後、ＬＯＣＯＳ酸化膜１０が露出するまでシリコン層１をエッチングする。これにより、デバイス部６０に含まれるＮＭＯＳトランジスタ５０ｎ及びＰＭＯＳトランジスタ５０ｐが素子分離されるとともに、シリコン層１が更に薄膜化される。なお、ＬＯＣＯＳ酸化膜１０が露出するまでシリコン層１をエッチングする工程は必ずしも必須ではない。また、剥離層３３をエッチング等により取り除く工程も必ずしも必須ではなく、剥離層３３が残存してもよいが、残存しないことが好ましい。更に、シリコン層１の膜厚は、１０～１００ｎｍとすればよい。続いて、露出したシリコン層１の表面を保護し、電気絶縁性を確保するため、保護膜３９を形成する。
この後、図１に示すように、コンタクトホール４０形成後、メタル配線（導電層）４１を形成することによって、貼り合わせ前にガラス基板３８上にあらかじめ形成しておいた能動素子あるいは受動素子等の電気素子４２と電気的に接続を取る。このようにして、本実施形態の半導体装置７０を製造することができる。
なお、本実施形態によれば、ＰＭＯＳトランジスタ５０ｐにおいてはシリコン層１のゲート電極１７ｐ側の表面から０．１ｎｍ以上、５ｎｍ以下の領域にチャネルを形成するとともに、ＮＭＯＳトランジスタ５０ｎにおいてはシリコン層１のゲート電極１７ｎ側の表面から０．１ｎｍ以上、５ｎｍ以下の領域にチャネルを形成することができる。すなわち、ＰＭＯＳトランジスタ５０ｐ及びＮＭＯＳトランジスタ５０ｎの両方を表面チャネル型ＭＯＳトランジスタとすることができる。
図２４は実施形態１の半導体装置のデバイス部を示す平面模式図である。図２３のＰＭＯＳトランジスタの断面図は図２４のＡ－Ｂ線に沿った断面に相当し、ＮＭＯＳトランジスタの断面図は図２４のＣ－Ｄ線に沿った断面に相当する。すなわち、本実施形態の半導体装置はＮＭＯＳトランジスタ５０ｎとＰＭＯＳトランジスタ５０ｐとのＣＭＯＳ構成を有する。具体的には、入力電圧が印加される金属配線３６ｉが、コンタクト部３５ｇを介してゲート電極１７ｎ及びゲート電極１７ｐに電気的に接続されている。また、ＮＭＯＳトランジスタ５０ｎ及びＰＭＯＳトランジスタ５０ｐのドレイン領域は、それぞれコンタクト部３５ｏ及び３５ｑを介して出力電圧が取り出される金属配線３６ｏに電気的に接続されている。更に、ＮＭＯＳトランジスタ５０ｎのソース領域は、コンタクト部３５ｎを介して金属配線３６ｎに電気的に接続されており、一方、ＰＭＯＳトランジスタ５０ｐのソース領域は、コンタクト部３５ｐを介して金属配線３６ｐに電気的に接続されている。
図２４において、金属配線３６ｏ、３６ｎ及び３６ｐは、図１におけるメタル電極３６に対応する。また、コンタクト部３５ｎ、３５ｐ、３５ｏ及び３５ｑは、図１におけるコンタクトホール３５に対応する。更に、ＮＭＯＳトランジスタ５０ｎ及びＰＭＯＳトランジスタ５０ｐのドレイン領域は、それぞれ図１におけるＮ型高濃度不純物領域２７及びＰ型高濃度不純物領域３０に対応する。そして、ＮＭＯＳトランジスタ５０ｎ及びＰＭＯＳトランジスタ５０ｐのソース領域は、それぞれ図１におけるＮ型高濃度不純物領域２７及びＰ型高濃度不純物領域３０に対応する。なお、金属配線３６ｉについても、図１におけるメタル電極３６と同じ配線層により形成されるとともに、コンタクト部３５ｇについても、図１におけるコンタクトホール３５と同様に形成されている。
以上、図を参照して実施形態１の半導体装置について詳細に説明したが、本発明はこれに限定されず、ポリシリコン以外の材料、例えば、金属材料をゲート電極として用いてもよい。金属材料をゲート電極として用いた場合、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタそれぞれが表面チャネル動作を行うように、適切な仕事関数を有する金属材料をＮＭＯＳ、ＰＭＯＳトランジスタに対して別々に形成する。金属材料としては、単体の金属、金属窒化物、合金、シリサイド等を使用することができる。より具体的には、例えば、ＮＭＯＳトランジスタのゲート電極には、ＴａＳｉＮ、Ｔａ、ＴａＮ、ＴａＴｉ、ＨｆＳｉ、ＥｒＳｉ、ＥｒＧｅ、ＮｉＳｉ等を使用することができる。一方、ＰＭＯＳトランジスタのゲート電極には、ＴｉＮ、Ｒｕ、ＴａＧｅ２、ＰｔＳｉ、ＮｉＧｅ、ＰｔＧｅ、ＮｉＳｉ等を使用することができる。
なお、本願は、２００８年３月１２日に出願された日本国特許出願２００８－０６３２９１号を基礎として、パリ条約ないし移行する国における法規に基づく優先権を主張するものである。該出願の内容は、その全体が本願中に参照として組み込まれている。
実施形態１の半導体装置の構造を示す断面模式図である。 実施形態１の半導体装置の製造工程を示す断面模式図である（熱酸化膜の形成）。 実施形態１の半導体装置の製造工程を示す断面模式図である（Ｎ型不純物元素のイオン注入）。 実施形態１の半導体装置の製造工程を示す断面模式図である（Ｐ型不純物元素のイオン注入）。 実施形態１の半導体装置の製造工程を示す断面模式図である（Ｎウェル領域及びＰウェル領域の形成）。 実施形態１の半導体装置の製造工程を示す断面模式図である（窒化珪素膜の形成）。 実施形態１の半導体装置の製造工程を示す断面模式図である（ＬＯＣＯＳ酸化膜の形成）。 実施形態１の半導体装置の製造工程を示す断面模式図である（熱酸化膜の形成）。 実施形態１の半導体装置の製造工程を示す断面模式図である（ＰＭＯＳトランジスタのチャネル注入）。 実施形態１の半導体装置の製造工程を示す断面模式図である（ＮＭＯＳトランジスタのチャネル注入）。 実施形態１の半導体装置の製造工程を示す断面模式図である（ゲート酸化膜の形成）。 実施形態１の半導体装置の製造工程を示す断面模式図である（ゲート電極の形成）。 実施形態１の半導体装置の製造工程を示す断面模式図である（Ｎ型低濃度不純物領域の形成）。 実施形態１の半導体装置の製造工程を示す断面模式図である（Ｐ型低濃度不純物領域の形成）。 実施形態１の半導体装置の製造工程を示す断面模式図である（サイドウォールの形成）。 実施形態１の半導体装置の製造工程を示す断面模式図である（Ｎ型高濃度不純物領域の形成）。 実施形態１の半導体装置の製造工程を示す断面模式図である（Ｐ型高濃度不純物領域の形成）。 実施形態１の半導体装置の製造工程を示す断面模式図である（平坦化膜の形成）。 実施形態１の半導体装置の製造工程を示す断面模式図である（剥離層の形成）。 実施形態１の半導体装置の製造工程を示す断面模式図である（層間絶縁膜、コンタクトホール及びメタル電極の形成）。 実施形態１の半導体装置の製造工程を示す断面模式図である（ガラス基板への接合）。 実施形態１の半導体装置の製造工程を示す断面模式図である（デバイス部の転写）。 実施形態１の半導体装置の製造工程を示す断面模式図である（素子分離）。 実施形態１の半導体装置のデバイス部を示す平面模式図である。 薄膜化された単結晶シリコン層に形成され、かつ他の基板に接合された従来のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの動作特性を示したグラフである。 薄膜化された単結晶シリコン層に形成され、かつ他の基板に接合された従来のＭＯＳトランジスタの断面模式図であり、（ａ）はＮＭＯＳトランジスタを示し、（ｂ）はＰＭＯＳトランジスタを示す。
符号の説明
１、１０３、１１３：シリコン層（シリコン基板、基体層）
２、６、１１：熱酸化膜
３、１２、１４、１８、２１、２５、２８：レジスト
４：Ｎ型不純物元素
５：Ｐ型不純物元素
７、１０７：Ｎウェル領域
８、１０８：Ｐウェル領域
９：窒化珪素膜
１０：ＬＯＣＯＳ酸化膜
１３、１５：不純物元素
１３ａ、１５ａ：活性領域
１６、１０２、１１２：ゲート酸化膜（ゲート絶縁膜）
１７、１７ｎ、１７ｐ、１０１、１１１：ゲート電極
１９、２６：Ｎ型不純物元素
２０：Ｎ型低濃度不純物領域
２２、２９：Ｐ型不純物元素
２３：Ｐ型低濃度不純物領域
２４：サイドウォール
２７：Ｎ型高濃度不純物領域
３０：Ｐ型高濃度不純物領域
３１、３７：平坦化膜
３２：剥離用物質
３３：剥離層
３４：層間絶縁膜
３５、４０：コンタクトホール
３５ｇ、３５ｎ、３５ｐ、３５ｏ、３５ｑ：コンタクト部
３６：メタル電極
３６ｉ、３６ｏ：金属配線
３８：ガラス基板
３９：保護膜
４１：メタル配線（導電層）
４２：電気素子
５０ｐ、１１０：ＰＭＯＳトランジスタ
５０ｎ、１００：ＮＭＯＳトランジスタ
６０：デバイス部
７０：半導体装置
１０４、１１４：ソース・ドレイン領域
１０５、１１５：チャネル

Claims (23)

  1. 基板と、該基板に接合されたデバイス部とを備える半導体装置であって、
    該デバイス部は、基体層と、ＰＭＯＳトランジスタとを含み、
    該ＰＭＯＳトランジスタは、第一電気伝導経路と、第一ゲート電極とを含み、
    該第一電気伝導経路は、該基体層の該第一ゲート電極が配置された側に形成されていることを特徴とする半導体装置。
  2. 前記基体層は、剥離用物質を含む剥離層に沿って一部が分離除去されて形成されたものであることを特徴とする請求項１記載の半導体装置。
  3. 前記基体層は、前記剥離層に沿って一部が分離除去された後、更に薄膜化されて形成されたものであることを特徴とする請求項２記載の半導体装置。
  4. 前記剥離用物質は、水素及び不活性元素の少なくとも一方を含むことを特徴とする請求項２又は３記載の半導体装置。
  5. 前記第一ゲート電極は、Ｐ型導電性のポリシリコンを含むことを特徴とする請求項１～４のいずれかに記載の半導体装置。
  6. 前記第一ゲート電極は、Ｐ型不純物元素を含むことを特徴とする請求項５記載の半導体装置。
  7. 前記Ｐ型不純物元素は、ホウ素を含むことを特徴とする請求項６記載の半導体装置。
  8. 前記Ｐ型不純物元素の濃度は、１×１０１９～１×１０２２ｃｍ－３であることを特徴とする請求項６又は７記載の半導体装置。
  9. 前記基板は、ガラス基板又は単結晶シリコン基板であることを特徴とする請求項１～８のいずれかに記載の半導体装置。
  10. 前記基体層は、単結晶シリコン半導体、ＩＶ族半導体、ＩＩ－ＶＩ族化合物半導体、ＩＩＩ－Ｖ族化合物半導体、ＩＶ－ＩＶ族化合物半導体及びこれらの同族元素を含む混晶、並びに、酸化物半導体からなる群より選ばれる少なくとも一つの半導体を含むことを特徴とする請求項１～９のいずれかに記載の半導体装置。
  11. 前記半導体装置は、前記デバイス部以外に、前記基板上に形成された導電層及び電気素子を有し、
    前記ＰＭＯＳトランジスタは、該導電層を介して該電気素子と電気的に接続されることを特徴とする請求項１～１０のいずれかに記載の半導体装置。
  12. 前記デバイス部は、ＮＭＯＳトランジスタを更に含み、
    該ＮＭＯＳトランジスタは、第二電気伝導経路と、第二ゲート電極とを含み、
    該第二電気伝導経路は、前記基体層の該第二ゲート電極が配置された側に形成されていることを特徴とする請求項１～１１のいずれかに記載の半導体装置。
  13. 前記第二ゲート電極は、Ｎ型導電性のポリシリコンを含むことを特徴とする請求項１２記載の半導体装置。
  14. 前記第二ゲート電極は、Ｎ型不純物元素を含むことを特徴とする請求項１３記載の半導体装置。
  15. 前記Ｎ型不純物元素は、リン及び砒素の少なくとも一方を含むことを特徴とする請求項１４記載の半導体装置。
  16. 前記Ｎ型不純物元素の濃度は、１×１０１９～１×１０２２ｃｍ－３であることを特徴とする請求項１４又は１５記載の半導体装置。
  17. 前記半導体装置は、前記デバイス部以外に、前記基板上に形成された導電層及び電気素子を有し、
    前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタは、該導電層を介して該電気素子と電気的に接続されることを特徴とする請求項１２～１６のいずれかに記載の半導体装置。
  18. 請求項１～１７のいずれかに記載の半導体装置の製造方法であって、
    該製造方法は、前記ＰＭＯＳトランジスタを形成した後に、前記基体層の一部に剥離用物質を含む剥離層を形成する剥離層形成工程と、
    前記剥離層形成工程後に、前記基板と前記デバイス部とを接合する接合工程と、
    前記接合工程後に、前記剥離層に沿って前記基体層の一部を分離除去する分離除去工程とを含むことを特徴とする半導体装置の製造方法。
  19. 前記分離除去工程は、加熱処理によって行われることを特徴とする請求項１８記載の半導体装置の製造方法。
  20. 前記半導体装置の製造方法は、前記分離除去工程後に、前記基体層を更に薄膜化する薄膜化工程を含むことを特徴とする請求項１８又は１９記載の半導体装置の製造方法。
  21. 請求項１～１７のいずれかに記載の半導体装置を備えることを特徴とする表示装置。
  22. 請求項１８～２０のいずれかに記載の半導体装置の製造方法によって製造された半導体装置を備えることを特徴とする表示装置。
  23. 基板と、該基板に接合されたデバイス部とを備える半導体装置であって、
    該デバイス部は、基体層と、ＰＭＯＳトランジスタとを含み、
    該ＰＭＯＳトランジスタは、表面チャネル型ＭＯＳトランジスタであることを特徴とする半導体装置。
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