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WO2009150896A1 - シリコンエピタキシャルウェーハ及びその製造方法 - Google Patents

シリコンエピタキシャルウェーハ及びその製造方法 Download PDF

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silicon
wafer
epitaxial
polishing
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昌幸 石橋
信司 中原
哲郎 岩下
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Sumco Corp
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Definitions

  • the present invention relates to a P / P type silicon epitaxial wafer and a manufacturing method thereof.
  • the pMOS transistor has a higher carrier mobility than a wafer having a ⁇ 100 ⁇ plane as a main surface, so that the speed of the pMOS transistor can be increased.
  • epitaxial wafers are used as materials for high-performance devices because the defects in the epitaxial layer are very few. For this reason, an epitaxial wafer having a ⁇ 110 ⁇ plane as a main surface is expected to exhibit excellent characteristics as a material for high-performance devices such as MPU.
  • Patent Document 1 As a countermeasure, it is known that when an epitaxial layer is grown on a silicon single crystal substrate having an off-angle tilted in the ⁇ 100> axis direction by 0.5 degrees or more and 3 degrees or less, the haze level decreases ( Patent Document 1).
  • the problem to be solved by the present invention is to provide a wafer having a good haze level even if the inclination angle of the ⁇ 110 ⁇ plane is small.
  • a method for producing a silicon epitaxial wafer according to the first invention includes a step of growing an epitaxial layer on a silicon single crystal substrate having a ⁇ 110 ⁇ plane as a main plane and an off angle of the ⁇ 110 ⁇ plane of less than 1 degree; Polishing the surface of the epitaxial layer so that the haze level (measured in SP2, DWO mode) of the epitaxial layer surface is 0.18 ppm or less.
  • a method for producing a silicon epitaxial wafer according to the second invention includes a step of growing an epitaxial layer on a silicon single crystal substrate having a ⁇ 110 ⁇ plane as a principal plane and an off angle of the ⁇ 110 ⁇ plane of less than 1 degree; Polishing the surface of the epitaxial layer so that the mean square root RMS of the surface roughness of the epitaxial layer (measured in an area of 10 ⁇ m square by an atomic force microscope AFM) is 0.060 nm or less. It is characterized by that.
  • the method for producing a silicon epitaxial wafer according to the third invention is characterized in that, in the method for producing a silicon epitaxial wafer, a polishing allowance in the polishing step is 0.05 ⁇ m to 1 ⁇ m.
  • the haze level on the surface of the epitaxial layer after the polishing treatment is 0.18 ppm or less and the mean square root RMS of the surface roughness is 0.060 nm or less.
  • a silicon epitaxial wafer according to a fourth aspect of the present invention is a silicon epitaxial wafer obtained by growing an epitaxial layer on a silicon single crystal substrate having a ⁇ 110 ⁇ plane as a main surface, and growing the epitaxial layer.
  • the off angle is less than 1 degree, and the haze level (measured in SP2, DWO mode) of the epitaxial layer surface is 0.18 ppm or less.
  • a silicon epitaxial wafer according to a fifth aspect of the present invention is a silicon epitaxial wafer obtained by growing an epitaxial layer on a silicon single crystal substrate having a ⁇ 110 ⁇ plane as a main surface, and growing the epitaxial layer.
  • the off angle is less than 1 degree, and the surface roughness RMS of the surface of the epitaxial layer (measured in a 10 ⁇ m square region by an atomic force microscope AFM) is 0.060 nm or less.
  • a silicon epitaxial wafer according to a sixth aspect of the present invention is a silicon epitaxial wafer obtained by growing an epitaxial layer on a silicon single crystal substrate having a ⁇ 110 ⁇ plane as a main surface, and having a haze level (SP2, (Measured in the DWO mode) is 0.18 ppm or less, and the mean square root RMS of the surface roughness of the epitaxial layer surface (measured in a 10 ⁇ m square region by an atomic force microscope AFM) is 0.060 nm or less.
  • a method for producing a silicon epitaxial wafer according to a seventh aspect of the present invention includes a step of growing an epitaxial layer on a silicon single crystal substrate using an epitaxial apparatus; And a step of polishing after removing the wafer from the epitaxial device after finishing the step, and after 10 hours have passed since the wafer was taken out, the polishing is not performed. It is characterized by.
  • a method for producing a silicon epitaxial wafer according to an eighth invention is characterized by comprising a step of growing an epitaxial layer on a silicon single crystal substrate and a polishing step of simultaneously polishing both the front and back surfaces of the substrate.
  • the silicon single crystal substrate has a ⁇ 110 ⁇ plane as a main surface.
  • a wafer having a good haze level can be obtained even if the inclination angle of the ⁇ 110 ⁇ plane is small.
  • the best product according to this embodiment is that after growing an epitaxial layer on a silicon single crystal substrate having a ⁇ 110 ⁇ plane as a principal plane and an off-angle of the ⁇ 110 ⁇ plane of less than 1 degree, the surface of the epitaxial layer is polished. Can be obtained.
  • the necessary polishing allowance is at least 0.05 ⁇ m from the viewpoint of improving the haze level, and the upper limit is not particularly limited, but 1 ⁇ m is sufficient from the viewpoint of improving the haze level.
  • Example 1 A p-type silicon single crystal ingot having a main axis orientation of ⁇ 110> and a diameter of 305 mm was manufactured by the CZ method. The ingot was ground to a diameter of 300 mm and notched, and a plurality of blocks having an electric specific resistance of 5 to 10 m ⁇ cm were cut out. Using a wire saw, this block is tilted in the ⁇ 110 ⁇ plane with three orientations ⁇ 100>, ⁇ 111>, ⁇ 110> shown in Table 1 and off-angles of 0 to 10 degrees with respect to the respective orientations. Sliced to be
  • This wafer was processed in the order of chamfering, lapping, finishing chamfering, etching, double-side polishing, tape chamfering, edge mirror polishing, and single-side polishing of the surface to obtain a mirror-polished wafer.
  • description of the cleaning process between processes was abbreviate
  • an epitaxial film having a thickness of 4 ⁇ m was grown using a single wafer type epi furnace.
  • the wafer taken out from the epi-furnace was immediately passivated with the SC-1 cleaning solution.
  • a part of the obtained epitaxial wafer was polished by 0.3 ⁇ m on the surface of the epitaxial surface using a single-side polishing apparatus.
  • the obtained wafer as epitaxially grown and the wafer whose surface is polished are used in a DWO mode (Dark Field Wide Oblique mode) using a pattern-less wafer surface foreign matter inspection apparatus (model: Surfscan®SP2) manufactured by KLA-Tencor Corporation.
  • the haze level on the surface of the epitaxial layer was inspected in the dark field / wide / oblique incidence mode.
  • the epitaxial wafer polished after the formation of the epitaxial layer of Example 1 has a good haze level regardless of the tilt direction and off-angle.
  • An epitaxial wafer having a ⁇ 110 ⁇ plane as a main surface obtained by the manufacturing method according to the present embodiment has a good haze level because it has a polished finish, and quality control such as LPD by a particle counter is possible.
  • the angle is small and the carrier mobility is good.
  • Second Embodiment By the way, an epitaxial wafer is used as a material for a high-performance device because of its complete crystal structure. With recent miniaturization of device processes, demands for surface flatness and purity have become stricter than before, and a method of polishing the surface after epitaxial growth is known (for example, see JP-A-2006-120939). .
  • the haze level on the wafer surface may be significantly deteriorated.
  • the haze level is high, there is a problem that the LPD cannot be measured by the surface foreign matter inspection apparatus and the quality cannot be evaluated.
  • the present embodiment aims to provide an epitaxial wafer manufacturing method that does not cause a phenomenon that an abnormal haze level is increased which may occur when an epitaxially processed wafer is subjected to wet cleaning or polishing.
  • the inventors of the present invention have found that an abnormal haze that may occur when polishing is performed is removed from the furnace of the epitaxial apparatus and polished after 10 hours from the removal.
  • Example 2 A p-type silicon single crystal ingot having a main axis orientation of ⁇ 110> and a diameter of 305 mm was manufactured by the CZ method. This ingot was peripherally ground to a diameter of 300 mm and then notched, and a block having an electrical specific resistance of 5 to 10 m ⁇ cm was cut out. This block was sliced at an off angle of 0 degree using a wire saw.
  • This wafer was processed in the order of chamfering, lapping, finishing chamfering, etching, double-side polishing, tape chamfering, edge mirror polishing, and single-side polishing of the surface to obtain a mirror-polished wafer.
  • description of the cleaning process between processes was abbreviate
  • an epitaxial film having a thickness of 5 ⁇ m was grown using a single wafer epitaxial furnace.
  • the wafer taken out from the epi-furnace was immediately passivated with the SC-1 cleaning solution.
  • the obtained epitaxial wafer was put into a FOUP and held in a clean room for a predetermined time, and then the surface of the epitaxial layer was polished by 0.3 ⁇ m using a single-side polishing apparatus.
  • the wafer obtained by polishing the surface of the epitaxial layer thus obtained was subjected to a DWO mode (Dark Field Wide Oblique mode: dark field) using a pattern-less wafer surface foreign matter inspection apparatus (model: Surfscan SP2) manufactured by KLA-Tencor Corporation.
  • the haze level on the surface of the epitaxial layer was inspected in wide and oblique incidence mode. The results are shown in Table 2.
  • the haze level is good until the holding time of 10 hours, but the haze level gradually deteriorates when the holding time exceeds 10 hours.
  • the epitaxial wafer obtained by the method of the present embodiment is free of abnormal haze, can be stably subjected to LPD measurement with a surface foreign matter inspection apparatus, and is suitable as a device wafer.
  • the pMOS transistor has a higher carrier mobility than that of a wafer having a ⁇ 100 ⁇ plane as a main surface, so that the speed of the pMOS transistor can be increased. Yes.
  • epitaxial wafers are used as materials for high-performance devices because the defects in the epitaxial layer are very few. For this reason, an epitaxial wafer having a ⁇ 110 ⁇ plane as a main surface is expected to exhibit excellent characteristics as a material for high-performance devices such as MPU.
  • the object of the present embodiment is to provide an epitaxial wafer with good surface flatness and less warpage.
  • the best manufacturing method of this embodiment is a method of polishing a wafer manufactured by a normal epitaxial wafer manufacturing method with a double-sided simultaneous polishing apparatus.
  • the polishing allowance in the double-sided simultaneous polishing is not necessarily the same thickness, and it may be different for the front and back surfaces. This may be because the front and back polishing rates are different from each other in the rotational speed of the double-side polishing apparatus. This can be achieved by making the pad material different at the top and bottom.
  • the surface on the high rotation pad side has a large polishing allowance, and the surface having a smaller oxide film has a large polishing allowance.
  • the wafer obtained by the method of the present embodiment and polished on both sides after the epitaxial growth has the characteristics that the flatness is good and the warp is small, and furthermore, when a silicon single crystal substrate having a ⁇ 110 ⁇ plane as a main surface is used.
  • An epitaxial wafer having a ⁇ 110 ⁇ plane with a good haze level as the main surface is obtained.
  • the polishing time by the polishing surface plate is set to a predetermined value to polish the wafer substrate by a predetermined polishing allowance (polishing amount).
  • a predetermined polishing allowance polishing amount
  • the polishing allowance can be controlled based on this profile.
  • the load current of the motor is detected, and the polishing time measurement is started from the time when the polishing of the silicon oxide film is completed, and only the target polishing allowance is based on the relationship of polishing allowance-polishing time as shown in FIG. Grind.

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Abstract

【課題】｛１１０｝面の傾斜角度が小さくてもヘイズレベルが良好なウェーハを提供する。 【解決手段】｛１１０｝面を主面とし、｛１１０｝面のオフアングルが１度未満のシリコン単結晶基板にエピタキシャル層を成長させる工程と、前記エピタキシャル層表面のヘイズレベル（ＳＰ２，ＤＷＯモードで測定）が０．１８ｐｐｍ以下になるように、前記エピタキシャル層の表面を研磨する工程と、を備える。

Description

シリコンエピタキシャルウェーハ及びその製造方法
　この発明は、Ｐ／Ｐ型シリコンエピタキシャルウェーハ及びその製造方法に関するものである。
　｛１１０｝面を主面とするシリコンウェーハを用いると、ｐＭＯＳトランジスターにおいてキャリア移動度が｛１００｝面を主面とするウェーハよりも高いことから、ｐＭＯＳトランジスターを高速化できることが知られている。
　一方、エピタキシャルウェーハは、エピタキシャル層の欠陥が極めてすくないことから高性能デバイスの素材として用いられている。このため、｛１１０｝面を主面としたエピタキシャルウェーハは、ＭＰＵ等の高性能デバイスの素材として優れた特性を示すことが予想される。
　しかしながら、｛１１０｝面を主面としたエピタキシャルウェーハでは、エピタキシャル成長後、表面にヘイズ（haze）と呼ばれる曇りが発生しやすく、パーティクルカウンターによるＬＰＤ（Light Point Defects、輝点欠陥）の測定さえ困難になり、ウェーハの品質保証ができない場合も生じる。
　この対策として、＜１００＞軸方向へ、０．５度以上３度以下傾斜させたオフアングルを有するシリコン単結晶基板上にエピタキシャル層を成長させるとヘイズレベルが低下することが知られている（特許文献１）。
特開２００５－３９１１１号公報
　しかしながら、上記特許文献１に記載の方法では、｛１１０｝面が傾斜しているために、キャリアが傾斜した格子と衝突し、キャリアの移動度が低くなる懸念があり、また表面のヘイズレベルも十分とは言えないレベルである。
　この発明が解決しようとする課題は、｛１１０｝面の傾斜角度が小さくてもヘイズレベルが良好なウェーハを提供することである。
［１］第１発明に係るシリコンエピタキシャルウェーハの製造方法は、｛１１０｝面を主面とし、｛１１０｝面のオフアングルが１度未満のシリコン単結晶基板にエピタキシャル層を成長させる工程と、前記エピタキシャル層表面のヘイズレベル（ＳＰ２，ＤＷＯモードで測定）が０．１８ｐｐｍ以下になるように、前記エピタキシャル層の表面を研磨する工程と、を備えることを特徴とする。
［２］第２発明に係るシリコンエピタキシャルウェーハの製造方法は、｛１１０｝面を主面とし、｛１１０｝面のオフアングルが１度未満のシリコン単結晶基板にエピタキシャル層を成長させる工程と、前記エピタキシャル層表面の表面粗さの平均自乗根ＲＭＳ（原子間力顕微鏡ＡＦＭにより１０μｍ角の領域で測定）が０．０６０ｎｍ以下になるように、前記エピタキシャル層の表面を研磨する工程と、を備えることを特徴とする。
［３］第３発明に係るシリコンエピタキシャルウェーハの製造方法は、上記シリコンエピタキシャルウェーハの製造方法において、前記研磨工程における研磨代が０．０５μｍ～１μｍであることを特徴とする。
［４］この場合に、前記研磨処理後における前記エピタキシャル層表面のヘイズレベルが０．１８ｐｐｍ以下であり、かつ表面粗さの平均自乗根ＲＭＳが０．０６０ｎｍ以下であることがより好ましい。
［５］第４発明に係るシリコンエピタキシャルウェーハは、｛１１０｝面を主面とするシリコン単結晶基板にエピタキシャル層を成長させたシリコンエピタキシャルウェーハであって、前記エピタキシャル層を成長させるシリコン単結晶基板のオフアングルが１度未満であり、前記エピタキシャル層表面のヘイズレベル（ＳＰ２，ＤＷＯモードで測定）が０．１８ｐｐｍ以下であることを特徴とする。
［６］第５発明に係るシリコンエピタキシャルウェーハは、｛１１０｝面を主面とするシリコン単結晶基板にエピタキシャル層を成長させたシリコンエピタキシャルウェーハであって、前記エピタキシャル層を成長させるシリコン単結晶基板のオフアングルが１度未満であり、前記エピタキシャル層表面の表面粗さＲＭＳ（原子間力顕微鏡ＡＦＭにより１０μｍ角の領域で測定）が０．０６０ｎｍ以下であることを特徴とする。
［７］第６発明に係るシリコンエピタキシャルウェーハは、｛１１０｝面を主面とするシリコン単結晶基板にエピタキシャル層を成長させたシリコンエピタキシャルウェーハであって、前記エピタキシャル層表面のヘイズレベル（ＳＰ２，ＤＷＯモードで測定）が０．１８ｐｐｍ以下であり、かつ前記エピタキシャル層表面の表面粗さの平均自乗根ＲＭＳ（原子間力顕微鏡ＡＦＭにより１０μｍ角の領域で測定）が０．０６０ｎｍ以下であることを特徴とする。
［８］第７発明に係るシリコンエピタキシャルウェーハの製造方法は、エピタキシャル装置を用いてシリコン単結晶基板にエピタキシャル層を成長させる工程と、
前記工程を終えたウェーハを前記エピタキシャル装置から取り出したのち研磨を行う工程と、を備えるシリコンエピタキシャルウェーハの製造方法において、前記ウェーハを取り出してから１０時間を経過した後には、前記研磨を行わないことを特徴とする。
［９］第８発明に係るシリコンエピタキシャルウェーハの製造方法は、シリコン単結晶基板にエピタキシャル層を成長させる工程と、前記基板の表裏両面を同時に研磨する研磨工程と、を備えることを特徴とする。
［１１］この場合に、前記シリコン単結晶基板が、｛１１０｝面を主面とするものであることがより好ましい。
　上記発明によれば、｛１１０｝面の傾斜角度が小さくてもヘイズレベルが良好なウェーハを得ることができる。
シリコンエピタキシャルウェーハを研磨したときのモータ負荷電流のプロファイルを示すグラフである。 研磨時間と研磨量との関係の一例を示すグラフである。
　以下、上記発明の実施形態を説明する。
《第１実施形態》
　本実施形態による最良の製品は、｛１１０｝面を主面とし、｛１１０｝面のオフアングルが１度未満のシリコン単結晶基板にエピタキシャル層を成長させたのち、エピタキシャル層の表面を研磨することにより得られる。
　必要な研磨代としては、ヘイズレベルの改善の観点からは少なくとも、０．０５μｍ以上が必要であり、上限は特に限定されないがヘイズレベル改善の観点からは１μｍもあれば十分である。
　実施例１：ＣＺ法により、主軸方位が＜１１０＞で、直径３０５ｍｍのｐ型シリコン単結晶インゴットを製造した。このインゴットを、直径３００ｍｍに外周研削後ノッチ加工し、電気比抵５～１０ｍΩｃｍのブロックを複数切り出した。このブロックを、ワイヤーソーを用い、｛１１０｝面の傾きが表１に示す傾斜方位＜１００＞，＜１１１＞，＜１１０＞という３方位と、それぞれの傾斜方位に対するオフアングル０度～１０度となるようにスライスした。
　このウェーハを、面取、ラッピング、仕上げ面取り、エッチング、両面研磨、テープ面取り、エッジの鏡面研磨、表面の片面研磨の順に加工して鏡面研磨ウェーハを得た。なお、工程間の洗浄処理の記述は省略するが、通常のウェーハ加工プロセスと同様に洗浄処理した。
　その後、枚葉式エピ炉を用いて厚み４μｍのエピタキシャル膜を成長させた。エピ炉から取り出したウェーハは、ただちにＳＣ－１洗浄液でパッシベーション処理した。得られたエピタキシャルウェーハの一部は、片面研磨装置を用いエピタキシャル面の表面を０．３μｍ研磨した。
　得られたエピタキシャル成長のままのウェーハと、表面を研磨したウェーハを、ケーエルエー・テンコール株式会社製のパターンなしウェーハ表面異物検査装置（モデル：Surfscan SP2）を用いて、ＤＷＯモード（Ｄａｒｋ　Ｆｉｅｌｄ　Ｗｉｄｅ　Ｏｂｌｉｑｕｅモード：暗視野・ワイド・斜め入射モード）で、エピタキシャル層表面のヘイズレベルを検査した。
　また、ＡＦＭ（原子間力顕微鏡）をもちいて、測定範囲１０μｍ×１０μｍで表面粗さを測定し、表面粗さのＲＭＳ（Ｒｏｏｔ　Ｍｅａｎ　Ｓｑｕａｒｅ：平均自乗根）を算出した。この結果を表１に示す。
Figure JPOXMLDOC01-appb-T000001
 　実施例１のエピタキシャル層形成後に研磨したエピタキシャルウェーハは、傾斜方位、オフアングルによらずヘイズレベルが良好である。
　本実施形態に係る製造方法で得られた｛１１０｝面を主面とするエピタキシャルウェーハは、研磨仕上げであるためヘイズレベルが良好で、パーティクルカウンターによるＬＰＤ等の品質管理が可能であり、またオフアングルが小さく、キャリア移動度の面でも良好である。
《第２実施形態》
　ところで、エピタキシャルウェーハは、その結晶構造の完全性から高性能デバイスの素材として用いられている。近年のデバイス工程の微細化に伴い、従来に比べ表面平坦度や純度に対する要求が厳しくなっており、エピタキシャル成長後、表面を研磨する方法が知られている（たとえば特開２００６－１２０９３９号公報参照）。
　しかしながら、これらの方法でエピタキシャル処理したウェーハを、研磨処理すると、ウェーハ表面のヘイズレベルが著しく悪化する場合があった。ヘイズレベルが高い場合、表面異物検査装置でＬＰＤの測定ができず、品質の評価ができないという問題がある。
　そこで本実施形態は、エピタキシャル処理したウェーハを、湿式洗浄や研磨処理した場合に発生することがある異常なヘイズレベルが高くなる現象が起こらないエピタキシャルウェーハの製造方法を提供することを目的とする。
　本発明者らは、研磨処理した場合に発生することがある異常なヘイズ（Ｈａｚｅ）は、エピタキシャル装置の炉から取り出して、研磨を、取り出しから１０時間より後に行うと発生することを見出した。
　この理由は明確ではないが、ウェーハを保管する雰囲気中のなんらかのガス成分が、ウェーハの構成元素であるシリコンと反応して反応生成物ができ、研磨で脱離するとピットが生成しヘイズレベルが悪化するものと推察される。
　実施例２：
　ＣＺ法により、主軸方位が＜１１０＞で、直径３０５ｍｍのｐ型シリコン単結晶インゴットを製造した。このインゴットを、直径３００ｍｍに外周研削後ノッチ加工し、電気比抵５～１０ｍΩｃｍのブロックを切り出した。このブロックを、ワイヤーソーを用い、オフアングル０度でスライスした。
　このウェーハを、面取、ラッピング、仕上げ面取り、エッチング、両面研磨、テープ面取り、エッジの鏡面研磨、表面の片面研磨の順に加工して鏡面研磨ウェーハを得た。なお、工程間の洗浄処理の記述は省略するが、通常のウェーハ加工プロセスと同様に洗浄処理した。
　その後、枚葉式エピタキシャル炉を用いて厚み５μｍのエピタキシャル膜を成長させた。エピ炉から取り出したウェーハは、ただちにＳＣ－１洗浄液でパッシベーション処理した。得られたエピタキシャルウェーハを、ＦＯＵＰに入れ、クリーンルーム内で所定時間保持後、片面研磨装置を用いエピタキシャル層の表面を、０．３μｍ研磨した。
　こうして得られたエピタキシャル層表面が研磨されたウェーハを、ケーエルエー・テンコール株式会社製のパターンなしウェーハ表面異物検査装置（モデル： Surfscan SP2）を用いて、ＤＷＯモード（Ｄａｒｋ　Ｆｉｅｌｄ　Ｗｉｄｅ　Ｏｂｌｉｑｕｅモード：暗視野・ワイド・斜め入射モード）で、エピタキシャル層表面のヘイズレベルを検査した。この結果を表２に示す。
Figure JPOXMLDOC01-appb-T000002
 　保持時間１０時間までは、Ｈａｚｅレベルは良好であるが、保持時間１０時間を越えるとヘイズレベルは徐々に悪化することがわかる。
　本実施形態の方法で得られたエピタキシャルウェーハは、異常なヘイズの発生がなく、安定して表面異物検査装置でのＬＰＤ測定が可能であり、デバイス用ウェーハとして好適である。
《第３実施形態》
　上述したとおり、エピタキシャルウェーハは、その結晶構造の完全性から高性能デバイスの素材として用いられている。しかしながら、近年のデバイス工程の微細化に伴い、従来に比べ表面平坦度に対する要求が厳しくなっている。エピタキシャルウェーハの平坦度を改善する方法としては、エピタキシャル成長後、表面を研磨する方法が知られている（たとえば特開２００６－１２０９３９号公報参照）。
　また、｛１１０｝面を主面とするシリコンウェーハを用いると、ｐＭＯＳトランジスターにおいてキャリア移動度が｛１００｝面を主面とするウェーハよりも高いことから、ｐＭＯＳトランジスターを高速化できることが知られている。
　一方、エピタキシャルウェーハは、エピタキシャル層の欠陥が極めてすくないことから高性能デバイスの素材として用いられている。このため、｛１１０｝面を主面としたエピタキシャルウェーハは、ＭＰＵ等の高性能デバイスの素材として優れた特性を示すことが予想される。
　しかしながら、｛１１０｝面を主面としたエピタキシャルウェーハでは、エピタキシャル成長後、表面にヘイズ（Ｈａｚｅ）と呼ばれる曇りが発生しやすく、パーティクルカウンターによるＬＰＤの測定さえ困難になり、ウェーハの品質保証が出来ない場合も生じる。
　本実施形態は、表面の平坦度が良好で、ソリの少ないエピタキシャルウェーハを提供することを目的とする。
　本実施形態の最良の製法は、通常のエピタキシャルウェーハの製造方法で製造したウェーハを、両面同時研磨装置で研磨する方法である。両面同時研磨での研磨代は、必ずしも同じ厚みである必要はなく、表裏で異なった研磨代としてもよく、これは表裏の研磨代は両面研磨装置の回転速度を異なったものとするとか、研磨パッド材質を上下で異なったものにする等で達成できる。高回転パッド側の表面は研磨代が大きくなり、また酸化膜厚みの薄い方の面の研磨代が大きくなる。
　本実施形態の方法で得られた、エピタキシャル成長後に両面研磨されたウェーハは、平坦度が良好で反りが少ないという特性を有し、さらに｛１１０｝面を主面とするシリコン単結晶基板を用いるとヘイズレベルが良好な｛１１０｝面を主面とするエピタキシャルウェーハが得られる。
　なお、以上説明した実施形態は、上記発明の理解を容易にするために記載されたものであって、上記発明を限定するために記載されたものではない。したがって、上記の実施形態に開示された各要素は、上記発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
　たとえば、エピタキシャル層が形成されたウェーハ基板を研磨する工程においては、研磨定盤による研磨時間を所定値に設定することによって所定の研磨代（研磨量）だけ研磨する。このとき、エピタキシャル層の表面には酸化シリコン膜が形成されており、当該酸化シリコン膜の厚さは洗浄後の経過時間によって異なるため、酸化シリコン膜の研磨代だけ誤差が生じる。
　しかしながら、本発明者らが探究したところ、酸化シリコン膜を研磨し始めてから当該酸化シリコン膜を全て除去し、次いでエピタキシャル膜の研磨に移行する際の、研磨定盤を駆動するモータの負荷電流には、図１に示すような特有のプロファイルが観察される。すなわち、酸化シリコン膜を研磨しているときのモータ負荷電流は増加傾向を示すが、エピタキシャル膜の研磨に移行するとモータの負荷電流は一定の値を維持するか漸減する傾向を示す。
　このプロファイルに基づいて研磨代を制御することができる。すなわち、モータの負荷電流を検出し、酸化シリコン膜の研磨を終了した時点から研磨時間の計測を開始し、図２に示すような研磨代－研磨時間の関係に基づいて目標とする研磨代だけ研磨する。

Claims (10)

  1. 　｛１１０｝面を主面とし、｛１１０｝面のオフアングルが１度未満のシリコン単結晶基板にエピタキシャル層を成長させる工程と、
    　前記エピタキシャル層表面のヘイズレベル（ＳＰ２，ＤＷＯモードで測定）が０．１８ｐｐｍ以下になるように、前記エピタキシャル層の表面を研磨する工程と、を備えることを特徴とするシリコンエピタキシャルウェーハの製造方法。
  2. 　｛１１０｝面を主面とし、｛１１０｝面のオフアングルが１度未満のシリコン単結晶基板にエピタキシャル層を成長させる工程と、
    　前記エピタキシャル層表面の表面粗さの平均自乗根ＲＭＳ（原子間力顕微鏡ＡＦＭにより１０μｍ角の領域で測定）が０．０６０ｎｍ以下になるように、前記エピタキシャル層の表面を研磨する工程と、を備えることを特徴とするシリコンエピタキシャルウェーハの製造方法。
  3. 請求項１又は２に記載のシリコンエピタキシャルウェーハの製造方法において、
    　前記研磨工程における研磨代が０．０１μｍ～１μｍであることを特徴とするシリコンエピタキシャルウェーハの製造方法。
  4. 請求項３に記載のシリコンエピタキシャルウェーハの製造方法において、
    　前記研磨処理後における前記エピタキシャル層表面のヘイズレベルが０．１８ｐｐｍ以下であり、かつ表面粗さの平均自乗根ＲＭＳが０．０６０ｎｍ以下であることを特徴とするシリコンエピタキシャルウェーハの製造方法。
  5. 　｛１１０｝面を主面とするシリコン単結晶基板にエピタキシャル層を成長させたシリコンエピタキシャルウェーハであって、
    　前記エピタキシャル層を成長させるシリコン単結晶基板のオフアングルが１度未満であり、
    　前記エピタキシャル層表面のヘイズレベル（ＳＰ２，ＤＷＯモードで測定）が０．１８ｐｐｍ以下であることを特徴とするシリコンエピタキシャルウェーハ。
  6. 　｛１１０｝面を主面とするシリコン単結晶基板にエピタキシャル層を成長させたシリコンエピタキシャルウェーハであって、
    　前記エピタキシャル層を成長させるシリコン単結晶基板のオフアングルが１度未満であり、
    　前記エピタキシャル層表面の表面粗さＲＭＳ（原子間力顕微鏡ＡＦＭにより１０μｍ角の領域で測定）が０．０６０ｎｍ以下であることを特徴とするシリコンエピタキシャルウェーハ。
  7. 　｛１１０｝面を主面とするシリコン単結晶基板にエピタキシャル層を成長させたシリコンエピタキシャルウェーハであって、
    　前記エピタキシャル層表面のヘイズレベル（ＳＰ２，ＤＷＯモードで測定）が０．１８ｐｐｍ以下であり、かつ前記エピタキシャル層表面の表面粗さの平均自乗根ＲＭＳ（原子間力顕微鏡ＡＦＭにより１０μｍ角の領域で測定）が０．０６０ｎｍ以下であることを特徴とするシリコンエピタキシャルウェーハ。
  8. 　エピタキシャル装置を用いてシリコン単結晶基板にエピタキシャル層を成長させる工程と、
    　前記工程を終えたウェーハを前記エピタキシャル装置から取り出したのち研磨を行う工程と、を備えるシリコンエピタキシャルウェーハの製造方法において、
    　前記ウェーハを取り出してから１０時間を経過した後には、前記研磨を行わないことを特徴とするシリコンエピタキシャルウェーハの製造方法。
  9. 　シリコン単結晶基板にエピタキシャル層を成長させる工程と、
    　前記基板の表裏両面を同時に研磨する研磨工程と、を備えることを特徴とするシリコンエピタキシャルウェーハの製造方法。
  10. 請求項９に記載のシリコンエピタキシャルウェーハの製造方法において、
    　前記シリコン単結晶基板が、｛１１０｝面を主面とするものであることを特徴とするシリコンエピタキシャルウェーハの製造方法。
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