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WO2009096168A1 - 固体撮像装置およびその駆動方法 - Google Patents

固体撮像装置およびその駆動方法 Download PDF

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WO2009096168A1
WO2009096168A1 PCT/JP2009/000297 JP2009000297W WO2009096168A1 WO 2009096168 A1 WO2009096168 A1 WO 2009096168A1 JP 2009000297 W JP2009000297 W JP 2009000297W WO 2009096168 A1 WO2009096168 A1 WO 2009096168A1
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WO
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transistor
voltage
imaging device
state imaging
solid
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Ceased
Application number
PCT/JP2009/000297
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English (en)
French (fr)
Inventor
Isao Ihara
Kunihiko Hara
Makoto Inagaki
Hiroshi Kubo
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to CN2009801033688A priority patent/CN101926164A/zh
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response
    • H04N25/671—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction
    • H04N25/677—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction for reducing the column or line fixed pattern noise
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    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Definitions

  • pixel units which are unit cells that photoelectrically convert light incident thereon, are arranged in a planar manner on a semiconductor substrate as a pixel array, and have the function of amplifying signals output from the pixel units in each column direction.
  • the present invention relates to a solid-state imaging device and a method of driving the same.
  • MOS solid-state image pickup devices those mounted for digital still cameras, particularly for single-lens reflex cameras, are required to have image quality equal to or higher than that of CCD solid-state image pickup devices.
  • each row is provided with an amplification function and a correlated double sampling function to reduce noise.
  • FIG. 14 is a view showing an example of the configuration of an imaging system represented by a camera using a conventional MOS solid-state imaging device.
  • the imaging system shown in FIG. 14 includes at least three blocks of a MOS solid-state imaging device 100, an analog front end (hereinafter referred to as AFE) 200, and a timing generator (hereinafter referred to as TG) 300. ing.
  • AFE analog front end
  • TG timing generator
  • the TG 300 may be configured as a part of the MOS type solid-state imaging device 100, the AFE 200, or a digital signal processing device (hereinafter abbreviated as DSP) after the AFE 200.
  • DSP digital signal processing device
  • the MOS solid-state imaging device 100 includes a pixel array 151, a column amplifier unit 152, correlated double sampling and signal holding circuit (hereinafter referred to as column CDS unit) 153, a multiplexer 154, a horizontal shift register 155, and a vertical shift register.
  • An output amplifier 157 and a bias current adjustment circuit 158 are provided.
  • the AFE 200 also includes a CDS circuit 159 that performs correlated double sampling on the output of the MOS solid-state imaging device 100, a conversion circuit from analog signals to digital signals (hereinafter abbreviated as A / D conversion unit) 160, an analog gain amplifier 161, digital gain An amplifier 162 is provided.
  • a plurality of pixel units configured by photodiodes and transistors are two-dimensionally arranged.
  • the vertical shift register 156 sequentially selects pixel rows of the pixel array 151 row by row starting from an arbitrary trigger signal input from the TG 300.
  • Each pixel unit belonging to the selected pixel row reads out the charge from the internal photodiode and outputs a pixel signal which has been voltage-converted by the internal FD amplifier.
  • Each pixel signal is input to the column amplifier unit 152 through a vertical signal line common to the column direction.
  • the column amplifier unit 152 amplifies the pixel signal at an arbitrarily set magnification, and then inputs the amplified signal to the column CDS unit 153.
  • the column CDS unit 153 performs correlated double sampling to reduce variations in the transistor threshold voltage generated in each pixel unit which is the cause of FPN (fixed pattern noise).
  • the amplified pixel signals output from the column CDS unit 153 are input to the multiplexer 154 for each column.
  • the multiplexer 154 is sequentially selected for each column by the horizontal shift register 155 starting from an arbitrary trigger signal input from the TG 300, input to the output amplifier 157, voltage amplified, and output from the imaging device.
  • the bias current adjustment circuit 158 controls the amount of bias current of the output amplifier 157.
  • the f gain decreases as the bias current decreases, and the f gain increases as the bias current increases.
  • the bias current adjustment circuit 158 selects a plurality of current amounts in accordance with the drive mode. For example, when the number of output pixels is reduced and output by thinning drive as a monitor mode before shooting, or when the frame rate is reduced in high sensitivity shooting mode, the data rate required by the output amplifier is lowered. Therefore, in these driving modes, by reducing the bias current of the output amplifier, it is possible to lower the gain of f of the output amplifier 157 and reduce random noise.
  • the adjustment signal of the bias current adjustment circuit 158 is generated by the TG 300 in the same manner as various drive signals of the MOS type solid-state imaging device 100.
  • the AFE 200 receives an analog video signal output from the MOS solid-state imaging device 100, noise is removed by the CDS circuit 159, and then amplified by an analog gain amplifier 161 at an arbitrary magnification. Thereafter, the digital signal is converted into a digital signal of an arbitrary number of bits by the A / D converter 160, then amplified by an arbitrary magnification by the digital gain amplifier 162, and output as a digital video signal from the AFE 200.
  • the column amplifier unit 152 and the column CDS unit 153 process pixel signals on a row-by-row basis, and whether or not an output offset is generated is determined depending on the presence or absence of a high-brightness object in the row. It appears in the output image as horizontal band noise (hereinafter abbreviated as streaking) horizontally to the left and right of the luminance subject.
  • horizontal band noise hereinafter abbreviated as streaking
  • FIG. 15 shows a black stripe at a level lower than that of the surrounding low illuminance subject, it may occur as a white stripe.
  • the same phenomenon also occurs in the output amplifier 157.
  • a large amplitude pixel output signal is input to the output amplifier 157, a large load capacitance including inter-chip wiring is charged and discharged. This causes fluctuation in the voltage of the power supply line or the ground line, resulting in horizontal noise.
  • the present invention provides a solid-state imaging device that reduces noise generated when imaging a high-brightness subject with a relatively small circuit scale and a simple system, and provides a method of driving the solid-state imaging device.
  • the purpose is
  • a solid-state imaging device capable of switching between a normal mode and a high sensitivity mode, comprising: a pixel array having a plurality of pixel portions arranged in a matrix; Row selection means for selecting a row of the array, a column amplifier provided for each column for amplifying a column signal output from a pixel unit belonging to the selected row, and the column so as not to exceed a switchable predetermined voltage And a limiting circuit for limiting an output voltage of the amplifier, wherein the limiting circuit switches the predetermined voltage in response to switching between the normal mode and the high sensitivity mode of the solid-state imaging device.
  • the output voltage of the column amplifier is limited even when a high-brightness object is imaged, so voltage fluctuations of the power supply wiring and the ground wiring are suppressed to reduce streaking and horizontal noise, and image quality deterioration. It can be suppressed. Furthermore, since the limit level of the output voltage can be switched by switching the predetermined voltage, the degree of noise reduction can be made appropriate depending on the imaging environment and the imaging mode.
  • the column amplifier may further switch the gain of the column amplifier in response to switching between the normal mode and the high sensitivity mode of the solid-state imaging device.
  • the solid-state imaging device may further switch the gain of an amplifier circuit provided downstream of the column amplifier at the time of mode switching.
  • the limiting means supplies a first voltage value to each column amplifier as a bias voltage for controlling an output voltage of the column amplifier in the normal mode, and an output voltage of the column amplifier in the high sensitivity mode.
  • a second voltage value different from the first voltage value may be supplied to each column amplifier as the bias voltage so as to limit
  • the limiting means limits the output voltage of the column amplifier supplied with the bias voltage of the first voltage value so as not to exceed the predetermined voltage, and the bias voltage of the second voltage value is The supplied output voltage of the column amplifier is limited so as not to exceed a voltage lower than a predetermined voltage, and in the high sensitivity mode, the column amplifier further makes the gain of the column amplifier larger than the gain in the normal mode. You may do it.
  • the solid-state imaging device may be further provided downstream of the column amplifier to make the gain of the amplification circuit larger than the gain in the normal mode.
  • the limiting circuit is connected to the output signal line of the column amplifier, and includes a voltage clipping circuit that clips the output voltage to the predetermined voltage when the output voltage of the column amplifier is about to exceed the predetermined voltage. It is also good.
  • the column amplifier may include a gain switching circuit that switches the gain of the column amplifier.
  • the column amplifier includes a constant current source, an amplification transistor, an input capacitance element, and a feedback capacitance element, one of the source and the drain of the amplification transistor is connected to the constant current source, and the output voltage is Is output to the output signal line, the other of the source and drain of the amplification transistor is grounded, the column signal is input to the gate of the amplification transistor via an input capacitance element, and one end of the feedback capacitance element is the amplification The other end of the feedback capacitive element may be connected to the output signal line.
  • the voltage clip circuit includes a clip transistor, one of the source and the drain of the clip transistor is connected to the gate of the amplification transistor, and the other of the source and the drain of the clip transistor is connected to the output signal line
  • the switchable bias voltage may be input to a gate of the clip transistor.
  • the circuit scale can be reduced by using the clip transistor as the voltage clip circuit.
  • the solid-state imaging device further includes a bias generation circuit that generates the bias voltage and supplies the bias voltage to a gate of the clip transistor, and a voltage value of the bias voltage is an external bias control signal. It may be made to switch by.
  • the predetermined voltage can be easily switched by switching the voltage value of the bias voltage.
  • the constant current source includes a cascode-connected first constant current source transistor and a second constant current source transistor, and a constant voltage is input to a gate of the first constant current source transistor.
  • One of the source and the drain of the constant current source transistor may be connected to the output signal line, and the gate of the second constant current source transistor may be supplied with the bias voltage.
  • the current of the second constant current source transistor can be controlled by the bias voltage.
  • the bias generation circuit has a current mirror circuit including a reference circuit, a first circuit, and a second circuit, the reference circuit generates a reference current of the current mirror, and forms a current mirror together with the reference circuit.
  • the second circuit may switch the bias voltage by switching a mirror ratio.
  • the value of the bias voltage can be easily set by switching the mirror ratio of the current mirror.
  • the reference circuit includes a constant current source circuit, a first load nMOS transistor having a drain connected to the constant current source circuit, a drain and a gate short-circuited, and a source grounded.
  • a drain and a gate are shorted, a source is connected to a power supply wiring, a drain is connected to a gate of the clip transistor, and a first pMOS transistor that outputs the bias voltage from the drain, a first switch transistor, and a drain Is connected to the drain of the first pMOS transistor via the first switch transistor, the gate is connected to the drain of the first load nMOS transistor, and the source is grounded, and the second switch transistor,
  • the drain is through the second switch transistor
  • the 1pMOS is connected to the drain of the transistor, a gate connected to the drain of the nMOS transistor of the first load, may have a first 2nMOS transistor whose source is grounded.
  • the size of the area occupied by the first nMOS transistor is different from the size of the area occupied by the second nMOS transistor on the semiconductor substrate on which the solid-state imaging device is formed, and the first switch transistor and the second switch transistor Alternatively, the mirror ratio may be switched by being controlled by the bias control signal.
  • the mirror ratio of the current mirror can be set accurately.
  • the size of the area occupied by the clip transistor may be substantially the same as the size of the area occupied by the second constant current source transistor.
  • the second constant current source transistor since the threshold voltages of the clip transistor and the second constant current source transistor are equalized, the second constant current source transistor does not operate in the saturation region before the clip transistor is turned on. It can be prevented.
  • the size of the area occupied by the clip transistor is different from the size of the area occupied by the second constant current source transistor, and the threshold voltage of the clip transistor is second It may be lower than the threshold voltage of the constant current source transistor.
  • the clip transistor since the threshold voltages of the clip transistor and the second constant current source transistor are equalized, the clip transistor is turned on before the second constant current source transistor does not operate in the saturation region. can do.
  • the gain switching circuit includes a switch transistor and a capacitive element, and the switch transistor and the capacitive element are connected in series between the gate of the amplification transistor and the output signal line, and the switch transistor May be controlled by an external gain control signal.
  • the switch transistor and the capacitive element constitute a variable capacitance circuit together with the feedback capacitive element.
  • the variable capacitance circuit constitutes a capacitive feedback type column amplifier together with the amplification transistor. The gain of this capacitive feedback amplifier can be switched according to on / off of the switch transistor. That is, when the switch transistor is off, the gain is reduced to limit the output voltage of the column amplifier.
  • the output voltage of the column amplifier can be limited, and even when imaging a high-brightness subject, voltage fluctuations in the power supply wiring and the ground wiring are suppressed to reduce streaking and horizontal noise, thereby improving image quality. Deterioration can be suppressed.
  • the solid-state imaging device further includes a noise cancel circuit to which the output signal of the column amplifier is input, and a row pixel mixing circuit to which a plurality of signals input from the noise cancel circuit are added.
  • the imaging mode for example, monitor mode
  • the predetermined voltage is further lowered and the gain is increased, a good image with reduced lateral streak noise is obtained.
  • the solid-state imaging device may further include a column analog-digital conversion circuit that converts an analog signal output from the column amplifier into a digital signal.
  • the solid-state imaging device has a normal imaging mode and a high sensitivity mode
  • the bias generation circuit sets the bias voltage such that the predetermined voltage in the high sensitivity mode has a smaller value than that in the normal mode.
  • the gain switching circuit may switch the gain such that the gain of the column amplifier in the high sensitivity mode is larger than that in the normal mode.
  • the reduction of the lateral streak noise can be optimized according to the operation mode.
  • a pixel array having a plurality of pixel units arranged in a matrix, a row selection unit for selecting a row of the pixel array, and a pixel unit belonging to the selected row are output.
  • a column amplifier provided for each column that amplifies a column signal, and a bias generation circuit that supplies a switchable bias voltage, which is a bias voltage for controlling the operation of the column amplifier, to each column amplifier.
  • the column amplifier includes a voltage clip circuit which is connected to an output signal line of the column amplifier and which clips the output voltage to the predetermined voltage if the output voltage of the column amplifier tends to exceed the predetermined voltage.
  • the predetermined voltage may be determined according to the bias voltage.
  • the column amplifier may further include a gain switching circuit that switches the gain.
  • the solid-state imaging device has a normal imaging mode and a high sensitivity mode
  • the bias generation circuit sets the bias voltage such that the predetermined voltage in the high sensitivity mode has a smaller value than that in the normal mode.
  • the gain switching circuit may switch the gain such that the gain of the column amplifier in the high sensitivity mode is larger than that in the normal mode.
  • the reduction of the lateral streak noise can be optimized according to the operation mode.
  • it is effective in reducing the lateral streak noise in the high sensitivity mode.
  • a driving method of a solid-state imaging device of the present invention a pixel array having a plurality of pixel units arranged in a matrix, a row selection unit for selecting a row of the pixel array, and a pixel unit belonging to the selected row
  • the column amplifier provided for each column amplifying the column signal output from A first voltage value is supplied to each column amplifier as a bias voltage for controlling an output voltage, and the bias voltage is different from the first voltage value as the bias voltage so as to limit an output voltage of the column amplifier in the high sensitivity mode.
  • the second voltage value is supplied to each column amplifier.
  • the reduction of the lateral streak noise can be optimized according to the operation mode.
  • it is effective in reducing the lateral streak noise in the high sensitivity mode.
  • the output voltage of the column amplifier to which the bias voltage of the first voltage value is supplied is limited so as not to exceed a predetermined voltage, and the bias voltage of the second voltage value is supplied to the column amplifier.
  • the output voltage may be limited so as not to exceed a voltage lower than a predetermined voltage, and in the high sensitivity mode, the gain of the column amplifier may be made larger than the gain in the normal mode.
  • the gain of the amplification circuit may be provided later than the column amplifier to be larger than the gain in the normal mode.
  • the solid-state imaging device and the driving method of the present invention even when an object with high brightness is imaged, voltage fluctuation of power supply wiring and ground wiring is suppressed to reduce streaking and horizontal noise, thereby suppressing image quality deterioration. Can. Furthermore, depending on the imaging mode, the degree of noise reduction can be made appropriate.
  • FIG. 1 is a block diagram showing a basic configuration of a camera system configured by a solid-state imaging device according to a first embodiment of the present invention.
  • FIG. 2 is an explanatory view showing an outline of a method of controlling a column amplifier in the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 3 is a block diagram showing a basic configuration example of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 4 is a block diagram showing a configuration example of the pixel array and column amplifier of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 5 is a diagram showing operation timings of the pixel unit and the column amplifier of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 1 is a block diagram showing a basic configuration of a camera system configured by a solid-state imaging device according to a first embodiment of the present invention.
  • FIG. 2 is an explanatory view showing an outline of a method of controlling a column
  • FIG. 6 is a circuit diagram showing an example of the configuration of the bias generation circuit of the column amplifier of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 7 is a block diagram showing a configuration example of a solid-state imaging device built in an A / D conversion device according to a second embodiment of the present invention.
  • FIG. 8 is a block diagram showing a more detailed configuration of the solid-state imaging device shown in FIG.
  • FIG. 9 is an explanatory view showing an operation principle of a column amplifier, a ramp waveform, and a comparator of a solid-state imaging device built in an A / D conversion device according to a second embodiment of the present invention.
  • FIG. 9 is an explanatory view showing an operation principle of a column amplifier, a ramp waveform, and a comparator of a solid-state imaging device built in an A / D conversion device according to a second embodiment of the present invention.
  • FIG. 10 is an explanatory view showing a method of changing the output gain of the comparator of the solid-state imaging device built in the A / D conversion device according to the second embodiment of the present invention.
  • FIG. 11 is an outline of a method of controlling column amplifier gain for each object shooting condition, output level (saturation) limitation of solid-state imaging device, and maximum output level (gain setting) of lamp waveform in the second embodiment of the present invention.
  • FIG. FIG. 12 is a block diagram showing a configuration example of a solid-state imaging device according to a third embodiment of the present invention.
  • FIG. 13 is an explanatory view showing an outline of a control method of a column amplifier gain, a saturation limiting circuit, and an AFE gain for each drive mode in the solid-state imaging device according to the third embodiment of the present invention.
  • FIG. 14 is a block diagram showing a configuration of an imaging system represented by a camera using a conventional MOS solid-state imaging device.
  • FIG. 15 is an explanatory view showing an example of occurrence of streaking.
  • the solid-state imaging device is characterized by including a limiting circuit that limits the output voltage of the column amplifier so as not to exceed a switchable predetermined voltage.
  • the voltage clip circuit is connected to the output signal line of the column amplifier, and clips the output voltage to a predetermined voltage when the output voltage of the column amplifier is about to exceed the predetermined voltage.
  • the gain switching circuit switches the gain of the column amplifier including a gain switching circuit that switches the gain of the column amplifier.
  • FIG. 1 is a basic configuration diagram of a camera system (imaging apparatus) configured by a solid-state imaging apparatus according to a first embodiment of the present invention.
  • FIG. 1 is a diagram showing a basic configuration example of a camera system configured by a solid-state imaging device according to a first embodiment of the present invention.
  • the camera system of the present invention shown in FIG. 1 comprises a solid-state imaging device 1 as a minimum basic configuration, an analog front end (hereinafter abbreviated as AFE) 2 and a timing generator (hereinafter abbreviated as TG) 3. Ru.
  • the solid-state imaging device 1 includes a pixel array 21, a column amplifier unit 22, a column CDS unit 23, a multiplexer 24, an output amplifier 25, a vertical shift register 26, a horizontal shift register 27, and a bias generation circuit 28.
  • the AFE 2 also includes a CDS circuit 9 that performs correlated double sampling on the output signal from the solid-state imaging device 1, a conversion device from analog signals to digital signals (hereinafter referred to as A / D conversion unit 10), an analog amplifier 11, and a digital amplifier. It has twelve.
  • the TG 3 supplies a drive signal to the solid-state imaging device 1 and also supplies a bias control signal 30 of the bias generation circuit 28. At the same time, the gains of the analog amplifier 11 and the digital amplifier 12 of the AFE 2 are adjusted.
  • pixel signals of the row selected by the vertical shift register 26 are read from the pixel array 21 and input to the column amplifier unit 22.
  • the column amplifier unit 22 amplifies the signal according to the gain set by the column gain control signal 29 from TG3. Further, the output amplitude of the column amplifier unit 22 is limited according to the bias voltage supplied from the bias generation circuit 28.
  • the output of the column amplifier unit 22 is input to the column CDS unit 23.
  • the column CDS unit 23 cancels the noise component due to the variation of the transistors constituting the pixel array 21 and holds pixel signals for one row.
  • the signals held in the column CDS unit 23 are sequentially selected by the horizontal shift register 27, amplified by the output amplifier 25, and then output to the outside of the solid-state imaging device 1.
  • the video signal output from the solid-state imaging device 1 is input to the AFE 2, subjected to CDS and A / D conversion, and output from the AFE 2 as a digital video signal of a specific number of bits.
  • the gain of the amplifier circuit (output amplifier 25) provided downstream of the column amplifier unit 22 may be switched. That is, the gain of the output amplifier 25 may be switched according to the column gain control signal 29.
  • the gain of the column amplifier unit 22 and the amplitude level of the output signal of the solid-state imaging device 1 according to the first embodiment of the present invention are limited compared to the case where the gain of the final stage output amplifier is controlled. It differs greatly from being done.
  • FIG. 2 shows an outline of a control method of the column amplifier unit according to the first embodiment of the present invention.
  • the exposure index of the film according to the International Organization for Standardization (ISO) standard is used to describe the normal mode and the high sensitivity mode.
  • the normal mode is a low ISO mode of about ISO 50 to 200, and the high sensitivity mode is a high ISO mode of ISO 400 or higher.
  • the column amplifier unit on the solid-state imaging device side does not limit the signal amplitude.
  • the pixel signal output is not amplified or a small gain is applied by the column amplifier unit 22 of the solid-state imaging device, the analog amplifier 11 of the AFE 2, and the digital amplifier 12. Since the gain is small, the amount of noise caused by power supply fluctuation is not a problem because it becomes negligible with respect to the magnitude of the signal.
  • the bias voltage is switched in the column amplifier unit 22 to limit the signal amplitude to a size corresponding to the input range of the A / D converter.
  • noise stress (streaking or lateral pulling noise) caused by power supply fluctuation in the column amplifier unit 22, the column CDS unit 23, and the output amplifier 25 is reduced.
  • the gain is set large in AFE 2, but the image quality reduction at the output of the solid-state imaging device 1 can be avoided by the effect of the noise reduction.
  • FIG. 3 to FIG. 3 Specific examples of the configuration of the solid-state imaging device according to the first embodiment of the present invention are shown in FIG. 3 to FIG.
  • FIG. 3 is a block diagram showing a more detailed basic configuration of the solid-state imaging device according to the first embodiment of the present invention.
  • the pixel array 21 includes a plurality of pixel units 210 arranged in a matrix.
  • the column amplifier unit 22 includes a plurality of column amplifiers 220 provided corresponding to the columns and amplifying a column signal for amplifying a column signal output from the pixel unit 210 belonging to the row selected by the vertical shift register 26.
  • the column CDS unit 23 is provided corresponding to the column, and includes a plurality of CDS circuits 230 that perform correlated double sampling on the output of the column amplifier unit 22.
  • the multiplexer 24 includes a plurality of switch circuits provided corresponding to the columns, and outputs the output signal of the CDS circuit 230 to the output amplifier 25 from the column selected by the horizontal shift register 27.
  • the vertical shift register 26 selects a row of the pixel array 21.
  • the bias generation circuit 28 is controlled by the bias control signal 30 from the TG 3 to generate a bias voltage and input it to each column amplifier 220 to switch the amplitude limit level of the output signal of each column amplifier 220. Further, the gain of each column amplifier 220 is switched in at least two stages of large or small according to a column gain control signal 29 from TG3.
  • FIG. 4 is a circuit diagram showing a more detailed configuration of one pixel unit 210 and one column amplifier 220. As shown in FIG. 4
  • the pixel unit 210 includes a photodiode 41, a transfer transistor 42, an amplification transistor 43, a reset transistor 44, and a selection transistor 45.
  • 46 indicates a pixel drive voltage
  • 47 indicates a pixel reset signal
  • 48 indicates a pixel transfer signal
  • 49 indicates a pixel selection signal.
  • the column amplifier 220 includes a column amplifier input capacitance (hereinafter referred to as input capacitance) 50, a first feedback capacitance 51, a second feedback capacitance 52, a constant current source (current source transistor 53 and current source cascode (or shield) The transistor 54), the clip transistor 55, the column amplifier reset transistor 56, the source-grounded amplification transistor 57, and the control transistor 58 for the second feedback capacitor 52 are provided. Further, 59 is a reset signal AMPRST of the column amplifier, and 59 is a control signal GSW of the control transistor of the second feedback capacitor 52.
  • a column signal corresponding to the column amplifier 220 is input to the gate of the source-grounded amplification transistor 57 via the column amplifier input capacitance 50.
  • the drain of the source-grounded amplification transistor 57 is connected to a constant current source (current source cascode transistor 54), and the drain outputs the amplified output voltage to the output signal line.
  • the column amplifier 220 includes a voltage clip circuit 61 and a variable feedback capacitance circuit 62.
  • the voltage clip circuit 61 is configured of a clip transistor 55.
  • One of the source and the drain of the clip transistor 55 is connected to the gate of the amplification transistor, and the other of the source and the drain of the clip transistor 55 is connected to the output signal line.
  • a switchable bias voltage is input from the bias generation circuit 28 to the gate of the clip transistor 55.
  • the bias voltage is one of at least two types of constant voltages Vcas1 and Vcas.
  • the variable feedback capacitance circuit 62 includes a first feedback capacitance 51, a second feedback capacitance 52, and a control transistor 58 that functions as a switch. Among them, the second feedback capacitor 52 and the control transistor 58 constitute a gain switching circuit 63 for switching the gain of the column amplifier.
  • the photodiode 41 is connected to the gate terminal a (hereinafter, the FD section is abbreviated) of the amplification transistor 43 via the transfer transistor 42.
  • the transfer transistor 42 is controlled by the pixel transfer signal 48 to transfer the pixel signal charge to the FD unit.
  • the FD portion is connected to the pixel drive voltage 46 through the reset transistor 44 and is controlled by the reset signal 47.
  • the amplification transistor 43 forms an external current source (not shown in FIG. 4) and a source follower amplifier, outputs a signal corresponding to the FD voltage, and outputs a signal via the selection transistor 45 selected by the selection signal 49.
  • the output signal from the signal is output to one terminal of the column amplifier input capacitor 50.
  • the column amplifier 220 of FIG. 4 includes a column amplifier input capacitance 50, first and second feedback capacitances 51 and 52, a source-grounded amplification transistor 57, a current source transistor 53, and a current source cascode transistor 54. It is an example of an amplifier.
  • the clip transistor 55 is an example of the voltage clip circuit of the present invention, and is a MOS transistor that limits the maximum output voltage of the column amplifier 220.
  • One terminal of the column amplifier input capacitor 50 is connected to the vertical signal line.
  • the first and second feedback capacitors 51 and 52 are inserted between the other terminal of the column amplifier input capacitor 50 and the output terminal of the column amplifier circuit, and the second feedback capacitor 52 is connected via the control transistor 58. It is connected, and can be disconnected from or connected to the feedback loop of the amplifier by controlling the control transistor 58 with the control signal GSW60.
  • the current source cascode transistor 54 has a drain connected to the output of the column amplifier circuit.
  • the current source transistor 53 is cascode connected to the current source cascode transistor 54, the drain is connected to the source of the current source cascode transistor 54, and the gate is connected to the constant voltage Vcol.
  • the source-grounded amplification transistor 57 has a drain connected to the output of the column amplification circuit and a source grounded.
  • the clip transistor 55 has a source connected to the output of the column amplification circuit, a drain connected to the gate of the source-grounded amplification transistor 57, and a gate connected to the signal line Vcas.
  • constant voltages Vcol and Vcas are applied to the gates of the current source transistor 53 and the current source cascode transistor 54, respectively, and both transistors operate in the saturation region.
  • Equation 1 The closed loop gain Ac of this column amplification circuit is expressed by Equation 1 using the parasitic capacitance Cp of the gate of the source-grounded amplification transistor 57 and the open loop gain A0.
  • the closed loop gain Ac is expressed as (Expression 2).
  • the column amplifier is a capacitive feedback amplifier.
  • the imaging device and the method of driving the solid-state imaging device according to the first embodiment of the present invention (in particular, the circuit operation of the pixel unit 210 and the column amplifier 220 of FIG. 4) will be described. Do.
  • the reset signal 47 becomes high, and the FD portion is reset to the “pixel drive voltage” level.
  • the pixel transfer signal 48 becomes high in the period from time t3 to t4, the pixel charge signal stored in the photodiode 41 is transferred to the FD unit via the transfer transistor 42, and the FD unit Voltage "-changes to pixel signal change amount ⁇ V).
  • the amplification transistor 43 constitutes an external current source (not shown in FIG. 5) and a source follower amplifier, and changes from the voltage of the FD section (“pixel drive voltage” ⁇ V) by the Vth of the transistor.
  • the output signal from the pixel is output to one terminal of the column amplifier input capacitor 50 of the column amplifier 220 via the selection transistor 45 controlled by inputting the selection signal 49 at a high level.
  • the column amplifier 220 is controlled by the column amplifier reset signal AMPRST59 in the period from time t1 to t3 and is at the Vrst level, and the closed loop gain representing the pixel signal ⁇ V in the above (Equation 2) by releasing AMPRST59 low.
  • the signal is amplified by Ac and output.
  • the input and output of the source-grounded amplifier are shorted, and the voltage Vrst becomes a low voltage of about 1 V or so. At this time, the clip transistor 55 is off.
  • the clip transistor 55 also ensures constant current operation.
  • the amplifier output amplitude is limited by the clip transistor 55, and the limit level is controlled by the bias voltage supplied from the bias generation circuit.
  • FIG. 6 is a circuit diagram showing a detailed configuration of the bias generation circuit 28 according to the first embodiment of the present invention.
  • the bias generation circuit 28 is configured as a current mirror circuit including a reference circuit, a first circuit, and a second circuit.
  • the reference circuit generates a reference current of the current mirror.
  • the first circuit constitutes a current mirror together with the reference circuit, and supplies a constant voltage Vcol to the gate of the current source transistor 53.
  • the second circuit constitutes a current mirror together with the reference circuit, and supplies a bias voltage Vcas1 or Vcas2 to the gate of the current source cascode transistor.
  • the second circuit can switch the bias voltage by switching the mirror ratio.
  • the reference circuit includes a current setting transistor 73 functioning as a constant current source circuit, and a source grounding transistor 77 (first load nMOS transistor).
  • the drain of the source grounding transistor 77 is connected to the current setting transistor 73, and the drain and the gate are shorted. As a result, a reference current flows between the current setting transistor 73 and the source grounding transistor 77.
  • the first circuit includes a constant voltage Vcol setting transistor 71 and a source grounding transistor 74.
  • the second circuit includes a constant voltage Vcas setting transistor 72 (first pMOS transistor), a first selection transistor 78 (first switch transistor), a second selection transistor 79 (second switch transistor), and a source grounded transistor 75 (second 1) an nMOS transistor) and a source ground transistor 76 (second nMOS transistor).
  • 71 is a constant voltage Vcol setting transistor
  • 72 is a constant voltage Vcas setting transistor
  • 73 is a current setting transistor
  • 74 to 77 is a source grounding transistor
  • 78 is a first selection transistor
  • 79 is a second It is a selection transistor.
  • the source of the constant voltage Vcol setting transistor 71 is connected to the power supply, and the constant voltage Vcol is supplied from the drain side. In addition, it is connected to the gate.
  • the constant voltage vcas setting transistor 72 is also connected to the power supply at the source side, and supplied to the gate at the same time as the Vcas power supply is supplied from the drain side.
  • the constant voltage Vcol setting transistor 71 and the constant voltage Vcas setting transistor 72 are connected to the source grounded transistors 74 and 75, 76, respectively.
  • the constant voltage Vcol setting transistor 71 has a gate terminal connected to the gate terminal of the current source transistor 53 in FIG. 4 and is connected to the source grounding transistor 74 to configure a mirror circuit.
  • the gate of the constant voltage Vcas setting transistor 72 is connected to the gate of the current source cascode transistor 54 of the column amplifier 220, and is connected to the source grounding transistors 75 and 76 to configure a mirror circuit.
  • the source grounding transistors 75 and 76 By setting the sizes of the source grounding transistors 75 and 76, it is possible to set the amount of current flowing through the constant voltage vcas setting transistor 72, that is, the Vcas power source which is the drain potential thereof.
  • the source grounding transistors 75 and 76 are connected to the drain of the constant voltage Vcas setting transistor 72 via the selection transistors 78 and 79, respectively. Further, the gate of each of the selection transistors is connected to the selection signals SW1 and SW2, and by setting the SW1 and SW2, it is possible to select connection or disconnection with 75 or 76.
  • the imaging device and the solid-state imaging device set the source grounding transistors 75 and 76 connected to the constant voltage Vcas setting transistor 72 with SW1 and SW2 to different sizes. This makes it possible to select different Vcas voltages. By switching the Vcas voltage, the gate voltage of the clip transistor 55 of the column amplifier 220 in FIG. 4 can be changed, and the output restriction level of the column amplifier 220 can be switched.
  • the bias generation circuit is mounted inside the solid-state imaging device.
  • the bias generation circuit is mounted inside the solid-state imaging device.
  • the gain and output restriction level of the column amplifier 220 can be switched. If this solid-state imaging device is applied to the camera system shown in FIG. 1 and the control shown in FIG. 2 is performed according to the imaging conditions, the noise generated due to the power supply fluctuation can be reduced.
  • the second embodiment of the present invention is an embodiment in which an A / D conversion device and a TG are incorporated in a solid-state imaging device.
  • FIG. 7 is a block diagram showing a configuration example of a solid-state imaging device built-in A / D conversion device in the second embodiment.
  • the solid-state imaging device of FIG. 7 is different from that of FIG. 1 in that the multiplexer 24 and the horizontal shift register 27 are deleted, the ramp waveform generation circuit 119, the comparator unit 115, and the column memory 116 are added.
  • the difference is that a generator (hereinafter abbreviated as TG) 117 is incorporated.
  • TG generator
  • pixel analog signals are output in row units from the pixel array 21 in response to solid-state imaging device drive signals from the TG 117, and input to the column amplifier unit 22.
  • the column amplifier unit 22 amplifies the analog signal, performs noise cancellation processing in the column CDS unit 23, and then inputs the signal to the comparator unit 115.
  • the comparator unit 115 compares it with a reference ramp waveform for A / D conversion, converts it into a corresponding digital output, and outputs a digital pixel signal to the column memory 116.
  • the digital output of the solid-state imaging device is taken out.
  • the output restriction level of the column amplifier unit 22 determined by the gain of the column amplifier unit 22 and the bias voltage of the bias generation circuit can be adjusted. Further, gain switching is also possible in A / D conversion.
  • FIG. 8 is a block diagram showing a more detailed configuration of the solid-state imaging device shown in FIG.
  • the solid-state imaging device of this figure differs from that of FIG. 3 in that the multiplexer 24 and the horizontal shift register 27 are eliminated and that a ramp waveform generation circuit 119, a comparator unit 115, and a column memory 116 are added.
  • a ramp waveform generation circuit 119 a comparator unit 115, and a column memory 116 are added.
  • the comparator unit 115 includes a plurality of comparators 1150 corresponding to a plurality of columns of the pixel array 21. Each comparator 1150 compares the column signal and the ramp waveform, and when they match, inverts the output of the comparator 1150.
  • the column memory 116 includes a plurality of unit counter memories 1160 corresponding to the plurality of columns of the pixel array 21.
  • Each unit counter memory 1160 counts the time (the number of clocks) from the output start of the ramp waveform to the output inversion of the corresponding comparator 1150, and stores the counted value as a digital value corresponding to the analog pixel signal.
  • FIG. 9 is a diagram showing an operation principle of A / D conversion.
  • the analog signal from the column CDS circuit and the initial voltage of the ramp waveform generation circuit are input to the comparator unit 115.
  • the output of the ramp waveform generation circuit is raised linearly, and the counter clock is output in synchronization with the output of the ramp waveform.
  • the number of clocks of the counter clock is adjusted in accordance with the number of sampling bits used for A / D conversion.
  • the output levels of the analog signal and the ramp waveform are compared in each comparator 1150, and the number of counter clocks until it becomes equal to the output level of the ramp waveform is counted.
  • the coefficient result is a digital signal after A / D conversion. In the case of FIG.
  • the solid-state imaging device digital output level in this case is 6 LSB in 1024 LSB.
  • FIG. 10 illustrates a gain adjustment operation in A / D conversion.
  • the sampling number at A / D conversion is 10 bits, for example, the output after digital conversion with respect to the maximum output level of the ramp waveform set to gain equal magnification. Is determined to be 6 LSB.
  • the maximum output level of the ramp waveform is adjusted to 1/2.
  • the maximum output level of the ramp waveform is 1/2 and the slope is 1/2
  • the number of counter clocks until the output level of the ramp waveform becomes equal to the analog output level is 12 LSB. This is equivalent to doubling the gain in the A / D conversion.
  • the gain at the time of A / D conversion can be adjusted.
  • FIG. 11 describes the column amplifier gain for each drive mode, the output level (saturation) limitation of the amplifier, and the maximum output level (gain setting) of the ramp waveform in the second embodiment of the present invention.
  • the shooting mode is classified into two, a normal mode of approximately ISO 50 to 200, and a high sensitivity mode of ISO 400 or higher.
  • the normal mode the subject has a sufficient amount of light and it is necessary to secure a sufficient amount of saturation, so the gain of the column amplifier 220 is reduced and the amplitude of the ramp waveform is increased to Reduce the gain at D conversion.
  • the bias voltage is set so that the output of the column amplifier 220 is not limited. In this case, since the gain of the entire circuit system is small, the amount of noise due to power supply fluctuation is not a problem because it becomes negligible with respect to the signal.
  • the gain of the column amplifier 220 is increased to amplify the signal of the dark part in order to strengthen the contrast at low illuminance.
  • the gain in A / D conversion is increased by setting the amplitude of the ramp waveform small. In this case, when there is a high brightness light source or the like in the dark subject, the output level is far beyond the input range of A / D conversion as it is, and the above power supply fluctuation easily occurs, and the gain is further increased. Because the noise is also amplified together, the noise caused by the power fluctuation is noticeable.
  • the output of the bias generation circuit 28 is appropriately adjusted, and the output of the column amplifier unit 22 is limited so that the output of the column CDS unit 23 becomes equal to the input range of A / D conversion. Also in the case of the second embodiment, it is possible to reduce noise caused by power supply fluctuation.
  • the TG unit is also incorporated, but it is configured separately from the solid-state imaging device built in the A / D conversion device, and a solid-state imaging device drive signal and various clocks, Even if the column amplifier gain control signal, the ramp waveform control signal, and the control signal of the bias generation circuit are supplied, the effect remains unchanged.
  • the column CDS circuit of the solid-state imaging device built in the A / D converter is configured between the column amplifier unit 22 and the comparator unit 115.
  • the noise clamp level is also compared with the ramp waveform and digitized, and then the pixel signal is digitized, and even if the configuration is such that the column CDS processing is performed by the digital circuit, noise reduction due to power supply fluctuation is The effect does not change.
  • the third embodiment of the present invention is an embodiment in the case where a solid-state imaging device has a function of vertically mixing (adding) pixels in units of columns (for example, the first row, the second row, and the third row) And 4th line and so on)
  • FIG. 12 is a block diagram showing a configuration example of a solid-state imaging device according to a third embodiment of the present invention.
  • the solid-state imaging device of FIG. 12 differs from that of FIG. 3 in that a vertical mixing control circuit 139 and a pixel mixing circuit 140 are added.
  • a vertical mixing control circuit 139 and a pixel mixing circuit 140 are added.
  • the vertical mixing control circuit 139 controls the pixel mixing circuit 140 to mix a plurality of pixel signals of different rows belonging to the same column. For example, this pixel mixture is used when displaying a reduced image on a monitor in a monitor mode (moving image imaging mode).
  • the pixel mixing circuit 140 includes a plurality of mixing circuits corresponding to the columns of the pixel array 21. Each mixing circuit accumulates pixel signals input a plurality of times.
  • the overall configuration of the camera system is the same as that shown in FIG.
  • the charges stored in the pixel array 21 are input to the column amplifier 220 of the corresponding row as a pixel signal by scanning the vertical shift register 26.
  • the bias generation circuit 28 is controlled by a bias control signal 30 from the TG to generate a bias voltage, which is input to each column of the column amplifier 220 to switch the amplitude limit level of the output signal.
  • the column amplifier gain is switched in at least two stages of large and small according to a column gain control signal 29 from TG.
  • the pixel signal is amplified by the column amplifier 220 and then output to the column CDS unit 23 to be subjected to CDS processing.
  • the pixel signal subjected to CDS processing is input to the pixel mixing circuit 140.
  • the pixel mixing circuit 140 is controlled by the vertical mixing control circuit 139, and is distributed to the capacitance a or the capacitance b according to the control signal input from the vertical mixing control circuit 139, mixed in the subsequent stage addition circuit or passed through as it is. Is output. For example, when the pixels are not mixed, the switch always selects the capacitance a or the capacitance b, and the signal is output to the multiplexer 24 through the addition circuit. In the pixel addition mode, after the vertical mixing circuit distributes the capacitance a and the capacitance b in units of rows by the vertical mixing circuit, both are added in the subsequent stage addition circuit and output to the multiplexer 24.
  • the pixel signal outputs input to the multiplexer 24 are sequentially selected by the horizontal shift register and output from the solid-state imaging device via the output amplifier 25.
  • the video signal output from the solid-state imaging device is input to the AFE, subjected to CDS and A / D conversion, and output from the AFE as a digital video signal of a specific number of bits.
  • FIG. 13 shows settings of column amplifier gains and column output limits for each drive mode in the solid-state imaging device according to the third embodiment of the present invention.
  • the drive modes are classified into a full scan mode in which normal pixel mixing is not performed and a monitor mode in which pixel mixing is performed.
  • monitor mode the number of output pixels is reduced to increase the frame rate.
  • the gain of the column amplifier 220 is set small. Further, there is no gain due to mixing because pixel mixing is not performed, and the output of the column amplifier 220 corresponding to the input range of the A / D conversion device is large, so output restriction is not performed (setting of bias voltage without output restriction). In this case, since the gain of the circuit system is small, the amount of noise caused by power supply fluctuation is not a problem because it becomes negligible with respect to the signal.
  • the column amplifier gain is increased.
  • pixel mixing is also performed, and a gain (double in this case) is generated by two-pixel mixing.
  • the amplitude of the output of the column amplifier 220 corresponding to the input range of the A / D conversion device is half of the full scan. Therefore, by adjusting the bias voltage of the column amplifier 220 and limiting the output to half, it is possible to reduce the noise caused by the power supply fluctuation.
  • the solid-state imaging device has been described by way of example of the configuration in which vertical pixels are mixed for two rows after column CDS, but as a result of pixel mixing, the signal output has a saturation level or A / A. If it is a method of applying saturation limitation to the signal output that exceeds the input range of D, perform vertical mixing of two or more pixels, mix before row CDS, or mix multiple pixels in the horizontal direction Even if it is configured, the effect does not change.
  • the column amplifier 220 includes the source-grounded amplification transistor
  • a configuration may be provided in which the drain-grounded amplification transistor (so-called source follower) is included.
  • the present invention can be applied to any imaging device represented by imaging devices such as home video cameras and digital still cameras. According to the present invention, by adjusting the gain of the column amplifier according to the imaging conditions and the drive mode, and limiting the output voltage, it is possible to pick up an image with reduced noise due to power supply fluctuation, in particular, streaking and lateral pulling noise. Is possible. Therefore, it can contribute to the improvement of the image quality of an imaging device.

Landscapes

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Abstract

　本発明の固体撮像装置は、行列状に配列された複数の画素部を有する画素アレイ（２１）と、画素アレイ（２１）の行を選択する垂直シフトレジスタ（２６）と、選択された行に属する画素部から出力された列信号を増幅する列毎に設けられたカラムアンプ部（２２）と、切り替え可能な所定電圧を超えないように前記カラムアンプの出力電圧を制限する制限回路とを備え、前記制限回路は通常モードと高感度モードとの切り替えに対応して前記所定電圧を切り替える。

Description

固体撮像装置およびその駆動方法
　本発明は、光を入射して光電変換する単位セルである画素部が半導体基板上に平面状に画素アレイとして配列され、各列方向に画素部から出力された信号を増幅する機能を有した固体撮像装置およびその駆動方法に関する。
　近年、家庭用ビデオカメラやデジタルスチルカメラ等に使用される固体撮像装置において、消費電流が少ないことや製造工程の簡略化、スミア不具合防止策等、混合駆動や間引き駆動に代表される様々な特殊駆動の実現の容易さという理由にて、ＭＯＳ型固体撮像装置が採用される事例が多くなりつつある。
　ＭＯＳ型固体撮像装置の様々な用途のうち、デジタルスチルカメラ用、特に一眼レフ用に搭載されるものは、ＣＣＤ型固体撮像装置と同等、もしくは同等以上の画質を要求され、その為にＭＯＳ型固体撮像装置は、各列に増幅機能や相関二重サンプリング機能を持たせ、低ノイズ化を目指している。
　図１４は従来のＭＯＳ型固体撮像装置を用いたカメラに代表される撮像システムの一構成例を示す図である。
　図１４の撮像システムは、ＭＯＳ型固体撮像装置１００と、アナログ・フロント・エンド（ＡｎａｌｏｇＦｒｏｎｔＥｎｄ、以降ＡＦＥと略す）２００と、タイミング・ジェネレータ（ＴｉｍｉｎｇＧｅｎｅｒａｔｏｒ、以降ＴＧと略す）３００の少なくとも３ブロックから構成されている。但しＴＧ３００についてはＭＯＳ型固体撮像装置１００、ＡＦＥ２００、もしくはＡＦＥ２００以降のデジタル信号処理装置（以降ＤＳＰと略す）の一部として構成される場合がある。
　図１４において、ＭＯＳ型固体撮像装置１００は、画素アレイ１５１、カラムアンプ部１５２、相関二重サンプリング並びに信号保持回路（以降列ＣＤＳ部と略す）１５３、マルチプレクサ１５４、水平シフトレジスタ１５５、垂直シフトレジスタ１５６、出力アンプ１５７、バイアス電流調整回路１５８で構成される。またＡＦＥ２００は、ＭＯＳ型固体撮像装置１００の出力を相関二重サンプリングするＣＤＳ回路１５９、アナログ信号からデジタル信号への変換回路（以降Ａ／Ｄ変換部と略す）１６０、アナログゲインアンプ１６１、デジタルゲインアンプ１６２を備える。
　画素アレイ１５１は、フォトダイオードとトランジスタにて構成される複数の画素部が二次元状に配列される。垂直シフトレジスタ１５６はＴＧ３００から入力される任意のトリガ信号を起点として画素アレイ１５１の画素行を１行ずつ順に選択する。選択された画素行に属する各画素部は、内部のフォトダイオードから電荷を読み出し、内部のＦＤ部アンプにて電圧変換された画素信号を出力する。各画素信号は、列方向に共通の垂直信号線を通じてカラムアンプ部１５２に入力される。カラムアンプ部１５２は任意に設定される倍率で画素信号を増幅し、続いて列ＣＤＳ部１５３に入力する。列ＣＤＳ部１５３ではＦＰＮ（固定パターンノイズ）の原因である各画素部に発生するトランジスタ閾値電圧のばらつきを低減させる為に相関二重サンプリングを行う。列ＣＤＳ部１５３から出力される増幅された画素信号は列毎にマルチプレクサ１５４に入力される。マルチプレクサ１５４はＴＧ３００から入力される任意のトリガ信号を起点として水平シフトレジスタ１５５によって列毎に順に選択されて出力アンプ１５７に入力され、電圧増幅されて撮像装置から出力される。
　バイアス電流調整回路１５８は、出力アンプ１５７のバイアス電流量を制御する。出力アンプ１５７において、バイアス電流を小さくするとｆ得が小さくなり、大きくするとｆ得が大きくなる。バイアス電流調整回路１５８は駆動モードに応じて複数の電流量を選択する。例えば、撮影前のモニタモードとして間引き駆動により出力画素数を減らして出力させる場合や、高感度撮影モードでフレームレートを下げる場合は、出力アンプで必要なデータレートは低くする。そこで、これらの駆動モードのときは、出力アンプのバイアス電流をさげることにより、出力アンプ１５７のｆ得を下げ、ランダムノイズを低減することができる。なお、バイアス電流調整回路１５８の調整信号はＭＯＳ型固体撮像装置１００の各種駆動信号と同様にＴＧ３００で生成する。
　ＡＦＥ２００はＭＯＳ型固体撮像装置１００から出力されたアナログ映像信号を入力し、ＣＤＳ回路１５９にてノイズ除去され、次にアナログゲインアンプ１６１にて任意の倍率で増幅される。その後Ａ／Ｄ変換部１６０にて任意のｂｉｔ数のデジタル信号に変換されたのち、デジタルゲインアンプ１６２にて任意の倍率で増幅され、ＡＦＥ２００よりデジタル映像信号として出力される。
特開２００２－２０９１４９号公報
　図１４に示す様な従来のＭＯＳ型固体撮像装置の構成例では、飽和もしくはそれ以上の光が入射した場合に発生する電源ゆれ起因のノイズが発生するという問題がある。具体的には大振幅の画素出力信号がカラムアンプ部１５２や列ＣＤＳ部１５３に入力された場合、各回路の負荷容量を充放電するための過渡電流が電源線やグランド線に流れ、その寄生抵抗、寄生容量によって電源線及びグランド線の電圧が変動する。この電源線及びグランド線の電圧変動が画素信号に対して出力オフセットとして現れる。カラムアンプ部１５２や列ＣＤＳ部１５３は行単位で画素信号を処理するが、その行での高輝度被写体の有無によって出力オフセットが発生するか発生しないかが定まるので、図１５に示すような高輝度被写体の水平方向左右に横帯状のノイズ（以降ストリーキングと略す）となって出力画像に現れる。
　図１５は周囲の低照度被写体よりも低いレベルの黒スジとなっているが、白スジとなって発生する場合もある。同様の現象は出力アンプ１５７でも発生する。大振幅の画素出力信号が出力アンプ１５７に入力されると、チップ間配線を含む大きな負荷容量を充放電することになる。これは電源線やグランド線の電圧にゆれを引き起こし、横線状のノイズになる。
　図１４に示されるような従来の固体撮像装置の構成例では最終段の出力アンプのｆ得を制御する構成のため、前記カラムアンプ、列ＣＤＳ回路、出力アンプなどで発生する電源電圧及びグランドのゆれを低減する機能を有していないので、ストリーキング、横線状のノイズのレベルを低減することが出来ない。
　そこで、本発明は、比較的小さな回路規模で、かつ簡単なシステムにて、高輝度被写体を撮像した場合に発生するノイズを低減し、画質劣化を抑制する固体撮像装置およびその駆動方法を提供することを目的とする。
　上記課題を解決するため本発明の固体撮像装置は、通常モードと高感度モードとを切り替え可能な固体撮像装置であって、行列状に配列された複数の画素部を有する画素アレイと、前記画素アレイの行を選択する行選択手段と、選択された行に属する画素部から出力された列信号を増幅する列毎に設けられたカラムアンプと、切り替え可能な所定電圧を超えないように前記カラムアンプの出力電圧を制限する制限回路とを備え、前記制限回路は、前記固体撮像装置の通常モードと高感度モードとの切り替えに対応して前記所定電圧を切り替える。
　この構成によれば、高輝度被写体を撮像した場合でも、カラムアンプの出力電圧を制限するので、電源配線およびグランド配線の電圧変動を抑制してストリーキングおよび横線状のノイズを低減し、画質劣化を抑制することができる。さらに、所定電圧の切り替えにより出力電圧の制限レベルを切り替えることができるので、撮像環境や撮像モードに応じて、ノイズ低減の程度を適切な程度にすることができる。
　ここで、前記カラムアンプは、さらに、前記固体撮像装置の通常モードと高感度モードとの切り替えに対応して前記カラムアンプのゲインを切り替えるようにしてもよい。
　この構成によれば、出力電圧の制限とゲイン切り替えの組み合わせにより、動作モードに応じて横スジノイズの低減を最適化することができる。特に高感度モードにおける横スジノイズの低減に効果を奏する。
　ここで、前記固体撮像装置は、さらに、前記モード切り替え時に前記カラムアンプよりも後段に設けられた増幅回路のゲインを切り替えるようにしてもよい。
　ここで、前記制限手段は、前記通常モードにおいて、前記カラムアンプの出力電圧を制御するバイアス電圧として第１の電圧値を各カラムアンプに供給し、前記高感度モードにおいて、前記カラムアンプの出力電圧を制限するように前記バイアス電圧として前記第１の電圧値と異なる第２の電圧値を各カラムアンプに供給するようにしてもよい。
　ここで、前記制限手段は、前記第１の電圧値のバイアス電圧が供給された前記カラムアンプの出力電圧を、前記所定電圧を超えないように制限し、前記第２の電圧値のバイアス電圧が供給された前記カラムアンプの出力電圧は所定電圧より低い電圧を超えないように制限し、前記カラムアンプは、さらに、前記高感度モードにおいて、前記カラムアンプのゲインを前記通常モードにおけるゲインよりも大きくするようにしてもよい。
　ここで、前記固体撮像装置は、さらに、前記高感度モードにおいて、前記カラムアンプよりも後段に設けられ増幅回路のゲインを前記通常モードにおけるゲインよりも大きくするようにしてもよい。
　ここで、前記制限回路は、前記カラムアンプの出力信号線に接続され、前記カラムアンプの出力電圧が前記所定電圧を超えようとすると前記出力電圧を前記所定電圧にクリップする電圧クリップ回路を含むようにしてもよい。
　この構成によれば、カラムアンプの出力電圧が所定電圧を超えないようにクリップするので、高輝度被写体を撮像した場合でも電源配線およびグランド配線の電圧変動を抑制することができる。
　ここで、前記カラムアンプは、前記カラムアンプのゲインを切り替えるゲイン切り替え回路を含むようにしてもよい。
　この構成によれば、カラムアンプのゲインを切り替えることによって、高輝度被写体を撮像した場合でも電源配線およびグランド配線の電圧変動の出力画像への影響を抑制することができる。
　ここで、前記カラムアンプは、定電流源と、増幅トランジスタと、入力容量素子と、帰還容量素子とを含み、前記増幅トランジスタのソースおよびドレインの一方は前記定電流源に接続され、前記出力電圧を前記出力信号線に出力し、前記増幅トランジスタのソースおよびドレインの他方は接地され、前記列信号は入力容量素子を介して前記増幅トランジスタのゲートに入力され、前記帰還容量素子の一端は前記増幅トランジスタのゲートに入力され、前記帰還容量素子の他端は前記出力信号線に接続されるようにしてもよい。
　この構成によれば、ゲインが容量比で決まるいわゆる容量フィードバックアンプが構成され、小さな回路規模でばらつきが小さい増幅特性を実現することができる。
　ここで、前記電圧クリップ回路は、クリップトランジスタを含み、前記クリップトランジスタのソースおよびドレインの一方は前記増幅トランジスタのゲートに接続され、前記クリップトランジスタのソースおよびドレインの他方は前記出力信号線に接続され、前記クリップトランジスタのゲートには、切り替え可能なバイアス電圧が入力されるようにしてもよい。
　この構成によれば、前記電圧クリップ回路としてのクリップトランジスタを用いることにより、回路規模を小さくすることができる。
　ここで、前記固体撮像装置は、さらに、前記バイアス電圧を生成し、前記クリップトランジスタのゲートに前記バイアス電圧を供給するバイアス生成回路を備え、前記バイアス電圧の電圧値は、外部からのバイアス制御信号により切り替えられるようにしてもよい。
　この構成によれば、バイアス電圧の電圧値の切り替えにより前記所定電圧を容易に切り替えることができる。
　ここで、前記定電流源は、カスコード接続された第１定電流源トランジスタと第２定電流源トランジスタとを含み、前記第１定電流源トランジスタのゲートには一定電圧が入力され、前記第２定電流源トランジスタのソースおよびドレインの一方は前記出力信号線に接続され、前記第２定電流源トランジスタのゲートは前記バイアス電圧が供給されるようにしてもよい。
　この構成によれば、第２定電流源トランジスタの電流を前記バイアス電圧により制御することができる。
　ここで、前記バイアス生成回路は、基準回路と第１回路と第２回路とを含むカレントミラー回路を有し前記基準回路はカレントミラーの基準電流を生成し、前記基準回路と共にカレントミラーを構成し、前記第１定電流源トランジスタのゲートに前記一定電圧を供給する第１回路と、前記基準回路と共にカレントミラーを構成し、前記第２定電流源トランジスタのゲートに前記バイアス電圧を供給する第２回路とを備え、前記第２回路は、ミラー比を切り替えることにより前記バイアス電圧を切り替えるようにしてもよい。
　この構成によれば、カレントミラーのミラー比を切り替えることによりバイアス電圧の値を容易に設定することができる。
　ここで、前記基準回路は、定電流源回路と、ドレインが前記定電流源回路に接続され、ドレインとゲートとが短絡され、ソース接地された第１負荷用ｎＭＯＳトランジスタとを備え、前記第２回路は、ドレインとゲートとが短絡され、ソースが電源配線に接続され、ドレインが前記クリップトランジスタのゲートに接続され、ドレインから前記バイアス電圧を出力する第１ｐＭＯＳトランジスタと、第１スイッチトランジスタと、ドレインが前記第１スイッチトランジスタを介して前記第１ｐＭＯＳトランジスタのドレインに接続され、ゲートが前記第１負荷用ｎＭＯＳトランジスタのドレインに接続され、ソースが接地された第１ｎＭＯＳトランジスタと、第２スイッチトランジスタと、ドレインが前記第２スイッチトランジスタを介して前記第１ｐＭＯＳトランジスタのドレインに接続され、ゲートが前記第１負荷用ｎＭＯＳトランジスタのドレインに接続され、ソースが接地された第２ｎＭＯＳトランジスタとを有していてもよい。また、前記固体撮像装置が形成される半導体基板上で、前記第１ｎＭＯＳトランジスタが占める領域の大きさは、前記第２ｎＭＯＳトランジスタが占める領域の大きさと異なり、前記第１スイッチトランジスタおよび前記第２スイッチトランジスタは、前記バイアス制御信号によって制御されることにより前記ミラー比を切り替えるようにしてもよい。
　この構成によれば、カレントミラーのミラー比を精度良く設定することができる。
　ここで、前記固体撮像装置が形成される半導体基板上で、前記クリップトランジスタが占める領域の大きさは、前記第２定電流源トランジスタが占める領域の大きさとほぼ同じであるようにしてもよい。
　この構成によれば、クリップトランジスタと前記第２定電流源トランジスタの閾値電圧を揃えるので、前記第２定電流源トランジスタがクリップトランジスタがオンするよりも先に飽和領域で動作しない状態になるのを防止することができる。
　ここで、前記固体撮像装置が形成される半導体基板上で、前記クリップトランジスタが占める領域の大きさは、第２定電流源トランジスタが占める領域の大きさと異なり、前記クリップトランジスタの閾値電圧が第２定電流源トランジスタの閾値電圧よりも低いようにしてもよい。
　この構成によれば、クリップトランジスタと前記第２定電流源トランジスタの閾値電圧を揃えるので、前記クリップトランジスタを前記第２定電流源トランジスタが飽和領域で動作しない状態になるよりも先にオン状態にすることができる。
　ここで、前記ゲイン切り替え回路は、スイッチトランジスタと、容量素子とを含み、前記スイッチトランジスタおよび前記容量素子は、前記増幅トランジスタのゲートと前記出力信号線との間に直列に接続され、前記スイッチトランジスタは、外部からのゲイン制御信号によって制御されるようにしてもよい。この構成によれば、前記スイッチトランジスタおよび前記容量素子は、前記帰還容量素子とともに可変容量回路を構成する。この可変容量回路は前記増幅トランジスタとともに容量フィードバック型のカラムアンプを構成する。この容量フィードバック型アンプは、スイッチトランジスタのオン・オフに応じてゲインが切り替えることができる。つまり、スイッチトランジスタがオフのときゲインを小さくし、前記カラムアンプの出力電圧を制限する。ゲインを小さくすることによりカラムアンプの出力電圧を制限することができ、高輝度被写体を撮像した場合でも、電源配線およびグランド配線の電圧変動を抑制してストリーキングおよび横線状のノイズを低減し、画質劣化を抑制することができる。
　ここで、前記固体撮像装置は、さらに、前記カラムアンプの出力信号が入力されるノイズキャンセル回路と、前記ノイズキャンセル回路から入力される複数回の信号を加算する列画素混合回路とを備えるようにしてもよい。
　この構成によれば、複数回の信号を加算する画素混合を行う撮像モード（例えばモニターモード）において、所定電圧をより低くし、ゲインを大きくすれば、横スジノイズを低減した良好な画像を得ることができる。
　ここで、前記固体撮像装置は、さらに、前記カラムアンプから出力されたアナログ信号をデジタル信号に変換する列アナログ－デジタル変換回路を備えるようにしてもよい。
　この構成によれば、固体撮像装置内でデジタル値まで変換するので信号出力に対する外部からのノイズの影響を回避することができる。
　ここで、前記固体撮像装置は、通常撮像モードと高感度モードとを有し、前記バイアス生成回路は、前記高感度モードにおける前記所定電圧が通常モードよりも小さい値になるように、前記バイアス電圧を切り替え、前記ゲイン切り替え回路は、前記高感度モードにおける前記カラムアンプのゲインが通常モードよりも大きくなるように、前記ゲインを切り替えるようにしてもよい。
　この構成によれば、動作モードに応じて横スジノイズの低減を最適化することができる。
　また、本発明の固体撮像装置は、行列状に配列された複数の画素部を有する画素アレイと、前記画素アレイの行を選択する行選択手段と、選択された行に属する画素部から出力された列信号を増幅する列毎に設けられたカラムアンプと、前記カラムアンプの動作を制御するバイアス電圧であって切り替え可能なバイアス電圧を各カラムアンプに供給するバイアス生成回路とを備える。
　この構成によれば、バイアス電圧の切り替えによって、横スジノイズ低減に適したカラムアンプの出力特性に設定することができる。
　ここで、前記カラムアンプは、前記カラムアンプの出力信号線に接続され、前記カラムアンプの出力電圧が前記所定電圧を超えようとすると前記出力電圧を前記所定電圧にクリップする電圧クリップ回路を含み、前記所定電圧は、前記バイアス電圧に応じて定まるようにしてもよい。
　この構成によれば、カラムアンプの出力電圧が所定電圧を超えないようにクリップするので、高輝度被写体を撮像した場合でも電源配線およびグランド配線の電圧変動を抑制することができる。
　ここで、前記カラムアンプは、さらに、ゲインを切り替えるゲイン切り替え回路を含むようにしてもよい。
　この構成によれば、カラムアンプのゲインを切り替えることによって、高輝度被写体を撮像した場合でも電源配線およびグランド配線の電圧変動を抑制することができる。
　ここで、前記固体撮像装置は、通常撮像モードと高感度モードとを有し、前記バイアス生成回路は、前記高感度モードにおける前記所定電圧が通常モードよりも小さい値になるように、前記バイアス電圧を切り替え、前記ゲイン切り替え回路は、前記高感度モードにおける前記カラムアンプのゲインが通常モードよりも大きくなるように、前記ゲインを切り替えるようにしてもよい。
　この構成によれば、動作モードに応じて横スジノイズの低減を最適化することができる。特に高感度モードにおける横スジノイズの低減に効果を奏する。
　また、本発明の固体撮像装置の駆動方法は、行列状に配列された複数の画素部を有する画素アレイと、前記画素アレイの行を選択する行選択部と、選択された行に属する画素部から出力された列信号を増幅する列毎に設けられたカラムアンプとを備え、通常撮像モードと高感度モードとを有する固体撮像装置の駆動方法であって、前記通常モードにおいて、前記カラムアンプの出力電圧を制御するバイアス電圧として第１の電圧値を各カラムアンプに供給し、前記高感度モードにおいて、前記カラムアンプの出力電圧を制限するように前記バイアス電圧として前記第１の電圧値と異なる第２の電圧値を各カラムアンプに供給する。
　この構成によれば、動作モードに応じて横スジノイズの低減を最適化することができる。特に高感度モードにおける横スジノイズの低減に効果を奏する。
　ここで、前記第１の電圧値のバイアス電圧が供給された前記カラムアンプの出力電圧は所定電圧を超えないように制限され、前記第２の電圧値のバイアス電圧が供給された前記カラムアンプの出力電圧は所定電圧より低い電圧を超えないように制限され、前記高感度モードにおいて、さらに、前記カラムアンプのゲインを前記通常モードにおけるゲインよりも大きくするようにしてもよい。
　この構成によれば、出力電圧の制限とゲイン切り替えの組み合わせにより、動作モードに応じて横スジノイズの低減を最適化することができる。特に高感度モードにおける横スジノイズの低減に効果を奏する。
　ここで、前記固体撮像装置の駆動方法は、さらに、前記高感度モードにおいて、前記カラムアンプよりも後段に設けられ増幅回路のゲインを前記通常モードにおけるゲインよりも大きくするようにしてもよい。
　この構成によれば、さらに、前記高感度モードにおいて、後段に設けられ増幅回路のゲインを制御することにより、前記高感度モードにおける画質を向上させることができる。
　本発明の固体撮像装置および駆動方法によれば、高輝度被写体を撮像した場合でも、電源配線およびグランド配線の電圧変動を抑制してストリーキングおよび横線状のノイズを低減し、画質劣化を抑制することができる。さらに、撮像モードに応じて、ノイズ低減の程度を適切な程度にすることができる。
図１は、本発明の第１の実施形態における固体撮像装置で構成されるカメラシステムの基本的な構成を示すブロック図である。 図２は、本発明の第１の実施形態の固体撮像装置におけるカラムアンプの制御方法の概要を示す説明図である。 図３は、本発明の第１の実施形態の固体撮像装置の基本的な構成例を示すブロック図である。 図４は、本発明の第１の実施形態の固体撮像装置の画素アレイ並びにカラムアンプの構成例を示すブロック図である。 図５は、本発明の第１の実施形態の固体撮像装置の画素部並びにカラムアンプの動作タイミングを示す図である。 図６は、本発明の第１の実施形態の固体撮像装置のカラムアンプのバイアス生成回路の構成の一例を示す回路図である。 図７は、本発明の第２の実施形態におけるＡ／Ｄ変換装置内蔵の固体撮像装置の構成例を示すブロック図である。 図８は、図７に示した固体撮像装置のより詳細な構成を示すブロック図である。 図９は、本発明の第２の実施形態におけるＡ／Ｄ変換装置内蔵の固体撮像装置のカラムアンプ、ランプ波形、並びにコンパレータの動作原理を示す説明図である。 図１０は、発明の第２の実施形態におけるＡ／Ｄ変換装置内蔵の固体撮像装置のコンパレータの出力ゲインの変更方法を示す説明図である。 図１１は、本発明の第２の実施形態における被写体の撮影条件ごとのカラムアンプゲインと、固体撮像装置の出力レベル(飽和)制限、ランプ波形の最大出力レベル(ゲイン設定)の制御方法の概要を示す説明図である。 図１２は、本発明の第３の実施形態における固体撮像装置の構成例を示すブロック図である。 図１３は、本発明の第３の実施形態の固体撮像装置における撮影条件並びに駆動モードごとのカラムアンプゲイン、飽和制限回路、並びにＡＦＥゲインの制御方法の概要を示す説明図である。 図１４は、従来のＭＯＳ型固体撮像装置を用いたカメラに代表される撮像システムの一構成を示すブロック図である。 図１５は、ストリーキングの発生例を示す説明図である。
符号の説明
　　１　固体撮像装置
　　２　アナログ・フロント・エンド
　　３　タイミング・ジェネレータ
　　９　ＣＤＳ回路
　　１０　Ａ／Ｄ変換部
　　１１　アナログアンプ
　　１２　デジタルアンプ
　　２１　画素アレイ
　　２２　カラムアンプ部
　　２３　列ＣＤＳ部
　　２４　マルチプレクサ
　　２５　出力アンプ
　　２６　垂直シフトレジスタ
　　２７　水平シフトレジスタ
　　２８　バイアス生成回路
    ２９　カラムゲイン制御信号
　　３０　バイアス制御信号
　　４１　フォトダイオード
　　４２　転送トランジスタ
　　４３　増幅トランジスタ
　　４４　リセットトランジスタ
　　４５　選択トランジスタ
　　５０　カラムアンプ入力容量
　　５１　第１の帰還容量
　　５２　第２の帰還容量
　　５３　電流源トランジスタ
　　５４　電流源カスコードトランジスタ
　　５５　クリップトランジスタ
　　５６　カラムアンプリセットトランジスタ
　　５７　ソース接地増幅トランジスタ
　　５８　制御用トランジスタ
　　６１　電圧クリップ回路
　　６２　可変帰還容量回路
　　６３　ゲイン切り替え回路
　　７１　定電圧Ｖｃｏｌ設定用トランジスタ
　　７２　定電圧Ｖｃａｓ設定用トランジスタ
　　７３　電流設定用トランジスタ
　　７４～７７　ソース接地トランジスタ
　　７８　第１の選択トランジスタ
　　７９　第２の選択トランジスタ
　　２１０　画素部
　　２２０　カラムアンプ
　　２３０　ＣＤＳ回路
　（第１の実施形態）
　第１の実施形態における固体撮像装置は、切り替え可能な所定電圧を超えないように前記カラムアンプの出力電圧を制限する制限回路とを備えることを特徴とする。ここで、電圧クリップ回路は、カラムアンプの出力信号線に接続され、カラムアンプの出力電圧が前記所定電圧を超えようとすると出力電圧を所定電圧にクリップする。ゲイン切り替え回路は、カラムアンプのゲインを切り替えるゲイン切り替え回路を含む前記カラムアンプのゲインを切り替える。これにより、高輝度被写体を撮像した場合でも、電源配線およびグランド配線の電圧変動を抑制してストリーキングおよび横線状のノイズを低減し、画質劣化を抑制することができる。さらに、所定電圧の切り替えにより出力電圧の制限レベルを切り替えることができるので、撮像環境や撮像モードに応じて、ノイズ低減の程度を適切な程度にすることができる。
　本発明の第１の実施形態を図１～図６を用いて説明する。図１は本発明の第１の実施形態における固体撮像装置で構成されるカメラシステム（撮像装置）の基本的な構成図である。
　図１は、本発明の第１の実施形態における固体撮像装置で構成されるカメラシステムの基本的な構成例を示す図である。図１に示す本発明のカメラシステムは、最小基本構成として固体撮像装置１と、アナログ・フロント・エンド（以下ＡＦＥと略す。）２、タイミング・ジェネレータ（以下ＴＧと略す。）３にて構成される。固体撮像装置１は、画素アレイ２１、カラムアンプ部２２、列ＣＤＳ部２３、マルチプレクサ２４、出力アンプ２５、垂直シフトレジスタ２６、水平シフトレジスタ２７、バイアス生成回路２８を備える。また、ＡＦＥ２は、固体撮像装置１からの出力信号を相関二重サンプリングするＣＤＳ回路９、アナログ信号からデジタル信号への変換装置（以降Ａ／Ｄ変換部と略す１０）、アナログアンプ１１、デジタルアンプ１２を備える。ＴＧ３は固体撮像装置１に駆動信号を供給すると同時に、バイアス生成回路２８のバイアス制御信号３０を供給する。同時にＡＦＥ２のアナログアンプ１１並びにデジタルアンプ１２のゲインを調整する。
　固体撮像装置１において、垂直シフトレジスタ２６で選択された行の画素信号は画素アレイ２１から読み出されカラムアンプ部２２に入力される。カラムアンプ部２２ではＴＧ３からのカラムゲイン制御信号２９で設定されるゲインに応じて信号増幅される。また、カラムアンプ部２２ではバイアス生成回路２８から供給されるバイアス電圧に応じてその出力振幅が制限される。カラムアンプ部２２の出力は列ＣＤＳ部２３に入力される。列ＣＤＳ部２３では画素アレイ２１を構成するトランジスタのばらつきによるノイズ成分をキャンセルし、１行分の画素信号を保持する。列ＣＤＳ部２３で保持された信号は水平シフトレジスタ２７にて順次選択され、出力アンプ２５で増幅された後、固体撮像装置１外部に出力される。固体撮像装置１から出力された映像信号はＡＦＥ２に入力され、ＣＤＳ並びにＡ／Ｄ変換されて特定ｂｉｔ数のデジタル映像信号としてＡＦＥ２から出力される。なお、通常モードと高感度モードの切り替え時に、カラムアンプ部２２よりも後段に設けられた増幅回路（出力アンプ２５）のゲインを切り替えるようにしてもよい。つまり、カラムゲイン制御信号２９に応じて出力アンプ２５のゲインを切り替えてもよい。
　従来例では最終段の出力アンプのゲインが制御されているのに比べ、本発明の第１の実施形態の固体撮像装置１においてはカラムアンプ部２２のゲインとその出力信号の振幅のレベルが制限されていることが大きく異なる。
　次に、図２に本発明の第１の実施形態に係るカラムアンプ部の制御方法の概要を示す。
　図２より、駆動モードは、少なくとも通常モードと高感度モードの２つがある。ＩＳＯ(International Organization for Standardization) 規格によるフィルムの露光指数を用いて通常モードと高感度モードを説明する。通常モードは、ＩＳＯ５０から２００程度の低ＩＳＯモードであり、高感度モードはＩＳＯ４００以上の高ＩＳＯモードである。
　通常モードでの撮影時は、被写体には十分な光量があり、かつ飽和量を十分に確保する必要から、固体撮像装置側のカラムアンプ部では信号振幅の制限をかけない。加えて、固体撮像装置のカラムアンプ部２２およびＡＦＥ２のアナログアンプ１１、デジタルアンプ１２で画素信号出力を増幅しないか、小さくゲインをかける。ゲインが小さいので、電源ゆれ起因のノイズの量も信号の大きさに対しては無視できる程度の量になるために問題にならない。
　次に高感度モードでの撮影時には、被写体は暗く光量が小さいため、低照度でのコントラストを強くするために固体撮像装置のカラムアンプ部２２のゲイン並びにＡＦＥ２のアナログアンプ１１、デジタルアンプ１２のゲインを大きくして信号出力を増幅する。但し、カラムアンプ部２２においてバイアス電圧を切り替えてＡ／Ｄ変換装置の入力レンジに相当する大きさまで信号振幅を制限する。これによりカラムアンプ部２２、列ＣＤＳ部２３、出力アンプ２５での電源ゆれ起因のノイズ（ストリーキングや横引きノイズ）が低減される。この駆動モードではＡＦＥ２でゲインは大きく設定されるが、前記ノイズ低減の効果により固体撮像装置１の出力での画質低下が回避できる。
　次に、具体的な本発明の第１の実施形態に係る固体撮像装置の構成例を図３～図６に示す。
　図３は本発明の第１の実施形態に係る固体撮像装置のより詳細な基本構成を示すブロック図である。
　図３において、画素アレイ２１は、行列状に配列された複数の画素部２１０を備える。カラムアンプ部２２は、列に対応して設けられ、垂直シフトレジスタ２６によって選択された行に属する画素部２１０から出力された列信号を増幅する列信号を増幅する複数のカラムアンプ２２０を備える。列ＣＤＳ部２３は、列に対応して設けられ、カラムアンプ部２２の出力を相関二重サンプリングする複数のＣＤＳ回路２３０を備える。マルチプレクサ２４は、列に対応して設けられた複数のスイッチ回路を備え、水平シフトレジスタ２７に選択された列から、ＣＤＳ回路２３０の出力信号を出力アンプ２５に出力する。垂直シフトレジスタ２６は、画素アレイ２１の行を選択する。バイアス生成回路２８はＴＧ３からのバイアス制御信号３０にて制御されてバイアス電圧を生成し、各カラムアンプ２２０に入力し、各カラムアンプ２２０の出力信号の振幅制限レベルを切り替える。また、各カラムアンプ２２０のゲインはＴＧ３からのカラムゲイン制御信号２９により、少なくとも大もしくは小の２段階で切り替える。
　図４は、１つの画素部２１０および１つのカラムアンプ２２０のより詳細な構成を示す回路図である。
　画素部２１０は、フォトダイオード４１、転送トランジスタ４２、増幅トランジスタ４３、リセットトランジスタ４４、選択トランジスタ４５を備える。４６は画素駆動電圧、４７は画素リセット信号、４８は画素転送信号、４９は画素選択信号を示す。
　カラムアンプ２２０は、カラムアンプ入力容量（以下、入力容量と呼ぶ。）５０、第１の帰還容量５１、第２の帰還容量５２、定電流源（電流源トランジスタ５３および電流源カスコード（又はシールド）トランジスタ５４）と、クリップトランジスタ５５、カラムアンプリセットトランジスタ５６、ソース接地増幅トランジスタ５７、第２の帰還容量５２用の制御用トランジスタ５８を備える。また、５９はカラムアンプのリセット信号ＡＭＰＲＳＴ、５９は第２の帰還容量５２の制御用トランジスタの制御信号ＧＳＷである。
　カラムアンプ２２０に対応する列信号はカラムアンプ入力容量５０を介してソース接地増幅トランジスタ５７のゲートに入力される。ソース接地増幅トランジスタ５７のドレインは定電流源（電流源カスコードトランジスタ５４）に接続され、また、このドレインは増幅した出力電圧を出力信号線に出力する。
　カラムアンプ２２０は、電圧クリップ回路６１と可変帰還容量回路６２を含む。
　電圧クリップ回路６１は、クリップトランジスタ５５により構成される。クリップトランジスタ５５のソースおよびドレインの一方は前記増幅トランジスタのゲートに接続され、クリップトランジスタ５５のソースおよびドレインの他方は出力信号線に接続される。
　また、クリップトランジスタ５５のゲートには、切り替え可能なバイアス電圧がバイアス生成回路２８から入力される。バイアス電圧は、少なくとも２種類の定電圧Ｖｃａｓ１、Ｖｃａｓの１つである。
　可変帰還容量回路６２は、第１の帰還容量５１と、第２の帰還容量５２と、スイッチとして機能する制御用トランジスタ５８から構成される。このうち、第２の帰還容量５２と、制御用トランジスタ５８は、カラムアンプのゲインを切り替えるゲイン切り替え回路６３を構成する。
　また、図４の画素部２１０では、フォトダイオード４１は転送トランジスタ４２を介して増幅トランジスタ４３のゲート端子ａ（以下、ＦＤ部を略す）に接続されている。転送トランジスタ４２は画素転送信号４８にて制御され、ＦＤ部に画素信号電荷を転送する。ＦＤ部はリセットトランジスタ４４を介して画素駆動電圧４６に接続され、リセット信号４７にて制御される。増幅トランジスタ４３は外部の電流源（図４には未記載）とソースフォロアアンプを構成し、ＦＤ電圧に応じた信号を出力し、選択信号４９にて選択された選択トランジスタ４５を介して、画素からの出力信号をカラムアンプ入力容量５０の一方の端子に出力する。
　また、図４のカラムアンプ２２０は、カラムアンプ入力容量５０、第１および第２の帰還容量５１、５２、ソース接地増幅トランジスタ５７、電流源トランジスタ５３及び電流源カスコードトランジスタ５４により構成され、容量フィードバックアンプの一例である。
　クリップトランジスタ５５は、本発明の電圧クリップ回路の一例であり、カラムアンプ２２０の最大出力電圧を制限するＭＯＳトランジスタである。カラムアンプ入力容量５０は、一方の端子が垂直信号線に接続される。第１および第２の帰還容量５１、５２は、カラムアンプ入力容量５０の他方の端子と列増幅回路の出力端子との間に挿入され、第２の帰還容量５２は制御用トランジスタ５８を介して接続されており、制御用トランジスタ５８を制御信号ＧＳＷ６０にて制御することでアンプのフィードバックループから切り離したり、接続したりできる。電流源カスコードトランジスタ５４は、ドレインが列増幅回路の出力に接続される。電流源トランジスタ５３は、電流源カスコードトランジスタ５４とカスコード接続され、ドレインが電流源カスコードトランジスタ５４のソースと接続され、ゲートが定電圧Ｖｃｏｌに接続される。ソース接地増幅トランジスタ５７は、ドレインが列増幅回路出力に接続され、ソースが接地される。クリップトランジスタ５５は、ソースが列増幅回路の出力に接続され、ドレインがソース接地増幅トランジスタ５７のゲートに接続され、ゲートが信号線Ｖｃａｓに接続される。ここで電流源トランジスタ５３及び電流源カスコードトランジスタ５４のゲートには、それぞれ定電圧Ｖｃｏｌ、Ｖｃａｓが印加されており、いずれのトランジスタも飽和領域で動作している。また、クリップトランジスタ５５のゲートには、電流源カスコードトランジスタ５４のゲートが接続された定電圧Ｖｃａｓが印加されている。この列増幅回路のクローズドループゲインＡｃはソース接地増幅トランジスタ５７のゲートの寄生容量Ｃｐ及びオープンループゲインＡ０を用いて、（式１）で表される。
Figure JPOXMLDOC01-appb-M000001
　オープンループゲインＡ０は十分に大きいと仮定すると（概ね５００以上）、クローズドループゲインＡｃは、（式２）と表される。
Figure JPOXMLDOC01-appb-M000002
　制御信号ＧＳＷ６０を切り替えることにより帰還容量の大きさが切り替わり、結果としてアンプゲインＡｃを切り替えることができる。具体的には、制御用信号ＧＳＷ＝ｈｉｇｈの時は（Ｃｆｂ＝Ｃｆｂ１＋Ｃｆｂ２）となってＡｃは小さな値に、ＧＳＷ＝ｌｏｗの時は（Ｃｆｂ＝Ｃｆｂ１）となってＡｃは大きな値になる。
　すなわち、本発明の第１の実施形態に係る撮像装置、固体撮像装置は、カラムアンプは容量フィードバック型アンプであることを特徴としている。
　次に、図５のタイミング図を用いて、本発明の第１の実施形態に係る撮像装置、固体撮像装置の駆動方法（特に、図４の画素部２１０並びにカラムアンプ２２０の回路動作）について説明する。
　まず、時刻ｔ１からｔ２の期間にて、リセット信号４７がｈｉｇｈとなり、ＦＤ部は「画素駆動電圧」レベルにリセットされる。
　次に、時刻ｔ３からｔ４の期間にて画素転送信号４８がｈｉｇｈになると、フォトダイオード４１の蓄積された画素電荷信号は転送トランジスタ４２を介してＦＤ部に転送され、ＦＤ部は（「画素駆動電圧」－画素信号変化分ΔＶ）に変化する。前記増幅トランジスタ４３は、外部の電流源（図５には未記載）とソースフォロアアンプを構成し、前記ＦＤ部の電圧（「画素駆動電圧」－ΔＶ）からトランジスタのＶｔｈ分だけ変化して、選択信号４９をｈｉｇｈ入力することで制御された選択トランジスタ４５を介して、画素からの出力信号をカラムアンプ２２０のカラムアンプ入力容量５０の一方の端子に出力する。カラムアンプ２２０は時刻ｔ１からｔ３の期間にカラムアンプリセット信号ＡＭＰＲＳＴ５９に制御されてＶｒｓｔレベルになっており、ＡＭＰＲＳＴ５９がｌｏｗに解除されることで画素信号ΔＶを前記（式２）に示すクローズドループゲインＡｃ倍に増幅されて出力される。
　次に、クリップトランジスタによる出力制限の動作を説明する。
　まず、アンプのリセット時はソース接地アンプの入出力はショートされ、その電圧Ｖｒｓｔは約１Ｖ程度の低い電圧になる。このときクリップトランジスタ５５はオフである。
　次に、リセット終了後、アンプの入力が大きくなる（電圧が下がる）と、ソース接地アンプの入力はほとんど変化せず、出力側が大きくなる。そして、出力の電圧がＶｃａｓ－Ｖｔｐを超えるとクリップトランジスタ５５がオンになり、ソース接地アンプの入力が上昇し出力の増加も停止する。一方、カスコード電流源の定電流動作を保持するには出力電圧を(ゲート電圧)-Ｖｔｐ以下にする必要がある。
　以上のように、Ｖｃａｓを共通に供給すれば、クリップトランジスタ５５により定電流動作も確保される。このようにクリップトランジスタ５５によりアンプ出力振幅は制限され、またその制限レベルはバイアス生成回路から供給されるバイアス電圧で制御される。
　図６は、本発明の第１の実施形態に係るバイアス生成回路２８の詳細な構成を示す回路図である。
　図６においてバイアス生成回路２８は、基準回路、第１回路、第２回路とを含むカレントミラー回路として構成される。基準回路はカレントミラーの基準電流を生成する。第１回路は、基準回路と共にカレントミラーを構成し、電流源トランジスタ５３のゲートに一定電圧Ｖｃｏｌを供給する。第２回路は、基準回路と共にカレントミラーを構成し、電流源カスコードトランジスタのゲートにバイアス電圧Ｖｃａｓ１またはＶｃａｓ２を供給する。この第２回路は、ミラー比を切り替えることにより前記バイアス電圧を切り替え可能である。
　基準回路は、定電流源回路として機能する電流設定用トランジスタ７３と、ソース接地トランジスタ７７（第１負荷用ｎＭＯＳトランジスタ）とを有する。ソース接地トランジスタ７７は、ドレインが電流設定用トランジスタ７３に接続され、ドレインとゲートとが短絡される。これにより、電流設定用トランジスタ７３とソース接地トランジスタ７７との間に基準電流が流れる。
　第１回路は、定電圧Ｖｃｏｌ設定用トランジスタ７１と、ソース接地トランジスタ７４とを備える。
　第２回路は、定電圧Ｖｃａｓ設定用トランジスタ７２（第１ｐＭＯＳトランジスタ）、第１の選択トランジスタ７８（第１スイッチトランジスタ）、第２の選択トランジスタ７９（第２スイッチトランジスタ）、ソース接地トランジスタ７５（第１ｎＭＯＳトランジスタ）およびソース接地トランジスタ７６（第２ｎＭＯＳトランジスタ）を備える。
　図６より、７１が定電圧Ｖｃｏｌ設定用トランジスタ、７２が定電圧Ｖｃａｓ設定用トランジスタ、７３が電流設定用トランジスタ、７４から７７がソース接地トランジスタ、７８が第１の選択トランジスタ、７９が第２の選択トランジスタである。定電圧Ｖｃｏｌ設定用トランジスタ７１はソースが電源に接続され、ドレイン側より定電圧Ｖｃｏｌを供給する。加えてゲートに接続されている。定電圧ｖｃａｓ設定用トランジスタ７２もソース側を電源に接続し、ドレイン側よりＶｃａｓ電源を供給すると同時にゲートに接続される。定電圧Ｖｃｏｌ設定用トランジスタ７１および定電圧Ｖｃａｓ設定用トランジスタ７２は各々ソース接地トランジスタ７４ならびに７５、７６に接続されている。
　また、定電圧ＶｃｏｌおよびＶＣａｓの電圧は各々ソース接地トランジスタ７４および７５、７６にて制御される。定電圧Ｖｃｏｌ設定用トランジスタ７１はゲート端子を図４の電流源トランジスタ５３のゲート端子に接続され、ソース接地トランジスタ７４に接続されることでミラー回路を構成している。ソース接地トランジスタのサイズを設定することにより、カラムアンプ２２０の電流源トランジスタ５３に流れる電流量を設定することができる。定電圧Ｖｃａｓ設定用トランジスタ７２のゲートはカラムアンプ２２０の電流源カスコードトランジスタ５４のゲートに接続され、ソース接地トランジスタ７５および７６に接続されることでミラー回路を構成している。ソース接地トランジスタ７５および７６のサイズを設定することにより定電圧ｖｃａｓ設定用トランジスタ７２を流れる電流量すなわちそのドレイン電位であるＶｃａｓ電源を設定することができる。また、ソース接地トランジスタ７５、７６は各々選択トランジスタ７８、７９を介して定電圧Ｖｃａｓ設定用トランジスタ７２のドレインに接続されている。また、選択トランジスタの各々のゲートは選択信号ＳＷ１およびＳＷ２に接続され、前記ＳＷ１およびＳＷ２を設定することにより、７５もしくは７６と接続したり、切断したりすることを選択できる。
　以上の構成により、本発明の第１の実施形態に係る撮像装置、固体撮像装置は、ＳＷ１およびＳＷ２で定電圧Ｖｃａｓ設定用トランジスタ７２に接続するソース接地トランジスタ７５、７６を互いに異なるサイズに設定することにより異なるＶｃａｓ電圧を選択することが可能になる。このＶｃａｓ電圧を切り替えることで、前記図４におけるカラムアンプ２２０のクリップトランジスタ５５のゲート電圧を変化させ、カラムアンプ２２０の出力制限レベルを切り替えることが出来る。
　なお、本実施の形態ではバイアス生成回路は固体撮像装置の内部に搭載されている。カラムアンプ２２０とバイアス生成回路の電源およびグランドの少なくとも一方を共通にすることにより、バイアス生成回路を装置外に配置するのに比べ安定したバイアス電圧を得ることができる。
　以上、図３～図６に示す本発明の第１の実施形態の撮像装置、固体撮像装置はカラムアンプ２２０のゲインならびに出力制限レベルは切り替え可能である。この固体撮像装置を図１に示すカメラシステムに適用し、撮影条件に応じて図２に示す制御を行えば、電源ゆれ起因で発生するノイズを低減することができる。
　（第２の実施形態）
　本発明の第２の実施形態は、固体撮像装置にＡ／Ｄ変換装置並びにＴＧを内蔵した場合の実施例である。
　図７は、第２の実施形態におけるＡ／Ｄ変換装置内蔵の固体撮像装置の構成例を示すブロック図である。
　図７の固体撮像装置は、図１と比較して、マルチプレクサ２４、水平シフトレジスタ２７が削除された点と、ランプ波形生成回路１１９、コンパレータ部１１５、列メモリ１１６が追加された点と、タイミング・ジェネレータ（以下ＴＧと略す。）１１７が内蔵されている点とが異なっている。以下、同じ点は説明を省略し、異なる点を中心に説明する。
　また、ＴＧ１１７からの固体撮像装置駆動信号にて画素アレイ２１から画素アナログ信号が行単位で出力され、カラムアンプ部２２に入力される。カラムアンプ部２２ではアナログ信号を増幅し、列ＣＤＳ部２３でノイズキャンセル処理した後にコンパレータ部１１５に入力される。また、コンパレータ部１１５ではＡ／Ｄ変換用の基準用ランプ波形と比較し、相応のデジタル出力に変換してデジタル画素信号が列メモリ１１６に出力される。
　この列メモリ１１６のデータをシリアルにリードすることで固体撮像装置のデジタル出力を取り出す。なお、第１の実施形態と同様に、カラムアンプ部２２のゲイン、バイアス生成回路のバイアス電圧で決まるカラムアンプ部２２の出力制限レベルは調整可能である。また、Ａ／Ｄ変換においてもゲイン切り替えが可能である。
　図８は、図７に示した固体撮像装置のより詳細な構成を示すブロック図である。同図の固体撮像装置は、図３と比較すると、マルチプレクサ２４、水平シフトレジスタ２７が削除された点と、ランプ波形生成回路１１９、コンパレータ部１１５、列メモリ１１６が追加された点が異なっている。以下、同じ点は説明を省略し、異なる点を中心に説明する。
　コンパレータ部１１５は、画素アレイ２１の複数の列に対応する複数のコンパレータ１１５０を備える。各コンパレータ１１５０は、列信号とランプ波形とを比較し、一致したときにコンパレータ１１５０の出力を反転する。
　列メモリ１１６は、画素アレイ２１の複数の列に対応する複数の単位カウンタ・メモリ１１６０を備える。各単位カウンタ・メモリ１１６０は、ランプ波形の出力開始から対応するコンパレータ１１５０の出力反転までの時間(クロック数)を計数し、アナログ画素信号に対応するデジタル値として計数した値を記憶する。
　次に、ランプ波形生成回路１１９とコンパレータ部１１５を用いたＡ／Ｄ変換動作の詳細を図９並びに図１０を用いて説明する。
　まず、図９はＡ／Ｄ変換の動作原理を示す図である。
　図９より、列ＣＤＳ回路からのアナログ信号とランプ波形生成回路の初期電圧をコンパレータ部１１５に入力する。次にランプ波形生成回路の出力を線形にあげていくとともに、ランプ波形の出力に同期させてカウンタクロックを出力させる。前記カウンタクロックのクロック数は、Ａ／Ｄ変換に用いるサンプリングｂｉｔ数に併せて調整する。また、各コンパレータ１１５０にて、アナログ信号とランプ波形の出力レベルを比較し、ランプ波形の出力レベルと等しくなるまでのカウンタクロック数を計数する。前記係数結果が、Ａ／Ｄ変換後のデジタル信号となる。図９の場合、カウンタクロック数は一例として１０ｂｉｔ＝１０２４個の場合を示しており、ランプ波形の出力レベルがアナログ出力レベルと等しくなるまでに要したカウンタクロック数は６ＬＳＢである。この場合の固体撮像装置デジタル出力レベルは１０２４ＬＳＢ中の６ＬＳＢとなる。
　次に、図１０はＡ／Ｄ変換の中でのゲイン調整動作を図示している。なお、図１０は、図９と同様に、一例としてＡ／Ｄ変換時のサンプリング数を１０ｂｉｔとした場合、ゲイン等倍に設定されたランプ波形の最大出力レベルに対して、デジタル変換後の出力は６ＬＳＢと定める。
　次にゲインを２倍にする場合、ランプ波形の最大出力レベルを１／２倍に調整する。その後、前記ゲイン等倍と同様にランプ波形の出力レベルがアナログ出力レベルと等しくなるまでのカウンタクロック数を計数すると、ランプ波形の最大出力レベルが１／２になっているので傾きが１／２となり、ランプ波形の出力レベルがアナログ出力レベルと等しくなるまでのカウンタクロック数は１２ＬＳＢとなる。これは、Ａ／Ｄ変換の中で２倍のゲインがかけられたことと等価である。このように、ランプ波形の振幅を調整することにより、Ａ／Ｄ変換時のゲインが調整できる。
　次に、図１１に本発明の第２の実施形態における駆動モードごとのカラムアンプゲインと、アンプの出力レベル(飽和)制限、ランプ波形の最大出力レベル(ゲイン設定)について説明する。
　図１１より、撮影モードはＩＳＯ５０から２００程度の通常モードと、ＩＳＯ４００以上の高感度モードの２つに分類される。通常モードでの撮影時は、被写体には十分な光量があり、かつ飽和量を十分に確保する必要から、カラムアンプ２２０のゲインを小さくし、加えてランプ波形の振幅を大きくとって、Ａ／Ｄ変換時のゲインを小さくする。また、カラムアンプ２２０の出力は制限が行われないようにバイアス電圧を設定する。この場合、回路系全体のゲインが小さいので、電源ゆれ起因のノイズの量も信号に対して無視できる程度の量になるために問題にならない。一方、高感度モードでの撮影時には、被写体は暗く光量が小さいため、低照度でのコントラストを強くするためにカラムアンプ２２０のゲインを大きくし、暗部の信号を増幅する。加えてランプ波形の振幅を小さく設定することで、Ａ／Ｄ変換時のゲインを大きくする。この場合、暗部被写体中に高輝度光源などがあった場合、そのままでは出力レベルがＡ／Ｄ変換の入力レンジをはるかに超えて前記の電源ゆれが生じやすくなり、更にゲインを大きくしていることでノイズも併せて増幅するために電源ゆれ起因のノイズが目立ってしまう。
　このため、バイアス生成回路２８の出力を適切に調整し、列ＣＤＳ部２３の出力がＡ／Ｄ変換の入力レンジと同等になるようにカラムアンプ部２２の出力を制限することで、本発明の第２の実施形態の場合も、電源ゆれ起因のノイズを低減することが可能となる。
　なお、本発明の第２の実施形態においては、ＴＧ部も内蔵した構成をとっているが、Ａ／Ｄ変換装置内蔵の固体撮像装置とは別に構成させ、固体撮像装置駆動信号や各種クロック、カラムアンプゲイン制御信号、ランプ波形制御信号、並びにバイアス生成回路の制御信号を供給する構成をとっても、その効果に変わりはない。
　また、本発明の第２の実施形態においては、Ａ／Ｄ変換装置内蔵の固体撮像装置の列ＣＤＳ回路をカラムアンプ部２２とコンパレータ部１１５の間に構成しているが、ＣＤＳ時の基準となるノイズクランプレベルも併せてランプ波形にて比較してデジタル化させた後、続いて画素信号をデジタル化し、デジタル回路で列ＣＤＳ処理をする構成にしても、電源ゆれ起因のノイズ低減については、効果は変わらない。
　（第３の実施形態）
　本発明の第３の実施形態は、固体撮像装置に列単位で画素を垂直混合（加算）する機能を持たせた場合の実施例である（例えば、１行目と２行目、３行目と４行目というように順次加算）。
　図１２は本発明の第３の実施形態における固体撮像装置の構成例を示すブロック図である。
　図１２の固体撮像装置は、図３と比較すると、垂直混合制御回路１３９、画素混合回路１４０とが追加されている点が異なる。以下、同じ点は説明を省略し、異なる点を中心に説明する。
　垂直混合制御回路１３９は、同じ列に属する異なる行の複数の画素信号を混合するように画素混合回路１４０を制御する。例えば、この画素混合は、モニターモード（動画撮像モード）においてモニターに縮小画像を表示する場合などに利用される。
　画素混合回路１４０は、画素アレイ２１の列に対応する複数の混合回路を備える。各混合回路は、複数回入力される画素信号を累算する。また、カメラシステム全体の構成は図１と同様である。
　また、画素アレイ２１に蓄積された電荷は、垂直シフトレジスタ２６を走査することで、画素信号として一行ずつ該当する列のカラムアンプ２２０に入力される。バイアス生成回路２８はＴＧからのバイアス制御信号３０にて制御されてバイアス電圧を生成し、カラムアンプ２２０の各列に入力して出力信号の振幅制限レベルを切り替える。カラムアンプゲインはＴＧからのカラムゲイン制御信号２９により、少なくとも大もしくは小の２段階で切り替える。画素信号はカラムアンプ２２０で増幅された後、列ＣＤＳ部２３に出力され、ＣＤＳ処理される。ＣＤＳ処理された画素信号は画素混合回路１４０に入力される。画素混合回路１４０は垂直混合制御回路１３９で制御され、垂直混合制御回路１３９から入力される制御信号に応じて、容量ａもしくは容量ｂに振り分けられ、後段の加算回路にて混合もしくはそのまま単独でスルーされて出力される。例えば画素混合しない場合、スイッチは常時容量ａもしくは容量ｂを選択し続けており、加算回路をスルーしてマルチプレクサ２４に出力される。画素加算モード時は垂直混合回路によって、行単位で容量ａと容量ｂに振り分けられた後、後段の加算回路にて両方が加算されてマルチプレクサ２４に出力される。マルチプレクサ２４に入力された画素信号出力は、水平シフトレジスタによって順に選択され、出力アンプ２５を介して固体撮像装置より出力される。固体撮像装置から出力された映像信号はＡＦＥに入力され、ＣＤＳ並びにＡ／Ｄ変換されて特定ｂｉｔ数のデジタル映像信号としてＡＦＥから出力される。
　図１３に本発明の第３の実施形態の固体撮像装置における駆動モードごとのカラムアンプゲイン、カラムの出力の制限の設定を示す。
　図１３より、駆動モードは、通常の画素混合をしないフルスキャンモードと、画素混合するモニタモードに分類される。モニタモードではフレームレートを上げるために出力画素数を削減する。画素の削減方法としては、画素混合と画素間引きの２通りがあるが、画素混合する場合はモアレが発生しにくいという利点がある。
　フルスキャンモードの場合は、フレームレートが小さい為に蓄積時間が長くでき、大きな信号が得られる。そのため、カラムアンプ２２０のゲインは小さく設定する。また、画素混合を行わないため混合によるゲインはなく、Ａ／Ｄ変換装置の入力レンジに相当するカラムアンプ２２０出力は大きいため、出力制限は行わない（出力が制限されないバイアス電圧を設定）。この場合、回路系のゲインが小さいので、電源ゆれ起因のノイズの量も信号に対して無視できる程度の量になるために問題にならない。
　次にモニタモードの場合は、大きなフレームレートで駆動するため蓄積時間が短くなって信号は小さくなるので、カラムアンプゲインを大きくする。また、画素混合も行われ、２画素混合によるゲイン（ここでは２倍）が発生する。これは、Ａ／Ｄ変換装置の入力レンジに相当するカラムアンプ２２０出力の振幅がフルスキャン時の半分になることを意味する。そこで、カラムアンプ２２０のバイアス電圧を調整し、出力を半分に制限すれば、電源ゆれ起因のノイズを低減することが可能となる。
　なお、本発明の第３の実施形態の固体撮像装置は、列ＣＤＳ後に２行分の垂直画素混合している構成を一例に説明したが、画素混合した結果、信号出力が飽和レベルやＡ／Ｄの入力レンジを超える様な信号出力に対し飽和制限をかける方法であるならば、２画素以上の垂直混合を実施したり、列ＣＤＳ前で混合したり、あるいは水平方向で複数画素を混合する構成にしても効果は変わらない。
　また、上記各実施の形態ではカラムアンプ２２０がソース接地増幅トランジスタを備える例を説明したが、ドレイン接地増幅トランジスタ（いわゆるソースフォロア）を備える構成としてもよい。
　本発明は、家庭用ビデオカメラやデジタルスチルカメラなどの撮像機器を代表とするあらゆる撮像機器に適用することができる。本発明によって、撮影条件や駆動モードに応じてカラムアンプのゲインを調整し、かつ出力電圧に制限を加えることで、電源ゆれ起因のノイズ、特にストリーキングや横引きノイズを低減した画像を撮像することが可能である。よって、撮像機器の画質の向上に寄与することができる。

Claims (26)

  1. 　通常モードと高感度モードとを切り替え可能な固体撮像装置であって、
    　行列状に配列された複数の画素部を有する画素アレイと、
    　前記画素アレイの行を選択する行選択手段と、
    　選択された行に属する画素部から出力された列信号を増幅する列毎に設けられたカラムアンプと、
    　切り替え可能な所定電圧を超えないように前記カラムアンプの出力電圧を制限する制限回路と
    　を備え、
    　前記制限回路は、前記通常モードと前記高感度モードとの切り替えに対応して前記所定電圧を切り替えることを特徴とする固体撮像装置。
  2. 　前記カラムアンプは、さらに、前記通常モードと前記高感度モードとの切り替え時に前記カラムアンプのゲインを切り替えることを特徴とする請求項１記載の固体撮像装置。
  3. 　前記固体撮像装置は、さらに、前記モード切り替え時に前記カラムアンプよりも後段に設けられた増幅回路のゲインを切り替える
    　ことを特徴とする請求項１記載の固体撮像装置。
  4. 　前記制限手段は、
    　前記通常モードにおいて、前記カラムアンプの出力電圧を制御するバイアス電圧として第１の電圧値を各カラムアンプに供給し、
    　前記高感度モードにおいて、前記カラムアンプの出力電圧を制限するように前記バイアス電圧として前記第１の電圧値と異なる第２の電圧値を各カラムアンプに供給する
    　ことを特徴とする請求項１記載の固体撮像装置。
  5. 　前記制限手段は、
    　前記第１の電圧値のバイアス電圧が供給された前記カラムアンプの出力電圧を、前記所定電圧を超えないように制限し、
    　前記第２の電圧値のバイアス電圧が供給された前記カラムアンプの出力電圧は所定電圧より低い電圧を超えないように制限し、
    　前記カラムアンプは、さらに、前記高感度モードにおいて、前記カラムアンプのゲインを前記通常モードにおけるゲインよりも大きくする
    　ことを特徴とする請求項４記載の固体撮像装置。
  6. 　前記固体撮像装置は、さらに、
    　前記高感度モードにおいて、前記カラムアンプよりも後段に設けられ増幅回路のゲインを前記通常モードにおけるゲインよりも大きくする
    　ことを特徴とする請求項５記載の固体撮像装置。
  7. 　前記制限回路は、前記カラムアンプの出力信号線に接続され、前記カラムアンプの出力電圧が前記所定電圧を超えようとすると前記出力電圧を前記所定電圧にクリップする電圧クリップ回路を含む
    　ことを特徴とする請求項１記載の固体撮像装置。
  8. 　前記カラムアンプは、前記カラムアンプのゲインを切り替えるゲイン切り替え回路を含む
    　ことを特徴とする請求項１記載の固体撮像装置。
  9. 　前記カラムアンプは、定電流源と、増幅トランジスタと、入力容量素子と、帰還容量素子とを含み、
    　前記増幅トランジスタのソースおよびドレインの一方は前記定電流源に接続され、前記出力電圧を前記出力信号線に出力し、
    　前記増幅トランジスタのソースおよびドレインの他方は接地され、
    　前記列信号は入力容量素子を介して前記増幅トランジスタのゲートに入力され、
    　前記帰還容量素子の一端は前記増幅トランジスタのゲートに入力され、
    　前記帰還容量素子の他端は前記出力信号線に接続される
    　ことを特徴とする請求項７記載の固体撮像装置。
  10. 　前記電圧クリップ回路は、クリップトランジスタを含み、
    　前記クリップトランジスタのソースおよびドレインの一方は前記増幅トランジスタのゲートに接続され、
    　前記クリップトランジスタのソースおよびドレインの他方は前記出力信号線に接続され、
    　前記クリップトランジスタのゲートには、切り替え可能なバイアス電圧が入力される
    　ことを特徴とする請求項９記載の固体撮像装置。
  11. 　前記固体撮像装置は、さらに、
    　前記バイアス電圧を生成し、前記クリップトランジスタのゲートに前記バイアス電圧を供給するバイアス生成回路を備え、
    　前記バイアス電圧の電圧値は、外部からのバイアス制御信号により切り替えられる
    　ことを特徴とする請求項１０記載の固体撮像装置。
  12. 　前記定電流源は、カスコード接続された第１定電流源トランジスタと第２定電流源トランジスタとを含み、
    　前記第１定電流源トランジスタのゲートには一定電圧が入力され、
    　前記第２定電流源トランジスタのソースおよびドレインの一方は前記出力信号線に接続され、
    　前記第２定電流源トランジスタのゲートは前記バイアス電圧が供給される
    　ことを特徴とする請求項１０記載の固体撮像装置。
  13. 　前記バイアス生成回路は、基準回路と第１回路と第２回路とを含むカレントミラー回路を有し、
    　前記基準回路はカレントミラーの基準電流を生成し、
    　前記基準回路と共にカレントミラーを構成し、前記第１定電流源トランジスタのゲートに前記一定電圧を供給する第１回路と、
    　前記基準回路と共にカレントミラーを構成し、前記第２定電流源トランジスタのゲートに前記バイアス電圧を供給する第２回路とを備え、
    　前記第２回路は、ミラー比を切り替えることにより前記バイアス電圧を切り替える
    　ことを特徴とする請求項１２記載の固体撮像装置。
  14. 　前記基準回路は、
    　定電流源回路と、
    　ドレインが前記定電流源回路に接続され、ドレインとゲートとが短絡され、ソース接地された第１負荷用ｎＭＯＳトランジスタとを備え、
    　前記第２回路は、
    　ドレインとゲートとが短絡され、ソースが電源配線に接続され、ドレインが前記クリップトランジスタのゲートに接続され、ドレインから前記バイアス電圧を出力する第１ｐＭＯＳトランジスタと、
    　第１スイッチトランジスタと、
    　ドレインが前記第１スイッチトランジスタを介して前記第１ｐＭＯＳトランジスタのドレインに接続され、ゲートが前記第１負荷用ｎＭＯＳトランジスタのドレインに接続され、ソースが接地された第１ｎＭＯＳトランジスタと、
    　第２スイッチトランジスタと、
    　ドレインが前記第２スイッチトランジスタを介して前記第１ｐＭＯＳトランジスタのドレインに接続され、ゲートが前記第１負荷用ｎＭＯＳトランジスタのドレインに接続され、ソースが接地された第２ｎＭＯＳトランジスタと
    　を有し、
    　前記固体撮像装置が形成される半導体基板上で、前記第１ｎＭＯＳトランジスタが占める領域の大きさは、前記第２ｎＭＯＳトランジスタが占める領域の大きさと異なり、
    　前記第１スイッチトランジスタおよび前記第２スイッチトランジスタは、前記バイアス制御信号によって制御されることにより前記ミラー比を切り替える
    　ことを特徴とする請求項１２記載の固体撮像装置。
  15. 　前記固体撮像装置が形成される半導体基板上で、前記クリップトランジスタが占める領域の大きさは、前記第２定電流源トランジスタが占める領域の大きさとほぼ同じである
    　ことを特徴とする請求項１２記載の固体撮像装置。
  16. 　前記固体撮像装置が形成される半導体基板上で、前記クリップトランジスタが占める領域の大きさは、前記第２定電流源トランジスタが占める領域の大きさと異なり、
    　前記クリップトランジスタの閾値電圧が前記第２定電流源トランジスタの閾値電圧よりも低い
    　ことを特徴とする請求項１２記載の固体撮像装置。
  17. 　前記ゲイン切り替え回路は、スイッチトランジスタと、容量素子とを含み、
    　前記スイッチトランジスタおよび前記容量素子は、前記増幅トランジスタのゲートと前記出力信号線との間に直列に接続され、
    　前記スイッチトランジスタは、外部からのゲイン制御信号によって制御される
    　ことを特徴とする請求項９記載の固体撮像装置。
  18. 　前記固体撮像装置は、さらに、
    　前記カラムアンプの出力信号が入力されるノイズキャンセル回路と、
    　前記ノイズキャンセル回路から入力される複数回の信号を加算する列画素混合回路と
    　を備える
    　ことを特徴とする請求項８記載の固体撮像装置。
  19. 　前記固体撮像装置は、さらに、
    　前記カラムアンプから出力されたアナログ信号をデジタル信号に変換する列アナログ－デジタル変換回路を備えることを特徴とする請求項８記載の固体撮像装置。
  20. 　行列状に配列された複数の画素部を有する画素アレイと、
    　前記画素アレイの行を選択する行選択手段と、
    　選択された行に属する画素部から出力された列信号を増幅する列毎に設けられたカラムアンプと、
    　前記カラムアンプの動作を制御するバイアス電圧を各カラムアンプに供給するバイアス生成回路と
    　を備え、
    　前記バイアス回路は、前記バイアス電圧を切り替え可能である
    　ことを特徴とする固体撮像装置。
  21. 　前記カラムアンプは、
    　前記カラムアンプの出力信号線に接続され、前記カラムアンプの出力電圧が前記所定電圧を超えようとすると前記出力電圧を前記所定電圧にクリップする電圧クリップ回路を含み、
    　前記所定電圧は、前記バイアス電圧に応じて定まる
    　ことを特徴とする請求項２０記載の固体撮像装置。
  22. 　前記カラムアンプは、さらに、ゲインを切り替えるゲイン切り替え回路を含む
    　ことを特徴とする請求項２１記載の固体撮像装置。
  23. 　前記固体撮像装置は、通常撮像モードと高感度モードとを有し、
    　前記バイアス生成回路は、前記高感度モードにおける前記所定電圧が通常モードよりも小さい値になるように、前記バイアス電圧を切り替え、
    　前記ゲイン切り替え回路は、前記高感度モードにおける前記カラムアンプのゲインが通常モードよりも大きくなるように、前記ゲインを切り替える
    　ことを特徴とする請求項２２記載の固体撮像装置。
  24. 　行列状に配列された複数の画素部を有する画素アレイと、前記画素アレイの行を選択する行選択部と、選択された行に属する画素部から出力された列信号を増幅する列毎に設けられたカラムアンプとを備え、通常撮像モードと高感度モードとを有する固体撮像装置の駆動方法であって、
    　前記通常モードにおいて、前記カラムアンプの出力電圧を制御するバイアス電圧として第１の電圧値を各カラムアンプに供給し、
    　前記高感度モードにおいて、前記カラムアンプの出力電圧を制限するように前記バイアス電圧として前記第１の電圧値と異なる第２の電圧値を各カラムアンプに供給する
    　ことを特徴とする固体撮像装置の駆動方法。
  25. 　前記第１の値のバイアス電圧が供給された前記カラムアンプの出力電圧は所定電圧を超えないように制限され、
    　前記第２の値のバイアス電圧が供給された前記カラムアンプの出力電圧は所定電圧より低い電圧を超えないように制限され、
    　前記高感度モードにおいて、さらに、前記カラムアンプのゲインを前記通常モードにおけるゲインよりも大きくする
    　ことを特徴とする請求項２４記載の固体撮像装置の駆動方法。
  26. 　前記固体撮像装置の駆動方法は、さらに、
    　前記高感度モードにおいて、前記カラムアンプよりも後段に設けられ増幅回路のゲインを前記通常モードにおけるゲインよりも大きくする
    　ことを特徴とする請求項２５記載の固体撮像装置の駆動方法。
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