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WO2008026350A1 - Display device - Google Patents

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WO2008026350A1
WO2008026350A1 PCT/JP2007/059445 JP2007059445W WO2008026350A1 WO 2008026350 A1 WO2008026350 A1 WO 2008026350A1 JP 2007059445 W JP2007059445 W JP 2007059445W WO 2008026350 A1 WO2008026350 A1 WO 2008026350A1
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WO
WIPO (PCT)
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potential
signal line
terminal
data signal
display device
Prior art date
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Ceased
Application number
PCT/JP2007/059445
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English (en)
French (fr)
Inventor
Takaji Numao
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to US12/227,309 priority Critical patent/US8421716B2/en
Priority to CN2007800207664A priority patent/CN101460989B/zh
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Ceased legal-status Critical Current

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    • G09G3/3614—Control of polarity reversal in general

Definitions

  • the present invention relates to a driving method for improving response speed of a liquid crystal display or the like, and a display device therefor.
  • liquid crystal TVs have become inexpensive and have become popular in ordinary homes.
  • the opportunity to display moving images on PCs is increasing.
  • opportunities for displaying moving images on mobile devices are increasing.
  • FIG. 17 and FIG. 18 show one of the moving image quality improvement techniques of such a liquid crystal TV disclosed in Patent Document 1.
  • FIG. 17 shows a configuration diagram of the liquid crystal display 21 shown in Patent Document 1, and a picture element Aij includes TFT: Qx, an auxiliary capacitor Cs, and a liquid crystal element LC.
  • TFT The drain terminal of Qx is connected to one terminal of the auxiliary capacitor Cs and one terminal of the liquid crystal element LC.
  • TFT: The source terminal of Qx is connected to the source wiring Xj (j n—l to n + 2).
  • the source wiring Xj is connected to the video signal driver 22, the gate wiring Yi is connected to the scanning signal driver 23, and the auxiliary capacitance wiring Ci is connected to the auxiliary capacitance driver 24.
  • the “video signal” of FIG. 18 is applied to the source wiring Xj
  • the “scanning signal” of FIG. 18 is applied to the gate wiring Yi
  • the “auxiliary capacitance line signal” of FIG. 18 is applied to the auxiliary capacitance wiring Ci. Yes.
  • the voltage applied to the liquid crystal element LC changes as shown in “Picture element potential change (liquid crystal applied voltage)” in FIG. That is, the voltage Vd is applied to the liquid crystal in the first half of one vertical period, and changes to the voltage V d ′ in the second half.
  • the transmittance of the picture element changes as shown in “luminance change” in FIG. [0009]
  • an afterimage characteristic at the time of moving image display by pseudo impulse display is improved by providing a period in which the luminance of a picture element is reduced by using an auxiliary capacitor.
  • this liquid crystal is a normally white (the transmittance is maximum when no voltage is applied) mode liquid crystal.
  • liquid crystal display devices using polycrystalline silicon TFTs such as polysilicon TFT (Thin Film Transistor) and CG (Continuous Grain) silicon TFT have become widespread.
  • a gate driver circuit and a source driver circuit are formed integrally with the liquid crystal panel using a polycrystalline silicon TFT, thereby reducing the cost.
  • a spear is planned.
  • FIG. 19 is a block diagram showing a configuration of a conventional liquid crystal display device using a polycrystalline silicon TFT.
  • the liquid crystal display device shown in FIG. 19 has a pixel array 80, a gate driver circuit 81, and a source driver circuit 82 formed on a single TFT substrate (not shown).
  • the pixel array 80 includes (m X n) pixel circuits Aij.
  • the gate driver circuit 81 drives the gate lines Gl to Gn based on the control signal C1
  • the source driver circuit 82 drives the source lines S1 to Sm based on the control signal C2 and the image data DX.
  • the source driver circuit 82 includes an m-bit shift register 83, an (m X s) -bit register 84,
  • the shift register 83 generates a timing pulse based on the control signal C2.
  • the register 84 sequentially stores s-bit image data DX in accordance with the generated timing noise.
  • the (m X s) -bit image data stored in the register 84 is transferred to the latch 85 and converted into an analog voltage signal by the DZA conversion circuit 86. As a result, a voltage corresponding to the image data DX can be applied to the pixel circuit Aij via the source lines Sl to Sm.
  • Patent Document 2 describes a capacitance division method, a resistance division method, and a PWM (Pulse Width Modulation) type DZA conversion circuit (see FIGS. 20 to 22).
  • Capacity division method In the DZA conversion circuit (Fig. 20), when the input switch SW1 with the voltage V0 applied to one terminal is turned on, charges are accumulated in the capacitors C1 to C8. After that, when the output switch SW2 is turned on, the electric charge stored in the capacitors C1 to C8 moves to the capacitor C9.
  • Capacitor C 1 ⁇ C8 the weight of each bit d 1 ⁇ D8 image data (2 W: W is 0 or more and 7 or an integer) having a capacity corresponding to the output-side switch SW2 each bit of the image data dl ⁇ Turns on or off depending on d8.
  • the PWM circuit 93 In the PWM type DZA conversion circuit (Fig. 22), the PWM circuit 93 generates a pulse having a width corresponding to the image data stored in the latch 92, and the switch SW4 is in the ON state while the pulse is output. It becomes. A ramp voltage is applied from one ramp power supply 94 to one terminal of the switch SW4. According to the DZA conversion circuit shown in FIGS. 20 to 22, a voltage corresponding to image data can be applied to the source wiring 3 ⁇ 4 connected to the output terminal Vout.
  • the output of the DZA conversion circuit 95 is amplified between the output terminal Vout of the DZA conversion circuit 95 and the source wiring 3 ⁇ 4 (impedance conversion is performed at a magnification of 1).
  • An analog buffer circuit 96 also called an operational amplifier circuit
  • This analog buffer circuit is disclosed in Patent Document 3, for example.
  • Patent Document 1 Japanese Published Patent Publication “JP 2001-265287 (Released on September 28, 2001)”
  • Patent Document 2 Japanese Patent Publication “JP 2004-199082 Publication (Publication Date: July 15, 2004)”
  • Patent Document 3 Japanese Patent Publication “Japanese Unexamined Patent Publication No. 2003-338760 (Publication Date: January 28, 2003)”
  • the transmittance of the liquid crystal element is determined by the effective value of the applied voltage.
  • the effective value Vic of the voltage applied to the liquid crystal element in one frame period is
  • Vlc (Vd 2/2 + (Vd + AVd) 2/2) 1/2
  • AVd is determined by capacitances Cs, Clc and auxiliary capacitance signal change AVcs independently of Vd.
  • Clc is the capacitance value of the liquid crystal element LC
  • Cs is the capacitance value of the auxiliary capacitance Cs.
  • AVd lV.
  • the effective value over one frame period is Vic (off) 2.55V.
  • the effective value here is a voltage expressed by the difference between the potential of the driving potential input terminal, which is the pixel electrode, to which the potential for driving the liquid crystal element LC is input, and the reference potential as the counter electrode potential.
  • the effective value over one frame period is shown, and the force of the drive potential input terminal is a force that is always higher than the reference potential and always lower than the reference potential at each time point in one frame period.
  • the present invention is for solving the above-described problems, and its purpose is to increase the cost and reduce the cost. Responds to the difference in the signal voltage output to the data signal line of the effective value of the voltage expressed by the difference between the potential applied to the drive potential input terminal of the electro-optic element and the reference potential, while suppressing the increase in power consumption
  • An object of the present invention is to realize a display device capable of making the magnitude difference made larger than the amplitude of the signal voltage.
  • a first display device of the present invention is a display device in which pixels are arranged corresponding to each intersection of a scanning signal line and a data signal line.
  • the pixel includes an electro-optic element having a drive potential input terminal, which is a terminal to which a potential for driving the electro-optic element is input, and the drive potential input terminal of the electro-optic element.
  • a first switch element disposed between the data signal line corresponding to the pixel, a first capacitive element having one terminal connected to the drive potential input terminal of the electro-optic element, and the first A second capacitive element having one terminal connected to the other terminal of the capacitive element; a second switch element disposed between a connection point of the first capacitive element and the second capacitive element; and the data signal line And the scanning signal line is as described above.
  • a pair of a first scanning signal line connected to the conduction control terminal of one switch element and a second scanning signal line connected to the conduction control terminal of the second switch element corresponds to each pixel. And a potential wiring to which the other terminal of the second capacitor element is connected is provided.
  • the first switch element is turned on and the second switch element is turned off, thereby driving the electro-optic element.
  • the potential at the potential input terminal and one terminal of the first capacitor can be the potential of the data signal line.
  • the potential of the data signal line is Va
  • the potential of the other terminal of the first capacitor is Vy.
  • a connection point between the first capacitor element and the second capacitor element is provided by providing a period in which the first switch element is turned off and the second switch element is turned on. That is, the potential of the other terminal of the first capacitor element can be set to the potential of the data signal line. Assume that the potential of the data signal line at this time is Va, and the potential of one terminal of the first capacitor element changes to Vx. The potential Vx is
  • Vx Va + Cs (Va-Vy) / (Cs + Clc) (7) It becomes.
  • Cs is the capacitance value of the first capacitor element
  • Clc is the capacitance value when the electro-optic element has a capacitor having the drive potential input terminal as one terminal.
  • Va-Vy if Va-Vy is positive, Vx> Va. Then, considering the case where the polarity of the potential applied to the drive potential input terminal of the electro-optic element and one terminal of the first capacitor element is inverted every frame, Vy can be 0, so Va ⁇ Vy> 0. be able to.
  • the amplitude of the voltage applied to the drive potential input terminal of the electro-optic element can be made larger than the amplitude of the output voltage of the data signal line drive circuit by the amount that Vx> Va. it can. Therefore, the difference between the effective value of the voltage expressed by the difference between the potential of the drive potential input terminal and the reference potential over one frame period, corresponding to the difference in the signal voltage output to the data signal line, is set to the data signal line drive. It can be larger than the amplitude of the output voltage of the circuit. Note that the potential of the drive potential input terminal is always equal to or higher than the reference potential or always lower than the reference potential at each time point in one frame period.
  • the amplitude of the voltage applied to the drive potential input terminal of the electro-optic element is attenuated by an amount that has a margin in the amplitude of the voltage, and then in the third period.
  • the potential of the potential wiring is changed, the potential of the drive potential input terminal can be changed via the second capacitor element and the first capacitor element.
  • the response speed can be improved by causing the electro-optic element to display a strong impulse.
  • the onZoff voltage amplitude applied to the liquid crystal element is increased by increasing the amplitude of the voltage applied to the drive potential input terminal of the liquid crystal element, that is, the pixel electrode. If you can increase the size, you can select the liquid crystal that can be used The range is expanded and lower viscosity liquid crystal can be used. As a result, the response speed of the liquid crystal element can be improved without changing the potential of the potential wiring in the third period. It is also possible to use a high-contrast liquid crystal, which improves the contrast.
  • the amplitude of the output voltage of the data signal line driving circuit can be further reduced, which also reduces power consumption. That's right.
  • the effective value of the voltage represented by the difference between the potential applied to the drive potential input terminal of the electro-optic element and the reference potential is suppressed while suppressing the increase in cost and the increase in power consumption.
  • a display device can be realized in which the magnitude difference corresponding to the difference in the signal voltage output to the data signal line can be made larger than the amplitude of the signal voltage.
  • the display device of the present invention writes display data to the pixel in which the first switch element is turned on in the first period with respect to the pixel.
  • the first switch element is turned off and the second switch element is turned on.
  • the third period the first switch element and the second switch are turned off. It is characterized in that the element is turned off.
  • the effective value of the voltage represented by the difference between the potential applied to the electro-optic element and the reference potential can be applied to the data signal line while suppressing an increase in cost and an increase in power consumption.
  • a display device capable of making the magnitude difference corresponding to the difference in the output signal voltage larger than the amplitude of the signal voltage.
  • the display device of the present invention is characterized in that the potential of the potential wiring is changed in the third period! /
  • a second display device of the present invention is a display device in which pixels are arranged corresponding to each intersection of a scanning signal line and a data signal line in order to solve the above problem.
  • the pixel includes an electro-optic element having a drive potential input terminal, which is a terminal to which a potential for driving the electro-optic element is input, and the drive potential input terminal of the electro-optic element.
  • a first switch element disposed between the data signal line corresponding to the pixel, and a conduction control terminal of the first switch element is connected to the scanning signal line, and the data
  • the output of the data signal line driving circuit for driving the signal line can be selectively set to a high impedance state for each of the data signal lines.
  • the first switch element is turned on, and the data signal line driving circuit power is a period in which the potential corresponding to the display data of the pixel is output to the data signal line.
  • the potential of the drive potential input terminal of the electro-optic element can be set to a potential corresponding to the display data.
  • the potential corresponding to the display data at this time is Va.
  • the electro-optic element has a counter electrode that forms a capacitance with the drive potential input terminal, the potential of the counter electrode or scanning other than the scan signal line connected to the pixel to which display data is written If the potential of the signal line (hereinafter referred to as another scanning signal line) is Vg, the voltage between the driving potential input terminal and the counter electrode or the voltage between the driving potential input terminal and the other scanning signal line is Va. —Vg.
  • the first switch element is turned on, and the output of the data signal line driving circuit is set to a high impedance state for each selected one of the data signal lines.
  • the potential corresponding to the display data is output from the data signal line driving circuit.
  • the data signal line corresponding to the output in the no-impedance state can hold electric charges, and the potential of the remaining data signal lines can be kept at the potential Va corresponding to the display data.
  • the amplitude of the voltage applied to the drive potential input terminal can be made larger than the output voltage amplitude of the data signal line drive circuit. Therefore, the difference in magnitude corresponding to the difference in the signal voltage output to the data signal line of the effective value of the voltage expressed by the difference between the potential of the drive potential input terminal and the reference potential is determined as the output voltage of the data signal line drive circuit. Can be made larger than the amplitude of.
  • the effective value of the voltage is the signal voltage output to the data signal line. Therefore, it is not necessary to increase the amplitude of the output voltage of the data signal line drive circuit in order to secure the desired effective value. Can be suppressed.
  • the onZoff voltage amplitude applied to the liquid crystal element is increased by increasing the amplitude of the voltage applied to the drive potential input terminal of the liquid crystal element, that is, the pixel electrode. If it can be increased, the range of available liquid crystals can be expanded, and liquid crystals with lower viscosity can be used. As a result, the response speed of the liquid crystal element can be improved without changing the potential of the potential wiring in the third period. It is also possible to use high-contrast liquid crystal to improve contrast. It can be done.
  • the amplitude of the output voltage of the data signal line driving circuit can be further reduced, so that the power consumption can be reduced.
  • the effective value of the voltage represented by the difference between the potential applied to the drive potential input terminal of the electro-optic element and the reference potential is suppressed while suppressing the increase in cost and the increase in power consumption.
  • a display device can be realized in which the magnitude difference corresponding to the difference in the signal voltage output to the data signal line can be made larger than the amplitude of the signal voltage.
  • each pixel includes a first capacitor element having one terminal connected to the drive potential input terminal of the electro-optic element. It is characterized in that a potential wiring to which the other terminal of the first capacitive element is connected is provided.
  • the amplitude of the voltage applied to the drive potential input terminal of the electro-optic element is equivalent to the margin of the amplitude of the voltage applied to the drive potential input terminal of the electro-optic element.
  • the display device of the present invention writes display data to the pixel in which the first switch element is in a conductive state in the first period with respect to the pixel.
  • a potential corresponding to the display data of the pixel is output from the signal line driver circuit to the data signal line, and in the second period, the first switch element is turned on, and among the data signal lines,
  • the output of the data signal line driving circuit is set to a high impedance state for the selected one, and the remaining one of the data signal lines corresponds to the display data from the data signal line driving circuit.
  • a potential is output, and in the second period, the potential of the counter electrode is changed when the electro-optic element further includes a counter electrode forming a capacitance with the drive potential input terminal, or
  • the scanning signal lines other than the scanning signal lines connected to the pixels for writing display data The first switch element is turned off in the third period by changing the potential of the first switch element.
  • the effective value of the voltage represented by the difference between the potential applied to the drive potential input terminal of the electro-optic element and the reference potential while suppressing an increase in cost and an increase in power consumption.
  • the display device writes display data to the pixel in which the first switch element is in a conductive state in the first period with respect to the pixel.
  • a potential corresponding to the display data of the pixel is output from the signal line driver circuit to the data signal line, and in the second period, the first switch element is turned on, and among the data signal lines,
  • the output of the data signal line driving circuit is set to a high impedance state for the selected one, and the remaining one of the data signal lines corresponds to the display data from the data signal line driving circuit.
  • a potential is output, and in the third period, the first switch element is turned off to change the potential of the potential wiring.
  • the amplitude of the voltage applied to the drive potential input terminal of the electro-optic element is increased by the amount of the amplitude of the voltage applied to the drive potential input terminal of the electro-optic element.
  • the potential of the drive potential input terminal can be changed via the first capacitor element by changing the potential of the potential wiring in the third period. As a result, it is possible to improve the response speed by causing the electro-optical element to display a strong impulse, thereby producing an effect.
  • the electro-optical element is a liquid crystal element
  • the drive potential input terminal is one terminal connected to the pixel electrode of the liquid crystal element. It is characterized by being.
  • the difference in magnitude corresponding to the difference in signal voltage output to the data signal line There is an effect that a liquid crystal display device that can be made larger than the amplitude of the voltage can be realized.
  • the electro-optical element is an element including an organic EL element and a driving TFT for the organic EL element, and the drive potential input terminal is It is a gate terminal of the driving TFT.
  • the effective value of the voltage represented by the difference between the potential applied to the drive potential input terminal of the electro-optic element and the reference potential while suppressing an increase in cost and an increase in power consumption.
  • the display device of the present invention is characterized in that the first switch element and the second switch element are TFTs, and the conduction control terminal is a gate terminal.
  • the display device can be configured by using the TFT process.
  • the display device of the present invention is characterized in that the first switch element is a TFT and the conduction control terminal is a gate terminal.
  • a display device can be configured using the TFT process.
  • FIG. 1 is a circuit diagram illustrating a configuration of a pixel included in a first display device according to an embodiment of the present invention.
  • FIG. 2 is a timing chart showing a first operation of the first display device when display data is written to the pixel of FIG.
  • FIG. 3 is an operation diagram showing the operation result of FIG. 2 in a first numerical example.
  • FIG. 4 is an operation diagram showing the operation result of FIG. 2 in a second numerical example.
  • FIG. 5 is a timing chart showing a second operation of the first display device when display data is written to the pixel of FIG.
  • FIG. 6 is a block diagram illustrating the configuration of the first display device according to the embodiment of the present invention.
  • FIG. 7 is a circuit diagram showing a configuration of a modification of the pixel in FIG.
  • FIG. 8 is a block diagram illustrating the configuration of the second display device, according to the embodiment of the present invention.
  • FIG. 9 is a circuit block diagram showing a configuration of an output circuit included in the source driver circuit in the second display device of FIG.
  • FIG. 10 is a circuit diagram showing a configuration of a pixel included in the second display device of FIG.
  • FIG. 11 is a timing chart showing a first operation of the second display device when display data is written to the pixel of FIG.
  • FIG. 11 is a timing chart showing a second operation of the second display device when display data is written to the pixel of FIG.
  • FIG. 13 is a circuit diagram showing a configuration of a modification of the pixel in FIG.
  • FIG. 14, showing an embodiment of the present invention is a block diagram showing a configuration of a third display device.
  • FIG. 15 is a timing chart showing a first operation of the third display device when writing display data to the pixels included in the third display device of FIG.
  • FIG. 15 is a timing chart showing a second operation of the third display device when writing display data to the pixels included in the third display device of FIG.
  • FIG. 17 is a circuit block diagram illustrating a configuration of a display device according to a related art.
  • FIG. 18 is a timing chart showing the operation of the display device of FIG.
  • FIG. 19 is a circuit block diagram illustrating a configuration of a display device according to a related art.
  • FIG. 20 is a circuit diagram showing a first configuration of the DZA conversion circuit provided in the display device of FIG.
  • FIG. 21 A circuit diagram showing a second configuration of the DZA conversion circuit provided in the display device of FIG. is there.
  • FIG. 22 is a circuit diagram showing a third configuration of the DZA conversion circuit included in the display device of FIG.
  • Source driver circuit (Data signal line driver circuit)
  • Gai gate wiring (first scanning signal line)
  • FIG. 6 shows the configuration of the display device 1 that is the first display device according to the present embodiment.
  • the display device 1 includes a display panel 2, a source driver circuit 3, a gate driver circuit 4, and an auxiliary device.
  • a storage capacitor driver circuit 5 is provided.
  • the gate wiring Gai and the gate wiring G bi are drawn out on the display panel 2 in parallel with each other on a gate driver circuit (scanning signal line driving circuit) described later.
  • the gate wiring (scanning signal line) in this embodiment is provided so as to correspond to the respective pixels Aij of the gate wiring Gai and the gate wiring Gbi.
  • the source wiring 3 is drawn on the display panel 2 from a source driver circuit (data signal line driving circuit) 3 described later. Further, in parallel with the gate lines Gai and Gbi, an auxiliary capacity line (potential line) Ui is drawn out on the display panel 2 from an auxiliary capacity driver circuit 5 described later.
  • the gate wirings Gai and Gbi and the auxiliary capacitance wiring Ui are arranged so as to be orthogonal to the source wiring Sj.
  • the source driver circuit 3 includes an m-bit shift register 6, an m X 6-bit register 7, an mX 6-bit latch 8, and m 6-bit DZA conversion circuits 9.
  • a start pulse SP is input to the top of the shift register 6.
  • the start pulse SP is transferred in the shift register 6 with the clock elk and output to the register 7 as the timing pulse SSP.
  • the register 7 holds the input 6-bit data Dx at the position of the corresponding source wiring Sj.
  • the latch 8 captures the held m ⁇ 6 bit data at the timing of the latch pulse LP and outputs it to the DZA conversion circuit 9.
  • Each of the DZA conversion circuits 9 outputs a potential corresponding to the input 6-bit data to the corresponding source wiring example.
  • the gate driver circuit 4 includes a shift register 10 and a logic circuit Z buffer 11.
  • a start pulse YI and a clock wck are input to the shift register 10.
  • the input start pulse YI is transferred in the shift register 10 by the clock wck.
  • the logic circuit Z buffer 11 takes the logical operation product (AND) of the output signal of each stage of the shift register 10 and the control signal YOE input from the outside, and selects the operation result to each gate wiring Gai and Gbi.
  • the potential is supplied as a non-selection potential.
  • the source driver circuit 3 and the gate driver circuit 4 select the gate wirings Gai and Gbi in line order and write the display data to the pixel Aij in units of the gate wirings Gai and Gbi. Do.
  • the auxiliary capacitor driver circuit 5 includes a shift register 12 and an analog switch circuit 13.
  • a selection signal CI and a clock yck are input to the shift register 12.
  • the input selection signal CI is transferred in the shift register 12 by the clock yck.
  • the analog switch circuit 13 performs a logical operation on the output signal of each stage of the shift register 12 and the control signal COE to which an external force is also input, and supplies a potential corresponding to the operation result to each auxiliary capacitance wiring Ui.
  • FIG. 1 shows a configuration of a pixel Aij (1) as the pixel Aij.
  • Pixel Aij (1) consists of TFT (first switch element): Ql, liquid crystal element (electro-optic element) LC, auxiliary capacitor (first capacitor element) Cs, TFT (second switch element): Q2, and auxiliary A capacitor (second capacitor element) Cp is provided.
  • TFT first switch element
  • LC liquid crystal element
  • auxiliary capacitor first capacitor element
  • TFT second switch element
  • auxiliary A capacitor (second capacitor element) Cp is provided.
  • four pixels Aij (l), Ai + lj (l), Aij + l (l), and Ai + lj + l (l) are shown.
  • the gate terminal (conduction control terminal) of TFT: Q1 is connected to the gate wiring Gai, the source terminal is connected to the source wiring layer 3, and the drain terminal is connected to the pixel electrode 14.
  • This pixel electrode 14 is connected to one terminal of the liquid crystal element LC and one terminal of the auxiliary capacitor Cs.
  • the other terminal of the liquid crystal element LC is connected to the counter electrode com, and the other terminal of the auxiliary capacitor Cs is connected to one terminal of the auxiliary capacitor Cp.
  • the other terminal of the auxiliary capacitor Cp is connected to the auxiliary capacitor line Ui.
  • the connection point between the auxiliary capacitor Cs and the auxiliary capacitor is the connection point 15.
  • the gate terminal (conduction control terminal) of TFT: Q2 is connected to the gate wiring Gbi, the source terminal is connected to the source wiring 3, and the drain terminal is connected to the connection point 15 !.
  • one terminal of the liquid crystal element LC connected to one terminal of the pixel electrode 14 and the auxiliary capacitor Cs functions as a drive potential input terminal to which a potential for driving the liquid crystal element LC is input.
  • FIG. 2 shows the respective potentials of the gate wirings Gai, Gbi, Gai + 1, Gbi + 1, the source wiring Sj, Sj + 1, the auxiliary capacitance wiring Ui, Ui + 1, and the counter electrode com. ing.
  • the counter electrode com is supplied with a potential by a switch circuit (not shown).
  • one frame period is represented as 1F
  • one horizontal period is represented as 1H.
  • time 0 to time tl in FIG. 2 is the first period of the first frame
  • the potential GH selection potential
  • the potential GL non-selection potential
  • TFT: Q1 is turned on.
  • TFT: Q2 is turned off.
  • the potential Va corresponding to the video data Dxij is supplied from the DZA conversion circuit 9 in FIG. 6 to the source wiring Sj.
  • the potential of the pixel electrode 14 becomes Va. Note that the potential at node 15 is Vy because it is unknown at this stage.
  • Cs is the capacitance value of the auxiliary capacitance Cs
  • Cp is the capacitance value of the auxiliary capacitance Cp.
  • Vy Vz + Cs (Va-Vr) / (Cs + Cp) (10)
  • time tl to time 2tl is the second period, and the potential GL (non-selection potential) is applied to the gate wiring Gai to turn off the TFT: Q1.
  • the potential GH selection potential
  • the potential Va corresponding to the video data Dxij is continuously supplied from the DZA conversion circuit 9 to the source wiring layer.
  • the potential at the connection point 15 becomes Va.
  • the potential of the pixel electrode 14 changes to Vx.
  • Va—Vy positive
  • Vx Va
  • both the gate wirings Gai and Gbi are at the potential GL (non-selection potential), and both TFTs Q1 and Q2 are turned off.
  • time tf to time tf + tl is the first period of the second frame for the pixel Aij (1), and the potential GH (selection potential) is applied to the gate wiring Gai, and the gate wiring Gbi The potential GL (non-selection potential) is applied to.
  • TFT: Q1 is turned on.
  • TF T: Q2 is in the OFF state.
  • the potential Vb corresponding to the video data Dxij is supplied from the DZA conversion circuit 9 to the source wiring layer.
  • the pixel electrode 14 becomes the potential Vb.
  • the potential at the connection point 15 changes to Vs. Because the charge force S of the connection point 15 is retained (after the second period of the second frame)
  • Vs Va + (Cs (Vb-Vx) + Cp (Vf-Ve)) / (Cs + Cp)
  • the time tf + tl to the time tf + 2tl are the second period of the second frame for the pixel Aij (l), and the potential GL (non-selection potential) is applied to the gate wiring Gai, and the TFT : Set Q1 to OFF.
  • the potential Vb corresponding to the video data Dxij is continuously supplied from the DZA conversion circuit 9 to the source wiring 3.
  • Vh is the potential of the counter electrode com in the first and second periods of this frame.
  • Vt Vb + Cs (Vb-Vs) / (Cs + Clc) (16)
  • Figure 4 shows that the potential of the pixel electrode 14 is Vx in the second period regardless of the initial state of the potentials Vr and Vz.
  • the magnitude difference corresponding to the difference in the signal voltage output to the source wiring layer of the effective value of the voltage is greatly increased. Since it is not necessary to increase the amplitude of the output voltage of the source driver circuit 3 in order to secure a desired effective value, an increase in cost and an increase in power consumption can be suppressed. [0114] As described above, the magnitude of the effective value of the voltage applied to the liquid crystal element LC corresponding to the difference in the signal voltage output to the source wiring 3 is suppressed while suppressing the increase in cost and the increase in power consumption. A display device that can be larger than the amplitude of the signal voltage can be realized.
  • the onZoff voltage amplitude applied to the liquid crystal element LC can be increased, the selection range of usable liquid crystal is widened, and a lower viscosity liquid crystal can be used. As a result, the response speed of the liquid crystal element LC can be improved. It is also possible to use a high-contrast liquid crystal, and the contrast can be improved. In addition, when the same liquid crystal is used to be driven with the same effective value, the amplitude of the output voltage of the source driver circuit 3 can be suppressed, which can also reduce power consumption.
  • the onZoff voltage amplitude applied to the liquid crystal element LC can be increased in this way, the onZoff voltage amplitude applied to the liquid crystal element LC is increased by the amount of allowance for the voltage amplitude.
  • the potential of the auxiliary capacitance wiring Ui can be changed within one frame period after the attenuation is estimated.
  • the potential of the auxiliary capacitance wiring Ui is Vf in the first half of the third period, which is different from the potential Ve in other periods. If the potential of the auxiliary capacitance wiring Ui is changed, the potential of the pixel electrode 14 can be changed via the auxiliary capacitance Cp and the auxiliary capacitance Cs.
  • the liquid crystal response speed can also be improved by applying a larger voltage to the liquid crystal element LC with the potential of the auxiliary capacitance wiring Ui set to Vf in the first half of one frame period.
  • the liquid crystal element LC is used as the electro-optical element.
  • the electro-optical element is not limited to this, and an element including an organic EL element can also be used, for example.
  • FIG. 7 shows a configuration of a pixel Aij (l ′) using an element 51 including an organic EL element as an electro-optic element. Note that elements having the same functions as those of the pixel Aij (l) in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted.
  • Pixel Aij (l ') is TFT (first switch element): Ql, organic EL element EL1, driving TFT:
  • the organic EL element EL1 and the driving TFT: QD constitute an element 51 including the organic EL element.
  • the display panel 2 is provided with a gate wiring Gai′G bi, a source wiring Sj, a potential wiring Ui, and a power supply wiring Vp.
  • the power supply wiring Vp is a wiring drawn out from a voltage source separately provided on the display panel 2 so as to be arranged corresponding to each row of the pixel Aij (l ′).
  • Driving TFT QD consists of p-type TFT, its gate terminal is one terminal of auxiliary capacitor Cs and TFT: Q1, source terminal is power supply wiring Vp, drain terminal is anode of organic EL element EL1, Each is connected.
  • the force sword of the organic EL element EL1 is connected to the common electrode com.
  • the current applied to the organic EL element EL1 is determined by the potential applied to the gate terminal of the driving TFT: QD, and the organic EL element EL1 emits light with a brightness corresponding to the current, that is, is driven.
  • TFT The gate terminal of QD functions as a drive potential input terminal for element 51 including an organic EL element.
  • the reference potential is the potential Vp of the power supply wiring Vp
  • the driving TFT that is the driving potential input terminal a voltage expressed by the difference between the QD gate terminal and the reference potential Vp Is the gate-source voltage of the driving TFT: QD. Therefore, the effective value of the gate-source voltage over one frame period corresponds to the magnitude of the current flowing through the organic EL element EL1, and thus the luminance of the organic EL element EL1.
  • FIG. 8 shows the configuration of the display device 16 that is the second display device according to the present embodiment.
  • the display device 16 includes a display panel 17, a source driver circuit 18, a gate driver circuit 19, and an auxiliary capacitance driver circuit 5.
  • the gate wiring Gi also has a gate driver circuit (scanning signal line driving circuit) 19 described later drawn on the display panel 17.
  • the source wiring 3 is drawn on the display panel 17 from a source driver circuit (data signal line driving circuit) 18 described later.
  • an auxiliary capacitance wiring (potential wiring) Ui is drawn on the display panel 17 from an auxiliary capacitance driver circuit 5 described later.
  • the gate wiring Gi and the auxiliary capacitance wiring Ui are arranged so as to be orthogonal to the source wiring Z.
  • the source driver circuit 18 includes an m-bit shift register 6, m X 6-bit register 7, m X
  • a 6-bit latch 8 and m 6-bit output circuits 20 are provided.
  • the start pulse SP is input to the top of the shift register 6.
  • the start pulse SP is transferred in the shift register 6 with the clock elk and output to the register 7 as the timing pulse SSP.
  • the register 7 holds the input 6-bit data Dx at the position of the corresponding source wiring Sj.
  • the latch 8 captures the held m ⁇ 6 bit data at the timing of the latch pulse LP and outputs it to the output circuit 20.
  • Each of the output circuits 20 outputs a potential corresponding to the input 6-bit data to the corresponding source wiring example.
  • the gate driver circuit 19 includes a shift register 31 and a logic circuit Z buffer 32.
  • a start pulse YI and a clock wck are input to the shift register 31.
  • the input start pulse YI is transferred in the shift register 31 by the clock wck.
  • the logic circuit Z buffer 32 takes the logical operation product (AND) of the output signal of each stage of the shift register 31 and the control signal YOE input from the outside, and selects the operation result to each gate wiring G i Supply as potential or non-selection potential.
  • the control signal HP is input to the logic circuit Z buffer 32 and the control signal HP is low, the output connected to the gate wiring Gi that outputs the non-selection potential becomes high impedance.
  • the circuit is open between the output of the logic circuit Z buffer 32.
  • the gate wiring Gi that outputs the selection potential may or may not be set to high impedance.
  • an analog switch is provided at each output of the logic circuit Z buffer 32, and each of them is provided. This can be realized by selecting the gate signal. Also, select potential is high If the non-selection potential is a low signal, the logical product of this signal and a signal that is high only in the second half of the selection period is obtained and applied to the gate terminal of the analog switch, the non-selected gate wiring Gi Can only be in high impedance state.
  • the source driver circuit 18 and the gate driver circuit 19 write display data to the pixel Aij in units of gate wiring Gi by selecting the gate wiring Gi in line sequence.
  • the auxiliary capacitor driver circuit 5 includes a shift register 12 and an analog switch circuit 13.
  • a selection signal CI and a clock yck are input to the shift register 12.
  • the input selection signal CI is transferred in the shift register 12 by the clock yck.
  • the analog switch circuit 13 performs a logical operation on the output signal of each stage of the shift register 12 and the control signal COE to which an external force is also input, and supplies a potential corresponding to the operation result to each auxiliary capacitance wiring Ui.
  • the output circuit 20 includes a 5-bit DZA conversion circuit 33, an OR circuit 34, and a transistor Q3.
  • the transistor Q3 is an n-type MOS transistor here, and is a switch element that switches whether the output of the DZA conversion circuit 33 is made conductive or cut off with respect to the source wiring layer 3.
  • the output of the OR circuit 34 is connected to the gate terminal of the transistor Q3.
  • the lower 5 bits (J0 to J4) of the 6-bit data Dxij from the latch 8 are input to the DZ A conversion circuit 33, and the DZA conversion circuit 33 converts this into an analog voltage and converts it to the source wiring.
  • the OR circuit 34 has two inputs, the upper one bit CF5) of the data Dxij is input to one input, and the control signal HP is input to the other input.
  • the OR circuit 34 performs these OR operations to control the conduction and cutoff of the transistor Q3.
  • Transistor Q is turned off only when both inputs of OR circuit 34 are low, otherwise it is turned on. When the transistor Q is cut off, the source line 3 ⁇ 4 and the output circuit 20 are open.
  • the output circuit 20 of the source driver circuit 18 can selectively set the output to the high impedance state for each source wiring layer.
  • FIG. 10 shows a configuration of the pixel Aij (2) as the pixel Aij.
  • Pixel Aij (2) is a TFT (first Switch element): Ql, liquid crystal element (electro-optic element) LC, and auxiliary capacitor (first capacitor element) Cs.
  • TFT first Switch element
  • Ql liquid crystal element
  • auxiliary capacitor first capacitor element
  • TFT The gate terminal (conduction control terminal) of Q1 is connected to the gate wiring Gi, the source terminal is connected to the source wiring layer 3, and the drain terminal is connected to the pixel electrode 35.
  • the pixel electrode 35 is connected to one terminal of the liquid crystal element LC and one terminal of the auxiliary capacitor Cs.
  • the other terminal of the liquid crystal element LC is connected to the counter electrode com, and the other terminal of the auxiliary capacitor Cs is connected to the auxiliary capacitor wiring Ui.
  • one terminal of the liquid crystal element LC connected to one terminal of the pixel electrode 35 and the auxiliary capacitor Cs functions as a drive potential input terminal to which a potential for driving the liquid crystal element LC is input.
  • FIG. 11 shows the gate wiring Gi, Gi + 1, the output Dj, Dj + 1 of the OR circuit 34 of FIG. 9, the source wiring Sj, Sj + 1, the auxiliary capacitance wiring Ui, Ui + 1, and the counter electrode.
  • Each potential of com is shown.
  • the counter electrode com is supplied with a potential by a switch circuit (not shown).
  • one frame period is represented as 1F
  • one horizontal period is represented as 1H.
  • time 0 to time tl is the first period of the first frame
  • the potential GH selection potential
  • the other gate wiring Gk (k ⁇ i) is applied.
  • Apply potential GL unselected potential).
  • TFT: Q1 corresponding to the pixel connected to the gate wiring Gi is turned on.
  • the TFT: Q1 corresponding to the pixel connected to the gate wiring Gk is turned off.
  • the video data Dxij is supplied from the DZA conversion circuit 33 to the source wiring Sj, for example, as the potential V a. Further, the video data Dxij + 1 is supplied as the potential Vc, for example, to the source wiring Sj + 1.
  • the potential of the counter electrode com is Vg.
  • time tl to time 2tl are in the second period, and the control signal HP is set to low.
  • the control signal HP is set to low.
  • the gate line Gk and the logic circuit / buffer 32 are opened, and the charge of the gate line Gk is held.
  • the TFT Q1 corresponding to the pixel connected to the gate line Gk can maintain the OFF state.
  • the output Dj of the OR circuit 34 is in the low state (DL) and the transistor Q3 is cut off, and the source wiring 3 ⁇ 4, The output circuit 20 corresponding to the source wiring 3 is open.
  • the potential of the counter electrode com is changed from Vg to Vk.
  • the potential difference Va ⁇ Vg between the pixel electrode 35 and the counter electrode com is maintained in the open source wiring Sj. Since the display device 16 performs AC driving of the display panel 17, in the opposite polarity, the potential of the counter electrode com is changed to Vh in the first period and changed to Vp in the second period.
  • the potential Vc of the source wiring 3 ⁇ 4 + 1 is maintained. Therefore, the potential difference between the pixel electrode 35 and the counter electrode com is Vc ⁇ Vk.
  • the potential of the auxiliary capacitance line Ui is set to be switched between Ve and Vf for each frame in accordance with AC driving, but within one frame period. Then, it is fixed.
  • the increase in the amplitude of the voltage applied to the pixel electrode 35 means that the onZoff voltage amplitude applied to the liquid crystal element LC can be made larger than the output voltage amplitude of the source driver circuit 18. Yes. Therefore, the effective value over one frame period of the voltage represented by the difference between the potential of the pixel electrode 35 that is the drive potential input terminal and the potential of the counter electrode com that is the reference potential, that is, the voltage applied to the liquid crystal element LC. Thus, the magnitude difference corresponding to the difference in signal voltage output to the source wiring 3 can be made larger than the amplitude of the output voltage of the source driver circuit 18.
  • the magnitude difference corresponding to the difference in the signal voltage output to the source wiring 3 ⁇ 4 of the effective value of the voltage applied to the liquid crystal element LC is suppressed while suppressing the increase in cost and the increase in power consumption.
  • a display device that can be larger than the amplitude of the signal voltage can be realized.
  • the onZoff voltage amplitude applied to the liquid crystal element LC can be increased, the selection range of the usable liquid crystal is widened, and a lower viscosity liquid crystal can be used. As a result, the response speed of the liquid crystal element LC can be improved. Also high contrast It is also possible to use a liquid crystal, and the contrast can be improved. Further, when the same liquid crystal is used to be driven with the same effective value, the amplitude of the output voltage of the source driver circuit 18 can be suppressed, which can also reduce the power consumption.
  • the onZoff voltage amplitude applied to the liquid crystal element LC can be increased in this way, the onZoff voltage amplitude applied to the liquid crystal element LC is increased by the margin of the voltage amplitude.
  • the potential of the auxiliary capacitance wiring Ui can be changed within one frame period after the attenuation is estimated.
  • the potential of the auxiliary capacitance wiring Ui is Vf in the first half of the third period, which is different from the potential Ve in other periods. If the potential of the auxiliary capacitance line Ui is varied, the potential of the pixel electrode 35 can be changed via the auxiliary capacitance Cs.
  • the response speed of the liquid crystal can be improved by the force of applying a larger voltage to the liquid crystal element LC with the potential of the auxiliary capacitance wiring Ui set to Vf in the first half of one frame period.
  • the potential of the non-selected gate wiring Gk is changed from GL to GL— Vg + Vk + V a while keeping the potential Vg (Note that this voltage Va is the effect of capacitive coupling between the source wiring Sj and the counter electrode com. Even if the potential of the unselected gate wiring Gk is changed extra in order to change the potential of the source wiring 3 ⁇ 4 in the high impedance state by Vg + Vk, the source wiring 3 ⁇ 4 Can be changed by Vg-Vk. At this time, the potential of the selected gate line Gi may or may not be changed.
  • the liquid crystal element LC is used as the electro-optical element.
  • the electro-optical element is not limited to this, and for example, an element including an organic EL element can also be used.
  • FIG. 13 shows a configuration of a pixel Aij (2 ′) using an element 51 including an organic EL element as an electro-optic element. Note that elements having the same functions as those of the pixel Aij (2) in FIG. 10 are denoted by the same reference numerals and description thereof is omitted.
  • Pixel Aij (2 ') is TFT (first switch element): Ql, organic EL element EL1, driving TFT:
  • the organic EL element EL1 and the driving TFT: QD constitute an element 51 including the organic EL element.
  • the display panel 17 is provided with a gate wiring Gi, a source wiring Sj, a potential wiring Ui, and a power supply wiring Vp.
  • the power supply wiring Vp is a wiring drawn out from a voltage source separately provided on the display panel 17 so as to be arranged corresponding to each row of the pixels Aij (2 ′).
  • Driving TFT QD consists of p-type TFT, its gate terminal is one terminal of auxiliary capacitor Cs and TFT: Q1, source terminal is power supply wiring Vp, drain terminal is anode of organic EL element EL1, Each is connected. The force sword of the organic EL element EL1 is connected to the common electrode com. In this configuration, the current applied to the organic EL element EL1 is determined by the potential applied to the gate terminal of the driving TFT: QD.
  • TFT for QD The gate terminal of QD functions as the drive potential input terminal of the element 51 including the organic EL element.
  • the reference potential is the potential Vp of the power supply wiring Vp
  • the driving TFT that is the driving potential input terminal a voltage expressed by the difference between the QD gate terminal and the reference potential Vp Is the gate-source voltage of the driving TFT: QD. Therefore, the effective value of the gate-source voltage over one frame period corresponds to the magnitude of the current flowing through the organic EL element EL1, and hence the luminance of the organic EL element EL1.
  • the stray capacitance between the source wiring 3 ⁇ 4 and the gate wiring Gk is used to move to the non-selected gate wiring Gk.
  • the potential of all unselected gate wirings Gk is changed to GL—Vg + Vk.
  • the potential of the source wiring Sj Vg—Vk can be changed.
  • FIG. 9 Still another embodiment of the present invention will be described below with reference to FIGS. 9, 10, and 14 to 16.
  • FIG. 9
  • FIG. 14 shows a configuration of the display device 36 according to the present embodiment.
  • the display device 36 includes a display panel 17, a source driver circuit 18, a gate driver circuit 37, and an auxiliary capacitor driver circuit 5.
  • the present embodiment is different from the second embodiment only in that the gate driver is composed of a gate driver circuit (scanning signal line drive circuit) 37.
  • the gate driver circuit 37 includes a shift register 31 and a logic circuit / buffer 38.
  • the shift register 31 is the same as that in the second embodiment.
  • the logic circuit / buffer 38 can output GH1 and GH2 as selection potentials and GL1 and GL2 as non-selection potentials.
  • the pixel Aij in the present embodiment has the same configuration as the pixel Aij (2) in FIG. 10 described in the second embodiment.
  • timing of the signal voltage supplied to the source wirings Sj to Sj + 1 is the same as that of the second embodiment as shown in 5) to 6) of FIG.
  • the potential of 9) in FIG. 15 is supplied to the counter electrode com from a switch circuit (not shown) as in the second embodiment.
  • the selection potential supplied to the gate wiring Gi to Gi + 1 is different from that of the second embodiment as shown in 1) to 2) of FIG. This is the logic circuit of the gate driver circuit 37 Z buffer 3
  • the gate driver circuit 37 takes the logical operation product (AND) of the start pulse YI transferred in the shift register 31 and the control signal YOE input from the external cover. The same as in the second embodiment. However, the output to the gate wiring Gi is further controlled. When controlled by the signal HP, the high impedance state is set when the control signal HP is low in the second embodiment, but in this embodiment, another potential is selected and output to the gate wiring Gi. Yes.
  • the potential force gate driver circuit 37 controlled in this way is supplied to each gate wiring Gi to Gi + 1 as shown in 1) to 2) of FIG.
  • time 0 to time tl is the first period of the first frame, and the gate wiring
  • TFT: Q1 corresponding to the pixel connected to the gate wiring Gi is turned on. In addition, it corresponds to the pixel connected to the gate wiring Gk.
  • TFT Q1 is turned off.
  • the video data Dxij is supplied from the DZA conversion circuit 33 to the source wiring Sj, for example, as a potential Va. Further, the video data Dxij + 1 is supplied to the source wiring Sj + 1 as, for example, the potential Vc.
  • the potential of the counter electrode com is Vg.
  • time tl to time 2tl are in the second period, and the control signal HP is set to low.
  • the transistor Q3 if the upper 1 bit (J5) of the video data Dxij is in the high state, the transistor Q3 is turned on, and the video data Dxij is sent from the DZA conversion circuit 33 to the source wiring 3 ⁇ 4 + 1. Is supplied.
  • the potential of the counter electrode com changes from Vg by the voltage AVg and becomes the potential Vk.
  • the potential of the gate wiring Gi is also changed by the voltage ⁇ Vg to be the potential GH1.
  • the potential of the gate wiring Gk is also changed by the voltage ⁇ Vg to become the potential GL1.
  • the potential of the source wiring Sj in the open state is affected by the change of the voltage AVg through the stray capacitance between the source wiring Sj and the gate wiring Gi, Gk. Changes to potential Va-AVg. For this reason, the potential difference between the pixel electrode 35 and the counter electrode com remains Va ⁇ Vg.
  • the source driver circuit 1 in the source wiring 3 ⁇ 4 + 1 connected to the DZA conversion circuit 33, the source driver circuit 1
  • the signal voltage output to the source wiring after the effective value of the voltage applied to the liquid crystal element LC while suppressing the increase in cost and the increase in power consumption is suppressed.
  • a display device that can make the magnitude difference corresponding to the difference between the amplitudes of the signal voltages larger.
  • a new wiring capacitively coupled to the source wiring may be provided and the wiring may be powered.
  • the onZoff voltage amplitude applied to the liquid crystal element LC can be increased in this way, in this embodiment also, the voltage amplitude applied to the liquid crystal element LC is provided by a margin.
  • the potential of the auxiliary capacitor wiring Ui can be changed within one frame period after the onZoff voltage amplitude is estimated to be attenuated.
  • the potential of the auxiliary capacitance wiring Ui is Vf in the first half of the third period, which is different from the potential Ve in other periods.
  • the first display device of the present invention is a display device in which pixels are arranged corresponding to each intersection of a scanning signal line and a data signal line.
  • Electro-optic An electro-optic element having a drive potential input terminal that is a terminal to which a potential for driving the electro-optic element is input; the drive potential input terminal of the electro-optic element; and the pixel A first switch element disposed between the corresponding data signal lines, a first capacitor element having one terminal connected to the drive potential input terminal of the electro-optic element, and a first capacitor element A second capacitive element having one terminal connected to the other terminal; a connection point between the first capacitive element and the second capacitive element; and a second switch element disposed between the data signal line;
  • the scanning signal line includes a first scanning signal line connected to the conduction control terminal of the first switch element and a second scanning signal line connected to the conduction control terminal of the second switch element. Pairs were provided to correspond to each of the pixels There is provided a potential wiring to
  • the effective value of the voltage represented by the difference between the potential applied to the drive potential input terminal of the electro-optic element and the reference potential is suppressed while suppressing the increase in cost and the increase in power consumption.
  • a display device can be realized in which the magnitude difference corresponding to the difference in the signal voltage output to the data signal line can be made larger than the amplitude of the signal voltage.
  • the second display device of the present invention is a display device in which pixels are arranged corresponding to each intersection of a scanning signal line and a data signal line, and each of the pixels Includes an electro-optic element having a drive potential input terminal which is a terminal to which a potential for driving the electro-optic element is input, and the drive potential input terminal of the electro-optic element.
  • a first switch element disposed between the pixel and the data signal line corresponding to the pixel, and a conduction control terminal of the first switch element is connected to the scanning signal line, and the data
  • the output of the data signal line driving circuit for driving the signal line can be selectively set in a high impedance state for each of the data signal lines.
  • the effective value of the voltage represented by the difference between the potential applied to the drive potential input terminal of the electro-optic element and the reference potential is suppressed while suppressing the increase in cost and the increase in power consumption.
  • a display device can be realized in which the magnitude difference corresponding to the difference in the signal voltage output to the data signal line can be made larger than the amplitude of the signal voltage.
  • the present invention can be suitably used particularly for liquid crystal display devices and EL display devices.

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Description

明 細 書
表示装置
技術分野
[0001] 本発明は液晶ディスプレイ等の応答速度を改善するための駆動方法、およびその 表示装置に関するものである。
背景技術
[0002] 近年、液晶 TVが低価格ィ匕し一般家庭にも普及してきた。また、ブロードバンド通信 の普及により PCでも動画像を表示する機会が増えている。更に、地上波デジタル放 送の開始により、携帯電話等の携帯機器でも動画像を表示する機会が増えている。
[0003] このため、液晶ディスプレイの動画質を改善するための技術開発が活発に行われ ており、多くの成果を上げている。
[0004] 図 17および図 18に示すのは、特許文献 1に示された、このような液晶 TVの動画質 改善技術の 1つである。
[0005] 図 17に示すのは、その特許文献 1で示された液晶ディスプレイ 21の構成図であり、 絵素 Aijは TFT: Qx、補助容量 Cs、および、液晶素子 LCから構成される。 TFT: Qx のドレイン端子と、補助容量 Csの一方端子および液晶素子 LCの一方端子とは互 ヽ に接続され、 TFT: Qxのソース端子はソース配線 Xj (j =n— l〜n+ 2)に接続され、 ゲート端子はゲート配線 Yi (i=n— l〜n+ 2)に接続され、補助容量 Csの他方端子 は補助容量配線 Ci (j = n— 1〜n + 2)に接続されて!ヽる。
[0006] さらに、ソース配線 Xjは映像信号ドライバ 22に接続され、ゲート配線 Yiは走査信号 ドライバ 23に接続され、補助容量配線 Ciは補助容量ドライバ 24に接続されている。
[0007] さらに、これら配線には図 18に示す電圧が印加されている。
[0008] すなわち、ソース配線 Xjに図 18の「映像信号」が、ゲート配線 Yiに図 18の「走査信 号」が、補助容量配線 Ciに図 18の「補助容量線信号」が印加されている。その結果、 液晶素子 LCに印加される電圧は図 18の「絵素電位変化 (液晶印加電圧）」のように 変化する。すなわち、 1垂直期間の前半で液晶に電圧 Vdが印加され、後半で電圧 V d'に変化する。このことにより絵素の透過率は図 18の「輝度変ィ匕」のように変化する。 [0009] このように、特許文献 1では、補助容量を利用して絵素の輝度を減少させた期間を 設けることにより、疑似インパルス表示による動画表示時の残像特性の改善を図って いる。
[0010] なお、この印加電圧と輝度変化とから、この液晶がノーマリーホワイト (電圧無印加 時に透過率が最大となる）モードの液晶であることが判る。
[0011] また、液晶表示装置に用いられる DZA変換回路について提案されているものを、 製造プロセスとの関連を挙げながら、以下に説明する（例えば特許文献 2、 3参照)。
[0012] 近年、ポリシリコン TFT(Thin Film Transistor)や CG(Continuous Grain)シリコン TF Tなどの多結晶シリコン TFTを用いた液晶表示装置が普及している。特に、携帯電 話や PDA(Personal Digital Assistant)などに用いられるモパイル液晶ディスプレイで は、多結晶シリコン TFTを用いてゲートドライバ回路やソースドライバ回路を液晶パネ ルと一体に形成することにより、低コストィ匕が図られている。
[0013] 図 19は、多結晶シリコン TFTを用いた従来の液晶表示装置の構成を示すブロック 図である。図 19に示す液晶表示装置は、画素アレイ 80、ゲートドライバ回路 81およ びソースドライバ回路 82を 1枚の TFT基板（図示せず)上に形成したものである。画 素アレイ 80は、（m X n)個の画素回路 Aijを含んでいる。ゲートドライバ回路 81は制 御信号 C1に基づきゲート配線 Gl〜Gnを駆動し、ソースドライバ回路 82は制御信号 C2と画像データ DXとに基づきソース配線 S 1〜Smを駆動する。
[0014] ソースドライバ回路 82は、 mビットのシフトレジスタ 83、 （m X s)ビットのレジスタ 84、
(m X s)ビットのラッチ 85、および、 m個の D/A変換回路 86を含んでいる。シフトレ ジスタ 83は、制御信号 C2に基づき、タイミングパルスを生成する。レジスタ 84は、生 成されたタイミングノ《ルスに従い、 sビットの画像データ DXを順に記憶する。レジスタ 84に記憶された (m X s)ビットの画像データは、ラッチ 85に転送され、 DZA変換回 路 86でアナログ電圧信号に変換される。これにより、画像データ DXに応じた電圧を ソース配線 Sl〜Sm経由で画素回路 Aijに与えることができる。
[0015] 従来の液晶表示装置に含まれる DZA変換回路には、いくつかの種類がある。特 許文献 2には、容量分割方式、抵抗分割方式、および、 PWM(Pulse Width Modulati on)方式の DZA変換回路が記載されている（図 20〜図 22を参照)。容量分割方式 の DZA変換回路（図 20)では、一方の端子に電圧 V0が印加された入力側スィッチ SW1がオン状態になると、コンデンサ C1〜C8に電荷が蓄積される。その後、出力側 スィッチ SW2がオン状態になると、コンデンサ C1〜C8に蓄積された電荷はコンデン サ C9に移動する。コンデンサ C 1〜C8は画像データの各ビット d 1〜d8の重み（ 2W： Wは 0以上 7以下の整数）に対応した容量を有し、出力側スィッチ SW2は画像データ の各ビット dl〜d8に応じてオン状態またはオフ状態となる。
[0016] 抵抗分割方式の DZA変換回路（図 21)では、抵抗 R1〜R8を直列に接続してなる 分圧回路の両端に電圧 VH、 VLが与えられ、抵抗 R1〜R8の接続点にはそれぞれ スィッチ SW3が設けられる。スィッチ SW3は、画像データのデコード結果 (デコーダ 9 1の出力）に応じてオン状態またはオフ状態となる。
[0017] PWM方式の DZA変換回路（図 22)では、 PWM回路 93はラッチ 92に記憶された 画像データに応じた幅のパルスを生成し、スィッチ SW4はパルスが出力されている 間はオン状態となる。スィッチ SW4の一方の端子には、ランプ波電源 94からランプ 波電圧が与えられる。図 20〜図 22に示す DZA変換回路によれば、出力端子 Vout に接続されたソース配線 ¾に対して、画像データに応じた電圧を与えることができる
[0018] ところで、一般に液晶表示装置では、ゲート配線 Giとソース配線 ¾との間に（直接 および TFTを介して間接的に)浮遊容量が存在する。このため、図 20〜図 22に示す DZA変換回路だけでは、ソース配線 ¾の電圧を所定時間内に所望のレベルに到 達させることができない。特に図 20に示す容量分割方式の DZA変換回路では、コ ンデンサ C1〜C8に蓄積できる電荷の量が少ないので、いくら時間をかけてもソース 配線 ¾の電圧を所望のレベルに到達させることができない。そこで、従来の液晶表示 装置では、図 23に示すように、 DZA変換回路 95の出力端子 Voutとソース配線 ¾と の間に、 DZA変換回路 95の出力を増幅する (倍率 1でインピーダンス変換する）ァ ナログバッファ回路 96 (オペアンプ回路とも呼ばれる）が設けられる。このアナログバ ッファ回路について、例えば特許文献 3に開示されている。
特許文献 1 :日本国公開特許公報「特開 2001— 265287号公報 (公開日： 2001年 9 月 28日）」 特許文献 2 :日本国公開特許公報「特開 2004— 199082号公報 (公開日： 2004年 7 月 15日）」
特許文献 3 :日本国公開特許公報「特開 2003— 338760号公報 (公開日： 2003年 1 1月 28日）」
発明の開示
[0019] 上記特許文献 1に示されるように駆動すれば、液晶応答特性を改善することはでき る。しかし、この駆動方法では絵素 (液晶素子）に印加される on電圧と off電圧との差 力 、さくなるという欠点がある。
[0020] すなわち、図 18の「絵素電位変化 (液晶印加電圧)」では、 1垂直期間（1フレーム 期間）の前半で電圧 Vdが印加され、後半で電圧 Vd' =Vd+ AVdが印加される。液 晶素子の透過率は印加電圧の実効値で決まる。そして、図 18の駆動方法では 1フレ ーム期間に液晶素子へ印加される電圧の実効値 Vicは、
Vlc= (Vd2/2+ (Vd+ AVd) 2/2) 1/2
= (Vd2+Vd- AVd+ AVd2/2) 1/2 · ' · (1)
となる。
[0021] また、 AVdは Vdと無関係に、容量 Cs, Clcと補助容量信号の変化 AVcsとだけで 決まる。
[0022] すなわち、
AVd= AVcs X Cs/ (Cs + Clc)
となる。なお、 Clcは液晶素子 LCの容量値であり、 Csは補助容量 Csの容量値である
[0023] 例えば、 AVcs = 2V、 Cs = Clcとすれば AVd= lVとなる。 AVd= lVの場合には 、 1フレーム期間の前半で液晶を on状態とする電圧 Vd (on) =0Vが印加される画素 でも、 1フレーム期間にわたる実効値 Vic (on) 0. 71Vとなる。 1フレーム期間の前 半で液晶を off状態とする電圧 Vd (off) = 2Vが印加される画素では、 1フレーム期間 にわたる実効値 Vic (off) 2. 55Vとなる。
[0024] すなわち、 onZoff電圧の差は、
Vic (off) -Vic (on) = 1. 84V · · · (2) となる。これは、 AVd=OV、すなわち 1フレーム期間で補助容量配線の電圧を固定 する場合の onZoff電圧の差、
Vd (off) -Vd (on) = 2V …（3)
よりち/ J、さくなる。
[0025] このように、 1フレーム期間の前半と後半とで補助容量配線電圧を変化させると、必 ず
Vic (off) -Vic (on) <Vd (off) Vd(on)
•••(4)
の関係となる。
[0026] このように、従来は、 1フレーム期間内で液晶素子 LCに印加される電圧を変化させ るために、 1フレーム期間の前半と後半とで補助容量配線電圧を変化させると、実効 値で表した液晶へ印加される onZoff電圧の差が、映像信号ドライバ (ソースドライバ 回路)から出力された「映像信号」電圧の onZoff電圧の差よりも小さくなるという欠点 がある。これは、同じ液晶を同じ実効値で駆動する場合に、より大きな電圧振幅を持 つたソースドライバ回路が必要になることを意味する。しかし、そのような電圧振幅の 大きなソースドライバ回路は製造コストや消費電力が大きくなるという欠点がある。
[0027] ここで言う実効値は、画素電極という、液晶素子 LCを駆動するための電位が入力さ れる駆動電位入力端子の電位と、対向電極電位としての基準電位との差で表される 電圧の、 1フレーム期間にわたる実効値を示し、し力も、駆動電位入力端子の電位は 、 1フレーム期間の各時点において、常に基準電位以上である力、常に基準電位以 下である電位とされる。
[0028] なお、 1フレーム期間の間、補助容量配線電圧を変化させたまま保つ場合には、 Vlc= ( (Vd+ AVd) 2) 1/2=Vd+ AVd · ' · (5)
となり、
Vic (off) -Vic (on) =Vd (off) Vd(on)
•••(6)
となるので、上記課題は発生しない。
[0029] 本発明は上記課題を解決する為のものであり、その目的は、コストアップ要因や消 費電力の増大を抑えながら、電気光学素子の駆動電位入力端子に印加される電位 と基準電位との差で表される電圧の実効値の、データ信号線に出力される信号電圧 の違いに対応した大小差を、当該信号電圧の振幅よりも大きくすることができる表示 装置を実現することにある。
[0030] 本発明の第 1の表示装置は、上記課題を解決するために、走査信号線とデータ信 号線との各交差箇所に対応して画素が配置された表示装置であって、各前記画素 には、電気光学素子であって、前記電気光学素子を駆動するための電位が入力さ れる端子である駆動電位入力端子を有する電気光学素子と、前記電気光学素子の 前記駆動電位入力端子と、前記画素に対応した前記データ信号線との間に配置さ れた第 1スィッチ素子と、前記電気光学素子の前記駆動電位入力端子に一方端子 が接続された第 1容量素子と、前記第 1容量素子の他方端子に一方端子が接続され た第 2容量素子と、前記第 1容量素子と前記第 2容量素子との接続点と、前記データ 信号線との間に配置された第 2スィッチ素子と、が備えられ、前記走査信号線は、前 記第 1スィッチ素子の導通制御端子に接続された第 1走査信号線と、前記第 2スイツ チ素子の導通制御端子に接続された第 2走査信号線との対が、各前記画素に対応 するように設けられたものであり、前記第 2容量素子の他方端子が接続された電位配 線が設けられている、ことを特徴としている。
[0031] 上記の発明によれば、まず、第 1期間として、第 1スィッチ素子を導通状態とするとと もに第 2スィッチ素子を非導通状態とする期間を設けることにより、電気光学素子の 駆動電位入力端子と第 1容量素子の一方端子との電位を、データ信号線の電位とす ることができる。このときのデータ信号線の電位を Va、第 1容量素子の他方端子の電 位を Vyとする。
[0032] 次いで、第 2期間として、第 1スィッチ素子を非導通状態とするとともに第 2スィッチ 素子を導通状態とする期間を設けることにより、第 1容量素子と第 2容量素子との接 続点すなわち第 1容量素子の他方端子の電位を、データ信号線の電位とすることが できる。このときのデータ信号線の電位を Vaとし、第 1容量素子の一方端子の電位が Vxに変化するとする。電位 Vxは、
Vx=Va + Cs (Va-Vy) / (Cs + Clc) · · · (7) となる。ただし、 Csは第 1容量素子の容量値、 Clcは、電気光学素子が駆動電位入力 端子を一方端子とする容量を有するときの容量値である。
[0033] ここで、 Va—Vyが正なら Vx>Vaとなる。そして、電気光学素子の駆動電位入力端 子と第 1容量素子の一方端子とに与える電位を 1フレーム毎に極性反転させる場合 を考えれば、 Vyく 0となり得るので、 Va— Vy>0とすることができる。
[0034] その後、第 3期間として、第 1スィッチ素子および第 2スィッチ素子を非導通状態と する期間を設けることで、第 1容量素子および電気光学素子の容量の電荷を保持す ることがでさる。
[0035] このように Vx>Vaとすることができる分だけ、電気光学素子の駆動電位入力端子 へ印加される電圧の振幅をデータ信号線駆動回路の出力電圧の振幅よりも大きくす ることができる。従って、駆動電位入力端子の電位と基準電位との差で表される電圧 の 1フレーム期間にわたる実効値の、データ信号線に出力される信号電圧の違いに 対応した大小差を、データ信号線駆動回路の出力電圧の振幅よりも大きくすることが できる。なお、駆動電位入力端子の電位は、 1フレーム期間の各時点において、常に 基準電位以上であるか、常に基準電位以下である電位とする。
[0036] これにより、 1フレーム期間内で駆動電位入力端子の電位と基準電位との差で表さ れる電圧を変化させても、該電圧の実効値の、データ信号線に出力される信号電圧 の違いに対応した大小差を大きく確保することができ、所望の実効値を確保するため にデータ信号線駆動回路の出力電圧の振幅を大きくする必要がないので、コストアツ プゃ消費電力の増大を抑えることができる。
[0037] なお、ここで、電圧の振幅に余裕ができた分だけ、電気光学素子の駆動電位入力 端子に印加される電圧の振幅が減衰することは見積もった上で、上記第 3期間にお いて、電位配線の電位を変化させると、第 2容量素子および第 1容量素子を介して駆 動電位入力端子の電位を変化させることができる。これにより、電気光学素子に強い インパルス表示を行わせて、応答速度を改善することができる。
[0038] また、電気光学素子が液晶素子である場合に、液晶素子の駆動電位入力端子す なわち画素電極に印加される電圧の振幅を大きくすることにより、液晶素子へ印加さ れる onZoff電圧振幅を大きくすることができれば、使用することのできる液晶の選択 範囲が広がり、より低粘性の液晶を使うことができる。このことにより、上記第 3期間に おいて、電位配線の電位を変化させなくても、液晶素子の応答速度を改善することが できる。また、高コントラストの液晶を使用することも可能になり、コントラストを改善す ることがでさる。
[0039] さらに、同じ液晶を同じ実効値で駆動するように使えば、データ信号線駆動回路の 出力電圧の振幅をより小さくすることができるので、これによつても低消費電力化を図 ることがでさる。
[0040] 以上により、コストアップ要因や消費電力の増大を抑えながら、電気光学素子の駆 動電位入力端子に印加される電位と基準電位との差で表される電圧の実効値の、デ ータ信号線に出力される信号電圧の違いに対応した大小差を、当該信号電圧の振 幅よりも大きくすることができる表示装置を実現することができるという効果を奏する。
[0041] 本発明の表示装置は、上記課題を解決するために、表示データの書き込みを行う 前記画素に対して、第 1期間に、前記第 1スィッチ素子を導通状態とするとともに前記 第 2スィッチ素子を非導通状態とし、第 2期間に、前記第 1スィッチ素子を非導通状態 とするとともに、前記第 2スィッチ素子を導通状態とし、第 3期間に、前記第 1スィッチ 素子および前記第 2スィッチ素子を非導通状態とすることを特徴としている。
[0042] 上記の発明によれば、コストアップ要因や消費電力の増大を抑えながら、電気光学 素子に印加される電位と基準電位との差で表される電圧の実効値の、データ信号線 に出力される信号電圧の違いに対応した大小差を、当該信号電圧の振幅よりも大き くすることができる表示装置を容易に実現することができるという効果を奏する。
[0043] 本発明の表示装置は、上記課題を解決するために、前記第 3期間に、前記電位配 線の電位を変化させることを特徴として！/、る。
[0044] 上記の発明によれば、電気光学素子の駆動電位入力端子へ印加される電圧の振 幅に余裕ができた分だけ、電気光学素子の駆動電位入力端子に印加される電圧の 振幅が減衰することは見積もった上で、上記第 3期間において、電位配線の電位を 変化させることにより、第 2容量素子および第 1容量素子を介して駆動電位入力端子 の電位を変化させることができる。これにより、電気光学素子に強いインパルス表示を 行わせて、応答速度を改善することができるという効果を奏する。 [0045] 本発明の第 2の表示装置は、上記課題を解決するために、走査信号線とデータ信 号線との各交差箇所に対応して画素が配置された表示装置であって、各前記画素 には、電気光学素子であって、前記電気光学素子を駆動するための電位が入力さ れる端子である駆動電位入力端子を有する電気光学素子と、前記電気光学素子の 前記駆動電位入力端子と、前記画素に対応した前記データ信号線との間に配置さ れた第 1スィッチ素子と、が備えられ、前記第 1スィッチ素子の導通制御端子は前記 走査信号線に接続されており、前記データ信号線を駆動するデータ信号線駆動回 路の出力を、各前記データ信号線に対して選択的にハイインピーダンス状態とするこ とができる、ことを特徴としている。
[0046] 上記の発明によれば、まず第 1期間として、第 1スィッチ素子を導通状態とするととも に、データ信号線駆動回路力 データ信号線に画素の表示データに対応する電位 を出力する期間を設けることにより、電気光学素子の駆動電位入力端子の電位を表 示データに対応する電位とすることができる。このときの、表示データに対応する電位 を Vaとする。電気光学素子が駆動電位入力端子との間に容量を形成している対向 電極を有する場合に当該対向電極の電位、あるいは、表示データの書き込みを行う 画素に接続されている走査信号線以外の走査信号線 (以降、他走査信号線と称する )の電位を Vgとすれば、駆動電位入力端子と対向電極との間の電圧、あるいは駆動 電位入力端子と他走査信号線との間の電圧は Va—Vgとなる。
[0047] 次いで第 2期間として、第 1スィッチ素子を導通状態とするとともに、各データ信号 線のうちの選択したものに対してはデータ信号線駆動回路の出力をハイインピーダ ンス状態とし、各データ信号線のうちの残りのものに対してはデータ信号線駆動回路 から表示データに対応する電位を出力する。このこと〖こより、ノ、ィインピーダンス状態 の出力に対応するデータ信号線は電荷を保持できるとともに、残りのデータ信号線の 電位を表示データに対応する電位 Vaに保つことができる。
[0048] その後、同じ第 2期間に、さらに、前記対向電極の電位を Vkに変化させることにより 、あるいは、他走査信号線の電位を Vkに変化させることにより、ノ、ィインピーダンス状 態の出力に対応するデータ信号線に接続されて！ヽる駆動電位入力端子の電位を変 化させる。このとき、駆動電位入力端子と対向電極あるいは他走査信号線との間の 電圧は概ね Va—Vgに保持することができる。一方、残りのデータ信号線に接続され ている駆動電位入力端子と対向電極あるいは他走査信号線との間の電圧は Va—V kに変化する。なお、このとき表示データの書き込みを行う画素に接続されている走 查信号線の電位も、他走査信号線と同様に、 Vk— Vgだけ変化させても良い。
[0049] その後、第 3期間として、第 1スィッチ素子を非導通状態とする期間を設けることで、 駆動電位入力端子の電荷を保持することができる。
[0050] このデータ信号線駆動回路の出力電圧振幅を Vd (off) -Vd (on)とすると、対向 電極あるいは他走査信号線の電位変化は Vk— Vgであるので、駆動電位入力端子 における電圧振幅は Vd (off) -Vd(on) +Vk— Vgとなる。
[0051] そこで、
I Vd (off) -Vd (on) +Vk~Vg |
> I Vd (off)— Vd (on) I · ' · (8)
となるように電圧 Vk— Vgを設定すれば、駆動電位入力端子へ印加される電圧の振 幅を、データ信号線駆動回路の出力電圧振幅よりも大きくすることができる。従って、 駆動電位入力端子の電位と基準電位との差で表される電圧の実効値の、データ信 号線に出力される信号電圧の違いに対応した大小差を、データ信号線駆動回路の 出力電圧の振幅よりも大きくすることができる。
[0052] これにより、 1フレーム期間内で駆動電位入力端子の電位と基準電位との差で表さ れる電圧を変化させても、該電圧の実効値の、データ信号線に出力される信号電圧 の違いに対応した大小差を大きく確保することができ、所望の実効値を確保するため にデータ信号線駆動回路の出力電圧の振幅を大きくする必要がないので、コストアツ プゃ消費電力の増大を抑えることができる。
[0053] また、電気光学素子が液晶素子である場合に、液晶素子の駆動電位入力端子す なわち画素電極に印加される電圧の振幅を大きくすることにより、液晶素子へ印加さ れる onZoff電圧振幅を大きくすることができれば、使用することのできる液晶の選択 範囲が広がり、より低粘性の液晶を使うことができる。このことにより、上記第 3期間に おいて、電位配線の電位を変化させなくても、液晶素子の応答速度を改善することが できる。また、高コントラストの液晶を使用することも可能になり、コントラストを改善す ることがでさる。
[0054] さらに、同じ液晶を同じ実効値で駆動するように使えば、データ信号線駆動回路の 出力電圧の振幅をより小さくすることができるので、低消費電力化を図ることができる
[0055] 以上により、コストアップ要因や消費電力の増大を抑えながら、電気光学素子の駆 動電位入力端子に印加される電位と基準電位との差で表される電圧の実効値の、デ ータ信号線に出力される信号電圧の違いに対応した大小差を、当該信号電圧の振 幅よりも大きくすることができる表示装置を実現することができるという効果を奏する。
[0056] 本発明の表示装置は、上記課題を解決するために、各前記画素に、前記電気光 学素子の前記駆動電位入力端子に一方端子が接続された第 1容量素子が備えられ 、前記第 1容量素子の他方端子が接続された電位配線が設けられている、ことを特 徴としている。
[0057] 上記の発明によれば、電気光学素子の駆動電位入力端子へ印加される電圧の振 幅に余裕ができた分だけ、電気光学素子の駆動電位入力端子に印加される電圧の 振幅が減衰することは見積もった上で、上記第 3期間において、電位配線の電位を 変化させると、第 1容量素子を介して駆動電位入力端子の電位を変化させることがで きる。これにより、電気光学素子に強いインパルス表示を行わせて、応答速度を改善 することができると!/、う効果を奏する。
[0058] 本発明の表示装置は、上記課題を解決するために、表示データの書き込みを行う 前記画素に対して、第 1期間に、前記第 1スィッチ素子を導通状態とするとともに、前 記データ信号線駆動回路から前記データ信号線に前記画素の表示データに対応す る電位を出力し、第 2期間に、前記第 1スィッチ素子を導通状態とするとともに、各前 記データ信号線のうちの選択したものに対しては前記データ信号線駆動回路の出力 をハイインピーダンス状態とし、各前記データ信号線のうちの残りのものに対しては前 記データ信号線駆動回路から前記表示データに対応する電位を出力し、第 2期間に 、さらに、前記電気光学素子が前記駆動電位入力端子との間に容量を形成している 対向電極を有する場合に前記対向電極の電位を変化させ、あるいは、表示データの 書き込みを行う前記画素に接続されている前記走査信号線以外の前記走査信号線 の電位を変化させ、第 3期間に、前記第 1スィッチ素子を非導通状態とする、ことを特 徴としている。
[0059] 上記の発明によれば、コストアップ要因や消費電力の増大を抑えながら、電気光学 素子の駆動電位入力端子に印加される電位と基準電位との差で表される電圧の実 効値の、データ信号線に出力される信号電圧の違いに対応した大小差を、当該信号 電圧の振幅よりも大きくすることができる表示装置を容易に実現することができるとい う効果を奏する。
[0060] 本発明の表示装置は、上記課題を解決するために、表示データの書き込みを行う 前記画素に対して、第 1期間に、前記第 1スィッチ素子を導通状態とするとともに、前 記データ信号線駆動回路から前記データ信号線に前記画素の表示データに対応す る電位を出力し、第 2期間に、前記第 1スィッチ素子を導通状態とするとともに、各前 記データ信号線のうちの選択したものに対しては前記データ信号線駆動回路の出力 をハイインピーダンス状態とし、各前記データ信号線のうちの残りのものに対しては前 記データ信号線駆動回路から前記表示データに対応する電位を出力し、第 3期間に 、前記第 1スィッチ素子を非導通状態とし、前記電位配線の電位を変化させる、ことを 特徴としている。
[0061] 上記の発明によれば、電気光学素子の駆動電位入力端子へ印加される電圧の振 幅に余裕ができた分だけ、電気光学素子の駆動電位入力端子に印加される電圧の 振幅が減衰することは見積もった上で、上記第 3期間において、電位配線の電位を 変化させることにより、第 1容量素子を介して駆動電位入力端子の電位を変化させる ことができる。これにより、電気光学素子に強いインパルス表示を行わせて、応答速 度を改善することができると 、う効果を奏する。
[0062] 本発明の表示装置は、上記課題を解決するために、前記電気光学素子は液晶素 子であり、前記駆動電位入力端子は、前記液晶素子の、画素電極に接続された一 方端子であることを特徴として 、る。
[0063] 上記の発明によれば、コストアップ要因や消費電力の増大を抑えながら、電気光学 素子の駆動電位入力端子に印加される電位と基準電位との差で表される電圧の実 効値の、データ信号線に出力される信号電圧の違いに対応した大小差を、当該信号 電圧の振幅よりも大きくすることができる液晶表示装置を実現することができるという 効果を奏する。
[0064] 本発明の表示装置は、上記課題を解決するために、前記電気光学素子は、有機 E L素子と前記有機 EL素子の駆動用 TFTとを含んだ素子であり、前記駆動電位入力 端子は、前記駆動用 TFTのゲート端子であることを特徴として 、る。
[0065] 上記の発明によれば、コストアップ要因や消費電力の増大を抑えながら、電気光学 素子の駆動電位入力端子に印加される電位と基準電位との差で表される電圧の実 効値の、データ信号線に出力される信号電圧の違いに対応した大小差を、当該信号 電圧の振幅よりも大きくすることができる有機 EL表示装置を実現することができるとい う効果を奏する。
[0066] 本発明の表示装置は、上記課題を解決するために、前記第 1スィッチ素子および 前記第 2スィッチ素子は TFTであり、前記導通制御端子はゲート端子であることを特 徴としている。
[0067] 上記の発明によれば、 TFTプロセスを用いて表示装置を構成することができるとい う効果を奏する。
[0068] 本発明の表示装置は、上記課題を解決するために、前記第 1スィッチ素子は TFT であり、前記導通制御端子はゲート端子であることを特徴としている。
[0069] 上記の発明によれば、 TFTプロセスを用いて表示装置を構成することができると ヽ う効果を奏する。
[0070] 本発明の他の目的、特徴、および優れた点は、以下に示す記載によって十分分か るであろう。また、本発明の利点は、添付図面を参照した次の説明によって明白にな るであろう。
図面の簡単な説明
[0071] [図 1]本発明の実施形態を示すものであり、第 1の表示装置が備える画素の構成を示 す回路図である。
[図 2]図 1の画素に表示データを書き込むときの第 1の表示装置の第 1の動作を示す タイミングチャートである。
[図 3]図 2の動作結果を第 1の数値例で示す動作図である。 圆 4]図 2の動作結果を第 2の数値例で示す動作図である。
圆 5]図 1の画素に表示データを書き込むときの第 1の表示装置の第 2の動作を示す タイミングチャートである。
圆 6]本発明の実施形態を示すものであり、第 1の表示装置の構成を示すブロック図 である。
圆 7]図 1の画素の変形例の構成を示す回路図である。
圆 8]本発明の実施形態を示すものであり、第 2の表示装置の構成を示すブロック図 である。
圆 9]図 8の第 2の表示装置においてソースドライバ回路が備える出力回路の構成を 示す回路ブロック図である。
圆 10]図 8の第 2の表示装置が備える画素の構成を示す回路図である。
圆 11]図 10の画素に表示データを書き込むときの第 2の表示装置の第 1の動作を示 すタイミングチャートである。
圆 12]図 10の画素に表示データを書き込むときの第 2の表示装置の第 2の動作を示 すタイミングチャートである。
圆 13]図 10の画素の変形例の構成を示す回路図である。
圆 14]本発明の実施形態を示すものであり、第 3の表示装置の構成を示すブロック図 である。
圆 15]図 14の第 3の表示装置が備える画素に表示データを書き込むときの第 3の表 示装置の第 1の動作を示すタイミングチャートである。
圆 16]図 14の第 3の表示装置が備える画素に表示データを書き込むときの第 3の表 示装置の第 2の動作を示すタイミングチャートである。
圆 17]従来技術を示すものであり、表示装置の構成を示す回路ブロック図である。
[図 18]図 17の表示装置の動作を示すタイミングチャートである。
[図 19]従来技術を示すものであり、表示装置の構成を示す回路ブロック図である。 圆 20]図 20の表示装置に備えられる DZA変換回路の第 1の構成を示す回路図で ある。
圆 21]図 20の表示装置に備えられる DZA変換回路の第 2の構成を示す回路図で ある。
圆 22]図 20の表示装置に備えられる DZA変換回路の第 3の構成を示す回路図で ある。
圆 23]DZA変換回路の出力にアナログバッファが接続される構成を示す回路図で ある。
符号の説明
1、 16、 36 表示装置
18 ソースドライバ回路 (データ信号線駆動回路）
51 有機 EL素子を含んだ素子 (電気光学素子）
Aij、 Aij (1)、 Aij (1 ' )、 Aij (2)、 Aij (2' )
画素
Gi ゲート配線 (走査信号線）
Gai ゲート配線 (第 1走査信号線)
Gbi ゲート配線 (第 2走査信号線)
¾ ソース配線 (データ信号線）
Ui 補助容量配線 (電位配線）
Ql TFT (第 1スィッチ素子）
Q2 TFT (第 2スィッチ素子）
Cs 補助容量 (第 1容量素子）
Cp 補助容量 (第 2容量素子）
LC 液晶素子 (電気光学素子）
com 対向電極
発明を実施するための最良の形態
[0073] 〔実施の形態 1〕
本発明の一実施形態について、図 1ないし図 7を用いて説明すれば以下の通りで ある。
[0074] 図 6に、本実施形態に係る第 1の表示装置である表示装置 1の構成を示す。この表 示装置 1は、表示パネル 2、ソースドライバ回路 3、ゲートドライバ回路 4、および、補 助容量ドライバ回路 5を備えている。
[0075] 表示パネル 2は、 n本のゲート配線 (第 1走査信号線) Gaiおよびゲート配線 (第 2走 查信号線) Gbi (i= l〜n)と m本のソース配線 (データ信号線） Sj (j = l〜m)との各 交差箇所に対応して配置された画素 Aijを備えて 、る。ゲート配線 Gaiとゲート配線 G biとは、後述するゲートドライバ回路 (走査信号線駆動回路) 4力 表示パネル 2上に 互いに平行に引き出されている。本実施形態におけるゲート配線 (走査信号線）は、 このゲート配線 Gaiとゲート配線 Gbiとの対力 各画素 Aijに対応するように設けられ たものである。ソース配線 ¾は、後述するソースドライバ回路 (データ信号線駆動回路 ) 3から表示パネル 2上に引き出されている。さらに、ゲート配線 Gai, Gbiと平行に、 補助容量配線 (電位配線) Uiが、後述する補助容量ドライバ回路 5から表示パネル 2 上に引き出されている。
[0076] ゲート配線 Gai, Gbiおよび補助容量配線 Uiは、ソース配線 Sjと直交するように配 置されている。
[0077] ソースドライバ回路 3は、 mビットのシフトレジスタ 6、 m X 6ビットのレジスタ 7、 mX 6 ビットのラッチ 8、および、 m個の 6ビット DZ A変換回路 9を備えている。
[0078] シフトレジスタ 6の先頭へスタートパルス SPが入力される。そのスタートパルス SPは クロック elkでシフトレジスタ 6内を転送され、レジスタ 7にタイミングパルス SSPとして出 力される。レジスタ 7は、シフトレジスタ 6から送られてくるタイミングパルス SSPにより、 入力された 6ビットのデータ Dxを、対応するソース配線 Sjの位置に保持する。ラッチ 8 は、この保持された m X 6ビットのデータをラッチパルス LPのタイミングで取り込み、 D ZA変換回路 9へ出力する。 DZA変換回路 9のそれぞれは、入力された 6ビットのデ ータに対応した電位を、対応するソース配線 ¾へ出力する。
[0079] ゲートドライバ回路 4は、シフトレジスタ 10、および、論理回路 Zバッファ 11を備えて いる。シフトレジスタ 10には、スタートパルス YIおよびクロック wckが入力される。この 入力されたスタートパルス YIは、クロック wckによりシフトレジスタ 10内を転送される。 論理回路 Zバッファ 11は、シフトレジスタ 10の各段の出力信号と、外部から入力され た制御信号 YOEとの論理演算積 (AND)をとり、その演算結果を、各ゲート配線 Gai , Gbiへ選択電位ある 、は非選択電位として供給する。 [0080] このようにして、ソースドライバ回路 3およびゲートドライバ回路 4は、画素 Aijへの表 示データの書き込みを、ゲート配線 Gai, Gbiを線順次に選択してゲート配線 Gai, G bi単位で行う。
[0081] 補助容量ドライバ回路 5は、シフトレジスタ 12およびアナログスィッチ回路 13を備え ている。シフトレジスタ 12には、選択信号 CIおよびクロック yckが入力される。この入 力された選択信号 CIは、クロック yckによりシフトレジスタ 12内を転送される。アナログ スィッチ回路 13は、シフトレジスタ 12の各段の出力信号と、外部力も入力された制御 信号 COEとの論理演算を行い、その演算結果に対応した電位を、各補助容量配線 Uiへ供給する。
[0082] 図 1に、画素 Aijとしての画素 Aij (1)の構成を示す。画素 Aij (1)は、 TFT (第 1スィ ツチ素子）： Ql、液晶素子 (電気光学素子) LC、補助容量 (第 1容量素子) Cs、 TFT (第 2スィッチ素子）： Q2、および、補助容量 (第 2容量素子) Cpを備えている。なお、 同図には、 4つの画素 Aij (l) , Ai+ lj (l) , Aij + l (l)、および、 Ai+ lj + l (l)が 示されている。
[0083] TFT: Q1のゲート端子 (導通制御端子）はゲート配線 Gaiに接続されており、ソース 端子はソース配線 ¾に接続されており、ドレイン端子は画素電極 14に接続されてい る。この画素電極 14が液晶素子 LCの一方端子および補助容量 Csの一方端子と接 続されている。液晶素子 LCの他方端子は対向電極 comに接続され、補助容量 Csの 他方端子は補助容量 Cpの一方端子に接続されている。この補助容量 Cpの他方端 子は補助容量配線 Uiに接続されている。ここでは、補助容量 Csと補助容量じ との 接続点を接続点 15とする。また、 TFT: Q2のゲート端子 (導通制御端子）はゲート配 線 Gbiに接続されており、ソース端子はソース配線 ¾に接続されており、ドレイン端子 は接続点 15に接続されて!、る。
[0084] ここで、画素電極 14および補助容量 Csの一方端子に接続されている液晶素子 LC の一方端子は、液晶素子 LCを駆動するための電位が入力される駆動電位入力端子 として機能する。
[0085] 次に、図 2のタイミングチャートを用いて、画素 Aij (1)に表示データの書き込みを行 うときの表示装置 1の動作を説明する。 [0086] 図 2には、ゲート配線 Gai, Gbi, Gai+ 1, Gbi+ 1、ソース配線 Sj, Sj + 1、補助容 量配線 Ui, Ui+ 1、および、対向電極 comの、それぞれの電位が示されている。な お、対向電極 comには、図示しないスィッチ回路により電位が供給される。また、同 図では、 1フレーム期間を 1F、 1水平期間を 1Hと表記してある。
[0087] まず、図 2の時刻 0〜時刻 tlが第 1フレームの第 1期間であり、ゲート配線 Gaiに電 位 GH (選択電位)を印加し、ゲート配線 Gbiに電位 GL (非選択電位)を印加する。こ のことにより、 TFT: Q1が ON状態となる。また、 TFT: Q2は OFF状態となる。このと き、図 6の DZA変換回路 9から映像データ Dxijに対応した電位 Vaがソース配線 Sj へ供給される。このことにより、画素電極 14の電位は Vaとなる。なお、接続点 15の電 位はこの段階では不明なので Vyとする。
[0088] この第 1期間の直前に、補助容量配線 Uiの電位が Veで対向電極 comの電位が V gであるときに、画素電極 14に電位 Vrが保持され、接続点 15に電位 Vzが保持され ていたと仮定する。
[0089] このとき、上記第 1期間では接続点 15の電荷が保持されるので、第 1期間における 接続点 15の電位を Vyとすると、
Cs (Vz-Vr) +Cp (Vz— Ve)
= Cs (Vy-Va) +Cp (Vy-Ve) …（9)
となる。なお、 Csは補助容量 Csの容量値であり、 Cpは補助容量 Cpの容量値である (9)式から、
(Cs + Cp) Vy = (Cs + Cp) Vz + Cs (Va— Vr)
.•.Vy=Vz + Cs (Va-Vr) / (Cs + Cp) · · · (10)
となる。
[0090] 次に、時刻 tl〜時刻 2tlが第 2期間であり、ゲート配線 Gaiに電位 GL (非選択電位 )を印加し、 TFT: Q1を OFF状態とする。また、ゲート配線 Gbiに電位 GH (選択電位 )を印加し、 TFT: Q2を ON状態とする。
[0091] このときも、 DZ A変換回路 9から映像データ Dxijに対応した電位 Vaがソース配線 ¾へ供給され続けている。 [0092] このことにより、接続点 15の電位は Vaとなる。なお、このとき画素電極 14の電位は Vxへ変化する。
[0093] そこで、この電位 Vxと電位 Va, Vyとの関係を求める。
[0094] この第 1フレームの第 1期間と第 2期間とで、画素電極 14に溜められた電荷は保持 されるので、液晶素子 LCの容量値を Clcとすると、
Cs (Va-Vy) +Clc (Va— Vg)
= Cs (Vx-Va) +Clc (Vx-Vg) · · · (11)
となる。なお本実施の形態では、対向電極 comの電位は第 2期間でも Vgのままであ る。（11)式から、
(Cs + Clc)Vx= (Cs + Clc) Va + Cs (Va - Vy)
.'. Vx = Va + Cs (Va - Vy) / (Cs + Clc) · · · (12)
となる。
[0095] ここで、 Va— Vyが正なら Vx>Vaとなる。そして、画素電極 14に与える電位を 1フ レーム毎に極性反転させることを考えれば、 Vz< 0となり、（10)式力も Vyく 0となり 得るので、 Va—Vy>0とすることができる。
[0096] 次に、時刻 2tl〜時刻 tfが第 3期間であり、ゲート配線 Gai, Gbiがともに電位 GL ( 非選択電位）となり、 TFT: Q1, Q2がともに OFF状態となる。
[0097] このこと〖こより、上記画素電極 14と接続点 15との電荷が保持される。
[0098] 次に、時刻 tf〜時刻 tf +tlが画素 Aij (1)にとつての第 2フレームの第 1期間であり 、ゲート配線 Gaiに電位 GH (選択電位）が印加され、ゲート配線 Gbiに電位 GL (非選 択電位）が印加される。このことにより、 TFT: Q1が ON状態となる。また、この間、 TF T: Q2は OFF状態となる。このとき、 DZA変換回路 9から映像データ Dxijに対応し た電位 Vbがソース配線 ¾へ供給される。
[0099] このことにより、画素電極 14は電位 Vbとなる。このとき、接続点 15の電位が変化し Vsとなる。その接続点 15の電荷力 S (第 2フレームの第 2期間以降)保持されることから
Cs ( Va— Vx) + Cp (Va Ve)
= C s ( Vs - Vb) + Cp ( Vs - Vf ) · · · (13) となる。なお、この第 2フレームでは補助容量配線 Uiの電位を Vfとする。
[0100] このことから、このときの接続点 15の電位 Vsは、
(Cs + Cp)Vs
= (Cs + Cp) Va + Cs (Vb - Vx) +Cp (Vf-Ve)
.'.Vs=Va+ (Cs (Vb-Vx) +Cp (Vf-Ve) ) / (Cs + Cp)
•••(14)
となる。
[0101] さらに、時刻 tf+tl〜時刻 tf+ 2tlが画素 Aij (l)にとつての第 2フレームの第 2期 間であり、ゲート配線 Gaiに電位 GL (非選択電位)を印加し、 TFT: Q1を OFF状態と する。また、ゲート配線 Gbiに電位 GH (選択電位)を印加し、 TFT: Q2を ON状態と する。このときも、 DZA変換回路 9から映像データ Dxijに対応した電位 Vbがソース 配線 ¾へ供給され続ける。
[0102] このことにより、接続点 15の電位は Vbとなる。なお、このとき画素電極 14の電位は Vtに変化する。
[0103] そこで、この電位 Vtと電位 Vb, Vsとの関係を求める。
[0104] この第 2フレームの第 1期間と第 2期間とで画素電極 14に溜められた電荷は保持さ れるので、
Cs (Vb-Vs) +Clc (Vb-Vh)
= Cs (Vt-Vb) +Clc (Vt-Vh) …（15)
となる。なお、 Vhはこのフレームの第 1〜第 2期間における対向電極 comの電位であ る。
[0105] このこと力ら、
(Cs + Clc) Vt = (Cs + Clc) Vb + Cs (Vb— Vs)
.'. Vt = Vb + Cs (Vb - Vs) / (Cs + Clc) · · · (16)
となる。
[0106] そこで、この繰り返しにより画素電極 14と接続点 15との電位がどのように変化する かを初期状態 Vr=Vz = OV、補助容量配線 Uiの電位 Ve = OV, Vf= 2V、対向電 極 comの電位一 Vg= Vh= IVにお!/、て調べると以下のようになる。 [0107] すなわち、ソースドライバ回路 3の出力電圧が Va=—Vb = 2V (フレーム反転駆動 なので、静止画表示時には Va=— Vbとなる）のとき、画素電極 14と接続点 15との電 位は図 3のようになる。
[0108] 図 3から、電位 Vr, Vzの初期状態に依らず、第 2期間で画素電極 14の電位が Vx
= 3. 2V(Vt= - 3. 2V)の値に収束することが判る。
[0109] 一方、ソースドライバ回路 3の出力電圧が Va=— Vb = OV (フレーム反転駆動なの で、静止画表示時には Va=— Vb)のとき、画素電極 14と接続点 15との電位は図 4 のようになる。
[0110] 図 4力ら、電位 Vr, Vzの初期状態に依らず、第 2期間で画素電極 14の電位が Vx
=0. 4V(Vt= -0. 4V)の値に収束することが判る。
[0111] 仮に画素電極 14の電位 Vx= 3. 2Vを Von, Vx=0. 4Vを Voffとする。図 3および 図 4から、本実施形態において、ソースドライバ回路 3の出力電圧振幅が 2Vであるの に対して、液晶素子 LCに印加される on電圧 Vonと off電圧 Voffとの差が 2. 8Vとな つたことが判る。
[0112] これは、（12)式を用いて説明したように Vx>Vaとすることができる分、液晶素子 L Cへ印加される onZoff電圧振幅をソースドライバ回路 3の出力電圧振幅よりも大きく することができることを意味している。従って、駆動電位入力端子である画素電極 14 の電位と、基準電位である対向電極 comの電位との差で表される電圧、すなわち液 晶素子 LCに印加される電圧の 1フレーム期間にわたる実効値の、ソース配線 ¾に出 力される信号電圧の違いに対応した大小差を、ソースドライバ回路 3の出力電圧の振 幅よりも大きくすることができる。なお、画素電極 14の電位は、 1フレーム期間の各時 点において、常に対向電極 comの電位以上である力、常に対向電極 comの電位以 下である電位とする。
[0113] これにより、 1フレーム期間内で液晶素子 LCに印加される電圧を変化させても、該 電圧の実効値の、ソース配線 ¾に出力される信号電圧の違いに対応した大小差を 大きく確保することができ、所望の実効値を確保するためにソースドライバ回路 3の出 力電圧の振幅を大きくする必要がないので、コストアップや消費電力の増大を抑える ことができる。 [0114] 以上により、コストアップ要因や消費電力の増大を抑えながら、液晶素子 LCに印加 される電圧の実効値の、ソース配線 ¾に出力される信号電圧の違いに対応した大小 差を、当該信号電圧の振幅よりも大きくすることができる表示装置を実現することがで きる。
[0115] また、液晶素子 LCへ印加される onZoff電圧振幅を大きくすることができるので、 使用することのできる液晶の選択範囲が広がり、より低粘性の液晶を使うことができる 。このことにより、液晶素子 LCの応答速度を改善することができる。また、高コントラス トの液晶を使用することも可能になり、コントラストを改善することができる。また、同じ 液晶を同じ実効値で駆動するように使う場合には、ソースドライバ回路 3の出力電圧 振幅が抑えられるので、これによつても低消費電力化を図ることができる。
[0116] また、このように液晶素子 LCに印加される onZoff電圧振幅を大きくすることができ るので、その電圧振幅に余裕ができた分だけ、液晶素子 LCに印加される onZoff電 圧振幅が減衰することは見積もった上で、図 5に示すように、補助容量配線 Uiの電 位を 1フレーム期間内で変化させることもできる。図 5では、第 3期間の前半部分で補 助容量配線 Uiの電位を Vfとして、他の期間の電位 Veとは異ならせている。補助容 量配線 Uiの電位を異ならせれば、補助容量 Cpおよび補助容量 Csを介して画素電 極 14の電位を変化させることができる。
[0117] このことにより、液晶素子 LCに強いインノ ルス表示を行わせて、液晶応答速度を改 善することができる。なお、図 5において液晶応答速度が改善できるのは、 1フレーム 期間の前半において補助容量配線 Uiの電位を Vfとして、液晶素子 LCに、より大き な電圧を印加した力 でもある。
[0118] なお、本実施形態では電気光学素子として液晶素子 LCを用いたが、電気光学素 子はこれに限らず、例えば、有機 EL素子を含んだ素子を用いることもできる。
[0119] 図 7に、電気光学素子に有機 EL素子を含んだ素子 51を用いた画素 Aij (l ' )の構 成を示す。なお、図 1の画素 Aij (l)と同じ機能を有する素子には同じ符号を付し、そ の説明を省略する。
[0120] 画素 Aij (l ' )は、 TFT (第 1スィッチ素子）： Ql、有機 EL素子 EL1、駆動用 TFT:
QD、補助容量 (第 1容量素子) Cs、 TFT (第 2スィッチ素子）： Q2、および、補助容量 (第 2容量素子) Cpを備えている。有機 EL素子 EL1と駆動用 TFT: QDとは、有機 E L素子を含んだ素子 51を構成している。また、表示パネル 2には、ゲート配線 Gai'G bi、ソース配線 Sj、電位配線 Ui、および、電源配線 Vpが配置されている。電源配線 Vpは、表示パネル 2上に別途設けられた電圧源から、画素 Aij (l ' )の各行に 1本ず つ対応して配置されるように引き出された配線である。
[0121] 駆動用 TFT: QDは p型 TFTからなり、そのゲート端子は補助容量 Csの一方端子 および TFT: Q1に、ソース端子は電源配線 Vpに、ドレイン端子は有機 EL素子 EL1 のアノードに、それぞれ接続されている。有機 EL素子 EL1の力ソードは共通電極 co mに接続されている。この構成では、駆動用 TFT: QDのゲート端子に印加される電 位によって有機 EL素子 EL1に流れる電流が決まり、有機 EL素子 EL1がその電流に 対応した輝度で発光するすなわち駆動されるため、駆動用 TFT: QDのゲート端子は 、有機 EL素子を含んだ素子 51の駆動電位入力端子として機能する。
[0122] また、ここでは、基準電位は電源配線 Vpの電位 Vpであり、駆動電位入力端子であ る駆動用 TFT: QDのゲート端子と基準電位である電位 Vpとの差で表される電圧は、 駆動用 TFT: QDのゲート'ソース間電圧である。従って、当該ゲート'ソース間電圧 の 1フレーム期間にわたる実効値は、有機 EL素子 EL1に流れる電流の大きさ、従つ て有機 EL素子 EL 1の輝度に対応したものとなる。
[0123] 画素 Aij (l ' )では、（11)式以降の各式において Ccl=0とおいた式で動作が説明 される。また、図 2および図 5における comの電位変化は液晶素子 LCの共通電極 co mの電位変化であるので、ここではそれはな!/、ものとする。
[0124] 〔実施の形態 2〕
本発明の他の実施形態について、図 8ないし図 13を用いて説明すれば、以下の通 りである。
[0125] 図 8に、本実施形態に係る第 2の表示装置である表示装置 16の構成を示す。
[0126] 表示装置 16は、表示パネル 17、ソースドライバ回路 18、ゲートドライバ回路 19、お よび、補助容量ドライバ回路 5を備えている。
[0127] 表示パネル 17は、 n本のゲート配線（走査信号線） Gi(i= l〜n)と m本のソース配 線 (データ信号線) Sj (j = 1〜！ n)との各交差箇所に対応して配置された画素 Aijを備 えている。ゲート配線 Giは、後述するゲートドライバ回路 (走査信号線駆動回路） 19 力も表示パネル 17上に引き出されている。ソース配線 ¾は、後述するソースドライバ 回路 (データ信号線駆動回路） 18から表示パネル 17上に引き出されている。さらに、 ゲート配線 Giと平行に、補助容量配線 (電位配線) Uiが、後述する補助容量ドライバ 回路 5から表示パネル 17上に引き出されている。
[0128] ゲート配線 Giおよび補助容量配線 Uiは、ソース配線 ¾と直交するように配置されて いる。
[0129] ソースドライバ回路 18は、 mビットのシフトレジスタ 6、 m X 6ビットのレジスタ 7、 m X
6ビットのラッチ 8、および、 m個の 6ビットの出力回路 20を備えている。
[0130] シフトレジスタ 6の先頭へスタートパルス SPが入力される。そのスタートパルス SPは クロック elkでシフトレジスタ 6内を転送され、レジスタ 7にタイミングパルス SSPとして出 力される。レジスタ 7は、シフトレジスタ 6から送られてくるタイミングパルス SSPにより、 入力された 6ビットのデータ Dxを、対応するソース配線 Sjの位置に保持する。ラッチ 8 は、この保持された m X 6ビットのデータをラッチパルス LPのタイミングで取り込み、出 力回路 20へ出力する。出力回路 20のそれぞれは、入力された 6ビットのデータに対 応した電位を、対応するソース配線 ¾へ出力する。
[0131] ゲートドライバ回路 19は、シフトレジスタ 31、および、論理回路 Zバッファ 32を備え ている。シフトレジスタ 31には、スタートパルス YIおよびクロック wckが入力される。こ の入力されたスタートパルス YIは、クロック wckによりシフトレジスタ 31内を転送される 。論理回路 Zバッファ 32は、シフトレジスタ 31の各段の出力信号と、外部から入力さ れた制御信号 YOEとの論理演算積 (AND)をとり、その演算結果を、各ゲート配線 G iへ選択電位あるいは非選択電位として供給する。また、論理回路 Zバッファ 32には 制御信号 HPが入力され、制御信号 HPがローであるときに、非選択電位を出力する ゲート配線 Giに接続される出力がハイインピーダンスとなり、このゲート配線 Giと論理 回路 Zバッファ 32の出力との間はオープン状態となる。また、選択電位を出力するゲ ート配線 Giについては、ハイインピーダンスにすることもしないことも可能であり、これ は例えば、論理回路 Zバッファ 32の各出力にアナログスィッチを設けて、それらの各 ゲート信号を選択するようにすることで実現することができる。また、選択電位をハイ の信号、非選択電位をローの信号として、この信号と選択期間の後半だけハイとなる 信号との論理積を取って、上記アナログスィッチのゲート端子に与えれば、非選択状 態のゲート配線 Giのみハイインピーダンス状態とすることができる。
[0132] このようにして、ソースドライバ回路 18およびゲートドライバ回路 19は、画素 Aijへの 表示データの書き込みを、ゲート配線 Giを線順次に選択することによりゲート配線 Gi 単位で行う。
[0133] 補助容量ドライバ回路 5は、シフトレジスタ 12およびアナログスィッチ回路 13を備え ている。シフトレジスタ 12には、選択信号 CIおよびクロック yckが入力される。この入 力された選択信号 CIは、クロック yckによりシフトレジスタ 12内を転送される。アナログ スィッチ回路 13は、シフトレジスタ 12の各段の出力信号と、外部力も入力された制御 信号 COEとの論理演算を行い、その演算結果に対応した電位を、各補助容量配線 Uiへ供給する。
[0134] 出力回路 20は、図 9に示すように、 5ビットの DZA変換回路 33、論理和回路 34、 および、トランジスタ Q3を備えている。トランジスタ Q3はここでは n型の MOSトランジ スタカ なり、 DZA変換回路 33の出力をソース配線 ¾に対して導通させるか遮断さ せるかを切り替えるスィッチ素子である。論理和回路 34の出力は、トランジスタ Q3の ゲート端子に接続されている。
[0135] DZ A変換回路 33には、ラッチ 8から 6ビットのデータ Dxijのうち下位 5ビット (J0〜J 4)が入力され、 DZA変換回路 33はこれをアナログ電圧に変換してソース配線 ¾に 出力する電圧とする。論理和回路 34は 2入力であり、一方の入力には、データ Dxij の上位 1ビット CF5)が入力され、他方の入力には、制御信号 HPが入力される。論理 和回路 34は、これらの論理和演算を行って、トランジスタ Q3の導通および遮断を制 御する。論理和回路 34の両方の入力がローのときのみトランジスタ Qは遮断状態とな り、それ以外では導通状態となる。トランジスタ Qが遮断状態となれば、ソース配線 ¾ と出力回路 20との間はオープン状態となる。
[0136] このようにして、ソースドライバ回路 18の出力回路 20は、その出力を、各ソース配線 ¾に対して選択的にハイインピーダンス状態とすることが可能である。
[0137] 図 10に、画素 Aijとしての画素 Aij (2)の構成を示す。画素 Aij (2)は、 TFT (第 1ス イッチ素子）： Ql、液晶素子 (電気光学素子) LC、および、補助容量 (第 1容量素子） Csを備えている。なお、同図には、 4つの画素 Aij (2) , Ai+ lj (2) , Aij + 1 (2)、お よび、 Ai+ lj + 1 (2)が示されて!/、る。
[0138] TFT: Q1のゲート端子 (導通制御端子）はゲート配線 Giに接続され、ソース端子は ソース配線 ¾に接続され、ドレイン端子は画素電極 35に接続されている。また、画素 電極 35は、液晶素子 LCの一方端子と補助容量 Csの一方端子とに接続されている。 液晶素子 LCの他方端子は対向電極 comに接続され、補助容量 Csの他方端子は補 助容量配線 Uiに接続されて 、る。
[0139] ここで、画素電極 35および補助容量 Csの一方端子に接続されている液晶素子 LC の一方端子は、液晶素子 LCを駆動するための電位が入力される駆動電位入力端子 として機能する。
[0140] 次に、図 11のタイミングチャートを用いて、画素 Aij (2)に表示データの書き込みを 行うときの表示装置 16の動作を説明する。
[0141] 図 11には、ゲート配線 Gi, Gi+ 1、図 9の論理和回路 34の出力 Dj, Dj + 1、ソース 配線 Sj, Sj + 1、補助容量配線 Ui, Ui+ 1、および、対向電極 comの、それぞれの 電位が示されている。なお、対向電極 comには、図示しないスィッチ回路により電位 が供給される。また、同図では、 1フレーム期間を 1F、 1水平期間を 1Hと表記してあ る。
[0142] 図 11において、まず、時刻 0〜時刻 tlが第 1フレームの第 1期間であり、ゲート配線 Giに電位 GH (選択電位)を印加し、その他のゲート配線 Gk(k≠i)に電位 GL (非選 択電位)を印加する。このこと〖こより、ゲート配線 Giに接続されている画素に対応した TFT: Q1が ON状態となる。また、このとき、ゲート配線 Gkに接続されている画素に 対応した TFT： Q1は OFF状態となる。
[0143] このとき、 DZ A変換回路 33からソース配線 Sjへ、映像データ Dxijが例えば電位 V aとして供給される。また、ソース配線 Sj + 1へ、映像データ Dxij + 1が例えば電位 Vc として供給される。
[0144] なお、このとき、対向電極 comの電位は Vgである。
[0145] 次に、時刻 tl〜時刻 2tlが第 2期間であり、制御信号 HPをローとする。このときゲ ート配線 Giには引き続き電位 GHを印加することも可能であり、ゲート配線 Giと論理 回路 Zバッファ 32の出力との間をオープン状態とすることも可能である。一方、ゲート 配線 Gkと論理回路/バッファ 32との間はオープン状態とし、ゲート配線 Gkの電荷を 保持させる。なお、この場合もゲート配線 Gkと画素電極 35との相対電位は維持され るので、ゲート配線 Gkに接続されている画素に対応した TFT: Q1は OFF状態を維 持することができる。
[0146] このとき、映像データ Dxijの上位 1ビット (J5)がハイ状態であれば、論理和回路 34 の出力 Djがノ、ィ状態 (DH)となってトランジスタ Q3が導通状態となり、 DZA変換回 路 33からソース配線 ¾に映像データ Dxijが供給される。
[0147] 一方、映像データ Dxijの上位 1ビット (J5)がロー状態であれば、論理和回路 34の 出力 Djがロー状態 (DL)となってトランジスタ Q3が遮断状態となり、ソース配線 ¾と、 ソース配線 ¾に対応する出力回路 20との間はオープン状態となる。
[0148] この状態で、対向電極 comの電位を Vgから Vkに変化させる。このことにより、ォー プン状態のソース配線 Sjでは、画素電極 35と対向電極 comとの電位差 Va— Vgが 保持される。なお、表示装置 16では表示パネル 17の交流駆動を行うので、反対極 性では、対向電極 comの電位を第 1期間では Vhとし、第 2期間では Vpに変化させる
[0149] 一方、 DZA変換回路 33に接続されたソース配線 ¾ + 1では、ソース配線 ¾ + 1の 電位 Vcが維持される。このため、画素電極 35と対向電極 comとの電位差は Vc— Vk となる。
[0150] ソースドライバ回路 18の出力電圧振幅を Vd (off) -Vd (on)とすると、対向電極 co mの電位変化は Vk—Vgであるので、画素電極 35における電圧振幅は Vd (off) -V d (on) +Vk— Vgとなる。
[0151] そこで、
I Vd (off) -Vd (on) +Vk~Vg |
> I Vd (off)— Vd (on) I · ' · (17)
となるように電圧 Vk— Vgを設定すれば、画素電極 35へ印加される電圧の振幅を、ソ ースドライバ回路 18の出力電圧振幅よりも大きくすることができる。 [0152] 仮に Va=0V、 Vc = 2Vとして、 Vg=— IV、 Vk=— 2Vとすれば、画素電極 35に 印加される電圧の振幅は、
Va-Vg= lV
Vc-Vk=4V
となる。これは、 DZA変換回路 33の電圧振幅 2Vよりも、対向電極 comの電位変化 Vg— Vk分だけ広がった電圧振幅となる。
[0153] なお、上記の画素 Aij (2)の駆動方法では、補助容量配線 Uiの電位は、交流駆動 に合わせて 1フレームごとに Veと Vfとに入れ替わって設定されるが、 1フレーム期間 内では一定とする。
[0154] 画素電極 35に印加される電圧の振幅が大きくなつたことは、液晶素子 LCへ印加さ れる onZoff電圧振幅をソースドライバ回路 18の出力電圧振幅よりも大きくすること ができることを意味している。従って、駆動電位入力端子である画素電極 35の電位と 、基準電位である対向電極 comの電位との差で表される電圧、すなわち液晶素子 L Cに印加される電圧の 1フレーム期間にわたる実効値の、ソース配線 ¾に出力される 信号電圧の違いに対応した大小差を、ソースドライバ回路 18の出力電圧の振幅より ち大さくすることがでさる。
[0155] これにより、 1フレーム期間内で液晶素子 LCに印加される電圧を変化させても、該 電圧の実効値の、ソース配線 ¾に出力される信号電圧の違いに対応した大小差を 大きく確保することができ、所望の実効値を確保するためにソースドライバ回路 18の 出力電圧の振幅を大きくする必要がないので、コストアップや消費電力の増大を抑え ることがでさる。
[0156] 以上により、コストアップ要因や消費電力の増大を抑えながら、液晶素子 LCに印加 される電圧の実効値の、ソース配線 ¾に出力される信号電圧の違いに対応した大小 差を、当該信号電圧の振幅よりも大きくすることができる表示装置を実現することがで きる。
[0157] また、液晶素子 LCへ印加される onZoff電圧振幅を大きくすることができるので、 使用することのできる液晶の選択範囲が広がり、より低粘性の液晶を使うことができる 。このことにより、液晶素子 LCの応答速度を改善することができる。また、高コントラス トの液晶を使用することも可能になり、コントラストを改善することができる。また、同じ 液晶を同じ実効値で駆動するように使う場合には、ソースドライバ回路 18の出力電圧 振幅が抑えられるので、これによつても低消費電力化を図ることができる。
[0158] また、このように液晶素子 LCに印加される onZoff電圧振幅を大きくすることができ るので、その電圧振幅に余裕ができた分だけ、液晶素子 LCに印加される onZoff電 圧振幅が減衰することは見積もった上で、図 12に示すように、補助容量配線 Uiの電 位を 1フレーム期間内で変化させることもできる。図 12では、第 3期間の前半部分で 補助容量配線 Uiの電位を Vfとして、他の期間の電位 Veとは異ならせている。補助 容量配線 Uiの電位を異ならせれば、補助容量 Csを介して画素電極 35の電位を変 ィ匕させることができる。
[0159] このことにより、液晶素子 LCに強いインノ ルス表示を行わせて、液晶応答速度を改 善することができる。なお、図 12において液晶応答速度が改善できるのは、 1フレー ム期間の前半において補助容量配線 Uiの電位を Vfとして、液晶素子 LCに、より大 きな電圧を印加した力 でもある。
[0160] なお、実際のパネルではソース配線 ¾とゲート配線 Gkとの間に浮遊容量がある。そ こで、第 2期間に、非選択ゲート配線 Gkへの出力をハイインピーダンス状態としない で、総ての非選択ゲート配線 Gkの電位を GLから GL—Vg+Vkに変化させることが 好ましい。むしろ、ソース配線 ¾と総ての非選択ゲート配線 Gkとの間に形成される浮 遊容量の方が、画素電極 35と対向電極 comとの間の容量よりも大きいので、対向電 極 comの電位を Vgとしたまま、非選択ゲート配線 Gkの電位を GLから GL— Vg+Vk +V a (なお、この電圧 V aは、ソース配線 Sjと対向電極 comとの間の容量結合の影 響を考慮し、ハイインピーダンス状態のソース配線 ¾の電位を Vg+Vkだけ変化さ せる為に、非選択ゲート配線 Gkの電位を余分に変化させた分である）に変化させて も、ソース配線 ¾の電位を Vg—Vkだけ変化させることができる。なお、このとき、選択 されたゲート配線 Giの電位は変化させても良いし、変化させなくても良い。これは、 Q VGAでもゲート配線数が 240本 (横型表示)や 320本 (縦型表示）と多 、ので、選択 されたゲート配線 Gil本分の電位変化はソース配線 ¾の電位に余り影響しないため である。第 2期間が終了したら TFT: Q1を OFF状態とすることは前述の例と同じであ る。
[0161] なお、本実施形態では電気光学素子として液晶素子 LCを用いたが、電気光学素 子はこれに限らず、例えば、有機 EL素子を含んだ素子を用いることもできる。
[0162] 図 13に、電気光学素子に有機 EL素子を含んだ素子 51を用いた画素 Aij (2' )の 構成を示す。なお、図 10の画素 Aij (2)と同じ機能を有する素子には同じ符号を付し 、その説明を省略する。
[0163] 画素 Aij (2' )は、 TFT (第 1スィッチ素子）： Ql、有機 EL素子 EL1、駆動用 TFT:
QD、および、補助容量 (第 1容量素子) Csを備えている。有機 EL素子 EL1と駆動用 TFT: QDとは、有機 EL素子を含んだ素子 51を構成している。また、表示パネル 17 には、ゲート配線 Gi、ソース配線 Sj、電位配線 Ui、および、電源配線 Vpが配置され ている。電源配線 Vpは、表示パネル 17上に別途設けられた電圧源から、画素 Aij (2 ' )の各行に 1本ずつ対応して配置されるように引き出された配線である。
[0164] 駆動用 TFT: QDは p型 TFTからなり、そのゲート端子は補助容量 Csの一方端子 および TFT: Q1に、ソース端子は電源配線 Vpに、ドレイン端子は有機 EL素子 EL1 のアノードに、それぞれ接続されている。有機 EL素子 EL1の力ソードは共通電極 co mに接続されている。この構成では、駆動用 TFT: QDのゲート端子に印加される電 位によって有機 EL素子 EL1に流れる電流が決まり、有機 EL素子 EL1がその電流に 対応した輝度で発光するすなわち駆動されるため、駆動用 TFT: QDのゲート端子は 、有機 EL素子を含んだ素子 51の駆動電位入力端子として機能する。
[0165] また、ここでは、基準電位は電源配線 Vpの電位 Vpであり、駆動電位入力端子であ る駆動用 TFT: QDのゲート端子と基準電位である電位 Vpとの差で表される電圧は、 駆動用 TFT: QDのゲート'ソース間電圧である。従って、当該ゲート'ソース間電圧 の 1フレーム期間にわたる実効値は、有機 EL素子 EL1に流れる電流の大きさ、従つ て有機 EL素子 EL 1の輝度に対応したものとなる。
[0166] 画素 Aij (2' )では、図 11および図 12における対向電極 comの電位変化の代わり に、ソース配線 ¾とゲート配線 Gkとの間の浮遊容量を利用し、非選択ゲート配線 Gk への出力をノヽィインピーダンス状態としな 、で、総ての非選択ゲート配線 Gkの電位 を GL力も GL— Vg+Vkに変化させるようにする。これにより、ソース配線 Sjの電位を Vg—Vkだけ変化させることができる。
[0167] 〔実施の形態 3〕
本発明のさらに他の実施形態について、図 9、図 10、図 14ないし図 16を用いて説 明すれば、以下の通りである。
[0168] 図 14に、本実施形態に係る表示装置 36の構成を示す。
[0169] 表示装置 36は、表示パネル 17、ソースドライバ回路 18、ゲートドライバ回路 37、お よび、補助容量ドライバ回路 5を備えている。
[0170] すなわち、本実施形態では、ゲートドライバがゲートドライバ回路 (走査信号線駆動 回路） 37で構成されている点が実施の形態 2と異なるだけである。ゲートドライバ回路 37は、シフトレジスタ 31および論理回路/バッファ 38を備えている。シフトレジスタ 3 1は実施の形態 2と同じものである。論理回路/バッファ 38は、選択電位として GH1 および GH2を、非選択電位として GL1および GL2を出力することが可能である。
[0171] なお、本実施形態の画素 Aijは、実施の形態 2で説明した図 10の画素 Aij (2)と同 じ構成である。
[0172] また、ソース配線 Sj〜Sj + lへ供給される信号電圧のタイミングは、図 15の 5)〜6) に示すように、実施の形態 2と同様である。
[0173] また、ソースドライバ回路 18の論理和回路 34の出力信号のタイミングは、図 15の 3
；)〜 4)に示すように、実施の形態 2と同様である。
[0174] 更に、補助容量配線 Ui〜Ui+ 1へ供給される電位のタイミングは、図 15の 7)〜8) に示すように、実施の形態 2と同様である。
[0175] また、図 10の画素 Aij (2)については、図示しないスィッチ回路より、対向電極 com に図 15の 9)の電位が供給されるのも、実施の形態 2と同様である。
[0176] 一方、ゲート配線 Gi〜Gi+ lへ供給される選択電位は、図 15の 1)〜2)に示すよう に、実施の形態 2とは異なる。これは、ゲートドライバ回路 37の論理回路 Zバッファ 3
8が実施の形態 2の論理回路 Zバッファ 32と異なるためである。
[0177] 本実施の形態でも、ゲートドライバ回路 37において、シフトレジスタ 31内を転送され たスタートパルス YIと、外部カゝら入力された制御信号 YOEとの論理演算積 (AND) をとるのは実施の形態 2と同様である。しかし、ゲート配線 Giへの出力がさらに制御 信号 HPで制御されるとき、実施の形態 2では制御信号 HPがロー状態のときハイイン ピーダンス状態としたが、本実施の形態では別の電位を選択してゲート配線 Giへ出 力するようにしている。
[0178] このように制御された電位力 ゲートドライバ回路 37から図 15の 1)〜2)に示すよう に各ゲート配線 Gi〜Gi+ 1へ供給される。
[0179] 次に、図 15のタイミングチャートを用いて、本実施形態の画素 Aij (2)に表示データ を書き込むときの表示装置 36の動作を説明する。
[0180] 図 15において、まず、時刻 0〜時刻 tlが第 1フレームの第 1期間であり、ゲート配線
Giに電位 GH2 (選択電位）を印加し、その他のゲート配線 Gk(k≠i)に電位 GL2 (非 選択電位)を印加する。このこと〖こより、ゲート配線 Giに接続されている画素に対応し た TFT: Q1が ON状態となる。また、ゲート配線 Gkに接続されている画素に対応した
TFT: Q1は OFF状態となる。
[0181] このとき、 DZA変換回路 33からソース配線 Sjへ映像データ Dxijが例えば電位 Va として供給される。また、ソース配線 Sj + 1へ映像データ Dxij + 1が例えば電位 Vcと して供給される。
[0182] なお、このとき対向電極 comの電位は Vgである。
[0183] 次に、時刻 tl〜時刻 2tlが第 2期間であり、制御信号 HPをローとする。このとき図 1 4の出力回路 20において、映像データ Dxijの上位 1ビット (J5)がハイ状態であればト ランジスタ Q3が ON状態となり、 DZA変換回路 33からソース配線 ¾ + 1に映像デー タ Dxijが供給される。
[0184] 一方、映像データ Dxijの上位 1ビット (J5)がロー状態であればトランジスタ Q3が O FF状態となり、ソース配線 ¾と、ソース配線 ¾に対応する出力回路 20との間はォー プン状態となる。
[0185] 一方、対向電極 comの電位は Vgから電圧 AVgだけ変化し、電位 Vkとなる。
[0186] そこで、ゲート配線 Giの電位も電圧 Δ Vgだけ変化させ電位 GH1とする。また、ゲ ート配線 Gkの電位も電圧 Δ Vgだけ変化させ電位 GL1とする。
[0187] このことにより、オープン状態のソース配線 Sjの電位は、そのソース配線 Sjとゲート 配線 Gi, Gkとの浮遊容量を通して電圧 AVgの変化の影響を受け、電圧 AVgだけ 変化して電位 Va— AVgとなる。このため、画素電極 35と対向電極 comとの電位差 は Va— Vgのままとなる。
[0188] 一方、 DZA変換回路 33に接続されたソース配線 ¾ + 1では、ソースドライバ回路 1
8から電荷が供給され、ソース配線 Sj + 1の電位 Vcが維持される。このため、画素電 極 35と対向電極 comとの電位差は Vc— Vkとなる。
[0189] 仮に Va=0V、 Vc = 2Vとして、 Vg=— IV、 Vk=— 2Vとすれば、画素電極 35に 印加される電圧振幅は、
Va-Vg= lV
Vc-Vk=4V
となる。これは、 DZA変換回路 33の電圧振幅 2Vよりも、対向電極 comの電圧変化 Δ Vgだけ広がった電圧振幅となる。
[0190] このように、本実施の形態においても、コストアップ要因や消費電力の増大を抑えな がら、液晶素子 LCに印加される電圧の実効値の、ソース配線 ¾に出力される信号電 圧の違いに対応した大小差を、当該信号電圧の振幅よりも大きくすることができる表 示装置を実現することができる。
[0191] なお、ゲート配線電圧を変化させな!/、場合、ソース配線と容量結合する新たな配線 を設け、その配線を動力してもよい。
[0192] また、このように液晶素子 LCに印加される onZoff電圧振幅を大きくすることができ るので、本実施の形態においても、その電圧振幅に余裕ができた分、液晶素子 LC に印加される onZoff電圧振幅が減衰することは見積もった上で、図 16に示すように 、補助容量配線 Uiの電位を 1フレーム期間内で変化させることができる。図 16では、 第 3期間の前半部分で補助容量配線 Uiの電位を Vfとして、他の期間の電位 Veとは 異ならせている。
[0193] 本発明は上述した各実施形態に限定されるものではなぐ請求項に示した範囲で 種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適 宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
[0194] 本発明の第 1の表示装置は、以上のように、走査信号線とデータ信号線との各交差 箇所に対応して画素が配置された表示装置であって、各前記画素には、電気光学 素子であって、前記電気光学素子を駆動するための電位が入力される端子である駆 動電位入力端子を有する電気光学素子と、前記電気光学素子の前記駆動電位入 力端子と、前記画素に対応した前記データ信号線との間に配置された第 1スィッチ素 子と、前記電気光学素子の前記駆動電位入力端子に一方端子が接続された第 1容 量素子と、前記第 1容量素子の他方端子に一方端子が接続された第 2容量素子と、 前記第 1容量素子と前記第 2容量素子との接続点と、前記データ信号線との間に配 置された第 2スィッチ素子と、が備えられ、前記走査信号線は、前記第 1スィッチ素子 の導通制御端子に接続された第 1走査信号線と、前記第 2スィッチ素子の導通制御 端子に接続された第 2走査信号線との対が、各前記画素に対応するように設けられ たものであり、前記第 2容量素子の他方端子が接続された電位配線が設けられてい る。
[0195] 以上により、コストアップ要因や消費電力の増大を抑えながら、電気光学素子の駆 動電位入力端子に印加される電位と基準電位との差で表される電圧の実効値の、デ ータ信号線に出力される信号電圧の違いに対応した大小差を、当該信号電圧の振 幅よりも大きくすることができる表示装置を実現することができるという効果を奏する。
[0196] また、本発明の第 2の表示装置は、以上のように、走査信号線とデータ信号線との 各交差箇所に対応して画素が配置された表示装置であって、各前記画素には、電 気光学素子であって、前記電気光学素子を駆動するための電位が入力される端子 である駆動電位入力端子を有する電気光学素子と、前記電気光学素子の前記駆動 電位入力端子と、前記画素に対応した前記データ信号線との間に配置された第 1ス イッチ素子と、が備えられ、前記第 1スィッチ素子の導通制御端子は前記走査信号線 に接続されており、前記データ信号線を駆動するデータ信号線駆動回路の出力を、 各前記データ信号線に対して選択的にハイインピーダンス状態とすることができる。
[0197] 以上により、コストアップ要因や消費電力の増大を抑えながら、電気光学素子の駆 動電位入力端子に印加される電位と基準電位との差で表される電圧の実効値の、デ ータ信号線に出力される信号電圧の違いに対応した大小差を、当該信号電圧の振 幅よりも大きくすることができる表示装置を実現することができるという効果を奏する。
[0198] 発明の詳細な説明の項においてなされた具体的な実施形態または実施例は、あく までも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限 定して狭義に解釈されるべきものではなぐ本発明の精神と次に記載する請求の範 囲内にお!、て、 、ろ 、ろと変更して実施することができるものである。
産業上の利用可能性
本発明は、特に液晶表示装置や EL表示装置に好適に使用することができる。

Claims

請求の範囲
[1] 走査信号線とデータ信号線との各交差箇所に対応して画素が配置された表示装 置であって、
各前記画素には、
電気光学素子であって、前記電気光学素子を駆動するための電位が入力される端 子である駆動電位入力端子を有する電気光学素子と、
前記電気光学素子の前記駆動電位入力端子と、前記画素に対応した前記データ 信号線との間に配置された第 1スィッチ素子と、
前記電気光学素子の前記駆動電位入力端子に一方端子が接続された第 1容量素 子と、
前記第 1容量素子の他方端子に一方端子が接続された第 2容量素子と、 前記第 1容量素子と前記第 2容量素子との接続点と、前記データ信号線との間に 配置された第 2スィッチ素子と、
が備えられ、
前記走査信号線は、前記第 1スィッチ素子の導通制御端子に接続された第 1走査 信号線と、前記第 2スィッチ素子の導通制御端子に接続された第 2走査信号線との 対が、各前記画素に対応するように設けられたものであり、
前記第 2容量素子の他方端子が接続された電位配線が設けられている、 ことを特徴とする表示装置。
[2] 表示データの書き込みを行う前記画素に対して、
第 1期間に、前記第 1スィッチ素子を導通状態とするとともに前記第 2スィッチ素子 を非導通状態とし、
第 2期間に、前記第 1スィッチ素子を非導通状態とするとともに、前記第 2スィッチ素 子を導通状態とし、
第 3期間に、前記第 1スィッチ素子および前記第 2スィッチ素子を非導通状態とする ことを特徴とする請求の範囲第 1項に記載の表示装置。
[3] 前記第 3期間に、前記電位配線の電位を変化させることを特徴とする請求の範囲 第 2項に記載の表示装置。
[4] 走査信号線とデータ信号線との各交差箇所に対応して画素が配置された表示装 置であって、
各前記画素には、
電気光学素子であって、前記電気光学素子を駆動するための電位が入力される端 子である駆動電位入力端子を有する電気光学素子と、
前記電気光学素子の前記駆動電位入力端子と、前記画素に対応した前記データ 信号線との間に配置された第 1スィッチ素子と、
が備えられ、
前記第 1スィッチ素子の導通制御端子は前記走査信号線に接続されており、 前記データ信号線を駆動するデータ信号線駆動回路の出力を、各前記データ信 号線に対して選択的にハイインピーダンス状態とすることができる、
ことを特徴とする表示装置。
[5] 各前記画素に、前記電気光学素子の前記駆動電位入力端子に一方端子が接続さ れた第 1容量素子が備えられ、
前記第 1容量素子の他方端子が接続された電位配線が設けられている、 ことを特徴とする請求の範囲第 4項に記載の表示装置。
[6] 表示データの書き込みを行う前記画素に対して、
第 1期間に、前記第 1スィッチ素子を導通状態とするとともに、前記データ信号線駆 動回路力 前記データ信号線に前記画素の表示データに対応する電位を出力し、 第 2期間に、前記第 1スィッチ素子を導通状態とするとともに、各前記データ信号線 のうちの選択したものに対しては前記データ信号線駆動回路の出力をハイインピー ダンス状態とし、各前記データ信号線のうちの残りのものに対しては前記データ信号 線駆動回路力 前記表示データに対応する電位を出力し、
第 2期間に、さらに、前記電気光学素子が前記駆動電位入力端子との間に容量を 形成して!/ヽる対向電極を有する場合に前記対向電極の電位を変化させ、ある！ヽは、 表示データの書き込みを行う前記画素に接続されて!ヽる前記走査信号線以外の前 記走査信号線の電位を変化させ、
第 3期間に、前記第 1スィッチ素子を非導通状態とする、 ことを特徴とする請求の範囲第 4項に記載の表示装置。
[7] 表示データの書き込みを行う前記画素に対して、
第 1期間に、前記第 1スィッチ素子を導通状態とするとともに、前記データ信号線駆 動回路力 前記データ信号線に前記画素の表示データに対応する電位を出力し、 第 2期間に、前記第 1スィッチ素子を導通状態とするとともに、各前記データ信号線 のうちの選択したものに対しては前記データ信号線駆動回路の出力をハイインピー ダンス状態とし、各前記データ信号線のうちの残りのものに対しては前記データ信号 線駆動回路力 前記表示データに対応する電位を出力し、
第 3期間に、前記第 1スィッチ素子を非導通状態とし、前記電位配線の電位を変化 させる、
ことを特徴とする請求の範囲第 5項に記載の表示装置。
[8] 前記電気光学素子は液晶素子であり、
前記駆動電位入力端子は、前記液晶素子の、画素電極に接続された一方端子で あることを特徴とする請求の範囲第 1項または第 4項に記載の表示装置。
[9] 前記電気光学素子は、有機 EL素子と前記有機 EL素子の駆動用 TFTとを含んだ 素子であり、
前記駆動電位入力端子は、前記駆動用 TFTのゲート端子であることを特徴とする 請求の範囲第 1項または第 4項に記載の表示装置。
[10] 前記第 1スィッチ素子および前記第 2スィッチ素子は TFTであり、
前記導通制御端子はゲート端子であることを特徴とする請求の範囲第 1項に記載 の表示装置。
[11] 前記第 1スィッチ素子は TFTであり、
前記導通制御端子はゲート端子であることを特徴とする請求の範囲第 4項に記載 の表示装置。
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