WO2008016089A1

WO2008016089A1 - Inductor element, inductor element manufacturing method, and semiconductor device with inductor element mounted thereon

Info

Publication number: WO2008016089A1
Application number: PCT/JP2007/065102
Authority: WO
Inventors: Kenichiro Hijioka; Akira Tanabe; Yoshihiro Hayashi
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2006-08-01
Filing date: 2007-08-01
Publication date: 2008-02-07
Anticipated expiration: 2009-02-01
Also published as: US20090315662A1; US10192951B2; CN101523526B; EP2051264A1; US9923045B2; US20180175136A1; CN101523526A; JPWO2008016089A1; US20130234285A1; JP5373397B2; US8339230B2

Description

明細書

インダクタ素子及びその製造方法並びにインダクタ素子を搭載した半導体装置

技術分野

[0001] 本発明は、半導体基板上に形成されたインダクタ素子及びその製造方法並びにィンダクタ素子を搭載した半導体装置に関する。

背景技術

[0002] 近時の半導体素子の微細化及び高集積化に伴い、動作周波数の向上及び低雑音 ·高安定性を目指し、半導体装置に、金属配線により形成された誘導素子、即ちィンダクタ素子を搭載することが行われてレ、る。

[0003] 半導体装置の構成要素であるトランジスタは、微細化及び高集積化等により性能向上が図られている。し力もながら、インダクタ素子のインダクタンスは、金属配線中に流れる電流と、この電流により励起される磁界により決定されるため、回路設計者が所望のインダクタンス値を実現しょうとすると、少なくとも数十角、大きいものでは数百角のチップ面積が必要になり、これがチップ面積の増大を招き、ひいては半導体装置の製造コストの増大の原因になっている。即ち、トランジスタをはじめとする半導体装置の構成素子の微細化を行っても、インダクタ素子のスケーリング、即ち微細化は原理的に困難であるため、インダクタ素子が半導体装置のコスト増大を招

Vヽてしまうと!/、う問題点がある。

[0004] 更に、半導体装置を形成する基板としてシリコン基板を使用する場合には、シリコン基板の高い導電率及び比誘電率により、インダクタ素子の下部にあるシリコン基板に起因した損失により、インダクタ素子の性能が劣化する。これは、主に、インダクタ素子を形成する金属配線とシリコン基板との間の寄生容量による自己共振周波数の低下となって現れる。

[0005] また、近時主流になっているダマシン法により形成された銅及び銅を主成分とした金属配線を使用した半導体装置にお!/、ては、層間絶縁膜の平坦性を保っために平坦化プロセスを行うため、金属配線を形成しない領域においても島状の金属（以下、ダミーメタノレと!/、う）を敷設する必要がある力このダミーメタルがインダクタ配線とシリコン基板との間に存在することにより、ダミーメタルの厚さ分だけインダクタ配線とシリコン基板との実効的な距離が近くなり、結果として、寄生容量が増加してしまうという問題点がある。

[0006] これらの問題点を解決すベぐ例えば特許文献 1、特許文献 2及び特許文献 3に開示された技術は、積層された複数個の配線層の各層にスパイラルインダクタを形成し、各配線層のスパイラルインダクタを直列接続してインダクタ素子を形成することにより、単位面積あたりのインダクタンスを向上させる技術が開示されている。図 22は、特許文献 1に開示された半導体装置の要部の模式的斜視図、図 23 (a)は、特許文献 2 に開示された半導体装置の下層のスパイラルインダクタを示す模式的上面図、図 23 (b)は、同じく上層のスパイラルインダクタを示す模式的上面図、図 24は、特許文献 3に開示された半導体集積回路のスパイラルインダクタを示す模式的上面図である。

[0007] 図 22乃至図 24に示すように、 2層の配線層を使用してスパイラルインダクタを作成し、これらを直列接続してインダクタ素子を形成した場合、単一の配線層を使用して形成したインダクタ素子と比較して、同程度の面積で、およそ 2倍のインダクタンス値を得ること力 Sでさる。

[0008] また、特許文献 4及び特許文献 5には、一部に切欠部を有するリング状の配線が積層され、これらが互いに直列接続されて形成されるソレノイド状インダクタ素子が開示されている。

[0009] 図 25 (a)は、特許文献 6に開示された半導体装置の第 2の配線 52側から見た模式的上面図、図 25 (b)は同じく第 1の配線 51側（半導体基板側)から見た模式的下面図である。特許文献 6に開示された技術は、第 1の配線 51及び第 2の配線 52の 2層の金属配線によって構成されたインダクタ素子の上下の配線間の信号遅延を小さくし、負の相互インダクタンスによるインダクタンス値の減少を抑制するというものである

[0010] 特許文献 1 :実開昭 60— 136156号公報

特許文献 2：特開昭 61— 265857号公報

特許文献 3：特開平 03— 089548号公報特許文献 4 :特開 2001— 351980号公報

特許文献 5：特開平 06— 61058号公報

特許文献 6：特許第 2976926号公報

発明の開示

発明が解決しょうとする課題

[0011] しかしながら、上述の従来の技術には以下に示すような問題点がある。特許文献 1 乃至 3に記載の従来技術を、現在広く利用されている多層配線構造によって実現する場合、配線間寄生容量の点で大きな問題点がある。具体的に説明すると、近時の半導体装置の微細化に伴い、半導体基板上に形成される多層金属配線は、多くが 1 ,i m以下の膜厚を有する金属薄膜によって形成され、上下に積層される金属配線間の距離も、多くが l〃m以下の間隔になっている。

[0012] 図 4は、近時広く利用されている半導体基板上の多層配線構造の一部を抜粋した模式的断面図である。図 4に示すように、第 1の配線層 101内に、一定の配線幅 w、配線高さ tを有する第 1の配線 la及び lbが形成され、第 1の配線層 101の下層である第 2の配線層 102内に、一定の配線幅 w、配線高さ tを有する第 2の配線 2a及び 2 bが形成されている。第 1の配線層 101と第 2の配線層 102との間には厚さ hの絶縁膜が設けられ、第 1の配線 la及び lbが配線間距離 sで隣接して形成され、同様に、第 2の配線 2a及び 2bが配線間距離 sで隣接して形成されている。更に、第 1の配線 1 a及び第 2の配線 2aが配線間距離 hで隣接して形成され、同様に、第 1の配線 lb及び第 2の配線 2bが配線間距離 hで隣接して形成されている。

[0013] 図 4に示すように、同一の配線層内で互いに隣接する第 1の配線 la—第 1の配線 1 b間の配線容量を 10a、同じく第 2の配線 2a—第 2の配線 2b間の配線容量を 10bとし、互いに上下に隣接する第 1の配線 la—第 2の配線 2a間の配線容量を l la、同じく第 1の配線 1 b—第 2の配線 2b間の配線容量を 11 bとする。

[0014] 図 4に示す各配線間の間隔のうち、互いに上下に隣接する配線間の間隔、即ち第

1の配線 la—第 2の配線 2a間及び第 1の配線 lb—第 2の配線 2b間の配線間隔は、第 1の配線層 101と第 2の配線層 102との間の絶縁膜の厚さ hによって決定されるものであり、この厚さ hは半導体装置の製造プロセス上の制約により、ある一定値に決定される。従って、互いに上下に隣接する配線間の間隔は、半導体装置の回路設計者が任意に決定することができない。一方、同一の配線層内で互いに隣接する配線間の間隔、即ち第 1の配線 la—第 1の配線 lb間及び第 2の配線 2a—第 2の配線 2b 間の配線間隔 sは、回路設計者が任意に決定することができるが、製造プロセス上の制約により、許容される最小間隔が決定されている。また、インダクタ素子を構成する配線の配線幅 wは、インダクタ素子の直列抵抗及びエレクト口マイグレーション耐性の観点から決定される。

[0015] 特許文献 1乃至 3に開示された従来技術の積層型のインダクタ素子を構成する場合、上述の設計上の制約が問題になる。即ち、回路設計者が設計する回路に見合つた直列抵抗値及び十分なエレクト口マイグレーション耐性を有する配線を実現するために、第 1の配線 la及び lb並びに第 2の配線 2a及び 2bの配線幅 wを一定の配線幅以上に形成すると、図 4に示すように、同一の配線層内で互いに隣接する配線間の容量 10a及び 10bよりも、互いに上下に隣接する配線間の容量 11a及び l ibの方が大きくなつてしまうという問題点がある。

[0016] 即ち、特許文献 1乃至 3に開示された従来技術のように、上下に積層された複数個のスパイラルインダクタを直列接続してインダクタ素子を形成した構造にお!/、ては、同一の配線層内で互!/、に隣接する配線間の配線間寄生容量よりも、互いに上下に隣接する配線間の配線間寄生容量が大きい場合、上層配線を入力端子、下層配線を出力端子とすると、入出力端子間に大きな寄生容量が発生する。この結果、入出力間の見かけ上の寄生容量、即ち、インダクタ素子全体の寄生容量が大きくなり、このインダクタ素子を搭載した半導体装置の周波数帯域を狭めてしまう等、性能劣化の原因になり、特に動作周波数が高い場合には、半導体装置の性能を大きく劣化させてしまう。

[0017] また、同一の配線層内で互いに隣接する配線間の容量 10a及び 10bよりも、互いに上下に隣接する配線間の容量 11a及び l ibの方が大きくなつてしまうという問題点を解決すベぐ例えば、上下に積層されるスパイラルインダクタ同士の距離を十分大きく形成した場合、複数個のインダクタ間の配線層には他のインダクタ配線を形成することができないため、インダクタ素子の面積効率が低下してしまうという問題点がある。 [0018] 更に、配線の形成方法としてダマシン法を使用する場合、配線を形成しな!/、領域にも島状のダミーメタルが敷設されており、ダミーメタルが複数個のインダクタ配線間に存在すると、複数個のインダクタ間に発生する配線間寄生容量が大きくなり、インダクタ素子の性能を劣化させてしまうという問題点もある。

[0019] また、特許文献 3に開示された従来技術によれば、上下に互いに隣接した配線間の寄生容量を低減するため、上下の配線を平面視で重ならないように配置するとしている力本発明者らの検討によれば、上下の配線が平面視で重ならないように配置されていても、これらの配線間には電気力線が生じ、特に大きな寄生容量の低減効果は得られない。更に、上下の配線を平面視で重ならないように配置するためには、配線同士の間隔を、配線の配線幅と同等か又はそれ以上の幅で形成しなくてはならないため、インダクタ素子の面積が増加してしまうという新たな問題点も発生する。

[0020] また、特許文献 4には、高周波ノイズ抑制のために形成する LCフィルタの部品として、ソレノイド状構造物が磁性体材料等の柱状構造物を取り囲む構造が開示されて V、る力この構造により実現されるインダクタ素子のインダクタンス値及びインダクタ素子の性能を劣化させる寄生容量の低減につ!/、ては、特に注意が払われて!/、なレ、。

[0021] 特許文献 4には、インダクタ素子のインダクタンス値を増加させる方法として、ソレノイドコイルを形成する配線層を増加させるか又はソレノイドコイルの断面積を増加させることが記載されている力一般に、半導体装置の配線層数は、製造コスト及び設計環境の制約等があり、インダクタ素子のためだけに配線層数を増加させることは極めて困難である。また、ソレノイドコイルの断面積を増加させることによってインダクタ素子のインダクタンス値を増加させる場合、半導体装置内に占めるインダクタ素子の占有面積が増加し、更に、インダクタ素子が大きいほど周囲への漏洩磁束が大きくなるため、隣接する別のインダクタ素子及び配線に対する信号干渉等の悪影響をも及ぼすことになるという問題点がある。

[0022] また、大面積を有するインダクタ素子を形成した場合、インダクタ素子と半導体基板との間に大きな寄生容量が発生し、インダクタ素子の性能劣化の要因になる。この結果、例えばアンプ及び発信器と!/、つた高速ロジック信号及びアナログ信号等を処理する半導体装置にぉレ、て、設計者が所望する十分なインダクタンス値を得ることができないという問題点がある。

[0023] また更に、特許文献 4にはソレノイド構造の中心となる柱状構造物が半導体基板に対して水平に位置する構造も開示されているが、この構造によれば、一般の半導体装置の厚さは、上述のように、近時の半導体装置の微細化により大きくても数であるため、十分なインダクタンス値を得るためには多数個の配線をソレノイド状に配置する必要があり、この結果、インダクタ素子の占有面積が非常に大きくなつてしまうという問題点がある。

[0024] 一方、特許文献 5には、一部に切欠部を有するリング状の配線を直列接続して形成したインダクタ素子が開示されている。このインダクタ素子は、特許文献 4とほぼ同様の構成を有するため、特許文献 4と同様の問題点を有する。即ち、特許文献 5において、インダクタ素子のインダクタンス値を増加させるためには、配線層数を増加させる必要があるが、前述の如ぐ一般に、半導体装置の配線層数は、製造コスト及び設計環境の制約等があり、配線層数を設計者が決定することは極めて困難であるという問題点がある。

[0025] 即ち、特許文献 4及び 5に開示された従来技術においては、インダクタンス値を増加させる場合、リング状の配線を多層に積層する必要がある。実際に半導体装置に使用される配線層は、前述の如ぐその数に限りがあり、特許文献 4及び 5に開示された従来技術では、得られるインダクタンス値は配線層数とインダクタ素子の占有面積により限られる。仮に、大きなインダクタンス値を得るためにリング状配線の径を大きくした場合は、インダクタ素子と半導体基板との間に大きな寄生容量が発生し、インダクタ素子の性能を大きく劣化させてしまうという問題点がある。

[0026] 更に、特許文献 4及び 5に開示された従来技術においては、インダクタ素子の性能劣化の要因になる配線間容量についての考慮がなされていない。即ち、限られた配線層数でソレノイドコイル状のインダクタ素子を形成するために、リング状配線を同一配線層内で複数回周回させる場合に生ずる寄生容量の低減方法については何らの考慮がなされておらず、小面積化と低寄生容量化とを両立させたインダクタ素子の実現は困難であるという問題点もある。

[0027] 一方、図 25に示す特許文献 6に開示された技術においては、上下に隣接する第 1 の配線 51—第 2の配線 52間の信号伝播時間を短くすることにより、配線間の相互作用を小さくし、インダクタ素子の高周波特性を改善することが可能である。しかしながら、この従来技術では、インダクタ素子を形成する配線の層数が 2層しかないため、ィンダクタ素子は、入出力端子を素子の外部領域まで引き出す引き出し配線を設ける必要があり、インダクタ素子を構成する配線は、この引き出し配線を避けて配置される必要があり、レイアウト上の制約がある。このレイアウト上の制約によって、図 25に示すように、同相電流が流れる配線同士を隣接して配置することができないため、隣接配線間の相互インダクタンスが小さくなり、この結果、面積効率が低下してしまう。このようなレイアウト上の制約によって、所望のインダクタンス値を得るためには大きなチップ面積が必要になり、面積効率が低下するという問題点がある。

[0028] また、特許文献 6に開示された技術においては、インダクタ素子の性能劣化の要因になる配線間容量についての考慮がなされていない。即ち、限られた配線層数でソレノイドコイル状のインダクタ素子を形成するために、配線を同一配線層内で複数回周回させた場合に生ずる寄生容量の低減方法については何らの考慮がなされておらず、小面積化と低寄生容量化とを両立させたインダクタ素子の実現は困難であるという問題点もある。

[0029] 本発明は力、かる問題点に鑑みてなされたものであって、意図しない寄生容量が低減され高性能であるインダクタ素子及びその製造方法並びにインダクタ素子を搭載した半導体装置を提供することを目的とする。

課題を解決するための手段

[0030] 本発明に係るインダクタ素子は、配線と、上下の配線を絶縁する絶縁層と、この絶縁層に設けられ上下の配線を接続するビアとから構成される配線層が複数層積層された多層配線構造体に形成されたインダクタ素子において、少なくとも一部の上下に隣接する少なくとも 1対の配線が周回状配線であり、これらの周回状配線はその端部に設けられたビアにより上下に隣接する周回状配線の電流方向が同一となるように直列接続されて直歹 IJインダクタンスを構成しており、前記上下に隣接する周回状配線の配線間容量は、同一配線層に形成された他の周回状配線との間の配線間容量よりも大きいことを特 ί毁とする。 [0031] これにより、インダクタ素子の高周波特性を劣化させる寄生容量のうち最も支配的となる寄生容量を、入出力端子と入出力端子の直下又は直上に位置する配線との間に発生させることにより、インダクタ素子全体の見かけ上の寄生容量を低減することができる。

[0032] また、前記上下に隣接する周回状配線は、 3層以上の配線層に設けられており、 3 層以上の前記周回状配線が前記ビアにより、電流の通流方向が同一となるように直列接続されていてもよい。

[0033] 前記周回状配線の配線幅は前記周回状配線の配線高さよりも大きレ、ことが好ましい。

[0034] また、前記同一配線層に形成された他の周回状配線との間隔は、前記上下に隣接する周回状配線との間隔と等しレ、か又はこれよりも大きレ、ことが好まし!/、。

[0035] なお、前記上下に隣接する周回状配線の配線間を絶縁分離する絶縁膜の実効比誘電率は、前記同一配線層に形成された他の周回状配線との間を絶縁分離する絶縁膜の実効比誘電率よりも大きレ、ことが好まし!/、。

[0036] 本発明に係るインダクタ素子は、前記周回状配線のうち少なくとも 1個は 2周回する形状を有し、前記 2周回する周回状配線以外の周回状配線は 1周回する形状を有し、前記 1周回する形状を有する周回状配線が同一配線層に少なくとも 2個以上形成されていても良い。

[0037] また、本発明に係るインダクタ素子は、少なくとも 2層の周回状配線により形成されていることが好ましい。

[0038] 前記周回状配線のうち最上層に位置する周回状配線の少なくとも 1個は同一配線層内で 2周回する形状を有して!/、ても良レ、。

[0039] また、前記周回状配線のうち最下層に位置する周回状配線の少なくとも 1個は同一配線層内で 2周回する形状を有して!/、ても良レ、。

[0040] 前記周回状配線の配線高さは全て同一であっても良い。

[0041] 本発明に係るインダクタ素子は、外部素子と電気的に接続するために前記周回状配線の端部に接続される弓 Iき出し配線の少なくとも 1個は前記周回状配線が形成されて!/、る配線層と異なる配線層に形成されてレ、ることが好まし!/、。 [0042] これにより、引き出し配線を避けて周回状配線を形成する必要が無くなるため、高

V、密度で配線を配置することができ、これによりインダクタ素子の占有面積を低減し、面積効率の高いインダクタ素子を実現することが可能になる。

[0043] また、外部素子と電気的に接続するために前記周回状配線の端部に接続される引き出し配線の少なくとも 1個は前記周回状配線の最外周に位置する配線の!/、ずれかが伸張されることで形成されて!/、ても良レ、。

[0044] 前記同一配線層に形成された他の周回状配線との間の距離は同一配線層内にお

V、て全て同一であることが好まし!/、。

[0045] これにより、インダクタ素子を形成する配線を高密度で配置することができるため、小さい占有面積でインダクタ素子を形成することができる。更に、同一配線層内にお

V、て隣接する配線の配線間距離を近づけて配置すれば、相互インダクタンスが大きくなるため、インダクタ素子の面積効率を向上させることができる。これにより、効率的に磁気エネルギーを蓄積することができ、隣接素子に対する磁気的な信号干渉を抑制することが可能である。

[0046] また、前記周回状配線がスリットを有していても良い。

[0047] また、前記引き出し配泉がスリットを有していても良い。

[0048] 本発明に係るインダクタ素子は、前記周回状配線が形成された配線層にダミーメタルが複数個形成され、前記周回状配線に近い側の前記ダミーメタルの密度は前記周回状配線に遠!、側の前記ダミーメタルの密度よりも低!/、ことが好ましレ、。

[0049] また、前記周回状配線が形成されている配線層よりも上層又は下層に位置する配線層にダミーメタルが複数個形成され、前記周回状配線に近!、側の前記ダミーメタルの密度は前記周回状配線に遠い側の前記ダミーメタルの密度よりも低いことが好ましい。

[0050] 本発明に係るインダクタ素子の製造方法は、絶縁膜上に周回状配線及び周回状配線を接続するビアが設けられた配線層を形成する工程と、前記上下に隣接する周回状配線の配線間容量が同一配線層に形成された他の周回状配線との間の配線間容量よりも大きくなるよう配線層を積層する工程と、前記周回状配線を外部素子と電気的に接続するための引き出し配線を形成する工程と、を有することを特徴とする [0051] 本発明に係る半導体装置は、上述のインダクタ素子を搭載していることを特徴とす発明の効果

[0052] 本発明によれば、インダクタ素子の高周波特性を劣化させる寄生容量のうち最も支配的となる寄生容量を入出力端子と入出力端子の直下又は直上に位置する配線との間に発生させることによりインダクタ素子の意図しない寄生容量を低減し、インダクタ素子全体の見かけ上の寄生容量を低減することができる。これにより、このインダクタ素子を搭載した半導体装置の高周波特性を向上させることができる。

図面の簡単な説明

[0053] [図 1]本発明の第 1実施形態にかかるインダクタ素子を示す模式的斜視図である。

[図 2] (a)は、図 1に示す第 1の配線 laを示す模式的上面図、図 2 (b)は、同じく第 2の配線 2aを示す模式的上面図、図 2 (c)は、同じく第 3の配線 3aを示す模式的上面図、図 2 (d)は、同じく第 4の配線 4aを示す模式的上面図である。

[図 3] (a)は、第 1の配線層 101に形成される第 1の配線を示す模式的上面図、（b)は、第 2の配線層 102に形成される第 2の配線を示す模式的上面図、（c)は、第 3の配線層 103に形成される第 3の配線を示す模式的上面図、（d)は、第 4の配線層 104 に形成される第 4の配線を示す模式的上面図である。

[図 4]半導体基板上の多層配線構造の一部を抜粋した模式的断面図である。

[図 5] (a)乃至（d)は、図 2 (a)乃至（d)の他の形態を示す模式的上面図である。

[図 6]本実施形態に係るインダクタ素子の等価回路図である。

[図 7]図 6において、容量 C 、 C 、 C及び Cの大小関係を考慮して、 C及び Cは、 C

1 2 3 4 3 4 と比較して十分小さいため無視し、更に Cも Cより小さいとして無視して書き直した

1 2 1

等価回路図である。

[図 8]図 7及び図 27に示すインダクタ素子の等価回路の入出力間の総インピーダンスより計算した各インダクタ素子の入出力間のインダクタンスの周波数依存性を示すグラフである。

[図 9]本発明の第 1実施形態に係るインダクタ素子の製造方法を段階的に示す模式的断面図である。

[図 10] (a)は本発明の第 2実施形態に力、かるインダクタ素子の第 1の配線層 101を示す模式的上面図、（b)は、同じく第 2の配線層 102を示す模式的上面図、（c)は、同じく第 3の配線層 103を示す模式的上面図、（d)は、同じく第 4の配線層 104を示す模式的上面図である。

[図 11] (a)は、本発明の第 4実施形態に係るインダクタ素子の第 1の配線層 101に形成される第 1の配線を示す模式的上面図、（b)は、同じく第 2の配線層 102に形成される第 2の配線を示す模式的上面図、（c)は、同じく第 3の配線層 103に形成される第 3の配線を示す模式的上面図、（d)は、同じく第 4の配線層 104に形成される第 4 の配線を示す模式的上面図である。

[図 12] (a)は、本発明の第 5実施形態に係るインダクタ素子の第 1の配線層 101に形成される第 1の配線を示す模式的上面図、（b)は、同じく第 2の配線層 102に形成される第 2の配線を示す模式的上面図、（c)は、同じく第 3の配線層 103に形成される第 3の配線を示す模式的上面図、（d)は、同じく第 4の配線層 104に形成される第 4 の配線を示す模式的上面図である。

園 13]本発明の第 6実施形態に係るインダクタ素子の配線の一部を抜粋した模式的平面図である。

[図 14] (a)は、本発明の第 6実施形態に係るインダクタ素子の第 1の配線層 101に形成される第 1の配線を示す模式的上面図、（b)は、同じく第 2の配線層 102に形成される第 2の配線を示す模式的上面図、（c)は、同じく第 3の配線層 103に形成される第 3の配線を示す模式的上面図、（d)は、同じく第 4の配線層 104に形成される第 4 の配線を示す模式的上面図である。

園 15]本発明の第 8実施形態に係るインダクタ素子の第 1の配線層 101を示す模式的上面図である。

園 16]第 1の配線層 101の下層に位置する配線層のダミーメタル配置を示す模式的断面図である。

園 17] (a)は、本発明の第 9実施形態に係る半導体装置の模式的上面図、（b)は、 ( a)の A— A線断面図である。 [図 18]本発明の第 9実施形態に係る半導体装置の回路図である。

[図 19] (a)は、本発明の第 10実施形態に係る半導体装置の要部を抜粋した模式的上面図、（b)は、（a)の A— A線断面図である。

[図 20]本発明の第 11実施形態に係る半導体装置の要部を抜粋した模式的上面図である。

[図 21]本発明の第 12実施形態に係る半導体装置の要部を抜粋した模式的上面図である。

[図 22]従来技術の半導体装置の要部の模式的斜視図である。

[図 23] (a)は、従来技術の半導体装置の下層のスパイラルインダクタを示す模式的上面図、（b)は、同じく上層のスパイラルインダクタを示す模式的上面図である。

[図 24]従来技術の半導体集積回路のスパイラルインダクタを示す模式的上面図であ

[図 25] (a)は、第 2の配線 52側から見た模式的上面図、図 25 (b)は、同じく第 1の配線 51側（半導体基板側)から見た模式的下面図である。

[図 26]従来技術のインダクタ素子の等価回路図である。

[図 27]図 26において、容量 C 、 C 、 C及び Cの大小関係を考慮して、 C及び Cは

1 2 3 4 3 4

、 Cと比較して十分小さいため無視し、更に Cも Cより小さいとして無視して書き直し

1 2 1

た等価回路図である。

符号の説明

la、 lb、 lc、 51 ;第 1の酉泉

2a、 2b、 2c、 2d、 52 ;第 2の酉己線

3a、 3b、 3c、 3d ;第 3の酉己線

4a、 4b ;第 4の酉己線

5a、 5b、 5c；スリット

6a乃至 6m、 7a乃至 7c ;ビア

8、 8a ;第 1の引き出し配線

8b、 9 ;第 2の引き出し配線

10 ;絶縁膜 11;下層絶縁膜

12;配線溝

13;金属膜

20a, 20b、 21a, 21b;ダミーメタノレ群

22；直上にインダクタ配線が形成される領域

30;半導体基板

31;素子分離絶縁膜

32;層間絶縁膜

33;電源線

34;インダクタ素子

35;抵抗素子

37;入力端子

38;出力端子

39;接地線

40;拡散層

41;金属配線

42;コンタクト

43;切欠部

44、 45;配線群

発明を実施するための最良の形態

[0055] 次に、本発明の実施形態について添付の図面を参照して詳細に説明する。添付の図面は全て本発明の実施形態を模式的に示すものであり、構成要素の図面上の比率により、本発明による構造の寸法を規定するものではない。先ず、本発明の第 1実施形態について説明する。

[0056] 図 1は、本実施形態に力、かるインダクタ素子を示す模式的斜視図、図 2 (a)は、図 1 に示す第 1の配線 laを示す模式的上面図、図 2(b)は、同じく第 2の配線 2aを示す模式的上面図、図 2(c)は、同じく第 3の配線 3aを示す模式的上面図、図 2(d)は、同じく第 4の配線 4aを示す模式的上面図、図 3 (a)は、第 1の配線層 101に形成される第 1の配線を示す模式的上面図、図 3 (b)は、第 2の配線層 102に形成される第 2の配線を示す模式的上面図、図 3 (c)は、第 3の配線層 103に形成される第 3の配線を示す模式的上面図、図 3 (d)は、第 4の配線層 104に形成される第 4の配線を示す模式的上面図、図 4は半導体基板上の多層配線構造の一部を抜粋した模式的断面図、図 5 (a)乃至（d)は、図 2 (a)乃至（d)の他の形態を示す模式的上面図、図 6は本実施形態に係るインダクタ素子の等価回路図、図 7は、図 6において、容量 C 、 C 、 C

1 2 3 及び Cの大小関係を考慮して、 C及び Cは、 Cと比較して十分小さいため無視し、

4 3 4 1

更に Cもじより小さいとして無視して書き直した等価回路図、図 8は、図 7及び図 27

2 1

に示すインダクタ素子の等価回路の入出力間の総インピーダンスより計算した各インダクタ素子の入出力間のインダクタンスの周波数依存性を示すグラフ、図 9は、本実施形態に係るインダクタ素子の製造方法を段階的に示す模式的断面図、図 26は、従来技術のインダクタ素子の等価回路図、図 27は図 26を図 7と同様に書き直した等価回路図である。

[0057] 図 1及び図 2に示すように、本実施形態に係るインダクタ素子は、半導体基板（図示せず）上の絶縁膜（図示せず）中の同一面上に、第 4の配線 4aが、隣接する部分が接触しないように間隔を設けられてコイル状に略 2周巻回されている。そして、第 4の配線 4aの内側の長手方向端部上面にビア 6c、外側の長手方向端部上面にビア 6d が形成されて!/、る。これにより第 4の配線層 104が構成されて!/、る。

[0058] ビア 6cは、第 4の配線層 104よりも上に位置する第 3の配線層 103に形成され一部に切欠部を有する周回状の第 3の配線 3aの一方の長手方向端部下面に接続され、第 3の配線 3aの他方の長手方向端部上面にはビア 6bが形成されている。

[0059] ビア 6bは、第 3の配線層 103よりも上に位置する第 2の配線層 102に形成され一部に切欠部を有する周回状の第 2の配線 2aの一方の長手方向端部下面に接続され、第 2の配線 2aの他方の長手方向端部上面にはビア 6aが形成されている。

[0060] ビア 6aは、第 2の配線層 102よりも上に位置する第 1の配線層 101に形成され一部に切欠部を有する周回状の第 1の配線 laの一方の長手方向端部下面に接続され、第 1の配線 laの他方の長手方向端部上面にはビア 7aが形成されている。ビア 7aは、第 1の配線層 101よりも上に位置する配線層に形成された第 1の引き出し配線 8に接続され、この第 1の引き出し配線 8にビア 7bが接続され、ビア 7bが第 1の引き出し配線 8よりも上に位置する配線層に形成された第 2の引き出し配線 9に接続されている。

[0061] また、第 4の配線 4aの外側の長手方向端部上面に形成されたビア 6dは、第 3の配線層 103内で第 3の配線 3aの周囲を取り囲むように形成された第 3の配線 3bの一方の長手方向端部下面に接続されている。同様に、第 3の配線 3bの他方の長手方向端部上面にもビア（図示せず）によって配線（図示せず）が接続され、これにより、本実施形態に係るインダクタ素子が形成されている。このとき、各層に形成された配線の切欠部の位置は、図 2 (a)乃至（d)に示すように各層毎に異なっており、また、上下に積層される周回状の配線に流れる電流方向は同一である。図 1において、第 3の配線 3bは矢印で示されているが、第 3の配線 3bは、第 1の配線 la乃至第 3の配線 3a と同様に、一部に切欠部を有する周回状の配線である。また、この第 3配線 3bに接続されている配線は図面が煩雑になり参照者の理解を阻害する虞があるため、図 1 におレ、ては図示を省略されて!/、る。

[0062] 本実施形態に係るインダクタ素子は配線層数 4、巻数 3であるとすると、図 3 (d)に示すように、第 4の配線層 104内に第 4の配線 4aの周囲を取り囲むように第 4の配線 4bが形成され、第 4の配線 4bの一方の長手方向端部上面にはビア 6iが形成され、他方の長手方向端部は外側方向に伸張された位置にある。

[0063] また、図 3 (c)に示すように、第 3の配線層 103内に第 3の配線 3aの周囲を取り囲むように第 3の配線 3bが形成され、第 3の配線 3bのビア 6bと接続されて!/、な!/、方の長手方向端部上面にはビア 6eが形成されている。更に、この第 3の配線 3bの周囲を取り囲むように第 3の配線 3cが形成され、第 3の配線 3cのビア 6iと接続されていない方の長手方向端部上面にはビア 6hが形成されている。そして、第 4の配線 4bに形成されたビア 6iは、第 3の配線 3cのビア 6hが設けられて!/、な!/、方の長手方向端部下面に、第 4の配線 4aに形成されたビア 6dは、第 3の配線 3bのビア 6eが設けられていな V、方の長手方向端部下面に接続されて!/、る。

[0064] また、図 3 (b)に示すように、第 2の配線層 102内に第 2の配線 2aの周囲を取り囲むように第 2の配線 2bが形成され、第 2の配線 2bの一方の長手方向端部上面にはビア 6fが形成されている。更に、この第 2の配線 2bの周囲を取り囲むように第 2の配線 2c が形成され、第 2の配線 2cの一方の長手方向端部上面にはビア 6gが形成されている。第 3の配線 3bに形成されたビア 6eは、第 2の配線 2bのビア 6fが設けられていない方の長手方向端部下面に、第 3の配線 3cの端部上面に形成されたビア 6hは、第 2の配線 2cのビア 6gが設けられて!/、な!/、方の長手方向端部下面に接続されて!/、る。

[0065] 更に、図 3 (a)に示すように、第 1の配線層 101内に第 1の配線 laの周囲を取り囲むように略 2周巻回されて第 1の配線 lbが形成されている。第 2の配線 2bに形成されたビア 6fは、第 1の配線 lbの一方の長手方向端部下面に、第 2の配線 2cの端部上面に形成されたビア 6gは、第 1の配線 lbの他方の長手方向端部下面に接続されている。これにより、互いに上下に隣接する配線間に流れる電流の向きが同一になるように直列接続され、配線層数 4、巻数 3のインダクタ素子が形成されている。

[0066] 本実施形態に係るインダクタ素子は、インダクタ素子を構成する配線間のうち、互いに上下に隣接する配線間の配線間容量が、同一の配線層内で互!/、に隣接する配線間の配線間容量よりも大きくなるように形成されている。即ち、本実施形態に係るインダクタ素子は、例えば図 4に示す模式的断面図のように、第 1の配線 la及び lb並びに第 2の配線 2a及び 2bの配線幅 wと配線間隔 sとによって決まる配線間の寄生容量のうち、互いに上下に隣接する配線間の寄生容量 11a及び l ibが、同一の配線層内で互いに隣接する配線間の寄生容量 10a及び 10bよりも大きくなるように構成されている。

[0067] 本実施形態に係るインダクタ素子は、第 1の配線 la及び lb並びに第 2の配線 2a及び 2bに限らず、他にも存在する互いに隣接する配線間の寄生容量についても同様に、互いに上下に隣接する配線間の寄生容量が、同一の配線層内で互いに隣接する配線間の寄生容量よりも大きくなるように構成されている。互いに隣接する配線間の容量は、インダクタ素子を構成する配線の高さ、配線幅、隣接する配線間の距離及び互いに隣接する配線間に存在する絶縁物質の実効比誘電率により規定される。よって、図 4において、互いに上下に隣接する配線間の寄生容量 11a及び l ibが、同一の配線層内で互いに隣接する配線間の寄生容量 10a及び 10bよりも大きくなる条件は、下記数式 1に示すことができる。 [0068] [数 1]

w t

ε, χ—— > ε x—

1 h ² s

[0069] ここで、 ε は第 1の配線層 101と第 2の配線層 102との間に形成される絶縁膜の比誘電率、 hは同じく絶縁膜の厚さ、 wは第 1の配線 la、第 1の配線 lb、第 2の配線 2a 及び第 2の配線 2bの配線幅、 tは同じく配線高さ、 ε は第 1の配線 laと第 1の配線 1

2

bとの間及び第 2の配線 2aと第 2の配線 2bとの間に存在する絶縁膜の比誘電率、 sは第 1の配線 la—第 1の配線 lb間及び第 2の配線 2a—第 2の配線 2b間の配線間隔である。

[0070] 図 4に示すインダクタ素子は、上記数式 1を満たすように構成されることにより、インダクタ素子の寄生容量の低減効果を得ることができる。

[0071] なお、上記数式 1に示すように、周回状配線の配線幅 (w)は周回状配線の配線高さ（t)よりも大きいこと力 S好ましい。また、同一配線層に形成された他の周回状配線との間隔 (s)は、上下に隣接する周回状配線との間隔 (h)と等しいか又はこれよりも大きいこと力 S好ましい。更に、互いに上下に隣接する周回状配線の配線間を絶縁分離する絶縁膜の実効比誘電率）は、同一配線層に形成された他の周回状配線との間を絶縁分離する絶縁膜の実効比誘電率（ 8 )よりも大きいことが好ましい。

2

[0072] また、本実施形態に係るインダクタ素子は、互いに上下に隣接する配線間の寄生容量が、同一の配線層内で互いに隣接する配線間の寄生容量よりも大き!/、と!/、ぅ条件を満たした上で、同一の配線層内で互いに隣接する配線間の間隔を近接させて配置することがより好ましい。これにより、同一の配線層内で互いに隣接する配線間の相互インダクタンスを大きくすることが可能になり、インダクタ素子の面積効率を向上させること力 Sできる。更に、インダクタ素子の占有面積を低減させることもできる。

[0073] 更に、本実施形態に係るインダクタ素子は、インダクタ素子を構成する各配線が同一の膜厚を有することがより好ましい。これにより、インダクタ素子の素子としての対称性を向上させることができる。

[0074] また、本実施形態においては、全てのビアは単一のビアとして図示されているが、ビア抵抗の低減及びエレクト口マイグレーションの抑制の観点から、これらのビアは、例として図 5 (a)乃至（d)に示すように、複数個のビアにより形成される構成（マルチビァ）であること力 S、より好ましい。本明細書においては、以後、表記を簡単にするベぐ複数個のビアを単一のビアとして表記するものとする。

[0075] 以下、本実施形態に係るインダクタ素子の寄生容量低減の原理について図面を参照して詳細に説明する。

[0076] 図 26は、特許文献 1乃至 3に開示された従来技術によるインダクタ素子の等価回路図を示している。図 26は、従来技術によるインダクタ素子として最も簡単な構造である 2層配線を使用した巻数 2のインダクタ素子を想定している。図 26に示すインダクタ素子を構成する配線は、図 26に示す等価回路上で、上層配線の外周に相当する抵抗 R及びインダクタンス L、上層配線の内周に相当する抵抗 R及びインダクタンス L

1 1 2

、下層配線の内周に相当する抵抗 R及びインダクタンス L並びに下層配線の外周

2 3 3

に相当する抵抗 R及びインダクタンス Lが接続された構造として表されている。更に

4 4

、図 26において、これらの夫々分割された配線間に存在する寄生容量は、外周の上下配線間容量に相当する寄生容量を C、内周の上下配線間容量に相当する寄生容量を C、上層の同一の配線層内で互いに隣接する配線間容量に相当する寄生容

2

量を c、下層の同一の配線層内で互いに隣接する配線間容量に相当する寄生容量

3

を Cとする。

4

[0077] 現在主流の微細化された半導体装置を構成する多層配線構造によれば、先に図 4 に示したように、配線が一定以上の配線幅を有する場合、互いに上下に隣接する配線間の寄生容量が、同一の配線層内で互いに隣接する寄生容量よりも大きくなる。従って、従来技術によるインダクタ素子を想定して書き下した図 26に示す等価回路上の寄生容量 C 、 C 、 C及び Cの大小関係は、配線が一定以上の配線幅を有する

1 2 3 4

場合、下記数式 2のように示すことができる。

[0078] [数 2]

C, >C₂ > C₃ ^ C₄

[0079] 即ち、図 26に示す等価回路図において、 Cが最も大きい容量となる。図 26においては、これらの容量の大小関係を回路記号の大小に対応させて示している。

[0080] 一方、図 6に示す本実施形態に係るインダクタ素子の等価回路図では、図 26と同様、複数回の巻数を有するソレノイドインダクタ構造として、最も簡単な構造である 2 層配線を使用した巻数 2のインダクタ素子を想定している。図 6に示すインダクタ素子を構成する配線は、図 6に示す等価回路上で、上層配線の外周に相当する抵抗 R 及びインダクタンス L、下層配線の外周に相当する抵抗 R及びインダクタンス L、下

1 4 4 層配線の内周に相当する抵抗 R及びインダクタンス L並びに上層配線の内周に相

3 3

当する抵抗 R及びインダクタンス Lが接続された構造として表されている。更に、図 6

2 2

においては、これらの夫々分割された配線間に存在する寄生容量は、外周の上下配線間容量に相当する寄生容量を C、内周の上下配線間容量に相当する寄生容量を C、上層の同一の配線層内で互いに隣接する配線間容量に相当する寄生容量を C

2

、下層の同一の配線層内で互いに隣接する配線間容量に相当する寄生容量を C

3 4 とする。

[0081] 現在主流の微細化された半導体装置を構成する多層配線構造によれば、先に図 4 に示したように、配線が一定以上の配線幅を有する場合、互いに上下に隣接する配線間の寄生容量が、同一の配線層内で互いに隣接する寄生容量よりも大きくなる。従って、本実施形態に力、かる半導体装置のインダクタ素子を想定して書き下した図 6 に示す等価回路上の寄生容量 C 、 C 、 C及び Cの大小関係は、配線が一定以上

1 2 3 4

の配線幅を有する場合、下記数式 3のように示すことができる。

[0082] [数 3]

C, >C₂ > C₃ ^ C₄

[0083] 即ち、図 6に示す等価回路図において、 Cが最も大きい容量となる。図 6においては、これらの容量の大小関係を回路記号の大小に対応させて示している。

[0084] 図 26に示す従来技術のインダクタ素子の等価回路図と図 6に示す本実施形態に係るインダクタ素子の等価回路図とでは、各配線間に発生する寄生容量の大きさは同等であるが、等価回路上の接続位置が異なっている。図 26に示すように、従来技術のインダクタ素子の等価回路においては、最も支配的な寄生容量 Cがインダクタ素子の入出力間に付加されているのに対し、図 6に示すように、本実施形態に係るィンダクタ素子の等価回路図においては、最も支配的な寄生容量 C力入力端子とィンダクタ素子を構成する配線の中間点との間に付加されている。 [0085] ここで、容量 C 、 C 、 C及び Cの大小関係は、上記数式 2及び 3に示される関係を

1 2 3 4

有していることにより、 C及び Cは、 Cと比較して十分に小さいため無視し、更に、 C

3 4 1

も Cよりも小さいとして無視すると、図 26に示す従来技術のインダクタ素子の等価回

2 1

路は図 27に示すようになる。同様に、図 6に示す本実施形態に係るインダクタ素子の等価回路図は図 7に示すようになる。

[0086] 図 27に示すように、従来技術のインダクタ素子は、インダクタ素子の入出力端子間に最も支配的な寄生容量 Cが付与されている。一方、図 7に示すように、本実施形態に係るインダクタ素子は、最も支配的な寄生容量 C 1S インダクタ素子の入出力端子間ではなぐインダクタ素子の入力端子とインダクタ素子を構成する配線の中間点との間に付与されている。これにより、本実施形態に係るインダクタ素子は、配線間に発生する支配的な寄生容量を入出力端子から遠ざけることにより、見かけ上、即ち、インダクタ素子全体の入出力間の容量の低減を図っている。

[0087] 図 8において、破線は従来技術のインダクタ素子の入出力間のインダクタンスの周波数依存性、実線は本実施形態に係るインダクタ素子の入出力間のインダクタンスの周波数依存性を示している。図 8は、図 27の回路定数を抵抗 R +R +R +R =

1 2 3 4

70 Ω、インダクタンス L + L + L + L = 3nH、容量 C = 10fFと仮定し、また、図 7

1 2 3 4 1

の回路定数を抵抗 R +R = 35 Q , R +R = 35 Ω、インダクタンス L + L = 1. 5n

1 4 2 3 1 4

H、 L + L = 1. 5nH、容量 C = 10fFと仮定して得られたものである。図 8に示すよ

2 3 1

うに、図 27に示す回路と図 7に示す回路とでは、インダクタンス値が急激に増加する周波数が異なっている。周波数が高くなると、見かけ上のインダクタンス値が急激に大きくなる現象は、寄生容量成分による共振現象に起因しており、見かけ上のインダクタンス値が大きくなる周波数が高いほど、入出力間の見かけ上の寄生容量が小さいことを示す。図 8に示すように、図 7に示す等価回路の方が、図 27に示す等価回路よりも共振が起こる周波数が高くなつており、これにより、本実施形態に係るインダクタ素子の構成により、見かけ上の寄生容量の寄与を低減できていることがわかる。本実施形態に係るインダクタ素子は、以上の原理により、見かけ上の寄生容量を低減し、高周波特性を向上させている。

[0088] 本実施形態のインダクタ素子は、図 1に示すように、インダクタ素子を外部素子と接続するための第 2の弓 |き出し配線 9がインダクタ素子を構成する第 1の配線が形成された第 1の配線層 101、第 2の配線が形成された第 2の配線層 102、第 3の配線が形成された第 3の配線層 103及び第 4の配線が形成された第 4の配線層 104とは異なる配線層に形成されているため、インダクタ素子を構成する各配線は、夫々第 2の引き出し配線 9を避けて形成する必要が無ぐ配線のレイアウトの自由度が高い。これにより、インダクタ素子を構成する配線同士を近接して配置することが可能になり、隣接する配線同士の相互インダクタンスを大きくすることができるため、インダクタンス値を大きくすることが可能である。

[0089] 第 2の引き出し配線 9と第 1の配線乃至第 4の配線との間に寄生容量が形成されるのを抑制するため、第 2の引き出し配線 9と第 1の配線乃至第 4の配線とを離間させて配置することが好ましレ、が、これらの配置は上述の如く構成されたインダクタ素子と接続される外部素子との位置及び外部素子の接続端子が存在する配線層の位置、設計上の制約及び使用できる配線層の制約等の要素を踏まえた上で決定することができる。

[0090] 本実施形態に示す構成によれば、インダクタ素子の引き出し配線を形成する位置の自由度が向上する。例えば、インダクタ素子の巻数が偶数である場合は、インダクタ素子に接続される引き出し配線の双方をインダクタ素子の上層又は下層の配線に接続する位置に形成することができる。一方、インダクタ素子の巻数が奇数である場合は、インダクタ素子の引き出し配線の一方を上層から、他方を下層から接続する位置に形成することができる。

[0091] 本実施形態は、図 1に示すように、ソレノイド状のインダクタ素子の巻数が 3である例を示しているため、引き出し配線の一方はインダクタ素子を構成する配線の最上層配線に相当する第 1の配線 laに接続される位置に形成され (第 2の引き出し配線 9) 、他方の引き出し配線は、図 4 (d)に示すように、インダクタ素子を構成する配線の最下層配線に相当する第 4の配線の最外周配線 (第 4の配線 4b)が外側に伸張されることによって形成されて!/、る。

[0092] 次に、上述の如く構成された本実施形態に係るインダクタ素子の動作について説明する。本実施形態に係るインダクタ素子は、互いに上下に隣接する配線間の寄生容量が、同一の配線層内で互いに隣接する配線間の寄生容量よりも大きいため、ィンダクタ素子の寄生容量の低減効果を得ることができる。また、このとき、同一の配線層内で互!/、に隣接する配線間の間隔を近接させて配置することで、同一の配線層内で互いに隣接する配線間の相互インダクタンスを大きくすることが可能になり、インダクタ素子の面積効率を向上させることができ、インダクタ素子の占有面積を低減させることもできる。また、インダクタ素子を構成する各配線が同一の膜厚を有するように形成すれば、素子としての対称性を向上させることもできる。

[0093] 本実施形態にお!/、ては、配線を構成する元素に特に制限は無ぐ代表的な配線材料である銅又は銅を主成分とする合金を使用することができ、また、アルミニウム、金、又は銀等の元素、若しくはそれらを主成分とする合金を使用して形成することもできる。本実施形態によって得られる効果は、配線材料によって特に限定されるものではない。

[0094] また、インダクタ素子を構成する配線材料は、電気伝導性を有する材料であれば良ぐ例えば、一般にカーボンナノチューブと呼ばれる直径数 nm乃至数十 nmの筒状の炭素導体、及びそれらのバンドル (束）等の非金属材料で構成されても良い。即ち、本実施形態は、配線の周辺の電磁気学的現象を利用しているため、配線材料、配線の周辺の物質の有無及び材料定数等に特に制限されるものではなぐ本実施形態により開示される配線構造により、その効果を得ること力 Sできるものである。また、本実施形態は、インダクタ素子を構成する材料が電気導電性を有する材料である必要力ること以外は半導体装置を構成する材料に特に制限されることなく利用することができる。

[0095] 次に、本実施形態に係るインダクタ素子の製造方法について説明する。本実施形態に係るインダクタ素子は、配線により形成されたインダクタ素子の構造にその特徴を有しているため、配線の形成方法による特徴によってこれを制限されるものではない。即ち、本発明は、本発明の実施形態で示す構造により、本発明による効果を得ることができるものであって、配線の形成方法は、いかなる方法を使用しても良い。

[0096] 以下、本実施形態に係るインダクタ素子の製造方法の一例として、現在広く実用化されているダマシン法による製造方法を説明する。本実施形態に係るインダクタ素子の製造方法を示す図 9においては、半導体基板上に堆積された絶縁膜に溝を形成し、この溝部分に銅等の金属膜を充填し、続く平坦化により配線を形成するいわゆるダマシン法による配線形成方法を示して!/、るが、ダマシン法による加工技術に使用されるハードマスク膜及びエッチングストツバ膜等は特に図示しない。

[0097] また、ダマシン法により製造される配線力銅又は銅を主成分とした合金で形成される場合は、多くの場合、絶縁膜に金属が埋め込まれた配線構造を有し、配線材料の絶縁膜中への拡散を防止するため、配線の底及び側壁に、例えばチタン又はタンタル等の高融点金属若しくはその窒化物、更には、それらの積層構造体等により形成され一般にバリアメタルと呼ばれる層が形成される力これらは本実施形態に係るインダクタ素子の構造に大きな影響を及ぼすものではないため、特に図示しない。また、配線材料となる金属の埋め込み工程前に形成されるバリアメタルについても、特に図示しない。また、絶縁膜の更に下に位置する半導体基板及び半導体基板に形成されるトランジスタ等の半導体素子につ!/、ても、これを図示しな!/、。

[0098] また、ダマシン法による配線形成方法は、配線と、夫々異なる層に形成された配線同士を相互接続するためのビアとを別々の工程で形成するシングルダマシン法と呼ばれる方法、及び、配線と、この配線の下層に位置するビアとを同時に形成するデュアルダマシン法と呼ばれる方法がある力 S、本実施形態に係るインダクタ素子の製造方法は、いずれのダマシン法を使用することもできる。以下に説明する本実施形態に係るインダクタ素子の製造方法においてはデュアルダマシン法による配線形成方法を示している。

[0099] 先ず、図 9 (a)に示すように、半導体基板（図示せず）上に堆積された下層絶縁膜 1 0上に、配線 4a及び 4bを形成する層に相当する絶縁膜 11を化学気相成長法又は塗布法等、公知の絶縁膜形成方法によって堆積する (ステップ 1)。絶縁膜 11は、例えば、シリコン、酸素、水素、弗素、炭素又は窒素等の元素を含有する絶縁膜であり、本実施形態において、絶縁膜 11の材料は特に限定されないが、配線間の寄生容量及び配線一半導体基板間の意図しな!/、寄生容量を抑制するために、絶縁膜 11の比誘電率は、シリコン酸化膜の比誘電率である 4. 2以下であることが好ましい。更に、絶縁膜 11は、配線間の意図しない寄生容量を抑制するために、絶縁膜 11の内部に直径 3nm以下の微細な空孔を有すること力より好ましい。絶縁膜 11の加工方法によっては、絶縁膜 11は、互いに組成の異なる 2種以上の絶縁膜の積層構造であつても良い。

[0100] この後、配線層を積層する工程において、絶縁膜 11の直下に形成された配線が銅又は銅を主成分とする合金である場合には、絶縁膜 11は、少なくともシリコン及び炭素を含有する銅拡散耐性を有する絶縁膜及び微細な空孔を有する絶縁膜の積層構造であることが、より好ましい。これにより、絶縁膜 11内部への銅の拡散を防止し、半導体装置の信頼性を高め、且つ、意図しない寄生容量の増加を抑制することができ

[0101] 次に、図 9 (b)に示すように、絶縁膜 11に、例えばフォトリソグラフィ一に代表されるパターユング方法と、反応性エッチング法に代表される加工方法とによって、配線 4a 及び 4bを形成するための配線溝パタン 12を形成する（ステップ 2)。配線溝パタン 12 のパタン形状は、本実施形態では矩形形状としている力例えば、八角形状のもの、略円形の多角形状等に形成してもよい。インダクタ素子の占有面積を小さくするためには、図 3に示すような矩形形状であることが好ましい。配線溝パタン 12の形状は、最終的に得られるインダクタ素子に要求される性能によって、その線幅、内径、配線間スペース及び巻数等を決定すれば良ぐこれらの寸法は、半導体装置の回路設計者により決定される。ただし、上述のように、同一の配線層内で互いに隣接する配線間の容量よりも、互いに上下に隣接する配線間の容量が大きくなるように形成する必要がある。

[0102] 次に、図 9 (c)に示すように、配線溝パタン 12の上から、スパッタ法、化学気相成長法又はメツキ法等の方法により金属膜 13を堆積する (ステップ 3)。

[0103] 次に、図 9 (d)に示すように、堆積した金属膜 13の余剰部分を、例えば化学機械研磨法に代表されるような平坦化方法により除去し、第 4の配線 4a及び 4bを得る (ステップ 4)。図 9 (d)に示す模式的断面図は、図 3 (d)の A— A線断面図である。

[0104] 次に、図 9 (e)に示すように、第 4の配線 4a及び 4bの形成方法と同様に、ダマシン法によりビア 6c、 6d及び 6i並びに第 3の配線 3a、 3b及び 3cを形成する（ステップ 5) 。図 9 (e)に示す模式的断面図は、図 3 (c)の A— A線断面図である。ビア 6cにより第 3の配線 3aと第 4の配線 4aとが電気的に直列に接続され、ビア 6dにより第 4の配線 4 aと第 3の配線 3bとが電気的に直列に接続され、ビア 6iにより第 4の配線 4bと第 3の配線 3cとが、電気的に直列に接続される。

[0105] 次に、図 9 (f)に示すように、第 3の配線 3a、 3b及び 3c並びにビア 6c、 6d及び 6iの形成方法と同様に、ダマシン法によりビア 6b、 6e及び 6h並びに第 2の配線 2a、 2b及び 2cを形成する（ステップ 6)。図 9 (f)に示す模式的断面図は、図 3 (b)の A— A線断面図である。ビア 6bにより第 3の配線 3aと第 2の配線 2aとが電気的に直列に接続され、ビア 6eにより第 3の配線 3bと第 2の配線 2bとが電気的に直列に接続され、ビア 6 hにより第 3の配線 3cと第 2の配線 2cとが電気的に直列に接続される。

[0106] 次に、図 9 (g)に示すように、第 2の配線 2a、 2b及び 2c並びにビア 6b、 6e及び 6h の形成方法と同様に、ダマシン法によりビア 6a、 6f及び 6g並びに第 1の配線 la及び lbを形成する（ステップ 7)。図 9 (g)に示す模式的断面図は、図 3 (a)の A— A線断面図である。ビア 6aにより第 2の配線 2aと第 1の配線 laとが電気的に直列に接続され、ビア 6fにより第 2の配線 2bと第 1の配線 lbとが電気的に直列に接続され、ビア 6g により第 1の配線 lbと第 2の配線 2cとが電気的に直列に接続される。

[0107] 次に、図 9 (h)に示すように、ダマシン法により、第 1の引き出し配線 8及び第 1の引き出し配線 8と第 1の配線 laとを接続するビア 7aを形成し、同様に、ダマシン法により、第 2の引き出し配線 9及び第 2の弓 Iき出し配線 9と第 1の引き出し配線 8とを接続するビア 7bを形成する（ステップ 8)。

[0108] 以上の製造方法により、本実施形態に係るインダクタ素子が得られる。このようにして得られたインダクタ素子により、チップ面積を縮小し、且つ、意図しない寄生容量の増加を抑制することができる。

[0109] 本実施形態においては、ソレノイド状のインダクタ素子が合計 4層の配線からなる構造を例に説明した力これに限定されず、インダクタ素子を形成する配線の層数は、半導体装置の設計上の制約に許容される配線の層数を超過しない限り、半導体装置の設計者が任意に決定することが可能である。インダクタ素子を形成する配線層数を増加させることにより、より小さい面積で、大きなインダクタンス値を実現するソレノイド状インダクタ素子を形成することができる。 [0110] 本実施形態によれば、半導体基板上にソレノイドコイル状のインダクタ素子を形成することにより、単位面積あたりのインダクタンス値を増加させることでチップ面積が縮小でき、半導体基板から得られる半導体装置の個数を増加させることができるため、半導体装置の製造コストを削減することができる。更に、半導体装置を搭載する各種信号処理装置の小型化も可能になる。

[0111] また、本実施形態によれば、インダクタ素子の寄生容量を低減させることが可能であるため、インダクタ素子と能動素子とにより構成される半導体装置の高周波特性を向上させること力 Sでさる。

[0112] 更に、本実施形態によれば、インダクタ素子と隣接素子との間隔を縮小することができ、この点からもチップ面積が縮小でき及び半導体装置の製造コストを削減すること力 Sできる。

[0113] 次に、本発明の第 2実施形態について説明する。図 10 (a)は本実施形態にかかるインダクタ素子の第 1の配線層 101を示す模式的上面図、図 10 (b)は、同じく第 2の配線層 102を示す模式的上面図、図 10 (c)は、同じく第 3の配線層 103を示す模式的上面図、図 10 (d)は、同じく第 4の配線層 104を示す模式的上面図である。図 10 において、図 1乃至図 9と同一構成物には同一符号を付して、その詳細な説明は省略する。

[0114] 上述の第 1実施形態ではインダクタ素子は配線層数 4、巻数 3であり、インダクタ素子と外部素子とを接続する弓 Iき出し配線の一方力 Sインダクタ素子を構成する配線の最上層配線 (第 1の配線 la)に接続される位置に形成され (第 2の引き出し配線 9)、他方の弓 Iき出し配線力 Sインダクタ素子を構成する配線の最下層配線 (第 4の配線）の最外周配線 (第 4の配線 4b)が外側に伸張されることによって形成されているのに対し、本実施形態においては、インダクタ素子は配線層数 4、巻数 2であり、インダクタ素子と外部素子とを接続する 2本の引き出し配線が共にインダクタ素子の最上層配線に接続される位置に形成されている点が異なり、それ以外は第 1実施形態と同様の構造を有している。

[0115] 図 10 (d)に示すように、本実施形態に係るインダクタ素子は、半導体基板（図示せず）上の絶縁膜（図示せず）中の同一面上に、第 4の配線 4aが、隣接する部分が接触しないように間隔を設けられてコイル状に略 2周巻回されている。そして、第 4の配線 4aの内側の長手方向端部上面にビア 6c、外側の長手方向端部上面にビア 6dが形成されてレ、る。これにより第 4の配線層 104が構成されて!/、る。

[0116] 図 10 (c)に示すように、ビア 6cは、第 4の配線層 104よりも上に位置する第 3の配線層 103に形成され一部に切欠部を有する周回状の第 3の配線 3aの一方の長手方向端部下面に接続され、第 3の配線 3aの他方の長手方向端部上面にはビア 6bが形成されている。また、第 3の配線層 103内で第 3の配線 3aの外周を取り囲むように第 3の配線 3bが形成され、第 3の配線 3bの一方の長手方向端部下面にはビア 6dが接続され、他方の長手方向端部上面にはビア 6eが形成されている。

[0117] 図 10 (b)に示すように、ビア 6bは、第 3の配線層 103よりも上に位置する第 2の配線層 102に形成され一部に切欠部を有する周回状の第 2の配線 2aの一方の長手方向端部下面に接続され、第 2の配線 2aの他方の長手方向端部上面にはビア 6aが形成されている。また、第 2の配線層 102内で第 2の配線 2aの外周を取り囲むように第 2の配線 2bが形成され、第 2の配線 2bの一方の長手方向端部下面にはビア 6eが接続され、他方の長手方向端部上面にはビア 6fが形成されている。

[0118] 図 10 (a)に示すように、ビア 6aは、第 2の配線層 102よりも上に位置する第 1の配線層 101に形成され一部に切欠部を有する周回状の第 1の配線 laの一方の長手方向端部下面に接続され、第 1の配線 laの他方の長手方向端部上面にはビア 7aが形成されている。また、第 1の配線層 101内で第 1の配線 laの外周を取り囲むように第 1の配線 lbが形成され、第 1の配線 lbの一方の長手方向端部下面にはビア 6fが接続され、他方の長手方向端部は第 1の配線 laの外側方向に伸張された位置にあり、この端部上面にはビア 7cが形成されている。そして、ビア 7aは、第 1の配線層 101よりも上に位置する配線層に形成された第 1の引き出し配線 8aに接続され、ビア 7cは、第 1の引き出し配線 8aと同一の配線層に形成された第 2の弓 Iき出し配線 8bに接続されている。これにより、本実施形態に係るインダクタ素子が構成されている。即ち、本実施形態に係るインダクタ素子は、上述の第 1実施形態で説明した上下に隣接する配線間の寄生容量が同一の配線層内で互いに隣接する配線間寄生容量よりも大きい配線構造において、第 1実施形態と同様にして構成されたソレノイド状のインダクタ素子が偶数回（2回）の巻数を有し、ソレノイド状のインダクタ素子と外部の素子とを接続する引き出し配線 (第 1の引き出し線 8a及び第 2の引き出し線 8b)が、ソレノイド状ィンダクタ素子の最上層に位置する第 1の配線 la及び lbと接続される位置に形成されている。

[0119] 本実施形態における上記以外の構成、動作及び効果は上述の第 1実施形態と同様である。

[0120] 次に、本発明の第 3実施形態について説明する。本実施形態に係るインダクタ素子は、上述の第 2実施形態に係るインダクタ素子の構造の上下を反転させた構造を有している。即ち、図 10 (a)に示す第 1の配線層 101が上下を反転させた状態でインダクタ素子を構成する配線の最下層に形成され、この上に順に図 10 (b)に示す第 2の配線層 102、図 10 (c)に示す第 3の配線層 103及び図 10 (d)に示す第 4の配線層 1 04が上下を反転させた状態で積層されることにより、ソレノイド状のインダクタ素子と外部素子とを接続する 2本の引き出し配線 (第 1の引き出し線 8a及び第 2の引き出し線 8b) 1S ソレノイド状インダクタ素子の最下層に位置する第 1の配線 la及び lbと接続される位置に形成されている。これにより、本実施形態に係るインダクタ素子が構成されている。

[0121] 本実施形態における上記以外の構成、動作及び効果は上述の第 1実施形態と同様である。

[0122] 次に、本発明の第 4実施形態について説明する。図 11 (a)は、本実施形態に係るインダクタ素子の第 1の配線層 101に形成される第 1の配線を示す模式的上面図、図 11 (b)は、同じく第 2の配線層 102に形成される第 2の配線を示す模式的上面図、図 11 (c)は、同じく第 3の配線層 103に形成される第 3の配線を示す模式的上面図、図 11 (d)は、同じく第 4の配線層 104に形成される第 4の配線を示す模式的上面図である。図 11において、図 1乃至図 10と同一構成物には同一符号を付して、その詳細な説明は省略する。

[0123] 図 11 (d)に示すように、本実施形態に係るインダクタ素子は、半導体基板（図示せず）上の絶縁膜（図示せず）中の同一面上に、第 4の配線 4aが、隣接する部分が接触しないように間隔を設けられてコイル状に略 2周巻回されている。そして、第 4の配線 4aの内側の長手方向端部上面にビア 6c、外側の長手方向端部上面にビア 6dが形成されている。また、第 4の配線層 104内で第 4の配線 4aの外周を取り囲むように第 4の配線 4bが、隣接する部分が接触しないように間隔を設けられてコイル状に略 2 周巻回されて形成され、第 4の配線 4bの内側の長手方向端部上面にはビア 6iが形成され、外側の長手方向端部上面にはビア ¾が形成されている。これにより第 4の配線層 104が構成されている。

[0124] 図 11 (c)に示すように、ビア 6cは、第 4の配線層 104よりも上に位置する第 3の配線層 103に形成され一部に切欠部を有する周回状の第 3の配線 3aの一方の長手方向端部下面に接続され、第 3の配線 3aの他方の長手方向端部上面にはビア 6bが形成されている。また、第 3の配線層 103内で第 3の配線 3aの外周を取り囲むように第 3の配線 3bが形成され、第 3の配線 3bの一方の長手方向端部下面にはビア 6dが接続され、他方の長手方向端部上面にはビア 6eが形成されている。また、第 3の配線層 10 3内で第 3の配線 3bの外周を取り囲むように第 3の配線 3cが形成され、第 3の配線 3c の一方の長手方向端部下面にはビア 6iが接続され、他方の長手方向端部上面にはビア 6hが形成されている。更に、第 3の配線層 103内で第 3の配線 3cの外周を取り囲むように第 3の配線 3dが形成され、第 3の配線 3dの一方の長手方向端部下面にはビア ¾が接続され、他方の長手方向端部上面にはビア 6kが形成されている。

[0125] 図 11 (b)に示すように、ビア 6bは、第 3の配線層 103よりも上に位置する第 2の配線層 102に形成され一部に切欠部を有する周回状の第 2の配線 2aの一方の長手方向端部下面に接続され、第 2の配線 2aの他方の長手方向端部上面にはビア 6aが形成されている。また、第 2の配線層 102内で第 2の配線 2aの外周を取り囲むように第 2の配線 2bが形成され、第 2の配線 2bの一方の長手方向端部下面にはビア 6eが接続され、他方の長手方向端部上面にはビア 6fが形成されている。また、第 2の配線層 10 2内で第 2の配線 2bの外周を取り囲むように第 2の配線 2cが形成され、第 2の配線 2c の一方の長手方向端部下面にはビア 6hが接続され、他方の長手方向端部上面にはビア 6gが形成されている。更に、第 2の配線層 102内で第 2の配線 2cの外周を取り囲むように第 2の配線 2dが形成され、第 2の配線 2dの一方の長手方向端部下面にはビア 6kが接続され、他方の長手方向端部上面にはビア 6mが形成されている。 [0126] 図 11 (a)に示すように、ビア 6aは、第 2の配線層 102よりも上に位置する第 1の配線層 101に形成され一部に切欠部を有する周回状の第 1の配線 laの一方の長手方向端部下面に接続され、第 1の配線 laの他方の長手方向端部上面にはビア 7aが形成されている。また、第 1の配線層 101内で第 2の配線 laの外周を取り囲むように第 1の配線 lbが、隣接する部分が接触しないように間隔を設けられてコイル状に略 2周巻回されて形成され、第 1の配線 lbの内側の長手方向端部下面にはビア 6fが接続され、外側の長手方向端部下面にはビア 6gが接続されている。更に、第 1の配線層 10 1内で第 1の配線 lbの外周を取り囲むように第 1の配線 lcが形成され、第 1の配線 lc の一方の長手方向端部下面にはビア 6mが接続され、他方の長手方向端部上面にはビア 7cが形成されて!/、る。

[0127] ビア 7aは、第 1の配線層 101よりも上に位置する配線層に形成された第 1の引き出し配線 8aに接続され、ビア 7cは、第 1の引き出し配線 8aと同一の配線層に形成された第 2の引き出し配線 8bに接続されている。これにより、本実施形態に係るインダクタ素子が構成されている。即ち、本実施形態に係るインダクタ素子は、上述の第 1実施形態で説明した上下に隣接する配線間の寄生容量が同一の配線層内で互いに隣接する配線間寄生容量よりも大きい配線構造において、第 1実施形態と同様にして構成されたソレノイド状のインダクタ素子が偶数回（4回）の巻数を有し、ソレノイド状のインダクタ素子と外部の素子とを接続する引き出し配線 (第 1の引き出し線 8a及び第 2の引き出し線 8b)が、ソレノイド状インダクタ素子の最上層に位置する第 1の配線 la及び lbと接続される位置に形成されている。

[0128] 本実施形態に係るインダクタ素子は、インダクタ素子を構成する配線の最下層（第 4 の配線層 104)において、略 2周周回する配線を 2個（第 4の配線 4a及び 4b)有している。これにより、上述の第 1乃至第 3実施形態に係るインダクタ素子の巻数よりも本実施形態に係るインダクタ素子の巻数が多いため、インダクタンス値を向上させることができる。

[0129] 更に、本実施形態に係るインダクタ素子において、図 11 (a)に示す第 1の配線 lcを略 2周周回させ、以後、上述の本発明の他の実施形態と同様に、第 1の配線 lcの下層に位置する各配線層にも略 1周する配線を設け、各々を直列接続する構成とすることにより、更にインダクタンス値を向上させることが可能である。

[0130] 本実施形態において説明したように、本発明に係るインダクタ素子を形成する場合、略 2周する配線を更に複数個設けることにより、更にインダクタンス値を増加させることが容易に可能である。

[0131] 次に、本発明の第 5実施形態について説明する。図 12 (a)は、本実施形態に係るインダクタ素子の第 1の配線層 101に形成される第 1の配線を示す模式的上面図、図 12 (b)は、同じく第 2の配線層 102に形成される第 2の配線を示す模式的上面図、図 12 (c)は、同じく第 3の配線層 103に形成される第 3の配線を示す模式的上面図、図 12 (d)は、同じく第 4の配線層 104に形成される第 4の配線を示す模式的上面図である。図 12において、図 1乃至図 11と同一構成物には同一符号を付して、その詳細な説明は省略する。

[0132] 本実施形態に係るインダクタ素子は、インダクタ素子と外部素子とを接続する引き出し配線のうち少なくとも一方の引き出し配線力インダクタ素子を構成する配線のうち任意の配線層の最外周に位置する配線を伸張することにより形成されている。この任意の配線は、回路設計者によって選択されることができる。本実施形態においては、第 3の配線層 103の最外周に位置する配線が選択された例について説明する。

[0133] 図 12 (d)に示すように、本実施形態に係るインダクタ素子は、半導体基板（図示せず）上の絶縁膜（図示せず）中の同一面上に、第 4の配線 4aが、隣接する部分が接触しないように間隔を設けられてコイル状に略 2周巻回されている。そして、第 4の配線 4aの内側の長手方向端部上面にビア 6c、外側の長手方向端部上面にビア 6dが形成されている。また、第 4の配線層 104内で第 4の配線 4aの外周を取り囲むように第 4の配線 4bが、隣接する部分が接触しないように間隔を設けられてコイル状に略 2 周巻回されて形成され、第 4の配線 4bの内側の長手方向端部上面にはビア 6iが形成され、外側の長手方向端部上面にはビア ¾が形成されている。これにより第 4の配線層 104が構成されている。

[0134] 図 12 (c)に示すように、ビア 6cは、第 4の配線層 104よりも上に位置する第 3の配線層 103に形成され一部に切欠部を有する周回状の第 3の配線 3aの一方の長手方向端部下面に接続され、第 3の配線 3aの他方の長手方向端部上面にはビア 6bが形成されている。また、第 3の配線層 103内で第 3の配線 3aの外周を取り囲むように第 3の配線 3bが形成され、第 3の配線 3bの一方の長手方向端部下面にはビア 6dが接続され、他方の長手方向端部上面にはビア 6eが形成されている。また、第 3の配線層 10 3内で第 3の配線 3bの外周を取り囲むように第 3の配線 3cが形成され、第 3の配線 3c の一方の長手方向端部下面にはビア 6iが接続され、他方の長手方向端部上面にはビア 6hが形成されている。更に、第 3の配線層 103内で第 3の配線 3cの外周において、任意の中間部に設けられた屈曲部で屈曲した第 3の配線 3dが形成され、第 3の配線 3dの一方の長手方向端部下面にはビア ¾が接続され、他方の長手方向端部はインダクタ素子と外部素子とを接続する引き出し配線として屈曲部から外側方向に伸張された位置にある。

[0135] 図 12 (b)に示すように、ビア 6bは、第 3の配線層 103よりも上に位置する第 2の配線層 102に形成され一部に切欠部を有する周回状の第 2の配線 2aの一方の長手方向端部下面に接続され、第 2の配線 2aの他方の長手方向端部上面にはビア 6aが形成されている。また、第 2の配線層 102内で第 2の配線 2aの外周を取り囲むように第 2の配線 2bが形成され、第 2の配線 2bの一方の長手方向端部下面にはビア 6eが接続され、他方の長手方向端部上面にはビア 6fが形成されている。また、第 2の配線層 10 2内で第 2の配線 2bの外周を取り囲むように第 2の配線 2cが形成され、第 2の配線 2c の一方の長手方向端部下面にはビア 6hが接続され、他方の長手方向端部上面にはビア 6gが形成されて!/、る。

[0136] 図 12 (a)に示すように、ビア 6aは、第 2の配線層 102よりも上に位置する第 1の配線層 101に形成され一部に切欠部を有する周回状の第 1の配線 laの一方の長手方向端部下面に接続され、第 1の配線 laの他方の長手方向端部上面にはビア 7aが形成されている。また、第 1の配線層 101内で第 2の配線 laの外周を取り囲むように第 1の配線 lbが、隣接する部分が接触しないように間隔を設けられてコイル状に略 2周巻回されて形成され、第 1の配線 lbの内側の長手方向端部下面にはビア 6fが接続され、外側の長手方向端部下面にはビア 6gが接続されている。更に、ビア 7aは、第 1 の配線層 101よりも上に位置する配線層に形成された第 1の引き出し配線 8aに接続されている。これにより、本実施形態に係るインダクタ素子が構成されている。 [0137] 本実施形態によれば、上述の第 1乃至第 4実施形態で得られる作用に加え、設計上の自由度が向上する。

[0138] また、図 12 (c)に示すように、最外周配線である第 3の配線 3dが、第 3の配線 3cの外周において、任意の中間部に設けられた屈曲部で屈曲させているため、例えば、本発明の第 2実施形態に係るインダクタ素子と比較して、インダクタ素子を構成する配線の全長が短い。従って、インダクタンス値は低下することになり、換言すれば、本発明の第 2実施形態に係るインダクタ素子のインダクタンス値を標準値とした場合に、本実施形態に係るインダクタ素子のインダクタンス値は、標準値に対して微調整されたインダクタンス値を有すると言うことができる。従って、本実施形態によれば、インダクタ素子の内径、配線幅及び配線間隔等の設計パラメータを変更することなぐ最外周配線の使用層数により、インダクタ素子のインダクタンス値を微調整することが可能である。

[0139] よって、本実施形態によれば、引き出し配線を形成する配線層を回路設計者が自由に選択することができるため、半導体装置の設計の自由度が向上し、更に、インダクタンス値を微調整することが可能である。

[0140] 次に、本発明の第 6実施形態について説明する。図 13は、本実施形態に係るインダクタ素子の配線の一部を抜粋した模式的平面図、図 14 (a)は、本実施形態に係るインダクタ素子の第 1の配線層 101に形成される第 1の配線を示す模式的上面図、図 14 (b)は、同じく第 2の配線層 102に形成される第 2の配線を示す模式的上面図、図 14 (c)は、同じく第 3の配線層 103に形成される第 3の配線を示す模式的上面図、図 14 (d)は、同じく第 4の配線層 104に形成される第 4の配線を示す模式的上面図である。図 13及び図 14において、図 1乃至図 12と同一構成物には同一符号を付して、その詳細な説明は省略する。

[0141] 本実施形態に係るインダクタ素子は、近時の微細化された半導体装置を構成する配線構造の製造プロセス上の制約に本発明のインダクタ素子を適応させるものである。即ち、近時の微細化された半導体装置においては、製造プロセス上の制約から、半導体装置を構成する配線の最小線幅及び最大線幅が規定されてレ、ること力 S多レ、。し力、しながら、インダクタ素子の配線幅は、インダクタ素子に流れる電流の大きさによつてはプロセス上の制約で規定された最大線幅よりも大きな配線幅を必要とすることがある。この場合、本発明に係るインダクタ素子は、スリットを有する配線によって構成すること力 Sできる。本発明は、インダクタ素子を構成する配線の寄生容量を低減するべく考案されたものであり、インダクタ素子を構成する配線がスリットを有する配線であっても、十分にその効果が得られるものである。

[0142] 本実施形態に係るインダクタ素子は、インダクタ素子を構成する配線及びインダクタ素子と外部素子とを接続する引き出し配線のうち少なくとも 1個がスリットを有するものである。本実施形態に係るインダクタ素子は、図 13に示すように、第 1の配線 laの長手方向端部において、線幅方向に 2列にスリット 5aが形成され、また、第 1の配線 1 aの内部においても線幅方向に 2列にスリット 5bが形成されている。スリット 5aは、第 1の配線 laの長手方向端部において開放されたコの字状であり、スリット 5bは、第 1 の配線 laの直線部においては開口部を有する口の字状であり、スリット 5c (図示せず）は、第 1の配線 laの屈曲部においては開口部を有する口の字が屈曲した形状を有している。

[0143] 図 13に示すように、第 1の配線 laの線幅を wとし、線幅方向の一方の端部から 2列のスリットのうちこの端部に近い方のスリットまでの配線の幅を w、このスリットの幅を s 、このスリットから他方のスリットまでの配線の幅を w、この他方のスリットの幅を s、こ

2 2 の他方のスリットから第 1の配線 laの線幅方向の他方の端部までの配線の幅を wと

1 3 すると、回路設計者は、スリットによって隔てられた各々の配線幅 W、 W及び Wの合

1 2 3 計が所望のインダクタ素子のエレクト口マイグレーション耐性又は直列抵抗を実現するために必要な配線幅よりも大きくなるように第 1の配線 laの線幅 wを決定することができる。そして、この第 1の配線 laによりインダクタ素子が形成される。このとき、スリット幅 s及び sの大きさは、プロセス上の制約により規定される最小配線間隔である

1 2

ことが好ましい。更に、図 13に示すように、スリットを有する第 1の配線 laと第 1の配線層 101のよりも上に位置する配線層（図示せず）とを接続するビア 7aは、図 5に示すマルチビアであり、スリットを避けて形成される力本実施形態においては、以後、表記を簡単にするベぐ複数個のビアを単一のビアとして表記するものとする。

[0144] 本実施形態に係るインダクタ素子は、インダクタ素子を構成する配線及びインダクタ素子と外部素子とを接続する引き出し配線のうち少なくとも 1個がスリットを有するものであり、上述の本発明の第 1実施形態乃至第 5実施形態に係るインダクタ素子のいずれについても適用することができる。以下、本実施形態として、本発明の第 2実施形態に係るインダクタ素子の各配線にスリットが形成されたものを例として説明する。

[0145] 図 14 (d)に示すように、本実施形態に係るインダクタ素子は、半導体基板（図示せず）上の絶縁膜（図示せず）中の同一面上に、上述の第 1の配線 laと同様のスリット 5a、 5b及び 5cが形成された第 4の配線 4a 1 隣接する部分が接触しないように間隔を設けられてコイル状に略 2周巻回されている。そして、第 4の配線 4aの内側の長手方向端部上面にビア 6c、外側の長手方向端部上面にビア 6dが形成されている。これにより第 4の配線層 104が構成されている。

[0146] 図 14 (c)に示すように、ビア 6cは、第 4の配線層 104よりも上に位置する第 3の配線層 103に形成されスリット 5a、 5b及び 5cを有し一部に切欠部を有する周回状の第 3 の配線 3aの一方の長手方向端部下面に接続され、第 3の配線 3aの他方の長手方向端部上面にはビア 6bが形成されている。また、第 3の配線層 103内で第 3の配線 3 aの外周を取り囲むように第 3の配線 3bが形成され、第 3の配線 3bの一方の長手方向端部下面にはビア 6dが接続され、他方の長手方向端部上面にはビア 6eが形成されている。

[0147] 図 14 (b)に示すように、ビア 6bは、第 3の配線層 103よりも上に位置する第 2の配線層 102に形成されスリット 5a、 5b及び 5cを有し一部に切欠部を有する周回状の第 2 の配線 2aの一方の長手方向端部下面に接続され、第 2の配線 2aの他方の長手方向端部上面にはビア 6aが形成されている。また、第 2の配線層 102内で第 2の配線 2 aの外周を取り囲むように第 2の配線 2bが形成され、第 2の配線 2bの一方の長手方向端部下面にはビア 6eが接続され、他方の長手方向端部上面にはビア 6fが形成されている。

[0148] 図 14 (a)に示すように、ビア 6aは、第 2の配線層 102よりも上に位置する第 1の配線層 101に形成されスリット 5a、 5b及び 5cを有し一部に切欠部を有する周回状の第 1 の配線 laの一方の長手方向端部下面に接続され、第 1の配線 l aの他方の長手方向端部上面にはビア 7aが形成されている。また、第 1の配線層 101内で第 1の配線 1 _iの外周を取り囲むように第 1の配線 1 が形成され、第 1の配線 1 の一方の長手方向端部下面にはビア 6fが接続され、他方の長手方向端部は第 1の配線 laの外側方向に伸張された位置にあり、この端部上面にはビア 7cが形成されている。そして、ビア 7aは、第 1の配線層 101よりも上に位置する配線層に形成された第 1の引き出し配線 8aに接続され、ビア 7cは、第 1の引き出し配線 8aと同一の配線層に形成された第 2の引き出し配線 8bに接続されている。これにより、本実施形態に係るインダクタ素子が構成されている。

[0149] 本実施形態においては、インダクタ素子を構成する全ての配線がスリットを有する場合について説明したが、これに限定されず、半導体装置の製造プロセス上の制約により、回路設計者の所望の配線幅を実現することが困難である場合に適用されるものであり、回路設計者が、インダクタ素子を構成する任意の配線又は引き出し配線にスリットを形成するか形成しないかを決定することができる。

[0150] 本実施形態に係るインダクタ素子は、インダクタ素子を構成する配線及びインダクタ素子と外部素子とを接続する引き出し配線のうち少なくとも 1個がスリットを有するため、インダクタ素子の実効的な直列抵抗を低減することができ、且つ、インダクタ素子のエレクト口マイグレーション耐性を向上させることができる。即ち、本実施形態に係るィンダクタ素子は、製造プロセス上の制約から、回路設計者が所望する配線幅を単一の配線によって実現することができない場合に、スリットを有する配線によって、擬似的に線幅が大きい配線を実現する場合に適用することができる。

[0151] 本実施形態によれば、近時の微細化された半導体装置の製造プロセス上の制約によって、インダクタ素子を構成する配線がスリットを有するものであっても、本発明の ¾]果を得ること力できる。

[0152] 次に、本発明の第 7実施形態について説明する。本実施形態に係るインダクタ素子は、上述の第 6実施形態に係るインダクタ素子の構造の上下を反転させた構造を有している。即ち、図 14 (a)に示す第 1の配線層 101が上下を反転させた状態でインダクタ素子を構成する配線の最下層に形成され、この上に順に図 14 (b)に示す第 2の配線層 102、図 14 (c)に示す第 3の配線層 103及び図 14 (d)に示す第 4の配線層 1 04が上下を反転させた状態で積層されることにより、ソレノイド状のインダクタ素子と外部素子とを接続する 2本の引き出し配線 (第 1の引き出し線 8a及び第 2の引き出し線 8b) 1S ソレノイド状インダクタ素子の最下層に位置する第 1の配線 la及び lbと接続される位置に形成されている。これにより、本実施形態に係るインダクタ素子が構成されている。

[0153] 本実施形態においては、インダクタ素子と外部素子とを接続する引き出し配線 8a及び 8bが下層配線層を使用して形成されることになる力現在広く使用されている微細化された半導体装置の配線構造においては、下層に形成される配線ほど製造プロセス上許容される配線幅が細くなつていることが一般的である。従って、本実施形態にかかるインダクタ素子は、インダクタ素子を構成する配線はスリットを有さず、下層に位置する引き出し配線のみがスリットを有することもできる。

[0154] 本実施形態における上記以外の構成、動作及び効果は上述の第 6実施形態と同様である。

[0155] 次に、本発明の第 8実施形態について説明する。図 15は、本実施形態に係るインダクタ素子の第 1の配線層 101を示す模式的上面図、図 16は、第 1の配線層 101の下層に位置する配線層のダミーメタル配置を示す模式的断面図である。図 15及び図 16において、図 1乃至図 14と同一構成物には同一符号を付して、その詳細な説明は省略する。

[0156] 本実施形態は、本発明に係るインダクタ素子の周囲に形成されるダミーメタルの密度を操作することにより、ダミーメタルにより弓 Iき起こされるインダクタ素子の性能劣化を防止するものであり、上述の本発明の第 1乃至第 7実施形態のいずれのインダクタ素子にも適用することができる。以下、本実施形態として、本発明の第 3実施形態に係るインダクタ素子の周囲に形成されるダミーメタルの密度を操作する例を説明する

〇

[0157] 本実施形態に係るインダクタ素子は、近時の微細化された半導体装置を構成する配線構造の製造プロセス上の制約に本発明を適応させるものである。近時の微細化された半導体装置においては、本発明の第 1実施形態の製造方法で説明したダマシン法と呼ばれる配線製造方法によって配線が形成されることが多!/、。この製造方法においては、本発明の第 1実施形態の製造方法に示したように、絶縁膜に配線形状の溝 (配線溝パタン)を形成し、配線溝パタンに金属膜を堆積した後、例えば化学機械研磨法（CMP： Chemical Mechanical Polishing)等の平坦化方法により、余剰金属膜を除去することにより金属配線を形成する。この平坦化プロセスによって金属膜を平坦化する際、金属膜と絶縁膜との研磨レートが異なるために、配線層間膜の膜厚が不均一になる。この問題点を解決するために、近時の配線形成工程においては、半導体装置の回路に使用する配線以外の領域に、ダミーの配線を形成することにより平坦性を向上させている。このようなダミーの配線は、一般にダミーメタルと呼ばれ

[0158] ダミーメタルは、インダクタ素子をはじめ、半導体装置を構成する回路には接続されないが、インダクタ素子の周囲にダミーメタルが存在することにより、インダクタ素子を構成する配線と半導体基板との間の容量若しくはインダクタ素子を構成する配線とィンダクタ素子の周辺に存在する信号線又は接地線との間の容量等が実効的に大きくなるという問題点がある。更に、インダクタ素子が発生する磁界によりダミーメタルに励起される渦電流によりインダクタ素子の損失が大きくなつてしまうという問題点もある

[0159] 本実施形態は、本発明に係るインダクタ素子の周囲に形成されるダミーメタルの密度を操作することにより、ダミーメタルにより弓 Iき起こされるインダクタ素子の性能劣化を防止するものである。

[0160] 本実施形態に係るインダクタ素子は、図 15に示すように、本発明の第 3実施形態に係るインダクタ素子の第 1の配線層 101において、インダクタ素子を構成する配線の周囲に互いに密度の異なるダミーメタル群 20a及び 21aが形成されている。インダクタ素子を構成する配線の近傍に形成されているダミーメタル群 20aは低密度であり、インダクタ素子を構成する配線の近傍以外に形成されているダミーメタル群 2 laは高密度である。同様に、第 2の配線層 102、第 3の配線層 103及び第 4の配線層 104においても、インダクタ素子を構成する配線の周囲にダミーメタル群 20a及び 2 laが形成されている。

[0161] また、図 16に示すように、インダクタ素子が形成される直下の配線層において、直上にインダクタ素子が形成される領域 22及びその近傍に低密度のダミーメタル群 20 bが形成され、インダクタ素子が形成される領域 22及びその近傍以外に高密度のダミーメタル群 21bが形成されている。同様に、インダクタ素子の直上の配線層において、直下にインダクタ素子が形成される領域 22及びその近傍に低密度のダミーメタル群 20bが形成され、インダクタ素子が形成される領域 22及びその近傍以外に高密度のダミーメタル群 21bが形成されている。

[0162] 近時のダマシン法による配泉製造方法を使用する半導体装置の設計上の制約として、一定の領域に存在する金属の最低密度が決められていることが多い。本実施形態においては、金属の最低密度基準を満たした上で、ダミーメタル群 20a及び 20bの密度を低く形成するものとする。即ち、本実施形態によれば、インダクタ素子を構成する各配線の近傍において、インダクタ素子の性能劣化の要因になるダミーメタルの密度を低くすることにより性能劣化を抑制することができる。ここで、低密度のダミーメタル群 20a及び 20bの領域は、可能な限り広く形成した方が好ましいが、製造プロセスにより規定された設計のルール上許容される程度に抑えるものとする。

[0163] また、低密度のダミーメタル群 20a及び 20bは、これに属する各ダミーメタルの大きさを、高密度のダミーメタル群 21 a及び 21bに形成される各ダミーメタルよりも小さくすることにより低密度化を行っても良ぐまた、低密度のダミーメタル群 20a及び 20bに属する各ダミーメタル間の間隔を、高密度のダミーメタル群 21a及び 21bの各ダミーメタル間の間隔よりも大きくすることにより低密度化を行っても良い。また、各ダミーメタルの大きさを小さくし、且つ、各ダミーメタル間の間隔を離すことによって、低密度のダミーメタル群 20a及び 20bを形成しても良い。

[0164] 図 15及び図 16の図示例では、低密度のダミーメタル群 20a及び 20bと高密度のダミーメタル群 21a及び 21bの 2段階でダミーメタルの密度を変化させた例を示している 1S これに限定されず、互いに密度の異なるダミーメタル群を 3群以上形成しても良い。即ち、密度を変化させる段階を 3段階以上にしても良ぐ更には、ダミーメタルの密度変化を連続的にし、インダクタ素子から遠ざかると共に徐々にダミーメタルの密度を高密度化してレ、く構造によって形成しても良レ、。

[0165] また、本実施形態では、インダクタ素子の近傍として、インダクタ素子を構成する各金属配線の水平方向の周囲領域についての説明を記載した力本発明によるインダクタ素子は三次元的な拡がりを有しているため、インダクタ素子の近傍という定義は、インダクタ素子の上部及び下部の領域を含むものである。

[0166] 本実施形態によれば、インダクタ素子に対するダミーメタルの影響を軽減し、近時の微細化された半導体装置の配線構造の製造プロセスに使用されるダミーメタルにより引き起こされるインダクタ素子の性能劣化を抑制することができる。

[0167] 次に、本発明の第 9実施形態について説明する。図 17 (a)は、本実施形態に係る半導体装置の模式的上面図、図 17 (b)は、図 17 (a)の A— A線断面図、図 18は、本実施形態に係る半導体装置の回路図である。図 17及び図 18において、図 1乃至図 16と同一構成物には同一符号を付して、その詳細な説明は省略する。

[0168] 図 17及び図 18に示すように、本実施形態に係る半導体装置は、半導体基板 30の上にトランジスタ 36及び素子分離絶縁膜 31が設けられ、素子分離絶縁膜 31上に例えば多結晶シリコン層（ポリシリコン層）により形成された抵抗素子 35が設けられ、素子分離絶縁膜 31及び抵抗素子 35を覆うように層間絶縁膜 32が設けられている。この層間絶縁膜 32の内部には、電源線 33、互いに絶縁された多層配線及びこれらを電気的に接続するビアが形成されており、この多層配線の形成工程によって同時に本発明によるインダクタ素子 34が形成されて!/、る。インダクタ素子 34は一方の端子が電源線 33に接続され、他方の端子が抵抗素子 35の一方の端子に接続されている。抵抗素子 35の他方の端子はトランジスタ 36のドレイン端子に接続され、抵抗素子 3 5—トランジスタ 36のドレイン端子間の金属配線には出力端子 38が設けられている。トランジスタ 36のソース端子は接地線 39に接続され、トランジスタ 36のゲート端子は、入力端子 37に接続され、一般にシャントピークアンプと呼ばれる増幅器が構成されている。これにより本実施形態に係る半導体装置が構成されている。

[0169] なお、層間絶縁膜 32は、本発明の第 1実施形態の製造方法で説明したように、一般に多層の絶縁膜の積層構造を有するものであっても良いが、図 17 (b)では、層間絶縁膜 32を単一の絶縁膜として図示して!/、る。

[0170] また、本実施形態においては、抵抗素子 35としてポリシリコン抵抗を使用している 1S 抵抗素子 35としては他に、ポリシリコン表面に例えば NiSi等のシリサイドが形成されたシリサイド抵抗又は完全にシリサイド化された FUSIゲート電極であって良ぐこれらは回路設計者によって任意に選択される。更に、抵抗素子 35として、 MOSトラ

[0171] 次に、上述の如く構成された本実施形態に係る半導体装置の動作について説明する。図 17及び図 18に示す半導体装置は、負荷としてインダクタ素子 34を付加することにより、高周波帯域での負荷のインピーダンスを増加させ、寄生容量による高周波帯域での利得の低下を補償することにより増幅可能な周波数帯域を広帯域化するか又は特定の周波数で高い利得を得るものである。入力端子 37に交流信号を印加すると、この交流信号は出力端子 38において増幅される。

[0172] 本実施形態によれば、インダクタ素子 34の寄生容量が小さいため、更に増幅利得の広帯域化を実現する半導体装置又は特定の周波数で高い利得を得ることができる（ピーキング動作を実現する）半導体装置を得ることができる。本実施形態に係る半導体装置によれば、周波数帯域を数十 GHz帯程度の非常に高い周波数まで向上させること力 Sでさる。

[0173] 現在主流となって!/、る半導体装置にお!/、ては、一般に差動信号を増幅する差動回路が使用されることが多いが、本実施形態に係る半導体装置はシングルエンド方式である。これは説明図が複雑になることを防ぐためであって、本発明の権利請求範囲は、本発明によるインダクタ素子を適用する回路方式によって何ら制限を受けるものではない。

[0174] なお、上記に説明した、本発明によるインダクタ素子の半導体装置への実装の形態は、本発明いずれの実施形態に係るインダクタ素子についても同様に適用できるものである。

[0175] 次に、本発明の第 10実施形態について説明する。図 19 (a)は、本実施形態に係る半導体装置の要部を抜粋した模式的上面図、図 19 (b)は、図 19 (a)の A— A線断面図である。図 19において、図 1乃至図 18と同一構成物には同一符号を付して、その詳細な説明は省略する。

[0176] 図 19に示すように、本実施形態に係る半導体装置は、半導体基板 30上の素子分離絶縁膜 31にインダクタ 34を囲うように拡散層 40、金属配線 41及びコンタクト 42からなり接地電位を有する他の金属配線（図示せず）に接続された接地線が形成されている。金属配線 41は、コンタクト 42を介して拡散層 40に接続されている。

[0177] インダクタ素子 34と接地線との距離は、可能な限り離間させることが好ましいが、ィンダクタ素子 34と接地線との距離は、インダクタ素子 34の発生する磁界により接地線に励起される渦電流の影響、インダクタ素子 34と接地線との間の寄生容量及び半導体装置の面積等を勘案し、半導体装置の回路設計者によって決定されるものである。なお、本実施形態においては、接地線は半導体基板に形成された拡散層 40、金属配線 41及びコンタクト 42により構成される例を示している力 S、これに限定されず、接地線は、拡散層 40のみによって形成されていても良ぐこの場合は、拡散層 40に接地電位を与えるために、拡散層 40の一部にコンタクト 42及び金属配線 41を接続し、金属配線 41を、接地電位を有する他の金属配線に接続すればよい。更に、接地線は、金属配線 41と同一形状を有する複数個の配線を、図 19 (b)に示す金属配線 41の更に上層に複数層にわたって形成し、各々をビアにより接続し、更に図 19に示す金属配線 41に接続して形成した積層構造を有して!/、ても良!/、。

[0178] 本実施形態によれば、上述の第 9実施形態の動作及び効果に加え、インダクタ素子 34により半導体基板 30内に励起されたノイズが、半導体基板 30上に形成された他の回路素子（図示せず）に及ぼす影響を低減させることができる。

[0179] 次に、本発明の第 1 1実施形態について説明する。図 20は、本実施形態に係る半導体装置の要部を抜粋した模式的上面図である。図 20において、図 1乃至図 19と同一構成物には同一符号を付して、その詳細な説明は省略する。

[0180] 上述の第 10実施形態では、接地電位を有する接地線力 Sインダクタ素子 34を囲うように形成されているのに対し、本実施形態においては接地線がインダクタ素子 34の周りを完全に周回せず、一部に切欠部 43を有している点が異なり、それ以外は第 10 実施形態と同様の構造を有している。

[0181] 本実施形態によれば、上述の第 10実施形態の動作及び効果に加え、インダクタ素子 34が発する磁界による渦電流が接地線に流れることを防止し、接地線により本発明によるインダクタ素子 34の性能が劣化することを抑制することができる。

[0182] 次に、本発明の第 12実施形態について説明する。図 21は、本実施形態に係る半導体装置の要部を抜粋した模式的上面図である。図 21において、図 1乃至図 20と同一構成物には同一符号を付して、その詳細な説明は省略する。

[0183] 本実施形態に係る半導体装置は、図 21に示すように、インダクタ素子 34の周囲に、半導体装置の最上層配線層に形成され電源電位と接地電位を有する配線が交互に配置された配線群 44と、半導体装置の最上層配線の下層に形成され配線群 44と同じく交互に電源電位と接地電位がそれぞれ与えられ配線群 44と直交するように配置された配線群 45が夫々形成されて!/、る。

[0184] 最上層配線層及び最上層配線の下層配線に電源電位及び接地電位を交互に与えた配線を網目状に配置した構造は、近時の半導体装置に広く使用されている。図 21に示すように、この電源電位及び接地電位を有する配線群 44及び 45は、インダクタ素子 34の周囲の一定の領域において形成されていない。これにより、インダクタ素子 34が発生する磁界により、配線群 44及び 45に渦電流が発生することによるインダクタ素子の性能劣化を防ぎ、また、インダクタ素子 34と、電源電位並びに接地電位を有する配線群 44及び 45との間に意図しない寄生容量が発生することを抑制すること力 Sでさる。

[0185] インダクタ素子 34と配線群 44及び 45との距離は、可能な限り離間させることが好ましいが、インダクタ素子 34と配線群 44及び 45との距離は、インダクタ素子 34の発生する磁界の影響、インダクタ素子 34と配線群 44及び 45との間の寄生容量並びに半導体装置の面積等を勘案し、回路設計者によって決定されるものであり、例えば、ィンダクタ素子 34を構成する配線の最上層配線と配線群 44及び 45とが多層配線の層間絶縁膜によって十分に隔てられてレ、る場合にお!/、て、インダクタ素子 34が発生する磁界により配線群 44及び 45に励起される渦電流及びインダクタ素子 34と配線群 4 4及び 45との間の寄生容量が回路動作上無視できる程度の影響しか与えない場合には、回路設計者の判断によって、配線群 44及び 45がインダクタ素子 34を覆う形で形成することも可能である。

[0186] 本実施形態によれば、電源電位及び接地電位を有する配線群がインダクタ素子 3 4の周囲の一定の領域にお!/、て形成されて!/、な!/、ことにより、インダクタ素子が発生する磁界によって配線群に渦電流が発生することによるインダクタ素子の性能劣化を防ぎ、また、インダクタ素子と電源電位又は接地電位を有する配線群との間に意図しない寄生容量が発生することを抑制することができる。

[0187] 本発明によれば、半導体基板上にソレノイドコイル状のインダクタ素子を形成することにより、単位面積あたりのインダクタンス値を増加させることでチップ面積が縮小でき、半導体基板から得られる半導体装置の個数を増加させることができるため、半導体装置の製造コストを削減することができる。更に、半導体装置を搭載する各種信号処理装置の小型化も可能になる。

[0188] また、インダクタ素子の寄生容量を低減させることが可能であるため、インダクタ素子と能動素子とにより構成される半導体装置の高周波特性を向上させることができる

[0189] 更に、インダクタ素子と隣接素子との間隔を縮小することができ、この点からもチップ面積が縮小でき及び半導体装置の製造コストを削減することができる。

[0190] 本発明は、トランジスタ及び多層配線を有する半導体装置に利用することができる。半導体素子の性能向上に伴い、今後その動作周波数は高くなることが予想される。また、無線通信に使用される高周波帯における用途は、より拡大していくと考えられる。本発明によれば、高周波で動作させる必要がある半導体装置において必要であるインダクタのチップ内における占有面積を縮小することが可能である。更に、意図しない寄生容量の増加を抑制することが可能である。これにより、高性能且つ高信頼性を実現する半導体装置を供することができる。

[0191] この出願 (ま、 2006年 8月 1曰 ίこ出願された曰本出願特願 2006— 209915を基礎とする優先権を主張し、その開示の全てをここに取り込む。

産業上の利用可能性

[0192] 本発明は、高周波回路等に使用されるインダクタ素子及びインダクタ素子を搭載した半導体素子として有用である。

Claims

請求の範囲

[1] 配線と、上下の配線を絶縁する絶縁層と、この絶縁層に設けられ上下の配線を接続するビアとから構成される配線層が複数層積層された多層配線構造体に形成されたインダクタ素子において、少なくとも一部の上下に隣接する少なくとも 1対の配線が周回状配線であり、これらの周回状配線はその端部に設けられたビアにより上下に隣接する周回状配線の電流方向が同一となるように直列接続されて直歹 IJインダクタンスを構成しており、前記上下に隣接する周回状配線の配線間容量は、同一配線層に形成された他の周回状配線との間の配線間容量よりも大きいことを特徴とするインダクタ素子。

[2] 前記上下に隣接する周回状配線は、 3層以上の配線層に設けられており、 3層以上の前記周回状配線が前記ビアにより、電流の通流方向が同一となるように直列接続されて!/、ることを特徴とする請求項 1に記載のインダクタ素子。

[3] 前記周回状配線の配線幅は前記周回状配線の配線高さよりも大き!/、ことを特徴とする請求項 1に記載のインダクタ素子。

[4] 前記同一配線層に形成された他の周回状配線との間隔は、前記上下に隣接する周回状配線との間隔と等しレ、か又はこれよりも大きレ、ことを特徴とする請求項 1に記載のインダクタ素子。

[5] 前記上下に隣接する周回状配線の配線間を絶縁分離する絶縁膜の実効比誘電率は、前記同一配線層に形成された他の周回状配線との間を絶縁分離する絶縁膜の実効比誘電率よりも大きいことを特徴とする請求項 4に記載のインダクタ素子。

[6] 前記周回状配線のうち少なくとも 1個は 2周回する形状を有し、前記 2周回する周回状配線以外の周回状配線は 1周回する形状を有し、前記 1周回する形状を有する周回状配線が同一配線層に少なくとも 2個以上形成されていることを特徴とする請求項 1に記載のインダクタ素子。

[7] 少なくとも 2層の周回状配線により形成されていることを特徴とする請求項 1に記載のインダクタ素子。

[8] 前記周回状配線のうち最上層に位置する周回状配線の少なくとも 1個は同一配線層内で 2周回する形状を有していることを特徴とする請求項 1に記載のインダクタ素子。

[9] 前記周回状配線のうち最下層に位置する周回状配線の少なくとも 1個は同一配線層内で 2周回する形状を有していることを特徴とする請求項 1に記載のインダクタ素子。

[10] 前記周回状配線の配線高さは全て同一であることを特徴とする請求項 1に記載のィンダクタ素子。

[11] 外部素子と電気的に接続するために前記周回状配線の端部に接続される引き出し配線の少なくとも 1個は前記周回状配線が形成されている配線層と異なる配線層に形成されてレ、ることを特徴とする請求項 1に記載のインダクタ素子。

[12] 外部素子と電気的に接続するために前記周回状配線の端部に接続される引き出し配線の少なくとも 1個は前記周回状配線の最外周に位置する配線のいずれかが伸張されることで形成されて!/、ることを特徴とする請求項 1に記載のインダクタ素子。

[13] 前記同一配線層に形成された他の周回状配線との間の距離は同一配線層内にお V、て全て同一であることを特徴とする請求項 1に記載のインダクタ素子。

[14] 前記周回状配線がスリットを有することを特徴とする請求項 1に記載のインダクタ素子

[15] 前記引き出し配線力 Sスリットを有することを特徴とする請求項 11に記載のインダクタ素子。

[16] 前記周回状配線が形成された配線層にダミーメタルが複数個形成され、前記周回状配線に近!/、側の前記ダミーメタルの密度は前記周回状配線に遠!/、側の前記ダミーメタルの密度よりも低レ、ことを特徴とする請求項 1に記載のインダクタ素子。

[17] 前記周回状配線が形成されている配線層よりも上層又は下層に位置する配線層にダミーメタルが複数個形成され、前記周回状配線に近!/、側の前記ダミーメタルの密度は前記周回状配線に遠い側の前記ダミーメタルの密度よりも低いことを特徴とする請求項 1に記載のインダクタ素子。

[18] 絶縁膜上に周回状配線及び周回状配線を接続するビアが設けられた配線層を形成する工程と、前記上下に隣接する周回状配線の配線間容量が同一配線層に形成された他の周回状配線との間の配線間容量よりも大きくなるよう配線層を積層する工程と、前記周回状配線を外部素子と電気的に接続するための引き出し配線を形成する工程と、を有することを特徴とするインダクタ素子の製造方法。請求項 1乃至 17のいずれ力、 1項に記載のインダクタ素子を搭載していることを特徴とする半導体装置。