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WO2008010599A1 - Dispositif de commande d'accès à la mémoire, procédé de commande d'accès à la mémoire, procédé de stockage de données, et programme de commande d'accès à la mémoire - Google Patents

Dispositif de commande d'accès à la mémoire, procédé de commande d'accès à la mémoire, procédé de stockage de données, et programme de commande d'accès à la mémoire Download PDF

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WO2008010599A1
WO2008010599A1 PCT/JP2007/064535 JP2007064535W WO2008010599A1 WO 2008010599 A1 WO2008010599 A1 WO 2008010599A1 JP 2007064535 W JP2007064535 W JP 2007064535W WO 2008010599 A1 WO2008010599 A1 WO 2008010599A1
Authority
WO
WIPO (PCT)
Prior art keywords
data
unit
memory
access
group
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2007/064535
Other languages
English (en)
French (fr)
Inventor
Tetsuro Takizawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2008525922A priority Critical patent/JP4868298B2/ja
Priority to US12/224,939 priority patent/US8751723B2/en
Priority to EP07768464A priority patent/EP2045722A4/en
Priority to CN2007800119095A priority patent/CN101416167B/zh
Publication of WO2008010599A1 publication Critical patent/WO2008010599A1/ja
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Ceased legal-status Critical Current

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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0607—Interleaved addressing
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0207—Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00—Aspects of the architecture of display systems
    • G09G2360/12—Frame memory handling
    • G09G2360/123—Frame memory handling using interleaving
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory

Definitions

  • Memory access control device memory access control method, data storage method and memory access control program thigh field
  • the present invention relates to a memory access control device, a memory access control method, a data classification method, and a memory access control program capable of improving access efficiency when accessing data stored in a memory.
  • Patent 1 Japanese Patent Application Laid-Open No. 10-210250 .
  • Patent »1 divides the entire image into blocks, and configures each block with data of burst-accessible memory addresses, and if it is within the same block, it is for any data such as direction,» direction, etc. It enables burst access and enables high-speed access to image memory regardless of the fax direction.
  • the related memory access method including patent document 1 increases the amount of data allocated to one address as the width of the memory increases. There has been a problem that access to necessary data other than the desired data may be simultaneously accessed at the same time, resulting in a decrease in access efficiency.
  • An object of the present invention is to improve the memory access efficiency to data stored in a memory. Disclosure of the invention
  • a first access control apparatus is an access control apparatus for controlling access to a memory for storing data, comprising a plurality of ⁇ ! / "Memories, and for data access to a plurality of groups of memories. To store data in different areas of memory distinguished by a predetermined bit among them and to simultaneously access data stored in different areas of multiple memory in the same clock cycle of access to the memory. It is characterized by
  • a second access control method is a memory access control method for controlling access to a memory for storing data, wherein data is distinguished by a predetermined bit of an access to a memory having a plurality of relays. Storage procedure divided into different areas of the memory, and an access procedure for simultaneously accessing data stored in different areas of the memory of multiple relays in the same quick cycle of access to the memory.
  • the third data storage method is a data access control apparatus for controlling access to a memory for storing data, and includes a plurality of data processing / data processing methods.
  • a storage procedure is provided for storing separately in different areas of the memory distinguished by predetermined bits of the access address to the memory.
  • a fourth memory access control program is a computer readable recording medium for storing a memory access control program executed on a computer device for controlling access to a memory for storing data, the memory being readable by a memory.
  • the access control program has a storage function for storing data in different areas of the memory distinguished by predetermined bits of access addresses for the memory having multiple groups, and a plurality of data in the same clock cycle of access to the memory. Make the computer device execute an access function to simultaneously access data stored in different areas of the clip memory.
  • memory access efficiency to data stored in memory can be improved.
  • FIG. 1 is a block diagram showing the configuration of a memory access control apparatus 10 according to a first difficulty mode of the present invention.
  • FIG. 2 is a view for explaining image data 201 according to the first embodiment.
  • FIG. 3 is a view for explaining image data arrangement information 1 6 1 according to the first embodiment.
  • FIG. 4 is a diagram showing an example of data stored in the memory 12 according to the first embodiment.
  • FIG. 5 is a view showing an example of data stored in the memory 13 according to the first embodiment.
  • FIG. 6 is a diagram showing information of one block of image data arrangement information 1 61 according to the first embodiment.
  • FIG. 7 is a diagram showing the unique address correspondence information stored in the unique address correspondence information storage unit 15 according to the first embodiment.
  • FIG. 8 is a diagram showing the unique address correspondence information stored in the unique address correspondence information storage unit 15 according to the first embodiment.
  • FIG. 9 is a block diagram showing a hardware configuration of the memory access control device 10 according to the first embodiment.
  • FIG. 10 is a flow chart schematically showing the operation of the memory access control device 10 according to the first embodiment. 1
  • FIG. 11 is a view for explaining image data arrangement information 161 according to the second embodiment of the present invention.
  • FIG. 12 is a diagram showing an example of data stored in the memory 12 according to the second embodiment.
  • FIG. 13 is a diagram showing an example of data stored in the memory 13 according to the second embodiment.
  • FIG. 14 is a diagram showing information of one block of image data arrangement information 1 61 in the second male form.
  • FIG. 15 is a diagram showing unique address correspondence information stored in the unique address correspondence information storage unit 15 according to the second embodiment.
  • FIG. 16 is a view for explaining image data arrangement information 161 according to the third embodiment of the present invention.
  • FIG. 17 is a diagram showing an example of data stored in the memory 12 according to the third embodiment.
  • FIG. 18 is a diagram showing an example of data stored in the memory 13 according to the third embodiment.
  • FIG. 19 is a diagram showing information of one block of image data arrangement information 16 1 according to the third embodiment.
  • FIG. 20 is a view for explaining image data arrangement information 1 6 1 according to the fourth embodiment of the present invention.
  • FIG. 21 is a diagram showing an example of data stored in the memory 12 according to the fourth embodiment.
  • FIG. 22 is a diagram showing an example of data stored in the memory 13 according to the fourth embodiment.
  • FIG. 23 is a diagram showing information of one block of image data arrangement information 1 61 in the fourth ⁇ form.
  • FIG. 24 is a view for explaining image layout information 61 1 according to the fifth embodiment of the present invention.
  • FIG. 25 is a diagram showing an example of data stored in the memory 12 according to the fifth embodiment.
  • FIG. 26 is a diagram showing an example of data stored in the memory 13 according to the fifth embodiment.
  • FIG. 27 is a diagram showing information of one block of image data arrangement information 1 61 according to the fifth mode.
  • FIG. 1 is a block diagram showing a configuration of a memory access control apparatus 10 according to a first embodiment of the present invention.
  • the memory access control unit 10 includes a memory access control unit 11, a memory 12 and a memory 13, an access mode selection unit 14, a unique address correspondence information storage unit 15, and an image data c
  • a memory 12 and a memory 13 are connected to the memory access control means 11 by address signals 17-19.
  • the memory access control means 11 is stored in the address mode corresponding information selected by the access mode selection means 14, the unique address correspondence information stored in the unique address correspondence information storage means 15, and the image layout information storage means 16. It has a function of accessing the encoded image data stored in different areas of the memory 12 and the memory 13 in the same clock cycle based on the image data arrangement information 161.
  • the image data arrangement information storage means 16 has an appearance of storing an image data arrangement 'If report 161' indicating how the image data is arranged in the memory 12 and the memory 13.
  • Image data arrangement If report 161: Memory capacity of memory 12 and memory 13, bus width per memory of memory 12 and memory 13, size of image data, and number of bits per pixel fitT The layout information of the pixels stored in one address per memory is indicated based on the positional information of the pixels forming the image data.
  • FIG. 3 is a view for explaining the image data layout information 161 generated based on the image data 201, the memory capacity of the memory 12 and the memory 13 shown in FIG. 2, the bus width per memory, and the like.
  • bus width per one memory of the memory 12 and the memory 13 is 8 bits and one pixel of the image data stored in the memory is 8 bits, one pixel per one memory. Can be fr.
  • the memory 12 and the memory 13 are arranged and stored the image data 201 of 1024 pixels ⁇ 1024 lines shown in FIG. 2 as shown in FIG.
  • the first line It can be seen that the first pixel (pixel (0, 0)) above is located in the memory 12, and the coordinates (0, 1) show that the first pixel (pixel (on the second line) It can be seen that 0, 1)) is located in the memory 13.
  • ADA unique address
  • the image data is placed with four lines corresponding to ⁇ "as one block for two pixels jg ⁇ T on one line.
  • Composed of image data of 8 pixels obtained by multiplying 2 pixels by 4 lines For example, assuming that the least significant bit of the X coordinate of the image data is a, and the least significant 2 bits of the y coordinate is b, The information is shown as in Figure 6.
  • the image data of 1024 pixels X 1024 lines of the present embodiment is a total of 512 blocks of the block in the direction (X-axis direction) and 256 blocks of the block in the vertical direction (y-axis direction).
  • the memory 12 and the memory 13 have a function of storing image data 121 and 131 which are encoded and arranged based on the image data arrangement information 161.
  • Fig. 4 is a diagram showing an example of the data stored in the memory 12 (arranged image data 1 2 1)
  • Fig. 5 is an example of the data stored in the memory 13. It is a figure which shows the arranged image data 1 3 1).
  • the memory 12 and the memory 13 may be not only a single memory but also two groups of the memory 12 and the memory 13 configured with the same memory capacity.
  • the access mode selection means 14 accesses two pixels in a row at a time in accessing to the pixel data constituting the image data stored in the memory 12 and the memory 13. Select a mode, a mode in which two pixels in vertical direction are accessed at one time, and a mode in which two pixels in every other line in vertical direction are accessed at one time.
  • the unique address correspondence information storage means 15 stores a unique address sentence list 1 51 indicating the correspondence between each ADA and each ADB for each access mode.
  • FIG. 7 is a diagram showing the unique address correspondence information stored in the unique address correspondence information box ⁇ 15.
  • the unique address correspondence information stored in the unique address correspondence information column ⁇ 5 is shown as 1 5 1 ⁇ .
  • ADA AD B ⁇ Address information 1 5 1 a).
  • ADA and ADB are not defined by the lower 2 bits of the address, but in the mode in which two pixels located in the age and direction defined by the address number in FIG. 1 5 I d is used, and two consecutive pixels in the vertical direction In the mode to access at one time, the unique address correspondence information 151e is used, and in the mode to access two pixels every other line at a time in the vertical direction, the unique address correspondence information 151f is used. (See Figure 8).
  • the address signal 17 19 includes an address signal 17 for transmitting an AD, which is a common address for the memory access control means 1 1 to the memory 12 and the memory 13, and a lower level connected to the memory access control means 1 1 to the memory 12. It consists of an address signal 18 for a 2-bit ADA, and an address signal 19 for a lower 2-bit ADB connected to the memory access control means 11 to the memory 13. That is, the address signal connected from the memory access control means 11 to the memory 12 and the address signal sent to the memory 13 are common except for the lower two bits ADA and ADB.
  • AD is [n l: n 2] in HIS, and 111 and 12 are determined according to the image data, the number of bits of the memory space S address and the like, and the like.
  • the image data consisting of 1024 pixels and 1024 lines is composed of 512 blocks for 201 power lines, and a total of 512 blocks for 256 blocks, and is represented by 2 17.
  • N 1 16
  • the hardware configuration of the memory access control device 10 will be described.
  • FIG. 9 is a block diagram showing the hardware configuration of the memory access control apparatus 10 according to the present embodiment.
  • the memory access control device 10 can be realized by the same hardware configuration as that of the computer device.
  • CPU Chip tral Port 102
  • communication interface for transmitting and receiving data with peripheral devices 104
  • It has a ROM (Read Only Memory) 103 for storing a control program 1031 for providing each function of each component described above, and a system bus 105 for mutually exchanging each component of the information processing apparatus. .
  • the memory access control device 10 has its operation described in the memory access control device 10, such as a program for realizing such a function, such as LSI (Large Serial).
  • the control program 1031 can of course be realized in software by executing the control program 1031 by the CPU 102 on the computer processing device, as a matter of course to realize it in hardware as a circuit component consisting of one hardware component.
  • FIG. 10 is a flowchart showing the operation of the memory access controller 10 according to the ⁇ ⁇ ⁇ 3 ⁇ 4 ⁇ form. The operation of the memory access control apparatus 10 according to the present embodiment will be described with reference to FIG.
  • the memory access control means 11 identifies the access mode selected by the access mode selection means 14 (step S101), and is stored in the image data arrangement information storage stage 16 based on the identified access mode.
  • the image data arrangement information 161 and the unique address correspondence information 151 for the access mode stored in the unique address correspondence information storage means 15 are referred to (step S 102), and based on the specific address correspondence information 151.
  • the image data stored in the memories 12 and 13 are accessed in the same clock cycle (step S103).
  • the memory access control means 11 controls the memory 12 and the memory 13 when the mode for accessing at once two pixels in the ⁇ flat direction is selected.
  • the method of simultaneously accessing the pixels stored according to the trend stored in will be described with reference to FIG.
  • the memory access control means 11 can access two consecutive pixels in the horizontal direction stored in the memory 12 and 13 at one time. 1Q
  • the memory access control means 1 1 is connected to the pixels (0, 0) stored in the memory 12 and the memory 13 successively in the t visit.
  • the two stored pixels (1, 0) can be accessed at one time.
  • the memory access control means 1 1 is a pixel (0, 1) stored in the memory 13 and a pixel (1 ,
  • the two pixels of 1) can be accessed at one time.
  • 3 pixel stored in memory 12 (1, 2) (1 DIM)
  • ADA and ADB are not determined by the lower 2 bits of the address but are defined by the address numbers in Fig. 3, the same address for 2 pixels in the image data of 1024 pixels ⁇ 1024 lines shown in Fig. 2
  • the memory access control means 11 is a memory 12 and a memory 12 It is possible to access at one time the two pixels which are aligned in the direction stored in the selected address of the memory 13.
  • the mode for accessing two pixels successively in the vertical direction is selected at one time.
  • a method of accessing the vertically continuous pixels stored in 13 at one time will be described with reference to FIG.
  • the memory access control means 11 can set the pixel (0, 0) stored in the memory 12 and the pixel stored in the memory 13 Since (0, 1) can be accessed, it is possible to access data of two consecutive lines in one 3 ⁇ 4 direction at a time.
  • ADA and ADB are not defined by the lower 2 bits of the address, but are defined by the address numbers in Figure 3.
  • the memory access control means 11 determines the pixels stored in the memory 12 (0, 3) And accessing the pixel (0, 2) stored in the memory 13.
  • AD A 524287.
  • the memory access control means 11 accesses the pixel (1, 1) stored in the memory 12 and the pixel (10) stored in the memory 13.
  • AD A 524285.
  • Section 1024 it is indicated that access can not be made at one time to the schedule of consecutive 2 lines starting from the line (4 j-2) and the line (4 j) in FIG.
  • the mode for accessing two pixels of every other line at a time in the vertical direction (direction) is selected.
  • a method of accessing the pixels stored in the memory 12 and the memory 13 at one time in every other line will be described.
  • the memory access control means 1 1 is a pixel stored in the memory 1 2 every other line (0, 0 And 2) access to two lines of pixel (0, 2) stored in memory 13 at a time.
  • ADA and AD B are not defined by the lower 2 bits of the address, but are defined by the address numbers in Fig. 3.
  • ADA (4 i under the condition of 1 2 i ⁇ 131072).
  • age 2
  • ADA and ADB defined by the lower 2 bits of the address
  • the memory access control means 11 is stored in the memory 12 every other line. Two lines of pixel (0, 3) and pixel (0, 1) stored in the memory 13 can be accessed at one time.
  • ADA and ADB are not defined by the lower 2 bits of the address, but are defined by the address numbers in Figure 3.
  • ADA (4 i-1) under the condition of 1 ⁇ i ⁇ l 31072.
  • AD A and AD B are defined by the lower 2 bits of the address
  • the memory access control means 1 Two lines of the stored pixel (1, 2) and the pixel (1, 0) stored in the memory 13 can be accessed at one time.
  • memory access control means 1 1 is stored in memory 12 every other line. Two lines of the pixel (1, 1) and the pixel (1, 3) stored in the memory 13 can be accessed at one time.
  • ADA (based on the unique address correspondence information 151f)
  • ADB (4 i-1) is selected as the counter I.
  • the AD with the i ID is selected.
  • A (4 i-3) is selected, and the memory access control means 1 1 is stored at the selected address of memory 1 2 and memory 1 3 »at a time for 2 pixels of every other line direction It can be accessed.
  • two pixel data of the pixel data constituting the image data are stored separately in the memory 12 and the memory 13 in association with each access mode.
  • the image data direction and the pixel resolution in the ⁇ direction are stored in the two memories in association with the predetermined locations of the two memories so that they can be accessed simultaneously.
  • the access address independently to simultaneously access the data of the corresponding pixel, access to data unnecessary for ⁇ direction is not generated, and it is possible to move to the opposite direction. Even for access, it is possible to significantly reduce access to unnecessary data than the related techniques described in the background art.
  • the width of the memory per memory 12 and memory 13 is increased from 8 bits to 16 bits in the first embodiment. Assuming that the bus width per memory is 16 bits and one pixel is 8 bits, two pixels can be stored in one address per memory. The differences from the first embodiment will be mainly described below.
  • FIG. 11 illustrates the image data arrangement information 1 6 1 generated based on the image data 2 0 1, the memory 1 2 and the memory 1 of the memory 1 3 shown in FIG. 2, the bus width per memory, etc. It is a figure to be
  • the memory 12 according to this embodiment and the memory 13 are the same as those of the first embodiment, based on the image layout information 16 1 shown in FIG.
  • the image data of pixel X 1 0 2 4 lines are arranged as shown in Fig. 12 and Fig. 13 respectively.
  • Fig. 12 is a diagram showing an example of data stored in the memory 12 (arranged image data 1 2 1)
  • Fig. 13 is an example of data stored in the memory 13. It is a figure which shows the arrange
  • the memory 12 and the memory 13 according to the present embodiment store image data with four lines corresponding to four lines on one line as one block. That is, this one block is composed of image data for 16 pixels obtained by multiplying 4 lines by 4 lines.
  • the unique address correspondence information storage unit 15 of the present embodiment stores unique address correspondence information 1 51 indicating the correspondence between each ADA and each AD B, for each access mode. Note that if you define ADA and ADB with the lower 2 bits of the address as defined by the lower 2 bits of the address, as in the thigh, and define them with the address numbers in Figure 3, the unique address is supported in the mode in which two consecutive pixels are accessed at one time. Information 1 5 lg is used and paired with 2 pixels in the vertical direction ( ⁇ direction) In the mode to access at once, the unique address correspondence information 15 lh force S is used, and in the mode to access 2 pixels at a time every other line, the unique address correspondence information 151 i is used. (See Figure 15).
  • the memory access control means 11 proceeds to the end. A method of accessing the pixels stored in the memory 12 and the memory 13 at one time will be described with reference to FIG.
  • the memory access control means 11 can access the four pixels stored in the memory 12 and the memory 13 at one time.
  • the memory access control means 11 reads the pixel (0, 0) ′ pixel (1, 1) stored in the memory 12 in the opposite direction. 0) and 4 pixels of (2, 0) 'pixels (3, 0) stored in the memory 13 can be accessed at one time.
  • the memory access control means 11 sets the pixel (0, 1) ′ stored in the memory 13 and the pixel (1, 1) stored in the memory 13 and the pixels stored in the memory 12 You can access 4 pixels of 2, 1) and pixel (3, 1) at one time.
  • the memory access control means 11 when the mode of accessing two pixels consecutively in the vertical direction (i ⁇ direction) is selected at one time, the memory access control means 11! A method of accessing the pixels stored in the memory 12 and the memory 13 at once is described with reference to FIG.
  • the memory access control means 1 1 can set the pixel (0, 0) ′ pixel (1, 0) stored in the memory 12 Since the pixels (0, 1) and pixels (1, 1) stored in the memory 13 can be accessed, the two lines of data for the two consecutive You can access to
  • the memory access control means 1 1 generates the pixels stored in the memory 12 (0, 3 ) It is possible to access 'pixel (1, 3) and pixel (0, 2) stored in memory 13' pixel (1, 2).
  • the scan control means 1 1 accesses the two consecutive pixels in the ⁇ ⁇ direction at once for the two lines of data in the »direction. can do. That is, in the image data of 1024 pixels X 1024 lines shown in FIG.
  • the ADA in the mode in which two consecutive pixels in the vertical direction (direction) are accessed at one time, the ADA is used based on the unique address correspondence information 151 h.
  • ADB (4 1 -2) is selected which corresponds to it.
  • ADB (4 1 -2) is selected, it is opposed.
  • ADA (4 1 -1) is selected, and the memory access control means 1 1 stores data for two consecutive lines of data stored in the selected address of the memory 12 and the memory 13 at a time. You can make an appointment.
  • ADA and ADB are defined by the lower 2 bits of the address
  • the memory access control means 1 1 is able to store the pixels (2, 1 ) ⁇ It is possible to access the pixel (3, 1) and the pixel (2, 0) 'stored in the memory 13' pixel (3, 0).
  • ADA and ADB are not defined by the lower 2 bits of the address, but are defined by the address numbers in Fig. 3.
  • AD A 1 in Fig. 11
  • ADA (41-)
  • (41-4) is selected, and the memory access control means 11 stores at one time the data stored in the selected address of the memory 12 and the memory 13 at the time of the two lines of the line facing toward enamel it can.
  • the memory access control means 11 calculates the pixel (2, 2) stored in the memory 12 It is possible to access the pixel (3, 2) and the pixel (2, 3) stored in the memory 13 ⁇ pixel (3, 3).
  • Memory access control device for every other line, when memory access control means 1 1 selects the mode for accessing two pixels in every other line at a time in the vertical direction). We will explain how to access the pixels stored in the file at once.
  • the memory access control means 1 1 is a pixel (0, 0) 'pixel stored in the memory 1 2 every other line. Two lines of (1, 0) and the pixel (0, 2) '(1, 2) stored in the memory 13 can be accessed at one time.
  • AD A and AD B are not defined by the lower 2 bits of the address, but are defined by the address numbers in Fig. 3, ⁇ in Fig. 11 under the condition of 1 ⁇ 1 ⁇ 65 5 3 6
  • the memory access control means 11 is a memory for every other line.
  • AD A (41-1) corresponding to this is selected, and the memory access control means 11 includes the memory 12 and the memory 13. It can be accessed at one time for two pixels in every other line stored in the selected address of the saucosar.
  • the memory access control means 11 reads the pixels stored in the memory 12 every other line ( 2, 2) Two lines of 'pixel (3, 2) and pixel (2, 0) and pixel (3, 0) stored in the memory 13 can be accessed at one time.
  • ADA and ADB are not defined by the lower 2 bits of the address, and are defined by the address numbers in Figure 3.
  • ADA (41-2) under the condition of 1 ⁇ 1 ⁇ 65536.
  • the memory access control means 11 comprises the memory 12 and the memory It is possible to access two pixels in every other line stored in 13 selected addresses at once.
  • the memory access control means 11 includes pixels (2, 1) ⁇ pixels (3, 1) stored in the memory 12 and pixels stored in the memory 13 (every other line) Two lines of 2, 3) -m (3, 3) can be accessed at one time.
  • every line can be accessed at one time for the two lines of the line. That is, in the image data of 1024 pixels ⁇ 1024 lines shown in FIG. 2, in the mode in which two pixels of every other line are accessed at a time in the vertical direction (direction), the ADA is used based on the unique address correspondence information 151i.
  • the form is the one-block configuration from 2 ⁇ 4 to 2 ⁇ 2 in the first male form.
  • the differences from the first embodiment will be mainly described below.
  • FIG. 16 is a view for explaining the image schedule arrangement information 1 6 1 according to this embodiment.
  • Memory 12 and memory 13 according to the ⁇ embodiment, based on the image data arrangement information 1 6 1 shown in FIG.
  • the image data of 1 0 2 4 lines are arranged and stored as shown in Fig. 1 7 and Fig. 1 8 respectively.
  • Fig. 17 shows an example of data stored in the memory 12 (arranged image data 1 2 1).
  • Fig. 18 shows an example of data stored in the memory 1 3 (arranged image data It is a figure which shows 1 3 1).
  • the unique address correspondence information 1 5 1 according to the embodiment is a sequence in which 0 ⁇ ADA 1 and 0 ⁇ AD B 1 are continuous in the unique address correspondence information 1 5 1 according to the first embodiment.
  • the memory access control unit 1 1 includes the access mode selected by the access mode selection unit 14, the image layout information 16 1, and the access Based on the unique address correspondence information 1 5 1 for the mode, the image data stored in the memory 1 2 and the memory 1 3 are accessed in the same search cycle.
  • the 33 ⁇ 4 ⁇ form is a modification of the second male form.
  • the following description will focus on differences from the second weir.
  • FIG. 20 is a view for explaining the image data arrangement information 61 according to the present embodiment.
  • the memory 12 according to the embodiment and the memory 13 are the same as the second embodiment based on the image data arrangement information 1 6 1 shown in FIG. 20, and the 10 2 4 pixels X 1 0 2 4 shown in FIG. Arrange and store the image data of the line as shown in Figure 21 and Figure 22 respectively.
  • FIG. 21 shows an example of data stored in the memory 12 (arranged image data 12 1)
  • FIG. 22 shows an example of data stored in the memory 13 (arranged image data It is a figure which shows 1 3 1).
  • the pixel data stored at one address in one block is
  • the two pixels in the ⁇ direction in the second embodiment are two pixels in the direction ⁇ .
  • the unique address correspondence information 1 51 according to the present embodiment is the same as the unique address correspondence information 1 51 according to the second embodiment.
  • the memory access control unit 11 includes the access mode selected by the access mode selection unit 14: image data arrangement information 1 61, and the like. Based on the unique address correspondence information 1 5 1 for the access mode, the image data stored in the memory 1 2 and the memory 1 3 are accessed in the same query cycle.
  • the form is obtained by increasing the bus width per memory of the memory 12 and the memory 13 to 16 bits and 32 bits in the second male mode. Assuming that the bus width per memory is 32 bits and 1 pixel is 8 bits, 4 pixels can be stored in one address per memory. The differences from the second embodiment are mainly described below.
  • FIG. 24 is a view for explaining image data arrangement information 161 according to the present embodiment.
  • the memory 12 according to the embodiment and the memory 13 are the same as the second embodiment according to the image data arrangement information 1 6 1 shown in FIG. Arrange and store the image data of the line as shown in Figure 25 and Figure 26 respectively.
  • FIG. 25 is a diagram showing an example of data stored in the memory 12 (arranged image data 1 2 1)
  • FIG. 26 is a diagram showing the data stored in the memory 13. It is a figure which shows an example (arranged image data 1 3 1).
  • the data of the pixel having the frequency frT at one address in one block is
  • two pixels contiguous in the horizontal direction, two pixels contiguous in the lateral direction, and two pixels contiguous in the vertical direction are used.
  • the unique address correspondence information 1 51 according to the present embodiment is the same as the unique address correspondence information 1 51 according to the second embodiment. (Operation of the fifth embodiment)
  • the memory access control unit 1 1 includes the access mode selected by the access mode selection unit 14, the image data arrangement information 16 1, and the corresponding access mode. Based on the unique address correspondence information 1 5 1, the image data stored in the memory 1 2 and the memory 1 3 are accessed in the same clock cycle.
  • the width of memory per memory 12 and memory 13 is increased from 16 bits to 32 bits in the second embodiment to one address in one block.
  • the same effect as in the second embodiment is obtained, even if the pixel value of the pixel is changed from two pixels in the second male form to two pixels in the second group and two pixels in the second group. It is the ability to reach
  • Memory 2 in the ⁇ 3 ⁇ 4 form and memory 1 3 have 1 block power by setting 4 lines for 1 block (2 pixels ⁇ 4 lines) for 2 pixels facing ⁇ ⁇ on 1 line.
  • the bus width per memory of the memory 12 and memory 13 is 8 bits or 16 bits, and one pixel of the image data stored in the memory is 8 bits.
  • the bus width is not limited to this, and one pixel of the image data is not limited to 8 bits.

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Description

明細書 メモリアクセス制御装置、 メモリアクセス制御方法、 データ格納方法及びメモリアクセス 制御プログラム 腿分野
本発明は、 メモリに格納されたデータに対してアクセスを行う際に、 アクセス効率を高め ることが きるメモリアクセス制御装置、 メモリアクセス制御方法、 データ格 法及びメ モリアクセス制御プログラムに関する。 背景麵
メモリへのアクセス帯域を増やそうとした場合、 アクセスのクロック周波数を上げるか、 バス幅を広げて一度にアクセスするデータ量を増やすかの 2通りの方法がある。 メモリの対 応している周波数より大きくはク口ック周波数を上げることが きないため、 周波数を限界 まで上げたあと《Λ'ス幅を広げる方法を用いて一度にアクセスするデータ量を増やしていた。 メモリアクセス方法の関連する ¾ifの 1例が特許 1 (特開平 1 0 - 2 1 0 2 5 1号公 報） に記載されている。 特許 » 1は、 画像全体をブロックに分割し、 それぞれのブロック をバーストアクセス可能なメモリアドレスのデ一夕で構成するようにし、 同一ブロック内で あれば 向、 »向等といった任意のデータに対しバーストアクセスを可能にし、 ァクセ ス方向によらずに画像メモリに対する高速アクセスを可能とするものである。
特許 « 1 特開平 1 0 - 2 1 0 2 5 1号公報 しかし、 特許文献 1を含む関連のメモリアクセス方法は、 ノ、 'ス幅を広げると一つのァドレ スに割り当てられるデータ量が多くなり、 所望のデータ以外の必要のなレゝデ一夕にも同時に アクセスしてしまうことが増え、 アクセス効率が低下するという問題があった。
例えば、 2次元のデータである画像データにアクセスする場合、 向にアクセスする場 合と «向にアクセスする があるが、 1つのァドレスに 向に繊したデータを格納 した場合には、 »向に連続したデータにアクセスしたい場合には必要のない多くのデータ に対してアクセスしてしまうこととなり、 アクセス効率が低下していた。 一方、 fc^向に連 続したデータを 1つのァドレスに格納した場合には、 逆に 向に連続したデータにァクセ スしたい場合に必要のない多くのデータに対してアクセスしてしまうこととなり、 アクセス 効率が低下するという問題があつた。
(目的）
本発明の目的は、 メモリに格納されたデ一夕へのメモリアクセス効率を向上させることで ある。 発明の開示
本発明の第 1のアクセス制御装置は、 データを格納するメモリへのアクセスを制御するァ クセス制御装置において、 複数^! /"プのメモリを備え、 データを、 複数グループのメモリ に対するアクセスァドレスのうちの所定ビッ卜で区別されるメモリの異なる領域に分けて格 納し、 メモリに対するアクセスの同一のクロックサイクルにおいて、 複数ク ! /"プのメモリ の異なる領域に格納したデータへ同時にアクセスすることを特徴とする。
本発明の第 2のアクセス制御方法は、 データを格納するメモリへのアクセスを制御するメ モリアクセス制御方法であって、 データを、 複数クリレープを備えるメモリに対するアクセス ァドレスのうちの所定ビットで区別されるメモリの異なる領域に分けて格 ¾Wる格納手順と、 メモリに対するアクセスの同一のク口ックサイクルにおいて、 複数クリレープのメモリの異な る領域に格納したデータへ同時にアクセスするアクセス手順とを備える。
本発明の第 3のデータ格 ¾W法は、 データを格 するメモリへのアクセスを制御するメモ リアクセス制御装置におけるデ一夕格lW法であって、 データを、 複数ク ! /"プを備えるメ モリに対するアクセスァドレスのうちの所定ビッ卜で区別されるメモリの異なる領域に分け て格納する格納手順を備える。
本発明の第 4のメモリアクセス制御プログラムは、 データを格納するメモリへのアクセス を制御するコンピュー夕装置上で実行されるメモリァクセス制御プログラムを格納するコン ピュー夕読み取り可能な記録媒体であって、 メモリアクセス制御プログラムは、 データを、 複数グループを備えるメモリに対するアクセスァドレスのうちの所定ビットで区別されるメ モリの異なる領域に分けて格納する格納機能と、 メモリに対するアクセスの同一のクロック サイクルにおいて、 複数クリ! "プのメモリの異なる領域に格納したデータへ同時にアクセス するアクセス機能とをコンピュータ装置に実行させる。 ハ
発明の効果
本発明によれば、 メモリに格納されたデータへのメモリアクセス効率を向上させることが できる。
その理由は、 データを、 複数グループのメモリに対するアクセスアドレスのうちの所定ビ ッ卜で区別されるメモリの異なる領域に分けて格納し、 メモリに対するアクセスの同一のク 口ックサイクルにおいて、 複数クリレープのメモリの異なる領域に格納したデータへ同時にァ クセスするため、 該当するデータ以外のデータへのアクセスへのアクセスが大幅に減少する からである。 図面の簡単な説明
図 1は、 本発明の第 1の難形態によるメモリアクセス制御装置 1 0の構成を示すプロッ ク図である。
図 2は、 第 1の実施形態による画像データ 2 0 1を説明する図である。
図 3は、 第 1の実施形態による画像データ配置情報 1 6 1を説明する図である。
図 4は、 第 1の実施形態によるメモリ 1 2に格納されたデ一夕例を示す図である。
図 5は、 第 1の実施形態によるメモリ 1 3に格納されたデータ例を示す図である。
図 6は、 第 1の実施形態による画像データ配置情報 1 6 1の 1プロックの情報を示す図で ある。
図 7は、 第 1の実施形態による固有ァドレス対応情報格納手段 1 5に格納された固有ァド レス対応情報を示す図である。
図 8は、 第 1の実施形態による固有ァドレス対応情報格納手段 1 5に格納された固有ァド レス対応情報を示す図である。
図 9は、 第 1の実施形態によるメモリアクセス制御装置 1 0のハードウェア構成を示すブ ロック図である。
図 1 0は、 第 1の実施形態によるメモリアクセス制御装置 1 0の動作の概略を示すフロー チャートである。 1
図 1 1は、 本発明の第 2の実施形態による画像データ配置情報 1 6 1を説明する図である。 図 1 2は、 第 2の実施形態によるメモリ 1 2に格納されたデータ例を示す図である。 図 1 3は、 第 2の実施形態によるメモリ 1 3に格納されたデータ例を示す図である。 図 1 4は、 第 2の雄形態による画像デ一夕配置情報 1 6 1の 1ブロックの情報を示す図 である。
図 1 5は、 第 2の実施形態による固有アドレス対応情報格納手段 1 5に格納された固有ァ ドレス対応情報を示す図である。
図 1 6は、 本発明の第 3の実施形態による画像データ配置情報 1 6 1を説明する図である。 図 1 7は、 第 3の実施形態によるメモリ 1 2に格納されたデータ例を示す図である。 図 1 8は、 第 3の実施形態によるメモリ 1 3に格納されたデータ例を示す図である。 図 1 9は、 第 3の実施形態による画像データ配置情報 1 6 1の 1ブロックの情報を示す図 である。
図 2 0は、 本発明の第 4の実施形態による画像データ配置情報 1 6 1を説明する図である。 図 2 1は、 第 4の実施形態によるメモリ 1 2に格納されたデ一夕例を示す図である。 図 2 2は、 第 4の実施形態によるメモリ 1 3に格納されたデ一夕例を示す図である。 図 2 3は、 第 4の ^形態による画像デ一夕配置情報 1 6 1の 1ブロックの情報を示す図 である。
図 2 4は、 本発明の第 5の雄形態による画像デ一夕配置情報 1 6 1を説明する図である。 図 2 5は、 第 5の実施形態によるメモリ 1 2に格納されたデータ例を示す図である。 図 2 6は、 第 5の実施形態によるメモリ 1 3に格納されたデータ例を示す図である。 図 2 7は、 第 5の 形態による画像データ配置情報 1 6 1の 1ブロックの情報を示す図 である。 発明を実施するための最良の形態
(第 1の実施形態）
次に、 本発明の第 1の実施形態について図面を参照して詳細に説明する。
(第 1の実施形態の構
図 1は、 本発明の第 1の雄形態によるメモリアクセス制御装置 1 0の構成を示すプロッ ク図である。
メモリアクセス制御装置 1 0は、 メモリアクセス制御手段 1 1と、 メモリ 1 2及びメモリ 1 3と、 アクセスモード選択手段 1 4と、 固有アドレス対応情報格納手段 1 5と、 画像デ一 c
0 夕配置情報格納手段 16とを備え、 メモリ 12及びメモリ 13がアドレス信号 17〜19に よってメモリアクセス制御手段 1 1に接続されている。
メモリアクセス制御手段 1 1は、 アクセスモード選択手段 14によって選択されたァクセ スモード、 固有ァドレス対応情報格納手段 15に格納された固有ァドレス対応情報及び 13像 デ一夕配置情報格納手段 16に格納された画像データ配置情報 161に基づいて、 メモリ 1 2及びメモリ 13の異なる領域に格納された符号化された画像デ一夕に対して同一のクロッ クサイクルでアクセスする機能を有する。
画像データ配置情報格納手段 16は、 画像データがメモリ 12及びメモリ 13にどのよう に配置されているのかを示す画像データ配置' If報 161を格 »る機肯を る。
画像テ '一夕配置' If報 161は； メモリ 12及びメモリ 13のメモリ容量、 メモリ 12及び メモリ 13のメモリ 1個あたりのバス幅、 画像データを構 fitTる 1画素当たりのビット数及 び面像データを構 る画素の位置情報等に基づレゝて、 当該メモリ 1個あたり 1つのアドレ スに格納された画素の配置情報を示す。
図 3は、 図 2に示される画像データ 201、 メモリ 12及びメモリ 13のメモリ容量、 メ モリ 1個あたりのバス幅等に基づいて生成された画像データ配置情報 161を説明する図で ある。
ここで、 メモリ 12及びメモリ 13のメモリ 1個あたりのバス幅を 8ビット、 当該メモリ に格納された画像データの 1画素を 8ビットとすると、 当該メモリ 1個あたり 1つのァドレ スには 1画素を格frすることができる。
従って、 メモリ 12及びメモリ 13は、 図 2に示す 1024画素 X 1024ラインの画像 データ 201を、 図 3に示すように配置されて格納する。
図 3を参照すると、 座標 （X, y) は、 y+1番目のライン上の x+ 1番目の画素である ことを示すため、 例えば、 座標 （0, 0) を見ると、 1番目のライン上の 1番目の画素 （画 素 （0， 0) ) がメモリ 12に配置されていることがわかり、 座標 （0， 1) を見ると、 2 番目のライン上の 1番目の画素 （画素 （0, 1) ) がメモリ 13に配置されていることがわ かる。
また、 メモリアクセス制御手段 1 1は、 図 3を参照すると、 メモリ 12には、 x = 0かつ y = 0の画像データである画素 （0, 0) 、 x=lかつ y=lの画像データである画素 （1， 1) 、 x=lかつ y=2の画像データである画素 （1， 2) 、 = 0かっ =3の画像デー 夕である画素 （ 0， 3) 等が格納され、 一方、 メモリ 13には、 X = 1かつ 0 = 0の画像デ 一夕である画素 （1， 0) 、 = 0かっ =1の画像デ一夕でぁる画素 （0， 1) 、 x = 0 かつ y = 2の画像デ一夕である画素 （0， 2) 、 x=lかつ y=3の画像データである画素 (1, 3) 等が格納されていることがわかる。
さらに、 メモリ 12の固有アドレスを ADA (鍵） とすると、 例えば、 x = 0かつ y = 0の画像データである画素 （0， 0) 力メモリ 12の ADA=0に格納され、 x=lかつ y = 1の画像データである画素 （ 1 , 1 ) がメモリ 12の AD A= 1に格納され、 x= 1かつ y = 2の画像デ一夕である画素 （ 1， 2 ) 力 Sメモリ 12の AD A= 2に格納され、 x = 0力、 つ y= 3の画像データである画素 （0， 3) 力メモリ 12の ADA=3に格納され、 他の画 素も同様に格納される （後述の図 4参照） 。
また、 メモリ 13の固有アドレスを ADB (腿 とすると、 例えば、 =1かっ =0 の画像データである画素 （1， 0) がメモリ 13の ADB=0に格納され、 x = 0かつ y = 1の画像データである画素 （0， 1) がメモリ 13の ADB=1に格納され x=0かつ y =2の画像データである画素 (0, 2) がメモリ 13の ADB = 2に格納され、 x=lかつ y = 3の画像データである画素 （ 1， 3 ) がメモリ 13の AD B = 3に格納され、 他の画素 も同様に格納される （図 5参照） 。
形態のメモリ 12及びメモリ 13は、 このようにして、 1ライン上で jg^Tる 2画 素について、 ^"する 4ライン分を 1ブロックとして画像データが 置される。 すなわち、 この 1ブロックは、 2画素に 4ラインを乗じた 8画素分の画像データから構成される。 例えば、 画像データの X座標の最下位ビットを a、 y座標の最下位 2ビットを bとすると、 上記 1ブロックの情報は図 6のように示される。
従って、 本実施形態の 1024画素 X1024ラインの画像デ一夕は、 向 （X軸方 向） に上記ブロックの 512ブロック分、 縦方向 （y軸方向） に上記ブロックの 256ブロ ック分、 合計 512 X 256 = 131072ブロック分に分割され、 各ブロックを構成する 画素のデータが図 4及び図 5 (^ ) に示されるように、 メモリ 12及びメモリ 13に配置 されて格納される。
メモリ 12及びメモリ 13は、 画像デ一夕配置情報 161に基づいて、 符号化されて配置 された画像データ 121、 131を格frTる機能を有する。 図 4は、 メモリ 1 2に格納されたデ一夕例 （配置された画像デ一夕 1 2 1 ) を示す図であ り、 図 5は、 メモリ 1 3に格納されたデ一夕例 （配置された画像データ 1 3 1 ) を示す図で ある。
なお、 メモリ 1 2及びメモリ 1 3は、 単数からなるメモリだけではなく、 同じメモリ容量 で構成される 2つのグループのメモリ 1 2及びメモリ 1 3であってもよい。
アクセスモード選択手段 1 4は、 メモリ 1 2、 メモリ 1 3に格納された画像デ一夕を構成 する画素のデ一夕に対するアクセスにおいて、 向に纖した 2画素に対して一度にァク セスするモードと、 垂直方向 向） に した 2画素に対して一度にアクセスするモー ドと、 垂直方向 向） に 1ライン置きの 2画素に対して一度にアクセスするモードとを 選択する。
固有アドレス対応情報格納手段 1 5は、 アクセスモード毎に、 各 ADAと各 ADBの対応 関係を示す固有ァドレス文寸応 '膚報 1 5 1を格 »る。
図 7は、 固有ァドレス対応情報格 »段 1 5に格納された固有ァドレス対応情報を示す図 である。
図 7を参照すると、 固有ァドレス対応情報格 ^段 1 5に格納された固有ァドレス対応情 報 1 5 1〖拟下のように示される。
横方向に した 2画素に対して一度にアクセスするモードでは、 ADA=AD Bである 涸有ァドレス対応情報 1 5 1 a) 。 '
また、 垂直方向 向） に連続した 2画素に対して一度にアクセスするモードでは、 A DA= 0と、 AD B= 1とが いに対応し、 ADA= 1と、 AD B= 0とが ¾：いに対応し、 ADA= 2と、 AD B= 3とが いに対応し、 ADA= 3と、 ADB= 2とが互いに対 る （固有アドレス対応情報 1 5 1 b) 。
また、 垂直方向 （St^向） に 1ライン置きの 2画素に対して一度にアクセスするモードで は、 ADA= 0と、 ADB= 2とが いに対応し、 ADA= 1と、 ADB= 3とが互いに対 応し、 ADA= 2と、 AD B= 0とが互いに対応し、 ADA= 3と、 AD B= 1とが いに 対 る （固有ァドレス対応情報 1 5 1 c ) 。
なお、 後述するように、 ADA及び ADBをアドレスの下位 2ビットで定義せず、 図 3の ァドレス番号で定義する齢、 向に纖した 2画素に対して一度にアクセスするモード では固有アドレス対応情報 1 5 I dが用いられ 垂直方向 向） に連続した 2画素に対 して一度にアクセスするモードでは固有アドレス対応情報 151 eが用いられ、 垂直方向 ( 向) に 1ライン置きの 2画素に対して一度にアクセスするモ一ドでは固有ァドレス対 応情報 151 fが用いられる （図 8参照） 。
アドレス信号 17 19は、 メモリアクセス制御手段 1 1からメモリ 12及びメモリ 13 に対して共通のァドレスである ADを伝達するァドレス信号 17と、 メモリアクセス制御手 段 1 1からメモリ 12に接続された下位 2ビッ卜の ADAについてのアドレス信号 18と、 メモリアクセス制御手段 1 1からメモリ 13に接続された下位 2ビッ卜の ADBについての アドレス信号 19とからなる。 すなわち、 メモリアクセス制御手段 1 1からメモリ 12に接 続されたアドレス信号とメモリ 13に赚されたアドレス信号は、 下位 2ビッ卜の ADA及 び ADBを除いて共通である。
従って、 .ァドレス信号 17の ADに基づレゝてメモリ 12及びメモリ 13に共通の 1ブロッ クが上記 131072ブロックの中から特定される。 特定された当該 1ブロックの中から、 ァドレス信号 18の ADAに基づいてメモリ 12内の画素のデ一夕力 定され ァドレス信 号 19の AD Bに基づいてメモリ 13内の画素のデータが特定される。 なお、 ADは、 HIS的に [n l ： n2] であり、 111及び1 2は、 画像データ、 メモリ容 S¾びアドレスのビット数等に従って定まる。 特に、 形態において、 1024画素 1024ラインから構成される画像データ 201力職向に 512プロック分、 向に 2 56ブロック分の合計 512 X 256のブロックによって構成され、 2の 17乗で表される ため、 n 1=16であり、 また、 1ブロックあたり 2X4によって構成され、 2の 3乗で表 されるため、 n 2 2である。 ここで、 メモリアクセス制御装置 10のハ一ドウエア構成の説明をする。
図 9は、 本実施形態によるメモリアクセス制御装置 10のハードウェア構成を示すブロッ ク図である。
図 9を参照すると、 本発明によるメモリアクセス制御装置 10は、 なコンピュータ 装置と同様のハードウェア構成によって実現することができ、 図 1の各手段を備えるメモリ アクセス制御部 101、 メモリ 12、 メモリ 13 CPU (Cen t r a l P r oc e s s i ng Un i t) 102、 周辺機器とデータの送受信を行う通信ィン夕フェース 104 上記した各構成要素の各機能を提供する制御プログラム 1031を格納する ROM (Re a d On l y Memo ry) 103、 本情«理装置の上記各構成要素を相互に る システムバス 105等を備えている。
本発明によるメモリアクセス制御装置 10は、 その動作を、 メモリアクセス制御装置 10 内部にそのような機能を実現するプログラムを組み込んだ、 LS I (La r ge Se a l e I n t eg r a t i on) 等のハ一ドウエア部品からなる回路部品を してハードウ エア的に実現することは勿論として、 制御プログラム 1031をコンピュータ処理装置上の CPU102で実行することによりソフトウエア的に実現することが きる。
(第 1の実施形態の動作）
図 10は、 Φ¾6Ι形態によるメモリアクセス制御装置 10の動作の靈を示すフローチヤ 一トである。 図 10を用いて、 本 ¾形態によるメモリアクセス制御装置 10の動作の « を説明する。
まず、 メモリアクセス制御手段 1 1が、 アクセスモード選択手段 14によって選択された アクセスモードを識別し （ステップ S 101) 、 識別したアクセスモードに基づいて、 画像 データ配置情報格解段 16に格納された画像データ配置情報 161及び、 固有ァドレス対 応情報格納手段 15に格納された当該アクセスモ一ド用の固有ァドレス対応情報 151を参 照し （ステップ S 102) 、 当該固有アドレス対応情報 151に基づいて、 メモリ 12及び メモリ 13に格納された互いに対 Ιί Τる画像データに対して同一のクロックサイクルでァク セスする （ステップ S 103) 。
次に、 各アクセスモードにおける動作を説明する。
(横方向のアクセスモード）
Φ ^形態によるメモリアクセス制御装置 10において、 τ平方向 （ 向） に腿した 2画素に対して一度にアクセスするモードが選択された場合に、 メモリアクセス制御手段 1 1が、 メモリ 12及びメモリ 13に格納された動向に繊した画素に対して一度にァクセ スする方法を、 図 3を参照して説明する。
ADAと ADBを同じ値とすると、 メモリアクセス制御手段 1 1は、 メモリ 12、 メモリ 13に格納された横方向に連続した 2画素に対して一度にアクセスすることができる。 1Q
固有アドレス対応情報 151 aに基づき、 例えば、 ADA=ADB=0とすると、 メモリ アクセス制御手段 1 1は、 t訪向に連続した、 メモリ 12に格納された画素 （0， 0) 及び メモリ 13に格納された画素 （1， 0) の 2画素に対して一度にアクセスできる。
また、 同様に、 ADA=ADB=1とすると、 メモリアクセス制御手段 1 1は、 ^^向に 連続した、 メモリ 13に格納された画素 （ 0 , 1 ) 及びメモリ 12に格納された画素 ( 1，
1) の 2画素に対して一度にアクセスできる。
ただし、 ADA=ADB = 0の^ &、 メモリ 12には画素 （0， 0) のデータが格納され ているのに対し、 ADA=ADB=1の齢、 メモリ 12には上記画素 （0， 0) と X座標 の異なる画素 （1， 1) のデータが格納されている。
同様に、 ADA=ADB=0の場合、 メモリ 13には画素 （1， 0) のデ一夕が格納され ているのに対し、 ADA=ADB=1の^ &、 メモリ 13には上記画素 （1， 0) と X座標 の異なる画素 （0， 1) のデータが格納されている。
また、 ADA=ADB = 2の^、 ADA=ADB= 1と同様のデータ格柳暖 （メモリ 1 3に格納された画素 (0, 2) 、 メモリ 12に格納された画素 (1, 2) (DIM) であり、 A DA=ADB=3の^"は、 ADA二 ADB = 0と同様のデ '一夕格柳頓 （メモリ 12に格納 された画素 （0， 3) 、 メモリ 13に格納された画素 （1, 3) (DM) である。
なお、 AD A及び AD Bをァドレスの下位 2ビットで定 «ず、 図 3のアドレス番号で定 義する場合、 図 2に示す 1024画素 X 1024ラインの画像デ一夕において 2画素に同一 のアドレスを害 |Jり当てられ、 1024X 1024÷2 = 524288となることから、 1≤ h≤524288のもと、 水平方向 （^"向） に連続した 2画素に対して一度にアクセスす るモードでは、 選択された ADA又は選択された ADBに対応して ADA=ADB= (h— 1) とされ （図 8の固有アドレス対応情報 15 I d) 、 メモリアクセス制御手段 1 1は、 メ モリ 12及びメモリ 13の選択されたアドレスに格納された 向に繊した 2画素に対し て一度にアクセスできる。
(縦方向のアクセスモード）
次に、 本実施形態によるメモリアクセス制御装置 10において、 垂直方向 向） に連 続した 2画素に対して一度にアクセスするモードが選択された に、 メモリアクセス制御 手段 1 1が、 メモリ 12及びメモリ 13に格納された縦方向に連続した画素に対して一度に アクセスする方法を、 図 3を参照して説明する。 固有アドレス対応情報 151 bに基づき、 例えば、 ADA=0、 ADB=1とすると、 メ モリアクセス制御手段 11は、 メモリ 12に格納された画素 （0， 0) 及びメモリ 13に格 納された画素 (0, 1) にアクセスすることができるため、 ¾向に連続した 2ラインのデ —夕に対して一度にアクセスすることができる。
なお、 AD A及び AD Bをァ 'ドレスの下位 2ビッ卜で定義せず、 図 3のアドレス番号で定 義する 、 図 3において ADA=0に対 ίδ る の ADAは ADA=524284であ り、 上記 1ブロック内に 4アドレスが含まれることから、 524284 + 4=131071 により、 1≤ i≤l 31072において、 ADA= (4 i— 4) 、 ADB=ADA+ 1= (4 i一 4) +1=4 i— 3とすると （図 8の固有アドレス対応情報 151 e ) 、 メモリア クセス制御手段 11は、 ADA=0、 AD B=lとした と同様に、 向に纖した 2 ラインのデータに対して一度にアクセスすることができる。
すなわち、 図 2に示す 1024画素 X 1024ラインの画像デ一夕において、 垂直方向 向） に腿した 2画素に対して一度にアクセスするモードでは、 固有アドレス対応情 報 151 eに基づき、 ADA= (4 i— 4) が選択されるとこれに対 る AD B= (4 i -3) が選択され 又は、 ADB= (4 i -3) が選択されるとこれに対 JCTる ADA= (4 i一 4) が選択され、 メモリアクセス制御手段 11.は、 メモリ 12及びメモリ 13の選 択されたァドレスに格納された縦方向に連続した 2画素に対して一度にアクセスできる。 また、 ADA及び ADBをアドレスの下位 2ビットで定義する場 において、 同様に、 A DA=3、 ADB=2とすると、 メモリアクセス制御手段 11は、 メモリ 12に格納された 画素 （0, 3) 及びメモリ 13に格納された画素 （0， 2) に対してアクセスすることが さる。
なお、 AD A及び AD Bをァドレスの下位 2ビッ卜で定義せず、 図 3のアドレス番号で定 義する場合、 図 3において ADA= 3に対応する最終の AD Aは AD A= 524287であ り、 l≤i≤131072において、 ADA= (4 i— 4) +3= (4 i - 1) 、 ADB = ADA— 1= (4 i - 1) — 1=4 i— 2とすると （図 8の固有アドレス対応情報 151 e) 、 ADA=3、 AD B= 2とした場合と同様に、 縦方向に連続した 2ラインのデ一夕に 対して一度にアクセスすることができる。
すなわち、 図 2に示す 1024画素 X 1024ラインの画像データにおいて、 垂直方向 向） に連続した 2画素に対して一度にアクセスするモードでは、 固有アドレス対応情 ^ 2
報 151 eに基づき、 ADA= (4 i一 1) が選択されるとこれに対応する AD B= (4 i -2) が選択され、 又は、 ADB= (4 i -2) が選択されるとこれに対 ίί Τる ADA= (4 i— 1) が選択され、 メモリアクセス制御手段 1 1は、 メモリ 12及びメモリ 13の選 択されたアドレスに格納された縦方向に連続した 2画素に対して一度にアクセスできる。 また、 ADA及び ADBをアドレスの下位 2ビットで定義する において、 同様に、 A
DA=1 ADB=0とすると、 メモリアクセス制御手段 1 1は、 メモリ 12に格納された 画素 （1, 1) 及びメモリ 13に格納された画素 （1 0) に対してアクセスすることが さる。
なお、 ADA及び ADBをアドレスの下位 2ビットで定新ず、 図 3のアドレス番号で定 義する場合、 図 3において ADA= 1に対応する最終の AD Aは AD A= 524285であ り、 1≤ i≤l 3107？において、 ADA= (4 i— 4) +1= (4 i— 3) ADB = ADA- 1= (4 i -3) — 1=4 i _4とすると （図 8の固有アドレス対応情報 151 e) ADA=1 AD B=0とした^^と同様に、 »向に した 2ラインのデータに 対して一度にアクセスすることが^ =きる。
すなわち、 図 2に示す 1024画素 X 1024ラインの画像デ一夕において、 垂直方向 向） に纖した 2画素に対して一度にアクセスするモードでは、 固有アドレス対応情 報 151 eに基づき、 ADA= (4 i— 3) が選択されるとこれに対 iT る ADB= (4 i —4) が選択され、 又は、 ADB= (4 i -4) が選択されるとこれに対 ίί Τる ADA= (4 i -3) が選択され、 メモリアクセス制御手段 1 1は、 メモリ' 12及びメモリ 13の選 択されたァドレスに格納された維 向に連続した 2画素に対して一度にアクセスできる。 また、 ADA及び ADBをアドレスの下位 2ビットで定義する において、 同様に、 A DA=2 ADB=3とすると、 メモリアクセス制御手段 1 1は、 メモリ 12に格納された 画素 （1, 2) 及びメモリ 13に格納された画素 （1 3) に対してアクセスすることが さる。
なお、 ADA及び ADBをアドレスの下位 2ビットで定新ず、 図 3のアドレス番号で定 義する &、 図 3において AD A= 2に文寸 る最終の AD Aは AD A 524286であ り、 1≤ i≤l 31072において、 ADA= (4 i _4) +2= (4 i -2) ADB = ADA+ 1= (4 i -2) + 1=4 i— 1とすると （図 8の固有アドレス対応情報 151 e ) 、 ADA= 2、 AD B = 3とした齢と同様に、 »向に連続した 2ラインのデータに 対して一度にアクセスすることができる。
すなわち、 図 2に示す 1 0 2 4画素 X 1 0 2 4ラインの画像データにおいて、 垂直方向 向） に連続した 2画素に対して一度にアクセスするモードでは、 固有アドレス対応情 報 1 5 1 eに基づき、 ADA= (4 i— 2 ) が選択されるとこれに対 る AD B = (4 i 一 1 ) が選択され、 又は、 AD B = ( 4 i一 1 ) が選択されるとこれに対 る AD A= (4 i - 2 ) が選択され、 メモリアクセス制御手段 1 1は、 メモリ 1 2及びメモリ 1 3の選 択されたアドレスに格納された縦方向に連続した 2画素に対して一度にアクセスできる。 以上で、 2ラインのすべての組み合わせに対して一度にアクセスできることを示した。 た だし、 8画素分の画像データから構成される上記 1プロックの構成により、 奇数ラインから 始まる賺した 2ラインのデータに対して一度にアクセスすることはできない。 すなわち、 上記 1プロック内の第 2のラインから始まる した 2ラインのデータに対するアクセスは、 同一メモリの異なるアドレスへのアクセスになるため一度にアクセスできない。 また、 上記 1ブロック内の第 4のラインから始まる薩した 2ラインのデ一夕に対するアクセスは、 上 記ブロックをまたいでのアクセスになるため一度にアクセスできない。 このことは、 1≤ j
≤1 0 2 4において、 図 3の第 (4 j - 2 ) のライン及び第 (4 j ) のラインから始まる連 続した 2ラインのデ一夕に対して一度にアクセスできないことを示す。
ところで、 動画像処理において、 画像デ一夕に対して 1ライン置きにアクセスしたい がある。 そのような場合には、 以下のようにすることですベての上記 1ブロック内の 1ライ ン置きの組み合わせのデータに対して一度にアクセスすることが 能である。
以下に、 形態によるメモリアクセス制御装置 1 0において、 垂直方向 （ 向） に 1ライン置きの 2画素に対して一度にアクセスするモードが選択された に、 メモリァク セス制御手段 1 1が、 ¾向に 1ライン置きに、 メモリ 1 2及びメモリ 1 3に格納された画 素に対して一度にアクセスする方法を説明する。
固有アドレス対応情報 1 5 1 cに基づき、 例えば、 ADA= 0、 AD B = 2とすると、 メ モリアクセス制御手段 1 1は、 1ライン置きの、 メモリ 1 2に格納された画素 （0， 0 ) 及 びメモリ 1 3.に格納された画素 （0， 2 ) の 2ラインに対して一度にアクセスすることが さる。 1 なお、 AD A及び AD Bをァドレスの下位 2ビッ卜で定義せず、 図 3のアドレス番号で定 義する 、 図 3において、 1≤ i≤131072の条件のもと、 ADA= (4 i— 4) 、 ADB=ADA+2= (4 i -4) +2 = 4 i— 2とすると （図 8の固有アドレス対応情報 151 f) 、 メモリアクセス制御手段 11は、 ADA=0、 AD B= 2とした齢と同様に、 »向に 1ライン置きの 2ラインのデータに対して一度にアクセスすることができる。 すなわち、 図 2に示す 1024画素 X 1024ラインの画像データにおいて、 垂直方向 向） に 1ライン置きの 2画素に対して一度にアクセスするモードでは、 固有ァドレス 対応情報 151 fに基づき、 ADA= (4 i— 4) が選択されるとこれに対 JCTる ADB = (4 i -2) が選択され、 又は、 ADB= (4 i -2) が選択されるとこれに対 ίΐ Τる AD A= (4 i—4) が選択され、 メモリアクセス制御手段 11は、 メモリ 12及びメモリ 13 の選択されたァドレスに格納された »向に 1ライン置きの 2画素に対して一度にアクセス できる。
また、 ADA及び ADBをアドレスの下位 2ビットで定義する^ &において、 同様に、 A DA=3、 ADB=1とすると、 メモリアクセス制御手段 11は、 1ライン置きの、 メモリ 12に格納された画素 （ 0， 3) 及びメモリ 13に格納された画素 （ 0， 1 ) の 2ラインに 対して一度にアクセスすることができる。
なお、 ADA及び ADBをアドレスの下位 2ビットで定 ず、 図 3のアドレス番号で定 義する^、 図 3において、 1≤ i≤l 31072の条件のもと、 ADA= (4 i - 1) 、 ADB=ADA-2= (4 i— 1) —2 = 4 i— 3とすると （図 8の固有アドレス対応情報 151 f) 、 メモリアクセス制御手段 11は、 ADA=3、 ADB= 1とした と同様に、 縦方向に 1ライン置きの 2ラインのデータに対して一度にアクセスすることができる。
すなわち、 図 2に示す 1024画素 X 1024ラインの画像データにおいて、 垂直方向 向） に 1ライン置きの 2画素に対して一度にアクセスするモードでは、 固有アドレス 対応情報 151 Πこ基づき、 ADA= (4 i一 1) が選択されるとこれに対 る AD B = (4 i -3) が選択され 又は、 ADB- (4 i -3) が選択されるとこれに対 JSTる AD A= (4 i-1) が選択され、 メモリアクセス制御手段 11は、 メモリ 12及びメモリ 13 の選択されたァドレスに格納された雜 向に 1ライン置きの 2画素に対して一度にアクセス できる。 10 また、 AD A及び AD Bをアドレスの下位 2ビットで定義する齢において、 同様に、 A DA=2、 ADB=0とすると、 メモリアクセス制御手段 1 1は、 1ライン置きの、 メモリ 12に格納された画素 （ 1， 2) 及びメモリ 13に格納された画素 （ 1， 0 ) の 2ラインに 対して一度にアクセスすることができる。
なお、 ADA及び ADBをアドレスの下位 2ビットで定義せず、 図 3のアドレス番号で定 義する^、 図 3において、 1≤ i≤l 31072の条件のもと、. ADA= (4 i— 2) 、 ADB=ADA-2= (4 i -2) — 2 = 4 i— 4とすると （図 8の固有アドレス対応情報 151 0 、 メモリアクセス制御手段 1 1は、 ADA=2、 AD B = 0とした;^と同様に、 縦方向に 1ライン置きの 2ラインのデータに対して一度にアクセスすることができる。 すなわち、 図 2に示す 1024画素 X 1024ラインの画像デ一夕において、 垂直方向
(»向） に 1ライン置きの 2画素に対して一度にアクセスするモードでは、 固有ァドレス 対応情報 151 Πこ基づき、 ADA= (4 i— 2) が選択されるとこれに対 J^Tfる ADB = (4 i— 4) が選択され、 又は、 ADB= (4 i— 4) が選択されるとこれに対 JiTTる AD A= (4 i -2) が選択され、 メモリアクセス制御手段 1 1は、 メモリ 12及びメモリ 13 の選択されたァドレスに格納された 向に 1ライン置きの 2画素に対して一度にアクセス できる。
また、 ADA及び ADBをアドレスの下位 2ビットで定義する齢において、 同様に、 A DA=1、 ADB=3とすると、 メモリアクセス制御手段 1 1は、 1ライン置きの、 メモリ 12に格納された画素 （ 1， 1 ) 及びメモリ 13に格納された画素 （ 1， 3 ) の 2ラインに 対して一度にアクセスすることができる。
なお、 AD A及び AD Bをァドレスの下位 2ビッ卜で定義せず、 図 3のアドレス番号で定 義する^、 図 3において、 1≤ i≤l 31072の条件のもと、 ADA= (4 i -3) 、 ADB=ADA+2= (4 i— 3) +2 = 4 i— 1とすると （図 8の固有アドレス対応情報 151 f) 、 メモリアクセス制御手段 1 1は、 ADA=1、 AD B= 3とした齢と同様に、 縦方向に 1ライン置きの 2ラインのデ一夕に対して一度にアクセスすることができる。 すなわち、 図 2に示す 1024画素 X 1024ラインの画像データにおいて、 垂直方向 ( 向) に 1ライン置きの 2画素に対して一度にアクセスするモードでは、 固有アドレス 対応情報 151 fに基づき、 ADA= (4 i -3) が選択されるとこれに対 I»る ADB = (4 i— 1) が選択され、 又は、 ADB= (4 i一 1) が選択されるとこれに対 iSTる AD A= (4 i - 3 ) が選択され、 メモリアクセス制御手段 1 1は、 メモリ 1 2及びメモリ 1 3 の選択されたァドレスに格納された »向に 1ライン置きの 2画素に対して一度にアクセス できる。
以上で、 上記 1ブロック内の 1ライン置きの 2ラインのすべての組み合わせに対して一度 にアクセスできることを示した。 ただし、 上記 1ブロック内の 2ライン目及び 3ライン目か ら始まる 1ライン置きの 2ラインのデータに対して一度にアクセスすることはできない。 す なわち、 上記 1プロック内の第 3及び第 4のラインから始まる 1ライン置きの 2ラインのデ 一夕に対するアクセスは、 上記ブロックをまたいでのアクセスになるため一度にアクセスで きない。 このことは、 1≤ ≤1 0 2 4にぉぃて、 図 3の第 ( 4 j - 1 ) のライン及び第 (4 j ) のラインから始まる 1ライン置きの 2ラインのデ一夕に対して一度にアクセスでき ないことを示す。
(第 1の実施形態の効果）
形態によれば、 図 3に示すように、 画像データを構 る画素データの内、 る二つの画素データをアクセスモード毎に対応付けてそれぞれメモリ 1 2及びメモリ 1 3に 分離して格納したため、 ^^向に連続した画像データアクセスと »向に連続した画像デー 夕アクセスを両立することが" T'き、 また、 メモリ 1 2及びメモリ 1 3に格納された画像デ一 夕に対するメモリアクセス制御手段 1 1からの嫩なアクセスを減らし、 メモリアクセス効 率を向上させることができる。
すなわち、 Φ«形態によれば、 画像データの 向及« ^向に^ る画素のデ一夕 を 2つのメモリの所定の場所に対応付けて同時にアクセス可能に格納し、 2つのメモリに与 えるアクセスアドレスの一部を独立に制御して該当する画素のデータに同時にアクセスする ことにより、 ^^向へのアクセスでは必要のないデータへのアクセスを一切発生させず、 ま た、 雜 向へのアクセスでも背景技術で述べた関連技術よりも無駄なデータへのアクセスを 大幅に減らすことが^ I能となる。
また、 賴施形態によれば、 2つのグループのメモリ （メモリ 1 2及びメモリ 1 3 ) に与 えるアクセスアドレスを 2ビットを除いて同一としているため、 2つのクレープのメモリに 与えるアクセスァドレスを完全に別々にするよりもアクセスァドレスの信号線を少なくする ことができる。 (第 2の実施形態）
本実施形態は、 メモリ 1 2及びメモリ 1 3のメモリ 1個あたりのパ'ス幅を、 第 1の実施形 態における 8ビッ卜から 1 6ビッ卜に増加させたものである。 メモリ 1個あたりのバス幅を 1 6ビット、 1画素を 8ビットとすると、 メモリ 1個あたり 1つのアドレスには 2画素を格 納することができる。 以下、 第 1の実施形態と異なる点を中心に説明する。
(第 2の実施形態の構成）
図 1 1は、 図 2に示される画像データ 2 0 1、 メモリ 1 2及びメモリ 1 3のメモリ容量、 メモリ 1個あたりのバス幅等に基づいて生成された画像データ配置情報 1 6 1を説明する図 である。
本 ¾ ^形態によるメモリ 1 2及びメモリ 1 3は、 図 1 1に示す画像テ'一夕配置情報 1 6 1 に基づいて、第 1の実施形態と同様に、 図 2に示す 1 0 2 4画素 X 1 0 2 4ラインの画像デ 一夕をそれぞれ図 1 2、 図 1 3に示すように配置して格 る。
図 1 2は、 メモリ 1 2に格納されたデ一夕例 （配置された画像デ一夕 1 2 1 ) を示す図で あり、 図 1 3は、 メモリ 1 3に格納されたデータ例.（配置された画像データ 1 3 1 ) を示す 図である。
本実施形態のメモリ 1 2及びメモリ 1 3は、 1ライン上で^ Tる 4画素について、 纖 する 4ライン分を 1ブロックとして画像データを格納する。 すなわち、 この 1ブロックは、 4画素に 4ラインを乗じた 1 6画素分の画像データから構成される。
例えば、 画像データの X座標の最下位ビットを a、 y座標の最下位 2ビットを bとすると、 上記 1ブロックの' If報は図 1 4のように示される。
従って、 ； Φ^ΙΜ形態の 1 0 2 4.画素 X 1 0 2 4ラインの画像データは、 上記ブロックを横 方向 （xlfc^向） に 2 5 6ブロック分、 向 (y$fc ^向） に 2 5 6分、 合計 2 5 6 X 2 5 6 = 6 5 5 3 6ブロック分に分割され 各プロックを構成する画素のデータが図 1 1に示さ れるように、 メモリ 1 2及びメモリ 1 3に配置されて格納される。
本実施形態の固有ァドレス対応情報格納手段 1 5は、 第 1の実施形態と同様に、 アクセス モード毎に、 各 ADAと各 AD Bの対応関係を示す固有アドレス対応情報 1 5 1を格納する。 なお、 腿するように、 ADA及び AD Bをアドレスの下位 2ビットで定新ず、 図 3の ァドレス番号で定義する場合、 向に連続した 2画素に対して一度にアクセスするモード では固有アドレス対応情報 1 5 l gが用いられ 垂直方向 （ ^向） に纖した 2画素に対 して一度にアクセスするモードでは固有アドレス対応情報 15 lh力 S用いられ、 垂直方向 向） に 1ライン置きの 2画素に対して一度にアクセスするモ一ドでは固有ァドレス対 応情報 151 iが用いられる （図 15参照） 。
(第 2の実施形態の動作）
(横方向のアクセスモード）
まず、 *ϋ施形態によるメモリアクセス制御装置 10において、 水平方向 （ 向） に連 続した 2画素に対して一度にアクセスするモードが選択された場合に、 メモリアクセス制御 手段 11が、 向に赚した、 メモリ 12及びメモリ 13に格納された画素に対して一度 にアクセスする方法を、 図 11を参照して説明する。
ADAと ADBを同じ値とすると、 本実施形態によるメモリアクセス制御手段 11は、 メ モリ 12、 メモリ 13に格納された 向に した 4画素に対して一度にアクセスするこ とができる。
固有アドレス対応情報 151 aに基づき、 例えば、 ADA=ADB = 0とすると、 メモリ アクセス制御手段 11は、 嫩向に纖した、 メモリ 12に格納された画素 （0， 0) '画 素 （1， 0) 及びメモリ 13に格納された画素 (2, 0) '画素 （3， 0) の 4画素に対し て一度にアクセスできる。
また、 ADA=ADB= 1とすると、 メモリアクセス制御手段 11は、 向に藤した、 メモリ 13に格納された画素 （0， 1) '画素 （1， 1) 及びメモリ 12に格納された画素 (2, 1) 、 画素 （3, 1) の 4画素に対して一度にアクセスできる。
ただし、 ADA=ADB = 0の齢、 メモリ 12には画素 (0, 0) '画素 （1， 0) の デ一夕が格納されているのに対し、 ADA=ADB=1の 、 メモリ 12には上記画素
(0, 0) ·画素 （1， 0) と X座標の異なる画素 (2, 1) ·画素 (3, 1) のデ一夕が 格納されている。
同様に、 ADA=ADB=0の^、 メモリ 13には画素 (2, 0) '画素 (3, 0) の デ一夕が格納されているのに対し、 ADA=ADB=1の場合、 メモリ 13には上記画素
(2, 0) '画素 （3, 0) と X座標の異なる画素 （0， 1) '画素 (1, 1) のデータが、 格納されている。
また、 ADA=ADB=2の場合、 ADA=ADB= 1と同様のデータ格柳頼 （メモリ 1 3に格納された画素 （0， 2) '画素 （1， 2) 、 メモリ 12に格納された画素 （2, 】 g
2) '画素 （3， 2) の であり、 ADA=ADB=3の齢は、 ADA=ADB = 0と 同様のデータ格納順 （メモリ 12に格納された画素 （0， 3) '画素 （1， 3) 、 メモリ 1 3に格納された画素 （2, 3) ·画素 （3, 3) の順） である。
なお、 AD A及び AD Bをァドレスの下位 2ビッ卜で定 ず、 図 1 1のアドレス番号で 定義する場合、 図 2に示す 1024画素 X 1024ラインの画像デ一夕において 4画素に同 一のアドレスを害 ijり当てられ、 1024X 1024÷4 = 262144となることから、 1 ≤k≤262144のもと、 K平方向 ( 向） に連続した 2画素に対して一度にアクセス するモードでは、 選択された ADA又は選択された ADBに対応して ADA=ADB= (k —1) とされ（図 15の固有アドレス対応情報 15 l g) 、 メモリアクセス制御手段 1 1は、 メモリ 12及びメモリ 13の選択されたァドレスに格納された^ Γ向に した 2画素に対 して一度にアクセスできる。
(縦方向のアクセスモード）
次に、 形態によるメモリアクセス制御装置 10において、 垂直方向 （i^向） に連 続した 2画素に対して一度にアクセスするモードが選択された場合に、 メモリアクセス制御 手段 11が、 ！^向に謙した、 メモリ 12及びメモリ 13に格納された画素に対して一度 にアクセスする方法を、 図 1 1を参照して説明する。
固有アドレス対応情報 151 bに基づき、 例えば、 ADA=0、 ADB=1とすると、 メ モリアクセス制御手段 1 1は、 メモリ 12に格納された画素 （0, 0) '画素 （1， 0) 及 びメモリ 13に格納された画素 （0， 1) ·画素 （1， 1) にアクセスすることが きるた め、 向に連続した 2画素について、 向に赚した 2ライン分のデータに対して一度 にアクセスすることができる。
なお、 ADA及び ADBをアドレスの下位 2ビットで定新ず、 図 3のアドレス番号で定 義する場合、 図 1 1において ADA= 0に対応する最終の AD Aは AD A= 262140で あり、 上記 1ブロック内に 4アドレスが含まれることから、 262140+4=65535 により、 1≤ 1≤65536において、 ADA= (4 1—4) 、 ADB=ADA+ 1= (4
1—4) +1=4 1—3とすると （図 15の固有アドレス対応情報 15 l h) 、 メモリァク セス制御手段 1 1は、 ADA=0、 AD B=lとした と同様に、 向に薩した 2画 素について、 »向に連続した 2ライン分のデータに対して一度にアクセスすることが^ 1き る。 すなわち、 図 2に示す 1024画素 X 1024ラインの画像データにおいて、 垂直方向 に連続した 2画素に対して一度にアクセスするモードでは、 固有アドレス対応情 報 151 hに基づき、 ADA= (4 1—4) が選択されるとこれに対応する AD B= (4 1 一 3) が選択され、 又は、 ADB= (4 1—3) が選択されるとこれに対 る AD A二 (4 1一 4) が選択され、 メモリアクセス制御手段 1 1は、 メモリ 12及びメモリ 13の選 択されたァドレスに格納された ttf向に纖した 2ライン分のデ一夕に対して一度にァクセ スできる。
また、 ADA及び ADBをアドレスの下位 2ビットで定義する場 において、 同様に、 A DA=3、 ADB=2とすると、 メモリアクセス制御手段 1 1は、 メモリ 12に格納された 画素 （0， 3) '画素 （1， 3) 及びメモリ 13に格納された画素 （0, 2) '画素 （1， 2) に対してアクセスすることができる。
なお、 AD A及び AD Bをァドレスの下位 2ビッ卜で定義せず、 図 3のアドレス番号で定 義する^^、 図 1 1において ADA= 3に文ォ iSTる の ADAttADA= 262143で あり、 1≤ 1≤65536において、 ADA= (4 1— 1) 、 ADB=ADA— 1= (4 1 — 1) —1=4 1—2とすると （図 15の固有アドレス対応情報 151 h) 、 メモリァクセ ス制御手段 1 1は、 ADA=3、 AD B= 2とした^と同様に、 ^^向に連続した 2画素 について、 »向に薩した 2ライン分のデ一夕に対して一度にアクセスすることができる。 すなわち、 図 2に示す 1024画素 X 1024ラインの画像デ一夕において、 垂直方向 (膽向) に連続した 2画素に対して一度にアクセスするモードでは、 固有アドレス対応情 報 151 hに基づき、 ADA= (4 1 -1) が選択されるとこれに対 Ιί Τる ADB= (4 1 -2) が選択され 又は、 ADB= (4 1—2) が選択されるとこれに対 ίί Τる ADA= (4 1 -1) が選択され、 メモリアクセス制御手段 1 1は、 メモリ 12及びメモリ 13の選 択されたァドレスに格納された »向に連続した 2ライン分のデータに対して一度にァクセ スできる。
また、 ADA及び ADBをアドレスの下位 2ビットで定義する齢において、 同様に、 A DA=1、 ADB = 0とすると、 メモリアクセス制御手段 1 1は、 メモリ 12に格納された 画素 （2, 1) ·画素 （3, 1) 及びメモリ 13に格納された画素 （2， 0) '画素 （3, 0) に対してアクセスすることができる。 なお、 A D A及び A D Bをアドレスの下位 2ビットで定義せず、 図 3のアドレス番号で定 義する 、 図 11において AD A= 1に文ォ ίδ "る最終の AD Aは AD A= 2621411? あり、 1≤ 1≤65536において、 ADA= (41—3) 、 ADB=ADA— 1= (41 一 3) — 1=41—4とすると （図 15の固有アドレス対応情報 151 h) 、 メモリァクセ ス制御手段 11は、 ADA=1、 ADB=0とした齢と同様に、 勸向に纖した 2画素 について、 維防向に した 2ライン分のデータに対して一度にアクセスすることが きる。 すなわち、 図 2に示す 1024画素 X 1024ラインの画像デ一夕において、 垂直方向 向） に纖した 2画素に対して一度にアクセスするモードでは、 固有アドレス対応情 報 151 hに基づき、 ADA= (41-3) が選択されるとこれに対 る ADB= (41 —4) が選択され、 又は、 ADB= (41-3) が選択されるとこれに対 ίί Τる ADA=
(41—4) が選択され、 メモリアクセス制御手段 11は、 メモリ 12及びメモリ 13の選 択されたァドレスに格納された »向に繊した 2ライン分のデ一夕に対して一度にァクセ スできる。
また、 ADA及び ADBをアドレスの下位 2ビットで定義する において、 同様に、 A DA=2、 ADB=3とすると、 メモリアクセス制御手段 11は、 メモリ 12に格納された 画素 （2， 2) ·画素 （3， 2) 及びメモリ 13に格納された画素 （2， 3) ·画素 （3， 3) に対してアクセスすることができる。
なお、 AD A及び AD Bをァドレスの下位 2ビッ卜で定義せず、 図 3のアドレス番号で定 義する &、 図 11において AD A= 2に対 ίίΠ"る の AD Aは AD A= 262142で あり、 1≤ 1≤65536において、 ADA= (41-2) 、 ADB=ADA+ 1= (41
-2) +1=41— 1とすると （図 15の固有アドレス対応情報 151 h) 、 メモリァクセ ス制御手段 11は、 ADA=2、 ADB=3とした と同様に、 勸向に連続した 2画素 について、 »向に鍾した 2ライ.ン分のデータに対して一度にアクセスすることができる。 すなわち、 図 2に示す 1024画素 X 1024ラインの画像データにおいて、 垂直方向 («彷向） に連続した 2画素に対して一度にアクセスするモードでは、 固有アドレス対応情 報 151 hに基づき、 ADA= (41—2) が選択されるとこれに対 ί ^る AD B= (41 一 1) が選択され、 又は、 ADB= (41-1) が選択されるとこれに対 JiTfる ADA= (41-2) が選択され、 メモリアクセス制御手段 11は、 メモリ 12及びメモリ 13の選 択されたァドレスに格納された^向に連続した 2ライン分のデータに対して一度にァクセ スできる。
以上で、 2画素 X 2ラインのすべての組み合わせに一度にアクセスできることを示した。 ただし、 1 6画素分の画像デ一夕から構成される上記 1プロックの構成により、 奇数ライン から始まる連続した 2ラインのデータに一度にアクセスすることはできない。 すなわち、 上 記 1ブロック内の第 2のラインから始まる纖した 2ラインのデ一夕に対するアクセスは、. 同一メモリの異なるアドレスへのアクセスになるため一度にアクセスできない。 また、 上記 1ブロック内の第 4のラインから始まる纖した 2ラインのデ一夕に対するアクセスは、 上 記ブロックをまたいでのアクセスになるため一度にアクセスできない。 このことは、 l≤m ≤1 0 2 4において、 図 1 1の第 （4m— 2) のライン及び第 (4m) のラインから始まる 連続した 2ラインのデ一夕に一度にアクセスできないことを示す。
ところで、 動画像処理においては画像データ 対して 1ライン置きにアクセスしたい場合 がある。 そのような場合には、 以下のようにすることですベての上記 1プロック内の 1ライ ン置きの組み合わせのデ一夕に対して一度にアクセスすることが可能である。
以下に、 形態によるメモリアクセス制御装置 1。において、 垂直方向 向) に 1ライン置きの 2画素に対して一度にアクセスするモードが選択された場合に、 メモリァク セス制御手段 1 1が、 向に 1ライン置きに、 メモリ 1 2及びメモリ 1 3に格納された画 素に対して一度にアクセスする方法を説明する。
固有アドレス対応情報 1 5 1 cに基づき、 ADA= 0、 AD B= 2とすると、 メモリァク セス制御手段 1 1は、 1ライン置きの、 メモリ 1 2に格納された画素 （0， 0) '画素 （1 , 0) 及びメモリ 1 3に格納された画素 （0， 2) '画素 （1 , 2) の 2ラインに対して一度 にアクセスすることができる。
なお、 AD A及び AD Bをァドレスの下位 2ビッ卜で定義せず、 図 3のアドレス番号で定 義する^、 図 1 1において、 1≤1≤6 5 5 3 6の条件のもと、 ADA= (4 1—4) 、 AD B=ADA+ 2 = (4 1 - 4) + 2 = 4 1—2とすると （図 1 5の固有アドレス対応情 報 1 5 1 i ) 、 メモリアクセス制御手段 1 1は、 ADA= 0、 AD B= 2とした と同様 に、 向に 1ライン置きの 2ラインのデ一夕に対して一度にアクセスすることが きる。 すなわち、 図 2に示す 1 0 2 4画素 X 1 0 2 4ラインの画像データにおいて、 垂直方向 (i^向） に 1ライン置きの 2画素に対して一度にアクセスするモードでは、 固有ァドレス 3 対応情報 151 iに基づき、 ADA= (41—4) が選択されるとこれに対 る AD B = (41—2) 力選択され、 又は、 ADB= (41—2) が選択されるとこれに対 る AD A= (41—4) が選択され、 メモリアクセス制御手段 11は、 メモリ 12及びメモリ 13 の選択されたァドレスに格納された! ^向に 1ライン置きの 2画素に対して一度にアクセス できる。
また、 ADA及び ADBをアドレスの下位 2ビットで定義する において、 同様に、 A DA=3、 ADB=1とすると、 メモリアクセス制御手段 11は、 1ライン置きの、 メモリ
12に格納された画素 （0, 3) ·画素 （1, 3) 及びメモリ 13に格納された画素 （0，
1) ·画素 （1， 1) の 2ラインに対して一度にアクセスすることができる。
なお、 AD A及び AD Bをァドレスの下位 2ビットで定 ず、 図 3のアドレス番号で定 義する^、 図 11において、 1≤ 1≤65536の条件のもと、 ADA= (41— 1) 、 ADB=ADA— 2= (41— 1) — 2 = 41— 3とすると （図 15の固有アドレス対応情 報 151 i) 、 メモリアクセス制御手段 11は、 ADA=3、 ADB=1とした と同様 に、 »向に 1ライン置きの 2ラインのデータに対して一度にアクセスすることが きる。 すなわち、 図 2に示す 1024画素 X1024ラインの画像データにおいて、 垂直方向
(»向） に 1ライン置きの 2画素に対して一度にアクセスするモードでは、 固有アドレス 対応情報 151 iに基づき、 ADA= (41 -1) が選択されるとこれに対 る ADB =
(41 -3) が選択され、 又は、 ADB= (41 -3) が選択されるとこれに対 る AD A= (41-1) が選択され メモリアクセス制御手段 11は、 メモリ 12及びメモリ 13 の選択されたァドレスに格納された »向に 1ライン置きの 2画素に対して一度にアクセス できる。
また、 ADA及び ADBをアドレスの下位 2ビットで定義する において、 同様に、 A DA=2、 ADB = 0とすると、 メモリアクセス制御手段 11は、 1ライン置きの、 メモリ 12に格納された画素 (2, 2) '画素 （ 3 , 2) 及びメモリ 13に格納された画素 ( 2， 0) ·画素 （3， 0) の 2ラインに対して一度にアクセスすることができる。
なお、 AD A及び AD Bをァドレスの下位 2ビットで定 ず、 図 3のアドレス番号で定 義する^、 図 11において、 1≤ 1≤65536の条件のもと、 ADA= (41—2) 、 ADB=ADA-2= (41—2) —2 = 41— 4とすると （図 15の固有アドレス対応情 n A
24 報 151 i) 、 メモリアクセス制御手段 11は、 ADA=2、 ADB= 0とした場合と同様 に、 »向に 1ライン置きの 2ラインのデ一夕に対して一度にアクセスすることができる。 すなわち、 図 2に示す 1024画素 X 1024ラインの画像データにおいて、 垂直方向 向） に 1ライン置きの 2画素に対して一度にアクセスするモードでは、 固有ァドレス 対応情報 151 iに基づき、 ADA= (41—2) が選択されるとこれに対 る AD B =
(41—4) が選択され、 又は、 ADB= (41—4) が選択されるとこれに対 る AD A= (41-2) が選択され、 メモリアクセス制御手段 11は、 メモリ 12及びメモリ 13 の選択されたァドレスに格納された ¾向に 1ライン置きの 2画素に対して一度にアクセス できる。
また、 ADA及び ADBをアドレスの下位 2ビットで定義する において、 同様に、 A
DA=1、 ADB = 3とすると、 メモリアクセス制御手段 11は、 1ライン置きの、 メモリ 12に格納された画素 （2， 1) ·画素 （3， 1) 及びメモリ 13に格納された画素 （2, 3) -m (3, 3) の 2ラインに対して一度にアクセスすることができる。
なお、 AD A及び AD Bをァドレスの下位 2ビットで定 ず、 図 3のアドレス番号で定 義する齢、 図 11において、 1≤1≤65536の条件のもと、 ADA= (41-3) 、
ADB=ADA+2= (41—3) +2 = 41— 1とすると （図 15の固有アドレス対応情 報 151 i) 、 メモリアクセス制御手段 11は、 ADA=1、 ADB=3とした と同様 に、 餘坊向に 1ライン置きの 2ラインのデ一夕に対して一度にアクセスすること力 きる。 すなわち、 図 2に示す 1024画素 X 1024ラインの画像デ一夕において、 垂直方向 ( 向） に 1ライン置きの 2画素に対して一度にアクセスするモードでは、 固有アドレス 対応情報 151 iに基づき、 ADA= (41—3) が選択されるとこれに対応する AD B = (41-1) が選択され 又は、 ADB= (41-1) が選択されるとこれに対 る AD A= (41-3) が選択され、 メモリアクセス制御手段 11は、 メモリ 12及びメモリ 13 の選択されたァドレスに格納された »向に 1ライン置きの 2画素に対して一度にアクセス できる。
以上で、 上記 1ブロック内の 1ライン置きの 2画素 X 2ラインのすべての組み合わせに対 して一度にアクセスできることを示した。 ただし、 上記 1ブロック内の 2ライン目および 3 ライン目から始まる 1ライン置きの 2ラインのデータに対して一度にアクセスすることはで きない。 すなわち、 上記 1ブロック内の第 3及び第 4のラインから始まる 1ライン置きの 2 ラインのデ一夕に対するアクセスは、 上記ブロックをまたいでのアクセスになるため一度に アクセスできない。 このことは、 1≤m≤ 1 0 2 4において、 図 1 1の第 （4m— 1 ) のラ イン及び第 （4m) のラインから始まる 1ライン置きの 2ラインのデータに一度にアクセス できないことを示す。
(第 2の実施形態の効果）
形態によれば、 メモリ 1 2及びメモリ 1 3のメモリ 1個あたりのバス幅を、 第 1の 実施形態における 8ビッ卜から 1 6ビッ卜に増カ卩させても、 メモリの 1つのァドレスに、 画 像デ一夕を構成する画素のデ一夕を横に する複数画素を格納することにより、 第 1の形 態と同様の効果を奏すること力河能である。
(第 3の実施形態）
形態は、 1ブロックの構成を、 第 1の雄形態における 2 X 4から 2 X 2にしたも のである。 以下、 第 1の実施形態と異なる点を中心に説明する。
(第 3の実施形態の構成）
図 1 6は、 本実施形態による画像デ一夕配置情報 1 6 1を説明する図である。
； Φ^施形態によるメモリ 1 2及びメモリ 1 3は、 図 1 6に示す画像データ配置情報 1 6 1 に基づいて、 第 1の鎌形態と同様に、 図 2に示す 1 0 2 4画素 X 1 0 2 4ラインの画像デ 一夕をそれぞれ図 1 7、 図 1 8に示すように配置して格納する。
図 1 7は、 メモリ 1 2に格納されたデータ例 （配置された画像データ 1 2 1 ) を示す図で あり、 図 1 8は、 メモリ 1 3に格納されたデータ例 （配置された画像データ 1 3 1 ) を示す 図である。
なお、 画像データの X座標の最下位ビットを a、 y座標の最下位 2ビットを bとすると、 上記 1プロックの情報は図 1 9のように示される。
また、 施形態による固有アドレス対応情報 1 5 1は、 第 1の実施形態による固有アド レス対応情報 1 5 1のうち、 0≤ADA≤1、 0≤ AD B≤ 1において、 向に連続した
2画素に対して一度にアクセスするモード （図 5 0の固有ァドレス対応情報 1 5 1 a, d参 照） 及び垂直方向 （»向） に纖した 2画素に対して一度にアクセスするモード （図 5 0 の固有アドレス対応情報 1 5 1 b、 e参照） に対応する部分である。
(第 3の実施形態の動作） 本実施形態によるメモリアクセス制御手段 1 1は、 第 1の実施形態と同様に、 アクセスモ ード選択手段 1 4によって選択されたアクセスモード、 画像デ一夕配置情報 1 6 1、 及び当 該アクセスモード用の固有アドレス対応情報 1 5 1に基づいて、 メモリ 1 2及びメモリ 1 3 に格納された画像データに対して同一のク口ックサイクルでアクセスする。
(第 3の実施形態の効果）
Φ¾形態によれば、 垂直方向 向） に 1ライン置きの 2画素に対して一度にァクセ スするモードを選択することができなレ ことを除レては、 第 1の実施形態と同様の効果を達 成できる。 (第 4の実施形態）
Φ¾ϋ形態は、 第 2の雄形態の変形例である。 以下、 第 2の謹形態と異なる点を中心 に説明する。
(第 4の実施形態の構成）
図 2 0は、 本実施形態による画像データ配置' 報 1 6 1を説明する図である。
形態によるメモリ 1 2及びメモリ 1 3は、 図 2 0に示す画像データ配置情報 1 6 1 に基づいて、 第 2の実施形態と同様に、 図 2に示す 1 0 2 4画素 X 1 0 2 4ラインの画像デ —夕をそれぞれ図 2 1、 図 2 2に示すように配置して格納する。
図 2 1は、 メモリ 1 2に格納されたデータ例 （配置された画像データ 1 2 1) を示す図で あり、 図 2 2は、 メモリ 1 3に格納されたデータ例 （配置された画像データ 1 3 1) を示す 図である。
なお、 画像データの X座標の最下位ビットを a、 y座標の最下位 2ビットを bとすると、 上記 1プロックの情報は図 2 3のように示される。
すなわち、 本鍾形態は、 1ブロック内の 1つのアドレスに格 る画素のデータを、 第
2の実施形態における^^向に連 ^ る 2画素から、 向に^ る 2画素にしたもので ある。
また、 本実施形態による固有アドレス対応情報 1 5 1は、 第 2の実施形態による固有アド レス対応情報 1 5 1と同様である。
(第 4の実施形態の動作） 本実施形態によるメモリアクセス制御手段 1 1は、 第 2の実施形態と同様に、 アクセスモ ード選択手段 1 4によって選択されたアクセスモード： 画像デ'一夕配置情報 1 6 1、 及び当 該アクセスモード用の固有アドレス対応情報 1 5 1に基づいて、 メモリ 1 2及びメモリ 1 3 に格納された画像データに対して同一のク口ックサイクルでアクセスする。
(第 4の実施形態の効果）
： ¾施形態によれば、 1プロック内の 1つのァドレスに格frTる画素のデ一夕を、 第 2の 実施形態における 向に^ る 2画素から、 向に連^ る 2画素にしても、 第 2の 形態と同様の効果を達成することが 能である。 (第 5の実施形態）
形態は、 メモリ 1 2及びメモリ 1 3のメモリ 1個あたりのバス幅を、 第 2の雄形 態における 1 6ビットカ、ら 3 2ビッ卜に増加させたものである。 メモリ 1個あたりのバス幅 を 3 2ビット、 1画素を 8ビットとすると、 メモリ 1個あたり 1つのアドレスには 4画素を 格 S¾Tることができる。 以下、 第 2の実施形態と異なる点を中心に説明する。
(第 5の実施形態の構成）
図 2 4は、 本実施形態による画像データ配置情報 1 6 1を説明する図である。
形態によるメモリ 1 2及びメモリ 1 3は、 図 2 4に示す画像データ配置情報 1 6 1 に基づいて、 第 2の鍾形態と同様に、 図 2に示す 1 0 2 4画素 X 1 0 2 4ラインの画像デ 一夕をそれぞれ図 2 5、 図 2 6に示すように配置して格納する。
図 2 5は、 メモリ 1 2に格納されたデ一夕例 （配置された画像テ'一夕 1 2 1 ) を示す図で あり、 図 2 6は、 メモリ 1 3に格納されたデ一夕例 （配置された画像デ一夕 1 3 1) を示す 図である。
なお、 画像データの X座標の最下位ビットを a、 y座標の最下位 2ビットを bとすると、 上記 1ブロックの情報は図 2 7のように示される。
すなわち、 本実施形態は、 1ブロック内の 1つのアドレスに格frTる画素のデータを、 第
2の実施形態における横方向に連続する 2画素から、 横方向に連 ¾eする 2画素及び縦方向に 連続する 2画素にしたものである。
また、 本実施形態による固有アドレス対応情報 1 5 1は、 第 2の実施形態による固有アド レス対応情報 1 5 1と同様である。 (第 5の実施形態の動作）
本実施形態によるメモリアクセス制御手段 1 1は、 第 2の実施形態と同様に、 アクセスモ —ド選択手段 1 4によって選択されたアクセスモード、 画像データ配置情報 1 6 1、 及び当 該アクセスモード用の固有アドレス対応情報 1 5 1に基づいて、 メモリ 1 2及びメモリ 1 3 に格納された画像データに対して同一のクロックサイクルでアクセスする。
(第 5の実施形態の効果）
施形態によれば、 メモリ 1 2及びメモリ 1 3のメモリ 1個あたりのノス幅を、 第 2の 実施形態における 1 6ビッ卜から 3 2ビッ卜に増加させ、 1ブロック内の 1つのァドレスに 格 る画素のデ一夕を、 第 2の雄形態における 向に « "る 2画素から、 向に 連 る 2画素及 u¾ ^向に る 2画素にしても、 第 2の形態と同様の効果を達^る ことが^ r能である。
なお、 上記各実施形態においては、 1 0 2 4画素 X 1 0 2 4ラインの画像デ一夕の例につ いて説明したが、 本発明が翻される画像データの構成はこれに腕さ い。 Φ¾ 形態 のメモリ 1 2及びメモリ 1 3は、 1ライン上で ^^向に る 2画素について、 向に する 4ライン分を 1ブロック （2画素 X 4ライン） とすることによって、 1ブロック力
2画素に 4ラインを乗じた 8画素分の画像データから構成される。 従って、 全画像デ一夕の 構成は、 当該ブロックによって割り当てが 能であれば、 1 0 2 4画素 X 1 0 2 4ラインの 画像データに! ^されず、 例えば、 2 0 4 8画素 X 2 0 4 8ラインの画像デ一夕もよいし、 4画素 X 4ラインの画像データ等でもよい。 、
また、 本 形態によるメモリ 1 2及びメモリ 1 3のメモリ 1個あたりのバス幅を 8ビッ ト又は 1 6ビット、 当該メモリに格納された画像デ一夕の 1画素を 8ビットとしているが、 当該バス幅はこれに限定されず、 当該画像データの 1画素も 8ビットに限定されない。 以上、 魏形態を参照して本発明を説明したが、 本発明は、 上記実施形態の構成や動作に 限定されるものではない。 本発明の構成や!^ fflには、 本発明のスコープ内で問う業者が し得る様々な変更をすることができる。
この出願は、 2 0 0 6年 7月 1 8日に出願された日本出願特願 2 0 0 6— 1 9 5 1 9 2号 を基礎とする優先権を主張し、 その開示の全てをここに取り込む。

Claims

請求の範囲
1. データを格納するメモリへのアクセスを制御するアクセス制御装置において、 複数グループの編己メモリを備え、
鎌己デ一夕を、 嫌己複数ク ! /"プのメモリに対するアクセスァドレスのうちの所定ビット で区別される 己複数グループのメモリの異なる領域に分けて格納し、
前記メモリに対するアクセスの同一のクロックサイクルにおいて、 嫌己複数クリレープのメ モリの嫌己異なる領域に格納した嫌己データへ同時にアクセスすることを特徴とするメモリ アクセス制御装置。
2. 嫌己複数グループのメモリに対するアクセスァドレスのうちの所定ビットを鎌 3ダル —プ毎に^ Ϊに制御することを特徴とする請求項 1に記載のメモリアクセス制御装置。
3. 編 S複数ク ! ^プのメモリに対するアクセスァドレスのうち嫌己グループ毎に に 制御する嫌 2 f定ビット のアクセスァドレスは嫌己複数クリ I /"プに対して同一であるこ とを特徴とする請求項 2に記載のメモリアクセス制御装置。
4. 嫌己デ一夕は、 複数の単位データからなる 1又は複数のブロックによって構成され 嫌己アクセスァドレスのうち、 嫌己複数クリ! /"プに対して同一のアクセスァドレスによつ て嫌己デ一夕内の嫌己ブロックが特定され 編己クリ！ /"プ毎に^ Ϊに制御する tiilSm定ビッ トによって前記プロックを構成する各単位データ力 ¾f#定されることを特徴とする請求項 3に 記載のメモリアクセス制御装置。
5. 編己データは 2次元の単位データによって構成され、
水平方向に連続した 2つの謙己単位データに対して一度にアクセスするモードと、 垂直方 向に連続した 2つの嫌己単位データに対して一度にアクセスするモードと、 垂直方向に 1ラ イン置きの 2つの嫌 Β 位データに対して一度にアクセスするモードとのうち少なくとも 2 モードを選択できることを特徴とする請求項 1から請求項 4のいずれか 1項に記載のメモリ アクセス制御装置。
6. 嫌己データは、 所定の構成によって編己複数ダリ! /"プに分割され 嫌 S単位データ毎 に格納されていることを特徴とする請求項 5に言己載のメモリアクセス制御装置。
7. 嫌己アクセスアドレスは、 ΙϋΙ己複数グループに分割されて格納された嫌 3単位データ を前記モ一ドに対応して特定することを特徴とする請求項 6に記載のメモリアクセス制御装 置。
8. 嫌己メモリを第 1及び第 2の 2つのグループによって構成し、
前記メモリに対するアクセスの同一のクロックサイクルにおいて、 前記 2つのクレープの メモリの ff記異なる領域に格納した嫌己データへ同時にアクセスすることを とする請求 項 1から請求項 7のいずれか 1項に記載のメモリアクセス制御装置。
9. 前記ブロックは、 水平方向に した 2つの前言 B 位データによる構成と、 垂直方向 に連続した 2つの嫌弾位データによる構成と、 垂直方向に 1ライン置きの 2つの嫌弾位 データによる構成とのうち、 少なくとも 2構成を満たす構成からなり、
2つの嫌弾位デ一夕は、 それぞ なる嫌己ク ! /"プのメモリの嫌己異なる領域に格納 されることを特徴とする請求項 8に記載のメモリアクセス制御装置。
1 0. プロックを構 る各婦己単位デ一夕に対する嫌己アクセスァドレスのうち、 前記ブロック内における各嫌弾位データの X座標に対応する値を x、 Y座標に対応する値 を yとすると、 嫌己プロックは 0≤ X≤ 1及び 0≤ y≤ 1の範囲で構成され
座標 （0、 0 ) の嫌己単位データと座標 （1、 1 ) の嫌己単位データとが 己第 1のダル ープに格納され、
座標 （1、 0 ) の嫌己単位データと座標 （0、 1 ) の嫌己単位デ一夕とが嫌己第 2のダル
—プに格納されることを とする請求項 8又は請求項 9に記載のメモリアクセス制御装置。
1 1 . 各嫌己単位データに対する編己アクセスアドレスのうち、 嫌己クリ 1/ "プ毎で に 制御する嫌己所定ビットが 1ビットであり、 ΙίίΙΞ^定ビッ卜で嫌己第 1のクリ プに対 る値を α、 前記第 2のグループに対応する値を /3とすると、 0≤α≤1及び 0≤j3≤lに おいて、
座標 （ 0、 0 ) の前記単位データが前記第 1のグループの α = 0に、 座標 （ 1、 1 ) の 嫌己単位デ一夕が前記第 1のグループの = 1に格納され、
座標 （ 1、 0 ) の嫌己単位デ一夕が嫌己第 2のグループの）3 = 0に、 座標.（ 0、 1 ) の 鎌己単位デ一夕が嫌己第 2のグループの β = 1に格納されることを特徴とする請求項 1 0 に記載のメモリアクセス制御装置。
1 2. 水平方向に腿した 2つの嫌弾位データに対して一度にアクセス可能なモードの 、 嫌 S第 1及び第 2のグループの α = /3となる各嫌己単位デ一夕に対して一度にァク セスし、
垂直方向に赚した 2つの 弾位データに対して一度にアクセスするモードの齢、 β の値が 0において α = )3 + 1、 あるいは αの値が 0において 3 = α + 1となる 2つの前記 単位デ一夕に対して一度にアクセスすることを特徴とする請求項 1 1に記載のメモリァクセ ス制御装置。
1 3 . 前記ブロックを構成する各前 データに対する前記アクセスアドレスのうち、 嫌己ブロック内における各嫌己単位デ一夕の X座標に対 る値を χ、 Υ座標に対 ji& る値 を yとすると、 嫌己ブロックは 0≤x≤3及び 0≤y≤3の範囲で構成され、
座標 （0、 0 ) の嫌己単位データと座標 （1、 1 ) の Ml弾位データと座標 （1、 2 ) の 嫌己単位デ一夕と座標 （0、 3 ) の嫌 S単位デ一夕とが鎌己第 1のグループに格納され、 座標 （1、 0 ) の嫌 位デ一夕と座標 ( 0、 1 ) の前記単位データと座標 （0、 2 ) の 前記単位データと座標 （1、 3 ) の嫌弾位データとが鎌己第 2のクリ k ""プに格納されるこ とを特徴とする請求項 8又は請求項 9に記載のメモリアクセス制御装置。
1 4. 各嫌弾位データに対する嫌己アクセスアドレスのうち、 鎌己クリ! /"プ毎で ¾ϊに 制御する tiftSm定ビッ卜が 2ビットであり、 嫌 H f定ビッ卜で嫌己第 1のグループに対 る値をひ、 嫌己第 2のグループに対 る値を） 3とすると、 0≤ひ≤3及び0≤)3≤3に おいて、 座標 （ 0、 0 ) の ill己単位データが、前記第 1のグループの α = 0に、 座標 （ 1、 1 ) の 前記単位デ一夕が編己第 1のグループの α = 1に、 座標 （1、 2 ) の嫌己単位デ一夕が前 記第 1のグループのひ = 2に、 座標 （0、 3 ) の嫌己単位データが嫌己第 1のグループの α = 3に格納され、
座標 （1、 0 ) の嫌己単位データが前記第 2のグループの） 3 = 0に、 座標 （0、 1 ) の 嫌己単位デ一夕が嫌 S第 2のグループの = 1に、 座標 （0、 2 ) の編 3単位データが前 記第 2のグループの）3 = 2に、 座標 （ 1、 3 ) の前記単位データが前記第 2のグループの )3 = 3に格納されることを特徵とする請求項 1 3に記載のメモリアクセス制御装置。
1 5. τ平方向に謙した 2つの嫌弾位デ一夕に対して一度にアクセス可能なモードの 、 lift己第 1及び第 2のグループの α = )3となる各編己単位デ一夕に対して一度にァク セスし、
垂直方向に纖した 2つの tiff己単位デ一夕に対して一度にアクセスするモードの 、 β の値が 0又は 2において α = 3 + 1、 あるいは αの値が 0又は 2において）3 = α + 1とな る 2つの嫌己単位データに対して一度にアクセスし、
垂直方向に 1ライン置きの 2つの嫌弾位データに対して一度にアクセスするモ一ドの場 合、 ）3の値が 0又は 1において α = /3 + 2、 あるいは αの値が 0又は 1において）3 = α + 2となる 2つの MtH^立データに対して一度にアクセスすることを とする請求項 1 4 に記載のメモリアクセス制御装置。
1 6. 前記メモリの 1つのァドレスあたりの容量よりも前言 B 位データのデータ量が少な い^ Γに、 嫌己 1つのアドレスに、 水平方向に纖した複数の嫌己単位データを配置するか、 あるいは垂直方向に した複数の ΙίίΙ3¥位デ一夕を配置するカゝ； あるい «τ平及び垂直の 双方向に複数の嫌 S単位データを配置し、 配置された複数の嫌弾位データを新たな単位デ 一夕とすることを とする請求項 4から請求項 1 5のいずれか 1項に記載のメモリアクセ ス制御装置。
1 7. 前記データは、 2次元の単位データによって構成される画像データであり、 前言 E 位デ一夕は、 画素データであることを特徴とする請求項 1から請求項 1 6のいずれか 1項に 記載のメモリアクセス制御装置。
1 8. 鎌己複数クトプは、 同一のメモリ容量を備えることを赚とする請求項 1から請 求項 1 7のいずれか 1項に記載のメモリアクセス制御 ^置。
1 9. データを格納するメモリへのアクセスを制御するメモリアクセス制御方法であって、 編己データを、 複数ク ! /"プを備える嫌己メモリに対するアクセスァドレスのうちの所定 ビットで区別される tin己メモリの異なる領域に分けて格 ¾¾ る格納手順と、
前記メモリに対するアクセスの同一のク口ックサイクルにおいて、 前記複数クリレープのメ モリの前記異なる領域に格納した嫌己データへ同時にアクセスするアクセス手順とを備える ことを特徴とするメモリアクセス制御方法。
2 0. 嫌己アクセス手順において、 嫌己複数クリ！ /"プのメモリに対するアクセスアドレス のうちの所定ビットを Ml己クリ! /"プ毎に に制御することを特徴とする請求項 1 9に記載' のメモリアクセス制御方法。
2 1. 嫌己アクセス手順において、 嫌己アクセスアドレスのうち、 編己複数クリ! /"プに対 して同一のアクセスアドレスによって、 前記データを構成する、 複数の単位データからなる
1又は複数のブロックを特定し、 嫌己グループ毎に ¾ϋに制御する嫌 2 定ビットによって 嫌己ブロックを構 fitする各単位データを特定することを とする請求項 2 0に記載のメモ リアクセス制御方法。
2 2. 嫌己データが 2次元の単位データによって構成される場合、
7Κ平方向に連続した 2つの嫌己単位データに対して一度にアクセスするモードと、 垂直方 向に 続した 2つの編己単位デ一夕に対して一度にアクセスするモードと、 垂直方向に 1ラ ィン置きの 2つの嫌己単位データに対して一度にアクセスするモ一ドとのうち少なくとも 2 モードを選択できることを特徴とする請求項 1 9カゝら請求項 2 1のいずれか 1項に記載のメ モリアクセス制御方法。
2 3. 編己アクセス手順において、 嫌己アクセスアドレスによって、 嫌己複数グループに 分割されて格納された Ml己単位データを lift己モードに対応して特定することを とする請 求項 2 2に記載のメモリアクセス制御方法。
2 4. 嫌 3メモリが第 1及び第 2の 2つのグループによつて構成される場合、
前記メモリに対するアクセスの同一のクロックサイクルにおいて、 前記 2つのグループの メモリの前記異なる領域に格納した前記データへ同時にアクセスすることを特徴とする請求 項 1 9から請求項 2 3のいずれか 1項に記載のメモリアクセス制御方法。
2 5. 嫌 3 &納手順において、
嫌己データを構 る、 複数の単位データからなる 1又は複数のブロックを、 水平方向に 連続した 2つの鎌弾位データによる構成と、 垂直方向に繊した 2つの嫌弾位データに よる構成と、 垂直方向に 1ライン置きの 2つの嫌己単位デ一夕による構成とのうち、 少なく とも？構成を満た 成とし、
2つの嫌 立デ一夕を、 それぞ域なる嫌己クリ! /"プのメモリの嫌己異なる領域に格納 することを特徴とする請求項 2 4に記載のメモリアクセス制御方法。
2 6. 歸 納手順において、
嫌己デ一夕を構 る、 複数の単位データからなる 1又は複数のプロックを構^ fる各前 記単位データに対する前記アクセスァドレスのうち、 前記ブロック内における各前2 位デ —夕の X座標に対応する値を X、 Y座標に対応する値を yとして前記プロックを 0≤ X≤ 1 及び 0≤ y≤ 1の範囲で構成し、
座標 （0、 0) の嫌己単位データと座標 （1、 1 ) の嫌己単位データとを嫌 S第 1のグル —プに格納し、 座標 （1、 0 ) の嫌己単位データと座標 （0、 1 ) の嫌己単位データとを編己第 2のダル ープに格納することを特徴とする請求項 2 4又は請求項 2 5に記載のメモリアクセス制御方 法。
2 7 . 嫌己アクセス手順において、
各編己単位デ一夕に対する編己アクセスアドレスのうち、 嫌己ク！ /"プ毎で に制御す る編己所定ビットを 1ビットとし、 婦己所定ビッ卜で編己第 1のグループに対 ji る値を , 嫌己第 2のグループに対 ί£ΓΤる値を） 3として、 0≤α≤1及び 0≤)3≤1において、 嫌 納手順において、
座標 （ 0、 0 ) の前記単位データを鎌 S第 1のグループの α = 0に、 座標 （ 1、 1 ) の
«単位データを嫌己第 1のグループの = 1に格納し、
座標 （1、 0 ) の編己単位データを鎌己第 2のグループの 0 = 0に、 座標 （0、 1 ) の 編己単位デ一夕を till己第 2のグループの ^ = 1に格 ることを特徴とする請求項 2 6に 記載のメモリアクセス制御方法。
2 8 . 前記ァク ス手順において、
水平方向に藤した 2つの嫌 Β 位データに対して一度にアクセス可能なモードの齢、 嫌己第 1及び第 2のクリ 1 /"プの = β となる各歸弾位データに対して一度にアクセスし、 垂直方向に藤した 2つの嫌 Β 位データに対して一度にアクセスするモードの 、 β の値が 0において α = )3 + 1、 あるいは αの値が 0において /3 = α + 1となる 2つの前記 単位データに対して一度にアクセスすることを特徴とする請求項 2 7に記載のメモリァクセ ス制御方法。
2 9 . 前言 納手順において、
l己ブロックを構; ^る各嫌己単位デ一夕に対する嫌己アクセスアドレスのうち、 嫌己ブ 口ック内における各前記単位データの X座標に対応する値を X、 Y座標に対応する値を yと して前記プロックを 0≤x≤3及び 0≤y≤3の範囲で構成し、
座標 （0、 0 ) の l己単位デ一夕と座標 （1、 1 ) の嫌己単位データと座標 （1、 2 ) の 嫌 S単位データと座標 （0、 3 ) の編己単位データとを嫌己第 1のグループに格納し、 座標 （1、 0) の前記単位データと座標 （0、 1) の前記単位データと座標 （0、 2) の 編弾位デ一夕と座標 （1、 3) の編弾位デ一夕とを編己第 2のグループに格! (^ること を特徴とする雲青求項 24又は請求項 25に記載のメモリアクセス制御方法。
30. 前記アクセス手順において、
各編己単位データに対する編己アクセスァドレスのうち、 嫌己クリ 1/~プ毎で¾&に制御す る前記所定ビットを 2ビットとし、 前記所定ビッ卜で前記第 1のグループに対応する値を , 嫌己第 2のグループに対応する値を） 3として、 0≤ひ≤3及び0≤)3≤3にぉぃて、 嫌 2¾納手順において、
座標 （ 0、 0 ) の前記単位デ一夕を前記第 1のグループの α = 0に、 座標 （ 1、 1 ) の 涯単位データを嫌 3第 1のグループのひ =1に、 座標 （1、 2) の編 3単位デ一夕を前 記第 1のグループの "=2に、 座標 （0、 3) の嫌己単位データを編己第 1のグループの α=3に格納し、
座標 （1、 0) の前記単位デ一夕を前記第 2のグループの）3 = 0に、 座標 （0、 1) の 嫌己単位データを嫌己第 2のグループの 3=1に、 座標 （0、 2) の鎌 Η単位デ一夕を前 記第 2のグループの 3 = 2に、 座標 （1、 3) の嫌己単位データを編 S第 2のグループの )3 = 3に格^ Τることを特徵とする請求項 29に記載のメモリアクセス制御方法。
31· 前記アクセス手順において、
7Κ平方向に藤した 2つの嫌弾位デ一夕に対して一度にアクセス可能なモードの齢、 嫌己第 1及び第 2のグループの α = β となる各嫌 3単位データに対して一度にアクセスし、 垂直方向に赚した 2つの讓単位デ一夕に対して一度にアクセスするモ一ドの 、 β の値が 0又は 2において a = j3+ 1、 あるいは αの値が 0又は 2において /3 = α+ 1とな る 2つの鎌己単位デ一夕に対して一度にアクセスし、
垂直方向に 1ライン置きの 2つの前記単位データに対して一度にアクセスするモードの場 合、 /3の値が 0又は 1において α = /3 + 2、 あるいは αの値が 0又は 1において） 3 = α
+ 2となる 2つの嫌己単位データに対して一度にアクセスすることを特徴とする請求項 30 に記載のメモリアクセス制御方法。
3 2. 前言 2¾納手順において、
己メモリの 1つのァドレスあたりの容量よりも前記単位データのデータ量が少ない場合 に、 編己 1つのアドレスに、 水平方向に連続した複数の嫌己単位データを配置するか、 ある いは垂直方向に連続した複数の嫌己単位データを配置するか、 あるい 平及び垂直の双方 向に複数の編弾位データを配置し、 配置された複数の鎌 位デ一夕を新たな単位デ一夕 とすることを特徴とする請求項 2 2カゝら請求項 3 1のいずれか 1項に記載のメモリアクセス 制御方法。
3 3. 嫌 納手順において、
嫌己データとして、 2次元の単位データによって構成される画像データを用い、 嫌5 位 データとして、 画素デ一夕を格 ¾¾·Τることを とする請求項 1 9カゝら請求項 3 2のいずれ か 1項に記載のメモリアクセス制御方法。
3 4. データを格納するメモリへのアクセスを制御するメモリアクセス制御装置における データ格不法であって、
嫌己デ一夕を、 複数クリ! /"プを備える嫌己メモリに対するアクセスァドレスのうちの所定 ビッ卜で区別される l己メモリの異なる領域に分けて格frTる格解順を備えることを難 とするデータ格 法。
3 5. 編己メモリが第 1及び第 2の 2つのクつ! /"プによって構成され 嫌 Sデ一夕が 2次 元の単位データによつて構成される場合、
嫌¾&納手順において、
嫌己データを構成する、 複数の単位データからなる 1又は複数のブロックを、 水平方向に 連続した 2つの嫌己単位データによる構成と、 垂直方向に繊した 2つの嫌己単位データに よる構成と、 垂直方向に 1ライン置きの 2つの fill己単位データによる構成とのうち、 少なく とも 2構成を満たす構成とし、
2つの認弾位データを、 それぞ なる嫌己クリ！ /"プのメモリの嫌己異なる領域に格納 することを特徴とする請求項 3 4に記載のデータ格! ^法。
36. 前讓納手順におい τ;、
tin己データを構^ τる、 複数の単位データからなる 1又は複数のブロックを構^ る各前 記単位データに対する前記アクセスァドレスのうち、 前記ブロック内における各前記単位デ 一夕の X座標に対 JiTTる値を X、 Y座標に対 iSTる値を yとして嫌3プロックを 0≤ X≤ 1
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座標 （0、 0) の編弾位デ一夕と座標 （1、 1) の嫌 位データとを嫌己第 1のダル ープに格納し、
座標 （1、 0) の鎌 2 位デ一夕と座標 （0、 1) の嫌弾位データとを嫌己第 2のダル 一プに格 することを特徴とする請求項 35に記載のデ一夕格 法。
37. 各嫌己単位デ一夕に対する鎌己アクセスァドレスのうち、 嫌己クリ プ毎で に 制御される嫌 S f定ビッ卜が 1ビットとされ、 編 H ^ビッ卜で編己第 1のクリ! /"プに対応 する値が a, 嫌己第 2のグループに対 る値が βとされ 0≤α≤ 1及び 0≤3≤ 1の ½α、
嫌 納手順において、
座標 （0、 0) の嫌己単位デ一夕を嫌 S第 1のグループの α=0に、 座標 （1、 1) の 嫌己単位データを嫌己第 1のグループの α=1に格納し、
座標 （ 1、 0 ) の前記単位データを嫌己第 2のグループの /3 = 0に、 座標 （ 0、 1 ) の 鎌 S単位デ一夕を嫌己第 2のグループの )3=1に格納することを特徴とする請求項 36に 記載のデ一夕格励法。
38. 嫌 納手順において、
嫌己ブロックを構 /^る各嫌己単位データに対する編己アクセスァドレスのうち、 嫌己ブ 口ック内における各前記単位データの X座標に対応する値を X、 Υ座標に対応する値を yと して前記ブロックを 0≤x≤3及び 0≤y≤3の範囲で構成し、
座標 （0、 0) の編己単位データと座標 （1、 1) の嫌己単位データと座標 （1、 2) の 前記単位データと座標 （0、 3) の編己単位デ一夕とを嫌己第 1のグループに格納し、 座標 （1、 0) の編己単位データと座標 （0、 1) の歸己単位データと座標 （0、 2) の 嫌己単位データと座標 （1 3) の編己単位データとを鎌己第 2のクリ! /"プに格frTること を特徴とする請求項 35に記載のデータ格納方法。
39. 各 己単位データに対する l己アクセスアドレスのうち、 己クリ! /"プ毎で ¾ϊに 制御する嫌己所定ビットが 2ビットとされ、 嫌己所定ビットで婦己第 1のクリ 1/~プに対 ίδΤ る値が 、 till己第 2のグループに対 ίδτΤる値が とされ、 0≤ α≤ 3及び 0≤ )3≤ 3の場 納手順において、
座標 （0、 0) の嫌弾位データを嫌己第 1のクっ！ /"プの α=0に、 座標 （1、 1) の 嫌己単位デ一夕を嫌己第 1のグループの α=1に、 座標 （1、 2) の嫌己単位データを前 記第 1のグループの α = 2に、 座標 （0、 3) の嫌己単位デ一夕を嫌己第 1のグループの α = 3に格納し、
座標 （1、 0) の嫌己単位デ一夕を編己第 2のグループの） 3 = 0に、 座標 （0、 1) の 嫌己単位デ一夕を編己第 2のグループの ) 3=1に、 座標 （0、 2) の嫌己単位データを前 記第 2のグループの = 2に、 座標 （ 1、 3 ) の前記単位データを嫌己第 2のグループの )3 = 3に格 することを特徴とする請求項 38に記載のデータ格 ¾W法。
40. 前言 納手順において、
前記メモリの 1つのァドレスあたりの容量よりも嫌 B 位データのデータ量が少ない場合 に、 l己 1つのアドレスに、 水平方向に連続した複数の嫌弾位データを配置するか、 ある いは垂直方向に薩した複数の l己単位データを配置するか、 あるいάτΚ平及び垂直の双方 向に複数の前記単位データを配置し、 配置された複数の前記単位デ一夕を新たな単位データ とすることを特徴とする請求項 35から請求項 39のいずれか 1項に記載のデ一夕格 »法。
41. 嫌 納手順において、
鎌己データとして、 2次元の単位データによって構成される画像データを用い、 嫌己単位 データとして、 画素テ'一夕を格 IfrTることを特徴とする請求項 34から請求項 40のいずれ か 1項に記載のデータ格納方法。
4 2. データを格納するメモリへのアクセスを制御するコンピュータ装置上で実行される メモリアクセス制御プログラムを格納するコンピュー夕読み取り可能な記録媒体であって、 前記メモリアクセス制御プログラムは、
嫌己データを、 複数グループを備える嫌 3メモリに対するアクセスアドレスのうちの所定 ビッ卜で区別される編己メモリの異なる領域に分けて格納する格纖能と、
前記メモリに対するアクセスの同一のク口ックサイクルにおいて、 嫌己複数クリ 1/~プのメ モリの前記異なる領域に格納した嫌己データへ同時にアクセスするアクセス機能とを前記コ ンピュー夕装置に実行させる。
4 3. 議アクセス機能において、 嫌己複数 ！ /"プのメモリに対するアクセスァドレス のうちの所定ビットを嫌己クリ k "プ毎に に制御することを難とする請求項 4 2に記載 のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録 TO：。
4 4. 編己アクセス機能において、 嫌己アクセスアドレスのうち、 嫌己複数ク ! /"プに対 して同一のアクセスアドレスによって、 前記デ'一夕を構成する、 複数の単位データからなる 1又は複数のブロックを特定し、 嫌己クリ! ^プ毎に に制御する嫌 B f定ビットによって 嫌己プロックを構 ^"する各単位データを特定することを とする請求項 4 3に記載のメモ リアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体。
4 5. 前記デ一夕が 2次元の単位データによって構成される場合、
水平方向に藤した 2つの嫌己単位デ一夕に対して一度にアクセスするモードと、 垂直方 向に赚した 2つの嫌弾位データに対して一度にアクセスするモードと、 垂直方向に 1ラ ィン置きの 2つの嫌 3単位データに対して一度にアクセスするモードとのうち少なくとも 2 モ一ドを選択できることを とする請求項 4 2から請求項 4 4のいずれか 1項に記載のメ モリアクセス制御プログラムを格納するコンピュー夕読み取り可能な記録！ ：。
4 6. 前記アクセス機能において、 前記アクセスアドレスによって、 前記複数ダリレープに 分割されて格納された l己単位データを ff己モ一ドに対応して特定することを とする言青 求項 4 5に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記 録
4 7. 嫌己メモリ t 1及び第 2の 2つのグループによつて構成される場合、
編己アクセス機能において、
記メモリに対するアクセスの同一のク口ックサイクルにおいて、 前記 2つのグループの メモリの前記異なる領域に格納した嫌己デ一夕へ同時にアクセスすることを特徴とする請求 項 4 2から請求項 4 6のいずれか 1項に記載のメモリアクセス制御プログラムを格納するコ ンピュー夕読み取り可能な記録 。
4 8 . 嫌 2¾繊能において、
鎌己デ一夕を構 1»る、 複数の単位データからなる 1又は複数のブロックを、 水平方向に 連続した 2つの嫌弾位データによる構成と、 垂直方向に総した 2つの Ι Β¥位データに よる構成と、 垂直方向に 1ライン置きの 2つの嫌弾位データによる構成とのうち、 少なく とも 2構成を満たす構成とし、
2つの編己単位データを、 それぞ なる 己ク ! /"プのメモリの嫌己異なる領域に格納 することを特徴とする請求項 4 7に記載のメモリアクセス制御プログラムを格納するコンビ ユータ読み取り可能な記録亂 4 9. 嫌 能において、
嫌己データを構 βΤΤる、 複数の単位データからなる 1又は複数のブロックを構 る各前 記単位データに対する前記アクセスァドレスのうち、 前記プロック内における各前言 H 位デ
—夕の X座標に対応する値を x、 Y座標に対応する値を yとして嫌己ブロックを 0≤x≤ 1 及び 0≤ y≤ 1の範囲で構成し、
座標 （0、 0 ) の編弾位デ一夕と座標 （1、 1 ) の嫌弾位デ一夕とを嫌己第 1のダル ープに格納し、
座標 （1、 0 ) の編己単位デ一夕と座標 （0、 1 ) の嫌己単位データとを嫌己第 2のダル ープに格納することを特徴とする請求項 4 7又は請求項 4 8に記載のメモリアクセス制御プ 口グラムを格納するコンピュー夕読み取り可能な記録媒体。
5 0 . 前記アクセス機能において、
各嫌己単位データに対する編己アクセスアドレスのうち、 嫌己グループ毎で ¾ΰϊに制御す る編己所定ビットを 1ビットとし、 編己所定ビッ卜で前記第 1のグループに対 る値を 、 嫌己第 2のグループに対 ίδΤΤる値を βとして、 0≤α≤1及び 0≤)3≤1において、 編 繊能において、
座標 （0、 0 ) の嫌己単位デ一夕を嫌己第 1のグループの α = 0に、 座標 （1、 1 ) の 嫌己単位データを前記第 1のグループの = 1に格納し、
座標 （1、 0 ) の前記単位データを前記第 2のグループの） 3 = 0に、 座標 （0、 1 ) の 前記単位データを前言己第 2のグループの β = 1に格納することを特徴とする請求項 4 9に 記載のメモリアクセス制御プログラムを格納するコンピュー夕読み取り可能な記録 ：。
5 1 . 嫌己アクセス機能において、
水平方向に赚した 2つの鎌弾位デ一夕に対して一度にアクセス可能なモードの 、 嫌己第 1及び第 2のグループの α = β となる各嫌 位データに対して一度にアクセスし、 垂直方向に連続した 2つの嫌己単位データに対して一度にアクセスするモードの 、 β の値が 0において α = /3 + 1、 あるいは αの値が 0において）3 = α + 1となる 2つの嫌己 単位データに対して一度にアクセスすることを とする請求項 5 0に記載のメモリァクセ ス制御プログラムを格納するコンピュー夕読み取り可能な記録媒体。
5 2 . 嫌 纖能において、
編己ブロックを構^ る各嫌己単位データに対する編己アクセスァドレスのうち、 嫌己ブ 口ック内における各嫌己単位デ一夕の X座標に対応する値を χ、 Y座標に対 J¾する値を yと して前記プロックを 0≤x≤3及び 0≤y≤3の範囲で構成し、
座標 （0、 0 ) の嫌己単位データと座標 （1、 1 ) の fill己単位デ一夕と座標 （1、 2 ) の 嫌 S単位デ一夕と座標 （0、 3 ) の嫌己単位データとを嫌己第 1のグループに格納し、 座標 （1、 0 ) の嫌 B 位デ一夕と座標 （ひ、 1 ) の嫌己単位データと座標 （0、 2 ) の 前記単位デ一夕と座標 （1、 3 ) の Ml己単位データとを編己第 2のグループに格frTること を特徴とする請求項 4 7又は請求項 4 8に記載のメモリアクセス制御プログラムを格納する コンピュータ読み取り可能な記録 。
5 3 . 前記アクセス機能において、
各嫌己単位デ一夕に対する編己アクセスアドレスのうち、 嫌 Sクリ! /"プ毎で ¾ϊに制御す る編 3所定ビットを 2ビットとし、 認己所定ビッ卜で嫌 S第 1のグループに対 ί&Τる値を α , 嫌己第 2のグループに対 ΙίΤΤる値を） 3として、 0≤0；≤3及び0≤)3≤3にぉぃて、 嫌 繊能において、
座標 （ 0、 0 ) の嫌己単位データを前記第 1のグループの α = 0に、 座標 （ 1、 1 ) の 嫌己単位デ一夕を嫌己第 1のグループのひ = 1に、 座標 （ 1、 2 ) の Ml己単位データを前 記第 1の I /"プの α = 2に、 座標 （0、 3 ) の嫌己単位デ一夕を嫌己第 1のグループの α = 3に格納し、
座標 （ 1、 0 ) の前記単位データを嫌己第 2のグループの )3 = 0に、 座標 （ 0、 1 ) の 嫌己単位データを前記第 2のグループの ) 3 = 1に、 座標 （0、 2 ) の編己単位データを前 記第 2のグループの）3 = 2に、 座標 （ 1、 3 ) の前言己単位データを前言己第 2のグループの β = 3に格納することを特徵とする請求項 5 2に記載のメモリアクセス制御プログラムを格 »るコンピュー夕読み取り可能な記録 '
5 4. 編己アクセス機能において、
水平方向に纖した 2つの嫌弾位デ一夕に対して一度にアクセス可能なモードの 、 嫌己第 1及び第 2のクリ！ /"プの α = β となる各嫌己単位データに対して一度にアクセスし、 垂直方向に纖した 2つの嫌弾位データに対して一度にアクセスするモードの齢、 β の値が 0又は 2において a = j3 + l、 あるいは αの値が 0又は 2において ]3 = α + 1とな る 2つの嫌己単位デ一夕に対して一度にアクセスし、
垂直方向に 1ライン置きの 2つの前記単位データに対して一度にアクセスするモードの場 合、 3の値が 0又は 1において α = /3 + 2、 あるいは αの値が 0又は 1において） 3 = α
+ 2となる 2つの認己単位デ一夕に対して一度にアクセスすることを特徴とする請求項 5 3 に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録 W。
5 5. 前 各繊能において、
前記メモリの 1つのァドレスあたりの容量よりも前記単位データのデータ量が少ない場合 に、 編己 1つのアドレスに、 7K平方向に連続した複数の編己単位データを配置するか、 ある いは垂直方向に^^した複数の Ml己単位データを配置するカゝ、 あるい « ]平及び垂直の双方 向に複数の Ιίίΐ弾位データを配置し、 配置された複数の嫌弾位データを新たな単位データ とすることを特徴とする請求項 4 5カゝら請求項 5 4のいずれか 1項に記載のメモリアクセス 制御プログラムを格納するコンピュータ読み取り可能な記録
5 6. 嫌 能において、
Ι 3データとして、 の単位デ一夕によって構成される画像データを用い、 編弾位 データとして、 画素データを格^ ることを赚とする請求項 4 2から請求項 5 5のレ fれ か 1項に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録 亂
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