WO2008090995A1

WO2008090995A1 - インダクタ

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Publication number: WO2008090995A1
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Inventors: Akira Tanabe
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Abstract

　基体上に形成された絶縁膜中の多層配線層を用いたインダクタの、上下隣接配線間の寄生容量を低減する。　基体１６上の絶縁膜１７中に配設された複数の配線層１８のうち、隣接する少なくとも２つの配線層の各々に形成された一周回の周回配線(A-B又はB-C)を有し、前記少なくとも２つの配線層に形成された前記一周回の周回配線(A-B及びB-C)の一端(B)は相互にビア２で接続され、前記少なくとも２つの配線層に形成された前記一周回の周回配線(A-B及びB-C)は、基体上方から見て基体面内で実質的に同一位置に配設されることを特徴とするインダクタ。

Description

技術分野：

本発明は、基体上に形成された絶縁膜中に配設されたィンダクタの構造に関するものである。

明田

背景技術：

近年、無線 LAN、 Bluetooth, 地上デジタルテレビなど種々の高速なデジタル無線方式が実用化されている。これらの無線方式の多くは、半導体チップ上に形成された回路、即ちオンチップインダクタで実現されている。

オンチップィンダクタとしては、これまでにさまざまなタイプのインダクタが開示されている。特許文献 1 (日本国特開平 0 7— 1 4 2 2 5 8号)、特許文献 2 (日本国特開平 0 8— 0 1 7 6 5 6号)、特許文献 3 (日本国特開 2 0 0 6— 2 4 5 4 5 5号）に開示されたインダクタは、半導体基板上に絶縁層を介して周回配線を平面的に形成したィンダクタである。

特許文献 4 (日本国特開 2 0 0 4 _ 1 4 0 1 6 5号）に開示されたインダクタは、基板上の配線層に周回配線を平面的に形成したィンダクタである。

特許文献 5 (日本国特開 2 0 0 1—2 6 7 5 1 2号）に開示されたインダクタは、 Si基板上に形成された 3層配線構造において、そのうちの上側 2層に同一形状のスパイラルパターンを形成して、それらを並列接続したインダクタである。発明の開示：

発明が角決しようとする課題：

しかしながら、特許文献 1〜4に記載されたような平面的に構成されたィンダクタの場合、インダクタの用途によっては卷数を大きくしてインダクタンスを大きくしなければならないときに、素子サイズを大きくせずに巻数を多くすることが困難であった。また、特許文献 5に記載されているように Si基板の上に形成された配線層 2層に同一形状のスパイラルパターンを形成した場合、一般に半導体基板上に形成された絶縁膜中の多層配線層では層間膜厚が小さレヽため、上下間の配線容量によつて大きな寄生容量が生じてしまう。寄生容量の増大は、使用可能周波数の低下を招くなど、インダクタ性能の劣ィ匕につながる。さらに、インダクタの用途によつては巻数を大きくしてインダクタンスを大きくしなければならないときに、単純に多数の配線層を用いると上又は下に隣接配線をもつ配線が多くなるため、配線間寄生容量の問題はとりわけ顕著となる。

本発明の課題は、上述した問題点を解決することであって、その目的は、基体上に形成された絶縁膜中の多層配線層を用レヽたィンダクタの上下隣接配線間寄生容量を低減することにある。

課題を解決するための手段：

上記の目的を達成するため、本発明によれば、基体上に形成された絶縁膜中に配設された少なくとも 2卷のインダクタであって、

前記ィンダクタは第一のィンダクタを含み、

前記第一のインダクタは、前記絶縁膜中に形成された複数の配線層のうち、隣接する少なくとも 2つの配線層の各々に形成された一周回の周回配線を有し、前記少なくとも 2つの配線層に形成された前記一周回の周回配線の一端は相互にビアで接続され、

前記少なくとも 2つの配線層に形成された前記一周回の周回配線は、基体上方から見て基体面内で実質的に同一位置に配設される

ことを特徴とするィンダクタが得られる。

発明の効果：

この構成により、本発明では、上下の隣接配線間寄生容量を低減することが可能となる。この配線間寄生容量の低減効果により、使用可能周波数の低下を抑制したィンダクタとすることが可能となる。図面の簡単な説明：

図 1 Aは本発明の実施の形態のィンダクタの平面図である。図 1 Bは図 1 Aの X-Yラインに沿う断面図である。

図 2はインダクタ（関連技術）の平面図である。

図 3 Αは本発明の実施例 1のィンダクタの平面図である。

図 3 Bは図 3Aの X-Yラインに沿う断面図である。

図 4は関連するィンダクタの平面図である。

図 5はィンダクタ配線の断面を説明するための図である。

図 6 Aは実施例 1のィンダクタの寄生容量を説明する図である。

図 6 Bは図 4の関連するィンダクタの寄生容量を説明する図である。

図 7は本発明のィンダクタ及び図 4の関連するィンダクタの寄生容量のシミュレーション結果を示す図である。

図 8 Aは本発明の実施例 2のィンダクタの平面図である。

図 8 Bは図 8 Aの X-Yラィンに沿う断面図である。

図 9は実施例 2のィンダクタの寄生容量を説明する図である。

図 1 0 Aは本発明の実施例 3のィンダクタの平面図である。

図 1 0 Bは図 1 O Aの X-Yラインに沿う断面図である。

図 1 1は実施例 3のィンダクタの寄生容量を説明する図である。

図 1 2 Aは本発明の実施例 4のィンダクタの平面図である。

図 1 2 Bは図 1 2 Aの X-Yラインに沿う断面図である。

図 1 3は実施例 4のィンダクタのィンダクタンス値のシミュレーション結果を示す図である。

図 1 4は実施例 4のィンダクタの Q値と自己共振周波数のシミュレーション結果を示す図である。

図 1 5 Aは本発明の実施例 5のィンダクタの平面図である。

図 1 5 Bは図 1 5 Aの X-Yラインに沿う断面図である。

図 1 6 Aは本発明の実施例 6のィンダクタの平面図である。

図 1 6 Bは図 1 6 Aの X-Yラインに沿う断面図である。

図 1 7 Aは本発明の実施例 7のィンダクタの平面図である。

図 1 7 Bは図 1 7 Aの X-Yラインに沿う断面図である。

図 18は本発明の実施例 8のィンダクタを説明する図である。図 1 9は本発明の実施例 8のィンダクタンス値を示す図である。発明を実施するための最良の形態：

以下、添付した図面を参照して、本発明の望ましい実施の形態について詳細に説明する。図 1 Aは、本発明のインダクタを基体 1 6上方から見た場合の平面図である。図 1 Bは、本発明のインダクタを図 1 Aの X-Yラインにて基体 1 6側面方向から見た断面図である。本発明のインダクタは、 9 O n mノードの 6層 Cu 配線プロセスにおける M5配線 6と、その 1層下の M4配線 7を用いて製造された。配線幅は 3 mである。層間膜厚は配線層により異なる力 M5配線 6と M4 配線 7間の層間膜厚は約 0 . 3 μ mである。基体 1 6上方から見たィンダクタの最外周配線は、一辺 1 2 0 μ mの正方形を形成する形状とした。

一方、図 2に示すィンダクタ（関連技術）は、 9 0 n mノードの 6層 Cu配線プロセスにおける M5配線 6にて製造した。配線幅は同様に 3 μ m、基体 1 6上方から見たィンダクタの最外周配線は、同様に一辺 1 2 0 ju mの正方形を形成する形状とした。

図 1 A及ぴ 1 Bにおいて、ィンダクタ配線 L 1は、 1卷の上層配線と 1巻の下層配線とを有する。上層配線と下層配線とは B点にぉレ、てビア 2で相互に接続されている。上層配線の A点には端子 L1-INが引き出し線 3を介して接続され、下層配線の C点には端子 L1-OUTが引き出し線 3を介して接続されている。一方、図 2においては、ィンダクタ配 ί泉 L 1は、 Α点と Β点との間を接続する 2巻の上層配線を有する。

図 1 A及ぴ 1 Bから分かるように、本発明のインダクタは、基体 1 6上に形成された絶縁膜 1 7中に配設された 2巻のインダクタであって、前記絶縁膜 1 7中の複数の配線層 1 8のうち、隣接する 2つの配線層 1 8の各々に形成された一周回の周回配線を有し、前記 2つの配線層 1 8に形成された前記一周回の周回配線の一端はビア 2で相互に接続され、前記 2つの配線層 1 8に形成された前記一周回の周回配線は、基体 1 6上方から見て基体 1 6面内で実質的に同一位置に配設される。 —方、図 2のインダクタは、 2巻の平面ィンダクタである。

図 1 A及ぴ 1 Bと図 2を比較して分かるように、本発明のィンダクタは 6層 Cu 配線プロセスにおける複数の配線層 1 8のうち、隣接する 2つの配線層 1 8の各々に形成された一周回の周回配線を有し、前記 2つの配線層 1 8に形成された前記一周回の周回配線の一端はビア 2で相互に接続され、前記 2つの配線層 1 8 に形成された前記一周回の周回配線は、基体 1 6上方から見て基体 1 6面内で実質的に同一位置に配設されるため、図 2のインダクタと比較すると基体 1 6上方から見たときの面積効率を上げることが可能である。このため、インダクタンス値を大きくするためにインダクタの卷数を向上させる場合、基体 1 6上方から見たときの面積を大きくすることなく卷数を向上させることが可能となる。

実施例 1

図 3 Aは、本発明の実施例 1のィンダクタを基体 1 6上方から見た場合の平面図である。図 3 Bは、実施例 1のインダクタを図 3 Aの X-Yラインにて基体 1 6 側面方向から見た断面図である。本実施例のインダクタは、発明を実施するための最良の形態と同様に、 9 0 n mノードの 6層 Cu配線プロセスにおける M5配線 6と、その 1層下の M4配線 7を用いて製造された。配線幅は 3 μ ηιである。層間膜厚は配線層により異なる力 Μ5配線 6と Μ4配線 7間の層間膜厚は約 0 . 3 μ πιである。基体 1 6上方から見たインダクタの最外周配線は、一辺 1 2 0 μ mの正方形を形成する形状とした。

一方、図 4に示す関連するィンダクタを、 9 0 n mノードの 6層 Cu配線プロセスにおける M5配線 6にて製造した。配線幅は同様に 3 μ m、基体 1 6上方から見たィンダクタの最外周配線は、同様に一辺 1 2 0 μ mの正方形を形成する形状とした。

図 3 A及ぴ 3 Bにおいて、ィンダクタ配線 L 1は、 1卷の第 1の上層配線と、 B点においてビア 2で第 1の上層配線に接続される 2巻の下層配線とを有する。更に、ィンダクタ配線 L 1は、 C点にぉレ、てビア 2で前記下層配線に接続される 1卷の第 2の上層配線を有する。第 1の上層配線の A点には端子 L1-INが引き出し線 3を介して接続され、第 2の上層配線の D点には端子 L1-OUTが引き出し線 3を介して接続されている。一方、図 4においては、インダクタ配線 L 1は、 A 点と B点との間を接続する 2巻の上層配線と B点と C点との間を接続する 2卷の下層配線とを有する。 2巻の上層配線と 2卷の下層配線とは B点においてビア 2 で互いに接続されている。

図 3 A及び 3 Bから分かるように、本発明のインダクタは、基体 1 6上に形成された絶縁膜 1 7中に配設されたィンダクタであって、前記絶縁膜 1 7中の複数の配線層 1 8のうち、隣接する 2つの配線層 1 8の各々に形成された一周回の周回配線を有し、前記 2つの配線層 1 8に形成された前記一周回の周回配線の一端はビア 2で相互に接続され、前記 2つの配線層 1 8に形成された前記一周回の周回配線は、基体 1 6上方から見て基体 1 6面内で実質的に同一位置に配設される。また、本発明のインダクタは、前記 2つの配線層のいずれか（下層配線）において、基体 1 6上方から見て前記一周回の周回配線（下層配線）と該一周回の周回配線の他端に接続された一周回の別の周回配線（下層配線）とをもつ。即ち、基体 1 6上方から見て前記一周回の周回配線（下層配線）の内側に、一周回の別の周回配線（下層配線）が配設されている。前記一周回の別の周回配線（下層配線）もビア 2にて一周回の更に別の周回配線（上層配線）と接続されている。前記一周回の別の周回配線（下層配線）と前記一周回の更に別の周回配線（上層配線）は、基体 1 6上方から見て基体 1 6面内で実質的に同一位置に配設される。図 3 Aで端子 Aから入った信号は上層配線を 1周し、 B点で下層配線に降り、下層配線を 2周して C点から上層配線に戻り、上層配線を 1周して D点から出力さ Άし

一方、図 4から分かるように関連するインダクタの構造では、端子 Aから入つた信号は上層配線を 2周し、 B点で下層配線に降り、下層配線を 2周して C点から出力される。

図 5は、一般的なオンチップィンダクタ配線の断面を説明するための図である。図 5で、上層配線 Ltopl l0、 Ltop2 11·と下層配線 Lbotl 12、 Lbot2 13の間には寄生容量 Chl4、 Cvl5が存在する。ここで、 Chは左右の配線間容量、 Cvは上下の配線間容量である。ここで、配線は配線膜厚よりも配線幅の方が大きく、配線の層間膜厚よりも配線間隔の方が広いものとする。これにより Cv > > Chとなる。即ち、インダクタ配線の寄生容量は、左右隣接配線間よりも上下隣接配線間が支配的である。

図 6 A及ぴ 6 Bに、本実施例（図 3 A及ぴ 3 B ) のインダクタと関連するィンダクタ（図 4 ) の寄生容量の様子をそれぞれ示す。 Lbotは下層配線のィンダクタンス、 Ltopは上層配線のィンダクタンスを示す。図 6 Aの本実施例のィンダクタの場合は、配線を通った信号は 1周するとその下の配線を通る。よって Cintは Lbotの両端に接続されるものとモデル化できる。このため、 A-D端子からは Cint が直接見えないため、この容量 Cintの影響は低減される。これに対して、図 6 Bの関連するインダクタ（図 4 ) の場合は配線を通った信号はその層での周回を終えてから下の配線に移る。このため、 Cintは A-C端子に直接つながるようなモデルとなる。このために Cintの影響が大きく見える。以上のように、本発明のィンダクタは配線の寄生容量を低減することができる。

本発明の効果を実証するために、本発明のィンダクタ及び関連するィンダクタ (図 4 ) の特性を 3次元電磁界シミュレーションにて調べた。ここで、製造プロセスとして用いた各条件、即ち 9 O n mノードの 6層 Cu配線プロセスの M5配線 6及び M4配線 7、配線幅 3 μ m、層間膜厚 0 . 3 / m、基体 1 6上方から見たィンダクタの最外周配線が一辺 1 2 0 mの正方形、を用いて 3次元電磁界シミュレーシヨンを行った結果を図 7に示す。図 7から分かるように、本発明のィンダクタは関連するインダクタ（図 4 ) と比較して寄生容量を低減できるため、高い周波数までィンダクタンス値が正、即ちィンダクタとして機能することが分かる。ここでは、ィンダクタの最外周配線が一辺 1 2 0 mの正方形の形状で寄生容量低減の効果を調べたが、ィンダクタのサイズが微小化するほど本発明の効果は顕著に得られる。

実施例 2

図 8 Aは、本発明の実施例 2のインダクタを基体 1 6上方から見た場合の平面図である。図 8 Bは、実施例 2のィンダクタを図 8 Aの X-Yラインにて基体 1 6 側面方向から見た断面図である。実施伊 (12のインダクタは、 9 O n mノードの 6 層 Cu配線プロセスにおける M5配線 6と、その 1層下の M4配線 7と、その 1 層下の M3配線 8を用いて製造された。配線幅は 3 μ πιである。層間膜厚は、それぞれ約 0 . 3 I πιである。基体 1 6上方から見たィンダクタの最外周配線は、一辺 1 2 0 mの正方形を形成する形状とした。

図 8 A及ぴ 8 Bにおいて、ィンダクタ配線 L 1は、 1卷の上層配線と、 B点においてビア 2で上層配線に接続される 1巻の中間層配線とを有する。更に、インダクタ配線 L 1は、 C点においてビア 2で中間層配線に接続される 1巻の下層配線を有する。上層配線の A点には端子 L1-INが引き出し線 3を介して接続され、下層配線の D点には端子 L1-OUTが引き出し線 3を介して接続されている。図 8 A及ぴ 8 Bから分かるように、本発明のインダクタは、基体 1 6上に形成された絶縁膜 1 7中に配設されたィンダクタであって、前記絶縁膜 1 7中の複数の配線層 1 8のうち、隣接する 2つの配線層（上層配線及び中間層配線） 1 8の各々に形成された一周回の周回配線を有し、前記 2つの配線層 1 8に形成された前記一周回の周回配線の一端はビア 2で相互に接続され、前記 2つの配線層 1 8 に形成された前記一周回の周回配線は、基体 1 6上方から見て基体 1 6面内で実質的に同一位置に配設される。

また、本発明のインダクタは、前記 2つの配線層の下層の配線層（下層配線） 1 8においても、基体 1 6上方から見て一周回の周回配線が C点のビア 2にて前記 2つの配線層 1 8のいずれか（中間層配線）に形成された前記一周回の周回配線と接続されている。前記 2つの配線層の下層の配線層（下層配線） 1 8の一周回の周回配線と前記 2つの配線層（上層配線及び中間層配線） 1 8に形成された前記一周回の周回配線は、基体 1 6上方から見て基体 1 6面内で実質的に同一位置に配設される。本実施例では、基体 1 6上方から見て前記一周回の周回配線の内側に、別の周回配線は配設されていなレ、。図 8 Aで端子 Aから入った信号は上層配線を 1周し、 B点で中間層配線に降り、中間層配線を 1周して C点からさらに下層配線に降り、下層配線を 1周して D点から出力される。

図 9に、本実施例のィンダクタの寄生容量の様子を示す。 Lbotは下層配線のィンダクタンス、 Lmidは中間層配線のィンダクタンス、 Ltopは上層配線のィンダクタンスを示す。図 8 A及び 8 Bの本実施例のィンダクタの場合は、配線を通つた信号は 1周するとその下の配線を通る。よって Cintは Lbotの両端に接続されるものとモデル化できる。このため、 A-D端子からは Cintが直接見えないため、この容量の影響は低減される。このため、本発明のインダクタは、実施例 1のィンダクタと同様の機構により、配線の寄生容量を低減することができる。

実施例 3 図 1 O Aは、本発明の実施例 3のインダクタを基体 1 6上方から見た場合の平面図である。図 1 0 Bは、実施例 3のインダクタを図 1 O Aの X-Yラインにて基体 1 6側面方向から見た断面図である。実施例 3のインダクタは、実施例 2と同様のプロセスにて製造された。基体 1 6上方から見たインダクタの最外周配線は、同様に一辺 1 2 0 mの正方形を形成する形状とした。

図 1 O A及び 1 0 Bにおいて、インダクタ配線 L 1は、 1巻の上層配線と、 B 点においてビア 2で上層配線に接続される 2巻の中間層配線とを有する。更に、ィンダクタ配線 L 1は、 C点においてビア 2で中間層配線に接続される 1巻の下層配線を有する。上層配線の A点には端子 L1-INが引き出し線 3を介して接続され、下層配線の D点には端子 L1-OUTが引き出し線 3を介して接続されている。図 1 O A及ぴ 1 O Bから分かるように、本発明のインダクタは、基体 1 6上に形成された絶縁膜 1 7中に配設されたィンダクタであって、前記絶縁膜 1 7中の複数の配線層 1 8のうち、隣接する 2つの配線層（上層配線及び中間層配線） 1 8の各々に形成された一周回の周回配線を有し、前記 2つの配線層 1 8に形成された前記一周回の周回配線の一端はビア 2で相互に接続され、前記 2つの配線層 1 8に形成された前記一周回の周回配線は、基体 1 6上方から見て基体 1 6面内で実質的に同一位置に配設される。

また、本発明のインダクタは、前記 2つの配線層のいずれか（中間層配 H) において、基体 1 6上方から見て前記一周回の周回配線（中間層配線）と該一周回の周回配線の他端に接続された一周回の別の周回配線（中間層配線）とをもつ。即ち、基体 1 6上方から見て前記一周回の周回配線（中間層配線）の内側に、一周回の別の周回配線（中間層配線）が配設されている。前記一周回の別の周回配線（中間層配線）も C点のビア 2にて一周回の更に別の周回配線（下層配線）と接続されている。前記一周回の別の周回配線（中間層配線）と前記一周回の更に別の周回配線（下層配線）は、基体 1 6上方から見て基体 1 6面内で実質的に同一位置に配設される。

まとめると、第一のインダクタ端子 Aから入った信号は、まず上層配線を 1周し、中間層配線に降りて中間層配線を 2周し、下層配線に降りて D点から出力される。ここで、中間層配線の外側の周回配線と上層配線は、基体 1 6上方から見て実質的に同一位置に配設され、下層配線の周回配線と中間層配線の内側の周回配線は、基体 1 6上方から見て実質的に同一位置に配設される。ここでは L 1に費やす配線層数が 3層の場合を説明したが、 L 1に費やす配線層数が 3層以上の場合も、同様にして構成される。

図 1 1に、本実施例のィンダクタの寄生容量の様子を示す。 Lbotは下層配線のィンダクタンス、 Lmidは中間層配線のィンダクタンス、 Ltopは上層配線のィンダクタンスを示す。図 1 0 A及び 1 0 Bの本実施例のィンダクタの場合は、配線を通った信号は 1周するとその下の配線を通る。よって Cintは Lbotの両端に接続されるものとモデルィ匕できる。このため、 A-D端子からは Cintが直接見えないため、この容量の影響は低減される。このため、本発明のインダクタは、実施例 1、 2のィンダクタと同様の機構により、配線の寄生容量を低減することができる。

実施例 4

図 1 2 Aは、本発明の実施例 4のィンダクタを基体 1 6上方から見た場合の平面図である。図 1 2 Bは、実施例 4のインダクタを図 1 2 Aの X-Yラインにて基体 1 6側面方向から見た断面図である。図 1 2 及ぴ1 2 Bから分かるように、本実施例のインダクタは、基体 1 6上方から見て実施例 1 (図 3 A及び 3 B ) の構成のィンダクタ (以下第一のインダクタとする) L 1の外側に、さらに第二のィンダクタ L 2を設け、第一のィンダクタ L 1と第二のィンダクタ L 2とが磁気結合するようにしたものである。

本実施例のィンダクタは、 9 0 n mノードの 6層 Cu配線プロセスを用いて製造された。第二のィンダクタ L 2には最上層の M6配線 9、第一のィンダクタ L 1には M5配線 6と、その 1層下の M4配線 7を用レ、て製造された。 M6配線 9 の配線幅は 1 0 At m、 M5配線 6及ぴ M4配線 7の配線幅は 3 μ mである。層間膜厚は、 M6配線 9と M5配線 6間が約 0 · 9 m、 M5配線 6と M4配線 7間が約 0 . 3 X mである。基体 1 6上方から見た第一ィンダクタ L 1の最外周配線は、一辺 1 2 0 mの正方形を形成する形状とし、その外側に、第二のインダクタ L 2を設けた。

即ち、図 1 2 A及び 1 2 Bにおいて、実施例 1 (図 3 A及ぴ 3 B ) と同様の構 W

造のィンダクタ配線 L 1の外側にはィンダクタ配線 L 2が設けられている。このィンダクタ配線 L 2は、端子 L2-IN及ぴ端子 L2-OUT間を接続する 1巻の最上層配線を有する。

本発明の効果を実証するために、実施例 4のインダクタの特性を、製造プロセスとして用いた上記各条件を用いて 3次元電磁界シミュレーションにて調べた結果を図 1 3に示す。伹し、ここで L 2を 2回卷とした。図 1 3及び図 1 4は、 1 次側 L 1のィンダクタの端子を短絡したときと開放したときの 2次側 L 2のそれぞれィンダクタンス値及び Q値を示している。比較例として L 1側に図 4の関連するインダクタを用いた場合を示している。図 1 3及び図 1 4から分かるように、 L 1を開放したときの特性は本発明のィンダクタと関連するィンダクタ（図 4 ) とで変わらないが、 L 1を短絡すると、本発明のインダクタの方が関連するインダクタ（図 4 ) よりも広い可変帯域、及び高い Q値と高い自己共振周波数（Q値が 0となる周波数）が得られていることが分かる。このように、本発明のインダクタは寄生容量を低減することで、ィンダクタの特性を向上させることが可能である。

なお、本実施例は第二のィンダクタ L 2を基体 1 6上方から見て第一のィンダクタ L 1の外側に設けた例であるが、第二のィンダクタ L 2は第一のィンダクタ L 1と磁気的に必要十分に結合していればよい。このため、第二のィンダクタ L 2の位置はこれに限られるものではなく、基体 1 6上方から見て第一のインダクタ L 1と実質的に同一位置にあってもよいし、第一のインダクタ L 1の内側にあつてもよい。

なお、一般に第一及ぴ第二のィンダクタ L 1及ぴ L 2の自己ィンダクタンスをそれぞれ L 1及ぴ L 2とし、 L 1と L 2の相互インダクタンスを Mとし、第一及び第二のィンダクタ L 1及ぴ L 2の直列抵抗をそれぞれ R 1及ぴ R 2とすると、 L 2側の両端から見たィンダクタンスと直列抵抗は以下のように表せる。

即ち、前記インダクタンスは、

L 2 ( 1 - k ²) ( 1 )

で表される。

前記直列抵抗は、 R 2 + k ² ( L 2 /L 1 ) ( 2 )

で表される。

ここで kは結合定数であり、

k =MZ { (L 1 L 2 ) ^{1 /2}} ( 3 )

である。 kはトランスの L 1と L 2のカップリングの度合いを示し、 0〜1の値を取る。

L 2側の両端から見た直列抵抗が大きくなると、位相ノイズの問題が顕在ィ匕するため、直列抵抗はなるべく低く抑えることが望ましい。直列抵抗を低減するためには、（2 )式から明らかなように L 2と比較して L 1を大きくすればよレ、。即ち、 L 1の卷数を増やせばよい。あるいは R 2を低減すればよい。

本発明のインダクタは、基体 1 6上に形成された絶縁膜中の多層配線層を用いているため、素子サイズを大きくすることなくインダクタの卷数を増加させることが容易である。このため、位相ノイズを低減するためには図 1 2 及び1 2 B の L 1の卷数は多層配線のメリットを生かしてなるべく多くした方が良い。また、 L 2のィンダクタを最厚膜の配線層で形成することにより、 R 2を低減することができるため、位相ノイズを抑えることが可能である。このことから、 L 2のインダクタはなるべく配線抵抗の小さな配線層、できればそのプロセスで使用する最厚膜の配線層で形成し、 L 1は最厚膜の配線層以外の配線層で形成することが望ましい。通常のプロセスでは最厚膜層は最上層に形成される。

さらに、 L 2側の両端から見た直列抵抗を低減するためには、 L 2の配線幅は L 1の配線幅以上であることが望ましい。通常のプロセスでは、最厚膜層の配線幅はそれ以下の厚膜層の配線幅より大き、ので、 L 2のィンダクタを最厚膜の配線層で形成した場合、この条件は満足される。

実施例 5

図 1 5 Aは、本発明の実施例 5のィンダクタを基体 1 6上方から見た場合の平面図である。図 1 5 Bは、実施例 5のインダクタを図 1 5 Aの X-Yラインにて基体 1 6側面方向から見た断面図である。図 1 5八及ぴ1 5 Bから分かるように、本実施例のィンダクタは、基体 1 6上方から見て、図 1 A及び 1 Bの構成のィンダクタ (以下第一のィンダクタとする) L 1の外側に、さらに第二のインダクタ W

L 2を設け、第一のィンダクタ L 1と第二のィンダクタ L 2とが磁気結合するようにしたものである。

本実施例のィンダクタは、 9 0 n mノードの 6層 Cu配線プロセスを用いて製造された。第二のインダクタ L 2には最上層の M6配線 9、第一のインダクタ L 1には M5配線 6と、その 1層下の M4配線 7を用いて製造された。 M6配線 9 の配線幅は 1 0 μ m、 M5配線 6及ぴ M4配線 7の配線幅は 3 μ mである。層間膜厚は、 M6配線 9と M5配線 6間が約 0. 9 m、 M5配線 6と M4配線 7間が約 0. 3 mである。基体 1 6上方から見た第一ィンダクタ L 1の最外周配線は、一辺 1 2 0 の正方形を形成する形状とし、その外側に、第二のインダクタ L 2を設けた。

即ち、図 1 5 A及び 1 5 Bにおいて、図 1 A及び 1 Bと同様の構造のインダクタ配線 L 1の外側にはィンダクタ配線 L 2が設けられている。このィンダクタ配線 L 2は、端子 L2-IN及び端子 L2-OUT間を接続する 1卷の最上層配線を有する。

図 1 A及ぴ 1 Bに示したインダクタで明らかにしたように、第一のインダクタ L 1は上下の配線層間寄生容量を低減させることが可能なため、実施例 4と同様の機構により、 L 1を短絡すると本発明のインダクタは高い Q値と高い自己共振周波数が得られる。このように、本発明のィンダクタは上下の配線間寄生容量を低減することで、ィンダクタの特性を向上させることが可能である。

なお、実施例 4の場合と同様に、本実施例の場合でも第二のィンダクタ L 2は基体 1 6上方から見て第一のインダクタ L 1と実質的に同一位置にあってもよいし、第一のインダクタ L 1の内側にあってもよレ、。

実施例 6

図 1 6 Aは、本発明の実施例 6のインダクタを基体 1 6上方から見た場合の平面図である。図 1 6 Bは、実施例 6のインダクタを図 1 6 Aの X-Yラインにて基体 1 6側面方向から見た断面図である。図 1 6 及ぴ1 6 Bから分かるように、本実施例のィンダクタは、基体 1 6上方から見て実施例 2 (図 8 A及び 8 B ) の構成のインダクタ（以下第一のインダクタとする） L 1の外側に、さらに第二のィンダクタ L 2を設け、第一のィンダクタ L 1と第二のィンダクタ L 2とが磁気結合するようにしたものである。

本実施例のィンダクタは、 9 0 n mノードの 6層 Cu配線プロセスを用いて製造された。第二のインダクタ L 2には最上層の M6配線 9、第一のインダクタ L 1には M5配線 6と、その 1層下の M4配線 7と、その 1層下の M3配線 8を用いて製造された。 M6配線 9の配線幅は 1 0〃m、 M5配線 6、 M4配線 7、及び M3配線 8の配線幅は 3 mである。層間膜厚は、 M6配線 9と M5配線 6間が約 0 . 9 _μ m、 M5配線 6と M4配線 7間及び M4配線 7と M3配線 8間が約 0 . 3 IX mである。基体 1 6上方から見た第一 ^ fンダクタ L 1の最外周配線は、一辺 1 2 0 mの正方形を形成する形状とし、その外側に、第二のィンダクタ L 2を設けた。

即ち、図 1 6 A及び 1 6 Bにおいて、図 8 A及び 8 Bと同様の構造のインダクタ配線 L 1の外側にはィンダクタ配線 L 2が設けられている。このィンダクタ配線 2は、端子 L2-IN及び端子 L2-OUT間を接続する 1巻の最上層配線を有する。

実施例 2 (図 8 A及び 8 B) で明らかなように、第一のインダクタ L 1は上下の配線層間寄生容量を低減させることが可能なため、実施例 4と同様の機構により、 L 1を短絡すると本発明のインダクタは高い Q値と高い自己共振周波数が得られる。このように、本発明のィンダクタは上下の配線間寄生容量を低減することで、ィンダクタの特十生を向上させることが可能である。

なお、実施例 4及び 5の場合と同様に、本実施例の場合でも第二のインダクタ L 2は基体 1 6上方から見て第一のインダクタ L 1と実質的に同一位置にあってもよいし、第一のインダクタ L 1の内側にあってもよい。

さらに実施例 4の場合と同様に、 L 2側の両端から見た直列抵抗を低減するためには、 L 1の卷数は多層配線のメリットを生かしてなるべく多くした方が良い。また直列抵抗低減のためには、 L 2を最厚膜層の配線層に形成し、 L 1を最厚膜層以外の配線層に形成し、 L 2の配線幅は L 1の配線幅以上であることが望ましい。これにより位相ノィズの発生をより効率的に抑制することが可能となる。実施例 7

図 1 7 Aは、本発明の実施例 7のィンダクタを基体 1 6上方から見た場合の平面図である。図 1 7 Bは、実施例 7のインダクタを図 1 7 Aの X-Yラインにて基体 1 6側面方向から見た断面図である。図 1 7 及ぴ1 7 Bから分かるように、実施例 7のィンダクタは、基体 1 6上方から見て実施例 3 (図 1 0 A及び 1 0 B ) の構成のインダクタ（以下第一のインダクタとする） L 1外側に、さらに第二のィンダクタ L 2を設け、第一のィンダクタ L 1と第二のィンダクタ L 2とが磁気結合するようにしたものである。

本実施例のインダクタは、 9 O n mノードの 6層 Cu配線プロセスを用いて製造された。第二のインダクタ L 2には最上層の M6配,線 9、第一のインダクタ L 1には M5配線 6と、その 1層下の M4配線 7と、その 1層下の M3配線 8を用いて製造された。 M6配線 9の配線幅は 1 0 μ m、 M5配線 6、 M4配線 7、及ぴ M3配線 8の配線幅は 3 μ mである。層間膜厚は、 M6配線 9と M5配線 6間が約 0 . 9 ^ m、 M5配線 6と M4配線 7間及ぴ M4配線 7と M3配線 8間が約 0 . 3 μ mである。基体 1 6上方から見た第一ィンダクタ L 1の最外周配線は、一辺 1 2 0 μ mの正方形を形成する形状とし、その外側に、第二のィンダクタ L 2を設けた。

実施例 3 (図 1 0 A及び 1 0 B ) で明らかなように、第一のインダクタ L 1は上下の配線層間寄生容量を低減させることが可能なため、実施例 4と同様の機構により、 L 1を短絡すると本発明のインダクタは高い Q値と高い自己共振周波数が得られる。このように、本発明のインダクタは上下の配線間寄生容量を低減することで、ィンダクタの特性を向上させることが可能である。

なお、実施例 4〜 6の場合と同様に、本実施例の場合でも第二のィンダクタ L 2は基体 1 6上方から見て第一のインダクタ L 1と実質的に同一位置にあってもよいし、第一のインダクタ L 1の内側にあってもよい。

さらに実施例 4の場合と同様に、 L 2側の両端から見た直列抵抗を低減するためには、 L 1の卷数は多層配線のメリットを生かしてなるべく多くした方が良レ、。また直列抵抗低減のためには、 L 2を最厚膜層の配線層に形成し、 L 1を最厚膜層以外の配線層に形成し、 L 2の配線幅は L 1の配線幅以上であることが望ましい。これにより位相ノィズの発生をより効率的に抑制することが可能となる。実施例 8 本発明の実施例 8においては、図 1 8に示すように、実施例 4 (図 1 2 A及び 1 2 B ) のインダクタの L 1の始端 AL1-IN及び終端 Dに接続された両端子 L1-I 及ぴ L1-OUTに n型 MISFET 5のソース端子 Sとドレイン端子 Dを接続した。ソース端子 Sはグラウンド電位に固定した。 n型 MISFET 5のゲート端子 Gにはゲート電圧 Ventを印加する。これによつてィンダクタの電位が不定になることによるノイズを防ぐことができる。ここで、 L 1に接続する素子は n 型ではなく p型でもよい。また n型と p型を並列に接続してもよい。さらに MISFET(Metal Insulator Semiconductor Field Effect Transistor)ではなく MESFET(MEtal Insulator Semiconductor Field Effect Transistor)でもよい。図 19は n型 MISFET 5のゲート端子 Gに印加するゲート電圧 Ventを変化させたときの L 2のインダクタンスの変化を示したものである。図 1 9から分かるように、ゲート電圧を変ィ匕させることによりィンダクタンス値を可変に出来ていることが分力る。

本実施例のィンダクタは、実施例 4に記載したように L 1側の上下隣接配線容量を低減することができているため、可変ィンダクタとした場合に配線容量に起因するバンド幅の上限周波数の低下を抑制することが可能である。

なお、本実施例の可変インダクタは、 L 1の両端に MISFETを用いたが、 L 1の両端の電圧をアナログ的に変ィ匕させることが可能であればよいので、可変抵抗等、電圧値のアナログ的変ィ匕が可能な各種素子を適宜、用いることができる。また、実施例 5〜 7のィンダクタの L 1の両端に、電圧値のアナ口グ的変ィ匕が可能な各種素子を用いた場合にも、本実施例と同様の効果が得られる。

以上、実施形態及び実施例を参照して本願発明を説明したが、本願発明は上記実施形態及ぴ実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

この出願は、 2 0 0 7年 1月 2 4日に出願された、日本出願特願 2 0 0 7— 0 1 4 0 6 1を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims

1 - 基体上に形成された絶縁膜中に配設された少なくとも 2卷のィンダクタであって、

前記ィンダクタは第一のィンダクタを含み、

前記第一のインダクタは、前記絶縁膜中に形成された複数の配線層のうち、隣請

接する少なくとも 2つの配線層の各々に形成された一周回の周回配線を有し、前記少なくとも 2つの配線層に形成された前記一周回の周回配線の一端は相互にビアで接続され、

車

前記少なくとも 2つの配線層に形成された前記一周回の周回配線は、基体上方囲

から見て基体面内で実質的に同一位置に配設される

ことを特 ί敫とするィンダクタ。

2 . 前記第一のィンダクタは、前記少なくとも 2つの配線層のいずれかにおいて、前記基体上方から見て前記一周回の周回配線と該ー周回の周回配線の他端に接続された一周回の別の周回配線とをもつ

ことを特徴とする、請求項 1に記載のィンダクタ。

3 . 前記少なくとも 2つの配線層の配線間隔よりも、

前記少なくとも 2つの配線層のいずれかにおける、前記一周回の周回配線と前記一周回の別の周回配線との配線間隔の方が大きレ、、

ことを特徴とする、請求項 2に記載のインダクタ。

4 . 前記第一のィンダクタは、前記少なくとも 2つの配線層の各々において、前記基体上方から見て前記一周回の周回配線のみをもつ

ことを特徴とする、請求項 1に記載のインダクタ。

5 . 前記複数の配線層のレヽずれかに第二のィンダクタが配設され、前記第一のィンダクタと前記第二のィンダクタとが磁気的に結合していることを特徴とする、請求項 1乃至 4のレ、ずれかに記載のィンダクタ

6 . 前記第二のィンダクタが、前記基体上方から見て前記第一のィンダクタの外側又は内側に、又は前記第一のィンダクタと実質的に同一位置に配設されている

ことを特 ί敷とする、請求項 5に記載のインダクタ。

7 . 前記第一のィンダクタのィンダクタンスが、前記第二のィンダクタのィンダクタンスよりも大きい

ことを特徴とする、請求項 5または 6に記載のィンダクタ。

8 - 前記第二のィンダクタの配線は、前記複数の配線層のうちの最厚膜の配線層に形成されている配線を含む

ことを特徴とする、請求項 5乃至 7のいずれかに記載のィンダクタ。

9 . 前記第一のィンダクタの配線幅は、前記第二のィンダクタの配線の配線幅以下である

ことを特徴とする、請求項 5乃至 8のレ、ずれかに記载のィンダクタ。

1 0 . 前記第一のィンダクタの配線は、前記複数の配線層のうちの最厚膜の配線層以外の配線層で形成されている、

ことを特徴とする、請求項 5乃至 9のいずれかに記載のィンダクタ。

1 1 . 前記第一のインダクタの始端に、可変抵抗素子の一方の端子が接続され、前記第一のインダクタの終端に、前記可変抵抗素子のもう一方の端子が接続されている

ことを特徴とする、請求項 5乃至 1 0に記載のインダクタ。