WO2008075471A1

WO2008075471A1 - 抵抗変化素子及びその製造方法

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Publication number: WO2008075471A1
Application number: PCT/JP2007/060451
Authority: WO
Inventors: Hideyuki Noshiro
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2006-12-19
Filing date: 2007-05-22
Publication date: 2008-06-26
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Abstract

【課題】１セル当りに流れる電流量を従来よりも低減できる抵抗変化素子及びその製造方法を提供する。【解決手段】抵抗変化素子７０の抵抗変化によりデータを記憶する抵抗変化メモリ（ＲｅＲＡＭ）において、抵抗変化素子７０の下部電極（接地側電極）６７ａがＮｉ等の遷移金属により形成され、上部電極（正極側電極）６９ａがＰｔ等の貴金属により構成されている。また、下部電極６７ａと上部電極６９ａとの間の遷移金属酸化膜６８ａが、例えば下部電極６７ａを構成する遷移金属と同一種の遷移金属の酸化膜（ＮｉＯｘ膜）により形成されている。

Description

明細書

抵抗変化素子及びその製造方法

技術分野

[0001] 本発明は、抵抗値の変化を利用してデータを記憶する抵抗変化素子及びその製造方法に関する。

背景技術

[0002] 近年、コンピュータに代表される情報機器には、より一層の小型化、省電力化及び高機能化が要求されている。これに伴い、高集積ィ匕が可能であり、動作速度が速ぐかつ電力を供給しなくてもデータが消失しない不揮発性半導体メモリが要求されている。この種の要求に答えることができる次世代の不揮発性半導体メモリの一つとして、抵抗変化素子を備えた抵抗変化メモリ（Resistive Random Access Memory:以下、「R eRAM」という）が開発されている（例えば、非特許文献 1, 2)。

[0003] ReRAMでは、抵抗変化素子の抵抗値の変化を利用してデータを記憶する。抵抗変化素子は、図 1に示すように、 Pt (白金）からなる一対の電極 11a, l ib間に NiO膜 (ニッケル酸ィ匕膜） 12又はその他の遷移金属酸ィ匕膜を挟んで構成されている。このように構成された抵抗変化素子に所定の電圧を印加する処理 (electroforming :以下、「フォーミング」という）を実施すると、電流及び電圧を制御することによって抵抗値を変ィ匕させることができるよう〖こなる。

[0004] 図 2は、横軸に電圧をとり、縦軸に電流をとつて、抵抗変化素子の状態変化を示す図である。この図 2に示すように、抵抗変化素子は、その内部を流れる電流と印加される電圧とに応じて、高抵抗状態と低抵抗状態との間を遷移する。高抵抗状態のときは、図中 aで示すように、印加電圧が高くなるのに伴って内部を流れる電流が増加するが、電圧と電流との関係を示す曲線の傾きは比較的小さい。しかし、印加電圧が特定の電圧（図 2中に bで示す)以上になると、抵抗値が急激に減少する（図中 cで示す ) oこれにより、電流が急激に増加する力 ReRAMでは電流の急激な増加を防止するリミッタ回路を設けて、抵抗変化素子に大電流が流れることを防止している。

[0005] 低抵抗状態では、図中 dに示すように、電圧と電流との関係を示す曲線の傾きは大きくなる。そして、抵抗変化素子を流れる電流がある特定の値（図中 eで示す）になると、抵抗変化素子は高抵抗状態に遷移し（図中 fに示す)、電流は急激に減少する。

[0006] このように、抵抗変化素子は、高抵抗状態のときにある特定の電圧以上の電圧を印加すると低抵抗状態に遷移し、低抵抗状態のときにある特定の電流以上の電流を流すと高抵抗状態に遷移する。低抵抗状態のときの抵抗値は数程度、高抵抗状態のときの抵抗値は数 1(¾Ω〜1Μ Ω程度である。なお、一般的に、高抵抗状態から低抵抗状態への変化をセットと、、低抵抗状態力も高抵抗状態の変化をリセットという。

[0007] 抵抗変化素子を構成する NiO膜は酸ィ匕物であるので、その両端を挟む電極は酸化されやすい状態にある。このため、抵抗変化素子の電極には酸化されにくい金属、具体的には Pt又は Ir (イリジウム)等の貴金属が使用されている。特許文献 1には、一対の電極間に、 NiO、 TiO、 HfO、 ZrO、 ZnO、 WO、 CoO又は Nb Oのいずれ

2 3 2 5 かの遷移金属酸化物からなる膜を挟んだ構造の抵抗変化素子を有する不揮発性メモリが記載されている。

[0008] 本願発明者等は、従来の ReRAMには以下に示す問題点があると考える。すなわち、従来の抵抗変化素子では、図 2に示すように、低抵抗状態から高抵抗状態に遷移させるために数 mA〜： LOmA以上の電流を流す必要がある。要求されるメモリの容量にもよるが、 1セル当りに流れる電流を 1mA以下にしな、と半導体記憶装置 (IC) の消費電力が大きくなりすぎて、実用化が困難であるといわれている。従って、 1セル当りに流れる電流を低減できる抵抗変化素子が要望されて、る。

[0009] 本発明に関係すると思われるその他の従来技術として、特許文献 2〜8に記載されたものがある。特許文献 2にはぺロブスカイト又は強誘電体等の多結晶メモリ材料からなる薄膜を有する多結晶メモリにおいて、電極を Pt (白金）、 Ir (イリジウム）、 IrO (酸ィ匕イリジウム)又は RuO (酸化ルテニウム)等により形成することが記載されて、る。また、特許文献 3〜7には、強誘電体キャパシタを有する半導体装置 (メモリ）において、上部電極を例えば Ptと PtOとの積層構造とすることが記載されている。更に、特許文献 8には、巨大磁気抵抗（Colossal magnetoresistive: CMR)金属の層を有する RR AMにおいて、 TiN又は TaN等からなる酸化耐性層と Pt、 Ir、 IrO、 Ru又は RuO等カゝらなる耐熱金属層とを積層した構造が記載されている。

特許文献 1 :特開 2006— 140489号公報

特許文献 2：特開 2003 - 273333号公報

特許文献 3 :特開 2000— 133633号公報

特許文献 4：特開 2000 - 91539号公報

特許文献 5：特開 2004— 296735号公報

特許文献 6 :特開 2004— 146551号公報

特許文献 7：特開 2003 - 229540号公報

特許文献 8：特開 2005 - 175457号公報

非特干文献 1 : K. Kinoshita et al. Bias polarity dependent data retention of resistiv e random access memory consisting or binary transition metal oxide APPLIED PHY SICS LETTER 89, 103509(2006)

非特許文献 2 : S. Seo et al. "Reproducible resistance switching in polycrystalline NiO films" APPLIED PHYSICS LETTER Vol. 85, No, 23, 6 December 2004

発明の開示

[0010] 本発明の目的は、 1セル当りに流れる電流量を従来よりも低減できる抵抗変化素子及びその製造方法を提供することにある。

[0011] 本発明の一観点によれば、遷移金属からなる接地側電極と、貴金属又は貴金属酸化物からなる正極側電極と、前記接地側電極と前記正極側電極との間に配置された遷移金属酸化膜とにより構成される抵抗変化素子が提供される。

[0012] また、本発明の他の観点によれば、半導体基板の上方に遷移金属膜を形成するェ程と、前記遷移金属膜の上に遷移金属酸化膜を形成する工程と、前記遷移金属酸化膜の上に貴金属又は貴金属酸ィ匕物力なる貴金属膜を形成する工程とを有する抵抗変化素子の製造方法が提供される。なお、遷移金属酸化膜は、遷移金属膜の表面を酸ィ匕させることにより形成してもよ、。

[0013] 本願発明者等は、 ReRAMの駆動電流を削減すべく種々実験研究を行った。その結果、抵抗変化素子の接地側 (負極側）の電極を Ni (ニッケル）により形成すると、 Re RAMの駆動電流を低減できることが判明した。抵抗変化素子の接地側の電極を Ni により形成すると駆動電流が減少する理由は明らかではないが、接地側電極を貴金属により形成した場合は貴金属電極から遷移金属酸化膜への元素の拡散や遷移金属酸ィ匕膜から貴金属電極への酸素の拡散が発生して駆動電圧が高く且つ駆動電流が大きくなり、接地側電極を Niにより形成した場合はそのような現象が発生しないためと考えられる。

[0014] 接地側電極を Ni以外の遷移金属、例えば Ti (チタン）、 Co (コバルト）又は Ta (タンタル）により形成してもよい。但し、その場合は遷移金属酸化膜を、接地側電極を構成する遷移金属の酸化膜、例えば TiO膜、 CoO膜又は Ta O膜により形成すること

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が好ましい。

[0015] また、正極側電極を貴金属により形成する場合、遷移金属酸化膜と正極側電極との間に PtOx、 IrOx又は RuOx (但し、 xは任意の正数)等の酸化膜を形成すると、高抵抗状態及び低抵抗状態における抵抗値のばらつきが小さくなり、より一層高品質の抵抗変化素子が得られる。

図面の簡単な説明

[0016] [図 1]図 1は、従来の抵抗変化素子を示す断面図である。

[図 2]図 2は、抵抗変化素子の状態変化の例を示す図である。

[図 3]図 3は、本発明の第 1の実施形態に係る抵抗変化素子を示す断面図である。

[図 4]図 4は、実施例の抵抗変化素子の特性を示す図である。

[図 5]図 5は、比較例の抵抗変化素子の特性を示す図である。

[図 6]図 6は、上部電極及び下部電極をいずれも Niにより形成した素子の電流ー電圧特性を示す図である。

[図 7]図 7は、本発明の第 1の実施形態に係る ReRAMの一例を示す断面図である。

[図 8]図 8は、第 1の実施形態に係る ReRAMの製造方法を示す断面図（その 1)である。

[図 9]図 9は、第 1の実施形態に係る ReRAMの製造方法を示す断面図（その 2)である。

[図 10]図 10は、第 1の実施形態に係る ReRAMの製造方法を示す断面図（その 3)である。 [図 11]図 11は、第 1の実施形態に係る ReRAMの製造方法の他の例を示す断面図である。

[図 12]図 12は、本発明の第 2の実施形態に係る抵抗変化素子を示す断面図である。

[図 13]図 13は、第 1の実施形態に係る 100個の抵抗変化素子の低抵抗状態及び高抵抗状態のときにおける抵抗値を調べた結果を示す図である。

[図 14]図 14は、第 2の実施形態の抵抗変化素子における低抵抗状態と高抵抗状態との間の状態変化にともなう O (酸素)の移動を模式的に示す図である。

[図 15]図 15は、第 2の実施形態に係る 100個の抵抗変化素子の低抵抗状態及び高抵抗状態のときにおける抵抗値を調べた結果を示す図である。

[図 16]図 16は、第 2の実施形態に係る ReRAMの製造方法を示す断面図（その 1)である。

[図 17]図 17は、第 2の実施形態に係る ReRAMの製造方法を示す断面図（その 2)である。

発明を実施するための最良の形態

[0017] 以下、本発明の実施形態について、添付の図面を参照して説明する。

[0018] 1.第 1の実施形態

図 3は、本発明の第 1の実施形態に係る抵抗変化素子を示す断面図である。この図 3に示すように、本実施形態の抵抗変化素子は、 Ni (ニッケル)からなる下部電極（接地側電極) 21aと、 NiOx (ニッケル酸ィ匕膜)カゝらなる遷移金属酸ィ匕膜 22と、 Pt (白金)からなる上部電極 (正極側電極） 21bとにより構成されている。なお、 NiOx中の X は任意の正数である力良好な特性を得るために、 0<xく 2とすることが好ましい。

[0019] 下部電極 21aは、 Ni以外の遷移金属、例えば Ti (チタン）、 Co (コバルト）又は Ta ( タンタル）により形成してもよい。但し、その場合は、遷移金属酸化膜 22を、下部電極 21aを構成する遷移金属の酸化膜、例えば TiO膜、 CoO膜又は Ta O膜により形成

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することが好ましい。また、上部電極 21bは、 Pt以外の貴金属、例えば Pd (パラジウム )、 Ru (ルテニウム)若しくは Ir (イリジウム)等、又はそれらの酸ィ匕物により形成してもよい。

[0020] 図 4は、横軸に電圧をとり、縦軸に電流をとつて、図 3に示す本実施形態の抵抗変化素子（以下、実施例という）の特性を示す図である。但し、下部電極 21aの厚さは 1 OOnm、遷移金属酸化膜 22の厚さは 50nm、上部電極 21bの厚さは 50nmである。

[0021] また、図 5は、 Ptからなる下部電極と上部電極との間に NiO力もなる遷移金属酸ィ匕膜を挟んだ構造の抵抗変化素子 (以下、比較例という）の特性を示す図である。この比較例の抵抗変化素子は、下部電極力Ptからなる以外は実施例の抵抗変化素子と同様の構造を有している。

[0022] 図 4からわ力るように、下部電極が Ni、上部電極力Ptからなる実施例の抵抗変化素子では、フォーミングに要する電圧が IV程度と低い。また、実施例の抵抗変化素子では、 1回目のリセット時 (rl)には 7〜8mA程度の電流が流れる力 2回目以降のリセット (r2, r3)時には 1mA程度の電流しか流れていない。更に、実施例の抵抗変化素子では、 2回目以降のセット及びリセット時の特性のばらつきが比較的小さい。

[0023] 一方、図 5に示すように、下部電極及び上部電極がいずれも Ptからなる比較例の抵抗変化素子では、フォーミングに要する電圧が 5V程度と高ぐ 1回目のリセット時（ rl)には抵抗変化素子に流れる電流が 10mAを超えており、 2回目及び 3回目のリセット時 (r2, r3)の電流量も数 mA以上と大きい。また、図 5から、 2回目以降のセット及びリセット時の特性のばらつきが実施例に比べて大きいことがわかる。

[0024] なお、抵抗変化素子の上部電極及び下部電極をいずれも Niにより形成することも考えられる。しカゝしながら、本願発明者等の実験から、上部電極及び下部電極をいずれも Niにより形成すると、抵抗変化素子とはならないことが判明している。図 6は、上部電極及び下部電極をいずれも Niにより形成した素子の電流—電圧特性を示す図である。この図 6に示すように、上部電極及び下部電極をいずれも Niにより形成した場合は抵抗変化を示さず、抵抗変化素子を構成することができな!/、。

[0025] (ReRAM)

図 7は、上述した抵抗変化素子を用いた ReRAMの一例を示す断面図である。ここでは、本発明をスタック型 ReRAMに適用した例を示している。また、ここでは、メモリセルが n型トランジスタにより構成されているものとする。

[0026] 半導体基板 50は、素子分離膜 51により複数の素子領域に分離されている。メモリセル領域では、図 7に示すように、半導体基板 50に p型不純物を導入して形成された pゥエル 52が設けられており、この pゥエル 52の上にはゲート絶縁膜 53を介して 2 本のゲート電極 54が形成されて!、る。これらのゲート電極 54は相互に平行に配置されている。また、これらのゲート電極 54の両側には、 pゥエル 52の表面に不純物を高濃度に導入して形成された高濃度不純物領域 58a, 58bが配置され、ゲート電極 54 とともにトランジスタ Tを構成している。なお、高濃度不純物領域 58aはゲート電極 54 と素子分離膜 51との間に配置された不純物領域 (ドレイン)であり、高濃度不純物領域 58bは 2つのゲート電極 54の間に配置された不純物領域（ソース）である。この図 7 に示すように、本実施形態では、高濃度不純物領域 58bを 2つのトランジスタ (選択トランジスタ) Tに共通の不純物領域として、る。

[0027] これらのトランジスタ Tは、半導体基板 50上に形成された第 1の層間絶縁膜 61に覆われている。この第 1の層間絶縁膜 61には、その上面から高濃度不純物領域 58a, 58bに到達するコンタクトホール内に W (タングステン）を充填して形成された Wプラグ 62a, 62bが設けられている。 Wプラグ 62aは高濃度不純物領域 58aに接続しており、 Wプラグ 62bは高濃度不純物領域 58bに接続している。

[0028] 第 1の層間絶縁膜 61の上にはパッド 63a及び配線 63bが形成されている。ノッド 6 3aは Wプラグ 62aの上に配置され、 Wプラグ 62aと電気的に接続している。また、配線 63bは Wプラグ 62bの上を通り、 Wプラグ 62bを介して高濃度不純物領域 58bに電気的に接続している。

[0029] 第 1の層間絶縁膜 61の上には第 2の層間絶縁膜 65が形成されており、パッド 63a 及び配線 63bはこの第 2の層間絶縁膜 65に覆われている。この第 2の層間絶縁膜 6 5には、その上面力もパッド 63aに到達するコンタクトホール内に Wを充填して形成された Wプラグ 66が設けられて!/、る。

[0030] 第 2の層間絶縁膜 65の上には、 Niからなる下部電極 67aと、 NiOxからなる遷移金属酸化膜 68aと、 Ptからなる上部電極 69aとを積層して形成された抵抗変化素子 70 が設けられている。この抵抗変化素子 70は Wプラグ 66の上に配置されており、下部電極 67aは Wプラグ 66、パッド 63a及び Wプラグ 62aを介して高濃度不純物領域 58 aに電気的に接続している。なお、本実施形態では層間絶縁膜 65 (及び Wプラグ 66 )の上に下部電極 (Ni膜) 67aを直接形成してヽるが、層間絶縁膜 65 (及び Wプラグ 66)と下部電極 67aとの間に Ti (チタン)又は TiN (窒化チタン)膜を形成してもよ!/、。これにより、層間絶縁膜 65と下部電極 67aとの密着性が向上するとともに、 Wプラグ 6 6と下部電極 67aとの電気的接続性も向上する。

[0031] 第 2の層間絶縁膜 65の上には第 3の層間絶縁膜 72が形成されており、抵抗変化素子 70はこの第 3の層間絶縁膜 72により覆われている。第 3の層間絶縁膜 72には、その上面力も抵抗変化素子 70の上部電極 69aに到達するコンタクトホール内に Wを充填して形成された Wプラグ 73が設けられている。

[0032] 第 3の層間絶縁膜 72の上には配線 74が形成されている。この配線 74は、 Wプラグ 73を介して抵抗変化素子 70の上部電極 69aに電気的に接続されている。

[0033] このように構成された ReRAMにお!/、て、配線 74はビットライン、各トランジスタ丁のゲート電極 54はワードライン、配線 63bは接地ラインとなる。そして、抵抗変化素子 7 0をセットするときにはトランジスタ Tをオン状態にして下部電極 67aを接地電位とし、配線 74 (ビットライン)を介して抵抗変化素子 70に所定の電圧を印加する。また、抵抗変化素子 70をリセットするときには、トランジスタ Tをオン状態にして下部電極 67a を接地電位とし、配線 (ビットライン） 74を介して抵抗変化素子 70に所定の電流を流す。更に、抵抗変化素子 70の状態を検出するときには、トランジスタ Tをオン状態にして配線 (ビットライン） 74と配線 63b (接地ライン）との間の抵抗を調べる。

[0034] 本実施形態の ReRAMは、抵抗変化素子 70が Mからなる下部電極 67aと、 NiOx 力もなる遷移金属酸ィ匕膜 68aと、 Ptからなる上部電極 69aとにより構成されて、るので、駆動電圧が低ぐ駆動電流が小さいという効果を奏する。これにより、 ReRAMの高集積ィ匕が可能になり、情報機器のより一層の小型化、省電力化及び高機能化の要求に対応することができる。

[0035] (第 1の製造方法）

図 8〜図 10は、上述した ReRAMの製造方法を工程順に示す断面図である。通常、半導体基板上にはメモリセルと同時に駆動回路 (書き込み回路及び読み出し回路等）を構成する n型トランジスタ及び p型トランジスタを形成しているが、ここではそれらの図示は省略している。

[0036] まず、図 8 (a)に示す構造を形成するまでの工程を説明する。図 8 (a)に示すように、半導体基板（シリコン基板） 50の所定の領域に、公知の STI (Shallow Trench Isolati on)法又は LOCOS (Local Oxidation of Silicon)法により素子分離膜 51を形成し、これらの素子分離膜 51により半導体基板 50の表面を複数の素子領域に分離する。

[0037] 次に、半導体基板 50の n型トランジスタ形成領域 (メモリセル領域及び駆動回路の n型トランジスタ形成領域:以下、同じ）にホウ素 (B)等の p型不純物を導入して、 pゥエル 52を形成する。また、半導体基板 50の p型トランジスタ形成領域 (駆動回路の p 型トランジスタ形成領域:以下、同じ）にリン (P)等の n型不純物を導入して、 nゥエル（図示せず)を形成する。

[0038] 次に、 pゥエル 52及び nゥエル（図示せず）の表面を熱酸化させて、ゲート絶縁膜 53 を开成する。その後、 CVD (Chemical Vapor Deposition)法により、半導体基板 50の上側全面にポリシリコン膜を形成し、このポリシリコン膜をフォトリソグラフィ法及びエツチング法によりパターユングして、ゲート電極 54を形成する。このとき、図 8 (a)に示すように、メモリセル領域では、 1つの pゥエル 52の上にワードラインとなる 2本のゲート電極 54が相互に平行に配置される。

[0039] 次に、ゲート電極 54をマスクとし、 n型トランジスタ形成領域の pゥヱル 52にリン（P) 等の n型不純物を低濃度にイオン注入して、 n型低濃度不純物領域 56を形成する。これと同様に、ゲート電極 54をマスクとし、 p型トランジスタ形成領域の nゥエル（図示せず）にホウ素（B)等の p型不純物を低濃度にイオン注入して、 p型低濃度不純物領域 (図示せず)を形成する。

[0040] 次に、ゲート電極 54の両側にサイドウォール 57を形成する。このサイドウォール 57 は、 CVD法により半導体基板 50の上側全面に SiO又は SiN等力もなる絶縁膜を形

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成した後、その絶縁膜をエッチバックしてゲート電極 54の両側のみに残すことにより形成される。

[0041] その後、ゲート電極 54及びサイドウォール 57をマスクとして n型トランジスタ形成領域の pゥエル 52に n型不純物を高濃度にイオン注入し、 n型高濃度不純物領域 58a, 58bを形成する。これと同様に、 p型トランジスタ形成領域のゲート電極及びサイドウオールをマスクとして nゥエル（図示せず）に p型不純物を高濃度にイオン注入して、 p 型高濃度不純物領域 (図示せず)を形成する。このようにして、各トランジスタ形成領域に、 LDD (Lightly Doped Drain)構造のソース Zドレインを有するトランジスタ Tが形成される。

[0042] 次に、図 8 (b)に示す構造を形成するまでの工程について説明する。上述の工程によりトランジスタ Tを形成した後、 CVD法により、半導体基板 50の上側全面に、第 1の層間絶縁膜 61として例えば SiO膜を形成し、この層間絶縁膜 61によりトランジスタ T

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を覆う。その後、第 1の層間絶縁膜 61の表面を CMP (Chemical Mechanical Polishing ：化学的機械研磨)法により研磨して平坦化する。

[0043] 次に、フォトリソグラフィ法及びエッチング法を使用して、第 1の層間絶縁膜 61の上面から n型トランジスタ形成領域の n型高濃度不純物領域 58a, 58bに到達するコンタクトホールを形成する。そして、スパッタ法により、半導体基板 50の上側全面にバリァメタルとして TiN膜（図示せず)を形成した後、スパッタ法又は CVD法により TiN膜の上に W膜を形成するとともに、コンタクトホール内に Wを充填する。その後、第 1の層間絶縁膜 61が露出するまで W膜及び TiN膜を CMP法により研磨する。このようにして、コンタクトホール内に Wが充填されてなる Wプラグ 62a, 62bが形成される。ここで、 Wプラグ 62aは高濃度不純物領域 58aに接続したプラグであり、 Wプラグ 62bは高濃度不純物領域 58bに接続したプラグである。

[0044] 次に、図 8 (c)に示す構造を形成するまでの工程について説明する。上述の工程により Wプラグ 62a, 62bを形成した後、スパッタ法により第 1の層間絶縁膜 61及び Wプラグ 62a, 62bの上にアルミニウム又は銅等の金属により構成される導電膜を形成する。そして、この導電膜をフォトリソグラフィ法及びエッチング法によりパターユングして、パッド 63a及び配線 63bを形成する。パッド 63aは Wプラグ 62aの上に形成され、 W プラグ 62aと電気的に接続される。また、配線 63bは Wプラグ 63bの上を通り、 Wプラグ 63bと電気的に接続される。

[0045] 次に、図 8 (d)に示す構造を形成するまでの工程について説明する。上述の工程によりパッド 63a及び配線 63bを形成した後、 CVD法により半導体基板 50の上側全面に SiO力もなる第 2の層間絶縁膜 65を形成する。そして、この第 2の層間絶縁膜 65

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を CMP法により研磨して表面を平坦ィ匕した後、フォトリソグラフィ法及びエッチング法を使用して、第 2の層間絶縁膜 65の上面からパッド 63aに到達するコンタクトホールを形成する。その後、スパッタ法により、半導体基板 50の上側全面にノリアメタルとして TiN膜（図示せず)を形成した後、スパッタ法又は CVD法により TiN膜の上に W膜を形成するとともに、コンタクトホール内に Wを充填する。次いで、第 2の層間絶縁膜 65が露出するまで W膜及び TiN膜を CMP法により研磨する。このようにして、コンタタトホール内に Wが充填されてなる Wプラグ 66が形成される。

[0046] 次に、図 9 (a)及び図 9 (b)に示す構造を形成するまでの工程について説明する。

上述の工程により Wプラグ 66を形成した後、第 2の層間絶縁膜 65及び Wプラグ 66の上に、スパッタ法により Ti又は TiN膜（図示せず）を例えば 20nmの厚さに形成する。この Ti又は TiN膜は必須ではないが、前述したように層間絶縁膜 65と下部電極 67a との密着性、及び Wプラグ 66と下部電極 67aとの間の電気的接続性を向上させるのに役立つ。

[0047] その後、スパッタ法により、図 9 (a)に示すように第 2の層間絶縁膜 65及び Wプラグ 66の上 (Ti又は TiN膜の上）に下部電極となる Ni膜 67、遷移金属酸化膜となる NiO X膜 68及び上部電極となる Pt膜 69を順次形成する。 Ni膜 67の厚さは例えば 100η m、 NiOx膜 68の厚さは例えば 50nm、 Pt膜 69の厚さは例えば 50nmとする。

[0048] 次に、 Pt膜 69の上に、 TiN力もなる反射防止膜（図示せず）を例えば 50nmの厚さに形成する。なお、反射防止膜は次のフォトリソグラフイエ程で光の反射を防止するために形成するものである。この反射防止膜は必要に応じて形成すればよぐ本発明において必須ではない。

[0049] 次に、 Pt膜 69の上 (反射防止膜の上）に所定の形状のレジスト膜 (図示せず)を形成し、このレジスト膜をマスクとして Pt膜 69、 NiOx膜 68及び Ni膜 67をエッチングする。これにより、図 9 (b)に示すように、 Mからなる下部電極 67a、 NiOxからなる遷移金属酸化膜 68a及び Ptからなる上部電極 69aが積層した構造の抵抗変化素子 70が形成される。

[0050] 次に、図 9 (c)及び図 10に示す構造を形成するまでの工程について説明する。上述の工程で抵抗変化素子 70を形成した後、 CVD法により、図 9 (c)に示すように、半導体基板 50の上側全面に SiO力もなる第 3の層間絶縁膜 72を形成する。そして、フ

2

オトリソグラフィ法及びエッチング法を使用して第 3の層間絶縁膜 72の上面力も抵抗変化素子 70の上部電極 69aに到達するコンタクトホールを形成する。その後、半導体基板 50の上側全面にノリアメタルとして TiN膜（図示せず)を形成した後、スパッタ法又は CVD法によりバリアメタルの上に W膜を形成するとともに、コンタクトホール内に Wを充填する。その後、第 3の層間絶縁膜 72が露出するまで W膜及び TiN膜を C MP法により研磨する。このようにして、抵抗変化素子 70の上部電極 69aに電気的に接続した Wプラグ 73が形成される。

[0051] 次に、スパッタ法により、第 3の層間絶縁膜 72及び Wプラグ 73の上に例えば TiNZ AlZTiNZTiの積層構造の導電膜 (図示せず)を形成する。そして、フォトリソグラフィ法及びエッチング法を使用して導電膜をパターユングして、図 10に示すように、配線 (ビットライン） 74を形成する。このようにして、本実施形態に係る ReRAMを製造することがでさる。

[0052] (第 2の製造方法）

上記の製造方法では、抵抗変化素子 70の下部電極となる Ni膜 67の上に遷移金属膜となる NiOx膜 68をスパッタ法により形成した力 NiOx膜 68を以下のように形成してもよい。すなわち、図 11 (a)に示すように、第 1の製造方法と同様にして、半導体基板 50の上に、トランジスタ T、第 1の層間絶縁膜 61、 Wプラグ 62a, 62b、第 2の層間絶縁膜 65及び Wプラグ 66を形成する。その後、スパッタ法により第 2の層間絶縁膜 65及び Wプラグ 66の上に Ni膜 67を例えば lOOnmの厚さに形成する。なお、層間絶縁膜 65及び Wプラグ 66と Ni膜 67との間に Ti又は TiN膜を形成することが好ましい。

[0053] 次に、図 11 (b)に示すように、酸素雰囲気中で 400°Cの温度に加熱して Ni膜 67の表面を酸化し、厚さが 50nmの NiOx膜 68を形成する。

[0054] 次いで、図 11 (c)に示すように、スパッタ法により NiOx膜 68の上に上部電極となる

Pt膜 69と、 TiNからなる反射防止膜 (図示せず)とを形成する。その後の工程は前述の第 1の製造方法と同様であるので、ここでは説明を省略する。このようにして、本実施形態に係る ReRAMを製造することができる。

[0055] なお、上記の実施形態では本発明をスタック型 ReRAMに適用した例について説明した力本発明をプレーナ型 ReRAMに適用してもよい。 [0056] 2.第 2の実施形態

図 12は、本発明の第 2の実施形態に係る抵抗変化素子を示す断面図である。この図 12において、図 3と同一物には同一符号を付している。

[0057] 図 12に示すように、本実施形態の抵抗変化素子は、 N もなる下部電極 (接地側電極） 21aと、 NiOxからなる遷移金属酸ィ匕膜 22と、 PtOxからなる貴金属酸ィ匕膜 26 と、 Ptからなる上部電極 (正極側電極） 21bとにより構成されている。

[0058] 前述の第 1の実施形態では、下部電極 21aを Ni等の遷移金属により形成することにより、下部電極を Pt等の貴金属により形成した従来の抵抗変化素子に比べて駆動電流を低減することができ、かつ特性のばらつきが小さくなることを説明した。しかし、第 1の実施形態の抵抗変化素子では、高抵抗状態における抵抗値のばらつきが比較的大きいことが判明した。

[0059] 図 13は、横軸にサンプル番号をとり、縦軸に抵抗値をとつて、第 1の実施形態に係る 100個の抵抗変化素子の低抵抗状態及び高抵抗状態のときにおける抵抗値を調ベた結果を示す図である。この図 13から、第 1の実施形態の抵抗変化素子は、低抵抗状態における抵抗値のばらつきは少な!/ヽものの、高抵抗状態における抵抗値のばらつきが比較的大き、ことがわかる。

[0060] 本願発明者等は、高抵抗状態における抵抗値のばらつきを低減すベぐ種々実験検討を行った。その結果、次のような知見を得た。すなわち、図 3に示す抵抗変化素子においては、高抵抗状態力も低抵抗状態に変化するとき (セット時）に、遷移金属酸ィ匕膜 22を構成する NiOxが還元され、 Niと 0 (酸素）とに分離される。一方、低抵抗状態から高抵抗状態に変化するとき（リセット時）には Niと O (酸素）とが反応し、 NiO Xが生成される。セット時に発生した 0 (酸素）の一部は遷移金属酸ィ匕膜 22中を拡散し、上部電極 2 lbを構成する Ptと反応して PtOxを生成したり、上部電極 2 lbを透過して外部に放散する。その結果、リセット時に遷移金属酸ィ匕膜 22中の 0 (酸素）量が不足する。これが、高抵抗状態における抵抗値のばらつきの原因と考えられる。

[0061] そこで、本実施形態においては、図 12に示すように、遷移金属酸化膜 22と上部電極 21bとの間に PtOxからなる貴金属酸ィ匕膜 26を形成する。これにより、低抵抗状態から高抵抗状態に遷移するときに、貴金属酸化膜 26から遷移金属酸化膜 22中に酸素が供給され、遷移金属酸化膜 22を構成する NiOxの酸化反応が安定化する。 Pt Oxに替えて、 IrOx (酸化イリジウム）又は RuOx (酸化ルテニウム）などの導電性を有する酸化材料により貴金属酸化膜 26を形成してもよい。

[0062] 図 14に、本実施形態の抵抗変化素子における低抵抗状態と高抵抗状態との間の状態変化にともなう 0 (酸素）の移動を模式的に示す。この図 14に示すように、本実施形態の抵抗変化素子では、貴金属酸ィ匕膜 26がバッファとなり、遷移金属酸化膜 2 2の酸化 ·還元反応にともなう酸素不足が解消される。

[0063] 図 15は、横軸にサンプル番号をとり、縦軸に抵抗値をとつて、本実施形態に係る 1 00個の抵抗変化素子の低抵抗状態及び高抵抗状態のときにおける抵抗値を調べた結果を示す図である。この図 15と図 12との比較力もわ力るように、本実施形態に係る抵抗変化素子は、第 1の実施形態の抵抗変化素子に比べて高抵抗状態における抵抗値のばらつきが抑制され、かつ高抵抗状態における抵抗値の平均値が第 1の実施形態の抵抗変化素子に比べて高くなる。これにより、本実施形態の抵抗変化素子は、第 1の実施形態の抵抗変化素子に比べて信頼性がより一層向上する。

[0064] 以下、図 16,図 17を参照して、本実施形態の抵抗変化素子を用いた ReRAMの製造方法を説明する。なお、図 16,図 17において、図 8〜図 10と同一物には同一符号を付している。

[0065] まず、第 1の実施形態と同様にして、図 16 (a)に示すように、半導体基板 50の上に、素子分離膜 51、 pゥエル 52、トランジスタ T、第 1の層間絶縁膜 61、 Wプラグ 62a, 62b、パッド 63a、配線 63b、第 2の層間絶縁膜 65及び Wプラグ 66を形成する。

[0066] 次に、図 16 (b)に示すように、第 2の層間絶縁膜 65及び Wプラグ 66の上に、スパッタ法により、 Ti又は TiN膜（図示せず）を例えば 20nmの厚さに形成した後、スパッタ法により下部電極となる Ni膜 67、遷移金属酸ィ匕膜となる NiOx膜 68、貴金属酸化膜となる PtOx膜 77及び上部電極となる Pt膜 69を順次形成する。 Ni膜 67の厚さは例えば 100nm、 NiOx膜 68の厚さは例えば 50nm、 PtOx膜 77の厚さは例えば 20〜3 Onm、 Pt膜 69の厚さは例えば 30〜50nmとする。また、 Pt膜 69の上に TiNからなる反射防止膜（図示せず)を例えば 50nmの厚さに形成する。なお、 PtOx膜 77は、ァルゴン (Ar)及び酸素（O )を含む雰囲気中で Ptをスパッタすることにより形成される。 [0067] 次に、 Pt膜 69の上 (反射防止膜の上）に所定の形状のレジスト膜 (図示せず)を形成し、このレジスト膜をマスクとして Pt膜 69、 PtOx膜 77、？^0 膜68及び^膜67をエッチングする。これにより、図 17 (a)に示すように、 N もなる下部電極 67a、 NiOx からなる遷移金属酸化膜 68a、 PtOxからなる貴金属酸ィ匕膜 77a、及び Ptからなる上部電極 69aが積層した構造の抵抗変化素子 80が形成される。

[0068] 次に、図 17 (b)に示すように、半導体基板 50の上側全面に SiOからなる第 3の層

2

間絶縁膜 72を形成し、この層間絶縁膜 72により抵抗変化素子 80を被覆する。そして、フォトリソグラフィ法及びエッチング法を使用して第 3の層間絶縁膜 72の上面から抵抗変化素子 80の上部電極 69aに到達するコンタクトホールを形成する。その後、半導体基板 50の上側全面にバリアメタルとして TiN膜 (図示せず)を形成した後、スノッタ法又は CVD法によりバリアメタルの上に W膜を形成するとともに、コンタクトホール内に Wを充填する。その後、第 3の層間絶縁膜 72が露出するまで W膜及び TiN 膜を CMP法により研磨する。このようにして、抵抗変化素子 80の上部電極 69aに電気的に接続した Wプラグ 73が形成される。

[0069] 次に、スパッタ法により、第 3の層間絶縁膜 72及び Wプラグ 73の上に例えば TiNZ AlZTiNZTiの積層構造の導電膜を形成する。そして、フォトリソグラフィ法及びエツチング法を使用して導電膜をパターユングして、配線 (ビットライン） 74を形成する。このようにして、本実施形態に係る ReRAMが完成する。

[0070] なお、第 2の実施形態の第 2の製造方法で説明したように、 Ni膜 67の表面を酸化させて NiOx膜 68を形成してもよ!/、。

Claims

請求の範囲

[1] 抵抗値の変化を利用してデータを記憶する抵抗変化素子において、

遷移金属からなる接地側電極と、

貴金属又は貴金属酸化物からなる正極側電極と、

前記接地側電極と前記正極側電極との間に配置された遷移金属酸化膜とにより構成されてヽることを特徴とする抵抗変化素子。

[2] 前記遷移金属酸化膜中の遷移金属と、前記接地側電極を構成する遷移金属とが同一種であることを特徴とする請求項 1に記載の抵抗変化素子。

[3] 前記接地側電極が Niからなり、前記遷移金属酸化膜が NiOx (但し、 Xは任意の正数

)からなることを特徴とする請求項 1に記載の抵抗変化素子。

[4] 前記遷移金属酸化膜と前記正極側電極との間に、前記遷移金属酸化膜に酸素を供給可能な酸化膜を有することを特徴とする請求項 1に記載の抵抗変化素子。

[5] 前記正極側電極が貴金属からなり、前記正極側電極と前記遷移金属酸化膜との間に貴金属酸化膜が形成されてヽることを特徴とする請求項 1に記載の抵抗変化素子

[6] 半導体基板の上方に遷移金属膜を形成する工程と、

前記遷移金属膜の上に遷移金属酸化膜を形成する工程と、

前記遷移金属酸ィ匕膜の上に貴金属又は貴金属酸ィ匕物力なる貴金属膜を形成する工程と

を有することを特徴とする抵抗変化素子の製造方法。

[7] 前記遷移金属膜、前記遷移金属酸化膜及び前記貴金属膜は！ヽずれもスパッタ法により形成することを特徴とする請求項 6に記載の抵抗変化素子の製造方法。

[8] 前記遷移金属酸化膜は、前記遷移金属膜の表面を酸化して形成することを特徴とする請求項 6に記載の抵抗変化素子の製造方法。

[9] 前記遷移金属酸化膜中の遷移金属と前記遷移金属膜を構成する遷移金属とが同一種であることを特徴とする請求項 6に記載の抵抗変化素子の製造方法。

[10] 前記遷移金属膜を Niにより形成し、前記遷移金属酸化膜を NiOx (但し、 Xは任意の正数）により形成することを特徴とする請求項 6に記載の抵抗変化素子の製造方法。

[11] 前記遷移金属膜上に酸化膜を形成し、更にその上に前記貴金属膜を形成することを特徴とする請求項 6に記載の抵抗変化素子の製造方法。

[12] 前記酸化膜を貴金属酸化物により形成し、前記貴金属膜を貴金属により形成することを特徴とする請求項 11に記載の抵抗変化素子の製造方法。