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WO2008056666A1 - Circuit d'essai, méthode et dispositif semi-conducteur - Google Patents

Circuit d'essai, méthode et dispositif semi-conducteur Download PDF

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WO2008056666A1
WO2008056666A1 PCT/JP2007/071556 JP2007071556W WO2008056666A1 WO 2008056666 A1 WO2008056666 A1 WO 2008056666A1 JP 2007071556 W JP2007071556 W JP 2007071556W WO 2008056666 A1 WO2008056666 A1 WO 2008056666A1
Authority
WO
WIPO (PCT)
Prior art keywords
measured
chip
core
transfer circuit
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2007/071556
Other languages
English (en)
French (fr)
Inventor
Masayuki Mizuno
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2008543085A priority Critical patent/JP5151988B2/ja
Priority to US12/514,364 priority patent/US8093919B2/en
Publication of WO2008056666A1 publication Critical patent/WO2008056666A1/ja
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Ceased legal-status Critical Current

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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31724—Test controller, e.g. BIST state machine
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3187—Built-in tests

Definitions

  • the present invention relates to a test circuit and method, and a semiconductor device.
  • Tester Test equipment 1 (Automatic Test Equipment)
  • Multiple input / output ports also referred to as driver / comparator pair, I / O channel, I / O pin
  • the test chips four patterns are supplied to the plurality of measured chips 10— ;! to 10—3 in parallel with the dryno (not shown) force of different sections.
  • Patent Document 1 discloses a configuration in which a pattern-independent test and a timing-dependent test are performed using a BIST (Built In Self Test) and a test chip called BOST.
  • BIST Busilt In Self Test
  • the invention described in Patent Document 1 is not a parallel test of a chip to be measured and a test chip! /.
  • Patent Document 1 Japanese Unexamined Patent Publication No. 2003-16799
  • Patent Document 1 The disclosure of Patent Document 1 is incorporated herein by reference. The following analysis is given by the present invention.
  • test patterns due to the higher functionality of semiconductor devices, it becomes difficult to create test patterns and it takes a long time. In particular, it is practically impossible to create test patterns that correspond to the actual operating conditions of semiconductor devices after shipment (after mounting on customer's equipment) because the specifications on the customer side are often unknown. It is.
  • an object of the present invention is to provide a test circuit and a method for testing a chip to be measured corresponding to an actual operation using a chip mounted on an apparatus.
  • Another object of the present invention is to provide a test circuit and method that facilitate parallel testing.
  • the invention disclosed in the present application has the following general configuration in order to solve the above problems.
  • a test circuit includes a data pattern applied to a chip in a BOST (Built Out Self Test) (also referred to as a “finished product chip”).
  • BOST Bust Out Self Test
  • a BOST Built Out Self Test
  • a first transfer circuit that receives a data pattern to be applied to the chip from the previous stage and transfers it to the subsequent stage; and a second transfer circuit that receives the expected value pattern of the measured chip from the previous stage and transfers it to the subsequent stage.
  • the output of the chip is compared with a corresponding expected value pattern by a comparator provided corresponding to the chip to be measured, and the expected value is used as the data pattern given to the chip in the BOST. As the pattern, the output pattern of the chip in the BOST is used.
  • the first transfer circuit sequentially transfers data patterns applied to the chips in the BOST in response to a clock signal, and one of the plurality of chips to be measured is measured.
  • a data pattern applied to the chip in the BOST is applied to the chip, and a data pattern from a corresponding stage of the first transfer circuit is applied to each of the remaining chips to be measured.
  • the second transfer circuit sequentially transfers the output data from the chip in the BOST as an expected value pattern in response to a clock signal, and outputs the output data of the one chip to be measured and the data in the BOST.
  • a comparator for comparing whether the output data from the chip matches or not, and corresponding to each of the remaining chips to be measured, the output data of the chip to be measured and the second transfer circuit From the corresponding stage A comparator is provided to compare whether or not the expected value pattern matches.
  • a clock distribution circuit that receives a clock signal to be supplied to the chip in the BOST and supplies a clock signal to each of the plurality of chips to be measured and the first and second transfer circuits is provided.
  • the timing relationship between the clock signal applied to the chip to be measured and the data pattern is made uniform among the plurality of chips to be measured.
  • the first transfer circuit is configured by cascading a plurality of flip-flops
  • the second transfer circuit is configured by cascading a plurality of flip-flops, and a clock
  • a plurality of cascaded clock buffers that receive a clock signal from a supply source are provided, and the flip-flops at each stage of the plurality of chips to be measured, the first transfer circuit, and the second transfer circuit include: Clock buffer power of the corresponding stage Output clock signal is supplied.
  • a circuit according to another aspect (side surface) of the present invention is a test circuit for a semiconductor device having a plurality of IP (Intellectual Property) cores, and a data pattern applied to one IP core. And a means for comparing the output data from the one IP core with the output data from the measured IP core.
  • IP Intelligent Property
  • a test circuit for a semiconductor device having a plurality of IP (Intellectual Property) cores the first transfer circuit receiving a data pattern applied to the measured IP core from the previous stage and transferring it to the subsequent stage And a second transfer circuit that receives the expected value pattern of the measured IP core from the previous stage and transfers it to the subsequent stage, and an output of the measured IP core is provided corresponding to the measured IP core In the comparator, it is compared with the corresponding expected value pattern,
  • a predetermined pattern given to one IP core is used as the data pattern, and an output pattern of the one IP core is used as the expected value pattern.
  • the first transfer circuit sequentially transfers the data pattern supplied to the one IP core in response to a clock signal
  • a data pattern supplied to the one IP core is applied to one of the plurality of measured IP cores, and each of the remaining measured IP cores includes the first transfer circuit. Data patterns from corresponding stages are applied sequentially,
  • the second transfer circuit sequentially transfers output data from the one IP core as an expected value pattern in response to a clock signal
  • a comparator for comparing whether the output data of the one measured IP core and the output data of the one IP core match
  • a ratio for comparing whether or not the output data of the IP core to be measured matches the expected value pattern from the corresponding stage of the second transfer circuit. It has a comparator.
  • a clock distribution circuit that receives a clock signal supplied to the one IP core and supplies the clock signal to each of the plurality of measured IP cores and the first and second transfer circuits. And the timing relationship between the clock signal applied to the measured IP core and the data pattern is made uniform among the plurality of measured IP cores.
  • the first transfer circuit is configured by cascading a plurality of flip-flops
  • the second transfer circuit is configured by cascading a plurality of flip-flops, A plurality of cascaded clock buffers for receiving a clock signal to be applied to the one IP core; and a flip-flop at each stage of the plurality of measured IP cores, the first transfer circuit, and the second transfer circuit A clock signal output from the clock buffer power of the corresponding stage is supplied to the group.
  • a method according to another aspect of the present invention includes a step of applying a data pattern to be applied to a chip in a BOST (Built Out Self Test) to the chip to be measured;
  • the first transfer circuit sequentially transfers the data pattern supplied to the chip in the BOST in response to a clock signal
  • a data pattern supplied to the chip in the BOST is applied to one of the plurality of chips to be measured, and each of the remaining chips to be measured corresponds to the first transfer circuit.
  • the output data of the one measured chip is compared with the output data from the chip in the BOST, and the measured chip corresponding to each of the remaining measured chips And a step of comparing whether or not the output data and the expected value pattern from the corresponding stage of the second transfer circuit match.
  • a method according to another aspect of the present invention is a method for testing a semiconductor device including a plurality of IP (Intellectual Property) cores,
  • the first transfer circuit sequentially transfers the data pattern supplied to the one IP core in response to a clock signal
  • a data pattern supplied to the one IP core is applied to one of the plurality of measured IP cores, and each of the remaining measured IP cores includes the first transfer circuit.
  • the output data of the one measured IP core is compared with the output data from the one IP core, and the measured IP corresponding to each of the remaining measured IP cores. Comparing the output data of the core with the expected value pattern from the corresponding stage of the second transfer circuit.
  • a functional test can be performed in a state where a device on which a chip is mounted is actually operated. According to the present invention, it is not necessary to generate a test pattern. Furthermore, according to the present invention, parallel testing is facilitated.
  • FIG. 1 is a diagram showing a configuration of a first exemplary embodiment of the present invention.
  • FIG. 2 is a diagram for explaining a first embodiment of the present invention.
  • FIG. 3 is a diagram showing a configuration of a second exemplary embodiment of the present invention.
  • FIG. 4 is a diagram for explaining a parallel test.
  • the data pattern supplied to the finished product chip (10) in the BOST (3) is extracted from the BOST, and the data pattern is sequentially transferred in response to the clock signal.
  • 1 transfer circuit (11 1, 11 2...)
  • the output data from the finished product chip (10) is extracted from the BOST, and the output data is used as an expected value pattern, and sequentially in response to the clock signal.
  • a second transfer circuit (12-1, 12-2,...) For transferring is provided.
  • the data pattern applied to the finished product chip (10) is also applied to one measured chip (10-1).
  • the data pattern from the corresponding stage of the first transfer circuit (11-1, 11-2,...) is applied to the other measured chips (10-2,). Comparing the output data of one measured chip (10-1) with the output data from the finished product chip (10) is compared with other measured data. Corresponding to each of the chips (10-2%), The output data of each of the other measured chips and the corresponding stage of the second transfer circuit (12-1, 12-2%) A comparator (14 2%) For comparing whether or not the expected value pattern matches.
  • a semiconductor device including a plurality of identical IP cores
  • data patterns given to one IP core (4) are sequentially transferred in response to a clock signal.
  • the first transfer circuit (11-1, 11, 2 7) has a second transfer circuit that sequentially transfers output data from one IP core (4) in response to a clock signal as an expected value pattern. It has a transfer circuit (12-1 and 12-2).
  • the data pattern supplied to the IP core (4) is applied together with one measured IP core (41).
  • the other measured IP cores (4 27) Receive the data pattern from the corresponding stage of the first transfer circuit (11 -1, 11-2.
  • FIG. 1 is a diagram showing a configuration of a first exemplary embodiment of the present invention. Referring to Fig. 1, it has a BOST (Built Out Self Test) 3 that includes a fully operational chip 10.
  • BOST Busilt Out Self Test
  • a chip (referred to as a “finished product chip”) 10 mounted on the BOST device is operated and tested in accordance with the actual usage conditions of the user.
  • the data signal (n-bit parallel data pattern) given to the finished product chip 10 of BOST3 is extracted from BOST3 and input to the input terminal of chip 10-1 to be measured, and a D-type flip-flop (Hereinafter abbreviated as “F / F”) 11 1 Input to data input terminal D.
  • F / F11-1 is arranged in parallel for n bits (not shown in the figure, only one is shown).
  • the data signal of data input terminal D at the rising edge of the clock Is sampled and output from the data output terminal Q also called a D-type register.
  • the clock signal supplied to the finished product chip 10 of BOST3 is extracted from BOST3 and input to the input terminal of the clock buffer 13-1, and the output clock from the clock buffer 13-1 is the chip under test. Input to 10-1 and input to input terminal of next-stage clock buffer 13-2.
  • the output (m bit) of BOST3 finished product chip 10 is extracted from BOST3 and input to D-type flip-flop (hereinafter abbreviated as “F / F”) 12—1 data input terminal D At the same time, it is input to one input terminal (m bits) of comparator 14-1.
  • the output (m bit) of the chip 10-1 to be measured is input to the other input terminal (m bit) of the comparator 14-1.
  • the comparator 14-1 compares whether the output (m bits) of the finished product chip 10 matches the output data (m bits) of the chip 10-2 to be measured.
  • the output clock from the clock buffer 13-1 is input to the clock input terminal of the F / F12-1.
  • F / F12-1 is arranged in parallel for m bits (only one is omitted in the figure).
  • the data signal at the data input terminal D is sampled at the rising edge of the clock and the data output terminal Output from Q, also called D-type register.
  • An n-bit parallel data signal from the data output terminal Q of F / F11-1 is 10-2 and the data input terminal D of the next stage F / F10-2.
  • the output clock from the clock buffer 13-2 is input to the chip 10-2 to be measured and also input to an input terminal of a clock buffer (not shown) in the next stage.
  • the expected m-bit parallel value from the data output terminal Q of F / F12—1 is input to the data input terminal D of F / F 12—2 at the next stage, and one of the comparators 14-2.
  • the output of the chip 10-2 to be measured (m bit) is input to the other input terminal (m bit) of the comparator 14-2.
  • Comparator 14-2 compares whether the expected value pattern (m bits) from F / F 12-1 matches the output data (m bits) of chip 10-2 to be measured.
  • comparators 14-1 and 14-2 output a high-level signal when they do not match (if one of the two m-bit inputs to be compared does not match).
  • the output clock from the clock buffer 13-2 is input to the clock input terminal of the F / F12-2.
  • comparators 14-1 and 142 are shown as one exclusive OR (EXOR) circuit in FIG. 1, but the outputs (m bits) of the chip 10-2 to be measured are expected. From an OR circuit that has m exclusive OR (EXOR) circuits that compare one bit corresponding to a value pattern (m bits) and outputs the logical OR operation of m exclusive OR (EXOR) circuits Composed.
  • the comparator 1 4 2 has the same configuration.
  • the n-bit parallel data signal from the data output terminal Q of F / F11-2 is input to the input terminal of the chip to be measured (not shown) in the next stage and the F / F (not To the data input terminal (shown).
  • a pattern (force pattern) to be applied to a plurality of chips under test a data pattern applied to the finished product chip 10 of the BOST3 is used, and F / F 11 1, 11 Control is performed so that the data pattern is transmitted to the input terminal of the chip to be measured sequentially every clock through a cascade transfer circuit. Then, the expected value pattern consisting of the output of the finished chip 10 of BOST3 is sequentially transmitted through the transfer circuit in which F / F12-1, 12-2, ⁇ are cascade-connected, and at each stage of the transfer circuit , And supplied to the comparator as an expected value pattern for the chip to be measured corresponding to each stage. [0042] The pass / fail of the measured chip is a comparator 14 that receives the output of the measured chip as an input.
  • FIG. 2 is a diagram for explaining the operation of the present embodiment.
  • Fig. 2 (A) shows the signal names in the circuit configuration of Fig. 1.
  • FIG. 2 (B) is a timing chart showing an example of the operation waveform of the signal of FIG. 2 (A).
  • CLK is a clock signal derived from BOST3.
  • TI0 is an output (n-bit data pattern) of BOST3 and is a data pattern given to the finished product chip 10.
  • Clock cycle 0, 1, 2, 3, 4, 5, A0, Al, A2, A
  • TOO is the output of BOST3 (m-bit expected value pattern).
  • Clock cycle 1, 2, 3 is the output of BOST3 (m-bit expected value pattern).
  • COO is the output (m bits) of the chip 10-1 to be measured.
  • Til is the output of F / Fl l—l (n bits), one cycle away from TI0, clock cycle 1, 2, 3, 4, 5, ..., ⁇ 0, Al, ⁇ 2 , A3, ⁇ 4, ... are output.
  • TOl is the output (m bits) of F / F12-1. In clock cycles 2, 3, 4, 5, ...
  • COl is the output (m bits) of the chip 10-2 to be measured. Cycle Nore 2, 3, 4, 5, ...
  • AOST is input from BOST3 to measured chip 10-1, and in the next clock cycle 1, measured chip 10-1 outputs C00.
  • output data C00 of chip 10-1 under test is compared with expected value B0 from BOST3, and comparison result R00 is output.
  • BOST3 to A1 are input to the chip 10-1 to be measured, and the output AO from F / F11-1 is the chip 10 to be measured.
  • the output C 01 is output as a response of A 1 from the measured chip 10-1, and is compared with the expected value B 1 from BOST 3 by the comparator 14-1.
  • A2 is B Input from OST3 to chip 10-1 to be measured, and output A1 from F / F11-1 to chip 10-2 to be measured.
  • the measured chip 10-2 outputs the output C10 as a response to AO, and C10 is compared with the expected value B0 output from the F / F12-1 by the comparator 14-2.
  • a data pattern and an expected value pattern are supplied from BOST3, and pass / fail judgment is performed by each of the comparators 141, 142,.
  • a chip to be measured a circuit for transferring data (11 1, 11-2,...), And a circuit for transferring an expected value pattern (12-1, 12-2,. ⁇ ⁇ ⁇ ⁇
  • a clock distribution circuit consisting of clock buffers (13-1, 13-2, 13-2, ⁇ ) that provide clocks to each of the chips to be measured and the data pattern to be applied
  • the timing phase is substantially equal between the fully-finished chip 10 and the multiple chips 10-1 and 10-2 ⁇ ". That is, the clock distribution circuit avoids clock waveform dullness, etc. This makes it possible to perform functional tests at a high test frequency, which is one of the features of the present invention.
  • a plurality of chips can be tested with one BOST.
  • the chip to be measured may be tested with a BT (Burn-in Test) device.
  • DUT 10 1, 10-2, •••, F / F11—1, 11 2,..., F / F12—1, 12—2,..., Clock buffer 13— 1 13-2
  • comparators 14-1, 1, 2-2, ... are mounted on a burn-in board (not shown).
  • the outputs of the comparator 14-1, the comparator 14-2,... May be input to a burn-in tester (not shown).
  • the output of the comparator 14-1, comparator 14-2,... is output to a test board (not shown) equipped with the measured chips 10-1, 10-2,.
  • a test board (not shown) equipped with the measured chips 10-1, 10-2,.
  • an LED (not shown) that lights up may be provided to perform pass / fail selection.
  • BOST3 is controlled using the power supply and input / output port (channel) of a tester (not shown), and the comparison results of comparator 14-1, comparator 14-2,. Enter (not shown) You may make it work.
  • a data pattern may be applied from a tester (not shown) to the finished product chip 10.
  • FIG. 3 is a diagram showing the configuration of the second exemplary embodiment of the present invention.
  • Fig. 3 (B) if multiple semiconductor IPs (Intellectual Property) are included in 2), the test results for one IP core 4 and the measured IP core 4-1 A defect can be detected by comparison.
  • this embodiment is a combination of the IP core 4 and the configuration of the test circuit described in the above-mentioned embodiment of FIG.
  • the measured chip is the measured IP core.
  • the data pattern (n bits) input to IP core 4 of basic operation part 5 is also applied to IP core 4-1, and each output (m bits) is compared by comparator 14-1 Make a decision.
  • the data pattern applied to the IP core 4-1 is sampled by the F / F11-1 in synchronization with the rising edge of the clock buffer 13-1 and output from the data output terminal Q.
  • the IP core 4-2 is applied with a delay of one clock cycle due to the same data pattern force F / F11-1 as the data pattern applied to the IP core 4-1, and the output pattern of the IP core 4-2 is
  • the comparator 14-2 compares the IP core 4 output sampled with the F / F12-1 and makes a pass / fail judgment.
  • the outputs of comparators 14-1 and 14-2 may be output to the outside as they are, or may be compressed to 1 bit and output externally as pass / failure information.
  • the data pattern input to the IP core 4 may be applied to the IP core 4-1 while the semiconductor chip 2 is powered on and operated! /.
  • the data pattern is supplied from the outside to the IP core 4 of the basic operation part 5, and the comparison result of the comparator 14-1 and the comparator 14-2 is input to a tester (not shown). May be.
  • a plurality of IP cores are formed as shown in FIG.
  • a plurality of IP cores are grouped into a predetermined number, and a parallel test is performed for each group. For example, six IP cores in a chip (semiconductor device) 2 and three gnoles every two Assuming that parallel testing is performed for each of the three groups, the test time is three times that for six parallel tests. That is, the test time increases.
  • the number of tester input / output ports corresponding to the number of pins of one IP core is sufficient, and a parallel test of a plurality of IP cores can be performed.
  • the test time can be shortened while suppressing the increase in required tester resources, and its practical value is extremely high.

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Description

明 細 書
テスト回路と方法並びに半導体装置
技術分野
[0001] [関連出願の記載]
本発明は、 日本国特許出願：特願 2006— 305076号（2006年 11月 10日出願）の 優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込 み記載されてレヽるものとする。
本発明は、テスト回路と方法並びに半導体装置に関する。
背景技術
[0002] 半導体デバイスの微細化（トランジスタのディメンジョンのシュリンク）によるチップの 大規模化、高密度化により、選別テスト時間（前工程でのウェハテスト、及びパッケ一 ジ工程後のファイナルテスト等）が増大し、テストコストが増大し、製品コストの低減を 困難としている。チップの大規模化はチップ内のトランジスタ数の増大を意味し、組み 合わせ数が増大する。高密度化は単位面積あたりのトランジスタ数の増加を意味し、 単位面積あたりの欠陥確率が増加し、また、物理現象が複雑となり、欠陥の種類も増 加する。さらに、高集積化と高機能化により、 ATPG (自動パタン生成）等によるテスト ノ タンの作成も長時間を要する。
[0003] テスト時間の短縮のために、例えば図 4に示すように、複数の被測定チップ (被試験 デバイス； Device Under Test；「DUT」ともいう）を並列にテストする手法力 従来 より用いられて!/、る。テスタ（試験装置） 1 (Automatic Test Equipment)の複数 の入出力ポート（ドライバとコンパレータの組、 I/Oチャネル、 I/Oピンともいう）を複 数に区分し、それぞれの区分毎に、被測定デバイスを接続し一台のテスタ 1で複数 の被測定チップ 10—；!〜 10— 3を同時に並列テストする。ファンクショナルテスト時に おいて、複数の被測定チップ 10—；!〜 10— 3には、別々の区分のドライノ （不図示） 力も並列にテストパタン (フォースパタン）が供給され、複数の被測定チップ 10—；!〜 10— 3からの出力は各区分のコンパレータにて期待値パタンと並列に比較され、良（ パス） /不良（フェイル）が判定される。 [0004] なお、後述される本発明で用いられる BOST (Built Out Self Test)に関して、 例えば特許文献 1の記載が参照される。特許文献 1には、 BIST (Built In Self T est)と、 BOSTという試験用チップを使用してパターン依存試験、タイミング依存試験 が行われる構成が開示されている。特許文献 1に記載された発明は、被測定チップと 、試験用チップとを並列試験するものではな!/、。
[0005] 特許文献 1：特開 2003— 16799号公報
発明の開示
発明が解決しょうとする課題
[0006] 上記特許文献 1の開示事項は、本書に引用をもって繰り込み記載されているものと する。以下の分析は、本発明によって与える。
図 4に示した構成においては、並列テストの個数を増やす場合、テスタの入出力ポ ートが増加する。テスタの入出力ポートの数の制限により、並列テストの個数には限 界がある。
[0007] また、半導体デバイスの高機能化により、テストパタンの作成も困難となり、且つ長 時間を要する。特に、出荷後の半導体デバイス (顧客の装置に実装後）の実際の稼 動条件に対応したテストパタンの作成は、多くの場合、顧客側の仕様が不明であるこ とから、実質的に不可能である。
[0008] したがって、本発明の目的は、装置に実装後のチップを用いて実動作に対応した 被測定チップのテストを行うテスト回路と方法を提供することにある。
[0009] また、本発明の他の目的は、並列テストを容易化するテスト回路と方法を提供するこ とにある。
課題を解決するための手段
[0010] 本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。
[0011] 本発明の 1つのアスペクト（側面）に係るテスト回路は、 BOST (Built Out Self Test)内のチップ（「完動品チップ」ともいう）に印加されるデータパタンを併せて被測 定チップにも印加する手段と、前記被測定チップからの出力データと、前記 BOST内 のチップからの出力データとがー致するか否か比較する手段と、を備えている。
[0012] 本発明においては、チップを実装した BOST (Built Out Self Test)と、被測定 チップへ印加するデータパタンを前段から受け後段に転送する第 1の転送回路と、 前記被測定チップの期待値パタンを前段から受け後段に転送する第 2の転送回路と 、を備え、前記被測定チップの出力は、前記被測定チップに対応して設けられた比 較器にて、対応する期待値パタンと比較され、前記データパタンとして前記 BOST内 の前記チップに与えるパタンを用い、前記期待値パタンとして前記 BOST内の前記 チップの出力パタンを用いている。
[0013] 本発明においては、前記第 1の転送回路は、前記 BOST内の前記チップに印加さ れるデータパタンをクロック信号に応答して順次転送し、複数の被測定チップのうち 一の被測定チップには、前記 BOST内の前記チップに印加されるデータパタンが印 加され、残りの被測定チップの各々には、前記第 1の転送回路の対応する段からの データパタンが印加され、前記第 2の転送回路は、前記 BOST内の前記チップから の出力データを、期待値パタンとして、クロック信号に応答して順次転送し、前記一の 被測定チップの出力データと、前記 BOST内の前記チップからの出力データとがー 致するか否か比較する比較器を備えるとともに、前記残りの被測定チップの各々に対 応して、前記被測定チップの出力データと前記第 2の転送回路の対応する段からの 期待値パタンとがー致するか否か比較する比較器を備えている。
[0014] 本発明においては、前記 BOST内の前記チップに与えるクロック信号を受け、前記 複数の被測定チップ、前記第 1及び第 2の転送回路に、それぞれクロック信号を供給 するクロック分配回路を備え、前記複数の被測定チップ間で、被測定チップに印加さ れるクロック信号とデータパタンのタイミング関係が均一化されている。
[0015] 本発明においては、前記第 1の転送回路は、複数のフリップフロップを縦続接続し て構成され、前記第 2の転送回路は、複数のフリップフロップを縦続接続して構成さ れ、クロック供給源からのクロック信号を受ける、縦続接続された複数のクロックバッフ ァを備え、前記複数の被測定チップ、前記第 1の転送回路及び前記第 2の転送回路 の各段のフリップフロップには、対応する段のクロックバッファ力 出力されるクロック 信号が供給される。
[0016] 本発明の他アスペクト（側面）に係る回路は、複数の IP (Intellectual Property) コアを備えた半導体装置のテスト回路であって、一の IPコアに印加されるデータバタ ンを被測定 IPコアにも併せて印加する手段と、前記一の IPコアからの出力データと 前記被測定 IPコアからの出力データが一致するか否か比較する手段と、を備えてい
[0017] 本発明においては、複数の IP (Intellectual Property)コアを備えた半導体装置 のテスト回路であって、被測定 IPコアへ印加するデータパタンを前段から受け後段に 転送する第 1の転送回路と、前記被測定 IPコアの期待値パタンを前段から受け後段 に転送する第 2の転送回路と、を備え、前記被測定 IPコアの出力は、前記被測定 IP コアに対応して設けられた比較器にて、対応する期待値パタンと比較され、
前記データパタンとして予め定められた一の IPコアに与えるパタンを用い、前記期 待値パタンとして前記一の IPコアの出力パタンと、を用いてレ、る。
[0018] 本発明においては、前記第 1の転送回路は、前記一の IPコアに供給されるデータ ノ タンをクロック信号に応答して順次転送し、
複数の被測定 IPコアのうち一の被測定 IPコアには、前記一の IPコアに供給される データパタンが印加され、残りの被測定 IPコアの各々には、前記第 1の転送回路の 対応する段からのデータパタンが順次印加され、
前記第 2の転送回路は、前記一の IPコアからの出力データを、期待値パタンとして 、クロック信号に応答して順次転送し、
前記一の被測定 IPコアの出力データと、前記一の IPコアからの出力データとがー 致するか否か比較する比較器を備えるとともに、
前記残りの被測定 IPコアの各々に対応して、前記被測定 IPコアの出力データと前 記第 2の転送回路の対応する段からの期待値パタンとがー致するか否か比較する比 較器を備えている。
[0019] 本発明においては、前記一の IPコアに与えるクロック信号を受け、前記複数の被測 定 IPコア、前記第 1及び第 2の転送回路に、それぞれクロック信号を供給するクロック 分配回路を備え、前記複数の被測定 IPコア間で、被測定 IPコアに印加されるクロック 信号とデータパタンのタイミング関係が均一化されている。
[0020] 本発明において、前記第 1の転送回路は、複数のフリップフロップを縦続接続して 構成され、前記第 2の転送回路は、複数のフリップフロップを縦続接続して構成され、 前記一の IPコアに与えるクロック信号を受ける、縦続接続された複数のクロックバッフ ァを備え、前記複数の被測定 IPコア、前記第 1の転送回路及び前記第 2の転送回路 の各段のフリップフロップには、対応する段のクロックバッファ力 出力されるクロック 信号が供給される。
[0021] 本発明の他のアスペクトに係る方法は、 BOST (Built Out Self Test)内のチッ プに印加されるデータパタンを被測定チップにも併せて印加する工程と、
前記被測定チップからの出力データと、前記 BOSTのチップからの出力データとが 一致するか否か比較する工程と、を含む。
[0022] 本発明においては、第 1の転送回路にて、前記 BOST内のチップに供給されるデ 一タパタンをクロック信号に応答して順次転送する工程と、
複数の被測定チップのうち一の被測定チップには、前記 BOST内の前記チップに 供給されるデータパタンが印加され、残りの被測定チップの各々には、前記第 1の転 送回路の対応する段からのデータパタンが印加される工程と、
前記第 2の転送回路にて、前記 BOST内の前記チップからの出力データを、期待 値パタンとして、クロック信号に応答して順次転送する工程と、
前記一の被測定チップの出力データと、前記 BOST内の前記チップからの出力デ ータとが一致するか否か比較し、前記残りの被測定チップの各々に対応して、前記 被測定チップの出力データと前記第 2の転送回路の対応する段からの期待値パタン とが一致するか否か比較する工程と、含む。
[0023] 本発明の他のアスペクトに係る方法は、複数の IP (Intellectual Property)コアを 備えた半導体装置のテスト方法であって、
一の IPコアに印加されるデータパタンを被測定 IPコアにも併せて印加する工程と、 前記一の IPコアからの出力データと前記被測定 IPコアからの出力データが一致す るか否か比較する工程と、を含む。
[0024] 本発明において、第 1の転送回路にて、前記一の IPコアに供給されるデータパタン をクロック信号に応答して順次転送する工程と、
複数の被測定 IPコアのうち一の被測定 IPコアには、前記一の IPコアに供給される データパタンが印加され、残りの被測定 IPコアの各々には、前記第 1の転送回路の 対応する段からのデータパタンが順次印加される工程と、
前記第 2の転送回路にて、前記一の IPコアからの出力データを、期待値パタンとし て、クロック信号に応答して順次転送する工程と、
前記一の被測定 IPコアの出力データと、前記一の IPコアからの出力データとがー 致するか否か比較し、前記残りの被測定 IPコアの各々に対応して、前記被測定 IPコ ァの出力データと前記第 2の転送回路の対応する段からの期待値パタンとがー致す るか否か比較する工程と、を含む。
発明の効果
[0025] 本発明によれば、チップを実装した装置を実動作させた状態にて、ファンクショナル テストを行うことができる。本発明によれば、テストパタンの生成を不要としている。さら に、本発明によれば、並列テストを容易化している。
図面の簡単な説明
[0026] [図 1]本発明の第 1の実施例の構成を示す図である。
[図 2]本発明の第 1の実施例を説明するための図である。
[図 3]本発明の第 2の実施例の構成を示す図である。
[図 4]並列テストを説明する図である。
符号の説明
[0027] 1 テスタ (試験装置）
3 BOST
4 IPコア
4- 1 , 4- 2 被測定 IPコア
5 基本動作部分
10 チップ (完動品チップ）
10- 1 , 10- 2 被測定チップ
11— 1、 11 - 2 F/F
12— 1、 12- 2 F/F
13- 1 , 13- 2 クロックノ ッファ 14— 1、 14— 2 比較器（EXOR)
発明を実施するための最良の形態
[0028] 前記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明 する。本発明は、一の実施の形態において、 BOST (3)内の完動品チップ（10)に供 給されるデータパタンを BOSTから引き出し、該データパタンをクロック信号に応答し て順次転送する第 1の転送回路（11 1、 11 2 · · · )を備え、完動品チップ（10)か らの出力データを BOSTから引き出し、該出力データを期待値パタンとして、クロック 信号に応答して順次転送する第 2の転送回路（12— 1、 12— 2···)を備えている。完 動品チップ（10)に印加されるデータパタンは、一の被測定チップ（10— 1)にも併せ て印加される。他の被測定チップ（10— 2···)には、第 1の転送回路（11— 1、 11- 2···)の対応する段からのデータパタンが印加される。一の被測定チップ（10— 1) の出力データと、完動品チップ（10)からの出力データとがー致するか否か比較する 比較器（14— 1)を備え、他の被測定チップ（10— 2···)の各々に対応して、前記他 の被測定チップの各々の出力データと第 2の転送回路（12— 1、 12— 2···)の対応 する段からの期待値パタンとがー致するか否か比較する比較器（14 2…）を備え ている。
[0029] また本発明は、他の実施の形態において、複数の同一の IPコアを備えた半導体装 置において、一つの IPコア (4)に与えるデータパタンをクロック信号に応答して順次 転送する第 1の転送回路（11— 1、 11— 2···)を備え、一つの IPコア（4)からの出力 データを、期待値パタンとして、クロック信号に応答して順次転送する第 2の転送回 路（12— 1、 12— 2···)を備えている。 IPコア (4)に供給されるデータパタンは、一の 被測定 IPコア（4 1)に併せて印加される。他の被測定 IPコア（4 2· ··)には、第 1 の転送回路（11 -1, 11-2···)の対応する段からのデータパタンが印加され、一の 被測定 IPコア（4 1)の出力データと、 IPコア（4)からの出力データとがー致するか 否か比較する比較器（14 1)を備え、他の被測定チップ (4 2· ··)の各々に対応 して、前記他の被測定 IPコアの各々の出力データと第 2の転送回路（12— 1、 12-2
• ··)の対応する段からの期待値パタンとがー致するか否か比較する比較器（14 2
• · ·)を備えている。以下実施例に即して説明する。 実施例
[0030] 図 1は、本発明の第 1の実施例の構成を示す図である。図 1を参照すると、完動品 チップ 10を含む BOST (Built Out Self Test) 3を備えている。 BOSTでは、実 際のユーザの使用条件等にしたがって、 BOST装置に実装されたチップ（「完動品チ ップ」という） 10を動作させ、テストを行う。
[0031] BOST3の完動品チップ 10に与えられるデータ信号 (nビットパラレルのデータパタ ン）は、 BOST3から引き出され、被測定チップ 10— 1の入力端子に入力されるととも に、 D型フリップフロップ（以下、「F/F」と略記する） 11 1のデータ入力端子 Dに入 力される。ビット幅 nのデータ信号に対応して F/F11—1は nビット分並設されており (図では省略して 1個のみ示す）、例えばクロックの立ち上がりエッジでデータ入力端 子 Dのデータ信号をサンプルしデータ出力端子 Qから出力し、 D型レジスタともいう。 他の F/F11 2も同様である。
[0032] BOST3の完動品チップ 10に与えられるクロック信号は、 BOST3から引き出され、 クロックバッファ 13— 1の入力端子に入力され、クロックバッファ 13— 1からの出力クロ ックは、被測定チップ 10— 1に入力されるとともに、次段のクロックバッファ 13— 2の入 力端子に入力される。
[0033] BOST3の完動品チップ 10の出力（mビット）は、 BOST3から引き出され、 D型フリ ップフロップ（以下、「F/F」と略記する） 12— 1のデータ入力端子 Dに入力されととも に、比較器 14— 1の一の入力端子 (mビット）に入力される。被測定チップ 10— 1の 出力（mビット）は、比較器 14— 1の他方の入力端子 (mビット）に入力される。比較器 14— 1は、完動品チップ 10の出力（mビット）と、被測定チップ 10— 2の出力データ（ mビット）とが一致するか否か比較する。
[0034] F/F12— 1のクロック入力端子には、クロックバッファ 13— 1からの出力クロックが 入力される。なお、 F/F12— 1は、 mビット分並設されており（図では省略して 1個の み示す）、例えばクロックの立ち上がりエッジでデータ入力端子 Dのデータ信号をサ ンプルしデータ出力端子 Qから出力し、 D型レジスタともいう。他の F/F12— 2も同 様である。
[0035] F/F11—1のデータ出力端子 Qからの nビットパラレルのデータ信号は、被測定チ ップ 10— 2の入力端子に入力されるとともに、次段の F/F10— 2のデータ入力端子 Dに入力される。
[0036] クロックバッファ 13— 2からの出力クロックは、被測定チップ 10— 2に入力されるとと もに、次段のクロックバッファ（不図示）の入力端子に入力される。
[0037] F/F12— 1のデータ出力端子 Qからの mビットパラレルの期待値は、次段の F/F 12— 2のデータ入力端子 Dに入力されるとともに、比較器 14— 2の一の入力端子 (m ビット）に入力され、被測定チップ 10— 2の出力（mビット）は、比較器 14— 2の他方の 入力端子 (mビット）に入力される。比較器 14— 2は、 F/F12— 1からの期待値バタ ン (mビット）と、被測定チップ 10— 2の出力データ（mビット）とが一致するか否か比較 する。特に制限されないが、比較器 14— 1、 14— 2は、不一致のとき（比較される 2つ の mビット入力のうち、 1ビットでも不一致の場合）、 highレベルの信号を出力する。
[0038] クロックバッファ 13— 2からの出力クロックは、 F/F12— 2のクロック入力端子に入 力される。
[0039] なお、比較器 14— 1、 14 2は、図 1では、排他的論理和（EXOR)回路 1つで示さ れているが、被測定チップ 10— 2の出力（mビット）と期待値パタン (mビット）の対応 する 1ビット同士を比較する排他的論理和（EXOR)回路を m個備え、 m個の排他的 論理和（EXOR)回路の論理和演算を出力とする OR回路から構成される。比較器 1 4 2も同様の構成とされる。
[0040] F/F11—2のデータ出力端子 Qからの nビットパラレルのデータ信号は、次段の被 測定チップ (不図示）の入力端子に入力されるとともに、次段の F/F (不図示）のデ ータ入力端子に入力される。
[0041] このように、本実施例においては、複数の被試験チップへ印加するパタン (フォース パタン）として、 BOST3の完動品チップ 10へ印加されるデータパタンを用い、 F/F 11 1、 11 2、 · · ·をカスケード接続した転送回路を介して、 1クロック毎に、順次、 被測定チップの入力端子に、該データパターンが伝達するように制御する。そして、 BOST3の完動品チップ 10の出力よりなる期待値パタンを、 F/F12— 1、 12— 2、 · • ·をカスケード接続した転送回路を介して順次伝達し、転送回路の各段において、 該各段に対応する被測定チップに関する期待値パタンとして比較器に供給される。 [0042] 被測定チップのパス/フェイルは、該被測定チップの出力を入力とする比較器 14
—1、 14- 2, · · ·で検出すること力 Sできる。
[0043] 図 2は、本実施例の動作を説明する図である。図 2 (A)は、図 1の回路構成におい て、信号名を付したものである。図 2 (B)は、図 2 (A)の信号の動作波形の一例を示 すタイミング図である。
[0044] CLKは BOST3から引き出されたクロック信号であり、 BOST3内の完動品チップ 1
0に与えられるクロック信号である。
[0045] TI0は、 BOST3の出力（nビットのデータパタン）であり、完動品チップ 10に与えら れるデ一タノ タンである。クロックサイクノレ 0、 1、 2、 3、 4、 5、 · · ·で、 A0、 Al、 A2、 A
3、 A4、 A5、 . · ·と出力される。
[0046] TOOは、 BOST3の出力（mビットの期待値パタン）である。クロックサイクル 1、 2、 3
、 4、 5、 · · ·で、 B0、 Bl、 B2、 B3、 B4、 · · ·と出力される。
[0047] COOは、被測定チップ 10— 1の出力（mビット）である。クロックサイクノレ 1、 2、 3、 4、
5 · · ·で、 C00、 C01、 C02、 C03、 C04、 · · ·と出力される。
[0048] Tilは、 F/Fl l— lの出力（nビット）であり、 TI0から 1サイクルおくれて、クロックサ イクノレ 1、 2、 3、 4、 5、 · · ·で、 Α0、 Al、 Α2、 A3、 Α4、 · · ·と出力される。
[0049] TOlは、 F/F12— 1の出力（mビット）である。クロックサイクル 2、 3、 4、 5、 . · ·で、
B0、 Bl、 B2、 B3、 . · ·と出力される。
[0050] COlは、被測定チップ 10— 2の出力（mビット）である。サイクノレ 2、 3、 4、 5、 · · ·で
C10、 Cl l、 C12、 C13、…と出力される。
[0051] クロックサイクル 0において、 BOST3から AOが被測定チップ 10— 1に入力され、次 のクロックサイクル 1で被測定チップ 10— 1から C00が出力される。クロックサイクル 1 において、被測定チップ 10— 1の出力データ C00は、 BOST3からの期待値 B0と比 較され、比較結果 R00を出力する。またクロックサイクル 1において、 BOST3から A1 が被測定チップ 10— 1に入力され、 F/F11—1からの出力 AOが被測定チップ 10—
2に入力される。
[0052] 次のクロックサイクル 2において、被測定チップ 10— 1から、 A1の応答として出力 C 01が出力され、 BOST3からの期待値 B1と比較器 14— 1で比較される。また A2が B OST3から被測定チップ 10— 1に入力され、 F/F11 - 1からの出力 A1が被測定チ ップ 10— 2に入力される。被測定チップ 10— 2から、 AOの応答として出力 C10が出 力され、 C10は、 F/F12— 1からの出力である期待値 B0と比較器 14— 2で比較さ れる。以下同様に、 BOST3からデータパタンと期待値パタンが供給され、各比較器 14 1、 14 2、 ···で良否判定が行われる。
[0053] 本実施例によれば、 1つの BOSTにて、複数の被測定チップを並列にテストするこ と力 Sできる。また本実施例によれば、被測定チップと、データを転送する回路（11 1 、 11-2, .··)、及び、期待値パタンを転送する回路（12— 1、 12-2, ···)にクロッ クを与えるクロックバッファ（13— 1、 13-2, 13-2, ···)よりなるクロック分配回路を 備えたため、各被測定チップにおけるクロック信号と、印加されるデータパタンとのタ イミング位相は、完動品チップ 10、及び複数の被測定チップ 10— 1、 10— 2· "間で ほぼ均等とされる。すなわち、クロック分配回路により、クロック波形鈍り等は回避され 、高いテスト周波数でのファンクショナルテストを可能としており、本発明の特徴の 1つ をなしている。
[0054] そして、本実施例によれば、 1つの BOSTで、複数のチップのテストを行うことができ
[0055] 本実施例において、被測定チップを BT (Burn— in Test)装置でテストするように してよい。この場合、被測定チップ 10— 1、 10-2,•••、F/F11— 1、 11 2、 ···、 F/F12— 1、 12— 2、 ···、クロックバッファ 13— 1、 13— 2、 ···、比較器 14— 1、 14 —2、 ···は、バーンインボード（不図示）に搭載される。比較器 14— 1、比較器 14— 2、 ···の出力は、不図示のバーンインテスタ（不図示）に入力するようにしてもよい。
[0056] 本実施例によれば、 BOST3に電源を供給し、完動品チップ 10が動作させるだけ で、被測定チップ 10— 1、 10-2, ···のテストを行うことも可能である。
[0057] また、被測定チップ 10— 1、 10-2、 ···を搭載したテストボード（不図示）等に、比 較器 14— 1、比較器 14— 2、 ···の出力がフェイルを示すとき、点灯する LED (不図 示）等を備え、パス/フェイルの選別を行うようにしてもよい。
[0058] あるいは、 BOST3の制御をテスタ（不図示）の電源、入出力ポート（チャネル）を用 いて行い、比較器 14— 1、比較器 14— 2、 · ··での比較結果を、テスタ（不図示）に入 力するようにしてもよい。あるいは、変形例として、テスタ（不図示）から完動品チップ 1 0にデータパタンを印加するようにしてもよい。
[0059] 次に、本発明の第 2の実施例を説明する。図 3は、本発明の第 2の実施例の構成を 示す図である。図 3 (B)を参照すると、半導体装置げップ) 2内に複数の同一構成の IP (Intellectual Property)を含む場合、 1つの IPコア 4と被測定 IPコア 4ー 1のテ スト結果を比較して不良を検出することができる。
[0060] 図 3 (A)を参照すると、本実施例は、 IPコア 4と、図 1の前記実施例で説明したテスト 回路の構成とを組み合わせたものであり、本実施例において、図 1の被測定チップは 、被測定 IPコアとされる。基本動作部分 5の IPコア 4に入力されるデータパタン (nビッ ト）を IPコア 4—1にも印加し、それぞれの出力（mビット）を、比較器 14— 1で比較して 、良否判定を行う。 IPコア 4—1に印加されたデータパタンは、クロックバッファ 13— 1 の立ち上がりエッジに同期して F/F11— 1によりサンプルされ、データ出力端子 Qよ り出力される。したがって、 IPコア 4— 2には、 IPコア 4—1に印加されたデータパタン と同一のデータパタン力 F/F11— 1により、 1クロックサイクル遅れて印加され、 IP コア 4— 2の出力パタンと、 IPコア 4の出力を F/F12— 1でサンプルしたパタンとを比 較器 14— 2で比較して良否判定を行う。比較器 14— 1、 14— 2 · · ·の出力はそのまま 外部に出力してもよいし、あるいは、 1ビットに圧縮してパス/フェイル情報として、外 部に出力してもよい。
[0061] 半導体チップ 2を電源投入して動作させた状態で、 IPコア 4に入力されるデータパ タンを IPコア 4— 1に印加してもよ!/、。
[0062] あるいは、基本動作部分 5の IPコア 4に、外部からデータパタンを供給し、比較器 1 4— 1、比較器 14— 2での比較結果をテスタ（不図示）に入力するようにしてもよい。
[0063] 図 3 (B)に示したように、複数の同一構成の IPコアを備えた半導体装置について、 複数の IPコアを、図 4のような形態（ただし、図 4の被測定チップを IPコアとする）で、 そのままパラレルにテストする場合、テスタの入出力ポート（チャネル）の数の制限か ら、全ての IPコアを並列にテストすることは不可能となる場合がある。この場合、通常 、複数の IPコアを所定数毎にグループ分けして各グループ毎に、並列テストすること になる。例えばチップ（半導体装置） 2内の 6個の IPコアを 2つごとに 3つのグノレープ に分け、 3つのグループの各々についてそれぞれ並列テストを行うものとすると、テス ト時間は、 6個並列テストの場合の 3倍となる。すなわち、テスト時間が増大する。
[0064] これに対して、本実施例によれば、テスタの入出力ポートとしては、 1個の IPコアの ピン数に対応する個数分で足り、複数の IPコアの並列テストが行えるため、必要とさ れるテスタリソースの増大を抑えながら、テスト時間の短縮を図ることを可能としており 、その実用的価値は極めて高い。
[0065] 本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思 想に基づいて、実施形態ないし実施例の変更'調整が可能である。また、本発明の 請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可 能である。

Claims

請求の範囲
[1] BOST (Built Out Self Test)内に実装されたチップに印加されるデータパタ ンを被測定チップにも併せて印加する手段と、
前記被測定チップからの出力データと、前記 BOST内のチップからの出力データと がー致するか否か比較する手段と、
を備えてレ、ることを特徴とするテスト回路。
[2] 前記チップを実装した BOSTと、
前記被測定チップへ印加するデータパタンを前段から受け後段に転送する第 1の 転送回路と、
前記被測定チップの期待値パタンを前段から受け後段に転送する第 2の転送回路 と、
を備え、
前記被測定チップの出力は、前記被測定チップに対応して設けられた比較器にて 、対応する期待値パタンと比較され、
前記データパタンとして、前記 BOST内の前記チップに与えるパタンを用い、 前記期待ィ直パタンとして、前記 BOST内の前記チップの出力パタンを用いてなる、 ことを特徴とする請求項 1記載のテスト回路。
[3] 前記第 1の転送回路は、前記 BOST内の前記チップに印加されるデータパタンをク ロック信号に応答して順次転送し、
複数の被測定チップのうち一の被測定チップには、前記 BOST内の前記チップに 印加されるデータパタンが印加され、残りの被測定チップの各々には、前記第 1の転 送回路の対応する段からのデータパタンが印加され、
前記第 2の転送回路は、前記 BOST内の前記チップからの出力データを、期待値 ノ タンとして、クロック信号に応答して順次転送し、
前記一の被測定チップの出力データと、前記 BOST内の前記チップからの出力デ ータとが一致するか否か比較する比較器を備えるとともに、
前記残りの被測定チップの各々に対応して、前記被測定チップの出力データと前 記第 2の転送回路の対応する段からの期待値パタンとがー致するか否か比較する比 較器を備えてレ、る、ことを特徴とする請求項 2記載のテスト回路。
[4] 前記 BOST内の前記チップに与えるクロック信号を受け、前記複数の被測定チップ
、前記第 1の転送回路及び前記第 2の転送回路に、それぞれクロック信号を供給する クロック分配回路を備え、前記複数の被測定チップ間で、被測定チップに印加される クロック信号とデータパタンのタイミング関係が均一化されてなる、ことを特徴とする請 求項 2又は 3記載のテスト回路。
[5] 前記第 1の転送回路は、複数のフリップフロップを縦続接続して構成され、
前記第 2の転送回路は、複数のフリップフロップを縦続接続して構成され、 クロック供給源からのクロック信号を受ける、縦続接続された複数のクロックバッファ を備え、
前記複数の被測定チップ、前記第 1の転送回路及び前記第 2の転送回路の各段の フリップフロップには、対応する段のクロックバッファから出力されるクロック信号が供 給される、ことを特徴とする請求項 2又は 3記載のテスト回路。
[6] 複数の IP (Intellectual Property)コアを備えた半導体装置のテスト回路であつ て、
一の IPコアに印加されるデータパタンを被測定 IPコアにも併せて印加する手段と、 前記一の IPコアからの出力データと前記被測定 IPコアからの出力データが一致す るか否か比較する手段と、
を備えてレ、ることを特徴とするテスト回路。
[7] 前記被測定 IPコアへ印加するデータパタンを前段から受け後段に転送する第 1の 転送回路と、
前記被測定 IPコアの期待値パタンを前段から受け後段に転送する第 2の転送回路 と、
を備え、
前記被測定 IPコアの出力は、前記被測定 IPコアに対応して設けられた比較器にて 、対応する期待値パタンと比較され、
前記データパタンとして、予め定められた一の IPコアに与えるパタンを用い、 前記期待値パタンとして、前記一の IPコアの出力パタンを用いてなる、ことを特徴と する請求項 6記載のテスト回路。
[8] 前記第 1の転送回路は、前記一の IPコアに印加されるデータパタンをクロック信号 に応答して順次転送し、
複数の被測定 IPコアのうち一の被測定 IPコアには、前記一の IPコアに印加される データパタンが印加され、残りの被測定 IPコアの各々には、前記第 1の転送回路の 対応する段からのデータパタンが順次印加され、
前記第 2の転送回路は、前記一の IPコアからの出力データを、期待値パタンとして 、クロック信号に応答して順次転送し、
前記一の被測定 IPコアの出力データと、前記一の IPコアからの出力データとがー 致するか否か比較する比較器を備えるとともに、
前記残りの被測定 IPコアの各々に対応して、前記被測定 IPコアの出力データと前 記第 2の転送回路の対応する段からの期待値パタンとがー致するか否か比較する比 較器を備えてレ、る、ことを特徴とする請求項 7記載のテスト回路。
[9] 前記一の IPコアに与えるクロック信号を受け、前記複数の被測定 IPコア、前記第 1 の転送回路及び前記第 2の転送回路に、それぞれクロック信号を供給するクロック分 配回路を備え、前記複数の被測定 IPコア間で、被測定 IPコアに印加されるクロック信 号とデータパタンのタイミング関係が均一化されてなる、ことを特徴とする請求項 7又 は 8記載のテスト回路。
[10] 前記第 1の転送回路は、複数のフリップフロップを縦続接続して構成され、
前記第 2の転送回路は、複数のフリップフロップを縦続接続して構成され、 前記一の IPコアに与えるクロック信号を受ける、縦続接続された複数のクロックバッ ファを備え、
前記複数の被測定 IPコア、前記第 1の転送回路及び前記第 2の転送回路の各段 のフリップフロップには、対応する段のクロックバッファから出力されるクロック信号が 供給される、ことを特徴とする請求項 7又は 8記載のテスト回路。
[11] 複数の IP (Intellectual Property)コアを備えた半導体装置であって、
請求項 7乃至 10のいずれか一に記載のテスト回路を備えたことを特徴とする半導 体装置。
[12] BOST (Built Out Self Test)に実装されたチップに印加されるデータパタンを 被測定チップにも併せて印加する工程と、
前記被測定チップからの出力データと、前記 BOST内の前記チップからの出力デ ータとが一致するか否か比較する工程と、
を含む、ことを特徴とするテスト方法。
[13] 第 1の転送回路にて、前記 BOST内の前記チップに印加されるデータパタンをクロ ック信号に応答して順次転送する工程と、
複数の被測定チップのうち一の被測定チップには、前記 BOST内のチップに印加 されるデータパタンが印加され、残りの被測定チップの各々には、前記第 1の転送回 路の対応する段からのデータパタンが印加される工程と、
前記第 2の転送回路にて、前記 BOST内の前記チップからの出力データを、期待 値パタンとして、クロック信号に応答して順次転送する工程と、
前記一の被測定チップの出力データと、前記 BOST内の前記チップからの出力デ ータとが一致するか否か比較し、前記残りの被測定チップの各々に対応して、前記 被測定チップの出力データと前記第 2の転送回路の対応する段からの期待値パタン とが一致するか否か比較する工程と、
を含む、ことを特徴とする請求項 12記載のテスト方法。
[14] 複数の IP (Intellectual Property)コアを備えた半導体装置のテスト方法であつ て、
一の IPコアに印加されるデータパタンを併せて被測定 IPコアにも印加する工程と、 前記一の IPコアからの出力データと前記被測定 IPコアからの出力データとがー致 するか否か比較する工程と、
を含む、ことを特徴とするテスト方法。
[15] 第 1の転送回路にて、前記一の IPコアに印加されるデータパタンをクロック信号に 応答して順次転送する工程と、
複数の被測定 IPコアのうち一の被測定 IPコアには、前記一の IPコアに印加される データパタンが印加され、残りの被測定 IPコアの各々には、前記第 1の転送回路の 対応する段からのデータパタンが順次印加される工程と、 前記第 2の転送回路にて、前記一の IPコアからの出力データを、期待値パタンとし て、クロック信号に応答して順次転送する工程と、
前記一の被測定 IPコアの出力データと、前記一の IPコアからの出力データとがー 致するか否か比較し、前記残りの被測定 IPコアの各々に対応して、前記被測定 IPコ ァの出力データと前記第 2の転送回路の対応する段からの期待値パタンとがー致す るか否か比較する工程と、
含む、ことを特徴とする請求項 14記載のテスト方法。
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