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WO2007123054A1 - キャリブレーション装置、キャリブレーション方法、試験装置、及び試験方法 - Google Patents

キャリブレーション装置、キャリブレーション方法、試験装置、及び試験方法 Download PDF

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WO2007123054A1
WO2007123054A1 PCT/JP2007/058116 JP2007058116W WO2007123054A1 WO 2007123054 A1 WO2007123054 A1 WO 2007123054A1 JP 2007058116 W JP2007058116 W JP 2007058116W WO 2007123054 A1 WO2007123054 A1 WO 2007123054A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
jitter measurement
jitter
input
input signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2007/058116
Other languages
English (en)
French (fr)
Inventor
Masahiro Ishida
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Priority to JP2008512089A priority Critical patent/JP5008661B2/ja
Publication of WO2007123054A1 publication Critical patent/WO2007123054A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31708—Analysis of signal quality
    • G01R31/31709—Jitter measurements; Jitter generators

Definitions

  • the present invention relates to a calibration device, a calibration method, a test device, and a test method.
  • the present invention relates to a calibration device for calibrating a jitter measuring circuit that measures jitter of an input signal.
  • a circuit for measuring jitter on-chip measures the jitter of the high-frequency signal generated in the chip, converts the jitter amplitude of the signal under measurement into a voltage amplitude, and outputs the voltage amplitude.
  • the jitter value of the signal under measurement can be obtained by dividing the output amplitude of the jitter measurement circuit by the jitter output gain of the jitter measurement circuit.
  • the design value based on the circuit design is used for the jitter output gain of the jitter measurement circuit.
  • a signal having a known jitter of the chip external force is applied to the jitter measuring circuit and the output amplitude of the jitter measuring circuit is measured.
  • the on-chip high-frequency signal and the characteristics of the jitter measurement circuit are equivalent to those when measuring an on-chip high-frequency signal. It is necessary to input a signal having an equivalent frequency from an external force. However, it is difficult to supply a high frequency signal of, for example, several GHz from the input pin of the chip into the chip.
  • an object of the present invention is to provide a calibration device, a calibration method, a test device, and a test method that can solve the above-described problems.
  • This object is achieved by a combination of features described in the independent claims.
  • the subordinate clauses define further advantageous specific examples of the present invention.
  • a calibration device for calibrating a jitter measurement circuit that outputs a jitter measurement signal corresponding to a jitter amount included in an input signal.
  • a signal input unit for sequentially inputting a first input signal having a first period and a second input signal having a second period, and a jitter measurement circuit comprising: a first input signal and a second input signal;
  • a calibration device including a gain calculation unit that calculates a gain in a jitter measurement circuit based on a jitter measurement signal output for each of two input signals.
  • the jitter measurement circuit outputs, for each edge of the input signal, a jitter measurement signal indicating a level corresponding to the difference between the edge timing and the ideal edge timing, and the gain calculation unit Based on the level difference between the jitter measurement signals corresponding to the first input signal and the second input signal and the period difference between the first period and the second period.
  • the gain in the data measurement circuit may be calculated.
  • the gain calculation unit includes an initial adjustment unit that adjusts the jitter measurement circuit so that the level of the jitter measurement signal with respect to each edge of the first input signal is substantially constant, and a jitter measurement adjusted by the initial adjustment unit.
  • the calculation unit may calculate the gain in the jitter measurement circuit based on the slope of the envelope of the jitter measurement signal.
  • the gain calculation unit may further include a period measurement unit that measures the periods of the first input signal and the second input signal.
  • the signal input unit is provided on the same chip as the jitter measurement circuit, and generates a oscillation signal synchronized with a given reference signal, and changes the cycle of the reference signal input to the PLL.
  • a cycle controller that sequentially generates the first input signal and the second input signal.
  • the signal input unit is provided on the same chip as the jitter measurement circuit, generates a oscillation signal having a period corresponding to a given control voltage, and a voltage value of the control voltage input to the voltage control oscillator And a cycle control unit for sequentially generating the first input signal and the second input signal by changing.
  • the input unit is provided on the same chip as the jitter measurement circuit, and generates an oscillation signal having a period corresponding to the applied power supply voltage, and changes the voltage value of the power supply voltage applied to the oscillator to change the voltage value.
  • a cycle controller that sequentially generates the first input signal and the second input signal.
  • a calibration method for calibrating a jitter measurement circuit that outputs a jitter measurement signal according to a jitter amount included in an input signal.
  • a signal input stage for sequentially inputting a first input signal having a period of 2 and a second input signal having a second period, and a jitter measuring circuit for the first input signal and the second input signal.
  • a gain calculation stage for calculating a gain in the jitter measurement circuit based on the jitter measurement signals output respectively.
  • a test apparatus for testing a device under test wherein the jitter measurement circuit outputs a jitter measurement signal according to a jitter amount included in an output signal output from the device under test. And a determination unit that determines whether the device under test is good or bad based on the jitter measurement signal, and a calibration device that calibrates the jitter measurement circuit in advance.
  • a signal input unit that sequentially inputs a first input signal having a period of 1 and a second input signal having a second period; and a jitter measurement circuit that converts the first input signal and the second input signal
  • a gain calculating unit that calculates a gain in the jitter measurement circuit based on the jitter measurement signals respectively output.
  • a test method for testing a device under test wherein the jitter measurement step outputs a jitter measurement signal corresponding to a jitter amount included in an output signal output from the device under test. And a determination stage for determining pass / fail of the device under test based on the jitter measurement signal, and a calibration stage for calibrating the jitter measurement circuit in advance.
  • a signal input stage for sequentially inputting a first input signal having a period of 2 and a second input signal having a second period, and a jitter measurement circuit are provided for the first input signal and the second input signal.
  • FIG. 1 is a diagram showing an example of the configuration of a calibration apparatus 100 according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing an example of the configuration of a jitter measurement circuit 300.
  • FIG. 3 is a diagram showing an example of a waveform of a jitter measurement signal output from integrator 370.
  • FIG. 4A and FIG. 4B are diagrams showing examples of the first and second input signals generated by the signal input unit 10 and the waveforms of the respective jitter measurement signals.
  • FIG. 5A and FIG. 5B are diagrams showing other examples of the waveforms of the first and second input signals generated by the signal input unit 10 and the respective jitter measurement signals.
  • FIG. 6 is a diagram illustrating an example of the configuration of the gain calculation unit 50.
  • FIG. 7 is a diagram showing another example of the configuration of the gain calculation unit 50.
  • FIG. 8A, FIG. 8B, and FIG. 8C are diagrams showing an example of the configuration of the signal input unit 10.
  • FIG. 9 is a diagram showing another example of the configuration of the jitter measurement circuit 300.
  • FIG. 10 is a diagram showing an example of the operation of pulse generator 330 described in FIG.
  • FIG. 11 is a diagram showing another example of the configuration of the jitter measurement circuit 300.
  • FIG. 12 is a timing chart showing an example of the operation of the complementary data generator 340
  • FIG. 13 is a diagram showing an example of a configuration of a complementary data generator 340.
  • FIG. 14 is a diagram showing an example of the configuration of a test apparatus 400 according to an embodiment of the present invention.
  • FIG. 1 is a diagram showing an example of the configuration of a calibration apparatus 100 according to an embodiment of the present invention.
  • the calibration device 100 calibrates the jitter measurement circuit 300.
  • the jitter measurement circuit 300 is a circuit that measures, for example, the amplitude (jitter amount) of jitter contained in an input signal from the electronic device 200 and outputs a jitter measurement signal corresponding to the jitter amount.
  • the calibration of the jitter measurement circuit 300 means that the ratio of the signal level of the jitter measurement signal to the jitter amount included in the input signal of the jitter measurement circuit 300, that is, the jitter output gain is measured.
  • the electronic device 200 is a device such as a semiconductor circuit. Electronic devices
  • the 200 and the jitter measurement circuit 300 may be provided on the same chip. That is, the electronic device 200 and the jitter measurement circuit 300 may be provided in the same package.
  • the calibration apparatus 100 includes a signal input unit 10 and a gain calculation unit 50.
  • the signal input unit 10 sequentially inputs a first input signal having a first period and a second input signal having a second period to the jitter measurement circuit 300.
  • the first period and the second period may not be a predetermined period.
  • the first input signal and the second input signal should have known periods, as long as the difference in period is known.
  • the gain calculation unit 50 calculates the jitter output gain in the jitter measurement circuit 300 based on the jitter measurement signals output from the jitter measurement circuit 300 to the first input signal and the second input signal, respectively. calculate.
  • the jitter measurement circuit 300 outputs a jitter measurement signal having a signal level corresponding to a difference between, for example, ideal timing arranged at predetermined time intervals and edge timing of the input signal.
  • the jitter measurement circuit 300 determines whether there is no jitter in the input signal. If there is no jitter in the input signal, the jitter measurement circuit 300
  • a jitter measurement signal having a signal level corresponding to the difference from the period of the input signal is output.
  • the jitter measurement circuit 300 measures the difference between the time interval and the period of the input signal as jitter, and outputs a jitter measurement signal having a signal level obtained by multiplying the difference by the jitter output gain. Therefore, when the first and second input signals with different periods are input, the difference between the first and second periods becomes the difference in the input jitter amount, and the differential power of the signal level of each jitter measurement signal. The jitter amount difference is multiplied by the jitter output gain.
  • the gain calculation unit 50 outputs the jitter output of the jitter measurement circuit 300 based on the respective jitter measurement signals output from the jitter measurement circuit 300 with respect to the first and second input signals.
  • Gain can be calculated.
  • the gain calculation unit 50 calculates the jitter output gain of the jitter measurement circuit 300 by dividing the difference between the signal levels of the respective jitter measurement signals by the difference between the periods of the first and second input signals. It's okay.
  • the signal input unit 10 may notify the gain calculation unit 50 of the difference between the periods or the periods of the first and second input signals.
  • the calibration apparatus 100 further includes a switch 70 for switching whether an input signal from the electronic device 200 or an input signal from the signal input unit 10 is input to the jitter measurement circuit 300.
  • FIG. 2 is a diagram showing an example of the configuration of the jitter measurement circuit 300.
  • the jitter measuring circuit 300 in this example includes a pulse generator 330, a low-pass filter 350, and an integrator 370.
  • the pulse generator 330 outputs a pulse signal having a predetermined pulse width according to the edge of the input signal.
  • the pulse generator 330 includes a variable delay circuit 332 and an exclusive OR circuit 334.
  • the variable delay circuit 332 delays the input signal by a delay amount corresponding to the pulse width W that the pulse signal output from the pulse generator 330 should have.
  • the exclusive OR circuit 334 outputs an exclusive OR of the input signal and the signal output from the variable delay circuit 332.
  • the configuration of the pulse generator 330 is not limited to this configuration.
  • the pulse generator 330 can be configured using a logical product circuit or the like.
  • the low-pass filter 350 demodulates the periodic jitter of the input signal by removing the carrier frequency component of the input signal from the pulse signal.
  • the integrator 370 demodulates the timing jitter of the input signal by integrating the periodic jitter output from the low pass filter 350. For example, the integrator 370 increases the signal level at a predetermined increase rate while the pulse signal output from the pulse generator 330 indicates H logic, and outputs the signal at a predetermined decrease rate while the pulse signal indicates L logic. Outputs a jitter measurement signal whose level decreases.
  • the integrator 370 can demodulate the timing jitter of the input signal.
  • the operation of integrator 370 is not limited to this operation example.
  • the operation of integrator 370 is as long as it can demodulate the timing jitter of the input signal.
  • the integrator 370 in this example includes a source current source 372, a sink current source 376, a capacitor 378, and a charge / discharge control unit 374.
  • the source current source 372 generates a source current that defines the aforementioned increase rate of the jitter measurement signal
  • the sink current source 376 generates a sink current that defines the aforementioned decrease rate of the jitter measurement signal.
  • the capacitor 378 is charged and discharged by the source current source 372 and the sink current source 376 to generate a voltage level of the jitter measurement signal.
  • the charge / discharge control unit 374 charges the capacitor based on the source current while the pulse signal indicates H logic, and based on the current obtained by subtracting the source current force sink current while the pulse signal indicates L logic. Te capacitor Discharge.
  • FIG. 3 is a diagram illustrating an example of a waveform of the jitter measurement signal output from the integrator 370.
  • the pulse generator 330 in this example outputs a pulse signal in accordance with the rising edge and falling edge of the input signal.
  • the integrator 370 increases the signal level at a predetermined increase rate while the pulse signal indicates H logic, and the signal level increases at the predetermined decrease rate while indicating the pulse signal power logic. Outputs a reduced jitter measurement signal.
  • the jitter measurement signal is indicated by a dotted line.
  • the extreme value of the jitter signal indicated by the dotted line is at a predetermined level.
  • the local minimum value is a substantially zero level
  • the local maximum value is a constant level.
  • each extreme value has a difference ⁇ corresponding to the jitter amount with respect to the predetermined level as shown in FIG. That is, the jitter measurement signal indicates a signal level corresponding to the jitter amount included in the input signal.
  • the integrator 370 may further include a sample / hold circuit that samples and holds the signal level of the jitter measurement signal at a predetermined timing.
  • Sample and hold circuit while showing a logic signal ⁇ pulse generator 330 outputs, Outputs through the jitter measuring signal, while a signal pulse generator 330 outputs indicates L logic, the jitter measuring signal The signal level may be held and output.
  • the jitter measurement signal output by the sample and hold circuit has the waveform shown by the solid line in FIG.
  • the jitter measurement circuit 300 determines the difference between the edge timing and the ideal edge timing (0, ⁇ , 2 ⁇ ,%) For each edge of the input signal.
  • a jitter measurement signal with the corresponding level is output, and the ideal edge timing is to control the source current that defines the increase rate of the jitter measurement signal indicated by the dotted line and the sink current that defines the decrease rate. It can be adjusted from ⁇ .
  • FIGS. 4A and 4B are diagrams illustrating examples of the first and second input signals generated by the signal input unit 10 and the waveforms of the respective jitter measurement signals.
  • the first input The difference between the signal edge and the ideal edge timing increases by ⁇ 1 at each edge. Also, the difference between the edge of the second input signal and the ideal edge timing increases by ⁇ 2 at each edge.
  • the signal input unit 10 inputs the first input signal to the jitter measurement circuit 300.
  • the jitter measurement circuit 300 outputs a jitter measurement signal indicating a level corresponding to the difference between the edge timing and the ideal edge timing.
  • the level of the jitter measurement signal increases by ⁇ VI according to each edge of the first input signal.
  • ⁇ is obtained by multiplying ⁇ 1 by the jitter output gain of the jitter measurement circuit 300.
  • the gain calculation unit 50 may measure ⁇ .
  • the signal input unit 10 inputs the second input signal to the jitter measurement circuit 300.
  • the jitter measurement circuit 300 outputs a jitter measurement signal corresponding to the second input signal.
  • the level of the jitter measurement signal increases by AV2 in accordance with each edge of the second input signal.
  • AV2 is a value obtained by multiplying ⁇ 2 by the jitter output gain of the jitter measurement circuit 300.
  • the gain calculation unit 50 may measure AV2.
  • the gain calculation unit 50 can obtain the jitter output gain of the jitter measurement circuit 300 by dividing ⁇ by ⁇ .
  • the period difference ⁇ is notified from the signal input unit 10.
  • the jitter measurement circuit 300 Even if the absolute value of the period of each input signal and the ideal edge timing (0, ⁇ , 2 ⁇ ,... In the jitter measurement circuit 300 are unknown, the jitter measurement circuit A jitter output gain of 300 can be obtained.
  • the signal input unit 10 controls the period of a signal output from a PLL (Phase Looked Loop) circuit or the like provided on the same chip as the jitter measurement circuit 300, so that the first input A signal and a second input signal may be generated.
  • the signal input unit 10 may control the cycle of the first and second input signals by controlling the cycle of the reference signal supplied to the PLL circuit. .
  • the fluctuation amount of the period of the signal output from the PLL circuit in the chip can be accurately controlled based on the fluctuation amount of the period of the reference signal given to the PLL circuit from outside the chip.
  • the calibration apparatus 100 in this example accurately controls the period difference between the first and second input signals input to the jitter measurement circuit 300 by controlling the period of the reference signal applied to the PLL circuit or the like. Control. Then, as described above, the jitter output gain of the jitter measurement circuit 300 is calculated based on the period difference. Therefore, the jitter output gain of the jitter measurement circuit 300 can be obtained with high accuracy.
  • the gain calculation unit 50 accurately obtains the jitter output gain by dividing the level difference ⁇ by the period difference ⁇ . Can.
  • ⁇ A and AV 2 are determined by the Kenting 1 and Kenting 2 and the jitter contained in the respective input signals. For this reason, it is preferable to eliminate the influence of the jitter to obtain the jitter output gain with high accuracy.
  • the gain calculation unit 50 may calculate the gain in the jitter measurement circuit 300 based on the slope of the envelope of the jitter measurement signal. For example, the gain calculation unit 50 may calculate the gain in the jitter measurement circuit 300 based on the difference between the slopes of the envelopes ⁇ 1 and a 2 of the respective jitter measurement signals.
  • the envelope of the jitter measurement signal is an approximation of the peak group of each edge of the jitter measurement signal by a straight line, and the peak group of the jitter measurement signal is approximated by a straight line. It may be similar.
  • the slope of the envelope is proportional to the jitter output gain of the jitter measurement circuit 300. Even if the input signal has jitter, the random component of jitter does not affect the slope of the envelope if measurement is performed for a period in which the positive and negative components of the random component cancel each other.
  • the deterministic components of the jitter of each input signal are considered to be substantially equal, and the deterministic component of jitter is obtained by obtaining the difference in the slope of the envelope of each jitter measurement signal. The influence can be reduced. With this operation, the jitter output gain in the jitter measuring circuit 300 can be obtained with high accuracy.
  • FIG. 5A and FIG. 5B are diagrams showing other examples of the waveforms of the first and second input signals generated by the signal input unit 10 and the respective jitter measurement signals.
  • the calibration device 100 in this example uses the jitter measurement circuit 300 so that the jitter measurement signal power when the first input signal is input to the jitter measurement circuit 300 shows a substantially constant level. adjust.
  • the gain calculation unit 50 uses the ideal edge timing interval (0, ⁇ , 2 ⁇ , ⁇ force) in the jitter measurement circuit 300 described with reference to FIG.
  • the jitter measurement circuit 300 may be adjusted so as to match, and in this case, the gain calculation unit 50 determines the current values in the source current source 372 and the sink current source 376 so that the level of the jitter measurement signal is substantially constant. Please adjust!
  • the signal input unit 10 inputs the second input signal to the jitter measurement circuit 300.
  • the period of the second input signal is larger by ⁇ than the period of the first input signal.
  • the deviation of the timing of each rising edge of the second input signal from the ideal timing increases by ⁇ .
  • the signal level of the jitter measurement signal increases by ⁇ according to the rising edge of the second input signal.
  • ⁇ is a value obtained by multiplying ⁇ by the gain of the jitter measurement circuit 300.
  • ⁇ corresponds to the period difference ⁇ 2— ⁇ 1 between the first and second input signals described in FIG. 4, and ⁇ corresponds to AV2- ⁇ . Therefore, the gain calculation unit 50 can obtain the gain of the jitter measurement circuit 300 by dividing ⁇ by ⁇ . At this time, the gain calculation unit 50 receives the period difference ⁇ between the first and second input signals from the signal input unit 10. You may be notified.
  • the gain calculation unit 50 may determine the jitter output gain of the jitter measurement circuit 300 based on the slope of the envelope a of the jitter measurement signal. In this example, since the slope of the envelope of the jitter measurement signal corresponding to the first input signal is substantially zero, based on the slope of the envelope of the jitter measurement signal corresponding to the second input signal, The jitter output gain of the jitter measurement circuit 300 can be obtained.
  • the level of the jitter measurement signal is limited by the capacitance of the capacitor 378 shown in FIG. 2, for example. Therefore, when obtaining the jitter output gain based on the slope of the envelope of the jitter measurement signal, a very small ⁇ is set so that the level of the jitter measurement signal does not saturate within the predetermined measurement time. It is preferable.
  • FIG. 6 is a diagram illustrating an example of the configuration of the gain calculation unit 50. As described in FIG. 5, the gain calculation unit 50 in this example adjusts the jitter measurement circuit 300 so that the level of the jitter measurement signal corresponding to the first input signal becomes substantially constant.
  • the gain calculation unit 50 includes an initial adjustment unit 52 and a calculation unit 54.
  • the initial adjustment unit 52 adjusts the jitter measurement circuit 300 so that the level of the jitter measurement signal with respect to each edge of the first input signal becomes substantially constant. As described with reference to FIG. 5, the initial adjustment unit 52 may adjust the current values in the source current source 372 and the sink current source 376 of the jitter measurement circuit 300 so that the level of the jitter measurement signal becomes substantially constant. .
  • the calculation unit 54 calculates the level of the jitter measurement signal when the second input signal is input to the jitter measurement circuit 300 adjusted by the initial adjustment unit 52, and the period difference between the first and second input signals. Based on the above, the jitter output gain in the jitter measurement circuit 300 is calculated.
  • the calculation unit 54 may calculate the jitter output gain by the method described in FIG.
  • the initial adjustment unit 52 may notify the calculation unit 54 that the adjustment of the jitter measurement circuit 300 has been completed. Further, the signal input unit 10 may notify the calculation unit 54 of the period difference between the first and second input signals. Further, the calculation unit 54 may notify the jitter measurement circuit 300 of the calculated jitter output gain.
  • FIG. 7 is a diagram showing another example of the configuration of the gain calculation unit 50. As shown in FIG. The gain calculation unit 50 in this example is added to the configuration of the gain calculation unit 50 described in FIG. Prepare for. Other components have the same functions as the components described with the same reference numerals in FIG.
  • the period measuring unit 56 measures the periods of the first input signal and the second input signal. Further, the period measuring unit 56 may measure a period difference between the first and second input signals.
  • the calculation unit 54 calculates the jitter output gain of the jitter measurement circuit 300 based on the measurement result in the period measurement unit 56.
  • the jitter output gain of the jitter measuring circuit 300 can be calculated even when the setting of the period difference between the first and second input signals generated by the signal input unit 10 is unknown. .
  • FIG. 8A, FIG. 8B, and FIG. 8C are diagrams illustrating an example of the configuration of the signal input unit 10.
  • the signal input unit 10 illustrated in FIG. 8A includes a cycle control unit 12 and a PLL circuit 14.
  • the PLL circuit 14 is provided in the same chip as the jitter measurement circuit 300, and generates an oscillation signal synchronized with a given reference signal.
  • the PLL circuit 14 inputs the generated oscillation signal to the jitter measurement circuit 300 as an input signal.
  • the cycle control unit 12 sequentially generates first and second input signals having a cycle difference corresponding to a change in the cycle of the reference signal by changing the cycle of the reference signal input to the PLL circuit. .
  • the period difference between the first and second input signals input to the jitter measurement circuit 300 can be accurately controlled based on the fluctuation amount of the period of the reference signal.
  • the signal input unit 10 shown in FIG. 8B includes a cycle control unit 12 and a voltage controlled oscillator 16.
  • the voltage controlled oscillator 16 is provided in the same chip as the jitter measuring circuit 300, and generates an oscillation signal having a period corresponding to a given control voltage.
  • the voltage controlled oscillator 16 inputs the generated oscillation signal to the jitter measurement circuit 300 as an input signal.
  • the cycle control unit 12 changes the voltage value of the control voltage input to the voltage controlled oscillator 16 to thereby change the first and second input signals having a cycle difference corresponding to the fluctuation of the voltage value of the control voltage. Are generated sequentially.
  • the signal input unit 10 illustrated in FIG. 8C includes a cycle control unit 12 and an oscillator 18.
  • the oscillator 18 is provided in the same chip as the jitter measurement circuit 300, and generates an oscillation signal having a period corresponding to a supplied power supply voltage.
  • the oscillator 18 may be a ring oscillator, for example.
  • the oscillator 18 inputs the generated oscillation signal to the jitter measurement circuit 300 as an input signal.
  • the cycle control unit 12 sequentially generates first and second input signals having a cycle difference corresponding to fluctuations in the voltage value of the power supply voltage by changing the power supply voltage applied to the oscillator 18.
  • the period difference between the first and second input signals input to the jitter measurement circuit 300 can be accurately controlled based on the amount of fluctuation in the voltage value of the power supply voltage. .
  • FIG. 9 is a diagram showing another example of the configuration of the jitter measurement circuit 300.
  • the jitter measurement circuit 300 in this example is a circuit that outputs a jitter measurement signal obtained by demodulating the period jitter of an input signal, and includes a noise generator 330 and a low-pass filter 350.
  • the pulse generator 330 outputs a pulse signal having a predetermined pulse width according to the edge of the input signal.
  • the pulse generator 330 may be the same as the pulse generator 330 described in FIG.
  • the low-pass filter 350 demodulates the periodic jitter of the input signal by removing the carrier frequency component of the input signal from the pulse signal.
  • the low-pass filter 350 may be the same as the low-pass filter 350 described in FIG.
  • FIG. 10 is a diagram illustrating an example of the operation of the pulse generator 330 described in FIG.
  • the pulse generator 330 outputs a pulse signal having a predetermined pulse width W according to the rising edge of the input signal.
  • the jitter measurement circuit 300 further includes a sample / hold circuit that samples and holds the level of the jitter measurement signal output from the low-pass filter 350 at a period corresponding to the ideal period of the input signal. Also good.
  • FIG. 11 is a diagram showing another example of the configuration of the jitter measurement circuit 300.
  • the input signal is a data signal
  • the jitter measurement circuit 300 demodulates the jitter of the data signal.
  • the jitter measurement circuit 300 in this example includes a complementary data generator 340, an exclusive OR circuit 360, and a demodulation circuit 390.
  • the complementary data generator 340 generates a complementary data signal in which the data value transitions at a bit boundary where the data value of the data signal does not transition.
  • the exclusive OR circuit 360 outputs an exclusive OR of the data signal and the complementary data signal.
  • the demodulation circuit 390 demodulates the jitter of the signal output from the exclusive OR circuit 360.
  • the demodulating circuit 390 may have the same configuration as the jitter measuring circuit 300 described with reference to FIG. 9 and may have the same configuration as the jitter measuring circuit 300 described with reference to FIG. .
  • the jitter measurement circuit 300 may further include a switch 321 that switches whether to generate a complementary data signal of the input signal. When the input signal is not a data signal, the switch 321 inputs the input signal to the demodulation circuit 390. Type in 360
  • FIG. 12 is a timing chart showing an example of the operation of the complementary data generator 340.
  • Complementary data generator 340 receives the input data signal and generates a complementary data signal of the input data signal.
  • the phase generator signal is a signal in which an edge is provided for each boundary of the data section of the input data signal on condition that there is no transition of the data value of the input data signal at the boundary of the data section.
  • the complementary data signal is a signal in which the edges of the input data signal and the edge of the complementary data signal are arranged at the same time interval when they are arranged on the same time axis. Good.
  • the data section of the input data signal refers to a time during which one non-continuous data is held in the input data signal that is serially transmitted.
  • the data interval may be a bit interval of the input data signal or a symbol interval.
  • the data segment of the input data signal The interval is T, and the data pattern at time (0-6 ⁇ ) is 110001.
  • the interval (0— ⁇ , ⁇ —2 ⁇ , 3 ⁇ —4 ⁇ ,...) Is the data interval.
  • each data section is (0, T, 2 ⁇ , 3 ⁇ , ⁇ .
  • the data value of the input data signal transitions at the boundary of the data section (0, 2 ⁇ , 5 ⁇ ).
  • the data value of the input data signal does not transition at the boundary of the data interval ( ⁇ , 3 ⁇ , 4 ⁇ ), so that the complementary data generator 340 has the boundary of the data interval ( ⁇ , 3 ⁇ , 4 ⁇ ) generate complementary data signals with edges.
  • the edge timing of the input data signal is substantially the same as any one of timing (0, ⁇ , 2 ⁇ , ⁇ . It is preferable that the complementary data generator 340 generates a complementary data signal having an edge at the boundary of the data section where the edge of the input data signal does not exist, so that the edges of both the input data signal and the complementary data signal are considered.
  • the jitter measurement circuit 300 can operate at a substantially constant interval, reduce variations in output due to differences in the operation interval, etc., and accurately generate jitter. Can be demodulated.
  • the exclusive OR circuit 360 outputs an exclusive OR of the input data signal and the complementary data signal. As a result, it is possible to generate a signal in which edges are arranged at substantially constant intervals. Then, the jitter component of the input data signal is stored in the signal.
  • Demodulation circuit 390 outputs a pulse signal corresponding to the edge of the signal, and demodulates the jitter component based on the pulse signal.
  • FIG. 13 is a diagram showing an example of the configuration of the complementary data generator 340.
  • the complementary data generator 340 in this example includes a clock regenerator 341, a first D flip-flop 342, a second D flip-flop 343, a coincidence detector 344, a third D flip-flop 345, and a frequency divider 346.
  • the clock regenerator 341 generates a clock signal having substantially the same period as the data interval of the input data signal based on the input data signal.
  • the first D flip-flop 342 takes in the input data signal according to the clock signal and outputs it.
  • the second D flip-flop 343 takes in and outputs the signal output from the first D flip-flop 342 in accordance with the clock signal. That is, the second D flip-flop 343 delays the signal output from the first D flip-flop 342 by one period of the data interval of the input data signal and outputs the delayed signal.
  • the coincidence detector 344 is a coincidence signal indicating an H logic when the value of the signal output from the first D flip-flop 342 matches the value of the signal output from the second D flip-flop 343. Output the number.
  • the third D flip-flop 345 captures and outputs the signal output from the coincidence detector 344 according to the clock signal, and the internal data is reset by the output signal. In other words, when the third D flip-flop 345 receives the rising edge of the clock signal, and the signal received from the coincidence detector 344 indicates a logical value H, the third D flip-flop 345 is slightly smaller than the data interval of the input data signal. A pulse with a pulse width is output.
  • the frequency divider 346 divides the signal output from the third D flip-flop 345 by 2, and generates a complementary data signal.
  • dividing by two means generating a signal whose logical value transitions in accordance with either the rising edge or the falling edge of the signal output from the third D flip-flop 345.
  • the configuration of the complementary data generator 340 is not limited to the configuration example.
  • the complementary data generator 340 can have various configurations.
  • FIG. 14 is a diagram showing an example of the configuration of the test apparatus 400 according to the embodiment of the present invention.
  • the test apparatus 400 is an apparatus for testing an electronic device 200 such as a semiconductor circuit, and includes a jitter measurement circuit 300, a calibration apparatus 100, and a determination unit 410.
  • the jitter measurement circuit 300 and the calibration apparatus 100 are the same as the jitter measurement circuit 300 and the calibration apparatus 100 described with reference to FIGS.
  • determination unit 410 performs electronic measurement based on the jitter measurement signal output from jitter measurement circuit 300 and the jitter output gain calculated by calibration apparatus 100. Determine whether device 200 is good or bad. For example, the determination unit 410 determines whether the value obtained by dividing the level of the jitter measurement signal by the jitter output gain is within a predetermined range. Judge whether the electronic device 200 is good or bad based on it!
  • the jitter measurement circuit 300 may be provided in the electronic device 200.
  • the test apparatus 400 does not have to include the jitter measurement circuit 300.
  • the calibration apparatus 100 can accurately calculate the jitter output gain of the jitter measurement circuit 300. . Therefore, the quality of the electronic device 200 can be determined with high accuracy.
  • the jitter output gain of the jitter measuring circuit can be calculated with high accuracy.
  • the quality of the device under test can be judged accurately.
  • the jitter output gain of the jitter measurement circuit can be accurately calculated.

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Abstract

　入力信号に含まれるジッタ量に応じたジッタ測定信号を出力するジッタ測定回路をキャリブレーションするキャリブレーション装置であって、ジッタ測定回路に、第１の周期を有する第１の入力信号と、第２の周期を有する第２の入力信号とを順次入力する信号入力部と、ジッタ測定回路が、第１の入力信号及び第２の入力信号に対してそれぞれ出力するジッタ測定信号に基づいて、ジッタ測定回路におけるゲインを算出するゲイン算出部とを備えるキャリブレーション装置を提供する。

Description

明 細 書
キャリブレーション装置、キャリブレーション方法、試験装置、及び試験方 法
技術分野
[0001] 本発明は、キャリブレーション装置、キャリブレーション方法、試験装置、及び試験 方法に関する。特に本発明は、入力信号のジッタを測定するジッタ測定回路をキヤリ ブレーシヨンするキャリブレーション装置に関する。本出願は、下記の米国出願に関 連する。文献の参照による組み込みが認められる指定国については、下記の出願に 記載された内容を参照により本出願に組み込み、本出願の一部とする。
1.米国特許出願第 11Z407, 588 出願日 2006年 4月 20日
背景技術
[0002] 従来、オンチップでジッタを測定する回路が知られて 、る。当該回路は、チップ内 で生成される高周波信号のジッタを測定し、被測定信号のジッタ振幅を電圧振幅に 変換して出力する。
[0003] 被測定信号のジッタ値は、ジッタ測定回路の出力振幅をジッタ測定回路のジッタ出 力ゲインで除算することにより求めることができる。従来、ジッタ測定回路のジッタ出力 ゲインは、回路設計に基づく設計値が用いられている。また、他の方式として、チップ 外力 既知のジッタを有する信号をジッタ測定回路に与え、ジッタ測定回路の出力振 幅を測定する場合もある。
[0004] なお、現時点で先行技術文献の存在を認識して!/、な 、ので、先行技術文献に関 する記載を省略する。
発明の開示
発明が解決しょうとする課題
[0005] しかし、半導体の製造プロセスが微細化するに伴い、ジッタ測定回路のトランジスタ 、抵抗、容量等の回路要素の特性が、プロセス変動により大きくばらつくようになって いる。このため、実際のジッタ出力ゲインは設計値に対して大きな誤差を有してしまう [0006] また、チップ外部力 既知のジッタを有する信号を入力する方式では、ジッタ測定 回路の特性が、オンチップの高周波信号を測定する場合と同等となるように、オンチ ップの高周波信号と同等の周波数を有する信号を外部力 入力する必要がある。し かし、チップの入力ピンから、例えば数 GHz程度の高周波数の信号をチップ内に供 給することは困難である。
[0007] また係る場合には、高周波信号は容易に品質劣化するので、ジッタ測定回路に入 力される信号のジッタ振幅は、チップ外にお!/、て印加した信号のジッタ振幅と等しく ならない。このため、ジッタ測定回路に実際に入力される信号のジッタ振幅が不明確 となり、ジッタ出力ゲインを精度よく求めることが困難である。
[0008] また、信号品質を劣化させることなく高周波信号をジッタ測定回路に入力すれば、 ジッタ出力ゲインを精度よく求めることができるが、この場合、多大な設計コストを要す るという問題が生じる。
[0009] そこで本発明は、上記の課題を解決することのできるキャリブレーション装置、キヤリ ブレーシヨン方法、試験装置、及び試験方法を提供することを目的とする。この目的 は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従 属項は本発明の更なる有利な具体例を規定する。
課題を解決するための手段
[0010] 即ち、本発明の第 1の形態によると、入力信号に含まれるジッタ量に応じたジッタ測 定信号を出力するジッタ測定回路をキャリブレーションするキャリブレーション装置で あって、ジッタ測定回路に、第 1の周期を有する第 1の入力信号と、第 2の周期を有す る第 2の入力信号とを順次入力する信号入力部と、ジッタ測定回路が、第 1の入力信 号及び第 2の入力信号に対してそれぞれ出力するジッタ測定信号に基づ 、て、ジッ タ測定回路におけるゲインを算出するゲイン算出部とを備えるキャリブレーション装置 を提供する。
[0011] ジッタ測定回路は、入力信号のそれぞれのエッジに対して、当該エッジのタイミング と、理想的なエッジのタイミングとの差分に応じたレベルを示すジッタ測定信号を出力 し、ゲイン算出部は、第 1の入力信号及び第 2の入力信号に対応するそれぞれのジ ッタ測定信号のレベル差と、第 1の周期及び第 2の周期の周期差とに基づいて、ジッ タ測定回路におけるゲインを算出してよい。
[0012] ゲイン算出部は、第 1の入力信号のそれぞれのエッジに対するジッタ測定信号のレ ベルが略一定となるようにジッタ測定回路を調整する初期調整部と、初期調整部が 調整したジッタ測定回路に、第 2の入力信号を入力した場合のジッタ測定信号のレ ベルと、第 1の周期及び第 2の周期の周期差とに基づいて、ジッタ測定回路における ゲインを算出する算出部とを有してよい。
[0013] 算出部は、ジッタ測定信号の包絡線の傾きに基づいて、ジッタ測定回路におけるゲ インを算出してよい。
[0014] ゲイン算出部は、第 1の入力信号及び第 2の入力信号の周期を測定する周期測定 部を更に有してよい。
[0015] 信号入力部は、ジッタ測定回路と同一チップに設けられ、与えられる参照信号に同 期した発振信号を生成する PLL回路と、 PLLに入力する参照信号の周期を変化さ せることにより、第 1の入力信号及び第 2の入力信号を順次生成させる周期制御部と を有してよい。
[0016] 信号入力部は、ジッタ測定回路と同一チップに設けられ、与えられる制御電圧に応 じた周期の発振信号を生成する電圧制御発振器と、電圧制御発振器に入力する制 御電圧の電圧値を変化させることにより、第 1の入力信号及び第 2の入力信号を順次 生成させる周期制御部とを有してょ 、。
[0017] 入力部は、ジッタ測定回路と同一チップに設けられ、与えられる電源電圧に応じた 周期の発振信号を生成する発振器と、発振器に与える電源電圧の電圧値を変化さ せることにより、第 1の入力信号及び第 2の入力信号を順次生成させる周期制御部と を有してよい。
[0018] 本発明の第 2の形態においては、入力信号に含まれるジッタ量に応じたジッタ測定 信号を出力するジッタ測定回路をキャリブレーションするキャリブレーション方法であ つて、ジッタ測定回路に、第 1の周期を有する第 1の入力信号と、第 2の周期を有する 第 2の入力信号とを順次入力する信号入力段階と、ジッタ測定回路が、第 1の入力信 号及び第 2の入力信号に対してそれぞれ出力するジッタ測定信号に基づ 、て、ジッ タ測定回路におけるゲインを算出するゲイン算出段階とを備えるキャリブレーション方 法を提供する。
[0019] 本発明の第 3の形態においては、被試験デバイスを試験する試験装置であって、 被試験デバイスが出力する出力信号に含まれるジッタ量に応じたジッタ測定信号を 出力するジッタ測定回路と、ジッタ測定信号に基づ 、て被試験デバイスの良否を判 定する判定部と、ジッタ測定回路を予めキャリブレーションするキャリブレーション装 置とを備え、キャリブレーション装置は、ジッタ測定回路に、第 1の周期を有する第 1 の入力信号と、第 2の周期を有する第 2の入力信号とを順次入力する信号入力部と、 ジッタ測定回路が、第 1の入力信号及び第 2の入力信号に対してそれぞれ出力する ジッタ測定信号に基づいて、ジッタ測定回路におけるゲインを算出するゲイン算出部 とを有する試験装置を提供する。
[0020] 本発明の第 4の形態においては、被試験デバイスを試験する試験方法であって、 被試験デバイスが出力する出力信号に含まれるジッタ量に応じたジッタ測定信号を 出力するジッタ測定段階と、ジッタ測定信号に基づ 、て被試験デバイスの良否を判 定する判定段階と、ジッタ測定回路を予めキャリブレーションするキャリブレーション 段階とを備え、キャリブレーション段階は、ジッタ測定回路に、第 1の周期を有する第 1の入力信号と、第 2の周期を有する第 2の入力信号とを順次入力する信号入力段 階と、ジッタ測定回路が、第 1の入力信号及び第 2の入力信号に対してそれぞれ出 力するジッタ測定信号に基づいて、ジッタ測定回路におけるゲインを算出するゲイン 算出段階とを有する試験方法を提供する。
[0021] なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐこ れらの特徴群のサブコンビネーションも又発明となりうる。
図面の簡単な説明
[0022] [図 1]図 1は、本発明の実施形態に係るキャリブレーション装置 100の構成の一例を 示す図である。
[図 2]図 2は、ジッタ測定回路 300の構成の一例を示す図である。
[図 3]図 3は、積分器 370が出力するジッタ測定信号の波形の一例を示す図である。
[図 4]図 4A及び図 4Bは、信号入力部 10が生成する第 1及び第 2の入力信号、並び にそれぞれのジッタ測定信号の波形の一例を示す図である。 [図 5]図 5A及び図 5Bは、信号入力部 10が生成する第 1及び第 2の入力信号、並び にそれぞれのジッタ測定信号の波形の他の例を示す図である。
[図 6]図 6は、ゲイン算出部 50の構成の一例を示す図である。
[図 7]図 7は、ゲイン算出部 50の構成の他の例を示す図である。
[図 8]図 8A、図 8B、図 8Cは、信号入力部 10の構成の一例を示す図である。
[図 9]図 9は、ジッタ測定回路 300の構成の他の例を示す図である。
[図 10]図 10は、図 9において説明したパルス発生器 330の動作の一例を示す図であ る。
[図 11]図 11は、ジッタ測定回路 300の構成の他の例を示す図である。
[図 12]図 12は、相補データ生成器 340の動作の一例を示すタイミングチャートである
[図 13]図 13は、相補データ生成器 340の構成の一例を示す図である。
[図 14]図 14は、本発明の実施形態に係る試験装置 400の構成の一例を示す図であ る。
発明を実施するための最良の形態
[0023] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範隨こかかる発明を限定するものではなぐ又実施形態の中で説明されている特徴 の組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0024] 図 1は、本発明の実施形態に係るキャリブレーション装置 100の構成の一例を示す 図である。キャリブレーション装置 100は、ジッタ測定回路 300をキャリブレーションす る。ここで、ジッタ測定回路 300は、例えば電子デバイス 200からの入力信号に含ま れるジッタの振幅 (ジッタ量)を測定し、当該ジッタ量に応じたジッタ測定信号を出力 する回路である。また、ジッタ測定回路 300のキャリブレーションとは、ジッタ測定回路 300の入力信号に含まれるジッタ量に対するジッタ測定信号の信号レベルの比、即 ちジッタ出力ゲインを測定することをいう。
[0025] また、電子デバイス 200は、例えば半導体回路等のデバイスである。電子デバイス
200及びジッタ測定回路 300は、同一のチップに設けられてよい。即ち、電子デバイ ス 200及びジッタ測定回路 300は、同一のパッケージの内部に設けられてよい。 [0026] キャリブレーション装置 100は、信号入力部 10及びゲイン算出部 50を備える。信号 入力部 10は、ジッタ測定回路 300に、第 1の周期を有する第 1の入力信号と、第 2の 周期を有する第 2の入力信号とを順次入力する。ここで、信号入力部 10は、第 1の周 期及び第 2の周期とは、予め定められた周期でなくてもよい。つまり、第 1の入力信号 及び第 2の入力信号は、周期の差が既知であればよぐそれぞれの周期が既知でな くとちょい。
[0027] ゲイン算出部 50は、ジッタ測定回路 300が、第 1の入力信号及び第 2の入力信号 に対してそれぞれ出力するジッタ測定信号に基づいて、ジッタ測定回路 300におけ るジッタ出力ゲインを算出する。
[0028] ジッタ測定回路 300は、例えば所定の時間間隔で配置された理想タイミングと、入 力信号のエッジタイミングとの差分に応じた信号レベルのジッタ測定信号を出力する
。このため、入力信号にジッタがない場合、ジッタ測定回路 300は、当該時間間隔と
、入力信号の周期との差分に応じた信号レベルのジッタ測定信号を出力する。
[0029] つまり、ジッタ測定回路 300は、当該時間間隔と入力信号の周期との差分をジッタ として測定し、当該差分にジッタ出力ゲインを乗じた信号レベルのジッタ測定信号を 出力する。このため、周期の異なる第 1及び第 2の入力信号を入力した場合、第 1及 び第 2の周期の差分が入力されるジッタ量の差分となり、それぞれのジッタ測定信号 の信号レベルの差分力 当該ジッタ量の差分にジッタ出力ゲインを乗じたものとなる。
[0030] このため、ゲイン算出部 50は、第 1及び第 2の入力信号に対して、ジッタ測定回路 3 00が出力するそれぞれのジッタ測定信号に基づ 、て、ジッタ測定回路 300のジッタ 出力ゲインを算出することができる。例えばゲイン算出部 50は、それぞれのジッタ測 定信号の信号レベルの差分を、第 1及び第 2の入力信号の周期の差分で除算するこ とにより、ジッタ測定回路 300のジッタ出力ゲインを算出してよい。この場合、信号入 力部 10は、ゲイン算出部 50に当該周期の差分、又は第 1及び第 2の入力信号の周 期を通知してよい。
[0031] また、キャリブレーション装置 100は、ジッタ測定回路 300に電子デバイス 200から の入力信号、又は信号入力部 10からの入力信号のいずれを入力するかを切り替え るスィッチ 70を更に備えてょ 、。 [0032] 図 2は、ジッタ測定回路 300の構成の一例を示す図である。本例におけるジッタ測 定回路 300は、パルス発生器 330、低域通過フィルタ 350、及び積分器 370を有す る。パルス発生器 330は、入力信号のエッジに応じて予め定められたパルス幅のパ ルス信号を出力する。
[0033] パルス発生器 330は、可変遅延回路 332及び排他的論理和回路 334を有する。
可変遅延回路 332は、パルス発生器 330が出力するパルス信号が有するべきパルス 幅 Wに応じた遅延量で、入力信号を遅延させる。排他的論理和回路 334は、入力信 号と、可変遅延回路 332が出力する信号との排他的論理和を出力する。但し、パル ス発生器 330の構成は、当該構成に限定されない。例えばパルス発生器 330は、論 理積回路等を用いた構成をとることもできる。
[0034] 低域通過フィルタ 350は、パルス信号から、入力信号のキャリア周波数成分を除去 することにより、入力信号の周期ジッタを復調する。
[0035] 積分器 370は、低域通過フィルタ 350が出力する周期ジッタを積分することにより、 入力信号のタイミングジッタを復調する。例えば積分器 370は、パルス発生器 330が 出力するパルス信号が H論理を示す間、所定の増加率で信号レベルが増加し、当 該パルス信号が L論理を示す間、所定の減少率で信号レベルが減少するジッタ測定 信号を出力する。
[0036] このような動作により、積分器 370は、入力信号のタイミングジッタを復調することが できる。但し、積分器 370の動作は当該動作例には限定されない。積分器 370の動 作は、入力信号のタイミングジッタを復調できる動作であればょ 、。
[0037] 本例における積分器 370は、ソース電流源 372、シンク電流源 376、キャパシタ 37 8、及び充放電制御部 374を有する。ソース電流源 372は、ジッタ測定信号の上述し た増加率を規定するソース電流を生成し、シンク電流源 376は、ジッタ測定信号の上 述した減少率を規定するシンク電流を生成する。
[0038] キャパシタ 378は、ソース電流源 372及びシンク電流源 376によって充放電される ことにより、ジッタ測定信号の電圧レベルを生成する。また、充放電制御部 374は、パ ルス信号が H論理を示す間、ソース電流に基づいてキャパシタを充電し、パルス信号 が L論理を示す間、ソース電流力 シンク電流を減じた電流に基づ 、てキャパシタを 放電する。
[0039] このような構成により、入力信号のタイミングジッタを復調したジッタ測定信号を生成 することができる。
[0040] 図 3は、積分器 370が出力するジッタ測定信号の波形の一例を示す図である。また 、本例におけるパルス発生器 330は、入力信号の立ち上がりエッジ及び立ち下がり エッジに応じてパルス信号を出力する。
[0041] 上述したように、積分器 370は、パルス信号が H論理を示す間、所定の増加率で信 号レベルが増加し、パルス信号力 論理を示す間、所定の減少率で信号レベルが減 少するジッタ測定信号を出力する。図 3においては、当該ジッタ測定信号を点線で示 す。
[0042] 入力信号にジッタがない場合、点線で示されるジッタ信号の極値は所定のレベルと なる。例えば、極小値は略零のレベルとなり、極大値は一定のレベルとなる。しかし、 入力信号にタイミングジッタがある場合、図 3に示すようにそれぞれの極値は、当該所 定のレベルに対してジッタ量に応じた差分 Δνを有する。即ち、ジッタ測定信号は、 入力信号に含まれるジッタ量に応じた信号レベルを示す。
[0043] また、積分器 370は、ジッタ測定信号の信号レベルを所定のタイミングでサンプル' ホールドするサンプル ·ホールド回路を更に有してよい。サンプル ·ホールド回路は、 パルス発生器 330が出力する信号が Η論理を示す間、ジッタ測定信号を通過して出 力し、パルス発生器 330が出力する信号が L論理を示す間、ジッタ測定信号の信号 レベルをホールドして出力してよい。この場合、サンプル 'ホールド回路が出力するジ ッタ測定信号は、図 3にお ヽて実線で示す波形となる。
[0044] このように、ジッタ測定回路 300は、入力信号のそれぞれのエッジに対して、当該ェ ッジのタイミングと、理想的なエッジのタイミング（0、 Τ、 2Τ、 · · との差分に応じたレ ベルを示すジッタ測定信号を出力する。理想的なエッジのタイミングは、点線で示す ジッタ測定信号の増加率を規定するソース電流と、減少率を規定するシンク電流を 帘 U御すること〖こより調整することができる。
[0045] 図 4Α及び図 4Βは、信号入力部 10が生成する第 1及び第 2の入力信号、並びにそ れぞれのジッタ測定信号の波形の一例を示す図である。本例において、第 1の入力 信号のエッジと、理想的なエッジのタイミングとの差分は、各エッジにおいて ΔΤ1ず つ増加する。また、第 2の入力信号のエッジと、理想的なエッジのタイミングとの差分 は、各エッジにおいて ΔΤ2ずつ増加する。
[0046] まず、図 4Aに示すように、信号入力部 10は、第 1の入力信号をジッタ測定回路 30 0に入力する。ジッタ測定回路 300は、第 1の入力信号のそれぞれのエッジに対して 、当該エッジのタイミングと、理想的なエッジのタイミングとの差分に応じたレベルを示 すジッタ測定信号を出力する。ここで、ジッタ測定信号のレベルは、第 1の入力信号 のそれぞれのエッジに応じて、 Δ VIずつ増加する。 Δνΐは、 ΔΤ1にジッタ測定回 路 300のジッタ出力ゲインを乗じた値となる。このとき、ゲイン算出部 50は、 Δνΐを測 定してよい。
[0047] 次に、図 4Βに示すように、信号入力部 10は、第 2の入力信号をジッタ測定回路 30 0に入力する。ジッタ測定回路 300は、第 2の入力信号に対応するジッタ測定信号を 出力する。ここで、ジッタ測定信号のレベルは、第 2の入力信号のそれぞれのエッジ に応じて、 AV2ずつ増加する。 AV2は、 ΔΤ2にジッタ測定回路 300のジッタ出力 ゲインを乗じた値となる。このとき、ゲイン算出部 50は、 AV2を測定してよい。
[0048] ジッタ測定回路 300のジッタ出力ゲインは、入力されるジッタの変動に対する、ジッ タ測定信号の信号レベルの変動の比で定まる。第 1及び第 2の入力信号におけるジ ッタの変動は、上述したように第 1及び第 2の入力信号の周期の差 ΔΤ= ΔΤ2- Δ T1に対応する。
[0049] また、当該ジッタの変動に対する、ジッタ測定信号の信号レベルの変動は、 Δν=
AV2- Δ VIに対応するので、ゲイン算出部 50は、 Δνを ΔΤで除算することにより 、ジッタ測定回路 300のジッタ出力ゲインを求めることができる。ここで、周期の差 ΔΤ は、信号入力部 10から通知される。
[0050] このような動作により、それぞれの入力信号の周期の絶対値、及びジッタ測定回路 300における理想的なエッジのタイミング（0、 Τ、 2Τ、 · · が不知であっても、ジッタ 測定回路 300のジッタ出力ゲインを求めることができる。
[0051] また、信号入力部 10は、ジッタ測定回路 300と同一チップに設けられた PLL (Phas e Looked Loop)回路等が出力する信号の周期を制御することにより、第 1の入力 信号及び第 2の入力信号を生成してよい。例えば、 PLL回路が出力する信号の周期 を制御する場合、信号入力部 10は、 PLL回路に与える参照信号の周期を制御する ことにより、第 1及び第 2の入力信号の周期を制御してよい。
[0052] チップ外力もの信号をジッタ測定回路 300に入力した場合、信号劣化により、ジッタ 測定回路 300に入力される信号の周期の絶対値を精確に制御することは困難である 。また、チップ内の PLL回路が出力する信号の周期をチップ外から制御した場合で あっても、 PLL回路が実際に出力する信号の周期の絶対値を精確に制御することは 困難である。
[0053] これに対し、チップ内の PLL回路が出力する信号の周期の変動量は、チップ外か ら PLL回路に与える参照信号の周期の変動量に基づいて、精確に制御することがで きる。
[0054] 本例におけるキャリブレーション装置 100は、例えば PLL回路等に与える参照信号 の周期を制御することにより、ジッタ測定回路 300に入力する第 1及び第 2の入力信 号の周期差を精度よく制御する。そして、上述したように、ジッタ測定回路 300のジッ タ出力ゲインを、当該周期差に基づいて算出する。このため、ジッタ測定回路 300の ジッタ出力ゲインを精度よく求めることができる。
[0055] また、第 1及び第 2の入力信号にジッタがない場合、上述したようにゲイン算出部 50 は、レベル差 Δνを周期差 ΔΤで除算することにより、ジッタ出力ゲインを精度よく求 めることができる。しかし、入力信号にジッタが含まれている場合、 Δνΐ及び A V2は 、 厶丁1及び厶丁2と、それぞれの入力信号に含まれるジッタで定まる。このため、精度 よくジッタ出力ゲインを求めるベぐ当該ジッタの影響を排除することが好ましい。
[0056] ゲイン算出部 50は、ジッタ測定信号の包絡線の傾きに基づ 、て、ジッタ測定回路 3 00におけるゲインを算出してよい。例えばゲイン算出部 50は、それぞれのジッタ測 定信号の包絡線 α 1、 a 2の傾きの差分に基づいて、ジッタ測定回路 300におけるゲ インを算出してよい。
[0057] ジッタ測定信号の包絡線とは、例えば図 4に示すように、ジッタ測定信号の各エッジ の頂点群を直線で近似したものであってよぐジッタ測定信号のピーク群を直線で近 似したものであってもよい。 [0058] 入力信号にジッタがない場合、当該包絡線の傾きはジッタ測定回路 300のジッタ出 力ゲインに比例する。また、入力信号にジッタがある場合であっても、ランダム成分の 正負の成分がぉ互 、キャンセルする程度の期間測定すれば、ジッタのランダム成分 は包絡線の傾きに影響を与えな ヽ。
[0059] そして、また、それぞれの入力信号のジッタの確定成分は略等 、と考えられ、そ れぞれのジッタ測定信号の包絡線の傾きの差分を求めることにより、ジッタの確定成 分の影響を低減することができる。このような動作により、ジッタ測定回路 300におけ るジッタ出力ゲインを精度よく求めることができる。
[0060] 図 5A及び図 5Bは、信号入力部 10が生成する第 1及び第 2の入力信号、並びにそ れぞれのジッタ測定信号の波形の他の例を示す図である。本例におけるキヤリブレ ーシヨン装置 100は、図 5Aに示すように、第 1の入力信号をジッタ測定回路 300に入 力した場合のジッタ測定信号力 略一定のレベルを示すように、ジッタ測定回路 300 を調整する。
[0061] 例えばゲイン算出部 50は、図 3に関連して説明したジッタ測定回路 300における理 想的なエッジのタイミング間隔 (0、 Τ、 2Τ、 · · 力 第 1の入力信号の周期と略一致 するように、ジッタ測定回路 300を調整してよい。この場合、ゲイン算出部 50は、ジッ タ測定信号のレベルが略一定となるように、ソース電流源 372及びシンク電流源 376 における電流値を調整してよ!、。
[0062] 次に、図 5Βに示すように、信号入力部 10は、第 2の入力信号をジッタ測定回路 30 0に入力する。第 2の入力信号の周期は、第 1の入力信号の周期に対して ΔΤだけ大 きいとする。この場合、理想的なタイミングに対する、第 2の入力信号のそれぞれの立 ち上がりエッジのタイミングのずれは、 ΔΤずつ増加する。また、ジッタ測定信号の信 号レベルは、第 2の入力信号の立ち上がりエッジに応じて Δνずつ増加する。このと き、 Δνは、 ΔΤにジッタ測定回路 300のゲインを乗じた値となる。
[0063] ΔΤは、図 4において説明した第 1及び第 2の入力信号の周期差 ΔΤ2— ΔΤ1に対 応し、 Δνは、 AV2— Δνΐに対応する。このため、ゲイン算出部 50は、 Δνを ΔΤ で除算することにより、ジッタ測定回路 300のゲインを求めることができる。このとき、 ゲイン算出部 50には、第 1及び第 2の入力信号の周期差 ΔΤが、信号入力部 10から 通知されてよい。
[0064] また、本例にぉ 、ても、ゲイン算出部 50は、ジッタ測定信号の包絡線 aの傾きに基 づいてジッタ測定回路 300のジッタ出力ゲインを求めてもよい。本例においては、第 1の入力信号に対応するジッタ測定信号の包絡線の傾きは略零であるので、第 2の 入力信号に対応するジッタ測定信号の包絡線の傾きに基づ 、て、ジッタ測定回路 3 00のジッタ出力ゲインを求めることができる。
[0065] また、ジッタ測定信号のレベルは、例えば図 2に示したキャパシタ 378の容量により 制限される。このため、ジッタ測定信号の包絡線の傾きに基づいてジッタ出力ゲイン を求める場合、所定の測定時間内にお 、てジッタ測定信号のレベルが飽和しな 、程 度に、微小な ΔΤを設定することが好ましい。
[0066] 図 6は、ゲイン算出部 50の構成の一例を示す図である。本例におけるゲイン算出 部 50は、図 5において説明したように、第 1の入力信号に対応するジッタ測定信号の レベルが略一定となるようにジッタ測定回路 300を調整する。
[0067] ゲイン算出部 50は、初期調整部 52及び算出部 54を有する。初期調整部 52は、第 1の入力信号のそれぞれのエッジに対するジッタ測定信号のレベルが略一定となるよ うに、ジッタ測定回路 300を調整する。初期調整部 52は、図 5において説明したよう に、ジッタ測定信号のレベルが略一定となるように、ジッタ測定回路 300のソース電 流源 372及びシンク電流源 376における電流値を調整してよい。
[0068] 算出部 54は、初期調整部 52が調整したジッタ測定回路 300に、第 2の入力信号を 入力した場合のジッタ測定信号のレベルと、第 1及び第 2の入力信号の周期差とに 基づいて、ジッタ測定回路 300におけるジッタ出力ゲインを算出する。算出部 54は、 図 5において説明した方法により、ジッタ出力ゲインを算出してよい。
[0069] また、初期調整部 52は、ジッタ測定回路 300の調整が終了した旨を算出部 54に通 知してよい。また、信号入力部 10は、第 1及び第 2の入力信号の周期差を算出部 54 に通知してよい。また、算出部 54は、算出したジッタ出力ゲインを、ジッタ測定回路 3 00に通知してよい。
[0070] 図 7は、ゲイン算出部 50の構成の他の例を示す図である。本例におけるゲイン算出 部 50は、図 6において説明したゲイン算出部 50の構成にカ卩え、周期測定部 56を更 に備える。他の構成要素は、図 6において同一の符号を付して説明した構成要素と 同一の機能を有する。
[0071] 周期測定部 56は、第 1の入力信号及び第 2の入力信号の周期を測定する。また、 周期測定部 56は、第 1及び第 2の入力信号の周期差を測定してもよい。算出部 54は 、周期測定部 56における測定結果に基づいて、ジッタ測定回路 300のジッタ出力ゲ インを算出する。
[0072] このような構成により、信号入力部 10が生成する第 1及び第 2の入力信号の周期差 の設定が不知であっても、ジッタ測定回路 300のジッタ出力ゲインを算出することが できる。
[0073] 図 8A、図 8B、図 8Cは、信号入力部 10の構成の一例を示す図である。
[0074] 図 8Aに示す信号入力部 10は、周期制御部 12及び PLL回路 14を有する。 PLL回 路 14は、ジッタ測定回路 300と同一チップ内に設けられ、与えられる参照信号に同 期した発振信号を生成する。 PLL回路 14は、生成した発振信号を、入力信号として ジッタ測定回路 300に入力する。
[0075] 周期制御部 12は、 PLL回路に入力する参照信号の周期を変化させることにより、 参照信号の周期の変動に応じた周期差を有する第 1及び第 2の入力信号を順次生 成させる。
[0076] このような構成により、ジッタ測定回路 300に入力する第 1及び第 2の入力信号の周 期差を、参照信号の周期の変動量に基づ 、て精度よく制御することができる。
[0077] 図 8Bに示す信号入力部 10は、周期制御部 12及び電圧制御発振器 16を有する。
電圧制御発振器 16は、ジッタ測定回路 300と同一チップ内に設けられ、与えられる 制御電圧に応じた周期の発振信号を生成する。電圧制御発振器 16は、生成した発 振信号を、入力信号としてジッタ測定回路 300に入力する。
[0078] 周期制御部 12は、電圧制御発振器 16に入力する制御電圧の電圧値を変化させる ことにより、制御電圧の電圧値の変動に応じた周期差を有する第 1及び第 2の入力信 号を順次生成させる。
[0079] このような構成により、ジッタ測定回路 300に入力する第 1及び第 2の入力信号の周 期差を、制御電圧の電圧値の変動量に基づ 、て精度よく制御することができる。 [0080] 図 8Cに示す信号入力部 10は、周期制御部 12及び発振器 18を有する。発振器 18 は、ジッタ測定回路 300と同一チップ内に設けられ、与えられる電源電圧に応じた周 期の発振信号を生成する。発振器 18は、例えばリングオシレータ等であってよい。発 振器 18は、生成した発振信号を、入力信号としてジッタ測定回路 300に入力する。
[0081] 周期制御部 12は、発振器 18に与える電源電圧を変化させることにより、電源電圧 の電圧値の変動に応じた周期差を有する第 1及び第 2の入力信号を順次生成させる
[0082] このような構成により、ジッタ測定回路 300に入力する第 1及び第 2の入力信号の周 期差を、電源電圧の電圧値の変動量に基づ 、て精度よく制御することができる。
[0083] 図 9は、ジッタ測定回路 300の構成の他の例を示す図である。本例におけるジッタ 測定回路 300は、入力される信号の周期ジッタを復調したジッタ測定信号を出力す る回路であり、ノ ルス発生器 330及び低域通過フィルタ 350を有する。
[0084] パルス発生器 330は、入力信号のエッジに応じて予め定められたパルス幅のパル ス信号を出力する。パルス発生器 330は、図 2において説明したパルス発生器 330と 同一であってよい。
[0085] 低域通過フィルタ 350は、パルス信号から、入力信号のキャリア周波数成分を除去 することにより、入力信号の周期ジッタを復調する。低域通過フィルタ 350は、図 2に ぉ 、て説明した低域通過フィルタ 350と同一であってよ!/、。
[0086] 図 10は、図 9において説明したパルス発生器 330の動作の一例を示す図である。
本例においてパルス発生器 330は、入力信号の立ち上がりエッジに応じて予め定め られたパルス幅 Wのパルス信号を出力する。
[0087] 係るパルス信号から、入力信号のキャリア周波数成分を除去することにより、入力信 号の周期ジッタに応じたジッタ測定信号を生成することができる。また、ジッタ測定回 路 300は、低域通過フィルタ 350が出力するジッタ測定信号のレベルを、入力信号 の理想周期に応じた周期でサンプル ·ホールドして出力するサンプル ·ホールド回路 を更に有してもよい。
[0088] また、ジッタ測定回路 300が入力信号の周期ジッタを測定する場合、信号入力部 1 0は、サイクル毎に周期が漸増又は漸減する入力信号を生成してよい。 [0089] 図 11は、ジッタ測定回路 300の構成の他の例を示す図である。本例において入力 信号はデータ信号であり、ジッタ測定回路 300は、当該データ信号のジッタを復調す る。本例におけるジッタ測定回路 300は、相補データ生成器 340、排他的論理和回 路 360、及び復調回路 390を有する。
[0090] 相補データ生成器 340は、データ信号のデータ値が遷移しないビット境界で、デー タ値が遷移する相補データ信号を生成する。
[0091] 排他的論理和回路 360は、データ信号と相補データ信号との排他的論理和を出力 する。
[0092] 復調回路 390は、排他的論理和回路 360が出力する信号のジッタを復調する。復 調回路 390は、図 2に関連して説明したジッタ測定回路 300と同一の構成を有してよ ぐ図 9に関連して説明したジッタ測定回路 300と同一の構成を有してもよい。
[0093] また、ジッタ測定回路 300は、入力信号の相補データ信号を生成するか否かを切り 替えるスィッチ 321を更に有してよい。スィッチ 321は、入力信号がデータ信号でな い場合、当該入力信号を復調回路 390に入力し、入力信号がデータ信号である場 合、当該入力信号を相補データ生成器 340及び排他的論理和回路 360に入力する
[0094] 図 12は、相補データ生成器 340の動作の一例を示すタイミングチャートである。相 補データ生成器 340は、入力データ信号を受け取り、入力データ信号の相補データ 信号 (complementary data signal)を生成する。相ネ甫ァータ信号とは、入力テータ信号 のデータ区間の境界毎に、当該データ区間の境界において入力データ信号のデー タ値の遷移が無いことを条件としてエッジが設けられる信号である。例えば、相補デ ータ信号は、入力データ信号のエッジと、相補データ信号のエッジとを同一の時間軸 に並べた場合に、これらのエッジが略同一の時間間隔で配列される信号であってよ い。また、入力データ信号のデータ区間とは、例えばシリアル伝送される入力データ 信号において連続しない一つのデータが保持される時間を指す。また、多値化して 伝送される入力データ信号にぉ 、ては、シンボルのデータが保持される時間を指し てもよい。つまり、データ区間とは、入力データ信号のビット間隔であってよぐまたシ ンボル間隔であってもよい。例えば、図 12においては、入力データ信号のデータ区 間は Tであり、時間（0— 6Τ)におけるデータパターンは、 110001である。
[0095] 図 12に示した例においては、区間（0— Τ、 Τ— 2Τ、 3Τ— 4Τ、 · · ·)が、データ区間
(Dl、 D2、 D3、 · · -)に対応する。また、それぞれのデータ区間の境界は、（0、 T、 2 Τ、 3Τ、 · · である。本例において、データ区間の境界（0、 2Τ、 5Τ)で、入力データ 信号のデータ値が遷移し、データ区間の境界 (Τ、 3Τ、 4Τ)において、入力データ信 号のデータ値が遷移しない。このため、相補データ生成器 340は、入力データ信号 のエッジが存在しないデータ区間の境界 (Τ、 3Τ、 4Τ)においてエッジを有する相補 データ信号を生成する。
[0096] 入力データ信号は、略一定のデータ区間を有するので、入力データ信号のエッジ のタイミングは、タイミング (0、 Τ、 2Τ、 · · のいずれかと略同一となる。このような場 合、相補データ生成器 340は、入力データ信号のエッジが存在しないデータ区間の 境界で、エッジを有する相補データ信号を生成することが好ましい。これにより、入力 データ信号及び相補データ信号の双方のエッジを考慮すると、略一定間隔にエッジ が配列される。このような動作により、ジッタ測定回路 300は、略一定間隔で動作する ことができ、動作間隔等の差異による出力のバラツキを低減し、精度よくジッタを復調 することができる。
[0097] 排他的論理和回路 360は、入力データ信号及び相補データ信号の排他的論理和 を出力する。これにより、略一定間隔にエッジが配列された信号を生成することがで きる。そして、当該信号には、入力データ信号のジッタ成分が保存される。
[0098] 復調回路 390は、当該信号のエッジに応じたパルス信号を出力し、当該パルス信 号に基づ ヽてジッタ成分を復調する。
[0099] 図 13は、相補データ生成器 340の構成の一例を示す図である。本例における相補 データ生成器 340は、クロック再生器 341、第 1の Dフリップフロップ 342、第 2の Dフ リップフロップ 343、一致検出器 344、第 3の Dフリップフロップ 345、及び分周器 346 を有する。
[0100] クロック再生器 341は、入力データ信号に基づいて、入力データ信号のデータ区間 と略同一の周期を有するクロック信号を生成する。第 1の Dフリップフロップ 342は、入 力データ信号を、当該クロック信号に応じて取り込み、出力する。 [0101] 第 2の Dフリップフロップ 343は、第 1の Dフリップフロップ 342が出力する信号を、当 該クロック信号に応じて取り込み、出力する。つまり、第 2の Dフリップフロップ 343は、 第 1の Dフリップフロップ 342が出力する信号を、入力データ信号のデータ区間の 1 周期分遅延させて出力する。
[0102] 一致検出器 344は、第 1の Dフリップフロップ 342が出力する信号の値と、第 2の D フリップフロップ 343が出力する信号の値とがー致した場合に H論理を示す一致信 号を出力する。
[0103] 第 3の Dフリップフロップ 345は、一致検出器 344が出力する信号を、当該クロック 信号に応じて取り込んで出力し、当該出力信号により内部データがリセットされる。つ まり、第 3の Dフリップフロップ 345は、当該クロック信号の立ち上がりエッジを受け取 つたときに、一致検出器 344から受け取る信号が論理値 Hを示す場合に、入力デー タ信号のデータ区間より短い微少パルス幅のパルスを出力する。
[0104] 分周器 346は、第 3の Dフリップフロップ 345が出力する信号を 2分周し、相補デー タ信号を生成する。ここで 2分周とは、第 3の Dフリップフロップ 345が出力する信号の 立ち上がりエッジ、又は立ち下がりエッジのいずれかに応じて論理値が遷移する信 号を生成することをいう。
[0105] このような構成により、入力データ信号の相補データ信号を容易に生成することが できる。また、相補データ生成器 340の構成は、当該構成例には限定されない。相 補データ生成器 340は、多様な構成を有することができる。
[0106] 図 14は、本発明の実施形態に係る試験装置 400の構成の一例を示す図である。
試験装置 400は、半導体回路等の電子デバイス 200を試験する装置であって、ジッ タ測定回路 300、キャリブレーション装置 100、及び判定部 410を備える。ジッタ測定 回路 300及びキャリブレーション装置 100は、図 1から図 13において説明したジッタ 測定回路 300及びキャリブレーション装置 100と同一である。
[0107] 判定部 410は、電子デバイス 200が出力する被測定信号に対して、ジッタ測定回 路 300が出力するジッタ測定信号と、キャリブレーション装置 100が算出したジッタ出 力ゲインに基づいて、電子デバイス 200の良否を判定する。例えば判定部 410は、 ジッタ測定信号のレベルをジッタ出力ゲインで除算した値力 所定の範囲内であるか 否かに基づ 、て電子デバイス 200の良否を判定してよ!、。
[0108] また、ジッタ測定回路 300は、電子デバイス 200の内部に設けられていてもよい。こ の場合、試験装置 400は、ジッタ測定回路 300を備えなくともよい。上述したように、 電子デバイス 200の内部にジッタ測定回路 300が設けられている場合であっても、キ ヤリブレーシヨン装置 100は、ジッタ測定回路 300のジッタ出力ゲインを精度よく算出 することができる。このため、電子デバイス 200の良否を精度よく判定することができ る。
[0109] 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改 良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範 囲に含まれ得ることが、請求の範囲の記載から明らかである。
[0110] 上記説明から明らかなように、本発明によれば、ジッタ測定回路のジッタ出力ゲイン を精度よく算出することができる。また、被試験デバイスの良否を精度よく判定するこ とがでさる。
[0111] 特に、ジッタ測定回路が被試験デバイスの内部に設けられている場合に、ジッタ測 定回路のジッタ出力ゲインを精度よく算出することができる。

Claims

請求の範囲
[1] 入力信号に含まれるジッタ量に応じたジッタ測定信号を出力するジッタ測定回路を キャリブレーションするキャリブレーション装置であって、
前記ジッタ測定回路に、第 1の周期を有する第 1の前記入力信号と、第 2の周期を 有する第 2の前記入力信号とを順次入力する信号入力部と、
前記ジッタ測定回路が、前記第 1の入力信号及び前記第 2の入力信号に対してそ れぞれ出力する前記ジッタ測定信号に基づ 、て、前記ジッタ測定回路におけるゲイ ンを算出するゲイン算出部と
を備えるキャリブレーション装置。
[2] 前記ジッタ測定回路は、前記入力信号のそれぞれのエッジに対して、当該エッジの タイミングと、理想的なエッジのタイミングとの差分に応じたレベルを示す前記ジッタ 測定信号を出力し、
前記ゲイン算出部は、前記第 1の入力信号及び前記第 2の入力信号に対応するそ れぞれの前記ジッタ測定信号のレベル差と、前記第 1の周期及び前記第 2の周期の 周期差とに基づいて、前記ジッタ測定回路におけるゲインを算出する
請求項 1に記載のキャリブレーション装置。
[3] 前記ゲイン算出部は、
前記第 1の入力信号のそれぞれのエッジに対する前記ジッタ測定信号のレベルが 略一定となるように前記ジッタ測定回路を調整する初期調整部と、
前記初期調整部が調整した前記ジッタ測定回路に、前記第 2の入力信号を入力し た場合の前記ジッタ測定信号のレベルと、前記第 1の周期及び前記第 2の周期の周 期差とに基づいて、前記ジッタ測定回路におけるゲインを算出する算出部と を有する請求項 2に記載のキャリブレーション装置。
[4] 前記算出部は、前記ジッタ測定信号の包絡線の傾きに基づいて、前記ジッタ測定 回路におけるゲインを算出する
請求項 3に記載のキャリブレーション装置。
[5] 前記ゲイン算出部は、前記第 1の入力信号及び前記第 2の入力信号の周期を測定 する周期測定部を更に有する 請求項 3に記載のキャリブレーション装置。
[6] 前記信号入力部は、
前記ジッタ測定回路と同一チップに設けられ、与えられる参照信号に同期した発振 信号を生成する PLL回路と、
前記 PLLに入力する前記参照信号の周期を変化させることにより、前記第 1の入力 信号及び前記第 2の入力信号を順次生成させる周期制御部と
を有する請求項 1に記載のキャリブレーション装置。
[7] 前記信号入力部は、
前記ジッタ測定回路と同一チップに設けられ、与えられる制御電圧に応じた周期の 発振信号を生成する電圧制御発振器と、
前記電圧制御発振器に入力する前記制御電圧の電圧値を変化させることにより、 前記第 1の入力信号及び前記第 2の入力信号を順次生成させる周期制御部と を有する請求項 1に記載のキャリブレーション装置。
[8] 前記入力部は、
前記ジッタ測定回路と同一チップに設けられ、与えられる電源電圧に応じた周期の 発振信号を生成する発振器と、
前記発振器に与える前記電源電圧の電圧値を変化させることにより、前記第 1の入 力信号及び前記第 2の入力信号を順次生成させる周期制御部と
を有する請求項 1に記載のキャリブレーション装置。
[9] 入力信号に含まれるジッタ量に応じたジッタ測定信号を出力するジッタ測定回路を キャリブレーションするキャリブレーション方法であって、
前記ジッタ測定回路に、第 1の周期を有する第 1の前記入力信号と、第 2の周期を 有する第 2の前記入力信号とを順次入力する信号入力段階と、
前記ジッタ測定回路が、前記第 1の入力信号及び前記第 2の入力信号に対してそ れぞれ出力する前記ジッタ測定信号に基づ 、て、前記ジッタ測定回路におけるゲイ ンを算出するゲイン算出段階と
を備えるキャリブレーション方法。
[10] 被試験デバイスを試験する試験装置であって、 前記被試験デバイスが出力する出力信号に含まれるジッタ量に応じたジッタ測定 信号を出力するジッタ測定回路と、
前記ジッタ測定信号に基づいて前記被試験デバイスの良否を判定する判定部と、 前記ジッタ測定回路を予めキャリブレーションするキャリブレーション装置と を備え、
前記キャリブレーション装置は、
前記ジッタ測定回路に、第 1の周期を有する第 1の入力信号と、第 2の周期を有す る第 2の入力信号とを順次入力する信号入力部と、
前記ジッタ測定回路が、前記第 1の入力信号及び前記第 2の入力信号に対してそ れぞれ出力する前記ジッタ測定信号に基づ 、て、前記ジッタ測定回路におけるゲイ ンを算出するゲイン算出部と
を有する試験装置。
[11] 被試験デバイスを試験する試験方法であって、
前記被試験デバイスが出力する出力信号に含まれるジッタ量に応じたジッタ測定 信号を出力するジッタ測定段階と、
前記ジッタ測定信号に基づいて前記被試験デバイスの良否を判定する判定段階と 前記ジッタ測定回路を予めキャリブレーションするキャリブレーション段階と を備え、
前記キャリブレーション段階は、
前記ジッタ測定回路に、第 1の周期を有する第 1の入力信号と、第 2の周期を有す る第 2の入力信号とを順次入力する信号入力段階と、
前記ジッタ測定回路が、前記第 1の入力信号及び前記第 2の入力信号に対してそ れぞれ出力する前記ジッタ測定信号に基づ 、て、前記ジッタ測定回路におけるゲイ ンを算出するゲイン算出段階と
を有する試験方法。
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