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WO2007148405A1 - 半導体装置 - Google Patents

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WO2007148405A1
WO2007148405A1 PCT/JP2006/312640 JP2006312640W WO2007148405A1 WO 2007148405 A1 WO2007148405 A1 WO 2007148405A1 JP 2006312640 W JP2006312640 W JP 2006312640W WO 2007148405 A1 WO2007148405 A1 WO 2007148405A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
interface layer
chalcogenide material
plug
material layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2006/312640
Other languages
English (en)
French (fr)
Inventor
Motoyasu Terao
Yuichi Matsui
Tsuyoshi Koga
Nozomu Matsuzaki
Norikatsu Takaura
Yoshihisa Fujisaki
Kenzo Kurotsuchi
Takahiro Morikawa
Yoshitaka Sasago
Junko Ushiyama
Akemi Hirotsune
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2008522220A priority Critical patent/JP5039035B2/ja
Priority to US12/305,890 priority patent/US20110049454A1/en
Priority to PCT/JP2006/312640 priority patent/WO2007148405A1/ja
Publication of WO2007148405A1 publication Critical patent/WO2007148405A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
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    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
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    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
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    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a technology effectively applied to a semiconductor device having a phase change memory cell formed using a phase change material such as chalcogenide.
  • DRAM Semiconductor memory
  • SRAM SRAM
  • FLASH memory Semiconductor memory
  • DRAM is large capacity Power access speed is slow.
  • SRAM is high-speed, high integration is difficult because of the need for as many as 4 to 6 transistors per cell, and it is unsuitable for large-capacity memories.
  • DRAM and SRAM must always be energized to hold data (volatile).
  • FLAS H memory is non-volatile, so no need to energize it for electrical storage, and it is limited to the number of times of rewriting and erasing, and the rewriting is compared with other memories. It is a disadvantage that it is several orders of magnitude late. Thus, each memory has its advantages and disadvantages, and at present it is used according to its features.
  • universal memory having the advantages of DRAM, SRAM, and FLASH memory can be realized, it is possible to integrate a plurality of memories into one chip, and to miniaturize and enhance the functions of mobile phones and various mono devices. Can. Furthermore, if it becomes possible to replace all semiconductor memories, the impact is extremely large.
  • the items required for universal memory are: (1) high integration (large capacity) equivalent to DRAM, (2) high speed access (write / read) equivalent to SRAM, (3) non-volatility similar to FLASH memory (4) Low power consumption that can withstand small battery drive.
  • phase change memory is used for an optical disc such as a CD-RW or a DVD, and uses chalcogenide material, and stores data in the same way as the difference between the crystalline state and the amorphous state. The difference lies in the method of writing / reading. While phase change memory uses heat generation due to absorption of light, which is typically represented by phase 1, it writes in with Joule heat generated by current and reads out signals with difference in resistance value due to phase change.
  • phase change memory (abbreviation of semiconductor memory device, the same applies hereinafter)
  • a reset pulse is applied to heat the chalcogenide material to a temperature above the melting point and to rapidly quench the force.
  • the melting point is, for example, 600.degree.
  • the quenching time (tl) is, for example, 2 nse C.
  • a set pulse is applied to maintain the temperature of the chalcogenide material at or above the crystallization temperature and below the melting point.
  • the crystallization temperature is, for example, 400.degree.
  • the time (t2) required for crystallization is, for example, 50 nsec.
  • phase change memory is that the resistance value of the chalcogenide material changes by 2 to 3 digits depending on the crystal state, and this resistance value is used as a signal, so that the sense operation with a large read signal becomes easy. , Read out is fast. In addition, it has the ability to compensate for the shortcomings of FLASH memory, such as 10 12 times of rewriting is possible. In addition, features such as low voltage and low power operation and easy integration with logic circuits are suitable for mopile equipment.
  • a selection transistor is formed on a semiconductor substrate (not shown) by a known manufacturing method.
  • the selection transistor also becomes, for example, a MOS transistor or a bipolar transistor.
  • an interlayer insulating film 1 made of, for example, a silicon oxide film is deposited using a known manufacturing method, and a plug 2 also having, for example, a tungsten force is formed in the interlayer insulating film 1.
  • the plug serves to electrically connect the lower select transistor to the upper phase change material layer.
  • chalcogenide material layer 3 made of, eg, GeSbTe
  • a top electrode 4 made of, eg, a tungsten force
  • a hard mask 5 made of, eg, a silicon oxide film are sequentially deposited, as shown in FIG.
  • the hard mask 5, the upper electrode 4, and the chalcogenide material layer 3 are sequentially exposed by a known lithography method and dry etching method. Then, the interlayer insulating film 6 is deposited, as shown in FIG. Then, the upper electrode 4 and the upper electrode 4 are A wiring layer to be electrically connected, and a plurality of wiring layers formed thereon (not shown)
  • Non-Patent Document 1 relates to this type of phase change memory cell
  • Non-Patent Document 2 relates to phase change of chalcogenide material.
  • Patent Document 1 U.S. Pat. No. 5,536,947
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2003-174144
  • Patent Document 3 U.S. Patent No. US2004Z0026731
  • Patent Document 4 US Patent No. US 2003 Z 0047 727
  • Non-Patent Document 1 International Electronic Device 'Meeting' Technical 'Digest (Technical Digest of International Electron Device Meeting) ⁇ 2001, p. 803 — 806
  • Non-Patent Document 2 Journal of Applied Physics (Journal of Applied Physics), No. 87, No. 9, May 2000, p. 4130
  • the present invention is intended to clarify each of the problems in the manufacturing process of the phase change memory and the problems in the rewriting operation, and provide means capable of solving these problems simultaneously.
  • the problems to be solved will be described in order below.
  • the first problem is that, in phase change memory, when changing from a low resistance state to a high resistance state, it is necessary to bring the film to a high temperature exceeding the melting point by Joule heat by current. Power consumption.
  • a method of forming a film of a carbide, a nitride, an oxide or the like between a chalcogenide material layer and an electrode, and thinning a current path at the time of crystallization into a filamentous shape For example, the description is given in U.S. Pat. No. 5,536,947 (patent document 1).
  • Patent Document 1 When a layer of an insulator such as carbide, nitride, or oxide is provided as in Patent Document 1 as a matter of course, a potential drop is caused by this layer, so when changing from a high resistance state to a low resistance state, Carrier multiplication phenomena such as impact ions increase the threshold voltage at which the electronic low resistance starts, resulting in the need for a high voltage power supply.
  • a second problem is that the chalcogenide material has low adhesion, and the film is also easily peeled off during the manufacturing process of the phase change memory.
  • the chalcogenide material since the chalcogenide material has low adhesion to the silicon oxide film, it is preferable to provide an adhesive layer between the chalcogenide material layer and the interlayer insulating film.
  • phase change memory it is already known that the insertion of an adhesive layer is effective for the prevention of peeling of the chalcogenide material layer.
  • Examples of publicly known examples include JP-A 2003-174144 (Patent Document 2), US Patent US 2004 Z0026731 (Patent Document 3), US Patent US 2003 Z0047727 (Patent Document 4), and the like.
  • a conductor such as Ti is used as a specific adhesive layer material.
  • FIG. 6 shows the cross-sectional structure of a memory cell in the case where an adhesive layer serving as a conductor is formed on the plug and on the interlayer insulating film. Since the conductor adhesive layer 8 is provided on the entire interface between the chalcogenide material layer 3 and the interlayer insulating film 1, peeling of the chalcogenide material layer can be prevented. However, in this structure, when a voltage is applied from the plug 2 at the time of rewriting operation of the phase change memory, the conductive adhesive layer 8 has a resistivity lower than that of the chalcogenide material layer 3. Flow in the direction (parallel to the substrate surface).
  • the region where the chalcogenide material layer is heated by Joule heat is spread over the entire part in contact with the adhesive layer 8, and therefore, the crystallization or amorphous phase of the chalcogenide material layer is very large. A large amount of current is required.
  • the above problem can be solved by forming the conductor adhesive layer 8 only in the region not in contact with the plug 2 as shown in FIG.
  • the conductor adhesive layer 8 since the area where the chalcogenide material layer 3 is heated by Joule heat is narrowed to the portion in contact with the plug 2, the current necessary to crystallize or form the chalcogenide material layer 3 is as shown in FIG. Smaller than in the case of 6.
  • peeling of the chalcogenide material layer can not be completely prevented.
  • the third problem is that the most commonly used structure is a structure in which the transistor-plug electrode 1-chalcogenide material layer 3-upper electrode 4 is formed in the order from the silicon substrate side as described above.
  • the heat generation of the plug since rewriting is also performed using the heat generation of the plug, when the access to rewrite is concentrated on several memory elements in the vicinity, the heat is diffused to the periphery of the transistor through the plug with high thermal conductivity and accumulated. Do. Therefore, it is not possible to reduce the area to close the gap between the plugs.
  • the fourth problem is that, for example, when a low resistance material such as tungsten is used for the plug, the heat is easily dissipated through the chalcogenide material layer and the plug, so the chalcogenide material layer is heated by Joule heat. Very high current is required. This is due to the fact that low resistivity materials generally have high thermal conductivity. In particular, since the chalcogenide material layer must be heated to the melting point or more at the time of reset (amorphous silica), thermal diffusion from the plug becomes a major problem.
  • An object of the present invention is to provide a technology for realizing a reduction in power of a semiconductor device having a phase change memory.
  • Another object of the present invention is to provide a technology for realizing high reliability of a semiconductor device having a phase change memory.
  • a semiconductor substrate, a transistor formed on the main surface of the semiconductor substrate, an interlayer insulating film provided above the transistor, an electrode electrically connected to the transistor, and in contact with the electrode or other layers are provided.
  • an interfacial layer containing at least one element selected from the group consisting of oxygen, nitrogen, carbon, and silicon provided on top of the chalcogenide material layer, and a chalcogenide material layer provided on top of the chalcogenide material layer.
  • the chalcogenide material layer has at least a plug electrode, and the chalcogenide material layer changes its phase due to the tunnel current flowing in the interface layer.
  • the interface layer is formed as a continuous film in contact with the interlayer insulating film and the plug.
  • the interface layer is formed as a continuous film in contact with the plug, and the interlayer insulating film and a part of the chalcogenide material layer are formed in contact with each other.
  • the interface layer is formed as a continuous film in contact with the interlayer insulating film, and the plug is formed so as to be in contact with part of the chalcogenide material layer.
  • the average film thickness of the interface layer is 0.1 nm or more and 5 nm or less.
  • a semiconductor substrate In addition, a semiconductor substrate, a selection transistor formed on the main surface of the semiconductor substrate, and a selection transistor An interlayer insulating film provided above the insulator, an interface layer formed on the interlayer insulating film, a chalcogenide material layer formed on the interface layer, an interface layer in the interlayer insulating film, and a selective transistor
  • the chalcogenide material layer is phase-changed by the tunnel current flowing in the interface layer, and the interface layer is formed such that a part of the chalcogenide material layer is in contact with the plug.
  • the interface layer is formed as a continuous film in contact with the interlayer insulating film.
  • the interface layer is formed such that the interlayer insulating film and a part of the chalcogenide material layer are in contact with each other.
  • the chalcogenide material layer formed on the layer, and the plug formed between the interface layer and the selective transistor in the interlayer insulating film, the chalcogenide material layer is phase-changed by the tunnel current flowing in the interface layer.
  • the interface layer is formed such that a part of the chalcogenide material layer is in contact with the interlayer insulating film.
  • the interface layer is formed as a continuous film in contact with the plug.
  • the interface layer is formed such that the plug and a part of the chalcogenide material layer are in contact with each other.
  • Power reduction of a semiconductor device having a phase change memory can be realized.
  • the reliability of the semiconductor device having the phase change memory can be improved.
  • FIG. 1 shows a current pulse specification for changing the phase state of chalcogenide.
  • FIG. 2 is a diagram showing changes in the phase state of chalcogenide.
  • FIG. 3 is a cross-sectional view of essential parts showing a manufacturing process of a phase change memory cell according to the prior art.
  • FIG. 4 is a cross-sectional view of essential parts showing a manufacturing process of a phase change memory cell according to the prior art.
  • FIG. 5 is a cross-sectional view of essential parts showing a manufacturing process of a phase change memory cell according to the prior art.
  • FIG. 6 is a cross-sectional view of a phase change memory cell according to the prior art.
  • FIG. 7 is a cross-sectional view of a phase change memory cell according to the prior art.
  • FIG. 12 is a cross-sectional view of a phase change memory cell according to the present invention.
  • FIG. 13 is a cross-sectional view showing a phase change memory cell of Embodiment 1.
  • FIG. 14 is a cross-sectional view showing another example of the phase change memory cell of the first embodiment.
  • FIG. 15 is a cross sectional view showing another example of the phase change memory cell of the first embodiment.
  • FIG. 16 is a view showing the relationship between a chalcogenide material layer and an interface layer.
  • FIG. 17 is a view showing the relationship between a chalcogenide material layer and an interface layer.
  • FIG. 18 is a view showing the relationship between a chalcogenide material layer and an interface layer.
  • FIG. 19 is a view showing the relationship between a chalcogenide material layer and an interface layer.
  • FIG. 20 is a view showing the relationship between a chalcogenide material layer and an interface layer.
  • FIG. 21 is a view showing the relationship between a chalcogenide material layer and an interface layer.
  • FIG. 22 is a view showing the relationship between a chalcogenide material layer and an interface layer.
  • FIG. 23 is a view showing the relationship between a chalcogenide material layer and an interface layer.
  • FIG. 24 is a view showing the relationship between a chalcogenide material layer and an interface layer.
  • FIG. 25 is a view showing the relationship between a chalcogenide material layer and an interface layer.
  • FIG. 26 is a view showing the relationship between a chalcogenide material layer and an interface layer.
  • FIG. 27 A sectional view showing a phase change memory cell of Embodiment 2.
  • conductive materials such as Ti and A1 have been used as interface layers for improving adhesion.
  • the conductor material easily reacts with the chalcogenide material, so that the bonding strength of the interface becomes strong and the peeling resistance is improved.
  • the inventors of the present invention have found that the peeling of the chalcogenide material layer can be suppressed by using an insulator material which is different from the conductive material alone in the adhesive layer. This is slightly opposite to the chalcogenide material, even for insulator materials. This is because the insulator material is highly resistant to the dry etching process, in addition to the strong bonding force due to the reaction. The details will be described below.
  • the probability of peeling when the chalcogenide material layer is peeled off by the dry etching method is high. Since dry etching is often performed in an atmosphere containing C1 and F, C1 and F are considered to diffuse to the interface between GST and the base material. Therefore, the exfoliation energy was also calculated by assuming that C1 and F were diffused at 1 atomic% (at.%) To the interface between GST and the base material.
  • the peeling energy is very small in amorphous Si02 (a-SiO2) as compared to the case where the base material is Ti (001), TiN (l l l), Al (l l l).
  • the peeling energy at the interface with 2 5 2 3 3 is larger than that of Al 2 O 3 or TiO 2 shown in FIG. Also, C
  • the peeling energy when 1 and F intervene at the interface is larger than that of the conductor such as Ti and Ta shown in FIG.
  • the result is that Ta 2 O and O are very desirable as adhesion layers.
  • the most desirable adhesive layer for insulators is Cr 2 O,
  • FIG. 12 is a schematic view for explaining the outline of the present invention.
  • the conductive layer connecting the wiring layers or the chalcogenide material layer is referred to as a contact
  • the conductive layer in contact with the portion where the chalcogenide material layer changes phase is referred to as a plug.
  • the semicircular area is a cross section of the hemispherical area, which is heated to a temperature higher than the melting point and tends to be in an amorphous state. This area is mainly a phase in this area of the chalcogenide material layer. Show that it will cause a change.
  • a selection transistor (not shown), an interlayer insulating film 1 is formed, and a contact 7 connects the transistor and the upper memory operation portion.
  • a lower electrode 4 made of, for example, tungsten (W), a chalcogenide material layer 3 also made of, for example, GeSbTe, an interface layer 9 made of, for example, an alkali metal, and a hard mask 5 made of silicon oxide film are sequentially deposited.
  • the hard mask 5, the interface layer 9, the carbonide material layer 3 and the lower electrode 4 are processed by known lithography and dry etching.
  • an interlayer insulating film 6 is deposited, and plug holes reaching the interface layer are formed by lithography and dry etching. After tungsten is embedded by, eg, CVD, W of the upper surface of the interlayer insulating film 6 is Is removed as shown in Figure 12.
  • interlayer insulating film 6 and interface layer 9 with respect to interface layer 9 are formed. It is necessary to perform dry etching under the condition that the hard mask 5 is selected to be sufficiently high. Also, it is better to use conditions that cause less damage to the interface layer 9 exposed during dry etching.
  • the low resistance plug force can also suppress the heat diffusion.
  • the insulator material has lower thermal conductivity than the conductor material.
  • the thermal conductivity of tungsten which is a conductive material
  • the thermal conductivity of titanium oxide which is an insulator
  • the thermal conductivity of titanium oxide is 6.5 ⁇ 10 " 2 W / cm. -2 (100 ° C), which is about two orders of magnitude smaller, so if an interface layer that also serves as insulator strength is inserted between the chalcogenide material layer and the plug, the chalcogenide material will also dissipate heat through the plug.
  • the chalcogenide material can be efficiently heated, and therefore, it is possible to reduce the current for rewriting the phase change memory, and since the plug is the upper surface of the carrageenide layer 3, the area can be reduced. It is also possible to place the plug directly above the transistor by swaying using a wide lower electrode, which can increase the degree of integration.
  • the average film thickness of the interface layer be a force of 0.1 nm or more depending on the material of the interface layer. It is more desirable that the thickness be 0.5 nm or more.
  • the interface layer may be amorphous or polycrystalline.
  • polycrystals have grain boundaries in the film.
  • a necessary current must flow from the plug to the chalcogenide material layer.
  • the series resistance of the insulator film increases exponentially with the film thickness.
  • a current of about 100 A to 1 mA is necessary to heat the chalcogenide material layer to a temperature above the melting point.
  • the resistance of the interface layer needs to be at least 30 kQ or less.
  • the film thickness In order to achieve a series resistance of 30 k ⁇ or less using an insulator film, the film thickness must be reduced to the area where the tunneling current becomes dominant. For this purpose, the film thickness needs to be at least 5 nm or less, and in order to obtain a sufficiently large current, the film thickness is desirably 3 nm or less.
  • the film thickness is as thin as 3 nm, pinholes may exist, and it may be considered that the interlayer insulating layer and the chalcogenide layer, or the tungsten plug and the chalcogenide layer are in partial contact with each other.
  • the adhesive effect is lost.
  • the tungsten plug and the chalcogenide layer as described above, it is necessary to reduce the resistance value of the interface layer in order to secure the rewrite current.
  • the material of the interface layer which also has insulator strength, has a thermal conductivity higher than that of a plug material (eg, tungsten), which exhibits higher adhesion to the force coat layer than the interlayer insulation film material (eg, silicon oxide film).
  • a plug material eg, tungsten
  • the interlayer insulation film material eg, silicon oxide film.
  • Small materials can be used. For example, Ti oxide film, Zr oxide film, Hf oxide film, Ta oxide film, Nb oxide film, Cr oxide film, Mo oxide film, W oxide film, A1 oxide film Be mentioned
  • Peeling of the chalcogenide material layer can be suppressed even when a semiconductor material is used for the adhesive layer. If, for example, Si is used as the adhesion layer and, for example, GeSbTe is used as the chalcogenide material layer, Si and Ge are likely to undergo a substitution reaction, so the bonding strength becomes very strong.
  • an interface layer 9 made of an insulating film having a thickness (about 0.1 to 5 nm) to the extent that a tunnel current flows is present between the chalcogenide material layer 3 and the plug 2. Therefore, it is possible to prevent the thermal diffusion from the chalcogenide material layer 3 to the high thermal conductivity, to the tungsten plug 2, and to reduce the rewriting current. In addition, since the interface layer 9 exists between the chalcogenide material layer 3 and the insulating film 5, peeling during the manufacturing process can be prevented. Note that having either one of the configurations has each effect, and both configurations can solve both problems. Even with both configurations, there is no additional manufacturing process because they can be formed in the same process.
  • the device characteristics and the life can be improved. This is because the interface Schottky layer changes due to the interface layer, the potential gradient is increased, and the carrier is accelerated and impact ions are more likely to occur. Do.
  • the increase of the potential gradient causes the composition of the chalcogenide material layer to fluctuate in a very short period, which is considered to be a resistance to crystallization to improve the high temperature life.
  • the interface layer may be amorphous or polycrystalline. For example, polycrystals have grain boundaries in the film.
  • the interface layer made of a semiconductor is preferably amorphous rather than polycrystalline.
  • an interlayer insulating layer, a lower electrode, an interface layer (tantalum oxide), a chalcogenide layer, an interface layer (tantalum oxide), and an interlayer insulating layer are formed on a driving transistor, and a plug is formed. Drill a hole to form a tungsten plug.
  • forming an interface layer on both sides of the chalcogenide layer is more preferable in terms of adhesiveness. Even if one of the interface layers is omitted, better adhesion can be obtained than when there is no interface layer at all, but if the interface layer (lower side) not in contact with the plug is omitted, the device characteristics become better .
  • the lower electrode On the plug side, the lower electrode has a larger area, so current concentrates on the outer edge of the plug, and Ti, TiN or tungsten oxide in the outer edge of the plug easily diffuses into the chalcogenide material in this part. This makes it easy for the characteristics to change when rewriting is repeated many times, but the interface layer can be expected to have an effect of preventing this.
  • a method of sputtering in an acidic atmosphere using a tantalum metal target is used.
  • This method is called reactive sputtering because tantalum oxide is formed by reaction of the surface of the tantalum metal target with oxygen in the gas phase to form an oxide.
  • the in-plane distribution of the film thickness of tantalum oxide is about 5% at 1 ⁇ . Since the series resistance of the insulator changes exponentially with the film thickness, the 5% film thickness variation causes the resistance variation of one digit or more.
  • the chalcogenide formed prior to the interface layer using reactive sputtering Layer acidity is a problem.
  • the chalcogenide layer 3 is deposited using known fabrication methods. Then, when the interface layer made of, for example, a tantalum oxide film is deposited using the reactive sputtering method of the prior art, the surface of the chalcogenide material layer 3 is oxidized by oxygen plasma in the sputtering atmosphere. Ru. As a result, the composition of the chalcogenide material layer 3 changes, which affects the dispersion of the characteristics.
  • the interface layer is formed on the upper surface of the chalcogenide material layer
  • the insulating film is formed using a general reactive slitting method, diffusion of oxygen into the chalcogenide material layer occurs, and the diffusion takes place. Because there is variation in the method of, there is a possibility that characteristic variation occurs. Therefore, the characteristic variation of chalcogenide material layer and new problem may occur.
  • a metal target is used to form a metal film by sputtering, and then an oxide radical atmosphere such as oxygen radical or oxygen plasma is formed.
  • a means of acidifying the metal film is used.
  • a chalcogenide material layer is formed using a known sputtering method.
  • a tantalum metal film for example, is deposited using a known sputtering method.
  • a tantalum oxide film is formed by oxidizing the tantalum metal film with oxygen radicals.
  • an interface layer made of a tantalum oxide film which can prevent the surface of the chalcogenide material layer from being oxidized by optimizing the radical oxidation time. That is, the variation in composition of the chalcogenide material layer can be prevented, and the variation in the chalcogenide material layer can be prevented.
  • the in-plane uniformity of the film thickness can be increased by depositing the metal film rather than depositing the oxide film. Therefore, the uniformity of the film thickness is improved by forming the tantalum oxide film by post-oxidation of the tantalum metal film, as compared to forming the tantalum oxide film by reactive sputtering. That is, the variation in film thickness of the tantalum oxide film, which causes the variation in resistance, can be reduced.
  • the adhesion improvement effect can be obtained.
  • Plug power There is less thermal stress in the remote part, so an interface layer is formed, or if the chalcogenide layer is in direct contact with the interlayer insulating layer in the process, but there is no interface layer at all. In comparison, peeling problems are less likely to occur.
  • the metal is formed in an acidic atmosphere such as oxygen radicals or oxygen brass.
  • the in-plane uniformity of the acid film thickness can be improved.
  • the in-plane distribution of the thickness of the tantalum oxide film is 1% or less at 1 ⁇ .
  • the in-plane variation of the resistance can be suppressed to at least one digit or less.
  • the first is that the ultimate vacuum of the sputtering chamber is high. It is desirable to obtain an ultra-high vacuum of 10-6 Pa or less.
  • the second is that the discharge pressure is low. It is desirable to discharge at 0. 1Pa or less.
  • the third is that the distance between the target and the substrate is long. It is desirable to keep 15 cm or more apart.
  • the fourth is to perform film formation while rotating the substrate.
  • Embodiment 1 of the present invention will be described with reference to FIG.
  • This embodiment is a chalcogenide Between the upper surface of the material layer and the lower surface of the interlayer insulating film and the plug formed thereon, an interface layer also having an insulating force is formed.
  • a phase change memory cell is formed in the semiconductor memory device of the above invention. It is an example specifically showing the first means.
  • a semiconductor substrate 101 is prepared to form a MOS transistor to be used as a selection transistor.
  • an inter-element isolation oxide film 102 for separating MOS transistors is formed using a known selective oxidation method or a shallow trench isolation method. In this embodiment, a shallow groove separation method capable of flattening the surface is used.
  • separation grooves are formed in the substrate using a well-known dry etching method, and dry etching-induced damage on the side walls and bottom of the grooves is removed, and then an oxide film is deposited using a well-known CVD method, The oxide film in the non-groove portion is selectively polished by a known CMP method to leave only the inter-element isolation oxide film 102 buried in the groove.
  • a high energy impurity implantation is performed to form a well 121.
  • the gate oxide film 103 of the MOS transistor is grown by a known thermal oxidation method.
  • a gate electrode 104 made of polycrystalline silicon and a silicon nitride film 109 are deposited on the surface of the gate oxide film 103.
  • an impurity is implanted using the gate electrode and the resist as a mask to form a diffusion layer 106.
  • a silicon nitride film 109 is deposited by a CVD method to apply a self-aligned contact.
  • an interlayer insulating film 108 made of a silicon oxide film is deposited on the entire surface, and this is subjected to surface CMP attributable to the gate electrode 104 using a known CMP method (chemical mechanical polishing). Flatten.
  • the interlayer insulating film 108 is processed under the condition of so-called self-alignment, that is, the condition that the silicon oxide film is highly selected with respect to the silicon nitride film.
  • a silicon nitride film On the other hand, the interlayer insulating film 108 is dry etched under the condition that the silicon oxide film is highly selected, so that the silicon nitride film on the upper surface of the diffusion layer 106 is left. The silicon nitride film on the upper surface of the diffusion layer 106 is removed by dry etching under the condition that the silicon nitride film is highly selected.
  • tungsten is embedded in the contact holes, and a first tungsten contact 109 is formed by a known CMP method.
  • tungsten having a film thickness of 100 nm was deposited by a sputtering method, and tungsten was carbonized by a lithography process and a dry etching process to form a first wiring layer 110.
  • a second tungsten contact 118 is formed.
  • a lower electrode 115 of tungsten having a thickness of 50 nm and a chalcogenide material layer 114 having a thickness of 100 nm and also having a GeSbTe force are sequentially deposited by a known sputtering method.
  • a silicon oxide film 116 is deposited by the well-known CVD method.
  • the silicon oxide film 116, the chalcogenide material layer 114, and the lower electrode 115 are sequentially coated by a known lithography process and dry etching process.
  • a sidewall protective film 120 made of a silicon nitride film having a thickness of 20 nm is deposited by a known CVD method.
  • the sidewall protective film should be formed under low temperature and high pressure conditions so that the chalcogenide material does not sublime.
  • the pressure may be 0.1 lPa or more, and the temperature may be 45O 0 C or less.
  • an interlayer insulating film 117 made of a silicon oxide film is deposited on the entire surface, and the surface asperity is planarized using a known CMP method.
  • the plug holes are opened by a lithography process and dry etching process.
  • an interface layer 113 is formed by sputtering, tungsten is embedded, and a tungsten plug 112 is formed by a known CMP method.
  • the interface layer is formed by sputtering, it is not formed at all on the side surface of the plug hole, or is formed very thin. However, there is no problem because the interface layer is formed on the bottom chalcogenide material layer.
  • the interface layer 113 is formed along the hole forming the tungsten plug 112 in FIG. 13, but is formed on the entire upper surface of the chalcogenide material layer 115 in FIG.
  • the lower electrode 115 made of tungsten with a film thickness of 50 nm, the chalcogenide material layer 114 made of GeSbTe with a film thickness of 100 nm, the interface made of tantalum oxide with a film thickness of 2 nm Layer 113 is deposited sequentially by known sputtering techniques. Subsequently, a silicon oxide film 116 is deposited by the well-known CVD method. Subsequently, the silicon oxide film 116, the interface layer 113, the chalcogenide material layer 114, and the lower electrode 115 are sequentially processed by a known lithography process and a dry etching process.
  • the silicon oxide film 116 and the interface layer 113 are etched in the same process and these are used as a node mask to process the force coat layer 114 and the lower electrode 115, the process can be simplified.
  • the sidewall protective film 120 and the interlayer insulating film 117 are deposited, and the surface irregularities are planarized using the known CMP method, and the lithography process and the dry etching process are carried out. , Open the plug hole.
  • FIG. 15 is a view showing another structure and a manufacturing method. A different point from FIGS. 13 and 14 is that the upper tungsten plug 112, the interface layer 113, and the chalcogenide material layer 114 are formed in the same width. Also, the tungsten plug 112 is not cylindrical but prismatic.
  • a 50 nm-thick tungsten is deposited, and the lower electrode 115 is formed by a known lithography process and a dry etching process. Thereafter, an insulating film 122 is deposited, and the lower electrode 115 is exposed by the CMP method. Thereafter, a chalcogenide material layer 114 made of GeSbTe having a film thickness of 100 nm, an interface layer 113 made of tantalum oxide having a film thickness of 2 nm, and a tungsten plug 112 are sequentially deposited by a known sputtering method.
  • the tungsten plug 112, the interface layer 113, and the chalcogenide material layer 114 are sequentially coated by known lithography and dry etching processes. Furthermore, the sidewall protective layer 120 is formed to be a sidewall. The subsequent steps are the same as in FIG. 13 and FIG. Although the lower electrode 115 is directly connected to the chalcogenide material layer 114 in FIG. 15, a conductive layer having the same width as the chalcogenide material layer 114 may be provided between the chalcogenide material layer 114 and the lower electrode 115.
  • a conductive layer having the same width as the chalcogenide material layer 114 or the chalcogenide material layer 114 may be in contact with the second tungsten contact 118 directly without providing the lower electrode 115.
  • the lower electrode 115 wider than the chalcogenide material layer more desirably, wider than the second tungsten contact 118
  • the central portion of the surface of the tungsten plug 112 in contact with the interface layer 113 may be formed of an insulating film so as to have a shape close to a rectangular cylinder or a cylinder. Thereby, the reduction effect of the current flowing from the tungsten plug 112 to the chalcopyrite material layer can be obtained.
  • the interface layer under the tungsten plug 112 may be formed including the portion of the central insulating layer as in the first embodiment, but the interface layer with the cylindrical plug is formed only in an area narrower than that or only at the interface with the cylindrical plug. Also!
  • the interface layer is formed between the chalcogenide material layer 114 and the tungsten plug 112
  • the thermal diffusion from the low resistance material plug is suppressed, and the chalcogenide material is more efficient. It is possible to reduce the current for rewriting of the phase change memory because it is heated as needed.
  • the interface layer is provided between the insulating film 116 and the chalcogenide material layer 114, peeling of the chalcogenide material layer and the insulating film 116 can be prevented.
  • a material having good adhesion to 4 may be used. Furthermore, in FIG. Because the nid material layer 114 does not exist, it is not necessary to consider the adhesion between the insulating film 111 and the chalcogenide material layer 114.
  • FIGS. 16 to 26 show various modifications of the shape of the interface layer in the portion in contact with the chalcogenide material layer.
  • 16 to 26 are schematic views in which the outer squares are the surface of the chalcogenide material layer, and roundness of corners is not taken into consideration.
  • FIG. 16 shows an example in which pinholes are formed in the interface layer.
  • FIG. 17 shows the case where the interface layer 113 is ring-shaped, and
  • FIG. 18 shows the case where the area is reduced by etching at the outer edge.
  • FIG. 19 shows the case where the interface layer 113 has a slit shape.
  • a mask is used. Further, in FIG. 20 and FIG. 21, there are no or relatively few pinholes in the region in contact with the plug electrode, the force is the pinhole only in the region in contact with the plug electrode, and the pin holes in the region in contact with the plug electrode are relative. In many cases, show you! /.
  • the pinhole distribution of FIG. preferable.
  • Fig. 21 is preferable. 22 and 23 show the case where the interface layer is separated into islands and exists only in the region of the plug electrode and only outside the region.
  • FIGS. 24 and 25 show the case where the continuous film is formed in the non-island region.
  • FIGS. 20 to 25 There may be pinholes in the area of the continuous film.
  • the boundaries in FIGS. 20 to 25 do not necessarily have to completely match the shape and size of the plug electrode.
  • FIG. 26 shows the case where the interface layer is in the form of islands corresponding to the entire chalcogenide layer. In the case of FIGS. 16 to 26 other than FIG. 18, the interface layer at the outermost periphery of the chalcogenide layer, which is a combination with FIG. 18, may not exist.
  • FIGS. 20 to 25 correspond to the case where the interface layer is larger than the thickness of the plug electrode in FIG.
  • the interface layer 113 has a thickness that allows a tunnel current to flow. In the case of a film thickness that does not flow a tunnel current, as described in the first problem, the voltage must be applied to the memory cell, which may cause an increase in voltage.
  • the force described for the interface layer 113 as a continuous film is not necessarily continuous. You don't have to be a sequel. If the interface layer 113 between the tungsten plug 112 and the chalcogenide material layer 114 is a continuous film, the thermal diffusion to the tungsten plug 112 can be reduced, but the resistance of the interface layer 113 may cause a voltage drop. There is. That is, the prevention of the thermal diffusion to the tantalum powder plug 112 and the increase in the resistance value of the interface layer 113 itself are in the relationship of the tray and the capacity. Therefore, as shown in Fig. 16, Fig. 19, Fig. 21, Fig. 23, and Fig.
  • the tungsten plug 112 and the chalcogenide material layer 114 are directly connected in part without forming the interface layer 113 in contact with the tungsten plug 112 as a continuous film.
  • the contact portion it is possible to take an optimum structure for preventing heat diffusion and increasing the resistance value.
  • a tantalum oxide film is used as the insulator interface layer 113 in the first embodiment, the present invention is not limited to this, and a titanium oxide film, a zirconium oxide film, a hafnium oxide film, a niobic acid film may be used.
  • An insulating film such as an insulating film, a chromium oxide film, a molybdenum oxide film, a tungsten oxide film, or an aluminum oxide film can be used.
  • an oxide film may be formed by sputtering using an oxide target, or a metal target may be used in an acid atmosphere.
  • An oxide film may be formed by sputtering.
  • an oxide film may be formed by oxidizing the metal film in an oxidizing atmosphere such as oxygen radicals or oxygen plasma.
  • the composition of the oxide film is not limited to V or the so-called stoichiometric composition, and may be an oxygen excess composition or an oxygen deficient composition.
  • the stoichiometric composition is Ta 2 O
  • the composition ratio of oxygen to tantalum may be smaller or larger than 5Z 2.
  • composition ratio of oxygen is smaller than 5Z2, that is, in the case of an oxygen deficient composition, the reactivity with the chalcogenide material layer is higher than in the case of using a tantalum oxide film of a stoichiometric composition. More desirable.
  • chalcogenide material containing at least two or more elements selected from Ge, Sb, and Te
  • a chalcogenide material containing at least two elements selected from Ge, Sb, and Te and at least one element selected from Groups 3b, 2b, 1b, 3a to 7a, and 8 of the Periodic Table. You can use materials.
  • both the interface layer and the plug are present on the chalcogenide layer as in the present embodiment, first, it is possible to realize the reduction of the area.
  • the surface of the lower electrode becomes rough as soon as the surface of the lower electrode becomes rough, and the surface of the lower electrode also affects the upper part, reducing the number of rewriteable times and shortening the high temperature life. Since the concentration of the electric field is alleviated, it is possible to improve it.
  • the interface layer 113 may be formed of a semiconductor.
  • the interface layer which also has a semiconductor power may be amorphous or polycrystalline.
  • polycrystals have lower resistance than amorphous ones, when a voltage is also applied to the plug force at the time of rewriting operation of the phase change memory, the current easily flows in the lateral direction (parallel to the substrate surface) of the adhesive layer. Then, since the area where the chalcogenide material layer is heated by Joule heat spreads, a larger current is required to crystallize the chalcogenide material layer. For this reason, it is desirable that the interface layer serving as a semiconductor is amorphous rather than polycrystalline.
  • the interface layer which also has a semiconductor power.
  • an impurity such as P (phosphorus), As (arsenic), Sb (antimony), B (boron) or the like in silicon increases the electrical conductivity.
  • the resistance of the interface layer is lowered, and a larger current is required to rewrite the chalcogenide material layer.
  • the impurity is not activated, the decrease in resistance is small, so when using an amorphous semiconductor interface layer, the effect of impurity addition is small.
  • the film thickness of the interface layer which is also a semiconductor force is made such that the resistance in the vertical direction (perpendicular to the substrate surface) is sufficiently lower than the resistance in the lateral direction (parallel to the substrate surface).
  • the resistance in the lateral direction (parallel to the substrate surface) is low, current flows mainly in the lateral direction through the interface layer when a voltage is applied during rewriting of the phase change memory.
  • the area where the chalcogenide material layer is heated by Joule heat is in contact with the interface layer and extends over the entire surface, a very large current is required to rewrite the chalcogenide material layer.
  • the film thickness of the semiconductor interface layer is made as thin as possible and the resistance in the vertical direction (vertical direction to the substrate surface) is lowered, the current easily flows from the plug through the semiconductor interface layer in the vertical direction. It does not spread to Then the chalcogen Since the area where the nid material layer is heated by Joule heat is narrowed in the vicinity of the plug, the current required to rewrite the chalcogenide material layer can be reduced.
  • the film thickness of the semiconductor interface layer needs to be at least 5 nm or less, and in order to obtain a sufficiently large current, the film thickness is desirably 3 nm or less.
  • the material of the interface layer which also has a semiconductor power, has a thermal conductivity smaller than that of a plug material (eg, tungsten), which exhibits higher adhesion to the force coat material layer than the interlayer insulating film material (eg, silicon oxide film).
  • a plug material eg, tungsten
  • the interlayer insulating film material eg, silicon oxide film.
  • Si Si, Ge, SiC and the like can be mentioned. Among them, Si is the most desirable material because it has high affinity with the prior art which has high reactivity with GeSbTe.
  • the interface layer material and the plug material may react with each other during the phase change memory manufacturing process. That is, if the temperature at which the insulating film 117 is deposited is increased, the tungsten plug 112 and the amorphous silicon interface layer 113 react with each other to form a silicide interface layer made of tungsten silicide.
  • the adhesive layer having a semiconductor force is formed on the entire lower surface of the chalcogenide material layer, the peel strength becomes high, and the peel during the manufacturing process can be suppressed. Further, the formation of the interface layer made of silicide on the plug can suppress the diffusion of heat from the low resistance plug. As a result, since the chalcogenide material can be efficiently heated, it is possible to reduce the current for rewriting the phase change memory.
  • the interface layer 113 which is an insulator
  • the insulator needs to be thin to the extent that the tunnel current flows.
  • the device characteristics are largely changed, and therefore the film thickness needs to be uniform.
  • a method of sputtering in an acidic atmosphere using a tantalum metal target is used.
  • This The method is called reactive sputtering because tantalum oxide is formed by the reaction of the surface of the tantalum metal target with oxygen in the gas phase to form an oxide.
  • the in-plane distribution of the film thickness of tantalum oxide is about 5% at 1 ⁇ . Since the series resistance of the insulator changes exponentially with the film thickness, the 5% film thickness variation causes the resistance variation of one digit or more.
  • oxidation of the exposed portion may also be a problem. Oxidation of the exposed portion may cause variations in resistance value and composition fluctuation of the chalcogenide material layer.
  • the metal film is formed in an oxidizing atmosphere such as oxygen radicals or oxygen plasma.
  • an oxidizing atmosphere such as oxygen radicals or oxygen plasma.
  • a tantalum metal film is deposited using a known sputtering method.
  • a tantalum oxide film is formed by oxidizing the tantalum metal film with oxygen radicals.
  • the in-plane uniformity of the film thickness can be enhanced by depositing the metal film rather than depositing the oxide film. Therefore, the uniformity of the film thickness is improved by forming the tantalum oxide film by post-oxidation of the tantalum metal film, as compared to forming the tantalum oxide film by reactive sputtering.
  • an acid atmosphere such as oxygen radicals or oxygen plasma is generated.
  • the in-plane uniformity of the thickness of the oxide film can be improved by using a means for oxidizing the metal film in the inside.
  • the in-plane distribution of the thickness of the tantalum oxide film is 1% or less at 1 ⁇ . As a result, the in-plane variation of the resistance can be suppressed to at least one digit or less.
  • the desirable means are listed for that purpose. In addition, it may be selected arbitrarily in consideration of necessary specifications and costs which are not necessarily all means.
  • the first is that the ultimate vacuum of the sputtering chamber is high. 10-less than 6Pa It is desirable that an ultra-high vacuum be obtained.
  • the second is that the discharge pressure is low. It is desirable to discharge at 0. 1Pa or less.
  • the third is that the distance between the target and the substrate is long. It is desirable to keep 15 cm or more apart.
  • the fourth is to form a film while rotating the substrate.
  • the in-plane distribution of the thickness of the tantalum oxide film can be suppressed to 0.5% or less at 1 ⁇ .
  • the plug electrode is below.
  • An example is described in which the entire surface of the plug electrode is covered with the interface layer! /
  • the area is limited as shown in FIG. 16 to FIG. It is the same as the form.
  • FIG. 27 is a view showing an embodiment in which the tungsten plug 112 comes down. The difference in FIG. 14 is that the interface layer 113 is disposed below the chalcogenide material layer 114 as the tungsten plug 112 comes.
  • an insulator interface layer 113 made of a tantalum oxide film having a film thickness of 2 nm, a chalcogenide material layer 114 made of GeSbTe having a film thickness of 100 nm, and an upper electrode 115 made of tungsten having a film thickness of 50 nm are Deposit sequentially by sputtering method. Subsequently, a silicon oxide film 116 is deposited by a known CVD method. Subsequently, the silicon dioxide film 116, the upper electrode 115, and the chalcogenide material layer 114 are formed by the known lithography process and dry etching process. , And the insulator interface layer 113 are processed in order.
  • the interface layer 113 may be a continuous film, or may have a structure as shown in FIGS. The effect at that time is also the same. Further, it is needless to say that an embodiment in which the interface layer 113 is under the chalcogenide material layer 114 is not shown in FIG. 15 as in FIG.
  • the interface layer 113 can be processed in the same process as the chalcogenide material layer 114, which is relatively thick !, and the subsequent processes can be performed without exposing the upper surface of the interface layer 113. Therefore, processing after interface layer formation becomes easy.
  • the selection transistor may be configured of a power diode transistor or a bipolar transistor described as a MOS transistor. If the diode transistor is formed, the area can be further reduced.
  • the present invention can be applied to a semiconductor device having a phase change memory.

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Abstract

　相変化メモリにおいて、界面層をカルコゲナイド材料層／プラグ間に挿入する。界面層はプラグ状電極の界面全体を覆わないようにする。プラグはカルコゲナイド層より上部に形成すれば集積度が上がる。界面層は、酸化物ターゲットを用いてスパッタリングするか、または金属ターゲットを用いてスパッタリングすることによって金属膜を形成した後、酸素ラジカルや酸素プラズマなどの酸化性雰囲気中で金属膜を酸化することによって形成される。

Description

明 細 書
半導体装置
技術分野
[0001] 本発明は、半導体装置に係り、特に、カルコゲナイドなどの相変化材料を用いて形 成される相変化メモリセルを有する半導体装置に適用して有効な技術に関するもの である。
背景技術
[0002] 携帯電話に代表されるモパイル機器には、 DRAM、 SRAM, FLASHメモリなどの 半導体メモリが使われている。 DRAMは大容量である力 アクセス速度は低速である 。一方、 SRAMは高速であるが、 1セル当たり 4〜6個と多くのトランジスタが必要なこ とから高集積ィ匕は困難であり、大容量メモリには不向きである。また、 DRAMと SRA Mはデータを保持するために常に通電している必要がある（揮発性)。一方、 FLAS Hメモリは不揮発性であるため電気的な記憶保持のための通電が不要である力 書 き換えや消去回数力 回程度と有限であることと、書き換えが他のメモリと比較して 数桁遅いことが欠点である。このように、それぞれのメモリは利点と欠点を有しており、 現状では、その特徴に応じて使い分けられている。
[0003] DRAM, SRAM, FLASHメモリのそれぞれの利点を併せ持つユニバーサルメモ リが実現できれば、複数のメモリを 1チップに統合することが可能となり、携帯電話や 各種モノィル機器の小型高機能化を図ることができる。さらに、全ての半導体メモリを 置き換えることが可能になればインパクトは極めて大き 、。ユニバーサルメモリに要求 される項目としては、（1) DRAM並みの高集積化 (大容量化)、（2) SRAM並みの高 速アクセス (書き込み/読み出し)、（3) FLASHメモリと同様の不揮発性、（4)小型の 電池駆動に耐えうる低消費電力、などが挙げられる。
[0004] ユニバーサルメモリと呼ばれる次世代の不揮発性メモリの中で、現在最も注目され ているのは相変化メモリである。相変化メモリは、 CD— RWや DVDなどの光ディスク に使用されて 、るカルコゲナイド材料を使用し、同じように結晶状態と非晶質状態の 違いでデータを記憶する。違いは書き込み/読み出し方法にあり、光ディスクではレ 一ザ一に代表される光の吸収による発熱を利用するのに対し、相変化メモリでは電 流によって発生するジュール熱で書き込み、相変化による抵抗値の違いで信号を読 み出す。
[0005] 相変化メモリ（半導体記憶装置の略称、以下同様)の動作原理を図 1および図 2で 説明する。カルコゲナイド材料を非晶質化させる場合、カルコゲナイド材料の温度を 融点以上に熱して力も急冷するようなリセットパルスを印加する。融点は、例えば 600 °Cである。急冷する時間 (tl)は、例えば 2nseCである。カルコゲナイド材料を結晶化さ せる場合、カルコゲナイド材料の温度を結晶化温度以上融点以下に保持するような セットパルスを印加する。結晶化温度は、例えば 400°Cである。結晶化に要する時間 (t2)は、例えば 50nsecである。
[0006] 相変化メモリの特長は、カルコゲナイド材料の抵抗値が結晶状態に応じて 2〜3桁 も変化し、この抵抗値を信号として用いるため、読み出し信号が大きぐセンス動作が 容易になるため、読み出しが高速であることである。それに加えて、 1012回の書き換 えが可能であるなど、 FLASHメモリの欠点を補う性能を持っている。また、低電圧' 低電力での動作が可能であり、ロジック回路との混載が容易であるなどの特長が、モ パイル機器用として適して 、る。
[0007] 相変ィ匕メモリセルの製造工程の一例を図 3から図 5の要部断面図を用いて簡単に 説明する。まず、図 3により説明すると、周知の製造方法により不図示の半導体基板 上に選択トランジスタを形成する。選択トランジスタは、例えば MOSトランジスタゃバ イポーラトランジスタカもなる。次いで、周知の製造方法を用いて、例えばシリコン酸 化膜からなる層間絶縁膜 1を堆積し、例えばタングステン力もなるプラグ 2を層間絶縁 膜 1内に形成する。このプラグは、下部の選択トランジスタと上部の相変化材料層を 電気的に接続する役割を果たす。次いで、例えば GeSbTeカゝらなるカルコゲナイド材 料層 3、例えばタングステン力もなる上部電極 4、例えばシリコン酸ィ匕膜からなるハー ドマスク 5を順に堆積すると、図 3のようになる。
[0008] 次いで、図 4に示すように、周知のリソグラフィ法およびドライエッチング法により、ハ ードマスク 5、上部電極 4、カルコゲナイド材料層 3を順次カ卩ェする。次いで、層間絶 縁膜 6を堆積すると、図 5のようになる。次いで、層間絶縁膜 6の上部に上部電極 4と 電気的に接続する配線層と、さらにその上部に複数の配線層を形成する（図示せず
) o
[0009] 以上の工程により、相変化メモリセルが略完成する。なお、この種の相変ィ匕メモリセ ルに関連するものとして非特許文献 1が、また、カルコゲナイド材料の相変化に関し ては非特許文献 2が挙げられる。
特許文献 1：米国特許第 5536947号公報
特許文献 2 :特開 2003— 174144号公報
特許文献 3 :米国特許 US2004Z0026731号明細書
特許文献 4 :米国特許 US2003Z0047727号明細書
非特許文献 1：国際電子デバイス 'ミーティング 'テク-カル 'ダイジェスト (Technical Di gest of International Electron Device Meeting)^ 2001年、 p.803— 806
非特許文献 2 :応用物理学会誌 (Journal of Applied Physics)、 87卷、 9号、 2000年 5 月、 p. 4130
発明の開示
発明が解決しょうとする課題
[0010] 本発明は、相変化メモリの製造工程における課題と、書き換え動作における課題を それぞれ明らかにし、これらの課題を同時に解決できる手段を提供するものである。 以下、解決すべき課題を順に説明する。
[0011] 第 1の課題は、相変化メモリでは、低抵抗状態から高抵抗状態に変化させる際、電 流によるジュール熱で膜を融点を越える高温にする必要があるため、大きな電流、大 きな消費電力になりやすいことである。この点に関して、炭化物、窒化物、酸化物など の膜をカルコゲナイド材料層と電極との間に形成し、結晶化時の電流経路をフィラメ ント状に細くする方法が知られている。例えば米国特許第 5536947号明細書 (特許 文献 1)中にその記述がある。し力 特許文献 1のように炭化物、窒化物、酸化物など の絶縁物の層を設けると、当然のことながらこの層による電位降下が生じるので、高 抵抗状態から低抵抗状態へ変化させる際、インパクトイオンィ匕などのキャリア増倍現 象によりエレクトロニックな低抵抗ィ匕が始まる閾値電圧が高くなつてしまい、高い電圧 の電源が必要になるという問題点が生じる。 [0012] 第 2の課題は、カルコゲナイド材料は接着性が低!、ため、相変化メモリの製造工程 中に膜が基板力も剥離しやすいことである。特に、カルコゲナイド材料はシリコン酸ィ匕 膜との接着性が低いことから、カルコゲナイド材料層と層間絶縁膜との間に接着層を 設けるのが望ましい。
[0013] 相変ィ匕メモリにおいて、カルコゲナイド材料層の剥離防止には接着層の挿入が有 効であることは既に知られている。公知例としては、例えば、特開 2003— 174144号 公報 (特許文献 2)、米国特許 US2004Z0026731号明細書 (特許文献 3)、米国特 許 US2003Z0047727号明細書 (特許文献 4)などが挙げられる。いずれの公知例 においても、具体的な接着層材料として、例えば Tiのような導電体が用いられている
[0014] プラグ上と層間絶縁膜上に導電体力 なる接着層を形成した場合のメモリセルの断 面構造を図 6に示す。カルコゲナイド材料層 3と層間絶縁膜 1との界面全面に導電体 接着層 8が設けられているため、カルコゲナイド材料層の剥離を防止することができ る。しかし、この構造では、相変ィ匕メモリの書き換え動作時にプラグ 2から電圧を印加 すると、導電体接着層 8はカルコゲナイド材料層 3よりも抵抗率が低いため、電流は 主に接着層 8の横方向（基板面と平行方向）に流れる。この場合、カルコゲナイド材 料層がジュール熱によって加熱される領域は、接着層 8と接している部分全面に広が るため、カルコゲナイド材料層を結晶化または非晶質ィ匕するためには非常に大きな 電流が必要になってしまう。
[0015] 上記の問題は、図 7に示すように、導電体接着層 8をプラグ 2と接しない領域に限つ て形成すれば解決できる。この場合、カルコゲナイド材料層 3がジュール熱によって 加熱される領域は、プラグ 2と接している部分に絞られるため、カルコゲナイド材料層 3を結晶化または非晶質ィ匕するために必要な電流は図 6の場合に比べると小さくなる 。しかし、カルコゲナイド材料層 3の界面に接着層が設けられていない広い領域が存 在することになるので、カルコゲナイド材料層の剥離を完全に防止することはできな い。
[0016] また、層間絶縁膜 1上とプラグ 2上を含めた基板全面に導電体接着層 8を形成した 後、プラグ 2上の導電体接着層を除去する工程が追加で必要となる。この場合、マス ク枚数が増えて製造コストが高くなるとともに、メモリセルを微細化するとあわせ余裕 が少なくなつて歩留まりや信頼性が低下するという問題が生じる。このため、相変化メ モリの書き換え特性に悪影響を及ぼすことなぐ電流を低減し、カルコゲナイド材料 層の剥離も防止できる手段が求められていた。
[0017] 第 3の課題は、もっとも良く用いられている構造は、上記のようにシリコン基板側から トランジスタ—プラグ電極 1—カルコゲナイド材料層 3—上部電極 4と ヽぅ順序で形成 された構造であるが、プラグの発熱も利用して書換えを行うので、近傍のいくつかのメ モリ素子に書換えのアクセスが集中する場合、熱伝導率が高いプラグを通じて熱がト ランジスタの周辺まで拡散し、蓄積する。従って、プラグの間隔を詰めにくぐ面積を 小さくすることができない。
[0018] 第 4の課題は、例えばタングステンなどの低抵抗材料をプラグに用いると、カルコゲ ナイド材料層カゝらプラグを介して熱が逃げやすくなるため、ジュール熱でカルコゲナ イド材料層を加熱するのに非常に大きい電流が必要となることである。これは、抵抗 率が低い材料は、一般的に熱伝導率が高いことに起因する。特にリセット時 (非晶質 ィ匕）はカルコゲナイド材料層を融点以上に加熱しなければならないため、プラグから の熱拡散は大きな問題となる。
[0019] 例えば、ロジック回路と混載するためには、少なくとも MOSトランジスタで動作可能 な程度まで書き換えに必要な電流を低減しなければならな 、。低電流での書き換え を可能にするためには、プラグからの熱拡散を抑制し、カルコゲナイド材料層を効率 的に加熱できる構造を用いる必要がある。なお、光ディスクの場合は、レーザーで書 き込み/読み出しを行うので、カルコゲナイド材料層と電気的に接続する部分は必要 ない。このため、熱伝導率の高い材料と接触することはない。つまり、熱伝導率の高 V、材料を介しての熱拡散は、電気的パルスで書き込み/読み出しを行う相変化メモリ に特有な課題である。
[0020] プラグからの熱拡散を抑制するために、抵抗率の高!、、つまり熱伝導率の低!、材 料をプラグに用いる手段が提案されている。プラグに高抵抗材料を適用した公知例と しては、例えば、特開 2003— 174144号公報 (特許文献 2)が挙げられる。具体的な 高抵抗プラグ材料として、 TiSiN、 TiAlN、 TiSiCが用いられている。この場合、従来 のロジック回路には用いられて ヽな 、新規材料を導入しなければならな 、ため、製造 コストが高くなるとともに、歩留まりや信頼性が低下するという問題が生じる。このため 、従来の低抵抗材料のプラグを用いても熱拡散を抑制できる手段が求められていた 。そうすれば、カルコゲナイド材料を効率的に加熱できるため、相変化メモリの書き換 えの低電流化が可能となる。
[0021] 本発明の目的は、相変化メモリを有する半導体装置の低電力化を実現する技術を 提供することにある。
[0022] 本発明の他の目的は、相変化メモリを有する半導体装置の高信頼化を実現する技 術を提供することにある。
[0023] 本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述および添付 図面から明らかになるであろう。
課題を解決するための手段
[0024] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に 説明すれば以下のとおりである。
[0025] 半導体基板と、半導体基板の主面に形成されたトランジスタと、トランジスタの上方 に設けられた層間絶縁膜と、トランジスタに電気的に接続した電極と、電極に接して あるいは他の層を介して設けられたカルコゲナイド材料層と、カルコゲナイド材料層 の上部に設けられた酸素、窒素、炭素、珪素よりなる群より選ばれた少なくとも 1元素 を含む界面層と、界面層の上部に設けられたプラグ電極を少なくとも有し、カルコゲ ナイド材料層は、界面層に流れるトンネル電流により相変化する。
[0026] さらに望ましくは、界面層が、層間絶縁膜およびプラグに接して連続膜として形成さ れる。
[0027] さらに望ましくは、界面層が、プラグに接して連続膜として形成されると共に、層間 絶縁膜とカルコゲナイド材料層の一部とが接するように形成される。
[0028] さらに望ましくは、界面層が、層間絶縁膜と接して連続膜として形成されると共に、 プラグとカルコゲナイド材料層の一部とが接するように形成される。
[0029] さらに望ましくは、界面層の平均膜厚が 0. lnm以上であって 5nm以下である。
[0030] また、半導体基板と、半導体基板の主面に形成された選択トランジスタと、選択トラ ンジスタの上方に設けられた層間絶縁膜と、層間絶縁膜の上に形成される界面層と 、界面層の上に形成されるカルコゲナイド材料層と、層間絶縁膜内に界面層と選択ト ランジスタの間に形成されるプラグと、を具備し、カルコゲナイド材料層は、界面層に 流れるトンネル電流により相変化し、界面層は、カルコゲナイド材料層の一部とプラグ とが接するように形成される。
[0031] さらに望ましくは、界面層は、層間絶縁膜に接して連続膜として形成される。
[0032] さらに望ましくは、界面層は、層間絶縁膜とカルコゲナイド材料層の一部が接するよ うに形成される。
[0033] また、半導体基板と、半導体基板の主面に形成された選択トランジスタと、選択トラ ンジスタの上方に設けられた層間絶縁膜と、層間絶縁膜の上に形成される界面層と 、界面層の上に形成されるカルコゲナイド材料層と、層間絶縁膜内に界面層と選択ト ランジスタの間に形成されるプラグと、を具備し、カルコゲナイド材料層は、界面層に 流れるトンネル電流により相変化し、界面層は、カルコゲナイド材料層の一部と層間 絶縁膜とが接するように形成される。
[0034] さらに望ましくは、界面層は、プラグに接して連続膜として形成される。
[0035] さらに望ましくは、界面層は、プラグとカルコゲナイド材料層の一部が接するように 形成される。
発明の効果
[0036] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に 説明すれば以下のとおりである。
[0037] 相変化メモリを有する半導体装置の低電力化を実現できる。また、相変化メモリを 有する半導体装置の信頼性を向上させることが出来る。
図面の簡単な説明
[0038] [図 1]カルコゲナイドの相状態を変えるための電流パルス仕様を示す図である。
[図 2]カルコゲナイドの相状態の変化を示す図である。
[図 3]従来技術による相変化メモリセルの製造工程を示す要部断面図である。
[図 4]従来技術による相変化メモリセルの製造工程を示す要部断面図である。
[図 5]従来技術による相変化メモリセルの製造工程を示す要部断面図である。 [図 6]従来技術による相変化メモリセルの断面図である。
[図 7]従来技術による相変化メモリセルの断面図である。
圆 8]分子動力学による剥離エネルギーの計算結果を示す図である。
圆 9]分子動力学による剥離エネルギーの計算結果を示す図である。
圆 10]分子動力学による剥離エネルギーの計算結果を示す図である。
圆 11]分子動力学による剥離エネルギーの計算結果を示す図である。
[図 12]本発明による相変化メモリセルの断面図である。
[図 13]実施の形態 1の相変化メモリセルを示す断面図である。
[図 14]実施の形態 1の相変化メモリセルの別例を示す断面図である。
[図 15]実施の形態 1の相変化メモリセルの別例を示す断面図である。
[図 16]カルコゲナイド材料層と界面層との関係を示す図である。
[図 17]カルコゲナイド材料層と界面層との関係を示す図である。
[図 18]カルコゲナイド材料層と界面層との関係を示す図である。
[図 19]カルコゲナイド材料層と界面層との関係を示す図である。
[図 20]カルコゲナイド材料層と界面層との関係を示す図である。
[図 21]カルコゲナイド材料層と界面層との関係を示す図である。
[図 22]カルコゲナイド材料層と界面層との関係を示す図である。
[図 23]カルコゲナイド材料層と界面層との関係を示す図である。
[図 24]カルコゲナイド材料層と界面層との関係を示す図である。
[図 25]カルコゲナイド材料層と界面層との関係を示す図である。
[図 26]カルコゲナイド材料層と界面層との関係を示す図である。
[図 27]実施の形態 2の相変化メモリセルを示す断面図である。
発明を実施するための最良の形態
従来は、接着性向上のための界面層として Tiや A1などの導電体材料が用いられて いた。これは、一般的には導電体材料はカルコゲナイド材料と反応しやすいため、界 面の結合力が強くなつて剥離耐性が向上するためである。しかし、本発明者らは、導 電体材料だけではなぐ絶縁体材料を接着層に用いてもカルコゲナイド材料層の剥 離を抑制できることを見出した。これは、絶縁体材料でもカルコゲナイド材料と若干反 応するので結合力が強くなることに加えて、絶縁体材料はドライエッチング工程に対 する耐性が高いためである。以下、詳細に説明する。
[0040] 界面剥離強度の分子動力学計算を行った結果を図 8から図 11に示す。カルコゲナ イド材料として GeSbTe (以下、 GSTと表記）を仮定し、接着する下地材料との界面 で GST膜を引き剥がすのに必要なエネルギーを計算した。これを剥離エネルギーと 定義する。下地材料が結晶の場合は、一般的に配向しやすい結晶面を仮定した。例 えば、 Tiは（001)面が基板面と平行方向に成長しやすいため、 GSTと Ti (OOl)界 面の剥離エネルギーを求めた。
[0041] 相変ィ匕メモリの製造工程中では、例えば図 4で示した構造のように、ドライエツチン グ法でカルコゲナイド材料層をカ卩ェした時に剥離する確率が高 、。ドライエッチング 法は C1や Fを含む雰囲気で行われることが多いため、 GSTと下地材料との界面に C1 や Fが拡散すると考えられる。そこで、 GSTと下地材料との界面に C1や Fが 1原子％( at. %)拡散したと仮定した場合の剥離エネルギーも計算によって求めた。
[0042] まず、図 8の結果について説明する。下地材料が Ti (001)、 TiN (l l l)、 Al (l l l) の場合に比べて、非晶質の Si02 (a— SiO )では剥離エネルギーが非常に小さいこ
2
とがわかる。これは、 GSTと a— Si02との界面は剥離しやすいことを裏付ける結果で ある。また、 GSTと a— SiOとの界面に CIや Fが介在すると、剥離エネルギーはさら
2
に低下することがわかる。このことから、図 4のようにドライエッチング法で GSTをカロェ すると、 GSTと層間絶縁膜との界面に C1や Fが拡散することによって GSTが剥離し やすくなると考えられる。
[0043] 次に、図 9の結果について説明する。 GSTと Ti (OOl)との界面および GSTと Ta (l 10)との界面は剥離エネルギーが比較的大きぐ剥離しにくいと考えられる。しかし、 界面に C1や Fが介在すると剥離エネルギーの低下が著しいことがわかる。ただし、 C1 や Fが拡散して剥離エネルギーが低下しても、図 8に示した a— Si02との界面に比べ れば剥離エネルギーはまだ大きいため、接着層としては機能すると考えられる。しか し、 Tiや Taなどの導電体を接着層に用いると、前述したように、カルコゲナイド材料 層を書き換えるためには非常に大きな電流が必要になってしまう。
[0044] 次に、図 10の結果について説明する。 GSTと Al Oとの界面および GSTと Ti02 との界面の剥離エネルギーは、図 9に示した Tiや Taなどの導電体に比べると小さい 力 図 8に示した GST/a— SiOとの界面に比べれば大きいことがわかる。また、図 8
2
に示した GST/a— SiOに比べると、 C1や Fが界面に介在した時の剥離エネルギー
2
の低下は小さい。この結果は、 Al Oや TiOなどの絶縁体材料はドライエッチングェ
2 3 2
程に対する耐性が高いことを示しており、接着層として望ましいと考えられる。
[0045] 次に、図 11の結果について説明する。 GSTと Ta Oとの界面および GSTと Cr O
2 5 2 3 との界面の剥離エネルギーは、図 10に示した Al Oや TiOと比べて大きい。また、 C
2 3 2
1や Fが界面に介在した時の剥離エネルギーは、図 9に示した Tiや Taなどの導電体と 比べても大きい。この結果は、 Ta Oや Oは接着層として非常に望ましいことを
2 5 2 3
示す。今回検討した材料の中では、絶縁体の接着層として最も望ましいのは Cr O、
2 3 次が Ta Oであり、その他、 TiO、 Al Oなどであった。
2 5 2 2 3
[0046] 次に、図 12を用いて、製作工程を説明する。図 12は、本願発明の概要を説明する ための模式図である。なお、本願明細書では、便宜上、各配線層またはカルコゲナイ ド材料層を接続する導電層をコンタクトと呼び、その中でもカルコゲナイド材料層が相 変化する部分に界面層を介して接する導電層をプラグと呼ぶものとする。また、図 12 において半円状の領域は半球状の領域の断面であり、融点以上に加熱されてァモ ルファス状態になりやす 、領域であり、カルコゲナイド材料層のうちこの領域にて主 に相変化を起こすことを示して 、る。
[0047] まず、選択トランジスタ（図示なし)、層間絶縁膜 1を形成し、コンタクト 7でトランジス タと上のメモリ動作部分をつなげるようにする。次いで、たとえばタングステン (W)から なる下部電極 4、例えば GeSbTe力もなるカルコゲナイド材料層 3、例えば酸ィ匕タンタ ルカも成る界面層 9、シリコン酸ィ匕膜からなるハードマスク 5を順に堆積する。次いで 周知のリソグラフィーおよびドライエッチング法により、ハードマスク 5、界面層 9、カル コゲナイド材料層 3、下部電極 4を加工する。次いで層間絶縁膜 6を堆積し、リソダラ フィ一およびドライエッチング法により界面層に至るプラグ穴を形成し、例えば CVD 法によりタングステンを埋め込んだ後、例えば CMP法により層間絶縁膜 6の上表面 の Wを除去すると図 12のようになる。
[0048] 界面層 9に至るプラグ穴を形成する際には、界面層 9に対して層間絶縁膜 6および ハードマスク 5が十分高選択になる条件でドライエッチングを行う必要がある。また、ド ライエッチングの際に露出する界面層 9に対するダメージが少ない条件を用いる方が よい。
[0049] 本発明によれば、プラグ 2とカルコゲナイド材料層 3との間に絶縁物の界面層が形 成されることにより、低抵抗プラグ力も熱が拡散するのを抑制することができる。これ は、絶縁体材料は導電体材料に比べて熱伝導率が小さいためである。例えば、導電 体であるタングステンの熱伝導率は 1. 74WZcm.K(27°C)であるのに対し、絶縁 体であるチタン酸化物の熱伝導率は 6. 5 X 10"2W/cm-K (100°C)と 2桁程度小さ い。このため、カルコゲナイド材料層とプラグとの間に絶縁体力もなる界面層を挿入 すれば、カルコゲナイド材料層力もプラグを介して熱が逃げるのを抑制できる。この結 果、カルコゲナイド材料を効率的に加熱することができるため、相変化メモリの書き換 えの低電流化が可能となる。また、プラグをカルゴゲナイド層 3の上面としているため 、面積が広い下部電極を利用して横に振って、プラグがトランジスタの真上に来る配 置も可能であり、集積度を上げられる。
[0050] 界面層の平均膜厚は、界面層の材料にもよる力 0. lnm以上とするのが望ましい 。 0. 5nm以上とするのがより望ましい。
[0051] 界面層は、非晶質でも多結晶でもよい。例えば多結晶は膜中に結晶粒界が存在す る。また、界面層の膜厚は、フェルミレベルが禁制帯の上部ではなく中央寄りにある 絶縁物の場合、絶縁膜中をトンネル電流が流れる膜厚よりも薄くする必要がある。ジ ユール熱によってカルコゲナイド材料層を融点以上に加熱するためには、プラグから カルコゲナイド材料層に必要な電流が流れなければならな 、からである。一般的に、 絶縁体膜の直列抵抗は膜厚に対して指数関数的に増大する。
[0052] カルコゲナイド材料層を融点以上に加熱するためには、 100 A〜 1mA程度の電 流が必要であることが知られている。例えば、電圧 3Vで電流 100 Aを発生させるた めには、界面層の抵抗は少なくとも 30kQ以下にする必要がある。絶縁体膜を用い て 30k Ω以下の直列抵抗を実現するためには、トンネル電流が支配的となる領域ま で膜厚を薄くしなければならない。このためには、膜厚は少なくとも 5nm以下とする必 要があり、十分に大きな電流を得るためには、膜厚は 3nm以下とするのが望ましい。 [0053] 膜厚が 3nmと薄いと、ピンホールが存在し、層間絶縁層とカルコゲナイド層、もしく はタングステンプラグとカルコゲナイド層が部分的に接する場合が考えられる。しかし 、前者の場合は、その接着性の効果が失われない限り特に問題はない。また、タンダ ステンプラグとカルコゲナイド層との間では、上述した通り、書換え電流を確保するた めに界面層の抵抗値を下げる必要がある。それに対し、熱拡散も防止する必要があ る。従って、カルコゲナイド材料層の一部をタングステンプラグと接するように界面層 を形成することで、界面層の抵抗値と熱拡散との間の最適化を行うことが可能となる。
[0054] 絶縁体力もなる界面層の材料は、層間絶縁膜材料 (例えばシリコン酸ィ匕膜)よりも力 ルコゲナイド材料層との接着性が高ぐプラグ材料 (例えばタングステン)よりも熱伝導 率が小さい材料であれば使用可能である。例えば、 Ti酸ィ匕膜、 Zr酸ィ匕膜、 Hf酸化膜 、 Ta酸ィ匕膜、 Nb酸ィ匕膜、 Cr酸ィ匕膜、 Mo酸化膜、 W酸化膜、 A1酸ィ匕膜が挙げられる
[0055] 半導体材料を接着層に用いてもカルコゲナイド材料層の剥離を抑制できる。接着 層として例えば Siを用い、カルコゲナイド材料層として例えば GeSbTeを用いれば、 Siと Geは置換反応しやすいので結合力が非常に強くなる。
[0056] 以上の説明から明らかなように、カルコゲナイド材料層 3とプラグ 2との間にトンネル 電流が流れる程度の厚さ（0. l〜5nm程度）の絶縁膜からなる界面層 9が存在する ため、カルコゲナイド材料層 3から熱伝導率の高 、タングステンプラグ 2への熱拡散を 防ぐことができ、書換え電流を小さくすることが可能となる。また、カルコゲナイド材料 層 3と絶縁膜 5との間に界面層 9が存在するため製造工程中の剥離を防止することが できる。なお、いずれか一方の構成を有することで夫々の効果を有するし、両方の構 成を有することで、両方の課題を解決できる。両方の構成を有したとしても、同じ工程 で形成できるため製造工程の追加はない。また、素子特性や寿命も向上する。これ は、界面層のために界面のショットキーノ《リアの形状が変わり、電位勾配が増してキ ャリアが加速されてインパクトイオンィ匕が起こりやすくなるので、セット時に低い電圧で 低抵抗状態にスィッチする。電位勾配の増加はカルコゲナイド材料層内に非常に短 い周期の組成の変動を起こし、これが結晶化に対する抵抗になって高温寿命が向上 すると考えられる。 [0057] 界面層は、非晶質でも多結晶でもよい。例えば多結晶は膜中に結晶粒界が存在す る。ただし、多結晶は非晶質よりも抵抗が低いため、相変化メモリの書き換え動作時 にプラグから電圧を印加すると、電流が接着層の横方向（基板面と平行方向）に流れ やすくなる。すると、カルコゲナイド材料層がジュール熱によって加熱される領域が広 力 ¾ため、カルコゲナイド材料層を結晶化または非晶質ィ匕するためにより大きな電流 が必要になってしまう。このため、半導体からなる界面層は、多結晶よりも非晶質の方 が望ましい。
[0058] 他の例としては、駆動トランジスタ上に層間絶縁層、下部電極、界面層（タンタル酸 化物）、カルコゲナイド層、界面層（タンタル酸ィ匕物）、層間絶縁層を製膜し、プラグ用 の穴あけを行ってタングステンプラグを形成する。このように、カルコゲナイド層の両 側に界面層を形成すると、接着性の面ではさらに好ましい。いずれかの界面層を省 略しても、界面層が全く無い場合より良好な接着性が得られるが、プラグと接しない 方の界面層（下側）を省略する方が素子特性は良好となる。プラグ側では、下部電極 の方が面積が広いためにプラグの外縁部に電流が集中し、この部分でプラグ外縁部 の Tiや TiNや酸ィ匕タングステンがカルコゲナイド材料中に拡散しやすくなる。これに よって書換えを多数回繰り返したときの特性の変化などが起きやすくなるが、界面層 はこれを防止する効果が期待できる。
[0059] ここで、本発明の第 1の手段である、カルコゲナイド材料層 3とプラグ 2との間に、絶 縁体力 なる連続した界面層を形成するための望ましい工程について具体的に説明 しておく。
[0060] 例えば、界面層材料としてタンタル酸ィ匕膜を形成する場合、一般的には、タンタル 金属ターゲットを用いて酸ィ匕性雰囲気中でスパッタリングする方法が用いられる。こ の方法は、タンタル金属ターゲットの表面が気相中の酸素と反応して酸ィ匕されること によってタンタル酸ィ匕物が形成されため、反応性スパッタリング法と呼ばれている。一 般的な反応性スパッタリング法によれば、タンタル酸化物の膜厚の面内分布は 1 σで 5%程度である。絶縁体の直列抵抗は膜厚に対して指数関数的に変化するため、 5 %の膜厚ばらつきは 1桁以上の抵抗ばらつきの要因となる。
[0061] 反応性スパッタリング法を用いると、界面層より先に形成されているカルコゲナイド 層の酸ィ匕が問題となる。周知の製造方法を用いて、カルコゲナイド層 3を堆積する。 次いで、従来技術の反応性スパッタリング法を用いて、例えばタンタル酸ィ匕膜からな る界面層を堆積すると、カルコゲナイド材料層 3の表面がスパッタリング雰囲気中の 酸素プラズマによってカルコゲナイド層 3が酸ィ匕される。この結果、カルコゲナイド材 料層 3の組成が変化し、特性のばらつきに影響する。
[0062] つまり、カルコゲナイド材料層の上面に界面層を形成する時に、一般的な反応性ス ノ ッタリング法を用いて絶縁膜を形成すると、酸素のカルコゲナイド材料層内への拡 散が生じ、拡散の仕方にバラツキがあるので、特性バラツキを生じる恐れがある。従 つて、カルコゲナイド材料層の特性ばらつきと!/ヽぅ新たな課題が生じる場合がある。
[0063] そこでより好ましくは、絶縁体界面層の形成方法として、金属ターゲットを用いてス ノ^タリングすることによって金属膜を形成した後、酸素ラジカルや酸素プラズマ等の 酸ィ匕性雰囲気中で金属膜を酸ィ匕する手段を用いる。周知のスパッタリング法を用い てカルコゲナイド材料層を形成する。次いで、周知のスパッタリング法を用いて、例え ばタンタル金属膜を堆積する。次いで、酸素ラジカルでタンタル金属膜を酸ィ匕するこ とによって、タンタル酸ィ匕膜を形成する。この手段を用いれば、ラジカル酸ィ匕時間を 最適化することにより、カルコゲナイド材料層の表面を酸ィ匕させることなぐタンタル酸 化膜からなる界面層を形成できる。つまり、カルコゲナイド材料層の組成変動を防止 でカルコゲナイド材料層のばらつきを防止できる。
[0064] また、スパッタリング法では、酸ィ匕膜を堆積するよりも金属膜を堆積する方が膜厚の 面内均一性を高くすることができる。このため、反応性スパッタリング法でタンタル酸 化膜を形成するよりも、タンタル金属膜を後酸ィ匕してタンタル酸ィ匕膜を形成する方が 膜厚の均一性は向上する。つまり、抵抗ばらつきの要因となるタンタル酸ィ匕膜の膜厚 のばらつきを低減することができる。
[0065] しかし、プラグの近くの電気伝導に寄与する部分以外では膜厚が薄くてピンホール が存在したり、極端な場合島状の膜に分離したりしていても接着性向上効果はある。 プラグ力 離れた部分では熱ストレスが少な 、ため、界面層が形成されて 、な 、か、 プロセス中に取れてカルコゲナイド層が層間絶縁層に直接接して 、ても、界面層が 全く無い場合に比べて剥離の問題は起きにくい。 以上の説明から明らかなように、絶縁体界面層の形成方法として、金属ターゲットを 用いてスパッタリングすることによって金属膜を形成した後、酸素ラジカルや酸素ブラ ズマ等の酸ィ匕性雰囲気中で金属膜を酸ィ匕する手段を用いることにより、酸ィ匕膜厚の 面内均一性を向上させることができる。具体的には、タンタル酸化膜の厚さの面内分 布は 1 σで 1%以下となる。この結果、抵抗の面内ばらつきは少なくとも 1桁以下に抑 制できる。
[0066] 絶縁体界面層の膜厚の面内均一性をさらに高めるためには、まず、金属膜を均一 に形成する工夫を施す必要がある。そのために望ましい手段を列記しておく。なお、 必ずしも全ての手段が必要な訳ではなぐ必要な仕様とコストを勘案して任意に選択 すればよい。
[0067] 一つめは、スパッタ室の到達真空度が高いことである。 10— 6Pa以下の超高真空 が得られるのが望ましい。二つめは、放電圧力が低いことである。 0. lPa以下で放電 させるのが望ましい。三つめは、ターゲットと基板との距離が長いことである。 15cm以 上離しておくのが望ましい。四つめは基板を回転させながら成膜を行うことである。
[0068] 次に、金属膜を均一に酸化する工夫を施す必要がある。そのためには、制御可能 な酸化速度が得られる酸化剤や酸化温度を選択しなければならない。一般的には、 酸素ラジカルを用いて室温で酸ィ匕するのが望ましい。もちろん、金属膜の材料によつ ては、酸素や酸素プラズマを酸化剤に用いる方が望ましい場合もあるし、加熱しなが ら酸化処理する方が望ましい場合もある。また、金属膜を形成する工程の後に基板を 真空中で搬送することにより、金属膜を酸ィ匕する工程を大気に曝さずに連続して行う のが望ましい。
[0069] 以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態 を説明するための全図において、同一の部材には原則として同一の符号を付し、そ の繰り返しの説明は省略する。また、以下の説明では、前記 2つの課題を同時に解 決するための代表的な手段を以下に説明し、その後より具体的な例について説明す る。
[0070] (実施の形態 1)
本発明の実施の形態 1を図 13により説明する。この実施の形態は、カルコゲナイド 材料層の上面と、その上に形成する層間絶縁膜およびプラグの下面との間に、絶縁 体力もなる界面層を形成するもので、上記発明の半導体記憶装置において、相変化 メモリセルを形成する第 1の手段を具体的に示した例である。
[0071] 始めに、半導体基板 101を用意して、選択トランジスタとして用いられる MOSトラン ジスタを作る。そのために、まず半導体基板 101の表面に、 MOSトランジスタを分離 するための素子間分離酸化膜 102を、周知の選択酸化法や浅溝分離法を用いて形 成する。本実施の形態では、表面を平坦ィ匕できる浅溝分離法を用いている。
[0072] まず、周知のドライエッチング法を用いて基板に分離溝を形成し、溝側壁や底面の ドライエッチング起因損傷を取り除いた後に、周知の CVD法を用いて酸ィ匕膜を堆積 し、溝ではない部分にある酸ィ匕膜を、これも周知の CMP法で選択的に研磨し、溝に 埋まっている素子間分離酸化膜 102だけを残す。次に、高エネルギー不純物打ち込 みにより、ゥエル 121を形成する。
[0073] 次に、半導体基板の表面を洗浄した後に、 MOSトランジスタのゲート酸ィ匕膜 103を 周知の熱酸化法で成長させる。このゲート酸ィ匕膜 103の表面に、多結晶シリコンから なるゲート電極 104とシリコン窒化膜 109を堆積する。続いて、リソグラフイエ程および ドライエッチング工程によりゲートをカ卩ェした後、ゲート電極およびレジストをマスクに して不純物を打ち込み、拡散層 106を形成する。本実施の形態では、ゲート電極 10 4として多結晶ポリシリコンゲートを用いた力 低抵抗ゲートとして、金属 Zバリアメタ ル Z多結晶シリコンの積層構造であるポリメタルゲートを用いることも可能である。
[0074] 次に、自己整合コンタクト適用のために、シリコン窒化膜 109を CVD法により堆積 する。次に、表面全体にシリコン酸ィ匕膜からなる層間絶縁膜 108を堆積し、これを周 知の CMP法（ケミカル 'メカ-カル 'ポリツシング法）を用いて、ゲート電極 104に起因 する表面凹凸を平坦化する。
[0075] 続いて、リソグラフイエ程およびドライエッチング工程により、コンタクト孔を開口する 。この時、ゲート電極の露出をさけるために、いわゆる自己整合の条件、すなわち、シ リコン窒化膜に対してシリコン酸ィ匕膜が高選択となる条件で層間絶縁膜 108を加工 する。
[0076] なお、コンタクト孔の拡散層 106に対する目外れ対策として、まず、シリコン窒化膜 に対してシリコン酸ィ匕膜が高選択となる条件で層間絶縁膜 108をドライエッチングす ることによって拡散層 106の上面のシリコン窒化膜が残るようにし、続いて、シリコン酸 化膜に対してシリコン窒化膜が高選択となる条件でドライエッチングすることによって 拡散層 106の上面のシリコン窒化膜を除去する。
[0077] 続いて、コンタクト孔内にタングステンを埋め込み、周知の CMP法により第 1のタン グステンコンタクト 109を形成する。次に、膜厚が lOOnmのタングステンをスパッタリ ング法で堆積し、リソグラフイエ程およびドライエッチング工程によりタングステンをカロ ェして第一の配線層 110を形成した。続いて、第 2のタングステンコンタクト 118を形 成する。
[0078] 次に、膜厚が 50nmのタングステンからなる下部電極 115、膜厚が lOOnmの GeSb Te力もなるカルコゲナイド材料層 114を周知のスパッタリング法によって順に堆積す る。続いて、周知の CVD法によって、シリコン酸ィ匕膜 116を堆積する。続いて周知の リソグラフィー工程およびドライエッチング工程により、シリコン酸ィ匕膜 116、カルコゲ ナイド材料層 114、下部電極 115を順にカ卩ェする。
[0079] 次に、公知の CVD法により、膜厚が 20nmのシリコン窒化膜からなる側壁保護膜 1 20を堆積する。なお、この側壁保護膜はカルコゲナイド材料が昇華しないように、低 温かつ高圧の条件で形成する必要がある。例えば、圧力は 0. lPa以上、温度は 45 0°C以下の条件を例示できる。
[0080] 次に、表面全体にシリコン酸ィ匕膜からなる層間絶縁膜 117を堆積し、これを公知の CMP法を用いて表面凹凸を平坦化する。続いて、リソグラフイエ程およびドライエツ チング工程により、プラグ孔を開口する。続いて、スパッタリング法により界面層 113を 形成し、タングステンを埋め込み、公知の CMP法によりタングステンプラグ 112を形 成する。なお、スパッタリング法により界面層を形成するとプラグ孔の側面には全く形 成されないか、非常に薄く形成される。しかし、底面のカルコゲナイド材料層の上に は界面層は形成されるため問題はない。続いて、膜厚 200nmのアルミニウムを堆積 し、配線層として加工して第二の配線層 119を形成した。勿論、アルミニウムの代わり に抵抗の低い銅を用いることも可能である。以上により、図 13の構造が実現できる。
[0081] 次に、図 14を用いて、他の製造方法および構造について説明する。図 13と相違す る点は、図 13では、界面層 113をタングステンプラグ 112を形成する孔に沿って形成 したが、図 14では、カルコゲナイド材料層 115の上部全面に形成することにある。
[0082] 次に図 14を用いて、本構造の製造方法について説明する。第 2のタングステンコン タクト 118を形成するところまでは、図 13と同じであるため省略する。
[0083] 第 2のタングステンコンタクト 118を形成後、膜厚が 50nmのタングステンからなる下 部電極 115、膜厚が lOOnmの GeSbTeからなるカルコゲナイド材料層 114、膜厚が 2nmのタンタル酸化物からなる界面層 113を周知のスパッタリング法によって順に堆 積する。続いて、周知の CVD法によって、シリコン酸ィ匕膜 116を堆積する。続いて周 知のリソグラフィー工程およびドライエッチング工程により、シリコン酸ィ匕膜 116、界面 層 113、カルコゲナイド材料層 114、下部電極 115を順に加工する。ここで、シリコン 酸ィ匕膜 116と界面層 113は、同じ工程でエッチングし、これらをノヽードマスクとして力 ルコゲナイド材料層 114、下部電極 115を加工すると工程を簡略ィ匕することが可能と なる。
[0084] 次に、図 13と同様に、側壁保護膜 120、層間絶縁膜 117を堆積し、これを公知の C MP法を用いて表面凹凸を平坦化し、リソグラフイエ程およびドライエッチング工程に より、プラグ孔を開口する。この時、界面層がエッチングされてしまわないためには、 プラグ穴の開口の際には、界面層 113に対して、シリコン酸ィ匕膜 116、層間絶縁膜 1 17が十分高選択になる条件でドライエッチングを行う必要がある。続いて、プラグ孔 内にタングステンを埋め込み、周知の CMP法によりタングステンプラグ 112を形成す る。
[0085] 図 15は、他の構造および製造方法を示した図である。図 13および図 14と異なる点 は、上部のタングステンプラグ 112、界面層 113、および、カルコゲナイド材料層 114 が同じ幅で形成されている点である。また、タングステンプラグ 112は、円柱型でなく 、角柱型になる。
[0086] 以下、図 15を用いてその製造方法を説明する。第 2のタングステンコンタクト 118を 形成するところまでは、図 13、 14と同じであるため省略する。
[0087] 第 2のタングステンコンタクト 118を形成後、膜厚が 50nmのタングステンを堆積し、 周知のリソグラフイエ程およびドライエッチング工程により下部電極 115を形成する。 その後、絶縁膜 122を堆積し、 CMP法により下部電極 115を露出させる。その後、 膜厚が lOOnmの GeSbTeからなるカルコゲナイド材料層 114、膜厚が 2nmのタンタ ル酸化物からなる界面層 113、タングステンプラグ 112を周知のスパッタリング法によ つて順に堆積する。続いて周知のリソグラフイエ程およびドライエッチング工程により、 タングステンプラグ 112、界面層 113、カルコゲナイド材料層 114を順にカ卩ェする。さ らに、サイドウォールとなるように側壁保護層 120を形成する。その後は、図 13、図 1 4と同様である。なお、図 15では、カルコゲナイド材料層 114に下部電極 115が直接 接続されて ヽるが、カルコゲナイド材料層 114と下部電極 115の間にカルコゲナイド 材料層 114と同じ幅の導電層を設けてもよい。また、下部電極 115を設けずに直接、 カルコゲナイド材料層 114またはカルコゲナイド材料層 114と同じ幅の導電層が第 2 のタングステンコンタクト 118と接する構成でもよい。ただし、カルコゲナイド材料層よ り幅広の（さらに望ましくは、第 2のタングステンコンタクト 118より幅広）下部電極 115 を設けることにより位置あわせが容易となる。
[0088] タングステンプラグ 112の界面層 113と接する面の中央部を絶縁膜で形成し、角筒 または円筒に近い形状にしてもよい。これにより、タングステンプラグ 112からカルコ ゲナイド材料層に流れる電流の低減効果を得られる。タングステンプラグ 112の下の 界面層は実施の形態 1と同様に中央の絶縁層の部分を含めて形成してもよいが、筒 状プラグとの界面のみ、あるいはそれより狭 、面積で形成してもよ!/、。
[0089] 本実施の形態 1によれば、カルコゲナイド材料層 114とタングステンプラグ 112との 間に界面層が形成されるため、低抵抗材料のプラグからの熱拡散が抑制されてカル コゲナイド材料が効率的に加熱されるため、相変化メモリの書き換えの低電流化が可 能となる。さら〖こ、図 14の構成は、絶縁膜 116とカルコゲナイド材料層 114との間に 界面層を有するためカルコゲナイド材料層と絶縁膜 116との剥離を防止することが可 能となる。
[0090] 一方、図 13の構成では、絶縁膜 116とカルコゲナイド材料層の間に界面層が存在 しない。し力しながら、非常に薄い界面層をエッチングしないため図 14の構成と比較 して製造が容易となる。なお、絶縁膜 116を SiOではなぐカルコゲナイド材料層 11
2
4と接着性のよい材料を用いてもよい。さらに、図 15では、絶縁膜 111上にカルコゲ ナイド材料層 114が存在しな 、ため、絶縁膜 111とカルコゲナイド材料層 114との接 着性を考慮する必要はなくなる。
[0091] 図 16から図 26に、カルコゲナイド材料層と接する部分の界面層の形状の各変形例 を示す。なお、図 16から図 26は、外側の四角がカルコゲナイド材料層の表面で、角 の丸まりなどは考慮しない模式図である。図 16は、界面層にピンホールを形成した 例である。図 17は、界面層 113をリング状とした場合を示しており、図 18は、外縁部 でエッチングして面積を小さくした場合を示している。図 19は、界面層 113をスリット 状とした場合である。
[0092] なお、リング状、スリット状の界面層 113を形成する場合はマスクを用いる。さらに図 20と図 21には、プラグ電極に接する領域にはピンホールが無いか、相対的に少ない 、プラグ電極に接する領域だけにピンホールがある力、プラグ電極に接する領域のピ ンホールが相対的に多 、場合を示して！/、る。
[0093] リセット電流低減、セット電圧低減、耐熱性向上、書換え可能回数向上などの、電 気特性関連の効果を持つ界面層材料の場合は、図 21より、図 20のピンホール分布 の方が好ましい。一方、界面層の抵抗を下げる必要がある場合は、図 21の方が好ま しい。図 22と図 23には、界面層が島状に分離していて、プラグ電極の領域内だけ、 領域外だけに存在する場合を示した。
[0094] また、図 24と図 25には、島状でない領域では連続膜になっている場合を示した。
連続膜の領域にはピンホールが存在してもよい。これら図 20から図 25における境界 は、必ずしもプラグ電極の形状や大きさと完全に一致していなくてもよい。図 26には 、カルコゲナイド層の全体に対応して、界面層が島状になっている場合を示した。図 18以外の図 16から図 26の場合において、図 18との組み合わせになっている、すな わち、カルコゲナイド層の最外周部の界面層が存在しなくてもよい。図 20から図 25ま では、図 14のプラグ電極の太さより界面層が大きい場合に対応する。なお、いずれ の場合であっても、界面層 113は、トンネル電流を流す膜厚である。トンネル電流を 流さない膜厚の場合は、第 1の課題にて説明したとおり、メモリセルに印加しなければ ならな 、電圧が高くなる恐れが生じる。
[0095] すなわち、図 13から図 15では、界面層 113を連続膜として説明した力 必ずしも連 続膜としなくともよ ヽ。タングステンプラグ 112とカルコゲナイド材料層 114との間の界 面層 113を連続膜とした場合、タングステンプラグ 112への熱拡散を小さくすることが 出来るが、界面層 113の抵抗により電圧降下が生じる可能性がある。すなわち、タン ダステンプラグ 112への熱拡散防止と界面層 113の自体の抵抗値の増加は、トレー 、才フの関係にある。そこで、図 16力ら図 19、図 21、図 23、図 25のように、タングス テンプラグ 112に接する界面層 113を連続膜とせずに、一部でタングステンプラグ 11 2とカルコゲナイド材料層 114が直接接する部分を形成することにより、熱拡散の防 止と抵抗値の増加に対して、最適な構造をとることが可能となる。
[0096] 以上、実施の形態 1について絶縁体界面層 113としてタンタル酸ィ匕膜を用いたが、 これに限らず、チタン酸化膜、ジルコニウム酸ィ匕膜、ハフニウム酸ィ匕膜、ニオブ酸ィ匕 膜、クロム酸ィ匕膜、モリブデン酸化膜、タングステン酸化膜、アルミニウム酸ィ匕膜など の絶縁性の膜を用いることができる。
[0097] また、絶縁体界面層の形成方法としては、酸ィ匕物ターゲットを用いてスパッタリング することによって酸ィ匕膜を形成してもよいし、金属ターゲットを用いて酸ィ匕性雰囲気で スパッタリングすることによって酸ィ匕膜を形成してもよい。また、金属ターゲットを用い てスパッタリングすることによって金属膜を形成した後、酸素ラジカルや酸素プラズマ 等の酸化性雰囲気中で金属膜を酸化することによって酸化膜を形成してもよい。
[0098] 酸化膜の組成は、 V、わゆる化学量論組成ではなく、酸素過剰組成や酸素欠損組 成であっても構わない。例えば、タンタル酸ィ匕膜の場合を説明すると、化学量論組成 は Ta Oであるが、タンタルに対する酸素の組成比が 5Z2より小さくても大きくても同
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様の効果を得ることができる。また、酸素の組成比が 5Z2より小さい、すなわち、酸素 欠損組成では、化学量論組成のタンタル酸ィ匕膜を用いる場合よりもカルコゲナイド材 料層との反応性が高くなるため、接着層としてはより望ましい。
[0099] 上述した例では、カルコゲナイド材料層として GeSbTeを用いた力 これに限らず、 Ge、 Sb、 Te力も選ばれた少なくとも 2元素以上を含むカルコゲナイド材料を用いても よい。また、 Ge、 Sb、 Te力も選ばれた少なくとも 2元素以上と、周期律表の 3b族、 2b 族、 lb族、 3aから 7a族、および 8族元素力 選ばれた少なくとも 1元素を含むカルコ ゲナイド材料を用いてもょ 、。 [0100] 本実施の形態のようにカルコゲナイド層の上に界面層とプラグの両方が来る場合、 まず、面積の低減を実現することが可能となる。し力しながら、下部電極のタンダステ ンは表面が凹凸になりやすぐその凹凸が上部にも影響して書換え可能回数が低下 したり、高温寿命が短くなつたりしやすいが、界面層が局所的電界集中を緩和するの で、改善することが可能となる。
[0101] なお、本発明によれば、上述の実施の形態に限らず、先にあげた各種手段がそれ ぞれ適用可能であることは言うまでもない。例えば、界面層 113を半導体で形成して もよい。半導体力もなる界面層は、非晶質でも多結晶でもよい。ただし、多結晶は非 晶質よりも抵抗が低いため、相変化メモリの書き換え動作時にプラグ力も電圧を印加 すると、電流が接着層の横方向（基板面と平行方向）に流れやすくなる。すると、カル コゲナイド材料層がジュール熱によって加熱される領域が広がるため、カルコゲナイ ド材料層を結晶化または非晶質ィ匕するためにより大きな電流が必要になってしまう。 このため、半導体力 なる界面層は、多結晶よりも非晶質の方が望ましい。
[0102] また、半導体力もなる界面層には不純物はカ卩えない方が望ましい。例えば、シリコ ン中に P (リン）、 As (砒素）、 Sb (アンチモン）、 B (ボロン)などの不純物を添加すると 電気伝導性が高くなることが知られている。この場合、界面層の抵抗が低くなり、カル コゲナイド材料層を書き換えるのにより大きな電流が必要となってしまう。ただし、不 純物を活性ィ匕しなければ抵抗の低下は小さ 、ので、非晶質の半導体界面層を用い る場合は不純物添加の影響は小さ 、。
[0103] また、半導体力もなる界面層の膜厚は、縦方向（基板面と垂直方向）の抵抗が横方 向（基板面と平行方向）の抵抗よりも十分低くなるような膜厚にする必要がある。もし、 横方向（基板面と平行方向）の抵抗が低いと、相変化メモリの書き換え動作時にブラ ダカゝら電圧を印加した時に、電流は主に界面層を通じて横方向に流れる。この場合、 カルコゲナイド材料層がジュール熱によって加熱される領域は、界面層と接して 、る 部分全面に広がるため、カルコゲナイド材料層を書き換えるためには非常に大きな 電流が必要になってしまう。半導体界面層の膜厚をできるだけ薄くして縦方向（基板 面と垂直方向）の抵抗を低くすれば、電流はプラグから半導体界面層を介して縦方 向に流れやすくなるため、電流が横方向に広がることはない。そうすれば、カルコゲ ナイド材料層がジュール熱によって加熱される領域は、プラグの近傍に絞られるため 、カルコゲナイド材料層を書き換えるために必要な電流を小さくすることができる。半 導体界面層の膜厚は少なくとも 5nm以下とする必要があり、十分に大きな電流を得る ためには、膜厚は 3nm以下とするのが望ましい。
[0104] 半導体力もなる界面層の材料は、層間絶縁膜材料 (例えばシリコン酸ィ匕膜)よりも力 ルコゲナイド材料層との接着性が高ぐプラグ材料 (例えばタングステン)よりも熱伝導 率が小さい材料であればよい。例えば、 Si、 Ge、 SiCなどが挙げられる。この中では 、 GeSbTeとの反応性が高ぐ従来技術との親和性が高いことから、 Siが最も望まし い材料である。
[0105] 半導体材料の界面層を用いると、相変化メモリの製造工程中に界面層材料とブラ グ材料が反応する場合がある。すなわち、絶縁膜 117を堆積する時の温度を高くす れば、タングステンプラグ 112と非晶質シリコン界面層 113が反応して、タングステン シリサイドからなるシリサイド界面層が形成される。
[0106] この手段によれば、カルコゲナイド材料層の下部全面に半導体力 なる接着層が 形成されるため、剥離強度が高くなり、製造工程中の剥離を抑制することができる。ま た、プラグ上にシリサイドからなる界面層が形成されることにより、低抵抗のプラグから 熱が拡散するのを抑制することができる。この結果、カルコゲナイド材料を効率的に 加熱することができるため、相変化メモリの書き換えの低電流化が可能となる。
[0107] 以上の説明から明らかなように、界面層として半導体材料を用いれば、半導体材料 が製造工程中にプラグ材料と反応したとしても、相変化メモリの製造工程中に膜が基 板力も剥離しやすいという課題、または、カルコゲナイド材料層からプラグを介して熱 が逃げやす 、と 、う課題の一方または両方を解決することができる。
[0108] ここで、絶縁体である界面層 113を形成するための望ましい工程について具体的 に説明しておく。上記絶縁体は、トンネル電流が流れる程度まで薄くする必要がある 。また、絶縁体を介して電流が流れるためその膜厚が異なると素子特性が大きく変わ つてしまうため、膜厚を均一にする必要がある。
[0109] 例えば、界面層材料としてタンタル酸ィ匕膜を形成する場合、一般的には、タンタル 金属ターゲットを用いて酸ィ匕性雰囲気中でスパッタリングする方法が用いられる。こ の方法は、タンタル金属ターゲットの表面が気相中の酸素と反応して酸ィ匕されること によってタンタル酸ィ匕物が形成されため、反応性スパッタリング法と呼ばれている。一 般的な反応性スパッタリング法によれば、タンタル酸化物の膜厚の面内分布は 1 σで 5%程度である。絶縁体の直列抵抗は膜厚に対して指数関数的に変化するため、 5 %の膜厚ばらつきは 1桁以上の抵抗ばらつきの要因となる。また、反応性スパッタリン グ法を用いると、露出部分の酸化も問題となる可能性がある。露出部分を酸化すると 抵抗値のばらつきやカルコゲナイド材料層の組成変動が生じる恐れがある。
[0110] そこで本発明では、絶縁体界面層の形成方法として、金属ターゲットを用いてスパ ッタリングすることによって金属膜を形成した後、酸素ラジカルや酸素プラズマ等の酸 化性雰囲気中で金属膜を酸化する手段を用いる。すなわち、周知のスパッタリング法 を用いて、タンタル金属膜を堆積する。次いで、酸素ラジカルでタンタル金属膜を酸 化することによって、タンタル酸ィ匕膜を形成する。この手段を用いれば、ラジカル酸ィ匕 時間を最適化することにより、カルコゲナイド材料層の表面を酸ィ匕させることなぐタン タル酸ィ匕膜からなる界面層を形成できる。
[0111] また、スパッタリング法では、酸ィ匕膜を堆積するよりも金属膜を堆積する方が膜厚の 面内均一性を高くすることができる。このため、反応性スパッタリング法でタンタル酸 化膜を形成するよりも、タンタル金属膜を後酸ィ匕してタンタル酸ィ匕膜を形成する方が 膜厚の均一性は向上する。
[0112] 以上の説明から明らかなように、絶縁体界面層の形成方法として、金属ターゲットを 用いてスパッタリングすることによって金属膜を形成した後、酸素ラジカルや酸素ブラ ズマ等の酸ィ匕性雰囲気中で金属膜を酸ィ匕する手段を用いることにより、酸ィ匕膜厚の 面内均一性を向上させることができる。具体的には、タンタル酸化膜の厚さの面内分 布は 1 σで 1%以下となる。この結果、抵抗の面内ばらつきは少なくとも 1桁以下に抑 制できる。
[0113] 絶縁体界面層の膜厚の面内均一性をさらに高めるためには、まず、金属膜を均一 に形成する工夫を施す必要がある。そのために望ましい手段を列記しておく。なお、 必ずしも全ての手段が必要な訳ではなぐ必要な仕様とコストを勘案して任意に選択 すればよい。一つめは、スパッタ室の到達真空度が高いことである。 10— 6Pa以下の 超高真空が得られるのが望ましい。二つめは、放電圧力が低いことである。 0. lPa以 下で放電させるのが望ましい。三つめは、ターゲットと基板との距離が長いことである 。 15cm以上離しておくのが望ましい。四つめは基板を回転させながら成膜を行うこと である。
[0114] 次に、金属膜を均一に酸化する工夫を施す必要がある。そのためには、制御可能 な酸化速度が得られる酸化剤や酸化温度を選択しなければならない。一般的には、 酸素ラジカルを用いて室温で酸ィ匕するのが望ましい。もちろん、金属膜の材料によつ ては、酸素や酸素プラズマを酸化剤に用いる方が望ましい場合もあるし、加熱しなが ら酸化処理する方が望ましい場合もある。また、金属膜を形成する工程の後に基板を 真空中で搬送することにより、金属膜を酸ィ匕する工程を大気に曝さずに連続して行う のが望ましい。
[0115] これらの手段を必要に応じて採用することにより、具体的には、タンタル酸ィ匕膜の厚 さの面内分布を 1 σで 0. 5%以下に抑制することができる。
[0116] (実施の形態 2)
以下には、プラグ電極が下に来る実施の形態について述べる。プラグ電極全面が 界面層で覆われて 、る例を述べて!/、るが図 16から図 26のように面積が制限されて いるほうがより好ましいのは上記のプラグ電極が上に来る実施の形態と同様である。
[0117] 図 27は、タングステンプラグ 112が下に来る実施の形態を示した図である。図 14の 相違点は、タングステンプラグ 112がしたに来たことに伴い、界面層 113がカルコゲ ナイド材料層 114の下に配置されたことにある。
[0118] 次に、製造方法について説明する。なお、タングステンプラグ 112を形成するまで は図 14と同じなため省略する。なお、図 14のタングステンコンタクト 118がタンダステ ンプラグ 112となることは言うまでもな 、。
[0119] 次に、膜厚が 2nmのタンタル酸ィ匕膜からなる絶縁体界面層 113、膜厚が lOOnmの GeSbTeからなるカルコゲナイド材料層 114、膜厚が 50nmのタングステンからなる 上部電極 115を、スパッタリング法によって順に堆積する。続いて、周知の CVD法に よってシリコン酸ィ匕膜 116を堆積する。続いて、周知のリソグラフイエ程およびドライエ ツチング工程により、シリコン酸ィ匕膜 116、上部電極 115、カルコゲナイド材料層 114 、絶縁体界面層 113を順に加工する。
[0120] 次に、表面全体にシリコン酸ィ匕膜からなる層間絶縁膜 117を堆積し、これを周知の CMP法を用いて表面凹凸を平坦化する。以下、図 14と同様に形成することで図 27 の構造が完成する。ここで、界面層 113は、連続膜でもよいし、図 16から図 25に示さ れるような構造を有してもよい。その際の効果も同様である。また、図 15について、界 面層 113がカルコゲナイド材料層 114の下に来る場合の実施の形態は図示しな 、が 、図 27と同様に形成することが可能であることは言うまでもない。
[0121] このように、タングステンプラグをカルコゲナイド材料層 114の下に配置することによ り、非常に薄い界面層 113がカルコゲナイド材料層 114の下に来ることになる。これ により、比較的厚!、カルコゲナイド材料層 114と同じ工程で界面層 113を加工でき、 さらに界面層 113の上面が露出することなくその後の工程を実施することが可能とな る。従って、界面層形成後の加工が容易になる。
[0122] 以上、本発明者によってなされた発明を、その実施の形態に基づき具体的に説明 したが、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない 範囲で種々変更可能であることは言うまでもな 、。
[0123] 例えば、選択トランジスタを MOSトランジスタにより説明した力 ダイオードトランジ スタ、バイポーラトランジスタで構成してもよい。ダイオードトランジスタにより形成する とさらに面積を低減することが可能となる。
産業上の利用可能性
[0124] 本発明は、相変化メモリを有する半導体装置に適用することができる。

Claims

請求の範囲
[1] 半導体基板と、
前記半導体基板の主面に形成されたトランジスタと、
前記トランジスタの上方に設けられた層間絶縁膜と、
前記トランジスタに電気的に接続した電極と、
前記電極に接してあるいは他の層を介して設けられたカルコゲナイド材料層と、 前記カルコゲナイド材料層の上部に設けられた酸素、窒素、炭素、珪素よりなる群 より選ばれた少なくとも 1元素を含む界面層と、
前記界面層の上部に設けられたプラグ電極とを少なくとも有することを特徴とする半 導体装置。
[2] 前記界面層が、前記層間絶縁膜および前記プラグに接して連続膜として形成され ることを特徴とする請求項 1記載の半導体装置。
[3] 前記界面層が、前記プラグに接して連続膜として形成されると共に、前記層間絶縁 膜と前記カルコゲナイド材料層の一部とが接するように形成されることを特徴とする請 求項 1記載の半導体装置。
[4] 前記界面層が、前記層間絶縁膜と接して連続膜として形成されると共に、前記ブラ グと前記カルコゲナイド材料層の一部とが接するように形成されることを特徴とする請 求項 1記載の半導体装置。
[5] 前記界面層の平均膜厚が 0. lnm以上、 5nm以下であることを特徴とする請求項 1 記載の半導体装置。
[6] 半導体基板と、
前記半導体基板の主面に形成された選択トランジスタと、
前記選択トランジスタの上方に設けられた層間絶縁膜と、
前記層間絶縁膜の上に形成される界面層と、
前記界面層の上に形成されるカルコゲナイド材料層と、
前記層間絶縁膜内に前記界面層と前記選択トランジスタの間に形成されるプラグと を具備し、 前記カルコゲナイド材料層は、前記界面層に流れるトンネル電流により相変化し、 前記界面層は、前記カルコゲナイド材料層の一部と前記プラグとが接するように形 成されることを特徴とする半導体装置。
[7] 前記界面層は、前記層間絶縁膜と接して連続膜として形成されることを特徴とする 請求項 6記載の半導体装置。
[8] 前記界面層は、前記層間絶縁膜と前記カルコゲナイド材料層の一部が接するよう に形成されることを特徴とする請求項 6記載の半導体装置。
[9] 半導体基板と、
前記半導体基板の主面に形成された選択トランジスタと、
前記選択トランジスタの上方に設けられた層間絶縁膜と、
前記層間絶縁膜の上に形成される界面層と、
前記界面層の上に形成されるカルコゲナイド材料層と、
前記層間絶縁膜内に前記界面層と前記選択トランジスタの間に形成されるプラグと を具備し、
前記カルコゲナイド材料層は、前記界面層に流れるトンネル電流により相変化し、 前記界面層は、前記カルコゲナイド材料層の一部と前記層間絶縁膜とが接するよう に形成されることを特徴とする半導体装置。
[10] 前記界面層は、前記プラグと接して連続膜として形成されることを特徴とする請求 項 9記載の半導体装置。
[11] 前記界面層は、前記プラグと前記カルコゲナイド材料層の一部が接するように形成 されることを特徴とする請求項 9記載の半導体装置。
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