WO2007017939A1 - 半導体装置の製造方法 - Google Patents
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- H10W20/087—
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- H10P70/234—
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- H10W20/074—
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Definitions
- the present invention relates to a method for manufacturing a semiconductor device having a multilayer wiring structure.
- RC delay is a signal delay that is proportional to the product (RC product) of wiring resistance R and wiring capacitance C. Therefore, in order to reduce the wiring resistance R, the wiring material has been changed from A1 to Cu with a low specific resistance.
- damascene method is adopted, in which via holes and wiring grooves are formed in the interlayer insulating film by dry etching, and the via holes and wiring grooves are filled with a Cu material by plating. .
- dry etching removes an interlayer insulating film such as a silicon oxide film chemically or physically, and the reaction product generated at that time is generated on the surface of the wiring trench or in the via hole. Adhere to the wall. Also, the interlayer insulating film and reaction products removed during the dry etching adhere to and accumulate on the inner wall of the dry etching apparatus. When such deposits are exposed to plasma, they harden and become brittle, and during the dry etching process, they may be detached and formed into particles due to the influence of plasma or the like, and may adhere to the wafer surface. Such reaction products and particulate foreign matter will cause an increase in wiring resistance R unless they are sufficiently removed to clean the surface.
- an interlayer insulating film such as a silicon oxide film chemically or physically
- the reaction product generated at that time is generated on the surface of the wiring trench or in the via hole. Adhere to the wall.
- the interlayer insulating film and reaction products removed during the dry etching adhere to and accumulate on the inner wall of the dry etch
- reaction product is removed by wet cleaning.
- Wet cleaning is a chemical method of treating with chemicals such as cleaning agents, acids and alkalis, and physical removal such as applying ultrasonic waves or accelerating and spraying pure water in a mist form with nitrogen gas. This is a combination of physical methods such as the so-called two-fluid cleaning method.
- a method of removing reaction products using functional water in which ozone or hydrogen is dissolved has been proposed (see Patent Document 1 or 2).
- Patent Document 1 JP 2004-273961 A Patent Document 2: Japanese Patent Laid-Open No. 2004-096055
- a specific object of the present invention is to provide a method for manufacturing a semiconductor device having high-speed operation and high reliability.
- a second cleaning process for supplying gas-dissolved water for cleaning is provided.
- an oxidization film is formed on the surface of the wiring by supplying a rinsing liquid containing any one of the group consisting of carbonic acid and organic acid power and water.
- a rinsing liquid containing any one of the group consisting of carbonic acid and organic acid power and water.
- the residue of dry etching adhered to the surface of the opening removes the foreign matter deposited on the inner wall of the dry etching equipment, and the acid coating on the wiring surface.
- the low dielectric constant film refers to an insulating film having a relative dielectric constant lower than that of a silicon oxide film (relative dielectric constants 3.9 to 4.2) in the specification and claims of the present application.
- FIG. 1 is a manufacturing process diagram (No. 1) of a semiconductor device according to an embodiment of the present invention.
- FIG. 2 is a manufacturing process diagram (No. 2) of the semiconductor device according to the embodiment of the invention.
- FIG. 3 is a manufacturing process diagram (No. 3) of the semiconductor device according to the embodiment of the invention.
- FIG. 4 is a manufacturing process diagram (part 4) for the semiconductor device according to the embodiment of the present invention.
- FIG. 5 is a manufacturing process diagram (No. 5) for the semiconductor device according to the embodiment of the present invention.
- FIG. 6 is a manufacturing process diagram (No. 6) for the semiconductor device according to the embodiment of the present invention.
- FIG. 7 is a manufacturing process diagram (No. 7) for the semiconductor device according to the embodiment of the present invention.
- FIG. 8 is a manufacturing process diagram (8) for the semiconductor device according to the embodiment of the present invention.
- FIG. 9 is a flowchart showing a cleaning step of the method for manufacturing a semiconductor device according to the embodiment.
- FIG. 10 is a graph showing the relationship between the elastic modulus and relative dielectric constant of a low dielectric constant film.
- FIG. 11 is a flowchart showing a modification of the cleaning step shown in FIG.
- FIG. 12 is a diagram (part 1) showing cleaning conditions and evaluation results of examples and comparative examples.
- FIG. 13 is a diagram (No. 2) showing cleaning conditions and evaluation results of Examples and Comparative Examples.
- FIG. 14 is a diagram (No. 3) showing cleaning conditions and evaluation results of Examples and Comparative Examples.
- FIG. 15 is a diagram (No. 4) showing cleaning conditions and evaluation results of Examples and Comparative Examples. Explanation of symbols
- a manufacturing method of a semiconductor device is a method of forming a multilayer wiring structure by a dual damascene method, and a low dielectric constant film made of a low dielectric constant (Low-k) material Is a method of forming a multi-layer wiring structure having as an interlayer insulating film.
- a low dielectric constant film made of a low dielectric constant (Low-k) material Is a method of forming a multi-layer wiring structure having as an interlayer insulating film.
- 1 to 8 are manufacturing process diagrams of the semiconductor device according to the embodiment of the present invention.
- an element region 11A force is defined on the surface of the p-type silicon substrate 11 by an STI-type element isolation structure 12, and a gate insulating film 13 is formed on the forceful element region 11A.
- the gate electrode 14 are stacked, impurity regions (not shown) are formed in the silicon substrate on both sides of the gate insulating film, and sidewall insulating films 15 are formed on both sides of the gate electrode 14.
- a MOS (metal oxide semiconductor) type transistor is formed.
- the semiconductor device is not limited to a MOS transistor, and may be a semiconductor element such as a diode or a bipolar transistor.
- an insulating film 18 that covers the surface of the silicon substrate 11, the gate electrode 14, and the sidewall insulating film 15 is further formed.
- a phosphosilicate glass (PSG) film 18 is formed with a thickness of about 1. at a substrate temperature of 600 ° C. by a chemical vapor deposition (CVD) method. Further, the surface of the PSG film 18 is flattened by a mechanical mechanical polishing (CMP) method.
- CVD chemical vapor deposition
- CMP mechanical mechanical polishing
- a passivation layer 19 is further formed on the PSG film 18.
- the noisy layer 19 for example, an SiC film using ES L3 (registered trademark, manufactured by Noveluss Systems) is formed by a plasma CVD method to a thickness of about 50 nm.
- the resulting SiC film is hydrophobic.
- This SiC film also has a copper diffusion prevention function that prevents Cu from diffusing downward to the copper wiring formed on it.
- a resist film 20 is further formed on the passivation layer 19, and an opening 20-1 is formed at a position where a contact hole is formed in the next step by photolithography.
- the passivation layer 19 and the PSG film 18 are etched to expose the surface of the silicon substrate 11 to form contact holes 18-1. Further, the resist film 20 is removed.
- a metal layer such as TiN or Ta is deposited by sputtering so as to cover the surface of the silicon substrate 11 and the inner wall of the contact hole 18-1. Further, a tungsten film 20a is formed by the CVD method and filled in the contact hole 18-1. Further, the tungsten film 20a and the metal layer deposited on the nossivation layer 19 are removed by a mechanical mechanical polishing (CMP) method. In this way, the contact 21 is formed.
- CMP mechanical mechanical polishing
- an interlayer insulating film 22 having a low-k material strength of, for example, about 150 nm is formed on the passivation layer 19, for example, SiLK (registered trademark) -J150 (product name of Dow Chemical Company). ) And using a coating method.
- the interlayer insulating film 22 is hardened by heat treatment by evaporating the solvent by baking after coating.
- a cap layer 23 of, for example, a silicon oxide film (SiO) is formed on the interlayer insulating film 22 by a CVD method, for example, to a thickness of about lOOnm.
- a resist film 24 is further formed on the cap layer 23, and an opening 24-1 is formed at a position where a wiring groove is to be formed in the next step by photolithography. Further, by using the resist film 24 as a mask, the cap layer 23 and the interlayer insulating film 22 are etched by dry etching to form a wiring groove 22-1 that exposes the surface of the contact 21.
- the resist film 24 of FIG. 3 is removed, and further, a TaN film having a thickness of, for example, about 30 nm is formed in the wiring groove 22-1 where the surface of the contact 21 is exposed by sputtering.
- a noble metal layer 25 that also has a force and a seed metal layer 26 made of a Cu film with a thickness of about 30 nm are formed.
- a Cu film 28 is further formed on the seed metal layer 26 by an electroplating method. Further, the Cu film 28, the seed metal layer 26, and the barrier metal layer 25 on the surface of the cap layer 20 are removed by CMP. In this way, the first wiring 30 is formed.
- a Cu alloy film may be used. Examples of the Cu alloy include an alloy containing Cu as a main component and containing any one of Al, Ag, and Au. Here, Cu is the main component when the Cu content is 90 at% or more. Further, instead of the Cu film 28, Ag, Ag alloy, Au, Au alloy, Al, A1 alloy may be used. These wiring materials are also used as conductive materials for forming the second wiring and vias described later.
- a Cu diffusion prevention layer 31 made of, for example, a 50 nm-thickness SiC film is formed on the cap layer 23 by the plasma CVD method as in the case of the passivation layer 19 described above. Further, a surface treatment may be performed by dropping a 5% aqueous solution of ammonium fluoride on the surface of the Cu diffusion preventing layer 31 and bringing it into contact for about 2 minutes at room temperature. After that, it is washed with pure water to remove the treatment liquid and spinner drying. Hydrophobic The surface of the SiC film is hydrophilized.
- a via layer 32 of a low dielectric constant film having a low-k material force of, for example, a thickness of about 400 nm is further formed on the Cu diffusion preventing layer 31.
- a low-k material SiLK (registered trademark) -J350 (a product name of Dow Chemical Co., Ltd.) is used, and this liquid material is formed by a coating method. Further, the via layer 32 is formed by performing baking and heat curing.
- the via layer 32 is preferably a low dielectric constant film in that the RC delay is reduced.
- the via layer 32 is not limited to a low dielectric constant film, and is not limited to a low dielectric constant film.
- a TEOS film, a silicon oxynitride film (SiON), a PSG film, or the like formed by using SiO2 film or tetraethylorthosilicate (TEOS) may be used.
- an etching stopper layer 33 made of, for example, a SiC film having a thickness of about 50 nm is formed on the via layer 32.
- the etching stopper layer 33 is formed by the plasma CVD method in the same manner as the passivation layer 19 described above.
- the surface treatment using the above-mentioned 5% aqueous solution of ammonium fluoride was similarly performed on the surface of the etching stopper layer 33. May be.
- a wiring layer 34 of a low dielectric constant film having a low-k material force having a thickness of about 400 nm is formed on the etching stopper layer 33, for example.
- the wiring layer 34 for example, Porous SiLK (registered trademark) Y (a product name of Dow Chemical Company), which is a low-k material, is used, and this liquid material is formed by a coating method. Further, the wiring layer 34 is formed by performing a smoothing, baking and heat curing treatment. The RC delay can be greatly reduced by forming the wiring layer 34 from a low-k material.
- the low dielectric constant films of the via layer 32 and the wiring layer 34 may be formed using a known material other than the materials described above.
- a low dielectric constant film is an insulating film having a dielectric constant lower than that of a silicon oxide film (relative dielectric constant 3.9 to 4.2) .
- a BSG (Si02-B O) film (relative dielectric constant 3.
- SiOC film (relative dielectric constant 2.5 to 2.8), porous silica (relative dielectric constant 2.4), such as nanoclustering silica (NCS, Catalytics Co., Ltd. product name), Porous Black Diamond (product name of Applide Materials), CORAL (registered trademark, manufactured by Noveluss Systems) (relative permittivity 3.2), HOSP (registered trademark, Honeywell Electronic Mateials) (relative dielectric constant 2.5)
- NCS nanoclustering silica
- CORAL registered trademark, manufactured by Noveluss Systems
- HOSP registered trademark, Honeywell Electronic Mateials
- Examples include organosiloxane.
- a cap layer 35 made of, for example, a SiC film having a thickness of about lOOnm, and a silicon nitride (SiN) layer having a thickness of about 50 nm are formed on the wiring layer 34 by a CVD method.
- the hard mask layer 36 is deposited.
- a resist film (not shown) is formed on the surface of the hard mask layer 36, and an opening is formed at a position where a wiring groove is formed in the next step by photolithography. Further, using this resist film as a mask, the hard mask layer 36 is etched by dry etching to form the opening 36-1. Further, the resist film is removed.
- a resist film 38 that covers the surfaces of the hard mask layer 36 and the cap layer 35 is further formed, and an opening 38-1 is formed at a position where a via hole is to be formed by photolithography. Further, using the resist film 38 as a mask, a via hole 39 is formed by dry etching, penetrating the cap layer 35, the wiring layer 34, the etching stopper layer 33, and the via layer 32, and exposing the surface of the Cu diffusion preventing layer 31.
- the resist film 38 of FIG. 6 is removed, and the hard mask layer 36 is further masked.
- the cap layer 35 and the wiring layer 34 are etched by dry etching.
- the etching stopper layer 33 and the Cu diffusion preventing layer 31 at the bottom of the via hole 39 are etched using the hard mask layer 36 as a mask to expose the surface of the first wiring 30.
- a via hole 39 in which the surfaces of the wiring trench 40 and the first wiring 30 are exposed is formed, and an opening 41 (wiring trench 40 and via hole 39) for dual damascene wiring is completed.
- the surface of the structure shown in FIG. 7 is further cleaned.
- This cleaning process is particularly for removing foreign matters such as etching reaction generated from the resist residue generated when the opening 41 is formed.
- the foreign matter adhering to the surfaces of the opening 41 and the first wiring 30 is removed.
- Such foreign matter can increase the wiring resistance of the dual damascene wiring or cause disconnection.
- the foreign matter can be removed very effectively by the cleaning process described below, and the low dielectric constant via layer 32 And damage to the wiring layer 34 can be avoided.
- FIG. 9 is a flowchart showing a cleaning process of the method for manufacturing a semiconductor device according to the present embodiment.
- cleaning with a cleaning solution first cleaning, S102
- rinsing with carbon dioxide-dissolved water S104
- cleaning with neutral or alkaline hydrogen gas-dissolved water Second cleaning treatment, S106
- water rinsing treatment S108
- drying treatment S110
- a first cleaning process using a cleaning liquid is performed (S102).
- the cleaning liquid is supplied to the wafer surface while rotating the wafer on which the structure of FIG. 7 is formed, for example, at 100 to 1000 rpm using a single wafer type spin cleaning apparatus.
- the cleaning liquid include organic amine cleaning agents, fluorine compound (eg, ammonium fluoride) cleaning agents, ammonium phosphate cleaning agents, organic acid cleaning agents, hydrofluoric acid, and sulfur. Acid, ammonia, etc. can be used.
- the supply amount of the cleaning liquid is preferably set in a range of 0.05 LZ to 2 LZ, which is appropriately selected according to the wafer size.
- the wafer surface is rinsed using carbon dioxide-dissolved water (S104). Specifically, the rinsing process is performed by supplying carbon dioxide-dissolved water to the wafer surface while rotating the wafer. Thereby, the cleaning liquid remaining on the wafer surface is removed.
- Carbon dioxide-dissolved water is dissolved by blowing carbon dioxide into pure water and contains carbon dioxide (H 2 CO 3).
- Carbon dioxide-dissolved water is weakly acidic and has a pH of 6 to less than 7.
- the copper oxide film on the surface of the Cu film of the first wiring 30 is removed. Furthermore, when pure water is used as the rinse solution, Cu film may be dissolved due to the effects of oxygen dissolved in the pure water and accumulated charges. In contrast, by using carbon dioxide-dissolved water as the rinsing solution, copper oxide is formed on the surface of the Cu film of the first wiring 30 exposed in the opening, and a thin film of copper carbonate is formed and passivated. The This prevents the Cu film on the surface of the first wiring 30 from eluting. Carbon dioxide-dissolved water is preferable because it can prevent the elution of the Cu film because a copper carbonate film is formed. Further, carbon dioxide-dissolved water is preferable in that the first wiring 30 has the same effect as the Cu film in the Cu alloy film containing Cu as a main component as well as the Cu film described above.
- neutral or alkaline hydrogen gas-dissolved water is supplied to the surface of the wafer to perform a second cleaning process (S106).
- the wafer on which the structure of FIG. Neutral or alkaline hydrogen gas-dissolved water is supplied to the wafer surface using a spin cleaning machine of the type.
- the second cleaning process removes foreign matter that could not be removed by the previous first cleaning process, especially the fine particulate foreign matter that accumulated on the etching reaction products and the inner wall of the etching process vessel and adhered to the wafer surface. it can. Furthermore, the second cleaning process can suppress the reattachment of such foreign substances to the wafer surface.
- Hydrogen gas-dissolved water is obtained by electrolysis without adding an electrolyte to pure water
- Hydrogen gas-dissolved water can be obtained by blowing hydrogen into pure water and dissolving it.
- the dissolved amount of hydrogen gas in hydrogen gas-dissolved water is set, for example, to 0.5 ppm to 1.5 ppm.
- the hydrogen gas-dissolved water may be supplemented with a pH adjusting agent for making it alkaline or alkaline.
- pH adjusters include hydroxytetramethyl ammonium (TMAH), potassium hydroxide and ammonia.
- the supply amount of the hydrogen gas-dissolved water is appropriately selected according to the wafer size, but is preferably set in the range of 0.1LZ to 3LZ.
- the conventional two-fluid cleaning method has a strong impact force, so it has a capability of removing particulate foreign matters.
- low dielectric constant films, especially porous low dielectric constant films are susceptible to mechanical damage due to their reduced mechanical strength.
- FIG. 10 is a diagram showing the relationship between the elastic modulus and relative dielectric constant of the low dielectric constant film.
- the vertical axis is a logarithmic scale with the elastic modulus E, and the elastic modulus E is higher as it goes upward.
- the horizontal axis indicates the relative dielectric constant k, and the relative dielectric constant k increases toward the right.
- the low dielectric constant film has an exponential decrease in elasticity E as the relative dielectric constant k decreases. That is, if a material with a lower specific dielectric constant k is used to reduce the RC delay, the elastic modulus E of the low dielectric constant film is reduced, so a cleaning method with a lower impact force is required in the second cleaning process. It becomes. Since the impact of the hydrogen gas dissolved water to which the ultrasonic wave is applied is lower than that of the two-fluid cleaning method, damage to the via layer 32 and the wiring layer 34 made of the low dielectric constant film can be suppressed.
- rinsing is performed by supplying pure water to the surface of the wafer.
- a drying process is performed (S 110).
- a wafer is rotated at a high speed (2000 rpm to 5000 rpm) using a spin dryer, and water on the wafer surface is shaken off by centrifugal force.
- the cleaning process is completed.
- FIG. 11 is a flowchart showing a modification of the cleaning process shown in FIG.
- the same reference numerals are assigned to the portions corresponding to the portions described above, and the description thereof is omitted.
- cleaning with weakly acidic water is performed after the cleaning treatment with the cleaning liquid (S102).
- Process is performed (S104a).
- Weakly acidic water is obtained by adding an organic acid showing weak acidity to pure water. Examples of such organic acids include citrate, malic acid, tartaric acid, lactic acid, dallic acid, oxalic acid, malonic acid, succinic acid, phthalic acid, and the like.
- the wafer surface is rinsed using water or carbon dioxide-dissolved water (S105).
- the organic acid can be prevented from remaining on the surface of the structure shown in FIG.
- This rinsing process may not be performed if it can be replaced by the following washing process (S106) with neutral or alkaline hydrogen gas-dissolved water.
- the subsequent processing is the same as the processing shown in FIG.
- the noria metal layer 42, the seed metal layer 43, and the Cu film 44 are sequentially formed in the via hole 39 and the wiring groove 40 (shown in FIG. 7). Laminate. Further, the noria metal layer, seed metal layer, and Cu film (not shown) on the hard mask layer 36 are removed by CMP using the hard mask layer 36 as a polishing stopper layer. As a result, the second wiring 45 is completed, and a dual damascene wiring including the via 37 and the second wiring 45 is formed. Note that the hard mask layer 36 may disappear during the above-described CMP method.
- a Cu diffusion prevention layer 48 formed of, for example, a 50 nm-thick SiC film is formed on the second wiring 45 and the hard mask layer 36 by a plasma CVD method. Further, on the diffusion prevention layer 48, a silicon oxide film 49 and a passivation layer 50 having a silicon nitride film force are formed by CVD. In addition, a pad electrode electrically connected to the second wiring 45 may be formed on the passivation layer 50.
- the processing steps by the CMP method in FIG. 8 from the formation of the via layer 32 in FIG. 5 and the like described above may be repeated.
- the surface of the first wiring 30 has copper oxide or copper carbonate.
- second wash In the treatment S106 shown in FIG. 9
- neutral or alkaline hydrogen gas-dissolved water is supplied to the wafer surface to remove particulate foreign matters and to form a copper oxide film on the surface of the first wiring 30.
- the copper metal film of the first wiring 30 is formed by removing the copper carbonate film.
- the CR delay can be reduced, thereby realizing a high-reliability semiconductor device capable of high-speed operation. It can appear. Furthermore, since the surface of the first wiring 30 is a metal surface, the contact resistance with the via 37 is reduced, and the CR delay can be reduced anytime.
- the force etching stopper layer 33 described in the example in which the etching stopper layer 33 is provided between the via layer 32 and the wiring layer 34 shown in FIG. 8 may be omitted.
- the above-described cleaning process shown in FIG. 9 or FIG. 11 may be performed. The surface of the wiring groove 22-1 can be cleaned without damaging the wiring groove 22-1 formed in the interlayer insulating film 22 having a low-k material force.
- the first wiring 30 is formed by sputtering to form a TaN film (thickness 30 nm) noria metal layer 25 and a Cu film (thickness 30 nm) seed metal layer 26.
- a Cu film 28 was formed to a thickness that fills the wiring groove by the soldering method.
- the Cu film 28 was finally formed to a thickness of about 190 nm by CMP until the cap layer 23 was exposed.
- the Cu diffusion preventing layer 31 of the SiC film (thickness 50 nm) is formed on the cap layer 23 and the first wiring 30 by the plasma CVD method.
- Layer 32 (thickness 500 nm), etching stopper layer 33 of SiC film (thickness 50 nm), wiring layer 34 (thickness 400 nm) with material force described later, cap layer 35 of SiC film (thickness lOOnm), SiN film ( A hard mask layer 36 having a thickness of 50 nm) was laminated in this order.
- via holes 39 inner diameter 130 nm, depth 150 nm
- wiring grooves 40 width 130 nm, depth 150 ⁇ m
- the inner diameter and width are dimensions in a cross section parallel to the wafer surface.
- the wafer was cleaned for 2 minutes while rotating the wafer at lOOOrpm and supplying a cleaning liquid (shown later) to the surface of the wafer at a supply amount of 1L Z (S102).
- rinsing was performed while supplying carbon dioxide-dissolved water having a set pH and specific resistance to the surface of the wafer at a supply amount of 2 LZ (S104).
- the TaN film (thickness 30 ⁇ m) a barrier metal layer 42 and a Cu metal (thickness 30 nm) seed metal layer 43 were formed, and a Cu film 44 was formed to fill the wiring trenches by electroplating.
- the via and the second wiring 45 were formed by CMP until the cap layer 36 was exposed.
- a Cu diffusion prevention layer 48 of a SiC film (thickness 50 nm), a silicon oxide film (thickness 600 nm) and a silicon nitride film 49 are also applied by plasma CVD.
- a passivation film 50 (thickness 50 nm) is formed.
- terminals for continuity tests were formed at both ends of the via chain in which 3 million vias were electrically connected in series by the first wiring 30 and the second wiring 45.
- 12 to 15 are diagrams showing cleaning conditions and evaluation results of Examples and Comparative Examples.
- FIG. 12 shows cleaning conditions and evaluation results of Examples 1 to 5 and Comparative Examples 1 to 4, and Example 6 and Comparative Example 5 described below. This will be described below with reference to FIG.
- Examples 1 to 5 and Comparative Examples 1 to 4 the via layer 32 and the wiring layer 34 shown in FIG. 6 described above were prepared using Porous SiLK (registered trademark) Y (supra) and a spin coater. Formed.
- EKC640 registered trademark, manufactured by EKC
- the specific resistance of carbon dioxide-dissolved water and the pH of hydrogen gas-dissolved water were set. The specific resistance of carbon dioxide dissolved water was controlled by adjusting the concentration of carbon dioxide.
- TMAH was used as a pH adjuster for hydrogen gas-dissolved water, and the pH was set to a predetermined value.
- the pH of hydrogen gas-dissolved water was set in the same manner.
- Examples 1 to 5 the number of foreign matters on the wafer surface was 0, and the wiring pattern was not damaged.
- the via chain yield is 80%, while in Examples 1 to 3, it is 100%.
- the specific resistance of carbon dioxide-dissolved water is set to 2.1 [Omega] 'cm, while Examples 1 to 3 are set to 0.01 [Omega]' cm to lMQ'cm. This indicates that the specific resistance of carbon dioxide dissolved water is preferably 0.01 ⁇ ⁇ 'cm lM Q' cm.
- Example 1 the pH of the hydrogen gas-dissolved water was set to 7 to 9.8, whereas in Comparative Example 2, the pH of the hydrogen gas-dissolved water was set to 6.
- Example 3 the pH of the hydrogen gas-dissolved water was set to 11, and the washing process was performed under the same conditions except for this.
- the number of foreign objects is comparative Example 2 is worse than Examples 1, 4 and 5, and the via chain yield is significantly worse in Comparative Examples 2 and 3 than Examples 1, 4 and 5. . From these, it can be seen that it is preferable to set the pH of the hydrogen gas-dissolved water to 7 to 9.8.
- Comparative Example 4 cleaning with hydrogen gas-dissolved water was not performed, but cleaning was performed using the above-described two-fluid cleaning method instead.
- Comparative Example 4 the number of foreign matters, wiring pattern damage, and via chain yield are worse than those in Examples 1-5. Therefore, Examples 1 to 5 have higher cleaning ability than the two-fluid cleaning method and do not damage the via layer and the wiring layer made of Porous SiLK (registered trademark) Y (supra). Thus, it can be seen that a highly reliable semiconductor device can be manufactured.
- Example 6 and Comparative Example 5 the configuration and cleaning conditions were the same as in Examples 1 to 5 except that a silicon oxide film was formed on the via layer 32 shown in FIG. 6 by the plasma CVD method. However, in Comparative Example 5, cleaning with hydrogen gas-dissolved water was not performed, but instead cleaning was performed using the above-described two-fluid cleaning method.
- the via layer 32 uses a silicon oxide film having higher mechanical strength such as elastic modulus than Porous SiLK (registered trademark) Y (supra)
- the wiring pattern Although damage was observed and the via chain yield was slightly better than Comparative Example 4, it was significantly worse than Example 6. This also shows that cleaning with hydrogen gas-dissolved water is superior to the two-fluid cleaning method.
- FIG. 13 shows cleaning conditions and evaluation results of Example 7 to: L 1 and Comparative Example 6, and Example 12 and Comparative Example 7 described below. This will be described below with reference to FIG.
- Example 7- In L 1 and Comparative Example 6, the via layer 32 and the wiring layer 34 shown in FIG. 6 were formed by the CVD method using porous Black Diamond (supra).
- the cleaning solution used was a 3 wt% oxalic acid aqueous solution.
- the specific resistance of carbon dioxide-dissolved water and the pH of hydrogen gas-dissolved water were set.
- Example 7 ⁇ In L1, the number power of foreign matter on the wafer surface was ⁇ , and the wiring pattern was not damaged. From Examples 7 to 9, it can be seen that the specific resistance of carbon dioxide-dissolved water is preferably 0. ⁇ ′ « ⁇ ⁇ 1 ⁇ ⁇ cm. In addition, Examples 7, 10, and 11 show that it is preferable to set the pH of the hydrogen gas-dissolved water to 7 to 9.8.
- Comparative Example 6 cleaning with hydrogen gas-dissolved water was not performed, but cleaning was performed using the above-described two-fluid cleaning method instead.
- the number of foreign matters, wiring pattern damage, and via chain yield are worse than those of Example 7 to L 1.
- porous black diamond described above
- cleaning with hydrogen gas-dissolved water has higher cleaning capability and no damage than the two-fluid cleaning method. Therefore, it is possible to manufacture a highly reliable semiconductor device.
- Example 12 and Comparative Example 7 the configuration and cleaning conditions were the same as in Examples 7 to 11 except that a silicon oxide film was formed on the via layer 32 shown in FIG. 6 by the plasma CVD method. However, in Comparative Example 7, cleaning with hydrogen gas-dissolved water was not performed, but cleaning was performed using the above-described two-fluid cleaning method instead. [0089] In Comparative Example 7, although the silicon oxide film of the via layer 32 has higher mechanical strength such as elastic modulus than the porous black diamond (described above), the wiring pattern is damaged, and the via chain yield is reduced. Although slightly better than Comparative Example 6, it is significantly worse than Example 12. This also indicates that cleaning with hydrogen gas-dissolved water is superior to the two-fluid cleaning method.
- FIG. 14 shows the cleaning conditions and evaluation results of Examples 13 to 17 and Comparative Example 8. This will be described below with reference to FIG.
- Examples 13 to 17 and Comparative Example 8 the via layer 32 and the wiring layer 34 shown in FIG. 6 were formed by the CVD method using CORAL (registered trademark, supra).
- CORAL registered trademark, supra
- As the cleaning solution a 3 wt% aqueous solution of oxalic acid was used.
- the specific resistance of carbon dioxide-dissolved water and the pH of hydrogen gas-dissolved water were set.
- Examples 13 to 17 the number of foreign matters on the wafer surface was ⁇ , and the wiring pattern was not damaged.
- Examples 13 to 15 show that the specific resistance of carbon dioxide-dissolved water is preferably 0.01 0 ⁇ 'cm to l ⁇ 'cm. Further, Examples 13, 16, and 17 show that it is preferable to set the pH of the hydrogen gas-dissolved water to 7 to 9.8.
- Comparative Example 8 cleaning with hydrogen gas-dissolved water was not performed, but cleaning was performed using the above-described two-fluid cleaning method instead.
- the number of foreign matters, wiring pattern damage, and via chain yield are worse than those in Examples 13-17.
- CORAL registered trademark, supra
- the cleaning power with hydrogen gas-dissolved water is higher than the two-fluid cleaning method and is not damaged. Therefore, it is possible to manufacture a highly reliable semiconductor device.
- FIG. 15 shows cleaning conditions and evaluation results of Examples 18 to 23 and Comparative Example 9, and Examples 24 and 10 described below. This will be described below with reference to FIG.
- Examples 18 to 23 and Comparative Example 9 the via layer 32 and the wiring layer 34 shown in FIG. 6 were formed using a porous silica-based NCS (supra) and using a spin coater. Cleaning liquid Used a 3 wt% aqueous solution of oxalic acid. In addition, as shown in FIG. 15, the specific resistance of carbon dioxide-dissolved water and the pH of hydrogen gas-dissolved water were set.
- Examples 18 to 23 the number of foreign matters on the wafer surface was ⁇ , and the wiring pattern was not damaged. From Examples 18 to 20, it is found that the specific resistance of carbon dioxide-dissolved water is preferably 0.01 ⁇ 'cm to l ⁇ 'cm. In addition, Examples 18, 21, and 22 show that it is preferable to set the pH of the hydrogen gas-dissolved water to 7 to 9.8.
- Example 23 hydrogen gas-dissolved water was poured onto the wafer surface without applying ultrasonic waves during cleaning with hydrogen gas-dissolved water.
- the same results as in Example 22 where ultrasonic waves were applied were obtained in terms of the number of foreign matters on the wafer surface, wiring pattern damage, and via chain yield. From this, it can be seen that cleaning with hydrogen gas-dissolved water has an excellent ability to remove foreign substances without the physical action of ultrasonic waves. Therefore, it can be expected that the present invention can also be applied to a low dielectric constant film having a low mechanical strength that cannot be sufficiently cleaned.
- Comparative Example 9 cleaning with hydrogen gas-dissolved water was not performed, but cleaning was performed using the above-described two-fluid cleaning method instead.
- the number of foreign matters, wiring pattern damage, and via chain yield were worse than in Examples 18-23. Therefore, when nano-clustering silica (above) is used as the material for the via layer and wiring layer, the cleaning power with hydrogen gas solution is higher than the two-fluid cleaning method and does not cause damage. Therefore, it is possible to manufacture a highly reliable semiconductor device.
- Example 24 and Comparative Example 10 the configuration and cleaning conditions were the same as in Examples 18 to 23 except that a silicon oxide film was formed on the via layer 32 shown in FIG. 6 by the plasma CVD method. .
- cleaning with hydrogen gas-dissolved water was not performed, and cleaning was performed instead using the above-described two-fluid cleaning method.
- a method of manufacturing a semiconductor device having high speed operation and high reliability can be provided.
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Cleaning Or Drying Semiconductors (AREA)
Abstract
多層配線構造を有し、低誘電率膜を含む絶縁層と配線を有する半導体装置の製造方法を提供する。ドライエッチングにより低誘電率膜からなる絶縁層を開口すると共に、第1配線の表面を露出する開口部を形成し、絶縁層の開口部および配線の表面を、洗浄液を使用して洗浄する。次いで、炭酸および有機酸からなる群のうちいずれかと、水とを含むリンス液を使用してリンスする。次いで、中性またはアルカリ性の水素ガス溶解水を基板表面に供給して洗浄する。乾燥後、開口部に導電材料を充填してビアおよび第2配線を形成する。
Description
明 細 書
半導体装置の製造方法
技術分野
[0001] 本発明は、多層配線構造を有する半導体装置の製造方法に関する。
背景技術
[0002] 半導体装置の高集積ィ匕および高性能化が進められる中、配線を伝送する信号速 度の向上が望まれている。信号が遅延する原因として、いわゆる RC遅延がある。 RC 遅延は、配線抵抗 Rと配線間容量 Cとの積 (RC積)に比例して信号遅延が生じるもの である。そこで、配線抵抗 Rを低減するために配線材料が A1から比抵抗の低い Cuへ と変更されてきた。 Cuを用いた配線構造を形成する手法として、層間絶縁膜にドライ エッチングによりビアホールおよび配線溝を形成し、そのビアホールおよび配線溝に めっき法により Cu材料を充填する、いわゆるダマシン法が採用されている。
[0003] ここで、ドライエッチングは、シリコン酸ィ匕膜等の層間絶縁膜をィ匕学的あるいは物理 的に除去するが、その際に発生した反応生成物が配線溝の表面やビアホールの内 壁に付着する。また、ドライエッチングの際に除去された層間絶縁膜や反応生成物は 、ドライエッチング装置の内壁に付着 '堆積する。このような堆積物は、プラズマに曝 されると硬化し脆くなり、ドライエッチング処理中にプラズマ等の影響により脱離して 粒子状となり、ウェハの表面に付着する場合がある。このような反応生成物や粒子状 の異物は、十分に除去して表面を清浄ィ匕しないと、配線抵抗 Rが増加を招いてしまう
[0004] このため、反応生成物をウエット洗浄を用いて除去することが行われている。ウエット 洗浄は、洗浄剤や酸、アルカリ等の薬液で処理する化学的な方法と、超音波を印加 したり、純水を窒素ガスによりミスト状にして加速して噴射するような物理的に除去す る、いわゆる二流体洗浄法等の物理的な方法を組み合わせて処理している。また、 オゾンや水素を溶解した機能水を使用して反応生成物等を除去する手法が提案さ れている(特許文献 1または 2参照。;)。
特許文献 1 :特開 2004— 273961号公報
特許文献 2:特開 2004— 096055号公報
発明の開示
発明が解決しょうとする課題
[0005] ところで、半導体装置の高集積ィヒのため、ますますビアや配線のサイズが縮小化さ れている。このため、レジストの残渣ゃドライエッチングによる反応生成物がビアホー ルゃ配線溝に残留していると、配線抵抗の増加や、ひいては配線の断線が発生し易 くなつている。このため、ウエット洗浄における清浄化のレベル向上が望まれている。
[0006] また、 CR遅延低減のため、層間絶縁膜には従来のシリコン酸ィ匕膜よりも比誘電率 が低 、低誘電率 (Low— k)材料の採用が提案されて 、る。 Low— k材料は従来のシ リコン酸ィ匕膜よりも機械的強度が低いため、ウエット洗浄において上述した二流体洗 浄法を用いると、ビアホールや配線溝の損傷が生じ易くなる。清浄化が望まれる中、 二流体洗浄法のような衝撃力の大きな物理的洗浄法の採用が困難になってきている
[0007] そこで、本発明は上記の問題を解決した新規かつ有用な半導体装置の製造方法 を提供することを概括課題とする。本発明の具体的な目的は、高速動作および高信 頼性を有する半導体装置の製造方法を提供することである。
課題を解決するための手段
[0008] 本発明の一観点によれば、低誘電率膜を含む絶縁層と配線からなる配線構造を有 する半導体装置の製造方法であって、ドライエッチングにより前記絶縁層を開口し、 前記配線の表面を露出する開口部を形成するエッチング工程と、前記絶縁層の開口 部および配線の表面を洗浄する洗浄工程と、前記開口部に導電材料を充填するェ 程とを含み、前記洗浄工程は、洗浄液を使用して洗浄する第 1の洗浄処理と、炭酸 および有機酸カゝらなる群のうちいずれかと、水とを含むリンス液を使用してリンスする 処理と、中性またはアルカリ性の水素ガス溶解水を供給して洗浄する第 2の洗浄処 理と、を含むことを特徴とする半導体装置の製造方法が提供される。
[0009] 本発明によれば、リンス処理において炭酸および有機酸力 なる群のうちいずれか と、水とを含むリンス液を供給することで配線の表面に酸ィ匕被膜を形成して不動態化 して配線材料の溶出を抑止する。次いで、第 2の洗浄処理において、中性またはァ
ルカリ性の水素ガス溶解水を供給して、開口部表面に付着したドライエッチングの残 渣ゃドライエッチング装置の内壁の堆積物が再付着した異物を除去すると共に、配 線表面の酸ィ匕被膜を還元して金属の状態に戻る。したがって、低誘電率膜が露出し た開口部表面にダメージを与えることを抑止して清浄ィ匕できる。よって、製造歩留まり が向上し、さらに長期的な使用による配線の断線や短絡を抑止できるので、高信頼 性の半導体装置を形成でき、また半導体装置の高速動作化を図れる。なお、低誘電 率膜は、本願の明細書および請求の範囲において、シリコン酸化膜 (比誘電率 3. 9 〜4. 2)よりも比誘電率の低い絶縁膜をいう。
図面の簡単な説明
[0010] [図 1]本発明の実施の形態に係る半導体装置の製造工程図(その 1)である。
[図 2]本発明の実施の形態に係る半導体装置の製造工程図(その 2)である。
[図 3]本発明の実施の形態に係る半導体装置の製造工程図(その 3)である。
[図 4]本発明の実施の形態に係る半導体装置の製造工程図(その 4)である。
[図 5]本発明の実施の形態に係る半導体装置の製造工程図(その 5)である。
[図 6]本発明の実施の形態に係る半導体装置の製造工程図(その 6)である。
[図 7]本発明の実施の形態に係る半導体装置の製造工程図(その 7)である。
[図 8]本発明の実施の形態に係る半導体装置の製造工程図(その 8)である。
[図 9]実施の形態に係る半導体装置の製造方法の洗浄工程を示すフロー図である。
[図 10]低誘電率膜の弾性率と比誘電率との関係を示す図である。
[図 11]図 9に示す洗浄工程の変形例を示すフロー図である。
[図 12]実施例および比較例の洗浄条件および評価結果を示す図(その 1)である。
[図 13]実施例および比較例の洗浄条件および評価結果を示す図(その 2)である。
[図 14]実施例および比較例の洗浄条件および評価結果を示す図(その 3)である。
[図 15]実施例および比較例の洗浄条件および評価結果を示す図(その 4)である。 符号の説明
[0011] 30 第 1配線
31 Cu拡散防止層
33 エッチングストッパ層
34 配線層
35 キャップ層
36 ハードマスク層
37 ビア
39 ビアホーノレ
40 配線溝
41 開口部
45 第 2配線
発明を実施するための最良の形態
[0012] 以下、図面を参照しつつ実施の形態を説明する。
[0013] 本発明の一実施の形態に係る半導体装置の製造方法は、デュアルダマシン法によ り多層配線構造を形成する方法であり、低誘電率 (Low— k)材料からなる低誘電率 膜を層間絶縁膜として有する多層配線構造を形成する方法である。
[0014] 図 1〜図 8は、本発明の実施の形態に係る半導体装置の製造工程図である。
[0015] 最初に、図 1の工程では、 p型のシリコン基板 11の表面には素子領域 11A力 STI 型の素子分離構造 12により画成されており、力かる素子領域 11Aにゲート絶縁膜 13 とゲート電極 14が積層され、ゲート絶縁膜の両側のシリコン基板中に不純物領域 (不 図示)が形成され、ゲート電極 14の両側には側壁絶縁膜 15が形成される。このように して、 MOS (金属酸化物半導体)型トランジスタが形成される。なお、 MOS型トランジ スタに限定されず、例えば、ダイオード、バイポーラトラジンスタ等の半導体素子でも よい。
[0016] 図 1の工程ではさらに、シリコン基板 11の表面とゲート電極 14および側壁絶縁膜 1 5を覆う絶縁膜 18を形成する。具体的には、絶縁膜 18として、化学気相堆積 (CVD) 法により、例えばホスホシリケートガラス (PSG)膜 18を、例えば基板温度 600°Cで厚 さ約 1. 成膜する。さらに、 PSG膜 18の表面をィ匕学的機械研磨 (CMP)法によ り平坦化する。
[0017] 図 1の工程ではさらに、 PSG膜 18の上にパッシベーシヨン層 19を形成する。具体
的には、ノッシベーシヨン層 19として、プラズマ CVD法により、例えば SiC膜を、 ES L3 (登録商標、 Noveluss Systems社製)を使用し、厚さ約 50nmを成膜する。得ら れる SiC膜は疎水性である。この SiC膜は、この上に形成される銅配線に対し、 Cuの 下方への拡散を防止する銅拡散防止機能も有する。
[0018] 図 1の工程ではさらに、パッシベーシヨン層 19の上に、レジスト膜 20を形成し、フォ トリソグラフィ法により、次の工程でコンタクトホールを形成する位置に開口部 20— 1 を形成する。
[0019] 次いで図 2の工程では、レジスト膜 20をマスクとして、パッシベーシヨン層 19、 PSG 膜 18をエッチングしてシリコン基板 11の表面を露出させ、コンタクトホールを 18— 1 形成する。さらに、レジスト膜 20を除去する。
[0020] 図 2の工程ではさらに、シリコン基板 11の表面およびコンタクトホール 18— 1の内壁 を覆うように、ノ リアメタルとして TiN、 Ta等の金属層(不図示)をスパッタリングにより 堆積する。さらに、 CVD法によりタングステン膜 20aを形成して、コンタクトホール 18 —1内に充填する。さらに、ノ ッシベーシヨン層 19の上に堆積したタングステン膜 20a および金属層をィ匕学的機械研磨 (CMP)法により除去する。このようにして、コンタク ト 21が形成される。
[0021] 次いで図 3の工程では、パッシベーシヨン層 19の上に、例えば厚さ約 150nmの Lo w—k材料力もなる層間絶縁膜 22を、例えば SiLK (登録商標) -J150 (ダウケミカル 社製品名)を用い、塗付法により形成する。層間絶縁膜 22は、塗布後べ一キングに よって溶媒を蒸発させ、熱処理によって硬化処理を行う。
[0022] 図 3の工程ではさらに、層間絶縁膜 22の上に、例えば CVD法により、例えばシリコ ン酸ィ匕膜 (SiO)のキャップ層 23を、厚さ約 lOOnmに成膜する。
[0023] 図 3の工程ではさらに、キャップ層 23の上にレジスト膜 24を形成し、フォトリソグラフ ィ法により、次の工程で配線溝を形成する位置に開口部 24—1を形成する。さらに、 レジスト膜 24をマスクとして、ドライエッチングにより、キャップ層 23および層間絶縁膜 22をエッチングしてコンタクト 21の表面を露出させる配線溝 22— 1を形成する。
[0024] 次いで図 4の工程では、図 3のレジスト膜 24を除去し、さらに、コンタクト 21の表面 が露出した配線溝 22— 1に、スパッタリング法により、例えば厚さ約 30nmの TaN膜
力もなるノ リアメタル層 25、および厚さ約 30nmの Cu膜からなるシードメタル層 26を 形成する。
[0025] 図 4の工程ではさらに、シードメタル層 26の上に、 Cu膜 28を電気めつき法により成 膜する。さらに、 CMP法により、キャップ層 20の表面上の Cu膜 28、シードメタル層 2 6、およびバリアメタル層 25を除去する。このようにして、第 1配線 30が形成される。な お、 Cu膜 28の代わりに Cu合金膜でもよい。 Cu合金としては、 Cuを主成分とし、 Al、 Ag、および Auのいずれかを含む合金が挙げられる。ここで、 Cuが主成分とは、 Cu 含有量が 90at%以上の場合である。また、 Cu膜 28の代わり〖こ、 Ag、 Ag合金、 Au、 Au合金、 Al、 A1合金でもよい。これらの配線材料は、後述する第 2配線およびビアを 形成する導電材料としても使用される。
[0026] 次いで図 5の工程では、キャップ層 23の上に、例えば厚さ 50nmの SiC膜からなる Cu拡散防止層 31を、上述したパッシベーシヨン層 19と同様にプラズマ CVD法により 形成する。さらに、 Cu拡散防止層 31の表面にフッ化アンモ-ゥム 5%水溶液を滴下 し、室温で約 2分間接触させ、表面処理を施してもよい。その後、純水洗浄を行って 処理液を除去し、スピナ乾燥を行う。疎水性 SiC膜の表面が親水化される。
[0027] 図 5の工程ではさらに、 Cu拡散防止層 31の上に、例えば、厚さ約 400nmの Low —k材料力もなる低誘電率膜のビア層 32を形成する。ビア層 32は、例えば、 Low— k材料の SiLK (登録商標) -J350 (ダウケミカル社製品名)を使用し、この液体材料を 塗布法により成膜する。さらに、ベーキングおよび加熱キュア処理を行うことによりビ ァ層 32が形成される。
[0028] なお、ビア層 32は、低誘電率膜の方が RC遅延が低減される点で好ま ヽが、低誘 電率膜に限定されず、公知の層間絶縁膜、例えば、シリコン酸ィ匕膜 (SiO)、テトラエ チルオルソシリケート (TEOS)を使用して SiOを形成した TEOS膜、シリコン酸窒化 膜 (SiON)、 PSG膜等を用いてもよい。
[0029] 図 5の工程ではさらに、ビア層 32の上に、例えば、厚さ約 50nmの SiC膜からなるェ ツチングストッパ層 33を形成する。エッチングストッパ層 33は、上述したパッシベーシ ヨン層 19と同様にプラズマ CVD法により形成する。なお、エッチングストッパ層 33の 表面に、上述したフッ化アンモ-ゥム 5%水溶液を使用した表面処理を同様にして行
つてもよい。
[0030] 図 5の工程ではさらに、エッチングストッパ層 33の上に、例えば、厚さ約 400nmの L ow—k材料力もなる低誘電率膜の配線層 34を形成する。配線層 34は、例えば、 Lo w—k材料の Porous SiLK (登録商標) Y (ダウケミカル社製品名)を使用して、こ の液体材料を塗布法により成膜する。さら〖こ、ベーキングおよび加熱キュア処理を行 うことにより配線層 34が形成される。配線層 34を Low— k材料により形成することで、 RC遅延を大幅に低減できる。
[0031] なお、ビア層 32および配線層 34の低誘電率膜は、上述した材料以外の公知の材 料を用いて形成してもよい。低誘電率膜は、シリコン酸化膜 (比誘電率 3. 9〜4. 2)よ りも比誘電率の低い絶縁膜である力 例えば、 BSG (Si02-B O )膜 (比誘電率 3.
2 3
5〜3. 7)、 SiOC膜 (比誘電率 2. 5〜2. 8)、ナノクラスタリングシリカ(NCS、触媒ィ匕 成工業社製品名)等のポーラスシリカ(比誘電率 2. 4)、ポーラス Black Diamond ( Applide Materials社製品名)、 CORAL (登録商標、 Noveluss Systems社製)( 比誘電率 3. 2)、 HOSP (登録商標、 Honeywell Electronic Mateials社)(比誘 電率 2. 5)の有機シロキサンが挙げられる。
[0032] 図 5の工程ではさらに、配線層 34の上に、 CVD法により、例えば厚さ約 lOOnmの SiC膜で形成されたキャップ層 35、厚さ約 50nmの窒化シリコン(SiN)層で形成され たハードマスク層 36を成膜する。
[0033] 次いで図 6の工程では、ハードマスク層 36の表面にレジスト膜 (不図示)を形成し、 フォトリソグラフィ法により、次の工程で配線溝を形成する位置に開口部を形成する。 さらに、このレジスト膜をマスクとして、ドライエッチングにより、ハードマスク層 36をェ ツチングして開口部 36— 1を形成する。さらに、レジスト膜を除去する。
[0034] 図 6の工程ではさらに、ハードマスク層 36およびキャップ層 35の表面を覆うレジスト 膜 38を形成し、フォトリソグラフィ法により、ビアホールを形成する位置に開口部 38— 1を形成する。さらに、レジスト膜 38をマスクとして、ドライエッチングにより、キャップ層 35、配線層 34、エッチングストッパ層 33、およびビア層 32を貫通し、 Cu拡散防止層 31の表面を露出するビアホール 39を形成する。
[0035] 次いで図 7の工程では、図 6のレジスト膜 38を除去し、さらにハードマスク層 36をマ
スクとして、ドライエッチングにより、キャップ層 35および配線層 34をエッチングする。
[0036] 図 7の工程ではさらに、ハードマスク層 36をマスクとして、エッチングストッパ層 33、 およびビアホール 39の底部の Cu拡散防止層 31をエッチングし、第 1配線 30の表面 を露出する。これにより、配線溝 40および第 1配線 30の表面が露出したビアホール 3 9が形成され、デュアルダマシン配線用の開口部 41 (配線溝 40およびビアホール 39 )が完成する。
[0037] 図 7の工程ではさらに、図 7に示す構造体の表面を洗浄する。この洗浄工程は、特 に、開口部 41を形成した際に発生したレジスト残渣ゃエッチング反応生成等の異物 を除去するためであり、特に、開口部 41および第 1配線 30の表面に付着した異物を 除去するために行う。このような異物はデュアルダマシン配線の配線抵抗の増大ある いは断線を生じさせるおそれがある力 以下に述べる洗浄工程により極めて有効に 異物を除去することができると共に、低誘電率膜のビア層 32や配線層 34の損傷を回 避できるものである。
[0038] 図 9は、本実施の形態に係る半導体装置の製造方法の洗浄工程を示すフロー図で ある。図 9を参照するに、洗浄工程では、洗浄液による洗浄処理 (第 1洗浄処理、 S1 02)、炭酸ガス溶解水によるリンス処理 (S 104)、中性またはアルカリ性の水素ガス溶 解水による洗浄処理 (第 2洗浄処理、 S106)、必要に応じて行う水によるリンス処理( S 108)、および乾燥処理(S 110)をこの順で行う。以下、図 7および図 9を参照しつ つ、洗浄工程の各処理について説明する。
[0039] 最初に、洗浄液による第 1洗浄処理を行う(S102)。第 1洗浄処理は、図 7の構造体 が形成されたウェハを、枚葉式のスピン洗浄装置を用いて、例えば 100〜1000rpm で回転させながら洗浄液をウェハ表面に供給する。洗浄液としては、例えば、有機ァ ミン系洗浄剤、フッ素化合物(例えば、フッ化アンモ-ゥム)系洗浄剤、燐酸アンモ- ゥム系洗浄剤、有機酸系洗浄剤、フッ化水素酸、シユウ酸、アンモニア等を用いること ができる。洗浄液の供給量は、ゥヱハサイズに応じて適宜選択される力 0. 05LZ分 〜2LZ分の範囲に設定することが好ましい。第 1洗浄処理により、開口部 41および 第 1配線 30の表面に付着したレジスト残渣ゃエッチング反応生成物等の比較的大き な異物を除去することができる。
[0040] 次いで、ウェハの表面を炭酸ガス溶解水を使用してリンス処理を行う(S104)。具体 的には、リンス処理は、ウェハを回転させながら、炭酸ガス溶解水をウェハ表面に供 給して行う。これにより、ウェハ表面に残留する洗浄液を除去する。炭酸ガス溶解水 は、純水に炭酸ガスを吹き込んで溶解したものであり、炭酸 (H CO )を含んでいる。
2 3
炭酸ガス溶解水は弱酸性で、 pH6から 7未満である。
[0041] なお、仮にリンス液に純水を用いた場合は、純水とウェハとの摩擦により静電気が 発生し、あるいは、ドライエッチングの際にプラズマにより電荷が図 7に示す構造体に 蓄積されており、構造体を静電破壊することがある。しかし、リンス液に炭酸ガス溶解 水を用いることで、静電気の発生を抑止でき、あるいは、蓄積された電荷を放電でき る。さらに、このような静電気の発生や電荷の悪影響をいつそう抑止する点で、炭酸 ガス溶解水の比抵抗を 0. 01Μ Ω ·«η〜1. 0Μ Ω · cmに設定することが好ましい。 炭酸ガス溶解水の比抵抗が 0. OlM'cm未満では、炭酸ガスの水に対する溶解度 の点力も実用的ではなぐ比抵抗が 1. ΟΜ· cmを超えると静電気の発生の抑制効果 が次第に低下する傾向がある。
[0042] また、第 1洗浄処理 (S102)において、有機アミン系洗浄剤を使用した場合、第 1配 線 30の Cu膜の表面の酸化銅の被膜が除去されてしまう。さら〖こ、リンス液を単に純 水にした場合に、純水中に溶存する酸素や蓄積された電荷の影響により Cu膜の溶 出が生じるおそれがある。これに対して、リンス液に炭酸ガス溶解水を用いることで、 開口部に露出する第 1配線 30の Cu膜の表面に酸化銅ある 、は炭酸銅の薄 、被膜 が形成され不動態化される。このため第 1配線 30の表面の Cu膜が溶出することを防 止できる。炭酸ガス溶解水は、炭酸銅の被膜が形成されるので、 Cu膜の溶出をいつ そう防止できる点で好ましい。また、炭酸ガス溶解水は、第 1配線 30が Cu膜以外に 上述した Cuを主成分とする Cu合金膜でも Cu膜と同様の効果がある点で好ましい。
[0043] また、炭酸ガス溶解水は、図 7の構造体の表面に残留した場合でも、炭酸が固体と して単離されないので、次の第 2洗浄 (S 106)により容易に除去できる点で、後述す る他の弱酸を使用するよりも好ましい。
[0044] 次いで、ウェハの表面に中性またはアルカリ性の水素ガス溶解水を供給して第 2洗 浄処理を行う(S106)。第 2洗浄処理は、図 7の構造体が形成されたウェハを、枚葉
式のスピン洗浄機を用いて、中性またはアルカリ性の水素ガス溶解水をウェハ表面 に供給する。第 2洗浄処理により、先の第 1洗浄処理により除去しきれなかった異物、 特に、エッチング反応生成物やエッチング処理容器の内壁等に堆積してウェハ表面 に付着した微小な粒子状の異物を除去できる。さらに、第 2洗浄処理はこのような異 物のウェハ表面への再付着を抑止できる。この水素ガス溶解水の詳細な作用につ!/ヽ ては明らかではないが、水素ガス溶解水は、ウェハ表面に供給されると、ウェハ表面 およびそこに付着した異物のそれぞれのゼータ電位を異ならせる働きがあると推察さ れる。水素ガス溶解水の効果は後述する実施例にぉ 、て説明する。
[0045] 水素ガス溶解水は、純水に電解質を添加せずに電気分解により力ソード側で、 4H+
+ 4e" → 2Hの反応により発生した水素が純水に溶解して得られるものである
2
。また、水素ガス溶解水は、水素を純水に吹き込んで溶解させることで得られる。水 素ガス溶解水中の水素ガスの溶存量は、例えば 0. 5ppm〜l. 5ppmに設定する。
[0046] 水素ガス溶解水は、アルカリ性としてもよぐアルカリ性とするための pH調整剤が添 カロされてもよい。このような pH調整剤としては、水酸ィ匕テトラメチルアンモ -ゥム (TM AH)、水酸ィ匕カリウム、アンモニアが挙げられる。水素ガス溶解水を中性あるいはァ ルカリ性に設定することで、開口部 41に露出する第 1配線 30の Cu膜の表面の酸ィ匕 銅を還元しあるいは炭酸銅を除去して、金属 Cuを露出することができる。その結果、 次の工程でビアホールに埋め込む Cu材料と第 1配線 30との接触抵抗を大幅に低減 できる。
[0047] 水素ガス溶解水の供給量は、ウェハサイズに応じて適宜選択されるが、 0. 1LZ分 〜3LZ分の範囲に設定することが好ましい。
[0048] また、水素ガス溶解水をウェハの表面に供給する際に、吐出ノズル等を用いてゥ ハの表面に単に注ぐように供給してもよいが、吐出ノズルに超音波振動子を設置して 、水素ガス溶解水に超音波を印加しながらウェハの表面に注ぐ方が好ましい。超音 波の衝撃によって粒子状の異物が除去され易くなる。粒子状の異物を除去し易い点 で、超音波の周波数は 0. 5MHz〜10MHz、超音波の出力は 0. 3W〜10Wに設 定することが好ましい。
[0049] ところで、従来の二流体洗浄法は、衝撃力が強いため粒子状の異物の除去能力に
優れるが、低誘電率膜、特に多孔質の低誘電率膜は機械的強度が低下しているた め、機械的なダメージを受け易い。
[0050] 図 10は低誘電率膜の弾性率と比誘電率との関係を示す図である。図 10は、縦軸 が弾性率 Eで対数目盛であり、上方ほど弾性率 Eが高くなるように示している。また、 横軸は比誘電率 kを示し、右方ほど比誘電率 kが高くなるように示して ヽる。
[0051] 図 10を参照するに、低誘電率膜は、比誘電率 kが低下するほど、指数関数的に弾 性率 Eが低下することが分かる。すなわち、 RC遅延を低減するために、より低い比誘 電率 kの材料を使用すると、低誘電率膜の弾性率 Eが低下するため、第 2洗浄処理 において衝撃力のより低い洗浄方法が必要となる。上記の超音波が印加された水素 ガス溶解水の衝撃は二流体洗浄法よりも低いため、低誘電率膜からなるビア層 32や 配線層 34の損傷を抑止できる。
[0052] 図 9に戻り、次いで、必要に応じて純水をウェハの表面に供給してリンス処理を行う
(S108)。また、純水の代わりに純水に弱酸性あるいは弱アルカリ性の pH調整剤を 添カ卩して pH6. 5〜pH7. 5に調製されたリンス液を用いてもよい。
[0053] 次 、で、乾燥処理を行う (S 110)。乾燥処理は、例えばスピンドライヤを用いてゥェ ハを高速回転(2000rpm〜5000rpm)し、遠心力によりウェハ表面の水を振り切る。 以上により洗浄工程が完了する。
[0054] なお、上述した洗浄工程では、炭酸ガス溶解水によるリンス処理 (S 104)を行った 力 以下に示すように、炭酸ガス溶解水の代わりに、純水に酸性を示す有機酸を添 加した酸性水を用いてもょ 、。
[0055] 図 11は、図 9に示す洗浄工程の変形例を示すフロー図である。図中、先に説明し た部分に対応する部分には同一の参照符号を付し、説明を省略する。
[0056] 図 11を参照するに、洗浄工程の変形例では、洗浄液による洗浄処理 (S 102)、弱 酸性水によるリンス処理 (S 104a)、必要に応じて行う水または炭酸ガス溶解水による リンス処理(S105)、中性またはアルカリ性の水素ガス溶解水による洗浄処理(S 106 )、必要に応じて行う水によるリンス処理 (S108)、および乾燥処理 (S110)をこの順 で行う。
[0057] 洗浄工程の変形例では、洗浄液による洗浄処理 (S 102)の後に弱酸性水によるリ
ンス処理を行う(S 104a)。弱酸性水は、純水に、弱酸性を示す有機酸を添加したも のである。このような有機酸としては、例えば、クェン酸、リンゴ酸、酒石酸、乳酸、ダリ コール酸、シユウ酸、マロン酸、コハク酸、フタル酸等が挙げられる。弱酸性水のリン ス液を使用することで、上述した炭酸ガス溶解水と同様の効果、すなわち、静電気の 発生や蓄積された電荷による悪影響の抑止、および第 1配線 30の Cu膜の表面の不 動態化の効果を有する。
[0058] 次いで、必要に応じて、ウェハの表面を水または炭酸ガス溶解水を使用してリンス 処理を行う(S105)。有機酸が図 7の構造体の表面に残留することを回避できる。な お、このリンス処理は、次の中性またはアルカリ性の水素ガス溶解水による洗浄処理 (S106)により代替できる場合は行わなくともよい。これ以降の処理は上述した図 9に 示す処理と同様であるので説明を省略する。
[0059] 洗浄工程の後に、図 8の工程では、図 4の工程と同様に、ビアホール 39および配線 溝 40 (図 7に示す。 )にノリアメタル層 42、シードメタル層 43、 Cu膜 44を順に積層す る。さらに、 CMP法により、ハードマスク層 36を研磨ストッパ層として、ハードマスク層 36上のノリアメタル層、シードメタル層および Cu膜 (以上不図示)を除去する。これ により、第 2配線 45が完成し、ビア 37および第 2配線 45からなるデュアルダマシン配 線が形成される。なお、ハードマスク層 36は、上述の CMP法による処理の際に消滅 してちよい。
[0060] 図 8の工程ではさらに、第 2配線 45およびハードマスク層 36の上に、例えば厚さ 50 nmの SiC膜で形成される Cu拡散防止層 48をプラズマ CVD法により成膜する。さら に、拡散防止層 48の上に、 CVD法によりシリコン酸ィ匕膜 49、およびシリコン窒化膜 力もなるノ ッシベーシヨン層 50を形成する。なお、図示を省略する力 第 2配線 45に 電気的に接続されたパッド電極をパッシベーシヨン層 50上に形成してもよい。
[0061] なお、さらに配線を多層に形成する場合は、上述した図 5のビア層 32等の形成から 図 8の CMP法による処理の工程を繰り返して行えばよい。
[0062] 本実施の形態によれば、リンス処理(図 9に示す S104)においてリンス液として炭酸 ガス溶解水をウェハ表面に供給することで、第 1配線 30の表面に酸化銅あるいは炭 酸銅の被膜を形成して不動態化させ Cu膜 28の溶出を抑止する。そして、第 2洗浄
処理(図 9に示す S106)において中性あるいはアルカリ性の水素ガス溶解水をゥェ ハ表面に供給することで粒子状の異物を除去すると共に、第 1配線 30の表面の酸ィ匕 銅の被膜を還元し、あるいは炭酸銅の被膜を除去して第 1配線 30の Cu金属表面を 形成する。したがって、第 1配線 30の溶出を抑止しつつ、低誘電率膜からなるビア層 32および配線層 34の損傷を回避しつつ、粒子状の異物を除去できる。その結果、 損傷が回避されたビア層 32および配線層 34の低誘電率と、配線抵抗が低減される ので、 CR遅延が低減でき、よって、高速動作が可能で高信頼性の半導体装置が実 現できる。さらに、第 1配線 30の表面が金属表面となるので、ビア 37との接触抵抗が 低減され、 CR遅延をいつそう低減できる。
[0063] また、リンス処理(図 9に示す S 104)においてリンス液として有機酸の水溶液を供給 すること(図 11に示す S104a)で、炭酸ガス溶解水を使用した場合と同様の効果が 得られる。
[0064] なお、本実施の形態では、図 8に示すビア層 32と配線層 34との間にエッチングスト ッパ層 33を設けた例を説明した力 エッチングストッパ層 33を省略してもよい。また、 図 4の工程において、レジスト膜 24を除去した後に、上述した図 9または図 11に示す 洗浄工程を行ってもよい。 Low— k材料力もなる層間絶縁膜 22に形成された配線溝 22— 1に損傷を与えずに、配線溝 22— 1の表面を清浄ィ匕できる。
[0065] [実施例]
次に上述した実施の形態に係る半導体装置の製造方法の実施例を説明する。上 述した実施の形態の半導体装置について、ビア 300万個を配線により電気的に直列 に接続したビアチェーンをウェハ表面に 100個形成した。先の図 8に示したビア層 32 および配線層 34には様々な Low— k材料を使用して、先の図 7に示す構造体が形 成されたウェハを様々な洗浄条件により洗浄を行った。
[0066] まず、実施例および比較例に共通する半導体装置の製造例について説明する。最 初に、 200mmのウェハを使用して、上述した製造方法の図 1〜図 3までの工程を行 つた。次いで、先の図 4を参照するに、第 1配線 30が形成された層間絶縁膜 22として 、 Porous SiLK (登録商標) Y (前出)をスピンコータで厚さ 150nmに形成した。さ らに、キャップ層 23として CVD法によりシリコン酸ィ匕膜 (厚さ lOOnm)を形成した。
[0067] 次いで、図 4で説明した製造方法により、キャップ層 23および層間絶縁膜 22に、第 1配線用の配線溝 (幅 100nm、深さ 250nm)を形成した。次いで、第 1配線 30を、上 述した製造方法と同様に、スパッタ法により TaN膜 (厚さ 30nm)のノリアメタル層 25 および Cu膜 (厚さ 30nm)のシードメタル層 26を形成し、電気めつき法により Cu膜 28 を配線溝を充填する厚さに形成した。次いで、 CMP法により、キャップ層 23を露出 するまで平坦ィ匕して Cu膜 28を最終的に厚さ約 190nmに形成した。
[0068] 次いで、先の図 5を参照するに、プラズマ CVD法により、キャップ層 23および第 1 配線 30上に、 SiC膜 (厚さ 50nm)の Cu拡散防止層 31、後述する材料力もなるビア 層 32 (厚さ 500nm)、 SiC膜 (厚さ 50nm)のエッチングストッパ層 33、後述する材料 力もなる配線層 34 (厚さ 400nm)、 SiC膜 (厚さ lOOnm)のキャップ層 35、 SiN膜 (厚 さ 50nm)のハードマスク層 36をこの順に積層した。
[0069] 次いで、先の図 6および図 7で説明した方法で第 1配線の Cu膜の表面を露出する ビアホール 39 (内径 130nm、深さ 150nm)および配線溝 40 (幅 130nm、深さ 150η m)を形成した。なお、内径および幅は、ウェハ面に平行な断面における寸法である。
[0070] 次いで、ビアホール 39と配線溝 40からなる開口部 41を図 9に示す手順、すなわち 、 S102、 S104、 S106、および SI 10をこの順で行った。まず、スピン洗浄装置を用 いて、ウェハを lOOOrpmで回転させながら洗浄液(後程示す。)をウェハの表面に 1L Z分の供給量で供給しながら 2分間洗浄した (S 102)。次いで、ウェハを lOOOrpm で回転させながら、 pHおよび比抵抗を設定した炭酸ガス溶解水をウェハの表面に 2 LZ分の供給量で供給しながらリンスした (S 104)。
[0071] 次いで、ウェハを lOOOrpmで回転させながら、 pHを設定した水素ガス溶解水を吐 出ノズルに超音波振動子を設け、 2MHz、 40Wのパワーの超音波を印加して 0. 5L Z分の供給量でウェハ表面に供給しながら洗浄した (S 106)。なお、比較例 4〜10 では、水素ガス溶解水の洗浄の代わりに、二流体洗浄法により、純水 (供給量 0. 1L Z分)を窒素ガス (流量 100LZ分)でミスト状にして、ウェハ表面に噴射して洗浄を行 つた。次いで、スピンドライヤを用いてウェハを 3000rpmで 30秒間回転させて、乾燥 した(S110)。以上により、開口部 41を含むウェハ表面の洗浄を完了した。
[0072] 次いで、先の図 8に示す製造工程と同様にして、スパッタ法により TaN膜 (厚さ 30η
m)のバリアメタル層 42および Cu膜 (厚さ 30nm)のシードメタル層 43を形成し、電気 めっき法により Cu膜 44を配線溝を充填する厚さに形成した。次いで、 CMP法により 、キャップ層 36を露出するまで平坦ィ匕してビアおよび第 2配線 45を形成した。さらに 、第 2配線 45およびノヽードマスク層 36の表面に、プラズマ CVD法により、 SiC膜 (厚 さ 50nm)の Cu拡散防止層 48、シリコン酸ィ匕膜 (厚さ 600nm)およびシリコン窒化膜 49力もなるパッシベーシヨン膜 50 (厚さ 50nm)を形成する。さらに、ビア 300万個を 第 1配線 30と第 2配線 45により電気的に直列に接続したビアチェーンの両端に導通 試験用の端子を形成した。
[0073] 実施例および比較例の評価として、開口部の洗浄を完了した後にウェハ表面の清 浄度を評価するため、走査型電子顕微鏡 (SEM)を用いて、ウェハ表面の異物の数 を計数した。計数方法は、 SEMによりウェハの表面を拡大し、ウェハの表面の lcm2 の領域内にある、 0. 2 m以上の大きさの異物を計数した。
[0074] また、 SEMにより洗浄後の配線溝およびビアホール等の配線パターンの損傷の有 無を評価した。具体的には、ウェハ表面 lcm2の範囲を SEMにより 9箇所観察し、配 線溝やビアホールの一部に潰れやめくれが 1箇所でも認められた場合に損傷有りと した。なお、ウェハ表面 lcm2の範囲には、配線溝が全長 10m、ビアホール力40000 個形成されている。
[0075] また、ビアチェーンの断線を導通試験により評価し、導通有りの場合を合格とし、合 格したビアチェーン数 Zビアチェーンの総数(100個) X 100をビアチェーン歩留まり (%)とした。
[0076] 次に、実施例および比較例の洗浄条件および評価結果を説明する。図 12〜図 15 は、実施例および比較例の洗浄条件および評価結果を示す図である。
[0077] [実施例 1〜5および比較例 1〜4]
図 12には、実施例 1〜5および比較例 1〜4、並びに次に説明する実施例 6および 比較例 5の洗浄条件および評価結果を示している。以下、図 12を参照しながら説明 する。
[0078] 実施例 1〜5および比較例 1〜4では、先の図 6に示すビア層 32および配線層 34を 、 Porous SiLK (登録商標) Y (前出)を使用し、スピンコータを用いて形成した。
洗浄液は、フッ素化合物ベースの EKC640 (登録商標、 EKC社製)を使用した。ま た、図 11に示すように、炭酸ガス溶解水の比抵抗と水素ガス溶解水の pHを設定した 。炭酸ガス溶解水の比抵抗は、炭酸ガスの濃度を調整して制御した。また、水素ガス 溶解水の pH調整剤として TMAHを使用して所定の pHに設定した。なお、以下の実 施例および比較例も同様にして水素ガス溶解水の pHを設定した。
[0079] 実施例 1〜5では、ウェハ表面の異物の個数が 0個であり、配線パターンの損傷が なかった。比較例 1は、ビアチェーン歩留まりが 80%に対して、実施例 1〜3では 100 %になっている。比較例 1は、炭酸ガス溶解水の比抵抗が 2. 1Μ Ω 'cmに設定され 、一方、実施例 1〜3は、 0. 01Μ Ω 'cm〜lM Q 'cmに設定されている。このこと力 ら、炭酸ガス溶解水の比抵抗が 0. 01Μ Ω 'cm lM Q 'cmが好ましいことが分かる
[0080] また、実施例 1、 4、および 5では、水素ガス溶解水の pHを 7〜9. 8に設定し、これ に対し、比較例 2では、水素ガス溶解水の pHを 6、比較例 3では、水素ガス溶解水の pHを 11に設定し、これ以外は同様の条件で洗浄工程を行った。異物の個数が比較 例 2は、実施例 1、 4および 5よりも悪い結果となり、ビアチェーン歩留まりは、比較例 2 および 3が実施例 1、 4および 5よりも大幅に悪ィ匕している。これらのことから、水素ガス 溶解水の pHを 7〜9. 8に設定することが好ましいことが分かる。
[0081] また、比較例 4では、水素ガス溶解水による洗浄を行わず、その代わりに上述した 二流体洗浄法を用いて洗浄を行った。比較例 4では、異物の個数、配線パターンの 損傷、およびビアチェーン歩留まりが実施例 1〜5よりも悪ィ匕している。このことから、 実施例 1〜5の方が、二流体洗浄法よりも洗浄能力が高ぐかつ Porous SiLK (登 録商標) Y (前出)からなるビア層および配線層にダメージを与えず、よって高信頼 性の半導体装置を製造できることが分かる。
[0082] [実施例 6および比較例 5]
実施例 6および比較例 5では、先の図 6に示すビア層 32にプラズマ CVD法によりシ リコン酸ィ匕膜を形成した以外は、実施例 1〜5と同様の構成および洗浄条件とした。 但し、比較例 5では水素ガス溶解水による洗浄を行わず、その代わりに上述した二流 体洗浄法を用いて洗浄を行った。
[0083] 比較例 5では、ビア層 32が Porous SiLK (登録商標) Y (前出)よりも弾性率等の 機械的強度が高いシリコン酸ィ匕膜を使用したにも拘わらず、配線パターンの損傷が 認められ、ビアチェーン歩留まりが比較例 4よりもやや良好であるものの、実施例 6より も大幅に悪ィ匕している。このことからも、水素ガス溶解水による洗浄の方が二流体洗 浄法よりも優れて 、ることが分かる。
[0084] [実施例 7〜: L 1および比較例 6]
図 13には、実施例 7〜: L 1および比較例 6、並びに次に説明する実施例 12および 比較例 7の洗浄条件および評価結果を示している。以下、図 13を参照しながら説明 する。
[0085] 実施例 7〜: L 1および比較例 6では、先の図 6に示すビア層 32および配線層 34を、 ポーラス Black Diamond (前出)を使用し、 CVD法により形成した。洗浄液は、シュ ゥ酸 3wt%水溶液を使用した。また、図 13に示すように炭酸ガス溶解水の比抵抗と 水素ガス溶解水の pHを設定した。
[0086] 実施例 7〜: L 1では、ウェハ表面の異物の個数力 ^個であり、配線パターンの損傷が なかった。実施例 7〜9により、炭酸ガス溶解水の比抵抗が 0. ΟΙΜ Ω '«η〜1Μ Ω · cmが好ましいことが分かる。また、実施例 7、 10、および 11から、水素ガス溶解水の pHを 7〜9. 8に設定することが好ましいことが分かる。
[0087] また、比較例 6では、水素ガス溶解水による洗浄を行わず、その代わりに上述した 二流体洗浄法を用いて洗浄を行った。比較例 6では、異物の個数、配線パターンの 損傷、およびビアチェーン歩留まりが実施例 7〜: L 1よりも悪ィ匕している。このことから、 ビア層および配線層材料にポーラス Black Diamond (前出)を用いた場合は、水素 ガス溶解水による洗浄の方が、二流体洗浄法よりも洗浄能力が高ぐかつダメージを 与えず、よって、高信頼性の半導体装置を製造できることが分力る。
[0088] [実施例 12および比較例 7]
実施例 12および比較例 7では、先の図 6に示すビア層 32にプラズマ CVD法により シリコン酸ィ匕膜を形成した以外は、実施例 7〜11と同様の構成および洗浄条件とし た。但し、比較例 7では水素ガス溶解水による洗浄を行わず、その代わりに上述した 二流体洗浄法を用いて洗浄を行った。
[0089] 比較例 7では、ビア層 32のシリコン酸化膜がポーラス Black Diamond (前出)より も弾性率等の機械的強度が高いにも拘わらず配線パターンの損傷が認められ、ビア チェーン歩留まりが比較例 6よりもやや良好であるものの、実施例 12よりも大幅に悪 化している。このことからも、水素ガス溶解水による洗浄が二流体洗浄法よりも優れて 、ることが分力る。
[0090] [実施例 13〜 17および比較例 8]
図 14には、実施例 13〜 17および比較例 8の洗浄条件および評価結果を示して ヽ る。以下、図 14を参照しながら説明する。
[0091] 実施例 13〜17および比較例 8では、先の図 6に示すビア層 32および配線層 34を 、 CORAL (登録商標、前出)を使用し、 CVD法により形成した。洗浄液は、シユウ酸 3wt%水溶液を使用した。また、図 13に示すように炭酸ガス溶解水の比抵抗と水素 ガス溶解水の pHを設定した。
[0092] 実施例 13〜 17では、ウェハ表面の異物の個数力 ^個であり、配線パターンの損傷 がなかった。実施例 13〜15により、炭酸ガス溶解水の比抵抗が 0. 01Μ Ω 'cm〜l Μ Ω 'cmが好ましいことが分かる。また、実施例 13、 16、および 17から、水素ガス溶 解水の pHを 7〜9. 8に設定することが好ましいことが分かる。
[0093] また、比較例 8では、水素ガス溶解水による洗浄を行わず、その代わりに上述した 二流体洗浄法を用いて洗浄を行った。比較例 8では、異物の個数、配線パターンの 損傷、およびビアチェーン歩留まりが実施例 13〜 17よりも悪ィ匕している。このことから 、ビア層および配線層材料に CORAL (登録商標、前出)を用いた場合は、水素ガス 溶解水による洗浄の方力 二流体洗浄法よりも洗浄能力が高ぐかつダメージを与え ず、よって、高信頼性の半導体装置を製造できることが分力る。
[0094] [実施例 18〜23および比較例 9]
図 15には、実施例 18〜23および比較例 9、並びに次に説明する実施例 24および 比較例 10の洗浄条件および評価結果を示している。以下、図 15を参照しながら説 明する。
[0095] 実施例 18〜23および比較例 9では、先の図 6に示すビア層 32および配線層 34を 、ポーラスシリカ系の NCS (前出)を使用し、スピンコータを用いて形成した。洗浄液
は、シユウ酸 3wt%水溶液を使用した。また、図 15に示すように炭酸ガス溶解水の比 抵抗と水素ガス溶解水の pHを設定した。
[0096] 実施例 18〜23では、ウェハ表面の異物の個数力 ^個であり、配線パターンの損傷 がなかった。実施例 18〜20により、炭酸ガス溶解水の比抵抗が 0. 01Μ Ω 'cm〜l Μ Ω 'cmが好ましいことが分かる。また、実施例 18、 21、および 22から、水素ガス溶 解水の pHを 7〜9. 8に設定することが好ましいことが分かる。
[0097] また、実施例 23では、水素ガス溶解水による洗浄の際に、超音波を印加せずに水 素ガス溶解水をウェハ表面に注いだ。この場合もウェハ表面の異物の個数、配線パ ターンの損傷、およびビアチェーンの歩留まりが、超音波を印加した実施例 22と同様 の良好な結果が得られた。このことから、水素ガス溶解水による洗浄は、超音波のよう な物理的な作用がなくとも異物の除去能力が優れていることが分かる。よって、従来 、十分に清浄ィ匕できな力つた機械的強度が低い低誘電率膜にも適用可能なことが期 待できる。
[0098] また、比較例 9では、水素ガス溶解水による洗浄を行わず、その代わりに上述した 二流体洗浄法を用いて洗浄を行った。比較例 9では、異物の個数、配線パターンの 損傷、およびビアチェーン歩留まりが実施例 18〜23よりも悪ィ匕している。このことから 、ビア層および配線層材料にナノクラスタリングシリカ(前出)を用いた場合は水素ガ ス溶解水による洗浄の方力 二流体洗浄法よりも洗浄能力が高ぐかつダメージを与 えず、よって、高信頼性の半導体装置を製造できることが分力る。
[0099] [実施例 24および比較例 10]
実施例 24および比較例 10では、先の図 6に示すビア層 32にプラズマ CVD法によ りシリコン酸ィ匕膜を形成した以外は、実施例 18〜23と同様の構成および洗浄条件と した。但し、比較例 10では水素ガス溶解水による洗浄を行わず、その代わりに上述し た二流体洗浄法を用いて洗浄を行った。
[0100] 比較例 10では、ビア層 32のシリコン酸ィ匕膜がナノクラスタリングシリカ(前出)よりも 弾性率等の機械的強度が高いにも拘わらず配線パターンの損傷が認められ、ビアチ エーン歩留まりが実施例 24よりも大幅に悪ィ匕している。このことからも、水素ガス溶解 水による洗浄が二流体洗浄法よりも優れていることが分かる。
[0101] 以上本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施 の形態に限定されるものではなぐ特許請求の範囲に記載された本発明の範囲内に おいて、種々の変形 ·変更が可能である。例えば、本実施の形態に係る製造方法の 洗浄工程は、他の半導体装置、例えばビア層および配線層のいずれもがシリコン酸 化膜からなる場合でも適用できる。
産業上の利用可能性
[0102] 以上詳述したところから明らかなように、本発明によれば、高速動作および高信頼 性を有する半導体装置の製造方法を提供できる。
Claims
[1] 基板上に低誘電率膜を含む絶縁層と配線からなる配線構造を有する半導体装置 の製造方法であって、
ドライエッチングにより前記絶縁層を開口し、前記配線の表面を露出する開口部を 形成するエッチング工程と、
前記絶縁層の開口部および配線の表面を洗浄する洗浄工程と、
前記開口部に導電材料を充填し他の配線を形成する工程とを含み、
前記洗浄工程は、
洗浄液を使用して洗浄する第 1の洗浄処理と、
炭酸および有機酸力 なる群のうちいずれかと、水とを含むリンス液を使用してリン スする処理と、
中性またはアルカリ性の水素ガス溶解水を前記基板表面に供給して洗浄する第 2 の洗浄処理と、を含むことを特徴とする半導体装置の製造方法。
[2] 前記絶縁層は、前記配線上にビア層と配線層とがこの順に積層してなり、前記配線 層が低誘電率膜からなることを特徴とする請求項 1記載の半導体装置の製造方法。
[3] 前記低誘電率膜がシリコン系材料の場合は、第 1の洗浄処理の洗浄液にフッ素化 合物系の洗浄液を使用することを特徴とする請求項 1記載の半導体装置の製造方法
[4] 前記炭酸を含むリンス液は、炭酸ガスを水に溶解した炭酸ガス溶解水であることを 特徴とする請求項 1記載の半導体装置の製造方法。
[5] 前記有機酸は、その水溶液が酸性を示すことを特徴とする請求項 1記載の半導体 装置の製造方法。
[6] 前記リンス液に有機酸が含まれる場合は、前記リンスする処理と、第 2の洗浄処理と の間に、水または炭酸ガス溶解水を基板表面に供給してリンスすることを特徴とする 請求項 1の半導体装置の製造方法。
[7] 前記リンス液の比抵抗が 0. 01Μ Ω 'cm〜l. ΟΜ Ω 'cmの範囲に設定されることを 特徴とする請求項 1記載の半導体装置の製造方法。
[8] 前記中性またはアルカリ性の水素ガス溶解水は、 pHが 7〜9. 8の範囲に設定され
てなることを特徴とする請求項 1記載の半導体装置の製造方法。
[9] 前記アルカリ性の水素ガス溶解水は、水素ガスを溶解した水にアルカリ性の pH調 整剤が添加されてなることを特徴とする請求項 1記載の半導体装置の製造方法。
[10] 前記第 2の洗浄処理は、前記水素ガス溶解水に超音波を印加して洗浄することを 特徴とする請求項 1記載の半導体装置の製造方法。
[11] 前記洗浄工程は、基板を回転させながら行うことを特徴とする請求項 1記載の半導 体装置の製造方法。
[12] 前記配線は、 Cu、 Cuを主成分とし Al、 Ag、および Auの!ヽずれかを含む合金から なることを特徴とする請求項 1記載の半導体装置の製造方法。
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